Brevet FR3063415A1 — publié le 20180831

Circuit intégré avec région résistive améliorée Des modes de réalisation concernent les circuits intégrés, et en particulier des réalisations de résistances, notamment des résistances variables. Les figures 1 et 2 représentent un exemple de résistance réalisée dans un circuit intégré, la figure 2 représentant une vue du dessus selon un plan II-II de la figure 1, la figure 1 représentant une vue en coupe selon un plan I-I de la figure 2. Dans cet exemple, la résistance est formée dans un caisson semiconducteur PW, du type triple-caisson, c'est-à-dire isolé d'un substrat semiconducteur PSUB par une couche d'isolation NISO et des puits isolants NW. Les deux pôles Pl, P2 de la résistance sont formés par des zones de contact fortement dopées P+ situées en surface du caisson PW (c'est-à-dire au niveau d'une face avant dudit caisson). Les zones de contact sont électriquement isolées l'une de l'autre au moyen habituel d'une tranchée d'isolation peu profonde STI. La tranchée d'isolation peu profonde STI, recouvrant une majeure partie de la surface du caisson PW, n'a volontairement pas été représentée sur la figure 2 pour une meilleure lisibilité. Ainsi, le matériau formant le caisson PW ayant une résistivité donnée (dépendant notamment de la densité de matériau dopant implanté), la région du caisson PW reliant électriquement les pôles Pl et P2, notamment située entre la tranchée d'isolation peu profonde STI et la couche enterrée NISO, forme une région résistive dans laquelle peut circuler un courant, par exemple lorsqu'une tension est appliquée entre les pôles Pl et P2. La figure 3 représente un autre exemple de résistance d'un circuit intégré, dans lequel deux pôles Pl et P2 sont électriquement reliés par une piste conductrice PCR. Ce type de réalisation est généralement formé en surface d'un substrat ou d'un caisson semiconducteur ou bien dans les niveaux d'interconnexion du circuit intégré. 3063415 2 La piste conductrice PCR est réalisée dans un matériau conducteur ayant une résistivité choisie en fonction des besoins, par exemple du polysilicium N+ siliciure, du polysilicium N+, du polysilicium P+, du silicium P+, ou un métal. 5 La piste conductrice PCR présentant une résistivité donnée forme également une région résistive dans laquelle peut circuler un courant, par exemple lorsqu'une tension est appliquée entre les pôles P1 et P2. Dans ces deux exemples de résistance, la valeur R de la 10 résistance peut s'exprimer selon l'approximation R = p*L/S, avec p la résistivité du matériau de la région résistive, L la longueur de la région résistive (c'est-à-dire la distance parcourue dans la région résistive pour joindre les pôles P1 et P2), et S la surface d'une section de la région résistive. 15 Une configuration des pistes métalliques PCR selon une forme sinueuse, dite en « serpentin », comme représentée par la figure 3, permet d'augmenter la longueur L de la région résistive en limitant la surface de substrat occupée entre les deux pôles P1 et P2. Des variations de la longueur L entre différentes réalisations permettent de 20 modifier la valeur R de la résistance. Cependant, dans des réalisations du type des exemples précédents, il est difficile de contrôler la surface S de la section de la région résistive, par exemple en raison de contraintes de réalisation de pistes conductrices PCR, ou, comme le montre la figure 2, en raison 25 d'une « largeur » D de la section de la région résistive qui est peu maîtrisable et qui ne peut pas être considérablement réduite en raison des contraintes de formation, souvent par lithographie ou par implantation, des puits NW définissant les bords de ladite région résistive. 30 D'autre part, il est souhaitable de minimiser l'espace occupé dans et sur le substrat ou le caisson semiconducteur par les composants d'un circuit intégré. Selon des modes de réalisation il est avantageusement proposé d'introduire des zones d'isolation additionnelles permettant de 3063415 3 diminuer la surface de la section de la région résistive, et ainsi d'augmenter la valeur d'une résistance d'un circuit intégré tout en réduisant l'espace occupé par celle-ci. Ainsi, selon un aspect il est proposé un circuit intégré 5 comportant un substrat semiconducteur, un caisson semiconducteur d'un premier type de conductivité électriquement isolé du reste du substrat par une région d'isolation, une tranchée isolante supérieure s'étendant depuis une face avant du caisson jusqu'à une profondeur située à distance du fond du caisson, et au moins deux zones 10 d'isolation additionnelles électriquement isolées du caisson. Lesdites au moins deux zones d'isolation additionnelles s'étendent à l'intérieur du caisson selon une première direction, par exemple longitudinale, et verticalement depuis la face avant jusqu'au fond du caisson. Le circuit intégré comporte en outre au moins une région résistive pincée 15 délimitée par lesdites au moins deux zones d'isolation additionnelles, la tranchée isolante supérieure et la région d'isolation, et comporte au moins deux zones de contact situées au niveau de la face avant du caisson et électriquement couplées à ladite au moins une région résistive pincée. 20 La région résistive, ainsi délimitée par notamment les zones d'isolation additionnelles, présente une section dont la surface est beaucoup plus étroite que dans des réalisations habituelles. En effet la région résistive est pincée par les zones d'isolation additionnelles située dans le caisson, et n'est pas ouverte dans tout le caisson. Cela 25 permet d'augmenter la valeur d'une résistance d'un circuit intégré tout en minimisant sa taille. Ladite région résistive pincée peut être délimitée selon une deuxième direction orthogonale à la première direction, par exemple latéralement, par deux desdites au moins deux zones d'isolation 30 additionnelles et verticalement par la tranchée isolante supérieure d'une part et par la région d'isolation d'autre part. Par exemple, la région d'isolation peut comporter une couche semiconductrice enterrée du deuxième type de conductivité, délimitant le fond dudit caisson, et au moins un puits semiconducteur du 3063415 4 deuxième type de conductivité, délimitant au moins un bord dudit caisson depuis la face avant jusqu'au fond du caisson. Cela correspond à une réalisation du type triple-caisson. Par exemple, la tranchée isolante supérieure est une tranchée 5 d'isolation peu profonde, c'est-à-dire une tranchée dont la profondeur est comprise entre 200 nm et 400 nm, remplie d'un matériau isolant. En effet, une tranchée d'isolation peu profonde est un élément habituel des circuits intégrés et permet ici de délimiter verticalement, avec le fond du caisson, la surface de la région résistive pincée, de manière 10 gratuite en matière d'étape de fabrication. Lesdites au moins deux zones de contact comportent par exemple une région semiconductrice fortement dopée du premier type de conductivité. Selon un mode de réalisation, lesdites zones d'isolation 15 additionnelles comportent chacune une tranchée dont l'extrémité atteint le fond du caisson. Les zones d'isolation additionnelles peuvent comporter chacune une tranchée et une région implantée du deuxième type de conductivité située dans le caisson entre l'extrémité des tranchées et le 20 fond du caisson. Lesdites tranchées peuvent être remplies d'un matériau isolant, ou peuvent être remplies d'un matériau conducteur, auquel cas lesdites zones d'isolation additionnelles comportent une enveloppe isolante recouvrant au moins la partie des parois desdites tranchées contiguë au 25 caisson, et des contacts sur la partie desdites tranchées située au niveau de la face avant du caisson. Selon un mode de réalisation, lesdites zones d'isolation additionnelles sont aptes à être polarisées de façon à former des zones de charge d'espace dans le caisson au voisinage des parois desdites 30 tranchées, lesdites zones de charge d'espace délimitant plus étroitement ladite au moins une région résistive pincée. Cela permet de réduire la surface électriquement effective de la section de la région résistive pincée, et d'ainsi augmenter la 3063415 5 résistance, de manière commandée par la polarisation des zones d'isolation additionnelles. Selon un mode de réalisation, la région d'isolation est apte à être polarisée de façon à former des zones de charge d'espace dans le 5 caisson au voisinage des bords de la région d'isolation, et le cas échéant au voisinage desdites régions implantées, lesdites zones de charge d'espace délimitant plus étroitement ladite au moins une région résistive pincée. Selon un mode de réalisation, le caisson comporte plusieurs 10 régions résistives pincées parallèles et mutuellement électriquement couplées de façon à former un chemin résistif sinueux. Les régions résistives parallèles peuvent par exemple être arrangées côte-à-côte dans le sens d'une deuxième direction orthogonale à la première direction, et électriquement couplées sur 15 alternativement chacune de leurs extrémités dans le sens de la première direction, afin de former le chemin résistif sinueux. Deux régions résistives pincées successives dans le sens d'une deuxième direction orthogonale à la première direction peuvent être électriquement couplées par des interconnexions passant au-dessus 20 d'une zone d'isolation additionnelle située entre lesdites deux régions résistives pincées successives. Deux régions résistives pincées successives dans le sens d'une deuxième direction orthogonale à la première direction peuvent être électriquement couplées par une région résistive du caisson située à 25 une extrémité selon la première direction de la zone d'isolation additionnelle située entre lesdites deux régions résistives pincées successives. Deux régions résistives pincées successives dans le sens d'une deuxième direction orthogonale à la première direction peuvent être 30 électriquement couplées par l'intermédiaire du matériau conducteur remplissant la tranchée de la zone d'isolation additionnelle située entre lesdites deux régions résistives pincées successives, et d'interconnexions reliant électriquement le matériau conducteur remplissant ladite tranchée d'une part à l'une desdites deux régions 3063415 6 résistives pincées et d'autre part à l'autre desdites deux régions résistives pincées. D'autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de 5 réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 3, précédemment décrites, représentent des exemples de réalisation habituelles de résistance de circuit intégré ; - les figures 4 à 11 représentent des exemples de modes de 10 réalisation de l'invention. Les figures 4, 5 et 6 représentent un exemple d'un mode de réalisation d'un circuit intégré comportant une région résistive pincée incluse à une région résistive formée dans un caisson. La figure 4 représente une vue du dessus dans le plan IV-IV 15 des figures 5 et 6, la figure 5 une vue en coupe dans le plan V-V des figures 4 et 6 et la figure 6 une vue en coupe dans le plan VI-VI des figures 4 et 5. La tranchée d'isolation peu profonde STI, recouvrant une majeure partie de la surface du caisson PW, n'a volontairement pas été 20 représentée sur la figure 4 pour une meilleure lisibilité. Un caisson semiconducteur PW, par exemple de type P, est formé dans un substrat semiconducteur PSUB d'un circuit intégré IC. Le caisson peut être du même type de conductivité que le substrat, auquel cas il est réalisé sous la forme d'un triple caisson, c'est-à-dire 25 isolé du reste du substrat par une région d'isolation. Le caisson peut être du type de conductivité opposé à celui de substrat, auquel cas il est réalisé sous la forme d'un simple caisson, isolé du reste du substrat par une région d'isolation telle qu'une jonction PN. La région d'isolation d'un triple caisson peut comporter par 30 exemple une couche enterrée du type de conductivité opposé à celui du substrat et des puits semiconducteurs du type de conductivité opposé à celui du substrat, implantés depuis la face avant du caisson jusqu'à la couche enterrée. 3063415 7 Dans l'exemple des figures 4 à 6, une résistance RES est réalisée dans un triple caisson PW de type P, isolé du reste du substrat PSUB par une couche enterrée NISO de type N et des puits semiconducteurs NW de type N. 5 Les puits semiconducteurs NW ont été représentés atteignant une face avant du substrat semiconducteur afin, comme détaillé dans la suite, de pouvoir y prendre un contact électrique pour y appliquer une polarisation. Deux pôles Pl, P2 de la résistance RES sont formés sur la face 10 avant du caisson, par exemple par implantation de deux régions fortement dopées (c'est-à-dire dopées de sorte que la concentration de dopants se situe entre 5* 1018 atomes/cm3 et 5*1020 atomes/cm3) de type P (P+) formant des zones de contacts avec la région active du caisson PW. 15 Les pôles Pl, P2 sont isolés l'un de l'autre grâce à une tranchée d'isolation supérieure, s'étendant peu profondément dans le caisson PW, par exemple au moyen usuel d'une tranchée d'isolation peu profonde (« Shallow Trench Isolation » en anglais), référencée STI. 20 Chaque pôle Pl, P2 est électriquement couplé à une région dite résistive du caisson destinée à écouler un courant I entre les deux pôles Pl, P2, par exemple lorsqu'une tension est appliquée entre ceux-ci. D'un pôle de la résistance RES à un autre, la région résistive 25 forme un parcours, dit chemin résistif, et la surface de la section et la longueur de ce parcours, ainsi que la résistivité du matériau du caisson PW, caractérisent la valeur R de la résistance RES. Comme introduit précédemment, la valeur R de la résistance RES peut s'exprimer selon l'approximation R = p*L/S, avec p la 30 résistivité de ladite région, L la longueur du parcours reliant un pôle à un autre, et S la surface de la section dudit parcours. La résistivité du matériau du caisson dépend notamment de la concentration et du type de dopant implantés. 3063415 8 D'autre part, le circuit intégré comporte dans cet exemple deux zones d'isolation additionnelles TISO 1, TIS02, s' étendant longitudinalement selon une première direction Y et verticalement depuis la face avant jusqu'au fond du caisson PW. 5 Lesdites deux zones d'isolation additionnelles TIS01, TIS02 comportent chacune une tranchée Ti, T2 dont le fond atteint le fond du caisson PW, et remplies d'un matériau conducteur tel que du métal, ou du polysilicium dopé. Le matériau conducteur qui remplit lesdites tranchées Ti, T2 10 est électriquement isolé du caisson PW par une enveloppe isolante OX recouvrant au moins la partie des parois desdites tranchées Ti, T2 contiguë audit caisson PW (c'est-à-dire les parois des parties des tranchées Ti, T2 formées dans le caisson PW). Les deux pôles Pl, P2 de la résistance RES sont situés entre 15 lesdites deux zones d'isolation additionnelles TIS01, TIS02, ainsi les zones d'isolation additionnelles TIS01, TIS02 délimitent latéralement la largeur d de la région résistive. Par ailleurs, la hauteur h de la région résistive est délimitée verticalement d'une part par la tranchée isolante supérieure STI et 20 d'autre part par la couche enterré NISO (soit le fond du caisson PW). Selon un mode de réalisation avantageux, les zones d'isolation additionnelles TIS01, TI502 sont fabriquées au cours par exemple d'une étape de fabrication d'une grille enterrée verticale d'un transistor TA. Par exemple, comme représenté sur la partie gauche de 25 la figure 5, le transistor TA peut être un transistor d'accès d'une cellule-mémoire NVM d'une mémoire non-volatile située dans un autre caisson NVMPW formé dans le même substrat PSUB. Le transistor d'accès à grille verticale TA comporte une région de source NISO, une région de drain DTA, et une grille verticale GTA, 30 par exemple formée par dépôt d'un matériau conducteur tel que du métal ou du polysilicium dopé dans une tranchée et isolé du caisson NVMPW par une couche d'oxyde de grille GOX. Les techniques de fabrication de telles grilles verticales GTA sont connues et usuellement employées dans la filière technologique. 3063415 9 Ainsi, la fabrication des zones d'isolation additionnelles TIS01, TIS02, avantageusement faite simultanément à la réalisation de grilles verticales GTA, n'introduit pas d'étape supplémentaire dans la filière technologique. 5 La grille verticale GTA représentée sur la figure 5 comporte une région implantée NIMP de type N, afin de « raccorder » la couche enterrée NISO faisant office de région de source sur un bord de la grille GTA. Cela provient du fait que la gravure de la tranchée accueillant 10 la grille verticale GTA n'atteint pas nécessairement la couche enterrée NISO de manière satisfaisante. Sur la figure 5, les tranchées Ti et T2 gravées lors de la même étape que la tranchée accueillant la grille verticale GTA, atteignent cependant le fond du caisson PW (c'est-à-dire la couche enterrée NISO). Cela est notamment du à des procédés 15 habituels de gravure qui sont plus efficaces dans la tranchée d'isolation supérieure STI que dans les caissons semiconducteurs PW et NVMPW. Néanmoins, la formation de la région implantée NIMP est tout de même réalisée dans le fond des tranchées Ti, T2, car déjà prévue 20 dans le procédé de fabrication des tranchées accueillant la grille verticale GTA du transistor d'accès TA. Ce mode de réalisation ne se limite pas aux technologies de mémoires non-volatiles, mais à toute technologie prévoyant des structures du type grille verticale, par exemple en technologie hautes 25 tensions, en technologie de circuits logiques, ou encore en technologie d'amplification. Chacune de ces technologies a des contraintes telles que des concentrations de dopages et de dimensions des composants qui leurs sont propres et qui sont compatibles avec la réalisation d'une résistance RES selon les modes de réalisation présentés ici. 30 D'autre part, les techniques de gravure et de remplissage de tranchées Ti, T2 permettent de réaliser des zones d'isolation additionnelles parallèles proches l'une de l'autre, par exemple espacées d'une centaine de nanomètres. 3063415 10 Ainsi, les deux zones d'isolation additionnelles TIS01 et TIS02 délimitent latéralement une région très étroite de la région résistive, dite région résistive pincée RP. Cela permet de diminuer la surface de la section de la région 5 résistive et ainsi d'augmenter la valeur R de la résistance RES sans augmenter la surface occupée par celle-ci sur la face avant du caisson. D'autre part, des zones de contact Cl, C2 formées sur la partie des tranchées Ti, T2 située au niveau de la face avant du caisson PW permettent d'appliquer une polarisation dans le matériau conducteur 10 déposé dans lesdites tranchées Ti, T2. Une polarisation appropriée au type de conductivité du matériau semiconducteur de la région résistive pincée RP permet de créer des zones de charge d'espace ZCE1, ZCE2 s'étendant dans la région résistive pincée RP au voisinage des parois des zones 15 d'isolation additionnelles respectives TIS01, TIS02. Par exemple, une polarisation appropriée pour créer une zone de charge d'espace dans un caisson de type P est une polarisation de signe positif, et de signe négatif dans un caisson de type N. Les zones de charge d'espace n'étant pas conductrices, la 20 surface de la section de la région résistive pincée dans laquelle peut s'écouler un courant s'en voit réduite, et la valeur R de la résistance RES augmente. En d'autres termes, appliquer un potentiel approprié dans les zones d'isolation additionnelles TIS01, TIOS2 permet de réduire 25 artificiellement la largeur d de la région résistive pincée RP, et d'augmenter la valeur R de la résistance RES. En outre, une polarisation appropriée de région d'isolation (NISO, NW), par exemple au moyen de régions de contact réalisées au niveau de la face avant dans les puits semiconducteurs NW, permet 30 également de créer une zone de charge d'espace ZCE3 au voisinage de ladite région d'isolation (NISO, NW). De même, les zones de charge d'espace ZCE3 permettent de réduire la surface de la section du parcours de la région résistive, et ainsi d'augmenter la valeur R de la résistance RES. En particulier, la 3063415 11 zone de charge d'espace ZCE3 située dans le fond du caisson au voisinage de la couche NISO réduit artificiellement la hauteur h de la section de la région résistive pincée RP. Ainsi, la valeur R de la résistance RES est commandable par 5 l'application de polarisations dans les zones d'isolation additionnelles remplies d'un matériau conducteur isolé du caisson, et/ou dans la région d'isolation (NISO, NW) du triple caisson PW. Des moyens de commande du circuit intégré peuvent commander l'application de potentiels plus ou moins élevés (en valeur 10 absolue) dans lesdites zones et région d'isolation afin de modifier la valeur R de la résistance RES. Dans les figures 4 à 6 précédemment décrites, la région résistive pincée située dans le caisson PW est séparée du reste du substrat PSUB, dans le sens de la direction Y, grâce aux puits 15 semiconducteurs NW. Cela contraint la longueur L (dont dépend la valeur R de la résistance RES) à la dimension du caisson PW (dans le sens de la direction Y). Or il est souhaitable de pouvoir fixer cette longueur indépendamment de la dimension du caisson PW. 20 Les figures 7 et 8 représentent des variantes dans lesquelles la longueur L n'est pas dépendante de la dimension du caisson PW, le circuit intégré comportant deux zones d'isolation additionnelles TIS03 et TIS04 s'étendant selon une deuxième direction X perpendiculaire à la première direction Y. 25 Les zones d'isolation additionnelles TIS03 et TIS04 s'étendent verticalement depuis la face avant jusqu'au fond du caisson également. Ces zones d'isolation additionnelles TIS03 et TIS04 permettent de délimiter longitudinalement (dans le sens de la direction Y) la région résistive et de l'isoler du reste du caisson PW. 30 Ainsi, la longueur L peut être dimensionnée plus librement et la résistance RES placée à différentes positions dans le caisson PW, sans subir des problèmes de fuites de courant. La figure 8 représente une structure similaire à la structure représentée par la figure 7, dans laquelle la zone d'isolation 3063415 12 additionnelle TIS04 est réalisée dans un puits semiconducteur NW, mais pas la zone d'isolation additionnelle TIS03. Cela permet d'une part d'économiser de l'espace dans le sens longitudinal, et d'autre part de polariser le puits NW et la couche 5 enterrée NISO directement lors d'une polarisation des régions d'isolation TIS01 et TIS02, en couplant électriquement la zone d'isolation additionnelle TIS04 avec le puits NW, par exemple par l'absence de l'enveloppe isolante dans la zone d'isolation additionnelle TIS04 située dans ledit puits NW. 10 Les figures 9 à 11 représentent des exemples de modes de réalisation dans lesquels le chemin résistif présente une forme sinueuse, ou crénelée, ou de serpentin, c'est-à-dire que le chemin forme une pluralité de boucles de « demi-tour » consécutives, afin de maximiser la distance entre ses extrémités tout en minimisant l'espace 15 occupé. Dans ces modes de réalisation, le caisson comporte plusieurs régions résistives pincées RP, RP1 à RPn, parallèles et mutuellement électriquement couplées de façon à former un chemin résistif sinueux. Les régions résistives pincées RP, RP1 à RPn, sont arrangées 20 côte-à-côte dans le sens de la direction X, et sont électriquement couplées sur alternativement chacune de leurs extrémités (prise dans le sens de la direction Y) à la région résistive pincée successive, afin de former le chemin résistif sinueux. La figure 9 représente un exemple de mode de réalisation dans 25 lequel le chemin résistif présente une forme sinueuse. Dans cet exemple, une région résistive pincée RPn est délimitée latéralement par deux zones d'isolation additionnelles TISO, de manière similaire à la délimitation de la région résistive pincée RP décrite précédemment en relation avec les figures 4 à 6. 30 Cependant, une région résistive pincée peut être délimitée latéralement d'une part par une zone d'isolation additionnelle et d'autre part par la région d'isolation du triple caisson, en particulier un puits semiconducteur NW, comme par exemple une région résistive pincée RPn située la plus à droite sur la figure 9. 3063415 13 En d'autres termes, la région résistive pincée RPn peut être délimitée latéralement soit par deux zones d'isolation additionnelle, soit par une zone d'isolation additionnelle d'une part et par la région d'isolation (NW) d'autre part. 5 D'autre part, une région d'isolation additionnelle TIS02 est avantageusement commune à deux régions résistives pincées consécutives RP1, RP2. Des interconnexions CNX relient électriquement deux régions résistives pincées RP consécutives, par exemple au moyen d'une piste 10 conductrice PM passant au-dessus de la zone d'isolation additionnelle TISO située entre elles. Les régions résistives sont électriquement reliées à la piste métallique PM grâce à une région de contact PC sur-dopée P+ située au niveau de la face avant du caisson PW, à laquelle est 15 électriquement connecté un via d'interconnexion VM relié à la piste conductrice PM. Les vias d'interconnexion VM et les pistes conductrices PM sont par exemple situés dans les premiers niveaux d'interconnexion du circuit intégré. 20 Cette configuration permet d'augmenter la longueur L du chemin résistif selon une réalisation simple et compacte. Cette configuration permet également de bénéficier de la possibilité de réaliser une résistance variable par l'application d'un potentiel dans les régions d'isolation additionnelles. 25 La figure 10 représente un autre exemple de mode de réalisation dans lequel plusieurs régions résistives pincées parallèles sont mutuellement électriquement couplées de façon à former un chemin résistif sinueux. Dans cet exemple, seules la première et la dernière zone 30 d'isolation additionnelle atteignent l'un et l'autre desdits puits semiconducteur NW. Les autres zones d'isolation additionnelles présentent quant à elles une structure en quinconce, s'arrêtant longitudinalement avant d'atteindre longitudinalement l'un ou l'autre des puits semiconducteurs NW, alternativement. 3063415 14 Ainsi, les régions résistives pincées RP parallèles successives sont électriquement couplées par une région résistive du caisson VIR située aux extrémités successives des zones d'isolation additionnelle située entre elles. 5 Les régions résistives du caisson VIR sont situées dans le caisson PW et sont délimitées latéralement par une extrémité longitudinale d'une zone d'isolation additionnelle TISO et par un puits NW semiconducteur du deuxième type de conductivité de la région d'isolation. 10 Ainsi, tout le chemin résistif est situé dans le caisson PW. Cependant, les configurations décrites précédemment en relation avec les figures 7 et 8, comportant des zones d'isolation additionnelles s'étendant dans la deuxième direction X afin de délimiter longitudinalement la région résistive, sont adaptables aux 15 modes de réalisation décrits en relation avec les figures 9 et 10. Par ailleurs, les différentes zones d'isolation additionnelles permettant de réaliser un chemin résistif sinueux peuvent être remplies d'un matériau isolant ou conducteur. Dans le cas d'un matériau conducteur, le potentiel permettant de modifier la valeur R de la 20 résistance RES peut être identique à toutes les régions d'isolations additionnelles ou non. Dans cet exemple, on considère que les zones d'isolation additionnelles sont remplies d'un matériau conducteur. Ainsi, pour appliquer une polarisation dans ces zones, des pistes conductrices de 25 polarisation PMP et des vias de polarisation VMP relient entre elles lesdites zones d'isolation additionnelles. Dans la représentation de la figure 10, les zones d'isolation additionnelles sont reliées entre elles selon deux groupes, comportant respectivement les zones d'isolation additionnelles placées en quinconce. 30 La figure 11 représente un autre mode de réalisation, dans lequel les zones d'isolation additionnelles sont remplies d'un matériau conducteur, et dans lequel le chemin résistif sinueux passe à la fois par des régions résistives pincées RP du caisson et par le matériau 3063415 15 conducteur déposé dans les tranchées Ti, T2 des zones d'isolation additionnelles TISO. En effet des interconnexions CNX relient électriquement chaque zone d'isolation additionnelle TISO à une région résistive 5 pincée RP immédiatement voisine. Les interconnexions CNX comprennent par exemple des vias d'interconnexion VM, des pistes métalliques PM, des régions de contact PC situées dans les régions résistives pincées CLR1, et des contacts situés sur le matériau conducteur déposé dans les tranchées 10 Ti, T2. En d' autres termes, deux régions résistives pincées RP successives sont électriquement couplées par l'intermédiaire du matériau conducteur remplissant la tranchée Ti, T2 de la zone d'isolation additionnelle TISO située entre lesdites deux régions 15 résistives pincées RP successives. Cela permet d'augmenter la longueur du chemin résistif pour une même occupation de surface de la face avant du caisson. Par ailleurs, l'invention n'est pas limitée à ces modes de réalisation mais en embrasse toutes les variantes, par exemple, les 20 différentes caractéristiques de chaque mode de réalisation peuvent être combinées entre elles au sein d'une même réalisation, ou, d'autre part, les matériaux semiconducteurs et leurs types de conductivités, la nature des caissons et les contextes technologiques décrits précédemment ont été donnés à titre d'exemple, l'invention pouvant 25 s'adapter à tout type de circuit intégré. REVENDICATIONS1. Circuit intégré comportant : - un substrat semiconducteur (PSUB), un caisson semiconducteur (PW) d'un premier type de conductivité électriquement isolé du reste du substrat par une région d'isolation (NW, NISO), - une tranchée isolante supérieure (STI) s'étendant depuis une face avant du caisson (PW) jusqu'à une profondeur située à distance du fond du caisson, - au moins deux zones d'isolation additionnelles (TIS01, TIS02) électriquement isolées du caisson (PW) s'étendant à l'intérieur du caisson (PW) selon une première direction (Y) et verticalement depuis la face avant jusqu'au fond du caisson (PW), - au moins une région résistive pincée (RP) délimitée par lesdites au moins deux zones d'isolation additionnelles (TIS01, TIS02), la tranchée isolante supérieure (STI) et la région d'isolation (NW, NISO), et - au moins deux zones de contact (P1, P2) situées au niveau de la face avant du caisson (PW) et adaptées à être électriquement couplées à ladite région résistive pincée (RP). 2. Circuit intégré selon la revendication 1, dans lequel ladite région résistive pincée (RP) est délimitée selon une deuxième direction (X) orthogonale à la première direction (Y) par deux desdites au moins deux zones d'isolation additionnelles (TIS01, TIS02) et verticalement par la tranchée isolante supérieure (STI) d'une part et par la région d'isolation (NISO) d'autre part. 3. Circuit intégré selon l'une quelconque des revendications 1 ou 2, dans lequel ladite région d'isolation comporte une couche semiconductrice enterrée (NISO) du deuxième type de conductivité, délimitant le fond dudit caisson (PW) et au moins un puits semiconducteur (NW) du deuxième type de conductivité, délimitant au moins un bord dudit caisson (PW) depuis la face avant jusqu'au fond du caisson. 3063415 17 4. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel la tranchée isolante supérieure (STI) est une tranchée d'isolation peu profonde. 5. Circuit intégré selon l'une quelconque des revendications 5 précédentes, dans lequel lesdites au moins deux zones de contact (P1, P2) comportent une région semiconductrice fortement dopée du premier type de conductivité. 6. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel lesdites zones d'isolation additionnelles 10 (TIS01, TIS02) comportent chacune une tranchée (Ti, T2) dont l'extrémité atteint le fond du caisson (PW). 7. Circuit intégré selon l'une quelconque des revendications 1 à 5, dans lequel lesdites zones d'isolation additionnelle (TIS01, TIS02) comportent chacune une tranchée (Ti, T2) et une région 15 implantée (NIMP) du deuxième type de conductivité située dans le caisson (PW) entre l'extrémité des tranchées (Ti, T2) et le fond du caisson. 8. Circuit intégré selon l'une quelconque des revendications 6 ou 7, dans lequel lesdites tranchées (Ti, T2) sont remplies d'un 20 matériau isolant. 9. Circuit intégré selon l'une quelconque des revendications 6 ou 7, dans lequel lesdites tranchées (Ti, T2) sont remplies d'un matériau conducteur, lesdites zones d'isolation additionnelles (TIS01, TIS02) comportant une enveloppe isolante (OX) recouvrant au moins 25 la partie contiguë audit caisson (PW) des parois desdites tranchées (Ti, T2), et des contacts (C1, C2) sur la partie desdites tranchées située au niveau de la face avant du caisson (PW). 10. Circuit intégré selon la revendication 9, dans lequel lesdites zones d'isolation additionnelles (TIS01, TIS02) sont aptes à être 30 polarisées de façon à former des zones de charge d'espace (ZCE1, ZCE2) dans le caisson (PW) au voisinage des parois desdites tranchées (Ti, T2), lesdites zones de charge d'espace (ZCE1, ZCE2) délimitant plus étroitement ladite au moins une région résistive pincée (RP). 3063415 18 11. Circuit intégré selon l'une quelconque des revendications précédentes, dans lequel ladite région d'isolation (NISO, NW) est apte à être polarisée de façon à former des zones de charge d'espace (ZCE3) dans le caisson (PW) au voisinage des bords de la région 5 d'isolation (NISO, NW) et le cas échéant au voisinage desdites régions implantées (NIMP), lesdites zones de charge d'espace (ZCE3) délimitant plus étroitement ladite au moins une région résistive pincée (RP). 12. Circuit intégré selon l'une quelconque des revendications 10 précédentes, dans lequel le caisson (PW) comporte plusieurs régions résistives pincées (RP) parallèles et mutuellement électriquement couplées de façon à former un chemin résistif sinueux. 13. Circuit intégré selon la revendication 12, dans lequel deux régions résistives pincées (RP) successives dans le sens d'une 15 deuxième direction (X) orthogonale à la première direction (Y) sont électriquement couplées par des interconnexions (CNX) passant au-dessus d'une zone d'isolation additionnelle (TIS01, TIS02) située entre lesdites deux régions résistives pincées (RP) successives. 14. Circuit intégré selon la revendication 12, dans lequel deux 20 régions résistives pincées (RP) successives dans le sens d'une deuxième direction (X) orthogonale à la première direction (Y) sont électriquement couplées par une région résistive du caisson (VIR) située à une extrémité selon la première direction (Y) de la zone d'isolation additionnelle (TIS01, TIS02) située entre lesdites deux 25 régions résistives pincées (RP) successives. 15. Circuit intégré selon la revendication 12 prise en combinaison avec la revendication 9, dans lequel deux régions résistives pincées (RP) successives dans le sens d'une deuxième direction (X) orthogonale à la première direction (Y) sont 30 électriquement couplées par l'intermédiaire du matériau conducteur remplissant la tranchée (Ti, T2) de la zone d'isolation additionnelle (TISO) située entre lesdites deux régions résistives pincées (RP), lesdites deux régions résistives pincées (RP) successives étant électriquement couplées audit matériau conducteur par des 3063415 19 interconnexions (CNX) situées respectivement aux extrémités, dans le sens de la première direction (X), de ladite tranchée (Ti, T2).