Brevet FR3066323A1 — publié le 20181116

MEMOIRE NON VOLATILE FAVORISANT UNE GRANDE DENSITE D'INTEGRATION L'invention concerne les mémoires non volatiles de type RRAM, et en 5 particulier des mémoires de ce type présentant une densité d'intégration maximale. Afin de surmonter les limites en termes de miniaturisation, consommation électrique, vitesse de lecture/écriture et complexité de fabrication des technologies des mémoires non-volatiles à grille flottante, l'industrie des semi10 conducteurs développe différentes technologies alternatives. Parmi les technologies de mémoires non volatiles alternatives en cours de développement, les mémoires de type RRAM présentent un intérêt technique certain. Les mémoires de type RRAM sont basées sur la formation et la rupture 15 réversible d'un filament conducteur : un matériau diélectrique, qui est normalement isolant, peut être forcé à être conducteur à travers un filament ou un chemin de conduction après l'application d'une tension suffisamment élevée. Une fois que le filament est formé, il peut être réinitialisé ou programmé par une tension appliquée de façon appropriée. 20 Dans le cas particulier des mémoires RRAM de type OxRAM, le filament conducteur est réalisé à partir de lacunes d'oxygène dans un matériau isolant à base d'oxyde métallique. Les mémoires OXRAM bénéficient d'une très bonne stabilité thermique, permettant en théorie de conserver l'information de façon fiable pendant plusieurs années à haute température. 25 Une cellule de mémoire OxRAM peut être produite à partir d'un point mémoire de base selon trois solutions connues. Dans une première approche, la plus simple, le point mémoire peut être utilisé comme une cellule de mémoire de base, et utilisé dans une configuration dans laquelle des lignes de bits parallèles sont traversées par des lignes de 30 mots perpendiculaires, avec le matériau de commutation placé entre la ligne de mots et la ligne de bits à chaque point de croisement. Cette configuration est appelée une cellule de point de croisement. Étant donné que cette architecture peut conduire à un grand courant parasite circulant à travers les cellules de mémoire non sélectionnées depuis les cellules voisines, la matrice de points de 35 croisement peut avoir un accès en lecture très lent. Un autre aspect limitant ce type d'architecture est la surconsommation lors des phases de programmation, les courants parasites venant s'ajouter au courant utile au basculement de la ou des cellules adressées. ICG011140-DD17696 VR Depot Texte.docx 3066323 2 Dans une seconde approche, un élément de sélection peut être ajouté pour éliminer ce courant parasite, mais cet élément de sélection induit une surconsommation électrique due à une augmentation des tensions utilisées. Dans une troisième approche, un transistor à effet de champ est ajouté, 5 facilitant la sélection d'un point mémoire, tout en limitant le courant passant dans la cellule, évitant ainsi les surintensités en régime transitoire qui peuvent altérer voire détruire la cellule. Dans cette troisième approche, la densité d'intégration est cependant fortement altérée, les transistors de sélection occupant une surface non 10 négligeable du substrat du circuit intégré. Le document US2013/0119340 décrit un double point mémoire connecté en série entre deux transistors de sélection à effet de champ. Le double point mémoire présente une structure de transistor à effet de champ et comprend un point mémoire entre sa grille et sa source, et un point mémoire entre sa grille et 15 son drain. Le double point mémoire comporte un isolant de grille configuré pour former sélectivement un filament conducteur entre la grille et la source d'une part, et entre la grille et le drain d'autre part. La discrimination des états de programmation des points mémoire suppose une grande différence entre la valeur de résistance haute et la valeur 20 de résistance basse, notamment du fait des dispersions du procédé de fabrication et du fait de la grande variabilité de la valeur de résistance haute. La valeur de résistance basse impacte le dimensionnement des transistors de sélection. Pour pouvoir utiliser une valeur de résistance basse la plus réduite possible, il faut disposer d'un courant de compliance ou courant de 25 consigne plus élevé. Un niveau de courant de compliance élevé nécessite d'une part des transistors de sélection encombrants ce qui limite la densité d'intégration, et d'autre part une baisse de la durée de vie des points mémoire, typiquement si le courant de compliance est supérieur à 25011A. Il existe donc notamment un besoin d'accroissement de la densité d'intégration de tels points 30 mémoire. L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur une mémoire non volatile, comprenant : -un premier transistor de sélection comportant : -une couche en matériau semi-conducteur dans laquelle une zone de 35 canal et des première et deuxième électrodes de conduction sont ménagées ; -un empilement de grille formé sur ladite zone de canal et incluant une électrode de grille et un isolant de grille disposé entre l'électrode de grille et la zone de canal ; 40 -un deuxième transistor de sélection comportant : ICG011140-DD17696 VR Depot Texte.docx 3066323 3 -une couche en matériau semi-conducteur dans laquelle une zone de canal et des troisième et quatrième électrodes de conduction sont ménagées ; -un empilement de grille formé sur ladite zone de canal et incluant une électrode de grille et un isolant de grille disposé entre l'électrode de grille et la zone de canal ; -une tranchée d'isolation disposée entre les premier et deuxième transistors de sélection ; -une structure de mémorisation de type RRAM comportant : -une électrode de commande ; -une couche de diélectrique formée sous l'électrode de commande, comportant une partie médiane à la verticale de la tranchée d'isolation et des première et deuxième extrémités s'étendant à la verticale respectivement des première et troisième électrodes de conduction, la couche de diélectrique étant configurée pour former sélectivement un premier filament conducteur entre l'électrode de commande et la première électrode de conduction, et pour former sélectivement un deuxième filament conducteur entre l'électrode de commande et la troisième électrode de conduction, la couche de diélectrique étant formée dans le même matériau que l'isolant de grille des premier et deuxième transistors. L'invention porte également sur les variantes suivantes. L'homme du métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour 25 autant constituer une généralisation intermédiaire. Selon une variante, la mémoire non volatile comprend en outre un circuit de commande configuré pour appliquer des signaux sur l'électrode de commande, sur les électrodes de grille respectives des premier et deuxième transistors de sélection et sur les deuxième et quatrième électrodes de 30 conduction, de façon à créer ou supprimer sélectivement les premier et deuxième filaments conducteurs. Selon une autre variante, le circuit de commande est configuré pour appliquer lesdits signaux de commande de façon à simultanément former le premier filament conducteur et supprimer le deuxième filament conducteur. 35 Selon encore une variante, le rapport entre la résistance électrique à travers la première extrémité de la couche de diélectrique après suppression du filament conducteur et après formation du premier filament conducteur est compris entre 4 et 7. Selon encore une autre variante, l'épaisseur de ladite couche de 40 diélectrique est comprise entre 1,5 et 10 nm. ICG011140-DD17696 VR Depot Texte.docx 3066323 4 Selon une variante, ledit matériau de la couche de diélectrique est sélectionné dans le groupe constitué de Hf02, HfSiO, HfSiON, HfSiAl et Ta0x. Selon une autre variante, lesdites première et deuxième extrémités s'étendent à la verticale des première et troisième électrodes de conduction sur 5 une largeur au moins égale à 5 nm. Selon encore une variante, lesdites première et deuxième extrémités s'étendent à la verticale des première et troisième électrodes de conduction sur une largeur au plus égale à 15 nm. Selon encore une autre variante, lesdits premier et deuxième transistors 10 de sélection et lesdits premier et deuxième points mémoire sont ménagés sur une couche d'isolant les séparant d'un substrat semi-conducteur. Selon une variante, ladite électrode de commande et les électrodes de grille des premier et deuxième transistors comprennent une couche formée dans un même matériau conducteur. 15 Selon encore une variante, ladite électrode de commande et lesdites électrodes de grille comprennent une couche d'un matériau sélectionné dans le groupe constitué du TiN, du W, du Ti, du TaN, du Al et du La. Selon une autre variante, lesdites première et troisième électrodes de conduction sont dépourvues de contact d'accès. 20 Selon encore une autre variante, la couche en matériau semi-conducteur des premier et deuxième transistors est en alliage de Silicium, lesdites première à quatrième électrodes de conduction présentant un dopage avec une concentration comprise entre 51017cm-3 et *1021cm-3. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : -la figure 1 est une représentation schématique d'une cellule mémoire à double points mémoire et double transistors de sélection destinée à être mise 30 en oeuvre selon l'invention ; -la figure 2 est une représentation schématique d'un exemple d'interconnexion de cellules mémoire selon la figure 1, pour une utilisation différentielle ; -la figure 3 est une vue en coupe d'un exemple de cellule mémoire selon 35 un premier mode de réalisation de l'invention ; -la figure 4 est une représentation schématique de la cellule mémoire de la figure 3 ; -la figure 5 est une vue en coupe d'un exemple de cellule mémoire selon un deuxième mode de réalisation de l'invention ; ICG011140-DD17696 VR Depot Texte.docx 3066323 5 -la figure 6 est une vue en coupe d'un exemple de cellule mémoire selon un troisième mode de réalisation de l'invention ; -la figure 7 est une vue de dessus de la configuration d'un exemple de cellule mémoire selon le troisième mode de réalisation ; 5 -la figure 8 est une représentation schématique de la cellule mémoire de la figure 7 ; -la figure 9 est une vue de dessus de la configuration d'un autre exemple de cellule mémoire selon le troisième mode de réalisation ; -la figure 10 est une représentation schématique de la cellule mémoire de 10 la figure 9 ; -la figure 11 est une vue en coupe d'un exemple de cellule mémoire selon un quatrième mode de réalisation de l'invention. La figure 1 est une représentation schématique d'une cellule mémoire 1 à 15 double points mémoire et double transistors de sélection, destinée à être mise en oeuvre selon l'invention. La cellule mémoire 1 comporte ainsi : -un transistor de sélection 2 à effet de champ de type nMOS et un point mémoire 4 connectés en série entre une borne de sortie et un noeud intermédiaire ; 20 -un transistor de sélection 3 à effet de champ de type nMOS et un point mémoire 5 connectés en série entre une autre borne de sortie et le noeud intermédiaire. De telles cellules mémoire peuvent être utilisées en mode différentiel, c'est-à-dire que la cellule est conçue pour que les niveaux logiques mémorisés 25 dans les points mémoire d'une même cellule mémoire soient systématiquement opposés. La figure 2 est une représentation schématique d'un exemple d'interconnexion pour des cellules mémoire de la figure 1, pour une utilisation dans un mode différentiel. Pour une colonne de cellules mémoire d'indice k, une ligne de bit Bk est connectée à la source de premiers transistors de sélection, et une ligne de bit Blk complémentaire est connectée à la source de deuxièmes transistors de sélection. Pour une colonne de cellules mémoire d'indice k+1, une ligne de bit Blk+1 35 est connectée à la source de premiers transistors de sélection, et une ligne de bit B/k+1 complémentaire est connectée à la source de deuxièmes transistors de sélection. Le noeud intermédiaire des cellules d'indice i est connecté à une ligne de programmation Sli. La grille des transistors de sélection des cellules d'indice i 40 est connectée à une ligne de mot Wli. Le noeud intermédiaire des cellules ICG011140-DD17696 VR Depot Texte.docx 3066323 6 d'indice i+1 est connecté à une ligne de programmation Sli±i. La grille des transistors de sélection des cellules d'indice i+1 est connectée à une ligne de mot Wli±i. 5 La figure 3 est une vue en coupe schématique d'un exemple d'une cellule d'une mémoire non volatile 1 selon un premier mode de réalisation de l'invention. La cellule 1 comporte un transistor de sélection 2 de type nMOS accolé à un point mémoire 4, et un autre transistor de sélection 3 de type nMOS accolé à un autre point mémoire 5. Dans ce mode de réalisation, la cellule de 10 mémoire non volatile 1 est formée sur un substrat de type Silicium sur isolant. Un substrat de Silicium 101 (par exemple de type non intentionnellement dopé) est recouvert d'une couche de diélectrique 102. La couche de diélectrique 102 est par exemple de type UTBOX (pour Ultra Thin Buried Oxyde en langue anglaise, présentant typiquement une épaisseur d'oxyde enterré au plus égale à 15 50 nm). Les transistors de sélection 2 et 3 et les points mémoire 4 et 5 sont formés au-dessus de la couche de diélectrique 102. Les délimitations entre composants sont ici illustrées par des lignes en trait discontinu. Une tranchée d'isolation profonde 60 est disposée entre les transistors de sélection 2 et 3 et 20 forme une isolation électrique entre ces transistors 2 et 3. Une tranchée d'isolation profonde 61 forme une isolation électrique entre le transistor de sélection 3 et un autre transistor non illustré. Une tranchée d'isolation profonde 62 forme une isolation électrique entre le transistor de sélection 2 et un autre transistor non illustré. Les tranchées d'isolation profondes 60 à 62 traversent ici 25 la couche de diélectrique 102 et s'étendent jusqu'à l'intérieur du substrat 101. Les tranchées d'isolation profondes 60 à 62 peuvent également s'arrêter au niveau de la couche de diélectrique 102. Les tranchées d'isolation 60 à 62 peuvent être réalisées de façon connue en soi en un matériau tel que de l'oxyde de silicium. 30 Le transistor de sélection 2 comprend une couche de matériau semi- conducteur, formée sur la couche de diélectrique 102, entre les tranchées d'isolation profonde 60 et 62. La couche de matériau semi-conducteur du transistor 2 est ici en alliage de silicium ou silicium pur (et préférentiellement monocristallin). La couche de matériau semi-conducteur comprend une zone de canal 20, et une zone de source 21 et une zone de drain 22 ménagées de part et d'autre de la zone de canal 20. Selon un exemple : -la zone de canal 20 pourra être de type non intentionnellement dopé ; -les zones de source 21 et de drain 22 présentent une concentration en 40 dopant comprise entre 5*1 017cm-3 et 1*1 021cm-3 (cette concentration étant ICG011140-DD17696 VR Depot Texte.docx 3066323 7 avantageusement comprise entre 5*1 018cm-3 et 1020cm-3). Les zones de source 21 et de drain 22 sont délimitées par ces zones dopées de la couche de matériau semi-conducteur. Un empilement de grille 23 est ménagé à la verticale de la zone de canal 5 20. L'empilement de grille comprend un isolant de grille 231 formé sur la zone de canal 20. L'empilement de grille comprend également une électrode de grille incluant un métal de grille 232. L'isolant de grille 231 est disposé entre le métal de grille 232 et la zone de canal 20, pour les isoler électriquement. L'électrode de grille comprend ici également un élément 233 en polysilicium conducteur, 10 formé sur le métal de grille 232. Une source relevée 210 est avantageusement formée à la verticale de la zone de source 21. Un siliciure 211 est avantageusement formé sur la source relevée 210, afin de favoriser la qualité du contact électrique de la source. Un drain relevé 220 est avantageusement formé à la verticale de la zone de drain 15 22. La zone de drain 22 est ici formée de façon sensiblement symétrique de part et d'autre du drain relevé 220. Un siliciure 221 est avantageusement formé sur le drain relevé 220, afin de favoriser la qualité du contact électrique du drain. L'empilement de grille 23 comprend de façon connue en soi des espaceurs 235, afin d'isoler électriquement le métal de grille 232 de la source et 20 du drain du transistor 2. Un contact métallique d'interconnexion 212 traverse une couche de diélectrique 103 et une couche de passivation 104 et est en contact avec le siliciure 211 de la source du transistor 2. Un contact métallique 222 traverse la couche de diélectrique 103 et la couche de passivation 104 et est en contact 25 avec le siliciure 221 du drain du transistor 2. Un contact métallique d'interconnexion 234 traverse la couche de passivation 104 et est en contact avec l'élément 233 en polysilicium dopé. Le transistor de sélection 3 comprend une couche de matériau semiconducteur, formée sur la couche de diélectrique 102, entre les tranchées 30 d'isolation profonde 60 et 61. La couche de matériau semi-conducteur du transistor 3 est ici en alliage de silicium. La couche de matériau semiconducteur comprend une zone de canal 30, et une zone de source 31 et une zone de drain 32 ménagées de part et d'autre de la zone de canal 30. Un empilement de grille 33 est ménagé à la verticale de la zone de canal 35 30. L'empilement de grille comprend un isolant de grille 331 formé sur la zone de canal 30. L'empilement de grille comprend également une électrode de grille incluant un métal de grille 332. L'isolant de grille 331 est disposé entre le métal de grille 332 et la zone de canal 30, pour les isoler électriquement. L'électrode de grille comprend ici également un élément 333 en polysilicium conducteur, formé sur le métal de grille 332. ICG011140-DD17696 VR Depot Texte.docx 3066323 8 Une source relevée 310 est avantageusement formée à la verticale de la zone de source 31. Un siliciure 311 est avantageusement formé sur la source relevée 310, afin de favoriser la qualité du contact électrique de la source. Un drain relevé 320 est avantageusement formé à la verticale de la zone de drain 5 32. La zone de drain 32 est ici formée de façon sensiblement symétrique de part et d'autre du drain relevé 320. Un siliciure 321 est avantageusement formé sur le drain relevé 320, afin de favoriser la qualité du contact électrique du drain. L'empilement de grille 33 comprend de façon connue en soi des espaceurs 335, afin d'isoler électriquement le métal de grille 332 de la source et 10 du drain du transistor 3. Un contact métallique d'interconnexion 312 traverse la couche de diélectrique 103 et la couche de passivation 104 et est en contact avec le siliciure 311 de la source du transistor 3. Un contact métallique 322 traverse la couche de diélectrique 103 et la couche de passivation 104 et est en contact 15 avec le siliciure 321 du drain du transistor 3. Un contact métallique d'interconnexion 334 traverse la couche de passivation 104 et est en contact avec l'élément 333 en polysilicium. Une structure de mémorisation inclut les points mémoire 4 et 5. Les points mémoire 4 et 5 sont ici de type RRAM, et plus précisément de type 20 OxRAM. La structure de mémorisation comprend une couche de diélectrique 40. Cette couche de diélectrique 40 comporte une partie médiane 401 formée à la verticale de la tranchée d'isolation 60. La couche de diélectrique 40 comporte des extrémités 402 et 403 de part et d'autre de la partie médiane 401. Les extrémités 402 et 403 s'étendent à la verticale d'une partie des zones de drain 25 22 et 32 respectivement. Afin de permettre une telle extension à la verticale d'une partie des zones de drain 22 et 32, les extrémités 402 et 403 s'étendent respectivement à la verticale des zones de drain 22 et 32 sur une largeur de préférence au moins égale à 1 nm afin de conserver une telle extension même avec des dispersions du procédé de fabrication. Afin d'optimiser la densité 30 d'intégration, cette largeur est de préférence au plus égale à 15 nm. Les extrémités 402 et 403 sont en contact respectivement avec ces zones de drain 22 et 32. La couche de diélectrique 40 est formée dans le même matériau que l'isolant de grille 231 et que l'isolant de grille 331. Un empilement d'électrode de commande est formé sur la couche de 35 diélectrique 40. L'empilement d'électrode de commande comprend une couche métallique 432 formée sur la couche de diélectrique 40. La couche métallique 432 s'étend jusqu'à la verticale des extrémités 402 et 403 de la couche de diélectrique 40. La couche métallique 432 est ici avantageusement (mais pas nécessairement) formée dans le même matériau que le métal de grille 232 et le 40 métal de grille 332. L'empilement d'électrode de commande comprend ici en ICG011140-DD17696 VR Depot Texte.docx 3066323 9 outre un élément en polysilicium conducteur 433 formé sur la couche métallique 432. L'élément 433 est formé dans le même matériau que les éléments 233 et 333. Un contact métallique d'interconnexion 434 traverse la couche de passivation 104 et est en contact avec l'élément 433. 5 Lorsque : -les couches de diélectrique 40, l'isolant de grille 231 et l'isolant de grille 331 sont réalisés dans le même matériau; -la couche métallique 432, le métal de grille 232 et le métal de grille 332 sont réalisés dans le même matériau ; 10 -les éléments 433, 233 et 333 sont réalisés dans le même matériau ; le procédé de fabrication de la cellule mémoire 1 peut être simplifié en utilisant de mêmes étapes pour déposer et mettre en forme différentes couches à la fois pour les transistors de sélection 2 et 3 et pour les points mémoire 4 et 5. 15 L'électrode de commande est isolée des drains des transistors 2 et 3 par l'intermédiaire d'espaceurs 435. Les zones de drain 22 et 32 s'étendent sous les espaceurs 435, jusqu'à la verticale de l'empilement de l'électrode de commande. Les espaceurs 435 peuvent présenter la même composition que les 20 espaceurs 235 et 335. Les espaceurs 435 sont positionnés de part et d'autre de la couche de diélectrique 40 et de l'empilement de l'électrode de commande. Les espaceurs 435 peuvent présenter une épaisseur différente de celle des espaceurs 235 et 335. La couche de diélectrique 40 est configurée pour former sélectivement un 25 filament conducteur à travers son extrémité 402, entre la couche métallique 432 et la zone de drain 22. La couche de diélectrique 40 est également configurée pour former sélectivement un filament conducteur à travers son extrémité 403, entre la couche métallique 432 et la zone de drain 32. Des points mémoire 4 et 5 sont ainsi formés entre les espaceurs 435. L'épaisseur des extrémités 402 et 30 403, ainsi que le matériau de la couche 40 sont ainsi configurés pour permettre la formation sélective de filaments conducteurs. Du fait de la présence de la tranchée d'isolation 60 entre les zones de drain 22 et 32, des différences de potentiel de programmation différentes peuvent être appliquées pour les points mémoire 4 et 5. 35 Des exemples de matériaux et épaisseurs seront détaillées par la suite. Un circuit de commande est également configuré pour appliquer des différences de potentiel appropriées entre la couche 432 et les zones de drain 22 et 32 respectivement, afin de programmer ces points mémoire 4 et 5. Des exemples de polarisation par un tel circuit de commande seront détaillés par la suite. ICG011140-DD17696 VR Depot Texte.docx 3066323 10 Les points mémoire 4 et 5 sont en contact direct avec leurs transistors de sélection 2 et 3 respectivement et sont formés dans une même couche d'avant métallisation ou couche FEOL. Les constantes de temps RC parasites présentent ainsi une amplitude particulièrement réduite, favorisant une vitesse 5 de commutation élevée. Les règles de gravure permettent en outre une densité d'intégration maximale car à la fois les transistors de sélection 2 et 3 et les points mémoire 4 et 5 sont ménagés dans la couche d'avant métallisation ou couche FEOL. La taille de la cellule mémoire 1 peut ainsi être réduite de façon considérable du fait 10 de la finesse de gravure disponible pour les procédés de fabrication de couches d'avant métallisation. Par ailleurs la définition du routage dans la couche d'après métallisation (ou couche BEOL) est facilitée par la présence des transistors de sélection 2 et 3 et des points mémoire 4 et 5 dans la même couche d'avant métallisation. 15 Les matériaux utilisés pour former des transistors de sélection 2 et 3 dans la couche d'avant métallisation pour des noeuds technologiques de dimension réduite sont identiques à ceux utilisés pour former des points mémoire RRAM. Les mêmes masques de gravure peuvent ainsi être utilisés pour former à la fois les points mémoire 4 et 5 et les transistors de sélection 2 et 3. Le nombre 20 d'étapes du procédé de fabrication peut ainsi être réduit. La figure 4 illustre un schéma équivalent de la structure formée. Les points mémoire 4 et 5 sont formés avec un même empilement d'électrode de commande. Par ailleurs, les points mémoire 4 et 5 sont formés en majeure partie sur la tranchée d'isolation 60, et n'induisent ainsi qu'une augmentation de 25 surface de substrat très limitée par rapport aux transistors de sélection 2 et 3 (puisqu'une surface est de toute façon nécessaire pour former la tranchée d'isolation 60). Les isolants de grille 231 et 331, ainsi que la couche 40 sont par exemple 30 sélectionnés dans le groupe constitué du Hf02, HfSiO, HfSiON, HfSiA10 et Ta0x. L'isolant de grille 231 est avantageusement de type Hk, c'est-à-dire présentant une permittivité diélectrique au moins égale à 4, de préférence au moins égale à 8. Les isolants de grille 231 et 331 présentent par exemple une épaisseur comprise entre 1.5nmet 5nmnm. La couche 40 présente par exemple 35 une épaisseur comprise entre 1,5 et lOnm, supérieure à l'épaisseur des isolants de grille 231 et 331. Les métaux de grille 232 et 332, ainsi que la couche métallique 432 comprennent au moins une couche d'un matériau sélectionné dans le groupe constitué du TiN, du W, du Ti, du TaN, de l'AI, du La. 40 ICG011140-DD17696 VR Depot Texte.docx 3066323 11 On peut prévoir des modes de formation de filaments dissociés pour les points mémoire 4 et 5, avec les conditions de formation successives suivantes : -pour la formation du filament du point mémoire 5 : 5 -application d'une tension Vform sur l'électrode de commande (contact 434) ; -application d'une tension Vcomp sur le contact de grille 334; -application d'une tension de masse sur le contact de source 312 ; -application de la tension Vform sur le contact de source 212 ; 10 -pour la formation du filament du point mémoire 4: -application d'une tension Vform sur l'électrode de commande (contact 434) ; -application d'une tension Vcomp sur le contact de grille 234; -application d'une tension de masse sur le contact de source 212 ; 15 -application de la tension Vform sur le contact de source 312 ; Avec par exemple les plages de valeur suivantes : Vform comprise entre 1 et 5V; Vset entre 0,5V et 3V; 20 Vread compris entre 0,02V et 0,2V; Vcomp 0,4 et 1V correspondant par exemple à la tension de seuil des transistors de sélection 2 et 3; Vdd (tension d'alimentation des circuits) compris 0,5V et 1,5V. 25 Une telle conception d'une cellule d'une mémoire non volatile 1 permet soit un mode de fonctionnement de type différentiel comme détaillé ci-dessus, soit un mode de fonctionnement de type unitaire (niveaux logiques indépendants mémorisés dans les points mémoire 4 et 5), en fonction des signaux générés par le circuit de commande une telle conception d'une cellule 30 mémoire non volatile 1 peut par exemple faciliter la coopération de cellules mémoire et de cellules logiques dans des mêmes blocs. Une telle cellule de mémoire non volatile 1 en mode de fonctionnement de type unitaire permet également d'améliorer la densité d'intégration, du fait du positionnement de la majeure partie des points mémoire 4 et 5 à la verticale de la tranchée d'isolation 35 60. Pour une utilisation en mode unitaire, le circuit de commande peut fonctionner de la façon suivante: -pour la formation du filament des points mémoire 4 et 5 : -application d'une tension Vform sur l'électrode de commande 40 (contact 434) ; ICG011140-DD17696 VR Depot Texte.docx 3066323 12 -application d'une tension Vcomp sur les contacts de grille 234 et 334 , -application d'une tension de masse sur les contacts de source 212 et 312; 5 -pour la programmation du point mémoire mémoire 5 : -application d'une tension Vset sur l'électrode de commande ; -application d'une tension Vcomp sur les contacts de grille 234 et 334 , -application d'une tension de masse sur le contact de source 312 ; 10 -pour la programmation du point mémoire mémoire 4: -application d'une tension Vset sur l'électrode de commande ; -application d'une tension Vcomp sur les contacts de grille 234 et 334; -application d'une tension de masse sur le contact de source 212 ; 15 -pour la réinitialisation du point mémoire 5 : -application d'une tension de masse sur l'électrode de commande ; -application d'une tension supérieure à Vcomp sur les contacts de grille 234 et 334; -application d'une tension Vreset sur le contact de source 312 ; 20 -application d'une tension de masse sur le contact de source 212 ; -pour la réinitialisation du point mémoire 4 : -application d'une tension de masse sur l'électrode de commande ; -application d'une tension supérieure à Vcomp sur les contacts de grille 234 et 334; 25 -application d'une tension Vreset sur le contact de source 212 ; -application d'une tension de masse sur le contact de source 312 ; -pour la lecture des points mémoire 4 et 5, une lecture en courant indépendante peut être réalisée, par exemple avec un courant de lecture de 1011A. On peut lire la tension résultante sur la ligne de bit la comparer à une 30 tension de référence sur une fenêtre temporelle déterminée. On peut aussi faire une lecture en tension en polarisation la ligne de bit à une tension donnée (par exemple quelques centaines de mV pendant un temps de lecture) et comparer le courant traversant la cellule à un courant de référence sur une fenêtre temporelle déterminée. 35 -application d'une tension de masse sur l'électrode de commande ; -application d'une tension Vread sur les contacts de grille 234 et 334. Le premier mode de réalisation de l'invention a été décrit en référence à 40 des transistors de sélection 2 et 3 de type nMOS. Pour l'application à des ICG011140-DD17696 VR Depot Texte.docx 3066323 13 transistors de sélection 2 et 3 de type pM0S, le circuit de commande fonctionnera avec des signaux de commande différents. Des cellules mémoire avec des transistors de sélection de type nMOS peuvent bien entendu être cointégrés avec des cellules mémoire avec des transistors de sélection de type 5 pM0S. Pour une utilisation en mode différentiel avec des transistors de sélection 2 et 3 de type pM0S, le circuit de commande peut fonctionner de la façon suivante : -pour la formation du filament : 10 -application d'une tension Vform sur l'électrode de commande (contact 434) ; -application d'une tension Vcomp sur les contacts de grille 234 et 334; -application d'une tension de masse sur les contacts de source 15 212 et 312 ; -pour la programmation de la cellule mémoire : -application d'une tension Vset sur l'électrode de commande ; -application d'une tension Vcomp sur les contacts de grille 234 et 334; 20 -application d'une tension de masse sur les contacts de source 212 et 312 ; -pour la réinitialisation de la cellule mémoire : -application d'une tension de masse sur l'électrode de commande ; -application d'une tension supérieure à Vcomp sur les contacts de 25 grille 234 et 334; -application simultanée d'une tension de masse sur le contact de source 312 et d'une tension Vreset sur le contact de source 212, ou application simultanée d'une tension de masse sur le contact de source 212 et d'une tension Vreset sur le contact de source 312 ; 30 -pour la lecture de la cellule mémoire : -application d'une tension de masse sur l'électrode de commande ; -application d'une tension Vread sur les contacts de grille 234 et 334 , -application d'une tension Vdd/2 sur les contacts de source 212 et 35 312, Avec par exemple les plages de valeur identiques à celles décrites en référence au cas nMOS. ICG011140-DD17696 VR Depot Texte.docx 3066323 14 Pour une utilisation en mode unitaire avec des transistors de sélection de type pM0S, le circuit de commande peut fonctionner de la façon suivante : -pour la formation du filament des points mémoire 4 et 5 : 5 -application d'une tension Vform sur l'électrode de commande (contact 434) ; -application d'une tension Vcomp sur les contacts de grille 234 et 334; -application d'une tension de masse sur les contacts de source 10 212 et 312 ; -pour la programmation du point mémoire mémoire 5 : -application d'une tension Vset sur l'électrode de commande ; -application d'une tension Vcomp sur les contacts de grille 234 et 334 , 15 -application d'une tension de masse sur le contact de source 312 ; -pour la programmation du point mémoire mémoire 4 : -application d'une tension Vset sur l'électrode de commande ; -application d'une tension Vcomp sur les contacts de grille 234 et 334; 20 -application d'une tension de masse sur le contact de source 212 ; -pour la réinitialisation du point mémoire 5 : -application d'une tension de masse sur l'électrode de commande ; -application d'une tension supérieure à Vcomp sur les contacts de grille 234 et 334; 25 -application d'une tension Vreset sur le contact de source 312 ; -pour la réinitialisation du point mémoire 4 : -application d'une tension de masse sur l'électrode de commande ; -application d'une tension supérieure à Vcomp sur les contacts de grille 234 et 334; 30 -application d'une tension Vreset sur le contact de source 212 ; -pour la lecture des points mémoire 4 et 5 : -application d'une tension de masse sur l'électrode de commande ; -application d'une tension Vread sur les contacts de grille 234 et 334 , 35 -applications successives d'une tension Vdd/2 puis d'une tension de masse sur les contacts de source 212 et 312 ; La figure 5 est une vue en coupe schématique d'un exemple d'une cellule d'une mémoire non volatile 1 selon un deuxième mode de réalisation de 40 l'invention. La cellule 1 reprend sensiblement la même structure que celle du ICG011140-DD17696 VR Depot Texte.docx 3066323 15 premier mode de réalisation et comporte un transistor de sélection 2 de type nMOS accolé à un point mémoire 4, et un autre transistor de sélection 3 de type nMOS accolé à un autre point mémoire 5. La cellule 1 selon le deuxième mode de réalisation diffère de celle du 5 premier mode de réalisation uniquement par l'absence des contacts d'accès de drain 322 et 222. Ainsi, la distance entre l'empilement de grille 33 et le point mémoire 5 d'une part, et la distance entre l'empilement de grille 23 et le point mémoire 4 d'autre part, peuvent être réduites. La densité d'intégration avec de telles cellules mémoire 1 peut ainsi être accrue. La vitesse de commutation de 10 telles cellules mémoire 1 peut également être augmentée. La figure 6 est une vue en coupe schématique d'un exemple d'une cellule d'une mémoire non volatile 1 selon un troisième mode de réalisation de l'invention. La cellule 1 reprend sensiblement la même structure que celle du 15 premier mode de réalisation et comporte un transistor de sélection 2 de type nMOS accolé à un point mémoire 4, et un autre transistor de sélection 3 de type nMOS accolé à un autre point mémoire 5. La cellule 1 selon le troisième mode de réalisation diffère de celle du premier mode de réalisation uniquement par une largeur plus réduite de la 20 tranchée d'isolation 60. La largeur de la tranchée d'isolation 60 est ici identique à celle des tranchées d'isolation 61 et 62. Par conséquent, les points mémoire 4 et 5 présentent également une largeur plus réduite que dans le premier mode de réalisation. La densité d'intégration de telles cellules mémoire 1 peut ainsi être accrue. 25 La figure 7 est une vue de dessus de la configuration d'un exemple de cellule mémoire selon le troisième mode de réalisation. La figure 8 est une représentation schématique de la cellule mémoire de la figure 7. La couche de matériau semi-conducteur du transistor 3 est ici notée ZA3. La couche de 30 matériau semi-conducteur du transistor 2 est ici notée ZA2. On peut identifier une ligne de programmation Sln, une ligne de bit Bin, une ligne de bit complémentaire Bln, et deux lignes de mot Win. Les extrémités 402 et 403 de la couche de diélectrique 40 forment une superposition respectivement avec les couches ZA2 et ZA3. Les couches ZA2 et ZA3 sont alignées. 35 La ligne de programmation Sin est ici perpendiculaire à la direction de conduction dans les couches ZA2 et ZA3. Dans cette configuration, on peut plus facilement contrôler les chutes de tension dans la phase de formation ou de programmation. La figure 9 est une vue de dessus de la configuration d'un autre exemple 40 de cellule mémoire selon le troisième mode de réalisation d'un autre exemple de ICG011140-DD17696 VR Depot Texte.docx 3066323 16 cellule mémoire selon le troisième mode de réalisation. La figure 10 est une représentation schématique de la cellule mémoire de la figure 7. La couche de matériau semi-conducteur du transistor 3 est ici notée ZA3. La couche de matériau semi-conducteur du transistor 2 est ici notée ZA2. On peut identifier 5 une ligne de programmation Sln, une ligne de bit Bin, une ligne de bit complémentaire Bln, et une ligne de mot Win. Les extrémités 402 et 403 de la couche de diélectrique 40 forment une superposition respectivement avec les couches ZA2 et ZA3. Les couches ZA2 et ZA3 sont parallèles. La ligne de programmation Sin est ici parallèle à la direction de 10 conduction dans les couches ZA2 et ZA3. Dans cette configuration, on limite fortement les courants de fuite sans avoir à polariser les lignes de bit, et on réduit la surface de substrat occupée par la cellule mémoire. La figure 11 est une vue en coupe schématique d'un exemple d'une 15 cellule d'une mémoire non volatile 1 selon un quatrième mode de réalisation de l'invention. La cellule 1 reprend sensiblement la même structure que celle du premier mode de réalisation et comporte un transistor de sélection 2 de type nMOS accolé à un point mémoire 4, et un autre transistor de sélection 3 de type nMOS accolé à un autre point mémoire 5. 20 La cellule 1 selon le quatrième mode de réalisation diffère de celle du premier mode de réalisation uniquement par l'utilisation d'un substrat massif, et donc l'absence de couche de diélectrique 102 entre le substrat 101 d'une part et les transistors de sélection 2 et 3 et les points mémoire 4 et 5 d'autre part. ICG011140-DD17696 VR Depot Texte.docx REVENDICATIONS1. Mémoire non volatile (1), caractérisée en ce qu'elle comprend : -un premier transistor de sélection (3) comportant : -une couche en matériau semi-conducteur dans laquelle une zone de canal (30) et des première et deuxième électrodes de conduction (32, 31) sont ménagées ; -un empilement de grille (33) formé sur ladite zone de canal (30) et incluant une électrode de grille (332) et un isolant de grille (331) disposé entre l'électrode de grille et la zone de canal ; -un deuxième transistor de sélection (2) comportant : -une couche en matériau semi-conducteur dans laquelle une zone de canal (20) et des troisième et quatrième électrodes de conduction (22, 21) sont ménagées ; -un empilement de grille (23) formé sur ladite zone de canal (20) et incluant une électrode de grille (232) et un isolant de grille (231) disposé entre l'électrode de grille et la zone de canal ; -une tranchée d'isolation (60) disposée entre les premier et deuxième transistors de sélection (3, 2) ; 20 -une structure de mémorisation (4, 5) de type RRAM comportant : -une électrode de commande (434) ; -une couche de diélectrique (40) formée sous l'électrode de commande (434), comportant une partie médiane (401) à la verticale de la tranchée d'isolation (60) et des première et deuxième extrémités (403, 402) 25 s'étendant à la verticale respectivement des première et troisième électrodes de conduction (32, 22), la couche de diélectrique (40) étant configurée pour former sélectivement un premier filament conducteur entre l'électrode de commande (434) et la première électrode de conduction (32), et pour former sélectivement un deuxième filament 30 conducteur entre l'électrode de commande (434) et la troisième électrode de conduction (22), la couche de diélectrique (40) étant formée dans le même matériau que l'isolant de grille (331, 231) des premier et deuxième transistors. 35 2. Mémoire non volatile (1) selon la revendication 1, comprenant en outre un circuit de commande configuré pour appliquer des signaux sur l'électrode de commande, sur les électrodes de grille respectives des premier et deuxième transistors de sélection et sur les deuxième et quatrième électrodes de conduction, de façon à créer ou supprimer sélectivement les premier et 40 deuxième filaments conducteurs. ICG011140-DD17696 VR Depot Texte.docx 3066323 18 3. Mémoire non volatile (1) selon la revendication 2, dans laquelle ledit circuit de commande est configuré pour appliquer lesdits signaux de commande de façon à simultanément former le premier filament conducteur et supprimer le deuxième filament conducteur. 5 4. Mémoire non volatile (1) selon l'une quelconque des revendications précédentes, dans laquelle le rapport entre la résistance électrique à travers la première extrémité (403) de la couche de diélectrique (40) après suppression du filament conducteur et après formation du premier filament 10 conducteur est compris entre 4 et 7. 5. Mémoire non volatile (1) selon l'une quelconque des revendications précédentes, dans lequel l'épaisseur de ladite couche de diélectrique (40) est comprise entre 1,5 et 10 nm. 6. Mémoire non volatile (1) selon l'une quelconque des revendications précédentes, dans lequel ledit matériau de la couche de diélectrique (40) est sélectionné dans le groupe constitué de Hf02, HfSiO, HfSiON, HfSiA10 et Ta0x. 7. Mémoire non volatile (1) selon l'une quelconque des revendications précédentes, dans laquelle lesdites première et deuxième extrémités (403, 402) s'étendent à la verticale des première et troisième électrodes de conduction (32, 22) sur une largeur au moins égale à 5 nm. 25 8. Mémoire non volatile (1) selon la revendication 7, dans laquelle lesdites première et deuxième extrémités (403, 402) s'étendent à la verticale des première et troisième électrodes de conduction (32, 22) sur une largeur au plus égale à 15 nm. 30 9. Mémoire non volatile (1) selon l'une quelconque des revendications précédentes, dans laquelle lesdits premier et deuxième transistors de sélection (3, 2) et lesdits premier et deuxième points mémoire (5, 4) sont ménagés sur une couche d'isolant (102) les séparant d'un substrat semi- 35 conducteur (101). 10. Mémoire non volatile (1) selon l'une quelconque des revendications précédentes, dans laquelle ladite électrode de commande (434) et les électrodes de grille (334, 234) des premier et deuxième transistors (3, 2) 40 comprennent une couche formée dans un même matériau conducteur. ICG011140-DD17696 VR Depot Texte.docx 15 3066323 19 11. Mémoire non volatile (1) selon la revendication 10, dans laquelle ladite électrode de commande et lesdites électrodes de grille comprennent une couche d'un matériau sélectionné dans le groupe constitué du TiN, du W, du Ti, du TaN, du Al et du La. 5 12. Mémoire non volatile (1) selon l'une quelconque des revendications précédentes, dans laquelle lesdites première et troisième électrodes de conduction (32, 22) sont dépourvues de contact d'accès. 10 13. Mémoire non volatile (1) selon l'une quelconque des revendications précédentes, dans laquelle la couche en matériau semi-conducteur des premier et deuxième transistors est en alliage de Silicium, lesdites première à quatrième électrodes de conduction présentant un dopage avec une concentration comprise entre 5*1 017cm-3 et *1021cm-3. 15 ICG011140-DD17696 VR Depot Texte.docx