Brevet FR3073977A1 — publié le 20190524

TRANSISTORS DE CIRCUIT 3D A GRILLE RETOURNEE DESCRIPTION DOMAINE TECHNIQUE ET ART ANTERIEUR La présente demande concerne le domaine des circuits intégrés dotés de composants répartis sur plusieurs niveaux, en particulier de transistors superposés. De tels dispositifs sont généralement qualifiés de circuits intégrés en 3 dimensions ou « 3D ». Elle vise en particulier la mise en oeuvre d'un circuit 3D doté d'un ou plusieurs étage(s) supérieur(s) à transistor(s) ayant un agencement amélioré. D'une manière générale, dans le domaine des circuits intégrés, on cherche continuellement à augmenter la densité de transistors. Pour cela, une solution consiste à répartir les transistors sur plusieurs niveaux de couches semi-conductrices disposées les unes au-dessus des autres. De tels circuits comportent ainsi généralement au moins deux couches semi-conductrices superposées et séparées entre elles par une couche isolante. La réalisation des transistors de niveau supérieur peut impliquer la mise en oeuvre d'une ou plusieurs étapes de traitement thermique, notamment lorsqu'on effectue une activation de dopants. Cependant, un traitement thermique haute température peut induire une dégradation du ou des niveau(x) inférieur(s) et en particulier une détérioration du matériau des contacts dans le niveau inférieur ou d'éléments de connexion inter-niveaux voire une diffusion intempestive de dopants au sein du niveau inférieur. Une fois le premier niveau de transistors réalisé, on cherche donc généralement à limiter le budget thermique de fabrication du ou des niveau(x) supérieur(s) et d'éviter en particulier de mettre en oeuvre des traitements thermiques supérieurs à 550°C. Or, la fabrication d'un diélectrique de grille de bonne qualité et en particulier adapté pour permettre d'obtenir des transistors dont la tension de seuil varie 2 peu dans le temps, peut nécessiter dans certains cas de faire subir à ce diélectrique un recuit à une température dépassant le budget thermique susvisé. Par ailleurs, la répartition de transistors sur plusieurs niveaux pose un problème d'encombrement des interconnexions. Par exemple, pour connecter la grille 5 d'un transistor de niveau supérieur à un transistor de niveau inférieur, une solution classique consiste à faire remonter un élément de connexion vertical du niveau inférieur vers le niveau supérieur, cet élément de connexion étant lui-même connecté à une ligne métallique elle-même connectée à un autre élément de connexion vertical pour prendre contact avec le transistor de niveau supérieur. 10 Il se pose donc le problème de réaliser un circuit intégré 3D amélioré vis-à-vis d'au moins un des inconvénients mentionnés ci-dessus. EXPOSÉ DE L'INVENTION Un mode de réalisation de la présente invention prévoit un procédé de réalisation d'un circuit intégré doté de plusieurs niveaux superposés de transistors, le 15 procédé comprenant des étapes consistant à : a) prévoir une structure comportant au moins un premier transistor d'un niveau inférieur, le premier transistor ayant une région de canal formée dans une première couche semi-conductrice, et former sur cette structure : au moins un motif de grille d'au moins un deuxième transistor d'un niveau supérieur de transistor(s) puis, 2 0 b) assembler cette structure avec un support doté d'au moins deuxième couche semi-conductrice reposant sur un substrat, une région de canal du deuxième transistor étant prévue dans une zone donnée de la deuxième couche semi-conductrice. Un tel agencement de grille du deuxième transistor permet de faciliter la connexion entre cette grille et le ou les niveaux inférieurs et participe à la réduction de 25 l'encombrement des connexions inter-niveaux. Le fait de prévoir un tel agencement permet également de réaliser la ou les zones actives de transistors du deuxième niveau après avoir formé la ou les grilles des transistors du deuxième niveau, ce qui permet peut notamment permettre d'intégrer un 3 diélectrique de grille de type oxyde thermique pour le ou les transistors de niveau supérieur, tout en respectant des contraintes de budget thermique limité. Ainsi, selon un mode de réalisation avantageux, la deuxième couche semi-conductrice peut être déjà recouverte d'une couche d'oxyde thermique lorsque 5 l'assemblage du support et de la structure est effectué. Cette couche d'oxyde thermique est réalisée préalablement à l'assemblage et peut être avantageusement formée à l'aide d'au moins une étape de recuit à une température supérieure à 600°C. On réalise ainsi une couche de diélectrique de grille en oxyde thermique sans avoir à soumettre la structure comportant le ou les 10 niveaux inférieurs à un budget thermique élevé. On obtient ainsi un transistor de niveau supérieur de qualité améliorée sans soumettre le ou les niveaux inférieurs à des températures élevées. Avantageusement, le motif de grille peut être lui-même revêtu d'un diélectrique, tel qu'un oxyde de silicium, ou d'un empilement diélectrique, le diélectrique 15 ou l'empilement diélectrique étant formé préalablement à l'étape a) par dépôt à une température inférieure à 550°C et de préférence inférieure à 500°C. Selon un mode de réalisation avantageux, après assemblage de la structure avec le support on peut effectuer un amincissement localisé de ladite zone donnée de la deuxième couche semi-conductrice, de sorte à former une zone donnée 20 amincie par rapport à des régions d'épaisseur plus importante de part et d'autre de ladite zone donnée de la deuxième couche semi-conductrice. A l'aide d'un tel amincissement on peut ainsi faciliter le contrôle du canal du deuxième transistor. Selon un mode de réalisation particulier, l'amincissement localisé comprend l'oxydation d'une portion supérieure de ladite zone donnée à une température 25 inférieure à 500°C. Avec un tel procédé on limite le budget thermique afin de préserver le ou les niveaux inférieurs. Lorsque l'amincissement comprend l'oxydation d'une portion supérieure de ladite zone donnée au travers d'une ouverture d'un masque formé sur la deuxième couche semi-conductrice, le procédé peut avantageusement comprenant en outre, des étapes de : 4 - retrait du masque tandis qu'un masquage en oxyde résultant de l'oxydation de la portion supérieure de ladite zone donnée est conservé, - dopage ou siliciuration de régions semi-conductrices de part et d'autre de ladite zone donnée, tandis que ladite zone donnée est protégée par le masquage. 5 Le masquage résultant de l'oxydation est donc exploité pour servir à doper ou siliciurer des régions de la deuxième couche semi-conductrice tout en préservant la région de canal du deuxième transistor. Avantageusement, le motif de grille peut être celui d'une électrode de grille commune entre le deuxième transistor et un troisième transistor appartenant au 10 niveau supérieur de transistors. Le procédé peut comprendre en outre, après assemblage, un découpage de la deuxième couche semi-conductrice en portions disjointes et isolées entre elles. Selon un mode de réalisation avantageux, le découpage de la deuxième couche semi-conductrice en portions disjointes et isolées entre elles comprend la 15 formation d'une tranchée traversant la deuxième couche semi-conductrice et au moins motif de grille formé sur ladite structure avant assemblage. On effectue ainsi un découpage simultané et auto-aligné de zones actives et d'électrodes de grilles séparées l'une de l'autre et situées en regard de ces zones actives. Selon un mode de réalisation avantageux, le motif de grille du deuxième 20 transistor peut être connecté dans ladite structure à une ligne conductrice par l'intermédiaire d'un via. Selon un mode de réalisation avantageux, la ligne conductrice est en cuivre et le via traverse une couche diélectrique barrière de diffusion au cuivre et formée sur la ligne conductrice. 25 Selon un mode de réalisation particulier, après assemblage, le procédé peut comprendre la formation d'un plot de contact traversant la deuxième couche semiconductrice ou disposé contre la deuxième couche semi-conductrice, le plot de contact étant agencé en contact avec une zone de connexion disposée entre la première couche semi-conductrice et la deuxième couche semi-conductrice. 5 Avantageusement, le procédé peut comprendre en outre après formation du plot de contact, la réalisation d'une zone d'alliage enveloppant une portion supérieure et une portion latérale du plot de contact, la zone d'alliage étant en contact avec une portion de la deuxième couche semi-conductrice. 5 Selon un autre aspect, la présente invention prévoit un circuit intégré doté de plusieurs niveaux superposés de transistors comprenant : - un niveau inférieur doté d'au moins un premier transistor, le premier transistor ayant une région de canal formée dans une première couche semi-conductrice reposant sur un substrat, 10 - un niveau supérieur doté de transistors ayant des régions de canal respectives formées dans des zones distinctes et isolées entre elles d'une deuxième couche semi-conductrice disposée au-dessus de la première couche semi-conductrice et comportant chacun une unique électrode de grille, cette électrode de grille étant agencée sur une face arrière de la deuxième couche semi-conductrice et s'étendant entre la 15 première couche semi-conductrice et la deuxième couche semi-conductrice. L'électrode de grille peut être commune à un transistor de type N et à un transistor de type P appartenant chacun audit niveau supérieur, ledit transistor de type N ayant une région de canal formée dans une zone de la deuxième couche semiconductrice disjointe et isolée d'une autre zone de la deuxième couche semi-conductrice 2 0 dans laquelle une région de canal dudit transistor de type P s'étend. Avantageusement, l'électrode de grille est connectée à une zone de connexion ou à une ligne conductrice disposée entre la première couche semiconductrice et la deuxième couche semi-conductrice. Selon un mode de réalisation particulier du circuit, au moins un 25 transistor parmi lesdits transistors dudit niveau supérieur est doté d'un plot de contact de source ou de drain connecté à une zone de connexion disposée entre la première couche semi-conductrice et la deuxième couche semi-conductrice, le plot de contact traversant la deuxième couche semi-conductrice ou étant disposé contre la deuxième couche semiconductrice. 6 Selon un mode de réalisation particulièrement avantageux du circuit intégré dans lequel le niveau supérieur est doté de transistors formant une cellule mémoire ou une cellule logique ou un bloc de circuit : la cellule comprend au moins une entrée et au moins une sortie connectées à une ou plusieurs zones de connexion disposées du côté 5 d'une face arrière de la deuxième couche semi-conductrice entre la première couche semi- conductrice et la deuxième couche semi-conductrice, les transistors de la cellule logique ou cellule mémoire ou du bloc de circuit étant polarisés à l'aide d'au moins une ligne d'alimentation disposée du côté d'une face avant de la deuxième couche semi-conductrice opposée à ladite face arrière. 10 Un tel agencement dans lequel on dispose les entrées/sorties à un étage du circuit et les lignes d'alimentation à un autre étage du circuit permet notamment de faciliter les connexions à la cellule logique. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description 15 d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1B servent à illustrer un exemple de circuit intégré 3D tel que mis en oeuvre suivant l'invention et doté d'un transistor de niveau supérieur muni d'une unique électrode de grille agencée entre la couche semi-conductrice de ce transistor 20 de niveau supérieur et une couche semi-conductrice d'un niveau inférieur ; - la figure 2 sert à illustrer un mode de réalisation particulier du circuit 3D dans lequel les entrées sorties et les lignes d'alimentation sont prévues dans des étages différents ; - la figure 3 sert à illustrer un inverseur logique reprenant un 25 agencement du type de celui de la figure 2 ; - les figures 4A-4F servent à illustrer un exemple de procédé de réalisation d'un circuit à transistors superposés avec un niveau supérieur doté d'au moins un transistor à électrode de grille retournée et permettant d'intégrer un oxyde thermique pour le diélectrique de grille du niveau supérieur tout en préservant le ou les niveaux inférieur(s) ; 7 - la figure 5 sert à illustrer une variante de procédé dans lequel on effectue un amincissement de la région de canal d'un transistor ; - la figure 6 sert à illustrer un exemple de procédé dans lequel une région de canal amincie est protégée en vue d'étapes ultérieures de dopage des régions 5 de source et de drain et/ou de siliciuration de ces régions de source et de drain ; - les figures 7A-7C servent à illustrer une variante de procédé dans lequel on forme un plot de contact entre une région de source ou de drain d'un transistor et une zone de connexion située sous ce transistor ; - les figures 8A-8C servent à illustrer une variante de procédé dans 10 lequel on effectue un découpage de zones actives et d'électrodes de grilles, pour obtenir des zones actives séparées et des électrodes de grilles séparées auto-alignées ; Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. 15 Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. En outre, dans la description ci-après, des termes qui dépendent de l'orientation de la structure tels que « sur », « dessous », « au-dessus », « vertical », « inférieur », « supérieur » s'appliquent en considérant que la structure est orientée de la 20 façon illustrée dans les figures. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère à présent aux figures 1A et 1B sur lesquelles différents niveaux N1, N2 d'un exemple de circuit intégré 3D à transistors répartis sur plusieurs niveaux sont représentés. 25 Le dispositif est formé à partir d'un substrat comprenant une première couche semi-conductrice superficielle 11 dans laquelle une ou plusieurs régions de canal d'un ou plusieurs transistors d'un premier niveau N1 de transistors sont prévues. Dans l'exemple illustré sur la figure 1A, les transistors T11, T12, du premier niveau N1 peuvent être mis en oeuvre sur un substrat massif (« bulk » selon la terminologie anglo-saxonne) 8 ou bien sur un substrat de type semi-conducteur sur isolant, en particulier un substrat de type SOI (« Silicon On Insulator » ou « silicium sur isolant »), avantageusement selon une technologie de semi-conducteur sur isolant totalement déserté également appelée FDSOI (pour « Fully Depleted Silicon On Insulator »). 5 Le circuit est doté d'au moins un deuxième niveau N2 de transistors disposé sur le premier niveau N1 (le premier niveau N1 étant représenté de manière schématique par un cadre discontinu sur la figure 1B) et dont les régions de canal respectives 112a, 112b, 122c, 112d, 112e s'étendent dans une deuxième couche semiconductrice 110. 10 Le deuxième niveau N2 de transistors comporte des transistors T21, T22, T23 dont les grilles respectives 90a, 90b, 90c, 90d ont un agencement particulier, celles-ci étant situées sous la deuxième couche semi-conductrice 110, autrement dit entre la deuxième couche semi-conductrice 110 et la première couche semi-conductrice 11. Les transistors T21, T22, T23 sont dans cet exemple dotés chacun d'une unique électrode de 15 grille qui se trouve ainsi en-dessous de leurs régions de canal 112a, 112b, 122c, 112d, 112e respectives. Les régions de canal 112a, 112b, 122c, 112d, 112e sont typiquement recouvertes par une couche de matériau diélectrique 133 de composition et d'épaisseur suffisante pour permettre d'empêcher un couplage électrostatique par le dessus. Les 20 régions de canal 112a, 112b, 122c, 112d, 112e ne sont ainsi contrôlées dans cet exemple que par le dessous, respectivement par l'intermédiaire de grilles 90a, 90b, 90c, 90d. Les transistors du premier niveau N1 et ceux du deuxième niveau N2 se retrouvent ainsi positionnés en sens inverse les uns des autres, autrement dit « tête-bêche ». Un tel agencement des électrodes de grilles du deuxième niveau N2 permet un 25 accès plus aisé à un premier étage de lignes conductrices 32, 33 de connexion typiquement métalliques agencées entre le premier niveau N1 de transistor(s) et le deuxième niveau de transistor(s) et de limiter la densité de lignes métalliques d'interconnexion dans le deuxième niveau N2. Le fait de prévoir un agencement particulier des grilles 90a, 90b, 90c, 90d entraine également de manière avantageuse une 9 implémentation différente du circuit 3D et dans laquelle les grilles et diélectriques de grille des transistors peuvent être réalisées avant les zones actives. Le fait de prévoir un agencement « renversé » des grilles 90a, 90b, 90c, 90d, permet également d'intégrer un diélectrique 102 de grille de type oxyde thermique, 5 par exemple du Si02 pour les transistors du deuxième niveau, autrement dit un oxyde ayant subi un traitement thermique afin d'améliorer ses propriétés électriques. Des transistors formés à base d'un tel oxyde thermique ont un NBTI (acronyme de « Negative Bias Temperature Instability ») plus faible, ce qui représente une meilleure tenue dans le temps de leur tension de seuil. 10 Dans l'exemple illustré les régions de canal 112a, 112b, 112c, 112d des transistors du deuxième niveau N2 sont formées à partir d'une même couche semiconductrice 110 discontinue, plus particulièrement dans des zones ou portions semiconductrices disjointes et isolées entre elles typiquement par un matériau diélectrique. Avantageusement, certains transistors T22, T23 peuvent être pourvus de 15 régions de canal 112c, 112b disjointes mais dotées d'une électrode de grille commune 90b. Dans l'exemple illustré, l'électrode de grille 90b est connectée au premier étage de lignes d'interconnexion, et en particulier à une ligne conductrice 32 de connexion, par exemple par le biais d'un simple élément de connexion vertical 51 20 communément appelé « via ». Une manière de fabriquer une telle électrode de grille 90b connectée à un premier étage de lignes d'interconnexions est d'utiliser un procédé de type « Backend-of line » (BEOL) en particulier avec une technique double Damascène. Les lignes conductrices d'interconnexion peuvent être dans ce cas prévues en cuivre. 25 Dans ce cas, le cuivre est formé dans des tranchées revêtues d'une barrière 41 à la diffusion du Cuivre. Une telle barrière 41 est typiquement formée d'un empilement de Ti/TiN ou Ta/TaN. On peut ainsi réaliser une encapsulation barrière de diffusion du cuivre au-dessous et latéralement à l'aide de cet empilement. Une encapsulation sur le dessus peut être également prévue soit par le biais d'une barrière de 10 diffusion d'un élément situé au-dessus, par exemple une barrière de diffusion d'un via supérieur, soit à l'aide d'une couche barrière 43 diélectrique, en particulier en SiN. Dans l'exemple illustré sur la figure 1B, les lignes conductrices 32, 33 sont encapsulées latéralement par une barrière de diffusion conductrice 41 par exemple 5 formée d'un empilement Ti/TiN ou Ta/TaN et sur le dessus par une couche barrière diélectrique 43, par exemple en nitrure de silicium. On prévoit de préférence les grilles 90a, 90b, 90c, 90d à base d'un matériau conducteur qui diffuse moins que le Cuivre, comme par exemple le Tungstène. Un ou plusieurs éléments de connexion situés sous les grilles peuvent 10 être également réalisés en un matériau conducteur différent du cuivre. Cela évite d'avoir à former une encapsulation diélectrique en nitrure supérieure pour ces grilles. Dans l'exemple illustré, un élément de connexion vertical 51 ou via est formé par exemple en W et connecté à une ligne conductrice 32 de connexion en Cu et encapsulée. 15 Parmi les transistors du niveau supérieur d'autres transistors T24, T25 peuvent être dotés de régions de canal 112e, 112d disjointes et d'électrodes de grilles 90c, 90d indépendantes. Dans l'exemple illustré sur la figure 1B, une structure d'isolation verticale 137 sépare à la fois les électrodes de grille 90c, 90d des transistors T24, T25 mais également leurs régions de canal 112d, 112e respectives formées à partir de la même 20 couche semi-conductrice 110. Selon un agencement particulier du deuxième niveau N2, on peut prévoir un transistor T22 à grille renversée et située du côté d'une face dite « face arrière » de la deuxième couche semi-conductrice 110, tout en étant muni de régions de source 114 et de drain 115 qui font saillie sur une face avant de la deuxième couche semi- 25 conductrice 112 opposée à la face arrière. Un tel agencement des régions 114, 115 des source et de drain permet un accès par le haut des régions de source 114 et de drain 115, tandis que l'accès à la grille peut être réalisé par le bas. Ainsi, des plots de contacts 141, 142 traversant la couche de matériau diélectrique 133 recouvrant le transistor T21 peuvent être prévus pour permettre de connecter les régions de source 114 et de drain 11 115 du transistor T21, par exemple à des lignes métalliques d'interconnexion 162, 163 d'un étage supérieur de lignes d'interconnexion. Une variante d'agencement est illustrée sur la figure 2, avec un transistor T22 dont une région semi-conductrice, ici la région de source 114, est traversée 5 ou longée par un plot de contact 241 connecté avec l'étage inférieur par le biais par exemple de la ligne de connexion 33. Cet agencement du plot de contact 241 traversant permet un gain en compacité des interconnexions et participe à la réduction de la densité de lignes de connexions du deuxième niveau N2. Un tel type de plot de contact 241 peut être également prévu pour une région de drain, mais dans l'exemple illustré sur la figure 10 2, la région de drain 115 est connectée à un plot 142 de contact qui s'étend dans une direction opposée, ici vers l'étage supérieur de lignes d'interconnexions et en particulier vers une ligne 162 appartenant au deuxième niveau N2. Un mode de réalisation particulier du circuit 3D prévoit d'intégrer des transistors appartenant à une cellule adaptée pour réaliser une fonction logique. Dans 15 l'exemple illustré sur la figure 2, la cellule logique comporte une ou plusieurs entrées A et une ou plusieurs sorties Z prévues dans l'étage inférieur de lignes d'interconnexion du premier niveau N1. Les transistors de cette cellule sont polarisées par le biais de lignes VDD, GND cette fois prévues dans l'étage supérieur de lignes d'interconnexion appartenant au deuxième niveau N2 et aptes respectivement, à appliquer une tension 20 d'alimentation Vdd et servir de masse ou de potentiel de référence gnd. On dissocie ainsi en niveaux distincts les lignes servant d'accès aux entrées/sortie de la cellule logique par rapport aux lignes d'alimentation. Cela participe également à la réduction de la densité d'interconnexions du circuit. Dans l'exemple particulier de la figure 2, une entrée A et une sortie Z sont reliées à des lignes conductrices 32, 33 située en dessous des grilles 90c, 90a 25 de transistors du deuxième niveau N2 tandis qu'une ligne 163 servant à la polarisation des transistors est située au-dessus de la deuxième couche semi-conductrice 110 à partir de laquelle sont réalisés les transistors du deuxième niveau N2. Un tel agencement, dans lequel on dissocie en des étages différents les entrée A/sortie Z des lignes de polarisation peut être appliqué à la mise en oeuvre d'une 30 cellule logique assurant la fonction d'inverseur. 12 Une cellule d'inverseur logique est illustrée par exemple sur la figure 3. La cellule est ici formée de transistors T27, T23 respectivement PMOS et NMOS formés dans le deuxième niveau N2 du circuit et partageant une unique grille arrière commune 90' dont l'agencement est tel que décrit précédemment. Les zones 5 actives des transistors sont des régions 112', 112" distinctes et isolées entre elles de la deuxième couche semi-conductrice 110. Les lignes d'alimentation VDD et de masse GND sont prévues dans un niveau de métal supérieur situé au-dessus du niveau de métal dans lequel les entrée A/sortie Z de la cellule sont agencées. Un tel agencement où l'on dissocie en différents étages, lignes de 10 polarisation et entrée/sortie peut être également appliqué à la mise en oeuvre d'une cellule mémoire. Un exemple de procédé pour la réalisation d'un circuit intégré en 3 dimensions ou « 3D », du type décrit précédemment, avec un étage supérieur de transistors à grille retournée, va à présent être donné en liaison avec les figures 4A-4F. 15 La figure 4A illustre une structure de départ possible du procédé dotée d'un premier niveau N1 de transistors (représenté de manière schématique par un cadre en traits discontinu) comportant des régions de canal qui s'étendent dans une couche semi-conductrice d'un substrat qui peut être massif (« bulk »), ou de type semiconducteur sur isolant, en particulier de type SOI ou FDSOI. 20 Une ou plusieurs lignes conductrices 32, 33, de connexion appartenant au niveau N1 sont également formées au-dessus des transistors réalisés à partir de la première couche semi-conductrice. Les lignes conductrices 32, 33 peuvent être en cuivre et encapsulées au moins latéralement par une couche conductrice 41 barrière à la diffusion du Cuivre 25 formée par exemple d'un empilement de Ti/TiN ou de Ta/TaN. Les lignes conductrices 32, 33 sont recouvertes par une couche diélectrique 43, par exemple en nitrure de silicium, et qui peut également être configurée de sorte à former une barrière de diffusion au cuivre. On dépose ensuite (figure 4B) un matériau (ou un empilement de matériaux) diélectrique 45, dans lequel on forme une ou plusieurs trous 47a, 47b, 47c. 30 Dans l'exemple illustré, les trous 47a, 47b sont sous forme de tranchées tandis qu'un trou 13 47b comporte une partie supérieure en forme de tranchée et une partie inférieure 47' de section réduite. La partie inférieure 47' traverse la couche diélectrique 43 et dévoile une ligne conductrice 32 appartenant au niveau N1. Le matériau diélectrique 45 est avantageusement prévu avec une 5 permittivité inférieure à 3.5 et par exemple de l'ordre de 2.3 ou 2.7. Par exemple, le matériau diélectrique est un oxyde de silicium. Le fait de prévoir un matériau diélectrique de faible permittivité de réaliser une bone isolation latérale de la grille que l'on vient par la suite former dans la couche de matériau diélectrique 45. On dépose ensuite dans les trous 47a, 47b, 47c, une couche conductrice 10 90 qui peut être en métal tel que par exemple du tungstène. Puis, on retire par polissage mécano-chimique (CMP) la partie de la couche conductrice 90 au-dessus de l'embouchure des trous 47a, 47b, 47c. La partie supérieure de la tranchée 47b remplie par la couche conductrice 90 forme un motif de grille 90b, tandis que la partie inférieure de cette tranchée 47b remplie par la couche conductrice 90 forme un via de connexion 51 avec 15 une ligne conductrice 32. Typiquement, des motifs de grilles 90a, 90b, 90' sont ainsi réalisés par photolithographie et disposés en fonction de l'agencement de zones conductrices 32, 33, 51 de l'étage d'interconnexion déjà réalisé. Dans cet exemple de réalisation particulier on forme des motifs de grilles 90a, 90b, 90' et un via en tungstène sur une ligne conductrice en cuivre. 20 Une couche isolante 91, à base d'un matériau diélectrique ou d'un empilement de matériaux diélectriques est ensuite déposée de sorte à recouvrir les motifs 90a, 90b, 90' afin notamment de faciliter l'assemblage du premier niveau N1 avec un autre support. La couche isolante 91 est par exemple en oxyde de silicium et de préférence déposée à une température inférieure à 500°C afin de ne pas dégrader le 25 premier niveau N1. La couche isolante 91 peut être éventuellement formée d'un matériau diélectrique différent du matériau 45 dans lequel on forme la grille. Un tel assemblage est illustré par exemple sur la figure 4D. Le support 100 que l'on reporte sur l'étage déjà réalisé est doté d'une couche semi-conductrice 110 à partir de laquelle un ou plusieurs transistors d'un niveau 30 supérieur sont aptes à être formés. Selon un mode de réalisation particulier, afin de 14 réaliser des transistors sans jonction (« junctionless ») dans le niveau supérieur, la couche semi-conductrice 110 peut être déjà dopée à une concentration par exemple prévue entre 1*1016 atomes/cm3 et 1*1019 at./cm3. Le support 100 est typiquement revêtu d'une couche de matériau 5 diélectrique 102 agencée sur la couche semi-conductrice 110. La couche de matériau diélectrique 102 est destinée à former un diélectrique de grille pour les transistors de niveau supérieur et peut être avantageusement prévue à base d'oxyde, typiquement un oxyde thermique, par exemple à base de Si02. Le traitement thermique de l'oxyde est, de manière avantageuse, 10 effectué avant assemblage. Cela permet de former un oxyde de bonne qualité. Ainsi, l'oxyde 102 du support 100 peut être soumis à une étape de recuit à une température qui peut être supérieure à 600°C afin d'améliorer sa fiabilité, sans toutefois dégrader la structure sur laquelle le premier niveau de transistors a déjà été réalisé. 15 L'assemblage peut être mis en oeuvre par collage moléculaire, par exemple de type oxyde-oxyde entre la couche isolante 91 et la couche d'oxyde 102. Typiquement, la couche semi-conductrice 110 du support 100 est disposée sur une ou plusieurs couches 103, 104, avec en particulier une couche 103 d'arrêt de gravure par exemple en oxyde de silicium et une couche épaisse de soutien mécanique par exemple 20 en silicium. Ces couches 103, 104 sont sacrificielles et retirées une fois l'assemblage réalisé (figure 4E). La figure 4F illustre une étape ultérieure de découpage de la couche semi-conductrice 110 en plusieurs portions 111 distinctes dans lesquelles des zones 25 actives de transistors isolées entre elles sont prévues. Une telle étape est réalisée typiquement par photolithographie, puis gravure. Pour compléter la réalisation du deuxième niveau N2, on peut ensuite former des régions de source et de drain, puis recouvrir les zones actives d'une ou plusieurs couches isolantes et réaliser ensuite des contacts ainsi qu'au moins un étage 30 supérieur d'interconnexions. 15 Selon une variante de réalisation du procédé qui vient d'être décrit, dans un cas où l'on souhaite former les électrodes de grilles 90a, 90b des transistors de niveau supérieur à base de cuivre, on peut prévoir une ou plusieurs couches barrière de diffusion autour de ces électrodes de grilles 90a, 90b. La couche de diélectrique de grille 5 peut elle-même comprendre une épaisseur, par exemple en nitrure de silicium (SiN), formée sur les électrodes et servant de barrière de diffusion. Dans ce cas, le diélectrique de grille peut être formé d'un empilement de couches dont une couche barrière de diffusion typiquement en nitrure de silicium (SiN) et une couche d'oxyde thermique, par exemple en Si02. 10 La figure 5 illustre un mode de réalisation particulier et notamment une manière de former des régions semi-conductrices de source et de drain d'épaisseur plus importante que la région de canal 112 pour un transistor du deuxième niveau N2. Pour fabriquer cette région de canal 112 amincie, on peut former un masque dur 121, par exemple en réalisant un empilement de SiN et de Si02 dans lequel 15 on prévoit au moins une ouverture 122 typiquement structurée par photolithographie. A travers cette ouverture 122 du masque dur 121, on effectue ensuite une oxydation d'une épaisseur supérieure d'une portion 111 de la couche semi-conductrice 110, le masque dur 121 servant de masque à oxydation pour protéger les parties non-exposées de la couche semi-conductrice 110. Avantageusement, cette oxydation est réalisée à basse 20 température, de préférence inférieure à 500°C, afin de ne pas dégrader le ou les niveaux inférieurs de transistors. L'épaisseur oxydée 123 peut être ensuite retirée ou conservée comme par exemple sur la figure 6. Dans l'exemple de la figure 6 on conserve un masque 123 d'oxyde, résultant de l'oxydation de la couche semi-conductrice 110, afin de l'utiliser comme 25 protection lors d'éventuelles étapes ultérieures de dopage des régions 114, 115 de source et de drain et d'activation de dopants. De telles étapes de dopage et d'activation sont optionnelles dans le cas où la couche semi-conductrice 110 était déjà dopée lors de son assemblage. Un tel masque 123 peut également servir de protection lors d'une éventuelle étape ultérieure de formation d'alliage de semi-conducteur et de métal, en particulier de 30 siliciuration sur les régions 114, 115 de source et de drain. La réalisation du masque 123 16 peut requérir une étape de photolithographie. Dans le cas, où l'on réalise un transistor sans jonction (« junctionless ») une étape supplémentaire de dopage n'est pas obligatoire et l'auto-alignement n'est pas nécessaire. Comme indiqué précédemment, après formation des grilles, puis des 5 zones actives des transistors de niveau supérieur, on peut prévoir de réaliser des contacts, en particulier pour établir une connexion avec les régions de source ou de drain des transistors de niveau supérieur N2. Les figures 7A-7C illustrent un exemple de réalisation dans lequel un plot de contact particulier est mis en oeuvre. Ce plot de contact est réalisé soit à travers 10 une portion 111 de la couche semi-conductrice 110 ou bien vient longer le bord d'une portion 111 de la couche semi-conductrice 110. Dans les deux cas, ce plot est agencé en contact avec cette couche semi-conductrice 110 et permet de réaliser un contact de source ou de drain vers une ligne conductrice 33 située sous la couche semi-conductrice 110. 15 Une telle variante de procédé peut comprendre la formation d'un masquage 125 sur les portions 111 gravées de la couche semi-conductrice 110 (figure 7A). Ce masquage 125, par exemple doté d'une couche en nitrure de silicium, comporte au moins un trou 126 dévoilant une portion semi-conductrice 110 gravée, que l'on peut ensuite prolonger dans des couches sous-jacentes 37, 39 isolantes 20 jusqu'à atteindre une ligne conductrice 33 de niveau inférieur et appartenant à un étage inférieur de lignes d'interconnexion. Le trou 126 est ensuite rempli de matériau conducteur 127 typiquement un métal tel que du W (figure 7B). Préalablement à ce remplissage, on peut prévoir de tapisser le trou d'une couche barrière de diffusion si l'on envisage par exemple un 25 remplissage à l'aide de Cuivre. Le remplissage du trou 126 par du matériau conducteur 127 peut être alors suivi d'un étape de planarisation CMP (acronyme de « Chemical Mechanical Polishing ») afin de retirer une éventuelle portion de matériau conducteur 127 débordant de l'embouchure du trou. Sur la figure 7C, une étape ultérieure de formation d'au moins une 30 région 113 d'alliage de métal et de semi-conducteur sur une portion 111 de la couche 17 semi-conductrice 110 est illustrée. Lorsque cette portion 111 est en silicium, on effectue ainsi une siliciuration d'une zone de cette portion 111, par exemple pour former une région 128 en alliage de métal et semi-conducteur, typiquement un siliciure à base de NiSi. La région 128 en alliage de métal forme un contact de drain ou de source. 5 Sur le plot 127, on peut également prévoir de réaliser une zone 129 en alliage métallique par exemple en WNi ou en NiW2. La zone 129 d'alliage réalisée enveloppe une portion supérieure et une portion latérale du plot de contact 127. La zone d'alliage est en contact avec une région de la deuxième couche semi-conductrice 110. La zone d'alliage métallique 129 permet ainsi non seulement d'assurer un contact latéral 10 avec la portion semi-conductrice 111 mais également de permettre une prise de contact par le dessus. L'intérêt d'une telle zone 129 est d'augmenter la surface de contact et donc de diminuer la résistance de source ou drain, suivant que cette région est amenée à former un contact de source ou de drain. Une partie 125a du masquage 125 ayant servi à la formation d'un plot 15 de contact 127 peut être conservé afin de protéger la région 112 de canal du transistor lors de la formation des régions 128, 129. Le masquage 125 peut avoir ainsi été retiré partiellement de sorte à dévoiler des régions semi-conductrices de source et de drain. Dans l'exemple de réalisation illustré sur la figure 5C, on conserve une partie 125b du masquage 125 sur d'autre portions semi-conductrices 111. D'autre portions semi- 20 conductrices peuvent non recouvertes peuvent être siliciurées. Selon une autre variante de réalisation illustrée sur les figures 8A-8C, on peut prévoir un circuit 3D avec deux transistors de niveau supérieur situés côte à côte et dont les zones actives et grilles respectives sont isolées entre elles par une structure d'isolation verticale 137. 25 Cette variante peut comprendre la formation d'un masquage 225 sur les portions 111 gravées de la couche semi-conductrice 110 (figure 8A). Le masquage 225, par exemple en nitrure de silicium comporte au moins une ouverture 226 que l'on peut ensuite prolonger à travers une portion semi-conductrice 111 de la deuxième couche semi-conductrice 110 ainsi qu'à travers un motif 90' en matériau de grille disposé sous la 30 deuxième couche semi-conductrice 110. On sépare ainsi la portion semi-conductrice 110 18 en deux portions semi-conductrice distinctes 112c, 112d et le motif 90' de grille en deux motifs de grille 90d, 90c distincts. L'ouverture 226 est ensuite remplie d'isolant 228 (figure 8B). Préalablement à ce remplissage, une fine couche 227 barrière de diffusion, de préférence 5 diélectrique et par exemple en nitrure de silicium peut être avantageusement réalisée de sorte à tapisser les flancs et le fond de l'ouverture 226. Cette couche 227 est par exemple déposée par une technique de type ALD (« Atomic Layer Deposition ») ou CVD (« Chemical Vapor Deposition »). La fine couche 227 barrière de diffusion peut servir notamment dans le cas où l'on forme des motifs de grille 90d, 90c distincts en cuivre. 10 Le remplissage de l'ouverture 226 par du matériau isolant 228 peut être alors suivi d'un étape de planarisation CMP (acronyme de « Chemical Mechanical Polishing ») afin de retirer le matériau isolant 228 débordant de l'embouchure de l'ouverture 226. L'ensemble formé de la couche barrière 127 et du matériau isolant 228 forme une structure d'isolation verticale 137 séparant à la fois l'un de l'autre les motifs de 15 grilles 90d, 90c et les portions semi-conductrices 112c, 112d l'une de l'autre. Avec un tel procédé, on forme ainsi des régions de canal 112c, 112d auto-alignées avec leurs électrodes de grilles respectives 90c, REVENDICATIONS1. Procédé de réalisation d'un circuit intégré doté de plusieurs niveaux (Ni, N2) superposés de transistors, le procédé comprenant : a) prévoir une structure comportant au moins un premier transistor (T11, T12) d'un niveau inférieur (Ni), le premier transistor ayant une région de canal formée dans une première couche semi-conductrice (11), et former sur cette structure : au moins motif de grille (90a, 90b, 90c, 90d) d'au moins un deuxième transistor (T21, T22, T23, T24, T25) d'un niveau supérieur (N2) de transistor(s) puis, b) assembler cette structure avec un support (100) doté d'au moins deuxième couche semi-conductrice (110) reposant sur un substrat, une région de canal (112a, 112b) du deuxième transistor étant prévue dans une zone donnée de la deuxième couche semi-conductrice (110). 2. Procédé selon la revendication 1, dans lequel la deuxième couche semi-conductrice (110) est recouverte d'une couche d'oxyde thermique (102), l'assemblage du support (100) et de la structure étant effectué par collage de sorte à recouvrir le motif de grille du deuxième transistor de la couche d'oxyde thermique. 3. Procédé selon la revendication 2, dans lequel la couche d'oxyde thermique (102) est réalisée à l'aide d'au moins une étape de recuit à une température supérieure à 600°C préalablement à l'assemblage. 4. Procédé selon l'une des revendications 2 ou 3, dans lequel le motif de grille est revêtu d'un diélectrique ou d'un empilement diélectrique, le diélectrique ou l'empilement diélectrique étant formé préalablement à l'étape a) par dépôt à une température inférieure à 500°C. 5. Procédé selon l'une des revendications 1 à 4, dans lequel après assemblage de la structure avec le support (100) on effectue un amincissement localisé de 20 ladite zone donnée de la deuxième couche semi-conductrice (110), de sorte à former une zone donnée (112) amincie par rapport à des régions (114, 115) d'épaisseur plus importante de part et d'autre de ladite zone donnée de la deuxième couche semiconductrice (110). 5 6. Procédé selon la revendication 5, dans lequel l'amincissement localisé comprend l'oxydation d'une portion supérieure de ladite zone donnée (112) à une température inférieure à 500°C. 10 7. Procédé selon l'une des revendications 5 ou 6, dans lequel l'amincissement comprend l'oxydation d'une portion supérieure de ladite zone donnée au travers d'une ouverture d'un masque (121) formé sur la deuxième couche semiconductrice (110), le procédé comprenant en outre, des étapes de : - retrait du masque (121), tandis qu'un masquage (123) en oxyde 15 résultant de l'oxydation de la portion supérieure de ladite zone donnée (112) est conservé, - dopage ou siliciuration de régions semi-conductrices (114, 115) de part et d'autre de ladite zone donnée (112), tandis que ladite zone donnée (112) est protégée par le masquage (123). 20 8. Procédé selon l'une des revendications 1 à 7, dans lequel le motif de grille (90c) est celui d'une électrode de grille commune entre le deuxième transistor (T22) et un troisième transistor (T23) appartenant au niveau supérieur (N2) de transistor(s). 9. Procédé selon l'une des revendications 1 à 8, comprenant en outre, 25 après assemblage, un découpage de la deuxième couche semi-conductrice (110) en portions (111) disjointes et isolées entre elles. 10. Procédé selon la revendication 9, dans lequel le découpage de la deuxième couche semi-conductrice (110) en portions (111) disjointes et isolées entre elles 30 comprend la formation d'une tranchée (226) traversant la deuxième couche semi- 21 conductrice (110) et au moins un motif de grille formé sur ladite structure avant assemblage. 11. Procédé selon l'une des revendications 1 à 10, dans lequel le motif 5 de grille (90a, 90b, 90c, 90d) du deuxième transistor (T21, T22, T23, T24, T25) est connecté dans ladite structure à une ligne conductrice (32) par l'intermédiaire d'un via (51). 12. Procédé selon la revendication 11, dans lequel la ligne conductrice (32) est en cuivre, tandis que le motif de grille et le via (51) sont en un autre matériau 10 métallique, tel que du tungstène, le via (51) traversant une couche diélectrique (43) barrière de diffusion au cuivre . 13. Procédé selon l'une des revendications 1 à 12, comprenant en outre après assemblage, la formation d'un plot de contact (127) traversant la deuxième couche 15 semi-conductrice (110) ou disposé contre la deuxième couche semi-conductrice (110), le plot de contact (127) étant agencé en contact en contact avec une ligne conductrice (33) de ladite structure, la ligne conductrice (33) étant disposée entre la première couche semiconductrice (11) et la deuxième couche semi-conductrice (110). 20 14. Procédé selon la revendication 13, comprenant en outre après formation du plot de contact (127), la réalisation d'une zone d'alliage (114) enveloppant une portion supérieure et une portion latérale du plot de contact (127), la zone d'alliage (129) étant en contact avec une portion de la deuxième couche semi-conductrice (110). 25 15. Circuit intégré doté de plusieurs niveaux (Ni, N2) superposés de transistors comprenant : - un niveau inférieur (N1) doté d'au moins un premier transistor, le premier transistor ayant une région de canal formée dans une première couche semiconductrice (11) reposant sur un substrat, 22 - un niveau supérieur (N2) doté de transistors ayant des régions de canal respectives formées dans des zones distinctes et isolées entre elles d'une deuxième couche semi-conductrice (11) disposée au-dessus de la première couche semi-conductrice (11) et comportant chacun une unique électrode de grille, 5 cette électrode de grille étant agencée sur une face arrière de la deuxième couche semi-conductrice (110) et s'étendant entre la première couche semiconductrice et la deuxième couche semi-conductrice. 16. Circuit intégré selon la revendication 15, dans lequel l'électrode de 10 grille est commune à un transistor de type N et à un transistor de type P dudit niveau supérieur (N2), ledit transistor de type N ayant une région de canal formée dans une zone de la deuxième couche semi-conductrice disjointe et isolée d'une autre zone de la deuxième couche semi-conductrice dans laquelle une région de canal dudit transistor de type P s'étend. 15 17. Circuit intégré selon l'une des revendications 15 ou 16, dans lequel l'électrode de grille est connectée par un via à une zone de connexion disposée entre la première couche semi-conductrice (11) et la deuxième couche semi-conductrice (110). 20 18. Circuit intégré selon l'une des revendications 15 à 17, dans lequel au moins un transistor parmi lesdits transistors dudit niveau supérieur (N2) est doté d'un plot de contact de source ou de drain, traversant la deuxième couche semi-conductrice et connecté à une zone de connexion disposée entre la première couche semi-conductrice et la deuxième couche semi-conductrice. 25 19. Circuit intégré selon l'une des revendications 15 à 18, dans lequel le niveau supérieur est doté de transistors formant une cellule logique ou mémoire ou un bloc de circuit, avec au moins une entrée et au moins une sortie connectées à une ou plusieurs zones de connexion disposées entre la première couche semi-conductrice et la 30 deuxième couche semi-conductrice, les transistors de la cellule ou du bloc de circuit étant 23 polarisés à l'aide d'au moins une ligne d'alimentation disposée du côté d'une face avant de la deuxième couche semi-conductrice opposée à ladite face arrière.