Brevet FR3064815A1 — publié le 20181005

PROCEDE DE FABRICATION D'UN TRANSISTOR A EFFET DE CHAMP A GRILLE ENROBANTE L'invention concerne les transistors à effet de champ à grille enrobante, et 5 en particulier les procédés de fabrication pour de tels transistors. L'augmentation des performances des circuits intégrés due à la miniaturisation des transistors à effet de champ est confrontée à un obstacle technologique et scientifique. Une des problématiques est l'augmentation de la puissance statique et dynamique dans les circuits intégrés. Afin de réduire cette 10 puissance consommée, de nouvelles architectures et de nouveaux matériaux qui permettront d'obtenir une faible tension d'opération sont aujourd'hui intensivement étudiés. En particulier, pour des noeuds technologiques sous les 50 nm, le contrôle électrostatique du canal par la grille devient un paramètre de fonctionnement 15 prépondérant pour le fonctionnement du transistor. Pour améliorer ce contrôle électrostatique, différentes technologies de transistors à grilles multiples font l'objet de développements, en particulier les transistors à grille enrobante. Un procédé de fabrication connu pour un transistor à grille enrobante est le suivant. On forme un empilement de nanofils, comprenant une alternance de 20 nanofils de silicium et de silicium-germanium sur un substrat, de façon à obtenir par exemple des nanofils de SiGe contraints en compression et des nanofils de Silicium relaxés. Une grille sacrificielle est formée pour recouvrir la partie médiane de l'empilement des nanofils. Des espaceurs isolants sont également formés de part et d'autre de la grille sacrificielle, pour recouvrir une partie médiane 25 intermédiaire de l'empilement des nanofils. Les canaux du transistor sont destinés à être formés dans cette partie médiane. Les parties des nanofils de l'empilement saillantes au-delà des espaceurs sont non recouvertes et sont retirées par gravure. On procède au retrait d'une partie des nanofils de SiGe placée sous les espaceurs isolants par une gravure sélective, de façon à former des cavités sous 30 ces espaceurs. Un dépôt de diélectrique est réalisé à l'intérieur des cavités pour former des espaceurs internes, destinés à isoler la source et le drain par rapport à la grille du transistor. Par une étape de croissance de silicium-germanium par épitaxie, on forme une source et un drain de part et d'autre de l'empilement. La source et le drain 35 formés par épitaxie sont alors en contact et dans la continuité des nanofils de silicium qui ont été conservés sous la grille sacrificielle et les espaceurs. La source et le drain sont ensuite encapsulés dans un matériau de passivation ou d'encapsulation. Une gorge est alors formée au niveau de la grille sacrificielle et la grille sacrificielle est retirée. L'empilement résiduel de nanofils est alors 40 découvert. Par une gravure sélective, on retire les nanofils de silicium-germanium. ICG011128 FR Depot Texte.docx 3064815 2 Un isolant de grille est alors déposé sur la partie découverte des nanofils de silicium, puis un matériau de grille est formé sur l'isolant de grille pour encapsuler la partie médiane de ces nanofils. On retire ensuite le matériau de passivation/d'encapsulation de la source 5 et du drain. On réalise ensuite une siliciuration de la face supérieure de la source et du drain. Des contacts de source et de drain sont ensuite formés, notamment par un dépôt métallique sur la face siliciurée de la source et du drain. Le transistor à grille enrobante obtenu selon ce procédé présente des inconvénients. En effet, pour des noeuds technologiques de petite taille, les 10 dimensions de la source et du drain formés par épitaxie sont très réduites, ce qui peut aboutir à la formation de lacunes dans la source ou le drain et/ou à une résistance de contact très élevée. Par ailleurs, plus le nombre de nanofils de l'empilement est élevé, plus on constate de différence de résistance d'accès entre le contact métallique et les différents canaux. 15 L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention vise notamment à homogénéiser les résistances d'accès aux différents canaux d'un transistor à grille enrobante. L'invention porte ainsi sur un procédé de fabrication d'un transistor à effet de champ à grille enrobante, comprenant les étapes de : 20 -fournir un substrat surmonté de premier et deuxième nanofils en matériau semi-conducteur s'étendant selon une même direction longitudinale et ménagés à la verticale l'un de l'autre, chacun de ces premier et deuxième nanofils présentant : -une partie médiane, recouverte par un premier matériau ; 25 -des première et deuxième extrémités ménagées de part et d'autre de la partie médiane selon ladite direction longitudinale, dont la périphérie est recouverte par des premier et deuxième espaceurs diélectriques respectifs en un deuxième matériau différent du premier matériau, lesdites première et deuxième extrémités présentant respectivement des première et deuxième faces latérales 30 découvertes ; -doper une partie des première et deuxième extrémités par l'intermédiaire desdites première et deuxième faces latérales ; -déposer un métal de part d'autre des premier et deuxième nanofils pour former des premier et deuxième contacts métalliques en contact électrique 35 respectivement avec les parties dopées des première et deuxième extrémités des premier et deuxième nanofils. L'invention porte également sur les variantes suivantes. L'homme du métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour 40 autant constituer une généralisation intermédiaire. ICG011128 FR Depot Texte.docx 3064815 3 Selon une variante, le dopage des première et deuxième extrémités desdits premier et deuxième nanofils est réalisé par plasma, implantation, diffusion ou dilution. Selon encore une variante, ledit premier matériau est un isolant de grille, 5 ledit isolant de grille étant recouvert par une grille conductrice. Selon une autre variante, les premier et deuxième nanofils sont ménagés en alliage de Silicium. Selon encore une autre variante, le procédé comprend en outre une étape de siliciuration des première et deuxième faces latérales desdites parties dopées 10 des première et deuxième extrémités des premier et deuxième nanofils. Selon une variante, ladite étape de siliciuration comprend un dépôt d'une couche de métal sur lesdites première et deuxième faces latérales et un recuit du métal déposé. Selon encore une variante, lesdites première et deuxième faces latérales 15 desdits premier et deuxième nanofils fournis sont en retrait par rapport auxdits premier et deuxième espaceurs respectivement. Selon une autre variante, le procédé comprend une étape de dépôt d'un alliage de Silicium amorphe sur lesdites première et deuxième faces latérales desdits premier et deuxième nanofils, puis une étape de cristallisation dudit alliage 20 de Silicium. Selon encore une autre variante, le procédé comprend en outre une étape de dépôt d'une couche de matériau diélectrique sur les parties dopées des premier et deuxième nanofils, réaliser ledit dépôt métal formant les premier et deuxième contacts métalliques sur ladite couche de matériau diélectrique. 25 Selon une variante, le procédé comprend une étape de dépôt d'un alliage de Silicium amorphe sur lesdites première et deuxième faces latérales desdits premier et deuxième nanofils, puis une étape de cristallisation dudit alliage de Silicium de façon à prolonger lesdites parties dopées des premier et deuxième nanofils, puis réaliser ladite étape de dépôt de la couche de matériau diélectrique. 30 Selon une autre variante, le procédé comprend en outre une étape de siliciuration des première et deuxième faces latérales desdites parties dopées des première et deuxième extrémités des premier et deuxième nanofils. Selon encore une variante, lesdites première et deuxième extrémités des premier et deuxième nanofils présentent chacune une longueur comprise entre 5 35 et 10 nm. Selon une autre variante, le procédé comprend une étape de dépôt d'une couche de matériau diélectrique sur lesdites première et deuxième faces latérales desdites parties dopées des premier et deuxième nanofils, ledit dépôt de métal étant réalisé sur ladite couche de matériau diélectrique de façon à former lesdits 40 premier et deuxième contacts métalliques sous forme de contact de type MIS. ICG011128 FR Depot Texte.docx 3064815 4 Selon encore une autre variante, lesdits premier et deuxième nanofils fournis présentent une épaisseur au plus égale à 15 nm. L'invention porte également sur un transistor à effet de champ à grille enrobante, comprenant : -un substrat surmonté de premier et deuxième nanofils en matériau semi- conducteur s'étendant selon une même direction longitudinale et ménagés à la verticale l'un de l'autre, chacun de ces premier et deuxième nanofils présentant : -une partie médiane, recouverte par un premier matériau ; -des première et deuxième extrémités ménagées de part et d'autre de la partie médiane selon ladite direction longitudinale, dont la périphérie est recouverte par des premier et deuxième espaceurs diélectriques respectifs en un deuxième matériau différent du premier matériau, lesdites première et deuxième extrémités présentant des parties dopées respectives présentant un dopant à une concentration supérieure à celle de leur partie médiane ; -des premier et deuxième contacts métalliques en contact électrique respectivement avec les parties dopées des première et deuxième extrémités des premier et deuxième nanofils. D'autres caractéristiques et avantages de l'invention ressortiront 20 clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : -les figures 1 à 17 illustrent un transistor durant différentes étapes de son procédé de fabrication, selon un exemple d'un premier mode de réalisation de l'invention ; 25 -les figures 18 à 20 illustrent un transistor durant différentes étapes de son procédé de fabrication, selon un exemple d'un deuxième mode de réalisation de l'invention ; -les figures 21 à 25 illustrent un transistor durant différentes étapes de son procédé de fabrication, selon un exemple d'un troisième mode de réalisation de 30 l'invention ; -les figures 26 à 31 illustrent un transistor durant différentes étapes de son procédé de fabrication, selon un exemple d'un quatrième mode de réalisation de l'invention ; -les figures 32 à 35 illustrent un transistor durant différentes étapes de son 35 procédé de fabrication, selon un exemple d'un cinquième mode de réalisation de l'invention ; -la figure 36 illustre deux transistors obtenus selon une variante du deuxième mode de réalisation. ICG011128 FR Depot Texte.docx 3064815 5 Les figures 1 à 17 illustrent un transistor 1 à différentes étapes de son procédé de fabrication, selon un exemple d'un premier mode de réalisation de l'invention. Les étapes décrites en référence aux figures 1 à 5 sont connues en soi de l'homme du métier et données à titre d'exemple non limitatif pour l'obtention 5 d'une superposition de nanofils avec une grille sacrificielle. Dans la présente description, le terme nanofil correspond à un élément de forme allongée selon une direction longitudinale, quelle que soit la forme du profil de sa section transversale. La largeur maximale du nanofilpeut être comprise entre 50 et 100 nm. La largeur minimale du nanofil peut être comprise entre 10 et 10 100 nm. La hauteur du nanofil peut par exemple être comrise entre 5 et 12 nm. La dimension longitudinale du nanofil peut être comprise entre 10 et 150 nm. En ce sens, le terme nanofil désigne tout aussi bien une nanoplaque ou un nanobarreau. A la figure 1, on dispose d'un substrat, illustré en perspective. Le substrat 15 peut par exemple être du type sS01 (pour Silicium contraint sur isolant) ou de type SRB (pour substrat à couche tampon relaxée), de façon connue en soi. On pourrait également envisager une application à un substrat SOI ou de type massif (pour Bulk en langue anglaise) . Le substrat est ici de type semi-conducteur sur isolant. Le substrat comprend ici une couche d'isolant 100, recouverte d'une couche de semi-conducteur 101. La couche de semi-conducteur 101 est ici une couche de SiGe relaxée. Pour un substrat de type SRB, la couche d'isolant 100 sera par exemple remplacée par une couche de SiGe relaxée recouverte d'une couche de Silicium comportant typiquement une contrainte en tension biaxiale. À la figure 2, on a procédé à la formation d'une superposition de couches 102 à 107 sur la couche de SiGe 101. On a ainsi formé une alternance de couches de SiGe 101, 103, 105 et 107, et de couches de silicium 102, 104 et 106. Les couches 102 à 107 sont typiquement formées par des étapes séquentielles de dépôt par épitaxie. L'épaisseur des couches 101, 103, 105 et 107 est par exemple comprise entre 5 et 15 nm, de préférence au plus de 10 nm. Cette épaisseur est par exemple de 7 nm. L'épaisseur des couches 102, 104 et 106 est par exemple comprise entre 5 et 15 nm, de préférence au plus de 10 nm. Cette épaisseur est par exemple de 9 nm. A la figure 3, on a formé un masque 2 sur la superposition des couches 101 à 107, par exemple par photolithographie. À la figure 4, on a procédé à la gravure des couches 101 à 107, de façon à former des superpositions ou empilements de nanofils adjacents. Chaque superposition ou empilement de nanofils comporte une superposition de nanofils 11 à 17. Les nanofils 11 à 17 s'étendent selon une direction longitudinale, et présentent ainsi une longueur au moins deux fois supérieure à leur largeur ou leur épaisseur. Les nanofils 11, 13, ICG011128 FR Depot Texte.docx 3064815 6 15 et 17 sont ici en SiGe, par exemple Si(1-x)Gex avec 0,2 REVENDICATIONS1. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41), caractérisé en ce qu'il comprend les étapes de : -fournir un substrat surmonté de premier et deuxième nanofils en matériau semi-conducteur (12, 14) s'étendant selon une même direction longitudinale et ménagés à la verticale l'un de l'autre, chacun de ces premier et deuxième nanofils présentant : -une partie médiane (120, 140), recouverte par un premier matériau (44) ; -des première et deuxième extrémités (123, 143, 124, 144) ménagées de part et d'autre de la partie médiane selon ladite direction longitudinale, dont la périphérie est recouverte par des premier et deuxième espaceurs diélectriques respectifs (18, 19) en un deuxième matériau différent du premier matériau, lesdites première et deuxième extrémités présentant respectivement des première et deuxième faces latérales découvertes ; -doper une partie des première et deuxième extrémités par l'intermédiaire desdites première et deuxième faces latérales ; -déposer un métal de part d'autre des premier et deuxième nanofils pour former des premier et deuxième contacts métalliques (51, 52) en contact électrique respectivement avec les parties dopées des première et deuxième extrémités des premier et deuxième nanofils. 2. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon la revendication 1, dans lequel le dopage des première et deuxième extrémités desdits premier et deuxième nanofils est réalisé par plasma, implantation, diffusion ou dilution. 3. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon la revendication 1 ou 2, dans lequel ledit premier matériau est un isolant de grille (44), ledit isolant de grille étant recouvert par une grille conductrice (41). 4. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications précédentes, dans lequel les premier et deuxième nanofils (12, 14) sont ménagés en alliage de Silicium. 5. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon la revendication 4, comprenant en outre une étape de siliciuration des première et deuxième faces latérales desdites parties dopées des première et deuxième extrémités des premier et deuxième nanofils (12, 14). ICG011128 FR Depot Texte.docx 3064815 18 6. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon la revendication 5, dans lequel ladite étape de siliciuration comprend un dépôt d'une couche de métal (6) sur lesdites première et deuxième faces latérales (123, 124, 143, 144) et un recuit du métal déposé. 5 7. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon la revendication 5 ou 6, dans lequel lesdites première et deuxième faces latérales (123, 124, 143, 144) desdits premier et deuxième nanofils fournis sont en retrait par rapport auxdits premier et deuxième espaceurs (18, 19) 10 respectivement. 8. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications 1 à 6, comprenant une étape de dépôt d'un alliage de Silicium amorphe (7) sur lesdites première et deuxième 15 faces latérales (123, 124, 143, 144) desdits premier et deuxième nanofils, puis une étape de cristallisation dudit alliage de Silicium. 9. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications 1 à 4, comprenant en outre une 20 étape de dépôt d'une couche de matériau diélectrique (8) sur les parties dopées des premier et deuxième nanofils, réaliser ledit dépôt métal formant les premier et deuxième contacts métalliques (51, 52) sur ladite couche de matériau diélectrique. 25 10. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon la revendication 9, comprenant une étape de dépôt d'un alliage de Silicium amorphe (7) sur lesdites première et deuxième faces latérales (123, 124, 143, 144) desdits premier et deuxième nanofils, puis une étape de cristallisation dudit alliage de Silicium de façon à prolonger lesdites parties 30 dopées des premier et deuxième nanofils, puis réaliser ladite étape de dépôt de la couche de matériau diélectrique. 11. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon la revendication 9 ou 10, comprenant en outre une étape de siliciuration 35 des première et deuxième faces latérales desdites parties dopées des première et deuxième extrémités des premier et deuxième nanofils (12, 14). 12. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications précédentes, dans lequel lesdites 40 première et deuxième extrémités des premier et deuxième nanofils présentent chacune une longueur comprise entre 5 et 10 nm. ICG011128 FR Depot Texte.docx 3064815 19 13. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) selon l'une quelconque des revendications précédentes, comprenant une étape de dépôt d'une couche de matériau diélectrique sur lesdites première et deuxième faces latérales desdites parties dopées des premier et deuxième 5 nanofils, ledit dépôt de métal étant réalisé sur ladite couche de matériau diélectrique de façon à former lesdits premier et deuxième contacts métalliques sous forme de contact de type MIS. 14. Procédé de fabrication d'un transistor à effet de champ à grille enrobante (41) 10 selon l'une quelconque des revendications précédentes, dans lequel lesdits premier et deuxième nanofils fournis présentent une épaisseur au plus égale à 15 nm. 15. Transistor à effet de champ (1) à grille enrobante (41), caractérisé en ce qu'il 15 comprend : -un substrat surmonté de premier et deuxième nanofils en matériau semiconducteur (12, 14) s'étendant selon une même direction longitudinale et ménagés à la verticale l'un de l'autre, chacun de ces premier et deuxième nanofils présentant : 20 -une partie médiane (120, 140), recouverte par un premier matériau (44) ; -des première et deuxième extrémités (123, 143, 124, 144) ménagées de part et d'autre de la partie médiane selon ladite direction longitudinale, dont la périphérie est recouverte par des premier et deuxième espaceurs diélectriques respectifs (18, 19) en un deuxième matériau différent du 25 premier matériau, lesdites première et deuxième extrémités présentant des parties dopées respectives présentant un dopant à une concentration supérieure à celle de leur partie médiane ; -des premier et deuxième contacts métalliques (51, 52) en contact électrique respectivement avec les parties dopées des première et deuxième extrémités 30 des premier et deuxième nanofils. ICG011128 FR Depot Texte.docx