Brevet FR3071355A1 — publié le 20190322

Cellule-mémoire EEPROM compacte Des modes de réalisation et de mise en oeuvre concernent les mémoires non-volatiles du type électriquement effaçables et programmables (EEPROM) compactes. Les technologies de mémoire non-volatiles se distinguent notamment en deux grandes catégories, les mémoires EEPROM et les mémoires Flash. Chaque catégorie présente ses avantages et ses inconvénients, par exemple, les mémoires Flash ont pour avantages d'avoir de très petites cellules-mémoires, une granularité par bloc, un temps d'accès rapide, mais ont pour inconvénients d'être moins endurantes que les EEPROM, d'avoir des circuits algorithmiques périphériques complexes, et de consommer une énergie significative en écriture. Les mémoires EEPROM, notamment les mémoires EEPROM accessibles par pages, présentent quant à elles notamment les avantages d'avoir une endurance élevée, une circuiterie périphérique plus simple, un temps d'accès rapide, une granularité par page, une plus faible consommation d'énergie en écriture, et ont pour principal inconvénient d'avoir des cellules-mémoires plus encombrantes. Par conséquent, en raison des encombrements respectifs des circuits périphériques et des cellules-mémoires, les mémoires EEPROM sont plus compactes que les mémoires Flash en dessous d'un plafond de la densité de stockage. Or, ce plafond tend à être de plus en plus élevé, en raison des réductions de taille des composants électroniques dans les deux technologies. Par exemple actuellement ce plafond correspond à une densité d'environ 8 à 16 Mb. Il est donc souhaitable de réduire encore la taille des cellules-mémoires EEPROM afin de bénéficier de leurs avantages dans des mémoires de plus grande densité. De façon habituelle les cellules-mémoires de mémoire EEPROM comportent un transistor d'accès et un transistor d'état connectés en série, le transistor d'accès permettant de coupler, par l'intermédiaire de ses bornes de conduction, le transistor d'état à une 2 ligne de bits. Le transistor d'état permet de stocker de façon non-volatile dans sa grille flottante une charge représentative d'une donnée logique, la ligne de bit permettant d'accéder sélectivement à une cellule-mémoire en écriture ou en lecture. 5 Habituellement une écriture comprend un effacement suivi d'une programmation. Au cours de l'effacement, une haute tension positive d'effacement est appliquée sur la grille de commande du transistor d'état, injectant par effet Fowler-Nordheim une charge d'électrons dans la grille flottante, à partir de la ligne de source, par 10 exemple mise la masse. Au cours de la programmation, une haute tension positive de programmation est appliquée sur le drain du transistor d'état, via la ligne de bit et à travers le transistor d'accès, extrayant par effet Fowler-Nordheim la charge d' électrons potentiellement stockée dans la grille flottante. 15 La haute tension de programmation est par exemple de l'ordre de 13 à 15 volts et le transistor d'accès doit être suffisamment robuste pour la transmettre, ce qui est une cause de l'encombrement plus important des cellules-mémoires EEPROM. La figure 1 représente un exemple d'architecture de cellule- 20 mémoire CEL de mémoire EEPROM issu la demande de brevet français n°1657225. Cette architecture comporte, à l'inverse des cellules-mémoire habituelles, un transistor d'accès TA connecté entre la source du transistor d'état TE et une ligne de source SL, le drain du transistor d'état TE étant connecté directement à une ligne de bit BL. 25 Le transistor d'accès TA comporte une région de source TAs et une région de drains TAd, et, dans cet exemple deux grilles Gl, G2 électriquement connectées afin d'avoir une fonction de transistor à simple grille. Cette architecture « inversée » permet d'appliquer des tensions 30 sur la ligne de bits plus faibles que les tensions appliquées à la ligne de bits d'une cellule-mémoire EEPROM d'architecture classique. Le relâchement des contraintes en tension, habituellement appliquées au transistor d'accès TA, permet ainsi de réaliser des transistors d'accès TA plus petits. 3 En effet, dans cet exemple les effacements et les programmations sont mis en oeuvre par des tensions appliquées sur la grille de commande du transistor d'état TE et sur la ligne de bit BL directement connectée au drain dudit transistor d'état TE. 5 Les injections et extractions de charges sont font via une fenêtre d'injection située sensiblement au milieu de la grille flottante, à mi-chemin au-dessus de la région de canal entre la source TEs et le drain TEd du transistor d'état TE. La fenêtre d'injection repose sur une couche d'oxyde tunnel 10 OXTN plus fine qu'une couche d'oxyde de grille OXHV située de part et d'autre de ladite fenêtre d'injection. D'une part, les hautes tensions de programmation et d'effacement ne sont pas transmises via le transistor d'accès TA. D'autre part, les grilles Gl, G2 du transistor d'accès TA 15 reposent sur une épaisseur d'oxyde de grille OXHV, ainsi que la grille flottante GF du transistor d'état TE du côté de la région de source TEs et du côté de la région de drain TEd. L'épaisseur des couches d'oxydes de grille OXHV permet d'éviter les fuites par porteurs chauds entre la grille flottante GF et le 20 drain TEd du transistor d'état TE, et d'éviter des usures prématurées dues à des contraintes en tension entre le drain TAd et la grille G1 du transistor d'état TA. Cependant, dans les procédés de fabrication la fenêtre d'injection s'obtient par gravure d'une première couche d'oxyde 25 préalablement formée, puis par formation d'une deuxième couche d'oxyde OXTN dans la zone gravée et sur la première couche d'oxyde. La superposition de la première et de la deuxième couche d'oxyde forme la couche d'oxyde de grille OXHV, et la deuxième couche d'oxyde dans la zone gravée forme la fine couche d'oxyde tunnel 30 OXTN. Cette gravure est difficile à mettre en oeuvre pour de petites dimensions de l'ouverture de la fenêtre d'injection. En effet, il est préférable de réaliser cette gravure par voie humide, par exemple pour des raisons d'optimisation de procédé, mais 4 ce type de gravure nécessite généralement une résine de masquage épaisse et incompatible avec des lithographies de petites dimensions. Par exemple il est peu réaliste de graver des fenêtres d'injection inférieures à typiquement 0,341.1m (dans la direction 5 source-drain) avec une technique simple de gravure par voie humide. Les techniques utilisant des masques durs, par exemple en nitrure de silicium, peuvent permettre de réduire les dimensions de gravure mais peuvent être complexe et couteuses à mettre en oeuvre. Or il est souhaitable de diminuer l'ouverture de la fenêtre 10 d'injection, par exemple entre 0,11am et 0,21.1m, en particulier avec une technique simple de gravure par voie humide. Cela permettrait d'une part de réduire la taille du transistor d'état (dans la direction source-drain), et d'autre part d'améliorer le facteur de couplage de la cellule-mémoire (pour limiter la hauteur des tensions d'effacement et de 15 programmation à appliquer). A cet égard il est proposé selon un aspect, un dispositif de mémoire du type mémoire non-volatile électriquement effaçable et programmable, formé dans et sur un substrat semiconducteur, comprenant un plan-mémoire comportant au moins une cellule- 20 mémoire comprenant un transistor d'état ayant une région de source, une région de drain, une grille de commande et une grille flottante, et un transistor d'accès ayant une région de source, une région de drain et une grille, la région de source du transistor d'accès étant couplée à une ligne de source, la région de drain du transistor d'accès et la 25 région de source du transistor d'état étant communes, la région de drain du transistor d'état étant couplée à une ligne de bit, la grille flottante reposant sur une couche diélectrique ayant une première partie d'une première épaisseur et une deuxième partie d'une deuxième épaisseur inférieure à la première épaisseur, la deuxième partie étant 30 située du côté de la région de source du transistor d'état. Il est rappelé ici qu'une ligne de bit permet d'accéder sélectivement à une cellule-mémoire en écriture ou en lecture. La deuxième partie de la couche diélectrique, plus fine, ainsi située du côté de la région de source du transistor d'état, peut 5 avantageusement être située en regard d'au moins une partie de la région de source et d'une partie de la zone située entre la région de source et la région de drain du transistor d'état. La formation de la deuxième couche diélectrique comprenant habituellement une étape de 5 gravure lithographique, cette configuration permet d'obtenir une fenêtre d'injection (c'est-à-dire l'intersection de la grille flottante et de la deuxième couche diélectrique) plus étroite que lorsque la gravure est réalisée sensiblement au milieu de la zone située entre la région de source et la région de drain, et pour une gravure de même nature. 10 Le transistor d'état peut ainsi être plus compact car l'espace entre sa source et son drain ne contient qu'une partie de l'ouverture de la gravure, au lieu de l'ouverture complète de la gravure. Par exemple, la couche diélectrique comporte une troisième partie débordant de la grille flottante, située au-dessus de la région de 15 source du transistor d'état et ayant une épaisseur égale à la deuxième épaisseur. En outre, et comme défini ci-après, chaque transistor d'accès étant couplé sur sa région de source à la ligne de source correspondante et chaque transistor d'état étant couplé sur sa région de 20 drain à la ligne de bit correspondante, les hautes tensions d'effacement et de programmation ne sont pas appliquées via le transistor d'accès. Cela permet avantageusement de réaliser des transistors d'accès plus compacts, tels que par exemple des transistors à grille verticale. Selon un mode de réalisation, le circuit intégré comprend des 25 moyens d'effacement configurés pour, lors d'un effacement, transmettre une tension d'effacement sur la grille de commande du transistor d'état, de façon à placer ledit transistor d'état dans un état passant. Avantageusement, les moyens d'effacement sont configurés 30 pour, lors d'un effacement, transmettre une tension nulle sur la grille du transistor d'accès, de façon à commander ledit transistor d'accès dans un état bloqué. Le circuit intégré peut également comprendre des moyens de programmation configurés pour, lors d'une programmation, transmettre 6 une tension de programmation sur la grille de commande du transistor d'état, et, simultanément, transmettre sur la ligne de bits couplée au drain du transistor d'état, soit une tension d'inhibition de programmation de façon à ne pas placer le transistor d'état dans un 5 état bloqué, soit une tension de permission de programmation de façon à placer le transistor d'état dans un état bloqué. Les tensions d'inhibition et permission de programmation appliquées sur la ligne de bits sont transmises à l'identique à la source du transistor d'état, car le transistor d'état est forcé à l'état passant du 10 fait de la forte tension positive appliquée sur sa grille de commande. Cette tension (d'inhibition de programmation ou de permission de programmation) module ainsi directement le courant injecté. Avantageusement, les moyens de programmation sont configurés pour, lors d'une programmation, transmettre une tension 15 nulle sur la grille du transistor d'accès, de façon à commander ledit transistor d'accès dans un état bloqué. Selon un mode de réalisation, dans lequel le plan-mémoire comporte une multitude de cellules-mémoires arrangées en rangées et en colonnes de mots-mémoire, chaque mot-mémoire comportant N 20 cellules-mémoires sur une même rangée, au moins une ligne de source couplée aux cellules-mémoire, N lignes de bits par colonnes, chaque ligne de bits étant couplée à une cellule-mémoire de chaque mot-mémoire d'une même colonne, une ligne de grilles de commande par colonne couplée aux grilles de commande des transistors d'état des 25 cellules-mémoire appartenant à cette colonne, et une ligne de mots par rangée couplée aux grilles des transistors d'accès des cellules-mémoires appartenant à une cette rangée. Selon un mode de réalisation, les moyens d'effacement sont configurés pour, lors d'un effacement, transmettre ladite tension 30 d'effacement sur la ligne de grilles de commande couplée aux grilles de commandes des transistors d'état des cellules-mémoire d'un groupe de cellules-mémoires. Selon un mode de réalisation, les moyens d'effacement sont configurés pour, lors d'un effacement, transmettre ladite tension nulle 7 sur la ligne de mots couplée aux grilles des transistors d'accès des cellules-mémoires dudit groupe de cellules-mémoires. Selon un mode de réalisation, les moyens de programmation sont configurés pour, lors d'une programmation, transmettre ladite 5 tension de programmation sur la ligne de grilles de commande couplée aux grilles de commande des transistors d'état des cellules-mémoires d'un groupe de cellules-mémoires, et, simultanément, transmettre ladite tension d'inhibition de programmation ou ladite tension de permission de programmation sur les lignes de bits respectivement 10 couplées aux cellules-mémoire de ce groupe de cellules-mémoires. Selon un mode de réalisation, les moyens de programmation sont configurés pour, lors d'une programmation, transmettre ladite tension nulle sur la ligne de mots couplée aux grilles des transistors d'accès des cellules-mémoires dudit groupe de cellules-mémoires. 15 Selon un mode de réalisation, chaque transistor d'accès comporte une première grille et une deuxième grille superposées, selon une structure homologue à la structure de la partie du transistor d'état qui est située en regard de la première couche diélectrique, la première grille et la deuxième grille étant par ailleurs électriquement 20 connectées. Par « structure homologue » on entend que les structures en question sont de même nature, comportant les mêmes matériaux, ayant par exemple les mêmes épaisseurs, telles les structures obtenues par un procédé commun à des positions différentes. 25 Selon un mode de réalisation, chaque transistor d'accès comporte une grille verticale comprenant une portion centrale électriquement conductrice enveloppée d'une enveloppe isolante dans une tranchée, les régions de source et de drain du transistor d'accès étant situées de part et d'autre de la grille verticale en surface du 30 substrat. L'enveloppe isolante forme ainsi un diélectrique de grille (ou oxyde de grille) du transistor d'accès, séparant la grille et le canal. Selon un mode de réalisation, chaque transistor d'accès comporte une grille verticale comprenant une portion centrale 8 électriquement conductrice enveloppée d'une enveloppe isolante dans une tranchée, la région de drain du transistor d'accès étant située en surface du substrat et la région de source du transistor d'accès étant située dans une couche enterrée, en profondeur dans le substrat, la 5 couche enterrée formant la ligne de source correspondante. De même, l'enveloppe isolante forme un diélectrique de grille (ou oxyde de grille) du transistor d'accès, séparant la grille et le canal. Avantageusement, la région de drain de chaque transistor d'accès est située de part et d'autre de la grille verticale en surface du 10 substrat, et est reliée en série avec les régions de source de deux transistors d'état appartenant respectivement à deux cellules-mémoire situées de part et d'autre du transistor d'accès. Chaque transistor d'état peut comporter en outre une région implantée capacitive située sous la deuxième partie de la couche 15 diélectrique et sous une portion de la première partie de la couche diélectrique. Il est également proposé un appareil électronique, tel qu'un téléphone portable, une prothèse auditive, un ordinateur ou l'électronique d'un véhicule ou d'un satellite, comportant un circuit 20 intégré de mémoire selon l'une des revendications précédentes. Les modes de réalisation ainsi définis permettent de réduire la taille des cellules-mémoires de mémoires EEPROM tout en répondant aux contraintes relatives aux tensions d'écritures élevées, telles que les fuites par diffusion de porteurs chauds, les claquages non- 25 destructifs de jonctions PN ou les usures de diélectriques de grille. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : 30 - la figure 1, précédemment décrite illustre un exemple de cellule-mémoire ; - les figures 2 à 7 illustrent des exemples de modes de réalisation de l'invention ; 9 - les figures 8 et 9A à 9E illustrent des exemples de modes de mise en oeuvre de l'invention. La figure 2 représente un mot-mémoire WD appartenant à un plan-mémoire PM d'un exemple de mémoire EE du type mémoire non- 5 volatile électriquement effaçable et programmable (EEPROM). Un mot-mémoire comporte huit cellules-mémoire CEL comportant chacune un transistor à grille flottante, appelé transistor d'état TE, et un transistor d'accès TA. Les cellules-mémoire sont arrangées en rangées RG et en 10 colonnes COL de mots-mémoire WD dans le plan-mémoire PM. Une rangée RG comporte une succession de mots-mémoire WD organisés dans le sens d'une première direction X, et une colonne COL comporte une succession de mots-mémoire organisés dans le sens d'une deuxième direction Y perpendiculaire à la première direction X. 15 Pour accéder aux cellules-mémoire CEL d'une colonne COL, le plan-mémoire PM est muni de N lignes de bits BLi par mot-mémoire (1 REVENDICATIONS1. Dispositif de mémoire (EE) du type mémoire non-volatile électriquement effaçable et programmable, formé dans et sur un substrat semiconducteur (SUB), comprenant un plan-mémoire (PM) comportant au moins une cellule-mémoire (CEL) comprenant un transistor d'état (TE) ayant une région de source (TEs), une région de drain (TEd), une grille de commande (CG) et une grille flottante (FG), et un transistor d'accès (TA) ayant une région de source (TAs), une région de drain (TAd) et une grille (G1-G2, GV), la région de source (TAs) du transistor d'accès étant couplée à une ligne de source (SL), la région de drain (TAd) du transistor d'accès et la région de source (TEs) du transistor d'état étant communes, la région de drain (TEd) du transistor d'état étant couplée à une ligne de bit (BL), la grille flottante (FG) reposant sur une couche diélectrique (OX) ayant une première partie (HV) d'une première épaisseur (el), et une deuxième partie (TN) d'une deuxième épaisseur (e2) inférieure à la première épaisseur (el), la deuxième partie (TN) étant située du côté de la région de source (TEs) du transistor d'état (TE). 2. Dispositif selon la revendication 1, dans lequel la couche diélectrique comporte une troisième partie (TNs) débordant de la grille flottante (FG), située au-dessus de la région de source (TEs) du transistor d'état et ayant une épaisseur égale à la deuxième épaisseur (e2). 3. Dispositif selon l'une des revendications 1 ou 2, comprenant des moyens d'effacement (EF) configurés pour, lors d'un effacement, transmettre une tension d'effacement sur la grille de commande (CG) du transistor d'état (TE), de façon à placer ledit transistor d'état (TE) dans un état passant. 4. Dispositif selon la revendication 3, dans lequel les moyens d'effacement (EF) sont configurés pour, lors d'un effacement, transmettre une tension nulle sur la grille du transistor d'accès (TA), de façon à commander ledit transistor d'accès (TA) dans un état bloqué. 27 5. Dispositif selon l'une des revendications précédentes, comprenant des moyens de programmation (PR) configurés pour, lors d'une programmation, transmettre une tension de programmation sur la grille de commande (CG) du transistor d'état (TE), et, simultanément, 5 transmettre sur la ligne de bits (BL) couplée à la région de drain (TEd) du transistor d'état, soit une tension d'inhibition de programmation de façon à ne pas placer le transistor d'état (TE) dans un état bloqué, soit une tension de permission de programmation de façon à placer le transistor d'état (TE) dans un état bloqué. 10 6. Dispositif selon la revendication 5, dans lequel les moyens de programmation (PR) sont configurés pour, lors d'une programmation, transmettre une tension nulle sur la grille du transistor d'accès (TA), de façon à commander ledit transistor d'accès (TA) dans un état bloqué. 15 7. Dispositif selon l'une des revendications précédentes, dans lequel le plan-mémoire (PM) comporte une multitude de cellules-mémoires (CEL) arrangées en rangées (RG) et en colonnes (COL) de mots-mémoire (WD), chaque mot-mémoire comportant N cellules-mémoires (CEL) sur une même rangée, au moins une ligne de source 20 (SL) couplée aux cellules-mémoire (CEL), N lignes de bits (BL) par colonnes, chaque ligne de bits (BL) étant couplée à une cellule-mémoire (CEL) de chaque mot-mémoire (WD) d'une colonne, une ligne de grilles de commande (CGT) par colonne couplée aux grilles de commande (CG) des transistors d'état (TE) des cellules-mémoires 25 (CEL) appartenant à cette colonne, et une ligne de mots (WL) par rangée couplée aux grilles des transistors d'accès (TA) des cellules-mémoires (CEL) appartenant à cette rangée. 8. Dispositif selon l'une des revendications précédentes en combinaison avec les revendications 3 et 7, dans lequel les moyens 30 d'effacement (EF) sont configurés pour, lors d'un effacement, transmettre ladite tension d'effacement sur la ligne de grilles de commande (CGT) couplée aux grilles de commande (CG) des transistors d'état (TE) des cellules-mémoire d'un groupe de cellules-mémoires. 28 9. Dispositif selon l'une des revendications précédentes en combinaison avec les revendications 4 et 8, dans lequel les moyens d'effacement (EF) sont configurés pour, lors d'un effacement, transmettre ladite tension nulle sur la ligne de mots (WL) couplée aux 5 grilles des transistors d'accès (TA) des cellules-mémoires dudit groupe de cellules-mémoires. 10. Dispositif selon l'une des revendications précédentes en combinaison avec les revendications 5 et 7, dans lequel les moyens de programmation (PR) sont configurés pour, lors d'une programmation, 10 transmettre ladite tension de programmation sur la ligne de grilles de commande (CGT) couplée aux grilles de commande (CG) des transistors d'état (TE) des cellules-mémoires d'un groupe de cellules-mémoires, et, simultanément, transmettre ladite tension d'inhibition de programmation ou ladite tension de permission de programmation sur 15 les lignes de bits (BL) respectivement couplées aux cellules-mémoire de ce groupe de cellules-mémoires. 11. Dispositif selon l'une des revendications précédentes en combinaison avec les revendications 6 et 10, dans lequel les moyens de programmation (PR) sont configurés pour, lors d'une 20 programmation, transmettre ladite tension nulle sur la ligne de mots (WL) couplée aux grilles des transistors d'accès (TA) des cellules-mémoires dudit groupe de cellules-mémoires. 12. Dispositif selon l'une des revendications précédentes, dans lequel chaque transistor d'accès (TA) comporte une première grille 25 (G1) et une deuxième grille (G2) superposées, selon une structure homologue à la structure de la partie du transistor d'état (TE) qui est située en regard de la première couche diélectrique (HV), la première grille (G1) et la deuxième grille (G2) étant par ailleurs électriquement connectées. 30 13. Dispositif selon l'une des revendications 1 à 11, dans lequel chaque transistor d'accès (TA) comporte une grille verticale (GV) comprenant une portion centrale électriquement conductrice (PC) enveloppée d'une enveloppe isolante (OXV) dans une tranchée, les régions de source (TAs) et de drain (TAd) du transistor d'accès étant 29 situées de part et d'autre de la grille verticale (GV) en surface du substrat (SUB). 14. Dispositif selon l'une des revendications 1 à 11, dans lequel chaque transistor d'accès (TA) comporte une grille verticale 5 (GV) comprenant une portion centrale électriquement conductrice (PC) enveloppée d'une enveloppe isolante (OXV) dans une tranchée, la région de drain (TAd) du transistor d'accès étant située en surface du substrat (SUB) et la région de source (TAs) du transistor d'accès étant située dans une couche enterrée (NISO), en profondeur dans le substrat 10 (SUB), la couche enterrée (NISO) formant la ligne de source (SL) correspondante. 15. Dispositif selon les revendications 7 et 14, dans lequel la région de drain (TAs, TAs2) de chaque transistor d'accès (TA) est située de part et d'autre de la grille verticale (GV) en surface du 15 substrat (SUB), et est reliée en série avec les régions de source de deux transistors d'état (TE, TE2) appartenant respectivement à deux cellules-mémoire (CEL, CEL2) situées de part et d'autre du transistor d'accès (TA). 16. Dispositif selon l'une des revendications précédentes, dans 20 lequel chaque transistor d'état (TE) comporte une région implantée capacitive (CAP) située sous la deuxième partie (TN) de la couche diélectrique (OX) et sous une portion de la première partie (HV) de la couche diélectrique (OX). 17. Appareil électronique, tel qu'un téléphone portable ou une 25 prothèse auditive (APP), comportant un dispositif de mémoire (EE) selon l'une des revendications précédentes.