Brevet FR3071331A1 — publié le 20190322

B15491 - DDl6953ST 1 BOUCLE AVERROUILLAGE DE FREQUENCE AVEC TRANSITION TENSICN/FREQUENCE RAPIDE Domaine de l'invention La présente description concerne le domaine de l'adaptation dynamique de tension et de fréquence (DVFS - de l'anglais Dynamic Voltage and Frequency Scaling), et en particulier un générateur de tension et un générateur de fréquence assurant des transitions de tension/fréquence rapides. Exposé de l'art antérieur L'adaptation dynamique de tension et de fréquence (DVFS) 10 a été utilisée pendant de nombreuses années pour augmenter les performances des microprocesseurs en ce qui concerne les capacités de vitesse et de calcul. Par exemple, il a été proposé de définir des îlots de tension et de fréquence (VFI) dans un circuit intégré. Des techniques DVFS peuvent alors être appliquées à ces îlots afin 15 de contrôler localement la tension d'alimentation et la fréquence d'horloge des îlots pendant l'exécution afin de minimiser la consommation d'énergie tout en satisfaisant les exigences de calcul et de débit global. Une telle technique est par exemple décrite dans la publication de Suzanne Lesecq et al., intitulée 20 "Low-cost and robust control of a DFLL for multi-processor systemon-chip", Proceedings of the 18th World Congress of the B15491 - DU16953ST 2 International Federation of Automatic Control, Milano (Italy) August 28 - September 2, 2011. La modification de la fréquence d'un îlot d'un circuit intégré implique une modification de la fréquence générée par une 5 boucle à verrouillage de phase (PLL) ou une boucle à verrouillage de fréquence (FLL). Les boucles PLL et FLL nécessitent toutes les deux une certaine période de convergence pour que la sortie en fréquence se stabilise au niveau souhaité. Toutefois, pendant cette période de convergence, le rendement énergétique est en général mauvais. Par conséquent on a besoin dans la technique d'un circuit permettant des transitions tension/fréquence relativement rapides et qui assure un rendement énergétique relativement bon. Résumé Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou plusieurs problèmes de l'art antérieur. Selon un aspect, on prévoit un circuit comprenant : un générateur de tension adapté à générer une tension d'alimentation 20 variable pour alimenter un coeur de traitement ; un générateur de fréquence adapté à générer un signal d'horloge à fréquence variable du coeur de traitement, le générateur de fréquence comprenant une boucle à verrouillage de fréquence comprenant : un oscillateur contrôlé de manière numérique agencé pour générer le 25 signal d'horloge à fréquence variable ; et un contrôleur agencé pour générer un signal de commande numérique pour contrôler l'oscillateur contrôlé de manière numérique sur la base du produit d'un signal d'erreur de fréquence et d'un gain, le contrôleur étant agencé pour mettre en oeuvre une transition de fréquence du 30 signal d'horloge à fréquence variable à partir d'une première fréquence jusqu'à une deuxième fréquence inférieure à la première fréquence en générant : une première valeur du signal de commande numérique sur la base d'une première valeur du gain appliqué à une première valeur du signal d'erreur de fréquence pour appliquer 35 une première réduction de la fréquence du signal d'horloge à B15491 - DD16953ST 3 fréquence variable à une troisième fréquence inférieure à la deuxième fréquence ; et d'autres valeurs du signal de commande numérique sur la base d'une ou plusieurs autres valeurs de gain. Selon un mode de réalisation, le générateur de tension 5 est agencé pour mettre en oeuvre une transition de tension à partir d'un premier niveau de la tension d'alimentation variable jusqu'à un deuxième niveau inférieur au premier niveau à la suite de la première réduction de fréquence. Selon un mode de réalisation, le contrôleur est adapté 10 à appliquer la première valeur du gain qui provoque un dépassement compris entre 10 et 30 pourcent de la différence de fréquence entre les première et deuxième fréquences. Selon un mode de réalisation, le contrôleur est agencé pour appliquer les autres valeurs de gain sélectionnées de telle 15 sorte que la deuxième fréquence ne soit pas dépassée par le signal d'horloge à fréquence variable. Selon un mode de réalisation, le circuit comprend en outre : un compteur de fréquence agencé pour générer une estimation de la fréquence du signal d'horloge à fréquence 20 variable sur la base d'un signal d'horloge de référence ; et un soustracteur adapté à générer le signal d'erreur de fréquence en soustrayant l'estimation de fréquence de la deuxième fréquence. Selon un mode de réalisation, l'oscillateur contrôlé de manière numérique comprend un convertisseur numérique-analogique 25 et un oscillateur contrôlé par tension. Selon un mode de réalisation, le circuit comprend en outre un circuit de commande de gain adapté à recevoir un signal de commande de fréquence indiquant la deuxième fréquence et à déterminer quand la transition de fréquence est une réduction de 30 fréquence. Selon un mode de réalisation, le circuit de commande de gain est agencé pour détecter quand une transition de fréquence n'est pas une réduction de fréquence et en réponse pour amener le contrôleur à appliquer une valeur de gain ne conduisant pas à un 35 dépassement de la deuxième fréquence. B15491 - DDi6953ST 4 Selon un autre aspect, on prévoit un dispositif électronique comprenant : le coeur de traitement ; et le circuit susmentionné adapté à fournir la tension d'alimentation variable et le signal d'horloge à fréquence variable au coeur de traitement. 5 Selon un autre aspect, on prévoit un procédé pour réaliser une transition de tension et de fréquence d'un coeur de traitement, le procédé comprenant : mettre en oeuvre, par un contrôleur d'une boucle à verrouillage de fréquence, une transition de fréquence du signal d'horloge à fréquence variable 10 à partir d'une première fréquence jusqu'à une deuxième fréquence inférieure à la première fréquence en générant : une première valeur d'un signal de commande numérique sur la base d'une première valeur de gain appliquée à une première valeur d'un signal d'erreur de-fréquence pour appliquer une première réduction 15 de la fréquence du signal d'horloge à fréquence variable à une troisième fréquence inférieure à la deuxième fréquence ; et d'autres valeurs du signal de commande numérique sur la base d'une ou plusieurs autres valeurs de gain ; et appliquer les signaux de commande numérique à un oscillateur contrôlé de manière numérique pour générer le signal d'horloge à fréquence variable. Brève description des dessins Les caractéristiques et avantages susmentionnés et d'autres apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnée à titre d'illustration 25 et non de limitation, en faisant référence aux dessins joints dans lesquels : la figure 1 illustre schématiquement un dispositif électronique comprenant un circuit DVFS selon un exemple de réalisation ; 30 la figure 2 est un graphique illustrant une transition fréquence/tension selon un exemple de réalisation ; la figure 3 est un chronogramme illustrant une transition de fréquence utilisant une PLL selon un exemple de réalisation de la présente description ; B15491 - DDi6953ST 5 la figure 4 illustre schématiquement une FLL selon un exemple de réalisation ; la figure 5 est un chronogramme illustrant une transition de fréquence utilisant la FLL de la figure 4 selon un 5 exemple de réalisation ; la figure 6 illustre schématiquement un contrôleur de la FLL de la figure 4 plus en détail selon un mode de réalisation de la présente description ; la figure 7 est un chronogramme illustrant des signaux 10 dans le contrôleur de la figure 4 selon un exemple de réalisation ; et la figure 8 est un organigramme illustrant des étapes dans un procédé de mise en oeuvre d'une transition de tension et de fréquence. 15 Description détaillée Bien qu'on décrive ici des modes de réalisation de la présente description en relation avec une FLL basée sur la technique de commande d'Euler implicite, il apparaîtra clairement à l'homme de l'art que les principes -décrits ici peuvent être 20 appliqués à tout type de FLL comportant un oscillateur contrôlé de manière numérique (DCO) et un chemin de rétroaction. La figure 1 illustre schématiquement un dispositif électronique 100 comprenant un circuit DVFS. Par exemple, le dispositif 100 comprend un coeur de traitement de données (CORE) 102 alimenté par une tension d'alimentation variable V_CORE et recevant comme horloge un signal d'horloge variable CLK_CORE. Le coeur de traitement de données 102 correspond par exemple à un îlot de tension et de fréquence (VFI), tel que défini précédeminent. Un circuit de commande de tension et de fréquence (V+F 30 CTRL) 104 contrôle la tension d'alimentation et la fréquence d'horloge du coeur 102 sur la base d'exigences de calcul, et par exemple sur la base d'une tâche donnée ou de code de logiciel à exécuter (TASK), d'un niveau de précision souhaité des calculs (ACC), et/ou d'un mode d'alimentation du dispositif électronique 35 (POWER MODE), par exemple "économie d'énergie", "énergie normale", B15491 - DDi6953ST 6 "énergie élevée", etc. Par exemple, le circuit de commande 104 génère un signal de commande de tension V_CTRL qui est fourni à un générateur de tension (VOLTAGE GEN) 106 responsable de la génération de la tension d'alimentation V_CORE du coeur de 5 traitement, et un signal de commande de fréquence F_CTRL fourni à un générateur de fréquence (FREQUENCY GEN) 108 responsable de la génération du signal d'horloge CLK_CORE du coeur de traitement 102. Le coeur de traitement 102 pourrait être un microprocesseur ou un microcontrôleur, un DSP (processeur de signal 10 numérique), ou tout autre circuit de traitement de données recevant comme horloge un signal d'horloge. Bien qu'un seul coeur de traitement 102 soit illustré en figure 1, dans des variantes de réalisation il pourrait y avoir plus qu'un seul coeur de traitement, chacun recevant une tension d'alimentation variable 15 générée par un générateur de tension correspondant et un signal d'horloge variable généré par un générateur de fréquence correspondant. La figure 2 est un graphique représentant une transition fréquence/tension du signal d'horloge CLK_CORE et de la tension 20 d'alimentation V CORE du coeur de traitement 102 selon un exemple de réalisation. Dans l'exemple de la figure 2, il y a par exemple un point de fonctionnement à relativement faible énergie OP1 associé à une fréquence d'horloge Fi et une tension d'alimentation V1, et un point de fonctionnement à relativement hautes perfor- 25 mances 0P2 associé à une fréquence d'horloge F2 supérieure à Fl et une tension d'alimentation V2 supérieure à Vl. On notera que les paramètres fréquence/tension à chaque point de fonctionnement OP1, 0P2 sont proches de l'optimal en ce qui concerne les délais de propagation des chemins dans le circuit et les caractéristiques temporelles des fronts d'horloge. En particulier, il y a un temps de marge relativement faible, en d'autres termes il y a une faible marge temporelle entre les transitions de données et les fronts d'horloge dans les divers chemins des circuits du coeur de traitement. Par conséquent, lorsqu'on fait des transitions entre des points de fonctionnement, B15491 - DDi6953ST 7 pour éviter des erreurs temporelles, la tension d'alimentation doit en général être augmentée avant toute augmentation de la fréquence d'horloge, et la fréquence d'horloge doit être réduite avant toute réduction de la tension d'alimentation. 5 Par exemple, lorsqu'on se déplace du point de fonction- nement OP1 vers le point de fonctionnement 0P2, la tension d'alimentation V CORE est par exemple d'abord augmentée du niveau V1 au niveau supérieur V2 comme cela est représenté par la flèche 202. La fréquence du signal d'horloge CLK_CORE est ensuite 10 augmentée à partir de la fréquence initiale Fi jusqu'à la fréquence supérieure F2 comme cela est représenté par la flèche 204. Lorsqu'on se déplace du point de fonctionnement 0P2 vers le point de fonctionnement OP1, la fréquence du signal d'horloge 15 CLK CORE est d'abord diminuée de la fréquence F2 jusqu'à la fréquence inférieure Fi comme cela est représenté par la flèche 204. La tension d'alimentation V CORE est ensuite diminuée à partir du niveau V2 jusqu'au niveau inférieur V1 comme cela est représenté par la flèche 202. 20 Ainsi une transition tension/fréquence en figure 2 implique le passage par un point de fonctionnement intermédiaire OP INT où la fréquence d'horloge et la tension d'alimentation ne sont pas optimales. Cela conduit à un mauvais rendement énergétique. 25 La figure 3 est un chronogramme illustrant un exemple de la fréquence du signal d'horloge CLK_CORE et du niveau de tension d'alimentation V CORE du coeur de traitement 102 de la figure 1 dans le cas où une PLL est utilisée pour mettre en oeuvre le générateur de fréquence 108. On a supposé que la fréquence 30 d'horloge et initialement à un niveau F_H et doit descendre à un niveau cible F T, et que la tension est initialement à un niveau V H et doit descendre à un niveau cible V T. La fréquence d'horloge est d'abord réduite jusqu'à un niveau F EXT d'une horloge externe ayant une fréquence relati- _ 35 vement basse. La PLL prend ensuite un certain temps de convergence B15491 - DDI6953ST 8 t c pour se verrouiller sur la fréquence cible F_T. C'est seulement une fois que cette fréquence cible F_T a été atteinte que la tension d'alimentation V_CORE peut être réduite du niveau V H au niveau cible VT. Par conséquent, il y a une période 5 relativement longue représentée par une flèche 302 en figure 3 pendant laquelle il y a un mauvais rendement énergétique. En effet, pendant une première période, la fréquence est au niveau relativement bas de F EXT, pendant que la tension d'alimentation reste au niveau relativement haut de V _H, et pendant une deuxième 10 période la fréquence est à la fréquence cible F_T pendant que la tension se réduit du niveau V H jusqu'au niveau cible V T. Plutôt que d'être mis en oeuvre par une PLL, dans des variantes de réalisation le générateur de fréquence 108 pourrait être mis en oeuvre par une boucle à verrouillage de fréquence 15 (FLL), comme cela va maintenant être décrit en faisant référence aux figures 4 et 5. La figure 4 illustre schématiquement un exemple d'une FLL 400, qui est par exemple utilisée pour mettre en oeuvre le générateur de fréquence 108 de la figure 1. La FLL 400 est basée 20 sur la technique de commande d'Euler implicite. Le circuit comprend un oscillateur contrôlé de manière numérique (DCO) 402, qui comprend par exemple un convertisseur numérique-analogique 404 et un oscillateur contrôlé par tension (VCO) 406. Le DCO 402 fournit un signal de fréquence F, qui est par exemple fourni à un 25 diviseur d'horloge (CLOCK DIVIDER) 408. Le diviseur d'horloge 408 reçoit, au niveau d'une autre entrée, un facteur de division DIV FACTOR, indiquant un rapport souhaité entre le signal de fréquence F et le signal de fréquence de sortie CLK_CORE du circuit. 30 Le signal de fréquence F est aussi fourni à un compteur de fréquence (FREQ COUNTER) 410, qui reçoit un signal d'horloge de référence CLK REF, estime la fréquence du signal de fréquence F et fournit cette estimation F EST à un soustracteur 412. Le soustracteur 412 reçoit aussi la fréquence cible F_T, et génère 35 un signal d'erreur F_ERR basé sur la différence entre la fréquence B15491 - DDi6953ST 9 estimée F EST et la fréquence cible F_T. Le signal d'erreur F ERR est fourni à un contrôleur (CONTROLLER) 414. Le contrôleur 414 génère, sur la base du signal d'erreur F ERR, un signal de commande de fréquence numérique C_FREQ, qui est fourni au DCO 402 afin 5 d'ajuster la fréquence du signal de fréquence F. En particulier, le DAC 404 du DCO 402 convertit par exemple le signal de commande de fréquence numérique C_FREQ en un niveau de tension analogique qui est utilisé pour contrôler la fréquence d'oscillation du VCO 406. 10 Le contrôleur 414 et le DCO 402 reçoivent par exemple comme horloge un signal d'horloge CLIC Le contrôleur 414 génère par exemple le signal de commande C FREQ sur la base de l'équation : C FREQ(i+1) = C FREQ(i) + F ERR*GAIN 15 où C FREQ(i+1) est la nouvelle valeur du signal de connande C FREQ, C FREQ(i) est la valeur précédente du signal de confonde C FREQ, et GAIN est une valeur de gain réglée à une valeur fixe pour assurer la stabilité. La figure 5 est un chronogramme représentant la 20 fréquence du signal d'horloge CLK_CORE et le niveau du signal de tension V CORE pendant une transition tension/fréquence selon un exemple de réalisation dans lequel le générateur de fréquence 108 est mis en oeuvre par la FLL 400 de la figure 4. Comme dans l'exemple de la figure 3, on a supposé que la fréquence est 25 initialement à un niveau relativement haut F_H, et doit passer à un niveau cible inférieur F_T, et que la tension doit passer d'un niveau de tension V H à un niveau de tension V T. Dans le cas d'une FLL, le signal d'horloge convergeant vers une fréquence cible peut continuer à être utilisé pour fournir l'horloge au coeur 30 de traitement 102. Toutefois, c'est seulement une fois que la fréquence s'est verrouillée sur la fréquence cible F_T que la tension du coeur de traitement peut être réduite du niveau V_H au niveau V_T, et par conséquent pendant la période de convergence représentée par une flèche 502 en figure 5, il y aura un mauvais 35 rendement énergétique. B15491 - DDi6953ST 10 Pour résoudre ce manque de rendement énergétique, selon les modes de réalisation décrits ici, le générateur de fréquence 108 est par exemple modifié comme on va le décrire maintenant en faisant référence à la figure 6. 5 Le générateur de fréquence 108 est par exemple mis en oeuvre par une FLL similaire à celle de la figure 4, excepté que le contrôleur 414 de la figure 4 est remplacé par un contrôleur (CON1:ROLLER) 614 de la figure 6. Le contrôleur 614 génère par exemple le signal de comnande C_FREQ sur la base de l'équation 10 suivante : C FREQ(i+1) = C FREQ(i) + F ERR*GAIN V où C FREQ(i+1) est la nouvelle valeur du signal de commande C FREQ, C FREQ(i) est la valeur précédente du signal de commande C FREQ, F ERR est l'erreur entre la fréquence courante et la 15 fréquence cible et GAINy est une valeur de gain variable qui par exemple a l'un de deux types de gain, un premier type de gain qui est appelé ici gain de suivi (GAIN_TRACKING), et un deuxième type de gain qui est appelé ici gain de dépassement (GAIN_OVERSHOOT). Une ou plusieurs valeurs de gain associées à chacun de ces types 20 de gain sont par exemple stockées dans des registres 616, 618 du contrôleur 614. Dans certains modes de réalisation ces registres 616, 618 sont mis en oeuvre dans un ou plusieurs dispositifs de mémoire non volatile. La sélection du gain de suivi ou du gain de dépassement 25 est par exemple réalisée par un circuit de commande de gain (GAIN CONTROL) 620 qui par exemple reçoit le signal F_CTRL indiquant une nouvelle fréquence cible. Le gain de suivi "GAIN_TRACKING" est par exemple un gain fixe ou variable choisi de manière à assurer la stabilité. Par 30 exemple, la fonction de transfert en boucle fermée de la FLL est donnée par : F(z) KIKDCO 1(z) 11H (1(11(DcoR's -- 1)z-1 où I(z) et F(z) sont la transformée de Laplace de l'entrée et de la sortie respectivement, li71 est la valeur du gain de suivi, Kixo B15491 - DDi6953ST 11 est le gain du DCO 402 et R75 est le gain du compteur de fréquence 410. La valeur du gain de suivi K, est par exemple choisie pour garantir que : 5 où z1 est le pôle de la fonction de transfert en boucle fermée, coJiffite cela est décrit dans la partie 3.2 de la publication de S. Lesecq et al., mentionnée dans la section d'art antérieur. Un gain de stabilité peut être défini comme étant la limite de gain la plus élevée tout en maintenant la stabilité, et correspond au 10 point où zr=1. Dans certains modes de réalisation, la valeur du gain de suivi est variable. Par exemple, pendant une première itération de la transition de fréquence, la valeur du gain de suivi prend l'une d'une pluralité de valeurs de gain de suivi sur la base de 15 la transition de fréquence à appliquer. Par exemple, pour chaque transition de fréquence, une valeur de gain de suivi initiale correspondante est par exemple définie sur la base du gain de stabilité mentionné précédemment pour cette transition de fréquence_ Les gains de stabilité pour un certain nombre de 20 transitions de fréquence sont par exemple déterminés pendant une phase d'étalonnage du générateur de fréquence 108. Le gain de stabilité est le gain qui, pour une transition de fréquence donnée, amènerait la fréquence du signal d'horloge de sa fréquence initiale à la fréquence cible en une seule itération de la PLL 25 tout en maintenant la stabilité. Par exemple, pour une transition de fréquence à partir d'une fréquence Fi jusqu'à une fréquence F2, pendant la phase d'étalonnage, les valeurs stabilisées du signal de commande C_FREQ pour les fréquences d'horloge Fi et F2 sont par exemple déterminées pour fournir les signaux de commande 30 C FREQ Fl et C FREQ F2 respectivement. Un gain de stabilité idéal GAIN STABILITY est alors par exemple déterminé par : GAIN STABILITY=(C FREQ F2-C FREQ F1)/F ERR(F1,F2) _ _ où F ERR(F1,F2) est le signal d'erreur égal à F2-Fi. Bien sûr, en pratique, ce gain de stabilité idéal peut être instable et peut 35 donc générer des oscillations de la fréquence de sortie en raison B15491 - DDi6953ST 12 de variations dans le comportement du VCO résultant de variations de température, du vieillissement, etc. Par conséquent, le gain de suivi correspondant est par exemple égal au gain de stabilité idéal réduit d'un coefficient de réduction COEF_R pour empêcher 5 des dépassements et des instabilités. Par exemple, le coefficient de réduction COEF R est compris entre 0,7 et 0,95, et est par exemple égal à environ 0,9. Après le gain de suivi initial appliqué pendant la première itération, un gain de suivi fixe est par exemple appliqué ensuite jusqu'à la convergence vers la fréquence 10 cible F_T, ce gain de suivi fixe utilisant par exemple un coefficient de réduction COEF R compris entre 0,2 et 0,7. En variante, dans certains modes de réalisation, le gain de suivi initial déterminé sur la base du gain de stabilité idéal peut continuer à être appliqué jusqu'à ce que la fréquence ait convergé 15 vers la valeur cible. Au contraire, le gain de dépassement GAIN_OVERSHOOT est une valeur de gain qui est choisie pour assurer un dépassement lors d'une transition= d'une première fréquence à une deuxième fréquence inférieure à la première fréquence. Par exemple, le gain 20 de dépassement est égal au gain de stabilité, déterminé comme précédement, et multiplié par un coefficient d'augmentation COEF I choisi de manière à assurer un dépassement et ainsi une instabilité. Par exemple, le coefficient d'augmentation COEF_I est compris entre 1,1 et 1,3, et est par exemple d'environ 1,15. 25 La FLL n'est pas rendue instable par le gain de dépassement si par exemple ce gain est appliqué seulement pendant une seule itération. On va maintenant décrire le fonctionnement du contrôleur 614 de la figure 6 plus en détail en faisant référence aux figures 30 7 et 8. La figure 7 est un chronogramme illustrant un exemple de la fréquence du signal d'horloge de coeur CLK_CORE et du niveau de tension d'alimentation V CORE pendant une transition fréquence/tension selon un exemple de réalisation. Comme dans les 35 exemples précédents, on a supposé que la fréquence d'horloge est B15491 - DD16953ST 13 initialement à un niveau F H et doit descendre à un niveau cible F_T, et que la tension est initialement à un niveau V H et doit descendre à un niveau cible V T. Pendant la première itération de la transition de 5 fréquence, la fréquence du signal d'horloge CLK CORE est amenée directement du niveau F H à un niveau F L en dessous de la fréquence cible F_T en utilisant le gain de dépassement GAIN OVERSHOOT. Par exemple, la fréquence F L est une fréquence de dépassement à F_OS en dessous de la fréquence cible F_T, en 10 d'autres termes F L = F_ T-F OS, où F OS est compris entre 10 et 30 pourcent de l'erreur de fréquence initiale F H-F T. _ _ Pendant une itération suivante de la transition de fréquence, le gain de suivi (GAIN_TRACKING) est appliqué, et ainsi la fréquence du signal_ d'horloge CLK_CORE converge vers la 15 fréquence cible F_T, sans jamais dépasser la fréquence cible F_T. Toutefois, comme cela est représenté en figure 7, la tension d'alimentation V CORE peut être réduite de la valeur V H à la valeur VT peu après la première itération du contrôleur 614 vu que la fréquence va ensuite rester inférieure ou égale à la 20 fréquence cible F_T. La figure 8 est un organigramme illustrant un exemple d'étapes dans un procédé de mise en oeuvre d'une transition fréquence/tension selon un exemple de réalisation de la présente description. Ces opérations sont par exemple mises en oeuvre par 25 le contrôleur 614 et le circuit de commande de gain 620 de la figure 6, et par le générateur de tension 106 de la figure 1. Dans une étape 801, le circuit de commande de gain 620 détermine par exemple quand une transition de tension et de fréquence doit avoir lieu. 30 Dans une étape 802, le circuit de commande de gain 620 par exemple identifie si la transition est une réduction de fréquence. En particulier, le circuit de commande de gain 620 compare par exemple la nouvelle fréquence cible indiquée par le signal de commande de fréquence F CTRL à la fréquence cible 35 courante. B15491 - DDi6953ST 14 Si la transition de fréauence n'est pas une réduction de fréquence, une étape 803 est par exemple réalisée dans laquelle la tension d'alimentation V CORE est augmentée. Ensuite, dans une étape 804, le circuit de conuttande de gain 620 contrôle par exemple 5 le contrôleur 614 pour appliquer un gain de suivi afin de réaliser la transition de fréquence. Cela garantit par exemple que la fréquence cible n'est pas dépassée pendant la convergence vers la fréquence cible. Autrement, s'il est déterminé dans l'étape 802 que la 10 transition de fréquence à appliquer est une réduction de fréquence, une étape 805 est réalisée. Dans l'étape 805, le circuit de commande de gain 620 contrôle par exemple le contrôleur 614 pour appliquer un gain de dépassement pour la première itération de la transition de fréquence, de sorte que la fréquence 15 est amenée en dessous de la nouvelle fréquence cible. Ensuite, dans une étape 806, la tension d'alimentation V CORE du coeur de traitement est par exemple réduite à la tension cible V_T. Le circuit de commande de gain 620 contrôle ensuite par exemple le contrôleur 614 pour appliquer un gain de suivi dans une étape 807, 20 où le gain de suivi assure par exemple la convergence vers la fréquence cible F_T sans autre dépassement. Un avantage des modes de réalisation décrits ici est que, pendant une transition de tension et de fréquence dans un système DVFS, la fréquence est abaissée, en une seule itération 25 de la FLL, à un niveau en dessous de la fréquence cible. Il est ainsi possible de réduire la tension d'alimentation avant que la convergence de la FLL soit terminée, ce qui conduit à un meilleur rendement énergétique. Avec la description ainsi faite d'au moins un mode de 30 réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, bien qu'on ait décrit des exemples des gains de suivi selon un mode de réalisation spécifique, on pourrait utiliser d'autres algorithmes de contrôle de gain qui assurent qu'il n'y REVENDICATIONS1. Circuit comprenant : un générateur de tension (106) adapté à générer une tension d'alimentation variable (V_CORE) pour alimenter un coeur de traitement (102) ; un générateur de fréquence (108) adapté à générer un signal d'horloge à fréquence variable (CLK_CORE) du coeur de traitement, le générateur de fréquence comprenant une boucle à verrouillage de fréquence (400) comprenant : un oscillateur contrôlé de manière numérique (402) 10 agencé pour générer le signal d'horloge à fréquence variable (CLK CORE) ; et un contrôleur (614) agencé pour générer un signal de commande numérique (C_FREQ) pour contrôler l'oscillateur contrôlé de manière numérique (402) sur la base du produit d'un signal 15 d'erreur de fréquence (F_ERR) et d'un gain, le contrôleur étant agencé pour mettre en oeuvre une transition de fréquence du signal d'horloge à fréquence variable (CLK_CORE) à partir d'une première fréquence (F_H) jusqu'à une deuxième fréquence (F_T) inférieure à la première fréquence en générant : 20 une première valeur du signal de commande numérique (C_FREQ) sur la base d'une première valeur du gain appliqué à une première valeur du signal d'erreur de fréquence (F_ERR) pour appliquer une première réduction de la fréquence du signal d'horloge à fréquence variable à une troisième fréquence (F_L) 25 inférieure à la deuxième fréquence (F_T) ; et d'autres valeurs du signal de commande numérique (C FREQ) sur la base d'une ou plusieurs autres valeurs de gain. 2. Circuit selon la revendication 1, dans lequel le générateur de tension (106) est agencé pour mettre en oeuvre une 30 transition de tension à partir d'un premier niveau de la tension d'alimentation variable (V_CORE) jusqu'à un deuxième niveau inférieur au premier niveau à la suite de la première réduction de fréquence. B15491 - DDi6953ST 16 3. Circuit selon la revendication 1 ou 2, dans lequel le contrôleur (614) est adapté à appliquer la première valeur du gain qui provoque un dépassement (FOS) compris entre 10 et 30 pourcent de la différence de fréquence entre les première et 5 deuxième fréquences (F_H, F_T). 4. Circuit selon l'une quelconque des revendications 1 à 3, dans lequel le contrôleur (614) est agencé pour appliquer les autres valeurs de gain sélectionnées de telle sorte que la deuxième fréquence (F_T) ne soit pas dépassée par le signal 10 d'horloge à fréquence variable. 5. Circuit selon l'une quelconque des revendications 1 à 4, comprenant en outre : un compteur de fréquence (410) agencé pour générer une estimation (F_EST) de la fréquence du signal d'horloge à fréquence 15 variable (CLK_CORE) sur la base d'un signal d'horloge de référence (CLK REF) ; et un soustracteur (412) adapté à générer le signal d'erreur de fréquence (F_ERR) en soustrayant l'estimation de fréquence (F_EST) de la deuxième fréquence (F_T). 20 6. Circuit selon l'une quelconque des revendications 1 à 5, dans lequel l'oscillateur contrôlé de manière numérique (402) comprend un convertisseur numérique-analogique (404) et un oscillateur contrôlé par tension (406). 7. Circuit selon l'une quelconque des revendications 1 25 à 6, comprenant en outre un circuit de commande de gain (620) adapté à recevoir un signal de commande de fréquence (F CTRL) indiquant la deuxième fréquence (F_7) et à déterminer quand la transition de fréquence est une réduction de fréquence. 8. Circuit selon la revendication 7, dans lequel le 30 circuit de commande de gain (620) est agencé pour détecter quand une transition de fréquence n'est pas une réduction de fréquence et en réponse pour amener le contrôleur (616) à appliquer une valeur de gain ne conduisant pas à un dépassement de la deuxième fréquence (F_T). 35 9. Dispositif électronique (100) comprenant : B15491 - DDi6953ST 17 le coeur de traitement (102) ; et le circuit de l'une quelconque des revendications 1 à 8, adapté à fournir la tension d'alimentation variable (V_CORE) et le signal d'horloge à fréquence variable (CLK_CORE) au coeur de 5 traitement (102). 10. Procédé pour réaliser une transition de tension et de fréquence d'un cm-ur de traitement (102), le procédé comprenant : mettre en oeuvre, par un contrôleur (614) d'une boucle à verrouillage de fréquence (400), une transition de fréquence d'un signal d'horloge à fréquence variable (CLK_CORE) à partir d'une première fréquence (F_H) jusqu'à une deuxième fréquence (F_T) inférieure à la première fréquence en générant : une première valeur d'un signal de commande numérique 15 (C FREQ) sur la base d'une première valeur de gain appliquée à une première valeur d'un signal d'erreur de fréquence (F_ERR) pour appliquer une première réduction de la fréquence du signal d'horloge à fréquence variable à une troisième fréquence (F_L) inférieure à la deuxième fréquence (F_T) ; et 20 d'autres valeurs du signal de commande numérique (C_FREQ) sur la base d'une ou plusieurs autres valeurs de gain ; et appliquer les signaux de commande numérique à un oscillateur contrôlé de manière numérique (402) pour générer le 25 signal d'horloge à fréquence variable (CLK_CORE).