Brevet FR3069702A1 — publié le 20190201

B16106 - 17-R0-0178 1 PROCEDE DE FABRICATION SIMULTANEE DE TRANSISTORS SOI ET DE TRANSISTORS SUR SUBSTRAT MASSIF Domaine La présente demande concerne le domaine des puces électroniques, et en particulier un procédé de fabrication simultanée dans une même puce de transistors de type SOI et de transistors à canal N et à canal P de type sur substrat massif. Exposé de l'art antérieur Une puce électronique peut contenir, sur un substrat semiconducteur, à la fois des transistors de type semiconducteur sur isolant SOI et des transistors de type sur substrat massif. Dans un transistor de type SOI, la région de canal est située dans la couche semiconductrice supérieure d'une structure dite SOI comprenant, sous la couche supérieure, un isolant recouvrant un substrat. Les transistors SOI peuvent être de type FDSOI, c'est-à-dire ayant leur région de canal en semiconducteur intrinsèque d'épaisseur inférieure à 25 nm, voire à 10 nm. Dans un transistor de type sur substrat massif, la région de canal est une partie supérieure dopée du substrat. Les divers types de transistors permettent des fonctionnements différents, en mode numérique ou analogique, à 20 différentes tensions. Les transistors sur substrat massif sont B16106 - 17-R0-0178 2 souvent préférés en mode analogique et/ou pour les tensions élevées, par exemple supérieures à 3 V. Les transistors sur substrat massif peuvent présenter divers problèmes, plus particulièrement quand il s'agit de 5 transistors à canal N. Un problème est que le courant de fuite dans de tels transistors est en général, en valeur relative, d'autant plus élevé que les transistors sont petits. Il en résulte une consommation d'énergie élevée. 10 Un autre problème est que des transistors prévus pour être identiques présentent généralement en fait des caractéristiques électriques différentes, en particulier des tensions de seuil différentes. Les différences entre ces caractéristiques électriques ont le plus souvent tendance à 15 s'aggraver lorsque la température de fonctionnement diminue. Il en résulte diverses difficultés pour obtenir effectivement les caractéristiques électriques visées. Ces difficultés se posent particulièrement pour un fonctionnement analogique, par exemple dans un dispositif de mesure, et/ou pour un fonctionnement à froid, par exemple à température ambiante négative. Le plus souvent cela conduit à rejeter certaines puces au moment du contrôle après fabrication. Diverses solutions permettent de résoudre les problèmes évoqués ci-dessus. Les procédés connus permettant de mettre en oeuvre ces solutions pour les transistors à canal N sur substrat massif et simultanément de fabriquer des transistors à canal P sur substrat massif et des transistors SOI posent divers problèmes. En particulier, ces procédés nécessitent de nombreuses étapes de fabrication. Résumé Un mode de réalisation prévoit de pallier tout ou partie des inconvénients décrits ci-dessus. Ainsi, un mode de réalisation prévoit un procédé de fabrication simultanée d'un transistor MOS de type SOI, d'un 35 premier transistor sur substrat massif et d'un deuxième B16106 - 17-R0-0178 3 transistor sur substrat massif, comprenant : a) prévoir une couche semiconductrice sur une couche isolante recouvrant un substrat semiconducteur ; b) former une couche de masquage recouvrant l'emplacement du transistor de type SOI et 5 comportant, au-dessus de l'emplacement du premier transistor, une ouverture plus large que le premier transistor à former, et, au-dessus de l'emplacement du deuxième transistor, une ouverture centrale moins large que le deuxième transistor à former ; c) à l'aplomb des ouvertures, graver des cavités traversant 10 entièrement les couches semiconductrice et isolante, d'où il résulte des portions restantes de la couche isolante sous les bords de l'emplacement du deuxième transistor ; d) faire croître par épitaxie du semiconducteur dans les cavités jusqu'au niveau supérieur de la couche semiconductrice ; e) former des tranchées 15 isolantes délimitant les transistors à former, et retirer les éléments de la structure situés au-dessus du niveau supérieur de la couche semiconductrice ; et f) former les isolants de grille des transistors, l'isolant de grille du deuxième transistor comprenant au moins une partie desdites portions restantes de la 20 couche isolante et étant plus épais aux bords qu'au centre du deuxième transistor. Selon un mode de réalisation, le procédé comprend à l'étape f) : procéder à une oxydation thermique des portions de la couche semiconductrice situées sur lesdites portions 25 restantes de la couche isolante ; Selon un mode de réalisation, le procédé comprend à l'étape f) : retirer au moins une partie supérieure des portions de la couche semiconductrice situées sur lesdites portions restantes de la couche isolante. 30 Selon un mode de réalisation, à l'étape f), l'isolant de grille du deuxième transistor est formé au moins en partie par dépôt. Selon un mode de réalisation, le procédé comprend : entre l'étape a) et l'étape b), recouvrir la structure d'une 35 couche de nitrure de silicium ; à l'étape c), graver la couche B16106 - 17-R0-0178 4 de nitrure de silicium à l'aplomb des ouvertures ; et entre l'étape c) et l'étape d), retirer la couche de masquage. Selon un mode de réalisation, le procédé comprend à l'étape a) : recouvrir la couche semiconductrice d'une couche 5 d'oxyde de silicium. Selon un mode de réalisation, à l'étape b), l'ouverture située au-dessus du deuxième transistor a une forme rectangulaire en vue de dessus et s'étend au-dessus des régions de drain-source du deuxième transistor à former. 10 Selon un mode de réalisation, à l'étape b), l'ouverture située au-dessus de l'emplacement du deuxième transistor comprend, en vue de dessus, une partie centrale moins large que le deuxième transistor à former, et deux portions situées au-dessus des régions de drain-source du deuxième 15 transistor à former et plus larges que le deuxième transistor à former. Selon un mode de réalisation, lesdites portions restantes de la couche isolante ont une largeur comprise entre 2 et 50 nia. 20 Selon un mode de réalisation, la couche semiconductrice a une épaisseur comprise entre 5 et 500 nia. Selon un mode de réalisation, la couche isolante a une épaisseur comprise entre 5 et 500 nia. Selon un mode de réalisation, le premier transistor 25 sur substrat massif est à canal P et le deuxième transistor sur substrat massif est à canal N. Un mode de réalisation prévoit une puce électronique comprenant un transistor MOS de type SOI, un premier transistor sur substrat massif et un deuxième transistor sur substrat 30 massif, dans lequel les bords de l'isolant de grille du deuxième transistor comprennent des portions de la couche isolante de la structure SOI dans et sur laquelle le transistor de type SOI est formé, l'isolant de grille du deuxième transistor étant plus épais aux bords qu'au centre du deuxième transistor, et B16106 - 17-R0-0178 5 l'isolant de grille du premier transistor étant dépourvu de portions de la couche isolante de ladite structure SOI. Selon un mode de réalisation, le premier transistor sur substrat massif est à canal P et le deuxième transistor sur 5 substrat massif est à canal N. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en 10 relation avec les figures jointes parmi lesquelles : les figures LA à lE sont des vues en coupe, partielles et schématiques, illustrant des étapes d'un procédé de fabrication d'un transistor de type SOI et d'un transistor de type sur substrat massif ; 15 la figure 1F est une vue de dessus schématique de la structure de la figure lE ; les figures 2A à 2D sont des vues en coupe, partielles et schématiques, illustrant des étapes d'un mode de réalisation d'un procédé de fabrication simultanée d'un transistor de type 20 SOI et de transistors à canal N et à canal P de type sur substrat massif ; la figure 2E est une vue de dessus schématique de la structure de la figure 2D ; et la figure 3 est une vue de dessus schématique d'un 25 transistor à canal N de type sur substrat massif, illustrant une variante du procédé des figures 2A à 2D. Description détaillée De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les 30 diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "haut", "bas", "gauche", "droite", etc., ou relative, B16106 - 17-R0-0178 6 tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., il est fait référence à l'orientation de l'élément concerné dans les vues en coupe. Les figures LA à lE sont des vues en coupe, partielles 5 et schématiques, illustrant des étapes d'un procédé de fabrication, côté gauche, d'un transistor de type SOI et, côté droit, d'un transistor de type sur substrat massif. La figure 1F est une vue de dessus de la structure de la figure 1E. A l'étape de la figure LA, on a prévu une structure 10 SOI comprenant, sur un substrat semiconducteur 100, par exemple en silicium, une couche isolante 102 recouverte d'une couche supérieure semiconductrice 104, par exemple en silicium. On forme successivement sur la structure une couche de protection en oxyde de silicium 106 et des couches de masquage en nitrure 15 de silicium 108 et en résine photosensible 110. A l'étape de la figure 1B, on a retiré le côté droit de la couche de masquage en résine 110, par exemple par photolithographie. On grave ensuite du seul côté droit la couche de nitrure 108, la couche d'oxyde 106, la couche semiconductrice 20 104 et la couche isolante 102 sur toute leur épaisseur, au moins jusqu'au substrat 100. A titre d'exemple, on grave d'abord les couches 108, 106 et 104 jusqu'à la couche 102 qui sert d'arrêt de gravure, puis on grave la couche 102, par exemple en oxyde de silicium, par une solution d'acide fluorhydrique. 25 A l'étape de la figure 1C, on a retiré la couche de masquage 110, puis on fait croître, côté droit, du silicium par épitaxie à partir de la surface du substrat 100, jusqu'à atteindre le niveau supérieur de la couche 104. La couche de nitrure 108 permet de masquer le côté gauche de la structure. On 30 a retiré ensuite cette couche 108, ainsi que la couche d'oxyde 106. Dans la structure obtenue, la structure SOI est restée intacte du côté gauche, et, du côté droit, le substrat 100 est massif et atteint le niveau supérieur de la couche semiconductrice 104. B16106 - 17-R0-0178 7 A l'étape de la figure 1D, on a gravé des tranchées 124 pénétrant dans le substrat. Les tranchées délimitent les futurs transistors. On a rempli les tranchées d'un isolant, par exemple de 5 l'oxyde de silicium, jusqu'au niveau supérieur commun à la couche semiconductrice 104 côté gauche et au substrat 100 côté droit. Pour cela, à titre d'exemple, on peut déposer de l'oxyde de silicium sur la structure jusqu'à un niveau situé au-dessus de la couche 104, et procéder ensuite à un polissage 10 mécanochimique jusqu'à une couche d'arrêt de gravure non représentée, par exemple de nitrure de silicium, déposée sur la structure avant gravure des tranchées et retirée après polissage. A l'étape de la figure 1E, on a procèdé à une 15 oxydation thermique des parties supérieures du substrat exposées à la surface de la structure, par exemple exclusivement du côté droit en protégeant la couche 104 côté gauche par un masque non représenté. Ceci produit une couche d'isolant dans laquelle l'isolant de grille 130 du transistor sur substrat massif sera 20 formé. Côté gauche, on a recouvert la structure d'une couche d'isolant dans laquelle l'isolant de grille 132 du transistor SOI sera formé. Ensuite, on formera les transistors, dont les grilles 134 visibles en figure 1E. Dans l'exemple représenté, le transistor sur substrat massif est un transistor à canal P, de 25 même que le transistor SOI. L'épaisseur de l'isolant de grille 130 est typiquement de 5 à 30 nm. L'isolant de grille 132 peut être de nature et/ou d'épaisseur différente de celles de l'isolant de grille 130. En figure 1F, dans chaque transistor vu de dessus, la 30 grille 134 s'étend sur toute la largeur du transistor. On a formé des régions de drain et de source 136 de chaque côté de la grille. On a décrit ci-dessus un procédé permettant d'obtenir simultanément un transistor SOI et un transistor sur substrat 35 massif. Toutefois ce procédé n'est pas adapté à l'obtention d'un B16106 - 17-R0-0178 8 transistor à canal N sur substrat massif de caractéristiques électriques optimales. En effet, dans le transistor à canal N, la région de canal est dopée de type P. Or, les atomes dopants de type P ont tendance à migrer dans l'isolant des tranchées au 5 cours de divers recuits prévus dans le procédé, notamment quand il s'agit d'atomes de bore et de tranchées remplies d'oxyde de silicium. Il en résulte que le niveau de dopage de la région de canal est plus faible aux bords du transistor qu'au centre du transistor, et ce de manière irrégulière. Il en résulte divers 10 effets de bord qui sont à l'origine de problèmes, exposés en préambule, de courant de fuite et de différences entre transistors prévus pour être identiques. Les figures 2A à 2D sont des vues en coupe, partielles et schématiques, illustrant des étapes d'un mode de réalisation 15 d'un procédé de fabrication simultanée d'un transistor de type SOI et de transistors à canal N et à canal P de type sur substrat massif. On a représenté, côté gauche, l'emplacement 200 du futur transistor SOI, au centre, l'emplacement 202P du futur transistor à canal P sur substrat massif, et, côté droit, 20 l'emplacement 202N du futur transistor à canal N sur substrat massif. La figure 2E est une vue de dessus de la structure de la figure 2D. A l'étape de la figure 2A, on a prévu une structure similaire à celle illustrée en figure LA. 25 On a gravé dans la couche 110 une ouverture 204P au- dessus de l'emplacement 202P du futur transistor à canal P, et une ouverture 204N au-dessus de l'emplacement 202N du futur transistor à canal N. L'ouverture 204P est plus large que le futur transistor à canal P. L'ouverture 204N, située à l'aplomb 30 d'une partie centrale du futur transistor à canal N, est moins large que ce futur transistor. De ce fait, les bords du futur transistor à canal N sont situés sous des portions 206 de la couche de masquage 110. On a gravé ensuite les parties des couches de nitrure 35 de silicium 108 et d'oxyde de silicium 106, de la couche B16106 - 17-R0-0178 9 semiconductrice supérieure 104 et de la couche isolante 102 situées sous les ouvertures 204P et 204N, sur toute l'épaisseur des couches, au moins jusqu'à la surface supérieure du substrat 100. Il en résulte une cavité 208P à l'emplacement 202P du 5 transistor à canal P et une cavité centrale 208N à l'emplacement 202N du transistor à canal N. Aux bords de l'emplacement 202N, des portions 210 de la couche isolante 102 sont restées en place. Les portions isolantes 210 sont situées sous des portions 212 de la couche semiconductrice 104. 10 L'étape de la figure 2B est similaire à celle de la figure 1C. On a retiré la couche de masquage 110, puis a on fait croître du silicium sur les parties du substrat accessibles par les ouvertures jusqu'au niveau supérieur de la couche 104. Après cela, au niveau des ouvertures, le substrat 100 atteint le 15 niveau supérieur de la couche 104. On a retiré ensuite tous les éléments de la structure situés au-dessus du niveau de la couche 104, à savoir les couches 108, 106 et 104. Une éventuelle étape de polissage mécanochimique peut être prévue pour obtenir une surface lisse. 20 A l'étape de la figure 2C, on a gravé des tranchées 124 traversant les couches 104 et 102 et pénétrant dans le substrat 100. Les tranchées délimitent les futurs transistors. On a rempli les tranchées d'isolant, par exemple de l'oxyde de silicium jusqu'au niveau supérieur de la couche semiconductrice 25 104. A l'étape de la figure 2D, on a procédé à une oxydation thermique des parties supérieures du substrat exposées à la surface de la structure, par exemple exclusivement aux emplacements des transistors sur substrat massif en protégeant 30 la couche 104 à l'emplacement du transistor SOI par un masque non représenté, jusqu'à un niveau situé entre le haut et le bas des portions 210 de la couche isolante 102. A l'emplacement 202N du transistor à canal N, on a donc oxydé les portions 212 de la couche semiconductrice 104 et une partie 218 du substrat. En 35 même temps, on a obtenu une couche isolante dans laquelle B16106 - 17-R0-0178 10 l'isolant de grille 130 du transistor à canal P sera formée. A l'emplacement 200 du transistor SOI, on a recouvert la structure d'une couche d'isolant dans laquelle l'isolant de grille 132 du transistor SOI sera formé. On formera ensuite le reste des 5 transistors, dont les grilles 134 visibles en figure 2D. L'isolant de grille 220 du transistor à canal N est formé de la partie oxydée 218 et des portions isolantes 210. Ainsi, l'isolant de grille 220 est plus épais aux bords du transistor à canal N qu'au centre du transistor à canal N. 10 En figure 2E, dans chaque transistor vu de dessus, la grille s'étend sur toute la largeur du transistor. On a formé des régions de drain et de source 136 de chaque côté de la grille dans l'emplacement 200, 202N ou 202P correspondant. On a représenté à titre d'exemple un seul transistor à chacun des 15 emplacements 200, 202N et 202P, mais on peut former plusieurs transistors à chacun de ces emplacements, par exemple en formant plusieurs grilles parallèles. Les portions périphériques 210 correspondent aux endroits où l'isolant de grille a une surépaisseur. On a représenté en pointillés les positions des 20 ouvertures 204P et 204N de l'étape de la figure 2A. A titre d'exemple, l'ouverture 204N a en vue de dessus une forme rectangulaire qui traverse les emplacements des régions de drain-source 136. Comme on l'a indiqué précédemment, la région de canal 25 du transistor à canal N peut avoir un dopage plus faible sur sa périphérie en contact avec les tranchées 124 qu'en son centre, en particulier lorsque les atomes dopants sont du bore et lorsque l'isolant des tranchées est de l'oxyde de silicium. Ces régions périphériques plus faiblement dopées sont indiquées par 30 la référence 240 en figure 2D. Il en résulte que la tension de seuil du transistor tend à être plus faible dans ces régions périphériques que dans les régions centrales. Cette tendance est compensée en partie ou en totalité par le fait que l'isolant de grille 220 est plus épais au-dessus des régions 240 que dans les 35 régions centrales, car la tension de seuil augmente lorsque B16106 - 17-R0-0178 11 l'épaisseur de l'isolant de grille augmente. De plus, les propriétés des régions 240 ne sont généralement pas identiques dans des transistors conçus pour être identiques, et il en résulte des différences entre les tensions de seuil des régions 5 périphériques des différents transistors. Un isolant de grille plus épais aux bords des transistors qu'au centre des transistors permet de compenser au moins en partie ces différences. On choisit la largeur et l'épaisseur des portions 10 périphériques 210 en sorte d'obtenir des caractéristiques électriques optimales pour le transistor à canal N. Ceci est obtenu en ajustant les paramètres du procédé, en particulier, à l'étape de la figure 2A, la différence entre la largeur du transistor à canal N et celle de l'ouverture 204N de la couche 15 de masquage 110. A titre d'exemple, la largeur des portions 210 est comprise entre 10 et 200 nia. A titre d'exemple, la couche semiconductrice 104 de la structure SOI a une épaisseur comprise entre 5 et 500 nia. La couche isolante 102 a une épaisseur comprise entre 5 et 500 rua. 20 Par ailleurs, l'épaisseur de l'isolant de grille 130 du transistor à canal P et de la partie centrale de l'isolant de grille 220 du transistor à canal N est choisie en fonction des propriétés souhaitées pour ces transistors. Pour cela, on choisit à l'étape de la figure 2A, de préférence, une épaisseur 25 de la couche semiconductrice 104 de la structure SOI inférieure à l'épaisseur souhaitée de la partie centrale de l'isolant de grille 220. Selon un avantage, on obtient simultanément des transistors de type SOI, et des transistors à canal N et à canal 30 P de type sur substrat massif, de manière simple et en un nombre particulièrement réduit d'étapes. Selon un autre avantage, le transistor à canal N sur substrat massif obtenu présente des courants de fuite particulièrement faibles, même pour des petits transistors. Il B16106 - 17-R0-0178 12 en résulte, en particulier pour une puce comprenant de tels transistors, une consommation d'énergie particulièrement faible. Selon un autre avantage, lorsque l'on réalise par le procédé des figures 2A à 2D, en plus du transistor à canal P sur 5 substrat massif et du transistor SOI, plusieurs transistors à canal N conçus pour être identiques, on obtient des transistors à canal N sur substrat massif dont les caractéristiques électriques sont quasi-identiques, y compris dans un fonctionnement à froid. De ce fait, ce procédé présente un 10 intérêt particulier pour la réalisation de transistors destinés à être utilisés dans un dispositif de mesure. En outre, il en résulte un rendement de fabrication particulièrement élevé. La figure 3 est une vue de dessus schématique d'un transistor à canal N obtenu en mettant en oeuvre une variante du 15 procédé des figures 2A à 2D. Dans la variante de la figure 3, l'ouverture 204N n'est pas rectangulaire en vue de dessus. L'ouverture 204N de l'étape de la figure 2A a une partie centrale 250 moins large que le futur transistor à canal N, et deux parties 252 plus 20 larges que le futur transistor à canal N. Les deux parties 252 sont situées, en vue de dessus, à l'emplacement des régions de drain et de source. La partie centrale 250 est située, en vue de dessus, à l'emplacement de la grille et se prolonge de chaque côté de l'emplacement de la grille sur une longueur L comprise 25 par exemple entre 1 et 100 nia. Du fait de la présence des parties 252, la formation des régions de drain-source 136, ainsi que de contacts (non représentés) sur les régions drain-source est facilitée. Le fait que les parties centrales 250 se prolongent de chaque côté de 30 l'emplacement de la grille permet d'assurer que les régions périphériques 210 sont correctement positionnées sous la grille, même si l'ouverture 204N n'est pas parfaitement positionnée par rapport à l'emplacement 202N du transistor. Des modes de réalisation particuliers ont été décrits. 35 Diverses variantes et modifications apparaîtront à l'homme de B16106 - 17-R0-0178 13 l'art. En particulier, à l'étape de la figure 2E, à l'aplomb de la grille du transistor à canal N, on a oxydé les portions 212 de la couche semiconductrice 104 et la partie 218 du substrat pour former l'isolant de grille 220. Dans une variante, on 5 retire les portions 212 et/ou de la partie 218 du substrat, et optionnellement une partie supérieure des portions 210, puis on fo= l'isolant de grille par dépôt. Dans une autre variante, avant l'étape d'oxydation, on retire une partie des portions 212 et/ou de la partie 218 du substrat, et on forme ensuite 10 l'isolant de grille 220 par une oxydation suivie d'un éventuel dépôt. Dans une autre variante, après formation de l'isolant de grille par oxydation, on retire une partie supérieure de l'isolant de grille 220 avant de former la grille 134. En outre, bien que les transistors sur substrat massif 15 obtenus par le procédé des figures 2A à 2D soient un transistor à canal P et un transistor à canal N, on peut obtenir à la place des transistors à canal P et N, respectivement des premier et deuxième transistors chacun à canal P ou N. On conserve, pour le deuxième transistor, les avantages décrits ci-dessus pour le 20 transistor à canal N, REVENDICATIONS1. Procédé de fabrication simultanée d'un transistor MOS de type SOI, d'un premier transistor sur substrat massif et d'un deuxième transistor sur substrat massif, comprenant : a) prévoir une couche semiconductrice (104) sur une 5 couche isolante (102) recouvrant un substrat semiconducteur (100) ; b) former une couche de masquage (110) recouvrant l'emplacement du transistor de type SOI et comportant, au-dessus de l'emplacement du premier transistor, une ouverture (204P) 10 plus large que le premier transistor à former, et, au-dessus de l'emplacement (202N) du deuxième transistor, une ouverture (204N) centrale moins large que le deuxième transistor à former ; c) à l'aplomb des ouvertures (204P, 204N), graver des 15 cavités (208P, 208N) traversant entièrement les couches semiconductrice et isolante, d'où il résulte des portions restantes (210) de la couche isolante sous les bords de l'emplacement du deuxième transistor ; d) faire croître par épitaxie du semiconducteur dans 20 les cavités jusqu'au niveau supérieur de la couche semiconductrice (104) ; e) former des tranchées isolantes (124) délimitant les transistors à former, et retirer les éléments de la structure situés au-dessus du niveau supérieur de la couche 25 semiconductrice (104) ; et f) former les isolants de grille (132, 220) des transistors, l'isolant de grille (220) du deuxième transistor comprenant au moins une partie desdites portions restantes (210) de la couche isolante (102) et étant plus épais aux bords qu'au 30 centre du deuxième transistor. 2. Procédé selon la revendication 1, comprenant à l'étape f) : procéder à une oxydation thermique des portions (212) de la couche semiconductrice (104) situées sur lesdites portions restantes (210) de la couche isolante (102) ; B16106 - 17-R0-0178 15 3. Procédé selon la revendication 1 ou 2, comprenant à l'étape f) : retirer au moins une partie supérieure des portions (212) de la couche semiconductrice (104) situées sur lesdites portions restantes (210) de la couche isolante (102). 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel, à l'étape f), l'isolant de grille (220) du deuxième transistor est formé au moins en partie par dépôt. 5. Procédé selon l'une quelconque des revendications 1 à 4, comprenant : entre l'étape a) et l'étape b), recouvrir la structure d'une couche de nitrure de silicium (108) ; à l'étape c), graver la couche de nitrure de silicium à l'aplomb des ouvertures (204P, 204N) ; et entre l'étape c) et l'étape d), retirer la couche de 15 masquage (110). 6. Procédé selon l'une quelconque des revendications 1 à 5, comprenant à l'étape a) : recouvrir la couche semiconductrice (104) d'une couche d'oxyde de silicium (106). 7. Procédé selon l'une quelconque des revendications 1 20 à 6, dans lequel, à l'étape b), l'ouverture (204N) située au-dessus du deuxième transistor a une forme rectangulaire en vue de dessus et s'étend au-dessus des régions de drain-source (136) du deuxième transistor à former. 8. Procédé selon l'une quelconque des revendications 1 25 à 6, dans lequel, à l'étape b), l'ouverture (204N) située au-dessus de l'emplacement du deuxième transistor comprend, en vue de dessus, une partie centrale (250) moins large que le deuxième transistor à former, et deux portions (252) située au-dessus des régions de drain-source (136) du deuxième transistor à former et 30 plus larges que le deuxième transistor à former. 9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel lesdites portions restantes (210) de la couche isolante (102) ont une largeur comprise entre 2 et 50 nm. B16106 - 17-R0-0178 16 10. Procédé selon l'une quelconque des revendications 1 à 9, dans lequel la couche semiconductrice (104) a une épaisseur comprise entre 5 et 500 nia. 11. Procédé selon l'une quelconque des revendications 1 5 à 10, dans lequel la couche isolante (102) a une épaisseur comprise entre 5 et 500 nia. 12. Procédé selon l'une quelconque des revendications 1 à 11, dans lequel le premier transistor sur substrat massif est à canal P et le deuxième transistor sur substrat massif est à 10 canal N. 13. Puce électronique obtenue par un procédé selon l'une quelconque des revendications 1 à 12, comprenant un transistor MOS de type SOI, un premier transistor sur substrat massif et un deuxième transistor sur substrat massif, dans lequel les bords de l'isolant de grille (220) du deuxième transistor comprennent des portions (210) de la couche isolante (102) de la structure SOI dans et sur laquelle le transistor de type SOI est formé, l'isolant de grille du deuxième transistor étant plus épais aux bords qu'au centre du deuxième transistor, et l'isolant de grille (130) du premier transistor étant dépourvu de portions de la couche isolante de ladite structure SOI. 14. Puce électronique selon la revendication 13, dans laquelle le premier transistor sur substrat massif est à canal P 25 et le deuxième transistor sur substrat massif est à canal N.