Brevet FR3063828A1 — publié le 20180914

VERROU MEMOIRE TFET SANS RAFRAICHISSEMENT DOMAINE TECHNIQUE ET ART ANTERIEUR La présente invention présente la conception et le fonctionnement de cellules de bit mémoire, ou verrous mémoire, à TFET (pour « Tunnel Field-Effect Transistor)) ou transistor à effet de champ tunnel), DRAM (pour « Dynamic Random Access Memory » ou mémoire vive dynamique) et SRAM (pour « Static Random Access Memory » ou mémoire vive statique) sans rafraîchissement. La présente invention est par exemple applicable à tous les cas d'utilisation où une grande capacité de stockage de données est requise. Par exemple, le verrou mémoire de l'invention peut être utilisé dans une mémoire cache pour processeurs embarqués, un traitement multimédia, des coeurs de processeurs de signal numérique (DSP pour « Digital Signal Processor ») ou utilisé en guise de stockage sur puce et/ou hors puce. Le verrou mémoire de l'invention a également trait à la réalisation de systèmes embarqués qui supportent différentes sortes d'applications et comportent un stockage et un traitement de données. La mise à l'échelle de la technologie CMOS est le facteur clé pour répondre à l'exigence de complexité toujours croissante de conceptions VLSI (pour « Very Large Scale Integration » ou intégration à très grande échelle) ajoutant toujours plus de puissance de calcul sur une puce. Afin de satisfaire aux contraintes de performances globales tout en réduisant l'échelle des dispositifs, les technologies de mémoire à grand débit sont devenues de plus en plus importantes. Classiquement, le SoC (pour « System-On-Chip » ou système sur puce) repose sur des SRAM afin de répondre à l'écart de débit/de performances entre les unités centrales (CPU pour « Central Processing Unit ») et la mémoire principale (DRAM). Néanmoins, la taille et la consommation de puissance des SRAM sont une préoccupation cruciale avec la croissance rapide des exigences en 3063828 2 termes de capacité des mémoires à grande bande passante. Les SRAM sont utilisées comme mémoire cache primaire dans presque toutes les sortes de systèmes de traitement. La limite de surface due à une médiocre densité matricielle et à une consommation de puissance de fuite des SRAM à grand débit 5 constitue un facteur limitant la réduction de l'empreinte silicium et du coût du système. Afin de réduire encore la surface et le coût des puces, les DRAM ont été envisagées à titre d'option alternative. Comparées aux SRAM, les DRAM sont meilleures en termes de densité de mémoire et de débit global. Néanmoins, 10 afin de mettre fortement à l'échelle les DRAM, une technologie et un procédé spécifiques sont utilisés, par exemple des transistors verticaux et condensateurs. Cela rend difficile et coûteux l'inclusion de DRAM dans des puces logiques. Une solution intermédiaire qui a été explorée est l'utilisation de DRAM embarquées (eDRAM) qui sont plus denses que les SRAM et relativement 15 plus faciles à fabriquer avec la technologie CMOS pour une technologie logique numérique, comme le divulgue par exemple le document Brain Ruth et al., « A 22 nm high performance embedded DRAM SoC technology featuring tri-gate transistors and MIMCAP COB », VLSI Technology (VLSIT), 2013 Symposium on. IEEE, 2013. Néanmoins, la structure de la DRAM de type 1T1C devient encore plus 20 difficile à mettre à l'échelle avec la technologie, spécifiquement en raison de difficultés de mise à l'échelle de la capacité. Afin de réduire le préjudice de débit en raison de contraintes de rafraîchissement, des condensateurs de capacité importante ayant néanmoins une faible fuite sont requis. Cela limite la mise à l'échelle des condensateurs des DRAM, car conformément à la feuille de route de 25 l'ITRS (« International Technology Roadmap for Semiconductors ») de 2009 à 2016, un condensateur voit sa capacité augmenter de 20 % alors que la technologie de transistor voit son échelle passer de 52 nm à 22 nm. On utilise diverses techniques, comme la ligne de mots négative et la grande épaisseur d'oxyde de grille des condensateurs, dans les DRAM pour réduire la fuite et 3063828 3 augmenter de ce fait le temps de rétention. Toutefois, un EOT (pour « Equivalent oxide thickness » ou épaisseur d'oxyde équivalent) de 0,3 nm est proposé par l'ITRS pour les condensateurs de DRAM, ce qui se traduit par une fuite de condensateur augmentée de façon conséquente. 5 Dans les eDRAM, la taille de condensateur est réduite aux dépens du temps de rétention afin de minimiser le coût du procédé et l'empreinte silicium. Une autre préoccupation critique, notamment pour les eDRAM, est que la fuite augmente de façon importante aux hautes températures, ce qui est souvent le cas pour les eDRAM en raison de la proximité étroite des 10 blocs de calculs intensifs comme les CPU (pour « Central Processing Unit » ou unité centrale)/GPU (pour « Graphics Processing Unit » ou unité de traitement graphique). Afin de mettre plus encore les dimensions à l'échelle, des technologies autres que CMOS ont été explorées. Un TFET a été proposé comme 15 solution possible pour réduire les fuites tout en ayant une variabilité d'échelle en tant que MOSFET. Le TFET fonctionne par effet tunnel de bande à bande et donc la pente sous le seuil (S) n'est pas limitée à 60 mWdec comme cela est le cas du CMOS. Des TFET fabriqués avec une S aussi faible que 30 mVidec ont déjà été mesurés. Le progrès apporté aux dispositifs TFET a encouragé la recherche sur les 20 circuits à TFET. Un comportement unidirectionnel et des propriétés de résistance différentielle négative (NDR pour « Negative Differential Resistance ») sont très prometteurs pour concevoir des circuits tout en répondant aux questions soulevées par les circuits et architectures CMOS classiques. Dans les documents Gupta Navneet et al., « Ultra-compact SRAM design using TFETs for low power 25 low voltage applications », 2016 IEEE International Symposium on Circuits and Systems (ISCAS. IEEE, 2016, et Costin Anghel et al., « 30 nm Tunnel FET with improved performance and reduce ambipolar current », IEEE Transactions on Electron Devices, vol. 58, Edition 6, juin 2011, des cellules SRAM à TFET compact et de fuite ultrafaible sont proposées en utilisant la propriété NDR des TFET. En 3063828 raison d'un comportement unidirectionnel des TFET, l'architecture de DRAM 1T1C classique ne peut pas fonctionner de manière similaire comme pour le CMOS. RESUME DE L'INVENTION Il existe un besoin de proposer une nouvelle architecture de 5 cellule de bit mémoire, ou verrou mémoire, qui puisse résoudre au moins certains des inconvénients des verrous mémoire décrits antérieurement, notamment qui ne soit pas négativement impactée par une augmentation significative de la fuite de condensateur et qui puisse être utilisée comme un verrou de type DRAM 1T1C. 10 L'invention propose ainsi un verrou mémoire comprenant au moins : un premier TFET ; un condensateur ; un noeud de stockage formé par la connexion d'une première 15 borne du condensateur à une première électrode du premier TFET correspondant à la source ou au drain du premier TFET; - un circuit de commande apte à fournir un premier potentiel électrique sur une seconde borne du condensateur, un deuxième potentiel électrique sur la grille du premier TFET et un troisième potentiel électrique sur 20 une seconde électrode du premier TFET correspondant au drain du premier TFET lorsque la première électrode du premier TFET correspond à la source du premier TFET, ou à la source du premier TFET lorsque la première électrode du premier TFET correspond au drain du premier TFET; dans lequel le circuit de commande est configuré pour fournir, 25 pendant une rétention d'un bit stocké dans le noeud de stockage, les premier, deuxième et troisième potentiels électriques avec des valeurs telles que : 3063828 - lorsque le bit stocké a une première valeur (basse, c'est-à-dire bit « 0 », ou haute, c'est-à-dire bit « 1 »), le premier TFET est polarisé en inverse dans un état dans lequel un courant de conduction est obtenu par effet tunnel de bande à bande dans le premier TFET avec une valeur plus élevée qu'un 5 courant de fuite du condensateur ; - lorsque le bit stocké a une seconde valeur différente de la première valeur (haute lorsque la première valeur est basse, ou basse lorsque la première valeur est haute), le premier TFET est polarisé en inverse avec un courant de blocage obtenu dans le premier TFET avec une valeur plus faible que 10 le courant de fuite du condensateur. Ce verrou mémoire forme un verrou mémoire de type DRAM 1T1C qui se comporte comme un verrou statique, sans contrainte de rafraîchissement. La suppression du rafraîchissement permet : - d'augmenter le débit du système embarquant des verrous 15 mémoire de l'invention (entre environ 10% et 15 %) ; - d'économiser du temps ; - de simplifier la commande des verrous mémoire ; - d'économiser de l'énergie. Un autre avantage de ce verrou mémoire est que le courant de 20 fuite du condensateur est utilisé pour maintenir la rétention d'un bit dans le noeud de stockage. Ainsi, le courant de fuite du condensateur est ici utile et non pas un inconvénient dans ce verrou mémoire. En conséquence, un condensateur de fine épaisseur d'oxyde équivalente (EOT pour « Equivalent-Oxide-Thickness ») de fuite plus grande que celle imposée par l'IRTS peut être utilisé, relâchant la 25 pression sur la technologie et permettant une mise à l'échelle au-delà de la prédiction de l'IRTS. Ce verrou mémoire peut être implémenté (sans s'y limiter) par l'utilisation de Si-TFET et condensateur MIM en utilisant un procédé FDSOI-CMOS de 28 nm qui permet une co-fabrication de CMOS et TFET. 3063828 6 De surcroît, en raison de l'absence de rafraîchissement, la quantité de capacité requise par noeud se réduit. Cela, rajouté à la fine EOT, réduit significativement la taille et le coût de la fabrication de condensateur. Ce verrou mémoire peut être conçu de diverses manières, de 5 telle sorte que : 1) la source du premier TFET soit connectée au condensateur et le drain du premier TFET soit connecté à une ligne de bits sur laquelle le troisième potentiel électrique est appliqué, ou 2) le drain du premier TFET soit connecté au condensateur et la 10 source du premier TFET soit connectée à la ligne de bits. Ces deux possibilités peuvent être réalisées en utilisant soit un n-TFET soit un p-TFET. Dans une première configuration, la première électrode du premier TFET correspond à la source du premier TFET lorsque le premier TFET est 15 un TFET de type n ou au drain du premier TFET lorsque le premier TFET est un TFET de type p. Dans ce cas : - lorsque la valeur du bit stocké est basse, le premier TFET est polarisé en inverse dans un état dans lequel un courant de conduction est obtenu par effet tunnel de bande à bande dans le premier TFET avec une valeur plus 20 élevée qu'un courant de fuite du condensateur lorsque le premier TFET est un TFET de type n, et le premier TFET est polarisé en inverse avec un courant de blocage obtenu dans le premier TFET avec une valeur plus faible que le courant de fuite du condensateur lorsque le premier TFET est un TFET de type p; - lorsque la valeur du bit stocké est haute, le premier TFET est 25 polarisé en inverse avec un courant de blocage obtenu dans le premier TFET avec une valeur plus faible que le courant de fuite du condensateur lorsque le premier TFET est un TFET de type n, et le premier TFET est polarisé en inverse dans un état dans lequel un courant de conduction est obtenu par effet tunnel de bande à 3063828 7 bande dans le premier TFET avec une valeur plus haute qu'un courant de fuite du condensateur lorsque le premier TFET est un TFET de type p. Dans une seconde configuration, la première électrode du premier TFET correspond au drain du premier TFET lorsque le premier TFET est un 5 TFET de type n ou à la source du premier TFET lorsque le premier TFET est un TFET de type p. Dans ce cas : - lorsque la valeur du bit stocké est haute, le premier TFET est polarisé en inverse dans un état dans lequel un courant de conduction est obtenu par effet tunnel de bande à bande dans le premier TFET avec une valeur plus 10 élevée qu'un courant de fuite du condensateur ; - lorsque la valeur du bit stocké est basse, le premier TFET est polarisé en inverse avec un courant de blocage obtenu dans le premier TFET avec une valeur plus faible que le courant de fuite du condensateur. Le circuit de commande peut être configure pour fournir, 15 pendant la rétention d'un bit stocké dans le noeud de stockage, les premier, deuxième et troisième potentiels électriques de telle sorte que la valeur absolue du premier potentiel électrique soit supérieure à la valeur absolue du troisième potentiel électrique, et que la valeur absolue du deuxième potentiel électrique soit supérieure à la valeur absolue du premier potentiel électrique. Par exemple, 20 le circuit de commande peut fournir trois ou quatre potentiels électriques différents pour effectuer la rétention d'un bit dans le verrou mémoire. Le circuit de commande peut être configuré pour fournir, pendant la rétention d'un bit stocké dans le noeud de stockage, les premier, deuxième et troisième potentiels électriques de telle sorte que la valeur absolue 25 du premier potentiel électrique soit égale à la valeur d'un potentiel électrique correspondant à un bit de valeur haute (bit « 1 »), et/ou que la valeur absolue du troisième potentiel électrique soit égale à la valeur d'un potentiel électrique correspondant à un bit de valeur basse (bit « 0 »). 3063828 8 Le circuit de commande peut être configuré pour fournir, pendant une écriture d'un bit dans le noeud de stockage, les premier, deuxième et troisième potentiels électriques de telle sorte que : - le premier potentiel électrique inclut une impulsion 5 d'écriture déclenchant l'écriture du bit dans le noeud de stockage, et la valeur du troisième potentiel électrique soit représentative de la valeur du bit à écrire ; - lorsque la valeur du bit à écrire est basse, le premier TFET soit polarisé en inverse dans un état dans lequel un courant de conduction est obtenu par émission thermoionique sur la barrière formée dans le premier TFET 10 pendant l'impulsion, déchargeant le noeud de stockage par le biais du premier TFET; - lorsque la valeur du bit à écrire est haute, le premier TFET soit polarisé en direct. Le verrou mémoire peut être tel que : 15 - pendant l'écriture d'un bit de valeur basse, la valeur absolue du deuxième potentiel électrique est supérieure à la valeur absolue du troisième potentiel électrique, la valeur absolue du premier potentiel électrique pendant l'impulsion d'écriture est égale ou supérieure à la valeur absolue du deuxième potentiel électrique, et la valeur absolue du premier potentiel électrique avant et 20 après l'impulsion d'écriture est comprise entre les valeurs absolues des deuxième et troisième potentiels électriques, et - pendant l'écriture d'un bit de valeur haute, la valeur absolue du troisième potentiel électrique est égale ou supérieure à la valeur absolue du deuxième potentiel électrique, et la valeur absolue du premier potentiel 25 électrique pendant l'impulsion d'écriture est égale ou supérieure à la valeur absolue du deuxième potentiel électrique, et la valeur absolue du premier potentiel électrique avant et après l'impulsion d'écriture est inférieure aux valeurs absolues des deuxième et troisième potentiels électriques. 3063828 9 Le circuit de commande peut être configuré pour fournir, pendant l'écriture d'un bit dans le noeud de stockage, les premier et troisième potentiels électriques de telle sorte que : - pendant l'écriture d'un bit de valeur basse, la valeur absolue 5 du troisième potentiel électrique soit égale à la valeur du potentiel électrique correspondant au bit de valeur basse, et/ou - la valeur absolue du premier potentiel électrique avant et après l'impulsion d'écriture soit égale à la valeur du potentiel électrique correspondant à un bit de valeur haute. 10 Le verrou mémoire peut comprendre en outre une ligne de bits connectée à une seconde électrode du premier TFET, et dans lequel le circuit de commande est configuré pour appliquer, pendant une lecture d'un bit stocké dans le noeud de stockage, un potentiel électrique de pré-charge sur la ligne de bits puis une tension d'impulsion sur la grille du premier TFET de telle sorte que la 15 valeur du potentiel électrique sur la ligne de bits baisse pendant l'impulsion seulement si la valeur du bit stocké est basse. Le verrou mémoire peut comprendre en outre un second TFET ayant sa grille connectée au noeud de stockage. Le verrou mémoire peut comprendre en outre : 20 - une ligne de mots connectée à la grille du premier TFET et à une première électrode du second TFET, la première électrode du second TFET étant la source du second TFET lorsque le second TFET est un TFET de type n ou le drain du second TFET lorsque le second TFET est un TFET de type p, - une ligne de bits d'écriture connectée à une seconde 25 électrode du premier TFET, - une ligne de bits de lecture connectée à une seconde électrode du second TFET, et dans lequel le circuit de commande est configuré pour appliquer, pendant une lecture d'un bit stocké dans le noeud de stockage, une 3063828 10 impulsion de lecture sur la ligne de mots de telle sorte que la valeur d'un potentiel électrique sur la ligne de bits de lecture baisse pendant l'impulsion seulement si la valeur de bit stocké est haute. L'invention se rapporte également à un réseau de verrous 5 DRAM, comprenant : - plusieurs verrous mémoire tels que divulgués précédemment et agencés selon un réseau de plusieurs rangées et plusieurs colonnes ; - plusieurs lignes de mots, chacune étant connectée à la grille du premier TFET de chacun des verrous mémoire appartenant à une même 10 rangée du réseau ; - plusieurs lignes de masse virtuelle, chacune étant connectée à la seconde borne du condensateur de chacun des verrous mémoire appartenant à une même rangée du réseau ; et dans lequel : 15 - chaque ligne de bits est connectée à chacun des verrous mémoire appartenant à une même colonne du réseau ; - le circuit de commande est commun à tous les verrous mémoire du réseau de verrous DRAM et configuré pour fournir les potentiels électriques auxdits verrous mémoire par le biais des lignes de bits, des lignes de 20 mots et des lignes de masse virtuelle. Le circuit de commande peut être configuré pour réaliser une opération d'écriture collectivement pour une rangée de verrous mémoire du réseau de telle sorte que : - la valeur absolue d'un potentiel électrique appliqué sur la 25 ligne de mots connectée aux verrous mémoire de ladite une rangée de verrous mémoire soit supérieure à la valeur absolue d'un potentiel électrique appliqué sur les lignes de mots connectées aux autres verrous mémoire, puis 3063828 11 - les valeurs absolues des potentiels électriques appliqués sur toutes les lignes de bits soient fixées selon les valeurs des bits à écrire dans ladite une rangée de verrous mémoire, puis - une impulsion d'écriture est appliquée sur la ligne de masse 5 virtuelle connectée aux verrous mémoire de ladite une rangée de verrous mémoire. Le circuit de commande peut être configuré pour réaliser une opération de lecture collectivement pour une rangée de verrous mémoire du réseau de telle sorte que : 10 - la valeur absolue des potentiels électriques appliqués sur toutes les lignes de mots soit basse, puis - des potentiels électriques de pré-charge soient appliqués sur toutes les lignes de bits, puis - une impulsion de lecture soit appliquée sur la ligne de mots 15 connectée aux verrous mémoire de ladite une rangée de verrous mémoire. L'invention se rapporte également à un réseau de verrous SRAM, comprenant : - plusieurs verrous mémoire tels que revendiqués précédemment et agencés selon un réseau de plusieurs rangées et plusieurs 20 colonnes ; - plusieurs lignes de mots, chacune étant connectée à la grille du premier TFET et à la première électrode du second TFET de chacun des verrous mémoire appartenant à une même rangée du réseau ; - plusieurs lignes de masse virtuelle, chacune étant connectée 25 à la seconde borne du condensateur de chacun des verrous mémoire appartenant à une même rangée du réseau ; et dans lequel : 3063828 12 - chaque ligne de bits de lecture et chaque ligne de bits d'écriture sont connectées à chacun des verrous mémoire appartenant à une même colonne du réseau ; - le circuit de commande est commun à tous les verrous 5 mémoire du réseau de verrous SRAM et configuré pour apporter les potentiels électriques auxdits verrous mémoire par le biais des lignes de bits de lecture, des lignes de bits d'écriture, des lignes de mots et des lignes de masse virtuelle. Le circuit de commande peut être configuré pour réaliser une opération d'écriture collectivement pour une rangée de verrous mémoire du 10 réseau de telle sorte que : - la valeur absolue d'un potentiel électrique appliqué sur la ligne de mots connectée aux verrous mémoire de ladite une rangée de verrous mémoire soit supérieure à la valeur absolue d'un potentiel électrique appliqué sur les lignes de mots connectées aux autres verrous mémoire, puis 15 - les valeurs absolues des potentiels électriques appliqués sur toutes les lignes de bits d'écriture soient fixées selon les valeurs des bits à écrire dans ladite une rangée de verrous mémoire, puis - une impulsion d'écriture soit appliquée sur la ligne de masse virtuelle connectée aux verrous mémoire de ladite une rangée de verrous 20 mémoire. Le circuit de commande peut être configuré pour réaliser une opération de lecture collectivement pour une rangée de verrous mémoire du réseau de telle sorte que : - la valeur absolue des potentiels électriques appliqués sur 25 toutes les lignes de mots soit haute, puis - une impulsion de lecture soit appliquée sur la ligne de mots connectée aux verrous mémoire de ladite une rangée de verrous mémoire. L'invention se rapporte également à une bascule bistable comprenant au moins : 3063828 13 - des premier et second verrous mémoire tels que décrits ci-dessus ; - un premier inverseur ayant une entrée formant l'entrée de la bascule bistable et une sortie connectée au noeud de stockage du premier verrou ; 5 - un second inverseur ayant une entrée connectée au noeud de stockage du premier verrou et une sortie connectée au noeud de stockage du second verrou. BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention 10 ressortiront plus clairement à a lecture de la description ci-après, faite en référence aux dessins annexés, sur lesquels : - la figure 1 montre la caractéristique lo(Vos) d'un n-TFET polarisé en inverse, pour différentes valeurs de VGs ; - les figures 2a à 2c montrent symboliquement les différents 15 comportements d'un TFET polarisé en inverse ; - la figure 3 montre un verrou mémoire 1T1C selon un mode de réalisation particulier de l'invention ; - la figure 4 montre un réseau de verrous DRAM 1T1C selon un mode de réalisation particulier de l'invention ; 20 - la figure 5 montre des formes d'onde obtenues pendant une opération d'écriture dans un verrou mémoire 1T1C selon l'invention ; - la figure 6 montre des formes d'onde obtenues pendant une opération de lecture dans un verrou mémoire 1T1C selon l'invention ; - la figure 7 montre un verrou mémoire 2T1C selon un mode 25 de réalisation particulier de l'invention ; - la figure 8 montre un réseau de verrous SRAM 2T1C selon un mode de réalisation particulier de l'invention ; 3063828 14 - la figure 9 montre des formes d'onde obtenues pendant une opération d'écriture dans un verrou mémoire 2T1C selon l'invention ; - la figure 10 montre des formes d'onde obtenues pendant une opération de lecture dans un verrou mémoire 2T1C selon l'invention ; 5 - la figure 11 montre schématiquement un réseau de verrous selon l'invention ; - la figure 12 montre schématiquement une bascule bistable incluant des verrous mémoire selon l'invention. Des parties identiques, similaires ou équivalentes des 10 différentes figures décrites ci-dessous présentent les mêmes références numériques à des fins de clarté entre les différentes figures. Les différentes parties montrées sur les figures ne sont pas nécessairement tracées à l'échelle, de manière à rendre les figures plus lisibles. Il ne faut pas comprendre que les différentes 15 possibilités (alternatives et modes de réalisation) s'excluent mutuellement, celles-ci pouvant donc être combinées les unes avec les autres. DESCRIPTION DETAILLEE DE MODES DE REALISATION PARTICULIERS Les TFET sont des jonctions à grille p-i-n polarisées en inverse qui fonctionnent par effet tunnel, où le potentiel électrostatique de la région intrinsèque est commandé par un contact de grille. Les TFET utilisés dans les 20 verrous mémoire SRAM décrits ci-dessous sont calibrés et conçus sur des données similaires à celles divulguées dans le document C. ANGFIEL et al., « 30- nm Tunnel FET with improved performance and reduce ambipolar current », IEEE Transactions on Electron Devices, 2011. Par exemple : 25 - les TFET sont construits en utilisant des espaceurs à faible permittivité diélectrique k (Si02) et un diélectrique de grille à forte permittivité diélectrique (Hf02) ; 3063828 15 - les longueurs de grille et des espaceurs sont chacune de 30 nm ; - l'épaisseur physique du diélectrique de grille est de 3 nm ; - l'épaisseur du film de silicium (tSi) utilisé pour former les 5 régions de source, de drain et de canal est de 4 nm. La figure 1 montre la caractéristique 10(V05) d'un n-TFET polarisé en inverse, pour différentes valeurs de VGs : VGs = 1 V pour la courbe 10, VGs = 0,75 V pour la courbe 12, VGs = 0,5 V pour la courbe 14 et VGs = 0,25 V pour la courbe 16. Pour cette caractéristique, trois régions correspondant à trois 10 comportements différents du TFET obtenu pour différentes plages de valeurs de Vps peuvent être distinguées comme suit : - Région I, qui est qualifiée de « bosse » (pour « hump »), dans laquelle un courant de conduction 1Hump est obtenu dans le TFET par effet tunnel de bande à bande (le mécanisme d'injection de charge correspondant à L'effet 15 tunnel de bande à bande est symboliquement montré sur la figure 2a) ; - Région II, qui est qualifiée de « région de courant plat », dans laquelle le courant de conduction obtenu dans la région I n'est plus obtenu en raison des bandes non chevauchantes (comme montré symboliquement sur la figure 2b). Seul un courant de blocage 'OFF est obtenu dans cette région ; 20 - Région III, qui est qualifiée d'« activation p-i-n », dans laquelle le mécanisme d'injection de charge est dominé par l'émission thermoionique sur la barrière, créant un courant appelé IThermionic comme montré symboliquement sur la figure 2c. Dans cette région III, le TFET a un comportement similaire à un court-circuit. 25 Pour la région 111, la caractéristique de sortie polarisée en inverse est qualifiée de « unidirectionnelle » en raison du fait que la grille perd la commande sur le TFET pour des tensions de drain négatives élevées. Un verrou mémoire 1T1C TFET 100 selon un mode de réalisation particulier est montré sur la figure 3 et décrit ci-dessous. 3063828 16 Le verrou 100 comprend un TFET 102, ici un n-TFET, et un condensateur 104. Le TFET 102 forme un transistor d'accès du verrou 100, et est par exemple un Si-TFET. Par exemple, le condensateur 104 peut être un condensateur à tranchée ou un condensateur MIM (Métal-Isolant-Métal). La 5 source du TFET 102 est connectée à une première borne 106 du condensateur 104, cette connexion formant un noeud de stockage 108 du verrou 100. Une seconde borne 110 du condensateur 104 est connectée à une ligne de masse virtuelle 112 du verrou 100. Le verrou 100, qui est destiné à être utilisé dans un réseau de 10 verrous mémoire, comprend également une ligne de bits 114 connectée au drain du TFET 102 et une ligne de mots 116 connectée à la grille du TFET 102. La ligne de bits 114, la ligne de masse virtuelle 112 et la ligne de mots 116 peuvent être réalisées dans un niveau de métal agencé au-dessus de la zone active du TFET du verrou 100. 15 Le verrou 100 comprend également un circuit de commande 101 (non montré sur la figure 3) configuré pour fournir des tensions, ou des potentiels électriques, d'alimentation sur la ligne de masse virtuelle 112, la ligne de bits 114 et la ligne de mots 116. Un exemple d'un réseau de verrous DRAM 1000 est montré sur 20 la figure 4. Le réseau de verrous 1000 comprend n rangées et m colonnes de n x m verrous 100.11 à 100.nm. Sur la figure 4, seuls quatre verrous 100, référencés 100.11 à 100.22, sont montrés. Des mots de données sont ici stockés horizontalement, chacun dans une rangée de verrous 100. Chaque ligne de mots 116 est connectée aux verrous 100 25 agencés sur la même rangée du réseau 1000. La ligne de mots référencée 116.x est ainsi connectée aux grilles des TFET 102.x1 à 102.xm appartenant à la Xième rangée du réseau 1000. Sur la figure 4, seules deux lignes de mots 116.1 (connectée aux grilles des TFET 102.11 et 102.12) et 116.2 (connectée aux grilles des TFET 102.21 et 102.22) sont montrées. De manière similaire aux 3063828 17 lignes de mots 116, chaque ligne de masse virtuelle 112 est connectée aux verrous 100 agencés sur la même rangée du réseau. Sur la figure 4, seules deux lignes de masse virtuelle 112.1 (connectée aux condensateurs 104.11 et 104.12) et 112.2 (connectée aux condensateurs 104.21 et 104.22) sont montrées. 5 Chaque ligne de bits 114 est acheminée verticalement, c'est-à- dire connectée à tous les verrous 100 agencés dans une même colonne du réseau 1000. Sur la figure 4, seules deux lignes de bits 114.1 (connectée au drain des TFET 102.11 et 102.21) et 114.2 (connectée au drain des TFET 102.12 et 102.22) sont montrées. 10 Les différents modes de fonctionnement (rétention, écriture et lecture) du verrou mémoire 100 sont décrits ci-dessous. Les éléments du verrou mémoire 100 sont conçus pour que pendant un mode de rétention, ou mode de stockage, du verrou 100, à savoir lorsqu'une valeur d'un bit est mémorisée et gardée dans le verrou mémoire 100, 15 loFF (courant de blocage du TFET 102) > ILEAKCap (la tension VG5 appliquée sur le TFET 102 est ici égale à 20 1V, ce qui permet d'avoir un courant IHump important), le verrou 100 maintient le potentiel électrique sur le noeud de stockage 108 à 0 V, ou plus généralement à la valeur du potentiel électrique appliqué sur la ligne de bits 114, stockant un bit logique « 0 » de façon statique. Lorsqu'un bit logique « 1 » est stocké sur le noeud de 25 stockage 108, la tension aux bornes du condensateur 104 est égale à 0V et le TFET 102 est polarisé en inverse avec Vos = -0,5 V. Le comportement du TFET 102 correspond à la région Il divulguée antérieurement. Le noeud de stockage 108 tend à se décharger en raison du courant 10f F à travers le TFET 102 alors que ILEAKCap tend à charger le noeud de stockage 108 dès que la valeur du potentiel 3063828 19 électrique sur le noeud de stockage 108 vient en dessous de la valeur du potentiel électrique sur la ligne de masse virtuelle 112 (par exemple 0,5 V). Puisque !OFF initialement stocké dans le noeud de stockage 108. 3063828 22 Une opération de lecture est réalisée en abaissant les valeurs sur toutes les lignes de mots 116 pour toutes les rangées de verrous 100. Toutes les lignes de bits 114 sont alors pré-chargées à 0,5 V. La valeur sur la ligne de mots 116 de la rangée de verrous 100 destinés à être lus est ensuite élevée à 1 V. 5 Pendant l'opération de lecture, les potentiels électriques appliqués sur toutes les lignes de masse virtuelle 112 du réseau sont par exemple égaux à 0,5 V. Des formes d'onde d'opération de lecture sont montrées sur la figure 6 pour lire « 0 » et « 1 ». La référence 30 désigne le signal appliqué sur la ligne de mots 116 de la rangée de verrous 100 à lire. Les références 32 et 34 10 désignent les potentiels électriques obtenus sur la ligne de bits 114 et dans le noeud de stockage 108 respectivement, pendant une opération de lecture d'un verrou dans lequel un bit « 0» est stocké. Les références 36 et 38 désignent les potentiels électriques obtenus sur la ligne de bits 114 et dans le noeud de stockage 108 respectivement, pendant une opération de lecture d'un verrou dans 15 lequel un bit « 1 » est stocké. Si un bit « 1 » est stocké dans le verrou de lecture 100, la ligne de bits 114 connectée au verrou reste sur la valeur pré-chargée de 0,5 V, alors que la valeur du potentiel électrique sur la ligne de bits 114 se décharge si un bit « 0» est stocké dans ce verrou. Comme le montre la courbe 34, l'opération de 20 lecture change la valeur du potentiel électrique dans le noeud de stockage 108 dans lequel un «0 » est stocké. Par conséquent, après une opération de lecture, une opération d'écriture différée peut être réalisée afin de réécrire les valeurs préalablement stockées dans les verrous. Pendant la lecture d'un bit « 0 » stocké dans le noeud de 25 stockage 108, la décharge de la ligne de bits 114 se produit en raison du partage de charge entre la capacité formée par la ligne de bits 114 et le condensateur 104 connectés au noeud de stockage 108. Contrairement à un DRAM CMOS classique dans lequel la valeur de la capacité connectée au noeud de stockage 108 dépend de la fuite à travers le transistor d'accès/le condensateur et la contrainte de 3063828 23 temps de rétention, la contrainte de valeur de condensateur dans le verrou 100 est relaxée et une valeur de capacité, formée par le condensateur 104, égale à la capacité de la ligne de bits 114 est mise en oeuvre afin d'obtenir, par exemple une décharge de 0,25 V, ou plus généralement une décharge suffisante, sur la ligne de 5 bits 114 par un partage de charge après l'activation de l'opération de lecture par élévation de la ligne de mots 116. Cela permet de réduire la valeur du condensateur 104. Pendant des opérations de lecture et d'écriture, les rangées non sélectionnées de verrous du réseau 1000 ont des noeuds de stockage flottants car 10 les TFET 102 dans ces verrous sont bloqués avec une tension de ligne de mots égale à 0 V. Une fois que l'accès (lecture ou écriture) est fini, le 0V (« 0» logique) est retenu/rétabli par le TFET 102, alors qu'une valeur de « 1 » logique, par exemple 0,5 V, est toujours rétablie par le courant de fuite I -LEAKCap du condensateur 104 comme expliqué précédemment pour le mode de rétention. 15 Une mémoire DRAM peut être mise en oeuvre avec plusieurs réseaux 1000 de verrous mémoire 100. Une telle mémoire peut comprendre plusieurs sous-blocs mis en oeuvre en utilisant les réseaux de verrous. Les lignes de bits, lignes de mots et lignes de masse virtuelle sont propres à chaque sous-bloc qui peut avoir une sortie multiplexée. La sortie de la mémoire peut être 20 placée sur des lignes de bits globales pendant une lecture qui sont communes pour un banc de mémoires complet. Les pilotes de ligne de mots et décodeur de colonne destinés à sélectionner la sortie multiplexée peuvent être placés sur les côtés partagés entre deux sous-blocs sur les deux côtés du pilote. Puisqu'une rangée entière est sélectionnée, elle fonctionne comme une logique de pilotage 25 de ligne de mots distribuée. Pour une opération d'écriture, une forte capacité sur les masses virtuelles doit être pulsée. Cela peut être réalisé par un grand pilote partagé qui peut être placé en haut et en bas des réseaux, et pourrait également être partagé pour des blocs au-dessus et en dessous du pilote en utilisant des multiplexeurs de portes de transmission pour la sélection. Il existe un seul pilote 3063828 24 partagé qui peut piloter n'importe quelle rangée soit en dessus soit en dessous, selon l'accès sélectionné à travers les portes de transmission. Cela est réalisé pour réduire la surface et la consommation de puissance de fuite de la périphérie. Des pilotes de ligne de mots double peuvent être mis en oeuvre avec un pas de 5 deux rangées de verrous. La DRAM proposée peut être utilisée pour mettre en oeuvre des mémoires DDR (pour « Dual-Data Rate » ou débit de données double) pour des puces autonomes ou des DRAM embarquées. Dans le cas d'une implémentation DDR, en raison de la suppression de rafraîchissement, on peut gagner 3,8 % et 10 7,8 % de débit comparé à une DRAM CMOS standard (c'est-à-dire en supposant un préjudice minimal en raison du rafraîchissement) pour moins de 85 °C et plus de 85 °C, respectivement. Dans un système d'exécution effectif, la perte due à des cycles de rafraîchissement, qui interrompent le trafic d'exécution sur le DDR, peut aboutir à une perte de débit significativement plus élevée. 15 Un verrou mémoire 2T1C TFET 200 selon un mode de réalisation particulier est montré sur la figure 7 et décrit ci-dessous. De manière similaire au verrou mémoire 100 décrit précédemment, le verrou mémoire 200 comprend le TFET 102, nommé ici premier TFET 102, le condensateur 104, la ligne de masse virtuelle 112 et la ligne 20 de mots 116. Le drain du premier TFET 102 est connecté à une ligne de bits d'écriture 202. Le verrou 200 comprend également un second TFET 204. La grille du second TFET 204 est connectée au noeud de stockage 108. La source du second TFET 204 est connectée à la ligne de mots 116 et le drain du second TFET 204 est connecté à une ligne de bits de lecture 206. 25 Le verrou 200 comprend également le circuit de commande 101 (non montré sur la figure 7) configuré pour appliquer des potentiels électriques sur la ligne de masse virtuelle 112, la ligne de bits d'écriture 202, la ligne de bits de lecture 206 et la ligne de mots 116. 3063828 25 Un exemple d'un réseau de verrous SRAM 2T1C 2000 est montré sur la figure 8. Le réseau de verrous 2000 comprend n rangées et m colonnes de n x m verrous 200.11 à 200.nm. Sur la figure 8, seuls quatre verrous 200, référencés 200.11 à 200.22, sont montrés. Des mots de données 5 sont ici stockés horizontalement, chacun dans une rangée de verrous 200. Chaque ligne de mots 116 est connectée à des verrous 200 agencés sur la même rangée du réseau 2000. La ligne de mots référencée 116.x est ainsi connectée aux grilles des premiers TFET 102.x1 à 102.xm et aux sources des seconds TFET 204.x1 à 204.xm appartenant à la xième ligne. Sur la figure 8, 10 seules deux lignes de mots 116.1 (connectée aux grilles des premiers TFET 102.11 et 102.12 et aux sources des seconds TFET 204.11 et 204.12) et 116.2 (connectée aux grilles des premiers TFET 102.21 et 102.22 et aux sources des seconds TFET 204.21 et 204.22) sont montrées. De façon similaire aux lignes de mots 116, chaque ligne de masse virtuelle 112 est connectée aux verrous 200 agencés sur la 15 même rangée. Sur la figure 8, seules deux lignes de masse virtuelle 112.1 (connectée aux condensateurs 104.11 et 104.12) et 112.2 (connectée aux condensateurs 104.21 et 104.22) sont montrées. Chaque ligne de bits d'écriture 202 et chaque ligne de bits de lecture 206 sont acheminées verticalement, à savoir connectée à tous les 20 verrous 200 agencés dans une même colonne du réseau 2000. Sur la figure 8, seules deux lignes de bits d'écriture 202.1 (connectée au drain des premiers TFET 102.11 et 102.21) et 202.2 (connectée au drain des premiers TFET 102.12 et 102.22), et deux lignes de bits de lecture 206.1 (connectée au drain des seconds TFET 204.11 et 204.21) et 206.2 (connectée au drain des seconds TFET 204.12 et 25 204.22) sont montrées. On décrit ci-dessous les différents modes de fonctionnement (rétention, écriture et lecture) du verrou 200. Dans ce verrou 200, un verrou statique est mis en oeuvre en utilisant une propriété NDR de fuite du premier TFET 102 et du condensateur 104 3063828 26 de façon similaire au verrou mémoire 100 divulgué précédemment. Avec la condition que 'OFF (courant de blocage du TFET 102) REVENDICATIONS1. Verrou mémoire (100, 200) comprenant au moins : - un premier TFET (102) ; - un condensateur (104) ; - un noeud de stockage (108) formé par la connexion d'une première borne (106) du condensateur (104) à une première électrode du premier TFET (102) correspondant à la source ou au drain du premier TFET; - un circuit de commande (101) apte à fournir un premier potentiel électrique sur une seconde borne (110) du condensateur (104), un deuxième potentiel électrique sur la grille du premier TFET (102) et un troisième potentiel électrique sur une seconde électrode du premier TFET (102) correspondant au drain du premier TFET lorsque la première électrode du premier TFET correspond à la source du premier TFET ou à la source du premier TFET lorsque la première électrode du premier TFET correspond au drain du premier TFET; dans lequel le circuit de commande (101) est configure pour fournir, pendant une rétention d'un bit stocké dans le noeud de stockage (108), les premier, deuxième et troisième potentiels électriques avec des valeurs telles que : - lorsque le bit stocké a une première valeur, le premier TFET (102) est polarisé en inverse dans un état dans lequel un courant de conduction est obtenu par effet tunnel de bande à bande dans le premier TFET (102) avec une valeur plus élevée qu'un courant de fuite du condensateur (104) ; - lorsque le bit stocké a une seconde valeur différente de la première valeur, le premier TFET (102) est polarisé en inverse avec un courant de blocage obtenu dans le premier TFET (102) avec une valeur plus faible que le courant de fuite du condensateur (104). 3063828 34 2. Verrou mémoire (100, 200) selon la revendication 1, dans lequel la première électrode du premier TFET correspond à la source du premier TFET lorsque le premier TFET est un TFET de type n ou au drain du premier TFET lorsque le premier TFET est un TFET de type p, et dans lequel le circuit de 5 commande (101) est configuré pour fournir les premier, deuxième et troisième potentiels électriques avec des valeurs telles que : - lorsque la valeur du bit stocké est basse, le premier TFET est polarisé en inverse dans un état dans lequel un courant de conduction est obtenu par effet tunnel de bande à bande dans le premier TFET avec une valeur plus 10 élevée qu'un courant de fuite du condensateur lorsque le premier TFET est un TFET de type n, et le premier TFET est polarisé en inverse avec un courant de blocage obtenu dans le premier TFET avec une valeur plus faible que le courant de fuite du condensateur lorsque le premier TFET est un TFET de type p ; - lorsque la valeur du bit stocké est haute, le premier TFET est 15 polarisé en inverse avec un courant de blocage obtenu dans le premier TFET avec une valeur plus faible que le courant de fuite du condensateur lorsque le premier TFET est un TFET de type n, et le premier TFET est polarisé en inverse dans un état dans lequel un courant de conduction est obtenu par effet tunnel de bande à bande dans le premier TFET avec une valeur plus haute qu'un courant de fuite du 20 condensateur lorsque le premier TFET est un TFET de type p. 3. Verrou mémoire (100, 200) selon l'une des revendications précédentes, dans lequel le circuit de commande (101) est configuré pour fournir, pendant la rétention d'un bit stocké dans le noeud de stockage (108), les premier, 2 5 deuxième et troisième potentiels électriques de telle sorte que la valeur absolue du premier potentiel électrique soit supérieure à la valeur absolue du troisième potentiel électrique, et que la valeur absolue du deuxième potentiel électrique soit supérieure à la valeur absolue du premier potentiel électrique. 3063828 35 4. Verrou mémoire (100, 200) selon l'une des revendications précédentes, dans lequel le circuit de commande (101) est configuré pour fournir, pendant la rétention d'un bit stocké dans le noeud de stockage (108), les premier, deuxième et troisième potentiels électriques de telle sorte que la valeur absolue 5 du premier potentiel électrique soit égale à la valeur d'un potentiel électrique correspondant à un bit de valeur haute, et/ou que la valeur absolue du troisième potentiel électrique soit égale à la valeur d'un potentiel électrique correspondant à un bit de valeur basse. 10 5. Verrou mémoire (100, 200) selon l'une des revendications précédentes, dans lequel le circuit de commande (101) est configuré pour fournir, pendant une écriture d'un bit dans le noeud de stockage (108), les premier, deuxième et troisième potentiels électriques de telle sorte que : - le premier potentiel électrique inclut une impulsion 15 d'écriture déclenchant l'écriture du bit dans le noeud de stockage (108), et la valeur du troisième potentiel électrique soit représentative de la valeur du bit à écrire ; - lorsque la valeur du bit à écrire est basse, le premier TFET (102) soit polarisé en inverse dans un état dans lequel un courant de 20 conduction est obtenu par émission thermoionique sur la barrière formée dans le premier TFET (102) pendant l'impulsion, déchargeant le noeud de stockage (108) par le biais du premier TFET (102) ; - lorsque la valeur du bit à écrire est haute, le premier TFET (102) soit polarisé en direct. 25 6. Verrou mémoire (100, 200) selon la revendication 5, dans lequel : - pendant l'écriture d'un bit de valeur basse, la valeur absolue du deuxième potentiel électrique est supérieure à la valeur absolue du troisième 3063828 36 potentiel électrique, la valeur absolue du premier potentiel électrique pendant l'impulsion d'écriture est égale ou supérieure à la valeur absolue du deuxième potentiel électrique, et la valeur absolue du premier potentiel électrique avant et après l'impulsion d'écriture est comprise entre les valeurs absolues des deuxième 5 et troisième potentiels électriques, et - pendant l'écriture d'un bit de valeur haute, la valeur absolue du troisième potentiel électrique est égale ou supérieure à la valeur absolue du deuxième potentiel électrique, et la valeur absolue du premier potentiel électrique pendant l'impulsion d'écriture est égale ou supérieure à la valeur 10 absolue du deuxième potentiel électrique, et la valeur absolue du premier potentiel électrique avant et après l'impulsion d'écriture est inférieure aux valeurs absolues des deuxième et troisième potentiels électriques. 7. Verrou mémoire (100, 200) selon l'une des revendications 15 5 ou 6, dans lequel le circuit de commande (101) est configuré pour fournir, pendant l'écriture d'un bit dans le noeud de stockage (108), les premier et troisième potentiels électriques de telle sorte que : - pendant l'écriture d'un bit de valeur basse, la valeur absolue du troisième potentiel électrique soit égale à la valeur du potentiel électrique 20 correspondant au bit de valeur basse, et/ou - la valeur absolue du premier potentiel électrique avant et après l'impulsion d'écriture soit égale à la valeur du potentiel électrique correspondant à un bit de valeur haute. 25 8. Verrou mémoire (100) selon l'une des revendications 5 à 7, comprenant en outre une ligne de bits (114) connectée à une seconde électrode du premier TFET (102), et dans lequel le circuit de commande (101) est configuré pour appliquer, pendant une lecture d'un bit stocké dans le noeud de stockage (108), un potentiel électrique de pré-charge sur la ligne de bits (114) 3063828 37 puis une tension d'impulsion sur la grille du premier TFET (102) de telle sorte que la valeur du potentiel électrique sur la ligne de bits (114) baisse pendant l'impulsion seulement si la valeur du bit stocké est basse. 5 9. Verrou mémoire (100, 200) selon l'une des revendications 1 à 7, comprenant en outre un second TFET (204) ayant sa grille connectée au noeud de stockage. 10. Verrou mémoire (200) selon la revendication 9, 10 comprenant en outre : - une ligne de mots (116) connectée à la grille du premier TFET (102) et à une première électrode du second TFET (204), la première électrode du second TFET (204) étant la source du second TFET lorsque le second TFET est un TFET de type n ou le drain du second TFET lorsque le second TFET est 15 un TFET de type p, - une ligne de bits d'écriture (202) connectée à une seconde électrode du premier TFET (102), une ligne de bits de lecture (206) connectée à une seconde électrode du second TFET (204), 20 et dans lequel le circuit de commande (101) est configuré pour appliquer, pendant une lecture d'un bit stocké dans le noeud de stockage (108), une impulsion de lecture sur la ligne de mots (116) de telle sorte que la valeur d'un potentiel électrique sur la ligne de bits de lecture (206) baisse pendant l'impulsion seulement si la valeur du bit stocké est haute. 25 11. Réseau de verrous DRAM (1000) comprenant : - plusieurs verrous mémoire (100) selon la revendication 8 et agencés selon un réseau de plusieurs rangées et plusieurs colonnes ; 3063828 38 - plusieurs lignes de mots (116), chacune étant connectée à la grille du premier TFET (102) de chacun des verrous mémoire (100) appartenant à une même rangée du réseau ; - plusieurs lignes de masse virtuelle (112), chacune étant 5 connectée à la seconde borne (110) du condensateur (104) de chacun des verrous mémoire (100) appartenant à une même rangée du réseau ; et dans lequel : - chaque ligne de bits (114) est connectée à chacun des verrous mémoire (100) appartenant à une même colonne du réseau ; 10 - le circuit de commande (101) est commun à tous les verrous mémoire (100) du réseau de verrous DRAM (1000) et configure pour fournir les potentiels électriques auxdits verrous mémoire (100) par le biais des lignes de bits (114), des lignes de mots (116) et des lignes de masse virtuelle (112). 15 12. Réseau de verrous DRAM (1000) selon la revendication 11, dans lequel le circuit de commande (101) est configuré pour réaliser une opération d'écriture collectivement pour une rangée de verrous mémoire (100) du réseau de telle sorte que : - la valeur absolue d'un potentiel électrique appliqué sur la 20 ligne de mots (116) connectée aux verrous mémoire (100) de ladite une rangée de verrous mémoire (100) soit supérieure à la valeur absolue d'un potentiel électrique appliqué sur les lignes de mots (116) connectées aux autres verrous mémoire (100), puis - les valeurs absolues des potentiels électriques appliqués sur 25 toutes les lignes de bits (114) soient fixées selon les valeurs de bits à écrire dans ladite une rangée de verrous mémoire (100), puis - une impulsion d'écriture soit appliquée sur la ligne de masse virtuelle (112) connectée aux verrous mémoire (100) de ladite une rangée de verrous mémoire (100). 3063828 39 13. Réseau de verrous DRAM (1000) selon l'une des revendications 11 ou 12, dans lequel le circuit de commande (101) est configure pour réaliser une opération de lecture collectivement pour une rangée de verrous mémoire (100) du réseau de telle sorte que : 5 - la valeur absolue des potentiels électriques appliqués sur toutes les lignes de mots (116) soit basse, puis - des potentiels électriques de pré-charge soient appliqués sur toutes les lignes de bits (114), puis - une impulsion de lecture soit appliquée sur la ligne de 10 mots (116) connectée aux verrous mémoire (100) de ladite une rangée de verrous mémoire (100). 14. Réseau de verrous SRAM (2000), comprenant : - plusieurs verrous mémoire (200) selon la revendication 10 et 15 agencés selon un réseau de plusieurs rangées et plusieurs colonnes ; - plusieurs lignes de mots (116), chacune étant connectée à la grille du premier TFET (102) et à la première électrode du second TFET (204) de chacun des verrous mémoire (200) appartenant à une même rangée du réseau ; - plusieurs lignes de masse virtuelle (112), chacune étant 20 connectée à la seconde borne (110) du condensateur (104) de chacun des verrous mémoire (100) appartenant à une même rangée du réseau ; et dans lequel : chaque ligne de bits de lecture (206) et chaque ligne de bits d'écriture (202) sont connectées à chacun des verrous mémoire (200) 25 appartenant à une même colonne du réseau ; - le circuit de commande (101) est commun à tous les verrous mémoire (200) du réseau de verrous SRAM (2000) et configure pour apporter les potentiels électriques auxdits verrous mémoire (200) par le biais des lignes de 3063828 40 bits de lecture (206), des lignes de bits d'écriture (202), des lignes de mots (116) et des lignes de masse virtuelle (112). 15. Réseau de verrous SRAM (2000) selon la revendication 14, 5 dans lequel le circuit de commande (101) est configuré pour réaliser une opération d'écriture collectivement pour une rangée de verrous mémoire (200) du réseau de telle sorte que : - la valeur absolue d'un potentiel électrique appliqué sur la ligne de mots (116) connectée aux verrous mémoire (200) de ladite une rangée 10 de verrous mémoire (200) soit supérieure à la valeur absolue d'un potentiel électrique appliqué sur les lignes de mots (116) connectées aux autres verrous mémoire (200), puis - les valeurs absolues des potentiels électriques appliqués sur toutes les lignes de bits d'écriture (202) soient fixées selon les valeurs de bits à 15 écrire dans ladite une rangée de verrous mémoire (200), puis une impulsion d'écriture soit appliquée sur la ligne de masse virtuelle (112) connectée aux verrous mémoire (200) de ladite une rangée de verrous mémoire (200). 20 16. Réseau de verrous SRAM (2000) selon l'une des revendications 14 ou 15, dans lequel le circuit de commande (101) est configuré pour réaliser une opération de lecture collectivement pour une rangée de verrous mémoire (200) du réseau de telle sorte que : - la valeur absolue des potentiels électriques appliqués sur 25 toutes les lignes de mots (116) soit haute, puis - une impulsion de lecture soit appliquée sur la ligne de mots (116) connectée aux verrous mémoire (200) de ladite une rangée de verrous mémoire (200). 3063828 41 17. Bascule bistable (3000) comprenant au moins : - des premier et second verrous mémoire (100.1, 100.2) selon l'une des revendications précédentes 1 à 7; - un premier inverseur ayant une entrée formant l'entrée de la 5 bascule bistable (3000) et une sortie connectée au noeud de stockage (108.1) du premier verrou (100.1) ; - un second inverseur ayant une entrée connectée au noeud de stockage (108.1) du premier verrou (100.1) et une sortie connectée au noeud de stockage (108.2) du second verrou (100.2). 10