Brevet FR3064111A1 — publié le 20180921

B15687 - DD17642VR - 16-R000-0234 1 PROCEDE DE FABRICATION SIMULTANEE DE DIFFERENTS TRANSISTORS Domaine La présente demande concerne la fabrication de puces électroniques, et plus particulièrement la fabrication simultanée, sur une même puce, de transistors fonctionnant à des 5 tensions différentes. Exposé de l'art antérieur Dans une même puce, on souhaite pouvoir faire cohabiter différents types de transistors pouvant fonctionner avec des tensions d'alimentation différentes. Ces transistors peuvent par 10 exemple être des transistors dits basse tension (LV), des transistors dits moyenne tension (1\d-n et des transistors dits haute tension (HV). Chaque type de transistor a un isolant de grille qui lui est propre et dont les caractéristiques doivent être optimisées pour son fonctionnement. 15 Les performances et la fiabilité de ces composants dépendent fortement des caractéristiques de leurs isolants de grille. Cependant, les procédés utilisés pour réaliser des isolants de grille optimisés pour différents types de transistors dans une même puce posent divers problèmes de mise en oeuvre. On 20 souhaite donc prévoir un procédé permettant de réaliser dans une même puce différents types de transistors. 3064111 B15687 - DD17642VR - 16-R000-0234 2 On souhaite également réaliser ces divers transistors en un minimum d'étapes. Résumé Ainsi, un mode de réalisation prévoit un procédé de fabrication de premiers, deuxièmes et troisièmes transistors de types différents dans et sur des premières, deuxièmes et troisièmes zones semiconductrices d'un circuit intégré, comprenant les étapes suivantes : a) déposer une première couche de diélectrique et une première couche de silicium polycristallin sur les troisièmes zones ; b) déposer une seconde couche de diélectrique sur les deuxièmes zones ; c) déposer une couche d'interface sur les premières zones ; d) déposer une couche de matériau à forte permittivité puis une couche de matériau métallique sur les premières et secondes zones ; e) déposer une seconde couche de silicium polycristallin sur les premières, deuxièmes et troisièmes zones ; f) définir les grilles des transistors dans les troisièmes zones ; et g) définir les grilles des transistors dans les premières et deuxièmes zones. Selon un mode de réalisation, l'étape f) comprend : 20 graver jusqu'à la première couche de diélectrique dans les troisièmes zones de manière à définir des grilles ; et former des premiers espaceurs. Selon un mode de réalisation, l'étape g) comprend : graver jusqu'au matériau semiconducteur des premières et deuxièmes 25 zones de manière à définir des grilles ; et former des seconds espaceurs. Selon un mode de réalisation, l'épaisseur de la première couche de silicium polycristallin est comprise entre 10 et 40 rua. Selon un mode de réalisation, l'épaisseur de la seconde 30 couche de silicium polycristallin est comprise entre 40 et 60 rua. Selon un mode de réalisation, les première et seconde couches de diélectrique sont en oxyde de silicium. Selon un mode de réalisation, la couche d'interface est en oxynitrure de silicium. 3064111 B15687 - DD17642VR - 16-R000-0234 3 Selon un mode de réalisation, l'épaisseur de la couche d'interface est comprise entre 0,8 et 1,5 nia. Selon un mode de réalisation, le matériau à forte permittivité est du Hf02. 5 Selon un mode de réalisation, l'épaisseur du matériau à forte permittivité est comprise entre 1,5 et 3 nia. Selon un mode de réalisation, dans lequel le matériau métallique est du nitrure de titane. Selon un mode de réalisation, l'épaisseur de la couche 10 de matériau métallique est comprise entre 3 et 10 nia. Selon un mode de réalisation, chaque premier espaceur comprend un espaceur d'oxyde de silicium et un espaceur de nitrure de silicium. Brève description des dessins 15 Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures LA à 1F qui illustrent des étapes successives d'un mode de réalisation d'un procédé de fabrication simultanée de différents types de transistors. Description détaillée De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les différents masques utilisés au cours de la fabrication ne sont ni décrits ni représentés. De même, les diverses étapes de pré-implantation (LDD) et d'implantation de source et de drain ne sont ni décrites ni représentées. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position relative, tels que le terme "supérieur", il est fait référence à la position des éléments concernés dans les figures. Sauf précision contraire, 3064111 B15687 - DD17642VR - 16-R000-0234 4 l'expression "approximativement" signifie à 10 % près, de préférence à 5 % près. Les figures LA à 1F illustrent un mode de réalisation d'un procédé de fabrication simultanée de trois transistors de 5 différents types sur un substrat 2, par exemple un substrat de silicium. Les trois transistors sont formés dans des zones séparées par des tranchées isolantes 3 dites STI (de l'anglais "Shallow Trench Isolation"). Un transistor, dit basse tension adapté à des tensions d'alimentation faibles, par exemple 10 d'approximativement 0,9 -V, est formé dans une zone LV. Un transistor, dit moyenne tension adapté à des tensions d'alimentation moyennes, par exemple d'approximativement 1,8 V, est formé dans une zone MV. Un transistor, dit haute tension adapté à des tensions d'alimentation élevées, par exemple 15 d'approximativement 5 V, est formé dans une zone HV. Bien qu'un seul transistor de chaque type soit représenté, le procédé permet bien évidemment la fabrication simultanée de multiples transistors de ces trois types. D'autres composants seront également généralement formés en d'autres emplacements dans et sur le 20 substrat. La figure LA illustre le résultat d'une étape initiale. Cette étape initiale est effectuée sur une structure de type silicium sur isolant ou SOI (de l'anglais Silicon On Insulator). Les transistors des zones LV et MV sont formés sur et dans des 25 portions de la couche mince de silicium sur isolant. Dans la zone HV, où sera formé le transistor haute tension, la couche mince de silicium sur isolant et la couche d'isolant ont été éliminées et on a procédé à une croissance épitaxiale de silicium, de sorte que le transistor formé dans la zone HV est en fait un transistor 30 sur substrat massif. La couche d'isolant de la structure SOI est désignée par la référence 11, et les portions de la couche mince de silicium sont désignées par la référence 12. Les tranchées isolantes STI 3 ont ensuite été formées entre les différentes zones LV, MV et HV. Au niveau de la zone HV, une implantation a 3064111 B15687 - DD17642VR - 16-R000-0234 5 été réalisée pour optimiser le dopage de la région 14 correspondante. Au cours de cette étape initiale, les trois zones LV, MV-, et HV sont recouvertes d'une couche d'isolant 16, par exemple 5 de l'oxyde de silicium, et d'une couche de silicium. polycristallin 18. A l'étape illustrée en figure 1B, les couches 16 et 18 sont retirées des zones LV et MV par exemple par photolithographie. Ainsi, la couche isolante 16 est maintenue 10 seulement dans la zone HV où sera situé le transistor haute tension dont elle constituera l'isolant de grille. Cette couche d'isolant de grille 16 est protégée pendant toute la suite du procédé par la présence de la couche de silicium polycristallin 18 et n'est donc pas affectée par les divers traitements destinés à la 15 formation des transistors LV et MV. Les zones LV, MV et HV sont ensuite recouvertes d'une couche 20 de diélectrique, par exemple de l'oxyde de silicium. A l'étape illustrée en figure 1C, la couche 20 d'oxyde de silicium est retirée des zones LV et HV et n'est maintenue que 20 dans la zone MV. Une couche d'interface 21 est formée sur la zone LV. Les zones LV, MV et HV sont recouvertes d'une couche 22 de matériau à haute permittivité, ou "high K", et la couche 22 est recouverte d'une couche 24 d'un matériau métallique. La couche 20 d'oxyde de silicium et la couche 22 de 25 matériau à haute permittivité formeront l'isolant de grille du transistor moyenne tension qui sera formé en zone MV. La couche 21 d'interface et la couche 22 de matériau à haute permittivité formeront l'isolant de grille du transistor basse tension qui sera formé en zone LV. 30 La couche de diélectrique 16, par exemple en oxyde de silicium, a une épaisseur par exemple comprise entre 5 et 20 nm, par exemple 15 nia. La couche de diélectrique 20, par exemple en oxyde de silicium, a une épaisseur comprise entre 2 et 8 nia, par exemple 4 nia. La couche d'interface 21, par exemple en oxynitrure de silicium obtenu par oxynitruration thermique du silicium 12 de 3064111 B15687 - DD17642VR - 16-R000-0234 6 la zone LV, a une épaisseur comprise entre 0,6 et 1,5 nia, par exemple 1 rua. La couche 22 de matériau à haute permittivité, par exemple du Hf02, a une épaisseur comprise entre 1,5 et 3 nia, par exemple 2 nia. La couche 24 de matériau métallique, par exemple en 5 nitrure de titane, a une épaisseur comprise entre 3 et 10 nia, par exemple 5 nia. Ainsi, à la fin de l'étape de la figure 1C, tous les isolants de grille des trois types de transistors ont été formés. Des grilles ainsi que des espaceurs seront formés au cours des 10 étapes illustrées dans les figures 1D à 1F. A l'étape illustrée en figure 1D, les couches 22 et 24 de matériau à haute permittivité et de matériau métallique sont retirées de la zone HV, l'une après l'autre ou simultanément. Une couche 26 de silicium polycristallin et une couche 28 de 15 diélectrique sont formées sur l'ensemble des zones LV, MV et HV. La couche 28 est par exemple en oxyde de silicium. Comme cela a été indiqué précédemment, la présence de la couche 18 de silicium polycristallin forme une protection pour la couche 16 d'isolant de grille du transistor haute tension, en 20 particulier lors du retrait des couches 22 et 24 de matériau à haute permittivité et de matériau métallique de la zone HV. Cela permet de maintenir les performances et la fiabilité du transistor haute tension qui sera formé en zone HV. Cela permet également de réaliser le transistor HV sur substrat massif alors que les 25 transistors LV et MV sont sur une structure de type SOI. En effet, alors que le travail de sortie de la couche 24 de matériau métallique est choisi pour ajuster les tensions de seuil des transistors LV et MV sur structure de type SOI, cette couche 24 n'est pas, le plus souvent, adaptée à la réalisation d'un 30 transistor sur substrat massif. Un conducteur de grille en silicium polycristallin permet alors d'ajuster la tension de seuil du transistor HV indépendamment des transistors LV et MV. A l'étape illustrée en figure 1E, des portions de la zone HV sont creusées jusqu'à la couche 16 d'oxyde de silicium, 35 de manière à définir une grille de transistor composée des couches 3064111 B15687 - DD17642VR - 16-R000-0234 7 de silicium polycristallin 18 et 26, surmontée de la couche d'oxyde de silicium 28. Des espaceurs sont formées sur les flancs de la grille du transistor haute tension. Ces espaceurs sont par exemple des espaceurs 30 en oxyde de silicium et des espaceurs 32 5 en nitrure de silicium recouvrant les espaceurs 30. A l'étape de la figure 1F, des portions des zones LV et MV sont creusées jusqu'à la portion de silicium 12, de manière à définir une grille dans chaque zone LV et MV. L'isolant de grille de la zone LV est composé de la couche d'interface 21 et de la 10 couche de matériau à haute permittivité 22. La grille conductrice de la zone LV est composée de la couche de matériau métallique 24 et de la couche de silicium polycristallin 26, et est surmontée de la couche d'oxyde de silicium 28. L'isolant de grille de la zone MV est composé de la couche d'oxyde de silicium 20 et de la 15 couche de matériau à haute permittivité 22. La grille conductrice de la zone MV est composée de la couche de matériau métallique 24 et de la couche de silicium polycristallin 26, et est surmontée de la couche d'oxyde de silicium 28. Des espaceurs 34 sont formés sur les flancs des grilles des transistors basse et moyenne 20 tension ainsi que sur les flancs des espaceurs du transistor haute tension. Ces espaceurs 34 sont par exemple en nitrure de silicium. L'épaisseur de la couche de silicium polycristallin 26 est choisie en fonction de la hauteur de grille souhaitée pour les transistors basse et moyenne tension. La hauteur de grille 25 est en particulier choisie pour que les implantations des zones de source et drain ne pénètrent pas dans la région de canal sous la grille. L'épaisseur de la couche de silicium polycristallin 26 est par exemple comprise entre 40 et 60 nia, par exemple 43 nia. La largeur des espaceurs du transistor haute tension est un paramètre 30 qui contribue à fixer la tension d'alimentation à laquelle peut fonctionner le transistor. La hauteur de grille du transistor haute tension, dont dépend la largeur de ses espaceurs, dépend des épaisseurs des couches de silicium polycristallin 18 et 26. L'épaisseur de la couche 18, comprise par exemple entre 10 et 40 35 nia, permet de sélectionner une hauteur de grille propre à 3064111 B15687 - DD17642VR - 16-R000-0234 8 permettre la formation d'espaceurs de largeur souhaitée spécifiquement pour ce transistor HV et indépendamment des transistors LV et MV. L'épaisseur totale des couches 18 et 26 est également choisie en fonction de la profondeur d'implantation 5 souhaitée pour les zones de source et de drain du transistor HV. La grille du transistor de la zone LV a une longueur comprise par exemple entre 25 et 30 nia, par exemple 28 nia. La grille du transistor de la zone MV a une longueur comprise par exemple entre 125 et 175 nia, par exemple 150 nia. La grille du 10 transistor de la zone HV a une longueur comprise par exemple entre 450 et 550 nia, par exemple 500 nia. Des ouvertures 38 sont creusées dans la couche d'isolant de grille 16 du transistor haute tension. Ces ouvertures 38 sont faites de manière à permettre le contact avec les zones de source 15 et de drain du transistor haute tension formées dans la région 14 du substrat 2. Les différentes étapes du procédé de fabrication ont laissé un artefact 40 sur la tranchée isolante 3 séparant la zone HV des zones LV et MV. Cet artefact est composé de diverses couches 20 formées au cours du procédé de fabrication, par exemple les couches de silicium polycristallin 26 et 18, ainsi que des espaceurs 30, 32, et 34. Cet artefact n'est pas utilisé d'un point de vue électrique. Cependant, cet artefact peut par exemple être utile lors du dépôt d'une couche de protection, non représentée, 25 recouvrant entièrement les transistors, pour aider à l'aplanissement de cette couche de protection. Après l'étape illustrée en figure 1F, les étapes classiques de formation de transistors sont effectuées. Ces étapes comprenent par exemple une implantation, une croissance par 30 épitaxie du silicium, une siliciuration et la formation de contacts. Un avantage de ce mode de réalisation est qu'il permet de fabriquer, côte à côte, différents types de transistors, particulièrement des transistors haute tension dont la grille 35 comprend une épaisseur de silicium polycristallin supérieure à 3064111 B15687 - DD17642VR - 16-R000-0234 9 celle des autres transistors, en ne rajoutant que peu d'étapes dans le procédé de fabrication. Ce mode de réalisation permet également de supprimer la couche 22 de matériau à haute permittivité et la couche 24 de matériau métallique dans la zone 5 HV sans affecter la couche 16 d'oxyde de silicium formant l'isolant de grille. En plus de la co-intégration de transistors LV et MV ayant des isolants de grille différents, ce mode de réalisation permet donc : 10 - d'assurer que l'isolant de grille des transistors HV n'est pas affecté par les dépôts suivants ; - de co-intégrer des transistors comprenant une couche de matériau à haute permittivité et une couche de matériau métallique avec des transistors dont le conducteur de grille 15 est uniquement constitué de silicium polycristallin. Ceci facilite en particulier la co-intégration de transistors sur structure de type SOI et de transistors sur substrat massif. En effet, ces deux types de transistors requièrent des grilles à travaux de sortie différents ; et 20 - de co-intégrer des transistors basse tension et des transistors haute tension ayant des hauteurs de grille supérieures à celle des transistors basse tension. Ceci permet une augmentation de la profondeur d'implantation et une augmentation de la taille des espaceurs des transistors haute tension. 25 Ainsi, le mode de réalisation présenté ici propose des moyens d'optimiser les performances d'un transistor haute tension et de le co-intégrer avec des transistors basse et moyenne tension, dont la fabrication est fortement interdépendante (seule l'épaisseur d'isolant de grille les différencie). 30 Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les transistors décrits comme étant formés sur SOI peuvent aussi être des transistors formés sur silicium massif. De plus, il est possible de fabriquer des transistors basse tension et des transistors haute tension seuls, 35 c'est-à-dire sans fabriquer de transistor moyenne tension. REVENDICATIONS1. Procédé de fabrication de premiers, deuxièmes et troisièmes transistors de types différents dans et sur des premières (LV), deuxièmes (MV) et troisièmes (HV) zones semiconductrices d'un circuit intégré, comprenant les étapes suivantes : a) déposer une première couche de diélectrique (16) et une première couche de silicium polycristallin (18) sur les troisièmes zones (HV) ; b) déposer une seconde couche de diélectrique (20) sur 10 les deuxièmes zones wm ; c) déposer une couche d'interface (21) sur les premières zones (LV) ; d) déposer une couche de matériau à forte permittivité (22) puis une couche de matériau métallique (24) sur les premières 15 et secondes zones (LV, MV) ; e) déposer une seconde couche de silicium polycristallin (26) sur les premières, deuxièmes et troisièmes zones (LV, MV, HV) ; f) définir les grilles des transistors dans les 20 troisièmes zones (HV) ; et g) définir les grilles des transistors dans les premières et deuxièmes zones (LV, MV). 2. Procédé de fabrication selon la revendication 1, dans lequel l'étape f) comprend : 25 graver jusqu'à la première couche de diélectrique (16) dans les troisièmes zones (HV) de manière à définir des grilles ; et former des premiers espaceurs (30, 32). 3. Procédé de fabrication selon la revendication 1 ou 30 2, dans lequel l'étape g) comprend : graver jusqu'au matériau semiconducteur (12) des premières et deuxièmes zones (LV, MV) de manière à définir des grilles ; et former des seconds espaceurs (34). 3064111 B15687 - DD17642VR - 16-R000-0234 11 4. Procédé de fabrication selon l'une quelconque des revendications 1 à 3, dans lequel l'épaisseur de la première couche de silicium polycristallin (18) est comprise entre 10 et 40 rua. 5 5. Procédé de fabrication selon l'une quelconque des revendications 1 à 4, dans lequel l'épaisseur de la seconde couche de silicium polycristallin (26) est comprise entre 40 et 60 nia. 6. Procédé de fabrication selon l'une quelconque des revendications 1 à 5, dans lequel les première et seconde couches 10 de diélectrique (16, 20) sont en oxyde de silicium. 7. Procédé de fabrication selon l'une quelconque des revendications 1 à 6, dans lequel la couche d'interface (21) est en oxynitrure de silicium. 8. Procédé de fabrication selon la revendication 7, dans 15 lequel l'épaisseur de la couche d'interface (21) est comprise entre 0,6 et 1,5 nia. 9. Procédé de fabrication selon l'une quelconque des revendications 1 à 8, dans lequel le matériau à forte permittivité (22) est du Hf02. 20 10. Procédé de fabrication selon l'une quelconque des revendications 1 à 9, dans lequel l'épaisseur du matériau à forte permittivité (22) est comprise entre 1,5 et 3 nia. 11. Procédé de fabrication selon l'une quelconque des revendications 1 à 10, dans lequel le matériau métallique (24) 25 est du nitrure de titane. 12. Procédé de fabrication selon la revendication 11, dans lequel l'épaisseur de la couche de matériau métallique (24) est comprise entre 3 et 10 nia. 13. Procédé de fabrication selon l'une quelconque des 30 revendications 1 à 12, dans lequel chaque premier espaceur (30, 32) comprend un espaceur d'oxyde de silicium (30) et un espaceur de nitrure de silicium (32).