Brevet FR3064816A1 — publié le 20181005

B15679 - 16-GR3-0693 1 PROCEDE DE FABRICATION DE LIGNE DE TRANSISTORS MOS Domaine La présente demande concerne un procédé de fabrication de transistors à grille entourante et plus particulièrement un procédé de fabrication d'une ligne de transistors à grille 5 entourante. Exposé de l'art antérieur Un transistor MOS à grille entourante est un transistor MOS dont la région de canal est entourée d'une couche d'un isolant de grille puis d'une couche conductrice. La région de canal d'un 10 transistor de ce type est donc pleinement utilisée. On connaît divers procédés de fabrication de transistors MOS à grille entourante de divers types. Ces procédés nécessitent généralement un grand nombre d'étapes pour la fabrication des transistors et des zones isolantes entre transistors ou groupes 15 de transistors. On propose donc ici un procédé de fabrication d'une ligne de transistors MOS à grille entourante minimisant son nombre d'étapes de fabrication. Résumé 20 Ainsi, un mode de réalisation prévoit un procédé de fabrication de transistors MOS disposés en ligne comprenant les étapes successives suivantes : a) réaliser au moins une bande en 3064816 B15679 - 16-GR3-0693 2 un matériau semiconducteur au-dessus d'un substrat et parallèlement à celui-ci ; b) recouvrir des portions longitudinales de même longueur de ladite bande de grilles sacrificielles en un matériau isolant, ces grilles étant 5 espacées ; c) doper les portions non recouvertes de ladite bande ; d) déposer une couche isolante puis une couche d'un matériau temporaire sur la structure obtenue ; e) laisser en place certaines grilles sacrificielles et réaliser à la place des autres les grilles des transistors en déposant successivement un isolant 10 de grille et un conducteur de grille ; et f) remplacer le matériau temporaire par un matériau conducteur constituant les électrodes de drain et de source des transistors. Selon un mode de réalisation, les grilles sacrificielles ont des hauteurs différentes. 15 Selon un mode de réalisation, les grilles sacrificielles de hauteurs différentes sont formées par des lithographies successives. Selon un mode de réalisation, les grilles sacrificielles de hauteurs différentes sont formées par photolithographie en 20 utilisant des doses différentes d'exposition à un faisceau. Selon un mode de réalisation, l'étape c) comprend les étapes successives suivantes : retirer les portions non entourées de ladite bande ; et faire croître par épitaxie à partir desdites portions des excroissances en un matériau semiconducteur dopé. 25 Selon un mode de réalisation, le procédé comprend en outre, entre les étapes b) et c), une étape g) de formation d'espaceurs protégeant les faces latérales des grilles sacrificielles. Selon un mode de réalisation, les grilles sacrificielles 30 laissées en place sont protégées par des masques. Selon un mode de réalisation, les grilles sacrificielles ont une largeur comprise entre 2 et 50 nm et sont espacées d'un pas inférieur à 100 nm. Selon un mode de réalisation, le substrat est en 35 silicium massif. 3064816 B15679 - 16-GR3-0693 3 Selon un mode de réalisation, le substrat est une couche de silicium sur oxyde. Selon un mode de réalisation, ladite bande est une ailette. Selon un mode de réalisation, ladite bande comprend au moins un fil suspendu. Selon un mode de réalisation, les grilles sacrificielles sont formées à partir d'hydrogénosilsesquioxane. Selon un mode de réalisation, l'isolant de grille est 10 en oxyde d'hafnium, et le conducteur de grille et ledit matériau conducteur sont en tungstène. Un autre mode de réalisation prévoit des transistors MOS disposés en ligne dont les grilles sont formées par des portions couvertes d'un matériau isolant de grille et d'un métal d'une 15 bande en un matériau semiconducteur et dont les drains et les sources sont formées par des portions dopées de ladite bande commune, des couches de matériau isolant recouvrant des portions non dopées de ladite bande commune isolant électriquement des transistors ou des groupes de transistors en série entre eux. 20 Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : 25 les figures LA à 1N illustrent des étapes successives d'un mode de réalisation d'un procédé de fabrication d'une ligne de transistors à grille entourante ; la figure 2 illustrent un mode de réalisation d'une ligne de transistors à grille entourante ; 30 les figures 3A à 3D illustrent des étapes d'une variante de réalisation du procédé des figures LA à 1N ; les figures 4A à 4C illustrent des étapes d'une autre variante de réalisation du procédé des figures LA à 1N ; et la figure 5 illustre une étape d'une mode de réalisation 35 d'un transistor de type FinEET. 3064816 B15679 - 16-GR3-0693 4 Description détaillée De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de 5 réalisation décrits ont été représentés et sont détaillés. Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position, tel que les termes "haut", "au-dessus", "inférieur", "supérieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence à l'orientation des éléments dans les figures. Sauf précision contraire, l'expression "de l'ordre de" signifie à 10 % près, de préférence à 5 % près. Les figures lA à 1N illustrent les étapes d'un mode de réalisation d'un procédé de fabrication d'une ligne de transistors MOS à grille entourante. Ce procédé va être décrit dans le cas de la fabrication de transistors MOS à canal N mais peut également s'appliquer à la fabrication de transistors MOS à canal P. A l'étape de la figure 1A, on a déposé sur un substrat semiconducteur 1 des couches monocristallines successives 3, 5, 7 et 9. Le substrat 1 est par exemple en silicium. Les couches 3 et 7 sont en un même matériau et les couches 5 et 9 sont aussi en un même matériau mais différent de celui des couches 3 et 7. Le matériau des couches 3 et 7 est sélectivement gravable par rapport à celui des couches 5 et 9. Les couches 3 et 7 sont par exemple en silicium-germanium comprenant par exemple 70 % de silicium et de 30 % de germanium. Les couches 5 et 9 sont par exemple en silicium intrinsèque ou faiblement dopé de type P. A titre de variante, les couches 5 et 9 pourraient être faiblement dopées de type N. Les couches 3 et 7 sont par exemple de même épaisseur, par exemple comprise entre 5 et 10 nia. Les couches 5 et 9 sont de même épaisseur, par exemple comprise entre 5 et 20 nia, par exemple entre 3 et 7 nia. A titre de variante, les couches 3 et 7 pourraient être en silicium et les couches 5 et 9 pourraient être en silicium-germanium faiblement dopé. 3064816 B15679 - 16-GR3-0693 5 Les couches 3, 5, 7 et 9 sont gravées de façon à former en vue de dessus une bande 11 reliée à chacune de ses extrémités à des plots 13A et 13B par exemple de forme rectangulaire ou carrée. Les plots 13A et 13B sont plus larges que la bande 11. La 5 bande 11 a par exemple une largeur comprise par exemple entre 5 et 50 nia, de l'ordre de 25 nia et une longueur comprise par exemple entre 50 et 500 nia, de l'ordre de 300 nia. A l'étape de la figure 1B, les couches 3 et 7 sont sélectivement gravées par rapport aux couches 5 et 9. Les couches 10 5 et 9 forment ainsi des nano-f ils ou nano-rubans suspendus 15A et 15B, désignés par les fils 15A et 15B dans la suite de la description. Les couches 3 et 7 sont gravées par exemple par gravure humide. Les dimensions des plots 13A et 13B sont adaptées à ce que des portions aA, 3B, 7A et 7B des couches 3 et 7 subsistent 15 au centre de ces plots après gravure. Les portions aA, 3B, 7A et 7B forment un support pour les fils 15A et 15B. Les plots 13A et 13B ont par exemple des côtés de dimensions comprises entre 100 et 200 nia, de l'ordre de 150 nia. Un avantage de ce procédé est de permettre la création 20 de nano-f ils présentant une forte résistance mécanique et dont la longueur peut aller jusqu'à 1 gm. De plus, il est possible de créer des chaines de nano-fils en formant plusieurs structures, comme celle présentée en figure LA, reliées deux à deux par un plot commun. 25 Il est clair pour l'homme de l'art qu'il est possible avec ce procédé de produire un seul ou plus de deux fils semiconducteurs suspendus les uns au-dessus des autres. Pour des raisons de simplification des figures, les plots 13A et 13B ne sont pas représentés en figures 1C à 1N. 30 A l'étape de la figure 1C, on a entouré des portions des fils 15A et 15B, destinées à devenir des régions de canal, de grilles sacrificielles isolantes 17. Les grilles sacrificielles 17 sont des plaques verticales en un matériau isolant électriquement, par exemple en oxyde de silicium. Les grilles sacrificielles 17 recouvrent des portions de même longueur des 3064816 B15679 - 16-GR3-0693 6 fils 15A et 15B et sont espacées d'un pas constant p. Le pas p est par exemple inférieur à 100 nia. Les grilles sacrificielles ont une largeur par exemple comprise entre 2 et 50 nia, de l'ordre de 10 nia et une hauteur comprise entre 100 et 250 nia, de l'ordre 5 de 200 nia. Pour réaliser les grilles sacrificielles 17, une couche d'une résine photosensible et/ou sensible à un faisceau d'électrons est déposée sur la structure de la figure 1B. On choisit une résine qui, une fois irradiée, se transforme en un 10 matériau isolant, comme par exemple de l'hydrogénosilsesquioxane (HSQ) qui se transforme en oxyde de silicium une fois irradiée. La résine est irradiée par exemple par un faisceau d'électrons ou par un faisceau ultraviolet suivant le motif voulu, selon des lignes perpendiculaires aux lignes de transistors en cours de 15 fabrication. La résine non transformée est ensuite éliminée par gravure sélective pour ne laisser que les motifs apparents. A l'étape de la figure 1D, on dépose de façon conforme une couche isolante 19 sur la structure. La couche 19 se dépose sur les parois horizontales et verticales des grilles 20 sacrificielles 17, entoure les portions apparentes des fils 15A et 15B et comble les espaces entre ces fils. La couche 19 est par exemple en nitrure de silicium. La couche 19 a une épaisseur comprise par exemple entre 1 et 20 nia, de l'ordre de 5 nia. Les parties verticales de la couche 19 revêtant les parois verticales 25 des grilles sacrificielles 17 constituent des espaceurs 21. A l'étape de la figure 1E, on grave successivement par des procédés sélectifs de gravure anisotrope verticale : - les portions de la couche 19 reposant sur la paroi supérieure des grilles sacrificielles 17 et sur la face supérieure 30 accessible du fil 15A ; - les portions découvertes du fil 15A ; et - les portions de couche 19 présentes sur la face supérieure accessible du fil 15B, une portion supérieure des fils 15B étant éventuellement gravée au cours de ces étapes. 3064816 B15679 - 16-GR3-0693 7 Pour un nombre plus élevé de fils suspendus il faudra répéter ces opérations jusqu'à ce qu'il ne reste qu'un seul fil apparent. Dans le cas où on n'utilise qu'un seul fil suspendu, ce fil peut être gravé partiellement. 5 A l'étape de la figure 1F, on fait croître par épitaxie sélective des excroissances semiconductrices dopées 23. Les excroissances 23 croissent à partir des faces supérieures accessibles des fils 15B et des faces latérales accessibles des portions des fils 15A, et s'étendent entre des espaceurs 21 10 opposés. Les excroissances 23 sont dopées de type N, dans le cas de transistor à canal N et sont par exemple en silicium dopé au phosphore. Dans le cas de transistor à canal P, les excroissances 23 sont dopées de type P et sont par exemple en silicium-germanium dopé au bore. Les excroissances 23 formeront les régions de drains 15 et de sources des transistors en cours de fabrication. A l'étape de la figure 1G, une couche d'arrêt de gravure 25 est déposée de façon conforme sur la structure. La couche 25 est par exemple en nitrure de silicium et a une épaisseur comprise entre 1 et 20 rua, de l'ordre de 5 nm. 20 A l'étape de la figure 1H, la structure est totalement recouverte d'une couche 27 d'un matériau temporaire, par exemple en silicium polycristallin qui remplit les vides existants dans la structure. La structure est ensuite aplanie par exemple par un procédé de polissage mécano-chimique (CMP) jusqu'à la couche 25 d'arrêt de gravure 25. Des portions de la couche d'arrêt de gravure 25 positionnées sur l'extrémité haute des grilles sacrificielles sont gravées et les parties supérieures des grilles sacrificielles sont rendues accessibles. A l'étape de la figure 1I, certaines grilles 30 sacrificielles 17 sont retirées et d'autres sont laissées en place. Les grilles sacrificielles 17 laissées en place permettront d'isoler électriquement entre eux des transistors ou groupes de transistors d'une même ligne. Les grilles sacrificielles 17 à laisser en place ont été recouvertes de masques protecteurs 29. 35 Le matériau des grilles sacrificielles 17 est sélectivement 3064816 B15679 - 16-GR3-0693 8 gravable par rapport au matériau constituant les masques 29. Les masques 29 empêchent ainsi une gravure non désirée des grilles sacrificielles qu'ils recouvrent. Les masques 29 sont par exemple en nitrure de silicium. Les grilles sacrificielles 17 retirées le 5 sont par exemple par gravure humide, par de l'acide fluorhydrique. Une fois l'opération de gravure des grilles sacrificielles terminée, les masques 29 sont retirés par gravure sélective. A titre de variante, les masques 29 peuvent rester en place. A titre de variante, des portions inférieures du 10 matériau des grilles sacrificielles pourraient être laissées sous les fils inférieurs des transistors en cours de formation afin d'isoler le futur conducteur de grille du substrat. A l'étape de la figure 1J, on procède à un dépôt conforme sur toute la structure d'une couche 31 d'un isolant de grille. La 15 couche 31 entoure les portions des fils 15A et 15B et recouvre les parois horizontales et verticales de la structure. L'isolant de grille 31 est de préférence un matériau à forte permittivité, par exemple de l'oxyde d'hafnium de permittivité comprise entre 25 et 40. La couche 31 d'isolant de grille a par exemple une 20 épaisseur inférieure à 3 nia. A l'étape de la figure 1K, une couche conductrice 35 est déposée sur la structure de façon conforme pour remplir les vides existants dans la structure. De façon classique, le dépôt de la couche conductrice 35 est précédé du dépôt d'une couche 25 d'adhérence 33. La couche conductrice remplit entièrement l'espace laissé par les grilles sacrificielles 17. La couche conductrice 35 est par exemple une couche métallique, par exemple en tungstène. La couche 35 forme les conducteurs de grille des transistors en cours de fabrication. La couche d'adhérence 33 est 30 par exemple en nitrure de titane. A l'étape de la figure 1L, les portions de la couche d'isolant de grille 31, de la couche d'adhérence 33 et de la couche conductrice 35 reposant sur la face supérieure de la structure de la figure 1I sont gravées, par exemple par CMP. Ainsi 3064816 B15679 - 16-GR3-0693 9 les extrémités hautes des grilles sacrificielles 17 laissées en place à la figure 11 sont découvertes. De plus, à l'étape de la figure 1L, on forme des cavités dans la partie supérieure des grilles des transistors en cours de 5 fabrication et on les remplit de bouchons isolants 37. Pour former ces cavités, on grave partiellement la couche d'adhérence 33 et la couche conductrice 35. Les cavités ont par exemple une profondeur comprise entre 10 et 50 nia, de l'ordre de 20 nia. On forme ensuite dans les cavités les bouchons 37 en un matériau 10 isolant, par exemple du nitrure de silicium. A l'étape de la figure 1M, on retire le matériau temporaire 27. Pour cela on réalise par exemple une gravure humide sélective. Dans le cas où le matériau temporaire est du silicium polycristallin, on peut utiliser une gravure humide à l'hydroxyde 15 de tétraméthylammonium (TMAH). A l'étape de la figure 1N, on forme les contacts de sources et de drains des transistors en cours de fabrication. Pour cela, on réalise successivement les opérations suivantes : - graver les portions de la couche d'arrêt de gravure 25 20 recouvrant les excroissances 23. - effectuer une siliciuration de la structure obtenue, par exemple avec un siliciure de nickel/platine ou un siliciure de titane ; - recouvrir la structure d'un matériau conducteur 39, par exemple un métal, par exemple du tungstène ; et 25 - aplanir la surface supérieure de la structure, par exemple en effectuant un polissage mécano-chimique, afin de déconnecter les bornes des transistors. Un avantage du procédé décrit en relation avec les figures LA à 1N est qu'il optimise le nombre d'étapes de 30 fabrication en utilisant des grilles sacrificielles pour l'isolation des transistors ou groupes de transistors entre eux au lieu de créer des nouvelles bandes isolantes spécifiques. Selon une variante, il reste possible en fin de procédé, de retirer les portions de nano-fils restantes dans les grilles 3064816 B15679 - 16-GR3-0693 10 sacrificielles, par exemple en les gravant après avoir retiré les grilles sacrificielles. Selon une autre variante, il est possible de former à la place de certaines grilles sacrificielles de nouvelles régions 5 de grille de transistor MOS, par exemple en utilisant des matériaux d'isolant de grille et de conducteur de grille différents que ceux mentionnés précédemment. Des matériaux différents permettront d'obtenir par exemple des tensions de seuil différentes ou une consommation d'énergie plus basse. 10 La figure 2 illustre de façon extrêmement schématique une ligne de transistors produite par le procédé décrit en relation avec les figures lA à 1N. On a formé autour d'un ou plusieurs fils semiconducteurs F dopés faiblement, des transistors Tl, 12-13, 14-15 séparés par des bandes isolantes B1 et B2. Les 15 fils F correspondent aux fils 15A et 15B et aux excroissances 23 des figures 1F à 1N. Les bandes isolantes B1 et B2 correspondent aux grilles sacrificielles 17 laissées en place des figures 1I à 1N. Chaque transistor Tl, 12, 13, 14 et 15 a une grille Gl, G2, G3, G4 et G5 entourante formée d'un isolant de grille I et d'un 20 conducteur de grille C entourant une région de canal formée par une portion des fils F. L'isolant de grille I correspond à la couche d'isolant de grille 31 des figures 1J à 1N. Le conducteur de grille C correspond à la couche conductrice 35 des figures 1K à 1N. Chaque transistor Tl, 12, 13, 14 et 15 a une source Sl, S2, 25 S3, S4 et S5 et un drain Dl, D2, D3, D4 et D5 formés par des portions dopées des fils F. Les portions dopées des fils F correspondent aux excroissances 23 des figures 1F à 1N. L'exemple de ligne de transistors formée par les étapes LA à 1N présente les caractéristiques suivantes : 30 - le transistor Tl est isolé électriquement du transistor 12 par la bande isolante B1 ; - les transistors 12 et 13 sont connectés en série ; - le transistor 13 est isolé électriquement du transistor 14 par la bande isolante B2 ; et 35 - les transistors 14 et 15 sont connectés en série. 3064816 B15679 - 16-GR3-0693 11 De plus, les bandes isolantes B1 et B2 sont formées autour de portions des fils F. Les figures aA à 3D illustrent des étapes d'une variante de réalisation du procédé de fabrication d'une ligne de 5 transistors à grille entourante. Dans ces figures, des mêmes éléments qu'en figures LA à 1N sont désignés par de même références. A l'étape de la figure aA, on a réalisé des fils semiconducteur 15A et 15B par les étapes illustrées par les 10 figures LA et 1B. Des portions des fils 15A et 15B sont entourées de grilles sacrificielles 17A et 17B de deux hauteurs différentes. Les grilles sacrificielles 17A sont plus grandes que les grilles sacrificielles 17B. Pour réaliser différentes hauteurs de grilles sacrificielles, on peut déposer puis irradier successivement des 15 couches de résine d'épaisseurs différentes. A titre de variante, on pourrait également faire varier la dose d'irradiation pour faire varier la hauteur des grilles sacrificielles. A l'étape de la figure 3B, on a réalisé les mêmes étapes que celles illustrées en figures 1D à 1H, puis les grilles 20 sacrificielles 17A apparentes sont retirées. Les grilles sacrificielles 17B, plus petites que les grilles sacrificielles 17A ayant leur extrémité haute encore recouverte par la couche d'arrêt de gravure 25 et par le matériau temporaire 27, restent en place. 25 Un avantage de cette variante est de ne pas avoir à former des masques 29 pour protéger les grilles sacrificielles destinées à isoler les transistors ou groupes de transistors. Les grilles sacrificielles 17B sont donc destinées à isoler les transistors entre eux et les grilles sacrificielles 17A sont 30 destinées à être remplacées par les grilles des transistors. A l'étape de la figure 3C, on a réalisé les mêmes étapes que celles illustrées en figures 1J à 1L et on a formé des bouchons 37. Les bouchons 37 ont une hauteur supérieure à la différence de hauteur entre les grilles sacrificielles 17A et les grilles 35 sacrificielles 17B. 3064816 B15679 - 16-GR3-0693 12 A l'étape de la figure 3D, on a réalisé un polissage mécano-chimique afin de rendre apparentes les grilles sacrificielles 17B. Comme cela a été dit précédemment, les bouchons 37 ayant une épaisseur supérieure à la différence de 5 hauteur entre les grilles sacrificielles 17A et 17B, des portions de bouchons 37 protègent toujours les grilles des transistors. Selon une variante décrite précédemment, on pourrait fabriquer d'autres transistors à la place de certaines grilles sacrificielles. Dans ce cas, on pourrait envisager d'utiliser une 10 troisième hauteur de grilles sacrificielles pour isoler les transistors ou groupes de transistors entre eux. Les figures 4A à 4C illustrent des étapes d'un mode de réalisation de fabrication de deux lignes de transistors MOS à grille entourante, ce mode de réalisation étant une variante de 15 réalisation des procédés de fabrication d'une ligne de transistors à grille entourante décrits en relation avec les figures LA à 1N et avec les figures aA à 3D. Dans ces figures, des mêmes éléments qu'en figures LA à 1N et figures aA à 3D seront désignés par de mêmes références. 20 A l'étape de la figure 4A, on a réalisé deux paires adjacentes de fils semiconducteurs superposés 15A-15B et 15C-15D suspendus au-dessus d'un substrat semiconducteur 1, par les mêmes opérations que celles décrites en relation avec les figures LA et 1B. Le fil 15A est suspendu au-dessus du fil 15B et le fil 15C 25 est suspendu au-dessus du fil 15D, le fil 15D n'étant pas visible en figure 4A. Les fils 15A, 15B sont parallèles aux fils 15C et 15D. Les fils 15A, 15B, 15C et 15D sont reliés à chacune de leur extrémité à des plots communs 13A et 13B. A titre de variante, les fils 15C et 15D pourraient être reliés à des plots différents 30 de ceux des fils 15A et 15B. De plus, à l'étape de la figure 4A, on a entouré des portions des fils 15A, 15B, 15C et 15D de grilles sacrificielles 17A et 17B de deux hauteurs différentes, de la même façon qu'à l'opération décrite en relation avec la figure 3A. Les grilles 35 sacrificielles 17A, 17B entourant les fils 15A et 15B sont par 3064816 B15679 - 16-GR3-0693 13 exemple alignées avec les grilles sacrificielles 17A, 17B entourant les fils 15C et 15D. De la même façon que précédemment, les grilles sacrificielles les plus petites, ici les grilles sacrificielles 17B, serviront d'isolation entre les transistors. 5 A l'étape de la figure 4B, la couche isolante 19 est déposée sur la structure de la figure 4A, comme cela est décrit en relation avec la figure 1D. Par ailleurs, des bandes d'isolation latérale 41 sont formées pour isoler les futurs contacts de drain et de source des transistors formés autour des 10 fils 15A et 15B des futurs contacts de drain et de source des transistors formés autour des fils 15C et 15D. Les bandes d'isolation latérales 41 sont disposées de part et d'autre des futures excroissances 23. Les bandes 41 sont par exemple formées par le même procédé que celui utilisé pour la formation des grilles 15 sacrificielles 17A et 17B, décrit en relation avec la figure 1C. Les bandes 41 sont donc par exemple réalisées en une résine de type HSQ, puis irradiées pour devenir de l'oxyde de silicium. A l'étape de la figure 4C, on a réalisé les mêmes étapes que celles décrites en relation avec les figures lE à 1N ou 3C à 20 3D. La structure finalement obtenue comprend deux lignes de transistors à grille entourante, certains transistors étant connectés en série par leur source et leur drain et d'autres ayant une grille commune. Il est ainsi possible de former simplement des 25 structures CMOS à partir d'une ligne de transistor MOS à canal N et d'une ligne de transistor MOS à canal P côte à côte. Ce type de configuration est particulièrement utile pour former des circuits logiques tels que des circuits inverseurs. On pourra réaliser des structures logiques plus 30 complexes en associant un plus grand nombre de lignes de transistors. La figure 5 illustre une étape d'un mode de réalisation d'un procédé de fabrication d'une ligne de transistors à effet de champ à ailette couramment appelés dans la technique FinEET. Les 35 étapes illustrées en figures LA à 1N sont adaptables à la 3064816 B15679 - 16-GR3-0693 14 fabrication d'un transistor de type FinFET en remplaçant les fils suspendus semiconducteurs par une ailette semiconductrice 43. En figure 5, l'ailette 43 est formée sur un substrat 1 et des grilles sacrificielles 17 recouvrent des portions de 5 l'ailette. Les grilles sacrificielles 17 sont réalisées par l'étape décrite en relation avec la figure 1D. Un avantage des procédés de fabrication décrits ici est qu'ils sont compatibles avec les procédés de fabrication usuels de fils suspendus et d'ailettes. 10 Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on a présenté des procédés de fabrication sur substrat massif mais ces procédés sont aussi réalisables sur une couche de semiconducteur sur isolant. 15 De plus, les différentes variantes de réalisation du procédé de fabrication de ligne de transistors à grille entourante sont adaptables à la fabrication de ligne de transistors de type FinEET. De plus, il est possible de réaliser des bandes 20 d'isolation latérale de différentes hauteurs afin de connecter des transistors voisins. Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive. REVENDICATIONS1. Procédé de fabrication de transistors MOS (Tl, 12, 13, 14, 15) disposés en ligne, comprenant les étapes successives suivantes : a) réaliser au moins une bande (15A, 15B, 15C, 15D, 43) 5 en un matériau semiconducteur au-dessus d'un substrat (1) et parallèlement à celui-ci ; b) recouvrir des portions longitudinales de même longueur de ladite bande (15A, 15B, 15C, 15D, 43) de grilles sacrificielles (17, 17A, 17B) en un matériau isolant, ces grilles 10 (17, 17A, 17B) étant espacées ; c) doper les portions non recouvertes (23) de ladite bande (15A, 15B, 15C, 15D, 43) ; d) déposer une couche isolante (25) puis une couche d'un matériau temporaire (27) sur la structure obtenue ; 15 e) laisser en place certaines grilles sacrificielles (17, 17B) et réaliser à la place des autres (17, 17A) les grilles (G1, G2, G3, G4, G5) des transistors (Tl, 12, 13, 14, 15) en déposant successivement un isolant de grille (31) et un conducteur de grille (35) ; et 20 f) remplacer le matériau temporaire (27) par un matériau conducteur (39) constituant les contacts de drains (Dl, D2, D3, D4, D5) et de sources (Si, S2, S3, S4, S5) des transistors (Tl, 12, 13, 14, 15). 2. Procédé selon la revendication 1, dans lequel les 25 grilles sacrificielles (17A, 17B) ont des hauteurs différentes. 3. Procédé selon la revendication 2, dans lequel les grilles sacrificielles (17A, 17B) de hauteurs différentes sont formées par des lithographies successives. 4. Procédé selon la revendication 2, dans lequel les 30 grilles sacrificielles (17A, 17B) de hauteurs différentes sont formées par photolithographie en utilisant des doses différentes d'irradiation. 3064816 B15679 - 16-GR3-0693 16 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel l'étape c) comprend les étapes successives suivantes : retirer les portions non entourées de ladite bande (15A, 15B, 15C, 15D, 43) ; et faire croître par épitaxie à partir desdites portions des excroissances (23) en un matériau semiconducteur dopé. 6. Procédé selon l'une quelconque des revendications 1 à 5, comprenant en outre, entre les étapes b) et c), une étape g) 10 de formation d'espaceurs (21) protégeant les faces latérales des grilles sacrificielles (17, 17A, 17B). 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel les grilles sacrificielles laissées en place (17, 17B) sont protégées par des masques (29). 15 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel les grilles sacrificielles (17, 17A, 17B) ont une largeur comprise entre 2 et 50 nia et sont espacées d'un pas inférieur à 100 nia. 9. Procédé selon l'une quelconque des revendications 1 20 à 8, dans lequel le substrat (1) est en silicium massif. 10. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel le substrat (1) est une couche de silicium sur oxyde. 11. Procédé selon l'une quelconque des revendications 1 25 à 10, dans lequel ladite bande (43) est une ailette. 12. Procédé selon l'une quelconque des revendications 1 à 10, dans lequel ladite bande (15A, 15B, 15C, 15D) comprend au moins un fil suspendu. 13. Procédé selon l'une quelconque des revendications 1 30 à 12, dans lequel les grilles sacrificielles (17, 17A, 17B) sont formées à partir d'hydrogénosilsesquioxane (HSQ). 14. Procédé selon l'une quelconque des revendications 1 à 13, dans lequel l'isolant de grille (31) est en oxyde d'hafnium, et le conducteur de grille (35) et ledit matériau conducteur (39) 35 sont en tungstène. 3064816 B15679 - 16-GR3-0693 17 15. Transistors MOS (Tl, 12, 13, 14, 15) disposés en ligne dont les grilles (G1, G2, G3, G4, G5) sont formées par des portions couvertes d'un matériau isolant de grille (31) et d'un métal (33) d'une bande (15A, 15B, 15C, 15D, 43) en un matériau 5 semiconducteur et dont les drains (Dl, D2, D3, D4, D5) et les sources (Si, S2, S3, S4, S5) sont formées par des portions dopées de ladite bande commune (15A, 15B, 15C, 15D, 43), des couches de matériau isolant (17, 17A, 17B) recouvrant des portions non dopées de ladite bande (15A, 15B, 15C, 15D, 43) commune isolant électriquement des transistors (15A, 15B, 15C, 15D, 43) ou des groupes de transistors en série entre eux.