Brevet FR3056364A1 — publié le 20180323

Procédé de gestion du fonctionnement d'un circuit de bascule synchrone de rétention à ultra faible courant de fuite, et circuit correspondant Des modes de mise en oeuvre et de réalisation de l'invention concernent les circuits logiques séquentiels, plus particulièrement les circuits de bascule synchrone de rétention, communément connus par l'homme du métier sous la désignation anglo-saxonne « Retention Flip Flop », c'est-à-dire configurés pour être capables de conserver, lorsque une majeure partie desdits circuits de bascule synchrone de rétention sont mis hors tension, des données stockées en utilisant une petite partie desdits circuits alimentés de façon permanente. Avec notamment une dimension de transistors continuellement en baisse dans les circuits intégrés grâce à l'avancement des technologies telles que la technologie CMOS SOI sous la barre de 100 nm, la consommation de puissance liée à des courants de fuite statiques devient de plus en plus significative au vu de la consommation globale des circuits intégrés. Plusieurs techniques telles que la commutation de source d'alimentation et l'utilisation de transistors ayant plusieurs tensions de seuil, communément connus par l'homme du métier sous l'acronyme anglo-saxon « MTCMOS » («Multi-threshold CMOS ») sont adoptés de façon à réduire la consommation liée à des courants de fuite statiques. Néanmoins, ces techniques ne peuvent pas conserver de données par exemple pendant une coupure de sources d'alimentation des circuits intégrés. Dans ces circonstances, les circuits de bascule synchrone de rétention de données sont généralement utilisés afin de non seulement diminuer la consommation de courants de fuite statiques, mais aussi éviter la perte de données stockées. 3056364 2 Cependant, l'utilisation des circuits de bascule synchrone de rétention de données nécessite généralement de nombreux signaux de commande et une surface de silicium non négligeable. Ainsi, selon un mode de mise en oeuvre et de réalisation, il est 5 proposé d'offrir une solution technique à faible complexité et à faible surface de silicium pour réduire la consommation de courants de fuite d'un circuit de bascule synchrone de rétention de données. Selon un aspect, il est proposé un procédé de gestion du fonctionnement d'un circuit de bascule synchrone de rétention 10 comprenant un premier module adapté à être alimenté par une source d'alimentation interruptible, c'est à dite adaptée à être interrompue, et un deuxième module adapté à être alimenté par une source d'alimentation permanente . Le procédé comprend 15 un stockage d'au moins une donnée dans le premier module en présence de la source d'alimentation interruptible, le stockage étant commandé par un premier signal de commande et un signal d'horloge interne, une délivrance de ladite au moins une donnée au deuxième 20 module avant une coupure de la source d'alimentation interruptible, ladite délivrance étant commandée par un deuxième signal de commande, une rétention de ladite au moins une donnée dans le deuxième module pendant la coupure, ladite rétention étant commandée par le 25 deuxième signal de commande, et une restitution de ladite au moins une donnée dans le premier module à l'issue de la coupure, ladite restitution étant commandée par le premier signal de commande. Avantageusement, seul le deuxième signal de commande reste 30 actif pendant la coupure de la source d'alimentation interruptible. Une telle utilisation d'un seul signal de commande actif, ici le deuxième signal de commande, pendant la rétention de ladite au moins une donnée permet de réduire le nombre de signaux de commande pendant la restitution ainsi que la surface en silicium, et par 3056364 3 conséquent de diminuer la consommation de courant de fuite grâce à ladite réduction. Selon un autre aspect, il est proposé un circuit de bascule synchrone de rétention comprenant un premier module adapté à être 5 alimenté par une source d'alimentation interruptible et un deuxième module adapté à être alimenté par une source d'alimentation permanente. Le premier module comporte des premiers moyens de commande configurés pour délivrer un 10 premier signal de commande, un étage d'horloge configuré pour générer un signal d'horloge interne, un premier étage de verrou adapté à être commandé par le signal d'horloge interne et un deuxième étage de verrou adapté à être 15 commandé par le premier signal de commande et le signal d'horloge interne, configurés pour stocker au moins une donnée en présence de ladite source d'alimentation interruptible, des moyens de transmission adaptés à être commandés par un deuxième signal de commande et configurés pour délivrer ladite au 20 moins une donnée au deuxième module avant une coupure de ladite source d'alimentation interruptible, le deuxième module étant configuré pour conserver ladite au moins une donnée pendant ladite coupure, et des moyens de restitution adaptés à être commandés par le 25 premier signal de commande et configurés pour restituer ladite au moins une donnée. Le deuxième module comporte des deuxièmes moyens de commande configurés pour délivrer le deuxième signal de commande. Seul le deuxième signal de commande reste actif pendant la 30 coupure de la source d'alimentation interruptible. Selon un mode de réalisation, le premier module comporte un premier étage de transmission adapté à être commandé par le signal d'horloge interne et couplant le deuxième étage de verrou au premier étage de verrou, 3056364 4 les moyens de transmission comportent un deuxième étage de transmission adapté à être commandé par le deuxième signal de commande et couplé entre le deuxième étage de verrou et le deuxième module, et 5 les moyens de restitution comportent un troisième étage de transmission adapté à être commandé par le premier signal de commande, couplé entre le deuxième étage de verrou et le deuxième module. Selon un autre mode de réalisation, le premier étage de 10 transmission, adapté à être commandé par le signal d'horloge interne, est configuré pour être dans un état passant uniquement lorsque le signal d'horloge interne possède une première valeur, et le deuxième étage de verrou, adapté à être commandé par le signal d'horloge interne, est configuré pour stocker ladite au moins une donnée 15 uniquement lorsque le signal d'horloge interne possède une deuxième valeur, complémentaire de la première valeur. A titre d'exemple non limitatif, le premier étage de verrou peut comporter un premier inverseur à trois états adapté à être commandé par le signal d'horloge interne (SHI). Le deuxième étage de verrou 20 peut comporter un deuxième inverseur à trois états adapté à être commandé par le premier signal de commande. Le deuxième étage de transmission peut comporter un deuxième inverseur à trois états adapté à être commandé par le deuxième signal de commande. Le troisième étage de transmission peut comporter un quatrième inverseur à trois 25 états adapté à être commandé par le premier signal de commande. Selon encore un autre mode de réalisation, le deuxième module comprend un troisième étage de verrou couplé au premier module, adapté à être commandé par le deuxième signal de commande et configuré pour conserver ladite au moins une donnée. 30 Le troisième étage de verrou peut par exemple comporter un cinquième inverseur à trois états adapté à être commandé par le deuxième signal de commande. 3056364 5 Avantageusement, le deuxième module et le deuxième étage de transmission peuvent comporter des transistors du type à tension de seuil ultra élevée. L'utilisation des tels transistors permet de réduire encore le 5 courant de fuite statique du deuxième module adapté à être alimenté par la source d'alimentation permanente de façon à diminuer la consommation globale d'énergie dudit circuit de bascule synchrone de rétention, notamment pendant la coupure de la source d'alimentation interruptible. 10 Selon un autre aspect, il est proposé un système comportant au moins un circuit tel que défini ci-avant. Selon encore un autre aspect, il est proposé un appareil électronique tel qu'un téléphone portable cellulaire, une tablette, ou un ordinateur portable, comprenant au moins un système tel que défini 15 ci-dessus. D'autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : 20 - les figures 1 à 3 illustrent schématiquement des modes de mise en oeuvre et de réalisation de l'invention. La figure 1 illustre de façon très schématique un appareil électronique AE, par exemple un téléphone portable cellulaire, comprenant un système de traitement SYS, ici par exemple un système 25 de registres à décalage, comportant lui-même un circuit de bascule synchrone tel que par exemple un circuit de bascule synchrone dit de rétention CBSR (« Retention Flip-Flop Circuit » en anglais). Le circuit de bascule synchrone de rétention CBSR comprend un premier module M1 alimenté par une source d'alimentation 30 interruptible SAI, c'est-à-dire une source d'alimentation pouvant être interrompue, et un deuxième module M2 alimenté par une source d'alimentation permanente SAP. Le circuit de bascule synchrone CBSR est configuré pour 3056364 6 stocker dans le premier module M1 du circuit CBSR au moins une donnée que l'on veut conserver, transférer ladite au moins une donnée vers le deuxième module M2 du circuit CBSR préalablement à une coupure de la source 5 d'alimentation interruptible SAI de façon à réduire la consommation globale du circuit CBSR, conserver ladite au moins une donnée dans le deuxième module M2 pendant ladite coupure, et restituer ladite donnée dans le premier module M1 à l'issue de 10 la coupure de la source d'alimentation interruptible SAI, autrement dit, lors du rétablissement de la source d'alimentation interruptible SAI. On se réfère maintenant à la figure 2 pour illustrer plus en détails un exemple de structure d'un circuit de bascule synchrone 15 CBSR selon l'invention. A des fins de simplification, l'exemple illustré est un circuit de bascule synchrone de rétention de 1 bit. Le premier module M1 est principalement adapté à être commandé par un premier signal de commande SC1 alimenté par la source d'alimentation interruptible SAI et un deuxième signal de 20 commande SC2 alimenté par la source d'alimentation permanente SAP. Le premier module M1 comporte un étage d'horloge configuré pour délivrer un signal d'horloge interne SHI et un signal d'horloge interne complémentaire SHIC, et un étage d'entrée EE comportant ici par exemple une bascule synchrone de balayage BAB (« scan flip 25 flop » en anglais) destinée à recevoir sur ces trois entrées un signal de donnée SD, un signal de test ST et un signal de commande de test SCT. La bascule synchrone de balayage BAB est cadencée par le 30 signal d'horloge interne SHI et le signal d'horloge interne complémentaire SHIC. Lorsque le signal d'horloge interne SHI est dans son état bas, la bascule synchrone de balayage BAB délivre à sa sortie SBAB le signal de donnée SD ou le signal de test ST en fonction de la valeur du 3056364 7 signal de commande de test SCT. Si le signal de commande de test SCT est dans son état haut, le signal de test ST est sélectionné. Sinon, le signal de donnée sera délivré à la sortie SBAB de la bascule synchrone de balayage BAB. 5 Lorsque le signal d'horloge interne SHI est dans son état haut, aucun signal n'est délivré par la bascule synchrone de balayage BAB. Le premier module M1 comporte également un premier étage de verrou EV1 et un premier étage de transmission ET1 couplés en série entre l'étage d'entrée EE et un premier noeud de sortie NS1 du premier 10 module Ml. Le premier étage de verrou EV1 comprend un premier verrou (« latch » en anglais) comportant une porte logique du type NON-OU (« NOR » en anglais) PNOU et un premier inverseur à trois états ITE1 couplé tête-bêche entre la sortie SBAB de la bascule synchrone de 15 balayage et la sortie SEV1 du premier étage de verrou. La porte logique du type NON-OU PNOU comporte une première entrée couplée à la sortie SBAB de la bascule synchrone de balayage BAB, une deuxième entrée couplée à un signal de réinitialisation complémentaire SRC et une sortie couplée à la sortie 20 SEV1 du premier étage de verrou EV1. Le signal de réinitialisation complémentaire SRC est généralement mis dans son état bas de façon à permettre à la porte NON-OU PNOU de fonctionner comme inverseur conventionnel. Lorsque le signal de réinitialisation complémentaire SRC est mis dans 25 son état haut, le premier étage de verrou EV1 délivre dans sa sortie SEV1 une valeur logique basse (« 0 »). Le premier inverseur à trois états ITE1 est adapté à être commandé par le signal d'horloge interne SHI et le signal d'horloge interne complémentaire SHIC et fonctionne comme un inverseur 30 conventionnel lorsque le signal d'horloge interne SHI est dans son état haut et le signal d'horloge interne complémentaire SHIC est dans son état bas. Sinon, le premier inverseur à trois états ITE1 est dans son état haute impédance. 3056364 8 En d'autres termes, si le signal de réinitialisation complémentaire SRC est dans son état bas, le premier étage de verrou EV1 fonctionne comme un verrou conventionnel lorsque le signal d'horloge interne SHI est dans son état haut et le signal d'horloge 5 interne complémentaire SHIC est dans son état bas. Sinon, le premier étage de verrou EV1 fonctionne comme un inverseur conventionnel. Si le signal de réinitialisation complémentaire SRC est dans son état haut, une valeur logique basse (« 0 ») est délivrée à la sortie SEV1 du premier étage de verrou EV1 quel que soit l'état du signal 10 d'horloge interne SHI et du signal d'horloge interne complémentaire SHIC. Le premier étage de transmission ET1 comporte un premier inverseur INV1 et une première paire des transistors de transmission TT1 couplés en série entre la sortie SEV1 du premier étage de verrou 15 EV1 et le premier noeud de sortie NS1 du premier module Ml. La première paire des transistors de transmission TT1 comporte un premier transistor PMOS TP1 et un premier transistor NMOS TN1 couplés en parallèle et adaptés à être commandés respectivement par le signal d'horloge interne complémentaire SHIC et le signal d'horloge 20 interne SHI. La première paire des transistors de transmission TT1 est dans son état passant uniquement lorsque le signal d'horloge interne SHI est dans son état haut et le signal d'horloge interne complémentaire SHIC est dans son état bas. 25 De ce fait, le premier étage de transmission ET1 transmet au premier noeud de sortie NS1 une donnée D du signal de donnée SD ou du signal de test ST stockée dans le premier étage de verrou EV1 seulement lorsque le signal d'horloge interne SHI est dans son état haut et le signal d'horloge interne complémentaire SHIC est dans son 30 état bas. Le premier module M1 comprend également un deuxième étage de verrou EV2 dont la sortie SEV2 est couplée au premier noeud de sortie NS1. Ce deuxième étage de verrou EV2 comporte un deuxième inverseur à trois états ITE2 couplé entre le premier noeud de sortie 3056364 9 NS1 et l'entrée EEV2 du deuxième étage de verrou EV2, et une deuxième paire des transistors de transmission TT2 et une porte logique NON-ET (« NAND » en anglais » PNET couplées en série entre le premier noeud de sortie NS1 et l'entrée EEV2 du deuxième 5 étage de verrou EV2. Le deuxième inverseur à trois états ITE2 est adapté à être commandé par un premier signal de commande SC1 et un premier signal de commande complémentaire SCC1 et fonctionne comme inverseur conventionnel lorsque le premier signal de commande SC1 10 est dans son état haut et le premier signal de commande complémentaire SCC1 est dans son état bas. La porte logique NON-ET PNET comporte une première entrée couplée à l'entrée EEV2 du deuxième étage de verrou EV2, une deuxième entrée couplée à un signal de réinitialisation SR, et une 15 sortie couplée à la deuxième paire des transistors de transmission TT2. Le signal de réinitialisation SR comporte une valeur complémentée par rapport à celle du signal de réinitialisation complémentaire SRC. Le signal de réinitialisation SR est généralement dans son état 20 haut de façon à permettre à la porte NON-ET PNET de fonctionner comme inverseur conventionnel. Lorsque le signal de réinitialisation SR est mis dans son état bas, la porte NON-ET PNET délivre dans sa sortie une valeur logique haute (« 1 »). La deuxième paire des transistors de transmission TT2 25 comporte un deuxième transistor PMOS TP2 et un deuxième transistor NMOS TN2 couplés en parallèle et adaptés à être commandés respectivement par le signal d'horloge interne SHI et le signal d'horloge interne complémentaire SHIC. La deuxième paire des transistors de transmission TT2 est dans 30 son état passant uniquement lorsque le signal d'horloge interne SHI est dans son état bas et le signal d'horloge interne complémentaire SHIC est dans son état haut. La valeur du signal d'horloge interne SHI ici est complémentaire de celle utilisée pour le premier étage de transmission ET1 lorsque ce premier étage est dans son état passant. 3056364 10 En conséquence, si le premier signal de commande SC1 et le signal de réinitialisation SR sont dans l'état haut, les premier et deuxième étages de verrou EV1 et EV2 mettent à jour alternativement et successivement, au premier noeud de sortie NS1, la donnée D 5 stockée dans les premier et deuxième étages de verrous EV1 et EV2, c'est-à-dire la donnée D du signal de donnée SD ou du signal de test ST. Le premier module M1 comprend également un étage de sortie ES couplé entre le premier noeud de sortie NS1 et un deuxième noeud 10 de sortie NS2. Cet étage de sortie ES comporte un deuxième inverseur INV2 destiné à fournir une valeur complémentée de la donnée stockée dans les premier et deuxième étages de verrou EV1 et EV2. Le premier module M1 comprend en outre des moyens de transmission MT comportant un deuxième étage de transmission ET2 15 couplé à la sortie SEV2 du deuxième étage de verrou EV2 et des moyens de restitution MR comportant un troisième étage de transmission ET3 couplé à l'entrée EEV2 du deuxième étage de verrou EV2. Le deuxième étage de transmission ET2 comporte un troisième 20 inverseur à trois états ITE3 dont l'entrée est couplée au premier noeud de sortie NS1 et la sortie est couplée au deuxième module M2. Le deuxième étage de transmission ET2 est adapté à être commandé par un deuxième signal de commande SC2 et un deuxième signal de commande complémentaire SCC2, et fonctionne comme un 25 inverseur conventionnel lorsque le deuxième signal de commande SC2 est dans l'état haut et le deuxième signal de commande complémentaire SCC2 est dans l'état bas. Le troisième étage de transmission ET3 comporte un quatrième inverseur à trois états ITE4 dont l'entrée est couplée au deuxième 30 module M2 et la sortie est couplée à l'entrée EEV2 du deuxième étage de verrou EV2. Le troisième étage de transmission ET3 est adapté à être commandé par le premier signal de commande SC1 et le premier signal de commande complémentaire SCC1, et fonctionne comme un 3056364 11 inverseur conventionnel lorsque le premier signal de commande SC1 est dans l'état bas et le premier signal de commande complémentaire SCC1 est dans l'état haut. Le deuxième module M2 comporte un troisième étage de verrou 5 EV3 dont l'entrée EEV3 est couplée à la sortie du deuxième étage de transmission ET2 et la sortie SEV3 est couplée à l'entrée du troisième étage de transmission ET3. Le troisième étage de verrou EV3 comporte un troisième inverseur INV3 et un cinquième inverseur à trois états ITE5 couplés 10 tête-bêche entre l'entrée EEV3 et la sortie SEV3 du troisième étage de verrou EV3. Le cinquième inverseur à trois états ITE5 est adapté à être commandé par le deuxième signal de commande SC2 et le deuxième signal de commande complémentaire SCC2, et fonctionne comme un 15 inverseur conventionnel lorsque le deuxième signal de commande SC2 est dans l'état bas et le deuxième signal de commande complémentaire SCC2 est dans l'état haut. Il convient de noter qu'il n'y a que le deuxième signal de commande SC2 et le deuxième module M2 qui sont alimentés par la 20 source d'alimentation permanente SAP. Tous les autres signaux et le premier module M1 sont alimentés par la source d'alimentation interruptible SAI. Par ailleurs, le deuxième module M2 et le deuxième étage de transmission ET2 comportent des transistors du type à tension de seuil 25 ultra élevée de façon à obtenir des courants de fuite très faibles notamment pendant la coupure de la source d'alimentation interruptible. Un transistor du type à tension de seuil ultra élevée comporte généralement un taux de dopage élevé dans la région de canal/substrat 30 de façon à obtenir un courant de fuite ultra faible lorsque ce transistor est dans l'état bloqué. La tension de seuil d'un tel transistor peut varier en fonction de la technologie utilisée, par exemple dans une technologie 40nm, la tension de seuil d'un tel transistor peut varier entre 0,4 et 0,5 V. 3056364 12 Outre les moyens qui viennent d'être décrits, les premier et deuxième modules M1 et M2 comportent respectivement des moyens de commande MCM1 et MCM2, par exemple à base de circuits logiques, configurés pour délivrer respectivement le premier signal de 5 commande SC1 et le deuxième signal de commande SC2. On se réfère maintenant à la figure 3 pour illustrer schématiquement un exemple d'un procédé de gestion du fonctionnement d'un circuit de bascule synchrone tel que défini ci-avant. 10 Par défaut, le signal de réinitialisation SR est dans l'état haut et le signal d'horloge interne SHI se bascule périodiquement entre l'état haut et l'état bas. Dans une première étape ETP1, le premier module M1 stocke une donnée D à conserver, par exemple une donnée du signal de 15 donnée SD ou du signal de test ST, en mettant respectivement les premier et deuxième signaux de commande SC1 et SC2 dans les états haut et bas. De ce fait, les premier et deuxième étages de verrou EV1 et EV2 fonctionnent alternativement et successivement en fonction du 20 signal d'horloge interne SHI de façon à stocker la donnée D au premier noeud de sortie NS1. On obtient alors la donnée complémentée DC au deuxième noeud de sortie NS2 et à l'entrée EEV2 du deuxième étage de verrou EV2. Il convient de noter que le deuxième module M2 est isolé du 25 deuxième étage de verrou EV2 par les deuxième et troisième étages de transmission ET2 et ET3 car les troisième et quatrième inverseurs à trois états ITE3 et ITE4 sont dans l'état haute impédance. Dans une deuxième étape ETP2 préalable à une coupure de la source d'alimentation interruptible SAI, le deuxième signal de 30 commande SC2 est mis dans l'état haut de façon à rendre le troisième inverseur à trois états ITE3 dans l'état d'inverseur conventionnel. Dans ce cas-là, le premier module M1 transfère la donnée D, ici la donnée complémentée DC, dans le deuxième module M2. 3056364 13 Le deuxième signal de commande SC2 est remis dans l'état bas après le transfert de la donnée D. En conséquence, le troisième inverseur à trois états ITE3 revient dans l'état haute impédance et le cinquième inverseur à trois états IT5 fonctionne comme un inverseur 5 conventionnel. Le troisième étage de verrou EV3 est donc mis en marche de façon à conserver la donnée D stockée par les premier et deuxième étages de verrou EV1 et EV2. Dans une troisième étape ETP3, la source d'alimentation interruptible SAI alimentant le premier module M1 est désactivée par 10 exemple à l'issue du transfert de la donnée vers le deuxième module M2. Par conséquent, il n'y a que le deuxième module M2 et le deuxième signal de commande SC2 qui restent actifs pendant cette coupure de la source d'alimentation interruptible SAI. Dans une quatrième étape ETP4 (phase de rétention), le 15 deuxième signal de commande SC2 est maintenu dans l'état bas pendant la coupure de la source d'alimentation interruptible SAI de façon à conserver la donnée D dans le deuxième module M2. Comme le premier module M1 comporte la plupart des transistors du circuit de bascule synchrone CBSR, la consommation 20 d'énergie du circuit CB SR pendant la coupure est largement réduite. Dans une cinquième étape ETP5, le premier signal de commande SC1 est mis dans l'état bas à l'issue de la coupure de la source d'alimentation interruptible SAI de façon à transférer nouveau la donnée D vers le premier module M1 via le quatrième 25 inverseur à trois états ITE4. Par conséquent, le premier module M1 reçoit à nouveau la donnée D qui avait été conservée par le deuxième module M2 pendant la coupure. Afin de rendre opérationnel à nouveau le premier étage de verrou EV1 et isoler à nouveau les premier et deuxième modules M1 et 30 M2, le premier signal de commande SC1 est remis dans l'état haut et le deuxième signal de commande SC2 est maintenu dans l'état bas à l'issue du transfert de la donnée vers le premier module Ml. Ainsi, on obtient un circuit de bascule synchrone de rétention capable d'utiliser un seul signal de commande alimenté de façon 3056364 14 permanente pendant la phase de rétention, ce qui permet avantageusement une réduction significative sur la consommation dudit circuit ainsi que sur la surface en silicium. Il convient également de noter que l'utilisation d'un seul signal 5 de commande actif pendant la phase de rétention est également compatible avec une structure de bascule synchrone telle que décrite dans la demande de brevet français déposée par les demandeurs le même jour que la présente demande de brevet et ayant pour titre « Procédé de gestion du fonctionnement d'un circuit de bascule 10 synchrone de rétention de faible complexité, et circuit correspondant ». REVENDICATIONS1. Procédé de gestion du fonctionnement d'un circuit de bascule synchrone de rétention (CBSR) comprenant un premier module (M1) adapté à être alimenté par une source d'alimentation interruptible (SAI), et un deuxième module (M2) adapté à être alimenté par une source d'alimentation permanente (SAP), comprenant un stockage d'au moins une donnée (D) dans le premier module (M1) en présence de la source d'alimentation interruptible (SAI), le stockage étant commandé par un premier signal de commande (SC1) et un signal d'horloge interne (SHI), une délivrance de ladite au moins une donnée (D) au deuxième module (M2) avant une coupure de la source d'alimentation interruptible (SAI), ladite délivrance étant commandée par un deuxième signal de commande (SC2), une rétention de ladite au moins une donnée (D) dans le deuxième module (M2) pendant la coupure, ladite rétention étant commandée par le deuxième signal de commande (SC2), et une restitution de ladite au moins une donnée (D) dans le premier module (M1) à l'issue de la coupure, ladite restitution étant commandée par le premier signal de commande (SC1), procédé dans lequel seul le deuxième signal de commande (SC2) reste actif pendant la coupure de la source d'alimentation interruptible (SAI). 2. Circuit de bascule synchrone de rétention (CBSR) comprenant un premier module (M1) adapté à être alimenté par une source d'alimentation interruptible (SAI) et un deuxième module (M2) adapté à être alimenté par une source d'alimentation permanente (SAP), le premier module (M1) comportant des premiers moyens de commande (MCM1) configurés pour délivrer un premier signal de commande (SC1), un étage d'horloge (EH) configuré pour générer un signal d'horloge interne (SHI), 3056364 16 un premier étage de verrou (EV1) adapté à être commandé par le signal d'horloge interne (SHI) et un deuxième étage de verrou (EV2) adapté à être commandé par le premier signal de commande (SC1) et le signal d'horloge interne (SHI), configurés pour stocker au 5 moins une donnée (D) en présence de ladite source d'alimentation interruptible (SAI), des moyens de transmission (MT) adaptés à être commandés par un deuxième signal de commande (SC2) et configurés pour délivrer ladite au moins une donnée (D) au deuxième module (M2) avant une 10 coupure de ladite source d'alimentation interruptible (SAI), le deuxième module (M2) étant configuré pour conserver ladite au moins une donnée (D) pendant ladite coupure, et des moyens de restitution (MR) adaptés à être commandés par le premier signal de commande (SC1) et configurés pour restituer 15 ladite au moins une donnée (D) à l'issue de ladite coupure, le deuxième module (M2) comportant des deuxièmes moyens de commande (MCM2) configurés pour délivrer le deuxième signal de commande (SC2), seul le deuxième signal de commande (SC2) restant actif 20 pendant la coupure de la source d'alimentation interruptible (SAI). 3. Circuit selon la revendication 2, dans lequel le premier module (M1) comporte un premier étage de transmission (ET1) adapté à être commandé par le signal d'horloge interne et couplant le deuxième étage de verrou (EV2) au premier étage de verrou (EV1), 25 les moyens de transmission (MT) comportent un deuxième étage de transmission (ET2) adapté à être commandé par le deuxième signal de commande (SC2) et couplé entre le deuxième étage de verrou (EV2) et le deuxième module (M2), et les moyens de restitution (MT) comportent un troisième étage 30 de transmission (ET3) adapté à être commandé par le premier signal de commande (SC1), couplé entre le deuxième étage de verrou (EV2) et le deuxième module (M2). 4. Circuit (CBSR) selon la revendication 3, dans lequel le premier étage de transmission (ET1), adapté à être commandé par le 3056364 17 signal d'horloge interne (SHI), est configuré pour être dans un état passant uniquement lorsque le signal d'horloge interne (SHI) possède une première valeur, et le deuxième étage de verrou (EV2), adapté à être commandé par le signal d'horloge interne (SHI), est configuré 5 pour stocker ladite au moins une donnée (D) uniquement lorsque le signal d'horloge interne (SHI) possède une deuxième valeur, complémentaire de la première valeur. 5. Circuit (CBSR) selon la revendication 3 ou 4, dans lequel le premier étage de verrou (EV1) comporte un premier inverseur à trois 10 états (ITE1) adapté à être commandé par le signal d'horloge interne (SHI), le deuxième étage de verrou (EV2) comporte un deuxième inverseur à trois états (ITE2) adapté à être commandé par le premier signal de commande (SC1), le deuxième étage de transmission (ET2) comporte un deuxième inverseur à trois états (ITE3) adapté à être 15 commandé par le deuxième signal de commande (SC2), et le troisième étage de transmission (ET3) comporte un quatrième inverseur à trois états (ITE4) adapté à être commandé par le premier signal de commande (SC1). 6. Circuit (CBSR) selon l'une quelconque des revendications 2 20 à 5, dans lequel le deuxième module (M2) comprend un troisième étage de verrou (EV3) couplé au premier module (M1), adapté à être commandé par le deuxième signal de commande (SC2) et configuré pour conserver ladite au moins une donnée (D). 7. Circuit (CBSR) selon la revendication 6, dans lequel le 25 troisième étage de verrou (EV3) comporte un cinquième inverseur à trois états (ITE5) adapté à être commandé par le deuxième signal de commande (SC2). 8. Circuit (CBSR) selon l'une quelconque des revendications 2 à 7, dans lequel le deuxième module (M2) et le deuxième étage de 30 transmission (ET2) comportent des transistors du type à tension de seuil ultra élevée. 9. Système (SYS), comprenant au moins un circuit (CBSR) selon l'une quelconque des revendications 2 à 8. 3056364 18 10. Appareil électronique (AE) tel que téléphone portable cellulaire, tablette, ou ordinateur portable, comprenant au moins un système (SYS) selon la revendication 9.