Brevet FR3060837A1 — publié le 20180622

Procédé de fabrication d'un dispositif comprenant une couche de matériau III-N avec des défauts de surface Le domaine de l'invention est celui des dispositifs à base de 5 matériau semiconducteur III-V, comme par exemple le GaN. Ce type de matériau revêt un intérêt notamment pour des applications de composants électroniques pouvant être des transistors de forte puissance ou des diodes. De manière générale, les matériaux semiconducteurs III-V sont des matériaux composés d'un ou plusieurs éléments de la colonne III (bore, 1 0 gallium, aluminium, indium, etc. ) et de la colonne V (arsenic, antimoine, phosphore, etc. ) du tableau périodique de Mendeleïev, tels que l'arséniure de gallium, arséniure d'indium, nitrure de gallium. La présente invention concerne plus précisément les dispositifs comprenant des matériaux III-N par exemple GaN, AIGaN, ou tous les 15 alliages AlxGayln(i_x_y)N avec x et y compris entre 0 et 1 inclus. Il est actuellement développé des transistors de puissance réalisés à partir de la croissance de GaN sur silicium et pour lesquels, il est important d'éviter les défauts qui réduisent la tension de claquage. Ce type de dispositifs à haute puissance doivent pouvoir généralement fonctionner 20 avec des tensions de 600V ou au-dessus, et passer des courants jusqu'à 100 ou même 200A. Ceci nécessite des dispositifs de surface importante et présentant néanmoins une faible densité de défauts (par exemple 1 /cm2) pour ne pas être dommageable au rendement dudit dispositif. Le Demandeur a mis en évidence l'effet des défauts de surface 25 liés à la nature de matériau de type III-N et notamment de GaN, tels que des défauts dit de type « pyramide inversée » sur la tension de claquage d'un dispositif utilisant ce type de matériau. La figure 1 illustre le type de défaut de type « pyramide inversée » grâce à une image réalisée par microscopie électronique encore couramment 30 dénommé « SEM » pour « Scanning Electron Microscopy », d'un matériau GaN dont on a réalisé la croissance à partir d'un substrat en Si. La figure 2 illustre l'évolution de la tension de claquage en fonction de la surface d'un dispositif et du nombre de défauts de surface qu'il comporte pour un matériau GaN dont on a réalisé la croissance à partir d'un 35 substrat en Si. 3060837 2 D'autres équipes de recherche ont mis en évidence l'effet néfaste de tels défauts et ont notamment décrits de tels défauts dans du GaN sur des substrats de silicium : S. L. Selvaraj, T. Suzue, T. Egawa, Applied Physics Express 2, p111005 (2009)), Le Demandeur a également effectué des travaux de simulations de ces défauts, comme représenté sur la figure 3. Ces simulations montrent que, sans aucun effet secondaire, la géométrie du défaut est suffisante pour induire des champs électriques près de 3 fois plus élevés que ceux générés dans les couches exemptes de défauts, conduisant à une perte de performances II serait envisageable d'avoir recours à différentes options pour répondre au problème précité mais ces dernières présenteraient les inconvénients mentionnés ci-après : - première option : augmenter de manière notable l'épaisseur totale de la structure afin de réduire l'effet. Cependant en augmentant l'épaisseur de matériau de type GaN, on augmente également la fragilité du composant ainsi que celle du coût de fabrication ; cette augmentation risque aussi de fragiliser les plaques, et d'obliger l'utilisation de substrats plus épais, qui seront moins compatibles avec les procédés de fabrication de transistors ; - deuxième option : procéder au dépôt d'une couche relativement épaisse en matériau III-N puis de procéder à une opération de gravure de type « CMP » pour éliminer les défauts de surface. Néanmoins, les opérations de type « CMP » ne sont pas très bien maîtrisées dans ce type de matériau, cette option conduisant également à augmenter la fragilité du composant ainsi que celle du coût de fabrication. De manière générale, le procédé dit « CMP » pour "Chemical Mechanical Planarization" ou "Chemical Mechanical Polishing" (planarisation ou polissage mécano chimique) est un procédé de lissage et de planarisation des surfaces combinant des actions chimiques et mécaniques (un mélange de gravure chimique et de polissage mécanique à abrasif libre). Le rodage mécanique seul cause trop de dégâts sur les surfaces et la gravure humide seule ne permet pas d'obtenir une bonne planarisation. Les réactions chimiques étant isotropiques, elles attaquent les matériaux indifféremment 3060837 3 dans toutes les directions. Le procédé « CMP » combine les deux effets en même temps ; troisième option : réduire la qualité cristalline du GaN, (avec par exemple une baisse de la température de déposition de la couche 5 de nucléation d'AIN sur le substrat silicium) de manière à réduire les défauts de surface de type « pyramide inversée », mais dans ce cas, les substrats ont tendance à se courber comme le montre la figure 4. Les contraintes de fabrication imposées concernant généralement la tolérance autour des courbures de plaquette 10 autorisées (soit généralement : +/- 50pm), ne permettent pas d'envisager de telles solutions. Dans ce contexte, le Demandeur propose une solution permettant de combler des défauts de surface cristallographiques pouvant être de type « pyramide inversée » dans des matériaux III-N, permettant d'éviter que ces 15 défauts aient un impact sur les dispositifs les incorporant. Plus précisément, la présente invention a pour objet un procédé de fabrication d'un dispositif comprenant au moins une couche en un matériau semiconducteur III-N présentant des défauts surfaciques de croissance cristallographique et un substrat, ledit procédé comprenant : 20 - le dépôt d'au moins une couche de diélectrique à la surface de ladite couche de matériau semiconducteur en matériau III-N ; - une opération de gravure « CMP » de ladite couche de diélectrique, définissant un ensemble de matériaux ; - la réalisation d'au moins un contact à la surface dudit ensemble 25 de matériaux. Le contact peut être un contact ohmique et /ou un contact Schottky. Selon l'invention, le matériau III-N peut répondre à la formule AlxGayln(,,_y)N avec x et y compris entre 0 et 1 inclus. 30 Le dépôt de la couche de diélectrique est un dépôt conforme à la surface de la couche de matériau semiconducteur en matériau III-N, il permet de remplir les défauts surfaciques, afin de réaliser des contacts qui supportent le fait d'être éventuellement positionnés dessus en regard. Cette couche est destinée à supporter une tension susceptible d'être appliquée entre un contact en surface et le substrat. Les défauts surfaciques peuvent 3060837 4 typiquement être de type « pyramide inversée », pouvant présenter des tailles de l'ordre du micron. Selon des variantes de l'invention, le procédé comprend le dépôt d'une première couche de passivation en un premier matériau diélectrique et 5 le dépôt d'une seconde couche en un second matériau diélectrique. Selon des variantes de l'invention, le procédé comprend en outre le dépôt d'une troisième couche en un troisième matériau diélectrique. Selon des variantes de l'invention, le procédé comprend une opération de gravure sélective d'un matériau diélectrique par rapport à un 10 autre matériau diélectrique. Selon des variantes de l'invention, le premier matériau diélectrique est identique au troisième matériau diélectrique. Selon des variantes de l'invention, le matériau semiconducteur est en GaN ou en AIGaN ou en AIN. 15 Selon des variantes de l'invention, le procédé comprend le dépôt d'une couche barrière en un second matériau 111-N à la surface d'une couche en un premier matériau semiconducteur III-N, ledit second matériau 111-N présentant un gap entre la bande de valence et la bande de conduction plus important que le gap entre la bande de valence et la bande de conduction 20 dudit premier matériau III-N. Cette couche barrière est conforme à la couche en un premier matériau pouvant être considérée comme couche principale. La couche barrière peut typiquement présenter une épaisseur de l'ordre de quelques dizaines de nanomètres. La couche principale peut typiquement présenter une épaisseur de plusieurs microns par exemple 2 25 microns. Selon des variantes de l'invention, le second matériau semiconducteur est en AIGaN ou AIN, le premier matériau étant en GaN. Selon des variantes de l'invention, le ou les matériaux diélectriques sont choisis parmi les matériaux suivants : SiOx, AIN, A1203, 30 SiNy. Selon des variantes de l'invention, la première couche de diélectrique est en SiN, la seconde couche de diélectrique est en SiO2. Selon des variantes de l'invention, la première couche de diélectrique est en SiN, la seconde couche de diélectrique est en SiO2, la 35 troisième couche de diélectrique est en SiN. 3060837 5 Selon des variantes de l'invention, la couche de matériau diélectrique ou l'ensemble de couches de matériaux diélectriques présente une épaisseur supérieure à un micron, le défaut pouvant typiquement présenter une profondeur de défaut de l'ordre de 800 nm. 5 Selon des variantes de l'invention, le substrat est en silicium. Selon des variantes de l'invention, le substrat est séparé de la couche en un matériau semiconducteur III-N, par au moins une couche tampon. L'épaisseur de la couche tampon peut être de l'ordre de plusieurs 10 microns. Elle peut aussi bien présenter une épaisseur de 2 microns, ou de 5 à 6 microns, l'épaisseur de la couche dite principale étant du même ordre. Selon des variantes de l'invention, le substrat est en silicium, un ensemble de couches tampons comprend une couche de nucléation en AIN, puis une ou plusieurs couches de GaN, ou AIGaN, ou AIN, ou autres 15 couches tampons sur la base de matériaux III-N, le matériau de la couche en un matériau semiconducteur étant en GaN. Selon des variantes de l'invention, la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt chimique en phase vapeur à basse pression (LPCVD). 20 Selon des variantes de l'invention, la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt de couches minces atomiques (ALD). Selon des variantes de l'invention, la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt 25 chimique en phase vapeur d'organométalliques (MOCVD). Selon des variantes de l'invention, la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt chimique en phase vapeur assisté par plasma (PECVD). L'invention a aussi pour objet le dispositif obtenu selon le procédé 30 de la présente invention. L'invention a aussi pour objet un procédé de fabrication d'un transistor comprenant le procédé de l'invention et aussi pour objet le transistor obtenu par ledit procédé de fabrication dudit transistor. 3060837 6 L'invention a encore pour objet un procédé de fabrication d'une diode comprenant le procédé de l'invention et aussi pour objet la diode obtenue par ledit procédé de fabrication de ladite diode. 5 L'invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description qui va suivre donnée à titre non limitatif et grâce aux figures annexées parmi lesquelles : - la figure 1 illustre l'image d'un défaut de type « pyramide inversée » réalisée par microscopie électronique encore 10 couramment dénommé « SEM » pour « Scanning Electron Microscopy ; - la figure 2 illustre l'évolution de la tension de claquage en fonction de la surface d'un dispositif et du nombre de défauts de surface qu'il comporte ; 15 - la figure 3 illustre des simulations réalisées par le Demandeur qui montrent qu'avec une couche GaN sur un substrat Si montrant l'effet des défauts de type « pyramide inversée » sur les champs électriques générés ; - la figure 4 illustre l'évolution de la densité de défauts de type 20 « pyramide inversée » en fonction de la courbure de wafer, les deux étant modifiées typiquement par la qualité des couches GaN ; - la figure 5 schématise une structure d'un dispositif comprenant un substrat par exemple en silicium, une couche de matériau 25 semiconducteur en GaN présentant des défauts de surface de type « pyramide inversée », de l'art antérieur ; - les figures 6a à 6f illustrent les principales étapes d'un procédé de fabrication d'un dispositif selon l'invention ; - la figure 7 illustre un transistor obtenu selon le procédé de 30 l'invention. De manière générale, le procédé de la présente invention adresse la fabrication de dispositifs comprenant une couche de matériau III-N présentant des défauts de surface résultant de sa croissance cristalline, cette 35 couche étant destinée à supporter un contact. Il peut s'agir d'un contact 3060837 7 ohmique et/ou d'un contact Schottky. L'impact de tels défauts est illustré ci-après dans le cadre d'un transistor. La figure 5 schématise ainsi un dispositif de l'art antérieur comprenant un substrat par exemple en silicium 10, une couche tampon 20, 5 une couche 30 de matériau semiconducteur en GaN présentant des défauts de surface de type « pyramide inversée », une couche de diélectrique 40 un contact 50, ledit diélectrique n'étant pas situé dans le défaut au niveau du contact (et conférant une différence structurelle par rapport au dispositif obtenu selon le procédé de l'invention). Cette figure met en évidence le 10 problème généré par le défaut de surface représenté par un « éclair » E et illustrant un problème de claquage prématuré. Typiquement avec une tension de 600V, ce phénomène peut être observé avec une structure d'épaisseur totale de 3,6 pm (1,8 pm de couche tampon 20 et 1,8 pm de couche 30 de GaN) En effet, le champ électrique est élevé autour du défaut, 15 ce qui entraînera une défaillance prématurée. Pour pallier le problème mentionné ci-dessus, le procédé de l'invention concerne la réalisation d'un dispositif comportant au moins une couche de matériau III-N pouvant notamment être à la surface d'un substrat 20 en silicium, et ce de manière non limitative. Généralement, on réalise une couche intermédiaire dite couche tampon, à la surface du substrat de silicium pour pouvoir réaliser ensuite la couche en matériau III-N. Typiquement, cette couche peut être en AIN ou AIGaN, il peut 25 également s'agir d'un ensemble de couches tampons présentant des stoechiométries différentes du même alliage, de manière non limitative L'ensemble des couches peut typiquement comprendre une épaisseur totale comprise entre 100 nm et 10 pm. Selon, le procédé de la présente invention on remplit les défauts 30 de surface présents dans la couche de matériau III-N par au moins un diélectrique. Avantageusement, on peut utiliser un ensemble de couches de diélectriques. Il peut s'agir avantageusement d'une première couche inférieure 35 de SiN, d'une seconde couche intermédiaire dite couche d'arrêt de Si02 et 30608 3 7 8 d'une troisième couche supérieure encore appelée couche superficielle de SiN. Le Demandeur décrit ci-après un exemple comportant les dépôts 5 successifs de plusieurs matériaux diélectriques de manière à pouvoir bénéficier de comportements sélectifs à la gravure, permettant ainsi de maîtriser très bien l'arrêt de l'opération de gravure. Exemple de procédé selon l'invention : 10 Première étape : On réalise une couche 300 de matériau GaN à la surface d'un ensemble 200 de couches tampons en AIN et AIGaN, elles-mêmes réalisées à la surface d'un substrat 100 en Si, comme illustré en figure 6a. 15 Dans le cas de certains composants tels que par exemple des transistors de puissance, on réalise de manière standard à la surface de la couche de GaN, un couche dite barrière (non représentée) pouvant être en AIGaN ou en AIN ou en d'autres variantes de matériaux III-V et présentant un gap plus élevé que celui du matériau GaN, cette couche barrière peut 20 typiquement présenter une épaisseur comprise entre 3 nm et 50 nm, l'épaisseur de la couche en GaN étant typiquement comprise entre 100nm et 6µm. Deuxième étape : 25 On procède à la réalisation des couches successives suivantes de diélectrique - - une couche inférieure 401 de SiN, d'épaisseur comprise entre 10nm et 10000 nm, de préférence comprise entre 100 nm et 200 nm 30 - une couche intermédiaire 402 de SiO2 d'épaisseur d'au moins 50 nm ; - une couche supérieure 403 de SiN d'épaisseur comprise entre typiquement 1 um et 5 um, comme illustré en figure 6b. 3060837 9 Les défauts de type « pyramide inversée » sont ainsi remplis par du SiN du SiO2 et du SiN. La couche inférieure 401 en SiN permet d'assurer un très bon contrôle de l'arrêt de la gravure de la couche 402 de SiO2. La couche supérieure 403 de SiN est épaisse. L'ensemble des épaisseurs doit 5 permettre de remplir les défauts sur toute leur profondeur. Il est à noter que l'épaisseur minimale des couches et notamment celle de la couche intermédiaire en SiO2 (encore dénommée ci-après couche d'arrêt d'amincissement) est dépendante des variations d'épaisseur induites 10 par le procédé d'amincissement de la couche supérieure 403. Par exemple, pour des couches de nitrure de silicium déposées de 1 pm, l'enlèvement par CMP (Chemical Mechanical Planarization) de 1 pm de ces couches peut induire des variations de leur épaisseur de l'ordre de +/- 70 nm (+/-Acmp). Ces variations d'épaisseur enlevée font que certaines zones de 15 la couche d'arrêt (par exemple oxyde SiO2) sont atteintes avant les autres zones lors du procédé de CMP. Il convient donc de connaître la vitesse d'enlèvement Vsuperficiene (vitesse d'enlèment de la couche superficielle par exemple Vnit pour le nitrure) et la vitesse d'enlèvement Varrêt (vitesse d'enlèvement de la couche d'arrêt 20 par exemple Vox pour l'oxyde) de ces procédés pour la couche supérieure à amincir (par exemple de l'ordre de 50 nm/min pour le nitrure) et la couche d'arrêt (par exemple de l'ordre de 200 nm/min pour l'oxyde). Dans le cas où l'on veut un retrait total de la couche superficielle de 25 nitrure (avec mise à nu de toute la surface de la couche d'arrêt), par exemple, si l'on veut graver la couche d'arrêt par certaine voie chimique sèche, l'homme de l'art sait estimer l'épaisseur minimale de la couche d'arrêt. En effet les premières zones de la couche d'arrêt atteintes par 30 l'amincissement sont amincies à la vitesse Vox alors que le reste de la couche superficielle continue d'être aminci à la vitesse V. - soit esup-ini l'épaisseur moyenne initiale de la couche superficielle ; - soit eeni l'épaisseur moyenne enlevée de cette couche superficielle par le procédé de CMP spécifique à la couche 35 superficielle (par exemple nitrure) ; 3060837 10 - soit AeenI = eenl + ACMP esup-ini L'épaisseur minimale de la couche d'arrêt (ear-min) est : ear-min = (Varret /Vsuperficielle) Aeenl. Ainsi la couche sous-jacente à la couche d'arrêt n'est pas 5 partiellement amincie. Dans le présent exemple, e0 > (Vox Nnit) Aeeni. Si l'on considère un film de nitrure d'épaisseur moyenne 1 pm, une épaisseur moyenne enlevée de 1pm, une non-homogénéité d'enlèvement de +/- 70 nm, une vitesse d'enlèvement d'oxyde de 200 nm/min et une vitesse d'enlèvement de nitrure 10 de 50 nm/min, on calcule une épaisseur minimale de la couche d'arrêt de 280 nm. Troisième étape : On procède à l'opération de type « CMP » pour obtenir une 15 surface plane, exempte de défauts de surface, comme illustré en figure 6c, qui met en évidence que la couche 402 est utilisée comme couche d'arrêt de l'opération CMP. On procède ensuite à une étape de gravure sélective pour enlever le SiO2 qui reste. 20 Quatrième étape : On procède au dépôt localisé d'une couche de résine 600, comme illustré en figure 6d, afin de définir une zone destinée à recevoir un contact métallique. 25 Cinquième étape : Par une opération de lithographie on vient retirer localement les couches 401, 402 et 403 comme montré en figure 6e. Plus précisément on vient graver la couche 401 en SiN dans la zone dans laquelle les contacts ohmiques seront formés. 30 La couche 402 par exemple de SiO2 est gravée directement avant la gravure de la couche 401 de SiN avec soit une gravure humide, soit une gravure sèche. Sixième étape : 35 Le contact ohmique est réalisé. 3060837 11 Le diélectrique est bien présent dans les défauts, comme illustré par la zone Z en figure 6f et le métal 500 peut être déposé dessus. Comme les trous constitués par les défauts occupent généralement un très petit pourcentage de la surface totale, les remplir avec un ou des matériaux 5 diélectriques ne modifie pas le comportement de conduction de l'ensemble du dispositif. Ainsi, le ou les diélectrique(s) évite(nt)une défaillance prématurée, car il n'y a pas de champ électrique accru au point du défaut. Le champ 10 électrique passe autour du défaut. Contrairement au phénomène illustré en figure 5, cas dans lequel, le champ électrique est élevé autour du défaut, ce qui entraînera une défaillance prématurée. Afin de réaliser le dépôt ou les dépôts de couches diélectriques, 15 les différentes techniques suivantes peuvent être employées : LPCVD : Low Pressure Chemical Vapor Deposition Dans le cas des dépôts CVD à basse pression ou LPCVD 20 ALD : L'Atomic Layer Deposition (ALD) est un procédé de dépôt de couches minces atomiques. Le principe consiste à exposer une surface successivement à différents précurseurs chimiques afin d'obtenir des couches ultra-minces. Il est utilisé dans l'industrie des semi-conducteurs. L'intérêt de la technique ALD est de pouvoir faire une monocouche sur une 25 surface présentant un très fort rapport d'aspect (des creux et des bosses). Notamment car la réaction de CVD se déroule directement à la surface, sur une monocouche de gaz précurseurs adsorbés MOCVD : L'épitaxie en phase vapeur aux organométalliques 30 (EPVOM, aussi connue sous les acronymes anglophones MOVPE - metatorganic vapor phase epitaxy ou MOCVD - metalorganic chemical vapor deposition, terme plus général) est une technique de croissance cristalline dans laquelle les éléments à déposer, sous forme d'organométalliques ou d'hydrures, sont amenés vers le substrat 35 monocristallin par un gaz vecteur. 3060837 12 PECVD : Le dépôt chimique en phase vapeur assisté par plasma (ou PECVD, pour Plasma-Enhanced Chemical Vapor Deposition en anglais) est un procédé utilisé pour déposer des couches minces sur un substrat à 5 partir d'un état gazeux (vapeur). Des réactions chimiques se déroulent au cours du processus après la formation d'un plasma à partir des gaz du réacteur. Le plasma est généralement créé à partir de ce gaz par une décharge électrique pouvant être générée à partir de sources radiofréquences (13,56 MHz), micro-ondes (2,45 GHz) ou par une décharge 10 électrique continue entre deux électrodes. Typiquement on peut privilégier le procédé LPCVD, le procédé ALD étant plus lent, le procédé PECVD étant de plus basse qualité, et le procédé MOCVD plus rare pour SiN ou SiO2. 15 De manière générale, parce que les défauts de surface de type « pyramide inversée » occupent une très faible proportion de la surface de la couche en matériau III-N (moins de 1/1x106 pour une densité de 1/mm2), ils peuvent être remplis avec au moins un diélectrique isolant, afin d'arrêter ces 20 défauts affectant la tension de claquage, ce qui contribue à augmenter grandement le rendement de grands dispositifs par exemple de GaN sur des wafer de silicium. Actuellement, la réalisation de composants tels que des 25 transistors de puissance, comprend le dépôt d'une couche de diélectrique sur la surface des couches à base de matériau III-N, le procédé de la présente invention reste ainsi dans ce type de filière technologique, puisqu'il comporte une étape similaire de dépôt de diélectrique plus épaisse (de l'ordre de 150 nm par exemple sans utilisation de procédé CMP à cette 30 étape). Cela n'a alors aucun effet sur la fragilité de la tranche (contrairement à des couches épaisses couches de GaN ou AIGaN qui seraient attaquées pas un procédé « CMP »). La figure 7 illustre un exemple de transistor de l'invention comprenant un substrat 100 en silicium, un ensemble de couches tampon 35 200, une couche 301 de GaN, une couche barrière 302 en AIGaN, une 3060837 13 couche diélectrique de passivation 400, un contact ohmique (source) 501, une grille 502 et un contact ohmique (drain) 503. REVENDICATIONS1. Procédé de fabrication d'un dispositif comprenant au moins une 5 couche en un matériau semiconducteur III-N présentant des défauts surfaciques de croissance cristallographique et un substrat, ledit procédé comprenant : - le dépôt d'au moins une couche de diélectrique à la surface de ladite couche de matériau semiconducteur en matériau III-N ; 10 - une opération de gravure « CMP » définissant un ensemble de matériaux ; - la réalisation d'au moins un contact à la surface dudit ensemble de matériaux. 15 2. Procédé selon la revendication 1, comprenant : - le dépôt d'une première couche de passivation en un premier matériau diélectrique ; - le dépôt d'une seconde couche en un second matériau diélectrique. 20 3. Procédé selon la revendication 2, comprenant en outre le dépôt d'une troisième couche en un troisième matériau diélectrique. 4. Procédé selon l'une des revendications 2 ou 3, comprenant une 25 opération de gravure sélective d'un matériau diélectrique par rapport à un autre matériau diélectrique. 5. Procédé selon la revendication 3, dans lequel le premier matériau diélectrique est identique au troisième matériau diélectrique. 30 6. Procédé selon l'une des revendications 1 à 5, dans lequel le matériau semiconducteur est en GaN ou en AIGaN ou en AIN. 7. Procédé selon l'une des revendications 1 à 6, comprenant le 35 dépôt d'une couche barrière en un second matériau III-N à la surface d'une 3060837 15 couche en un premier matériau semiconducteur III-N, ledit second matériau 111-N présentant un gap entre la bande de valence et la bande de conduction plus important que le gap entre la bande de valence et la bande de conduction dudit premier matériau III-N. 8. Procédé selon la revendication 7, dans lequel le second matériau semiconducteur est en AIGaN ou en AIN, le premier matériau étant en GaN. 9. Procédé selon l'une des revendications 1 à 8, dans lequel le ou les matériaux diélectriques sont choisis parmi les matériaux suivants : SiOx, AIN, A1203, SiNy. 15 10. Procédé selon la revendication 2, dans lequel la première couche de diélectrique est en SiN, la seconde couche de diélectrique est en SiO2. 11. Procédé selon la revendication 3, dans lequel la première 20 couche de diélectrique est en SiN, la seconde couche de diélectrique est en SiO2, la troisième couche de diélectrique est en SiN. 12. Procédé selon l'une des revendications 1 à 11 dans lequel la couche de matériau diélectrique ou l'ensemble de couches de matériaux 25 diélectriques présente une épaisseur supérieure à un micron. 13. Procédé selon l'une des revendications 1 à 12, dans lequel le substrat est en silicium. 30 14. Procédé dans lequel le substrat est séparé de la couche en un matériau semiconducteur III-N, par au moins une couche tampon. 15. Procédé selon la revendication 14, dans lequel le substrat est en silicium et un ensemble de couches tampons comprend une couche de 35 nucléation en AIN, puis une ou plusieurs couches de GaN ou AIGaN ou AIN, 10 3060837 16 ou autres couches tampons sur la base de matériaux III-N, le matériau de la couche en un matériau semiconducteur étant en GaN. 16. Procédé selon l'une des revendications 1 à 15, dans lequel la 5 ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt chimique en phase vapeur à basse pression (LPCVD). 17. Procédé selon l'une des revendications 1 à 15, dans lequel la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une 10 opération de dépôt de couches minces atomiques (ALD). 18. Procédé selon l'une des revendications 1 à 15, dans lequel la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt chimique en phase vapeur d'organométalliques 15 (MOCVD). 19. Procédé selon l'une des revendications 1 à 15, dans lequel la ou les couches de matériau(x) diélectrique(s) est(sont) réalisé(s) par une opération de dépôt chimique en phase vapeur assisté par plasma (PECVD). 20 20. Dispositif obtenu par le procédé selon l'une des revendications 1 à 19. 21. Procédé de fabrication d'un transistor comprenant le procédé 25 selon l'une des revendications 1 à 19. 22. Transistor obtenu selon le procédé de la revendication 21.