Brevet FR3055463A1 — publié le 20180302

B15340 - 16-GR3-0387 1 ELEMENT DE MEMORISATION DURCI Domaine La présente demande concerne un circuit électronique, et plus particulièrement un élément de mémorisation durci contre les aléas logiques. Exposé de l'art antérieur Un élément de mémorisation est par exemple constitué d'une bascule, comprenant deux inverseurs CMOS couplés tête-bêche entre deux noeuds. L'état d'un élément de mémorisation de ce type est susceptible d'être modifié par un aléa, par exemple par un rayonnement qui provoque un pic de courant dans l'un des noeuds de l'élément de mémorisation, ce qui peut entrainer une erreur logique. Le brevet US 7109541 de la demanderesse décrit un dispositif permettant de rendre un élément de mémorisation à inverseurs CMOS plus robuste face aux aléas. La figure 1 qui correspond à la figure 4 du brevet US 7109541, est un schéma électrique du dispositif. Ce dispositif comprend deux inverseurs CMOS 1 et 2 couplés tête-bêche entre deux noeuds 4 et 5, et deux condensateurs 7 et 8 connectés en série entre les noeuds 4 et 5. Le point de connexion des deux condensateurs constitue un noeud qui est inévitablement couplé de manière capacitive à la masse par une capacité parasite 9. 3055463 B15340 - 16-GR3-0387 2 La présence des condensateurs 7, 8 et 9 rend les noeuds 4 et 5 capacitifs. Ainsi lorsqu'un pic de courant survient sur le noeud 4 ou 5, ce pic est fortement atténué. Les capacités 7 et 8 sont choisies en tenant compte des pics de 5 courant que risque de subir le circuit dans son contexte d'utilisation. Plus des pics importants risquent de survenir, plus une forte capacité est nécessaire pour les atténuer jusqu'à une valeur inférieure au seuil de changement d'état de l'élément de mémorisation. 10 Résumé Un mode de réalisation prévoit un circuit robuste face aux aléas qui ne nécessitent pas l'utilisation de fortes capacités. Un mode de réalisation prévoit un tel circuit ayant 15 une surface proche de celle d'un circuit non durci. Ainsi, un mode de réalisation prévoit un élément de mémorisation comprenant deux inverseurs CMOS, couplés tête-bêche entre deux noeuds ; et un transistor MOS, connecté en condensateur entre lesdits noeuds. 20 Selon un mode de réalisation, le drain et la source dudit transistor sont interconnectés. Selon un mode de réalisation, ledit transistor connecté en condensateur comprend quatre premiers transistors connectés en parallèle. Selon un mode de réalisation, deux des quatre premiers transistors sont des transistors à canal N, identiques aux transistors à canal N des inverseurs, et les deux autres premiers transistors sont des transistors à canal P, identiques aux transistors à canal P des inverseurs. Selon un mode de réalisation, un des premiers transistors à canal N et un des premiers transistors à canal P ont leurs grilles connectées à l'entrée d'un premier inverseur et leur drain/source à sa sortie, et les deux autres premiers transistors ont leurs grilles connectées à l'entrée du second inverseur et leurs drain/source à sa sortie. 3055463 B15340 - 16-GR3-0387 3 Selon un mode de réalisation, un des inverseurs est un inverseur cadencé. Selon un mode de réalisation, un élément de mémorisation comprend un substrat avec une zone active de type P 5 et une zone active de type N pour chaque inverseur ; quatre premiers transistors, chacun formé dans l'une des zones actives ; quatre deuxièmes transistors, deux transistors à canal N et deux transistors à canal P, correspondant aux transistors des deux inverseurs CMOS, chacun étant formé dans une zone active 10 différente et étant connecté par son drain au drain et à la source du premier transistor formé sur cette zone ; deux bandes conductrices, chacune formant et reliant les grilles des premiers et seconds transistors d'une zone active de type P et d'une zone active de type N ; et deux métallisations, chacune 15 connectant les drains de quatre transistors connectés par une bande conductrice ; les sources d'un transistor à canal P et d'un transistor à canal N parmi ces quatre transistors ; et la bande conductrice connectant les grilles des quatre autres transistors. 20 Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: 25 la figure 1, décrite précédemment, est un schéma électrique d'un élément de mémorisation résistant aux rayonnements ; la figure 2 représente un schéma électrique d'un élément de mémorisation ; 30 la figure 3 est une vue de dessus d'une topographie d'une partie de l'élément de mémorisation de la figure 2 ; la figure 4 représente le schéma électrique d'un mode de réalisation d'un élément de mémorisation durci ; les figures aA, 5B et 5C sont des chronogrammes en 35 courant et en tension ; 3055463 B15340 - 16-GR3-0387 4 la figure 6 représente de façon plus détaillée un mode de réalisation d'un élément de mémorisation durci ; et la figure 7 est une vue de dessus d'une topographie d'une partie de l'élément de mémorisation durci de la figure 6. 5 Description détaillée De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les figures illustrant des topographies ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension 10 des modes de réalisation décrits ont été représentés et sont détaillés. Dans les chronogrammes, les valeurs de tensions sont données en millivolts, les valeurs de courants sont données en microampères et les temps sont donnés en nanosecondes. 15 La figure 2 est un schéma électrique d'un élément de mémorisation, comprenant deux inverseurs CMOS 10 et 11 couplés tête-bêche entre deux noeuds. L'inverseur 10 comprend un transistor 12 à canal P et un transistor 13 à canal N. Une source d'alimentation haute Vdd 20 est connectée à la source du transistor 12. Le drain du transistor 12 est connecté au drain du transistor 13, constituant le noeud de sortie de l'inverseur 10. La source du transistor 13 est connectée à une source d'alimentation basse GND. Les grilles des transistors 12 et 13 sont interconnectées 25 et constituent le noeud d'entrée de l'inverseur 10. L'inverseur 11 est un inverseur cadencé et comprend un transistor 14 à canal P et un transistor 16 à canal N. Les grilles des transistors 14 et 16 sont interconnectées et constituent le noeud d'entrée de l'inverseur 11. Le drain du 30 transistor 14 est connecté au drain du transistor 16, constituant le noeud de sortie de l'inverseur 11. La source du transistor 14 est connectée au drain d'un transistor 18 identique au transistor 14. Cette connexion constitue un noeud 19. La source du transistor 18 est connectée à la source 35 d'alimentation haute Vdd. La source du transistor 16 est 3055463 B15340 - 16-GR3-0387 5 connectée au drain d'un transistor 20 identique au transistor 16. Cette connexion constitue un noeud 21. La source du transistor 20 est connectée à la source d'alimentation basse GND. Les noeuds d'accès de l'élément de mémorisation sont des 5 noeuds 22 et 23. Les grilles des transistors 18 et 20 sont respectivement adaptées à recevoir des signaux d'horloge complémentaires CPN et CPI. Les connexions de grille des transistors 14 et 18 d'une part, 16 et 20 d'autre part, peuvent être inversées sans affecter la fonctionnalité du dispositif. 10 La figure 3 est une vue de dessus simplifiée d'une topographie de l'inverseur cadencé 11 de la figure 2. Les transistors 14 et 18 à canal P sont formés dans une zone active 24 de type P. La zone de drain du transistor 18 et de source du transistor 14 correspond au noeud 19. De la même manière, les 15 transistors 16 et 20 à canal N sont formés dans une zone active 25 de type N. La zone de drain du transistor 20 et de source du transistor 16 correspond au noeud 21. Une bande conductrice 26, couramment du silicium polycristallin, forme la grille du transistor 18 et une bande conductrice 28 forme la grille du 20 transistor 20. Une bande conductrice 32 forme les grilles des transistors 14 et 16. La bande de grille 32 est reliée à un via représentant le noeud 23 d'entrée de l'inverseur 11. La source du transistor 18 est connectée à la source d'alimentation haute par un via 36. La grille du transistor 18 est connectée par un 25 via 38 à une source du signal CPN. La grille du transistor 20 est connectée par un via 40 à une source du signal CPI. La source du transistor 20 est connectée à la source d'alimentation basse par un via 42. Des vias 46 et 48, reliés par une métallisation 44 établissent la connexion entre les drains des 30 transistors 14 et 16. Un via représentant le noeud 22 connecté à la métallisation 44 constitue le noeud de sortie de l'inverseur 11. La figure 4 est un schéma électrique d'un mode de réalisation d'un élément de mémorisation durci. L'élément de 35 mémorisation comprend les deux inverseurs CMOS 10 et 11. Il 3055463 B15340 - 16-GR3-0387 6 comprend de plus un condensateur 51 connecté entre des premier et deuxième noeuds d'accès 52 et 53 de l'élément de mémorisation. Contrairement au dispositif du brevet US 7109541, dans 5 lequel un pic de tension sur un noeud d'accès est presque entièrement absorbé par les condensateurs 7, 8 et 9, l'unique condensateur 51 du mode de réalisation de la figure 4 transfère le pic de tension survenant sur l'un des premier et deuxième noeuds 52 et 53 vers l'autre noeud. 10 Les figures aA à 5C représentent l'effet d'un pic de courant positif 54 résultant en un pic de tension et survenant sur le premier noeud d'accès 52 d'une bascule d'un élément de mémorisation dans le cas où le premier noeud d'accès est à 0 (GND) et le deuxième noeud d'accès est à 1 (Vdd). 15 Des courbes 56 et 58 illustrent le cas de la figure 2 où l'élément de mémorisation est non durci. Sous l'effet du pic de tension 54, la première borne passe à 1 (Vdd) et la seconde borne passe en conséquence à 0 (GND). L'état de l'élément de mémorisation est inversé. 20 Des courbes 60 et 62 illustrent le cas d'un élément de mémorisation du type de l'élément de mémorisation illustré dans la figure 4. Le pic de tension 54 sur le noeud 52 tend à provoquer le basculement de l'inverseur 10. Cependant le pic de tension transféré vers le noeud 53 fait croître la tension du 25 noeud 53 et renforce donc l'état 1 de ce noeud, s'opposant au basculement de l'inverseur 10. La sortie de l'inverseur 10 reste à 1 et l'état de l'élément de mémorisation est maintenu. La figure 6 représente de manière plus détaillée un exemple de réalisation de l'élément de mémorisation durci de la 30 figure 4. L'élément de mémorisation comprend les inverseurs 10 et 11 comme cela a été décrit en relation avec la figure 2. Il comprend aussi des condensateurs 64, 66, 68 et 70 réalisés sous forme de transistors. Les transistors 64 et 68 sont des transistors à canal P et les transistors 66 et 70 sont des 35 transistors à canal N. Les transistors à canal P de l'élément de 3055463 B15340 - 16-GR3-0387 7 mémorisation sont tous identiques entre eux. De même, les transistors à canal N de l'élément de mémorisation sont tous identiques entre eux. La première borne de chaque condensateur 64, 66, 68 et 70 est formée par la grille du transistor. La 5 seconde borne est formée par la source et le drain du transistor connectés l'un à l'autre. Les premières bornes des condensateurs 64 et 66 sont connectées à l'entrée de l'inverseur 11, les secondes à sa sortie. De même, les premières bornes des condensateurs 68 et 70 sont connectées à l'entrée de l'inverseur 10 10, les secondes à sa sortie. On trouve ainsi entre les noeuds 52 et 53 de l'élément de mémorisation, quatre transistors en parallèle qui correspondent au condensateur unique de la figure 4. La figure 7 est une vue de dessus simplifiée d'une 15 topographie de l'inverseur 11 et des transistors 64 et 66 connectés en condensateurs décrits en relation avec la figure 6. Les éléments ayant déjà été décrits ne le seront pas de nouveau. Le transistor 64 est formé dans la zone active 24 et le transistor 66 est formé dans la zone active 25. Une zone 77 20 forme la connexion entre la source du transistor 64 et le drain du transistor 14. Un via 78 connecte le drain du transistor 64 à la métallisation 44 et donc à la source du transistor 64 et au drain du transistor 14. De même, une zone 80 forme la connexion entre la source du transistor 66 et le drain du transistor 16. 25 Un via 82 connecte le drain du transistor 66 à la métallisation 44 et donc à la source du transistor 66 et au drain du transistor 16. Une bande conductrice 84 forme la grille des transistors 64 et 66 et est connectée à la bande 32. Ainsi les grilles des transistors 14, 16, 64 et 66 sont connectées 30 ensemble et les drains et les sources des transistors 64 et 66 sont connectés aux drains des transistors 14 et 16. Le choix de transistors 64 à 70 identiques aux transistors de l'inverseur permet d'obtenir une disposition n'ajoutant que peu de surface à la surface de l'élément de 35 mémorisation de la figure 3. En effet, seuls les éléments 3055463 B15340 - 16-GR3-0387 8 contenus dans le cadre en pointillés 86 ont été ajoutées dans la topographie de la figure 7 par rapport à la topographie de la figure 3. Pour un élément de mémorisation complet, l'augmentation de surface par rapport à l'élément de 5 mémorisation décrit en figures 2 et 3 est inférieure à 20 %. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les inverseurs formant les éléments de mémorisation peuvent être de type différent de ceux décrits dans 10 la figure 2. De même, les transistors connectés en condensateurs ne sont pas limités en nombre et en type de canal aux transistors décrits dans la figure 6. Enfin, les figures 3 et 7 illustrent seulement des exemples de topographies d'élément de mémorisation. Celles-ci peuvent varier selon les types d'élément 15 de mémorisation que l'on cherche à durcir et les technologies utilisées. REVENDICATIONS1. Élément de mémorisation comprenant : deux inverseurs CMOS (10, 11), couplés tête-bêche entre deux noeuds (52, 53) ; et un transistor MOS (64, 66, 68, 70), connecté en 5 condensateur entre lesdits noeuds (52, 53). 2. Élément de mémorisation selon la revendication 1, dans lequel le drain et la source dudit transistor (64) sont interconnectés. 3. Élément de mémorisation selon la revendication 1 ou 10 2, dans lequel ledit transistor connecté en condensateur comprend quatre premiers transistors (64, 66, 68, 70) connectés en parallèle. 4. Élément de mémorisation selon la revendication 3, dans lequel deux des quatre premiers transistors (66, 70) sont 15 des transistors à canal N, identiques aux transistors (13, 16) à canal N des inverseurs (10, 11), et les deux autres premiers transistors (64, 68) sont des transistors à canal P, identiques aux transistors (12, 14) à canal P des inverseurs (10, 11). 5. Élément de mémorisation selon la revendication 4, 20 dans lequel un des premiers transistors (66) à canal N et un des premiers transistors (64) à canal P ont leurs grilles connectées à l'entrée d'un premier inverseur (11) et leur drain/source à sa sortie, et les deux autres premiers transistors (68, 70) ont leurs grilles connectées à l'entrée du second inverseur (10) et 25 leurs drain/source à sa sortie. 6. Élément de mémorisation selon l'une quelconque des revendications 1 à 5, dans lequel un des inverseurs (11) est un inverseur cadencé. 7. Élément de mémorisation selon la revendication 5, 30 comprenant : un substrat avec une zone active (24) de type P et une zone active (25) de type N pour chaque inverseur (10, 11) ; quatre premiers transistors (64, 66, 68, 70), chacun formé dans l'une des zones actives (24, 25) ; 3055463 B15340 - 16-GR3-0387 10 quatre deuxièmes transistors (12, 13, 14, 16), deux transistors (13, 16) à canal N et deux transistors (12, 14) à canal P, correspondant aux transistors des deux inverseurs CMOS (10, 11), chacun étant formé dans une zone active différente et 5 étant connecté par son drain au drain et à la source du premier transistor (64, 66, 68, 70) formé sur cette zone ; deux bandes conductrices, chacune formant et reliant les grilles des premiers (64, 66, 68, 70) et deuxièmes transistors (12, 13, 14, 16) d'une zone active de type P et 10 d'une zone active de type N ; et deux métallisations (44), chacune connectant : - les drains de quatre transistors (14, 16, 64, 66 ; 12, 13, 68, 70) connectés par une bande conductrice ; - les sources d'un transistor à canal P et d'un 15 transistor à canal N parmi ces quatre transistors (14, 16, 64, 66 ; 12, 13, 68, 70) ; et - la bande conductrice connectant les grilles des quatre autres transistors (12, 13, 68, 70 ; 14, 16, 64, 66).