Brevet FR3060839A1 — publié le 20180622

PROCEDE DE REALISATION D'UN DISPOSITIF SEMI-CONDUCTEUR A NANOFIL ET ESPACEURS EXTERNE ET INTERNE ALIGNES DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention porte sur un procédé de réalisation d'un dispositif semi- conducteur à nanofil(s) semi-conducteur(s) et comprenant un espaceur interne aligné vis- à-vis d'un espaceur externe. L'invention s'applique notamment à la réalisation de transistors à grille multiple, ou transistors multi-grille, par exemple de type GAAFET (« Gate-All-Around Field-Effect Transistor », ou transistor à effet de champ à grille enrobante). L'invention s'applique notamment au domaine des dispositifs FET utilisés pour des applications logiques à hautes performances et basse consommation de la microélectronique, ainsi qu'à celui du design et de la fabrication des transistors FET comportant chacun plusieurs nanofils superposés les uns au-dessus des autres, utilisés dans la conception de circuits intégrés ayant des performances électriques améliorées par rapport à l'état de l'art actuel. L'invention s'applique avantageusement à la réalisation d'un ou plusieurs transistors GAAFET co-intégrés, sur un même substrat, avec un ou plusieurs transistors FinFET (« Fin Field Effect Transistor », ou transistor à effet de champ et à ailette). Le document US 2008/0135949 Al décrit un procédé de réalisation d'un transistor FET dont le canal est formé de plusieurs nanofils superposés. Dans ce procédé, un empilement de couches semi-conductrices comprenant une alternance de couches de silicium et de couches de SiGe est tout d'abord réalisé. Lorsque le silicium est le matériau destiné à former les nanofils, un retrait sélectif du SiGe par rapport au silicium est mis en oeuvre au niveau de la région de canal du transistor de manière à libérer les nanofils de silicium avant de déposer la grille du transistor autour de ces nanofils. Avec un tel procédé, des règles de dessin contraignantes doivent être appliquées pour pouvoir libérer les nanofils de silicium tout en ayant un maintien de la 3060839 2 structure. Du fait de ces règles de dessin, l'encombrement des blocs semi-conducteurs formant la source et le drain est important et ne permet pas d'obtenir une forte densité de nanofils. Par ailleurs, un bon positionnement ainsi qu'une bonne définition du motif de grille s'avère difficile à obtenir. 5 Les documents US 8 679 902 B1 et EP 2 654 083 Al décrivent d'autres procédés de réalisation de transistors dont les canaux comportent des nanofils superposés et qui sont dotés d'une grille enrobante autour des nanofils. Dans ces documents, la grille est formée par un procédé de type damascène (approche connue sous le nom de « Gate-Last » ou « Replacement Metal Gate », RMG), dans lequel : 10 - une grille sacrificielle est tout d'abord formée en recouvrant un empilement de couches de silicium et de couches de SiGe alternées, au niveau de la région de canal, puis - des espaceurs de grille et les régions de source et drain sont réalisés, puis 15 - la grille sacrificielle est ensuite gravée à travers une couche de masquage recouvrant toute la structure, cette gravure servant également à supprimer le SiGe (lorsque le SiGe est utilisé comme matériau sacrificiel et que le canal est destiné à être formé par des nanofils de silicium) au niveau de la région de canal du transistor pour former les nanofils, et enfin 20 - la grille définitive est réalisée dans l'espace formé par la gravure de la grille sacrificielle. L'inconvénient d'une telle approche est que la gravure mise en oeuvre pour supprimer le SiGe au niveau de la région de canal ne s'arrête pas à l'aplomb de l'ouverture formée dans la couche de masquage pour le retrait de la grille sacrificielle, 25 cette gravure se propageant vers les régions de source et de drain. Lors du retrait sélectif du SiGe par rapport au silicium, il n'y a pas d'auto-alignement du SiGe retiré avec l'emplacement défini pour former la grille. Par conséquent, la grille définitive déposée après le retrait de ces couches sacrificielles n'est pas auto-alignée avec le volume formé uniquement par le retrait de la grille sacrificielle. Cela entraîne une augmentation des capacités parasites au sein du transistor car lors du remplissage de la cavité par les 3060839 3 matériaux de grille, certaines zones du bord de grille recouvrent les zones de source et de drain. EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un procédé de 5 réalisation d'un dispositif semi-conducteur à nanofil(s) de semi-conducteur permettant l'obtention d'un bon alignement de l'espaceur interne vis-à-vis de l'espaceur externe, qui soit adapté à la réalisation de transistors avec une forte densité sur le support et qui ne présente par les inconvénients des procédés de l'art antérieur exposés ci-dessus. Pour cela, la présente invention propose un procédé de réalisation d'au 10 moins un dispositif semi-conducteur, comportant au moins la mise en oeuvre des étapes suivantes : a) réalisation, sur un support, d'un empilement de couches comprenant au moins une première couche de semi-conducteur cristallin et au moins une deuxième couche de semi-conducteur cristallin apte à être gravé sélectivement vis-à-vis du semi- 15 conducteur de la première couche, la deuxième couche étant disposée entre la première couche et le support ; b) gravure d'une partie de l'empilement de couches telle qu'au moins une portion de la première couche forme un nanofil disposé sur une portion de la deuxième couche ; 20 c) gravure sélective de ladite portion de la deuxième couche ; d) réalisation, dans au moins un espace formé sous le nanofil par la gravure de ladite portion de la deuxième couche, d'au moins une portion de matériau sacrificiel, la sélectivité de gravure du matériau sacrificiel vis-à-vis du semi-conducteur de la première couche étant supérieure à celle du semi-conducteur de la deuxième couche 25 vis-à-vis du semi-conducteur de la première couche ; e) réalisation d'au moins une grille sacrificielle et d'au moins un espaceur externe entourant latéralement la grille sacrificielle ; 3060839 4 f) gravure de l'empilement de couches, révélant des extrémités du nanofil et de la portion de matériau sacrificiel alignées avec des faces latérales extérieures de l'espaceur externe ; g) gravure sélective de parties de la portion de matériau sacrificiel, 5 depuis les extrémités de la portion de matériau sacrificiel, formant des cavités alignées sous l'espaceur externe ; h) réalisation d'au moins un espaceur interne dans les cavités, aligné avec l'espaceur externe. Contrairement aux procédés de l'art antérieur dans lesquels l'espaceur 10 interne est formé dans des cavités obtenues en gravant directement l'empilement initial de couches de semi-conducteurs cristallins, le procédé selon l'invention propose de libérer au préalable le nanofil puis de déposer ensuite, au moins sous ce nanofil, un matériau sacrificiel présentant une meilleure sélectivité de gravure vis-à-vis du semiconducteur du nanofil. Ainsi, contrairement à un procédé dans lequel les emplacements 15 de l'espaceur interne sont définis par une gravure de SiGe sélectivement vis-à-vis du silicium (ou inversement), la gravure mise en oeuvre pour former les emplacements de l'espaceur interne est bien mieux contrôlée grâce à l'utilisation du matériau sacrificiel disposé au préalable contre ou autour du nanofil, améliorant ainsi le contrôle de l'épaisseur de matériau consommé par cette gravure. Cela permet la réalisation d'un 20 espaceur interne bien aligné avec l'espaceur externe présent au-dessus du nanofil, empêchant ainsi le dépôt de matériaux de grille dans des régions par exemple destinées à la réalisation des source et drain. De plus, ce procédé est bien adapté pour réaliser sur un même support plusieurs transistors avec une forte densité (pas, ou « pitch » en anglais, de 40 nm ou 25 moins, par exemple entre environ 30 nm et 40 nm). De manière avantageuse, le matériau sacrificiel peut être de l'oxyde de semi-conducteur, par exemple du Si02. L'espaceur externe peut comporter avantageusement un matériau diélectrique de permittivité diélectrique inférieure ou égale à 7. Cela permet de réduire 3060839 5 les capacités parasites et donc d'augmenter la vitesse de fonctionnement d'un circuit CMOS comportant des transistors réalisés via la mise en oeuvre de ce procédé. Les couches de l'empilement peuvent être réalisées par épitaxie à partir d'une couche de semi-conducteur du support. 5 Le semi-conducteur de la première couche peut être du silicium ou du SiGe, et le semi-conducteur de la deuxième couche peut être du SiGe comportant une proportion de germanium supérieure à celle du semi-conducteur de la première couche. De manière alternative, le semi-conducteur de la deuxième couche peut être du silicium ou du SiGe, et le semi-conducteur de la première couche peut être du SiGe comportant 10 une proportion de germanium supérieure à celle du semi-conducteur de la deuxième couche. Le dispositif semi-conducteur peut comporter au moins un transistor de type GAAFET dont le canal est formé au moins en partie par le nanofil. Ce procédé s'applique avantageusement à la réalisation de transistors GAAFET ayant 15 avantageusement des longueurs de grille inférieures à environ 20 nm. Dans ce cas, le procédé peut comporter en outre, entre les étapes d) et e), une étape de réalisation de tranchées d'isolation autour du nanofil et de la portion de matériau sacrificiel. Les tranchées d'isolation peuvent être de type STI (« Shallow Trench Isolation », ou tranchée d'isolation peu profonde). Ces tranchées peuvent notamment 20 être réalisées à travers une partie de l'épaisseur du support. Le nanofil est ainsi réalisé avant les tranchées l'isolation (et non après comme c'est le cas habituellement), ce qui permet de conserver une éventuelle contrainte présente dans le nanofil, et facilite l'obtention d'une forte densité de nanofils. Le procédé peut comporter en outre, entre les étapes a) et b), la 25 réalisation, sur le support, d'au moins une portion de semi-conducteur d'épaisseur sensiblement égale à celle de l'empilement de couches, et la réalisation des tranchées d'isolation peut comporter la mise en oeuvre d'une gravure formant également, dans ladite portion de semi-conducteur, des ailettes aptes à former le canal d'un transistor de type FinFET. La portion de semi-conducteur d'épaisseur sensiblement égale à celle de 3060839 6 l'empilement de couches peut former dans ce cas, avec le support, un substrat de type bulk à partir duquel un ou plusieurs transistors FinFET peuvent être réalisés. Ainsi, une co-intégration d'un ou plusieurs transistors GAAFET avec un ou plusieurs transistors FinFET est réalisée. Au moins une partie des étapes mises en 5 oeuvre pour la réalisation du ou des transistors GAAFET peuvent également servir à la réalisation du ou des transistors FinFET. L'empilement de couches peut comporter plusieurs premières couches empilées de manière alternée avec plusieurs deuxièmes couches, et les étapes b) à h) peuvent être mises en oeuvre pour l'ensemble des premières et deuxièmes couches. 10 Ainsi, l'étape b) de gravure peut former plusieurs nanofils superposés espacés les uns des autres par des portions des deuxièmes couches. L'étape b) de gravure peut réaliser plusieurs portions de la première couche formant plusieurs nanofils disposés les uns à côté des autres, et les étapes c) à h) peuvent être mises en oeuvre pour l'ensemble desdits nanofils. 15 Le support peut correspondre à un substrat massif de semi-conducteur sur lequel l'empilement de couches est réalisé. En variante, le support peut comporter une couche épaisse et une couche diélectrique enterrée d'un substrat de type semiconducteur sur isolant, tel qu'une couche superficielle de semi-conducteur du substrat forme la deuxième couche de l'empilement réalisé sur le support. 20 L'étape d) peut comporter la mise en oeuvre d'un dépôt du matériau sacrificiel autour du nanofil. Ainsi, le procédé peut comporter ensuite, après la réalisation de l'espaceur interne, la réalisation d'une grille enrobante ou au moins partiellement enrobante autour du nanofil. L'étape b) de gravure peut être mise en oeuvre à partir d'un masque dur 25 réalisé sur l'empilement par un procédé de type SIT (« Sidewall Image Transfer »), ou DSA (« Direct Self-Assembly »), ou par lithographie EUV (« Extreme Ultra-Violet »). Le procédé peut comporter en outre, après l'étape h), la mise en oeuvre des étapes suivantes : - réalisation de régions de source et de drain en contact avec les 30 extrémités du nanofil ; 3060839 sacrificiel ; 7 - suppression de la grille sacrificielle et de la portion de matériau - réalisation d'une grille à des emplacements formés par la suppression de la grille sacrificielle et de la portion de matériau sacrificiel, telle que la grille entoure au 5 moins partiellement le nanofil et telle que les espaceurs interne et externe entourent latéralement la grille. Dans ce cas, les régions de source et de drain peuvent être réalisées par la mise en oeuvre d'une épitaxie de semi-conducteur depuis un semi-conducteur du support. 10 La grille sacrificielle et la grille peuvent comporter chacune plusieurs portions distinctes espacées les unes des autres. Ce procédé est avantageusement mis en oeuvre pour la fabrication de transistors de type FET servant à la réalisation de circuits intégrés pour des applications logiques à hautes performances et faibles consommations électriques, de mémoires Flash 15 de type NAND, de mémoires moléculaires, ou pour d'autres applications de type capteurs de charges. Plus généralement, ce procédé peut s'appliquer à la réalisation de toute structure nécessitant un alignement de la grille entre deux ou plusieurs nanofils de semiconducteur superposés et espacés les uns des autres. Ce procédé peut s'appliquer à la réalisation de tout type de dispositif 20 semi-conducteur nécessitant un bon alignement d'une grille vis-à-vis d'un ou plusieurs nanofils suspendus au-dessus d'un support, ou un alignement d'un espaceur interne avec un espaceur externe. Le terme « nanofil » est utilisé ici pour désigner toute portion de matériau de dimensions nanométriques et de forme allongée, quelle que soit la forme de 25 la section de cette portion. Ainsi, ce terme désigne autant des portions de matériau allongées de section circulaire ou sensiblement circulaire, mais également des portions de matériau en forme de nano-poutres ou de nano-barreaux comportant par exemple une section rectangulaire ou sensiblement rectangulaire. 3060839 8 BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : 5 - les figures 1A à 1Z représentent les étapes d'un procédé de réalisation de transistors à nanofils de semi-conducteur, objet de la présente invention, selon un mode de réalisation particulier, - les figures 2A, 2B et 3A représentent des étapes d'un procédé de réalisation de transistors à nanofils de semi-conducteur, objet de la présente invention, 10 selon différentes variantes de réalisation. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas 15 nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS 20 On se réfère aux figures 1A à 1Z qui représentent les étapes d'un procédé de réalisation d'un dispositif semi-conducteur 10 comprenant des transistors 100 à nanofils de semi-conducteur selon un mode de réalisation particulier. Dans ce mode de réalisation, les transistors 100 sont de type GAAFET. De plus, ce procédé selon ce mode de réalisation particulier réalise également des transistors de type FinFET co-intégrés avec 25 les transistors 100 sur un même substrat au sein du dispositif semi-conducteur 10. Sur la figure 1A, les épaisseurs des différentes couches mentionnées ci-dessous correspondent aux dimensions parallèles à l'axe Z représenté sur la figure 1A. 3060839 9 Comme représenté sur la figure 1A, ce procédé est mis en oeuvre à partir d'un substrat de type semi-conducteur sur isolant, ici SiGe01 (« SiGe-On-Insulator », ou SiGe sur isolant) comprenant une couche épaisse 102 de semi-conducteur, par exemple de silicium, sur laquelle est disposée une couche diélectrique enterrée 104, ou 5 BOX (« Buried-Oxide »), comprenant par exemple du Si02. L'épaisseur de la couche diélectrique enterrée 104 est par exemple égale ou supérieure à environ 20 nm, et ici égale à environ 25 nm. Le substrat SiGe01 comporte également une couche superficielle 106 de semi-conducteur, comportant ici du SiGe. L'épaisseur de la couche superficielle 106 est par exemple égale à environ 8 nm, ou comprise entre environ 5 nm et 10 nm. 10 Des couches destinées à la réalisation d'un ou plusieurs nanofils de chacun des transistors 100 sont ensuite réalisées sur le substrat. Dans le mode de réalisation décrit ici, chaque transistor 100 est destiné à comporter deux nanofils de silicium superposés, ou empilés. Pour cela, les couches réalisées sur le substrat correspondent à une couche de silicium 108 formée sur la couche superficielle 106, une 15 couche de SiGe 110 formée sur la couche 108, et une autre couche de silicium 112 formée sur la couche 110. Les couches 106, 108, 110 et 112 forment ensemble un empilement 113 de couches disposé sur un support formé par la couche épaisse 102 et la couche diélectrique enterrée 104. Ces couches 106, 108, 110 et 112 comportent des semi- 20 conducteurs cristallins formés par épitaxie. L'épaisseur de la deuxième couche de SiGe 110 est par exemple égale à celle de la couche superficielle 106 afin que la distance entre les nanofils des transistors 100 (qui seront formés à partir des couches 108 et 112) corresponde à celle entre la couche diélectrique enterrée 104 et le premier nanofil. De plus, les épaisseurs des 25 couches 108 et 112 correspondent aux épaisseurs souhaitées des nanofils des transistors 100. Les épaisseurs des couches 108 et 112 sont par exemple égales à environ 7 nm, et peuvent être comprises entre environ 2 nm et 50 nm. Le nombre de couches de l'empilement 113 est choisi en fonction du nombre de nanofils superposés que chaque transistor 100 est destiné à avoir. Par 30 exemple, si chaque transistor 100 est destiné à comporter trois nanofils superposés, alors 3060839 10 l'empilement de couches 113 pourrait comporter une couche de SiGe supplémentaire disposée sur la couche 112 et une couche de silicium supplémentaire disposée sur la couche de SiGe supplémentaire. De manière générale, chaque transistor 100 peut comporter 1, 2, 3 ou 4 5 nanofils superposés (avantageusement 3 nanofils), voire même plus de 4 nanofils superposés, par exemple entre environ 1 et 20 nanofils superposés. Les matériaux des couches 108 et 112 sont choisis en fonction des matériaux souhaités pour former les nanofils des transistors 100. De plus, les matériaux des couches 106 et 110 sont choisis tels qu'ils puissent être gravés sélectivement par 10 rapport à ceux des couches 108, 112. Les matériaux utilisés dans ce procédé pour former les nanofils ainsi que ceux des couches entre les nanofils peuvent être différents de l'exemple Si / SiGe décrit ici. Dans le mode de réalisation décrit ici, les couches 108, 110, 112 sont réalisées afin de former, avec la couche superficielle 106, un super-réseau Si / SiGe de 15 type : Si / Sii_xGex / Si / Sii_xGex, avec par exemple 0,05 REVENDICATIONS1. Procédé de réalisation d'au moins un dispositif semi-conducteur (10), comportant au moins la mise en oeuvre des étapes suivantes : a) réalisation, sur un support (102, 104, 302), d'un empilement (113) de couches (106 - 112, 304, 402 - 408) comprenant au moins une première couche (112) de semi-conducteur cristallin et au moins une deuxième couche (110) de semi-conducteur cristallin apte à être gravé sélectivement vis-à-vis du semi-conducteur de la première couche (112), la deuxième couche (110) étant disposée entre la première couche (112) et le support (102, 104, 302) ; b) gravure d'une partie de l'empilement (113) de couches telle qu'au moins une portion de la première couche (112) forme un nanofil (132) disposé sur une portion de la deuxième couche (110) ; c) gravure sélective de ladite portion de la deuxième couche (110) ; d) réalisation, dans au moins un espace formé sous le nanofil (132) par la gravure de ladite portion de la deuxième couche (110), d'au moins une portion de matériau sacrificiel (134), la sélectivité de gravure du matériau sacrificiel (134) vis-à-vis du semi-conducteur de la première couche (112) étant supérieure à celle du semiconducteur de la deuxième couche (110) vis-à-vis du semi-conducteur de la première couche (112) ; e) réalisation d'au moins une grille sacrificielle (142) et d'au moins un espaceur externe (144) entourant latéralement la grille sacrificielle (142); f) gravure de l'empilement (113) de couches, révélant des extrémités (141, 143) du nanofil (132) et de la portion de matériau sacrificiel (134) alignées avec des faces latérales extérieures (145) de l'espaceur externe (144) ; g) gravure sélective de parties de la portion de matériau sacrificiel (134), depuis les extrémités (143) de la portion de matériau sacrificiel (134), formant des cavités alignées sous l'espaceur externe (144) ; h) réalisation d'au moins un espaceur interne (146) dans les cavités, aligné avec l'espaceur externe (144). 3060839 20 2. Procédé selon la revendication 1, dans lequel le matériau sacrificiel (134) est de l'oxyde de semi-conducteur. 3. Procédé selon l'une des revendications précédentes, dans lequel : 5 - le semi-conducteur de la première couche (112) est du silicium ou du SiGe, et le semi-conducteur de la deuxième couche (110) est du SiGe comportant une proportion de germanium supérieure à celle du semi-conducteur de la première couche (112), ou - le semi-conducteur de la deuxième couche (110) est du silicium ou du 10 SiGe, et le semi-conducteur de la première couche (112) est du SiGe comportant une proportion de germanium supérieure à celle du semi-conducteur de la deuxième couche (110). 4. Procédé selon l'une des revendications précédentes, dans lequel 15 le dispositif semi-conducteur (10) comporte au moins un transistor de type GAAFET (100) dont le canal est formé au moins en partie par le nanofil (132). 5. Procédé selon la revendication 4, comportant en outre, entre les étapes d) et e), une étape de réalisation de tranchées d'isolation (136) autour du nanofil 20 (132) et de la portion de matériau sacrificiel (134). 6. Procédé selon la revendication 5, comportant en outre, entre les étapes a) et b), la réalisation, sur le support (102, 104, 302), d'au moins une portion (122) de semi-conducteur d'épaisseur sensiblement égale à celle de l'empilement (113) de 25 couches, et dans lequel la réalisation des tranchées d'isolation (113) comporte la mise en oeuvre d'une gravure formant également, dans ladite portion (122) de semi-conducteur, des ailettes (138) aptes à former le canal d'un transistor de type FinFET. 3060839 21 7. Procédé selon l'une des revendications précédentes, dans lequel l'empilement (113) de couches comporte plusieurs premières couches (108, 112) empilées de manière alternée avec plusieurs deuxièmes couches (106, 110, 304), et dans lequel les étapes b) à h) sont mises en oeuvre pour l'ensemble des premières et 5 deuxièmes couches (106 - 112, 304). 8. Procédé selon l'une des revendications précédentes, dans lequel l'étape b) de gravure réalise plusieurs portions de la première couche (112) formant plusieurs nanofils (132) disposés les uns à côté des autres, et dans lequel les étapes c) à h) 10 sont mises en oeuvre pour l'ensemble desdits nanofils (132). 9. Procédé selon l'une des revendications précédentes, dans lequel : - le support correspond à un substrat massif (302) de semi-conducteur sur lequel l'empilement (113) de couches (304, 108, 110, 112) est réalisé, ou 15 - le support comporte une couche épaisse (102) et une couche diélectrique enterrée (1044) d'un substrat de type semi-conducteur sur isolant, une couche superficielle (106) de semi-conducteur du substrat formant la deuxième couche de l'empilement (113) réalisé sur le support. 20 10. Procédé selon l'une des revendications précédentes, dans lequel l'étape d) comporte la mise en oeuvre d'un dépôt du matériau sacrificiel (134) autour du nanofil (132). 11. Procédé selon l'une des revendications précédentes, dans lequel 25 l'étape b) de gravure est mise en oeuvre à partir d'un masque dur (128) réalisé sur l'empilement par un procédé de type SIT, ou DSA, ou par lithographie EUV. 3060839 22 12. Procédé selon l'une des revendications précédentes, comportant en outre, après l'étape h), la mise en oeuvre des étapes suivantes : - réalisation de régions de source et de drain (148) en contact avec les extrémités (141) du nanofil (132) ; 5 - suppression de la grille sacrificielle (142) et de la portion de matériau sacrificiel (134) ; - réalisation d'une grille (154) à des emplacements formés par la suppression de la grille sacrificielle (142) et de la portion de matériau sacrificiel (134), telle que la grille (154) entoure au moins partiellement le nanofil (132) et telle que les 10 espaceurs interne et externe (144, 146) entourent latéralement la grille (154). 13. Procédé selon la revendication 12, dans lequel les régions de source et de drain (148) sont réalisées par la mise en oeuvre d'une épitaxie de semiconducteur depuis un semi-conducteur du support (102, 302). 15 14. Procédé selon l'une des revendications précédentes, dans lequel la grille sacrificielle (142) et la grille (154) comportent chacune plusieurs portions distinctes espacées les unes des autres.