Brevet FR3055441A1 — publié le 20180302

B14927 - DD16638ST PROCEDE DE GENERATION D'UNE CONCEPTION DE CIRCUIT 3D Domaine de l'invention La présente description concerne le domaine de la conception de circuits 3D, et en particulier un procédé et un 5 dispositif pour générer une topologie de circuit 3D à partir d'une conception de circuit 2D. Exposé de l'art antérieur La technologie de transistors 3D monolithique, connue aussi sous le nom de 3D séquentielle et de CoolCubelm, implique 10 la fabrication d'une pluralité de couches de transistors d'un seul bloc. En particulier, deux ou plusieurs couches ou niveaux de transistors sont formés séquentiellement, et interconnectés par des via 3D verticaux. Par exemple, cette technologie est décrite plus en détail dans la publication de P. Batude et al. 15 intitulée "3D sequential integration opportunities and technology optimization", IEEE International Interconnect Technology Conference, 2014, pages 373-376. Un avantage de la technologie 3D monolithique par rapport à d'autres technologies 3D est que le procédé permet une haute densité 20 d'interconnexions (petite taille et faible espacement des vias) par rapport aux technologies TSV (de l'anglais Through-Silicon- 3055441 B14927 - DD16638ST 2 Vias - vias à travers le silicium), ou de contact face contre face (cuivre sur cuivre). En outre, les procédés de fabrication 3D qui consistent à empiler deux ou plusieurs circuits intégrés souffrent de problèmes d'alignement, contrairement à l'approche 3D monolithique dahs laquelle le dispositif est fabriqué de façon séquentielle. Une difficulté dans la conception de circuits 3D est que les outils de conception existants sont agencés pour la conception de circuits 2D, et que la création d'un nouvel outil de conception 10 agencé pour la conception de circuits 3D prendrait beaucoup de temps et serait coûteuse. En outre, le problème de la génération d'un circuit 3D en utilisant des outils de conception de circuits 2D existants est loin d'être trivial, en particulier avec les objectifs additionnels d'avoir une faible surface de puce, des 15 performances élevées et/ou une faible consommation d'énergie. Résumé Un objet de modes de réalisation de la présente description est de répondre au moins partiellement à un ou plusieurs problèmes de l'art antérieur. 20 Selon un aspect, on prévoit un procédé de génération d'une topologie de circuit 3D sur la base d'une conception de circuit 2D comprenant : réaliser, par un dispositif informatique, une opération de placement et routage sur la conception de circuit 2D pour générer une topologie de circuit 2D comprenant N rangées 25 de cellules standard, où N est un entier égal à au moins quatre ; affecter, par le dispositif informatique, chaque rangée de la topologie de circuit 2D à l'un d'un premier et d'un deuxième niveau de la topologie de circuit 3D, une ou plusieurs premières rangées des N rangées étant affectées au premier niveau et une ou 30 plusieurs deuxièmes rangées des N rangées étant affectées au deuxième niveau ; repositionner, par le dispositif informatique, chacune desdites une ou plusieurs deuxièmes rangées de façon à ce qu'elles soient superposées à une rangée correspondante desdites une ou plusieurs premières rangées pour générer une pluralité de 35 rangées empilées formant la topologie de circuit 3D ; et 3055441 B14927 - DD16638ST 3 repositionner, par le dispositif informatique, les rangées empilées de façon à retirer des zones vides créées par le repositionnement des deuxièmes rangées. Selon un mode de réalisation, l'affectation de chaque 5 rangée au premier ou au deuxième niveau et le repositionnement des deuxièmes rangées sont réalisés de telle sorte que toutes les rangées qui sont adjacentes entre elles dans la topologie de circuit 2D soient adjacentes ou adjacentes diagonalement entre elles dans la topologie de circuit 3D. Selon un mode de réalisation, l'affectation de chaque rangée au premier ou au deuxième niveau et le repositionnement des deuxièmes rangées sont réalisés de telle sorte que toutes les rangées qui sont adjacentes entre elles dans la topologie de circuit 2D soient adjacentes entre elles dans la topologie de circuit 3D. Selon un mode de réalisation, l'un des premier et deuxième niveaux de la topologie de circuit 3D correspond à une couche aux performances plus élevées assurant de meilleures performances que l'autre des premier et deuxième niveaux, et l'affectation de chaque rangée de la topologie de circuit 2D à l'une des première et deuxième rangées comprend l'identification d'une ou plusieurs cellules critiques dans la topologie de circuit 2D, et l'affectation de chaque cellule critique identifiée à la couche aux performances plus élevées. Selon un mode de réalisation, le repositionnement de chacune desdites une ou plusieurs deuxièmes rangées à superposer à une rangée correspondante desdites une ou plusieurs premières rangées comprend en outre un changement d'orientation de chacune desdites une ou plusieurs premières ou deuxièmes rangées afin d'aligner les rails d'alimentation dans chacune des rangées empilées. Selon un mode de réalisation, la topologie de circuit 2D comprend N rangées disposées dans l'ordre no à nN_1 à partir d'un bord de la topologie jusqu'au bord opposé de la topologie, N 35 étant un entier. 3055441 B14927 - DD16638ST 4 Selon un mode de réalisation, l'affectation de chaque rangée de la topologie de circuit 2D à l'un des premier et deuxième niveaux de la conception de circuit 3D comprend une affectation initiale de chaque rangée impaire n2i+1 à l'un des premier et 5 deuxième niveaux et de chaque rangée paire n2i à l'autre des premier et deuxième niveaux, pour i compris entre 0 et N/2-1. Selon un mode de réalisation, l'affectation de chaque rangée de la topologie de circuit 2D à l'un des premier et deuxième niveaux comprend l'affectation de chacune des rangées n4i et n4i+3 10 à l'un des premier et deuxième niveaux, et de chacune des rangées n4i4.1 et n4i+2 à l'autre des premier et deuxième niveaux, pour i compris entre 0 et N/4-1. Selon un autre aspect, on prévoit un procédé de fabrication d'un circuit 3D comprenant : générer, par un 15 dispositif informatique, la topologie de circuit 3D susmentionnée ; et fabriquer le circuit 3D selon la topologie de circuit 3D. Selon un autre aspect, on prévoit un milieu de stockage lisible par un ordinateur mémorisant des instructions 20 informatiques pour amener, lorsqu'elles sont exécutées par un dispositif de traitement, la mise en oeuvre du procédé susmentionné. Selon encore un autre aspect, on prévoit un dispositif de conception de circuit 3D comprenant : une mémoire mémorisant 25 un programme d'ordinateur comprenant des instructions de logiciel ; et un ou plusieurs dispositifs de traitement sous le contrôle des instructions de logiciel pour : réaliser une opération de placement et routage sur la conception de circuit 2D pour générer une topologie de circuit 2D comprenant N rangées de 30 cellules standard, où N est un entier égal à au moins quatre ; affecter chaque rangée de la topologie de circuit 2D à l'un d'un premier et d'un deuxième niveau de la topologie de circuit 3D, une ou plusieurs premières rangées des N rangées étant affectées au premier niveau et une ou plusieurs deuxièmes rangées des N rangées étant affectées au deuxième niveau ; repositionner chacune 3055441 B14927 - DD16638ST 5 desdites une ou plusieurs deuxièmes rangées de façon à ce qu'elles soient superposées à une rangée correspondante desdites une ou plusieurs premières rangées pour générer une pluralité de rangées empilées formant la topologie de circuit 3D ; et repositionner 5 les rangées empilées de façon à retirer des zones vides créées par le repositionnement des deuxièmes rangées. Brève description des dessins Les objets et avantages susmentionnés, et d'autres, apparaîtront clairement avec la description détaillée suivante de 10 modes de réalisation, donnée à titre d'illustration et non de limitation, en faisant référence aux dessins joints, dans lesquels : la figure 1 est une vue en coupe d'une conception de circuit 3D selon un exemple de réalisation ; 15 la figure 2 est un organigramme illustrant des étapes dans un procédé de conception de circuit 3D selon un exemple de réalisation ; la figure 3 illustre schématiquement un dispositif informatique selon un exemple de réalisation de la présente 20 description ; les figures 4 et 5 sont des vues à plat d'une topologie de circuit 2D résultant d'étapes du procédé de la figure 2 selon un exemple de réalisation ; les figures 6 et 7 sont des vues à plat d'une topologie 25 de circuit 3D résultant d'étapes du procédé de la figure 2 selon un exemple de réalisation ; les figures 8A à 8D représentent une transformation d'une topologie de circuit 2D en une topologie de circuit 3D comportant deux niveaux selon des modes de réalisation de la 30 présente description ; et les figures 9A à 9C représentent une transformation d'une topologie de circuit 2D en une conception 3D comportant trois niveaux selon des modes de réalisation de la présente description. 3055441 B14927 - DD16638ST Description détaillée Tel qu'il est utilisé ici, le terme "sensiblement", précédant une valeur, est utilisé pour indiquer une tolérance de plus ou moins 10 % par rapport à la valeur en question. 5 La figure 1 est une vue en coupe d'un circuit 3D 100 selon un exemple de réalisation. Le circuit 100 comprend par exemple un niveau de transistors 102 formé sur une couche poignée 101, et un autre niveau de transistors 104 superposé au niveau de transistors 102. Une couche d'interconnexions métalliques 10 intermédiaire 106 sert par exemple à assurer des interconnexions entre des dispositifs de transistors 108 des niveaux 102, 104. Bien que cela ne soit pas illustré en figure 1, une autre couche d'interconnexion métallique pourrait être prévue au-dessus du niveau de transistors 104. Des exemples de vias 3D 110, 112 sont 15 aussi illustrés, connus sous le nom de vias inter-niveaux monolithiques (MIV). Un via inter-niveaux monolithique présente l'avantage d'avoir des dimensions notablement plus petites qu'un via TSV (Through-Silicon-Vias - via à travers le silicium). Par exemple, 20 alors qu'un TSV a typiquement un diamètre d'environ 1000 fois celui d'un transistor, un MIV a par exemple un diamètre du même ordre de grandeur que celui des vias dans la couche métallique, par exemple d'environ 40 nm pour la technologie 14 nm, ou plus généralement un diamètre compris entre 35 et 120 nanomètres. 25 La figure 2 est un organigramme illustrant des étapes dans un procédé de conception d'un circuit 3D, comme le circuit de la figure 1. En particulier, la figure 2 illustre des étapes dans un procédé de génération d'une topologie de circuit 3D sur la base d'une conception de circuit 2D. Le procédé de la figure 2 30 est par exemple mis en oeuvre par du logiciel exécuté par un dispositif informatique, comme on va le décrire maintenant en faisant référence à la figure 3. La figure 3 illustre schématiquement un dispositif informatique 300 comprenant un ou plusieurs processeurs (P) 302 35 sous le contrôle d'instructions mémorisées dans une mémoire 3055441 B14927 - DD16638ST 7 d'instructions (INSTR MEM) 304. Une mémoire 306 mémorise par exemple une conception de circuit 2D (2D CIRCUIT DESIGN), et une topologie de circuit 3D (3D CIRCUIT LAYOUT) générée sur la base de la conception de circuit 2D. Les mémoires 304 et 306 pourraient 5 être mises en oeuvre dans un même dispositif mémoire ou dans des dispositifs mémoires séparés. Bien sûr, bien que cela ne soit pas représenté en figure 3, le dispositif informatique 300 pourrait en plus comprendre un ou plusieurs dispositifs d'entrée d'informations d'un utilisateur, comme un clavier, une souris, 10 etc., et/ou un ou plusieurs dispositifs de sortie connue un afficheur. En faisant de nouveau référence à la figure 2, dans une étape 201, une opération de placement et routage est par exemple réalisée sur la conception de circuit 2D afin de générer une 15 topologie de circuit 2D comportant N rangées de cellules standard, N étant par exemple un entier égal à au moins quatre, et dans certains modes de réalisation N étant un nombre pair. Par exemple, la conception de circuit 2D est une conception au niveau portes résultant d'une opération de synthèse de circuit. La conception 20 de circuit 2D est par exemple faite sous forme d'une représentation en Verilog ou en VHDL (langage de description matérielle VHSIC), et définit les cellules standard à partir d'une librairie de cellules standard formant la conception de circuit, et les interconnexions entre les cellules standard. La topologie de 25 circuit 2D représente par exemple l'implantation de chaque cellule standard constituant la conception, l'implantation des cellules standards dans chaque rangée, et les connexions entre les cellules standard. L'étape de placement et routage tente par exemple de 30 réduire la longueur des fils entre les cellules standard en plaçant relativement proches les Unes des autres les cellules standard qui ont un nombre relativement élevé d'interconnexions entre elles. De même, des rangées ayant un nombre relativement élevé d'interconnexions entre elles vont aussi être placées 3055441 B14927 - DD16638ST 8 relativement proche les unes des autres, par exemple les unes à côté des autres. La figure 4 est une vue à plat d'un exemple de topologie de circuit 2D constitué de N rangées. Dans l'exemple de la figure 5 4, il y a 16 rangées n0 à n15. Un exemple de cellules standard SC0 à SON constituant la rangée n0 est illustré. En général, chaque rangée comprend par exemple une ou plusieurs cellules standard. Les cellules standard de chaque rangée ont par exemple sensiblement la même largeur W que les autres cellules standard, 10 et une longueur variable L, dépendant du nombre de dispositifs constituant la cellule standard. Par exemple, en figure 4, les cellules standard de la rangée no ont la même largeur W0. Les cellules standard SC0, SCI, etc., ont chacune une longueur correspondante L0, L1, etc. Alors qu'en figure 4 la longueur 15 totale de chaque rangée est illustrée comme étant la même, dans certains modes de réalisation les longueurs pourraient être différentes au vu des différences de longueur entre les cellules standard constituant chaque rangée. Tout espace inutilisé dans chaque rangée peut être rempli par une ou plusieurs cellules de 20 remplissage. Comme cela est connu de l'homme de l'art, des cellules de remplissage sont des cellules d'un circuit intégré qui sont utilisées pour remplir une région qui autrement serait vide. Les cellules de remplissage ne réalisent aucune fonction de traitement du circuit, mais ont pour rôle d'assurer une continuité 25 de certains éléments du circuit comme les rails de tension d'alimentation. Dans certains modes de réalisation, toutes les rangées ont sensiblement la même largeur W, bien qu'il soit clair pour l'homme de l'art que dans certains modes de réalisation au moins 30 certaines des rangées pourraient avoir des largeurs différentes par rapport aux autres. En faisant de nouveau référence à la figure 2, dans une étape 202, chacune des N rangées de la topologie de circuit 2D est affectée au niveau supérieur ou au niveau inférieur de la 35 topologie de circuit 3D à générer On a supposé dans cet exemple 3055441 B14927 - DD16638ST 9 que la topologie de circuit 3D comprend seulement deux niveaux de transistors, comme dans l'exemple de la figure 1. Toutefois, dans des variantes de réalisation décrites plus en détail ci-après, il pourrait y avoir trois niveaux ou plus. 5 Dans certains modes de réalisation, l'affectation de chaque rangée de la topologie de circuit 2D au niveau supérieur ou au niveau inférieur implique l'affectation de rangées impaires à l'un des niveaux, et de rangées paires à l'autre niveau, comme on va le décrire maintenant en faisant référence à la figure 5. 10 La figure 5 est une vue à plat de la conception de circuit 2D de la figure 4, après l'opération d'affectation 202 de la figure 2. Les rangées affectées au niveau inférieur sont représentées avec des hachures en diagonale allant du haut à gauche vers le bas à droite, alors que les rangées affectées au 15 niveau supérieur sont représentées avec des hachures en diagonale allant du bas à gauche vers le haut à droite. Dans l'exemple de la figure 4, les rangées paires n0, n2, n4, etc., qui correspondent aux rangées n2i, pour i allant de 0 à N/2-1, sont par exemple affectées au niveau inférieur, alors que les rangées impaires n1, 20 n3, n5, etc., qui correspondent aux rangées n2i+1, pour i allant de 0 à N/2-1, sont par exemple affectées au niveau supérieur. En faisant de nouveau référence à la figure 2, dans une étape 203, des cellules critiques dans la conception de circuit 2D sont par exemple identifiées. Les cellules critiques sont par 25 exemple des cellules dont les performances vont affecter directement les performances globales du circuit 3D au moins une partie du temps. En effet, dans certains modes de réalisation, les niveaux supérieur et inférieur du circuit 3D procurent des niveaux de performance différents au vu des différences entre les 30 matériaux utilisés pour former les dispositifs et/ou entre les interconnexions métalliques de ces niveaux. Par conséquent, on peut obtenir un gain en s'assurant que des cellules critiques sont présentes dans l'un ou l'autre du niveau supérieur ou inférieur. Dans l'exemple de la figure 2, on a supposé que le niveau de 35 transistors supérieur procure des performances supérieures à 3055441 B14927 - DD16638ST 10 celles du niveau de transistors inférieur, bien que dans des variantes de réalisation cela puisse être l'inverse. Dans une étape 204, des cellules critiques identifiées qui sont dans des rangées affectées au niveau inférieur sont par 5 exemple déplacées vers le niveau supérieur en les déplaçant vers une rangée affectée au niveau supérieur, par exemple en échange d'une ou plusieurs cellules non critiques. Dans une étape 205, les rangées supérieures sont superposées à des rangées inférieures de la topologie de circuit 10 2D afin de créer des rangées empilées formant une topologie de circuit 3D. Par exemple, chaque rangée du niveau supérieur n2i+1 est superposée à la rangée de niveau inférieur n2i, pour i allant de 0 à N/2-1. La figure 6 est une vue à plat illustrant un exemple de 15 la topologie de circuit 3D résultante à la suite de l'opération de superposition 205 de la figure 2. Les rangées superposées sont représentées par des hachures en croix. Comme cela est illustré, le fait de repositionner les rangées du niveau supérieur laisse vides des zones Z0 à Z6 entre les rangées empilées. 20 Dans certains modes de réalisation, l'étape 205 implique aussi une modification de l'orientation d'une ou plusieurs des rangées. Par exemple, les cellules standard formant chaque rangée de la topologie de circuit 2D ont par exemple un rail d'alimentation VDD le long d'un bord dans la direction des 25 rangées, et un rail d'alimentation de masse le long de l'autre bord dans la direction des rangées. Il peut être préférable que, dans la topologie du circuit 3D, les rails de tension dans les couches inférieures et supérieures empilées soient alignés. Cela implique par exemple de retourner l'orientation de la rangée du 30 niveau inférieur ou supérieur de telle sorte que son rail VDD et son rail de masse soient alignés verticalement avec le rail VDD et le rail de masse de la rangée située au-dessus ou en dessous. En faisant de nouveau référence à la figure 2, dans une étape 206, les zones vides Z0 à Z6 sont par exemple retirées en 3055441 B14927 - DD16638ST 11 repositionnant les rangées empilées de telle sorte qu'elles soient adjacentes. La figure 7 est une vue à plat illustrant un exemple de la topologie de circuit 3D à la suite du repositionnement pour 5 retirer les zones vides. La figure 8A est une vue en coupe de la topologie de circuit 2D de la figure 4 prise suivant une ligne A-A représentée en figure 4, et passant à travers les huit premières rangées de la topologie de circuit. 10 Les figures 8B à 8D sont des vues en coupe de la topologie de circuit 3D de la figure 7 prises suivant une ligne B-B en figure 7, et illustrent des procédés alternatifs d'affectation de rangées à des niveaux dans le cas où il y a deux niveaux dans la topologie de circuit 3D. 15 Dans l'exemple de la figure 8B, les rangées impaires n1, n3, n5 et n7 sont affectées à la rangée supérieure, comme dans l'exemple de la figure 5. Une ligne en pointillés 802 dans la figure 8B représente le motif résultant de la séquence de rangées, qui correspond par exemple à un motif en dents de scie. 20 Dans l'exemple de la figure 8C, les rangées n1, n2, n5 et n6 sont affectées à la rangée supérieure. De façon plus générale, pour chaque groupe de quatre rangées, les rangées n4i et n4113 sont par exemple affectées au niveau inférieur, et les rangées n4i+1 et n4i+2 sont par exemple affectées au niveau 25 supérieur, pour i allant de 0 à N/4-1. Une ligne en pointillés 804 en figure 8C représente le motif résultant de la séquence de rangées, qui correspond par exemple à un motif en ondes carrées. Un avantage du motif de la figure 8C est que les rangées qui sont adjacentes dans la topologie de circuit 2D de la figure 8A restent 30 adjacentes horizontalement ou verticalement dans la topologie de circuit 3D. Cela est avantageux puisque l'opération de placement et routage pour générer la topologie de circuit 2D est susceptible de faire en sorte que des rangées soient adjacentes s'il y a un nombre relativement grand d'interconnexions entre elles, et ainsi 35 en s'assurant que ces rangées restent adjacentes, les perfoLwances 3055441 B14927 - DD16638ST 12 de la topologie de circuit 3D sont susceptibles d'être maintenues ou améliorées par rapport à celles de la topologie de circuit 2D. Dans l'exemple de la figure 8D, les rangées n2, n3, n6 et n7 sont affectées à la rangée supérieure. Une ligne en 5 pointillés 806 en figure 8B représente le motif résultant des rangées empilées. Ainsi dans les exemples des figures 8B et 8D des rangées adjacentes dans la topologie de circuit 2D vont devenir des rangées adjacentes horizontalement, verticalement ou diago- 10 nalement dans la topologie de circuit 3D. Cela présente l'avantage que les longueurs de fils de ces interconnexions vont rester relativement faibles, assurant ainsi de bonnes performances. Dans l'exemple de la figure 8C, des rangées adjacentes dans la topologie de circuit 2D vont toujours devenir des rangées 15 adjacentes horizontalement ou verticalement dans la topologie de circuit 3D, qui vont même donner des connexions encore plus courtes par rapport aux connexions entre des cellules standard adjacentes diagonalement. La figure 9A est une vue en coupe illustrant un exemple 20 similaire à celui de la figure 8A, mais dans lequel neuf rangées de la topologie de circuit 2D sont illustrés. Les figures 9B et 9C sont des vues en coupe similaires à celles des figures 8B à 8D, mais selon des procédés d'affectation de rangées à des niveaux dans le cas où il y a trois niveaux dans 25 la topologie de circuit 3D. Dans l'exemple de la figure 9B, les rangées sont affectées d'une manière similaire à celle de la figure 8B. Une ligne en pointillés 902 en figure 9B représente le motif résultant des rangées empilées, qui correspond par exemple à un motif en 30 dents de scie. Dans cet exemple, des rangées adjacentes dans la topologie 2D de la figure 9A vont devenir des rangées adjacentes verticalement ou diagonalement dans la topologie de circuit 3D de la figure 9B. Dans l'exemple de la figure 9C, les rangées sont 35 affectées d'une manière similaire à celle de la figure 8C. Une 3055441 B14927 - DD16638ST 13 ligne en pointillés 904 en figure 9C représente le motif résultant des rangées empilées, qui correspond par exemple à un motif en ondes carrées. Dans l'exemple de la figure 9C, des rangées adjacentes dans la topologie de circuit 2D vont toujours devenir 5 des rangées adjacentes horizontalement ou verticalement dans la topologie de circuit 3D. Un avantage des modes de réalisation décrits ici est qu'une topologie de circuit 3D peut être générée en adaptant une topologie 2D générée en utilisant un algorithme de placement et 10 routage standard, tout en maintenant ou en réduisant les longueurs de fils des interconnexions entre les cellules standard, et en procurant ainsi des performances relativement bonnes. Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et 15 améliorations apparaîtront facilement à l'homme de l'art. Par exemple, bien qu'on ait décrit un exemple dans lequel la topologie finale du circuit 3D comprend deux ou trois niveaux de transistors, il apparaîtra clairement à l'homme de l'art que les principes décrits ici pourraient être appliqués à la génération 20 de topologies de circuits 3D ayant un nombre quelconque de niveaux de transistors. En outre, bien que les exemples décrits ici soient basés sur la technologie de transistors 3D monolithique, il apparaîtra clairement à l'homme de l'art que les techniques décrites ici 25 pourraient être appliquées à d'autres technologies utilisées pour former des circuits 3D comportant deux niveaux de transistors ou plus. REVENDICATIONS1. Procédé de génération d'une topologie de circuit 3D sur la base d'une conception de circuit 2D, comprenant : réaliser, par un dispositif informatique (300), une opération de placement et routage sur la conception de circuit 2D pour générer une topologie de circuit 2D (400) comprenant N rangées de cellules standard (SC0 à SCM), où N est un entier égal à au moins quatre ; affecter, par le dispositif informatique (300), chaque rangée de la topologie de circuit 2D à l'un d'un premier et d'un deuxième niveau de la topologie de circuit 3D (500), une ou plusieurs premières rangées des N rangées étant affectées au premier niveau et une ou plusieurs deuxièmes rangées des N rangées étant affectées au deuxième niveau ; repositionner, par le dispositif informatique (300), chacune desdites une ou plusieurs deuxièmes rangées de façon à ce qu'elles soient superposées à une rangée correspondante desdites une ou plusieurs premières rangées pour générer une pluralité de rangées empilées (n0, n1 ; n2, n3 ; _) formant la topologie de circuit 3D (600) ; repositionner, par le dispositif informatique (300), les rangées empilées (n0, n1 ; n2, n3 ; de façon à retirer des zones vides (Z0 ; Z1 ; créées par le repositionnement des deuxièmes rangées ; et mémoriser la topologie de circuit 3D (600) dans une 25 mémoire (306). 2. Procédé selon la revendication 1, dans lequel l'affectation de chaque rangée au premier ou au deuxième niveau et le repositionnement des deuxièmes rangées sont réalisés de telle sorte que toutes les rangées qui sont adjacentes entre elles 30 dans la topologie de circuit 2D soient adjacentes ou adjacentes diagonalement entre elles dans la topologie de circuit 3D. 3. Procédé selon la revendication 1, dans lequel l'affectation de chaque rangée au premier ou au deuxième niveau et le repositionnement des deuxièmes rangées sont réalisés de 3055441 B14927 - DD16638ST 15 telle sorte que toutes les rangées qui sont adjacentes entre elles dans la topologie de circuit 2D soient adjacentes entre elles dans la topologie de circuit 3D. 4. Procédé selon l'une quelconque des revendications 1 5 à 3, dans lequel l'un des premier et deuxième niveaux de la topologie de circuit 3D correspond à une couche aux performances plus élevées assurant de meilleures performances que l'autre des premier et deuxième niveaux, et dans lequel l'affectation de chaque rangée de la topologie de circuit 2D à l'une des première 10 et deuxième rangées comprend l'identification d'une ou plusieurs cellules critiques dans la topologie de circuit 2D, et l'affectation de chaque cellule critique identifiée à la couche aux performances plus élevées. 5. Procédé selon l'une quelconque des revendications 1 15 à 4, dans lequel le repositionnement de chacune desdites une ou plusieurs deuxièmes rangées à superposer à une rangée correspondante desdites une ou plusieurs premières rangées comprend en outre un changement d'orientation de chacune desdites une ou plusieurs premières ou deuxièmes rangées afin d'aligner 20 les rails d'alimentation dans chacune des rangées empilées. 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel la topologie de circuit 2D comprend N rangées disposées dans l'ordre n0 à nw_i à partir d'un bord de la topologie jusqu'au bord opposé de la topologie, N étant un entier. 7. Procédé selon la revendication 6, dans lequel l'affectation de chaque rangée de la topologie de circuit 2D à l'un des premier et deuxième niveaux de la conception de circuit 3D comprend une affectation initiale de chaque rangée impaire n2i+1 à l'un des premier et deuxième niveaux et de chaque rangée paire n2i à l'autre des premier et deuxième niveaux, pour i compris entre 0 et N/2-l. 8. Procédé selon la revendication 6, dans lequel l'affectation de chaque rangée de la topologie de circuit 2D à l'un des premier et deuxième niveaux comprend l'affectation de 35 chacune des rangées n4i et n4i+3 à l'un des premier et deuxième 3055441 B14927 - DD16638ST 16 niveaux, et de chacune des rangées n4i+1 et n4i4.2 à l'autre des premier et deuxième niveaux, pour i compris entre 0 et N/4-1. 9. Procédé de fabrication d'un circuit 3D comprenant : générer, par un dispositif informatique (300), une 5 topologie de circuit 3D selon le procédé de l'une quelconque des revendications 1 à 8 ; et fabriquer le circuit 3D selon la topologie de circuit 3D. 10. Support de stockage lisible par un ordinateur 10 mémorisant des instructions informatiques pour amener, lorsqu'elles sont exécutées par un dispositif de traitement, la mise en oeuvre du procédé de l'une quelconque des revendications 1 à 9. 11. Dispositif de conception de circuit 3D, comprenant : 15 une première mémoire (304) mémorisant un programme d'ordinateur comprenant des instructions de logiciel ; et un ou plusieurs dispositifs de traitement sous le contrôle des instructions de logiciel pour : réaliser une opération de placement et routage sur la 20 conception de circuit 2D pour générer une topologie de circuit 2D (400) comprenant N rangées de cellules standard (SC0 à SCM), où N est un entier égal à au moins quatre ; affecter chaque rangée de la topologie de circuit 2D à l'un d'un premier et d'un deuxième niveau de la topologie de 25 circuit 3D (500), une ou plusieurs premières rangées des N rangées étant affectées au premier niveau et une ou plusieurs deuxièmes rangées des N rangées étant affectées au deuxième niveau ; repositionner chacune desdites une ou plusieurs deuxièmes rangées de façon à ce qu'elles soient superposées à une 30 rangée correspondante desdites une ou plusieurs premières rangées pour générer une pluralité de rangées empilées (n0, n1 ; n2, n3 ; - formant la topologie de circuit 3D (600) ; repositionner les rangées empilées (n0, ni ; n2, n3 ; - de façon à retirer des zones vides (Z0 ; Zi ; créées par le repositionnement des deuxièmes rangées ; et 3055441 B14927 - DD16638ST 17 mémoriser dans une deuxième mémoire (306) la topologie de circuit 3D (600).