Brevet FR3054758A1 — publié le 20180202

B15326 - DD17302ST 1 MODULATEUR SIGMA-DELTA A ETAGES DE MISE EN FORME DE BRUIT MULTIPLES Domaine La présente demande concerne le domaine des convertisseurs analogique-numérique, et, plus particulièrement, des convertisseurs sigma-delta. Exposé de l'art antérieur Un convertisseur sigma-delta comprend classiquement un modulateur sigma-delta et un filtre numérique. Le signal analogique à numériser est appliqué en entrée du modulateur, et est échantillonné par ce dernier à une fréquence relativement élevée (par rapport à la fréquence maximale du signal d'entrée), appelée fréquence de sur-échantillonnage. Le modulateur produit, à la fréquence de sur-échantillonnage, des échantillons binaires représentatifs du signal analogique d'entrée. Le train de bits de sortie du modulateur sigma-delta est traité par le filtre numérique qui en extrait une valeur numérique sur N-bits (N étant la résolution de quantification du convertisseur sigma-delta), représentative du signal d'entrée. Le nombre d'échantillons binaires, c'est-à-dire le nombre de périodes de sur-échantillonnage, nécessaires pour produire une valeur numérique de sortie sur N-bits est désigné par l'acronyme OSR, de l'anglais "Over Sampling Ratio" (taux de sur-échantillonnage). 3054758 B15326 - DD17302ST 2 Le rôle du modulateur sigma-delta est de mettre en forme d'une part le signal utile par l'intermédiaire de sa fonction de transfert de signal STF, et d'autre part le bruit de quantification par l'intermédiaire de sa fonction de transfert de 5 bruit NTF. La STF est la fonction de transfert liant le signal analogique d'entrée à numériser au signal de sortie du modulateur, et la NTF est la fonction de transfert liant le bruit de quantification introduit par le modulateur au signal de sortie du modulateur. La NTF permet de repousser le bruit de quantification 10 en dehors de la bande d'intérêt (dans laquelle se trouve le signal). Le modulateur sigma-delta constitue donc un étage de mise en forme du bruit de quantification. Le filtre numérique est conçu de manière à extraire le signal dans les bandes de fréquence où l'atténuation du bruit de quantification par la NTF est élevée 15 (c'est-à-dire dire là où se trouve le signal). La fonction de transfert de signal STF est généralement égale à 1, et la fonction de transfert de bruit NTF s'exprime par exemple, pour un modulateur d'ordre p, par NTF(z)=(1-z-1)P. La figure 1 est un schéma électrique simplifié 20 illustrant, sous forme de blocs, un exemple d'un modulateur sigma-delta d'ordre 1. Le modulateur de la figure 1 comprend une borne d'entrée Al destinée à recevoir le signal analogique d'entrée Vin à numériser, et une borne de sortie A2 destinée à fournir une suite d'échantillons binaires BS représentative du signal Vin. Le modulateur de la figure 1 comporte un circuit analogique d'intégration 101, un convertisseur analogique-numérique 1-bit 103 et une boucle de rétroaction comportant un convertisseur numérique-analogique 1-bit 105. Le circuit analogique d'intégration 101 comprend une première borne d'entrée connectée à la borne Al d'application du signal Vin, et une borne de sortie A3 connectée à l'entrée du circuit de conversion analogique-numérique 1-bit 103, par exemple un comparateur. La sortie du convertisseur analogique-numérique 1-bit 103 est connectée à la sortie A2 du modulateur, et est en outre reliée, par 3054758 B15326 - DD17302ST 3 l'intermédiaire de la boucle de rétroaction, à une deuxième borne d'entrée A4 du circuit analogique d'intégration 101. Dans cet exemple, le circuit analogique d'intégration 101 comprend un soustracteur 107 dont l'entrée positive est reliée à la borne Al 5 d'application du signal Vin et dont l'entrée négative est reliée à la borne A4 de sortie de la boucle de rétroaction, et un intégrateur analogique Ial dont l'entrée est connectée à la sortie du soustracteur 107 et dont la sortie est connectée à la borne A3 d'entrée du convertisseur analogique-numérique 1-bit 103. 10 A chaque cycle k de durée TOSR d'une phase de conversion du signal analogique d'entrée Vin en une valeur numérique de sortie, où TOSR désigne la période de sur-échantillonnage du convertisseur, k est un entier allant de 1 à OSR, et OSR est le nombre de cycles successifs de la phase de conversion, le circuit 15 d'intégration 101 prélève un échantillon analogique Vin(k) du signal d'entrée, et le modulateur fournit, en sortie du convertisseur analogique-numérique 1-bit 103, un échantillon binaire BS(k) du signal de sortie. Plus particulièrement, dans l'exemple représenté, à chaque cycle k, l'intégrateur Ial du 20 circuit 101 reçoit sur son entrée un signal égal à la différence entre le signal d'entrée Vin(k) et le signal de rétroaction BS(k1) (converti dans le domaine analogique par le convertisseur numérique-analogique 1-bit 105). La valeur de sortie Ial(k) de l'intégrateur Ial est mise à jour en conséquence, c'est-à-dire 25 incrémentée de la valeur Vin(k)-BS(k-1), puis quantifiée par le convertisseur analogique-numérique 103 pour produire l'échantillon de sortie BS(k). A titre de variante, le circuit d'intégration analogique 101 peut comprendre plusieurs intégrateurs analogiques cascadés. 30 Il peut aussi comprendre un ou plusieurs soustracteurs, un ou plusieurs sommateurs, et/ou un ou plusieurs coefficients de pondération. Le nombre p d'intégrateurs analogiques définit généralement l'ordre du modulateur sigma-delta. Plus l'ordre p du modulateur est élevé, plus le nombre OSR d'échantillons 35 nécessaires à l'obtention d'une valeur numérique de sortie sur N- 3054758 B15326 - DD17302ST 4 bits peut être réduit (à niveaux de bruit de quantification identiques). En contrepartie, les modulateurs sigma-delta sont d'autant plus complexes à réaliser que leur ordre est élevé (stabilisation délicate). 5 Le filtre numérique (non représenté) d'un convertisseur sigma-delta comprend classiquement, selon la structure du modulateur, un ou plusieurs intégrateurs numériques (généralement au moins autant que d'intégrateurs analogiques dans le modulateur), par exemple des compteurs, et réalise une fonction 10 de filtrage destinée à extraire l'information utile du train de bits produit par le modulateur sigma-delta. On s'intéresse ici plus particulièrement à la réalisation de modulateurs sigma-delta d'ordre supérieur à 1. Résumé 15 Ainsi, un mode de réalisation prévoit un modulateur sigma-delta comprenant au moins des premier et deuxième sous-modulateurs comportant chacun un circuit analogique d'intégration, le circuit analogique d'intégration du premier sous-modulateur ayant un noeud de sortie connecté à un noeud 20 d'entrée du circuit analogique d'intégration du deuxième sous-modulateur, le modulateur comprenant en outre une capacité de couplage ayant une première électrode connectée à un noeud de sortie du circuit analogique d'intégration du deuxième sous-modulateur, et un comparateur dont l'entrée est reliée à la 25 première électrode de la capacité de couplage par un premier interrupteur de commutation et à une deuxième électrode de la capacité de couplage par un deuxième interrupteur de commutation. Selon un mode de réalisation, le modulateur est adapté à mettre en oeuvre une phase de conversion d'un signal analogique 30 d'entrée en un train de bits de sortie, la phase de conversion comportant une pluralité de cycles de fonctionnement, dans lequel, à chaque cycle de la phase de conversion, pendant une première partie du cycle, les premier et deuxième interrupteurs sont respectivement ouvert et fermé, et une valeur binaire Y1 est lue 35 en sortie du comparateur, et, pendant une deuxième partie du 3054758 B15326 - DD17302ST 5 cycle, les premier et deuxième interrupteurs sont respectivement fermé et ouvert, et une valeur binaire Y2 est lue en sortie du comparateur, les valeurs Y1 et Y2 étant ensuite combinées en un bit de sortie du modulateur. 5 Selon un mode de réalisation, à chaque cycle de la phase de conversion, le circuit analogique d'intégration du deuxième sous-modulateur intègre un signal représentatif de la différence entre la valeur binaire Y1 et un signal de sortie du circuit analogique d'intégration du premier sous-modulateur. 10 Selon un mode de réalisation, à chaque cycle de la phase de conversion, un signal de rétroaction représentatif de la valeur binaire Y2 est soustrait au signal intégré par le circuit analogique d'intégration du deuxième sous-modulateur. Selon un mode de réalisation, à chaque cycle de la phase 15 de conversion, le circuit analogique d'intégration du premier sous-modulateur intègre un signal représentatif du signal analogique d'entrée. Selon un mode de réalisation, à chaque cycle de la phase de conversion, un signal de rétroaction représentatif de la valeur 20 binaire de sortie du modulateur est soustrait au signal intégré par le circuit analogique d'intégration du premier sous-modulateur. Selon un mode de réalisation, le circuit analogique d'intégration du premier sous-modulateur comprend au moins deux 25 intégrateurs analogiques cascadés, et au moins un circuit de sommation pondérée des valeurs de sortie desdits intégrateurs, la sortie du circuit de sommation constituant la sortie dudit circuit analogique d'intégration. Selon un mode de réalisation, le circuit analogique 30 d'intégration du deuxième sous-modulateur comprend un unique intégrateur analogique dont l'entrée et la sortie sont connectées respectivement à l'entrée et à la sortie dudit circuit analogique d'intégration. 3054758 B15326 - DD17302ST 6 Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation 5 avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, représente de façon schématique un exemple d'un modulateur sigma-delta d'ordre 1 ; la figure 2 représente de façon schématique un exemple d'un modulateur sigma-delta d'ordre 4 ; 10 la figure 3 représente de façon schématique, sous forme de blocs fonctionnels, un exemple d'un modulateur sigma-delta à étages de mise en forme de bruit multiples ; la figure 4 est un schéma électrique détaillé d'un exemple d'implémentation du modulateur sigma-delta de la 15 figure 3 ; et la figure 5 est un schéma électrique détaillé illustrant un exemple d'un mode de réalisation d'un modulateur sigma-delta à étages de mise en forme de bruit multiples. Description détaillée 20 De mêmes éléments ont été désignés par de mêmes références aux différentes figures. Par souci de clarté, seuls les éléments qui sont utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les détails de réalisation des filtres numériques 25 des convertisseurs sigma-delta décrits n'ont pas été représentés, la réalisation de ces filtres étant à la portée de l'homme du métier à la lecture de la présente description. Dans la présente description, on utilise le terme "connecté" pour désigner une liaison électrique directe, sans composant électronique 30 intermédiaire, par exemple au moyen d'une ou plusieurs pistes conductrices ou fils conducteurs, et le terme "couplé" ou le terme "relié", pour désigner une liaison électrique qui peut être directe (signifiant alors "connecté") ou indirecte (c'est-à-dire via un ou plusieurs composants intermédiaires). 3054758 B15326 - DD17302ST 7 La figure 2 illustre de façon schématique, sous forme de blocs, un exemple d'un modulateur sigma-delta d'ordre 4. Le modulateur sigma-delta de la figure 2 diffère du modulateur sigma-delta de la figure 1 essentiellement par 5 l'architecture de son circuit analogique d'intégration 101. Dans l'exemple de la figure 2, le circuit analogique d'intégration 101 comporte un soustracteur 107, quatre intégrateurs analogiques cascadés Ial, Ia2, Ia3 et Ia4, et un circuit de sommation 109 (E). Chaque intégrateur analogique comporte une entrée et une sortie, 10 et a par exemple une fonction de transfert en z-1/(1-z-1), c'est-à-dire que, à chaque cycle, le signal intégré, ou signal de sortie de l'intégrateur, est incrémenté de la valeur du signal appliqué en entrée de l'intégrateur. Dans cet exemple, le soustracteur 107 reçoit sur son entrée positive le signal d'entrée Vin(k) pondéré 15 par un coefficient b1, et sur son entrée négative le signal de rétroaction BS(k-1) pondéré par un coefficient al. L'intégrateur Ial reçoit sur son entrée le signal de sortie du soustracteur 107, c'est-à-dire un signal égal à la différence bl*Vin(k)-al*BS(k-1). L'intégrateur Ia2 reçoit sur son entrée un signal égal au signal 20 de sortie de l'intégrateur Ial pondéré par un coefficient cl. L'intégrateur Ia3 reçoit sur son entrée un signal égal au signal de sortie de l'intégrateur Ia2 pondéré par un coefficient c2. L'intégrateur Ia4 reçoit sur son entrée un signal égal au signal de sortie de l'intégrateur Ia3 pondéré par un coefficient c3. Le 25 circuit de sommation 109 additionne le signal d'entrée Vin(k) pondéré par un coefficient b5, et les signaux de sortie des intégrateurs Ial, Ia2, Ia3 et Ia4, pondérés respectivement par des coefficients c7, c6, c5 et c4. La sortie du circuit de sommation 109 est connectée à la borne A3 de sortie du circuit 30 101. Dans cet exemple, on considère que le signal d'entrée Vin et le signal de sortie BS du modulateur sont normalisés, c'est-à-dire que la valeur 0 du signal binaire BS correspond à un niveau de tension égal à la plus petite valeur que peut prendre 35 le signal analogique Vin, et que la valeur 1 du signal BS 3054758 B15326 - DD17302ST 8 correspond à un niveau de tension égal à la plus grande valeur que peut prendre le signal Vin. Ainsi, la boucle de rétroaction du modulateur est une simple piste conductrice reliant la borne A2 à la borne A4, et le signal de rétroaction est directement le 5 signal BS. Dans le cas où le signal binaire de sortie BS n'est pas à la même échelle que le signal d'entrée Vin, la boucle de rétroaction peut comporter, comme dans l'exemple de la figure 1, un convertisseur numérique-analogique 1-bit dont l'entrée est reliée à la borne A2 et dont la sortie est reliée à la borne A4, 10 le signal de rétroaction étant alors le signal de sortie du convertisseur numérique-analogique 1-bit. De nombreuses variantes d'architectures du circuit analogique d'intégration 101 peuvent être envisagées. De façon générale, le circuit analogique d'intégration 101 d'un modulateur 15 sigma-delta d'ordre p supérieur ou égal à 1 peut comporter p intégrateurs analogiques Iaj, avec j entier allant de 1 à p, chaque intégrateur analogique Iaj recevant sur son entrée un signal égal à la différence entre le signal d'entrée Vin(k) pondéré par un coefficient bj et le signal de rétroaction BS(k-1) 20 pondéré par un coefficient aj, à laquelle s'additionne, si le rang j de l'intégrateur Iaj est supérieur à 1, le signal de sortie de l'intégrateur Iaj_i de rang précédant pondéré par un coefficient cj_1. Le circuit de sommation E additionne le signal d'entrée Vin(k) pondéré par un coefficient bp+1, le signal de sortie de 25 l'intégrateur Iap de rang p pondéré par un coefficient cp, et, si p est supérieur à 1, le ou les signaux de sortie des intégrateurs de rang p-1, avec l'entier allant de 1 à p-1, pondérés respectivement par des coefficients cp+l. Certains des coefficients susmentionnés peuvent être nuls. Par exemple, dans 30 le modulateur d'ordre 4 de la figure 2, les coefficients b2, b3, b4, a2, a3 et a4 sont nuls, et, dans le modulateur d'ordre 1 de la figure 1, les coefficients bl, al et cl sont unitaires, et le coefficient b2 est nul. En outre, dans le sous-modulateur d'ordre 2 MOD1 de la figure 3 (qui sera décrit ci-après), les coefficients 35 bl, al et c2 sont unitaires, et les coefficients a2, b2 et b3 sont 3054758 B15326 - DD17302ST 9 nuls, et, dans le sous-modulateur d'ordre 1 MOD1 de la figure 3 (qui sera décrit ci-après), les coefficients bl, al et cl sont unitaires et le coefficient b2 est nul. Dans certaines architectures d'ordre p supérieur ou égal 5 à 1, le circuit de sommation E peut en outre recevoir en entrée le signal de rétroaction BS(k-1) pondéré par un coefficient de pondération spécifique. Par ailleurs, le circuit d'intégration analogique 101 d'un modulateur sigma-delta d'ordre p supérieur à 1 peut en outre 10 comporter une ou plusieurs contre-réactions analogiques de la sortie d'un intégrateur analogique vers l'entrée d'un intégrateur analogique amont, au travers d'un coefficient de pondération spécifique. De plus, dans une architecture d'ordre p supérieur à 1, 15 la sortie d'un intégrateur de rang i peut être additionnée, au travers d'un coefficient de pondération spécifique, à l'entrée d'un intégrateur aval de rang supérieur ou égal à i+2. En outre, des délais peuvent être introduits entre les différents étages du circuit 101, et/ou entre le circuit 101 et 20 le convertisseur 103. Une limitation des architectures susmentionnées à étage de mise en forme de bruit unique, c'est-à-dire comportant une boucle de rétroaction unique de la sortie de l'étage de quantification 103 vers l'entrée du circuit analogique 25 d'intégration 101, est que la réalisation d'un modulateur d'ordre élevé est en pratique complexe à mettre en oeuvre. En particulier, un problème qui se pose est que le modulateur peut avoir un comportement instable pour certains niveaux du signal d'entrée. Pour pallier cet inconvénient, on a proposé des 30 modulateurs sigma-delta de type MASH (de l'anglais "Multi Stage Noise Shaping" - modulateur à étages de mise en forme du bruit multiples), c'est-à-dire des modulateurs d'ordre p supérieur à 1 constitués par la mise en série de plusieurs sous-modulateurs sigma-delta d'ordre inférieur à p, chaque sous-modulateur pouvant 35 avoir une architecture traditionnelle à étage de mise en forme de 3054758 B15326 - DD17302ST 10 bruit unique du type décrit ci-dessus, c'est-à-dire comportant un circuit analogique d'intégration, un convertisseur analogique-numérique 1-bit, et une boucle de rétroaction pouvant comporter un convertisseur numérique-analogique. Le principe de 5 fonctionnement des modulateurs sigma-delta de type MASH est par exemple décrit dans l'article "Sturdy MASH A-Z modulator" de Maghari et al. (ELECTRONICS LETTERS 26th October 2006 Vol.42 No.22). A titre d'exemple, un modulateur sigma-delta d'ordre 2 de type MASH comprend un premier sous-modulateur d'ordre 1, ou sous- 10 modulateur amont, par exemple du type décrit en relation avec la figure 1, recevant le signal analogique à numériser sur son entrée analogique, et un deuxième sous-modulateur d'ordre 1, ou sous-modulateur aval, par exemple du type décrit en relation avec la figure 1, recevant sur son entrée analogique un signal 15 représentatif de l'erreur de quantification du sous-modulateur amont. Lors d'une phase de conversion du signal analogique d'entrée en une valeur numérique, chacun des sous-modulateurs d'ordre 1 fournit un train de OSR bits en sortie de son convertisseur analogique-numérique 1-bit, les deux trains de bits 20 étant recombinés en un seul train de OSR bits par un circuit logique de recombinaison. Le train de bits recombiné est intégré numériquement par un circuit de filtrage numérique générant une valeur numérique de sortie du convertisseur sigma-delta. Plus généralement, les topologies MASH se déclinent quels que soient 25 les ordres des sous-modulateurs reliés en série, et quel que soit le nombre de sous-modulateurs reliés en série. Les sous-modulateurs sont reliés de façon que chaque sous-modulateur de l'association en série de sous-modulateurs, à l'exception du premier sous-modulateur, reçoive un signal d'entrée représentatif 30 de l'erreur de quantification du sous-modulateur précédent. Un avantage des modulateurs sigma-delta de type MASH est qu'ils permettent d'obtenir des ordres de modulation élevés, en s'affranchissant des problèmes usuellement rencontrés (notamment des problèmes d'instabilité) dans la réalisation de modulateurs 3054758 B15326 - DD17302ST 11 sigma-delta traditionnels (à étage de mise en forme de bruit unique). La figure 3 représente de façon schématique, sous forme de blocs fonctionnels, un exemple d'un modulateur sigma-delta de 5 type NASH. Dans cet exemple, le modulateur est de type MASH 2-1, c'est-à-dire qu'il comporte un premier sous-modulateur sigma-delta d'ordre 2 MOD1, ou sous-modulateur amont, suivi d'un deuxième sous-modulateur sigma-delta d'ordre 1 MOD2, ou sous- 10 modulateur aval. Le sous-modulateur MOD1 présente une topologie d'ordre 2 traditionnelle à étage de mise en forme de bruit unique. On y retrouve, comme dans les exemples décrits ci-dessus, un circuit analogique d'intégration 101 dont une première entrée Al est 15 destinée à recevoir un signal analogique d'entrée U à convertir, un convertisseur analogique-numérique 1-bit 103 dont l'entrée est reliée à une sortie A3 du circuit analogique d'intégration 101, et une boucle de rétroaction reliant la sortie A2 du convertisseur analogique-numérique 103 à une deuxième entrée A4 du circuit 20 analogique d'intégration 101. Dans cet exemple, le circuit analogique d'intégration 101 comprend un soustracteur 107, deux intégrateurs analogiques Ial et Ia2, et un sommateur 109. L'entrée positive du soustracteur 107 est reliée à l'entrée Al du circuit 101, et l'entrée négative du soustracteur 107 est reliée à 25 l'entrée A4 du circuit 101. La sortie du soustracteur 107 est reliée à l'entrée de l'intégrateur analogique Ial, et la sortie de l'intégrateur analogique Ial est reliée à l'entrée de l'intégrateur analogique Ia2 par l'intermédiaire d'un coefficient de pondération cl. Le sommateur 109 additionne le signal de sortie 30 01 de l'intégrateur Ial pondéré par un coefficient c3 au signal de sortie 02 de l'intégrateur Ia2, et soustrait à cette somme le signal de rétroaction Y appliqué sur l'entrée A4 du circuit 101, pondéré par un coefficient d. La sortie du sommateur 109 constitue la sortie (borne A3) du circuit analogique d'intégration 101 du 35 sous-modulateur MOD1, et est reliée à l'entrée du convertisseur 3054758 B15326 - DD17302ST 12 analogique-numérique 103 du sous-modulateur MOD1. Dans l'exemple de la figure 3, le convertisseur analogique numérique 1-bit 103 du sous-modulateur MOD1 est représenté sous la forme d'un sommateur ajoutant au signal de sortie S1 (borne A3) du circuit 5 analogique d'intégration 101 du sous-modulateur MOD1 un bruit de quantification El introduit par le convertisseur 103. Dans cet exemple, chaque intégrateur analogique Iai comprend un sommateur 301, et un opérateur de retard 303 à gain unitaire noté Z-1. Une première entrée du sommateur 301 est reliée à l'entrée de 10 l'intégrateur analogique, la sortie du sommateur 301 étant reliée à l'entrée de l'opérateur 303, et la sortie de l'opérateur 303 étant reliée d'une part à la sortie de l'intégrateur analogique et d'autre part à une deuxième entrée du sommateur 301 par une boucle de rétroaction positive à gain unitaire. A chaque cycle k 15 de fonctionnement du convertisseur sigma-delta, le sommateur 301 additionne le signal reçu au cycle k à l'entrée de l'intégrateur Iai et un signal interne à l'intégrateur Iai correspondant au signal de sortie de l'opérateur 301, c'est-à-dire à la valeur de sortie de l'intégrateur Iai au cycle précédent. 20 Le sous-modulateur MOD2 présente une topologie d'ordre 1 traditionnelle du type décrit en relation avec la figure 1. On y retrouve un circuit analogique d'intégration 101 comprenant une première entrée Al recevant un signal analogique égal à la différence entre le signal Y1 de sortie du convertisseur 25 analogique-numérique 103 du sous-modulateur MOD1 et le signal S1 de sortie du circuit analogique d'intégration 101 du sous-modulateur MOD1, c'est-à-dire égal à l'erreur de quantification El introduite par le convertisseur analogique-numérique 103 du sous-modulateur MOD1. Pour cela, le modulateur sigma-delta de la 30 figure 3 comprend, entre les sous-modulateurs MOD1 et MOD2, un soustracteur 305 dont l'entrée positive est reliée à la sortie A2 du sous-modulateur MOD1, dont l'entrée négative est reliée à la sortie A3 du circuit analogique d'intégration 101 du sous-modulateur MOD1, et dont la sortie est reliée à l'entrée Al du 35 circuit analogique d'intégration 101 du sous-modulateur MOD2. Le 3054758 B15326 - DD17302ST 13 sous-modulateur MOD2 comprend en outre un convertisseur analogique-numérique 1-bit 103 dont l'entrée est connectée à une borne de sortie A3 de son circuit analogique d'intégration 101, et une boucle de rétroaction reliant la sortie A2 de son 5 convertisseur analogique-numérique 103 à une deuxième entrée A4 de son circuit analogique d'intégration 101. Dans cet exemple, le circuit analogique d'intégration 101 du sous-modulateur MOD2 comprend un soustracteur 107 et un intégrateur analogique Ial. L'entrée positive du soustracteur 107 est reliée à l'entrée Al du 10 circuit 101, et l'entrée négative du soustracteur 107 est reliée à l'entrée A4 du circuit 101. La sortie du soustracteur 107 est reliée à l'entrée de l'intégrateur analogique Ial. La sortie de l'intégrateur analogique Ial constitue la sortie A3 du circuit analogique d'intégration 101, et est reliée à l'entrée du 15 convertisseur analogique-numérique 103. L'intégrateur analogique Ial du sous-modulateur MOD2 est par exemple identique ou similaire à l'intégrateur Ial du sous-modulateur MOD1. Dans l'exemple de la figure 3, le convertisseur analogique numérique 1-bit 103 du sous-modulateur MOD2 est représenté sous la forme d'un sommateur 20 ajoutant au signal de sortie (borne A3) du circuit analogique d'intégration 101 du sous-modulateur MOD2 un bruit de quantification E2. Dans l'exemple de la figure 3, le modulateur sigma-delta comprend en outre un opérateur de retard à gain unitaire 307, noté 25 Z-1, et un soustracteur 309. L'entrée de l'opérateur 307 est reliée à la sortie A2 du sous-modulateur MOD1. L'entrée positive du soustracteur 309 est reliée à la sortie de l'opérateur 307. L'entrée négative du soustracteur 309 est reliée à la sortie A2 du sous-modulateur MOD2. Dans cet exemple, la sortie du 30 soustracteur 309 constitue la sortie du modulateur sigma-delta. Le circuit formé par l'opérateur à retard 307 et le soustracteur 309 recombine les trains de bits Y1 de sortie du sous-modulateur MOD1 et Y2 de sortie du sous-modulateur MOD2 en un train de bits Y de sortie du modulateur sigma-delta, appliqué en entrée du 35 filtre numérique (non représenté) du convertisseur sigma-delta. 3054758 B15326 - DD17302ST 14 Dans l'exemple représenté, la boucle de rétroaction du sous-modulateur MOD2 est une boucle de rétroaction directe, c'est-à-dire reliant directement (ou le cas échéant par l'intermédiaire d'un convertisseur numérique-analogique 1-bit) la sortie A2 du 5 sous-modulateur MOD2 à l'entrée A4 du circuit analogique d'intégration 101 du sous-modulateur MOD2. La boucle de rétroaction du sous-modulateur MOD1 est par contre une boucle de rétroaction indirecte, comprenant le circuit de recombinaison formé par les éléments 307 et 309. En d'autres termes, la boucle 10 de rétroaction du sous-modulateur MOD1 ne relie pas directement la sortie A2 du sous-modulateur MOD1 à l'entrée A4 du circuit analogique d'intégration 101 du sous-modulateur MOD1, mais relie la sortie du modulateur sigma-delta (c'est-à-dire la sortie du soustracteur 309 fournissant le signal Y) à l'entrée A4 du circuit 15 analogique d'intégration 101 du sous-modulateur MOD1 (le cas échéant, par l'intermédiaire d'un convertisseur numérique-analogique non représenté). Les équations suivantes décrivent la réponse du modulateur sigma-delta de la figure 3 : 20 Y2 = z-1E1 + (1- z-1)E2 z-1 z-1 Y1 = El - dY + c3 1 - z-1 (U Y) + cl (1 - z-1)2 (U - Y) Y = z-1Y1 - Y2 La figure 4 est un schéma électrique détaillé illustrant un exemple d'implémentation du modulateur sigma-delta de la 25 figure 3. Dans l'exemple de la figure 4, chacun des intégrateurs Ial, respectivement Ia2 du sous-modulateur MOD1 comprend un amplificateur opérationnel AO dont l'entrée est reliée à la sortie par une capacité d'intégration Cil, respectivement Ci2. L'entrée 30 et la sortie de l'amplificateur opérationnel forment respectivement l'entrée et la sortie de l'intégrateur. De façon 3054758 B15326 - DD17302ST 15 similaire, l'intégrateur Ial du sous-modulateur MOD2 comprend un amplificateur opérationnel AO dont l'entrée est reliée à la sortie par une capacité d'intégration Ci3. Chaque intégrateur comprend en outre, en parallèle de sa capacité d'intégration, un 5 interrupteur de réinitialisation commandé par un signal er. Dans la présente description, par souci de simplification, les interrupteurs du modulateur sont désignés par les mêmes références que leurs signaux de commande respectifs. Ainsi, bien que les interrupteurs commutant les différentes capacités du modulateur 10 soient différents, de mêmes appellations sont utilisées pour les interrupteurs commandés simultanément. Dans cet exemple, chacun des sous-modulateurs MOD1 et MOD2 comprend un circuit analogique d'intégration 101 et un convertisseur analogique-numérique 1-bit 103 formé par un 15 comparateur dont l'entrée est connectée à une borne de sortie A3 du circuit analogique d'intégration 101 du sous-modulateur, et dont la sortie est connectée à une borne de sortie A2 du sous-modulateur. En fonctionnement, un signal interne de chaque comparateur passe d'un état haut à un état bas selon que le signal 20 d'entrée du comparateur est supérieur ou inférieur à un seuil, par exemple égal à un potentiel de référence appliqué sur un noeud de référence R du circuit. Le signal interne du comparateur est recopié sur sa borne de sortie A2 à chaque front montant ou descendant d'un signal de commande (I)comp. 25 Dans le sous-modulateur MOD1, l'implémentation du circuit analogique d'intégration 101 est la suivante. La sortie de l'intégrateur Ial est reliée à une première électrode d'une capacité C2 par un premier interrupteur (1)1d, et la sortie de l'intégrateur Ia2 est reliée à une première électrode d'une 30 capacité C3 par un premier interrupteur (I)2d. La deuxième électrode de la capacité C2 est reliée à l'entrée de l'intégrateur Ia2 par un premier interrupteur (1)2, et la deuxième électrode de la capacité C3 est reliée à la borne de sortie A3 du circuit 101 par un deuxième interrupteur (I)2. Les première et deuxième électrodes 35 de la capacité C2 sont en outre reliées à un noeud R d'application 3054758 B15326 - DD17302ST 16 d'un potentiel de référence, respectivement par l'intermédiaire d'un deuxième interrupteur (I)2d et par l'intermédiaire d'un premier interrupteur (1)1. De plus, les première et deuxième électrodes de la capacité C3 sont reliées au noeud R respectivement par 5 l'intermédiaire d'un deuxième interrupteur (1)1d et par l'intermédiaire d'un deuxième interrupteur (1)1. Le circuit analogique d'intégration 101 du sous-modulateur MOD1 comprend en outre une capacité Cl dont une première électrode est reliée à la borne d'entrée Al du sous-modulateur par un troisième interrupteur 10 (1)1d et dont la deuxième électrode est reliée à l'entrée de l'intégrateur Ial par un troisième interrupteur (1)2. Les première et deuxième électrodes de la capacité Cl sont en outre reliées respectivement à un noeud N1 recevant le signal de sortie Y du modulateur par un troisième interrupteur (I)2d et au noeud R par un 15 troisième interrupteur (1)1. Le circuit analogique d'intégration 101 du sous-modulateur MOD1 comprend en outre une capacité C4 dont une première électrode est reliée à la sortie de l'intégrateur Ial par un quatrième interrupteur (1)2d et dont la deuxième électrode est reliée à la borne de sortie A3 du circuit 101 par 20 un quatrième interrupteur (IQ. Les première et deuxième électrodes de la capacité C4 sont en outre reliées au noeud R respectivement par un quatrième interrupteur (1)1d et par un quatrième interrupteur (Dl. Le circuit analogique d'intégration 101 du sous-modulateur MOD1 comprend de plus une capacité C5 dont une première électrode 25 est reliée à un noeud N2 recevant le signal Y2 de sortie du sous-modulateur MOD2 par l'intermédiaire d'un cinquième interrupteur (I)2d et dont la deuxième électrode est reliée à la borne de sortie A3 du circuit 101 par un cinquième interrupteur (1)2. Les première et deuxième électrodes de la capacité C5 sont en outre reliées 30 respectivement à un noeud N3 recevant le signal de sortie Y1 du sous-modulateur MOD1 par l'intermédiaire d'un cinquième interrupteur (1)1d et au noeud R par l'intermédiaire d'un cinquième interrupteur (1)1. Le circuit formé par les capacités C4, C3 et C5 et par 35 les interrupteurs de commutation (I)2d, (1)1d, (Dl, t2 associés à ces 3054758 B15326 - DD17302ST 17 capacités est dupliqué en entrée de l'intégrateur analogique Ial du sous-modulateur MOD2. Autrement dit, outre son intégrateur analogique Ial, le circuit analogique d'intégration 101 du sous-modulateur MOD2 comprend : 5 une capacité C3' sensiblement identique à la capacité C3 (aux dispersions de fabrication près) dont une première électrode est reliée à la sortie de l'intégrateur Ia2 du sous-modulateur MOD1 par un sixième interrupteur (I)2d et dont la deuxième électrode est reliée à l'entrée de l'intégrateur Ial du 10 sous-modulateur MOD2 par un sixième interrupteur 011)2, les première et deuxième électrodes de la capacité C3' étant en outre reliées au noeud R respectivement par un sixième interrupteur (I)1d et par un sixième interrupteur t1 ; une capacité C4' sensiblement identique à la capacité 15 C4 (aux dispersions de fabrication près) dont une première électrode est reliée à la sortie de l'intégrateur Ial du sous-modulateur MOD1 par un septième interrupteur (I)2d et dont la deuxième électrode est reliée à l'entrée de l'intégrateur Ial du sous-modulateur MOD2 par un septième interrupteur 011)2, les première 20 et deuxième électrodes de la capacité C4' étant en outre reliées au noeud R respectivement par un septième interrupteur (I)1d et par un septième interrupteur t1 ; et une capacité C5' sensiblement identique à la capacité C5 (aux dispersions de fabrication près) dont une première 25 électrode est reliée au noeud N2 par un huitième interrupteur (I)2d et dont la deuxième électrode est reliée à l'entrée de l'intégrateur Ial du sous-modulateur MOD2 par un huitième interrupteur 011)2, les première et deuxième électrodes de la capacité C5' étant en outre reliées respectivement au noeud N3 30 par un huitième interrupteur (I)1d et au noeud R par un huitième interrupteur 011)1. Le circuit analogique d'intégration 101 du sous-modulateur MOD2 comprend en outre une capacité C6 dont une première électrode est reliée à un noeud N4 recevant un signal Y1 35 complémentaire du signal Y1 de sortie du sous-modulateur MOD1 par 3054758 B15326 - DD17302ST 18 l'intermédiaire d'un neuvième interrupteur (1)1d (le noeud N4 est par exemple relié au noeud N3 par un inverseur) et dont la deuxième électrode est reliée à l'entrée de l'intégrateur Ial du sous-modulateur MOD2 par un neuvième interrupteur (Dl. Les première et 5 deuxième électrodes de la capacité C6 sont en outre reliées respectivement à un noeud N5 recevant un signal Y2 complémentaire du signal Y2 de sortie du sous-modulateur MOD2 par l'intermédiaire d'un neuvième interrupteur (I)2d (le noeud N5 est par exemple relié au noeud N2 par un inverseur) et au noeud R par un neuvième 10 interrupteur (IQ. Dans cet exemple, la sortie de l'intégrateur Ial du sous-modulateur MOD2 est connectée à la borne de sortie A3 du circuit analogique d'intégration 101 du sous-modulateur MOD2. Le modulateur sigma-delta de la figure 4 comprend en 15 outre un circuit logique 401 (LOGIC) comprenant deux entrées binaires reliées respectivement à la borne de sortie A2 du convertisseur analogique-numérique 1-bit 103 du sous-modulateur MOD1 et à la borne de sortie A2 du convertisseur analogique numérique 1-bit 103 du sous modulateur MOD2, et trois sorties 20 binaires reliées respectivement aux noeuds N1, N2 et N3 et fournissant le signal binaire de sortie Y1 du sous-modulateur MOD1, le signal binaire de sortie Y2 du sous-modulateur MOD2, et le signal binaire de sortie Y du modulateur. Un chronogramme est représenté sur la figure 4 pour 25 montrer l'enchainement par cycle de deux phases successives Pl et P2 de commutation des interrupteurs du modulateur. Lors de la phase Pl, les interrupteurs 1)2 et (I)2d sont fermés (rendus passants), les interrupteurs (IQ et (1)1d étant maintenus ouverts (bloqués). A la fin de la phase Pl, les interrupteurs (IQ et (I)2d 30 sont ouverts. Lors de la phase P2, les interrupteurs (IQ et (1)1d sont fermés (rendus passants), les interrupteurs 1)2 et (I)2d étant maintenus ouverts (bloqués). A la fin de la phase P2, les interrupteurs (IQ et (1)1d sont ouverts. A la fin de chacune des phases Pl et P2, les signaux internes des comparateurs 103 des 3054758 B15326 - DD17302ST 19 sous-modulateurs MOD1 et MOD2 sont échantillonnés (fronts montants du signal (Dcomp) pour générer les signaux Y1 et Y2. Dans l'implémentation de la figure 4, la fonction du circuit sommateur 109 de la figure 3 est mise en oeuvre d'une part 5 par les capacités C4, C3 et C5 et les interrupteurs de commutation connectés à ces capacités, et d'autre part par les capacités C4', C3' et C5' et les interrupteurs de commutation connectés à ces capacités. A chaque cycle k d'une phase de conversion du signal 10 analogique d'entrée U en une valeur numérique, pendant la phase Pl, un signal S1 résultant de la sommation pondérées des signaux 01 de sortie de l'intégrateur Ial, 02 de sortie de l'intégrateur Ia2, et Y de sortie du modulateur sigma-delta, est généré sur le noeud A3 d'entrée du convertisseur analogique-numérique 103 du 15 sous-modulateur MOD1, avec S1=-(02+c3*01-d*Y), les coefficients c3 et d étant fixés respectivement par le ratio des capacités C3 et C4 et par le ratio des capacités C5 et C3. On notera que dans cet exemple, le signal Y(k)=Y1(k-1)-Y2(k) n'est pas directement appliqué en entrée du circuit de sommation, mais est re-généré 20 par ce dernier dans la capacité C5, à partir des signaux Y1 et Y2. A la fin de la phase Pl, le signal S1 est quantifié par le comparateur 103 du sous-modulateur MOD1 pour générer le signal Yl. En parallèle, pendant la phase Pl, le signal S1 est en outre généré sur le noeud d'entrée de l'intégrateur Ial du sous- 25 modulateur MOD2 par le circuit de sommation dupliqué comportant les capacités C4', C3' et C5' et les interrupteurs de commutation connectés à ces capacités. La valeur du signal S1 s'ajoute donc à la valeur de sortie de l'intégrateur Ial du sous-modulateur MOD2. Pendant la phase P2 suivant la phase Pl, le signal Y1 30 est appliqué en entrée de l'intégrateur Ial du sous-modulateur MOD2. Ainsi, à la fin du cycle, la valeur de sortie de l'intégrateur Ial du sous-modulateur MOD2 a bien été incrémentée d'une valeur correspondant au bruit de quantification El du convertisseur analogique-numérique 103 du sous-modulateur MOD1 35 (auquel est soustrait le signal de rétroaction Y2 du sous- 3054758 B15326 - DD17302ST 20 modulateur MOD2 du fait du préchargement de la capacité C6 au potentiel -Y2 durant la phase Pl). Dans l'exemple de la figure 4, la fonction du circuit soustracteur 107 du sous-modulateur MOD1 de la figure 3 est mise 5 en oeuvre par la capacité Cl et les interrupteurs de commutation associés à cette capacité, et la fonction du circuit soustracteur 107 du sous-modulateur MOD2 de la figure 3 est mise en oeuvre par la capacité C6 et les interrupteurs de commutation associés à cette capacité. 10 Un inconvénient de l'architecture de la figure 4 réside dans le coût en matériel lié à la duplication, à l'entrée du sous-modulateur MOD2, des capacités du circuit de sommation utilisé dans le sous-modulateur MOD1 pour générer le signal S1 de sortie du circuit analogique d'intégration 101 du sous-modulateur MOD1. 15 Un autre inconvénient est lié à l'appariement, inévitablement imparfait, des capacités dupliquées, qui a pour effet d'introduire une composante additionnelle du bruit de quantification El dans l'expression du signal de sortie Y du modulateur. La figure 5 est un schéma électrique détaillé illustrant 20 un exemple d'un mode de réalisation d'un modulateur sigma-delta à étages de mise en forme de bruit multiples. Fonctionnellement, le modulateur sigma-delta de la figure 5 est un modulateur de type NASH 2-1 identique ou similaire au modulateur de la figure 3. 25 Structurellement, le modulateur sigma-delta de la figure 5 comprend des éléments communs avec le modulateur sigma-delta de la figure 4. Seules les différences entre les deux implémentations seront détaillées ci-après. Le circuit analogique d'intégration 101 du sous-30 modulateur MOD1 du modulateur de la figure 5 est identique ou similaire circuit analogique d'intégration 101 du sous-modulateur MOD1 décrit en relation avec la figure 4. Le circuit analogique d'intégration 101 du sous- modulateur MOD2 de la figure 5 diffère du circuit analogique 35 d'intégration 101 du sous-modulateur MOD2 de la figure 4 3054758 B15326 - DD17302ST 21 essentiellement en ce qu'il ne comprend pas de réplication du circuit de sommation de sortie du circuit analogique d'intégration 101 du sous-modulateur MOD1. Autrement dit, le circuit analogique d'intégration 101 du sous-modulateur MOD2 de la figure 5 diffère 5 du circuit analogique d'intégration 101 du sous-modulateur MOD2 de la figure 4 essentiellement en ce qu'il ne comprend pas les capacités C4', C3' et C5' et les interrupteurs de commutation associés à ces capacités. Dans l'exemple de la figure 5, les circuits analogiques 10 d'intégration 101 des sous-modulateurs MOD1 et MOD2 sont directement reliés en série, c'est-à-dire que la borne de sortie A3 du circuit analogique d'intégration 101 du sous-modulateur MOD1 est connectée à la borne d'entrée Al du circuit analogique d'intégration 101 du sous-modulateur MOD2 (correspondant au noeud 15 d'entrée de l'intégrateur Ial du sous-modulateur MOD2). Dans le mode de réalisation de la figure 5, le modulateur sigma-delta comprend un unique convertisseur analogique-numérique 1-bit 103, par exemple un comparateur identique ou similaire aux comparateurs 103 des sous-modulateurs MOD1 et MOD2 de la figure 20 4, partagé par les sous-modulateurs MOD1 et MOD2. L'entrée du convertisseur 103 est reliée à la sortie du circuit analogique d'intégration 101 du sous-modulateur MOD2. Plus particulièrement, dans l'exemple représenté, le modulateur sigma-delta comprend une capacité Cc ayant une première électrode connectée au noeud A3 de 25 sortie du circuit analogique d'intégration 101 du sous-modulateur MOD2 (correspondant au noeud de sortie de l'intégrateur Ial du sous-modulateur MOD2), et dont la deuxième électrode est reliée à l'entrée du convertisseur analogique-numérique 103 par un interrupteur (I)2d. La première électrode de la capacité Cc est en 30 outre reliée à l'entrée du convertisseur 103 par un interrupteur (1)1d. De plus, la deuxième électrode de la capacité Cc est reliée au noeud R par un interrupteur 1)1. Le modulateur sigma-delta de la figure 5 comprend en outre un circuit logique 501 (LOGIC) comprenant une entrée binaire 35 reliée à la borne de sortie du convertisseur analogique-numérique 3054758 B15326 - DD17302ST 22 1-bit 103, et trois sorties binaires reliées respectivement aux noeuds N1, N2 et N3 et fournissant le signal binaire de sortie Y1 du sous-modulateur M0D1, le signal binaire de sortie Y2 du sous-modulateur M0D2, et le signal binaire de sortie Y du modulateur. 5 Un chronogramme est représenté sur la figure 5 pour montrer l'enchainement par cycle de deux phases successives Pl et P2 de commutation des interrupteurs du modulateur. Comme dans l'exemple de la figure 4, lors de la phase Pl, les interrupteurs (IQ et eed sont fermés, les interrupteurs (Dl et (Dia étant 10 maintenus ouverts (bloqués). A la fin de la phase Pl, les interrupteurs (IQ et eed sont ouverts. Lors de la phase P2, les interrupteurs (IQ et (Dia sont fermés (rendus passants), les interrupteurs (IQ et eed étant maintenus ouverts (bloqués). A la fin de la phase P2, les interrupteurs (IQ et ovid sont ouverts. A 15 la fin de chacune des phases Pl et P2, le signal interne du comparateur 103 est échantillonné (fronts montants du signal 01Doemp) pour générer les signaux Y1 et Y2. Dans l'implémentation de la figure 5, la fonction du circuit sommateur 109 de la figure 3 est mise en oeuvre par les 20 capacités C4, C3 et C5 et les interrupteurs de commutation connectés à ces capacités. A chaque cycle k d'une phase de conversion du signal analogique d'entrée U en une valeur numérique, pendant la phase Pl, un signal S1 résultant de la sommation pondérées des signaux 01 de sortie de l'intégrateur Ial 25 du sous-modulateur M0D1, 02 de sortie de l'intégrateur Ia2 du sous-modulateur M0D1, et Y de sortie du modulateur sigma-delta, est généré sur le noeud de sortie A3 du circuit analogique d'intégration 101 du sous-modulateur M0D1, avec S1=-(02+c3*01- d*Y). Ce signal S1 est appliqué sur le noeud d'entrée Al du circuit 30 analogique d'intégration 101 du sous-modulateur aval M0D2, c'est-à-dire, dans l'exemple représenté, à l'entrée de l'intégrateur Ial du sous-modulateur MOD2. Le signal S1 est donc intégré par l'intégrateur Ial du sous-modulateur MOD2, c'est-à-dire que, pendant la phase Pl, la valeur de l'intégrateur Ial est 35 incrémentée de la valeur Sl. Au préalable, lors de la phase P2 du 3054758 B15326 - DD17302ST 23 cycle précédent lors de laquelle les interrupteurs (Dl sont passants, la capacité Cc est chargée à la valeur de sortie de l'intégrateur Ial. Ainsi, pendant la phase Pl suivante el bloqué), la capacité de couplage de sortie Cc introduit en entrée 5 du comparateur 103 un décalage en tension par rapport à la valeur de sortie courante de l'intégrateur Ial égal à la valeur de sortie de l'intégrateur lai à la fin du cycle précédent. Autrement dit, pendant la phase Pl, la variation de tension observée en entrée du comparateur 103 du fait de la capacité de couplage Cc est 10 correspond à la grandeur Sl. A la fin de la phase Pl, la valeur S1 observée sur la deuxième électrode de la capacité Cc est quantifiée par le comparateur 103 pour générer le signal Yl. Pendant la phase P2 suivant la phase Pl, le signal Y1 est appliqué en entrée de l'intégrateur lai du sous-modulateur 15 MOD2 (noeud N4). Ainsi, pendant la phase P2, la valeur de sortie de l'intégrateur lai du sous-modulateur MOD2 est incrémentée d'une valeur correspondant au bruit de quantification El introduit par le convertisseur analogique-numérique 103 lors de la quantification du signal Sl, auquel est soustrait la contre- 20 réaction Y2 (noeud N5). A la fin de la phase P2, le signal de sortie de l'intégrateur lai du sous-modulateur MOD2 est directement quantifié par le comparateur 103 (sans passer par la capacité de couplage Cc) pour obtenir le signal Y2. Ainsi, fonctionnellement, le circuit de la figure 5 se 25 comporte sensiblement de la même manière que le circuit de la figure 3. Toutefois, dans l'implémentation de la figure 5, plutôt que de dupliquer le circuit de génération du signal S1 à l'entrée du sous-modulateur MOD2 comme cela est fait dans l'implémentation de la figure 4, on prévoit de reconstruire le signal S1 par 30 dérivation du signal de sortie de l'intégrateur lai du modulateur aval MOD2, au travers de la capacité de couplage Cc. Un avantage de l'implémentation de la figure 5 réside dans le fait que le signal S1 n'est pas dupliqué, ce qui, outre l'avantage en coût matériel lié à la suppression des capacités 35 C4', C3', C5' et de leurs interrupteurs de commutation, permet, 3054758 B15326 - DD17302ST 24 lors de la génération du signal d'erreur de quantification E1=Y1- S1, d'éviter les risques de défaut d'intégrité du signal S1 liés à un défaut d'appariement des capacités dupliquées. Un autre avantage de l'implémentation de la figure 5 est 5 qu'elle permet d'économiser un convertisseur analogique-numérique 1-bit par rapport à l'implémentation de la figure 4. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les modes de réalisation décrits ne se 10 limitent pas à l'exemple d'architecture de modulateur sigma-delta de type MASH 2-1 décrite en relation avec les figures 3 et 5. Plus généralement, la solution proposée, mettant en oeuvre un circuit analogique de dérivation du signal de sortie d'un circuit analogique d'intégration 101 d'un sous-modulateur aval pour 15 reconstruire un signal de sortie d'un circuit analogique d'intégration 101 d'un sous-modulateur amont, peut être utilisée dans tout type de modulateur sigma-delta comportant au moins deux sous-modulateurs en cascade. REVENDICATIONS1. Modulateur sigma-delta comprenant au moins des premier (MOD1) et deuxième (MOD2) sous-modulateurs comportant chacun un circuit analogique d'intégration (101), le circuit analogique d'intégration (101) du premier sous-modulateur (MOD1) 5 ayant un noeud de sortie (A3) connecté à un noeud d'entrée (Al) du circuit analogique d'intégration (101) du deuxième sous-modulateur (MOD2), le modulateur comprenant en outre une capacité de couplage (Cc) ayant une première électrode connectée à un noeud de sortie (A3) du circuit analogique d'intégration (101) du 10 deuxième sous-modulateur (MOD2), et un comparateur (103) dont l'entrée est reliée à la première électrode de la capacité de couplage (Cc) par un premier interrupteur de commutation (1)1d) et à une deuxième électrode de la capacité de couplage (Cc) par un deuxième interrupteur de commutation (1)2d) . 15 2. Modulateur selon la revendication 1, adapté à mettre en oeuvre une phase de conversion d'un signal analogique d'entrée (U) en un train de bits de sortie (Y), la phase de conversion comportant une pluralité de cycles de fonctionnement, dans lequel, à chaque cycle (k) de la phase de conversion, pendant une première 20 partie (Pl) du cycle, les premier (1)1d) et deuxième (1)2d) interrupteurs sont respectivement ouvert et fermé, et une valeur binaire Y1 est lue en sortie du comparateur (103), et, pendant une deuxième partie (P2) du cycle, les premier (1)1d) et deuxième (1)2d) interrupteurs sont respectivement fermé et ouvert, et une 25 valeur binaire Y2 est lue en sortie du comparateur (103), les valeurs Y1 et Y2 étant ensuite combinées en un bit de sortie du modulateur. 3. Modulateur selon la revendication 2, dans lequel, à chaque cycle (k) de la phase de conversion, le circuit analogique 30 d'intégration (101) du deuxième sous-modulateur (MOD2) intègre un signal représentatif de la différence entre la valeur binaire Y1 et un signal de sortie du circuit analogique d'intégration (101) du premier sous-modulateur (MOD1). 3054758 B15326 - DD17302ST 26 4. Modulateur selon la revendication 3, dans lequel, à chaque cycle (k) de la phase de conversion, un signal de rétroaction représentatif de la valeur binaire Y2 est soustrait au signal intégré par le circuit analogique d'intégration (101) du deuxième sous-modulateur (M0D2). 5. Modulateur selon l'une quelconque des revendications 2 à 4, dans lequel, à chaque cycle (k) de la phase de conversion, le circuit analogique d'intégration (101) du premier sous-modulateur (M0D1) intègre un signal représentatif du signal analogique d'entrée (U). 6. Modulateur selon la revendication 5, dans lequel, à chaque cycle (k) de la phase de conversion, un signal de rétroaction représentatif de la valeur binaire de sortie (Y) du modulateur est soustrait au signal intégré par le circuit analogique d'intégration (101) du premier sous-modulateur (M0D1). 7. Modulateur selon l'une quelconque des revendications 1 à 6, dans lequel le circuit analogique d'intégration (101) du premier sous-modulateurs (M0D1) comprend au moins deux intégrateurs analogiques (Ial, Ia2) cascadés, et au moins un circuit (109) de sommation pondérée des valeurs de sortie (01, 02) desdits intégrateurs, la sortie du circuit de sommation (109) constituant la sortie dudit circuit analogique d'intégration (101). 8. Modulateur selon l'une quelconque des revendications 25 1 à 7, dans lequel le circuit analogique d'intégration (101) du deuxième sous-modulateur (M0D2) comprend un unique intégrateur analogique (Ial) dont l'entrée et la sortie sont connectées respectivement à l'entrée et à la sortie dudit circuit analogique d'intégration (101).