Brevet FR3051969A1 — publié le 20171201

Procédé de fabrication de diodes de puissance, en particulier pour former un pont de Graetz, et dispositif correspondant. Des modes de réalisation et de mise en oeuvre de l'invention concernent les diodes à jonction PN, et plus particulièrement les diodes à base de silicium polycristallin utilisées, par exemple pour former un pont redresseur (pont de Graetz) au sein de circuits intégrés utilisables notamment dans des technologies de télécommunications sans contact et incorporant par exemple des mémoires non-volatiles.. La figure 1 représente un circuit électronique CI pouvant s'adapter à une application sans contact comportant un pont de diodes DBr (typiquement un pont de Graetz) permettant de délivrer une tension continue VDC à partir de la tension présente au bornes ACO et AC1 de l'antenne ANT1 du circuit, couplée à l'antenne ANT2 d'un lecteur RD. Dans cette application, le circuit CI comporte un verrou LTC ayant classiquement quatre transistors T2-T5 aptes à stocker une donnée numérique. Un transistor de réinitialisation T1 a également été représenté et est commandé par un signal TX délivré par les moyens de traitement COM du circuit. Le verrou LTC est formé dans un caisson N-ISO, lui-même formé dans un substrat semiconducteur PSUB. Les transistors T1-T3 sont formés dans un caisson PW, lui-même formé dans le caisson NISO. Les interfaces entre les caissons différemment dopés forment des diodes Dpwniso et Dnisopsub. Un courant circule dans l'antenne ANT1 dans un sens représentatif de la donnée stockée dans le verrou LTC, afin que celle-ci soit lue par le lecteur RD. Les diodes du pont DBr, à base de silicium polycristallin, dit polysilicium, sont habituellement directement formées dans le substrat PSUB, ou dans le caisson N-ISO, ce qui peut introduire des effets bipolaires indésirables. En effets des problèmes récurrents ont étés observés dans l'utilisation de diodes dont les régions dopées sont directement 3051969 2 implantées dans le substrat. Ces effets indésirables sont par exemple dus à des jonctions PN parasites et s'observent généralement au démarrage ou au verrouillage du circuit. Il est souhaitable d'éviter ces effets parasites, de manière 5 simple et compatible avec les technologies de mémoires non-volatiles. D'autre part, certaines diffusions de dopants dans les procédés de fabrications de diodes habituels sont mal maîtrisées, par exemple en raison de masques nécessitant un alignement rigoureux difficile à mettre en oeuvre, dont les défauts conduisent à une imprédictibilité des 10 caractéristiques desdites diodes. Par conséquent, il est également souhaitable de maîtriser lesdites diffusions de dopants et leurs zones d'implantations. C'est pourquoi il est proposé, selon un aspect, un procédé de fabrication de plusieurs diodes comprenant une première implantation 15 de dopants d'un deuxième type de conductivité, par exemple de type P, dans une première couche semiconductrice ayant un premier type de conductivité, par exemple de type N, située sur une couche isolante recouvrant un substrat semiconducteur et surmontée de régions saillantes mutuellement espacées, de façon à former une succession de 20 jonctions PN formant lesdites diodes dans ladite première couche semiconductrice s'étendant jusqu'à la couche isolante en bordure des régions saillantes. Les régions saillantes, qui peuvent avantageusement être réalisées conjointement à la réalisation de grilles flottantes de 25 transistors à grilles flottantes d'une mémoire non volatile, servent ainsi de masque dur pour l'implantation et permettent de ce fait de bien délimiter l'emplacement des jonctions PN, et donc les dimensions des zones de charge d'espace, tout en utilisant les masques classiques d'implantation utilisables par ailleurs dans la fabrication des mémoires 30 non volatiles et sans qu'il soit nécessaire de prévoir un alignement rigoureux de ces masques. Par ailleurs, l'implantation des jonctions jusqu'à la couche isolante permet de supprimer les effets parasites bipolaires avec le substrat sous-jacent. 3051969 3 Bien qu'il serait possible de réaliser des implantations du deuxième type de conductivité, par exemple de type P, entre chaque région saillante, de façon à obtenir une série de diodes tête-bêche, il est particulièrement avantageux d'alterner une implantation de type P 5 et une implantation de type N, ce qui permet notamment de réaliser des diodes PN facilement utilisables dans un pont de Graetz. Ainsi, selon un mode de mise en oeuvre, le procédé comprend une deuxième implantation de dopants d'un premier type de conductivité, par exemple de type N, dans la première couche 10 semiconductrice, de sorte que la première implantation de dopants, par exemple de type P, et la deuxième implantation de dopants, par exemple de type N+, définissent respectivement dans la première couche semiconductrice des premières zones du deuxième type de conductivité ( par exemple du type P+) surdopées par rapport au reste 15 de la première couche semiconductrice, et des deuxièmes zones du premier type de conductivité (par exemple du type N+) surdopées par rapport au reste de la première couche semiconductrice, une première zone étant encadrée par deux deuxièmes zones et séparée de ces deux deuxièmes zones par deux régions intercalaires de la première couche 20 semiconductrice situées respectivement sous deux régions saillantes voisines, chaque diode étant formée à la jonction entre une première zone et une région intercalaire. Selon un mode de mise en oeuvre, les premières zones sont du type de conductivité P+ formant les anodes des diodes, les deuxièmes 25 zones sont du type de conductivité N+ formant avec les régions intercalaires les cathodes des diodes, et le procédé comprend en outre des réalisations de contacts sur les première et deuxième zones. La couche isolante peut être du type tranchée peu profonde et la première couche semiconductrice peut être formée par un dépôt de 30 polysilicium sur la couche isolante et une implantation par des dopants du premier type de conductivité. Avantageusement, les régions saillantes comportent une couche de diélectrique surmontée d'un matériau de grille. 3051969 4 Selon un mode de mise en oeuvre, la formation de la première couche semiconductrice est réalisée simultanément avec une formation de grilles flottantes de transistors à grille flottante, et la formation des régions saillantes est réalisée simultanément avec une formation de 5 grilles de commandes des transistors à grille flottante. Selon un autre aspect, il est proposé un circuit intégré comprenant, au-dessus d'une couche isolante surmontant un substrat semiconducteur, une première couche semiconductrice ayant un premier type de conductivité, des régions saillantes mutuellement 10 espacées situées sur la première couche semiconductrice, et, une succession de jonctions PN formant des diodes s'étendant dans la première couche semiconductrice jusqu'à la couche isolante en bordure des régions saillantes. Selon un mode de réalisation, le circuit intégré comprend dans 15 la première couche semiconductrice des premières zones du deuxième type de conductivité surdopées par rapport au reste de la première couche semiconductrice, et des deuxièmes zones du premier type de conductivité surdopées par rapport au reste de la première couche semiconductrice, une première zone étant encadrée par deux deuxièmes 20 zones et séparées de ces deux deuxièmes zones par deux régions intercalaires de la première couche semiconductrice situées respectivement sous deux régions saillantes voisines, chaque jonction entre une première zone et une région intercalaire formant une diode. Selon un mode de réalisation, les premières zones sont de type 25 de conductivité P+ formant les anodes des diodes, les deuxièmes zones sont de type de conductivité N+ formant avec les régions intercalaires les cathodes des diodes, et les première et deuxième zones comprennent en outre des contacts à leur surface. La première couche semiconductrice peut être une couche de 30 polysilicium. Les régions saillantes peuvent comporter une couche de diélectrique surmontée d'un matériau de grille. Avantageusement, certaines desdites diodes forment un pont redresseur de courant, du type pont de Graetz. 3051969 5 Selon un mode de réalisation, dans lequel le circuit intégré comporte en outre des transistors à grille flottante comportant chacun une grille flottante et une grille de commande, la première couche semiconductrice est située à un même niveau que les grilles flottantes 5 des transistors à grille flottante, et les régions saillantes sont situées à un même niveau que les grilles de commande des transistors à grille flottante. Le circuit intégré peut également comprendre une mémoire non volatile comportant lesdits transistors à grilles flottantes. 10 En d'autres termes, les différents modes de mise en oeuvre et de réalisation proposés se rapportent à des diodes complètement isolées du substrat. Par conséquent aucun effet parasite dû à une jonction PN entre une région dopée de la diode et le substrat ne peut se produire. D'autre part, les différents modes de mise en oeuvre et de 15 réalisation proposés sont élaborés notamment pour être totalement compatibles avec les contraintes technologiques d'utilisation et de fabrication de mémoire non-volatiles, en particulier les mémoires non-volatiles comportant des transistors à grille flottante. Par exemple, les modes de mise en oeuvre proposés permettent 20 de réaliser les diodes sans ajouter d'étape, et notamment aucune étape de masquage critique en matière d'alignement, à un procédé habituel de fabrication de transistors à grille flottante. En outre, les modes de réalisation et de mise en oeuvre proposés sont optimisés pour la filière technologique, notamment en matière de 25 maîtrise des zones de diffusion des dopants. Les solutions proposées permettent en outre de réduire la surface occupée des diodes. D' autres avantages et caractéristiques de l' invention apparaitront à l'examen de modes de réalisation et de mise en oeuvre 30 de l'invention, nullement limitatifs, et des dessins annexés sur lesquels - la figure 1, précédemment décrite représente un circuit électronique classique comportant un pont de diodes, 3051969 6 - la figure 2 représente une vue en coupe d'un mode de réalisation d'un circuit intégré selon l'invention, et - la figure 3 se rapporte à un mode de mise en oeuvre d'un procédé selon l'invention, et correspond à une vue du dessus 5 de la coupe de la figure 2. La figure 2 est une vue en coupe d'un circuit intégré comportant trois diodes Dl, D2, D3, réalisées sur un substrat semiconducteur 1. Le substrat semiconducteur 1 peut être, en référence à la figure 1, le substrat PSUB en tant que tel ou un caisson formé 10 dans ledit substrat, par exemple le caisson N-ISO, également en référence à la figure 1. Différentes étapes de fabrication d'un procédé permettant d'obtenir une telle structure vont maintenant être décrites en se référant aux figures 2 et 3. 15 Une couche isolante 3 a été formée en surface dudit substrat 1, par exemple selon une méthode similaire à une méthode de formation d'une tranchée d'isolation peu profonde classique et connue en soi. Une première couche semiconductrice 5, par exemple du polysilicium, dopée d'un premier type de conductivité, par exemple de 20 type N, est ensuite formée sur la couche isolante 3. Dans un procédé habituel de fabrication de mémoire non volatile, cette étape peut être effectuée conjointement à une étape de formation de grilles flottantes en polysilicium de transistors à grilles flottantes. 25 Ensuite, dans le procédé habituel de fabrication de mémoire non volatile, on réalise des grilles de commande des transistors à grilles flottantes, qui comportent généralement une couche de diélectrique surmontée d'une couche de polysilicium. Les grilles de commande sont par exemple formées en bandes s'étendant dans une 30 direction orthogonale au plan de coupe de la figure 2. Les grilles de commande peuvent également être formées en tout autre matériau de grille, comme par exemple un métal. Par ailleurs, des structures dites factices (« dummies » en anglais) sont habituellement ajoutées aux structures fonctionnelles, 3051969 7 notamment afin d'éviter des ruptures de périodicités nuisibles lors de certaines étapes de fabrication des circuits intégrés, mais n'ont usuellement pas de fonction supplémentaire. Dans le procédé de formation des diodes Dl, D2, D3, on forme 5 en surface de la première couche de polysilicium 5 une couche de diélectrique 7 surmontée d'une couche de polysilicium 9, formant des régions saillantes CGf sur la surface de la première couche de polysilicium. Les régions saillantes CGf peuvent être avantageusement des 10 grilles de commande factices prévues dans le cadre d'un procédé de fabrication de transistors à grilles flottantes. Dans ce mode de mise en oeuvre, les régions saillantes CGf sont utilisées en tant que masque dur pour réaliser des implantations de dopants dans la première couche de polysilicium 5. 15 Comme illustré par la figure 3, les régions saillantes CGf sont disposées ici en bandes s'étendant dans une direction orthogonale au plan de coupe de la figure 2, représenté par la ligne II-II. On réalise une implantation de dopants du deuxième type de conductivité (P+) selon des premières surfaces d'implantation 10 afin 20 de former des premières zones 11-11' surdopées par rapport au dopage de la première couche de polysilicium 5, par exemple d'une concentration supérieure d'un facteur 100. Les surfaces d'implantations 10 recouvrent les parties de la première couche de polysilicium 5 situées entre deux régions saillantes 25 CGf et peuvent déborder sur une portion des bandes des régions saillantes CGf. En effet, même en cas de mauvais alignement des surfaces d'implantation 10 par rapport à une surface d'implantation prévue (c'est-à-dire la surface de polysilicium 5 entre deux régions saillantes 30 CGf), les premières zones implantées résultantes 11-11' seront délimitées de manière précise et régulière par les bords bCGf des régions saillantes CGf. 3051969 8 Par conséquent, ladite implantation ne nécessite pas d'étape de masquage critique supplémentaire, en particulier dans un procédé comportant la formation de transistors à grilles flottantes. Cela permet de bien maîtriser les surfaces d'implantations, et 5 par conséquent la diffusion latérale des dopants dans la couche de polysilicium 5. Les régions de la première couche de polysilicium 5 situées sous les régions saillantes CGf ne sont par conséquent pas implantées et forme des régions 12 dites intercalaires. 10 D'autre part, l'épaisseur de la première couche de polysilicium 5 et la profondeur d'implantation des dopants sont avantageusement dimensionnées de manière à ce que ladite implantation 10 soit diffusée dans toute l'épaisseur de ladite première couche de polysilicium 5, jusqu'à la couche isolante 3. 15 Par effet de diffusion, les premières zones 11-11' comportent une région 11 très fortement dopée proche de la surface et une région 11' moins fortement dopée en profondeur, atteignant la couche isolante 3. Ainsi, des jonctions PN entre les premières zones 11-11' et les 20 régions intercalaires 12 s'étendent jusqu'à la couche isolante 3 et sont situées en bordure des régions saillante bCGf dans la première couche de polysilicium 5. Les implantations de dopants n'étant pas isotropes, le terme de « bordure des régions saillante » signifie une région voisine, ou 25 proche, de la projection géométrique du contour desdites régions saillantes dans la première couche de polysilicium 5. Des implantations de dopants du premier type de conductivité (N+) sont réalisées de manière homologue selon des deuxièmes surfaces d'implantation 13, afin de former des deuxièmes zones 14-14' 30 surdopées par rapport au dopage de la première couche de polysilicium 5. Les surfaces d'implantation 13 recouvrent les parties de la première couche de polysilicium 5 situées entre les bords bCGf de 3051969 9 deux régions saillantes CGf et pouvant également déborder sur une portion des régions saillantes CGf. De même, l'épaisseur de la première couche de polysilicium 5 et la profondeur d'implantation des dopants sont avantageusement 5 dimensionnées de manière à ce que ladite implantation soit diffusée dans toute l'épaisseur de ladite deuxième couche de polysilicium 5, formant une région 14 très fortement dopée et une région 14' moins fortement dopée atteignant la couche isolante 3. Dans ce mode de réalisation et de mise en oeuvre, une région 10 située entre deux bandes de régions saillantes CGf sur deux est dopée du premier type de conductivité, l'autre est dopée du deuxième type de conductivité Les premières zones 11-11' forment, avec les régions intercalaires 12 de la première couche de silicium polycristallin 5, des 15 jonctions PN s'étendant jusqu'à la couche isolante 3. Ainsi, les premières zones 11-11' forment des régions d'anode et les deuxièmes zones 14-14' forment avec les régions intercalaires 12 des régions de cathode de diodes Dl, D2, D3 ainsi réalisées. Ensuite, on peut former de manière classique des espaceurs 15 20 d'un matériau diélectrique disposé sur les flancs des régions saillantes (ou grilles de commande fictives) CGf, des prises de contact de cathodes 17 et d'anodes 19, par exemple par siliciuration des surfaces des régions d'anode et de cathode qui ne sont pas recouvertes par les espaceurs 15 ou les régions saillantes CGf, sur lesquelles sont 25 respectivement formés des contacts métalliques de cathode 21 et d'anode 23. On a ainsi obtenu des diodes Dl, D2, D3 matérialisées par une jonction PN s'étendant jusqu'à la couche isolante 3, entre une anode formée par une première zone surdopée 11-11' et une cathode formée 30 par une deuxième zone surdopée 14-14' et une région intercalaire 12. Les diodes Dl, D2, D3 sont par conséquent complétement isolées du substrat semiconducteur 1. En outre, dans ce mode de réalisation, au moins une région de cathode 14-14' est commune à deux diodes distinctes, par exemple les 3051969 10 diodes Dl et D2, et est encadrée deux régions d'anode 11-11' respectives. Egalement, au moins une région d'anode 11-11' est commune à deux diodes distinctes, par exemple D2 et D3, et est encadrée par deux régions de cathode 14-14' respectives. 5 Cette configuration d'électrodes communes est particulièrement avantageuse pour construire un pont de diode du type pont de Graetz, présentant un noeud d'anode commun à deux diodes et un noeud de cathode commun à deux diodes. En outre l'invention ne se limite pas à la présente description 10 mais en embrasse toutes les variantes. Par exemple, il est envisageable que la seconde implantation 13 soit une implantation de dopants du deuxième type de conductivité, de manière similaire à la première implantation 10, formant une série de diodes tête-bêche entre les zones implantées et les régions 15 intercalaires, les différentes cathodes pouvant être électriquement reliées via des contacts s'étendant dans un plan différent des plans des figures annexées. REVENDICATIONS1. Procédé de fabrication de plusieurs diodes (Dl, D2, D3) comprenant une première implantation (10) de dopants d'un deuxième type de conductivité dans une première couche semiconductrice (5) ayant un premier type de conductivité située sur une couche isolante (3) recouvrant un substrat semiconducteur (1) et surmontée de régions saillantes mutuellement espacées (CGf), de façon à former une succession de jonctions PN formant lesdites diodes dans ladite première couche semiconductrice (5) s'étendant jusqu'à la couche isolante (3) en bordure des régions saillantes (bCGf). 2. Procédé selon la revendication 1, comprenant une deuxième implantation (13) de dopants d'un premier type de conductivité dans la première couche semiconductrice (5), de sorte que la première et la deuxième implantation de dopants (10, 13) définissent respectivement dans la première couche semiconductrice (5) des premières zones (I1- 11') du deuxième type de conductivité surdopées par rapport au reste de la première couche semiconductrice (5), et des deuxièmes zones (14-14') du premier type de conductivité surdopées par rapport au reste de la première couche semiconductrice (5), une première zone (11-11') étant encadrée par deux deuxièmes zones (14-14') et séparée de ces deux deuxièmes zones par deux régions intercalaires (12) de la première couche semiconductrice (5) situées respectivement sous deux régions saillantes (CGf) voisines, chaque diode (Dl, D2, D3) étant formée à la jonction entre une première zone (11-11') et une région intercalaire (12). 3. Procédé selon la revendication 2, dans lequel les premières zones (11-11') sont du type de conductivité P+ formant les anodes des diodes, les deuxièmes zones (14-14') sont du type de conductivité N+ formant avec les régions intercalaires (12) les cathodes des diodes, et le procédé comprend en outre des réalisations de contacts (17, 19, 21, 23) sur les première et deuxième zones. 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel la couche isolante (3) est du type tranchée 3051969 12 peu profonde et la première couche semiconductrice (5) est formée par un dépôt de polysilicium sur la couche isolante (3) et une implantation par des dopants du premier type de conductivité. 5. Procédé selon l'une quelconque des revendications 5 précédentes, dans lequel les régions saillantes (CGf) comportent une couche de diélectrique (7) surmontée d'un matériau de grille (9). 6. Procédé selon l'une quelconque des revendications précédentes, dans lequel la formation de la première couche semiconductrice (5) est réalisée simultanément avec une formation de 10 grilles flottantes de transistors à. grille flottante, et la formation des régions saillantes (CGf) est réalisée simultanément avec une formation de grilles de commande des transistors à grille flottante. 7. Circuit intégré comprenant, au-dessus d'une couche isolante (3) surmontant un substrat semiconducteur (1), une première 15 couche semiconductrice (5) ayant un premier type de conductivité, des régions saillantes (CGf) mutuellement espacées situées sur la première couche semiconductrice (5), et, une succession de jonctions PN formant des diodes (D I , D2, D3) dans la première couche semiconductrice (5) en bordure (bCGf) des régions saillantes et 20 s'étendant jusqu'à la couche isolante (3). 8. Circuit intégré selon la revendication 7, comprenant dans la première couche semiconductrice (5) des premières zones (11-11') du deuxième type de conductivité surdopées par rapport au reste de la première couche semiconductrice (5), et des deuxièmes zones (14-14') 25 du premier type de conductivité surdopées par rapport au reste de la première couche semiconductrice (5), une première zone (11-11') étant encadrée par deux deuxièmes (14-14') zones et séparées de ces deux deuxièmes zones par deux régions intercalaires (12) de la première couche semiconductrice (5) situées respectivement sous deux régions 30 saillantes (CGf) voisines, chaque jonction entre une première zone (11-11') et une région intercalaire (12) formant une diode. 9. Circuit intégré selon la revendication 8, dans lequel les premières zones (11-11') sont de type de conductivité P+ formant les anodes des diodes, les deuxièmes zones (14-14') sont de type de 3051969 13 conductivité N+ formant avec les régions intercalaires (12) les cathodes des diodes, et les première et deuxième zones comprennent en outre des contacts (17, 19, 21, 23) à leur surface. 10. Circuit intégré selon l'une quelconque des revendications 7 5 à 9, dans lequel la première couche semiconductrice (5) est une couche de polysilicium. 11. Circuit intégré selon l'une quelconque des revendications 7 à 10, dans lequel les régions saillantes (CGf) comportent une couche de diélectrique (7) surmontée d'un matériau de grille (9). 10 12. Circuit intégré selon l'une quelconque des revendications 7 à 11, dans lequel certaine desdites diodes forment un pont redresseur de courant (DBr), du type pont de Graetz. 13. Circuit intégré selon l'une quelconque des revendications 7 à 12 comportant en outre des transistors à grille flottante comportant 15 chacun une grille flottante et une grille de commande, dans lequel la première couche semiconductrice (5) est située à un même niveau que les grilles flottantes des transistors à grille flottante, et les régions saillantes (CGf) sont situées à un même niveau que les grilles de commande des transistors à grille flottante. 20 14. Circuit intégré selon la revendication 13, comprenant une mémoire non volatile comportant lesdits transistors à grilles flottantes. 25