Brevet FR3054757A1 — publié le 20180202

B15215 - DD17170ST 1 CONVERTISSEUR SIGMA-DELTA A HAUTE LINEARI TE Domaine La présente demande concerne le domaine des convertisseurs analogique-numérique, et, plus particulièrement, des convertisseurs sigma-delta. Exposé de l'art antérieur Un convertisseur sigma-delta comprend typiquement un modulateur sigma-delta et un filtre numérique. Le signal analogique à numériser est appliqué en entrée du modulateur, et est échantillonné par ce dernier à une fréquence relativement élevée (par rapport à la fréquence maximale du signal d'entrée), appelée fréquence de sur-échantillonnage. Le modulateur produit, à la fréquence de sur-échantillonnage, des échantillons binaires représentatifs du signal analogique d'entrée. Le train de bits de sortie du modulateur sigma-delta est traité par le filtre numérique qui en extrait une valeur numérique sur N-bits (N étant la résolution de quantification du convertisseur sigma-delta), représentative du signal d'entrée. Le nombre d'échantillons binaires (c'est-à-dire le nombre de périodes de sur-échantillonnage) nécessaires pour produire une valeur numérique de sortie sur N-bits est désigné par l'acronyme OSR, de l'anglais "Over Sampling Ratio" (taux de sur-échantillonnage). 3054757 B15215 - DD17170ST 2 Le modulateur sigma-delta est typiquement constitué d'une boucle comportant au moins un circuit analogique d'intégration, un convertisseur analogique-numérique 1-bit, un convertisseur numérique-analogique 1-bit, et un soustracteur. Le 5 signal analogique d'entrée est appliqué en entrée du circuit d'intégration, qui l'échantillonne à la fréquence de sur-échantillonnage et fournit à cette même fréquence des échantillons analogiques représentatifs de la différence entre le signal d'entrée et un signal analogique de rétroaction. Les échantillons 10 analogiques de sortie du circuit d'intégration sont numérisés par le convertisseur analogique-numérique 1-bit (typiquement un comparateur). Les échantillons binaires ainsi obtenus forment le signal de sortie du modulateur. Ces échantillons binaires sont par ailleurs convertis en échantillons analogiques par le 15 convertisseur numérique-analogique 1-bit, le signal analogique ainsi obtenu formant le signal de rétroaction du modulateur. Le circuit d'intégration analogique peut comprendre un unique intégrateur analogique, ou plusieurs intégrateurs analogiques cascadés. Il peut aussi comprendre un ou plusieurs soustracteurs, 20 un ou plusieurs sommateurs, et/ou un ou plusieurs coefficients de pondération. Le nombre p d'intégrateurs analogiques définit généralement l'ordre du modulateur sigma-delta. Plus l'ordre p du modulateur est élevé, plus le nombre OSR d'échantillons nécessaires à l'obtention d'une valeur numérique de sortie sur N- bits peut être réduit (à niveaux de bruit de quantification identiques). En contrepartie, les modulateurs sigma-delta sont d'autant plus complexes à réaliser que leur ordre est élevé (stabilisation délicate). Le filtre numérique comprend, selon la structure du modulateur, un ou plusieurs intégrateurs numériques (généralement au moins autant que d'intégrateur analogique dans le modulateur), par exemple des compteurs, et réalise une fonction de filtrage destinée à extraire l'information utile du train de bits produit par le modulateur sigma-delta. Plus particulièrement, le modulateur sigma-delta met en forme le signal utile par 3054757 B15215 - DD17170ST 3 l'intermédiaire de sa fonction de transfert de signal STF, et le bruit de quantification par l'intermédiaire de sa fonction de transfert de bruit NTF. La STF est la fonction de transfert liant le signal analogique d'entrée à numériser au signal de sortie du 5 modulateur, et la NTF est la fonction de transfert liant le bruit de quantification introduit par le convertisseur analogique-numérique 1-bit du modulateur au signal de sortie du modulateur. La NTF permet de repousser le bruit de quantification en dehors de la bande d'intérêt (dans laquelle se trouve le signal). Le 10 filtre numérique est conçu de manière à extraire le signal dans les bandes de fréquence où l'atténuation du bruit de quantification par la NTF est élevée (c'est-à-dire dire là où se trouve le signal). La fonction de transfert de signal STF est généralement égale à 1, et la fonction de transfert de bruit NTF 15 s'exprime par exemple, pour un modulateur d'ordre p, par NTF(z)=(1-z-1)P. Il existe un besoin d'améliorer au moins en partie certains aspects des convertisseurs sigma-delta existants. Résumé 20 Ainsi, un mode de réalisation prévoit un convertisseur sigma-delta adapté à mettre en oeuvre une phase de conversion d'un signal analogique d'entrée en une valeur numérique de sortie, la phase de conversion comportant une pluralité de cycles de fonctionnement, le convertisseur comportant un modulateur sigma- 25 delta comportant au moins un filtre analogique adapté, à chaque cycle de la phase de conversion, à recevoir un signal analogique interne issu du signal analogique d'entrée et à fournir une valeur analogique de sortie, dans lequel : la contribution du signal analogique interne à la valeur de sortie du filtre analogique est 30 plus faible à un cycle donné de la phase de conversion qu'à un cycle précédent de la phase de conversion, les contributions aux différents cycles étant régies par une première loi prédéterminée fonction du rang du cycle dans la phase de conversion ; et la durée d'un cycle donné de la phase de conversion est inférieure à 35 la durée d'un cycle précédent de la phase de conversion, les 3054757 B15215 - DD17170ST 4 durées des différents cycles étant régies par une deuxième loi prédéterminée fonction du rang du cycle dans la phase de conversion. Selon un mode de réalisation, la deuxième loi est 5 décroissante sur toute la durée de la phase de conversion. Selon un mode de réalisation, la deuxième loi est décroissante par paliers. Selon un mode de réalisation, le filtre analogique comprend au moins une capacité d'intégration de valeur réglable. 10 Selon un mode de réalisation, pendant la phase de conversion, la valeur de la capacité d'intégration varie proportionnellement à la durée des cycles. Selon un mode de réalisation, le modulateur comporte plusieurs filtres analogiques. 15 Selon un mode de réalisation, les filtres analogiques forment plusieurs chaines d'un ou plusieurs filtres cascadés, les sorties desdites chaines étant combinées pour générer un signal de sortie du modulateur. Selon un mode de réalisation, le convertisseur comprend 20 un unique convertisseur analogique-numérique 1-bit. Selon un mode de réalisation, le convertisseur comprend en entrée du filtre un dispositif de pondération du signal analogique interne reçu par le filtre analogique appliquant un coefficient de pondération variable 13k, fonction du rang k du 25 cycle et dans lequel, durant la phase de conversion, au moins deux coefficients distincts 13k-1 et 13k sont appliqués, respectivement pour deux cycles successifs de rang k-1 et k, et dans lequel 13k1 > 13k. Selon un mode de réalisation, le coefficient de 30 pondération variable 13k est décroissant avec le rang k du cycle. Selon un mode de réalisation, le filtre analogique est équivalent à un circuit théorique comprenant un sommateur entre la valeur d'un signal analogique reçu au cycle k et un signal interne du filtre correspondant à une multiplication par un 35 coefficient 1+a du signal de sortie du filtre analogique obtenu 3054757 B15215 - DD17170ST 5 au cycle k-1, et dans lequel, durant la phase de conversion, au moins une valeur du coefficient a supérieure strictement à zéro est appliquée pour au moins un cycle. Selon un mode de réalisation, le coefficient a est 5 croissant avec le rang k du cycle. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation 10 avec les figures jointes parmi lesquelles : les figures lA et 1B illustrent, sous forme de blocs, un exemple d'un convertisseur sigma-delta ; la figure 2 est un schéma électrique détaillé d'un exemple de réalisation du modulateur sigma-delta de la figure lA ; 15 la figure 3 est un chronogramme illustrant l'évolution, en fonction du temps, de signaux de commande du modulateur de la figure 2 ; la figure 4 est un diagramme illustrant l'évolution de la linéarité et du bruit, en fonction de l'OSR, dans un 20 convertisseur sigma-delta du type décrit en relation avec les figures 1 à 3 ; les figures SA et 5B illustrent, sous forme de blocs, un autre exemple de réalisation d'un convertisseur sigma-delta ; la figure 6 est un diagramme illustrant l'évolution de 25 la linéarité et du bruit, en fonction de l'OSR, dans un convertisseur sigma-delta du type décrit en relation avec les figures aA et 5B ; la figure 7 est un diagramme illustrant l'évolution de la linéarité et du bruit, en fonction de l'OSR, dans un autre 30 exemple de convertisseur sigma-delta du type décrit en relation avec les figures aA et 5B ; la figure 8 est un diagramme illustrant l'évolution de la linéarité et du bruit, en fonction de l'OSR, dans un autre exemple de convertisseur sigma-delta du type décrit en relation 35 avec les figures aA et 5B ; 3054757 B15215 - DD17170ST 6 la figure 9 illustre, sous forme de blocs, un autre exemple de réalisation d'un convertisseur sigma-delta ; la figure 10 illustre, sous forme de blocs, un autre exemple de réalisation d'un convertisseur sigma-delta ; 5 la figure 11 est un diagramme illustrant le comportement du convertisseur sigma-delta de la figure 10 ; la figure 12 est un schéma électrique d'un exemple de réalisation d'un circuit permettant de faire varier dynamiquement un coefficient de pondération d'un modulateur sigma-delta ; 10 la figure 13 illustre, sous forme de blocs, un autre exemple de réalisation d'un convertisseur sigma-delta d'ordre 1 ; la figure 14 illustre un exemple de réalisation d'un filtre analogique pouvant être mis en oeuvre dans l'exemple de réalisation de la figure 13 ; 15 les figures 15a et 15b illustrent sous forme d'un chronogramme l'évolution, en fonction du temps, de coefficients appliqués modulateur du convertisseur de la de la figure 13 ; la figure 16 illustre sous forme de blocs, une généralisation de l'exemple de la figure 13 à des convertisseurs 20 d'ordre supérieur à 1 ; la figure 17 illustre schématiquement le fonctionnement d'un convertisseur sigma-delta selon un exemple d'un mode de réalisation ; la figure 18 illustre sous forme de blocs un exemple de 25 réalisation d'un convertisseur sigma-delta d'ordre 1 ; la figure 19 illustre un exemple de réalisation d'un filtre analogique pouvant être mis en oeuvre dans un convertisseur sigma-delta selon un mode de réalisation ; la figure 20 illustre sous forme de blocs une 30 généralisation de l'exemple de la figure 19 à des convertisseurs d'ordre supérieur à 1 ; et la figure 21 est un schéma électrique détaillé d'un exemple de réalisation du modulateur sigma-delta du convertisseur de la figure 20. 3054757 B15215 - DD17170ST 7 Description détaillée De mêmes éléments ont été désignés par de mêmes références aux différentes figures. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation 5 décrits ont été représentés et sont détaillés. En particulier, les détails de réalisation des filtres numériques des convertisseurs sigma-delta décrits n'ont pas été représentés, la réalisation de ces filtres étant à la portée de l'homme du métier à la lecture de la présente description. 10 Les figures lA et lB illustrent, sous forme de blocs, un exemple d'un convertisseur sigma-delta d'ordre 4. Plus particulièrement, la figure lA représente le modulateur sigma-delta du convertisseur, et la figure lB représente le filtre numérique du convertisseur. 15 Le modulateur sigma-delta de la figure lA comprend une borne d'entrée Al destinée à recevoir un signal analogique d'entrée Vin à numériser, et une borne de sortie A2 destinée à fournir une suite d'échantillons binaire BS représentative du signal Vin. Par souci de simplification, on considère ici que le 20 signal analogique d'entrée à numériser est constant pendant toute la durée nécessaire à la production d'une valeur de sortie numérique sur N-bits, soit OsR*T -0SR, TosR étant la période de sur-échantillonnage du convertisseur. Les modes de réalisation décrits ci-après ne se limitent toutefois pas à ce cas particulier et 25 peuvent être adaptés à la conversion de signaux analogiques variables. Le modulateur de la figure lA comprend un circuit analogique d'intégration 101 comprenant une première entrée connectée à la borne Al d'application du signal Vin, et une sortie 30 A3 reliée à l'entrée d'un circuit de conversion analogique-numérique 1-bit 103, par exemple un comparateur 1-bit. La sortie du convertisseur 103 est connectée à la sortie A2 du modulateur, et est en outre reliée par une boucle de rétroaction à une deuxième entrée A4 du circuit d'intégration 101. Dans l'exemple représenté, 35 on considère que le signal d'entrée Vin et le signal de sortie BS 3054757 B15215 - DD17170ST 8 du modulateur sont normalisés, c'est-à-dire que la valeur 0 du signal binaire BS correspond à un niveau de tension égal à la plus petite valeur que peut prendre le signal analogique Vin, et que la valeur 1 du signal BS correspond à un niveau de tension égal à 5 la plus grande valeur que peut prendre le signal Vin. Ainsi, dans l'exemple représenté, la boucle de rétroaction est une simple piste conductrice reliant la borne A2 à la borne A4, et le signal de rétroaction est directement le signal BS. Dans le cas où le signal binaire de sortie BS n'est pas à la même échelle que le 10 signal d'entrée Vin, la boucle de rétroaction peut comporter un convertisseur numérique-analogique 1-bit entre les bornes A2 et A4, le signal de rétroaction étant alors le signal de sortie du convertisseur numérique-analogique 1-bit. A chaque cycle k de durée TOSR d'une phase de conversion 15 du signal d'entrée Vin en une valeur numérique, avec k entier allant de 1 à OSR, le circuit d'intégration 101 prélève un échantillon analogique Vin(k) du signal d'entrée, et le modulateur fournit, en sortie du convertisseur analogique-numérique 1-bit 103, un échantillon binaire BS(k) du signal de sortie. 20 Dans l'exemple de la figure 1A, le circuit d'intégration 101 comporte quatre intégrateurs analogiques cascadés Ial, Ia2, Ia3 et Ia4, et un circuit de sommation E. Chaque intégrateur comporte une entrée et une sortie, et a par exemple une fonction de transfert en z/(z-1), c'est-à-dire que, à chaque cycle, le 25 signal intégré, ou signal de sortie de l'intégrateur, est augmenté de la valeur du signal appliqué en entrée de l'intégrateur. Dans l'exemple représenté, l'intégrateur Ial reçoit sur son entrée un signal égal à la différence entre le signal d'entrée Vin(k) pondéré par un coefficient b1, et le signal de rétroaction 30 BS(k-1) pondéré par un coefficient al. L'intégrateur Ia2 reçoit sur son entrée un signal égal au signal de sortie de l'intégrateur Ial pondéré par un coefficient cl. L'intégrateur Ia3 reçoit sur son entrée un signal égal au signal de sortie de l'intégrateur Ia2 pondéré par un coefficient c2. L'intégrateur Ia4 reçoit sur 35 son entrée un signal égal au signal de sortie de l'intégrateur 3054757 B15215 - DD17170ST 9 Ia3 pondéré par un coefficient c3. Le circuit de sommation additionne le signal d'entrée Vin(k) pondéré par un coefficient b5, et les signaux de sortie des intégrateurs Ial, Ia2, Ia3 et Ia4, pondérés respectivement par des coefficients c7, c6, c5 et 5 c4. La sortie du circuit de sommation E est connectée à la borne A3 de sortie du circuit 101. De nombreuses variantes d'architectures de modulateurs sigma-delta peuvent être envisagées. De façon générale, les modes de réalisation décrits s'appliquent à des modulateurs sigma-delta 10 d'ordre p supérieur ou égal à 1, dans lesquels chacun des p intégrateurs analogiques Iai, avec j entier allant de 1 à p, reçoit sur son entrée un signal égal à la différence entre le signal d'entrée Vin(k) pondéré par un coefficient bi et le signal de rétroaction BS(k-1) pondéré par un coefficient ai, à laquelle 15 s'additionne, si le rang j de l'intégrateur Iai est supérieur à 1, le signal de sortie du modulateur Iai_i de rang précédant pondéré par un coefficient ci_i. Le circuit de sommation E additionne le signal d'entrée Vin(k) pondéré par un coefficient bp+1, le signal de sortie de l'intégrateur Iap de rang p pondéré 20 par un coefficient cp, et, si p est supérieur à 1, le ou les signaux de sortie des intégrateurs de rang p-1, avec 1 entier allant de 1 à p-1, pondérés respectivement par des coefficients cp+l. Certains des coefficients susmentionnés peuvent être nuls. Par exemple, dans le modulateur d'ordre 4 de la figure 1, les 25 coefficients b2, b3, b4, a2, a3 et a4 sont nuls. On notera que les modes de réalisation décrits peuvent aussi s'appliquer à des modulateurs comportant en outre une ou plusieurs contre-réactions analogiques de la sortie d'un intégrateur analogique vers l'entrée d'un intégrateur analogique amont, au travers d'un coefficient de 30 pondération spécifique, et/ou dans lesquels la sortie d'un intégrateur de rang i est additionnée, au travers d'un coefficient de pondération spécifique, à l'entrée d'un intégrateur aval de rang supérieur ou égal à i+2. En outre, des délais peuvent être introduits entre les différents étages du circuit 101, et/ou entre 35 le circuit 101 et le convertisseur 103. 3054757 B15215 - DD17170ST 10 Le filtre numérique d'un convertisseur sigma-delta comprend généralement un intégrateur numérique, ou plusieurs intégrateurs numériques en cascade. De préférence, un modulateur sigma-delta d'ordre p est associé à un filtre numérique comportant 5 un nombre supérieur ou égal à p d'intégrateurs numériques. Dans l'exemple de la figure lB, le filtre numérique comprend quatre intégrateurs numériques cascadés Int, In2, In3 et In4. Chaque intégrateur numérique, par exemple un compteur, comporte une entrée et une sortie, et, à chaque cycle, le signal intégré, ou 10 signal de sortie de l'intégrateur, est augmenté de la valeur du signal appliqué en entrée de l'intégrateur. Le premier intégrateur Int reçoit sur son entrée le signal binaire BS de sortie du modulateur sigma-delta de la figure LA, le deuxième intégrateur In2 reçoit sur son entrée un signal numérique de sortie de 15 l'intégrateur Int, le troisième intégrateur In3 reçoit sur son entrée un signal numérique de sortie de l'intégrateur In2, et le quatrième intégrateur In4 reçoit sur son entrée un signal numérique de sortie de l'intégrateur In3. Le filtre de la figure lB réalise une fonction de type passe-bas destinée à extraire 20 l'information utile du train de bits produit par le modulateur sigma-delta. Plus généralement, le filtre numérique extrait le signal aux fréquences où l'atténuation de la NTF est la plus importante. Ainsi, selon la structure du modulateur, le filtre numérique peut réaliser une fonction passe-bas, une fonction 25 passe-bande, ou une fonction passe-haut. L'intégration numérique est réalisée à la fréquence de sur-échantillonnage du modulateur sigma-delta. Dans l'exemple représenté, les quatre intégrateurs numériques Ini sont commandés simultanément par un même signal de commande (Dcomp d, de fréquence 30 1/TOSR La sortie du dernier intégrateur numérique In4 est reliée à un bloc de normalisation 105 qui a pour fonction de convertir le signal fourni par l'intégrateur In4 en un code numérique sur N-bits, N étant un entier supérieur à 1 correspondant à la résolution du convertisseur sigma-delta. A titre d'exemple, le 35 bloc 105 divise le signal qu'il reçoit par une valeur de référence, 3054757 B15215 - DD17170ST 11 par exemple égale à la valeur que prendrait ce signal pour la valeur maximale autorisée du signal Vin, et fournit sur une borne de sortie A5 du convertisseur une valeur de sortie Sd représentative du résultat de la division quantifiée sur N-bits. 5 Diverses variantes d'architectures de filtres numériques peuvent être envisagées. En particulier, la topologie du filtre numérique peut être modifiée pour se rapprocher de celle du modulateur sigma-delta. Par exemple, au lieu de recevoir sur son entrée uniquement le signal de sortie du dernier intégrateur 10 numérique In4 comme dans l'exemple de la figure 1B, le circuit de normalisation 105 peut recevoir un signal égal à la somme des signaux de sortie des quatre intégrateurs Int, In2, In3 et In4. En outre, pour se rapprocher encore davantage de la topologie du modulateur sigma-delta, les signaux numériques internes du filtre 15 numérique peuvent être pondérés par des coefficients identiques à ceux du modulateur. La figure 2 est un schéma électrique détaillé illustrant un exemple (non limitatif) de réalisation du modulateur sigma-delta de la figure LA. 20 Dans l'exemple de la figure 2, chaque intégrateur Iaj comprend un amplificateur opérationnel AO dont l'entrée est reliée à la sortie par une capacité d'intégration Cij. L'entrée et la sortie de l'amplificateur opérationnel forment respectivement l'entrée et la sortie de l'intégrateur. Chaque intégrateur Iaj 25 comprend en outre, en parallèle de sa capacité d'intégration Cij, un interrupteur de réinitialisation commandé par un signal er. Dans la suite de la description, par souci de simplification, les interrupteurs du modulateur sont désignés par les mêmes références que leurs signaux de commande respectifs. 30 Les sorties des intégrateurs Ial, Ia2, Ia3 et Ia4 sont reliées respectivement à une première électrode d'une capacité Col, à une première électrode d'une capacité Co2, à une première électrode d'une capacité Co3 et à une première électrode d'une capacité Co4, par des premier, deuxième, troisième et quatrième 35 interrupteurs = 100, f(k) = e-(k-100)/20. Dans l'exemple de la figure 8, la loi de pondération dynamique appliquée au convertisseur sigma-delta est définie comme suit : 30 pour k = 75, f(k) = e-(75-40)/20. Sur les figures 6, 7 et 8, les courbes 601, respectivement 701, respectivement 801 représentent l'évolution 35 de la linéarité L (en ordonnée à gauche) en fonction de l'OSR (en 3054757 B15215 - DD17170ST 24 abscisse), et les courbes 603, respectivement 703, respectivement 803, représentent l'évolution du bruit B exprimé en LSB (en ordonnée à droite) en fonction de l'OSR. Dans cet exemple, on a considéré un convertisseur sigma-delta effectuant une 5 quantification sur N = 16 bits. Les courbes de linéarité 401 et de bruit 403 de la figure 4, qui correspondent au même convertisseur sigma-delta mais dans lequel aucune pondération dynamique des signaux n'est effectuée, ont aussi été tracées sur les figures 6, 7 et 8 à des fins de comparaison. 10 Sur la figure 6, on observe que pour un OSR égal à 70, le bruit est sensiblement inchangé par rapport à l'exemple de la figure 4, mais que la linéarité est nettement améliorée, puisqu'elle passe d'une valeur environ égale à 13,5 à une valeur environ égale à 15,5. Pour des OSR plus élevés, on constate que 15 la linéarité continue à s'améliorer par rapport à l'exemple de la figure 4, mais que le bruit augmente significativement. Cette augmentation du bruit pour les OSR élevés peut notamment s'expliquer par l'atténuation importante des échantillons d'indice k élevés par la loi f(k). 20 Sur la figure la figure 7, on observe que pour un OSR égal à 140, la linéarité est augmentée d'environ 0,8 par rapport à l'exemple de la figure 4, et que le bruit reste sensiblement au même niveau que dans l'exemple de la figure 4, soit environ 0,70 LSB. 25 Sur la figure la figure 8, on observe que pour un OSR égal à 100, la linéarité est augmentée d'environ 2 par rapport à l'exemple de la figure 4, et que le bruit reste sensiblement au même niveau que dans l'exemple de la figure 4. De façon générale, on observe que les lois du type 30 utilisé dans l'exemple de la figure 7, c'est-à-dire comportant une phase constante unitaire au début de la phase de conversion analogique-numérique du signal d'entrée, suivie d'une phase décroissante, par exemple exponentielle, à la fin de la phase de conversion, ou les lois du type utilisé dans l'exemple de la 35 figure 8, c'est-à-dire comportant une phase constante unitaire au 3054757 B15215 - DD17170ST 25 début de la phase de conversion analogique-numérique, suivie d'une phase décroissante, par exemple exponentielle, à un stade intermédiaire de la phase de conversion, puis d'une phase constante de niveau bas à la fin de la phase de conversion, 5 permettent d'obtenir un bon compromis en termes de bruit et de linéarité. Bien entendu, les plages de valeurs d'OSR d'intérêt, c'est-à-dire dans lesquelles un gain de linéarité est observé sans que le bruit ne soit dégradé de façon significative, dépendent de 10 nombreux paramètres et notamment de l'ordre du modulateur. On notera en outre que le gain en linéarité peut différer selon l'endroit du modulateur où est appliquée la pondération par la loi f(k). En particulier, plus la pondération est appliquée en amont dans le modulateur, plus le gain en linéarité est élevé, 15 mais plus l'augmentation du bruit de sortie sera significative si on considère un modulateur dont chaque bloc est soumis à un bruit temporel. Pour aider au choix d'une loi de pondération f(k) adaptée à l'application visée, il peut être tenu compte des 20 considérations suivantes. Saturation : Les valeurs initiales (non pondérées) des coefficients du modulateur peuvent être déterminées par des méthodes usuelles de détermination des coefficients d'un modulateur sigma-delta. 25 Généralement, pour maximiser le rapport signal sur bruit, les valeurs des coefficients sont choisies de façon à maximiser les signaux internes au modulateur, en veillant toutefois à ne pas dépasser le seuil de saturation du modulateur. L'utilisation d'une loi f présentant des valeurs de pondération f(k) supérieures à 1 30 risque alors de conduire à la saturation du modulateur. On préférera dans ce cas une loi f dont toutes les valeurs sont inférieures ou égales à 1. Si en revanche les coefficients du modulateur sont choisis de façon que les signaux internes du modulateur restent toujours éloignés du seuil de saturation, la 3054757 B15215 - DD17170ST 26 loi f peut présenter des valeurs supérieures à 1, ce qui permet notamment d'augmenter le rapport signal sur bruit. Variation de la loi f : De façon générale, la loi f peut présenter des phases 5 de variation constante et/ou des phases de variation croissantes pour satisfaire aux diverses contraintes du convertisseur sigma-delta, notamment en termes de bruit et/ou de continuité ou de périodicité (loi cyclique) de la loi f si les intégrateurs analogiques et numériques ne sont pas réinitialisés entre deux 10 phases successives d'acquisition d'une valeur numérique du signal (par exemple dans le cas d'un convertisseur sigma-delta utilisé pour numériser des signaux variables). Pour obtenir le gain de linéarité recherché, la loi f comporte toutefois au moins une phase de variation décroissante pendant une phase d'acquisition 15 d'une valeur numérique du signal d'entrée. Par ailleurs, on notera que par loi prédéterminée on entend que la loi est définie à la conception du modulateur ou lors d'une phase de configuration de ce dernier. Toutefois, la loi peut éventuellement être ajustée dynamiquement selon des 20 règles prédéfinie, pendant une phase d'acquisition d'une valeur numérique du signal d'entrée, par exemple afin d'adapter la loi aux caractéristiques du signal en cours de conversion. A titre de variante, plusieurs lois prédéterminées distinctes peuvent être utilisées pour pondérer les coefficients 25 du modulateur sigma-delta. A titre d'exemple, le coefficient cl peut être multiplié par une première loi variable fl(k), et le coefficient c2 par une deuxième loi variable f2(k) distincte de la loi fl. Dans ce cas, pour respecter les règles susmentionnées de mise à l'échelle des différents signaux du modulateur, le 30 coefficient c6 est multiplié par la loi f2, le coefficient c7 est multiplié par la loi fl et par la loi f2, et le coefficient b5 est multiplié par la loi fl et par la loi f2. Au niveau du filtre numérique, le signal d'entrée de l'intégrateur numérique de rang 2 In2 peut être multiplié par la loi fl, et le signal d'entrée de 3054757 B15215 - DD17170ST 27 l'intégrateur numérique de rang 3 In3 est multiplié par la loi f2. Dans un autre exemple, le coefficient c2 peut être multiplié par une première loi variable fl(k). Dans ce cas, pour 5 respecter la mise à l'échelle des différents signaux du modulateur, les coefficients c6 et c7 sont multipliés par la loi fl(k). Une seconde loi f2(k) est appliquée au coefficient al de rétroaction. Le coefficient b5 est pondéré par fl(k)*f2(k). Enfin, une troisième loi f3(k) est appliquée au coefficient bl du signal 10 d'entrée Vin. Au niveau du filtre numérique, le signal d'entrée de l'intégrateur numérique de rang 1 Int peut être multiplié par la loi f2(k+1) de pondération de la contre-réaction et le signal d'entrée de l'intégrateur numérique de rang 3 In3 peut être multiplié par la loi fl(k+1). On notera que les règles de mise à 15 l'échelle dans cet exemple ne sont pas appliquées en tout point, notamment entre les coefficients bl et al, modulés respectivement par deux lois distinctes f2 et f3. De même, l'application de la loi f3 n'est ici pas appliquée au filtre numérique. La loi de pondération du signal d'entrée du filtre diffère dans cet exemple 20 de celle du modulateur. Certaines pondérations peuvent donc être appliquées uniquement sur l'un des coefficients du modulateur, en amont d'un intégrateur, sans remise à l'échelle en aval et sans être appliquées au filtre. Dans l'exemple précité, la loi f3 peut être différente de zéro sur les j premiers cycles, puis mise à 0 25 à partir d'un cycle k (avec 1 0, on a BS (m+1) = 1. On a alors 0 1 dans un intégrateur) pour au moins un rang k donné afin que la contribution d'un signal en entrée de l'intégrateur présente une phase de décroissance au cours d'une 5 conversion de OSR cycles. Un avantage d'une décroissance exponentielle à l'entrée de l'intégrateur (figure 10) est lié à la consommation. En effet, dans une réalisation à capacités commutées, la consommation liée à la charge de capacités de valeur décroissante permet de réduire 10 la consommation dynamique. Néanmoins, cette atténuation du gain peut entrainer une hausse du bruit temporel. Cependant, dans certaines applications d'imagerie par exemple, la linéarité de la valeur numérique produite en sortie du convertisseur est plus importante que le bruit temporel sur cette valeur numérique. En 15 effet, sur une série d'image, l'oeil aura tendance à lisser ou à moyenner le bruit temporel et sera de ce fait plus sensible aux erreurs de linéarités (si on considère ici une population de valeurs numériques de sortie relatives à plusieurs conversions d'une même valeur statique analogique d'entrée, le bruit est 20 relatif à l'écart type de la population et l'erreur de linéarité à la différence entre la valeur numérique théorique attendue et la moyenne de la population). Ainsi, comme il l'a été démontré plus haut, l'invention proposée et notamment sa variante expliquée à partir de la figure 10, réduit malgré tout l'erreur de linéarité. 25 Avec la variante proposée à partir de la figure 13 dans laquelle on multiplie par 1/q le gain de l'intégrateur, on gagne en linéarité tout en affectant de manière réduite le bruit car l'amplitude (ou plus précisément l'enveloppe) des signaux n'est pas atténuée en entrée et en sortie des intégrateurs. 30 La variante expliquée à l'aide de la figure 10 et la variante expliquée à l'aide de la figure 13 peuvent être combinées afin d'éviter le risque de saturation au niveau de l'intégrateur. Cette combinaison consiste par exemple à appliquer une loi de 35 pondération sur le signal d'entrée de l'intégrateur Ial par 3054757 B15215 - DD17170ST 41 exemple de type f(k) = qk avec k variant de 1 à OSR, selon la variante de la figure 10, et au moins une fois et avantageusement périodiquement tous les N cycles à l'intérieur des OSR cycles, à réinitialiser la loi de pondération et tout en appliquant à 5 l'intégrateur un gain correspondant selon la variante la figure 13. La loi de pondération suit alors la loi q à la puissance (kn*partie entière de (k/n)) et tous les N cycles on applique un gain (1/q)N à l'intégrateur. La figure 15a représente sous forme de chronogramme dont 10 l'axe des temps est exprimé en nombre de cycles l'évolution de la pondération en entrée de l'intégrateur selon la variante de la figure 10. Dans cet exemple la loi f est de la forme f(k) = qk avec q = 0,8. Le nombre de cycles total OSR pour produire une valeur numérique de sortie est de 100 et le nombre N de cycles au 15 bout du quel on réinitialise la pondération en entrée de l'intégrateur est de 10. Au premier cycle de la phase de conversion, la pondération est de 0.8 et suit la relation 0,8k jusqu'au dixième cycle puis est réinitialisée à 1 au onzième cycle. Cette décroissance suivie d'une réinitialisation est 20 répétée tous les 10 cycles jusqu'à OSR = 100. La figure 15b représente sous forme de chronogramme avec le même axe des temps, la pondération appliquée au gain de l'intégrateur selon la variante de la figure 13. Tous les N cycles, 10 dans l'exemple représenté, le gain a de l'intégrateur 25 (initialement égal à 1) est multiplié par (1/q)N c'est-à-dire (1/0,8)10 9,31, puis est réinitialisé à sa valeur initiale au cycle suivant. Ainsi, on conserve la propriété d'une contribution de la valeur d'entrée de l'intégrateur qui suit la loi f(k). Dans 30 cette combinaison, le risque de saturation est réduit et la robustesse au bruit est accrue du fait de la moindre atténuation intervenant sur le signal d'entrée de l'intégrateur. Une autre combinaison des deux variantes des figures 10 et 13 consiste à réaliser simultanément, au moins pour un même 3054757 B15215 - DD17170ST 42 rang k, à la fois une pondération en entrée d'intégrateur et un gain dans l'intégrateur. On a vu plus haut à l'aide de la figure 5a que la variante de la figure 10 peut être généralisée à des 5 convertisseurs d'ordre supérieurs à 1 comprenant plusieurs filtres analogiques cascadés. Il en est de même pour la variante présentée à l'aide de la figure 13 qui peut être généralisée à des convertisseurs d'ordre supérieurs à 1. Cette généralisation est présentée sur la figure 16 où chaque intégrateur Ial à Ia4 de la 10 figure la est remplacé par un sommateur 109, un opérateur 111 et un multiplicateur 113. Il est bien entendu possible de ne remplacer qu'au moins un des intégrateurs Ial à Ia4 de la figure la par un sommateur 109, un opérateur 111 et un multiplicateur 113. 15 Dans le cas où plusieurs multiplicateurs 113 sont présents, le facteur a de chacun peut être différent afin d'ajuster les plages de variation de sortie des filtres analogiques intégrateurs. Le filtre numérique est alors avantageusement adapté en fonction des différents facteurs a. 20 Plus haut, il a été précisé que diverses variantes d'architectures de filtres numériques peuvent être envisagées. En particulier, la topologie du filtre numérique peut être modifiée pour se rapprocher de celle du modulateur sigma-delta. Dans le cas d'un modulateur à filtres analogiques cascadés, il est 25 avantageux de réaliser le filtre numérique au moyen de filtres élémentaires de mêmes types et cascadés de la même façon. Par filtre du même type, on entend par exemple des filtres passe haut, passe bas, passe bande, intégrateur_ qui seront analogiques dans le modulateur et numériques dans le filtre numérique. 30 Dans le cas particulier d'intégrateurs numériques cascadés, différents filtres élémentaires peuvent être mis en oeuvre de façon équivalente. Il est par exemple possible de prévoir deux variantes de filtre élémentaire. Dans la première variante, un intégrateur à gain unitaire est précédé d'un multiplicateur, à 35 l'image du modulateur de la figure 10. Dans la seconde variante, 3054757 B15215 - DD17170ST 43 le filtre élémentaire comprend un intégrateur à gain non unitaire à l'image du modulateur de la figure 13. Des cascades d'intégrateurs selon les deux variantes sont néanmoins complètement équivalentes et peuvent toute deux être mise en oeuvre 5 en sortie d'un modulateur selon la figure 10 ou en sortie d'un modulateur selon la figure 13. Pour prouver cette équivalence, le tableau suivant présente une cascade de deux intégrateurs à gain unitaire précédée d'un multiplicateur de coefficient qk. Dans ce tableau on considère 10 que l'entrée du filtre est unitaire : Rang k Entrée de Sortie de Sortie de l' intégrateur 1 l' intégrateur 1 l' intégrateur 2 1 q 0 0 2 cf q 0 3 q3 cf -Fq q 4 q4 q3-Fq2-Fq g2+2g 5 q5 q4-Fq3-Fq2-Fq q3+2q2+3q La valeur de sortie du second intégrateur est égale à : riW((k -- 2) 1)q 15 Le rapport entre la sortie du second intégrateur et l'entrée du premier intégrateur pour deux rangs k d'écart est égal à : eli_2((k - 2) - i + 1)qi qk-2 Le tableau suivant présente une cascade de deux 20 intégrateurs à gain 1/q : Rang k Entrée de Sortie de Sortie de l' intégrateur 1 l' intégrateur 1 l' intégrateur 2 1 1 0 0 2 1 1 0 3 1 1+g-1 1 4 1 1+ g-l+g-2 1+2g-1 3054757 B15215 - DD17170ST 44 5 1 1+ q-1+q-2+q-3 1+2q-1+3q-2 La sortie de l'intégrateur 2 et le rapport entre la sortie du second intégrateur et l'entrée du premier intégrateur pour deux rangs k d'écart sont égaux à ricli2((k - 2) + 1)ql 5 qIC-2 Les deux rapports sont bien identiques ce qui montre l'équivalence des deux variantes de filtre numérique. Cette équivalence a été montrée pour une cascade de deux filtres. Il est bien entendu que l'équivalence entre les deux variantes est 10 obtenue quelque soit le nombre de filtres élémentaires cascadés. La figure 17 illustre schématiquement le fonctionnement d'un convertisseur sigma-delta selon un exemple d'un mode de réalisation. Dans les exemples de réalisation de convertisseurs 15 sigma-delta décrits précédemment, en particulier en relation avec les figures 10 et 13, la contribution à au moins un filtre analogique d'un signal analogique interne issu du signal analogique d'entrée Vin(k) est plus faible à un cycle k donné d'une phase de conversion qu'à un cycle précédent k-1 de la phase 20 de conversion. Toutefois, dans tous les exemples décrits précédemment, les OSR cycles de fonctionnement de la phase de conversion ont sensiblement la même durée T c=TOSR , par exemple égale à TcoNv/OSR, où TcoNv désigne la durée totale de la phase de conversion. Ce fonctionnement est illustré par le chronogramme 25 représenté en partie haute de la figure 17, illustrant la répartition temporelle des OSR cycles de fonctionnement successifs d'une phase de conversion analogique numérique de durée TCONV- Selon un aspect d'un mode de réalisation, on prévoit, dans un convertisseur sigma-delta du type décrit précédemment, 30 dans lequel la contribution à au moins un filtre analogique d'un signal analogique interne issu du signal analogique d'entrée Vin(k) est plus faible à un cycle k donné d'une phase de conversion qu'à un cycle précédent k-1 de la phase de conversion, de faire 3054757 B15215 - DD17170ST varier la durée des cycles de fonctionnement selon une loi Tc prédéterminée fonction du rang k du cycle dans la phase de conversion, de façon que la durée Tc(k) d'au moins un cycle k donné de la phase de conversion soit inférieure à la durée Tc(k- 5 1) d'un cycle précédent k-1 de la phase de conversion. Ce mode de fonctionnement est illustré par le chronogramme représenté en partie basse de la figure 17, illustrant la répartition temporelle des OSR cycles de fonctionnement successifs d'une phase de conversion analogique numérique de durée TcoNv. 10 Un intérêt de ce mode de fonctionnement va maintenant être expliqué en relation avec la figure 18. La figure 18 illustre, sous forme de blocs, un exemple de réalisation d'un convertisseur sigma-delta d'ordre 1. Sur la figure 18, le modulateur sigma-delta M et le filtre numérique F 15 du convertisseur ont été représentés. Pour le modulateur M, on retrouve, comme sur la figure 13, un soustracteur 108, un filtre analogique 106, un circuit de conversion analogique numérique 1-bit 103, et une boucle de rétroaction comportant un convertisseur numérique analogique 1- 20 bit 107. L'entrée positive du soustracteur 108 est reliée à une borne Al d'application d'un signal d'entrée du convertisseur, la sortie du soustracteur 108 est reliée à l'entrée du filtre analogique 106, la sortie A3 du filtre analogique 106 est reliée à l'entrée du convertisseur analogique numérique 1-bit 103, et la 25 sortie A2 du convertisseur analogique numérique 1-bit 103 est reliée à l'entrée négative A4 du soustracteur 108 par l'intermédiaire du convertisseur numérique analogique 1-bit 107. Dans l'exemple de la figure 18, le convertisseur analogique numérique 1 bit est représenté sous la forme d'un sommateur 30 ajoutant au signal de sortie du filtre analogique 106 un bruit de quantification El introduit par le convertisseur 103. Le filtre analogique 106 comprend un sommateur 109, un opérateur de retard 111 à gain unitaire noté Z-1, et un multiplicateur 113 permettant de multiplier le signal de l'opérateur 111 par un facteur 1+a, où 35 a est un coefficient positif. Une première entrée du sommateur 3054757 B15215 - DD17170ST 46 109 est reliée à l'entrée du filtre 106, c'est-à-dire à la sortie du soustracteur 108. La sortie du sommateur 109 est reliée à l'entrée de l'opérateur 111, la sortie de l'opérateur 111 étant reliée à la sortie du filtre analogique 106. Le multiplicateur 5 113 relie la sortie du filtre analogique 106 à une deuxième entrée du sommateur 109. Dans l'exemple de la figure 18, un bruit temporel Ni associé à l'intégrateur analogique 106 a en outre été représenté. Plus particulièrement, dans cet exemple, le bruit N1 est ajouté au signal de sortie de l'opérateur 111 par 10 l'intermédiaire d'un sommateur 301 placé entre la sortie de l'opérateur 111 et la sortie du filtre analogique 106. A chaque cycle k de fonctionnement du convertisseur sigma-delta, le sommateur 109 additionne le signal reçu au cycle k à l'entrée du filtre analogique 106 et un signal interne au filtre 106 15 correspondant à la somme du signal issu de l'opérateur 111 et du signal N1, multipliée par le facteur 1+a. Le filtre numérique F comprend un sommateur 303, un opérateur à retard 305 à gain unitaire, noté Z-1, et un multiplicateur 307 permettant de multiplier le signal de 20 l'opérateur 305 par le facteur 1+a. Une première entrée du sommateur 303, correspondant à l'entrée du filtre F, est reliée à la borne de sortie A2 du modulateur M. La sortie du sommateur 303 est reliée à l'entrée de l'opérateur 305, la sortie de l'opérateur 305 étant reliée à la sortie du filtre numérique F. Le 25 multiplicateur 307 relie la sortie de l'opérateur 305 à une deuxième entrée du sommateur 303. A chaque cycle k de fonctionnement du convertisseur sigma-delta, le sommateur 303 additionne le signal reçu au cycle k à l'entrée du filtre numérique F et un signal interne au filtre F correspondant au signal issu 30 de l'opérateur 305 multiplié par le facteur 1+a. On désigne ici par U le signal d'entrée du modulateur M appliqué sur la borne Al, par V le signal de sortie du modulateur M fourni sur la borne A2, et par W le signal de sortie du filtre numérique F fourni en sortie de l'opérateur 305. 3054757 B15215 - DD17170ST 47 A partir du schéma de la figure 18, on peut écrire la relation suivante : V = z-1U + (1- (1+ a)z-1)E1+ N1= STF.0 + NTF.E1+ N1 Où STF et NTF désignent respectivement la fonction de 5 transfert de signal et la fonction de transfert de bruit du modulateur sigma-delta. On voit que dans ce cas, le bruit de quantification El est mis en forme par la NTF, qui constitue un filtre passe-haut. En revanche, le signal d'entrée U ainsi que le bruit temporel N1 associé à l'intégrateur analogique sont 10 transférés en sortie du modulateur sans atténuation. A la sortie du filtre numérique F, on obtient la relation suivante : Z-2 = vv 1 - (1 + a)z-1 Ni Z-1E1 + Z-1 (1 + c)z_i L'équivalent de cette dernière relation dans le domaine 15 temporel discrétisé est donné par la relation suivante : n-2 n-2 W (n) = (1 + a)k-1Un-k-1 (1 + a)k-1N1n_k Eln_i k=1 k=1 Après normalisation, on peut exprimer la contribution rms (de l'anglais "root mean square" - moyenne quadratique) S du bruit N1 dans le signal W(k) par la relation : /In1-2(1 a)2(k-1) k N 1722 _k 20 S = Elilc112 Dans le cas d'un bruit N1 de puissance constante G2 d'un cycle à l'autre, la contribution S devient : /In-2(1 a)2(k-1) G2 k=1 S = Enc:21 Lorsque a = 0, on retrouve la relation classique 25 traduisant l'étalement du bruit sur une bande OSR fois plus large (1 + a)k-1 (1 + a)k-1 3054757 B15215 - DD17170ST 48 que la bande d'origine (lié au sur-échantillonnage d'un facteur OSR = n-2) : S= Les équations ci-dessus mettent en avant l'intérêt du 5 facteur a strictement supérieur à 0, qui va permettre une atténuation de la contribution du bruit de quantification El dans le code normalisé de sortie. En revanche, la contrepartie est l'amplification du bruit N1, ou, plus généralement, de toute source de bruit non mise en forme par la NTF à la manière du bruit 10 de quantification El. L'expression ci-dessus de la valeur S en fonction de N1 montre en outre que, lorsque le coefficient a est non nul, la contribution des échantillons Nlk du bruit N1 n'est pas constante mais décroit en fonction du rang k du cycle dans la phase de 15 conversion. En d'autres termes, le bruit N1 associé au premier cycle contribue d'avantage que le bruit N1 associé au cycle suivant, et ainsi de suite. Le mode de fonctionnement exposé en relation avec la figure 17, consistant à faire varier les durées des cycles de 20 fonctionnement de la phase de conversion en fonction du rang k des cycles, en attribuant des durées plus longues sur les cycles initiaux puis en réduisant la durée des cycles suivants permet, sans augmenter la durée totale de conversion TcoNv, de diminuer la contribution du bruit N1 non mis en forme par la NTF dans la 25 valeur numérique de sortie du convertisseur. En effet, augmenter la durée des temps de cycles initiaux permets de réduire la bande passante du filtre analogique pour le bruit temporel N1 lors de ces cycles, et donc de réduire la puissance du bruit N1 dans les cycles initiaux. A contrario, réduire la durée des temps de cycles 30 suivants conduit à augmenter la bande passante du filtre analogique avec pour effet d'augmenter la puissance du bruit N1 lors de ces cycles. Toutefois, comme expliqué ci-dessus, lorsque le coefficient a est non nul, la contribution d'un échantillon Nlk du bruit N1 dans le signal final est d'autant plus faible que 3054757 B15215 - DD17170ST 49 le rang k du cycle de la phase de conversion est élevé. Ainsi, prévoir des durées de cycles décroissantes permet de réduire la contribution totale du bruit N1 dans la valeur de sortie finale du convertisseur. 5 Au moins une diminution de la durée de cycle entre deux cycles de rangs successifs de la phase de conversion apporte déjà un avantage. De préférence, la loi Tc(k) régissant la durée des cycles de fonctionnement du convertisseur en fonction du rang k des cycles est une loi décroissante sur toute la durée de la phase 10 de conversion TcoNv, c'est-à-dire qu'elle ne comporte pas de phase d'augmentation de la durée de cycle entre deux cycles successifs de la phase de conversion. La loi Tc(k) est par exemple une loi décroissante continue sur toute la durée de la phase de conversion TCONV' comme illustré en figure 17. A titre de variante, la loi 15 Tc(k) est une loi décroissante par paliers, par exemple par paliers de plusieurs cycles consécutifs, ce qui présente l'avantage de simplifier la mise en oeuvre de la variation de durée des cycles dans le convertisseur. A titre d'exemple illustratif, on considère une phase 20 de conversion analogique-numérique de durée TcoNv comportant OSR = 400 cycles de fonctionnement, dans laquelle les 15 premier cycles ont une durée tl, les 20 suivants une durée t2 et les 365 restants une durée t3, avec 15*t1 + 20*t2 + 365* t3 = TCONV, et avec tl = 15* TcoNv/400 et t2 = 5*TCONV/ 400. Par rapport à un mode 25 de fonctionnement dans lequel tous les cycles durant lesquels on effectue une opération de transfert de charges entre une capacité d'entrée et une capacité d'intégration (tel que dans l'intégrateur Ial dans la Figure 2 où les charges de la capacité Cs1 sont transférées à chaque cycle dans la capacité Cil), ont la même 30 durée t = TCONV/ 400, la puissance du bruit N1 correspondant au bruit de sortie de l'intégrateur peut être divisée par 15 dans les 15 premiers cycles en exploitant ce temps supplémentaire pour réduire la bande passante du montage d'intégration, par 5 dans les 20 cycles suivants, et être multipliée par 5 dans les 365 35 cycles restants (t3 = 75*t/365 = 0,2t). Lorsque le coefficient a 3054757 B15215 - DD17170ST est non nul, l'usage de cycles de durée plus importante en début de conversion permet de réduire le bruit et de tendre, à temps de conversion équivalent, vers le bruit d'une structure standard (cx = 0) dans laquelle la durée des temps de cycles est constante. 5 Plus généralement, le mode de fonctionnement de la figure 17, consistant à faire décroitre la durée des cycles de fonctionnement au cours de la phase de conversion, est avantageux dans tout convertisseur sigma-delta dans lequel la contribution à au moins un filtre analogique d'un signal analogique interne issu 10 du signal analogique d'entrée Vin(k) est plus faible à un cycle k donné d'une phase de conversion qu'à un cycle précédent k-1 de la phase de conversion, par exemple un convertisseur du type décrit en relation avec la figure 10, dans lequel un signal interne au filtre analogique est pondéré par un coefficient variable. 15 Pour implémenter un convertisseur sigma-delta à temps de cycle variable, on pourra par exemple prévoir de faire varier la valeur d'une ou plusieurs capacités du filtre analogique du modulateur proportionnellement à la durée du cycle de fonctionnement. A titre de variante, la bande passante du filtre 20 analogique peut être ajustée dynamiquement pendant la phase de conversion en jouant sur le courant de polarisation de l'amplificateur utilisé pour implémenter le filtre analogique. La figure 19 illustre un exemple de réalisation d'un filtre analogique pouvant être mis en oeuvre dans un convertisseur 25 sigma-delta du type décrit à partir de la figure 17. Le filtre analogique de la figure 19 est sensiblement identique au filtre analogique de la figure 14, à la différence près que, dans l'exemple de la figure 19, les capacités Cin, Cout et Cfb sont des capacités variables. Un chronogramme est 30 représenté sur la figure 19 pour montrer l'enchainement par cycle de trois phases de commutation des interrupteurs (Dl, t2 et (Dr. Le fonctionnement est sensiblement identique à celui de la figure 14, à savoir que chaque cycle k de fonctionnement du modulateur comprend une phase (Dl de fermeture des interrupteurs (Dl, suivie 35 d'une phase (Dr de fermeture des interrupteurs (Dr, suivie d'une 3054757 B15215 - DD17170ST 51 phase (I)2 de fermeture des interrupteurs e2. Toutefois, à la différence de l'exemple de la figure 14, dans l'exemple de la figure 19, la durée des cycles de fonctionnement du convertisseur varie pendant une phase de conversion analogique numérique. A 5 chaque variation de la durée de cycle du convertisseur, les valeurs des capacités Cin, Cfb et Cout sont ajustées en conséquence. En considérant l'exemple numérique illustratif susmentionné (TcoNv = 15*t1 + 20*t2 + 365*t3), on pourra par exemple prévoir, par rapport à un convertisseur à durée de cycle 10 constante (TcoNv = 400*t), de multiplier les capacités Cin, Cfb et Cout de l'intégrateur analogique par 15 pendant les 15 premier cycles de fonctionnement, par 5 pendant les 20 cycles suivants, et de les diviser par 5 pendant les 365 cycles suivants. La figure 20 illustre sous forme de blocs une 15 généralisation de l'exemple de la figure 19 à des convertisseurs d'ordre supérieur à 1. Le convertisseur de la figure 20 correspond à un exemple d'implémentation particulier d'un convertisseur sigma-delta d'ordre 3 de type SMASH, réalisé à partir de deux sous-modulateurs 20 sigma-delta d'ordre2 et 1 respectivement. Le modulateur sigma-delta M du convertisseur de la figure 1 comprend trois intégrateurs analogiques Hl, H2, H3 présentant chacun une structure identique ou similaire à celle de l'intégrateur analogique 106 de la figure 18. On désigne ici par N1, 25 respectivement N2, respectivement N3, le bruit temporel associé à l'intégrateur Hl, respectivement H2, respectivement H3. Par ailleurs, les multiplicateurs 113 des intégrateurs Hl, respectivement H2, respectivement H3, appliquent des coefficients de multiplication 1+al, respectivement 1+a2, respectivement 1+a3. 30 Le modulateur M comprend, comme dans l'exemple de la figure 18, un soustracteur 108 dont l'entrée positive est reliée à une borne d'application d'un signal d'entrée du convertisseur. La sortie du soustracteur 108 est reliée à l'entrée de l'intégrateur Hl. La sortie de l'intégrateur Hl est reliée à l'entrée de l'intégrateur 35 H2 par l'intermédiaire d'un multiplicateur 311 par un coefficient 3054757 B15215 - DD17170ST 52 b. La sortie de l'intégrateur Hl est en outre reliée à une première entrée positive d'un circuit de sommation/soustraction 312 par l'intermédiaire d'un multiplicateur 313 par un coefficient c. La sortie de l'intégrateur H2 est reliée à une deuxième entrée 5 positive du circuit de sommation/soustraction 312. Le modulateur M comprend en outre un premier convertisseur analogique numérique 1-bit 315 dont l'entrée est reliée à la sortie du circuit de sommation/soustraction 312. Le convertisseur 1 bit 315 est représenté sous la forme d'un sommateur ajoutant au signal de 10 sortie du circuit 312 un bruit de quantification El introduit par le convertisseur 315. Le modulateur M comprend en outre un soustracteur 317 réalisant la différence entre la sortie et l'entrée du convertisseur 1-bit 315. Le signal d'erreur de quantification ainsi généré est appliqué à l'entrée positive d'un 15 autre soustracteur 319 dont la sortie est reliée à l'entrée de l'intégrateur H3. La sortie de l'intégrateur H3 est reliée à l'entrée d'un deuxième convertisseur analogique numérique 1-bit 321. Le convertisseur 1 bit 321 est représenté sous la forme d'un sommateur ajoutant au signal de sortie de l'intégrateur H3 un 20 bruit de quantification E2. Le modulateur M comprend en outre une boucle de rétroaction reliant la sortie du convertisseur 1 bit 321 à l'entrée négative du soustracteur 319 par l'intermédiaire d'un multiplicateur 323 par un coefficient 1+a3. Le modulateur M comprend de plus un opérateur de retard 324 à gain unitaire noté 25 Z-1, dont l'entrée est reliée à la sortie du convertisseur 1 bit 315, et un soustracteur 325 dont l'entrée positive est reliée à la sortie de l'opérateur de retard 324 et dont l'entrée négative est reliée à la sortie du convertisseur 1 bit 321. La sortie du soustracteur 325 forme la sortie du modulateur M. La sortie du 30 soustracteur 325 est en outre reliée à l'entrée négative du soustracteur 108, et à une entrée négative du circuit de sommation/soustraction 312 par l'intermédiaire d'un multiplicateur 327 par un coefficient d. Les coefficients b, c et d sont des coefficients d'ajustement de la STF et de la NTF, par 35 exemple régis par les équations suivantes : 3054757 B15215 - DD17170ST 53 b = c*(1+a2) - d*(1+a1)*(1+a2) c = d2 - (1+a1)*(1+a2) d = 2 + al + cx2 Le filtre numérique F comprend trois étages 5 d'intégration numérique cascadés etl, et2, et3. Chaque étage comprend, comme dans l'exemple de la figure 18, un sommateur 303, un opérateur à retard 305 à gain unitaire, noté Z-1, et un multiplicateur 307. Une première entrée du sommateur 303 est reliée à l'entrée de l'étage. La sortie du sommateur 303 est 10 reliée à l'entrée de l'opérateur 305. La sortie de l'opérateur 305 est reliée à la sortie de l'étage. Le multiplicateur 307 relie la sortie de l'opérateur 305 à une deuxième entrée du sommateur 303. L'entrée de l'étage etl est reliée à la sortie du modulateur M, la sortie de l'étage etl est reliée à l'entrée de l'étage et2, 15 la sortie de l'étage et2 est reliée à l'entrée de l'étage et3, et la sortie de l'étage et3 est reliée à la sortie du filtre F. Les multiplicateurs 307 des étages etl, respectivement et2, respectivement et3, appliquent des coefficients de multiplication 1+al, respectivement 1+a2, respectivement 1+a3. 20 On désigne ici par U le signal d'entrée du modulateur M appliqué sur la borne d'entrée positive du soustracteur 108, par Y le signal de sortie du modulateur M fourni en sortie du soustracteur 325 et par W le signal de sortie du filtre numérique F. 25 Les signaux Y et W peuvent s'exprimer par les relations suivantes : Y = z-2U (c + z-1(b - c(1 + a2))) - E2(1 - (1 + a1)z-1)(1 - (1 + a2)z-1)(1 - (1 + a3)z-1) + z-1N1 (c + z-1(b - c(1 + a2))) + z-1N2(1 - (1 + a1)z-1) 30 - N3(1 - (1 + a1)z-1)(1 - (1 + a2)z-1) Z-6U 3 (1 - (1 + a1)z-1-)(1 - (1 + a2)z-1-)(1 - (1 + a3)z-1-) Z- E2 z-5N1 + (1 - (1 + a1)z-1)(1 - (1 + a2)z-1)(1 - (1 + a3)z-1) 3054757 B15215 - DD17170ST 54 z-4N2 z-3N3 + (1 - (1 + a2)z-1)(1 - (1 + a3)z-1) (1 - (1 + a3)z-1) On peut voir d'après l'expression de W que la contribution majoritaire de bruit sera liée à Nl. Ainsi, le coefficient al est de préférence choisi non nul, les coefficients 5 cx2 et cx3 pouvant éventuellement être nuls pour simplifier la réalisation du convertisseur. En choisissant des durées de cycles plus longues en début de phase de conversion, puis plus courtes par la suite, la bande passante de l'intégrateur Hl pour le bruit N1 peut être réduite en début de conversion, puis augmentée par 10 la suite, de façon à réduire la contribution totale du bruit N1 dans la valeur de sortie numérique finale du convertisseur. La figure 21 est un schéma électrique détaillé illustrant un exemple de réalisation du modulateur M du convertisseur de la figure 20. Dans cet exemple, le coefficient 15 al est non nul, et les coefficients cx2 et cx3 sont nuls. Dans l'exemple de la figure 21, chaque intégrateur Hj (avec j allant de 1 à 3) comprend un amplificateur opérationnel AO dont l'entrée est reliée à la sortie par une capacité d'intégration Cij. L'entrée et la sortie de l'amplificateur 20 opérationnel forment respectivement l'entrée et la sortie de l'intégrateur. Chaque intégrateur Hj comprend en outre, en parallèle de sa capacité d'intégration Cij, un interrupteur de réinitialisation (Dr. Chaque intégrateur Hj a son entrée reliée à une première électrode d'une capacité Cj par un interrupteur (IQ. 25 Chaque capacité Cj a en outre sa première électrode reliée à un noeud R d'application d'une tension de référence par un interrupteur (1)1. La capacité Cl a sa deuxième électrode reliée d'une part à une borne d'application du signal d'entrée U du modulateur par un interrupteur (1)1d et d'autre part à une borne de 30 fourniture du signal Y (signal de sortie du soustracteur 325 de la figure 20) par un interrupteur (I)2d. Chacune des capacités C2 et C3 a sa deuxième électrode reliée d'une part à la sortie de l'intégrateur de rang précédent (j-1) par un interrupteur (1)1d, et d'autre part au noeud R par un interrupteur (I)2d. Le modulateur de 3054757 B15215 - DD17170ST la figure 21 comprend en outre une capacité Ca dont une première électrode est reliée d'une part à l'entrée de l'intégrateur Hl par un interrupteur t2 et d'autre part au noeud R par un interrupteur (Dl, et dont la deuxième électrode est reliée d'une 5 part à la sortie de l'interrupteur Hl par un interrupteur (1)1d et d'autre part au noeud R par un interrupteur (I)2d. Le modulateur comprend de plus une capacité C5 dont une première électrode est reliée d'une part à l'entrée de l'intégrateur H3 par un interrupteur t2 et d'autre part au noeud R par un interrupteur 10 (Dl, et dont la deuxième électrode est reliée d'une part à un noeud Y1 correspondant à l'entrée de l'opérateur 324 par un interrupteur (1)1d et d'autre part à un noeud Y2 correspondant à l'entrée négative du soustracteur 325 par un interrupteur (I)2d. Le modulateur comprend en outre une capacité C4 dont une première 15 électrode est reliée d'une part à la sortie de l'intégrateur Hl par un interrupteur (I)2d et d'autre part au noeud R par un interrupteur (1)1d, et dont la deuxième électrode est reliée d'une part à l'entrée de l'intégrateur H3 par un interrupteur t2 et d'autre part au noeud R par un interrupteur (Dl. Le modulateur 20 comprend en outre une capacité C6 dont une première électrode est reliée d'une part à l'entrée de l'intégrateur H3 par un interrupteur (Dl et d'autre part au noeud R par un interrupteur 011)2, et dont la deuxième électrode est reliée d'une part à un noeud Y1 de fourniture d'un signal complémentaire du signal Y1 par un 25 interrupteur (1)1d, et d'autre part à un noeud Y2 de fourniture d'un signal complémentaire du signal Y2 par un interrupteur (I)2d. Le modulateur comprend de plus une capacité Cc dont une première électrode est connectée à la sortie de l'intégrateur H3 et dont la deuxième électrode est reliée au noeud R par l'intermédiaire 30 d'un interrupteur (Dl. Le modulateur comprend en outre un comparateur 331 dont une entrée (+) est reliée d'une part à la première électrode de la capacité Cc par un interrupteur (1)1d et d'autre part à la deuxième électrode de la capacité Cc par un interrupteur (1)2d. Dans cet exemple, la deuxième entrée (-) du 35 comparateur 331 est connectée au noeud R. La sortie du comparateur 3054757 B15215 - DD17170ST 56 331 est reliée à un circuit logique 333 (LOGIC) adapté à fournir les signaux Y, Y1 et Y2. Le modulateur de la figure 21 comprend par ailleurs une capacité cpl dont les première et deuxième électrodes sont reliées respectivement aux première et deuxième 5 électrodes de la capacité Cl par des premier et deuxième interrupteurs (Da, une capacité cp2 dont la première électrode est connectée à l'entrée de l'intégrateur Hl et dont la deuxième électrode est reliée à la sortie de l'intégrateur H2 par un interrupteur (Da, et une capacité cp3 dont les première et deuxième 10 électrodes sont reliées respectivement aux première et deuxième électrodes de la capacité Ca par des premier et deuxième interrupteurs (110,a. Bien que les interrupteurs commutant les capacités Cl, C2, C3, C4, C5, C6, Ca, Cc, Cpl, Cp2, Cp3 soient différents, des mêmes appellations sont utilisées pour les 15 interrupteurs commutés simultanément. On retrouve dans cette architecture dite SMASH 2-1 un modulateur d'ordre 2 formé par l'association en série des intégrateurs Hl et H2, et un modulateur d'ordre 1 formé par l'intégrateur H3. Le sommateur du modulateur d'ordre 2 est ici 20 implémenté de manière conjointe avec l'intégrateur H3 du modulateur d'ordre 1. Ainsi, la quantification de la sommation en sortie du modulateur d'ordre 2 est effectuée à partir de la dérivée de l'intégrateur H3 du modulateur d'ordre 1. En effet, l'intégrateur H3 reçoit pour entrée l'erreur de quantification El 25 du premier modulateur, à laquelle est soustraite la contre-réaction Y2. Comme l'illustre un chronogramme sur la figure 21, chaque cycle de fonctionnement du modulateur peut se décomposer en deux étapes, une étape (phase (D2) d'intégration négative des signaux de sortie des deux premiers intégrateurs Hl et H2 et de 30 la contreréaction Y, avec quantification de la sortie au travers de la capacité de couplage Cc (permettant la mise à jour de Y1), suivie d'une étape (phase (D1) d'intégration de la différence YlY2 avec quantification de la sortie de l'intégrateur pour mettre à jour le signal Y2. Un avantage de l'implémentation de la figure 35 21 est qu'elle n'utilise qu'un seul comparateur. Dans cet exemple, 3054757 B15215 - DD17170ST 57 le paramètre al > 0 est intégré au sein de l'intégrateur Hl par le biais d'une contre-réaction positive réalisée à l'aide de la capacité Ca dont la valeur est choisie telle que le ratio Ca/Cil soit égal à al. Les interrupteurs (Da permettent, lorsqu'ils sont 5 commandés à l'état passant, d'augmenter les valeurs équivalentes des capacités Cl, respectivement Cil, respectivement Ca, des valeurs Cpl, respectivement Cp2, respectivement Cp3, ce qui permet de mettre en oeuvre un mode de commande dans lequel la bande passante de l'intégrateur Hl est réduite et où les durées des 10 phases de commande (IQ, (D1d, eQd sont augmentées proportionnellement. De façon similaire, on peut faire varier la puissance de bruit dans les différents noeuds du modulateur en jouant sur les bandes d'intégration des bruits concernés, par le biais de plusieurs jeux de capacités. REVENDICATIONS1. Convertisseur sigma-delta adapté à mettre en oeuvre une phase de conversion d'un signal analogique d'entrée (Vin) en une valeur numérique de sortie (Sd), la phase de conversion comportant une pluralité de cycles de fonctionnement, le convertisseur comportant un modulateur sigma-delta comportant au moins un filtre analogique (106, Hl, H2, H3) adapté, à chaque cycle de la phase de conversion, à recevoir un signal analogique interne issu du signal analogique d'entrée (Vin) et à fournir une valeur analogique de sortie, dans lequel : la contribution du signal analogique interne à la valeur de sortie du filtre analogique est plus faible à un cycle (k) donné de la phase de conversion qu'à un cycle précédent (k-1) de la phase de conversion, les contributions aux différents cycles étant régies par une première loi (f(k)) prédéterminée fonction 15 du rang (k) du cycle dans la phase de conversion ; et la durée d'un cycle (k) donné de la phase de conversion est inférieure à la durée d'un cycle précédent (k-1) de la phase de conversion, les durées des différents cycles étant régies par une deuxième loi (Tc(k)) prédéterminée fonction du rang (k) du 20 cycle dans la phase de conversion. 2. Convertisseur sigma-delta selon la revendication 1, dans lequel la deuxième loi (Tc(k)) est décroissante sur toute la durée de la phase de conversion. 3. Convertisseur sigma-delta selon la revendication 2, 25 dans lequel la deuxième loi (Tc(k)) est décroissante par paliers. 4. Convertisseur sigma-delta selon l'une quelconque des revendications 1 à 3, dans lequel ledit au moins un filtre analogique (106 ; Hl, H2, H3) comprend au moins une capacité d'intégration (Cfb ; Cil) de valeur réglable. 30 5. Convertisseur sigma-delta selon la revendication 4, dans lequel, pendant la phase de conversion, la valeur de ladite capacité d'intégration varie proportionnellement à la durée des cycles. 3054757 B15215 - DD17170ST 59 6. Convertisseur sigma-delta selon l'une quelconque des revendications 1 à 5, dans lequel le modulateur comporte plusieurs filtres analogiques (Hl, H2, H3). 7. Convertisseur sigma-delta selon la revendications 6, 5 dans lequel lesdits filtres analogiques (Hl, H2, H3) forment plusieurs chaines d'un ou plusieurs filtres cascadés, les sorties desdites chaines étant combinées pour générer un signal de sortie du modulateur. 8. Convertisseur sigma-delta selon la revendication 7, 10 comportant un unique convertisseur analogique-numérique 1-bit (331). 9. Convertisseur sigma-delta selon l'une quelconque des revendications 1 à 8, comprenant en entrée du filtre un dispositif de pondération (Cl à C4 ; CP1 à CP7) du signal analogique interne reçu par le filtre analogique appliquant un coefficient de pondération variable 13k, fonction du rang k du cycle et dans lequel, durant la phase de conversion, au moins deux coefficients distincts 13k-1 et 13k sont appliqués, respectivement pour deux cycles successifs de rang k-1 et k, et dans lequel 13k-1 > 13k. 10. Convertisseur sigma-delta selon la revendication 9, dans lequel le coefficient de pondération variable 13k est décroissant avec le rang k du cycle. 11. Convertisseur selon l'une quelconque des revendications 1 à 10, dans lequel ledit au moins un filtre analogique est équivalent à un circuit théorique comprenant un sommateur entre la valeur d'un signal analogique reçu au cycle k et un signal interne du filtre correspondant à une multiplication par un coefficient 1+a du signal de sortie du filtre analogique obtenu au cycle k-1, et dans lequel, durant la phase de conversion, au moins une valeur du coefficient a supérieure strictement à zéro est appliquée pour au moins un cycle. 12. Convertisseur selon la revendication 11, dans lequel le coefficient a est croissant avec le rang k du cycle.