Brevet FR3057086A1 — publié le 20180406

Procédé de gestion d'une mise à jour d'au moins un microcode au sein d'une unité de traitement, par exemple un microcontrôleur, et unité de traitement correspondante Des modes de mise en oeuvre et de réalisation de l'invention concernent les unités de traitement, notamment des microcontrôleurs, par exemple mais non limitativement les microcontrôleurs pour alimentation numérique à découpage (« Digital Switch Mode Power Supply » en anglais), pilotés par des microcodes, communément connus par l'homme du métier sous la désignation anglo-saxonne « Firmware », contrôlés par des contrôleurs de microcode correspondants, et contenant des périphériques matériels tels que des horloges de haute résolution ou des contrôleurs d'accès direct à une mémoire, respectivement connus par l'homme du métier sous les acronymes anglo-saxons « HRTimer » (« High Resolution Timer » en anglais) ou « DMA Controller » (« Direct Memory Acces Controller » en anglais), et plus particulièrement la mise à jour de ces microcodes. D'une façon générale, les microcontrôleurs sont configurés pour être capables de mettre à jour les microcodes et de programmer les périphériques matériels, avec d' éventuelles périodes d'interruptions de fonctionnement du microcontrôleur, communément connus par l'homme du métier sous la désignation anglo-saxonne « down-time ». Afin d'effectuer une mise à jour d'un microcode dans un tel microcontrôleur, il est actuellement généralement nécessaire soit de procéder à un redémarrage du microcontrôleur à l'issue de la mise à jour, soit de procéder à une interruption d'éventuelles programmations de périphériques matériels pendant ladite mise à jour du microcode, ce qui introduit de toute façon un « down-time » additionnel du microcontrôleur. Une reprogrammation des périphériques matériels du microcontrôleur à l'issue de la mise à jour, sans aucun redémarrage du microcontrôleur, est réalisable de façon logicielle mais engendre une 3057086 2 augmentation permanente de la charge d'opérations du microcontrôleur et d'une latence en temps réel considérablement accrue. Par ailleurs, une telle reprogrammation augmente de façon additionnelle la complexité du logiciel ainsi que le « down-time » du 5 microcontrôleur. En conséquence, il existe un besoin d'avoir des microcontrôleurs capables d'effectuer, à la volée (« on the fly » en anglais), des mises à jour de microcodes et de périphériques matériels sans aucune interruption de sources d'alimentation associées. 10 Ainsi, selon un mode de mise en oeuvre et de réalisation, il est proposé de répondre à ce besoin et d'offrir une solution technique à faible coût et à faible complexité pour rendre cohérents des mises à jour de microcodes et des programmations de périphériques matériels dans un microcontrôleur de façon à réduire voire à éliminer des 15 « down-time » du microcontrôleur. Selon un aspect, il est proposé un procédé de gestion de la mise à jour d'au moins un microcode stocké dans au moins une mémoire programme, et destiné à être exécuté par au moins une unité centrale d'une unité de traitement, ladite unité de traitement comportant un 20 contrôleur de mémoire associé à chaque mémoire programme, et au moins un périphérique matériel. La mise à jour d'un microcode s'entend ici comme étant une mise à jour à la volée, qui se distingue du téléchargement du microcode lui-même qui est généralement une tâche de fond exécutée 25 par l'unité de traitement conjointement à l'exécution de sa tâche principale. Le procédé comprend, en réponse à au moins une demande de mise à jour de chaque microcode, 30 une transmission à chaque périphérique matériel, d'un signal global de demande d'autorisation obtenu à partir d'un signal élémentaire de demande d'autorisation généré par chaque contrôleur de mémoire correspondant, 3057086 3 une transmission d'un signal global d'autorisation obtenu à partir d'au moins un signal élémentaire d'autorisation généré par l'un au moins des périphériques matériels en réponse audit signal global de demande d'autorisation et après satisfaction au sein dudit au moins 5 l'un des périphériques matériels d'une condition élémentaire prédéterminée, une mise à jour de chaque microcode par le contrôleur de mémoire correspondant seulement après réception dudit signal global d' autorisation. 10 Selon des variantes de réalisation, il peut être notamment prévu au sein de l'unité de traitement, une seule unité centrale, un seul contrôleur de mémoire et un seul périphérique, ou bien une seule unité centrale, un seul contrôleur de mémoire et plusieurs périphériques, ou bien plusieurs unités centrales, plusieurs contrôleurs de mémoire et 15 plusieurs périphériques. Lorsqu'il est prévu un seul contrôleur de mémoire, ledit signal global de demande d'autorisation est le signal élémentaire de demande d'autorisation généré par le contrôleur de mémoire. Lorsqu'il est prévu un seul périphérique, ledit signal global 20 d'autorisation est le signal élémentaire d'autorisation généré par le périphérique. Par contre lorsqu'il est prévu plusieurs contrôleurs de mémoire, ledit signal global de demande d'autorisation peut être obtenu à partir des signaux élémentaires de demande d'autorisation généré par les 25 différents contrôleurs de mémoire. De même lorsqu'il est prévu plusieurs périphériques, ledit signal global d'autorisation peut être obtenu à partir des signaux élémentaires d'autorisation généré par les différents périphériques ou éventuellement par l'un ou certains d'entre eux en fonction d'une 30 sélection de ces périphériques. Un tel procédé permet de mettre à jour le ou les microcodes seulement lorsque le ou tous les périphériques sélectionnés ont satisfait en leur sein une condition prédéterminée, par exemple lorsqu'ils sont prêts à exécuter une opération. Dans le cas contraire, 3057086 4 on n'effectue pas la mise à jour du microcode et on attend la réception du signal global d'autorisation (qui est typiquement un signal d'acquittement) généré par le ou les périphériques sélectionnés et qui indique que celui-ci ou ceux-ci sont tous prêts à exécuter leurs 5 opérations respectives, c'est à dite qu'ils satisfont chacun à leur condition prédéterminée. Un tel procédé permet avantageusement de rendre cohérentes la mise à jour dudit au moins un microcode et l'exécution d'au moins une opération d'au moins un périphérique matériel de façon transparente. 10 Autrement dit, la mise à jour dudit au moins un microcode ne provoque aucune interruption de l'exécution d'une opération dudit au moins un périphérique matériel La mise à jour à la volée du microcode ne provoque également aucune interruption de l'exécution de l'unité centrale. Le contrôleur de 15 mémoire associé permet de passer d'une version du logiciel à une autre sans devoir réinitialiser (« reset ou reboot » en anglais) ladite unité centrale. Cette transparence de fonctionnement permet avantageusement des mises à jour de niveaux d'abstraction mixtes du microcontrôleur, 20 ici des mises à jour de haut niveau de microcodes et des mises à jour de bas niveau de périphériques. Ladite au moins une demande de mise à jour d'un microcode peut être externe, par exemple un signal externe ou un signal issu de l'actionnement d'un bouton poussoir, ou bien plus généralement 25 interne, par exemple un signal de commande généré par chaque unité centrale associée à la suite d'un téléchargement et d'une vérification du nouveau microcode correspondant. Comme indiqué précédemment, selon un mode de mise en oeuvre, la satisfaction de ladite condition élémentaire prédéterminée 30 comprend le déclenchement de l'exécution par ledit au moins l'un des périphériques matériels d'au moins une opération à la suite d'une réception par ledit au moins l'un des périphériques d'une requête d'exécution de cette opération. 3057086 5 La satisfaction de ladite condition élémentaire prédéterminée peut comprendre en outre, avant le déclenchement de l'exécution de ladite au moins une opération, une précharge d'au moins un registre de contrôle correspondant du périphérique à la suite de la réception de la 5 requête d'exécution de cette opération, ledit déclenchement étant activé au moment d'un prochain front de déclenchement d'au moins un signal de mise à jour d'évènements du périphérique. Selon un mode de mise en oeuvre, la génération du signal élémentaire de demande d' autorisation par l'un au moins des 10 contrôleurs de mémoire est également conditionnée à la réception par ledit l'un au moins des contrôleurs de mémoire d'un signal élémentaire de demande d'interruption généré, en réponse à une demande externe de mise à jour d'une table d'interruptions, par un contrôleur de vecteurs d'interruptions couplé audit l'un au moins des contrôleurs de 15 mémoire. Selon un autre aspect, il est proposé une unité de traitement, par exemple un microcontrôleur, comprenant au moins une mémoire programme, au moins une unité centrale destinée à exécuter au moins un 20 microcode stocké dans ladite au moins une mémoire programme, un contrôleur de mémoire associé à chaque mémoire programme, chaque contrôleur de mémoire étant configuré pour générer, en réponse à au moins une demande de mise à jour du microcode associé, un signal élémentaire de demande d'autorisation, 25 au moins un périphérique matériel, des premiers moyens de génération configurés pour générer un signal global de demande d'autorisation à partir de chaque signal élémentaire de demande d'autorisation et pour transmettre à chaque périphérique matériel le signal global de demande d'autorisation, 30 l'un au moins des périphériques matériels étant configuré pour générer, en réponse audit signal global de demande d'autorisation et après satisfaction d'une condition élémentaire prédéterminée au sein dudit l'un au moins des périphériques matériels, un signal élémentaire d' autorisation, 3057086 6 des deuxièmes moyens de génération configurés pour générer un signal global d'autorisation à partir de l'un au moins des signaux élémentaires d'autorisation et transmettre à chaque contrôleur de mémoire le signal global d'autorisation, 5 chaque contrôleur de mémoire étant en outre configuré pour mettre à jour le microcode correspondant seulement après réception dudit signal global d'autorisation. Selon un mode de réalisation, ledit l'un au moins des périphériques est configuré pour déclencher l'exécution d'au moins 10 une opération après avoir reçu une requête d'exécution de cette opération de façon à satisfaire ladite condition élémentaire prédéterminée au sein de ce périphérique. Selon un mode de réalisation, ledit l'un au moins des périphériques est en outre configuré pour pré-charger, avant de 15 déclencher l'exécution de ladite au moins une opération, au moins un registre de contrôle de ce périphérique à la suite de la réception de la requête d'exécution de cette opération, et pour déclencher l'exécution de ladite au moins une opération à l'occurrence du prochain front de déclenchement d'au moins un signal de mise à jour d'évènements du 20 périphérique. Selon un mode de réalisation, l'unité de traitement comprend en outre un contrôleur d'interruptions associé à chaque contrôleur de mémoire et configuré pour transmettre, en réponse à une demande externe de mise à jour d'une table d'interruptions, un signal 25 élémentaire de demande d'interruption au contrôleur de mémoire associé, ledit contrôleur de mémoire associé étant configuré pour générer le signal élémentaire de demande d'autorisation en réponse à la demande de mise à jour du microcode associé et en réponse au signal élémentaire de demande d'interruption correspondant. 30 Selon un mode de réalisation, ledit au moins un contrôleur de mémoire et ledit au moins un périphérique matériel sont sécurisés, et le signal global de demande d'autorisation et le signal global d'autorisation sont également sécurisés. 3057086 7 Selon un autre aspect, il est proposé un système électronique, tel qu'une alimentation numérique à découpage, comportant au moins une unité de traitement telle que définie ci-avant. Selon encore un autre aspect, il est proposé un appareil 5 électronique tel qu'un téléphone portable cellulaire, une tablette, un ordinateur portable, comprenant au moins un système tel que défini ci-avant. D'autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de mise 10 en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 8 illustrent schématiquement des modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, la référence AE désigne un appareil 15 électronique AE tel qu'un ordinateur portable, une tablette, un téléphone mobile cellulaire, sans que ces exemples ne soient limitatifs, comprenant un système électronique SYS, ici par exemple une alimentation numérique à découpage apte à convertir de façon précise et fiable une tension d'alimentation d'entrée en une ou plusieurs 20 tensions d'alimentation internes utilisables par des différents modules du système électronique SYS. Ledit système SYS comporte en outre au moins une unité de traitement UT, telle qu'un microcontrôleur ou un microprocesseur. La figure 2 illustre schématiquement un exemple d'une unité de 25 traitement UT incorporé dans ledit système électronique SYS suivant l' invention. L'unité de traitement UT comprend au moins une mémoire programme, ici par exemple deux mémoires programmes du type de flash MP1 et MP2, destinées à 30 stocker respectivement deux microcodes MC1 et MC2 correspondants, au moins une unité centrale, communément connue par l'homme du métier sous l'acronyme anglo-saxon « CPU » (« Central Processing Unit » en anglais) ici par exemple deux unités centrales 3057086 8 CPU1 et CPU2, destinées à exécuter respectivement les microcodes MC1, MC2, un contrôleur de mémoire CM1, CM2 associé à chaque mémoire programme MP1, MP2 et destiné à mettre à jour ledit au moins un 5 microcode MC1, MC2, chaque contrôleur de mémoire CM1, CM2 étant également configuré pour générer, en réponse à au moins une demande DMC1, DMC2 de mise à jour du microcode MC1, MC2 associé, un signal élémentaire de demande d'autorisation SEDA1, SEDA2, au moins un périphérique matériel ici par exemple deux 10 périphériques matériels PM1 et PM2, tel qu'une horloge haute résolution (« High Resolution Timer » : HRTimer en anglais), une horloge de sécurité, une horloge de modulation de largeur d'impulsions (« Pulse Width Modulation » : PWM en anglais), un contrôleur DMA, un périphérique de sécurité, ou encore un domaine 15 d'alimentation (« power domain ») du microcontrôleur, des premiers moyens de génération MG1 destinés à transmettre à chaque périphérique matériel un signal global de demande d'autorisation SGDA obtenu à partir de chaque signal élémentaire de demande d'autorisation SEDA1, SEDA2, chaque périphérique étant 20 alors configuré pour générer, en réponse audit signal global de demande d'autorisation SGDA et après satisfaction d'une condition élémentaire prédéterminée, un signal élémentaire d'autorisation SEA1, SEA2. La satisfaction de cette condition élémentaire prédéterminée peut être par exemple le déclenchement de l'exécution d'une opération 25 (une programmation) par le périphérique. L'unité de traitement comporte également des deuxièmes moyens de génération MG2 destinés à transmettre à chaque contrôleur de mémoire CM1, CM2 un signal global d'autorisation SGA obtenu à partir de chaque signal élémentaire d'autorisation SEA1, SEA2. 30 La mise à jour de chaque microcode MC1, MC2 par le contrôleur de mémoire CM1, CM2 correspondant est alors effectuée seulement après réception dudit signal global d'autorisation SGA. On se réfère tout d'abord à la figure 3 pour illustrer très schématiquement un mode de réalisation d'une unité de traitement UT 3057086 9 suivant l'invention comportant une seule unité centrale CPU et un seul périphérique matériel PM. L'unité de traitement UT comporte une mémoire programme MP destinée à stocker un microcode MC, un contrôleur de mémoire 5 CM couplé à la mémoire programme MP et au périphérique matériel PM et les premiers et deuxièmes moyens de génération MG1 et MG2. Cela étant, comme dans ce mode de réalisation il n'y a qu'un seul contrôleur de mémoire CM et un seul périphérique matériel PM dans cette unité de traitement UT, les premiers et deuxièmes moyens 10 de génération MG1 et MG2 se résument alors à de simples lignes de connexion. Ainsi le signal global de demande d'autorisation SGDA est alors le signal élémentaire de demande d'autorisation SEDA généré par le contrôleur de mémoire CM et le signal global d'autorisation SGA est alors le signal élémentaire d'autorisation SEA généré par le 15 périphérique matériel. Lorsqu'une mise à jour dudit microcode MC est demandée par exemple par un utilisateur, un signal DMC de demande de mise à jour de microcode est généré, généralement de façon logicielle, et est délivré au contrôleur de mémoire CM. 20 On se réfère maintenant conjointement à la figure 4 pour illustrer un exemple d'un procédé de gestion de mise à jour du microcode MC dans l'unité de traitement UT telle qu'illustrée sur la figure 3. Le contrôleur de mémoire CM est configuré pour délivrer au 25 périphérique matériel PM le signal global de demande d'autorisation SGDA à la réception dudit signal DMC de demande de mise à jour de microcode. Le signal SGDA est un signal logique qui est ici considéré comme actif (c'est-à-dire effectivement représentatif d'une demande d'autorisation) lorsqu'il prend la valeur logique 1. 30 Le périphérique matériel PM est configuré pour maintenir à l'état haut (valeur logique 1) le signal global de demande d'autorisation SGDA en attendant l'arrivée d'au moins une requête d'opération (ou requête de programmation) RP1, RP2, RP3 du périphérique matériel PM, générée de façon logicielle, ou de façon 3057086 10 matérielle par exemple par un contrôleur DMA destiné à transférer une nouvelle programmation depuis une mémoire à accès direct (« Random Acces Memory » : RAM en anglais) vers le périphérique matériel PM. Une requête d'opération indique au périphérique matériel qu'il va 5 devoir exécuter ladite opération. Le périphérique matériel PM est en outre configuré pour préparer l'exécution de la ou des opérations correspondantes et délivrer audit contrôleur de mémoire CM le signal global d'autorisation SGA à l'issue de la préparation de cette exécution, 10 c'est-à-dire lorsque le périphérique matériel est prêt à exécuter la ou les opérations. Le signal d'autorisation SGA est considéré ici comme émis sur le front descendant du signal SGDA, c'est-à-dire lorsque ce signal logique prend la valeur 0 (état bas). Plus précisément, dans cet exemple, la préparation de 15 l'exécution d'une requête d'opération RPi effectuée par le périphérique matériel PM comporte une précharge d'un registre de contrôle RCi dudit périphérique matériel PM, associé à ladite requête d'opération RPi. L'exécution de ladite opération RPi va se déclencher lors du 20 prochain front de déclenchement d'un signal de mise à jour d'évènements SMAJE (« update event signal » en anglais) de l'unité de traitement UT. Au moment du déclenchement de cette exécution, on considère que la condition élémentaire prédéterminée est satisfaite et le 25 périphérique PM est alors configuré pour prendre en compte le contenu du registre de contrôle RCi pré-chargé correspondant et délivrer audit contrôleur de mémoire CM ledit signal global d'autorisation SGA. Si le périphérique matériel PM reçoit plusieurs requêtes d'opération RP1, RP2, RP3, par exemple dans le cas d'un contrôleur 30 DMA, tous les registres de contrôle RC1, RC2 et RC3 correspondants sont pré-chargés dans l'ordre d'arrivée des requêtes. Il convient de noter que le prochain front de déclenchement dudit signal de mise à jour d'évènements SMAJE arrive toujours plus tard par rapport à ladite au moins une requête de programmation RPi 3057086 11 parce que le signal de mise à jour d'évènements SMAJE est généré en fonction de ladite au moins une requête d'opération RPi. A titre d'exemple, on peut avoir un mécanisme de comptage du nombre de requêtes de façon à déclencher la mise à jour du périphérique matériel 5 PM après un certain nombre de requêtes, ou plus simplement déclencher le signal de mise à jour d'événements SMAJE par un signal de fin de transaction de DMA (« end of DMA transfert signal » en anglais). Le contrôleur de mémoire CM est en outre configuré pour 10 mettre à jour ledit microcode MC stocké dans la mémoire programme MP à la réception du signal global d'autorisation SGD. Autrement dit, comme illustré sur la partie basse de la figure 4, à la réception du signal global d'autorisation SGD, la nouvelle version de microcode NVMC est prise en compte par ledit contrôleur de 15 mémoire CM pour remplacer l'ancienne version AVMC de ce microcode. Dans l'application décrite ici, l'unité de traitement UT est en outre configurée pour mettre à jour, pendant la mise à jour dudit microcode MC, au moins un signal de sortie de modulation de largeur 20 d'impulsions SSMLI et au moins un signal de compteur de modulation de largeur d'impulsions SCMLI, comme illustré sur la figure 4. Comme la mise à jour du microcode MC n'implique aucune interruption de programmation du périphérique matériel PM ni redémarrage de l'unité de traitement, le procédé de gestion de mise à 25 jour du microcode MC décrit ci-avant permet avantageusement de diminuer, voire de supprimer, les périodes d'interruptions d'opération (« down-time ») de l'unité de traitement UT tout en offrant une possibilité d'effectuer des mises à jour mixtes, c'est-à-dire des mises à jour de microcodes et de pilotes de périphériques matériels. 30 La figure 5 illustre une variante possible du microcontrôleur illustré sur la figure 3. Dans ce mode de réalisation, le microcontrôleur UT comprend en outre un contrôleur de vecteurs d'interruptions CIV couplé audit 3057086 12 contrôleur de mémoire CM et permettant de gérer les interruptions lors de l'occurrence d' évènements extérieurs. Le contrôleur de vecteurs d'interruptions CIV est également destiné à recevoir un signal DETI de demande externe de mises à jour 5 d'un tableau d'interruption généré de façon logicielle par un utilisateur, ainsi que le signal global d'autorisation SGA délivré par ledit périphérique matériel PM. Par ailleurs ledit contrôleur de vecteurs d'interruptions CIV et ledit contrôleur de mémoire CM sont conjointement configurés pour 10 former un mécanisme de verrouillage (« interlock » en anglais). Ainsi le contrôleur de mémoire CM est configuré pour délivrer le signal global/élémentaire de demande d'autorisation seulement lorsque les deux signaux de demande de mises à jour DMC et DETI sont conjointement générés et activés par un utilisateur. 15 Le contrôleur de vecteurs d'interruptions CIV est en outre configuré pour mettre à jour l'adresse de base d'une table d'interruption correspondante à la réception du signal global d'autorisation, conjointement à la mise à jour du microcode par le contrôleur de mémoire (figure 4). 20 Selon une autre variante possible illustrée sur la figure 6, l'unité centrale est une unité centrale sécurisée CPUS, le contrôleur de mémoire CM peut être un contrôleur de mémoire sécurisé CMS et le périphérique matériel PM peut être un périphérique matériel sécurisé PMS. 25 Le microcode est alors un microcode sécurisé MCS et les différents signaux DMC, SGDA, SGA, DETI mentionnés ci-avant deviennent des signaux correspondants sécurisé DMCS, SGDAS, SGAS, DETIS. Les différentes étapes du procédé de gestion de mise à jour 30 d'un microcode sécurisé dans cette variante (figure 6) sont similaires à celles décrites précédemment en référence à la figure 4 et ne sont par conséquent pas décrites à nouveau ici à des fins de simplification. Une autre variante possible est illustrée schématiquement sur la figure 7. 3057086 13 L'unité de traitement UT selon cette variante comporte plusieurs unités centrales, ici par exemple deux unités centrales CPU1 et CPU2, deux contrôleurs de mémoire correspondants CM1 et CM2, deux contrôleurs d'interruptions de vecteur correspondants CIV1 et 5 CIV2, et plusieurs périphériques matériels, ici par exemple trois périphériques PM1, PM2, PM3. Tous ces éléments peuvent être sécurisés ou non. Les premiers moyens de génération MG1 sont couplés entre des sorties des contrôleurs de mémoire correspondants MC1 et MC2 et des 10 entrées EPM1, EPM2, EPM3 des trois périphériques matériels PM1 à PM3. Chaque contrôleur de mémoire CM1 ou CM2 délivre aux premiers moyens de génération MG1 le signal élémentaire de demande d'autorisation SEDA1, SEDA2 correspondant. Les premiers moyens de 15 génération MG1 sont configurés pour générer en sortie le signal global de demande d'autorisation SGDA et transmettre ce signal global de demande d'autorisation SGDA aux entrées EPM1 à EPM3 des trois périphériques matériels PM1 à PM3. Les premiers moyens de génération MG1 sont configurés pour 20 placer le signal global de demande d'autorisation SGDA qui est à l'état haut lorsque chaque signal élémentaire de demande d'autorisation SEDA1, SEDA2 est à l'état haut, c'est-à-dire lorsque chaque contrôleur de mémoire CM1 ou CM2 envisage de mettre à jour le microcode correspondant. 25 A titre d'exemple, les premiers moyens de génération MG1 comportent ici une porte logique du type ET, référencée PET, qui reçoit les signaux élémentaires de demande d'autorisation SEDA1 et SEDA2 délivrés respectivement par les deux contrôleurs de mémoire CM1 et CM2 et qui délivre en sortie le signal SGDA. 30 Les deuxièmes moyens de génération MG2 sont couplés entre des sorties SPM1 à SPM3 des trois périphériques matériels PM1 à PM3 et des entrées ECM1 et ECM2 des contrôleurs de mémoire CM1 et CM2. 3057086 14 Chaque périphérique matériel PM1 à PM3 délivre aux deuxièmes moyens de génération MG2 le signal élémentaire d'autorisation correspondant SEA1 à SEA3 une fois la condition élémentaire prédéterminée satisfaite. 5 Les deuxièmes moyens de génération MG2 génèrent à leur sortie SMG2, le signal global d'autorisation SGA et délivrent ce signal global d'autorisation SGA aux entrées ECM1 et ECM2 des contrôleurs de mémoire CM1 et CM2. Les deuxièmes moyens de génération MG2 comprennent ici par 10 exemple un premier étage de sélection ES1 comportant trois portes logiques du type OU, référencées POU1 à POU3. La première entrée de la porte OU POUi reçoit le signal élémentaire d'autorisation correspondant SEAi et la deuxième entrée reçoit un signal de sélection 15 correspondant SSi, et un deuxième étage de sélection ES2 comportant simplement une deuxième porte logique PET2 du type ET. Les signaux de sélection correspondant SS1 à SS3 permettent de sélectionner le ou les périphérique(s) matériel(s) à prendre en 20 compte pour la mise à jour des microcodes MC1 et MC2 de l'unité de traitement UT. Dans le cas illustré sur la figure 7, les premier et troisième signaux de sélection SS1 et SS3 sont dans l'état haut et seul le deuxième signal de sélection SS2 est dans l'état bas. Par conséquent, 25 les programmations des périphériques matériels correspondants PM1 et PM3 sont ignorés et n'ont pas d'impact sur la mise à jour des microcodes. En effet même si les signaux d'autorisation élémentaires SEA1 et SEA3 sont à l'état bas donc actifs, les sorties des portes OU correspondantes sont à 1. Par conséquent c'est le signal d'autorisation 30 élémentaire SEA2 qui en fonction de son état 0 ou 1 va faire basculer ou non la sortie de la porte ET PET2 dans l'état 0. En d'autres termes, dans cet exemple, les microcodes MC1 et MC2 sont mis à jour à la réception du deuxième signal élémentaire d'autorisation SEA2 (état bas du signal logique) délivré par le 3057086 15 deuxième périphérique matériel PM2, qui va faire basculer à l'état bas le signal global d'autorisation SGA. Bien entendu, il serait bien possible de sélectionner deux ou plus de deux périphériques matériels pouvant déterminer la mise à jour 5 des microcodes du microcontrôleur MC. La figure 8 illustre une variante simplifiée de l'unité de traitement UT illustrée sur la figure 7. Cette unité de traitement UT illustrée sur la figure 8 comporte seulement une seule unité centrale CPU1 et plusieurs périphériques 10 matériels. Les premiers moyens de génération MG1 sont donc juste formés par une ligne de transmission. Par conséquent, le signal élémentaire de demande d'autorisation SEDA1 délivré par le contrôleur de mémoire CM1 est aussi le signal global de demande d'autorisation SGDA. 15 Le reste de cette unité de traitement UT illustrée de la figure 8 est identique à celle illustré sur la figure 7. Ainsi, selon des modes de mise en oeuvre et de réalisation de l'invention, on obtient une unité de traitement capable d'exécuter à la volée des opérations de périphériques matériels pendant une mise à 20 jour d'un ou plusieurs microcodes, ce qui réduit le « down-time » de l'unité de traitement et maintient de façon transparente la cohérence entre des périphériques matériels et des microcodes de l'unité de traitement. REVENDICATIONS1. Procédé de gestion de la mise à jour d'au moins un microcode (MC1, MC2) stocké dans au moins une mémoire programme (MP1, MP2), et destiné à être exécuté par au moins une unité centrale (CPU1, CPU2) d'une unité de traitement (UT), ladite unité de traitement (UT) comportant un contrôleur de mémoire (CM1, CM2) associé à chaque mémoire programme (MP1, MP2), et au moins un périphérique matériel (PM1, PM2, PM3), le procédé comprenant, en réponse à au moins une demande de mise à jour (DMC1, DMC2) de chaque microcode, une transmission à chaque périphérique matériel (PM1, PM2), d'un signal global de demande d'autorisation (SGDA) obtenu à partir d'un signal élémentaire de demande d'autorisation (SEDA1, SEDA2) généré par chaque contrôleur de mémoire (CM1, CM2) correspondant, une transmission d'un signal global d'autorisation (SGA) obtenu à partir d'au moins un signal élémentaire d'autorisation (SEA1, SEA2, SEA3) généré par l'un au moins des périphériques matériels (PM1, PM2, PM3) en réponse audit signal global de demande d'autorisation (SGDA) et après satisfaction au sein dudit au moins l'un des périphériques matériels d'une condition élémentaire prédéterminée, une mise à jour de chaque microcode (MC1, MC2) par le contrôleur de mémoire (CM1, CM2) correspondant seulement après réception dudit signal global d'autorisation (SGA). 2. Procédé selon la revendication 1, dans lequel la satisfaction de ladite condition élémentaire prédéterminée (CEP) comprend le déclenchement de l'exécution par ledit au moins l'un des périphériques matériels (PM1, PM2 ou PM3) d'au moins une opération à la suite d'une réception par ledit au moins l'un des périphériques (PM1, PM2, PM3) d'une requête d'exécution (RP1, RP2, RP3) de cette opération. 3. Procédé selon la revendication 2, dans lequel la satisfaction de ladite condition élémentaire prédéterminée comprend en outre, 3057086 17 avant le déclenchement de l'exécution de ladite au moins une opération, une précharge d'au moins un registre de contrôle (RC1, RC2 ou RC3) correspondant du périphérique (PM1, PM2 ou PM3) à la suite de la réception de la requête (RP1, RP2, RP3) d'exécution de cette 5 opération, ledit déclenchement étant activé au moment d'un prochain front de déclenchement d'au moins un signal de mise à jour d'évènements (SMAJE) du périphérique (PM1, PM2 ou PM3). 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel la génération du signal élémentaire de 10 demande d'autorisation par l'un au moins des contrôleurs de mémoire (CM1, CM2) est également conditionnée à la réception par ledit l'un au moins des contrôleurs de mémoire d'un signal élémentaire de demande d'interruption (SEDI1, SEDI2) généré, en réponse à une demande externe de mise à jour d'une table d'interruptions (DETI1, 15 DETI2), par un contrôleur de vecteurs d'interruptions (CIV1, CIV2) couplé audit l'un au moins des contrôleurs de mémoire (CM1, CM2). 5. Unité de traitement (UT), comprenant au moins une mémoire programme (MP1, MP2), au moins une unité centrale (CPU1, CPU2) destinée à exécuter 20 au moins un microcode (MC1, MC2) stocké dans ladite au moins une mémoire programme (MP1, MP2), un contrôleur de mémoire (CM1, CM2) associé à chaque mémoire programme (MP1, MP2), chaque contrôleur de mémoire (CM1, CM2) étant configuré pour générer, en réponse à au moins une 25 demande de mise à jour (DMC1, DMC2) du microcode (MC1, MC2) associé, un signal élémentaire de demande d'autorisation (SEDA1, SEDA2), au moins un périphérique matériel (PM1, PM2, PM3), des premiers moyens de génération MG1 configurés pour 30 générer un signal global de demande d'autorisation (SGDA) à partir de chaque signal élémentaire de demande d'autorisation (SEDA1, SEDA2) et pour transmettre à chaque périphérique matériel (PM1, PM2) le signal global de demande d'autorisation (SGDA), 3057086 18 l'un au moins des périphériques matériels (PM1, PM2, PM3) étant configuré pour générer, en réponse audit signal global de demande d'autorisation (SGDA) et après satisfaction d'une condition élémentaire prédéterminée au sein dudit l'un au moins des 5 périphériques matériels, un signal élémentaire d'autorisation (SEA1, SEA2, SEA3), des deuxièmes moyens de génération (MG2) configurés pour générer un signal global d'autorisation (SGA) à partir de l'un au moins des signaux élémentaire d'autorisation (SEA1, SEA2, SEA3) et 10 transmettre à chaque contrôleur de mémoire (CM1, CM2) le signal global d'autorisation (SGA), chaque contrôleur de mémoire (CM1, CM2) étant en outre configuré pour mettre à jour le microcode (MC1, MC2) correspondant seulement après réception dudit signal global d'autorisation (SGA). 15 6. Unité de traitement selon la revendication 5, dans laquelle ledit l'un au moins des périphériques (PM1, PM2 ou PM3) est configuré pour déclencher l'exécution d'au moins une opération après avoir reçu une requête d'exécution (RP1, RP2, RP3) de cette opération de façon à satisfaire ladite condition élémentaire prédéterminée au 20 sein de ce périphérique. 7. Unité de traitement (UT) selon la revendication 6, dans laquelle ledit l'un au moins des périphériques (PM1, PM2 ou PM3) est en outre configuré pour pré-charger, avant de déclencher l'exécution de ladite au moins une opération, au moins un registre de contrôle 25 (RC1, RC2 ou RC3) de ce périphérique (PM1, PM2 ou PM3) à la suite de la réception de la requête d'exécution (RP1, RP2, RP3) de cette opération, et pour déclencher l'exécution de ladite au moins une opération à l'occurrence du prochain front de déclenchement d'au moins un signal de mise à jour d'évènements (SMAJE) du périphérique 30 (PM1, PM2 ou PM3). 8. Unité de traitement (UT) selon l'une quelconque des revendications 5 à 7, comprenant en outre un contrôleur d'interruptions (CIV1, CIV2) associé à chaque contrôleur de mémoire (CM1, CM2) et configuré pour transmettre, en réponse à une demande 3057086 19 externe de mise à jour d'une table d'interruptions (DETI1, DETI2), un signal élémentaire de demande d'interruption (SEDI1, SEDI2) à au contrôleur de mémoire (CM1, CM2) associé, ledit contrôleur de mémoire associé (CM1, CM2) étant configuré pour générer le signal 5 élémentaire de demande d'autorisation (SEDA1, SEDA2) en réponse à la demande de mise à jour (DMC1, DMC2) du microcode (MC1, MC2) associé et en réponse au signal élémentaire de demande d'interruption (SEDI1, SEDI2) correspondant. 9. Unité de traitement (UT) selon l'une des revendications 5 à 10 8, dans lequel ledit au moins un contrôleur de mémoire (CM1, CM2) et ledit au moins un périphérique matériel (PM1, PM2) sont sécurisés, et le signal global de demande d'autorisation (SGDA) et le signal global d'autorisation (SGA) sont également sécurisés. 10. Système électronique (SYS) comprenant au moins une unité 15 de traitement (UT) selon l'une quelconque des revendications 5 à 9. 11. Appareil électronique (AE) comprenant au moins un système (SYS) selon la revendication 10.