Brevet FR3059148A1 — publié le 20180525

REALISATION D'ELEMENTS D'INTERCONNEXIONS AUTO-ALIGNES POUR CIRCUIT INTEGRE 3D DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR La présente demande concerne le domaine des circuits intégrés dotés de composants répartis sur plusieurs niveaux, en particulier des transistors. De tels dispositifs sont généralement qualifiés de circuits intégrés en 3 dimensions ou « 3D ». D'une manière générale, dans le domaine des circuits intégrés, on cherche continuellement à augmenter la densité de transistors. Pour cela, une solution consiste à répartir les transistors sur plusieurs niveaux de couches semi-conductrices superposées. De tels circuits comportent ainsi typiquement au moins deux couches semi-conductrices superposées et séparées entre elles par une couche isolante. La réalisation du ou des étages de niveau supérieur peut impliquer des contraintes en termes de budget thermique. Dans certains cas, on cherche par exemple à limiter le budget thermique à 500°C. Une des raisons de cette limitation provient des éléments d'interconnexion inter-niveaux. Ces éléments sont généralement à base de métal tel que du W et peuvent avoir des propriétés de conduction électrique affectées lorsqu'ils sont soumis à des températures trop importantes. Dans le même temps, certaines étapes de réalisation du ou des niveaux supérieurs telles que par exemple l'activation des dopants entrainent parfois des 2 0 conditions de température élevées. Le recuit laser est une solution possible pour permettre de réaliser de tels recuits sans utiliser un budget thermique trop important. Toutefois, un phénomène de diffusion thermique dû au laser peut survenir dans le ou les étages inférieurs d'un circuit 3D en cours de réalisation. Il se pose le problème de trouver un nouveau procédé pour circuit intégré 25 3D amélioré vis-à-vis d'inconvénients énoncés ci-dessus. 3059148 2 EXPOSÉ DE L'INVENTION Un mode de réalisation de la présente invention prévoit un procédé de réalisation de transistors pour un circuit intégré doté de plusieurs niveaux superposés de transistors comprenant : 5 a) former sur un niveau donné doté d'un ou plusieurs transistors réalisés au moins partiellement dans une première couche semi-conductrice : un empilement comprenant au moins une première région d'une deuxième couche semi-conductrice adaptée pour accueillir un canal d'un transistor de type N et au moins une deuxième région de la deuxième couche semi-conductrice adaptée pour accueillir un canal d'un transistor 10 de type P d'un niveau supérieur au niveau donné, l'empilement comprenant en outre une couche continue en matériau conducteur ou semi-conducteur dopé et appelée de plan de masse, ainsi qu'une couche isolante entre la couche de plan de masse et la deuxième couche semi-conductrice, puis b) exposer à un laser une ou plusieurs zones du circuit de sorte à effectuer 15 au moins un recuit thermique, les zones exposées étant situées du côté d'une face supérieure de la couche continue de plan de masse, la couche continue de plan de masse étant configurée de sorte à protéger du laser une partie du circuit située du côté d'une face inférieure de la couche continue de plan de masse, puis c) effectuer une découpe de la couche continue de plan de masse en au moins une première portion et au moins une deuxième portion disjointe de la première portion, la première portion étant configurée pour permettre de polariser la première région, la deuxième portion étant configurée pour permettre de polariser la deuxième région. La couche de plan de masse permet de jouer le rôle d'écran de protection lors de l'exposition au laser et empêcher un échauffement trop important du ou des niveaux inférieur(s) au niveau donné. La découpe de la couche de plan de masse en au moins une première portion et au moins une deuxième portion permet de mettre en oeuvre des polarisations indépendantes et différentes. Par exemple, la première portion peut être prévue pour 3059148 3 permettre de moduler la tension de seuil de transistors de type N tandis que la deuxième portion peut être configurée pour permettre de moduler la tension de seuil de transistors de type P. Le fait de réaliser la découpe de la couche de plan de masse après 5 l'exposition au laser permet de conserver lors de cet étape un écran de protection continu sur l'ensemble du ou des niveaux inférieur et d'avoir ainsi une protection améliorée de ce ou ces niveau(x) inférieur afin de pouvoir davantage limiter leur échauffement. L'exposition au laser peut être réalisée en particulier pour mettre en oeuvre une activation dopants de la deuxième couche semi-conductrice et/ou de blocs 10 semi-conducteurs formés sur la deuxième couche semi-conductrice. Avantageusement la couche continue de plan de masse est à base de matériau semi-conducteur dopé, la première portion étant dopée N, la deuxième portion étant dopée P. La formation de l'empilement peut comprendre une gravure de la 15 deuxième couche semi-conductrice de sorte à former des ilots aptes à réaliser des zones actives de transistors. Dans ce cas, la couche de plan de masse n'est pas gravée ou tout au moins est conservée continue à l'issue de cette gravure afin de recouvrir au mieux le ou les niveaux inférieur(s) et lui permettre de jouer le rôle d'écran. Selon une possibilité de mise en oeuvre, on peut former des grilles 2 0 définitives pour les transistors du niveau donné, après avoir réalisé la découpe de la couche de plan de masse. Dans ce cas, le procédé peut avantageusement comprendre préalablement à la découpe de la couche continue de plan de masse, la formation d'une première grille sacrificielle et d'une deuxième grille sacrificielle et d'un élément de liaison 25 sacrificiel entre la première grille sacrificielle et la deuxième grille sacrificielle, puis réaliser la découpe de la couche continue de plan de masse en formant une tranchée entre la première grille sacrificielle et la deuxième grille sacrificielle, la tranchée traversant l'élément de liaison sacrificiel et la couche continue de plan de masse de sorte à séparer la première portion et la deuxième portion, - boucher la tranchée à l'aide d'au moins un matériau isolant, 3059148 4 - retrait des grilles sacrificielles et leur remplacement respectivement par une première grille de remplacement, une deuxième grille de remplacement, et un élément de connexion reliant la première grille de remplacement et la deuxième grille de remplacement. 5 Selon un possibilité de mise en oeuvre du procédé le bouchage de la tranchée comprend le dépôt d'une couche d'un premier matériau isolant tapissant la tranchée et recouvrant la première grille sacrificielle et la deuxième grille sacrificielle puis d'une couche d'un deuxième matériau isolant sur le premier matériau isolant, de sorte à réaliser ledit bouchage puis, préalablement au retrait des grilles sacrificielles : 10 - planarisation de la couche du deuxième matériau isolant de sorte à retirer le deuxième matériau isolant en regard de la première grille sacrificielle et de la deuxième grille sacrificielle, - formation de trous dans la couche du premier matériau isolant, les trous dévoilant la première grille sacrificielle et la deuxième grille sacrificielle. 15 La tranchée peut comporter une région principale de largeur A2 supérieure à la largeur L des grilles sacrificielles et une région rétrécie de largeur Al L + 6 avec 6 un espacement de sécurité déterminé. Cet espacement 6 peut être prévu par exemple de l'ordre de 5 nm. La région rétrécie 141 s'étend par ailleurs sur une longueur (mesurée dans une direction parallèle au vecteur x) qui est sensiblement égale à L (i.e. la dimension critique ou longueur de grille). 5 Ensuite, on effectue des étapes telles que décrites précédemment en liaison avec les figures 4 à 10, et en particulier de découpe des ilots formant des zones actives de transistors, de réalisation des grilles sacrificielles, de formation de régions de source et de drain dopées. Puis, on réalise le recuit d'activation à l'aide d'un laser. Comme dans 10 l'exemple précédent, on se sert de la couche 40 de plan de masse non gravée et continue comme moyen de protection permettant de limiter l'échauffement du niveau inférieur N1 lors du traitement laser. On effectue ensuite un dépôt de matériau isolant 151 de protection, par exemple en nitrure de silicium. 15 Puis, on forme la tranchée 61 permettant de séparer les portions 40a, 40b de la couche de plan de masse. La tranchée 61 réalisée cette fois a un agencement particulier qui suit le même dessin que celui de la zone 140' décrite précédemment en liaison avec la figure 18. La tranchée 61 comporte ainsi dans cet exemple une région rétrécie 161 de largeur Al par rapport à une région 162 plus large de largeur A2 (figures 20 19A-19B donnant respectivement une vue en coupe suivant l'axe AA' et une vue de dessus). La partie rétrécie 161 de la tranchée 61 correspond à un espace formé entre les grilles sacrificielles 45a, 45b lors de la réalisation de la tranchée 61. On dépose ensuite un matériau isolant 172 tel que par exemple du Si02 permettant de combler la tranchée 61 (figure 20, donnant respectivement une vue en 25 coupe suivant l'axe BB'). On réalise ensuite une planarisation CMP, de sorte à retirer une zone de matériau isolant 151 et à dévoiler les grilles sacrificielles 45a, 45b. On grave ensuite le Si02 pour obtenir une continuité entre les 2 grilles finales, puis on vient retirer les grilles sacrificielles. 3059148 15 Puis, on effectue un retrait des grilles sacrificielles 45a, 45b (figure 21 donnant une vue en coupe suivant l'axe BB'). La gravure des grilles sacrificielles 45a, 45b laisse place à des trous, que l'on remplit ensuite par un matériau conducteur 80 afin de former des grilles 85a, 85b, 85c, 5 85d de remplacement (figures 22A, 22B, 22C donnant respectivement une vue en coupe suivant l'axe AA', une vue de dessus, et une vue en coupe suivant l'axe BB'). Pour permettre de ne pas conserver de matériau conducteur 80 dans des régions situées en regard des ilots et situées de part et d'autre des espaceurs, on peut prévoir des règles de dessins particulières. La largeur d2 des ilots semi-conducteurs et une 10 distance d1 entre un bord d'un ilot parallèle à un flanc latéral de la grille et ce même flanc latéral peuvent être prévus en fonction de la largeur L de la grille de remplacement tels que : di> L + Ô et d2> L + S. Selon un autre exemple de procédé suivant l'invention, on réalise la séparation des portions 40a, 40b du plan de masse après avoir formé les grilles de 15 remplacement. Pour cet autre exemple, on effectue tout d'abord des étapes telles que décrites précédemment en liaison avec les figures 1 à 10, et en particulier de formation d'un empilement comprenant la couche de plan de masse et la deuxième couche semiconductrice et des couches isolantes dont une couche isolante intercalée entre la couche 20 de plan de masse et la deuxième couche semi-conductrice. On effectue ensuite la découpe des ilots pour définir les régions actives de transistors, de réalisation des grilles sacrificielles, de formation de régions de source et de drain dopées. Puis, on effectue le recuit d'activation à l'aide d'un laser. Comme dans les exemples précédents, on se sert lors de ce recuit de la couche 40 de plan de masse non 25 gravée et continue comme moyen de protection permettant de limiter l'échauffement du niveau inférieur N1 lors du traitement laser permettant d'effectuer le recuit thermique. On peut ensuite effectuer la siliciuration des régions de source et de drain. Puis, on forme un masque isolant par dépôt d'une couche de matériau 30 isolant 251, par exemple de l'oxyde de silicium (figure 23 donnant une vue en coupe suivant 3059148 16 l'axe AA'). On effectue ensuite une planarisation CMP de sorte à retirer une épaisseur de cette couche de matériau isolant 251 et dévoiler la couche de masque dur 46 recouvrant les grilles sacrificielles 45a, 45b. Puis, on forme des trous 75 dévoilant les grilles sacrificielles. 5 On effectue ensuite une gravure du matériau 44 de grille sacrificiel (figure 24 donnant une vue en coupe suivant l'axe AA'). On retire ensuite le matériau sacrificiel 44. Dans le cas où le matériau sacrificiel 44 est à base de polySi, ce retrait peut être réalisé par exemple à l'aide d'une gravure isotrope par exemple à base de SF6 ou de HCI. 10 On remplace ensuite le matériau 44 de grille sacrificiel par un autre matériau conducteur 80, déposé de sorte à combler les trous et emplacements vidés de matériau de grille sacrificiel (figure 25 donnant une vue en coupe suivant l'axe AA'). On réalise ensuite un polissage CMP pour planariser ce matériau. On effectue ensuite un retrait de la couche de matériau isolant 251 et de 15 la couche d'encapsulation 43 entourant les ilots 42a, 42c. Ce retrait peut être sélectif vis-à- vis du matériau de la couche isolante 41 sur laquelle reposent ces ilots 42a, 42c. Par exemple lorsque la couche isolante 41 est un oxyde thermique, tandis que le matériau isolant 251 et le matériau de la couche d'encapsulation sont à base d'un diélectrique de type low-k, le retrait sélectif peut être réalisé par gravure humide. A l'issue 20 de cette gravure sélective on conserve des zones 41a et 41c de la couche isolante 41 respectivement sous les ilots 42a, 42c (figure 26 donnant une vue en coupe suivant l'axe AA'). Puis, on réalise une couche d'encapsulation 253 de remplacement sur la couche de plan de masse 40. La couche d'encapsulation 253, s'étend autour des ilots 42a, 25 42b semi-conducteurs et notamment sous un élément de connexion 85' reliant une grille 85b d'un transistor de type P et une grille 85a d'un transistor de type N. La couche d'encapsulation est dans cet exemple de réalisation à base d'un dérivé de silsesquioxane RSiO3/2, tel que du HSQ (Hydrogen silsesquioxane) (figure 27 donnant une vue en coupe suivant l'axe BB'). Une couche d'encapsulation à base d'un tel matériau comporte peu de 3059148 17 relief. L'emploi d'un tel matériau pour former la couche d'encapsulation 253 permet notamment d'éviter de devoir effectuer une étape de planarisation CMP. On expose ensuite à un faisceau laser ou à un faisceau d'électrons suivant le motif de coupe du plan de masse une partie de la couche d'encapsulation 253 à base de 5 HSQ qui est disposée sous l'élément de connexion 85'. Cette partie s'étend jusqu'au plan de masse 40. On retire ensuite sélectivement la partie exposée de la couche 253 de HSQ de manière à former une tranchée 261 dévoilant la couche 40 continue de plan de masse. Une découpe de la couche continue de plan de masse est ensuite effectuée en prolongeant la tranchée 261 (figure 28A donnant une vue en coupe suivant 10 l'axe BB', figure 28B donnant une vue de dessus). Lorsque la couche 40 de plan de masse est en polysilicium, une gravure sélective à l'aide de HBr ou de HCI peut être ensuite réalisée. Ensuite, un dépôt de matériau isolant tel que du Si02 peut être réalisé pour combler des trous de la structure. Une planarisation de ce matériau isolant peut être 15 ensuite mise en oeuvre. La suite du procédé peut être réalisée d'une manière telle que décrite précédemment en liaison avec les figures 17A-17B. L'un ou l'autre des exemples de réalisation particuliers qui viennent d'être décrits concernent la mise en oeuvre d'un circuit 3D doté d'un premier niveau de transistors et d'un deuxième niveau de transistors mais peut s'appliquer également à la 20 mise en oeuvre d'un circuit 3D comportant plus de deux niveaux. De même, dans le cas où le circuit 3D comporte plus de deux niveaux de transistors, la couche de plan de masse servant de protection lors d'une ou plusieurs étapes de traitement laser peut être prévue dans un niveau supérieur au deuxième niveau. REVENDICATIONS1. Procédé de réalisation de transistors pour un circuit intégré doté de plusieurs niveaux (N1, N2) superposés de transistors comprenant : a) former sur un niveau donné (N1) doté d'un ou plusieurs transistors réalisés au moins partiellement dans une première couche semi-conductrice (11) : un empilement comprenant au moins une première région d'une deuxième zone semiconductrice adaptée pour accueillir un canal d'un transistor (T21) de type N et au moins une deuxième région de la deuxième zone semi-conductrice adaptée pour accueillir un canal d'un transistor (T22) de type P d'un niveau supérieur (N2) au niveau donné, l'empilement comprenant en outre une couche (40) continue en matériau conducteur ou semiconducteur dopé et appelée de plan de masse, ainsi qu'une couche isolante (41) entre la couche (40) de plan de masse et la deuxième couche semi-conductrice (44), puis b) exposer à un laser (L) une ou plusieurs zones du circuit de sorte à effectuer au moins un recuit thermique, les zones exposées étant situées du côté d'une face supérieure de la couche continue (40) de plan de masse, la couche continue (40) de plan de masse étant configurée de sorte à protéger du laser une partie du circuit située du côté d'une face inférieure de la couche continue (40) de plan de masse, puis c) effectuer une découpe de la couche continue (40) de plan de masse en au moins une première portion (40a) et au moins une deuxième portion disjointe de la première portion, la première portion étant configurée pour permettre de polariser la première région, la deuxième portion étant configurée pour permettre de polariser la deuxième région. 2. Procédé selon la revendication 1, dans lequel l'exposition au laser est adaptée pour effectuer une activation de zones dopées de la deuxième couche semiconductrice (40) et/ou de blocs semi-conducteurs (51, 52) formés sur la deuxième couche semi-conductrice. 3059148 19 3. Procédé selon l'une des revendications 1 ou 2, dans lequel la couche continue (40) de plan de masse est à base de matériau semi-conducteur dopé, la première portion (44a) étant dopée P, la deuxième portion (44b) étant dopée N. 5 4. Procédé selon l'une des revendications 1 à 3, dans lequel la formation de l'empilement comprend la gravure de la deuxième couche semi-conductrice (42) de sorte à former des ilots (42a, 42b, 42c, 42d) aptes à réaliser des zones actives de transistors, la couche (40) de plan de masse étant conservée continue à l'issue de cette gravure. 10 5. Procédé selon l'une des revendications 1 à 4, comprenant préalablement à la découpe de la couche (40) continue de plan de masse la formation d'une première grille sacrificielle (45a) et une deuxième grille sacrificielle (45b) et un élément de liaison sacrificiel (45') entre la première grille sacrificielle et la deuxième grille sacrificielle, 15 puis - réaliser la découpe de la couche continue (40) de plan de masse en formant une tranchée (61) entre la première grille sacrificielle et la deuxième grille sacrificielle, la tranchée traversant l'élément de liaison sacrificiel (45') et la couche continue de plan de masse de sorte à séparer la première portion (40a) et la deuxième portion (40b), 20 - boucher la tranchée (61) à l'aide d'au moins un matériau isolant (71, 72), - retrait des grilles sacrificielles (45a, 45b) et leur remplacement respectivement par une première grille (85a) de remplacement, une deuxième grille (85b) de remplacement, et un élément de connexion (85') reliant la première grille de remplacement et la deuxième grille de remplacement. 25 6. Procédé selon la revendication 5, dans lequel le bouchage de la tranchée (61) comprend des étapes de : - dépôt d'une couche d'un premier matériau isolant (71) tapissant la tranchée et recouvrant la première grille sacrificielle et la deuxième grille sacrificielle puis 3059148 20 d'une couche d'un deuxième matériau isolant (72) sur le premier matériau isolant (71), de sorte à réaliser ledit bouchage, le procédé comprenant en outre, préalablement au retrait des grilles sacrificielles (45a, 45b) : 5 - planarisation de la couche du deuxième matériau isolant (72) de sorte à retirer le deuxième matériau isolant (72) en regard de la première grille sacrificielle (45a) et de la deuxième grille sacrificielle (45b), - formation de trous (75) dans la couche du premier matériau isolant (71), les trous (75) dévoilant la première grille sacrificielle (45a) et la deuxième grille sacrificielle 10 (45b). 7. Procédé selon la revendication 5, dans lequel la tranchée (61) comporte une région principale (162) de largeur A2 supérieure à la largeur L des grilles sacrificielles (45a, 45b) et une région rétrécie (162) de largeur Al 8. Procédé selon l'une des revendications 1 à 4, dans lequel la formation de l'empilement comprend la gravure de la deuxième couche semi-conductrice 20 (42) de sorte à former des ilots (42a, 42b, 42c, 42d) aptes à réaliser des zones actives de transistors, le procédé comprenant préalablement la découpe de la couche (40) continue de plan de masse : - formation d'une première grille sacrificielle (45a) et une deuxième grille sacrificielle (45b) et un élément de liaison sacrificiel (45'), les ilots et grilles sacrificielles 25 étant entourées d'une première couche d'encapsulation (43), - retrait des grilles sacrificielles et leur remplacement respectivement par une première grille (85a) de remplacement, une deuxième grille (85b) de remplacement, et un élément de connexion (85') reliant la première grille de remplacement et la deuxième grille de remplacement, puis 3059148 21 - retrait de la première couche d'encapsulation (43) et remplacement par une deuxième couche d'encapsulation (253) à base d'un dérivé de silsesquioxane RSiO3/2 la deuxième couche d'encapsulation (253) s'étendant autour des ilots (42a, 42b) et sous l'élément de connexion (85') reliant une grille 85b d'un transistor de type P et une grille 5 85a d'un transistor de type N, - exposer un bloc de la deuxième couche d'encapsulation (253) s'étendant entre l'élément de connexion (85') et la couche de plan de masse à un faisceau laser ou d'électrons, - retirer ce bloc de sorte à former une tranchée (261) entre la première 10 grille de remplacement et la deuxième grille de remplacement, la tranchée traversant l'élément de connexion et la couche continue de plan de masse, la découpe de la couche continue (40) de plan de masse en une première portion (40a) et au moins une deuxième portion disjointe de la première portion, étant effectuée par gravure dans le prolongement de la tranchée (261). 15 9. Procédé selon l'une des revendications 1 à 8, dans lequel l'exposition est réalisé à l'aide d'un laser UV avec des impulsions courtes entre 40 ns et 160 ns.