Brevet FR3056365A1 — publié le 20180323

Procédé de gestion du fonctionnement d'un circuit de bascule synchrone de rétention de faible complexité, et circuit correspondant Des modes de mise en oeuvre et de réalisation de l'invention concernent les circuits logiques séquentiels, plus particulièrement les circuits de bascule synchrone de rétention, communément connus par l'homme du métier sous la désignation anglo-saxonne « Retention Flip Flop », c'est-à-dire configurés pour être capables de conserver, lorsque une majeure partie desdits circuits de bascule synchrone de rétention sont mis hors tension, des données stockées en utilisant une petite partie desdits circuits adaptés à être alimentés de façon permanente. Avec notamment une dimension de transistors continuellement en baisse dans les circuits intégrés grâce à l'avancement des technologies telles que la technologie CMOS SOI sous la barre de 100 nm, la consommation de puissance liée à des courants de fuite statiques devient de plus en plus significative au vu de la consommation globale des circuits intégrés. Plusieurs techniques telles que la commutation de source d'alimentation et l'utilisation de transistors ayant plusieurs tensions de seuil, communément connus par l'homme du métier sous l'acronyme anglo-saxon « MTCMOS » («Multi-threshold CMOS ») sont adoptés de façon à réduire la consommation liée à des courants de fuite statiques. Toutefois, ces techniques ne pourraient pas conserver de données par exemple pendant une coupure de sources d'alimentation des circuits intégrés. Dans ces circonstances, les circuits de bascule synchrone de rétention sont généralement utilisés afin de non seulement diminuer la consommation de courants de fuite statiques, mais aussi éviter la perte de données stockées. 3056365 2 Classiquement, un tel circuit de bascule synchrone de rétention utilise, pendant une phase de restitution (« Restore » en anglais) de données à l'issu d'une phase de rétention de données, deux étages de stockage, par exemple deux étages de verrou (« latch » en anglais), 5 fonctionnant alternativement et successivement dans un des deux états (bas/haut) d'un ou de plusieurs signaux d'horloge. Cependant, une solution avec deux étages de stockage nécessite généralement un cheminement très complexe pour le ou les signaux d'horloge ainsi que pour des signaux de commande associés. Elle 10 nécessite parfois un cheminement additionnel via des niveaux de métal supérieurs des circuits intégrés, ce qui multiplie la complexité de la conception de ce type de circuits de bascule synchrone. Ainsi, selon un mode de réalisation, il est proposé d'offrir une solution technique à faible complexité et à faible surface de silicium 15 pour faciliter la conception de circuits de bascule synchrone de rétention, notamment en ce qui concerne le routage des signaux d'horloge et de commande. Selon un aspect, il est proposé un procédé de gestion du fonctionnement d'un circuit de bascule synchrone de rétention 20 comprenant un premier module adapté à être alimenté par une source d'alimentation interruptible, c'est-à-dire adaptée à être interrompue, et comportant un premier étage de verrou et un deuxième étage de verrou, et un deuxième module adapté à être alimenté par une source d'alimentation permanente. Le procédé comporte 25 un stockage d'au moins une donnée dans les premier et deuxième étages de verrou en présence de ladite source d'alimentation interruptible, une délivrance de ladite au moins une donnée au deuxième module avant une coupure, ou interruption, de la source d'alimentation 30 interruptible, une rétention de ladite au moins une donnée dans le deuxième module pendant ladite coupure, et une restitution de ladite au moins une donnée dans le premier module à l'issue de la coupure. 3056365 3 La restitution de ladite au moins une donnée est effectuée via un seul des deux étages de verrou et est commandée par un premier signal de commande et un signal d'horloge interne lui-même commandé par le premier signal de commande. Le signal d'horloge 5 interne reste constant pendant la restitution. Le fait d'utiliser un cheminement de la donnée lors de la restitution via un seul des deux étages de verrou, en combinaison avec une commande du signal d'horloge interne par le premier signal de commande permet de simplifier le routage du premier signal de 10 commande et du signal d'horloge interne ce qui diminue le nombre de niveaux de métal utilisé. Un tel procédé de gestion du fonctionnement de bascule synchrone de conversation permet également avantageusement d'être sûr d'emprunter le cheminement via un seul étage de verrou pendant la 15 phase de restitution de données, grâce à l'état figé (constant) du signal d'horloge interne pendant cette phase de restitution. Selon un autre aspect, il est proposé un circuit de bascule synchrone de rétention. Ce circuit comprend un premier module adapté à être alimenté par une source 20 d'alimentation interruptible et un deuxième module adapté à être alimenté par une source d'alimentation permanente. Le premier module comporte des premiers moyens de commande configurés pour délivrer un premier signal de commande, 25 un étage d'horloge configuré pour générer un signal d'horloge interne à partir du premier signal de commande, un premier étage de verrou et un deuxième étage de verrou configurés pour stocker au moins une donnée en présence de ladite source d'alimentation interruptible, 30 des moyens de transmission adaptés à être commandés configurés pour délivrer ladite au moins une donnée au deuxième module avant une coupure de ladite source d'alimentation interruptible, le deuxième module étant configuré pour conserver ladite au moins une donnée pendant ladite coupure, et 3056365 4 des moyens de restitution adaptés à être commandés par le premier signal de commande et par le signal d'horloge interne et configurés pour permettre une restitution de ladite au moins une donnée via un seul des deux étages de verrou. 5 L'étage d'horloge est configuré pour maintenir le signal d'horloge interne constant pendant ladite restitution. Selon un mode de réalisation, le premier module comprend un premier étage de transmission adapté à être commandé par le signal d'horloge interne et couplant le deuxième étage de verrou au premier 10 étage de verrou. Les moyens de transmission comportent un deuxième étage de transmission couplé entre le deuxième étage de verrou et le deuxième module. Les moyens de restitution comportent le premier étage de 15 transmission et un troisième étage de transmission adapté à être commandé par le premier signal de commande, couplé entre le premier étage de verrou et le deuxième module. Le premier étage de transmission peut être adapté à être commandé par le signal d'horloge interne et peut être configuré pour 20 être dans un état passant uniquement lorsque le signal d'horloge interne possède une première valeur. Le deuxième étage de verrou peut être adapté à être commandé par le signal d'horloge interne et peut être configuré pour stocker ladite au moins une donnée uniquement lorsque le signal d'horloge 25 interne possède une deuxième valeur, complémentaire de la première valeur. A titre d'exemple non limitatif, le premier étage de verrou peut comporter un premier inverseur à trois états adapté à être commandé par le signal d'horloge interne et le premier signal de commande. 30 Le deuxième module peut comporter des deuxièmes moyens de commande configurés pour délivrer un deuxième signal de commande. Le deuxième étage de transmission peut comporter un deuxième inverseur à trois états adapté à être commandé par le deuxième signal de commande. 3056365 5 Le troisième étage de transmission peut comporter un troisième inverseur à trois états adapté à être commandé par le premier signal de commande. Selon un autre mode de réalisation, le deuxième module 5 comprend un troisième étage de verrou couplé au premier module, adapté à être commandé par le deuxième signal de commande et configuré pour conserver ladite au moins une donnée. Le troisième étage de verrou peut par exemple comporter un quatrième inverseur à trois états adapté à être commandé par le 10 deuxième signal de commande. Selon un autre mode de réalisation, le deuxième module et le deuxième étage de transmission peuvent comporter des transistors du type à tension de seuil ultra élevée de façon à diminuer la consommation liée à des courants de fuite. 15 Un transistor du type à tension de seuil ultra élevée comporte généralement un taux de dopage élevé dans la région de canal/substrat de façon à obtenir un courant de fuite ultra faible lorsque ce transistor est dans l'état bloqué. La tension de seuil d'un tel transistor peut varier en fonction de la technologie utilisée, par exemple dans une 20 technologie 40nm, la tension de seuil d'un tel transistor peut varier entre 0,4 et 0,5 V. Selon un autre aspect, il est proposé un système comportant au moins un circuit tel que défini ci-avant. Selon encore un autre aspect, il est proposé un appareil 25 électronique tel qu'un téléphone portable cellulaire, une tablette, ou un ordinateur portable, comprenant au moins un système tel que défini ci-dessus. D'autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de mise 30 en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 3 illustrent schématiquement des modes de mise en oeuvre et de réalisation de l'invention. 3056365 6 La figure 1 illustre schématiquement un appareil électronique AE, par exemple un téléphone portable cellulaire, comprenant un système de traitement SYS, ici par exemple un système de registres à décalage, comportant lui-même un circuit de bascule synchrone tel 5 qu'un circuit de bascule synchrone dit de « rétention » CBSR (« Retention Flip-Flop Circuit » en anglais). Le circuit de bascule synchrone de rétention CBSR comprend un premier module M1 adapté à être alimenté par une source d' alimentation interruptible SAI, c'est-à-dire une source 10 d'alimentation pouvant être interrompue, et un deuxième module M2 adapté à être alimenté par une source d'alimentation permanente SAP. Fonctionnellement, le circuit de bascule synchrone CBSR est configuré pour stocker dans le premier module M1 au moins une donnée que 15 l'on veut conserver, délivrer ladite au moins une donnée vers le deuxième module M2 toujours adapté à être alimenté avant une coupure de la source d'alimentation interruptible SAI de façon à réduire la consommation globale du circuit CBSR, 20 conserver ladite au moins une donnée dans le deuxième module M2 pendant ladite coupure de la source d'alimentation interruptible SAI, et renvoyer au premier module M1 ladite au moins une donnée et restituer ladite au moins une donnée dans le premier module M1 à 25 l'issu de la coupure de la source d'alimentation interruptible SAI, c'est-à-dire lors du rétablissement de la source d'alimentation interruptible SAI. On se réfère maintenant à la figure 2 pour illustrer schématiquement un exemple de structure d'un circuit de bascule 30 synchrone de rétention selon l'invention. A des fins de simplification, l'exemple illustré est un circuit de bascule synchrone de 1 bit. Comme illustré déjà sur la figure 1, le circuit de bascule synchrone de rétention CBSR comprend un premier module M1 et un deuxième module M2 adaptés à être alimentés respectivement par une 3056365 7 source d'alimentation interruptible SAI et une source d'alimentation permanente SAP. Le premier module M1 comprend un étage d'entrée EE comportant ici par exemple une bascule synchrone de balayage BAB 5 (« scan flip flop » en anglais) destinée à recevoir sur ses trois entrées un signal de donnée SD, un signal de test ST, et un signal de commande de test SCT. La bascule BAB est cadencée par un signal d'horloge interne 10 SHI et un signal d'horloge interne complémentaire SHIC. Lorsque le signal d'horloge interne SHI est dans l'état bas, la bascule synchrone de balayage BAB délivre à sa sortie SBAB une donnée D du signal de donnée SD ou du signal de test ST en fonction du signal de commande de test SCT. 15 Plus précisément, si le signal de commande de test SCT est dans l'état haut, le signal de test ST est sélectionné. Sinon, le signal de donnée SD est délivré à la sortie SBAB de la bascule synchrone de balayage BAB. Lorsque le signal d'horloge interne SHI est dans son état haut, 20 aucun signal n'est délivré par la bascule synchrone de balayage BAB. Le premier module M1 comporte également un premier étage de stockage, ici un premier étage de verrou EV1, et un premier étage de transmission ET1, couplés en série entre la sortie SBAB de la bascule synchrone de balayage BAB et un premier noeud de sortie NS1 du 25 premier module Ml. Le premier étage de verrou EV1 comprend un premier verrou (« latch » en anglais) comportant une porte logique du type NON-OU (« NOR » en anglais) PNOU et un premier inverseur à trois états ITE1 couplé tête-bêche avec la porte logique PNOU, entre la sortie SBAB de 30 la bascule synchrone de balayage BAB et la sortie du premier étage de verrou SEV1. La porte logique NON-OU PNOU comporte une première entrée couplée à la sortie SBAB de la bascule synchrone de balayage BAB, 3056365 8 une deuxième entrée destinée à recevoir un signal de réinitialisation complémentaire SRC, et une sortie couplée à la sortie SEV1 du premier étage de verrou EV1. 5 Le signal de réinitialisation complémentaire SRC est configuré pour réinitialiser l'état du premier étage de verrou EV1 et est mis par défaut dans son état bas de façon à permettre à la porte logique NON-OU PNOU de fonctionner comme un inverseur conventionnel. Lorsque le signal de réinitialisation complémentaire SRC est 10 mis dans l'état haut, le premier étage de verrou EV1 se réinitialise et délivre à sa sortie SEV1 une valeur logique basse (« 0 »). Le premier inverseur à trois états ITE1 est simultanément adapté à être commandé par le signal d'horloge interne SHI, le signal d'horloge interne complémentaire SHIC, un premier signal de 15 commande SC1 et un premier signal de commande complémentaire SCC1. Le premier inverseur à trois états ITE1 fonctionne comme un inverseur conventionnel uniquement lorsque le signal d'horloge interne SHI et le premier signal de commande SC1 sont dans l'état 20 haut (le signal d'horloge interne complémentaire SHIC et le premier signal de commande complémentaire SCC1 étant alors dans l'état bas). Dans tous les autres cas, le premier inverseur à trois états ITE1 est dans un état de haute impédance et le premier étage de verrou EV1 devient simplement un inverseur si le signal de réinitialisation 25 complémentaire SRC est dans l'état bas. Le premier étage de transmission ET1 comporte un premier inverseur INV1 et une première paire de transistors de transmission TT1 couplés en série entre la sortie SEV1 du premier étage de verrou EV1 et le premier noeud de sortie NS1 du premier module Ml. 30 La première paire des transistors de transmission TT1 comporte un premier transistor PMOS TP1 et un premier transistor NMOS TN1 couplés en parallèle et adaptés à être commandés respectivement par le signal d'horloge interne complémentaire SHIC et le signal d'horloge interne SHI. 3056365 9 La première paire des transistors de transmission TT1 est dans l'état passant uniquement lorsque le signal d'horloge interne SHI est dans l'état haut et le signal d'horloge interne complémentaire SHIC est dans l'état bas. 5 Dans ce cas-là, le premier étage de transmission ET 1 fonctionne comme un inverseur conventionnel de façon à transmettre au premier noeud de sortie NS1 une donnée D du signal de donnée SD ou du signal de test ST stockée dans le premier étage de verrou EV1. Sinon, la première paire des transistors de transmission TT1 est 10 dans l'état non passant de façon à couper la connexion entre le premier étage de verrou EV1 et le premier noeud de sortie NS1. Le premier module M1 comprend également un deuxième étage de verrou EV2 dont la sortie SEV2 est couplée au premier noeud de sortie NS1. Ce deuxième étage de verrou EV2 comporte 15 un deuxième inverseur INV2 couplé entre le premier noeud de sortie NS1 et l'entrée EEV2 du deuxième étage de verrou EV2, une deuxième paire des transistors de transmission TT2 et une porte logique NON-ET (« NAND » en anglais ») PNET couplées en série entre le premier noeud de sortie NS1 et l'entrée EEV2 du 20 deuxième étage de verrou EV2. La porte logique NON-ET PNET a une première entrée couplée à l'entrée du deuxième étage de verrou EEV2, une deuxième entrée destinée à recevoir un signal de réinitialisation SR, et une sortie couplée à la deuxième paire des transistors de transmission TT2. 25 Le signal de réinitialisation SR comporte toujours une valeur complémentée de la valeur du signal de réinitialisation complémentaire SRC. Par défaut, le signal de réinitialisation SR est dans l'état haut de façon à permettre à la porte logique NON-ET PNET de fonctionner 30 comme un inverseur conventionnel. Lorsque le signal de réinitialisation SR est mis dans l'état bas, la porte logique NON-ET PNET délivre à sa sortie une valeur logique haute. La deuxième paire de transistors de transmission TT2 comporte un deuxième transistor PMOS TP2 et un deuxième transistor NMOS 3056365 10 TN2 couplés en parallèle et adaptés à être commandés respectivement par le signal d'horloge interne SHI et le signal d'horloge interne complémentaire SHIC. La deuxième paire des transistors de transmission TT2 est dans 5 l'état passant uniquement lorsque le signal d'horloge interne SHI est dans l'état bas et que le signal d'horloge interne complémentaire SHIC est dans l'état haut. En conséquence, si le premier signal de commande SC1 et le signal de réinitialisation SR sont dans l'état haut, les premier et 10 deuxième étages de verrou EV1 et EV2 mettent à jour alternativement et successivement, au premier noeud de sortie NS1 la donnée stockée dans les premier et deuxième étages de verrous EV1 et EV2, c'est-à-dire la donnée D du signal de donnée SD ou du signal de test ST. Le premier module M1 comprend également un étage de sortie 15 ES couplé entre le premier noeud de sortie NS1 et un deuxième noeud de sortie NS2. Cet étage de sortie ES comporte un troisième inverseur INV3 destiné à fournir une valeur complémentée DC de la donnée D stockée dans les premier et deuxième étages de verrou EV1 et EV2. Le premier module M1 comprend en outre des moyens de 20 transmission MT comportant un deuxième étage de transmission ET2 couplé entre le premier noeud de sortie NS1 et l'entrée EM2 du deuxième module, et des moyens de restitution MR comportant le premier étage de transmission ET1 et un troisième étage de transmission ET3 couplés entre la sortie SBAB de la bascule 25 synchrone de balayage BAB et l'entrée EM2 du deuxième module. Le deuxième étage de transmission ET2 comporte un deuxième inverseur à trois états ITE2 dont l'entrée est couplée au premier noeud de sortie NS1 et la sortie est couplée à l'entrée EM2 du deuxième module. 30 Le deuxième inverseur à trois états ITE2 est adapté à être commandé par un deuxième signal de commande SC2 et un deuxième signal de commande complémentaire SCC2, et fonctionne comme inverseur conventionnel lorsque le deuxième signal de commande SC2 3056365 11 est dans l'état haut et que le deuxième signal de commande complémentaire SCC2 est dans l'état bas. Le troisième étage de transmission ET3 comporte un troisième inverseur à trois états ITE3 dont l'entrée est couplée à l'entrée EM2 5 du deuxième module et la sortie est couplée à la sortie SBAB de la bascule synchrone de balayage BAB. Le troisième étage de transmission ET3 est adapté à être commandé par le premier signal de commande SC1 et le premier signal de commande complémentaire SCC1, et fonctionne comme un 10 inverseur conventionnel lorsque le premier signal de commande SC1 est dans l'état bas et le premier signal de commande complémentaire SCC1 est dans l'état haut. Le premier module M1 comprend en outre un étage d'horloge EH configuré pour générer le signal d'horloge interne SHI à partir du 15 premier signal de commande. Cet étage d'horloge EH comporte un quatrième inverseur INV4 et un cinquième inverseur INV5 couplés en série entre l'entrée EEH et la sortie SEH de l'étage d'horloge, un troisième transistor PMOS TP3 dont la grille est couplée au 20 premier signal de commande complémentaire SCC1, la source est couplée à la borne d'alimentation du quatrième inverseur INV4 et le drain est couplé à une source d'alimentation VDD, et un troisième transistor NMOS TN3 dont la grille est couplée au premier signal de commande complémentaire SCC1, le drain est couplé 25 entre le quatrième inverseur INV4 et le cinquième inverseur INV5 et la source est couplée à la masse GND. L'entrée EEH de l'étage d'horloge EH est destinée à recevoir un signal d'horloge principal SHP. Le signal d'horloge interne complémentaire SHIC est généré à la sortie du quatrième inverseur 30 INV4 et le signal d'horloge interne SHI est généré à la sortie du cinquième inverseur INV5. Comme le premier signal de commande complémentaire SCC1 présente toujours une valeur complémentée de la valeur du premier 3056365 12 signal de commande SC1, l'étage d'horloge est également adapté à être commandé par le premier signal de commande SC1. Lorsque le premier signal de commande SC1 est dans l'état haut, le premier signal de commande complémentaire SCC1 est dans 5 l'état bas. Par conséquent, le troisième transistor PMOS TP3 et le troisième transistor NMOS TN3 sont respectivement dans l'état passant et l'état bloqué. Dans ce cas-là, le signal d'horloge interne SHI suit le signal d'horloge SH et le signal d'horloge interne complémentaire SHIC 10 possède la valeur complémentée de la valeur du signal d'horloge SH. Lorsque le premier signal de commande SC1 est dans l'état bas, le premier signal de commande complémentaire SCC1 est alors dans l'état haut. Le troisième transistor PMOS TP3 et le troisième transistor NMOS TN3 sont respectivement dans l'état bloqué et l'état passant. 15 En conséquence, le quatrième inverseur INV4 est dans l'état bloqué. La valeur du signal d'horloge interne complémentaire SHIC est donc indépendante de la valeur du signal d'horloge et est tirée à 0 par le troisième transistor NMOS TN3. Le signal d'horloge interne SHI est donc dans l'état haut. 20 De ce fait, le signal d'horloge interne SHI et le signal d'horloge interne complémentaire SHIC restent chacun dans un état constant (haut et bas) lorsque le premier signal de commande SC1 est dans l'état bas. Le deuxième module M2 comporte un troisième étage de verrou 25 EV3 dont l'entrée EEV3 est couplée à la sortie du deuxième étage de transmission ET2 et à l'entrée du troisième étage de transmission ET3. Le troisième étage de verrou EV3 comporte un sixième inverseur INV6 et un quatrième inverseur à trois états ITE4 couplés tête-bêche. 30 Le quatrième inverseur à trois états ITE4 est adapté à être commandé par le deuxième signal de commande SC2 et le deuxième signal de commande complémentaire SCC2, et fonctionne comme un inverseur conventionnel lorsque le deuxième signal de commande SC2 3056365 13 est dans l'état bas et le deuxième signal de commande complémentaire SCC2 est dans l'état haut. Par ailleurs, le deuxième module M2 et le deuxième étage de transmission ET2 comportent avantageusement des transistors du type 5 à seuil de tension ultra élevée de façon à obtenir des courants de fuite très faibles notamment pendant la coupure de la source d'alimentation interruptible SAI. Outre les moyens qui viennent d'être décrits, les premier et deuxième modules M1 et M2 comportent respectivement des moyens 10 de commande MCM1 et MCM2, par exemple à base de circuits logiques, configurés pour délivrer respectivement le premier signal de commande SC1 et le deuxième signal de commande SC2. On se réfère maintenant à la figure 3 pour illustrer plus en détails différentes opérations dudit circuit de bascule synchrone 15 CBSR. Le circuit de bascule synchrone CBSR peut fonctionner dans deux modes d'opération : un mode normal MN et un mode de rétention MC. Dans le mode normal MN, les premier et deuxième signaux de 20 commande SC1 et SC2 sont respectivement configurés pour être toujours dans l'état haut (1) et l'état bas (0). Par conséquent, les deuxième et troisième étages de transmission ET2 et ET3 sont dans l'état bloqué de façon déconnecter les premier et deuxième modules M1 et M2. Le troisième 25 transistor PMOS TP3 de l'étage d'horloge est dans l'état passant et on obtient le signal d'horloge interne SHI et le signal d'horloge interne complémentaire SHIC qui dépendent du signal d'horloge SH. Les premier et deuxième étages de verrou EV1 et EV2 mettent à jour alternativement et successivement, le premier noeud de sortie 30 NS1 avec la donnée D reçue via l'étage d'entrée EE et stockée dans les premier et deuxième étages de verrou EV1 et EV2. On obtient également la valeur complémentée de la donnée DC à la sortie du premier module SM1. 3056365 14 Le mode de rétention MC comporte une phase de sauvegarde PS et une phase de restitution PR. Dans la phase de sauvegarde PS, le deuxième signal de commande SC2 est mis dans l'état haut, ce qui place le deuxième étage 5 de transmission ET2 dans l'état passant de façon à délivrer ladite donnée D au deuxième module M2. Le deuxième signal de commande SC2 est remis dans l'état bas à l'issu de la délivrance de ladite donnée D pour rendre respectivement passant et bloqué le deuxième étage de transmission ET2 et le 10 quatrième inverseur à trois états ITE4. Ladite donnée est donc transférée du premier module M1 vers le deuxième module M2. Afin de réduire la consommation du circuit CBSR, une coupure de la source d'alimentation interruptible CSAI est intervenue à l'issue de ce transfert de façon à mettre hors tension le premier module M1 15 qui comporte la plupart des transistors dudit circuit CBSR. Comme le deuxième module M2 est adapté à être alimenté par la source d'alimentation permanente SAP, le deuxième module M2 conserve dans le troisième étage de verrou EV3 ladite donnée D pendant la coupure de la source d'alimentation interruptible CSAI. 20 La phase de restitution PR débute à l'issu de ladite coupure CSAI. Le premier module M1 est de nouveau adapté à être alimenté et le premier signal de commande SC1 et les signaux d'horloge SHI, SHIC et SH sont à nouveau opérationnels. Le premier signal de commande SC1 est mis tout de suite dans 25 l'état bas à l'issu de la coupure CSAI de façon à rendre passant le troisième étage de transmission ET3 et placer respectivement à l'état haut et l'état bas le signal d'horloge interne SHI et le signal d'horloge interne complémentaire SHIC. De ce fait, la donnée D conservée dans le deuxième module M2 30 est renvoyée au premier étage de verrou EV1 via le troisième étage de transmission ET3. L'étage d'entrée EE est également dans l'état bloqué car le signal d'horloge interne SHI est dans l'état haut et le signal d'horloge interne complémentaire SHIC est dans l'état bas. Le premier étage de transmission ET1 est passant ce qui permet de 3056365 15 restituer ladite donnée D au premier noeud de sortie NS1. Pendant toute la restitution, le signal d'horloge interne SHI est maintenu constant à la valeur logique haute (« 1 »). Le premier signal de commande SC1 est remis dans l'état haut 5 à l'issu du renvoi de ladite donnée D de façon à rendre le circuit CB SR à nouveau dans le mode normal MN. Ainsi, on obtient un circuit de bascule synchrone de rétention capable de restituer la donnée D au premier noeud de sortie NS1 via un seul étage de stockage (ici le premier étage de verrou EV1) et étant 10 indépendant de signaux d'horloge pendent la phase de restitution PR. Un tel circuit de bascule synchrone de rétention permet avantageusement d'éviter un cheminement complexe, notamment dans des niveaux de métal supérieurs (métal 2, métal 3), pour un ou plusieurs signaux de commande et un ou plusieurs signaux d'horloge, 15 et réduire le nombre de transistors ainsi que la surface en silicium. REVENDICATIONS1. Procédé de gestion du fonctionnement d'un circuit de bascule synchrone de rétention (CBSR) comprenant un premier module (M1) adapté à être alimenté par une source d'alimentation interruptible (SAI), le premier module (M1) comportant un premier étage de verrou (EV1) et un deuxième étage de verrou (EV2), le circuit comprenant un deuxième module (M2) adapté à être alimenté par une source d'alimentation permanente (SAP), le procédé comportant un stockage d'au moins une donnée dans les premier et deuxième étages de verrou (EV1 et EV2) en présence de ladite source d'alimentation interruptible (SAI), une délivrance de ladite au moins une donnée (D) au deuxième module (M2) avant une coupure de la source d'alimentation interruptible (SAI), une rétention de ladite au moins une donnée (D) dans le deuxième module (M2) pendant ladite coupure, et une restitution de ladite au moins une donnée (D) dans le premier module (M1) à l'issue de la coupure, procédé dans lequel la restitution de ladite au moins une donnée (D) est effectuée via un seul des deux étages de verrou (EV1) et est commandée par un premier signal de commande (SC1) et un signal d'horloge interne (SHI) lui-même commandé par le premier signal de commande (SC1), le signal d'horloge interne (SHI) restant constant pendant la restitution. 2. Circuit de bascule synchrone de rétention (CBSR) comprenant un premier module (Ml) adapté à être alimenté par une source d'alimentation interruptible (SAI) et un deuxième module (M2) adapté à être alimenté par une source d'alimentation permanente (SAP), le premier module (Ml) comportant des premiers moyens de commande (MCM1) configurés pour délivrer un premier signal de commande (SC1), un étage d'horloge (EH) configuré pour générer un signal d'horloge interne (SHI) à partir du premier signal de commande (SC1), 3056365 17 un premier étage de verrou (EV1) et un deuxième étage de verrou (EV2) configurés pour stocker au moins une donnée (D) en présence de ladite source d'alimentation interruptible (SAI), des moyens de transmission adaptés à être commandés et 5 configurés pour délivrer ladite au moins une donnée au deuxième module avant une coupure de ladite source d'alimentation interruptible, le deuxième module (M2) étant configuré pour conserver ladite au moins une donnée (D) pendant ladite coupure, et des moyens de restitution (MR) adaptés à être commandés par 10 le premier signal de commande (SC1) et par le signal d'horloge interne (SHI) et configurés pour permettre une restitution de ladite au moins une donnée (D) via un seul des deux étages de verrou (EV1), l'étage d'horloge étant configuré pour maintenir le signal d'horloge interne (SHI) constant pendant ladite restitution. 15 3. Circuit (CBSR) selon la revendication 2, dans lequel le premier module (M1) comprend un premier étage de transmission (ET1) adapté à être commandé par le signal d'horloge interne (SHI) et couplant le deuxième étage de verrou (EV2) au premier étage de verrou (EV1), les moyens de transmission (MT) comportant un 20 deuxième étage de transmission (ET2) couplé entre le deuxième étage de verrou (EV2) et le deuxième module (M2), et les moyens de restitution (MT) comportant le premier étage de transmission (ET1) et un troisième étage de transmission (ET3) adapté à être commandé par le premier signal de commande (SC1), couplé entre le premier étage de 25 verrou (EV1) et le deuxième module (M2). 4. Circuit (CBSR) selon la revendication 3, dans lequel le premier étage de transmission (ET1) est adapté à être commandé par le signal d'horloge interne (SHI) et est configuré pour être dans un état passant uniquement lorsque le signal d'horloge interne (SHI) possède 30 une première valeur, et le deuxième étage de verrou (EV2) est adapté à être commandé par le signal d'horloge interne (SHI) et est configuré pour stocker ladite au moins une donnée (D) uniquement lorsque le signal d'horloge interne (SHI) possède une deuxième valeur, complémentaire de la première valeur. 3056365 18 5. Circuit (CBSR) selon la revendication 3, dans lequel le premier étage de verrou (EV1) comporte un premier inverseur à trois états (ITE1) adapté à être commandé par le signal d'horloge interne (SHI) et le premier signal de commande (SC1), le deuxième module 5 (M2) comporte des deuxièmes moyens de commande (MCM2) configurés pour délivrer un deuxième signal de commande, le deuxième étage de transmission (ET2) comporte un deuxième inverseur à trois états (ITE2) adapté à être commandé par le deuxième signal de commande (SC2), et le troisième étage de transmission (ET3) 10 comporte un troisième inverseur à trois états (ITE3) adapté à être commandé par le premier signal de commande (SC1). 6. Circuit (CBSR) selon l'une quelconque des revendications 2 à 5, dans lequel le deuxième module (M2) comprend un troisième étage de verrou (EV3) couplé au premier module (Ml), adapté à être 15 commandé par le deuxième signal de commande (SC2) et configuré pour conserver ladite au moins une donnée (D). 7. Circuit (CBSR) selon la revendication 6, dans lequel le troisième étage de verrou (EV3) comporte un quatrième inverseur à trois états (ITE4) adapté à être commandé par le deuxième signal de 20 commande (SC2). 8. Circuit (CBSR) selon l'une quelconque des revendications 3 à 7, dans lequel le deuxième module (M2) et le deuxième étage de transmission (ET2) comportent des transistors du type à tension de seuil ultra élevée. 25 9. Système (SYS), comprenant au moins un circuit (CBSR) selon l'une quelconque des revendications 2 à 8. 10. Appareil électronique (AE) tel que téléphone portable cellulaire, tablette, et ordinateur portable, comprenant au moins un système (SYS) selon la revendication 9.