Brevet FR3059114A1 — publié le 20180525

La présente invention concerne un procédé de diagnostic d'une alimentation de polarisation pour un système d'acquisition comprenant un dispositif matriciel d'interface. Dans le domaine de l'acquisition de la valeur d'état d'un circuit, il est connu d'employer un dispositif matriciel d'interface. Un tel dispositif est avantageux pour multiplexer dans le temps des circuits, typiquement logiques (tout ou rien), dont l'état varie en moyenne moins vite que la récurrence d'acquisition et qui peuvent ainsi être acquis à des instants différents. Un dispositif matriciel comprenant n lignes et m colonnes permet d'interfacer n x m circuits. Son interfaçage avec une unité de traitement ne nécessite que n ports d'entrée et m ports de sorties. Une économie certaine en nombre de ports utiles peut être constatée en comparant ces n + m ports avec les n x m ports d'entrée que nécessiterait un montage classique avec chaque circuit interfacé au moyen d'un port d'entrée. Un dispositif matriciel est encore avantageux en ce qu'il permet une réduction importante de la taille des faisceaux. Une disposition avantageuse, au plus près des circuits, permet de remplacer un faisceau interfaçant jusqu'à n x m circuits et comprenant 2x n x m fils, par un faisceau d'interface entre le dispositif matriciel et l'unité de traitement comprenant n + m fils. Aussi un tel dispositif matriciel est couramment utilisé dans l'industrie et plus particulièrement dans l'automobile. Afin de comprendre l'invention, il semble utile au préalable de rappeler les principes d'un tel dispositif matriciel et son fonctionnement. Ceci est proposé en référence à la figure 1. Il est souhaité interfacer une pluralité de circuits C12, C13, C14, C15, C21, C23, C24, C25, C31, C32, C34, C35, C41, C42, C43, C45, C51, C52, C53, C54 avec une unité de traitement U, en vue de réaliser une acquisition de la valeur d'état de chacun de ces circuits, que l'on note génériquement Cij. Dans la suite de la présente, les notations indicielles suivantes sont utilisées : - n désigne le nombre de lignes - m désigne le nombre de colonnes - i est un indice courant qui parcourt les lignes et varie de 1 à n, ce qui est noté i = 1..n - j est un indice courant qui parcourt les colonnes et varie de 1 à m, ce qui est noté j = 1..m 3059114 2 - k, k1, k2 sont des indices variables dans 1..n qui désignent une ligne particulière. - I est un indice variable dans 1..m qui désigne une colonne particulière. Un élément E est indicé Ei ou Ej ou Eij selon qu'il s'agit d'un élément vectoriel 5 ou matriciel. Lorsqu'il y a deux indices, le premier indice désigne la ligne, le deuxième indice désigne la colonne. Ainsi par exemple Outj désigne génériquement un port de sortie (Out) quelconque dans l'ensemble des ports de sortie, avec j = 1..m. Ici, où m = 5, Outj est une écriture succincte condensée équivalente à : Out1, Out2, Out3, Out4, Out5. 10 Un dispositif matriciel M comprend n, ici égal à 5, lignes Ligi, pour i = 1..n, conductrices et m, ici égal à 5, colonnes Colj, pour j = 1..m, conductrices. Ces lignes Ligi et colonnes Colj conductrices sont disposées selon une matrice et forment ainsi n x m intersections Xij, soit ici 5 x 5 = 25 intersections. Chaque ligne Ligi est connectée à un port d'entrée Ini de même indice, 15 pour i = 1..n, de l'unité de traitement U. De plus, chaque ligne Ligi est connectée à une alimentation Ai, de même indice, pour i = 1..n, assurant la polarisation. Il peut être constaté que l'on a autant de ports d'entrée Ini, respectivement autant d'alimentations Ai, soit n, que de lignes Ligi du dispositif matriciel M. Chaque colonne Colj est sélectivement connectée à la masse G. Ceci signifie 20 que ladite colonne Colj peut ou non être connectée à la masse G. Cette sélectivité est fonction de l'état de la commande d'un port de sortie Outj, de même indice, pour j = 1..m, de l'unité de traitement U. Lorsque le jème port de sortie Outj est commandé, la jème colonne Outj est connectée à la masse G. Lorsque le jème port de sortie Outj n'est pas commandé, la jème colonne Outj n'est pas connectée à la masse G. Il peut être constaté 25 que l'on a autant de ports de sortie Outj, soit m, que de colonnes Colj du dispositif matriciel M. Un circuit Cij dont on souhaite acquérir la valeur d'état est disposé au niveau d'une intersection Xij entre la ième ligne Ligi et la jème colonne Colj. Un circuit Cij comprend un montage dipolaire comportant en série au moins un composant apte à 30 changer d'état. Ce composant est typiquement tout ou rien. Son état peut alors être : ouvert ou fermé, passant ou non. Ceci est figuré de manière symbolique par un interrupteur Cij. Un circuit Cij comprend deux pôles ou bornes. La première borne est connectée à la ligne intersectée, soit la ième ligne Ligi pour l'intersection Xij, et la deuxième borne est connectée à la colonne intersectée, soit la jème colonne Colj pour 35 l'intersection Xij. De par le câblage du dispositif matriciel M, la première borne du circuit Cij se retrouve connectée à un port d'entrée, ici le ième Ini, via la ième ligne Ligi, et la deuxième borne du circuit Cij se retrouve sélectivement connectée à la masse G, en fonction de 3059114 3 l'état de commande du jème port de sortie Outj. La ième ligne Ligi est polarisée par la ième alimentation Ai. Aussi, lorsque le jème port de sortie Outj est commandé et connecte la jème colonne Colj à la masse G, le ième port d'entrée Ini voit une tension nulle ou état logique de valeur « 0 » ou état bas lorsque le circuit Cij est fermé, et une 5 tension non nulle ou état logique de valeur « 1 » ou état haut lorsque le circuit Cij est ouvert. Ainsi une lecture ou acquisition réalisée par le ième port d'entrée Ini fournit une valeur qui permet de connaitre l'état du circuit Cij. En commandant le lème port de sortie Outl, il est possible, en réalisant des acquisitions sur les n ports d'entrée Ini, de connaitre respectivement l'état de chacun des 10 circuits Cil de la lème colonne Coll. En répétant l'opération, en commandant successivement, un à la fois, chacun des ports de sortie Outj, il est possible de connaitre l'état de tous les circuits Cij connectés au dispositif matriciel M. Tel que décrit jusqu'ici, un dispositif matriciel M de dimension n x m permet de connecter jusqu'à n x m circuit Cij. 15 Cependant, de manière connue, il est avantageux de substituer, au niveau de certaines intersections Xij, un circuit Cij par un shunt Sij connectant directement la ligne Ligi intersectée et la colonne Colj intersectée. Afin d'être efficace, une telle substitution doit être telle que l'on ait au plus un shunt Sij par ligne et au plus un shunt Sij par colonne. De nombreuses configurations respectant la double règle d'unicité 20 précédente sont possibles. Par exemple, tel que représenté à la figure 1, des shunts sont disposés sur la diagonale du dispositif matriciel M, soit un shunt Sii sur chaque intersection Xii (Xij, avec i = j). Un shunt Skl est avantageux en termes de sécurité de fonctionnement. Il permet de vérifier le bon fonctionnement d'un port d'entrée donné Ink associé ou le bon 25 fonctionnement d'un port de sortie Outl associé, ainsi que la continuité du dispositif matriciel M au niveau de la kème ligne Ligk et de la lème colonne Coll. Ainsi, une lecture du port d'entrée Ink, lorsque le port de sortie Outl correspondant, soit le port de sortie Outl connecté par le shunt Skl, est commandé, doit indiquer un état « 0 » ou bas, et une lecture du port d'entrée Ink, lorsque le port de sortie Outl n'est pas commandé, doit 30 indiquer un état « 1 » ou haut, si le port d'entrée Ink, le port de sortie Outl, la ligne Ligk et la colonne Coll sont fonctionnels. Tout autre comportement est indicatif d'un défaut de l'un de ces éléments. Un shunt Sij permet de tester un port d'entrée Ini et un port de sortie Outj. Il est donc avantageux de disposer d'au moins un shunt Sij par ligne Ligi, soit n shunts et/ou 35 d'au moins un shunt Sij par colonne Colj, soit m shunts. Cependant chaque shunt Sij supprime un circuit Cij. Aussi un dispositif matriciel M ainsi modifié par des shunts ne permet plus d'interfacer que n x m - n circuits Cij (si n REVENDICATIONS1. Procédé de diagnostic d'une alimentation de polarisation pour un système d'acquisition comprenant une unité de traitement (U) et un dispositif matriciel (M) d'interface comprenant un premier nombre (n) de lignes (Ligi, pour i = 1 ..n) conductrices, un deuxième nombre (m) de colonnes (Colj, pour j = 1 ..m) conductrices, chaque ligne (Ligi, pour i = 1 ..n) étant connectée à un port d'entrée (Ini, pour i = 1 ..n) de l'unité de traitement (U) et à une alimentation (Ai, pour i = 1 ..n) de polarisation, chaque colonne (Colj, pour j = 1 ..m) étant sélectivement connectée à la masse (G) par la commande d'un port de sortie (Outj, pour j = 1 ..m) de l'unité de traitement (U), et à chaque intersection entre une ligne (Ligi, pour i = 1 ..n) et une colonne (Colj, pour j = 1 ..m) soit un circuit (Cij, pour i = 1 ..n, j = 1 ..m) dont une borne est connectée à la ligne (Ligi) intersectée et une autre borne est connectée à la colonne (Colj) intersectée, soit un shunt (Sij) connectant la ligne (Ligi) intersectée et la colonne (Colj) intersectée, de telle manière à avoir au plus un shunt (Sij) par ligne et par colonne, caractérisé en ce qu'il comprend les étapes suivantes : - commande d'un port de sortie (Outl) afin de relier à la masse (G) la colonne (Colt) et le shunt (Skl) associés, et - lecture du port d'entrée (Ink) correspondant au dit shunt (Ski), un état bas indiquant une présence normale de l'alimentation (Ak) associée à la ligne (Ligk) comportant le shunt (Ski), un état haut indiquant une absence anormale. 2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend encore les étapes suivantes : - arrêt de la commande dudit port de sortie (Outl), et - lecture du port d'entrée (Ink) correspondant audit shunt (Ski), un état bas indiquant une présence anormale de l'alimentation (Ak) associée à la ligne (Ligk) comportant le shunt (Ski), un état haut indiquant une absence normale. 3. Procédé l'une quelconque des revendications 1 ou 2, caractérisé en ce qu'une acquisition des valeurs d'état des circuits (Cij, pour i = 1 ..n, pour j = 1 ..m) comprend les étapes suivantes : - commande d'un port de sortie (Outl) afin de relier à la masse (G) une colonne (Colt) et ainsi les circuits (Cil, pour i = 1 ..k-1 , k+1 ..n) de la colonne (Colt) et le shunt (Skl) associé, - lecture de chacun des ports d'entrée (Ini, pour i = 1 ..k-1 , k+1 ..n) correspondant à un circuit (Cil, pour i = 1 ..k-1 , k+1 ..n) de manière à acquérir la valeur d'état dudit circuit (Cil), et 3059114 10 - arrêt de la commande du port de sortie (Outl), ces étapes étant réitérées pour tous les ports de sortie (Outj, j = 1..m), caractérisé en ce que les étapes de lecture du port d'entrée (Ink) correspondant à un shunt (Skl) s'intercalent de manière à réutiliser les opérations de commande, et éventuellement les 5 opérations d'arrêt de la commande, des différents ports de sortie (Outj, j = 1..m). 4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'au moins deux lignes (Ligk1, Ligk2) sont reliées à une même alimentation (Ak), et le procédé comprend encore une étape de comparaison des lectures du port d'entrée (Ink1) correspondant à l'une (Ligk1) des deux lignes et des lectures du port d'entrée (Ink2) 10 correspondant à l'autre (Ligk2) des deux lignes, une cohérence indiquant un fonctionnement normal de l'alimentation (Ak), une incohérence indiquant un court-circuit de l'alimentation (Ak). 5. Procédé selon l'une quelconque des revendications 1 à 4, caractérisé en ce que chaque circuit (Cij) ou shunt (Sij) est connecté à sa colonne (Colj) via une diode (d) 15 orientée de manière à empêcher un courant de circuler depuis la masse (G). 6. Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce que chaque ligne (Ligi, pour i = 1..n) est connectée à son port d'entrée (Ini, pour i = 1..n) via une résistance (Rai, pour i = 1..n). 7. Procédé selon l'une quelconque des revendications 1 à 6, caractérisé en ce 20 que chaque alimentation (Ai, pour i = 1..n) est connectée à sa ligne (Ligi, pour i = 1..n) via une résistance (Rbi, pour i = 1..n). 8. Procédé selon l'une quelconque des revendications 1 à 7, caractérisé en ce que chaque colonne (Colj, pour j = 1..m) est sélectivement connectée à la masse (G) via un transistor (Tj, pour j = 1..m) commandé par un port de sortie (Outj, pour j = 1..m) 25 associé.