Brevet FR3050050A1 — publié le 20171013

NEURONE ARTIFICIEL La présente invention a pour objet un circuit à faible consommation d'énergie, pouvant reproduire certaines propriétés électriques d'un neurone biologique, et utilisable notamment dans des architectures bioinspirées. Après près de quarante années de croissance exponentielle, croissance communément appelée « loi de Moore », les performances des systèmes de traitement de l'information ont commencé à saturer en raison d'une puissance dissipée excessive. Le rapprochement entre les progrès récents des neurosciences et de la fabrication de nanodispositifs laisse entrevoir la possibilité de concevoir et fabriquer des architectures radicalement nouvelles avec une efficacité énergétique dépassant de plusieurs ordres de grandeur celle des systèmes actuels. Ces architectures bioinspirées ou neuromorphiques reprennent les principes de fonctionnement actuellement connus du cerveau. Elles sont constituées de neurones et synapses artificiels et elles permettent de réaliser des fonctions telles que des mémoires associatives, des classifieurs ou des approximateurs de fonctions. Il est d'autant plus important de concevoir des circuits de neurone avec le moins de transistors et consommant le moins d'énergie possible que ces circuits sont destinés à être intégrés dans des réseaux neuronaux VLSI constitués de plusieurs milliers de neurones. Des approches logicielles d'architectures bioinspirées fondées sur la simulation du cerveau sur un processeur ont été proposées, comme la puce « Synapse » d' IBM. Des approches matérielles d'architectures bioinspirées ont par ailleurs été proposées, comme le brevet US 6 242 988 B1 utilisant un rebouclage positif (positive feedback') pour la génération rapide d'impulsions, et la demande EP 2 819 068 A2 mettant en oeuvre un neurone artificiel comprenant une mémoire résistive. Des circuits plus ou moins complexes, comme celui décrit dans l'article de N.Qiao et al, Frontiers in Neuroscience, vol 9 article 141, 2015, reproduisent dans une technologie CMOS le comportement des neurones, en utilisant le plus souvent le concept de log-domain circuits' ou de 'current mirror'. Un modèle de membrane biologique parmi les plus réputés dans le milieu des neurosciences computationnelles est le modèle de Morris-Lecar. Ce modèle a été déduit à partir de mesures de l'activité électrique d'une fibre musculaire de la bernacle géante et 3050050 2 décrit dans un article publié dans Biophysics Journal, vol 35, 1981. Bien que basé sur un système d'équations différentielles non linéaires réduit à deux variables seulement (contrairement à d'autres modèles plus complexes à quatre variables tels que le modèle de Hodgkin-Huxley), le modèle de Morris-Lecar reste proche de la biologie et permet de 5 reproduire différentes dynamiques d'impulsions. La description mathématique de ce modèle est inspirée des observations expérimentales des courants ioniques traversant la membrane de la fibre musculaire. Il existe plusieurs circuits connus reproduisant les propriétés électriques du modèle de membrane cellulaire de Morris-Lecar comme celui décrit dans l'article de R. 10 Behdad et al., publié dans IEEE transactions on neural networks and learning systems, vol 26, 2015. Dans cet article, les courants ioniques représentés dans le modèle de MorrisLecar sont celui du calcium et du potassium, et les pertes ohmiques à travers la membrane sont également modélisées. Afin de modéliser un neurone, il est possible de remplacer dans ce modèle le 15 calcium par le sodium. Là, les différents canaux ioniques s'ouvrent ou se ferment ce qui produit l'activité électrique du neurone. Lorsqu'on applique, par exemple, une excitation externe dépolarisant la membrane du neurone pour l'amener à un potentiel moins négatif'l'ouverture rapide des canaux sodiques (ou calciques) produit un accroissement rapide du potentiel de membrane du neurone, tandis que l'ouverture des canaux 20 potassiques, plus lente, repolarise la membrane du neurone vers la tension de repos négative. Ce mécanisme d'activation/désactivation du neurone produit des impulsions, encore appelées potentiels d'action (spikes' en anglais). Le circuit objet de l'article de R. Behdad est décomposé en plusieurs parties, correspondant aux différents courants ioniques, où chacune des parties comprend des 25 composants discrets et actifs, notamment des amplificateurs opérationnels transconductance, ce qui complexifie le circuit. Il n'existe pas à ce jour de dispositifs ou de circuits connus répondant de façon entièrement satisfaisante aux contraintes suivantes : - Une grande simplicité d'implémentation entrainant une faible surface pour 30 une intégration à très grande échelle, 3050050 3 - une grande plage de réglage des performances rapidité-puissance (plusieurs paramètres permettant de définir le couple vitesse-énergie dissipée en fonction de l'application), - utilisant une technologie industrielle CMOS existante, 5 - fonctionnant à très basse tension (tension d'alimentation ne dépassant pas +/-100mV) pour une très faible consommation, - présentant des tensions compatibles avec un interfaçage direct avec le vivant, - pouvant présenter une efficacité énergétique de valeur inférieure à 1 10 G/impulsion, soit de plusieurs ordres de grandeur inférieure à la valeur de l'efficacité énergétique d'un neurone biologique, - pouvant être stable ou oscillant sans courant d'excitation, - pouvant reproduire la génération des impulsions, leur propagation non atténuée et les interconnexions entre neurones par le biais de synapses, 15 - pouvant fonctionner à une plus grande fréquence que dans le vivant afin de réduire le nombre de dispositifs pour une même puissance de calcul, - pouvant reproduire fidèlement la forme d'onde en termes d'échelle de temps et d'amplitude du potentiel d'action des neurones biologiques, et - pouvant reproduire l'évolution typique de la réponse de la fréquence du 20 potentiel d'action d'un neurone biologique en fonction de la valeur du courant d' excitation. L'invention a pour but de proposer un neurone artificiel pouvant répondre à tout ou partie de ces contraintes, et elle y parvient, selon l'un de ses aspects, grâce à un neurone artificiel comportant : 25 - Une capacité dite de membrane, - Un circuit impulsionnel à contre-réaction comportant : o Un pont à transistors PMOS et NMOS en série et reliés par un point milieu à la capacité de membrane, 3050050 4 o Au moins une capacité dite de retard entre la grille et la source de l'un des transistors du pont de façon à générer un décalage temporel de conduction/blocage entre les transistors dudit pont, o Au moins deux inverseurs CMOS entre la capacité de membrane et les 5 grilles des transistors dudit pont de façon à amener les transistors du pont à changer d'état en fonction de la tension de la capacité de membrane et permettre au circuit impulsionnel de générer au moins une impulsion lorsque la tension de la capacité de membrane franchit un seuil prédéfini, avec charge de la capacité de membrane par l'un des transistors du pont et décharge par l'autre transistor, la forme de l'impulsion étant liée audit décalage 10 temporel. L'invention permet, si on le souhaite, d'utiliser un nombre réduit de transistors, limitant ainsi la surface occupée par le circuit. Un exemple de circuit complet réalisé en technologie TSMC 65nm selon l'invention n'occupe pas plus que 101.1m2 de surface alors que le soma d'un neurone biologique peut être assimilé à une sphère de 1 à 15 501.1m de diamètre selon le type de neurone, l'axone pouvant atteindre des millimètres, voire des centimètres, de longueur. L'invention permet d'utiliser des transistors pouvant fonctionner sous le seuil en technologie standard CMOS, et d'utiliser au moins un inverseur dont les transistors fonctionnent sous le seuil comme étage de gain en tension. Le fonctionnement des 20 transistors sous le seuil correspond à l'existence d'un courant drain-source variant exponentiellement avec la tension de commande de grille dans la région dite d'inversion faible du transistor (weak-inversion region' ou subthreshold region' en anglais) où la tension grille-source est en deçà de la tension de seuil pour laquelle la zone d'inversion apparaît (création d'un canal de conduction entre le drain et la source). 25 L'invention permet aussi l'utilisation de faibles capacités pour la capacité de membrane notamment, de valeur inférieure à 30ff, notamment inférieure à 10fF, de préférence comprise entre 2ff et 5 fr, alors que les capacités de membrane en biologie sont de l'ordre d'une ou plusieurs centaines de pF. L'invention permet de réaliser des circuits ayant l'avantage de dissiper une 30 faible énergie par impulsion générée, notamment de valeur inférieure à 3.5fJ/impulsion, de préférence comprise entre 1.1fJ/impulsion et 3.2fJ/impulsion, mieux inférieure à 3050050 5 0.50/impulsion, alors qu'en biologie l'énergie par impulsion générée est généralement comprise entre 1 et 100 pJ. L'énergie dissipée par le neurone artificiel selon l'invention peut être réduite en fonctionnement réel de 1 à 2 ordres de grandeur par rapport aux circuits de neurones artificiels existants. 5 Grâce à l'invention, il est possible d'avoir un fonctionnement relativement rapide du circuit neuronal, par exemple à une fréquence de l'ordre de 100kHz ou plus, alors que la fréquence du vivant ne dépasse pas les quelques dizaines de Hz. De préférence, le neurone artificiel comporte une entrée dite d'excitation synaptique externe en courant, la capacité de membrane intégrant ce courant d'entrée. 10 Le neurone artificiel peut comporter une résistance de fuite montée en parallèle avec la capacité de membrane, augmentant les temps de charge/décharge de celle-ci, par analogie avec les courants de fuite membranaire dans le neurone biologique. Cette résistance de fuite peut être constituée d'une résistance ou d'un transistor fonctionnant en dipôle. 15 Selon un mode de réalisation avantageux, la charge de la capacité de membrane est assurée par le transistor PMOS du pont et sa décharge par le transistor NMOS. Dans ce cas, la capacité de retard connectée au transistor PMOS est inférieure à la capacité de retard connectée au transistor NMOS, mieux est nulle. La capacité de retard connectée au transistor NMOS est de préférence supérieure à la capacité de membrane. Ce 20 mode de réalisation est proche du fonctionnement biologique du neurone où les canaux sodiques/calciques (représentés par analogie par le transistor PMOS du pont) sont plus rapides que les canaux potassiques (représentés par analogie par le transistor NMOS du pont). La capacité de retard peut être apportée soit par un composant physique que 25 l'on connecte entre la grille du transistor associé et une borne correspondante de la tension d'alimentation, soit par la seule capacité parasite existant entre la grille et la source dudit transistor. Selon un mode de réalisation avantageux, le neurone artificiel comporte deux inverseurs CMOS en cascade, l'entrée du premier inverseur étant reliée à la capacité de 30 membrane et sa sortie à l'entrée du deuxième inverseur et à la grille de l'un des transistors, la sortie du deuxième inverseur étant reliée à la grille de l'autre transistor. 3050050 6 Le rôle de ces inverseurs, dont chacun peut être constitué de deux transistors, est la mise en forme et l'amplification en tension des signaux servant à la commande des transistors du pont. On peut parler de rétroaction positive (positive feedback' en anglais). En variante, le neurone artificiel comporte deux inverseurs CMOS en cascade, 5 l'entrée du premier inverseur étant reliée à la capacité de membrane et sa sortie à l'entrée du deuxième inverseur, la sortie du deuxième inverseur étant reliée à la grille de l'un des transistors dudit pont, ainsi qu'un troisième inverseur CMOS dont l'entrée est reliée à la capacité de membrane et la sortie à la grille de l'autre transistor dudit pont. L'ajout du troisième inverseur permet d'optimiser de façon indépendante les 10 commandes des transistors du pont, en réglant indépendamment les tensions de seuil des inverseurs. L'ajustement du gain en tension et des tensions de seuil des inverseurs influe sur le fonctionnement du neurone artificiel. De préférence, la tension de seuil du neurone qui produit le potentiel d'action 15 est la tension de seuil de l'inverseur alimentant le transistor PMOS du pont. Le nombre d'inverseurs utilisé peut être défini en fonction d'objectifs de rapidité ou de consommation énergétique. De préférence, la tension de seuil d'au moins l'un des inverseurs CMOS est différente de OV, notamment comprise entre -50mV et +50mV. 20 Selon une caractéristique avantageuse de l'invention, le neurone artificiel opère en mode stable et les transistors PMOS et NMOS dudit pont ont des valeurs de conductance différentes, de préférence dans un rapport d'au moins 2, notamment de 2 à 7, par exemple de 5 à 7. Le mode stable correspond par analogie à celui du fonctionnement des neurones du cerveau. En mode stable, pour pouvoir générer des impulsions, le neurone 25 doit recevoir un courant d'excitation externe non nul dont la valeur dépend du degré de stabilité. En effet, plus le ratio des conductances des transistors du pont est important, plus la stabilité est grande, plus l'intensité minimale du courant d'excitation nécessaire pour perturber la stabilité est importante. Selon une autre caractéristique avantageuse de l'invention, le neurone artificiel 30 opère en mode oscillateur à relaxation et les transistors PMOS et NMOS dudit pont 3050050 7 peuvent avoir des valeurs de conductance relativement proches, de préférence dans un rapport de 0.5 à 3, mieux de 0.8 à 1.2, encore mieux de 1 environ. Le mode oscillateur à relaxation correspond par analogie à celui du fonctionnement de certains neurones de la moelle épinière ou des cellules cardiaques. En 5 mode oscillateur à relaxation, le neurone est instable et génère des impulsions sans courant d'excitation externe. Dans un tel cas, l'entrée d'excitation synaptique externe n'est pas nécessaire. Selon l'invention, le circuit impulsionnel est alimenté par une alimentation où Vd > Vs. La différence (Vd-Vs) est de préférence fixée de manière à ce que chaque 10 inverseur présente un gain en tension supérieur ou égal à 2, notamment avec une alimentation telle que (Vd-Vs)>=100 mV, de préférence (Vd-Vs)>=120 mV. Généralement, la tension Vs est négative et comprise entre -200 mV et 0 mV, et la tension Vd est positive et comprise entre 0 mV et +200 mV ; pour un fonctionnement basse énergie, la tension négative est de préférence comprise entre -100 mV et -50 mV et la 15 tension positive entre +50 et +100 mV ; la tension négative est notamment comprise entre -100 mV et -70 mV et la tension positive entre +70 et +100 mV pour les applications compatibles avec la biologie. L'amplitude des potentiels d'action est de préférence comprise entre 40 mV et 200 mV. L'invention n'est pas limitée à une technologie de fabrication particulière du 20 neurone. Selon un mode de réalisation avantageux, les transistors dudit pont sont réalisés en une technologie FD-SOI utilisant la possibilité de commande par le substrat (` backgating' en anglais). Le courant maximal des transistors est alors contrôlé par une tension appliquée à une électrode de substrat appelée `backgate'. Cette tension de backgate, en modifiant les valeurs de courant maximum des transistors du pont, permet de 25 modifier la fréquence des potentiels d'action et la puissance moyenne dissipée, l'efficacité énergétique (énergie dissipée par impulsion) n'étant pas modifiée de manière sensible. Le neurone artificiel peut fonctionner en un mode dit rafale (burst' en anglais), émettant des rafales d'impulsions à intervalles réguliers, par le biais d'un circuit d'excitation intégrant le potentiel de membrane et réinjectant dans la capacité de 30 membrane un courant résultant de cette intégration. Le mode rafale peut aussi être obtenu sans courant d'excitation externe dans le cas où le neurone est instable. 3050050 8 Le mode rafale du neurone artificiel est particulièrement intéressant pour la stimulation cérébrale profonde, utile dans le traitement de troubles neurologiques comme la maladie de Parkinson. Le neurone artificiel peut fonctionner en mettant en oeuvre une résonance 5 stochastique. Le phénomène de résonance stochastique est un effet non linéaire dans lequel un signal aléatoire, notamment un bruit, favorise la transmission d'un signal utile. Cet effet peut revêtir diverses formes, selon les types considérés pour le bruit, le signal utile, le système non linéaire de transmission, et la mesure de performance qui est améliorée par addition de bruit. 10 Dans ce cas, le neurone artificiel reçoit une excitation externe composée de deux courants différents : un courant périodique d'amplitude insuffisante pour générer des potentiels d'action et un courant aléatoire de bruit. L'invention a encore pour objet, selon un autre de ses aspects, un réseau neuronal comportant une pluralité de neurones artificiels selon l'invention tels que définis 15 ci-dessus, où au moins deux neurones artificiels, dits pré-neurone et post-neurone, sont reliés ensemble par un circuit synaptique. De préférence, le circuit synaptique ayant deux entrées comporte deux transistors reliés en série par leurs drains, l'un au moins desdits transistors étant de type NMOS commandé par un potentiel de grille correspondant à la première entrée du circuit 20 synaptique, la grille du deuxième transistor correspondant à la deuxième entrée du circuit synaptique, la sortie du circuit synaptique correspondant à la source du transistor NMOS étant reliée au potentiel de sortie du post-neurone. On distingue deux types de synapses : excitatrices et inhibitrices. Les synapses excitatrices, favorisant la création d'un potentiel d'action par le 25 post-neurone, dépolarisent la membrane du post-neurone et ont un rôle similaire à celui des canaux sodiques. Leur action peut être simulée par un transistor PMOS connecté à la borne positive de la tension d'alimentation. Les synapses inhibitrices, défavorisant la création d'un potentiel d'action par le post-neurone, hyper-polarisent la membrane du post-neurone et ont un rôle similaire à 30 celui des canaux potassiques. Leur action peut être simulée par un transistor NMOS connecté à la borne négative de la tension d'alimentation. 3050050 9 Le circuit synaptique peut correspondre à une synapse excitatrice où la deuxième entrée du circuit synaptique est reliée à la sortie d'un inverseur ayant pour entrée le potentiel de membrane du pré-neurone, notamment à la grille du transistor PMOS du pont du pré-neurone. 5 Le circuit synaptique peut également correspondre à une synapse inhibitrice où la deuxième entrée du circuit synaptique peut être reliée à la sortie de deux inverseurs en série dont l'entrée du premier est soumise au potentiel de membrane du pré-neurone. La deuxième entrée du circuit synaptique dans le cas d'une synapse inhibitrice peut être reliée à la grille du transistor NMOS du pont du pré-neurone. 10 L'invention a encore pour objet, selon un autre de ses aspects, un procédé de traitement d'information, dans lequel on utilise un réseau neuronal tel que défini ci-dessus, pour le traitement d'images, de vidéo ou la reconnaissance faciale, à titre d'exemple. De préférence, un bruit thermique intrinsèque du neurone artificiel est utilisé pour maintenir une information au sein du réseau neuronal après apprentissage. 15 Selon un mode de réalisation avantageux, de multiples potentiels d'action à très haute fréquence sont appliqués à l'entrée d'un circuit intégrateur dont la sortie est connectée à la première entrée d'une synapse excitatrice telle que définie précédemment. De préférence, le circuit intégrateur comporte un transistor NMOS dont la source, correspondant à la sortie du circuit intégrateur, est reliée à une capacité, la grille et 20 le drain dudit transistor étant connectés ensemble et correspondant à l'entrée du circuit intégrateur. Il est également possible de faire fonctionner le neurone artificiel en mode rafale, en le couplant à un deuxième neurone oscillant à basse fréquence par l'intermédiaire de deux synapses, l'une excitatrice du premier vers le deuxième neurone, 25 et l'autre inhibitrice du deuxième vers le premier neurone. De préférence, les capacités de membrane et de retard du deuxième neurone sont au moins 100 fois plus importantes que celles du premier neurone. Par exemple, les valeurs de capacité de membrane et de retard du deuxième neurone sont respectivement 0.1pF et lpF, et celles du premier neurone sont 30 respectivement 1 fr et 10fF. L'invention a encore pour objet, selon un autre de ses aspects, un réseau locomoteur spinal artificiel (Tentral Pattern Generator' en anglais), comportant au moins 3050050 10 deux neurones artificiels selon l'invention et une synapse inhibitrice telle que définie ci-dessus pour la génération ou régénération d'activité locomotrice chez le vivant ou pour la robotique, à titre d'exemple. Le réseau locomoteur spinal dans le vivant est un réseau de neurones logé dans la moelle épinière. 5 Selon un mode de réalisation avantageux, le réseau locomoteur spinal artificiel comporte un pré-neurone opérant en mode rafale et un post-neurone opérant en mode oscillant, associés par une synapse inhibitrice. Selon un autre mode de réalisation avantageux, le réseau locomoteur spinal artificiel comporte deux neurones artificiels fonctionnant tous les deux soit en mode 10 oscillant soit en mode rafale, et mutuellement couplés par deux synapses inhibitrices dont les poids synaptiques sont égaux ou non, de façon à ce que chacun des neurones soit à la fois pré et post-neurone. Le poids synaptique est défini comme étant le rapport entre l'amplitude du potentiel post-synaptique (EPSP pour `Excitatory Post Synaptic Potential' ou IPSP pour Inhibitory Post Synaptic potential' en anglais) et l'amplitude du signal pré 15 synaptique, c'est-à-dire le potentiel d'action du pré-neurone.. Le terme « capacité » peut désigner à la fois un condensateur en tant que composant et sa capacité électrique en tant que grandeur physique, mesurée en Farads (F). Le « potentiel de membrane » désigne le potentiel à la borne de la capacité de membrane reliée au point milieu du pont de transistors. 20 L'invention pourra être mieux comprise à la lecture de la description qui va suivre, d'exemples non limitatifs de mise en oeuvre de celle-ci, et à l'examen du dessin annexé, sur lequel : - la figure 1 représente de façon schématique un neurone artificiel selon un premier mode de réalisation de l'invention, 25 - la figure 2 est une vue analogue à la figure 1 d'un neurone artificiel selon un deuxième mode de réalisation de l'invention, - la figure 3 représente un circuit de simulation numérique selon le deuxième mode de réalisation, - les figures 4a et 4b illustrent les formes d'onde des potentiels et courants 30 obtenus par la simulation du circuit de la figure 3, - la figure 4c illustre les formes d'onde du potentiel de membrane et courants des canaux ioniques obtenus par simulation d'un modèle de neurone biologique, 3050050 11 - la figure 5 représente un circuit de simulation numérique selon un troisième mode de réalisation de l'invention, - la figure 6 illustre les formes d'onde des potentiels obtenus par la simulation numérique du circuit de la figure 5, 5 - la figure 7 représente de façon schématique un neurone artificiel selon un quatrième mode de réalisation de l'invention, - les figures 8a à 8g représentent des résultats obtenus par la simulation d'un circuit selon la figure 7, - la figure 9 représente de façon schématique un neurone artificiel selon un 10 cinquième mode de réalisation de l'invention, - la figure 10 illustre la caractéristique entrée-sortie d'un inverseur sous le seuil en fonction du rapport des courants de drain maxima de ses transistors N et P, - les figures 11 a et 1 lb représentent des résultats obtenus par la simulation numérique d'un circuit de neurone selon l'invention, utilisant la possibilité de commande 15 par le substrat, - La figure 11c illustre un circuit de simulation numérique d'un neurone artificiel mettant en évidence le phénomène de résonance stochastique, - La figure 11d représente des formes d'onde des courants d'excitation et du potentiel de membrane dans le cas d'une résonance stochastique, 20 - la figure 12 illustre de façon schématique une partie d'un réseau de neurones utilisant un neurone artificiel selon l'invention, - la figure 13 représente de façon schématique une interconnexion de deux neurones selon l'invention par l'intermédiaire d'un circuit synaptique, - la figure 14 illustre un circuit de simulation numérique de 25 l'interconnexion de la figure 13 dans le cas d'une synapse excitatrice, - la figure 15 représente des résultats obtenus par la simulation numérique du circuit de la figure 14, - la figure 16 illustre un circuit de simulation numérique analogue à celui de la figure 14 dans le cas d'une synapse inhibitrice, 30 - la figure 17 représente des résultats obtenus par la simulation numérique du circuit de la figure 16, 3050050 12 - la figure 18 illustre de façon schématique un circuit utilisant le bruit thermique du neurone pour maintenir le poids synaptique d'une synapse excitatrice, - la figure 19 représente les courbes de poids synaptique obtenues par la simulation du circuit de la figure 18, avec et sans injection de bruit, 5 la figure 20 illustre de façon schématique un neurone artificiel fonctionnant en mode rafale par le biais d'un circuit d'excitation adjoint, - la figure 21 illustre un schéma de simulation numérique Spice pour le circuit de la figure 20, - les figures 22a et 22b représentent des rafales d'impulsions obtenues en 10 sortie du neurone avec et sans courant d'excitation externe respectivement, - la figure 22c représente un réseau neuronal artificiel constitué de deux neurones couplés par deux synapses, permettant à l'un des neurones d'émettre des rafales d'impulsions, et - la figure 22d illustre des résultats obtenus par la simulation numérique du 15 circuit schématisé à la figure 22c. - la figure 23 illustre de façon schématique un réseau locomoteur spinal artificiel constitué de deux neurones et d'une synapse inhibitrice, - la figure 24 représente des résultats obtenus par simulation numérique du circuit de la figure 23, 20 - la figure 25 schématise un réseau locomoteur spinal artificiel constitué de deux neurones et deux synapses inhibitrices, - les figures 26a et 26b illustrent des résultats obtenus par la simulation numérique du circuit schématisé à la figure 25, On a représenté à la figure 1 le schéma d'un neurone artificiel 1 selon un 25 premier exemple de réalisation de l'invention, avec deux inverseurs 5 et 6 reliés en cascade, la sortie du premier étant reliée à l'entrée du second. La sortie du premier inverseur 5 est connectée à la grille d'un transistor PMOS 8. La sortie du deuxième inverseur est reliée à la grille d'un transistor NMOS 7. Sur la figure 1, les transistors 7 et 8 sont électriquement reliés en série et 30 forment un pont entre les tensions d'alimentation Vs et Vd. Le point milieu 9, définissant la connexion des drains des transistors du pont, est relié à une borne d'une capacité de membrane Cm. L'autre borne de la capacité de 3050050 13 membrane Cm est reliée à la masse 0V. Sinon, en variante, cette borne peut être reliée soit à Vs, soit à Vd. Dans cet exemple, on a Vs = =0. Une capacité Ck est reliée entre Vs et la grille du transistor NMOS 7. La borne 5 de la capacité Ck reliée à Vs peut sinon être reliée à la masse. Une capacité Cna est reliée entre Vd et la grille du transistor PMOS 8. La borne de la capacité Cna reliée à Vd peut sinon être reliée à la masse. Iex désigne le courant d'excitation externe, par exemple issu des synapses (non représentées sur la figure 1). 10 Lorsque le potentiel de membrane Cm atteint la tension de seuil du premier inverseur 5, un potentiel correspondant est alors transmis après une première inversion par l'inverseur 5 à la grille du transistor PMOS 8, activant ce dernier après un retard défini par la capacité Cna. Ainsi, la capacité de membrane Cm se charge par le canal de conduction ouvert du PMOS. Cette charge correspond au front montant du potentiel d'action en sortie. 15 Lorsque la tension de seuil du deuxième inverseur 6 est atteinte, un potentiel correspondant est transmis à la grille du transistor NMOS 7, activant ce dernier après un délai défini par la capacité de retard Ck, qui est dans l'exemple considéré plus long que le délai d'activation du PMOS, du fait du choix de Ck > Cna. Ainsi, après avoir eu le temps de se charger, la capacité de membrane Cm commence à se décharger à l'ouverture du 20 canal de conduction du NMOS. Cette décharge correspond au front descendant du potentiel d'action en sortie. Les tensions d'alimentation Vd et Vs sont ici les équivalents respectifs des potentiels de Nernst du sodium et du potassium par analogie avec la biologie. Les transistors PMOS 8 et NMOS 7 du pont représentent respectivement les 25 canaux sodiques et potassiques. Les capacités de retard Cna et Ck représentent les constantes de temps nécessaires à l'ouverture des canaux sodiques et potassiques respectivement, comme le suggère le modèle de Morris-Lecar discuté plus haut. Généralement, et en conformité avec la biologie, les canaux K sont moins 30 rapides que les canaux Na, ce qui entraîne Ck > Cna. De plus, dans l'exemple considéré, la conductance du transistor NMOS 7 du pont est plus importante que celle du transistor 3050050 14 PMOS 8, ce qui induit un potentiel de repos de la membrane proche de Vs, lorsque le courant d'excitation Iex est nul. La capacité Cna peut être égale à 0, comme illustré à la figure 2. On a représenté à la figure 3 un circuit de simulation numérique réalisé avec le 5 simulateur de circuits analogiques Spice selon l'exemple de la figure 2. Les transistors 8 et 7 du pont correspondent respectivement aux transistors notés M3 et M6 sur la figure 3, ayant une largeur de grille égale à 0.6ùm. L'inverseur 5 est constitué des deux transistors M2 et M5, ayant une largeur de grille égale à 0.3m. 10 L'inverseur 6 est constitué des deux transistors M1 et M4, ayant des largeurs de grille égales à 0.3ùm et 0.05ùm respectivement. La longueur de grille des transistors est égale à 22nm. La tension d'alimentation négative est -100mV et celle positive est +100mV. Les capacités Ck et Cm sont égales à 50fF et 10ff respectivement. 15 Le courant d'excitation externe est constant, égal à 30pA. La figure 4a représente les formes d'onde des potentiels de membrane Vn.', et des tensions V. de grille du transistor PMOS 8 et Vk de grille du transistor NMOS 7. La figure 4b représente, en plus du potentiel de membrane Vmem, les formes d'onde des courants Id(M3) de drain du transistor 8 et Is(M6) de drain du transistor 7 du 20 circuit de la figure 3. Ces formes d'onde de potentiel de membrane et de courants ioniques sont similaires à celles rencontrées dans le vivant comme le montre la figure 4c, où sont représentées les formes d'onde obtenues par simulation sur l'outil de calcul numérique Matlab®, du modèle de neurone biologique de Wei (Y. Wei et al. The Journal of 25 Neuroscience, August 27, 2014), où Ina et Ik représentent les courbes des courants sodiques et potassiques respectivement. Un accord qualitatif des formes d'ondes entre les figures 4b et 4c peut être observé. Dans une variante où Ck REVENDICATIONS1. Neurone artificiel (1 ;1') comportant : - Une capacité dite de membrane (Cm), Un circuit impulsionnel à contre-réaction comportant o Un pont à transistors PMOS (8) et NMOS (7) en série et reliés par un point milieu (9) à la capacité de membrane (Cm), o Au moins une capacité dite de retard (Cna, Ck) entré la grille et la source de l'un des transistors (7,8) du pont de façon à générer un décalage temporel de 10 conduction/blocage entre les transistors dudit pont, o Au moins deux inverseurs CMOS (5,6 ; 10,11,12) entre la capacité de membrane (Cm) et les grilles des transistors dudit pont de façon à amener les transistors (7, 8) du pont à changer d'état en fonction de la tension de la capacité de membrane (Cm) et permettre au circuit impulsionnel de générer au moins une impulsion lorsque la tension 15 de la capacité de membrane (Cm) franchit un seuil prédéfini, avec charge de la capacité de membrane (Cm) par l'un des transistors (8) du pont et décharge par l'autre transistor (7), la forme de l'impulsion étant liée audit décalage temporel. 2. Neurone artificiel (1 ;1') selon la revendication précédente, comportant une entrée dite d'excitation synaptique externe (Ie.) en courant, la capacité de membrane 20 intégrant ce courant d'entrée. 3. Neurone artificiel (1 ;1') selon la revendication 1 ou 2, la charge de la capacité de membrane (Cm) étant assurée par le transistor PMOS (8) du pont et sa décharge par le transistor NMOS (7). 4. Neurone artificiel (1 ;1') selon la revendication 3, la capacité de retard (Cna) 25 connectée au transistor PMOS (8) étant inférieure à la capacité de retard (Ck) connectée au transistor NMOS (7), mieux étant nulle. 5. Neurone artificiel (1 ;1') selon la revendication 4, la capacité de retard (Ck) connectée au transistor NMOS (7) étant supérieure à la capacité de membrane (Cm). 30 6. Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, comportant deux inverseurs CMOS (5,6) en cascade, l'entrée du premier inverseur (5) étant reliée à la capacité de membrane (Cm) et sa sortie à l'entrée du deuxième 3050050 24 inverseur (6) et à la grille de l'un des transistors (7 ;8), la sortie du deuxième inverseur (6) étant reliée à la grille de l'autre transistor (7 ;8). 7. Neurone artificiel (1 ;1') selon l'une quelconque des revendications 1 à 5, comportant deux inverseurs CMOS (11, 12) en cascade, l'entrée du premier inverseur (11) étant reliée à la capacité de membrane (Cm) et sa sortie à l'entrée du deuxième inverseur (12), la sortie du deuxième inverseur (12) étant reliée à la grille de l'un des transistors dudit pont, et un troisième inverseur CMOS (10) dont l'entrée est reliée à la capacité de membrane (Cm) et la sortie à la grille de l'autre transistor dudit pont. Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, opérant en mode stable, les transistors PMOS (8) et NMOS (7) dudit pont ayant des valeurs de conductance différentes, de préférence dans un rapport d'au moins 2, notamment de 2 à 7, en particulier de 5 à 7. Neurone artificiel (1 ;1') selon l'une quelconque des revendications 1 à 7, opérant en mode oscillateur à relaxation, les transistors PMOS (8) et NMOS (7) dudit pont ayant des valeurs de conductance proches, de préférence dans un rapport égal à 1. Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, le circuit impulsionnel étant alimenté par une alimentation avec la tension négative (Vs) comprise entre -200 mV et 0 mV et la tension positive (Vd) comprise entre 0 mV et +200 mV, mieux la tension négative (Vs) comprise entre -100 mV et -50 mV et la tension positive (Vd) comprise entre +50 et +100 mV. Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, l'amplitude de ladite au moins une impulsion est comprise entre 40 mV et 200 mV Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, la différence (Vd-Vs) étant fixée de manière à ce que le gain en tension de chaque inverseur CMOS soit supérieur ou égal à 2, cette différence étant notamment supérieure ou égale à 100mV, mieux à 120mV. Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, la tension de seuil d'au moins l'un des inverseurs CMOS étant différente de OV, notamment comprise entre entre -5OmV et +50mV 58. 9. 10. 11. 12. 13. 3050050 14. 15. 5 16. 10 17. 15 18. 19. 20 20. 25 30 21. 25 Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, comportant une résistance de fuite (Rf) en parallèle avec la capacité de membrane (Cm). Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, les transistors (7) et (8) dudit pont étant réalisés en une technologie FD-SOI utilisant la possibilité de commande par le substrat, permettant de contrôler le courant maximum des transistors (7,8) par une électrode de substrat. Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, comportant un circuit d'excitation adjoint (60) intégrant le potentiel de membrane, et réinjectant un courant résultant de cette intégration dans la capacité de membrane. Neurone artificiel (1 ;1') selon l'une quelconque des revendications précédentes, exploitant un phénomène de résonance stochastique par la réception d'une excitation externe de deux courants différents : un courant (Iex) périodique d'amplitude insuffisante pour générer des potentiels d'action et un courant aléatoire de bruit (Ib). Réseau neuronal (20), comportant une pluralité de neurones artificiels (1 ;1') tels que définis à l'une quelconque des revendications précédentes. Réseau neuronal (20) selon la revendication précédente, comportant au moins deux neurones artificiels (1,1'), dits pré-neurone (1) et post-neurone (1'), reliés ensemble par un circuit synaptique (4). Réseau neuronal (20) selon la revendication précédente, le circuit synaptique (4) ayant deux entrées et comportant deux transistors (M16, M13) reliés en série par leurs drains, l'un au moins desdits transistors étant de type NMOS (M16) commandé par un potentiel de grille (V1) correspondant à la première entrée (weight) du circuit synaptique, la grille du deuxième transistor correspondant à la deuxième entrée (e2) du circuit synaptique, la sortie du circuit synaptique correspondant à la source du transistor NMOS (M16) étant reliée au potentiel de sortie (Vinerai') du post-neurone (1'). Réseau neuronal (20) selon la revendication précédente, le circuit synaptique (4) correspondant à une synapse excitatrice (2) où la deuxième entrée (e2) du circuit synaptique est reliée à la sortie d'un inverseur (5) ayant pour entrée le potentiel de 3050050 26 22. 5 23. 10 24. 15 25. 20 26. 27. 25 28. 29. 30 membrane du pré-neurone (1), notamment à la grille du transistor PMOS (8) du pont du pré-neurone (1). Réseau neuronal (20) selon la revendication 20, le circuit synaptique (4) correspondant à une synapse inhibitrice (3) où la deuxième entrée (e2) du circuit synaptique est reliée à la sortie de deux inverseurs en série dont l'entrée du premier est soumise au potentiel de membrane du pré-neurone (1). Réseau neuronal (20) selon la revendication 20, le circuit synaptique (4) correspondant à une synapse inhibitrice (3) où la deuxième entrée (e2) du circuit synaptique est reliée à la grille du transistor NMOS (7) du pont du pré-neurone. Réseau neuronal (20) selon l'une quelconque des revendications 18 à 23, comportant deux neurones artificiels (1,1'), dont un premier neurone (1) oscillant à haute fréquence et un deuxième neurone (1') oscillant à basse fréquence, le premier neurone (1) fonctionnant en mode rafale en étant couplé au deuxième neurone (1') par l'intermédiaire de deux synapses, l'une excitatrice (2) du premier (1) vers le deuxième neurone (1'), et l'autre inhibitrice (3) du deuxième (1') vers le premier neurone (1). Réseau neuronal (20) selon la revendication précédente, les capacités de membrane (Cm) et de retard (Ck, Cna) du deuxième neurone étant au moins 100 fois plus grandes que celles du premier neurone. Procédé de traitement d'information, dans lequel on utilise un réseau neuronal (20) tel que défini à l'une des revendications 18 à 23. Procédé selon la revendication précédente, dans lequel un bruit thermique intrinsèque du neurone artificiel (1 ;1') est utilisé pour maintenir une information au sein du réseau neuronal (20) après apprentissage. Procédé selon la revendication précédente, dans lequel de multiples potentiels d'action à très haute fréquence sont appliqués à l'entrée d'un circuit intégrateur (15) dont la sortie est connectée à la première entrée (weight) d'une synapse excitatrice (2). Procédé selon la revendication précédente, dans lequel le circuit intégrateur (15) comporte un transistor NMOS (16) dont la source, correspondant à la sortie du circuit intégrateur (15), est reliée à une capacité (17), la grille et le drain dudit 3050050 27 transistor (16) étant connectés ensemble et correspondant à l'entrée du circuit intégrateur (15). 30. Réseau locomoteur spinal artificiel (21), comportant au moins deux neurones artificiels (1,1') selon l'une quelconque des revendications 1 à 17, dits pré-neurone 5 (1) et post-neurone (1'), et une synapse inhibitrice (3). 31. Réseau locomoteur spinal artificiel (21) selon la revendication précédente, la synapse inhibitrice (3) ayant deux entrées synaptiques et comportant deux transistors (M16, M13) reliés en série par leurs drains, l'un au moins desdits transistors étant de type NMOS (M16) commandé par un potentiel de grille (V1) 10 correspondant à la première entrée synaptique (weight), la grille du deuxième transistor correspondant à la deuxième entrée synaptique (e2) étant reliée à la sortie de deux inverseurs en série dont l'entrée du premier est soumise au potentiel de membrane du pré-neurone (1), la sortie de la synapse correspondant à la source du transistor NMOS (M16) étant reliée au potentiel de sortie (Vnierni,) du post-neurone 15 (1'). 32. Réseau locomoteur spinal artificiel (21) selon la revendication 30, la synapse inhibitrice (3) ayant deux entrées synaptiques et comportant deux transistors (M16, M13) reliés en série par leurs drains, l'un au moins desdits transistors étant de type NMOS (M16) commandé par un potentiel de grille (V1) correspondant à la 20 première entrée synaptique (weight), la grille du deuxième transistor correspondant à la deuxième entrée synaptique (e2) étant reliée à la grille du transistor NMOS (7) du pont du pré-neurone (1), la sortie de la synapse correspondant à la source du transistor NMOS (M16) étant reliée au potentiel de sortie (V.I>) du post-neurone (1'). 25 33. Réseau locomoteur spinal artificiel (21) selon l'une quelconque des revendications 30 à 32, comportant un pré-neurone opérant en mode rafale et un post-neurone opérant en mode oscillant, associés par une synapse inhibitrice (3). 34. Réseau locomoteur spinal artificiel (21) selon l'une quelconque des revendications 30 à 32, comportant deux neurones artificiels (1,1'), fonctionnant tous les deux en 30 mode oscillant, et mutuellement couplés par deux synapses inhibitrices (3), de façon à ce que chacun des neurones soit à la fois pré et post-neurone. 3050050 28 35. Réseau locomoteur spinal artificiel (21) selon l'une quelconque des revendications 30 à 32, comportant deux neurones artificiels (1,1') fonctionnant tous les deux en mode rafale, et mutuellement couplés par deux synapses inhibitrices (3), de façon à ce que chacun des neurones soit à la fois pré et post-neurone.