Brevet FR3052293A1 — publié le 20171208

PROCEDE DE FABRICATION D'UN EMPILEMENT DE DISPOSITIFS ELECTRONIQUES Domaine technique L'invention se rapporte au domaine technique de la fabrication d'un empilement de dispositifs électroniques. A titre d'exemples non limitatifs, un dispositif électronique peut être un transistor, une mémoire, un microsystème électromécanique etc. L'invention trouve notamment son application dans l'intégration 3D à très grande échelle (VLSI pour « Very-Large-Scale Integration ») par la technologie CoolCubeTM afin de réaliser successivement des transistors, les transistors supérieurs étant fabriqués à basse température (typiquement inférieure à 500°C). Etat de la technique antérieure Un procédé connu de l'état de la technique, comporte les étapes : ao) prévoir une première structure comportant successivement un substrat, un dispositif électronique, une couche diélectrique (classiquement un oxyde), bo) prévoir une deuxième structure comportant successivement un substrat, une couche active destinée à former un dispositif électronique, une couche intercalaire (classiquement une couche d'oxyde enterrée), une couche semi-conductrice destinée à former un plan de masse, une couche diélectrique (classiquement un oxyde) ; co) coller les première et deuxième structures par une adhésion directe entre les couches diélectriques ; do) retirer le substrat de la deuxième structure de manière à exposer la couche 25 active ; eo) introduire des dopants dans la couche semi-conductrice ou dans la couche active ; fo) activer thermiquement les dopants introduits lors de l'étape eo). Par ailleurs, le substrat de la deuxième structure prévue lors de l'étape bo) est 30 classiquement recouvert d'une couche de Si02. Lorsque les dopants sont introduits dans la couche semi-conductrice, l'étape fo) d'activation thermique des dopants est importante afin d'obtenir un plan de masse 3052293 2 efficace permettant par exemple une modulation de la tension de seuil d'un transistor, et une réduction de l'influence des effets de canal court d'un transistor. L'étape fo) d'activation thermique des dopants doit être exécutée selon un budget thermique qui ne dégrade pas le dispositif électronique de la première structure. A 5 titre d'exemple non limitatif, lorsque le dispositif électronique de la première structure est un transistor planaire de type FDSOI (pour « Fully-Depleted Silicon on Insulator ») tel que décrit dans le document P. Batude et al, Symposium on VLSI Technology Advance Program, 2015, le budget thermique maximal admissible est de l'ordre de 500°C pendant 5 h, 600°C pendant 1 min, 800°C pendant 1 ms. 10 L'étape fo) est avantageusement exécutée en irradiant la couche semi-conductrice par un laser impulsionnel via la couche active exposée lors de l'étape do), de manière à activer thermiquement les dopants et former le plan de masse. Toutefois, un inconvénient est la diffusion thermique, à travers les couches d'oxyde sous- 15 jacentes, de la chaleur produite par le laser impulsionnel lors de l'étape fo), qui est susceptible de dégrader le dispositif électronique de la première structure. Lorsque les dopants sont introduits dans la couche active, l'étape fo) d'activation thermique des dopants est importante afin d'obtenir par exemple un drain et une 20 source de bonne qualité lorsque le dispositif électronique formé est un transistor. L'étape fo) est avantageusement exécutée en irradiant directement la couche active par un laser impulsionnel. Toutefois, comme précédemment, un inconvénient est la diffusion thermique, à travers les couches d'oxyde sous-jacentes, de la chaleur produite par le laser impulsionnel lors de l'étape fo), qui est susceptible de dégrader le dispositif électronique de la première structure. Exposé de l'invention L'invention vise à remédier en tout ou partie à l'inconvénient précité. A cet effet, l'invention a pour objet un procédé de fabrication d'un empilement de dispositifs 30 électroniques, comportant les étapes : a) prévoir une première structure comportant successivement un substrat, un dispositif électronique, une couche diélectrique ; 3052293 3 b) prévoir une deuxième structure comportant successivement un substrat, une couche active destinée à former un dispositif électronique, une couche intercalaire, une première couche semi-conductrice destinée à former un plan de masse, une deuxième couche semi-conductrice poreuse ; 5 c) coller les première et deuxième structures par une adhésion directe entre la couche diélectrique et la deuxième couche semi-conductrice poreuse ; d) retirer le substrat de la deuxième structure de manière à exposer la couche active ; e) introduire des dopants dans la première couche semi-conductrice ou dans la 10 couche active ; f) irradier la première couche semi-conductrice ou la couche active par un laser impulsionnel de manière à activer thermiquement les dopants correspondants. Ainsi, le procédé selon l'invention permet de réduire considérablement la diffusion 15 thermique de la chaleur produite par le laser impulsionnel lors de l'étape f) grâce à la deuxième couche semi-conductrice poreuse de la deuxième structure prévue lors de l'étape b). En effet, une telle deuxième couche semi-conductrice poreuse permet d'obtenir une bonne isolation thermique du premier dispositif électronique, ou autrement dit, un bon découplage thermique entre la première couche semi- 20 conductrice et le premier dispositif électronique, ou le cas échéant, entre la couche active et le premier dispositif électronique . Lorsque les dopants sont introduits dans la première couche semi-conductrice lors de l'étape e), l'étape f) est exécutée en irradiant la première couche semi-conductrice via la couche active exposée lors de l'étape d). Lorsque les dopants sont introduits dans la couche active lors de l'étape 25 e), l'étape f) est exécutée en irradiant directement la couche active. Par ailleurs, une telle deuxième couche semi-conductrice poreuse, de par l'isolation thermique conférée, autorise une certaine latitude sur le choix des valeurs des paramètres du laser impulsionnel tels que la fluence ou la durée des impulsions. Le procédé selon l'invention peut comporter une ou plusieurs des caractéristiques suivantes. 3052293 4 Selon une caractéristique de l'invention, la deuxième couche semi-conductrice poreuse présente une surface libre lors de l'étape b), et l'étape b) comporte une étape b1) consistant à former une couche diélectrique à ladite surface libre, l'adhésion directe s'opérant lors de l'étape c) entre la couche diélectrique de la 5 première structure et la couche diélectrique formée lors de l'étape b1). Ainsi, un avantage procuré par la couche diélectrique (par exemple une couche d'oxyde) formée à la surface libre de la deuxième couche semi-conductrice poreuse est la forte diminution de la conductivité thermique de la deuxième couche semiconductrice poreuse, ce qui permet d'améliorer le découplage thermique entre le 10 plan de masse et le premier dispositif électronique. A titre d'exemple, une couche de silicium poreux oxydée possède une conductivité thermique de l'ordre de 30 fois inférieure à celle d'une couche de silicium poreux non-oxydée. En outre, un autre avantage procuré par la couche diélectrique (par exemple une couche d'oxyde) formée à la surface libre de la deuxième couche semi-conductrice 15 poreuse est d'améliorer la tenue du collage lors de l'étape c) grâce à l'obtention d'une surface plus hydrophile. Selon une caractéristique de l'invention, la couche diélectrique formée lors de l'étape b1) est un oxyde, de préférence thermique. 20 Selon une caractéristique de l'invention, l'étape b) est exécutée de sorte que la deuxième couche semi-conductrice poreuse présente un taux de porosité compris entre 20% et 80%, préférentiellement compris entre 40% et 80%. Ainsi, un avantage procuré par un tel taux de porosité est d'allier : 25 - un bon découplage thermique entre la première couche semi-conductrice et le premier dispositif électronique, ou le cas échéant, entre la couche active et le premier dispositif électronique et - une bonne tenue mécanique de l'empilement de dispositifs électroniques. 30 Selon une caractéristique de l'invention, la deuxième couche semi-conductrice poreuse est à base de silicium poreux, le silicium poreux étant de préférence dopé de type n. 3052293 5 Ainsi, un avantage procuré par le silicium poreux est sa relative simplicité de fabrication. Selon une caractéristique de l'invention, la deuxième couche semi-conductrice 5 poreuse présente une épaisseur comprise entre 50 nm et 120 nm. Ainsi, un avantage procuré par une telle gamme d'épaisseur (préférentiellement conjuguée avec un taux de porosité compris entre 20% et 80%) permet d'obtenir une isolation thermique satisfaisante du premier dispositif électronique. 10 Selon une caractéristique de l'invention, le substrat de la deuxième structure est à base d'un matériau semi-conducteur, de préférence le silicium. Ainsi, un avantage procuré par un tel substrat est d'autoriser un contact électrique permettant la formation de la deuxième couche semi-conductrice poreuse, par exemple par voie électrochimique. 15 Selon une caractéristique de l'invention, la couche diélectrique de la première structure est à base de dioxyde de silicium. Selon une caractéristique de l'invention, la couche diélectrique de la première 20 structure présente une épaisseur supérieure à 60 nm, de préférence supérieure à 80 nm. Ainsi, un avantage procuré par une telle gamme d'épaisseur est de contribuer à une bonne isolation thermique du premier dispositif électronique. 25 Selon une caractéristique de l'invention, les dopants introduits dans la première couche semi-conductrice lors de l'étape e) sont sélectionnés dans le groupe comportant B, In, P, As. Selon une caractéristique de l'invention, la deuxième structure prévue lors de 30 l'étape b) comporte une couche d'arrêt de gravure intercalée entre le substrat de la deuxième structure et la couche active. 3052293 6 Ainsi, un avantage procuré par une telle couche d'arrêt est de faciliter le retrait, par gravure, du substrat de la deuxième structure lors de l'étape d). Selon une caractéristique de l'invention, la couche d'arrêt de gravure est à base de 5 SiGe, de préférence dopé de type n. Selon une caractéristique de l'invention, la couche intercalaire prévue lors de l'étape b) est gravée après l'étape d) de manière sélective relativement à la couche active et à la première couche semi-conductrice ; et une couche d'oxyde enterrée 10 est formée en lieu et place de la couche intercalaire gravée. Ainsi, un tel retrait sélectif de la couche intercalaire s'apparente à la technologie SON (pour « Silicon-On-Nothing » en langue anglaise) lorsque la couche active est à base de silicium. 15 Selon une caractéristique de l'invention, la couche intercalaire prévue lors de l'étape b) est à base de SiGe, de préférence dopé de type n. Selon une caractéristique de l'invention, l'étape e) consistant à introduire les dopants dans la première couche semi-conductrice est exécutée lors de l'étape b) 20 par un dopage in situ lors de la formation de la première couche semi-conductrice. Selon une caractéristique de l'invention, l'étape e) consistant à introduire les dopants dans la première couche semi-conductrice est exécutée en introduisant les dopants dans la première couche semi-conductrice via la couche active exposée 25 lors de l'étape d). L'étape e) est alors préférentiellement exécutée par une implantation ionique. Brève description des dessins D'autres caractéristiques et avantages apparaîtront dans l'exposé détaillé de 30 différents modes de réalisation de l'invention, l'exposé étant assorti d'exemples et de référence aux dessins joints. 3052293 7 Figure 1 est une vue schématique en coupe d'une première structure prévue pour la mise en oeuvre d'un procédé selon l'invention. Figures 2a à 2c sont des vues schématiques en coupe illustrant la préparation d'une deuxième structure prévue pour la mise en oeuvre d'un procédé selon l'invention. 5 Figure 3 est une vue schématique en coupe illustrant le collage des première et deuxième structures. Figures 4a à 4e sont des vues schématiques en coupe illustrant des étapes d'un procédé selon l'invention, antérieures à la formation d'un plan de masse par activation thermique des dopants. 10 Figure 5 est une vue schématique en coupe illustrant l'activation thermique des dopants par un laser impulsionnel. Figure 6 est une vue schématique en coupe illustrant un dispositif électronique de type transistor pouvant appartenir à un niveau inférieur pour une intégration VLSI. Les éléments identiques ou assurant la même fonction porteront les mêmes 15 références pour les différents modes de réalisation, par souci de simplification. Figures 7a à 7e sont des vues schématiques en coupe illustrant des étapes d'un procédé selon l'invention, avec formation d'un transistor et dopage dans la couche active. 20 Exposé détaillé des modes de réalisation Définitions - Par « semi-conductrice », on entend que la couche présente une conductivité électrique à 300 K comprise entre 10' S/cm et 103 S/cm. - Par « diélectrique », on entend que la couche présente une conductivité électrique 25 à 300 K inférieure à 10' S/cm. - Par « adhésion directe », on entend un collage spontané issu de la mise en contact direct de deux surfaces, c'est-à-dire en l'absence d'un élément additionnel tel qu'une colle, une cire ou une brasure. L'adhésion provient principalement des forces de van der Waals issues de l'interaction électronique entre les atomes ou les 30 molécules des deux surfaces, et des liaisons hydrogène du fait des préparations des surfaces ou des liaisons covalentes établies entre les surfaces. On parle également de collage par adhésion moléculaire. 3052293 8 - Par « taux de porosité », on entend le rapport entre le volume des pores de la couche et le volume total de la couche. L'objet de l'invention est un procédé de fabrication d'un empilement de dispositifs 5 électroniques 11, comportant les étapes : a) prévoir une première structure 1 comportant successivement un substrat 10, un dispositif électronique 11, une couche diélectrique 12 ; b) prévoir une deuxième structure 2 comportant successivement un substrat 20, une couche active 21 destinée à former un dispositif électronique, une couche 10 intercalaire 22, une première couche semi-conductrice 23 destinée à former un plan de masse, une deuxième couche semi-conductrice poreuse 240 ; c) coller les première et deuxième structures 1, 2 par une adhésion directe entre la couche diélectrique 12 et la deuxième couche semi-conductrice poreuse 240 ; d) retirer le substrat 20 de la deuxième structure 2 de manière à exposer la couche 15 active 21 ; e) introduire des dopants dans la première couche semi-conductrice 23 ou dans la couche active 21 ; f) irradier la première couche semi-conductrice 23 ou la couche active 21 par un laser L impulsionnel de manière à activer thermiquement les dopants 20 correspondants. Première structure Comme illustré à la figure 1, le substrat 10 de la première structure 1 peut comporter un substrat support 100 sur lequel est formée une couche diélectrique 101. A titre d'exemple non limitatif, le substrat support 100 est à base de silicium et 25 la couche diélectrique 101 est à base de dioxyde de silicium. La couche diélectrique 12 de la première structure 1 est préférentiellement à base de dioxyde de silicium. La couche diélectrique 12 de la première structure 1 présente avantageusement une épaisseur supérieure à 60 nm, de préférence supérieure à 80 nm. 30 Comme illustré à la figure 6, le dispositif électronique 11 de la première structure 1 peut être un transistor de type MOSFET (pour « metal-oxide-semiconductor fieldeffect transistor »). Un tel dispositif électronique 11 peut comporter : 3052293 9 - une source S, un drain D, et une grille G formant les électrodes du transistor, - des contacts 114 s'étendant à partir desdites électrodes S, D, G, - une couche d'oxyde de grille 110 séparant le canal C de la grille G, - des espaceurs 111 en matériau diélectrique (par exemple du SiN), agencés de part 5 et d'autre de la grille G pour séparer la grille G de la source S et du drain D, et ce afin d'éviter une mise en court-circuit, - une couche de nitrure 112 et une couche d'oxyde 113 s'étendant au-dessus de la grille G et des espaceurs 111 de manière à éviter une mise en court-circuit des contacts 114. 10 Un tel dispositif électronique 11 comporte avantageusement des niveaux d'interconnexion (non illustrés) entre la couche d'oxyde 113 et la couche diélectrique 12. Deuxième structure Comme illustré aux figures 2a à 2c, le substrat 20 de la deuxième structure 2 peut 15 comporter un substrat support 200 sur lequel est formée une couche d'arrêt 201 de gravure. Ainsi, la couche d'arrêt 201 est intercalée entre le substrat support 200 de la deuxième structure 2 et la couche active 21. La couche d'arrêt 201 est préférentiellement à base de SiGe, plus préférentiellement dopé de type n, avec une concentration de dopants préférentiellement inférieure à 1016 cm'. La couche 20 d'arrêt 201 présente préférentiellement une épaisseur comprise entre 10 nm et 20 nm. Le substrat support 200 de la deuxième structure 2 est avantageusement à base d'un matériau semi-conducteur, de préférence le silicium. La couche active 21, la couche intercalaire 22 et la première couche semiconductrice 23 peuvent être formées successivement sur la couche d'arrêt 201 par 25 épitaxie. La couche active 21 est préférentiellement à base de silicium. La couche active 21 présente avantageusement une épaisseur comprise entre 5 nm et 40 nm, plus préférentiellement comprise entre 10 nm et 20 nm. La couche intercalaire 22 prévue lors de l'étape b) est préférentiellement à base de SiGe, plus préférentiellement dopé de type n. La couche intercalaire 22 présente 30 préférentiellement une épaisseur comprise entre 10 nm et 20 nm. 3052293 10 La première couche semi-conductrice 23 est préférentiellement à base de silicium. La première couche semi-conductrice 23 présente préférentiellement une épaisseur comprise entre 20 nm et 30 nm. Deuxième couche semi-conductrice poreuse 5 L'étape b) est avantageusement exécutée de sorte que la deuxième couche semiconductrice poreuse 240 présente un taux de porosité compris entre 20% et 80%, préférentiellement compris entre 40% et 80%. La deuxième couche semiconductrice poreuse 240 est préférentiellement à base de silicium poreux, le silicium poreux étant plus préférentiellement dopé de type n, avec une 10 concentration de dopants préférentiellement supérieure à 5 x 1018 cm'. La deuxième couche semi-conductrice poreuse 240 présente préférentiellement une épaisseur comprise entre 50 nm et 120 nm. La deuxième couche semi-conductrice poreuse 240 présente une surface libre 240a lors de l'étape b) (comme illustré à la figure 2b). Comme illustré à la figure 2c, le procédé comporte avantageusement une 15 étape b1) consistant à former une couche diélectrique 241 à la surface libre 240a de la deuxième couche semi-conductrice poreuse 240. La couche diélectrique 241 formée lors de l'étape b1) est préférentiellement un oxyde, plus préférentiellement thermique. 20 A titre d'exemple non limitatif, la deuxième couche semi-conductrice poreuse 240 peut être formée à partir d'une couche de silicium cristallin 24 (illustrée à la figure 2a) épitaxiée sur la première couche semi-conductrice 23. Pour ce faire, la deuxième couche semi-conductrice poreuse 240, à base de silicium poreux, peut être obtenue par voie électrochimique ou photo-électrochimique. Plus précisément, 25 la deuxième couche semi-conductrice 240 peut être obtenue par une dissolution anodique de la couche de silicium cristallin 24 dans une solution comportant de l'acide fluorhydrique (HF). La concentration de HF dans la solution peut varier typiquement entre 1% et 50%. La densité de courant peut varier typiquement entre quelques mA/cm2 et quelques A/cm'. Comme évoqué précédemment, le substrat 30 support 200 de la deuxième structure 2 est avantageusement à base d'un matériau semi-conducteur, de préférence le silicium, afin d'autoriser un contact électrique permettant la formation de la deuxième couche semi-conductrice poreuse 240 par 3052293 11 voie électrochimique ou photo-électrochimique. A titre d'exemple, lorsque le substrat support 200 de la deuxième structure 2 est fortement dopé de type p ou de type n de sorte que la résistivité du substrat support 200 est inférieur ou égal à quelques dizaines de mO.cm, alors il est possible de former directement du silicium 5 poreux par anodisation de la couche de silicium cristallin 24 sans nécessiter d'illumination. Des exemples de conditions expérimentales pour la formation de silicium poreux sont notamment décrits dans le document H. Foll et al, « Formation and application of porous silicon », Materials Science and Engineering, 39 (2002), 93-141. 10 En outre, le silicium poreux peut être classé suivant 3 catégories en fonction du diamètre des pores : - microporeux pour des diamètres de pores inférieurs à 2 nm, - mésoporeux pour des diamètres de pores compris entre 2 nm et 50 nm, - macroporeux pour des diamètres de pores supérieurs à 50 nm. 15 Les caractéristiques morphologiques du silicium poreux (taille des pores, taux de porosité, épaisseur) dépendent des conditions expérimentales, en particulier la concentration de HF, la densité de courant, la nature du substrat support 200 et la durée d'anodisation. En particulier, il est possible de prévoir des conditions expérimentales adaptées pour former une deuxième couche semi-conductrice 20 poreuse 240 avec une épaisseur strictement supérieure à 120 nm, puis d'exécuter un polissage mécano-chimique (CMP pour « Chemical Mechanical Polishing » en langue anglaise) afin d'atteindre une épaisseur comprise entre 50 nm et 120 nm. On privilégiera l'utilisation du microporeux lorsque la deuxième couche semiconductrice poreuse 240 présente une épaisseur comprise entre 50 nm et 120 nm. 25 Collage Lorsqu'une couche diélectrique 241 est formée à la surface libre 240a de la deuxième couche semi-conductrice poreuse 240, l'adhésion directe s'opère lors de l'étape c) entre la couche diélectrique 12 de la première structure 1 et la couche diélectrique 241 formée lors de l'étape b1). 30 L'étape c) peut comporter une étape préalable consistant à aplanir la surface de la couche diélectrique 12 de la première structure 1 et/ou la surface de la couche 3052293 12 diélectrique 241 formée lors de l'étape b1). Cette étape préalable est par exemple exécutée par un polissage mécano-chimique CMP. Retrait du substrat de la deuxième structure L'étape d) comporte préférentiellement une étape de meulage (« grinding » en 5 langue anglaise) du substrat support 200 puis une étape de gravure de la partie restante du substrat support 200, par exemple avec un hydroxyde de tétraméthylammonium (TMAH). Enfin, la couche d'arrêt 201 est gravée, préférentiellement par voie humide. Dopage dans la première couche semi-conductrice : formation du plan de masse 10 Le cas échéant, les dopants introduits dans la première couche semi-conductrice 23 lors de l'étape e) comportent préférentiellement : - des dopants de type p tels que le bore ou l'indium, et - des dopants de type n tels que le phosphore ou l'arsenic. Les dopants de type p et de type n présentent avantageusement une concentration 15 comprise entre 2 x 1018 CM-3 et 5 x 1018 CM-3. L'étape e) peut être exécutée lors de l'étape b) par un dopage in situ lors de la formation de la première couche semi-conductrice 23. L'étape e) peut également être exécutée en introduisant les dopants via la couche active 21 exposée lors de l'étape d). L'étape e) est alors préférentiellement exécutée 20 par une implantation ionique. Par exemple, pour le phosphore, la dose est de l'ordre de 1013 cm', l'énergie est de l'ordre de 25-35 keV et l'angle d'attaque est 15°. Pour le bore, la dose est de l'ordre de 1013 cm', l'énergie est de l'ordre de 15 keV et l'angle d'attaque est de 15°. Pour l'indium, la dose est de l'ordre de 1013cm-2, l'énergie est de l'ordre de 80 keV et l'angle d'attaque est nul. De tels paramètres 25 permettent d'éviter une amorphisation de la couche active 21. Avantageusement, l'étape e) comporte préalablement des étapes de photolithographie et de gravure 3 (cf. figure 4c) au sein de l'empilement comportant la première couche semi-conductrice 23, la couche intercalaire 22, et la couche active 21. Les étapes de photolithographie et de gravure 3 consistent 30 préférentiellement à former des premiers et seconds motifs (« patterning » en langue anglaise) au sein dudit empilement. Il est alors possible d'introduire des dopants de 3052293 13 type p au sein des premiers motifs, et des dopants de type n au sein des seconds motifs. Le plan de masse -formé à l'issue de l'étape f)- comporte alors des zones dopées p et des zones dopées n. En outre, avantageusement, l'étape e) comporte préalablement des étapes (illustrées 5 aux figures 4d et 4e) consistant à retirer la couche intercalaire 22 prévue lors de l'étape b) et remplacer ladite couche intercalaire 22 par une couche diélectrique 4, préférentiellement une couche d'oxyde enterrée. Pour ce faire, la couche intercalaire 22 prévue lors de l'étape b) est gravée après l'étape d) de manière sélective relativement à la couche active 21 et à la première couche semi10 conductrice 23. Puis une couche d'oxyde enterrée 4 est formée en lieu et place de la couche intercalaire 22 gravée par une technique du type SON (« silicon-onnothing » en langue anglaise). Dopage dans la couche active En cas de dopage dans la couche active 21, l'étape e) peut comporter des étapes 15 préalables (illustrées aux figures 7a à 7e) consistant à former un transistor à partir de la couche active 21. Ainsi, les étapes préalables peuvent consister à : (i) former, après l'étape d), des tranchées d'isolation peu profonde STI (pour shallow trench isolation en langue anglaise) au sein de l'empilement comportant la première couche semi-conductrice 23, la couche intercalaire 22, et la couche active 21, les 20 tranchées STI étant formées à basse température, et remplies d'une couche d'oxyde 40 (comme illustré à la figure 7a) ; (ii) former des grilles G sur la couche active 21 de part et d'autre des STI (comme illustré à la figure 7b), chaque grille G étant préférentiellement formée sur une couche d'oxyde de grille 110 ; 25 (iii) graver la couche d'oxyde 40 de manière à exposer la couche intercalaire 22 (comme illustré à la figure 7b) ; (iv) former des espaceurs 111 sur les bords latéraux des grilles G (comme illustré à la figure 7c) ; (v) retirer la couche intercalaire 22 prévue lors de l'étape b) et remplacer ladite 30 couche intercalaire 22 par une couche diélectrique 4, préférentiellement une couche d'oxyde enterrée (comme illustré à la figure 7d). Pour ce faire, la couche intercalaire 22 prévue lors de l'étape b) est gravée de manière sélective relativement 3052293 14 à la couche active 21 et à la première couche semi-conductrice 23. Puis une couche d'oxyde enterrée 4 est formée en lieu et place de la couche intercalaire 22 gravée par une technique du type SON (« silicon-on-nothing » en langue anglaise). (vi) former une source S et un drain D de part et d'autre de chaque grille G, de 5 préférence par épitaxie (comme illustré à la figure 7e). Puis l'étape e) consiste à doper les zones de la couche active 21 formées par les sources S et les drains D. Activation thermique des dopants En cas de dopage dans la première couche semi-conductrice 23, la fluence du laser 10 L impulsionnel (par exemple de 0,1 à 1 J.cm-2) et la durée des impulsions (par exemple de 20 ns à 200 ns) sont adaptées aux épaisseurs de la couche active 21 et de la couche intercalaire 22 afin d'atteindre et d'activer thermiquement les dopants introduits dans la première couche semi-conductrice 23 lors de l'étape e). Si la couche active 21 est recouverte d'une couche d'oxyde ou si l'on augmente 15 l'épaisseur de la couche active 21, une possibilité d'adaptation des paramètres est une augmentation de la fluence du laser L. En cas de dopage dans la couche active 21, plus précisément dans les zones de la couche active 21 formées par les sources S et les drains D, la fluence du laser L 20 impulsionnel (par exemple de 0,1 à 1 J.cm-2) et la durée des impulsions (par exemple de 20 ns à 200 ns) sont adaptées à l'épaisseur desdites zones de la couche active 21. Si la couche active 21 est recouverte d'une couche d'oxyde ou si l'on augmente l'épaisseur de la couche active 21, une possibilité d'adaptation des paramètres est une augmentation de la fluence du laser L. 25 Interconnexions, niveaux d'empilements Bien entendu, la première structure 1 peut être munie d'un ensemble de dispositifs électroniques 11 s'étendant sur le substrat 10. Les dispositifs électroniques sont avantageusement interconnectés par des lignes métalliques. 3052293 15 L'invention ne se limite pas aux modes de réalisation exposés. L'homme du métier est mis à même de considérer leurs combinaisons techniquement opérantes, et de leur substituer des équivalents. Ainsi, l'invention ne se limite pas à deux niveaux d'empilement de dispositifs 5 électroniques. Il est tout-à-fait possible d'envisager au moins un troisième niveau d'empilement en réitérant les étapes du procédé après la formation du dispositif électronique de la deuxième structure à partir de la couche active 21. En outre, l'invention ne se limite pas à un plan de masse comportant des premiers et seconds motifs comprenant respectivement des dopants de type p et de type n. Le 10 plan de masse peut également être uniforme avec un seul type de dopant ; les étapes de photolithographie et de gravure 3 devant alors être adaptées. REVENDICATIONS1. Procédé de fabrication d'un empilement de dispositifs électroniques (11), comportant les étapes : a) prévoir une première structure (1) comportant successivement un substrat (10 ; 100, 101), un dispositif électronique (11), une couche diélectrique (12) ; b) prévoir une deuxième structure (2) comportant successivement un substrat (20 ; 200, 201), une couche active (21) destinée à former un dispositif électronique, une couche intercalaire (22), une première couche semi-conductrice (23) destinée à 10 former un plan de masse, une deuxième couche semi-conductrice poreuse (240) ; c) coller les première et deuxième structures (1, 2) par une adhésion directe entre la couche diélectrique (12) et la deuxième couche semi-conductrice poreuse (240) ; d) retirer le substrat (20 ; 200, 201) de la deuxième structure (2) de manière à exposer la couche active (21) ; 15 e) introduire des dopants dans la première couche semi-conductrice (23) ou dans la couche active (21) ; f) irradier la première couche semi-conductrice (23) ou la couche active (21) par un laser (L) impulsionnel de manière à activer thermiquement les dopants correspondants. 20 2. Procédé selon la revendication 1, dans lequel la deuxième couche semiconductrice poreuse (240) présente une surface libre (240a) lors de l'étape b), et dans lequel l'étape b) comporte une étape b1) consistant à former une couche diélectrique (241) à ladite surface libre (240a), l'adhésion directe s'opérant lors de 25 l'étape c) entre la couche diélectrique (12) de la première structure (1) et la couche diélectrique (241) formée lors de l'étape b1). 3. Procédé selon la revendication 2, dans lequel la couche diélectrique (241) formée lors de l'étape b1) est un oxyde, de préférence thermique. 30 4. Procédé selon l'une des revendications 1 à 3, dans lequel l'étape b) est exécutée de sorte que la deuxième couche semi-conductrice poreuse (240) présente un taux 3052293 17 de porosité compris entre 20% et 80%, préférentiellement compris entre 40% et 80%. 5. Procédé selon l'une des revendications 1 à 4, dans lequel la deuxième couche 5 semi-conductrice poreuse (240) est à base de silicium poreux, le silicium poreux étant de préférence dopé de type n. 6. Procédé selon l'une des revendications 1 à 5, dans lequel la deuxième couche semi-conductrice poreuse (240) présente une épaisseur comprise entre 50 nm et 10 120 nm. 7. Procédé selon l'une des revendications 1 à 6, dans lequel le substrat (200) de la deuxième structure (2) est à base d'un matériau semi-conducteur, de préférence le silicium. 15 8. Procédé selon l'une des revendications 1 à 7, dans lequel la couche diélectrique (12) de la première structure (1) est à base de dioxyde de silicium. 9. Procédé selon l'une des revendications 1 à 8, dans lequel la couche diélectrique 20 (12) de la première structure (1) présente une épaisseur supérieure à 60 nm, de préférence supérieure à 80 nm. 10. Procédé selon l'une des revendications 1 à 9, dans lequel les dopants introduits dans la première couche semi-conductrice (23) lors de l'étape e) sont sélectionnés 25 dans le groupe comportant B, In, P, As. 11. Procédé selon l'une des revendications 1 à 10, dans lequel la deuxième structure (2) prévue lors de l'étape b) comporte une couche d'arrêt (201) de gravure intercalée entre le substrat (200) de la deuxième structure (2) et la couche active 30 (21). 3052293 18 12. Procédé selon la revendication 11, dans lequel la couche d'arrêt (201) de gravure est à base de SiGe, de préférence dopé de type n. 13. Procédé selon l'une des revendications 1 à 12, dans lequel la couche 5 intercalaire (22) prévue lors de l'étape b) est gravée après l'étape d) de manière sélective relativement à la couche active (21) et à la première couche semiconductrice (23) ; et une couche d'oxyde enterrée (4) est formée en lieu et place de la couche intercalaire (22) gravée. 14. Procédé selon la revendication 13, dans lequel la couche intercalaire (22) prévue lors de l'étape b) est à base de SiGe, de préférence dopé de type n.