Brevet FR3053835A1 — publié le 20180112

DISPOSITIF CASCODE INTEGRE MONOLITHIQUEMENT DOMAINE DE L'INVENTION La présente invention concerne un dispositif cascode couplant deux composants discrets, l'un élaboré sur matériau semi-conducteur du groupe IV, l'autre élaboré sur matériau semiconducteur du groupe III-V. Elle concerne en particulier un dispositif cascode dont les deux composants sont intégrés monolithiquement. ARRIERE PLAN TECHNOLOGIQUE DE L'INVENTION Les transistors HEMT (transistors à haute mobilité électronique) élaborés sur des matériaux semi-conducteurs III-N sont classiquement dit « normally on », c'est-à-dire qu'ils présentent une tension de seuil négative et peuvent conduire le courant avec une tension de grille à OV. Ces composants avec des tensions de seuil négatives sont appelés composants en mode déplétion (« depletion mode » ou « D-mode » selon la terminologie anglo-saxonne). Afin d'éviter qu'une défaillance de la grille ne bascule le composant en mode passant, il est préférable pour les applications d'électronique de puissance d'avoir des dispositifs dits « normally off », c'est-à-dire présentant une tension de seuil positive, qui ne peuvent donc pas conduire le courant lorsque la tension de grille est à OV ; ces composants sont communément appelés composants en mode enrichissement (« E-mode »). La fabrication de dispositifs à haute tension sur matériaux semi-conducteurs III-N en E-mode s'avère complexe. Une alternative à un dispositif E-mode haute tension simple est de combiner un composant D-mode à haute tension avec un composant E-mode basse tension dans un dispositif hybride dit cascode. Le dispositif hybride comprend typiquement un transistor HEMT D-mode élaboré sur matériaux semi-conducteurs III-N et un transistor MOS (« Metal-Oxide-Semiconductor » selon la terminologie anglo-saxonne) E-mode élaboré sur silicium. Ces 3053835 2 deux composants sont ensuite couplés dans le packaging : l'électrode de drain et l'électrode de source du transistor MOS E-mode sont respectivement connectée à l'électrode de source et à l'électrode de grille du transistor HEMT D-mode. 5 OBJET DE L'INVENTION Un objet de l'invention est de proposer un procédé de 10 fabrication d'un dispositif hybride de type cascode intégré monolithiquement permettant de simplifier l'assemblage et le packaging d'un dispositif hybride visant à obtenir un dispositif à haute tension en E-mode. 15 BREVE DESCRIPTION DE L'INVENTION L'invention concerne un procédé de fabrication d'un dispositif hybride comprenant un premier composant en matériau 20 semi-conducteur du groupe IV et un deuxième composant en matériaux semi-conducteurs du groupe III-N ; le procédé est remarquable en ce qu'il comprend : a) La formation d'au moins un ilot constituant une première couche utile sur un substrat support ; la première 25 couche utile et le substrat support étant chacun en matériau du groupe IV ; b) La formation d'une deuxième couche utile en matériaux semi-conducteurs du groupe III-N sur le substrat support et sur l'ilot ; 30 c) Le retrait d'une partie de la deuxième couche utile pour exposer la première couche utile ; d) L'élaboration du premier composant dans et sur la première couche utile et du deuxième composant dans et sur la deuxième couche utile. 35 Le procédé de fabrication selon l'invention permet d'élaborer une structure semi-conductrice hétérogène comprenant une première couche utile en matériau semi-conducteur VI et une deuxième couche utile en matériaux semi-conducteurs III-N, les 40 deux couches présentant une bonne qualité, adaptée à la 3053835 3 fabrication de composants microélectroniques de natures différentes. Ces derniers sont élaborés de manière monolithique et séquentiellement sur le même substrat. Les deux composants sont ainsi intégrés et connectés dans la même puce. 5 Selon des caractéristiques avantageuses de l'invention, prises seules ou en combinaison : - l'étape a) comprend : o le dépôt de la première couche utile sur le substrat 10 support, o le retrait local de la première couche utile de manière à former au moins un ilot ; - l'étape b) comprend le dépôt successif de couches en matériaux semi-conducteurs du groupe III-N pour former la 15 deuxième couche utile ; - l'étape c) de retrait d'une partie de la deuxième couche utile comprend un procédé ou une combinaison de procédés choisis parmi le polissage mécano-chimique, la gravure chimique humide, la gravure chimique sèche ; 20 - l'étape d) comprend : o l'élaboration partielle du premier composant dans et sur la première couche utile, comprenant des étapes de fabrication à hautes températures ; o puis, l'élaboration partielle du deuxième composant 25 dans et sur la deuxième couche utile, comprenant des étapes de fabrication à hautes températures ; o enfin, la réalisation d'étapes de métallisation, d'isolation et d'interconnexion pour finaliser le premier composant et le deuxième composant, et pour 30 les connecter électriquement ; - une électrode de drain et une électrode de source du premier composant sont respectivement connectées à une électrode de source et à une électrode de grille du deuxième composant au cours de l'étape d), pour former un 35 dispositif cascode ; - le premier composant et le deuxième composant sont des composants discrets ; - le premier composant est un transistor MOS ; - le deuxième composant est un transistor HEMT. 40 3053835 4 BREVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages de l'invention 5 ressortiront de la description détaillée de l'invention qui va suivre en référence aux figures annexées sur lesquelles les figures la à ld et 2a à 2e présentent des étapes du procédé de fabrication conforme à l'invention. 10 DESCRIPTION DETAILLEE DE L'INVENTION Les figures sont des représentations schématiques de dispositifs en coupe ou en vue de dessus dans lesquelles les 15 dimensions latérales ou verticales peuvent ne pas être respectées. Les mêmes références pourront être utilisées pour des éléments de même nature. L'invention concerne un procédé de fabrication d'un 20 dispositif hybride cascode associant deux composants connectés en série et configuré pour réaliser un dispositif à haute tension qui ne peut conduire le courant lorsque la tension de commande appliquée est nulle. Ledit dispositif comprend un premier composant en matériau semi-conducteur du groupe IV et un 25 deuxième composant en matériaux semi-conducteurs du groupe III- V, avantageusement du groupe III-N : le procédé selon l'invention vise à les intégrer de manière monolithique, c'est-à-dire qu'ils sont élaborés sur un même substrat et formeront une seule puce après singularisation. 30 Le procédé de fabrication comprend une étape de formation d'au moins un ilot 20 constituant une première couche utile 2 sur un substrat support 1, comme représenté sur la figure la. Un substrat support 1 en matériau semi-conducteur du 35 groupe IV est d'abord fourni. Le matériau semi-conducteur du groupe IV pourra être choisi, par exemple, parmi le silicium, le germanium, le carbure de silicium. Le silicium est avantageusement choisi pour sa disponibilité et sa compatibilité avec les étapes de fabrication microélectronique. Le substrat 40 support 1 en silicium présentera préférentiellement un dopage de 3053835 5 type N (par exemple, dopé Phosphore, Arsenic...) et une résistivité comprise entre 10^6 ohms.cm et 10^-3 ohm.cm. Le substrat support 1 en silicium pourra présenter avantageusement une orientation cristallographique (111) ou (100). 5 Une couche 2 en matériau semi-conducteur du groupe IV est ensuite élaborée sur le substrat support 1, par exemple par épitaxie. Le matériau semi-conducteur du groupe IV de la couche 2 peut être choisi parmi le silicium, le germanium, le silicium-germanium, etc ; nous prendrons l'exemple du silicium dans la 10 suite de la description, ce matériau étant le plus communément utilisé. Cette couche 2 constitue une première couche utile (qui sera référencée 2 par la suite). Le premier composant 200 sera élaboré dans cette première couche utile 2. Le type (P ou N) et le niveau de dopage de la première couche utile 2, ainsi que les 15 caractéristiques du substrat support 1 sont ainsi choisis en fonction du composant 200 à fabriquer. La première couche utile 2 est disposée sur le substrat support 1 sous forme d'un ou préférentiellement plusieurs ilots 20. Chaque ilot 20 comportera un composant 200. 20 Selon une variante, la première couche utile 2 peut être déposée sur la totalité de la surface du substrat support 1, puis gravée localement par les techniques connues de photolithographie et gravure sèche ou humide, pour former les ilots 20. 25 Selon une autre variante, la première couche utile 20 peut être déposée par croissance épitaxiale sélective, uniquement à l'emplacement des ilots 20 ; pour cela, une couche de masquage est déposée sur le substrat support 1, préalablement à l'étape d'épitaxie, dans les régions où l'on ne souhaite pas 30 réaliser les ilots 20. Le procédé de fabrication comprend ensuite une étape de formation d'une deuxième couche utile 3, en matériaux semiconducteurs du groupe III-N, sur le substrat support 1 et sur 35 l'ilot 20. La deuxième couche utile 3 est formée d'un empilement de couches en matériaux semi-conducteurs du groupe III-N (figure lb). Les matériaux semi-conducteurs du groupe III-N peuvent être choisis parmi le nitrure de gallium (GaN), le nitrure d'aluminium (A1N), les alliages de nitrure de gallium aluminium 40 (AlxGal_,N), le nitrure d'indium (InN) et autres alliages 3053835 6 ternaires ou quaternaires à base de matériaux III-N. A titre d'exemple, la deuxième couche utile 3 comporte, en partant du substrat support 1 : - une couche de nucléation 3a (par exemple AIN) et 5 une couche tampon - une couche canal 3b (par exemple GaN) - une couche d'espacement 3c (par exemple AIN) - une couche barrière 3d (par exemple AlGaN) - et une couche supérieure 3e (par exemple GaN) 10 Les couches 3a à 3e formant la deuxième couche utile 3 sont déposées successivement pour former l'empilement. On pourra pour cela mettre en oeuvre différentes techniques d'épitaxie hétérogène habituellement utilisées pour la croissance de matériaux semi-conducteurs du groupe III-N, comme notamment le 15 dépôt par MOCVD (« Metal organic chemical vapor deposition »). A titre d'exemple, les températures utilisées pour ces épitaxies sont comprises entre 800°C et 1200°C. D'autres configurations d'empilement de couches, connues de l'état de l'art, pourront bien-sûr être mises en oeuvre pour 20 la réalisation de la deuxième couche utile 3. Le deuxième composant 300 du dispositif hybride cascode sera élaboré dans la deuxième couche utile 3. L'empilement de couches 3a à 3e est typiquement utilisé pour la fabrication de composants à haute mobilité électronique. 25 Avantageusement, comme illustré sur les figures la et lb, les flans 21 de l'ilot 20 de la première couche utile 2 forment un épaulement à leur base et non un angle droit ou aigu avec la surface du substrat support 1. Cette configuration est favorable à la croissance épitaxiale des couches 3a à 3e car elle permet 30 de former une couche 3 beaucoup plus ordonnée et limitant l'apparition de défauts tels que des dislocations, des défauts interstitiels, des défauts de Frenkel et de nombreux autres défauts résultant de la croissance épitaxiale. 35 A la suite de l'étape de formation de la deuxième couche utile 3, le procédé de fabrication comprend une étape de retrait d'une partie de la deuxième couche utile 3 pour exposer la première couche utile 2, sur au moins une partie de la surface (dans un plan (x,y)) du ou des ilot(s) 20 (figure lc). 3053835 7 Selon un premier mode de mise en oeuvre, cette étape de retrait peut être réalisée par polissage mécano-chimique adapté aux matériaux III-N en présence. Avantageusement, l'épaisseur de la couche supérieure 3d est choisie suffisamment épaisse pour 5 tenir compte de l'enlèvement de matière qui aura lieu dans la région 32 au cours de l'étape de polissage. En effet, même s'il est bien moindre que dans la région 22, un enlèvement de matière s'opère dans la région 32, pour laquelle il est nécessaire de conserver l'empilement de couches 3a à 3e formant la deuxième 10 couche utile 3. Avantageusement, une couche d'arrêt pourra être déposée sur la couche 3e, uniquement dans la région 32 : cette couche d'arrêt sera choisie pour sa forte sélectivité de gravure par rapport à l'empilement de couches 3a à 3e et permettra ainsi de protéger la deuxième couche active 3 d'un enlèvement mécano- 15 chimique trop important. Selon un autre mode de réalisation, cette étape de retrait peut être réalisée par gravure sèche ou humide dans la région 22, la région 32 ayant préalablement été protégée par une couche d'arrêt, déposée localement par les techniques 20 habituelles de photolithographie et dépôt. Selon encore un autre mode de réalisation, l'étape de retrait de la deuxième couche utile 3 dans la région 22 pourra être réalisée par combinaison des techniques précédemment citées : par exemple, gravure dans la région 22, puis polissage 25 mécano-chimique pour conférer à la surface 12 une bonne planéité après l'étape de retrait. Alternativement, le polissage mécano-chimique pourra être effectué en premier, suivi d'une étape de gravure dans la région 22, avec arrêt sélectif sur la surface du ou des ilots 20. 30 On obtient à ce stade une structure semi-conductrice hétérogène 10 comprenant au moins une première couche utile 2 en matériau semi-conducteur VI dans une région 22, sensiblement coplanaire avec une deuxième couche utile 3 en matériaux semiconducteurs III-N dans une région 32, les deux couches 2,3 35 présentant une bonne qualité, adaptée à la fabrication de composants microélectroniques de natures différentes. Suite à l'étape de retrait, le procédé de fabrication peut avantageusement comporter une étape d'isolation des régions 40 22 et 32, par formation d'une zone 203 entre les régions 22 et 3053835 8 32 (figure 1d). Cette zone 203 pourra être rendue isolante, soit par implantation (par exemple, d'ions argon, silicium ou tout autre espèce adaptée), soit par gravure locale et remplissage par un matériau isolant électrique, par exemple l'oxyde de 5 silicium, le nitrure, etc. Le procédé de fabrication selon l'invention comprend enfin une étape d'élaboration du premier composant 200 dans et sur la première couche utile 2 et du deuxième composant 300 dans 10 et sur la deuxième couche utile 3. L'élaboration de composants microélectroniques, connue de l'homme du métier, comprend en premier lieu des étapes dites « front end » consistant en la formation des éléments semiconducteurs tels que les régions actives (source, drain, canal), 15 les régions d'isolation dans les couches utiles 2,3, les contacts de source, de drain, de grille. En deuxième lieu, elle comprend des étapes dites « back end » consistant en la formation des interconnexions métalliques entre les électrodes connectées aux contacts. Les étapes « front end » comportent des 20 traitements thermiques à hautes températures, typiquement pouvant aller de 200°C à 1100°C pour les technologies silicium (premier composant 200) et pouvant aller de 200°C à 950°C pour les technologies III-N (deuxième composant 300). 25 Comme cela est représenté sur la figure 2a, une première couche d'encapsulation 33 peut être déposée sur la deuxième couche utile 3 après l'étape d'isolation, pour protéger ladite couche 3 des étapes subséquentes du procédé. La première couche d'encapsulation 33 pourra être par exemple formée en nitrure de 30 silicium, en oxyde de silicium. Le procédé de fabrication selon l'invention comporte des étapes d'élaboration partielle du premier composant 200 dans et sur la première couche utile 2, comprenant avantageusement les 35 étapes de fabrication à hautes températures, dites « front end ». La figure 2b illustre les contacts de source 201, de drain 202 et de grille 204 formés à la suite de ces étapes. A ce stade, le premier composant 200 partiel est préférentiellement protégé par une autre couche d'encapsulation 23, comme cela est 40 représenté sur la figure 2c. Cette autre couche d'encapsulation 3053835 9 23 permet notamment d'éviter une contamination du premier composant 200 par des éléments III ou d'autres composés utilisés lors de la fabrication du deuxième composant 3. L'autre couche d'encapsulation 23 peut être de même nature ou de différente 5 nature que la première couche d'encapsulation 33. Le procédé de fabrication comporte ensuite des étapes d'élaboration partielle du deuxième composant 300 dans et sur la deuxième couche utile 3, comprenant là encore les étapes de fabrication à hautes températures (« front end »). La figure 2d 10 illustre les contacts de source 301, de drain 302 et de grille 304 formés à la suite de ces étapes. Enfin, le procédé de fabrication comporte la réalisation d'étapes de métallisation, d'isolation et d'interconnexion pour 15 finaliser le premier composant 200 et le deuxième composant 300, et pour les connecter électriquement. Des électrodes métalliques sont connectées aux différents contacts pour former les électrodes de source 211,311, de drain 212,312, et de grille 214,314, respectivement des premier 1 et deuxième 2 composants. 20 Pour former le dispositif hybride cascode 500, l'électrode de drain 212 du premier composant 2 est reliée à l'électrode de source 311 du deuxième composant 3 par une connexion métallique 501, comme illustré sur la figure 2e. L'électrode de source 211 du premier composant 2 est quant à 25 elle connectée à l'électrode de grille 314 du deuxième composant 3. Le dispositif hybride cascode 500 obtenu forme un dispositif à haute tension fonctionnant en E-mode. Selon un mode de mise en oeuvre préféré, le premier 30 composant 2 et le deuxième composant 3 sont des composants discrets ; le premier composant 2 est un transistor MOS, le deuxième composant 3 est un transistor HEMT. 35 Bien entendu, l'invention n'est pas limitée aux modes de réalisation décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications. REVENDICATIONS1. Procédé de fabrication d'un dispositif hybride (500) comprenant un premier composant (200) en matériau semi- conducteur du groupe IV et un deuxième composant (300) en matériaux semi-conducteurs du groupe III-N, le procédé étant caractérisé en ce qu'il comprend : a) La formation d'au moins un ilot (20) constituant une première couche utile (2) sur un substrat support (1) ; la première couche utile (2) et le substrat support (1) étant chacun en matériau du groupe IV ; b) La formation d'une deuxième couche utile (3) en matériaux semi-conducteurs du groupe III-N sur le substrat support (1) et sur l'ilot (20) ; c) Le retrait d'une partie de la deuxième couche utile (3) pour exposer la première couche utile (2) ; d) L'élaboration du premier composant (200) dans et sur la première couche utile (2) et du deuxième composant (300) dans et sur la deuxième couche utile (3). 2. Procédé de fabrication d'un dispositif hybride (500) selon la revendication précédente, dans lequel l'étape a) comprend : - Le dépôt de la première couche utile (2) sur le substrat support (1), - Le retrait local de la première couche utile (2) de manière à former au moins un ilot (20). 3. Procédé de fabrication d'un dispositif hybride (500) selon l'une des revendications précédentes, dans lequel l'étape b) comprend le dépôt successif de couches (3a,3b,3c,3d,3e) en matériaux semi-conducteurs du groupe III-N pour former la deuxième couche utile (3). 4. Procédé de fabrication d'un dispositif hybride (500) selon l'une des revendications précédentes, dans lequel l'étape c) de retrait d'une partie de la deuxième couche utile (3) comprend un procédé ou une combinaison de procédés choisis parmi le polissage mécano-chimique, la gravure chimique humide, la gravure chimique sèche. 3053835 11 5. Procédé de fabrication d'un dispositif hybride (500) selon l'une des revendications précédentes, dans lequel l'étape d) comprend : 5 - L'élaboration partielle du premier composant (200) dans et sur la première couche utile (2), comprenant des étapes de fabrication à hautes températures ; - Puis, l'élaboration partielle du deuxième composant (300) dans et sur la deuxième couche utile (3), comprenant des 10 étapes de fabrication à hautes températures ; - Enfin, la réalisation d'étapes de métallisation, d'isolation et d'interconnexion pour finaliser le premier composant (200) et le deuxième composant (300), et pour les connecter électriquement. 15 6. Procédé de fabrication d'un dispositif hybride (500) selon l'une des revendications précédentes, dans lequel une électrode de drain (212) et une électrode de source (211) du premier composant (200) sont respectivement connectées à une 20 électrode de source (311) et à une électrode de grille (314) du deuxième composant (300) au cours de l'étape d), pour former un dispositif cascode. 7. Procédé de fabrication d'un dispositif hybride (500) selon 25 l'une des revendications précédentes, dans lequel le premier composant (200) et le deuxième composant (300) sont des composants discrets. 8. Procédé de fabrication d'un dispositif hybride (500) selon 30 l'une des revendications précédentes, dans lequel le premier composant (200) est un transistor MOS. 9. Procédé de fabrication d'un dispositif hybride (500) selon l'une des revendications précédentes, dans lequel le deuxième 35 composant (300) est un transistor HEMT.