Brevet FR3050867A1 — publié le 20171103

PROCEDE DE FABRICATION D'UN TRANSISTOR A NANOCOUCHES A CANAL VERTICAL L'invention concerne les transistors à canal vertical, et en particulier les 5 procédés de fabrication de tels transistors. L'augmentation des performances des circuits intégrés due à la miniaturisation des transistors à effet de champ est confrontée à un obstacle technologique et scientifique. Une des problématiques est l'augmentation de la puissance statique et dynamique dans les circuits intégrés. Afin de réduire cette 10 puissance consommée, de nouvelles architectures et de nouveaux matériaux qui permettront d'obtenir une faible tension d'opération sont aujourd'hui intensivement étudiés. En particulier, pour des noeuds technologiques sous les 50 nm, le contrôle électrostatique du canal par la grille devient un paramètre de fonctionnement 15 prépondérant pour le fonctionnement du transistor. Pour améliorer ce contrôle électrostatique, différentes technologies de transistors à grilles multiples font l'objet de développements, en particulier les transistors à nanofils à grille enrobante. Cependant, la longueur de grille très réduite disponible pour des transistors à grille enrobante les rends délicats à fabriquer et limite la capacité 20 d'obtention de forts courants à l'état passant. Afin de permettre des longueurs de grille plus importantes en conservant une densité planaire d'intégration similaire à celle des transistors à grille enrobante, des structures de transistors à nanocouches à canal vertical ont été proposées. La difficulté pour de tels transistors provient de leur très grande 25 différence structurelle avec des transistors planaires à effet de champ. Ces différences structurelles impliquent des procédés de fabrication très différents. Les sources de dispersions de fabrication sont ainsi très différentes, les règles de contrôle dimensionnel du transistor vertical sont également très différentes lors de sa configuration, ce qui rend l'industrialisation de tels transistors encore 30 problématique. L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un procédé de fabrication d'un transistor vertical, comprenant les étapes de : -fournir un substrat surmonté d'un empilement de première, deuxième et 35 troisième couches, respectivement en des premier, deuxième et troisième matériaux semi-conducteurs, ledit deuxième matériau semi-conducteur étant différent des premier et troisième matériaux semi-conducteurs ; -réaliser une gravure partielle sélective des première et troisième couches par rapport à la deuxième couche, de façon à former un premier évidement dans 40 la première couche et un troisième évidement dans la troisième couche, ICG11051 FR Depot Texte.docx 3050867 2 lesdits premier et troisième évidements s'étendant respectivement jusqu'à la surface inférieure et à la surface supérieure de la deuxième couche ; -remplir lesdits premiers et troisièmes évidements d'un matériau diélectrique pour former des premier et deuxième espaceurs en contact respectivement avec la surface inférieure et la surface supérieure de la deuxième couche ; -réaliser une gravure partielle sélective de la deuxième couche par rapport au matériau diélectrique desdits premiers et deuxième espaceurs, de façon à former un deuxième évidement dans la deuxième couche entre les premier et deuxième espaceurs ; -dans le deuxième évidement, déposer un matériau conducteur. L'invention porte également sur les variantes suivantes. L'homme du métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire. Selon une variante, ladite étape de fourniture est précédée des étapes de : -formation d'un motif de masque dur sur la troisième couche de matériau semi-conducteur ; -gravure anisotrope des première à troisième couches selon le motif du masque dur. Selon encore une variante : -ladite étape de remplissage des premier et troisième évidements comprend un dépôt conforme dudit matériau diélectrique ; -le procédé comprend en outre une étape de gravure anisotrope dudit matériau diélectrique selon le motif du masque dur de façon à découvrir une face latérale de la deuxième couche. Selon une autre variante, ledit dépôt conforme dudit matériau diélectrique est réalisé avec une épaisseur supérieure à la profondeur desdits premier et troisième évidements. Selon encore une autre variante, ledit matériau conducteur est déposé 30 selon un dépôt conforme, le procédé comprenant en outre une étape de gravure anisotrope dudit matériau conducteur selon le motif du masque dur. Selon une variante, ledit dépôt conforme dudit matériau conducteur est ménagé de façon à ménager un évidement dans l'électrode ainsi formée. Selon une autre variante, le transistor fabriqué est un transistor à effet de 35 champ à canal vertical, le procédé comprenant en outre l'étape de déposer un isolant de grille en contact avec la deuxième couche dans le deuxième évidement, ledit matériau conducteur étant un matériau de grille déposé sur ledit isolant de grille. ICG11051 FR Depot Texte.docx 3050867 3 Selon encore une autre variante, le transistor fabriqué est un transistor bipolaire, ledit matériau conducteur étant déposé dans le deuxième évidement en contact avec ladite deuxième couche. Selon une variante, ledit deuxième évidement formé s'étend de part et 5 d'autre de ladite deuxième couche, ledit matériau conducteur formé s'étend de part et d'autre de la deuxième couche en deux électrodes conductrices isolées électriquement l'une de l'autre. Selon encore une variante, ledit deuxième évidement formé s'étend sur toute la périphérie de la deuxième couche et ledit matériau conducteur formé 10 s'étend sur toute la périphérie de la deuxième couche. Selon une autre variante, le procédé comprend en outre des étapes de : -dépôt d'une quatrième couche en matériau diélectrique sur les premier et deuxième espaceurs et sur ledit matériau conducteur, la quatrième couche étant dans un matériau différent de celui des premier et deuxième espaceurs ; 15 -dépôt d'une cinquième couche dans un matériau diélectrique différent de celui de la quatrième couche ; -gravure partielle de la quatrième couche de façon à découvrir au moins partiellement ledit matériau conducteur ; -formation d'un premier contact en contact électrique avec ledit matériau 20 conducteur. Selon encore une variante, le procédé comprend en outre des étapes de : -gravure de la cinquième couche de façon à découvrir au moins partiellement ledit substrat ; -formation d'un second contact en contact électrique avec ledit substrat. 25 Selon encore une autre variante, le procédé comprend en outre une étape de formation d'un troisième contact en contact électrique avec ladite troisième couche, lesdits premier à troisième contacts étant positionnés de façon répartie sur la longueur dudit empilement. Selon une variante, lesdits premier et deuxième contacts s'étendent 30 latéralement par rapport audit empilement d'un même côté de cet empilement. Selon une autre variante, le procédé comprend en outre une étape de formation d'un siliciure dans ladite première couche, ledit siliciure étant en contact avec ledit substrat. 35 D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : -la figure 1 est une vue en perspective schématique d'un empilement de nanofils pour un transistor à effet de champ à canal vertical, illustrant des 40 paramètres dimensionnels du canal ; ICG11051 FR Depot Texte.docx 3050867 4 -les figures 2 à 20 sont des vues en coupe transversale durant différentes étapes d'un procédé de fabrication d'un transistor à effet de champ à canal vertical selon un exemple d'un premier mode de réalisation de l'invention ; 5 La figure 1 est une vue en perspective schématique d'un empilement 10 de couches de nanofils ou nanocouches, pouvant servir de base pour un transistor à effet de champ à canal vertical 1. Une couche 11 d'un premier matériau semi-conducteur, une couche 12 d'un deuxième matériau semiconducteur et une couche 13 d'un troisième matériau semi-conducteur sont 10 superposées dans l'empilement 10, formé sur un substrat 100. Bien que non illustré, le substrat 100 et l'empilement 10 peuvent être séparés par l'intermédiaire d'un caisson et/ou de tranchées d'isolation profondes. Les couches 11 à 13 sont des couches de nanofils ou des nanocouches. La couche 13 est recouverte d'une couche isolante 21 formant un masque dur. Les couches 11 et 13 sont destinées 15 à former des premières et deuxièmes électrodes de conduction du transistor, la couche 12 étant destinée à former la zone de canal de ce transistor. Le matériau semi-conducteur de la couche 12 est différent de celui des couches 11 et 13. Les couches 11 et 13 sont avantageusement réalisées dans un même matériau semi-conducteur. Les couches 11 et 13 comportent typiquement un 20 dopage en vue d'optimiser leurs propriétés électriques. À titre d'exemple, le substrat 100 est de type substrat massif, par exemple en Silicium, par exemple présentant un léger dopage de type P. Les couches 11 et 13 sont par exemple initialement en alliage de Silicium-Germanium (par exemple du SiGe dopé, tel que du SiGe dopé au B), et la couche 12 peut être en Silicium non intentionnellement 25 dopé (ou présentant par exemple un dopage destiné à modifier la tension de seuil du transistor à former). La couche isolante 21 est par exemple réalisée en SiN. D'autres matériaux peuvent bien entendu être envisagés dans le cadre de l'invention. On peut par exemple envisager de réaliser les couches 11 et 13 en Silicium (ou en Silicium dopé, par exemple en Silicium dopé au P) et de réaliser la couche 12 en alliage de Silicium-Germanium. On peut également envisager de réaliser les couches 11 à 13 dans des matériaux semi-conducteurs de type III-V (par exemple InGaAs, InP,...). La figure 1 illustre les paramètres dimensionnels de la zone de canal du transistor 1 réalisé avec un empilement 10. En considérant que la couche 12 correspond à la forme définitive de la zone de canal du transistor, un tel transistor présente une longueur de grille ou longueur de canal gl (dimension selon la normale au substrat 100) correspondant à l'épaisseur de la couche 12, une largeur de canal cw correspondant à la longueur (dimension selon la direction longitudinale) de la couche 12, et une épaisseur de canal et correspondant à la largeur (dimension selon la direction transversale) de la couche 12. Afin de ICG11051 FR Depot Texte.docx 3050867 5 disposer à la fois d'un courant à l'état passant important et d'un bon contrôle électrostatique du canal, la valeur cw est avantageusement au moins égale à 2 fois la valeur ct. 5 Les figures 2 à 20 sont des vues en coupe transversale d'un exemple de transistor 1 à différentes étapes d'un exemple d'un premier mode de réalisation d'un procédé de fabrication. À la figure 2, on fournit un substrat 100 tel que détaillé précédemment, surmonté d'un empilement d'une couche 11 en alliage de Silicium-Germanium 10 formée sur le substrat 100, d'une couche 12 en Silicium, et d'une couche 13 en alliage de Silicium-Germanium. L'alliage de Silicium-Germanium peut présenter un dopage avec du Bore présentant par exemple une concentration comprise entre 5x1019 cm-3 et 5x102° cm-3, de préférence égale à 2x102° cm-3. L'empilement des couches 11 à 13 peut être obtenu au préalable par des étapes 15 de croissance par épitaxie, de façon connue en soi. Les matériaux des couches 11 à 13 sont sélectionnés à la fois en fonction des performances électriques souhaitées pour le transistor 1, et de sorte que des procédés de gravure soient disponibles pour graver sélectivement les couches 11 et 13 par rapport à la couche 12, et réciproquement. 20 L'empilement des couches 11 à 13 présente ici une épaisseur typiquement comprise entre 10 et 300 nanomètres. La couche 12 présente une épaisseur typiquement comprise entre 5 et 100 nm (par exemple 15 nm), la définition de son épaisseur facilitant la définition de la longueur électrique du canal. Les couches 11 et 13 présentent ici une même épaisseur identifiée par le paramètre c. Les 25 couches 11 et 13 peuvent également présenter des épaisseurs différentes, par exemple en vue d'ajuster leurs résistances électriques. Les couches 11 et 13 présentent typiquement une épaisseur c comprise entre 3 et 100 nm (par exemple 20 nm). Afin de réduire la résistance de contact au niveau de la source ou du drain d'un transistor 1, l'épaisseur c est avantageusement au plus égale à 15 nm. 30 Une valeur réduite de l'épaisseur c facilite également la formation ultérieure des espaceurs. La couche 13 est recouverte par une couche isolante 21. La couche isolante 21 est typiquement réalisée en SiN, en SiO2 ou en une combinaison de ces deux matériaux. La couche 21 forme un masque dur pour l'empilement. La 35 couche 21 présente ici une largeur comprise entre 10 et 100 nanomètres (par exemple 40 nm), correspondant à la largeur initiale de l'empilement. La couche isolante 21 peut être utilisée au préalable pour réaliser une gravure anisotrope des couches 11 à 13, de sorte que celles-ci présentent sensiblement une même longueur et une même largeur, correspondant au motif de la couche isolante 21. 40 Une telle gravure peut également être mise en oeuvre pour faire apparaître des ICG11051 FR Depot Texte.docx 3050867 6 plans cristallographiques tels que (100) ou (110), en fonction de la lithographie et de la chimie utilisée, par exemple pour permettre la dissociation de façon simple et directe des structures nMOS et pMOS à former. À la figure 3, on réalise une gravure partielle des couches 11 et 13, cette 5 gravure étant sélective par rapport à la couche 12 et à la couche 21. L'alliage de Silicium-Germanium des couches 11 et 13 est par exemple gravé partiellement avec de l'acide chlorhydrique gazeux, permettant de conserver la couche 12 avec sensiblement les mêmes dimensions. On forme ainsi un évidement 110 de part et d'autre de la couche 11 10 résiduelle, et un évidement 130 de part et d'autre de la couche 13 résiduelle. Les évidements 110 et 130 s'étendent respectivement jusqu'à la surface inférieure 121 et jusqu'à la surface supérieure 122 de la couche 12. Une partie de la surface supérieure 122 et de la surface inférieure 121 de la couche 12 est ainsi découverte. Les évidements 110 et 130 sont ici gravés sur une profondeur 15 illustrée par le paramètre b, par rapport aux bords des couches 12 et 21. Cette profondeur b est par exemple comprise entre 3 et 15 nm, et est par exemple égale à 5 nm. À la figure 4, on remplit les évidements 110 et 130 avec un matériau diélectrique 3. Dans cet exemple, le matériau diélectrique est de type Lk, c'est-à- 20 dire qui présente une constante diélectrique au plus égale à 5. Le matériau diélectrique 3 est par exemple du SiOC ou du SiBCN. Dans l'exemple illustré, l'empilement des couches 11 à 13 et 21 est encapsulé dans le matériau diélectrique 3. Le matériau diélectrique 3 vient notamment se déposer en contact avec la partie préalablement découverte des surfaces inférieure 121 et supérieure 25 122. Avantageusement, b >c/2 pour assurer la conservation du matériau diélectrique dans les évidements 110 et 130 après des étapes ultérieures de gravure. Avantageusement, le matériau 3 est déposé de façon à remplir intégralement les évidements 110 et 130. La figure 5 illustre une variante dans 30 laquelle le matériau diélectrique 3 est formé par une étape de dépôt conforme. Du SiOC peut par exemple être déposé par un procédé de dépôt par couche atomique amélioré par plasma. Ce dépôt conforme est ici réalisé sur une épaisseur définie par le paramètre a. Avantageusement, a>b, de sorte que les évidements 110 et 130 sont intégralement remplis par le matériau 3. 35 À la figure 6, en partant de la configuration de la figure 4, on procède à une gravure isotrope de la couche de diélectrique 3. Une gravure en chimie humide isotrope peut par exemple être envisagée pour une couche de diélectrique 3 en SiOC, de façon à conserver des espaceurs 31 et 32, respectivement en périphéride de la couche 11 et en périphérie de la couche 13. Une telle gravure 40 chimique est choisie sélective par rapport aux matériaux des couches 11 à 13 et ICG11051 FR Depot Texte.docx 3050867 7 21. Autrement, la couche 21 et la couche 12 servent de masque pour une gravure anisotrope, de sorte que des espaceurs 31 et 33 sont conservés (résidu de la couche 3 après gravure) de façon auto alignée avec les couches 21 et 12. Un espaceur est ainsi formé en périphérie de la couche 11, et un espaceur 33 est 5 formé en périphérie de la couche 13. L'espaceur 31 s'étend entre le substrat 100 et la couche 12, et l'espaceur 33 s'étend entre la couche 12 et la couche 21. La gravure anisotrope découvre ici une face latérale 123 de la couche 12. À la figure 7, on réalise une gravure partielle de la couche 12, cette gravure étant sélective par rapport aux espaceurs 31 et 33. Le Silicium de la couche 12 10 est par exemple gravé partiellement avec du TMAH, de l'HCI, ou du KOH. Les couches 11 et 13 sont maintenues protégées sous les espaceurs 31 et 33. La gravure de la couche 12 est réalisée de façon à former un évidement 120 de part et d'autre de cette couche 12, entre les espaceurs 31 et 33. Cette gravure est avantageusement réalisée sur une profondeur égale au paramètre b. Le fond des 15 évidements 120 est alors aligné avec l'interface entre les espaceurs 31,33 et les couches 11 et 13 respectivement. À la figure 8, on procède au dépôt conforme d'une couche de diélectrique 41. Dans cet exemple, le matériau diélectrique de la couche 41 est de type Hk, c'est-à-dire qu'il présente une constante diélectrique au moins égale à 6. Le 20 matériau diélectrique de la couche 41 est par exemple du Hf02 (par exemple un dépôt par couche atomique). Le matériau diélectrique de la couche 41 est par exemple déposé sur une épaisseur au plus de 3 nm. Le matériau diélectrique de la couche 41 est déposé dans les évidements 120, en contact avec les faces latérales 124 de la couche 12. Avantageusement, on peut déposer au préalable 25 une couche d'interface, par exemple en Si 02 présentant une épaisseur comprise entre 1 et 2nm. À la figure 9, on a procédé à une gravure anisotrope de la couche 41, de façon à ne conserver la couche 41 que dans les évidements 120. On obtient ainsi un isolant de grille 42 de part et d'autre de la couche 12. La gravure anisotrope 30 de Hf02 est par exemple réalisée avec une gravure plasma incluant du Ar, du BCI3, ou du C12. À la figure 10, on procède au dépôt conforme d'une couche conductrice 43. Dans cet exemple, le matériau de grille, correspondant à la couche 43, est du TiN. Le matériau de la couche 43 est par exemple déposé sur une épaisseur d'au 35 moins 1 nm. La couche 43 est notamment déposée sur l'isolant de grille 42. La couche 43 formant le matériau de grilleest par exemple déposée avec un procédé de dépôt par couche atomique. À la figure 11, on procède à une gravure anisotrope de la couche 43, de façon à ne conserver la couche 43 que dans les évidements 120. On obtient ainsi 40 une grille 44 de part et d'autre de la couche 12, sur l'isolant de grille 42. Les bords ICG11051 FR Depot Texte.docx 3050867 8 de la grille 44 ainsi obtenue sont auto alignés avec les espaceurs 31 et 33. La grille 44 comporte un évidement 45, c'est-à-dire un retrait par rapport au bord des espaceurs 31 et 33. Si le dépôt de la couche 43 présente une épaisseur suffisante, la gravure de cette couche 43 de TiN peut être réalisée par une gravure 5 isotrope de type RIE ou ICP, en conservant le matériau de cette couche 43 dans les évidements 120. La structure du transistor 1 ainsi obtenu inclut un auto alignement entre les espaceurs 31, 33 et la grille 44. La figure 50 est une vue en coupe du transistor 1 selon un plan parallèle 10 au substrat 100, au niveau de sa grille 44. Le transistor 1 obtenu ici est du type à grille enrobante, toute la zone de canal formée de la couche 12 étant entourée par la grille 44. La grille 44 est ainsi polarisée à un potentiel identique tout autour de la couche 12. La figure 51 est une vue en coupe d'une variante de transistor 1 selon un 15 plan parallèle au substrat 100, au niveau de sa couche 12. Le transistor 1 illustré ici comprend une grille 441 d'un côté de la couche 12, et une grille 442 de l'autre côté de la couche 12. La grille 441 est connectée électriquement à un contact 621. La grille 442 est connectée électriquement à un contact 622. Les grilles 441 et 442 (de même que les contacts 621 et 622) sont isolées électriquement l'une 20 de l'autre par l'intermédiaire d'éléments isolants 203, ménagés aux extrémités axiales du transistor 1. Un tel transistor permet l'application de tensions de grille indépendantes sur les grilles 441 et 442. Par l'application de polarisations appropriées sur les grilles 441 et 442, on peut par exemple modifier la tension de seuil du transistor 1. On peut par exemple prévoir que le potentiel appliqué sur la 25 grille 441 soit destiné à provoquer la commutation du transistor 1, tandis que la polarisation appliquée sur la grille 442 soit destinée à moduler la valeur de la tension de seuil du transistor 1. Les éléments 203 peuvent par exemple être réalisés en matériau de type Lk. Les éléments 203 peuvent être réalisés sur toute la hauteur de l'empilement, du substrat 100 jusqu'au sommet de la couche 13. 30 Les étapes détaillées par la suite fournissent un exemple pour la formation de contacts métalliques avec la grille 44 d'une part, avec une première électrode de conduction formée de la couche 11 d'autre part, et avec une deuxième électrode de conduction formée de la couche 13 par ailleurs. 35 À la figure 12, on procède à un dépôt conforme d'une couche de diélectrique 22. La couche 22 est typiquement une couche de nitrure, par exemple dans un matériau identique à celui de la couche 21. L'empilement 10 est ainsi encapsulé dans la couche 22, et les évidements 45 de la grille 44 sont remplis. La couche 22 présente par exemple une épaisseur de 10 nm. Du SiN peut par 40 exemple être déposé par un procédé de dépôt par couche atomique. ICG11051 FR Depot Texte.docx 3050867 9 À la figure 13, on procède à un dépôt d'une couche de diélectrique épaisse 23. La couche 23 est par exemple réalisée en SiO2 ou en TEOS. L'empilement 10 est ainsi encapsulé sous la couche 23. Du SiO2 peut par exemple être déposé par un procédé de dépôt par couche atomique. 5 À la figure 14, on procède à une étape de polissage mécanochimique. L'étape de polissage mécano chimique est interrompue après avoir découvert la face supérieure de la couche 13 et de l'espaceur 33. À la figure 15, on a procédé à une photolithographie, suivie d'une étape de gravure pour former un orifice 51 sur le côté de l'empilement 10. L'orifice 51 10 traverse la couche 23 et la couche 22, jusqu'au substrat 100. À la figure 16, on a procédé à une photolithographie, suivie d'une étape de gravure partielle de la couche 13 pour former un orifice 53 dans cette couche 13, au milieu de l'espaceur 33 entourant la couche 13. La gravure partielle est réalisée par exemple avec de l'acide chlorhydrique gazeux. 15 À la figure 17, on réalise avantageusement une siliciuration, afin de former un siliciure 139 sur la couche 13 au fond de l'orifice 53, et un siliciure 119 en contact avec le substrat 100, au fond de l'orifice 51. Les siliciures 119 et 139 sont destinés à réduire la résistance de contact avec la couche 13 et avec le substrat 100 respectivement. La siliciuration peut inclure un dépôt métallique, diffusé dans 20 la couche de semi-conducteur sous-jacente par exemple par une étape de recuit. À la figure 18, on remplit les orifices 51 et 53 avec un matériau de passivation. Des bouchons 34 et 35 sont ainsi formés respectivement dans les orifices 51 et 53. Les bouchons 34 et 35 sont par exemple formés en SiO2, par exemple déposé par un procédé de dépôt par couche atomique. Selon une 25 variante, on peut envisager que les bouchons 34 et 35 sont formés lors de l'étape de photolithographie précédente, en utilisant par exemple une couche de carbone amorphe. On peut alors conserver une sélectivité au retrait, pour ne pas retirer de l'oxyde déjà présent. À la figure 19, on procède au retrait de la couche 22, jusqu'à découvrir la 30 grille 44. La couche 22 recouvrant l'espaceur 31 est conservée. Un orifice 52 ménageant un accès à la grille 44 est ainsi ménagé. Le retrait de la couche 22 est par exemple réalisé par une gravure partielle, sélective par rapport aux autres matériaux. Une telle gravure peut être réalisée par gravure plasma dans un environnement approprié au retrait du SiN. 35 À la figure 20, on a procédé au retrait des bouchons 34 et 35, par exemple par une gravure appropriée. On a ainsi à nouveau ménagé des orifices d'accès aux siliciures 119 et 139. On a ensuite procédé à une métallisation pour remplir les différents orifices d'accès. Une étape de polissage mécanochimique a ensuite été mise en oeuvre avec arrêt sur la couche 23. On a ainsi formé un contact 40 métallique 61 connecté électriquement au siliciure 119, un contact 62 connecté ICG11051 FR Depot Texte.docx 3050867 10 électriquement à la grille 44, et un contact 63 connecté électriquement au siliciure 139. La métallisation est typiquement réalisée avec un matériau choisi dans le groupe constitué de Cu, Co, W, Al, Ti. Dans cet exemple, on peut par exemple prévoir un transistor 1 présentant 5 une largeur de 85 nm avec les dimensions suivantes, selon la direction transversale illustrée par la flèche en trait discontinu à la figure 20 : -un contact 62 d'une épaisseur de 5 nm de part et d'autre de l'empilement 10; -des espaceurs 31 et 33 d'une épaisseur de 10 nm de part et d'autre de 10 l'empilement 10 ; -un empilement 10 avec un paramètre ct de 20 nm ; -une distance de 15 nm entre le contact 62 et le contact 61 ; -un contact 61 d'une épaisseur de 5 nm ; -une distance de 15 nm entre le contact 61 et un contact 62 d'un transistor 15 adjacent. Dans cet exemple, on peut également prévoir un transistor 1 présentant une largeur de 50 nm avec les dimensions suivantes, selon la direction transversale illustrée par la flèche en trait discontinu à la figure 20 : -un contact 62 d'une épaisseur de 5 nm de part et d'autre de l'empilement 20 10 ; -des espaceurs 31 et 33 d'une épaisseur de 5 nm de part et d'autre de l'empilement 10 ; -un empilement 10 avec un paramètre ct de 15 nm ; -une distance de 5 nm entre le contact 62 et le contact 61 ; 25 -un contact 61 d'une épaisseur de 5 nm ; -une distance de 5 nm entre le contact 61 et un contact 62 d'un transistor adjacent. Différentes configurations des contacts 61 à 63 peuvent être envisagées, 30 en vue d'optimiser la densité d'intégration de transistors 1. La figure 21 est une vue de dessus schématique d'un empilement 10 encapsulé dans une couche d'isolant 23, pour un transistor réalisé selon une première variante. Dans cet exemple, un contact 63 est ménagé à la verticale de l'empilement 10, et est en contact électrique avec la couche 13 de l'empilement 35 10. Des contacts 61 et 62 sont ménagés de part et d'autre du contact 63 de l'empilement 10, et sont en contact électrique respectivement avec le substrat 100 sous-jacent et la grille du transistor. La figure 22 est une vue de dessus schématique d'un empilement 10 encapsulé dans une couche d'isolant 23, pour un transistor réalisé selon une 40 deuxième variante. Dans cette configuration, le but est d'accroître la densité ICG11051 FR Depot Texte.docx 3050867 11 d'intégration des transistors, en les rendant le plus étroits possible. Dans cet exemple, un contact 63 est ménagé à la verticale de l'empilement 10, et est en contact électrique avec la couche 13 de l'empilement 10. Un autre contact 61 est ménagé à la verticale de l'empilement 10, et déborde latéralement par rapport à 5 l'empilement 10. Le contact 61 s'étend en profondeur sur un premier côté de l'empilement 10 jusqu'en contact électrique avec le substrat 100. Un autre contact 62 est ménagé à la verticale de l'empilement 10, et déborde latéralement par rapport à l'empilement 10. Le contact 62 s'étend en profondeur sur un deuxième côté de l'empilement 10, jusqu'en contact électrique avec la grille du transistor. 10 Dans cette configuration, les contacts 61 à 63 sont répartis dans la longueur de l'empilement 10 (qui est la plus grande dimension de l'empilement 10), et sont essentiellement disposés à la verticale de cet empilement 10. Le transistor ainsi obtenu présente une très grande compacité. La figure 23 est une vue de dessus schématique d'un empilement 10 15 encapsulé dans une couche d'isolant 23, pour un transistor réalisé selon une troisième variante. La figure 24 est une vue en perspective de ce même empilement, la couche d'isolant 23 ayant été retirée dans un souci de lisibilité. Dans cette configuration, le but est d'accroître la densité d'intégration des transistors, en les rendant le plus étroits possible. Dans cet exemple, un contact 20 63 est ménagé à la verticale de l'empilement 10, et est en contact électrique avec la couche 13 de l'empilement 10. Un autre contact 61 est ménagé à la verticale de l'empilement 10, et déborde latéralement par rapport à l'empilement 10. Le contact 61 s'étend en profondeur sur un côté de l'empilement 10 jusqu'en contact électrique avec le substrat 100. Un autre contact 62 est ménagé à la verticale de 25 l'empilement 10, et déborde latéralement par rapport à l'empilement 10. Le contact 62 s'étend en profondeur sur le même côté de l'empilement 10 que le contact 61, jusqu'en contact électrique avec la grille du transistor. Dans cette configuration, les contacts 61 à 63 sont répartis dans la longueur (qui est la plus grande dimension de l'empilement 10) de l'empilement 10, et sont 30 essentiellement disposés à la verticale de cet empilement 10. Par ailleurs, les contacts 61 et 62 débordent latéralement d'un même côté de l'empilement 10, permettant de rendre le transistor encore plus compact. Le débordement latéral du contact 62 est isolé de la couche 13 par l'intermédiaire de l'espaceur 33. Le débordement latéral du contact 61 est isolé des couches 13 et 12 respectivement 35 par l'espaceur 33, et par une partie de la couche 22. Les figures 25 à 27 illustrent schématiquement différents masques de photolithographie pouvant être mis en oeuvre successivement afin de graver les contacts 61 à 63. À la figure 25, le motif 73 correspond à la forme de la gravure 40 pour le contact 63. À la figure 26, le motif 72 correspond à la forme de la gravure ICG11051 FR Depot Texte.docx 3050867 12 pour le contact 62. À la figure 27, le motif 71 correspond à la forme de la gravure pour le contact 61. Des exemples d'étapes de formation des contacts 61 à 63 sont détaillés plus précisément en référence aux figures 28 à 37. 5 En partant par exemple de la structure illustrée en référence à la figure 11, pour obtenir la structure illustrée à la figure 28 en section transversale, on a procédé à un dépôt conforme d'une couche de diélectrique 22 pour encapsuler l'empilement 10. La couche 21 est par exemple en SiO2, et la couche 22 peut être en SiN, déposée par exemple par dépôt par couche atomique. On a ensuite 10 procédé à un dépôt d'une couche 23, par exemple en SiO2. L'empilement 10 et la couche 22 sont ainsi encapsulés sous la couche 23. Du SiO2 peut par exemple être déposé par un procédé de dépôt par couche atomique. À la figure 29, on procède à une étape de polissage mécanochimique, avec arrêt sur la couche de SiN 22. 15 À la figure 30, on illustre la structure en section transversale au niveau d'un contact à former avec la couche 13. On a procédé à une étape de dépôt d'un masque 24 pleine plaque. Par des étapes de photolithographie puis de gravures, on a ménagé un orifice 54 à travers le masque 24, la couche 22, et la couche 21, jusqu'à découvrir uniquement une partie de la couche 13 au fond de l'orifice 54. 20 L'orifice 54 s'étend seulement sur une partie réduite de la longueur de l'empilement 10. À la figure 31, on a procédé à une métallisation de façon à remplir l'orifice 54, puis à une étape de polissage mécanochimique avec arrêt sur la couche 22. On obtient ainsi un contact métallique 63 en contact électrique avec la couche 13. 25 À la figure 32, on illustre la structure en section transversale au niveau d'un contact à former avec le substrat 100 (pour former un contact électrique avec la couche 11). On a procédé à une étape de dépôt d'un masque 25 pleine plaque. Par des étapes de photolithographie puis de gravures, on a ménagé un orifice 55 à travers le masque 25. L'orifice 55 déborde latéralement d'un côté de 30 l'empilement 10, au-delà de la couche 22. L'orifice 55 est réalisé par gravure d'une partie de la couche 22 avec arrêt sur la couche 21. L'orifice 55 est également réalisé par gravure d'une partie de la couche 23 sur un flanc de la couche 22. Une partie de la couche 22 est également retirée à l'aplomb de la partie gravée de la couche 23, afin de former un accès au substrat 100. L'orifice 35 55 s'étend seulement sur une partie réduite de la longueur de l'empilement 10. L'orifice 55 est décalé longitudinalement par rapport à l'orifice 54. À la figure 33, on a procédé à une métallisation de façon à remplir l'orifice 55, puis à une étape de polissage mécanochimique avec arrêt sur la couche 22. On obtient ainsi un contact métallique 61 en contact électrique avec le substrat ICG11051 FR Depot Texte.docx 3050867 13 100. Le contact métallique 61 est isolé électriquement de la grille 44 et de la couche 13 par l'intermédiaire de la couche 22. À la figure 34, on illustre la structure en section transversale au niveau d'un contact à former avec la grille 44. Dans cet exemple, le contact formé est en 5 contact électrique seulement avec un côté de la grille 44. On a procédé à une étape de dépôt d'un masque 26 pleine plaque. Par des étapes de photolithographie puis de gravures, on a ménagé un orifice 56 à travers le masque 26. L'orifice 56 déborde latéralement d'un côté de l'empilement 10, au-delà de la couche 22. L'orifice 56 est réalisé par gravure anisotrope d'une partie de la 10 couche 22 à l'aplomb de la couche 21. L'orifice 56 est également réalisé par gravure d'une partie de la couche 22, entre l'empilement 10 et la couche 23. La gravure de la couche 22 est interrompue au niveau de la grille 44, avant d'atteindre l'espaceur 31. L'orifice 56 s'étend seulement sur une partie réduite de la longueur de l'empilement 10. 15 À la figure 35, on a procédé à une métallisation de façon à remplir l'orifice 56, puis à une étape de polissage mécanochimique avec arrêt sur la couche 22. On obtient ainsi un contact métallique 62 en contact électrique avec la grille 44. Le contact métallique 62 est isolé électriquement de la couche 13 par l'intermédiaire de l'espaceur 33. L'orifice 56 est décalé longitudinalement par 20 rapport aux orifices 54 et 55. À la figure 36, on illustre la structure en section transversale au niveau d'un contact à former avec la grille 44. Dans cet exemple, le contact formé est en contact électrique avec les deux côtés de la grille 44. Les étapes mises en oeuvre sont sensiblement identiques à celles décrites en référence aux figures 34 et 35. 25 Par différenciation avec les étapes illustrées aux figures 34 et 35, l'orifice 56 ménagé à travers le masque 26 déborde latéralement des deux côtés de l'empilement 10, au-delà de la couche 22. L'orifice 56 est également réalisé par gravure d'une partie de la couche 22 à l'aplomb de la couche 21. L'orifice 56 est également réalisé par gravure d'une partie de la couche 22, entre l'empilement 30 10 et la couche 23, de part et d'autre de l'empilement 10. La gravure de la couche 22 est également interrompue au niveau de la grille 44, avant d'atteindre l'espaceur 31. À la figure 37, on a procédé à une métallisation de façon à remplir l'orifice 56, puis à une étape de polissage mécanochimique avec arrêt sur la couche 22. 35 On obtient ainsi un contact métallique 62 en contact électrique avec la grille 44, de part et d'autre de l'empilement 10, ce qui facilite la polarisation de la grille 44. Le contact métallique 62 est isolé électriquement de la couche 13 par l'intermédiaire de l'espaceur 33. L'orifice 56 est décalé longitudinalement par rapport aux orifices 54 et 55. ICG11051 FR Depot Texte.docx 3050867 14 Les procédés de formation du contact 62 pour la grille 44 sont peu sensibles à des dispersions du processus de gravure de l'orifice 56. Ainsi, même si la gravure de l'orifice 56 n'atteint pas la profondeur de l'interface entre les couches 11 et 12, un contact électrique est tout de même obtenu, dès lors que le 5 contact 62 atteint la grille 44. Par ailleurs, même si la gravure de l'orifice 56 dépasse la profondeur de l'interface entre les couches 11 et 12, le contact 62 reste isolé de la couche 11 par l'intermédiaire de l'espaceur 31. La profondeur de la gravure de l'orifice 56 peut même être utilisée pour modifier soit la résistance de contact de grille, soit la capacité parasite de grille. 10 Une autre variante peut être envisagée pour réduire le nombre d'étapes du procédé de fabrication, en partant de la structure illustrée à la figure 29. On réalise une même étape de photolithographie pour définir par exemple le motif des orifices 54 et 55, puis on réalise une gravure jusqu'à découvrir la couche 21. On 15 réalise une gravure de la couche 23 rendue accessible dans l'orifice 55, jusqu'à attendre la couche 22 sur le côté de l'empilement 10. On retire la couche 21 selon le motif de l'orifice 54. On retire la couche 22 initialement sous la couche 23 gravée, de façon à fournir un accès au substrat 100. On peut ensuite mettre en oeuvre une même étape de métallisation de remplissage des orifices 54 et 55, 20 puis une même étape de polissage mécanochimique avec arrêt sur la couche 22. Dans les exemples détaillés précédemment, les couches 11 et 13 présentent une composition homogène. On peut cependant également envisager que la couche 11 et/ou la couche 13 incluent une superposition de matériaux 25 présentant des compositions différentes. De telles différences de composition permettent par exemple de réaliser des procédés localisés distincts sur les couches 11 et 13. De telles différences de composition permettent également d'améliorer les sélectivités de gravure ou les propriétés électriques, le cas échéant. La couche 11 et/ou la couche 13 peuvent par exemple comprendre une 30 superposition de couches d'alliage de Silicium-Germanium, avec différentes concentrations en germanium et/ou différentes concentrations de dopants. De telles couches de différentes compositions peuvent par exemple être déposées lors de différentes étapes de dépôt par épitaxie. Dans les exemples détaillés précédemment, les espaceurs 31 et 33 35 présentent une composition homogène. On peut cependant également envisager que l'espaceur 31 et/ou l'espaceur 33 incluent une superposition de matériaux présentant des compositions différentes. Dans l'exemple illustré à la figure 38, le transistor 1 comporte : -un espaceur 31 incluant une superposition de couches 311 et 312 de 40 compositions différentes ; ICG11051 FR Depot Texte.docx 3050867 15 -un espaceur 33 incluant une superposition de couches 331 et 332 de compositions différentes ; -une couche 11 de matériau semi-conducteur incluant une superposition de couches 111 et 112 de compositions différentes (par exemple des 5 concentrations différentes en Germanium) ; -une couche 13 de matériau semi-conducteur incluant une superposition de couches 131 et 132 de compositions différentes (par exemple des concentrations différentes en Germanium). 10 Dans les exemples détaillés précédemment, la couche 12 présente une composition homogène. On peut cependant également envisager que la couche 12 inclut une combinaison de matériaux présentant des compositions différentes. De telles différences de composition permettent par exemple d'induire des contraintes mécaniques dans la zone de canal. 15 Dans l'exemple illustré à la figure 39, la couche 12 comprend une partie médiane 125 et une partie périphérique 126 entourant la partie médiane 125. Par exemple, pour une partie médiane 125 en Silicium, on peut réaliser une partie périphérique 126 en alliage de Silicium-Germanium. La partie périphérique 126 peut par exemple être réalisée avec un dépôt par croissance par épitaxie depuis 20 la partie médiane 125. En utilisant une partie périphérique 126 présentant un paramètre de maille cristalline suffisamment différent de celui de la partie médiane 125, on peut induire des contraintes mécaniques dans la partie médiane 125, de façon à modifier les propriétés électriques de conduction. Des contraintes peuvent par exemple être induites dans la partie médiane 125, pour améliorer la 25 conduction dans la partie périphérique 126. Dans les exemples qui précèdent, on a illustré des transistors à effet de champ à canal vertical, comprenant ainsi une superposition d'une source, d'une zone de canal et d'un drain selon la direction verticale. L'invention peut également 30 être appliquée à un transistor bipolaire comprenant une superposition d'une base, d'un collecteur et d'un émetteur. La figure 40 illustre un exemple d'un tel transistor 1 de type bipolaire. Par rapport au transistor illustré à la figure 20, le transistor 1 comprend une électrode de base 44 directement en contact avec les faces latérales la couche 12, le transistor 1 étant donc dépourvu d'isolant de grille 42. 35 Dans la variante illustrée à la figure 41, le métal de grille est avantageusement utilisé pour former en continu, à la fois la grille 44 et le contact de grille. ICG11051 FR Depot Texte.docx 3050867 16 Dans la variante illustrée à la figure 42, on a procédé à une gravure de type MESA dans le substrat 100, pour prolonger la couche d'isolant 23 jusque dans le substrat 100 et ainsi isoler électriquement le transistor. On peut également envisager de réaliser une isolation du transistor de type STI. 5 Dans la variante illustrée à la figure 43, on intègre un point mémoire de type RRAM ou OxRAM entre le contact 63 et la couche 13. À cet effet, le siliciure 139 du transistor 1 de la figure 20 est ici remplacé par une couche de diélectrique 138, configurée pour former sélectivement un filament conducteur entre le contact 10 63 et la couche 13. Un point mémoire est ainsi formé entre la couche 13 et le contact 63. Les figures 44 à 46 sont des vues en coupe transversale d'un exemple de transistor 1 à différentes étapes d'un exemple d'un deuxième mode de réalisation 15 d'un procédé de fabrication. À la figure 44, on fournit un substrat 100, surmonté d'un empilement tel que détaillé en référence à la figure 2. L'empilement 10 diffère de celui illustré à la figure 2 uniquement par la présence d'une couche de diélectrique 27 (par exemple en oxyde de Silicium) entre la couche isolante 21 et la couche 13. Les 20 couches 21 et 27 peuvent être utilisées au préalable pour réaliser une gravure anisotrope des couches 11 à 13, de sorte que celles-ci présentent sensiblement une même longueur et une même largeur, correspondant au motif des couches 21 et 27. À la figure 45, on a réalisé une encapsulation partielle, par dépôt d'une 25 couche de diélectrique 29 sur le substrat 100, de part et d'autre de l'empilement 10. La couche de diélectrique 29 présente une épaisseur inférieure à celle de la couche 11. La couche 29 n'atteint ainsi pas la couche 12. On réalise ensuite une gravure partielle des couches 11 et 13, sélective par rapport aux couches 12, 21, 27 et 29. On forme ainsi un évidement 110 de 30 part et d'autre de la couche 11 résiduelle, et un évidement 130 de part et d'autre de la couche 13 résiduelle. Les évidements 110 et 130 s'étendent respectivement jusqu'à la surface inférieure 121 et jusqu'à la surface supérieure 122 de la couche 12. Du fait de la présence de la couche de diélectrique 29, la partie inférieure de la couche 11 est conservée, de sorte que les renfoncements 110 n'atteignent pas 35 le substrat 100. A la figure 46, on a rempli les évidements 110 et 130 avec un matériau diélectrique, de type Lk. Le matériau diélectrique vient notamment se déposer en contact avec la partie préalablement découverte des surfaces inférieure 121 et supérieure 122. On a procédé à une gravure anisotrope du matériau diélectrique 40 de type Lk. Les couches 12, 21 et 27 servent de masque pour la gravure ICG11051 FR Depot Texte.docx 3050867 17 anisotrope, de sorte que des espaceurs 31 et 33 sont conservés de façon auto alignée avec les couches 21, 27 et 12. Un espaceur 31 est ainsi formé en périphérie de la couche 11, et un espaceur 33 est formé en périphérie de la couche 13. La gravure anisotrope découvre une face latérale de la couche 12. On 5 a ensuite procédé à un dépôt conforme d'une couche de diélectrique 28, de façon à encapsuler l'empilement 10 muni des espaceurs 31 et 33. Dans cet exemple, le matériau diélectrique de la couche 28 est le même que celui de la couche 21. A la figure 47, on a procédé au retrait de la couche de diélectrique 29, par une gravure sélective par rapport à la couche 28. Un accès est ainsi ménagé 10 latéralement à l'espaceur 31 et à la partie basse de la couche 11. On a ensuite procédé à un dépôt métallique en contact avec l'espaceur 31 et la partie basse de la couche 11. On a ensuite procédé à la formation d'un siliciure 118, en contact d'une part avec la couche 11 et avec le substrat 100, par exemple par un recuit du dépôt métallique. Selon une variante, après avoir ménagé un accès latéral à 15 l'espaceur 31 et à la partie basse de la couche 11, on réalise : -un dépôt par épitaxie sur la partie basse de la couche 11 ; -une métallisation en contact avec ce dépôt par épitaxie ; -une siliciuration du dépôt par épitaxie avec le métal déposé. A la figure 48, on a procédé à une encapsulation par dépôt d'une couche 20 de diélectrique 20 (par exemple en oxyde de Silicium) jusqu'au niveau de l'interface entre les couches 11 et 12. On a ensuite procédé à une gravure anisotrope partielle des couches 21 et 28, avec arrêt sur la couche de diélectrique 20. On conserve alors une partie de la couche 28 entre l'espaceur 31 et la couche de diélectrique 20, à l'aplomb du siliciure 118. 25 A la figure 49, on a procédé à une encapsulation de l'empilement 10, par dépôt conforme d'une couche de diélectrique 201 (par exemple du SiN). On a ensuite procédé à une encapsulation de l'empilement 10 par un dépôt d'une couche de diélectrique 202 (par exemple en oxyde de Silicium). On a ensuite procédé à une étape de polissage mécanochimique avec arrêt sur la couche 201. 30 Des contacts peuvent être formés ultérieurement, par exemple selon l'enseignement détaillé auparavant. Un tel procédé permet ainsi de réduire la résistance de contact avec la couche 11, pour laquelle la hauteur du contact métallique est plus élevée que pour la couche 13, du fait de sa position au fond de l'empilement 10. 35 Selon une variante, on peut envisager de former un point mémoire RRAM sur un contact du transistor. On peut alors disposer d'une mémoire RRAM d'encombrement minimum et auto aligné avec un transistor limiteur de courant. ICG11051 FR Depot Texte.docx REVENDICATIONS1. Procédé de fabrication d'un transistor vertical (1), caractérisé en ce qu'il comprend les étapes de : -fournir un substrat (100) surmonté d'un empilement (10) de première, deuxième et troisième couches (11, 12, 13), respectivement en des premier, deuxième et troisième matériaux semi-conducteurs, ledit deuxième matériau semi-conducteur étant différent des premier et troisième matériaux semiconducteurs ; -réaliser une gravure partielle sélective des première et troisième couches (11,13) par rapport à la deuxième couche (12), de façon à former un premier évidement (110) dans la première couche (11) et un troisième évidement (130) dans la troisième couche (13), lesdits premier et troisième évidements s'étendant respectivement jusqu'à la surface inférieure (121) et à la surface supérieure (122) de la deuxième couche ; -remplir lesdits premiers et troisièmes évidements (110,130) d'un matériau diélectrique pour former des premier et deuxième espaceurs (31,33) en contact respectivement avec la surface inférieure (121) et la surface supérieure (122) de la deuxième couche (12) ; -réaliser une gravure partielle sélective de la deuxième couche (12) par rapport au matériau diélectrique desdits premiers et deuxième espaceurs (31,33), de façon à former un deuxième évidement (120) dans la deuxième couche entre les premier et deuxième espaceurs ; -dans le deuxième évidement (120), déposer un matériau conducteur (43). 25 2. Procédé de fabrication d'un transistor vertical (1) selon la revendication 1, dans lequel ladite étape de fourniture est précédée des étapes de : -formation d'un motif de masque dur (21) sur la troisième couche (13) de matériau semi-conducteur ; 30 -gravure anisotrope des première à troisième couches (11-13) selon le motif du masque dur. 3. Procédé de fabrication d'un transistor vertical (1) selon la revendication 2, dans lequel : 35 -ladite étape de remplissage des premier et troisième évidements comprend un dépôt conforme dudit matériau diélectrique (3) ; -le procédé comprend en outre une étape de gravure anisotrope dudit matériau diélectrique (3) selon le motif du masque dur (21) de façon à découvrir une face latérale (123) de la deuxième couche (12). 40 3050867 19 4. Procédé de fabrication d'un transistor vertical (1) selon la revendication 3, dans lequel ledit dépôt conforme dudit matériau diélectrique est réalisé avec une épaisseur supérieure à la profondeur-desdits premier et troisième évidements. 5 5. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications 2 à 4, dans lequel ledit matériau conducteur (43) est déposé selon un dépôt conforme, le procédé comprenant en outre une étape de gravure anisotrope dudit matériau conducteur (43) selon le motif du masque dur (21). 10 6. Procédé de fabrication d'un transistor vertical (1) selon la revendication 5, dans lequel ledit dépôt conforme dudit matériau conducteur (43) est ménagé de façon à ménager un évidement (45) dans l'électrode ainsi formée. 15 7. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications précédentes, dans lequel le transistor fabriqué est un transistor à effet de champ à canal vertical, le procédé comprenant en outre l'étape de déposer un isolant de grille (42) en contact avec la deuxième couche (12) dans le deuxième évidement (120), ledit matériau conducteur (43) étant un matériau 20 de grille déposé sur ledit isolant de grille (42). 8. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications 1 à 6, dans lequel le transistor fabriqué est un transistor bipolaire, ledit matériau conducteur (43) étant déposé dans le deuxième évidement (120) en contact avec ladite deuxième couche (12). 9. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications précédentes, dans lequel ledit deuxième évidement formé (120) s'étend de part et d'autre de ladite deuxième couche (12), dans lequel ledit matériau conducteur formé (43) s'étend de part et d'autre de la deuxième couche (12) en deux électrodes conductrices (441, 442) isolées électriquement l'une de l'autre. 10. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications 1 à 8, dans lequel ledit deuxième évidement formé s'étend sur toute la périphérie de la deuxième couche (12) et dans lequel ledit matériau conducteur (43) formé s'étend sur toute la périphérie de la deuxième couche (12). 3050867 20 11. Procédé de fabrication d'un transistor vertical (1) selon l'une quelconque des revendications précédentes, comprenant en outre des étapes de : -dépôt d'une quatrième couche (22) en matériau diélectrique sur les premier et deuxième espaceurs (31, 33) et sur ledit matériau conducteur (43), la 5 quatrième couche étant dans un matériau différent de celui des premier et deuxième espaceurs ; -dépôt d'une cinquième couche (23) dans un matériau diélectrique différent de celui de la quatrième couche ; -gravure partielle de la quatrième couche (22) de façon à découvrir au moins 10 partiellement ledit matériau conducteur (43) ; -formation d'un premier contact (62) en contact électrique avec ledit matériau conducteur (43). 12. Procédé de fabrication d'un transistor vertical (1) selon la revendication 11, 15 comprenant en outre des étapes de : -gravure de la cinquième couche (23) de façon à découvrir au moins partiellement ledit substrat (100) ; -formation d'un second contact (61) en contact électrique avec ledit substrat (100). 20 13. Procédé de fabrication d'un transistor vertical (1) selon la revendication 11 et la revendication 12, comprenant en outre une étape de formation d'un troisième contact en contact électrique avec ladite troisième couche (13), lesdits premier à troisième contacts étant positionnés de façon répartie sur la 25 longueur dudit empilement (10). 14. Procédé de fabrication d'un transistor vertical selon la revendication 12 ou 13, dans lequel lesdits premier et deuxième contacts s'étendent latéralement par rapport audit empilement (10) d'un même côté de cet empilement (10). 15. Procédé de fabrication d'un transistor vertical selon l'une quelconque des revendications précédentes, comprenant en outre une étape de formation d'un siliciure (118) dans ladite première couche (11), ledit siliciure (118) étant en contact avec ledit substrat (100). 30 35