Brevet FR3041806A1 — publié le 20170331

Dispositif de mémoire non volatile, par exemple du type EEPROM, ayant une capacité mémoire importante, par exemple 16Mbits Des modes de mises en oeuvre et de réalisation de l'invention concernent les mémoires non volatiles, par exemple les mémoires mortes électriquement programmables et effaçables dites mémoires EEPROM ou bien les mémoires FLASH, notamment celles destinées à être connectées sur un bus série, par exemple du type SPI (« Serial Peripheral Interface). Actuellement on vise à réaliser des mémoires EEPROM ayant des densités de plus en plus élevées c'est-à-dire des capacités mémoire de plus en plus importantes, par exemple plusieurs mégabits. Cependant, pour des capacités mémoire trop importantes, il n'est pas possible de réaliser la mémoire au sein d'une seule puce. Dans ce cas, la capacité mémoire totale est répartie au sein de plusieurs puces mémoires. Cependant, la commande de ces différentes puces mémoires peut s'avérer complexe et nécessiter de toute façon un nombre important de ressources d'entrée-sortie ainsi que des commandes dédiées. Selon un mode de réalisation, il est proposé de réaliser de façon simple un dispositif de mémoire non volatile, en particulier de grande capacité mémoire, par exemple du type EEPROM, à partir de plusieurs puces mémoires sans nécessiter de ressource supplémentaire et sans nécessiter de commandes («opcode ») dédiées mais en utilisant des commandes classiques. Selon un aspect, il est proposé un dispositif de mémoire comprenant une interface d'entrée-sortie, un bus de type SPI couplé à l' interface d' entrée-sortie, et plusieurs di spositifs de mémoires élémentaires non volatiles connectés sur le bus de type SPI. Les entrées de sélection de puce communément désignées par l'homme du métier sous la dénomination « chip select », de chaque dispositif de mémoire élémentaire sont toutes connectées sur un seul et même fil de sélection de puce du bus SPI, c'est-à-dire sur le fil « chip select ». 3041806 2 Les dispositifs de mémoire élémentaires sont en outre configurés et commandables de façon à se comporter, vu de l'interface d'entrée/sortie comme un unique dispositif de mémoire non volatile dont l'espace mémoire total a une capacité mémoire totale égale à la 5 somme des capacités mémoire élémentaires des dispositifs élémentaires. Ainsi, selon cet aspect, on forme un dispositif de mémoire non volatile, en particulier de grande capacité mémoire, par la combinaison d'un bus de type SPI et de plusieurs dispositifs de mémoire 10 élémentaires. Et il convient de noter qu'un seul et même fil de sélection de puce du bus SPI est utilisé pour tous les dispositifs de mémoire élémentaire au lieu d'utiliser un fil de sélection de puce par puce. Par ailleurs, l'ensemble des dispositifs de mémoire élémentaires se comportent comme un unique dispositif de mémoire commandable à 15 l'aide de commandes (« opcode ») qui sont des commandes classiques d'un dispositif de mémoire. Il n'y a donc pas de commande dédiée. Par ailleurs, l'espace mémoire total est partagé entre les différents dispositifs de mémoire élémentaire et chaque mémoire élémentaire est avantageusement en charge d'une partie fixe et dédiée 20 de cet espace mémoire total en ce qui concerne les opérations de lecture et d'écriture. Ainsi, quand une commande de sélection de puce est reçue, chaque mémoire élémentaire décode la commande et l'exécute conditionnellement sur la base du contenu de la commande elle-même 25 et éventuellement du segment d'adresse courant concerné. En d'autres termes, selon un mode de réalisation, chaque dispositif de mémoire élémentaire comporte un moyen de commande élémentaire, chaque moyen de commande élémentaire est configuré pour 30 placer le dispositif de mémoire élémentaire correspondant dans un état sélectionné en présence d'un signal de sélection de puce transmis sur le fil de sélection de puce du bus par un dispositif maître, par exemple un microcontrôleur, pour sélectionner ledit unique dispositif de mémoire, et 3041806 3 placer le dispositif de mémoire élémentaire correspondant dans un état désélectionné en présence d'un signal de désélection de puce transmis sur le fil de sélection de puce du bus par le dispositif maître pour désélectionner ledit unique dispositif de mémoire, 5 et chaque moyen de commande élémentaire est configuré pour, en présence d'au moins une commande d'accès à l'espace mémoire total dudit unique dispositif de mémoire présente sur le fil d'entrée de données série du bus, faire exécuter ou non ladite au moins une commande d'accès mémoire par le dispositif de mémoire élémentaire 10 correspondant en fonction au moins du contenu de ladite commande. Plus précisément, selon un mode de réalisation, ledit espace mémoire total est subdivisé en plusieurs espaces mémoires élémentaires respectivement alloués auxdits plusieurs dispositifs de mémoire élémentaires, et en présence de ladite commande d'accès 15 mémoire associée à une adresse de l'espace mémoire total, chaque moyen de commande élémentaire est configuré pour déterminer si le dispositif de mémoire élémentaire correspondant est concerné ou non par ladite commande d'accès mémoire en fonction du contenu d'au moins une partie de ladite adresse. 20 A cet égard, chaque dispositif de mémoire élémentaire est avantageusement affecté d'un identifiant sur le bus correspondant à l'espace mémoire élémentaire qui lui est alloué. Cet identifiant peut être obtenu de façon câblée à l'aide d'une broche externe ou bien programmé dans un registre non volatil de la mémoire. 25 Selon un mode de réalisation, chaque dispositif de mémoire élémentaire comporte un registre de statut dit élémentaire, configuré pour stocker un mot de statut élémentaire, typiquement un octet. Par ailleurs, un mot de statut ayant une structure analogue au mot de statut élémentaire est associé à un registre de statut virtuel dudit unique 30 dispositif de mémoire. Le registre de statut dudit unique dispositif de mémoire est dit « virtuel » en ce sens qu'il n'existe pas physiquement en supplément des registres des statuts élémentaires des dispositifs de mémoires élémentaires. Cela étant, l'élément maître du bus du type SPI, par 3041806 4 exemple un microcontrôleur, va pouvoir commander l'unique dispositif de mémoire pour écrire ou pour lire ce registre de statut virtuel comme s'il existait vraiment, à partir d'un mot de statut (généralement un octet) qui a une structure analogue aux mots de statut élémentaires 5 habituellement utilisés dans les dispositifs de mémoire. A cet effet, on va utiliser l'ensemble des registres de statut élémentaires ainsi qu'une logique combinatoire pour former ce registre de statut virtuel et ceci sera totalement transparent pour le microcontrôleur qui, à l'aide des commandes classiques d'écriture et de lecture de registre de statut va 10 pouvoir modifier certains bits du registre de statut virtuel ou lire l'ensemble du registre de statut virtuel comme s'il interrogeait un unique dispositif de mémoire ayant physiquement un registre de statut. Ainsi, selon un mode de réalisation chaque dispositif de mémoire élémentaire comporte un moyen de commande élémentaire ou 15 logique de commande, et en présence d'une commande d'écriture dudit registre de statut virtuel par exemple désignée sous l'acronyme WRSR (« Write Status Register »), chaque moyen de commande élémentaire est configuré pour décoder ladite commande et au moins en fonction des valeurs courantes de certains bits du 20 mot de statut, présentes dans les registres de statut élémentaires, par exemple les valeurs des bits désignés sous les acronymes anglo-saxons WEL (« Write Enable Latch ») SRWD (« Status Register Write Disable »), et éventuellement en fonction de l'état logique d'une broche de chaque dispositif de mémoire élémentaire (connu par 25 l'homme du métier sous l'acronyme anglo-saxon WP (« Write Protect »), les moyens de commande élémentaires sont configurés pour soit tous ne pas exécuter ladite commande soit tous exécuter ladite commande de façon à respectivement écrire dans tous les registres de statut élémentaires les mêmes valeurs pour les bits concernés et 30 respectifs. Selon un mode de réalisation, le mot de statut associé au registre virtuel comporte un bit spécifique (désigné par exemple sous l'acronyme anglosaxon WIP («Write In Progress »), représentatif de la présence ou de l'absence d'un cycle d'écriture en cours d'exécution 3041806 5 dans l'espace mémoire total de l'unique dispositif de mémoire. Ce bit spécifique a la même fonction, mais rapporté à l'espace mémoire total, que le au bit spécifique élémentaire WIP présent dans un registre de statut élémentaire d'une mémoire non volatile élémentaire. 5 Et, en présence d'une commande de lecture du registre de statut virtuel, par exemple une commande RDSR (« Read Status Register ») le moyen de commande élémentaire de l'un seulement des dispositifs de mémoire élémentaires, par exemple celui possédant l'identifiant de rang 0, est configuré pour 10 élaborer la valeur dudit bit spécifique (WIP) du registre de statut virtuel à partir des valeurs des bits spécifiques élémentaires homologues (WIP) de tous les registres de statut élémentaires, et délivrer ce bit spécifique élaboré (WIP) ainsi que les autres bits de statut élémentaires qui correspondent aux autres bits du mot de 15 statut associé au registre de statut virtuel. A cet égard, les moyens de commande élémentaires des autres dispositifs de mémoire élémentaires (ceux par exemple affectés des identifiants de rangs différents de 0) sont avantageusement configurés pour délivrer séquentiellement les valeurs de leurs bits élémentaires 20 spécifiques (WIP) sur le bus au rythme du signal d'horloge destiné à cadencer le bus, à la place de bits non utilisés d'un mot de statut élémentaire. Selon un mode de réalisation, chaque dispositif de mémoire élémentaire comporte un circuit verrou élémentaire d'autorisation 25 d'écriture, communément désigné par l'homme du métier sous l'acronyme anglo-saxon WEL (« Write Enable Latch ») possédant un premier état dans lequel il stocke une première valeur logique, par exemple égale à « 1 », correspondant à une autorisation d'écriture dans l'espace mémoire élémentaire ou dans le registre de statut élémentaire, 30 et un deuxième état dans lequel il stocke une deuxième valeur, par exemple « 0 », correspondant à une non autorisation d'écriture dans l'espace mémoire élémentaire ou dans le registre de statut élémentaire. Un bit d'autorisation d'écriture est alors associé à un circuit verrou virtuel d'autorisation d'écriture dudit unique dispositif de 3041806 6 mémoire, la valeur logique de ce bit, que l'on peut également désigner sous l'acronyme anglo-saxon WEL, est égale aux valeurs logiques des bits élémentaires correspondants stockées dans les circuits verrous élémentaires. 5 Ladite première valeur logique de ce bit WEL (« 1 » par exemple) correspond ainsi à une autorisation d'écriture dans l'espace mémoire total ou dans le registre de statut virtuel tandis que la deuxième valeur logique de ce bit (« 0 » par exemple) correspond à une non autorisation d'écriture dans l'espace mémoire total ou dans le 10 registre de statut virtuel. Là encore, le caractère « virtuel » du circuit verrou d'autorisation d'écriture signifie que ce circuit verrou virtuel n'existe pas physiquement en supplément des circuits verrous élémentaires d'autorisation d'écriture, mais le microcontrôleur va pouvoir écrire 15 dans ce circuit verrou « virtuel » comme s'il existait réellement. Chaque moyen de commande élémentaire est configuré pour positionner le circuit verrou élémentaire d'autorisation d'écriture correspondant dans son premier état en présence d'une première commande spécifique de positionnement dudit circuit verrou virtuel 20 d'autorisation d'écriture présente sur le bus, par exemple une commande désignée sous l'acronyme anglo-saxon WREN (« Write Enable ») et chaque moyen de commande élémentaire est configuré pour positionner le circuit verrou élémentaire d'autorisation d'écriture dans son deuxième état 25 en présence d'une deuxième commande spécifique de positionnement dudit circuit verrou virtuel d'autorisation d'écriture présente sur le bus, par exemple une commande désignée sous l'acronyme anglo-saxon WRDI (« Write Disable »), ou à l'exécution d'une commande d'écriture dans le registre de 30 statut virtuel, par exemple une commande désignée sous l'acronyme anglo-saxon WRSR (Write Status Register), ou encore à l'exécution d'une commande d'écriture dans un emplacement mémoire de l'espace mémoire élémentaire de l'un quelconque au moins des dispositifs de mémoire élémentaire. 3041806 7 Si l'on revient maintenant aux commandes d'accès mémoire, lorsque celle-ci est une commande d'accès en écriture, un moyen de commande élémentaire est avantageusement configuré pour faire exécuter l'écriture dans l'espace mémoire élémentaire du dispositif de 5 mémoire élémentaire correspondant si le dispositif de mémoire élémentaire correspondant est effectivement concerné par ladite commande d'accès en écriture, si l'emplacement mémoire désigné par ladite adresse n'appartient pas à une zone mémoire protégée en écriture et 10 si le circuit verrou élémentaire d'autorisation d'écriture (WEL) est positionné dans son premier état (WEL = 1). Lorsque la commande d'accès mémoire est une commande d' accès en lecture, un moyen de commande élémentaire est avantageusement configuré pour faire exécuter la lecture dans l'espace 15 mémoire élémentaire du dispositif de mémoire élémentaire correspondant si le dispositif de mémoire élémentaire correspondant est concerné par ladite commande d'accès en lecture. La commande d'accès en lecture peut concerner séquentiellement plusieurs dispositifs de mémoire élémentaires. Dans 20 ce cas, le moyen de commande élémentaire du premier dispositif de mémoire élémentaire concerné est configuré pour faire exécuter ladite commande, puis pour relâcher le bus et placer le premier dispositif de mémoire élémentaire dans un état de repos de façon à ce que le dispositif de mémoire élémentaire suivant concerné puisse à son tour 25 prendre la main sur le bus et ainsi de suite jusqu'à ce que le dernier dispositif de mémoire élémentaire concerné exécute ladite commande d'accès en lecture. A titre d'exemple, le dispositif de mémoire peut comprendre deux ou quatre dispositifs de mémoire élémentaires. Ainsi, à titre 30 d'exemple non limitatif, avec quatre dispositifs de mémoire ayant chacun une capacité de mémoire élémentaire de 4 Mbits, on peut former un unique dispositif de mémoire ayant une capacité de mémoire de 16 Mbits. 3041806 8 Le dispositif de mémoire peut être par exemple encapsulé dans un boîtier de façon à former une seule puce accessible par un bus du type SPI, les dispositifs de mémoire élémentaires pouvant être par exemple empilés dans le boîtier. 5 Les dispositifs de mémoire élémentaires peuvent être du type EEPROM ou bien du type FLASH de façon à former une unique mémoire EEPROM ou FLASH de grande capacité. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de 10 réalisation nullement limitatifs et des dessins annexés sur lesquels : - Les figures 1 à 24 illustrent schématiquement différents modes de réalisation d'un dispositif de mémoire selon l' invention. Sur la figure 1, la référence DIS désigne un unique dispositif 15 de mémoire, par exemple du type EEPROM, connecté sur un bus référencé BUS de type SPI à un élément maître 1, par exemple un microcontrôleur, par l'intermédiaire d'une interface d'entrée-sortie INT. Dans la suite du texte, et à des fins de simplification, certains 20 éléments et/ou signaux et/ou bits seront désignés par des références identiques à des acronymes anglo-saxons communément connus de l'homme du métier. Le bus BUS est un bus SPI à quatre fils FL1, FL2, FL3, FL4. Le premier fil FL1 est un fil destiné à véhiculer un signal de 25 sélection de puce ou de désélection de puce (signal S- : « Chip Select ») qui est à l'état bas pour la sélection et à l'état haut pour la désélection. Le fil FL2 est un fils destiné à véhiculer des données séries en entrée (signal D : « serial data in »). 30 Le fil FL3 est un fil destiné à véhiculer un signal d'horloge série (C : « serial dock ») et le fil FL4 est un fil destiné à véhiculer les sorties séries (Q : « serial ouput »). 3041806 9 Le dispositif DIS comporte ici quatre dispositifs de mémoire élémentaires, de type EEPROM, référencés DSEO, DSE1, DSE2 et DSE3. Chaque dispositif de mémoire élémentaire DSEi comporte une 5 entrée de sélection de puce S- couplée au fil FL1 et à l'entrée-sortie correspondante S- de l'interface INT. Chaque dispositif DSEi comporte également une entrée D connectée sur le fil FL2 et donc à l'entrée D de l'interface INT, 10 une entrée d'horloge C connectée sur le fil FL3 et donc à l'entrée C de l'interface INT, une sortie Q connectée sur le fil FL4, et donc à la sortie Q de l'interface INT. Chaque dispositif de mémoire élémentaire DSEi comporte en 15 outre un identifiant idi dont on reviendra plus en détail ci-après sur la nature et la fonction. Comme on va le voir plus en détail ci-après, les dispositifs de mémoire élémentaires DSEO-DSE3 sont en outre configurés commandables de façon à se comporter, vu de l' interface 20 d'entrée/sortie INT, comme un unique dispositif de mémoire DIS dont l'espace mémoire total a une capacité de mémoire totale égale à la somme des capacités mémoires élémentaires des dispositifs élémentaires. Ceci est illustré schématiquement sur la figure 2 sur laquelle 25 les quatre dispositifs de mémoire élémentaires DSEi ont été remplacés par un unique dispositif de mémoire de type EEPROM, référencé DSU connecté sur les quatre fils FL1-FL4 du bus SPI par l'intermédiaire d'une entrée de sélection de puce S-, d'entrées D et C et d'une sortie Q. 30 C'est ce que voit l'élément maître 1 ou microcontrôleur lorsqu'il commande le dispositif de mémoire DIS Ces quatre dispositifs de mémoire élémentaires DSEi peuvent être empilés au sein d'un même boîtier. 3041806 10 Comme illustré sur la figure 3, chaque dispositif de mémoire élémentaire DSEi est alimenté entre une tension d'alimentation Vcc et la masse et comporte pour l'essentiel des moyens classiques et connus en soi caractéristiques d'une mémoire EEPROM. 5 Plus précisément, le plan mémoire PM, de structure classique et connue en soi comporte des cellules-mémoires CEL de type EEPROM. Un décodeur colonnes XDCD et un décodeur lignes YDCD permettent d'adresser le plan mémoire. 10 Ces décodeurs sont eux-mêmes adressés par un registre à décalage d'adresse ADRG. Il est également prévu un registre à décalage de données DRG connecté au plan mémoire par l'intermédiaire du décodeur XDCD. Les adresses et données peuvent être rentrées par les registres 15 d'adresse ADRG et de données DRG respectivement et les données peuvent être extraites par l'intermédiaire du registre de données DRG. Un bloc AMPL d'amplificateurs de lecture (« sense amplifiers ») est également connecté entre le décodeur XDCD et le registre DRG et utilisé en lecture. 20 Le dispositif de mémoire élémentaire DSEi comporte également un registre de statut élémentaire SRGi relié au registre de données DRG. Le dispositif de mémoire comporte également un circuit verrou élémentaire d'autorisation d'écriture WELi qui, comme on le verra 25 plus en détail ci-après, possède un premier état dans lequel il stocke une première valeur logique correspondant à une autorisation d'écriture dans l'espace mémoire élémentaire ou dans le registre de statut élémentaire, et un deuxième état dans lequel il stocke une deuxième valeur correspondant à une non-autorisation d'écriture dans 30 l'espace mémoire élémentaire ou dans le registre de statut élémentaire. Enfin, des moyens de génération de haute tension MGHV comportant notamment une pompe de charge et sa régulation associée, permettent de générer la haute tension, typiquement de l'ordre de 15 volts, pour permettre l'opération d'écriture des données dans la 3041806 11 mémoire, comportant typiquement une étape d'effacement suivie d'une étape de programmation. L'ensemble de ces moyens est commandé par une logique de commande ou moyen de commande élémentaire LG. 5 Par rapport à une mémoire EEPROM classique, quelques modifications mineures sont apportées dans le registre d'adresse ADRG qui comporte des étages additionnels ainsi que dans la logique de commande. Le dispositif de mémoire élémentaire DSEI comporte par 10 ailleurs des broches classiques D, C, S- et Q, ainsi qu'une broche WP destinée à réaliser une protection matérielle en écriture du dispositif DSEi. L'état logique de la broche WP conditionne l'écriture dans le registre de statut élémentaire SRGi en conjonction avec un bit SRWDi 15 (« Status Register Write Disable ») qui permet de définir si le registre de statut élémentaire est ou non protégé en écriture. Si l'on se réfère maintenant plus particulièrement à la figure 4, on voit que le signal de sélection/désélection de puce S-, émis par le microcontrôleur 1 sur le fil FL1 du bus est transmis à tous les 20 dispositifs de mémoire élémentaires DSEi. De ce fait, lorsque le microcontrôleur 1 transmet sur le fil de sélection de puce le signal S- à l'état bas pour sélectionner ledit unique dispositif de mémoire DSU, chaque moyen de commande élémentaire LG est configuré pour placer le dispositif de mémoire 25 élémentaire correspondant DSEi dans un état sélectionné. De même, lorsque le microcontrôleur 1 désélectionne l'unique dispositif de mémoire DSU, la logique élémentaire du dispositif de mémoire correspondant DSEi place ce dispositif de mémoire élémentaire dans un état désélectionné. 30 Comme indiqué ci-avant, chaque dispositif de mémoire élémentaire DSEi comporte un circuit de verrou élémentaire d'autorisation d'écriture WELi. De façon à ce que le microcontrôleur 1 puisse également autoriser au non l'écriture dans l'espace mémoire total ou dans, 3041806 12 comme on va le voir plus en détail ci-après, un registre de statut virtuel dudit unique dispositif de mémoire DSU, un bit d'autorisation d'écriture WEL (Write Enable Latch) est associé à un verrou virtuel d'autorisation d'écriture WEL (Write Enable Latch) dudit unique 5 dispositif de mémoire DSU (figure 5). A des fins de simplifications, le bit associé au verrou virtuel a la même référence WEL que le verrou virtuel lui-même. Ce circuit verrou d'autorisation d'écriture WEL est virtuel en ce sens qu'il n'existe pas physiquement en supplément des circuits 10 verrous élémentaires WELi mais comporte en fait tous les circuits verrous élémentaires d'autorisation d'écriture WELi. La valeur logique du bit WEL est égale aux valeurs logiques des bits WELi stockées dans les circuits verrous élémentaires. Ainsi, la première valeur logique de ce bit WEL, « 1 » par 15 exemple, correspond à une autorisation d'écriture dans l'espace mémoire total ou dans le registre de statut virtuel du dispositif de mémoire DSU tandis que la deuxième valeur logique du bit WEL, « 0 » par exemple, correspond à une non autorisation d'écriture dans l'espace mémoire total ou dans le registre de statut virtuel. 20 Comme illustré sur la figure 6, chaque dispositif de mémoire élémentaire comporte un registre de statut élémentaire SRGi configuré pour stocker un mot de statut élémentaire, ici un octet, MSTi. Dans cet exemple de réalisation, caractéristique d'une mémoire EEPROM, le premier bit bl de l'octet de statut MSTi est le bit SRWDi 25 (« Status Register Write Disable ») qui permet de définir si le registre de statut élémentaire est ou non protégé en écriture. Ainsi, si ce bit est égal à 1 et que la broche WP est à 0, alors le registre de statut élémentaire est protégé en écriture. Si ces conditions ne sont pas réunies, le registre élémentaire de 30 statut peut être modifié en écriture. Les bits b2, b3 et b4, sont des bits inutilisés et égaux ici à 0. Les bits b5 et b6, respectivement référencés BP1i et BPOi permettent de définir d'éventuelles zones mémoire protégées en écriture. 3041806 13 Ainsi, par exemple, si les deux bits BP1i et BPOi sont égaux à 0, il n'y a pas de zone mémoire protégée en écriture. Si le bit BP1 est égal à 0 et le bit BPO est égal à 1, alors la zone mémoire de l'espace mémoire élémentaire protégeant l'écriture 5 est celle située dans le quart inférieur de l'espace mémoire élémentaire. Si le bit BP1 est égal à 1 et le bit BPO est égal à 0, alors la zone protégée en écriture de l'espace mémoire élémentaire est égale à la moitié inférieure de cet espace mémoire élémentaire. 10 Si les deux bits BP1 et BPO sont égaux à 1, alors la totalité de l'espace mémoire élémentaire est protégé en écriture. Le bit b7 est en fait le bit WELi. Enfin, le bit b8 référencé WIPi (« Write In Progress ») est un bit représentatif de la présence ou de l'absence d'un cycle d'écriture 15 en cours d'exécution dans l'espace mémoire élémentaire du dispositif de mémoire élémentaire correspondant. Plus précisément, si ce bit est égal à 1, alors un cycle d'écriture est en cours d'exécution dans l'espace mémoire élémentaire et ce n'est pas le cas si ce bit est égal à 0. 20 Comme illustré sur la figure 7, un mot de statut MST, ici un octet, ayant une structure analogue au mot de statut élémentaire MSTi est associé à un registre de statut virtuel SRGV dudit unique dispositif de mémoire DSU. Ce registre de statut SRGV est dit virtuel en ce sens qu'il 25 n'existe pas en tant que registre physique seul mais comporte l'ensemble des registres de statut élémentaires SRGi ainsi, comme on le verra plus en détail ci-après, qu'un circuit logique permettant d'élaborer le huitième bit b8 de ce mot de statut MST, en l'espèce le bit WIP. 30 L'octet de statut MST comporte par conséquent le bit SRWD, trois bits b2-b4 égaux par exemple à 0, les bits BP1 et BPO, le bit WEL et enfin le bit WIP. Comme indiqué ci-avant, le bit SRWD permet de définir une protection ou non en écriture du registre SRGV et les bits BP1 et BPO 3041806 14 permettent de définir des zones mémoires de l'espace mémoire total, protégées en écriture. Le bit WIP définit la présence ou l'absence d'un cycle d'écriture en cours d'exécution dans l'espace mémoire total du 5 dispositif total DSU. On se réfère maintenant aux figures 8 et suivantes pour illustrer le comportement du dispositif de mémoire DIS en présence de différentes commandes (« opcode ») La figure 8 illustre le cas où le microcontrôleur 1 émet sur le 10 fil FL2 du bus SPI (fil D) la commande WREN (Write Enable) qui vise à positionner le circuit verrou virtuel d'autorisation d'écriture WEL dans son premier état (égal à 1, par exemple). Dans ce cas, comme illustré sur la figure 8, chaque moyen de commande élémentaire est configuré pour positionner le circuit verrou 15 élémentaire d'autorisation d'écriture correspondant WELi également dans son premier état (égal à 1). Les figures 9 à 11 illustrent plus précisément les situations dans lesquelles le circuit verrou virtuel WEL et chaque circuit verrou élémentaire WELi sont positionnés dans leur second état (égal 0). 20 C'est le cas lorsque le microcontrôleur émet sur le fil FL2 du bus une commande spécifique WRDI (Write Disable). Dans ce cas, chaque moyen de commande élémentaire exécute de façon inconditionnelle cette commande et remet le circuit verrou élémentaire correspondant WELi à 0. 25 Comme illustré sur la figure 10, le circuit verrou virtuel WEL et chaque circuit verrou élémentaire WELi peuvent également être remis à 0 à l'exécution d'une commande d'écriture WRSR (« Write Status Register ») du registre de statut virtuel. C'est également le cas, comme illustré sur la figure 11, 30 l'exécution d'une commande d'écriture valide WRITE émise par le microcontrôleur 1. Comme on le verra plus en détail ci-après, même si une telle commande WRITE est exécutée par un seul des dispositifs de mémoire élémentaires DSEi, chaque dispositif élémentaire sur le bus détecte les 3041806 15 conditions de l'exécution d'une telle commande Write et repositionne son circuit verrou élémentaire WLi à 0. En pratique, ceci peut se produire par exemple lors de la remontée du signal S- à l'état haut, laquelle remontée lance le cas 5 échéant les cycles d'écriture non volatile. Ainsi, à chaque instant, tous les circuits verrous élémentaires WELi ainsi que par conséquent le circuit verrou virtuel WEL sont synchronisés c'est-à-dire qu'ils contiennent la même valeur logique. On se réfère maintenant plus particulièrement aux figures 12 à 10 14 pour illustrer des écritures et lectures dans l'espace mémoire total dudit unique dispositif de mémoire DSU. On suppose à cet égard que chaque dispositif de mémoire élémentaire DSEI sait que l'invention est mise en oeuvre, c'est-à-dire qu'il y a plus d'un dispositif de mémoire élémentaire sur le bus. 15 On suppose également que chaque dispositif élémentaire connait le nombre de dispositifs mémoire élémentaires sur le bus ainsi que son identifiant sur le bus. L'indication de la mise en oeuvre de l'invention (plus d'un dispositif mémoire élémentaire sur le bus) peut être obtenue à l'aide 20 d'une broche externe ou d'un bit de configuration non volatil. Le nombre de dispositifs de mémoire élémentaires sur le bus peut également être connu à l'aide d'un autre bit de configuration non volatil. Ainsi, à titre d'exemple, une valeur nulle pour ce bit de 25 configuration signifie qu'il y a deux dispositifs de mémoire élémentaires sur le bus et une valeur 1 pour ce bit signifie par exemple qu'il y a quatre dispositifs de mémoire élémentaire sur le bus. A l'initialisation, tous les dispositifs de mémoire élémentaire sur le bus peuvent écrire ce bit de configuration en parallèle avec la 30 même valeur. Par ailleurs, comme indiqué ci-avant, à chaque dispositif de mémoire élémentaire DSEI est alloué l'identifiant idi. Cet identifiant peut être déterminé de façon matérielle par une broche externe. 3041806 16 Ainsi, dans le cas de deux dispositifs de mémoire élémentaire sur le bus, cette broche externe soudée à la masse confère l'identifiant id0 au dispositif de mémoire élémentaire DSEO tandis que cette broche externe soudée à la tension d'alimentation confère au dispositif de 5 mémoire élémentaire correspondant l'identifiant idl. Dans le cas de quatre dispositifs de mémoire élémentaire sur le bus, on peut utiliser quatre résistances ayant quatre différentes valeurs. Chaque résistance a une borne connectée à la tension d'alimentation et l'autre connectée à l'une des broches d'un dispositif 10 de mémoire élémentaire. On peut également utiliser un registre non volatil pour stocker la valeur de l'identifiant pour chaque dispositif de mémoire élémentaire. Par ailleurs, à chaque dispositif de mémoire élémentaire est 15 alloué un espace mémoire élémentaire fixe connu de l'espace mémoire total. Ainsi, connaissant le nombre de dispositifs de mémoire élémentaire sur le bus et son identifiant, chaque dispositif de mémoire élémentaire peut déterminer le segment d'adresse dont il est en charge. Ainsi, par exemple, dans le cas d'un espace mémoire total 20 ayant une capacité mémoire de 16Mbits formé par quatre espaces mémoire élémentaire de 4Mbits chacun, le segment d'adresse total varie de 00 00 00 à 1F FF FF. Et, dans ce cas, le dispositif de mémoire élémentaire ayant l'identifiant id0 peut gérer le segment d'adresse variant de 000000 à 25 07 FF FF. Le dispositif de mémoire élémentaire ayant l'identifiant idl peut gérer le segment d'adresse allant de 080000 à OF FF FF. Le dispositif de mémoire élémentaire ayant l'identifiant id2 peut gérer le segment d'adresse allant de 100000 à 17 FF FF. 30 Le dispositif de mémoire élémentaire ayant l'identifiant id3 peut gérer le segment d'adresse allant de 180000 à 1F FF FF. D'autres situations peuvent être possibles. Ainsi, la valeur de l'identifiant peut être reliée à la parité d'adresse (dans le cas où deux dispositifs de mémoire élémentaires 3041806 17 sont situés sur le bus) ou bien à la congruence modulo 4 (si 4 dispositifs de mémoire élémentaires sont situés sur le bus. Ainsi, dans ce dernier cas, un dispositif de mémoire élémentaire ayant un identifiant égal à 0 peut gérer les adresses de 5 type XX XX XX 00. Un dispositif de mémoire élémentaire ayant un identifiant égal à 1 peut gérer les adresses du type XX XX XX 01. Un dispositif de mémoire élémentaire ayant un identifiant égal à 2 peut gérer les adresses du type XX XX XX 10 tandis que le 10 dispositif de mémoire élémentaire ayant un identifiant égal à 3 peut gérer les adresses de type XX XX XX 11. La figure 12 illustre le cas d'une commande d'accès mémoire WRITE associée à une adresse @ de l'espace mémoire total du dispositif DSU et à des données data. En pratique, la commande 15 « opcode » WRITE est suivie séquentiellement de l'adresse @ puis des données data. Lorsqu'une telle commande est reçue, tous les moyens de commandes élémentaires LG des dispositifs de mémoire élémentaires la décodent et vont comparer par exemple les bits de poids forts (1 ou 20 2) de l'adresse reçue à leur identifiant (composé de 1 ou 2 bits). Le dispositif de mémoire élémentaire dont la valeur de l'identifiant correspond au(x) bit(s) de poids fort(s) de l'adresse reçue va exécuter la commande d'écriture tandis que les autres dispositifs de mémoire élémentaires vont rester dans un état de repos. 25 Ainsi, à un instant donné, seul un dispositif de mémoire élémentaire peut écrire une donnée pour autant bien entendu que l'opération d'écriture soit autorisée (WELi = 1) et que l'adresse n'appartienne pas à une zone protégée ZP définie par les bits BP1 et BPO. 30 En pratique, le dispositif de mémoire élémentaire concerné va préparer le cycle d'écriture pendant que le signal S- est à l'état bas et l'exécuter au front montant de ce signal S-. La figure 13 illustre le cas d'une commande de lecture READ associé à une adresse @ émise par le microcontrôleur à destination du 3041806 18 dispositif de mémoire DSU. A la réception de cette commande READ, tous les moyens de commande élémentaires de dispositif de mémoire élémentaire la décodent et vont comparer le(s) bit(s) de poids fort(s) de l'adresse reçue à leur identifiant. 5 Là encore, le dispositif DSEi dont l'identifiant correspond au(x) bit(s) de poids fort(s) de l'adresse va exécuter la commande de lecture tandis que les autres dispositifs de mémoire élémentaire vont rester à l'état de repos. Comme illustré sur la figure 14, la commande de lecture READ 10 étant séquentielle, les données data sont délivrées séquentiellement avec le registre d'adresse incrémenté de un à chaque octet lu. Ainsi, un dispositif de mémoire élémentaire, par exemple celui qui a l'identifiant idO, va continuer à délivrer les données data tant que l'adresse courante se situe dans son segment d'adresse. 15 Dès que l'adresse atteint la fin de son segment, le dispositif DSEO délivre la dernière donnée, relâche le bus, et repasse dans un état de repos. Chaque dispositif de mémoire élémentaire ayant son registre d'adresse synchronisé sur l'adresse courante, le dispositif de mémoire 20 élémentaire ayant l'identifiant suivant, va alors prendre le contrôle du bus et sortir les données contenues dans son propre segment, et ainsi de suite. Ceci est totalement transparent pour l'élément maître, à savoir le microcontrôleur 1. 25 La figure 15 illustre le cas d'une commande d'écriture WRSR (Write Status Register) dans le registre de statut virtuel émise par le microcontrôleur 1 sur le fil FL2 du bus. Cette commande permet d'écrire les bits non volatils SRWD, BP1 et BPO du mot de statut MST. 30 Cette commande va être décodée de façon inconditionnelle par tous les dispositifs de mémoire élémentaires. Cela étant, en fonction des valeurs courantes des bits WELi, SRWDi et de l'état logique de la broche WP, soit aucun moyen de commande élémentaire LG va faire exécuter ladite commande soit tous 3041806 19 les moyens de commande élémentaires des dispositifs de mémoire élémentaires vont faire exécuter ladite commande et faire programmer la même valeur pour les bits SRWi, BP1, et BPO de tous les registres de statut élémentaire. 5 Les figures 16 à 24 illustrent le cas d'une commande RDSR (« Read Status Register ») émise par le microcontrôleur 1 dans le but de lire le registre de statut virtuel. De façon à éviter tout conflit sur le fil FL4 (Q) du bus SPI, un seul dispositif de mémoire élémentaire à la fois peut délivrer des 10 données sur ce fil. Aussi, est-il prévu qu'un seul dispositif de mémoire élémentaire, par exemple le dispositif DSEO, délivre en sortie les bits SRWD, BP1, BPO, WEL et WIP du registre de statut virtuel. De façon à ce que le dispositif de mémoire DSU se comporte 15 comme un unique dispositif de mémoire, le bit WIP du registre de statut virtuel doit être lu à 1 si au moins l'une des mémoires élémentaires DSEi est en train d'effectuer un cycle d'écriture et à 0 si aucune des mémoires élémentaires est en train d'exécuter un cycle d' écriture. 20 Cependant, chaque dispositif de mémoire élémentaire DSEi n'est pas conscient par défaut de la fin ou non d'un cycle d'écriture effectué par les autres mémoires élémentaires. En particulier, afin de délivrer le bit WIP, le dispositif de mémoire élémentaire ayant l'identifiant 0 (DSEO) doit connaître le 25 statut des trois autres dispositifs de mémoire sur le bus. Une solution à ce problème prévoit que les dispositifs de mémoire élémentaire DSE1-DSE3 transmettent séquentiellement les valeurs de leur bit spécifique WIPi au rythme du signal d'horloge CK à la place des bits non utilisés 000 des registres de statut élémentaires. 30 Cela va être expliqué plus en détails ci-après. Si l'on se réfère à la figure 16, on voit que sur le premier front descendant FD1 du signal d'horloge CK, le dispositif de mémoire élémentaire DSEO transmet le bit SRWDO de son registre de statut élémentaire, qui correspond au bit SRWD du registre de statut virtuel. 3041806 20 Puis, le dispositif DSEO relâche le bus sur le deuxième front descendant FD2 du signal d'horloge. Le dispositif de mémoire élémentaire DSE1 délivre alors son bit WIP1 sur le deuxième front descendant FD2 du signal d'horloge 5 CK à la place d'un bit non utilisé, puis relâche le bus sur le troisième front descendant FD3 du signal CK (figure 17). Le dispositif de mémoire élémentaire DSE2 délivre alors son bit WIP2 sur le troisième front descendant FD3 du signal d'horloge CK à la place d'un bit non utilisé, puis relâche le bus sur le quatrième 10 front descendant FD4 (figure 18). Le dispositif de mémoire élémentaire DSE3 délivre alors le bit WIP3 sur le quatrième front descendant FD4 du signal d'horloge CK à la place d'un bit non utilisé puis relâche le bus sur le cinquième front descendant FD5 (figure 19). 15 Le dispositif de mémoire élémentaire DSEO, qui a stocké dans des registres temporaires les bits WIPO, WIP1, WIP2 et WIP3 peut alors déterminer à l'aide d'une porte logique PL, typiquement une porte logique OU, le bit WIP à partir de ces quatre valeurs de bits (figure 20). 20 Le dispositif de mémoire élémentaire DSEO délivre alors le bit BP1 sur le front descendant FD5 du signal d'horloge CK (figure 21) puis, le bit BPO sur le front d'horloge descendant FD6 (figure 22), puis le bit WEL (qui est égal au bit WELO) sur le front descendant FD7 (figure 23) et enfin le bit WIP élaboré sur le front descendant 25 FD8 du signal d'horloge CK. Il a donc fallu, tout comme un dispositif de mémoire classique, huit fronts d'horloge descendants pour transmettre les 8 bits du mot de statut MST, ce qui rend donc cette opération transparente pour le microcontrôleur 1. 30 Il est également possible pour l'unique dispositif de mémoire DSU d'enchaîner une commande d'écriture (WRITE) avec une tentative de lecture du plan mémoire ou une tentative d'accès en écriture du plan mémoire ou du registre de statut virtuel, c'est-à-dire 3041806 21 d'enchaîner des commandes WRITE et READ ou bien WRITE et WREN+WRITE ou encore WRITE et WREN+WRSR. A cet égard deux modes de réalisation peuvent être envisagés. Selon un premier mode de réalisation, lors de l'écriture, le 5 microcontrôleur est configuré pour lire le bit WIP du registre de statut virtuel en faisant des lectures en boucle du registre de statut virtuel, et quand le bit WIP retombe à 0, l'unique dispositif de mémoire DSU est considéré comme étant prêt à recevoir une prochaine commande READ ou WREN+WRITE ou WREN+WRSR. 10 Selon un deuxième mode de réalisation on utilise le fait que le temps d'écriture maximum (5ms par exemple) est généralement connu. Dans ce cas le microcontrôleur est configuré pour attendre une durée égale au temps d'écriture maximum après la remontée du signal S-, et pour ensuite, sans interroger le bit WIP, lancer la prochaine commande 15 READ ou WREN+WRITE, ou WREN+WRSR. REVENDICATIONS1. Dispositif de mémoire, comprenant une interface d'entrée/sortie (INT), un bus de type SPI (BUS) couplé à l'interface d'entrée/sortie, et plusieurs dispositifs de mémoire élémentaires non volatiles connectés sur le bus du type SPI, les entrées de sélection de puce (S-) de chaque dispositif de mémoire élémentaire (DSEi) étant toutes connectées sur un seul et même fil de sélection de puce (FL1) du bus SPI, les dispositifs de mémoire élémentaires (DSEi) étant en outre configurés et commandables de façon à se comporter, vu de l'interface d'entrée/sortie, comme un unique dispositif de mémoire non volatile (DSU) dont l'espace mémoire total a une capacité mémoire totale égale à la somme des capacités mémoires élémentaires des dispositifs élémentaires. 2. Dispositif selon la revendication 1, dans lequel chaque dispositif de mémoire élémentaire (DSEi) comporte un moyen de commande élémentaire (LG), chaque moyen de commande élémentaire est configuré pour placer le dispositif de mémoire élémentaire correspondant (DSEi) dans un état sélectionné en présence d'un signal de sélection de puce (S- = 0) transmis sur le fil de sélection de puce du bus par un dispositif maître (1) pour sélectionner ledit unique dispositif de mémoire (DSU) et placer le dispositif de mémoire élémentaire correspondant dans un état désélectionné en présence d'un signal de désélection de puce (S-= 1) transmis sur le fil de sélection de puce du bus par le dispositif maître pour désélectionner ledit unique dispositif de mémoire (DSU), et chaque moyen de commande élémentaire (LG) est configuré pour, en présence d'au moins une commande d'accès (WRITE, READ) à l'espace mémoire dudit unique dispositif de mémoire présente sur le fil d'entrée de données série (FL2) du bus, faire exécuter ou non ladite au moins une commande d'accès mémoire par le dispositif de mémoire élémentaire correspondant en fonction au moins du contenu de ladite commande. 3041806 23 3. Dispositif selon la revendication 2, dans lequel ledit espace mémoire total est subdivisé en plusieurs espaces mémoires élémentaires respectivement alloués auxdits plusieurs dispositifs de mémoire élémentaires, et en présence de ladite commande d'accès 5 mémoire et comportant une adresse (@) de l'espace mémoire total, chaque moyen de commande élémentaire est configuré pour déterminer si le dispositif de mémoire élémentaire correspondant (DSEi) est concerné ou non par ladite commande d'accès mémoire en fonction du contenu d'au moins une partie de ladite adresse @. 10 4. Dispositif selon la revendication 3, dans lequel chaque dispositif de mémoire élémentaire (DSEi) est affecté d'un identifiant (idi) sur le bus correspondant à l'espace mémoire élémentaire qui lui est alloué. 5. Dispositif selon l'une des revendications 1 à 4, dans lequel 15 chaque dispositif de mémoire élémentaire comporte un registre de statut élémentaire (SRGi) configuré pour stocker un mot de statut élémentaire (MSTI) et un mot de statut (MST) ayant une structure analogue aux mots de statuts élémentaires est associé à un registre de statut virtuel (SRGV) dudit unique dispositif de mémoire (DSU). 20 6. Dispositif selon la revendication 5, dans lequel chaque dispositif de mémoire élémentaire comporte un moyen de commande élémentaire (LG), et en présence d'une commande d'écriture (WRSR) dudit registre de statut virtuel, chaque moyen de commande élémentaire est configuré pour décoder ladite commande et au moins 25 en fonction des valeurs courantes de certains bits (WEL, SRWD) dudit mot de statut présentes dans les registres de statuts élémentaires, les moyens de commande élémentaires sont configurés pour soit tous ne pas exécuter ladite commande soit tous exécuter ladite commande de façon à respectivement écrire dans tous les registres de statut 30 élémentaires les mêmes valeurs pour les bits concernés respectifs. 7. Dispositif selon la revendication 5 ou 6, dans lequel le mot de statut (MST) associé au registre de statut virtuel comporte un bit spécifique (WIP) représentatif de la présence ou de l'absence d'un cycle d'écriture en cours d'exécution dans l'espace mémoire total 3041806 24 dudit unique dispositif de mémoire (DSU), et en présence d'une commande de lecture du registre de statut virtuel (RDSR), le moyen de commande élémentaire de l'un seulement des dispositifs de mémoire élémentaires est configuré pour élaborer la valeur dudit bit spécifique 5 (WIP) à partir des valeurs des bits spécifiques homologues (WIPi) de tous les registres de statut élémentaires, et pour délivrer ce bit spécifique élaboré (WIP) ainsi que les autres bits de son mot de statut élémentaires qui correspondent aux autres bits dudit mot de statut associé au registre de statut virtuel. 10 8. Dispositif selon la revendication 7, dans lequel les moyens de commande élémentaires des autres dispositifs de mémoire sont configurés pour délivrer séquentiellement les valeurs de leur bit spécifique (WIP1-WIP3) sur le bus au rythme du signal d'horloge destiné à cadencer le bus à la place de bits non utilisés des mots de 15 statut élémentaires (MSTi). 9. Dispositif selon l'une des revendications 1 à 8, dans lequel chaque dispositif de mémoire élémentaire (DSEi) comporte un circuit verrou élémentaire d'autorisation d'écriture (WELi) possédant un premier état dans lequel il stocke une première valeur logique 20 (WELi = 1) correspondant à une autorisation d'écriture dans l'espace mémoire élémentaire ou dans le registre de statut élémentaire, et un deuxième état dans lequel il stocke une deuxième valeur (WELi = 0) correspondant à une non autorisation d'écriture dans l'espace mémoire élémentaire ou dans le registre de statut élémentaire, et un bit 25 d'autorisation d'écriture (WEL) est associé à un circuit verrou virtuel d'autorisation d'écriture dudit unique dispositif de mémoire (DSU), la valeur logique de ce bit (WEL) étant égale aux valeurs logiques des bits (WELi) stockées dans les circuits verrous élémentaires, ladite première valeur logique de ce bit (WEL = 1) correspondant à une 30 autorisation d'écriture dans l'espace mémoire total ou dans le registre de statut virtuel tandis que ladite deuxième valeur logique de ce bit (WEL = 0) correspondant à une non autorisation d'écriture dans l'espace mémoire total ou dans le registre de statut virtuel. 3041806 25 10. Dispositif selon la revendication 9, dans lequel chaque dispositif de mémoire élémentaire comporte un moyen de commande élémentaire et chaque moyen de commande élémentaire est configuré pour positionner le circuit verrou élémentaire d'autorisation d'écriture 5 correspondant (WELi) dans son premier état en présence d'une première commande spécifique de positionnement dudit circuit verrou virtuel d'autorisation d'écriture (WREN) présente sur le bus, et chaque moyen de commande élémentaire est configuré pour positionner le circuit verrou élémentaire d'autorisation d'écriture dans son deuxième 10 état en présence d'une deuxième commande spécifique de positionnement dudit circuit verrou virtuel d'autorisation d'écriture (WRDI) présente sur le bus ou à l'exécution d'une commande d'écriture (WRSR) dans le 15 registre de statut virtuel ou à l'exécution d'une commande d'écriture (WRITE) dans un emplacement mémoire de l'espace mémoire élémentaire de l'un quelconque au moins des dispositifs de mémoire élémentaires. 11. Dispositif selon la revendication 3 ou 4 prise en 20 combinaison avec l'une des revendications 5 à 10, dans lequel lorsque la commande d'accès mémoire est une commande d'accès en écriture (WRITE) , un moyen de commande élémentaire (LG) est configuré pour faire exécuter l'écriture dans l'espace mémoire élémentaire du dispositif de mémoire élémentaire correspondant (DSEi) 25 si le dispositif de mémoire élémentaire correspondant (DSEi) est concerné par ladite commande d'accès en écriture, si l' emplacement mémoire désigné par ladite adresse n'appartient pas à une zone mémoire protégée en écriture, et si le circuit verrou élémentaire d' autorisation d' écriture 30 (WELi) est positionné dans son premier état (WELi = 1). 12. Dispositif selon la revendication 3 ou 4, prise en combinaison avec l'une des revendications 5 à 11, dans lequel lorsque la commande d'accès mémoire est une commande d'accès en lecture (READ), un moyen de commande élémentaire est configuré pour faire 3041806 26 exécuter la lecture dans l'espace mémoire élémentaire du dispositif de mémoire élémentaire correspondant si le dispositif de mémoire élémentaire correspondant est concerné par ladite commande d'accès en lecture. 5 13. Dispositif selon la revendication 12, dans lequel lorsque la commande d'accès en lecture (READ) concerne séquentiellement plusieurs dispositifs de mémoire élémentaires, le moyen de commande élémentaire du premier dispositif de mémoire élémentaire concerné est configuré pour faire exécuter ladite commande, puis relâcher le bus et 10 placer le dispositif de mémoire élémentaire dans un état de repos de façon à ce que le dispositif de mémoire élémentaire suivant concerné puisse à son tour prendre la main sur le bus, et ainsi de suite jusqu'à ce que le dernier dispositif de mémoire élémentaire concerné exécute ladite commande. 15 14. Dispositif selon l'une des revendications précédentes, comprenant quatre dispositifs de mémoire élémentaires (DSEO-DSE3) ayant chacun une capacité mémoire élémentaire de 4 Mbits, l'unique dispositif de mémoire ayant une capacité mémoire de 16 Mbits. 15. Dispositif selon l'une des revendications précédentes, 20 encapsulé dans un boîtier, les dispositifs de mémoire élémentaires (DSEi) étant par exemple empilés. 16. Dispositif selon l'une des revendications précédentes, dans lequel les dispositifs de mémoire élémentaires (DSEi) sont du type EEPROM. 25