Brevet FR3045938A1 — publié le 20170623

CIRCUIT INTEGRE COINTEGRANT UN TRANSISTOR FET ET UN POINT MEMOIRE RRAM L'invention concerne les mémoires RRAM, et en particulier la cointégration 5 de telles mémoires avec des transistors à effet de champ. Afin de surmonter les limites en termes de miniaturisation, consommation électrique et complexité de fabrication des technologies mémoires non-volatiles à grille flottante, l'industrie des semi-conducteurs développe différentes technologies alternatives. Parmi les technologies de mémoires non volatiles 10 alternatives en cours de développement, les mémoires de type RRAM présentent un intérêt technique certain. Les mémoires de type RRAM sont basées sur la formation et la rupture réversible d'un filament conducteur : un matériau diélectrique, qui est normalement isolant, peut être forcé à être conducteur à travers un filament ou 15 un chemin de conduction après l'application d'une tension suffisamment élevée. Une fois que le filament est formé, il peut être réinitialisé ou programmé par une tension appliquée de façon appropriée. Dans le cas particulier des mémoires OxRAM, le filament conducteur est réalisé à partir de lacunes d'oxygène dans un matériau isolant à base d'oxyde 20 métallique. Les mémoires OXRAM bénéficient d'une très bonne stabilité thermique, permettant en théorie de conserver l'information de façon fiable pendant plusieurs années à haute température, avec une durée de vie d'un très grand nombre de cycles de programmation/déprogrammation et/ou lecture. Une cellule de mémoire OxRAM peut être produite à partir d'un point 25 mémoire de base selon trois solutions connues. Dans une première approche, la plus simple, le point mémoire peut être utilisé comme une cellule de mémoire de base, et utilisé dans une configuration dans laquelle des lignes de bits parallèles sont traversées par des lignes de mots perpendiculaires, avec le matériau de commutation placé entre la ligne de mot et 30 la ligne de bits à chaque point de croisement. Cette configuration est appelée une cellule de point de croisement. Étant donné que cette architecture peut conduire à un grand courant parasite circulant à travers les cellules de mémoire non sélectionnées depuis les cellules voisines, la matrice de points de croisement peut avoir un accès en lecture très lent. 35 Dans une deuxième approche, un élément de sélection peut être ajouté pour éliminer ce courant parasite, mais cet élément de sélection induit une surconsommation électrique. Dans une troisième approche, un transistor à effet de champ est ajouté, facilitant la sélection d'un point mémoire et optimisant ainsi le temps d'accès, tout ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 2 en limitant le courant passant dans la cellule, évitant ainsi les surintensités en régime transitoire qui peuvent altérer voire détruire la cellule. Dans cette troisième approche, la densité d'intégration est cependant fortement altérée, les transistors de sélection occupant une surface non négligeable du substrat du circuit intégré. Par ailleurs, les interconnexions entre les points mémoire et les transistors de sélection induisent une certaine complexité du procédé de fabrication du circuit intégré. Le document `1-liglhy scalable Non-volatible Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses' par I.G. Baek et alias, publié par l'IEEE en 2004, décrit un exemple de cointégration de cellules mémoire OxRAM avec des transistors de sélection. En vue d'améliorer la densité d'intégration du circuit intégré, ce document propose d'intégrer les transistors de sélection dans une couche d'avant métallisation ou couche FEOL, et d'intégrer les points mémoire OXRAM dans une couche d'après métallisation ou couche BEOL, à l'aplomb des transistors de sélection. Une telle structure présente une densité d'intégration limitée. Une telle structure s'avère par ailleurs peu appropriée pour protéger les points mémoire contre les décharges électrostatiques. Par ailleurs, la conception de matrices de points mémoire pose en pratique des problèmes de temps d'accès aux points mémoire et il est difficile de discriminer les états de programmation de différents points mémoire pour des matrices de points mémoire de grandes dimensions, la lecture de la valeur de résistance du point mémoire ne devant pas être affectée par une résistance d'accès du même ordre de grandeur. Par ailleurs, il existe un besoin constant de disposer de transistors à effet 25 de champ dont on peut adapter la tension de seuil. Les transistors à effet de champ à haute tension de seuil sont en général favorisés pour des applications de puissance visant à limiter la consommation électrique du transistor à l'état bloqué. Les transistors à effet de champ à basse tension de seuil sont en général favorisés pour des applications logiques, en vue d'obtenir une vitesse de 30 commutation optimale. En pratique, on doit fréquemment pouvoir modifier ou adapter la tension de seuil d'un transistor durant le cycle de vie du circuit intégré. L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un circuit intégré, comprenant : -un transistor à effet de champ, comprenant : 35 -des première et deuxième électrodes de conduction; -une zone de canal disposée entre les première et deuxième électrodes de conduction ; -un empilement de grille disposé à l'aplomb de la zone de canal, et comprenant une électrode de grille; ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 3 -un point mémoire de type RRAM ménagé sous la zone de canal, ou ménagé dans l'empilement de grille sous l'électrode de grille. L'invention porte également sur les variantes suivantes. L'homme du 5 métier comprendra que chacune des caractéristiques des variantes suivantes peut être combinée indépendamment aux caractéristiques ci-dessus, sans pour autant constituer une généralisation intermédiaire. Selon une variante, le circuit intégré comprend un circuit de programmation configuré pour créer ou supprimer sélectivement un filament conducteur dans 10 ledit point mémoire. Selon une variante, ledit point mémoire est de type OxRAM. Selon une autre variante, ledit point mémoire est ménagé dans l'empilement de grille. Selon encore une variante ledit point mémoire comprend une première 15 électrode en contact électrique avec l'électrode de grille, et comprend un isolant en contact avec la première électrode et configuré pour la formation sélective d'un filament conducteur. Selon encore une autre variante, ledit transistor est de type FDSOI, la zone de canal dudit transistor présentant une zone incluant une implantation de 20 dopants, ledit circuit de programmation étant configuré pour appliquer une différence de potentiel entre ladite première électrode du point mémoire et ladite zone incluant l'implantation de dopants de façon à former un filament conducteur dans l'isolant. Selon une variante, ledit isolant du point mémoire est un isolant de grille 25 en contact avec la zone de canal. Selon une autre variante : -ledit point mémoire comprend une première électrode en contact électrique avec l'électrode de grille, et comprend un isolant en contact avec la première électrode et configuré pour la formation sélective d'un filament conducteur ; 30 -ledit circuit de programmation est configuré pour appliquer une différence de potentiel entre ladite première électrode du point mémoire et la première et/ou la deuxième électrode de conduction du transistor de façon à former un filament conducteur dans l'isolant. Selon encore une variante : 35 -ledit transistor comporte un isolant de grille en contact avec la zone de canal ; -ledit point mémoire comprend : -une première électrode en contact électrique avec l'électrode de grille ; -un isolant en contact avec la première électrode et configuré pour la formation sélective d'un filament conducteur ; ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 4 -une deuxième électrode formée en contact avec ledit isolant de grille, séparée de ladite première électrode par l'intermédiaire de l'isolant du point mémoire ; -ledit circuit de programmation est configuré pour appliquer une différence de potentiel entre ladite première électrode du point mémoire et la deuxième 5 électrode du point mémoire de façon à former un filament conducteur dans l'isolant. Selon encore une autre variante, ledit transistor est de type SOI et dans lequel le point mémoire est ménagé sous la zone de canal. Selon une variante, ledit point mémoire comprend : 10 -une première électrode ménagée dans un substrat semi-conducteur à l'aplomb de la zone de canal ; -un isolant en contact avec la première électrode, séparant la première électrode de la zone de canal, et configuré pour la formation sélective d'un filament conducteur. 15 Selon une autre variante, ledit circuit de programmation est configuré pour appliquer une différence de potentiel entre ladite première électrode du point mémoire et la première et/ou la deuxième électrode de conduction du transistor de façon à former un filament conducteur dans l'isolant. Selon encore une variante : 20 -la zone de canal dudit transistor présente une zone incluant une implantation de dopants ; -ledit circuit de programmation est configuré pour appliquer une différence de potentiel entre ladite première électrode du point mémoire et ladite zone incluant l'implantation de dopants de façon à former un filament conducteur dans l'isolant. Selon encore une autre variante, ledit point mémoire comprend : -au moins deux électrodes ménagées dans un substrat semi-conducteur sous la zone de canal ; -un isolant en contact avec lesdites au moins deux électrodes, séparant la zone de canal et lesdites au moins deux électrodes ménagées dans le substrat semi30 conducteur, et configuré pour la formation sélective d'un filament conducteur. Selon une variante, ladite première électrode est formée dans un métal choisi dans le groupe comprenant le Ti, le TiN et le TaN. Selon une autre variante, ledit isolant est formé dans un matériau choisi dans le groupe comprenant le Hf02, le HfSiON ou le HfAIO. 35 D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 5 -la figure 1 est une vue en coupe schématique d'un exemple de point mémoire RRAM ; -la figure 2 est une vue en coupe schématique d'un premier mode de réalisation d'un circuit intégré selon l'invention, incluant un transistor à effet de 5 champ et un point mémoire de type RRAM ; -la figure 3 est une vue en coupe schématique d'un deuxième mode de réalisation d'un circuit intégré selon l'invention ; -la figure 4 est une vue en coupe schématique d'un troisième mode de réalisation d'un circuit intégré selon l'invention ; 10 -la figure 5 est une vue en coupe schématique d'un quatrième mode de réalisation d'un circuit intégré selon l'invention ; -la figure 6 est une vue en coupe schématique d'un cinquième mode de réalisation d'un circuit intégré selon l'invention ; -la figure 7 est une vue en coupe schématique d'un sixième mode de 15 réalisation d'un circuit intégré selon l'invention ; -la figure 8 est une vue en coupe schématique d'un septième mode de réalisation d'un circuit intégré selon l'invention ; -la figure 9 est une vue en coupe schématique d'un huitième mode de réalisation d'un circuit intégré selon l'invention ; 20 -la figure 10 est une vue en coupe schématique d'un neuvième mode de réalisation d'un circuit intégré selon l'invention ; -la figure 11 est une vue en coupe schématique d'un dixième mode de réalisation d'un circuit intégré selon l'invention ; -la figure 12 est une vue en coupe schématique d'un onzième mode de 25 réalisation d'un circuit intégré selon l'invention ; -la figure 13 est une vue en coupe schématique d'un douzième mode de réalisation d'un circuit intégré selon l'invention. La figure 1 est une vue en coupe schématique d'un exemple de point mémoire 8 de type RRAM (pour Resistive Random Access memory en langue anglaise), en particulier de type OxRAM (pour Oxide-based Resistive Memory en langue anglaise). Le point mémoire 8 de type OxRAM comprend une électrode supérieure 81 métallique, une électrode inférieure métallique 82, et un diélectrique 83 interposé entre l'électrode supérieure 81 et l'électrode inférieure 82. Le diélectrique 83 est rendu sélectivement conducteur par application d'une différence de potentiel appropriée entre l'électrode supérieure 81 et l'électrode inférieure 82. Une telle différence de potentiel de programmation est par exemple appliquée par un circuit de commande 90. Un filament conducteur 84 est alors formé dans le diélectrique 83, le point mémoire 8 étant alors dans un état ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 6 programmé dans lequel il présente une résistance électrique réduite entre les électrodes 81 et 82. Cet état programmé est conservé même en l'absence d'alimentation du point mémoire 8. Par l'application d'une autre différence de potentiel par l'intermédiaire du circuit de commande 90, on peut déprogrammer 5 le point mémoire 8 et supprimer le filament 84. En appliquant par la suite une différence de potentiel de lecture entre les électrodes 81 et 82, le circuit de commande 90 peut mesurer le courant traversant le point mémoire 8 pour déterminer si celui-ci est à l'état programmé ou déprogrammé. De façon générale, pour une mémoire de type OxRAM, le diélectrique 83 inclut un oxyde de métal à 10 transition binaire. Un tel diélectrique 83 est destiné à laisser migrer du métal des électrodes 81 et 82 pour former le filament conducteur 84 à l'état programmé. Il est proposé un circuit intégré, cointégrant un point mémoire de type RRAM dans un transistor à effet de champ, soit dans l'empilement de grille de ce 15 transistor, soit à l'aplomb de la zone de canal de ce transistor. On obtient ainsi un circuit intégré avec un transistor à effet de champ cointégré avec un point mémoire RRAM, avec une très grande compacité. De plus, un tel circuit intégré peut être obtenu avec des étapes standardisées de procédés de fabrication. Une telle cointégration s'avère très stable à haute 20 température. Un tel circuit intégré permet également de moduler la tension de seuil du transistor de façon simple et avec une amplitude considérable. Certaines variantes s'avèrent plus particulièrement compatibles avec une protection contre les décharges électrostatiques. De façon générale, la protection d'un point mémoire présent dans la couche d'avant métallisation est beaucoup 25 plus facile à protéger contre les décharges électrostatiques qu'un point mémoire selon l'état de la technique présent dans des couches d'après métallisation. L'immunité contre les décharges électrostatiques est particulièrement améliorée pour des décharges de type CDM (Charged Device Model en langue anglaise) très dures à contrôler. 30 Dans les premier à neuvième modes de réalisation de circuits intégrés 1, ainsi que dans le douzième mode de réalisation, un point mémoire de type RRAM est ménagé dans un empilement de grille 220 d'un transistor à effet de champ 2 de chacun de ces modes de réalisation. 35 Dans les dixième à douzième modes de réalisation de circuits intégrés 1, un point mémoire est ménagé sous une zone de canal 203 du transistor à effet de champ 2 de chacun de ces modes de réalisation. ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 7 La figure 2 est une vue en coupe schématique d'un circuit intégré 1 incluant un transistor à effet de champ 2 et un point mémoire 31 de type RRAM, selon un premier mode de réalisation. Le transistor à effet de champ 2 est formé sur un substrat semi-conducteur 100, typiquement en silicium, par exemple du silicium 5 présentant un faible dopage de type P. Le substrat 100 est ici de type massif (pour bulk en langue anglaise). Le transistor à effet de champ 2 comprend une couche active en matériau semi-conducteur formée sur le substrat 100. La couche active inclut une région de source 201, une région de drain 202, et une zone ou une région de canal 203 ménagée entre la source 201 et le drain 202. 10 Un empilement de grille 220 est formé à l'aplomb de la zone de canal 203. L'empilement de grille 220 comprend un isolant de grille 223 formé sur la zone de canal 203. Un point mémoire RRAM 3 est disposé sur l'isolant de grille 223. Une électrode ou une région de grille 222 en métal est disposée sur le point mémoire 31. Une couche de de contact 221 (typiquement un siliciure) est disposée sur 15 l'électrode de grille 222 pour assurer sa connexion. Des espaceurs isolants électriques 231 et 232 sont formés sur les bords de l'empilement de grille 220. Les espaceurs 231, 232 recouvrent les flancs de l'isolant de grille 223, du point mémoire 31, de l'électrode de grille 222 et de la couche de contact 221. Les espaceurs 231, 232 isolent électriquement l'électrode de grille 222 et le point 20 mémoire 31 des contacts de source et de drain 211 et 212 respectivement. Les contacts électriques 211 et 212 sont formés en contact respectivement avec le drain 201 et la source 202. Les contacts électriques 211 et 212 sont disposés de part et d'autre de l'empilement de grille 220. Le point mémoire 31 comporte une électrode supérieure non illustrée en 25 contact électrique avec l'électrode de grille 222. Un diélectrique non illustré est interposé entre l'électrode supérieure et l'isolant de grille 223. La structure du point mémoire 31, en particulier ses matériaux, leurs épaisseurs et les différences de potentiel de programmation/déprogrammation, sont connues en soi de l'homme du métier. Des exemples plus précis seront développés par la suite. 30 Le circuit intégré 1 comprend un circuit de commande 91, configuré pour programmer ou déprogrammer le point mémoire 31. L'association du point mémoire 31 et du transistor à effet de champ 2 peut être utilisée : -soit pour moduler la tension de seuil du transistor 2 au moyen de l'état de programmation du point mémoire 31. Cette modulation peut également être 35 utilisée pour des transistors cointégrés, présentant intrinsèquement des niveaux de tensions de seuil différents (par exemple des transistors dits Low-Vt, Hight-Vt ou Standard-Vt dans les publications) ; -soit pour permettre la lecture de l'état de programmation du point mémoire 31 par l'intermédiaire du transistor 2. Dans ce cas de figure, le point mémoire 31 ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 8 à l'état programmé (comportant un filament conducteur) peut correspondre à un niveau logique 1, tandis que le point mémoire 31 à l'état déprogrammé peut correspondre à un niveau logique 0. 5 Pour former le filament conducteur et ainsi programmer le point mémoire 31, le circuit de commande 91 applique une différence de potentiel de programmation appropriée entre son électrode supérieure d'une part, et d'autre part le contact de source 211 et/ou de drain 212, et/ou un contact du substrat 100. Un potentiel est par exemple appliqué sur l'électrode supérieure par 10 l'intermédiaire de l'électrode de grille 222 avec laquelle elle est en contact électrique. Pour supprimer le filament conducteur et ainsi déprogrammer le point mémoire 31, le circuit de commande 91 applique une différence de potentiel de déprogrammation appropriée, entre son électrode supérieure d'une part, et 15 d'autre part le contact de source 211 et/ou de drain 212. La différence de potentiel de déprogrammation est de polarité opposée à celle de la différence de potentiel de programmation. La différence de potentiel de déprogrammation peut présenter un même ordre de grandeur que la différence de potentiel de programmation. 20 Lorsque le point mémoire 31 est utilisé pour moduler la tension de seuil du transistor 2, son état de programmation/déprogrammation permet de moduler le champ électrique généré par l'électrode de grille 202 sur la zone de canal 203, pour une différence de potentiel donnée entre la source 201 et cette électrode de grille 222. Lorsque le point mémoire 31 est à l'état programmé, la tension 25 appliquée sur l'électrode de grille 202 peut être appliquée au plus près de l'isolant de grille 223 par l'intermédiaire du filament conducteur formé. Le champ appliqué sur la zone de canal 203 est alors maximal. Lorsque le point mémoire 31 est à l'état déprogrammé, le champ électrique appliqué sur la zone de canal 203 est généré au niveau de l'électrode de grille 202. Le champ appliqué sur la zone de 30 canal 203 présente ainsi une amplitude plus réduite que lorsque le point mémoire 31 est à l'état programmé. La tension de seuil du transistor 2 est ainsi accrue lorsque le point mémoire est à l'état déprogrammé. Le circuit de commande 91 peut ainsi être configuré pour programmer/déprogrammer le point mémoire 31, et pour appliquer différents potentiels de grille afin de rendre le transistor 2 passant, 35 en fonction de l'état de programmation du point mémoire 31. Le point mémoire 31 sera dimensionné pour que les différences de potentiel de programmation/déprogrammation aient une amplitude très supérieure à la tension de seuil du transistor 2, de sorte qu'une commande rendant le transistor 2 passant n'induise pas la programmation ou la déprogrammation du point mémoire 31. ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 9 Lorsque le point mémoire 31 est utilisé pour mémoriser un état logique et permettre sa lecture ultérieure, la lecture de cet état logique est effectuée par l'intermédiaire du transistor 2. Le circuit de commande 91 peut appliquer une 5 différence de potentiel entre la grille et la source 201 et mesurer le courant correspondant entre la source et le drain. Cette différence de potentiel est par exemple supérieure à la tension de seuil lorsque le point mémoire 31 est à l'état programmé, et inférieure à la tension de seuil lorsque le point mémoire 31 est à l'état déprogrammé. La mesure du courant entre la source et le drain permet ainsi 10 de déterminer l'état de programmation du point mémoire 31. Des essais concluants ont été réalisés avec une couche d'isolant de grille 223 en SiO2 d'une épaisseur de 1 nm, et une couche d'isolant du point mémoire 31 en Hf02 présentant une épaisseur de 1,5 nm. 15 La figure 3 est une vue en coupe schématique d'un circuit intégré 1 selon un deuxième mode de réalisation. Le circuit intégré 1 selon ce deuxième mode de réalisation diffère de celui du premier mode de réalisation uniquement par la structure de l'électrode de grille. L'électrode de grille du circuit intégré 1 du 20 premier mode de réalisation est ici remplacée par une électrode de grille 224 en polysilicium conducteur. On peut également envisager d'utiliser une électrode de grille combinant une couche métallique et une couche de polysilicium. La programmation/déprogrammation du point mémoire 32, la commutation du transistor 2 et/ou la lecture de l'état de programmation du point mémoire 32 25 peuvent être réalisées comme détaillé en référence au premier mode de réalisation. La figure 4 est une vue en coupe schématique d'un circuit intégré 1 selon un troisième mode de réalisation. Le circuit intégré 1 selon ce troisième mode de 30 réalisation comporte un empilement de grille 220, dont la structure est identique à celle du circuit intégré 1 du deuxième mode de réalisation. La source 201, le drain 202, et les contacts 211 et 212 présentent une structure identique à celle des circuits intégrés des premier et deuxième modes de réalisation. Le transistor à effet de champ 2 est ici ménagé sur une couche d'isolant enterrée 120. La 35 couche semi conductrice active du transistor à effet de champ 2 est ainsi isolée électriquement du substrat 100 par l'intermédiaire de la couche d'isolant 120. La couche d'isolant 120 enterrée peut par exemple être de type UTBOX (pour Ultra Thin Burried Oxide en langue anglaise) et présenter typiquement une épaisseur ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 10 comprise entre 10 et 50 nanomètres. La couche d'isolant enterrée 120 peut par exemple être réalisée de façon connue en soi en SiO2. Le transistor 2 est ici de type FDSOI (pour Fully Depleted Silicon On Insulator en langue anglaise). Une zone 241 comportant une implantation de 5 dopants est ménagée dans la zone de canal 203, à l'aplomb de l'empilement de grille 220. La zone 241 de l'exemple illustré est distante de l'interface entre la zone de canal 203 et l'isolant de grille 223. La zone 241 peut sélectivement être polarisée par l'intermédiaire du circuit de commande 91, par exemple par l'intermédiaire d'un contact électrique avec la zone de canal 203. 10 La zone 241 est utilisée par le circuit de commande 91 pour mettre en oeuvre la programmation ou la déprogrammation du point mémoire 33. Pour former le filament conducteur et ainsi programmer le point mémoire 33, le circuit de commande 91 applique une différence de potentiel de programmation 15 appropriée entre son électrode supérieure d'une part, et d'autre part la zone 241. Le circuit de commande 91 peut également appliquer une différence de potentiel de programmation appropriée entre son électrode supérieure d'une part, et d'autre part le substrat 100. Un potentiel est par exemple appliqué sur l'électrode supérieure par l'intermédiaire de l'électrode de grille 224 avec laquelle elle est en 20 contact électrique. Pour supprimer le filament conducteur et ainsi déprogrammer le point mémoire 33, le circuit de commande 91 applique une différence de potentiel de déprogrammation appropriée, entre son électrode supérieure d'une part, et d'autre part la zone 241. Le circuit de commande 91 peut également appliquer 25 une différence de potentiel de déprogrammation appropriée entre son électrode supérieure d'une part, et d'autre part le substrat 100. La différence de potentiel de déprogrammation est de polarité opposée à celle de la différence de potentiel de programmation. En fonction de l'état de programmation du point mémoire 33, on peut 30 obtenir une modulation de la tension de seuil du transistor 2 ou une lecture de l'état de programmation de ce point mémoire 33, comme pour le premier mode de réalisation. Dans le troisième mode de réalisation illustré, le transistor 2 comporte 35 avantageusement une grille arrière 110 (fréquemment désignée par le terme Back Gate en langue anglaise), ménagée dans le substrat 100, sous la couche d'isolant enterrée 120. La grille arrière 110 présente de façon connue en soi un dopage de type N ou P avec une concentration très supérieure à celle du substrat 100. Combinée à une couche 120 de type UTBOX, une telle grille arrière 110 permet ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 11 de modifier la tension de seuil du transistor 2. La grille arrière 110 peut être polarisée par l'intermédiaire du circuit de commande 91, afin de modifier davantage, de façon connue en soi, la tension de seuil du transistor 2. 5 La figure 5 est une vue en coupe schématique d'un circuit intégré 1 selon un quatrième mode de réalisation. Le circuit intégré 1 selon ce quatrième mode de réalisation est identique à celui du troisième mode de réalisation, mais détaille un exemple de structure du point mémoire 34. Dans le mode de réalisation de la figure 5, le point mémoire 34 comporte une électrode supérieure métallique 301, 10 disposée en contact sous l'électrode de grille 224. Le point mémoire 34 comporte en outre une couche d'isolant électrique 310, typiquement un oxyde adapté pour former un filament conducteur. L'électrode supérieure 301 sera choisie dans un métal compatible pour la formation d'un filament conducteur dans l'isolant 310. L'électrode 301 peut par exemple être réalisée en Ti, en TiN, ou encore en TaN. 15 Le matériau de la couche d'isolant 310 peut par exemple être du Hf02. D'autres matériaux peuvent être utilisés pour la couche d'isolant 310, parmi lesquels, non limitativement, le HfSiON ou le HfAIO (favorable aux performances du point mémoire 34). La couche d'isolant 310 est formée sur la couche d'isolant de grille 223. La couche d'isolant 310 peut par exemple présenter une épaisseur 20 comprise entre 1 et 10 nm, de préférence d'au plus 5nm, de préférence de l'ordre de 1,5 nm. De façon générale, la couche 310 aura une épaisseur et un matériau appropriés, de façon connue en soi, pour permettre la formation d'un filament conducteur d'un point mémoire OxRAM. 25 Ce mode de réalisation permet de ne pas inclure d'électrode inférieure du point mémoire 34 dans l'empilement de grille 220, ce qui permet d'éviter de former un écran pour le champ électrique de l'électrode de grille 224 vers la zone de canal 203. La programmation/déprogrammation du point mémoire 34, la commutation 30 du transistor 2 et/ou la lecture de l'état de programmation du point mémoire 34 peuvent être réalisées comme détaillé en référence au quatrième mode de réalisation. En l'absence d'électrode inférieure en contact avec l'isolant 310 du point mémoire 34, il n'est pas nécessaire de mettre en oeuvre un contrôle de courant pour la programmation. 35 La figure 6 est une vue en coupe schématique d'un circuit intégré 1 selon un cinquième mode de réalisation de l'invention. Le circuit intégré 1 selon ce cinquième mode de réalisation est identique à celui du quatrième mode de réalisation, hormis la structure du point mémoire 35. ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 12 Dans ce mode de réalisation, le point mémoire 35 comporte une électrode supérieure métallique 301, disposée en contact sous l'électrode de grille 224. Le point mémoire 35 comporte en outre une couche d'isolant 310 s'étendant depuis l'électrode supérieure 301, jusqu'en contact avec l'isolant de grille 223. Le point 5 mémoire 35 comporte en outre des électrodes inférieures 303 et 304 formées sur l'isolant de grille 223, et séparées l'une de l'autre par la couche d'isolant 310. Le matériau des électrodes inférieures 303 et 304 peut être identique à celui de l'électrode supérieure 301. Les électrodes 303 et 304 sont connectées au circuit de commande 91, de 10 façon à pouvoir programmer ou déprogrammer le point mémoire 35. La programmation du point mémoire 35 peut par exemple induire la formation de filaments entre l'électrode 301 et l'électrode 303 d'une part, entre l'électrode 301 et l'électrode 304 d'autre part, et/ou entre les électrodes 303 et 304, et/ou entre l'électrode 301 et la zone dopée 241. 15 Bien que ce mode de réalisation ait été décrit dans le cas particulier d'un transistor de type FDSOI, la structure du point mémoire 35 peut également être adoptée pour un transistor 2 sur substrat massif et/ou dépourvu de zone dopée 241 dans la zone de canal 203. 20 Pour programmer le point mémoire 35, on peut former un filament entre l'électrode 301 et l'électrode 303 en appliquant une différence de potentiel appropriée entre ces électrodes par l'intermédiaire du circuit de commande 91, on peut former un filament entre l'électrode 301 et l'électrode 304 en appliquant une différence de potentiel appropriée entre ces électrodes par l'intermédiaire du 25 circuit de commande 91, ou former un filament entre les électrodes 303 et 304 en appliquant une différence de potentiel appropriée entre ces électrodes par l'intermédiaire du circuit de commande 91. Pour supprimer chacun des filaments conducteurs et ainsi déprogrammer le point mémoire 35, le circuit de commande 91 peut appliquer des différences de 30 potentiel appropriées, avec des polarités opposées à celles utilisées pour la programmation. La partie médiane de l'isolant 310 présente entre les électrodes 303 et 304 permet de limiter la taille de l'écran formé par les électrodes 303 et 304 pour le champ électrique de l'électrode de grille 224 vers la zone de canal 203, tout en 35 favorisant la programmation et la déprogrammation du point mémoire 35. La figure 7 est une vue en coupe schématique d'un circuit intégré 1 selon un sixième mode de réalisation. Le circuit intégré 1 selon ce sixième mode de ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 13 réalisation diffère du circuit intégré du troisième mode de réalisation uniquement par la structure de son empilement de grille 220. L'empilement de grille 220 comprend un isolant de grille 223 formé sur la zone de canal 203. L'empilement de grille 220 comprend un point mémoire RRAM 5 3 utilisant l'isolant de grille 223 pour former le filament conducteur. Le point mémoire RRAM 3 comprend une électrode supérieure métallique 301 formée en contact sur l'isolant de grille 223. L'empilement de grille 220 comprend en outre une électrode de grille 224 en polysicilicium, disposée en contact sur l'électrode supérieure 301 du point mémoire 36. Une couche de contact 221 est disposée 10 sur l'électrode de grille 224 pour assurer sa protection et son isolation électrique. Des espaceurs isolants électriques 231 et 232 sont formés sur les bords de l'empilement de grille 220. Les espaceurs 231, 232 recouvrent les flancs de l'isolant de grille 223, de l'électrode supérieure 301, de l'électrode de grille 224 et de la couche de contact 221. Les espaceurs 231, 232 isolent électriquement 15 l'électrode de grille 224 et l'électrode supérieure 301 des contacts de source et de drain 211 et 212 respectivement. Les contacts électriques 211 et 212 sont formés en contact respectivement avec le drain 201 et la source 202. Les contacts électriques 211 et 212 sont disposés de part et d'autre de l'empilement de grille 220. 20 L'isolant de grille 223 peut par exemple être réalisé en HfSiON. L'épaisseur de l'isolant de grille 223 est typiquement comprise entre 1 et 5 nm. Pour former le filament conducteur et ainsi programmer le point mémoire 36, le circuit de commande 91 applique une différence de potentiel de 25 programmation appropriée entre l'électrode supérieure 301 d'une part, et d'autre part le contact de source 211 et/ou de drain 212. Dans l'exemple illustré, on peut également former le filament conducteur du point mémoire 36 par l'application d'un potentiel sur une zone dopée optionnelle 241 formée dans la zone de canal 203. 30 Ce mode de réalisation propose une structure particulièrement simple, avec un mode de programmation/déprogrammation également très simple. La figure 8 est une vue en coupe schématique d'un circuit intégré 1 selon un septième mode de réalisation. Le circuit intégré 1 selon ce septième mode de 35 réalisation est identique à celui du quatrième mode de réalisation, hormis la structure du point mémoire 37. Le point mémoire 37 inclut ici une couche d'isolant 310 s'étendant depuis l'isolant de grille 223 jusqu'en contact avec l'électrode de grille 224. Le point mémoire 37 comporte en outre des électrodes supérieures ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 14 301 et 302 formées sous l'électrode de grille 224. Les électrodes supérieures 301 et 302 sont séparées l'une de l'autre par la couche d'isolant 310. Les électrodes 301 et 302 sont connectées au circuit de commande 91, de façon à pouvoir programmer ou déprogrammer le point mémoire 37. On peut 5 également envisager que les électrodes 301 et 302 soient en contact électrique avec l'électrode de grille 224, pour mettre en oeuvre une programmation/déprogrammation par l'intermédiaire d'une polarisation de cette électrode de grille 224. La programmation vise à former un filament à travers l'épaisseur de 10 l'isolant 310. La formation d'un tel filament est par exemple réalisée en polarisant les électrodes 301 et 302 à un premier potentiel, et en polarisant simultanément la zone 241, le contact 211 et/ou le contact 212 à un deuxième potentiel. Ce mode de réalisation vise à limiter l'écran que pourraient former les électrodes 301 et 302 pour le champ généré par l'électrode de grille 224 vers la 15 zone de canal 203. La figure 9 est une vue en coupe schématique d'un circuit intégré 1 selon un huitième mode de réalisation. Le circuit intégré 1 selon ce huitième mode de réalisation diffère du circuit intégré de la figure 8 par un débordement de la source 20 201 et du drain 202 à l'aplomb de l'isolant de grille 223 (la région de canal devenant plus étroite). Ce mode de réalisation vise à favoriser la programmation/déprogrammation du point mémoire 38 par application d'un potentiel sur la source 201 et/ou le drain 202. 25 La figure 10 est une vue en coupe schématique d'un circuit intégré 1 selon un neuvième mode de réalisation. Le circuit intégré 1 selon ce neuvième mode de réalisation diffère du circuit intégré de la figure 9 par la structure de l'empilement de grille 220. 30 L'empilement de grille 220 comprend un isolant de grille 223 formé sur la zone de canal 203. L'empilement de grille 220 comprend également une électrode de grille 224 en polysilicium, disposée en contact sur le point mémoire 39. Une couche de contact221 est disposée sur l'électrode de grille 224 pour assurer sa connexion Le point mémoire RRAM 3 comprend une électrode supérieure 35 métallique 301 formée sous l'électrode de grille 224. L'électrode supérieure métallique 301 est ici formée sur le côté de l'empilement de grille en contact avec l'espaceur 231. L'électrode 301 est séparée de l'espaceur 232 par l'intermédiaire d'une couche d'isolant 310. L'électrode 301 est séparée de l'isolant de grille 223 par l'intermédiaire de la couche d'isolant 310. La couche d'isolant 310 s'étend ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 15 jusqu'en contact avec l'isolant de grille 223. Le point mémoire 39 comporte en outre une électrode inférieure métallique 303 formée sur le drain 202 et isolée de la zone de canal 203 par l'intermédiaire de l'isolant de grille 223. L'électrode inférieure 303 est ici en contact avec l'espaceur 232. 5 Les électrodes 301 et 303 peuvent être connectées au circuit de commande 91, de façon à pouvoir programmer ou déprogrammer le point mémoire 39, en formant ou supprimant un filament entre ces électrodes. Le circuit de commande 91 peut également appliquer des potentiels respectifs sur les électrodes 301 et 303 par l'intermédiaire respectivement de l'électrode de grille 10 224 et du contact de drain 212. La figure 11 est une vue en coupe schématique d'un circuit intégré 1 selon un dixième mode de réalisation de l'invention. Le circuit intégré 1 comprend ici un transistor à effet de champ 2 comportant un empilement de grille 220 et une 15 couche active présentant une structure connue en soi de l'état de la technique. Le transistor à effet de champ 2 est ici ménagé sur une couche d'isolant enterrée 120. La couche semi conductrice active du transistor à effet de champ 2 est ainsi isolée électriquement du substrat 100 par l'intermédiaire de la couche d'isolant 120. La couche d'isolant 120 enterrée peut par exemple être de type 20 UTBOX (pour Ultra Thin Burried Oxide en langue anglaise) et présenter typiquement une épaisseur comprise entre 10 et 50 nanomètres. La couche d'isolant enterrée 120 peut par exemple être réalisée de façon connue en soi en SiO2. Une grille arrière est ici formée sous la couche d'isolant enterrée 120. La 25 grille arrière est en outre utilisée pour former un point mémoire 41 sous la couche active. À cet effet, le point mémoire 41 comprend une couche métallique 420 formée sur le substrat 100. La couche métallique 420 peut présenter une épaisseur et une composition identiques à l'électrode 301 détaillée précédemment. Le point mémoire 41 comprend en outre une couche isolante 410 30 formée sur la couche métallique 420, et isolant la couche isolante 120 de la couche métallique 420. La couche isolante 410 peut présenter une épaisseur et une composition identiques à la couche isolante 310 détaillée précédemment. Pour former le filament conducteur et ainsi programmer le point mémoire 35 41, le circuit de commande 91 applique une différence de potentiel de programmation appropriée entre la couche métallique 420 formant une électrode du point mémoire 41, et d'autre part la source 201 et/ou le drain 202. Pour supprimer le filament conducteur et ainsi déprogrammer le point mémoire 41, le circuit de commande 91 applique une différence de potentiel de ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 16 déprogrammation appropriée, entre la couche métallique 420, et d'autre part la source 201 et/ou le drain 202. La différence de potentiel de déprogrammation est de polarité opposée à celle de la différence de potentiel de programmation. 5 En fonction de l'état programmé ou déprogrammé du point mémoire 41, lorsque le circuit de commande 91 applique un potentiel sur la couche 420, le champ électrique appliqué sur la zone de canal 203 est différent. Par conséquent, la tension de seuil du transistor 2 est modifiée en fonction de l'état de programmation du point mémoire 41. 10 L'association du point mémoire 41 est du transistor à effet de champ 2 peut également être utilisée : -soit pour moduler la tension de seuil du transistor 2 au moyen de l'état de programmation du point mémoire 41 ; -soit pour permettre la lecture de l'état de programmation du point mémoire 15 41 par l'intermédiaire du transistor 2. La programmation du point mémoire 41 nécessite de façon générale une différence de potentiel supérieure à celle d'un point mémoire de l'empilement de grille 220. Le point mémoire 41 présente par contre une meilleure immunité que 20 celle d'un point mémoire 31 à 39, dans des environnements difficiles, pouvant par exemple être confrontés à des décharges électrostatiques (désignées par l'acronyme ESD pour Electrostatic Discharge en langue anglaise). De façon générale, on pourra par exemple envisager que la différence de potentiel de programmation pour un point mémoire de l'empilement de grille 220 sera de 25 l'ordre de 1V, alors qu'une différence de potentiel de programmation pour un point mémoire sous une couche d'isolant SOI sera plutôt de l'ordre de 4V, rendant alors le point mémoire plus robuste dans des applications confrontées potentiellement à de multiples défauts externes. 30 La figure 12 est une vue en coupe schématique d'un circuit intégré 1 selon un onzième mode de réalisation. Le circuit intégré 1 selon ce mode de réalisation est identique au circuit intégré du dixième mode de réalisation, hormis la structure du point mémoire 42. Le point mémoire 42 comporte une couche isolante 410 formée en contact 35 sous la couche isolante 120. Des électrodes 421,422 et 423 sont alignées respectivement sous la source 201, la zone de canal 203, et le drain 202. Les électrodes 421,422 et 423 sont en contact avec le substrat 100. Les électrodes 421,422 et 423 sont séparées les unes des autres par la couche isolante 410, la ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 17 couche isolante 410 s'étendant entre les électrodes 421,422 et 423 jusqu'en contact avec le substrat 100. La figure 13 est une vue en coupe schématique d'un circuit intégré 1 selon 5 un douzième mode de réalisation. Le circuit intégré 1 selon ce mode de réalisation combine un point mémoire 312 inclus dans l'empilement de grille 220, et un point mémoire 43 ménagé sous la couche active. Ce mode de réalisation permet de moduler la tension de seuil du transistor 2 avec une très grande amplitude. 10 Dans ce mode de réalisation, la programmation du point mémoire 43 peut également être réalisée par application d'une différence de potentiel entre l'électrode 420 et la zone 241, ménagée ici dans la zone de canal 203. Le circuit de commande 91 est avantageusement configuré pour contrôler 15 le courant de programmation/déprogrammation des points mémoire, pour éviter d'induire une altération accélérée de ces points mémoire lors de cycles de programmation/déprogrammation. On peut envisager de réaliser le circuit de commande 91 cointégré avec le circuit 1, ou sous forme de circuit externe raccordé par des plots au circuit 1. 20 ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx REVENDICATIONS1. Circuit intégré (1), caractérisé en ce qu'il comprend : -un transistor à effet de champ (2), comprenant : -des première et deuxième électrodes de conduction (201,202) ; -une zone de canal (203) disposée entre les première et deuxième électrodes de conduction ; -un empilement de grille (220) disposé à l'aplomb de la zone de canal, et comprenant une électrode de grille (222) ; -un point mémoire de type RRAM (31, 41) ménagé sous la zone de canal, ou ménagé dans l'empilement de grille sous l'électrode de grille. 2. Circuit intégré (1) selon la revendication 1, comprenant un circuit de programmation (91) configuré pour créer ou supprimer sélectivement un filament conducteur dans ledit point mémoire (31, 41). 3. Circuit intégré (1) selon la revendication 1 ou 2, dans lequel ledit point mémoire (31) est de type OxRAM. 4. Circuit intégré (1) selon l'une quelconque des revendications 1 à 3, dans lequel ledit point mémoire (31) est ménagé dans l'empilement de grille (222). 5. Circuit intégré (1) selon la revendication 4, dans lequel : -ledit point mémoire (34) comprend une première électrode (301) en contact électrique avec l'électrode de grille, et comprend un isolant (310) en contact avec la première électrode et configuré pour la formation sélective d'un filament conducteur. 6. Circuit intégré (1) selon les revendications 2 et 4, dans lequel ledit transistor (2) est de type FDSOI, la zone de canal (203) dudit transistor présentant une zone incluant une implantation de dopants (241), ledit circuit de programmation (91) étant configuré pour appliquer une différence de potentiel entre ladite première électrode (301) du point mémoire et ladite zone incluant l'implantation de dopants (241) de façon à former un filament conducteur dans l'isolant (310). 7. Circuit intégré (1) selon la revendication 6, dans lequel ledit isolant (223) du point mémoire (36) est un isolant de grille en contact avec la zone de canal (203). 8. Circuit intégré (1) selon les revendications 2 et 4, dans lequel : -ledit point mémoire (34) comprend une première électrode (301) en contact électrique avec l'électrode de grille, et comprend un isolant (310) en contact avec ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 19 la première électrode et configuré pour la formation sélective d'un filament conducteur ; -ledit circuit de programmation (91) est configuré pour appliquer une différence de potentiel entre ladite première électrode (301) du point mémoire et la première 5 et/ou la deuxième électrode de conduction (201, 202) du transistor (2) de façon à former un filament conducteur dans l'isolant (310). 9. Circuit intégré selon les revendications 2 et 4, dans lequel : -ledit transistor (2) comporte un isolant de grille (223) en contact avec la zone de 10 canal (203) ; -ledit point mémoire (35) comprend : -une première électrode (301) en contact électrique avec l'électrode de grille ; -un isolant (310) en contact avec la première électrode (301) et configuré pour la formation sélective d'un filament conducteur ; 15 -une deuxième électrode (303) formée en contact avec ledit isolant de grille (223), séparée de ladite première électrode par l'intermédiaire de l'isolant (310) du point mémoire (35) ; -ledit circuit de programmation (91) est configuré pour appliquer une différence de potentiel entre ladite première électrode (301) du point mémoire et la deuxième 20 électrode (303) du point mémoire de façon à former un filament conducteur dans l'isolant (310). 10. Circuit intégré (1) selon l'une quelconque des revendications 1 à 3, dans lequel ledit transistor (2) est de type SOI et dans lequel le point mémoire (41) est 25 ménagé sous la zone de canal (203). 11. Circuit intégré (1) selon la revendication 10, dans lequel ledit point mémoire (41) comprend : -une première électrode (420) ménagée dans un substrat semi-conducteur (100) 30 à l'aplomb de la zone de canal (203) ; -un isolant (410) en contact avec la première électrode, séparant la première électrode (420) de la zone de canal (203), et configuré pour la formation sélective d'un filament conducteur. 35 12. Circuit intégré (1) selon la revendication 11, dans lequel ledit circuit de programmation (91) étant configuré pour appliquer une différence de potentiel entre ladite première électrode (420) du point mémoire (41) et la première et/ou la deuxième électrode de conduction (201, 202) du transistor (2) de façon à former un filament conducteur dans l'isolant (410). 40 13. Circuit intégré (1) selon la revendication 11, dans lequel : ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx 3045938 20 -la zone de canal (203) dudit transistor présente une zone incluant une implantation de dopants (241) ; -ledit circuit de programmation (91) est configuré pour appliquer une différence de potentiel entre ladite première électrode (420) du point mémoire (43) et ladite zone 5 incluant l'implantation de dopants (241) de façon à former un filament conducteur dans l'isolant (410). 14. Circuit intégré (1) selon la revendication 10, dans lequel ledit point mémoire (42) comprend : 10 -au moins deux électrodes (421, 422) ménagées dans un substrat semiconducteur (100) sous la zone de canal (203) ; -un isolant (410) en contact avec lesdites au moins deux électrodes, séparant la zone de canal (203) et lesdites au moins deux électrodes (421, 422) ménagées dans le substrat semi-conducteur, et configuré pour la formation sélective d'un 15 filament conducteur. 15. Circuit intégré (1) selon l'une quelconque des revendications 5 à 9 ou 11 à 14, dans lequel ladite première électrode (301) est formée dans un métal choisi dans le groupe comprenant le Ti, le TiN et le TaN. 16. Circuit intégré (1) selon l'une quelconque des revendications 5 à 9 ou 11 à 15, dans lequel ledit isolant (310, 223) est formé dans un matériau choisi dans le groupe comprenant le Hf02, le HfSiON ou le HfAIO. 20 25 ICG11035-DD16657VR-ST15GR40295 FR Depot Texte.docx