Brevet FR3041147A1 — publié le 20170317

PROCEDE D'INTEGRATION D'AU MOINS UNE INTERCONNEXION 3D POUR LA FABRICATION DE CIRCUIT INTEGRE DOMAINE TECHNIQUE GENERAL ET ART ANTERIEUR La présente invention concerne le domaine de la fabrication d'un circuit intégré, en particulier, l'intégration d'interconnexion 3D pour la fabrication de circuit intégré comportant une paroi verticale supérieure à lOpm. Les exigences actuelles en matière d'équipements et de systèmes électroniques sont principalement liées à la miniaturisation, l'amélioration des performances, la réduction de la consommation électrique et à la diminution des coûts. Toutes les branches de l'électronique sont concernées : l'électronique des communications, l'électronique pour l'automobile et plus généralement l'électronique embarquée, l'électronique médicale implantable, et bien sûr les produits électroniques grand public (informatiques, consoles de jeux...), pour ne citer que quelques exemples. La miniaturisation reste cependant la principale contrainte car, d'une part, elle a souvent des conséquences positives sur les autres exigences, et d'autre part, car elle permet de répondre à la nécessité d'intégrer un nombre de fonctions toujours plus grand dans un volume toujours plus réduit. Si jusqu'à présent les efforts ont porté sur l'évolution des technologies pour la fabrication des puces sur semi-conducteurs, cette miniaturisation suit la loi de Moore établie en 1975 et qui stipule que le nombre de transistors sur une puce double tous les deux ans. En revanche, les limites physiques vont être prochainement atteintes par ces technologies, et il devient nécessaire de développer de nouvelles voies qui permettent de dépasser la loi de Moore et d'entrer dans le domaine "more thon Moore". L'intégration hétérogène des systèmes électroniques apparait alors une réponse pertinente compte tenu qu'elle permet de choisir, pour chaque fonction du système, la technologie de semi-conducteur la mieux adaptée, et qu'elle peut donc conduire à l'intégration d'un système dans un boitier unique de type SiP (System in Package) en meilleur accord avec l'ensemble des exigences énoncées précédemment. Toutefois, cette intégration hétérogène demande le développement de nouvelles technologies 3041147 2 d'assemblage et d'interconnexion adaptées pour satisfaire aux besoins cités auparavant. L'assemblage est un procédé technologique qui permet de reporter et de connecter 5 des circuits intégrés miniatures (puces de semiconducteurs) sur un substrat hôte d'une carte système ou d'un boîtier. La plupart des solutions d'assemblage de systèmes se basent sur l'utilisation de fils micro-soudés ou sur la technique « flip-chip » pour réaliser les connexions électriques entre les puces et le substrat. Le procédé de connexion par fils micro-soudés est laborieux à mettre en oeuvre du fait de la soudure séquentielle des fils 10 par des machines semi-automatisées. Cette technique présente de plus des limites pour les densités d'intégration liées aux limites mécaniques de positionnement, ainsi que pour les performances accessibles compte tenu des longueurs de fils traitées et des parasites qu'elles introduisent. D'autre part, la fiabilité de la technique de connexion par«flip-chip» constitue un challenge de conception et d'intégration à cause de défaillances 15 engendrées par les contraintes thermiques. De plus, la réalisation de circuits intégrés radiofréquences (RF) faible coût et miniaturisés nécessite l'intégration d'éléments passifs de haute qualité, notamment des éléments inductifs tels que les inductances et les transformateurs. Intégrés à l'aide de technologies 20 conventionnelles, ces composants sont cependant soumis à des contraintes qui limitent leurs performances. Les principales limitations proviennent des pertes dans les substrats hôtes (d'autant plus importantes que la résistivité du substrat diminue, cas notamment du silicium) ou dans les métallisations d'épaisseurs faibles. De même, les grandes surfaces qu'occupent ces composants intégrés sous forme planaire augmentent davantage les 25 pertes. Afin d'éliminer ces inconvénients, il a été proposé d'intégrer des éléments passifs inductifs, tels que des inductances, au-dessus du substrat comportant les éléments actifs de la puce. Cette technologie est connue de l'homme du métier sous la désignation de 30 « above-IC ». Afin de limiter les interactions entre le substrat et les composants électroniques passifs inductifs pour lesquels on souhaite une grande qualité, il est connu de réaliser un écran métallique sur ledit substrat et de former sur ledit écran des couches épaisses de matériau diélectrique sur lesquelles sont réalisées ces composants passifs. Pour connecter les composants, par exemple actifs, éventuellement intégrés en surface 3041147 3 du substrat, et les composants passifs inductifs formés au-dessus de ce substrat sur la couche épaisse du matériau diélectrique, il est nécessaire de réaliser des interconnexions métallisées traversant la couche épaisse du matériau diélectrique. 5 En référence aux figures 1 à 5, pour réaliser une telle interconnexion, on connaît un procédé de fabrication d'un circuit intégré dans lequel : - une couche diélectrique 2 est déposée partiellement sur un substrat 1 comportant une surface horizontale 1 a, la couche diélectrique 2 comportant une surface horizontale 2c et un flanc vertical 2b reliant la surface horizontale 2c de la couche 10 de diélectrique 2 à la surface horizontale 1 a du substrat 1 (Figure 1), un revêtement de métallisation 3 est déposé sur le substrat horizontal 1 et la couche diélectrique 2 afin de couvrir les surfaces horizontales 1 a, 2c et le flanc vertical 2b, ainsi le revêtement de métallisation 3 comporte successivement une surface horizontale inférieure 3a, une surface verticale 3b et une surface 15 horizontale supérieure 3c (Figure 2), une couche de résine 4 est ensuite déposée partiellement sur la surface horizontale inférieure 3a du revêtement de métallisation 3 (Figure 3), une interconnexion métallique 5 est ensuite formée par métallisation sur le revêtement de métallisation 3 non recouvert par la couche de résine 4, 20 l'interconnexion métallique 5 comporte une surface horizontale inférieure 5a, une surface verticale 5b et une surface horizontale supérieure 5c (Figure 4), et la couche de résine 4 ainsi que le revêtement de métallisation 3 recouvert par ladite couche de résine 4 sont ensuite éliminés pour découvrir la surface horizontale la du substrat 1 et ainsi obtenir un composant passif, en particulier, 25 une inductance (Figure 5). Etant donné que les surfaces horizontales et la surface verticale de l'interconnexion métallique sont formées de manière simultanée, on parle d'interconnexion 3D par opposition à une interconnexion 2.5D pour laquelle les différentes surfaces de 30 l'interconnexion métallique sont formées de manière successive. De manière connue, le revêtement de métallisation 3 est déposé sur le substrat horizontal 1 et sur la couche diélectrique 2 par un procédé de dépôt physique. En pratique, il est difficile de réaliser un dépôt sur le flanc vertical 2b de la couche diélectrique 2 étant 3041147 4 donné que le dépôt métallique est appliqué verticalement. A cet effet, il est connu d'appliquer un initiateur, appelé également « seed layer enhancement », sur le flanc vertical 2b afin de déposer une couche nanométrique de métal 3b qui permet d'améliorer le dépôt du revêtement de métallisation 3. La préparation du flanc vertical 5 2b est longue et coûteuse du fait de l'application de l'initiateur. En outre, si l'initiateur n'est pas appliqué avec une grande rigueur ou si l'initiateur n'adhère pas de manière uniforme aux différents matériaux présents sur le substrat, le revêtement de métallisation 3 est appliqué de manière discontinue ce qui présente comme inconvénient de générer des circuits électriques ouverts empêchant la formation de l'interconnexion métallique 10 5. L'invention a donc pour but de remédier à ces inconvénients en proposant un procédé de réalisation d'interconnexion 3D qui soient simple à mettre en oeuvre, fiable et dont le coût est faible afin de permettre l'intégration, d'une part, de systèmes électroniques 15 miniaturisés et performants sans utiliser des fils micro-soudés ou des microsoudures et, d'autre part, des composants passifs inductifs 3D miniatures et de haute qualité. PRESENTATION GENERALE DE L'INVENTION 20 A cet effet, l'invention concerne un procédé d'intégration d'au moins une interconnexion pour la fabrication d'un circuit intégré comprenant : - une étape de dépôt d'au moins un corps isolant sur un substrat comportant une surface horizontale, ledit corps isolant comportant une première paroi s'étendant depuis la surface horizontale du substrat jusqu'à un point haut dudit corps, 25 - une étape de dépôt d'une structure électrique monobloc en matériau conducteur de l'électricité s'étendant sur la surface horizontale du substrat et la première paroi du corps jusqu'à un point haut dudit corps isolant de manière à former une interconnexion. 30 Le procédé est remarquable en ce que la première paroi est inclinée par rapport à la direction verticale et possède une pente croissante depuis la surface horizontale du substrat jusqu'au point haut dudit corps isolant, la première paroi comportant une composante horizontale et une composante verticale supérieure à 10 pm, le rapport 3041147 5 d'inclinaison de la composante horizontale sur la composante verticale est compris entre 0.001 et 1.35. Grâce à un tel procédé, la structure électrique peut être appliquée de manière rapide 5 et pratique sans application préliminaire d'un initiateur comme dans l'art antérieur, ce qui procure un gain de temps et une réduction de coût. La plage de rapport d'inclinaison de la première paroi permet, d'une part, de limiter la surface occupée par l'interconnexion afin de permettre une miniaturisation optimale et, d'autre part, de faciliter la croissance électrolytique de la structure électrique et/ou le dépôt d'une 10 couche d'accrochage sur une surface sensiblement verticale. Grâce à l'invention, la structure obtenue est monobloc, de qualité et rapide à former. De manière incidente, on connaît par la demande de brevet W02012/045981 un procédé dans lequel une structure électrique est formée avec un flanc vertical, c'est-à- 15 dire sur une paroi non-inclinée par rapport à la direction verticale, ou un flanc en contre dépouille, c'est-à-dire, dont la pente est décroissante en partant du substrat et qui nécessite l'utilisation de joints. Un tel angle d'inclinaison permet de se distinguer des pentes « naturelles » des couches 20 de silicium qui sont réalisées par lithographie et gravure humide. Une telle pente possède une forte inclinaison et dépend du plan cristallin du silicium. De manière préférée, le rapport d'inclinaison de la composante horizontale sur la composante verticale est compris entre 0.01 et 1. 25 Une telle première paroi permet de faciliter la croissance électrolytique de la structure électrique et/ou le dépôt d'une couche d'accrochage sur une surface sensiblement verticale. Grâce à l'invention, la structure obtenue est monobloc et est rapide à former. De manière avantageuse, le rapport d'inclinaison assure un compromis entre la surface 30 occupée par l'interconnexion et la conformité de celle-ci. Le corps isolant peut être formé de matériau isolant ou comprendre un corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique qui est isolé, c'est-à-dire, recouvert d'une couche d'isolation. 3041147 6 Selon un aspect, le corps isolant est constitué de matériau isolant. Selon un autre aspect de l'invention, le corps isolant comporte un corps composé de 5 matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique, recouvert par une couche d'isolation. Ainsi, on peut avantageusement former un corps isolant en recouvrant un corps composé de matériau conducteur et/ou semiconducteur et/ou magnétique et/ou diélectrique par une couche d'isolation, ce qui permet d'isoler électriquement les interconnexions dudit corps. 10 De préférence, ledit corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique possède une première paroi verticale ou en contre-dépouille, la couche d'isolation recouvrant la première paroi verticale ou en contre-dépouille permettant d'obtenir l'inclinaison de la première paroi du corps isolant. 15 De manière avantageuse, la couche d'isolation permet d'obtenir le rapport d'inclinaison souhaité alors que le corps composé de matériau conducteur et/ou semiconducteur et/ou magnétique et/ou diélectrique comporte une paroi verticale ou en contre-dépouille. D'une autre manière avantageuse, la couche d'isolation permet d'assurer la continuité physique entre la surface du substrat et ledit corps, ce qui permet 20 d'assurer la continuité électrique de la couche d'accrochage et/ou de la structure électrique. Le procédé peut ainsi s'appliquer dans de nombreuses configurations différentes. Selon un autre aspect de l'invention, ledit corps composé de matériau conducteur et/ou 25 semi-conducteur et/ou magnétique et/ou diélectrique possède une première paroi en dépouille, la couche d'isolation recouvrant la première paroi en dépouille permettant d'isoler électriquement les interconnexions dudit corps. De manière avantageuse, la couche d'isolation permet d'assurer la continuité physique entre la surface du substrat et ledit corps, ce qui permet d'assurer la continuité électrique de la couche 30 d'accrochage et/ou de la structure électrique monobloc. Selon un aspect préféré, la première paroi du corps isolant est plane ce qui permet d'améliorer l'adhérence des couches conductrices et de faciliter le procédé de 3041147 7 structuration des structures électriques. De préférence, le corps possède une section en forme de trapèze. Selon un autre aspect, la première paroi du corps isolant est incurvée ce qui permet 5 d'améliorer les performances électriques et mécaniques des structures électriques. De préférence, le corps isolant possède une section en forme de demi-ellipse. Selon un autre aspect, la première paroi du corps isolant forme un escalier comportant une pluralité de portions horizontales et une pluralité de portions verticales. Selon un autre aspect, la première paroi du corps isolant est constituée d'une partie plane et d'une partie incurvée ce qui permet d'améliorer les performances électriques et mécaniques des structures électriques. De préférence, le corps isolant possède une section en forme d'hystérésis. De manière préférée, le procédé comprend une étape de dépôt d'une couche d'accrochage sur ledit substrat et ledit corps isolant préalablement à l'étape de dépôt de la structure électrique. Une couche d'accrochage sert aussi comme une base pour la croissance électrolytique de la structure électrique. De préférence, le procédé comporte une étape de dépôt d'une pluralité de structures électriques monoblocs en matériau conducteur de l'électricité sur une pluralité de surfaces horizontales et une pluralité de premières parois de corps isolants. 25 De manière préférée, les premières parois s'étendent dans des plans différents de manière à former des interconnexions tridimensionnelles. L'invention concerne également un circuit intégré comprenant : - un substrat comportant une surface horizontale, 30 - au moins un corps isolant déposé sur ledit substrat, ledit corps comportant une première paroi s'étendant depuis la surface horizontale du substrat jusqu'à un point haut dudit corps, - une structure électrique monobloc en matériau conducteur de l'électricité s'étendant sur la surface horizontale du substrat et la première paroi du corps isolant. 10 15 20 3041147 8 Le circuit est remarquable en ce que la première paroi est inclinée par rapport à la direction verticale et possède une pente croissante depuis la surface horizontale du substrat jusqu'au point haut dudit corps isolant, la première paroi comportant une 5 composante horizontale et une composante verticale supérieure à 10 pm, le rapport d'inclinaison de la composante horizontale sur la composante verticale est compris entre 0.001 et 1,35, de préférence, entre 0,01 et 1. De préférence, le circuit intégré comporte une pluralité de structures électriques 10 monoblocs. De manière préférée, le corps isolant comporte un corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique recouvert d'une couche isolante, désignée également couche de repassivation. 15 PRESENTATION DES FIGURES L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple, et se référant aux dessins annexés sur lesquels : 20 - les figures 1 à 5 sont des vues schématiques en section illustrant les étapes successives d'un procédé de fabrication d'un circuit intégré selon l'art antérieur ; - les figures 6 à 10 sont des vues schématiques en section illustrant les étapes successives d'un procédé de fabrication d'un circuit intégré selon un premier mode de réalisation ; 25 - les figures 11 à 16 sont des vues schématiques en section illustrant les étapes successives d'un procédé de fabrication d'un circuit intégré selon un deuxième mode de réalisation ; - les figures 17 à 22 sont des vues schématiques en section illustrant les étapes successives d'un procédé de fabrication d'un circuit intégré selon un troisième 30 mode de réalisation ; - les figures 23 à 25 sont des vues schématiques de circuit intégré selon l'invention ; - la figure 26 est une représentation schématique d'une pluralité d'inductances selon l'invention ; 3041147 9 - la figure 27 est une représentation schématique d'une pluralité d'inductances selon l'invention ainsi que des interconnexions selon l'invention ; et - la figure 28 illustre une pluralité d'interconnexions selon l'invention formées sur un substrat comportant un corps formé de matériau conducteur, semi-conducteur 5 et diélectrique, isolé par une couche isolante. Il faut noter que les figures exposent l'invention de manière détaillée pour mettre en oeuvre l'invention, lesdites figures pouvant bien entendu servir à mieux définir l'invention le cas échéant. 10 DESCRIPTION D'UN OU PLUSIEURS MODES DE REALISATION ET DE MISE EN OEUVRE Le procédé selon l'invention permet l'intégration de composants passif inductifs 3D sur un substrat ainsi que des interconnexions 3D qui relient un ou plusieurs composants actifs ou 15 passifs à un substrat. Un procédé de fabrication d'un circuit intégré monolithique selon un premier mode de réalisation de l'invention va être dorénavant présenté en référence aux figures 6 à 10 pour obtenir des composants électroniques passifs inductifs, tels que des inductances, 20 des transformateurs, des coupleurs, des antennes, des circuits passifs intégrés ou des interconnexions. De telles interconnexions sont destinées notamment à établir des connexions électriques entre différentes régions d'une zone active ou conductrice du substrat, entre différentes 25 zones actives ou conductrices du substrat ou entre des zones actives ou conductrices de plusieurs circuits intégrés empilés et/ou dispersées sur la surface du substrat. Elles peuvent également former des éléments d'interconnexion propres à permettre la connexion électrique d'un composant électronique discret, c'est-à-dire non intégré au circuit monolithique. 30 Les figures 6 à 16 sont présentées dans un repère orthogonal X, Y dans lequel l'axe X s'étend horizontalement de la gauche vers la droite tandis que l'axe Y s'étend du bas vers le haut. Dans la suite de la description, les termes " inférieur " et " supérieur " sont définis par rapport à l'axe vertical Y. Par la suite, les termes « croissant » et « décroissant » 3041147 10 sont déterminés par rapport à l'axe vertical Y dans le repère X, Y déterminé précédemment. En référence à la figure 6, il est représenté un substrat 1 se présentant sous la forme d'une 5 couche horizontale. Le substrat 1 est réalisé en un matériau rigide, tel qu'en silicium, en verre, en métal, en alumine, en polymère ainsi qu'en combinaison de différents matériaux ou un substrat souple (réalisé par exemple en PET, Polymide...). Le substrat 1 peut être vierge ou comporter des structures conductrices et/ou isolantes. Dans cet exemple, le substrat 1 se présente sous la forme d'une plaquette d'épaisseur comprise 10 par exemple entre 50pm et 5mm. Comme illustré à la figure 6, le substrat 1 comprend une surface supérieure la sensiblement plane, ladite surface supérieure pouvant être rugueuse ou comprendre des reliefs. Dans une première étape, en référence à la figure 6, on dépose un corps isolant 7 sur la 15 surface supérieure la du substrat 1. Dans cet exemple, le corps isolant 7 est en matériau diélectrique ou en polymère qui sera structuré. Dans cet exemple, toujours en référence à la figure 6, le corps isolant 7 comprend une première paroi inclinée croissante gauche 7b, une surface horizontale supérieure 7c 20 formant un point haut O du corps isolant 7, une deuxième paroi inclinée décroissante droite 7d. Les parois inclinées 7b, 7d sont inclinées par rapport à la direction verticale Y de manière à comporter chacune une composante horizontale Cx et une composante verticale Cy. La composante verticale Cy est d'au moins 10 pm. Les parois inclinées 7b, 7d possèdent chacune une pente croissante depuis la surface horizontale du substrat 1 25 au point haut dudit corps isolant 7. Le corps 7 possède avantageusement une section en forme de trapèze dont la base large repose sur la surface supérieure 1 a du substrat La deuxième paroi inclinée droite 7d est décroissante dans le repère X, Y mais elle 30 possède néanmoins une pente croissante depuis la surface supérieure 1 a du substrat 1 jusqu'à la surface horizontale supérieure 7c du corps isolant 7. Les pentes sont, dans cet exemple, symétriques mais il va de soi qu'elles pourraient être différentes. 3041147 11 Le rapport d'inclinaison de la composante horizontale Cx sur la composante verticale Cy est compris entre 0.001 et 1.35, de manière préférée, entre 0.01 et 1. Dans cette forme de réalisation, les parois inclinées 7b, 7d sont planes mais il va de soi 5 qu'elles pourraient être différentes, en particulier, incurvées comme cela sera présenté par la suite. En référence à la figure 7, une couche d'accrochage 8 est ensuite directement déposée sur la surface supérieure du substrat 1 et du corps isolant 7. Dans cet exemple, la couche 10 d'accrochage 8 comprend successivement une portion horizontale inférieure gauche 8a, une portion inclinée gauche 8b, une portion horizontale supérieure 8c, une portion inclinée droite 8d, une portion horizontale inférieure droite 8e qui recouvrent respectivement la surface horizontale gauche 1 a du substrat 1, la première paroi inclinée croissante gauche 7b du corps isolant 7, la surface horizontale supérieure 7c du corps 15 isolant 7, la deuxième paroi inclinée décroissante droite 7b du corps isolant 7et la surface horizontale droite le du substrat 1. De manière avantageuse, étant donné que les parois 7b, 7d du corps isolant 7 sont inclinées, les parois 8b, 8d de la couche d'accrochage 8 sont également inclinées 20 comme illustré à la figure 7. La couche d'accrochage 8, appelée également couche de croissance électrolytique, est formée dans cet exemple par le dépôt d'un matériau métallique, en particulier d'un matériau conducteur ou semi-conducteur de l'électricité, propre à promouvoir 25 l'adhésion du matériau constituant la structure électrique par croissance électrolytique. A titre d'exemple, la couche d'accrochage 8 est une couche fine, d'épaisseur comprise entre lnm et 2pm en titane, chrome, tantale, tungstène, aluminium, or, cuivre, argent, nickel ou en alliage métallique comme et non limité au titane/tungstène, nickel/boron ou en alliage métallique/semi-conducteur comme et non limité au aluminium/silicium ou 30 autre. De manière avantageuse, cette couche est réalisée en dépôt successif de deux ou de plusieurs couches de métal, comme par exemple en titane/cuivre, titane/or, chrome/or, Titane/Nickel/or ou autres configurations possibles. 3041147 12 La couche d'accrochage 8 est déposée par un procédé classique de dépôt « vertical » d'un matériau métallique connu de l'homme du métier, en particulier par pulvérisation cathodique, par évaporation thermique ou par électro-greffage (electrografting en anglais). Lors d'un tel dépôt, toutes les surfaces du substrat 1 et du corps isolant 7 sont 5 dégagées et sont ainsi facilement atteintes par le matériau métallique constituant la couche d'accrochage 8, et l'on recouvre ainsi ces surfaces de manière homogène et continue. De manière avantageuse, il n'est pas nécessaire de recourir à un initiateur, ce qui 10 diminue le nombre d'étapes technologiques ainsi que les coûts et le temps de fabrication, limite le risque de défauts et répond aux différents points faibles cités précédemment. En référence à la figure 8, on dépose ensuite des couches de résine 4a, 4e sur la couche 15 d'accrochage 8 afin, d'une part, de recouvrir les régions qui ne sont pas destinées à être mises en contact avec la structure électrique et, d'autre part, de laisser découvertes les régions de la couche d'accrochage 8 destinées à être mises en contact avec la structure électrique. De manière connue par l'homme du métier, les couches de résine 4a, 4e sont déposées de manière simultanée. On forme ainsi un moule pour le dépôt de 20 la structure électrique, propre à limiter l'extension du matériau conducteur de l'électricité lors de l'étape de dépôt électrolytique, le matériau conducteur de l'électricité ne pouvant pas se déposer sur les zones de la couche d'accrochage 8 recouvertes par les couches de résine 4a, 4e. 25 Dans cet exemple, les couches de résine 4a, 4e sont respectivement déposées sur la portion horizontale inférieure gauche 8a et la portion horizontale inférieure droite 8e comme illustré à la figure 8. Chaque couche de résine 4a, 4e ayant la structure souhaitée est obtenue par tout 30 procédé adapté connu de l'homme du métier, en particulier par lithographie ou impression jet (« inkjet » dans sa dénomination anglaise). Dans cet exemple, chaque couche de résine 4a, 4e présente une épaisseur importante, en particulier une épaisseur comprise entre 1 Opm et 500pm. Dans l'exemple représenté, elle a une épaisseur environ égale à 150pm. La résine formant la couche de résine 4a, 4e est en particulier une résine 3041147 13 photosensible ayant une résolution comprise entre 1 pour 0.5 et 1 pour 50, de préférence entre 1 pour 2 et 1 pour 25. Dans l'exemple représenté, la résine a une résolution de 1 pour 15, c'est-à-dire que la plus petite largeur des tranchées pouvant être obtenues par photolithographie est de 1 Opm. Il est ainsi possible de former des motifs de largeur 5 supérieure ou égale à 10pm pour une épaisseur de résine de 150pm. En référence à la figure 9, on forme ensuite la structure électrique 9 en déposant simultanément, par un procédé de dépôt électrolytique, le matériau conducteur de l'électricité sur les zones de la couche d'accrochage continue 8 non recouvertes par les 10 couches de résine 4a, 4e. Du fait de sa continuité, la couche d'accrochage 8 est propre à conduire un courant électrique sur toute sa surface, et à permettre ainsi la formation simultanée et d'un seul tenant de la structure électrique 9. De manière avantageuse, étant donné que les parois 8b, 8d de la couche 15 d'accrochage 8 sont inclinées, la croissance électrolytique est améliorée, ce qui améliore le contrôle des épaisseurs. La structure électrique 9 est réalisée dans un matériau conducteur de l'électricité, et propre à être déposé par électrolyse. Elle est avantageusement réalisée en cuivre. En 20 variante, elle est réalisée en or ou tous autres métaux autorisant un dépôt électrolytique. La structure électrique 9 forme par exemple tout ou partie d'un composant électronique, notamment d'un composant électronique passif tel qu'une inductance, un transformateur, une antenne, etc. Il peut également former une ligne d'interconnexion, destinée à connecter entre elles différentes régions du substrat 1 et/ou différentes régions 25 du substrat 1 et du corps isolant et/ou différentes régions du corps isolant. L'épaisseur de la structure électrique 9 dépend de sa fonction électronique. Elle dépend également de l'application du circuit. A titre d'exemple, des structures électriques 9 seront prévues avec des épaisseurs plus élevées dans un circuit amplificateur de puissance que dans un circuit numérique. A titre indicatif, l'épaisseur d'une structure électrique 9 est par exemple 30 comprise entre lpm et 150pm. Après avoir formé la structure électrique 9, on dissout (figure 10) les couches de résine 4a, 4e, par exemple par immersion de l'ensemble représenté sur la figure 9 dans un bain propre à dissoudre sélectivement les couches de résine 4a, 4e ou par autre techniques connues par l'homme du métier ou fournies par le fabricant du matériau. 3041147 14 Enfin, toujours en référence à la figure 10, on grave la couche d'accrochage 8 continue dans les zones dans lesquelles elle n'est pas recouverte par la structure électrique 9, c'est-à-dire dans les zones recouvertes précédemment par les couches de résine 4a, 4e. Cette 5 gravure est réalisée par tout procédé de gravure adapté, notamment par gravure humide ou sèche. On obtient ainsi un circuit intégré tel que représenté sur la figure 10, et comprenant un niveau d'interconnexion formé par la structure électrique 9. 10 Un deuxième mode de mise en oeuvre de l'invention est décrit en référence aux figures 11 à 15. Les références utilisées pour décrire les éléments de structure ou fonction identique, équivalente ou similaire à celles des éléments des figures 6 à 10 sont les mêmes, pour simplifier la description. D'ailleurs, l'ensemble de la description du mode de 15 réalisation des figures 6 à 10 n'est pas reprise, cette description s'appliquant aux éléments des figures 11 à 15 lorsqu'il n'y a pas d'incompatibilités. Seules les différences notables, structurelles et fonctionnelles, sont décrites. En référence aux figures 11 à 15, le corps isolant 7 possède une section en forme de demi- 20 ellipse et comprend une première paroi inclinée croissante gauche 7f et une deuxième paroi inclinée décroissante droite 7g. Les parois 7f, 7g sont inclinées par rapport à la direction verticale Y de manière à comporter chacune une composante horizontale Cx et une composante verticale Cy. Les parois inclinées 7f, 7g possèdent chacune une pente croissante depuis la surface horizontale du substrat 1 jusqu'à un point haut O dudit 25 corps isolant 7. Les parois inclinées 7f, 7g sont incurvées de manière à former des interconnexions 3D et des composants passifs inductifs tels que des inductances comme cela sera présenté par la suite. Les parois inclinées 7f, 7g forment avantageusement une demi-ellipse. 30 De manière similaire à des parois inclinées planes, les parois inclinées incurvées 7f, 7g facilitent le dépôt de la couche d'accrochage 8 ainsi que de la structure électrique 9'. De manière avantageuse, la structure électrique 9 présente la forme d'une spire. A cet effet, comme illustré à la figure 16, le corps isolant 7 situé entre le substrat 1 et la couche 3041147 15 d'accrochage 8 peut être retiré par gravure humide ou sèche afin d'améliorer davantage les performances électriques aux hautes fréquences de ladite spire. De manière préférée, en référence à la figure 26, plusieurs structures électriques 5 incurvées 9' ou trapézoïdales 9 sont reliées ensemble par le procédé selon l'invention pour former des inductances (composant inductif) monoblocs 90, 90'. En pratique, des interconnexions 10 planes ou incurvées sont réalisées entre les spires élémentaires comme illustré à la figure 27. La réalisation simultanée des interconnexions 10 et des structures électriques incurvées 9' ou trapézoïdales 9, à l'aide d'un faible nombre 10 d'étapes technologiques, permet de réduire les coûts et le temps de fabrication des composants inductifs. De préférence, le corps isolant 7 situé entre le substrat 1 et la couche d'accrochage 8 est retiré afin d'améliorer les performances des inductances et des composants inductifs 15 aux hautes fréquences, puisque ce corps présente des pertes diélectriques plus importantes que celles de l'air 90, 90'. Le procédé selon l'invention permet d'obtenir, avec un nombre réduit d'étapes technologiques, des composants passifs inductifs de grande qualité. En outre, il permet 20 de former des interconnexions électriques 90" comportant une paroi inclinée 9f' reliant différents composants actifs à un substrat 1 comme illustré à la figure 27. Un tel procédé est particulièrement avantageux pour réaliser une interconnexion de hauteur verticale supérieure à 10 pm. 25 Un troisième mode de mise en oeuvre de l'invention est décrit en référence aux figures 17 à 22. Les références utilisées pour décrire les éléments de structure ou fonction identique, équivalente ou similaire à celles des éléments des figures 6 à 10 sont les mêmes, pour simplifier la description. D'ailleurs, l'ensemble de la description du mode de réalisation des figures 6 à 10 n'est pas reprise, cette description s'appliquant aux 30 éléments des figures 17 à 22 lorsqu'il n'y a pas d'incompatibilités. Seules les différences notables, structurelles et fonctionnelles, sont décrites. Dans les deux modes de mise en oeuvre précédents, le corps isolant 7 était constitué de matériau isolant. Dans ce troisième mode de mise en oeuvre, le corps isolant 7 comporte 3041147 16 un corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique 70 qui est recouvert par une couche d'isolation 71 appelée également couche de passivation ou repassivation. Le corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique 70 comporte 5 au moins une première paroi 70b s'étendant depuis la surface horizontale du substrat 1 jusqu'à un point haut dudit corps 70. Comme illustré aux figures 17 à 19, le corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique 70 est couvert par une couche 10 d'isolation 71. La couche d'isolation 71 est de préférence réalisée en matériau diélectrique. La couche d'isolation 71 peut être composée d'un matériau organique ou inorganique, tel qu'un oxyde de semi-conducteur, un oxyde de métal, un polymère ou tous autres matériaux électriquement isolants. Elle peut être déposée par enduction centrifuge, par pulvérisation, par spray, par lamination, par pressage, par croissance, par 15 impression (inkjet), par dépôt sous vide ou par tout type de dépôt connu par l'homme du métier. De préférence, la couche d'isolation 71 est déposée par évaporation sous vide, par pulvérisation ou par spray afin d'obtenir une couche d'isolation d'épaisseur relativement 20 conforme sur tous les parois (ni trop fine, no trop épaisse). Dans cet exemple, en référence à la figure 18, des ouvertures 72 sont réalisées dans la couche d'isolation 71 à l'aide d'un procédé de photolithographie ou à l'aide d'une gravure par voie chimique humide ou sèche, par plasma ou par laser. Toujours en 25 référence à la figure 18, ces ouvertures 72 prévues dans la couche d'isolation 71 permettent de réaliser un contact entre les interconnexions 9 et ledit corps 70. De manière avantageuse, la couche d'isolation 71 permet de former une pente d'inclinaison contrôlée sur le corps composé de matériau conducteur et/ou semiconducteur et/ou magnétique et/ou diélectrique dont les premières parois 70b sont 30 verticales ou en contre-dépouille. Dans le cas où les parois dudit corps 70 sont en dépouille, la couche d'isolation 71 remplit une fonction d'isolation électrique. La couche d'isolation 71 assure la continuité physique entre le substrat 1 et les parois dudit corps 70, permettant ainsi de réaliser une structure électrique monobloc continue. La couche d'isolation 71 autorise ainsi la formation d'une structure électrique monobloc sur un corps 3041147 17 composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique 70. En référence aux figures 19 à 22, les structures électriques monoblocs 9 sont déposées de 5 manière similaire aux modes de réalisation précédents afin de réaliser des interconnexions de formes divers et variées. Toutes les structures électriques monoblocs 9 sont déposées de manière simultanée. Le procédé selon l'invention autorise par défaut la réalisation d'interconnexions 9 multi- 10 niveaux sur un substrat comportant une pluralité de corps isolants 7 dispersés et/ou empilés verticalement sur sa surface (figures 23 à 25). Il permet d'obtenir, avec un nombre réduit d'étapes technologiques, des systèmes tridimensionnels miniaturisés et performants. Ces systèmes peuvent être intégrés sur un substrat vierge 1 (figure 23) ou comportant des pistes métalliques 11 (figure 24). En outre, il permet d'intégrer 15 simultanément des composants passifs inductifs PI de haute qualité, comme illustré sur la figure 25. Cette intégration, nommée « system-in-package » permet d'améliorer davantage les performances et la miniaturisation du système tout en réduisant son coût de fabrication. Il est à noter que, du fait de sa capacité de traiter des surfaces, le procédé permet d'intégrer plusieurs systèmes simultanément. Ce type d'intégration à 20 l'échelle de plaquette (Wafer-Level-Packaging en anglais) permet de réduire davantage les coûts et le temps de fabrication et d'augmenter le volume de production. En référence à la figure 28, il est représenté une pluralité d'interconnexions 9 selon l'invention formées sur un substrat 1 comportant un corps formé de matériau conducteur, semi-conducteur et diélectrique, isolé par une couche isolante. 25 Grâce au procédé selon l'invention, on obtient une augmentation des rendements de fabrication et une diminution importante des coûts. Le dépôt en une seule étape de la structure électrique sans préparation des flancs permet d'obtenir une base de croissance électrolytique continue sur plusieurs niveaux de manière rapide et à moindres coûts. 30 Le procédé selon l'invention permet ainsi la fabrication de circuits intégrés, comprenant des composants actifs et passifs, formant des structures conductrices monoblocs, en particulier d'interconnexions 3D et de composants passifs inductifs ayant de très faibles pertes. Il permet de concevoir et de réaliser des amplificateurs de puissance RF et micro- 3041147 18 ondes de faibles dimensions ayant un rendement de puissance élevé et présentant donc une consommation réduite. Il peut aussi permettre d'implémenter une antenne directement sur le circuit intégré. Ce procédé peut de même être utilisé avantageusement pour assembler et interconnecter à l'échelle de plaquette « Wafer- 5 Level-Packaging » des systèmes miniaturisés de type « System-in-Package ». L'utilisation du procédé n'est pas limitée à des substrats semi-conducteurs, elle peut être appliquée à d'autres types de substrats comme les verres, alumine, polymères, PCB, etc. ainsi que sur les substrats souples (PET, Polyimide...). 10 REVENDICATIONS1. Procédé d'intégration d'au moins une interconnexion pour la fabrication d'un circuit intégré comprenant : - une étape de dépôt d'au moins un corps isolant (7) sur un substrat (1) comportant une surface horizontale (1 a), ledit corps isolant (7) comportant une première paroi (7b, 7f) s'étendant depuis la surface horizontale (1 a) du substrat (1) jusqu'à un point haut (0) dudit corps isolant (7), - une étape de dépôt d'une structure électrique monobloc (9, 9') en matériau conducteur de l'électricité s'étendant sur la surface horizontale (la) du substrat (1) et la première paroi (7b) du corps isolant (7) de manière à former une interconnexion, procédé de fabrication caractérisé par le fait que la première paroi (7b, 7f) est inclinée par rapport à la direction verticale et possède une pente croissante depuis la surface horizontale (1 a) du substrat (1) jusqu'au point haut (0) dudit corps isolant (7), la première paroi (7b', 7f) comportant une composante horizontale (Cx) et une composante verticale (Cy) supérieure à 10 pm, le rapport d'inclinaison de la composante horizontale (Cx) sur la composante verticale (Cy) est compris entre 0.001 et 1.35. 2. Procédé selon la revendication 1, dans lequel le rapport d'inclinaison de la composante horizontale (Cx) sur la composante verticale (Cy) est compris entre 0.01 et 1. 3. Procédé selon l'une des revendications 1 à 2, dans lequel le corps isolant (7) est constitué de matériau isolant. 4. Procédé selon l'une des revendications 1 à 2, dans lequel le corps isolant (7) comporte un corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique (70) qui est recouvert par une couche d'isolation (71). 5. Procédé selon la revendication 4, dans lequel ledit corps composé de matériau conducteur et/ou semi-conducteur et/ou magnétique et/ou diélectrique (70) 3041147 20 possède une paroi (70b) verticale, en dépouille ou en contre-dépouille, la couche d'isolation (71) recouvrant la paroi (70b) verticale ou en contre-dépouille permettant d'obtenir l'inclinaison de la première paroi (7b) du corps isolant (7). 5 6. Procédé selon l'une des revendications 1 à 5, dans lequel la première paroi (7b) du corps isolant (7) est plane. 7. Procédé selon l'une des revendications 1 à 5, dans lequel la première paroi (7f) du corps isolant (7) est incurvée. 10 8. Procédé selon l'une des revendications 1 à 7, dans lequel, ledit corps isolant (7) possède une section en forme de trapèze. 9. Procédé selon l'une des revendications 1 à 7, dans lequel, ledit corps isolant (7) 15 possède une section en forme de demi-ellipse ou en forme d' hystérésis. 10. Procédé selon l'une des revendications 1 à 9, comprenant une étape de dépôt d'une couche d'accrochage (8) sur ledit substrat (1) et ledit corps isolant (7) préalablement à l'étape de dépôt de la structure électrique (9). 20 11. Circuit intégré comprenant un substrat (1) comportant : - un substrat (1) comportant une surface horizontale (la), - au moins un corps isolant (7) situé sur ledit substrat (1), ledit corps isolant (7) comportant une première paroi (7b, 7f) s'étendant depuis la surface 25 horizontale (1 a) du substrat (1) jusqu'à un point haut (0) dudit corps isolant (7), - une structure électrique monobloc (9, 9') en matériau conducteur de l'électricité s'étendant sur la surface horizontale (1 a) du substrat (1) et la première paroi (7b, 7f) du corps isolant (7), 30 circuit caractérisé par le fait que la première paroi (7b, 7f) est inclinée par rapport à la direction verticale et possède une pente croissante depuis la surface horizontale (la) du substrat (1) jusqu'au point haut (0) dudit corps isolant (7), la première paroi (7b', 7f) comportant une composante horizontale (Cx) et une composante verticale (Cy) supérieure à 10 pm, le rapport d'inclinaison de la 3041147 21 composante horizontale (Cx) sur la composante verticale (Cy) est compris entre 0.001 et 1.35. 5