Brevet FR3040538A1 — publié le 20170303

B14525 - 14-GR3-0106FRO1 1 TRANSISTOR MOS ET SON PROCÉDÉ DE FABRICATION Domaine La présente demande concerne un transistor MOS et son procédé de fabrication. Exposé de l'art antérieur On connaît des transistors MOS formés à partir d'une structure comprenant une couche semiconductrice reposant sur une couche isolante reposant elle-même sur un substrat, c'est-à-dire une structure de type SOI ("Semiconductor On Insulator" - semiconducteur sur isolant). La figure 1 représente un premier exemple de transistor MOS formé à partir d'une structure de type SOI. Le transistor MOS 1 de la figure 1 comprend, entre des régions de source et de drain 3, une région de canal 5 disposée sous un empilement de grille 7 bordé latéralement d'espaceurs 9. Les régions 3 et 5 sont formées dans une couche semiconductrice 11. La couche semiconductrice 11 repose sur une couche isolante 13 reposant elle-même sur un substrat semiconducteur 15, les couches 11 et 13 constituant une structure de type SOI. Le transistor est délimité et isolé latéralement par des murs isolants 17 traversant la couche semiconductrice 11 et la couche isolante 13. 3040538 B14525 - 14-GR3-0106FR01 2 Dans un tel transistor, l'épaisseur de la couche semiconductrice 11 est très faible, de quelques nanomètres à quelques dizaines de nanomètres, ce qui permet, en fonctionnement, l'obtention d'une région de canal 5 complètement déplétée. 5 Toutefois, ceci entraîne divers inconvénient, notamment en ce qui concerne la résistance d'accès à la source et au drain dont la valeur augmente quand l'épaisseur de la couche 11 diminue. La figure 2 représente un deuxième exemple de transistor MOS. 10 Le transistor MOS 21 de la figure 2, similaire au transistor MOS 1, comprend en outre, sur les régions 3, des régions semiconductrices épitaxiées 23 qui contribuent à augmenter l'épaisseur des régions de source et de drain. Chaque région 23 borde latéralement l'espaceur de grille 9 correspondant sur une 15 partie de sa hauteur. Un inconvénient d'un tel transistor est que la capacité parasite entre l'empilement de grille et les régions de source et drain augmente. De tels transistors MOS et leurs procédés de fabrication 20 présentent divers inconvénients à au moins certains desquels la présente demande vise à remédier. Résumé Ainsi, un mode de réalisation prévoit un transistor MOS comprenant une couche semiconductrice reposant sur un isolant et de surface supérieure sensiblement plane, la couche semiconductrice s'étendant sur une première profondeur dans la région de canal, et sur une deuxième profondeur supérieure à la première profondeur dans les régions de source et de drain. On prévoit également un procédé de fabrication d'un transistor MOS comprenant les étapes suivantes : a) prévoir un substrat semiconducteur revêtu d'une première couche isolante et d'une première couche semiconductrice ; b) former des murs isolants pénétrant dans le substrat et délimitant latéralement l'emplacement du transistor, et former, sur la première couche semiconductrice, un empilement de grille revêtu d'une deuxième 3040538 B14525 - 14-GR3-0106FRO1 3 couche isolante ; c) graver, entre les murs isolants et de part et d'autre de l'empilement de grille, la première couche semiconductrice et la première couche isolante jusqu'au substrat ; d) faire croître par épitaxie une couche 5 semiconductrice sacrificielle à partir du substrat jusqu'à un niveau intermédiaire de la première couche isolante ; e) faire croître une deuxième couche semiconductrice par épitaxie à partir de la couche sacrificielle jusqu'au niveau supérieur de la première couche semiconductrice ; f) graver une portion supérieure 10 des murs jusqu'à découvrir latéralement la couche sacrificielle ; g) former des cavités entre le substrat et la deuxième couche semiconductrice en éliminant la couche sacrificielle ; et h) remplir lesdites cavités d'au moins un isolant. 15 Selon un mode de réalisation, le substrat et la deuxième couche semiconductrice sont en silicium, et la couche sacrificielle est en silicium-germanium. Selon un mode de réalisation, le procédé comprend, en outre, entre les étapes f) et g), une étape de formation d'une 20 troisième couche isolante sur les parois des cavités, sur l'empilement de grille et sur les surfaces exposées de la deuxième couche semiconductrice ; et une étape de retrait des portions de la troisième couche isolante reposant sur la face supérieure de la deuxième couche semiconductrice et sur le sommet de 25 l'empilement de grille. Selon un mode de réalisation, la troisième couche isolante est en oxyde de silicium. Selon un mode de réalisation, l'étape h) comprend le dépôt d'une quatrième couche isolante sur l'empilement de grille, 30 la deuxième couche semiconductrice et dans les cavités, puis le retrait des portions de la quatrième couche isolante reposant sur le sommet de l'empilement de grille et sur la face supérieure de la deuxième couche semiconductrice de manière à former des espaceurs de part et d'autre de l'empilement de grille. 3040538 B14525 - 14-GR3-0106FR01 4 Selon un mode de réalisation, la quatrième couche isolante est en nitrure de silicium. Selon un mode de réalisation, après l'étape h), une portion de la deuxième couche isolante reposant sur le sommet de 5 l'empilement de grille est retirée par gravure de manière à former des espaceurs de part et d'autre de l'empilement de grille. Selon un mode de réalisation, la deuxième couche isolante est en nitrure de silicium. Selon un mode de réalisation, l'épaisseur de la deuxième 10 couche semiconductrice est comprise entre 8 et 75 nm. Selon un mode de réalisation, l'épaisseur de la première couche semiconductrice est comprise entre 3 et 30 nm. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, 15 seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures 1 et 2, décrites précédemment, sont des vues en coupe schématiques dont chacune représente un exemple de 20 transistor MOS formé à partir d'une structure de type SOI ; la figure 3 est une vue en coupe schématique d'un exemple de transistor formé à partir d'une structure de type SOI ; la figure 4 est une vue en coupe schématique d'un mode de réalisation d'un transistor MOS formé à partir d'une structure 25 de type SOI ; et les figures aA à 5H sont des vues en coupe schématiques d'une structure à des étapes successives d'un procédé de fabrication d'un transistor du type de celui de la figure 4. Description détaillée 30 De mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments qui sont utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Dans 35 la description qui suit, des termes tels que "sur", "supérieur", 3040538 B14525 - 14-GR3-0106FR01 5 et "inférieur" se réfèrent à l'orientation des éléments concernés dans les figures correspondantes. Sauf précision contraire, le terme "sensiblement " signifie à 10 % près, de préférence à 5 % près, lorsque qu'il concerne des valeurs d'épaisseurs, et à 5 nm 5 près, de préférence à 1 nm près, lorsqu'il concerne un niveau. En outre, sauf précision contraire, un premier élément "reposant sur" un deuxième élément signifie que ces premier et deuxième éléments sont en contact l'un avec l'autre. La figure 3 représente un exemple de transistor MOS 10 permettant d'éviter certains au moins des inconvénients des transistors des figures 1 et 2. Dans le transistor 31 de la figure 3, la couche semiconductrice 11 et la couche isolante 13 ont été gravées jusqu'au substrat 15, entre les murs isolants 17, en utilisant 15 l'empilement de grille 7 et les espaceurs 9 comme masque de gravure. Il en résulte que la région de canal 5 repose sur une région isolante 33 correspondant à une portion de la couche isolante 13. Des régions profondes de source et de drain 35 ont ensuite été formées par épitaxie à partir du substrat 15 jusqu'au 20 niveau supérieur de la couche semiconductrice 11. Un inconvénient d'un tel transistor est que les régions profondes de source et de drain ne sont pas isolées du substrat 15. Il serait donc souhaitable de disposer d'un transistor 25 présentant les avantages des transistors 1, 21 et 31 et pas leurs inconvénients. La figure 4 est une vue en coupe représentant schématiquement un mode de réalisation d'un transistor MOS. Le transistor MOS 41 de la figure 4 est similaire au 30 transistor 31 de la figure 3 à la différence que les régions profondes de source et de drain du transistor 41 sont isolées du substrat. Plus particulièrement, dans le transistor 41, des régions profondes de source et de drain 43 reposent sur au moins une couche isolante 45 disposée sur le substrat 15. Chacune des 35 régions 43 s'étend en hauteur à partir d'un niveau intermédiaire 3040538 B14525 - 14-GR3-0106FR01 6 de la région isolante 33 jusqu'au niveau supérieur de la région de canal 5. Ainsi, les régions de source, de drain et de canal du transistor sont formées dans une couche semiconductrice dont la face supérieure est sensiblement plane, cette couche 5 semiconductrice étant plus épaisse au niveau des régions de source et de drain qu'au niveau de la région de canal. Dans un tel transistor, la faible épaisseur de la région de canal permet, en fonctionnement, d'obtenir une région de canal complétement déplétée. En outre, le transistor a une faible 10 résistance d'accès de source et de drain du fait que les régions profondes de source et de drain sont épaisses, ainsi qu'une faible capacité parasite entre l'empilement de grille et les régions de source et de drain du fait que les régions profondes de source et de drain ne bordent pas les espaceurs de grille. 15 Les figures aA à 5H sont des vues en coupe schématiques illustrant une structure à des étapes successives d'un procédé de fabrication d'un transistor du type de celui de la figure 4. En figure SA, la structure comprend une couche semiconductrice 51, dopée d'un premier type de conductivité, 20 reposant sur une couche isolante 53 reposant elle-même sur un substrat semiconducteur 55, les couches 51 et 53 constituant une structure de type SOI. Des murs isolants 57 ont été formés à travers les couches 51 et 53 et pénètrent dans le substrat 55. Les murs isolants 57 délimitent latéralement l'emplacement du 25 transistor à réaliser. Un empilement de grille 59 comprenant un isolant de grille 59A surmonté d'une électrode de grille 59B a été formé sur la couche semiconductrice 51. Une couche isolante 61 revêt l'empilement de grille 59 et constitue des espaceurs 63 sur les flancs de celui-ci. 30 A titre d'exemple, la couche semiconductrice 51 est une couche de silicium. L'épaisseur de la couche semiconductrice 51 peut être comprise entre 3 et 30 nm. La couche isolante 53 est par exemple de l'oxyde de silicium. L'épaisseur de la couche 53 est par exemple comprise entre 10 et 30 nm. Le substrat 55 est 35 par exemple en silicium monocristallin. Les murs isolants 57 sont 3040538 B14525 - 14-GR3-0106FRO1 7 par exemple en oxyde de silicium. Le matériau de la couche 61, par exemple du nitrure de silicium, est choisi de sorte que les couches 51 et 53 soient gravables sélectivement par rapport à cette couche 61. 5 La figure 5B représente la structure de la figure 5A après le retrait par gravure, jusqu'au substrat 55, de la couche semiconductrice 51 et de la couche isolante 53, l'empilement de grille 59 revêtu de la couche isolante 61 servant de masque de gravure. Ainsi, sous l'empilement de grille 59 revêtu de la couche 10 61, il reste une portion 51A de la couche semiconductrice 51 et une portion, ou région, 53A de la couche isolante 53, la portion semiconductrice 51A reposant sur la région isolante 53A et correspondant à la région de canal du transistor. Comme cela est représenté ici, lorsque les murs isolants 15 57 sont en le même matériau que la couche isolante 53, une portion supérieure des murs est également retirée lors de la gravure de la couche 53. La figure 5C représente la structure de la figure 5B après la formation d'une couche semiconductrice sacrificielle 65 20 par épitaxie à partir du substrat 55 jusqu'à un niveau intermédiaire de la région isolante 53A. En outre, une couche semiconductrice 67 a été formée par épitaxie à partir de la couche sacrificielle 65 jusqu'à un niveau sensiblement identique au niveau de la face supérieure de la région de canal 51A. 25 Le matériau de la couche sacrificielle 65, par exemple du SiGe, est choisi pour pouvoir croître de façon monocristalline sur le substrat monocristallin 55 et pour que la couche semiconductrice 67 puisse croître de façon monocristalline sur cette couche 65. De plus, le matériau de la couche sacrificielle 30 65 est choisi pour être gravable sélectivement par rapport à celui de la couche 67 et à celui du substrat 55. L'épaisseur de la couche sacrificielle 65 est par exemple comprise entre le quart et la moitié de celle de la région isolante 53A. Le matériau de la couche semiconductrice 67 peut être le même que celui de la 35 région de canal 51A, dans cet exemple du silicium. La couche 3040538 B14525 - 14-GR3-0106FRO1 8 semiconductrice 67 peut être dopée, lors de sa formation par épitaxie, du type de conductivité opposé à celui de la région de canal 51A. L'épaisseur de la couche 67 est par exemple comprise entre 8 et 75 nm. 5 La figure 5D représente la structure de la figure 5C après le retrait par gravure d'une portion supérieure des murs isolants 57 de manière à découvrir latéralement la couche sacrificielle 65. La couche sacrificielle est alors retirée par gravure sélective par rapport au substrat 55, à la couche 10 semiconductrice 67 et à la couche isolante 53A pour former, de part et d'autre de cette région isolante 53A, des cavités 69 s'étendant entre le substrat 55 et la couche 67. Comme cela est représenté ici, des régions 71 dopées du deuxième type de conductivité peuvent être formées par implantation dans la couche 15 67. Ces régions 71 diffusent en partie dans la région 51A, sous les espaceurs de grille 63, pour former des extensions de source et de drain, ou LDD (de l'anglais "Lightly Doped Drain"). La figure 5E représente la structure de la figure 5D après la formation d'une couche isolante 73 sur toute la surface 20 exposée de la structure, cette couche 73 étant enlevée sur la surface supérieure de la couche semiconductrice 67. Les portions de la couche 73 demeurant sur les flancs de l'empilement de grille 59 bordés par les espaceurs 63 sont désignés par la référence 75. A titre d'exemple, la couche 73 est une couche d'oxyde 25 de silicium. L'épaisseur de la couche 73 est par exemple comprise entre 1 et 20 nm. La couche 73 est par exemple formée par dépôt chimique en phase vapeur. La figure 5F représente la structure de la figure 5E après la dépôt d'une couche isolante 77, sur toute la surface 30 exposée de la structure. Le dépôt est réalisé de manière, en particulier, à remplir les cavités 69. Ainsi, la couche semiconductrice 67 est isolée du substrat 55 par les matériaux des couches 73 et 77, ces couches 73 et 77 permettant également d'isoler latéralement la couche 67. 3040538 B14525 - 14-GR3-0106FR01 9 A titre d'exemple, la couche isolante 77 est en nitrure de silicium et peut être formée par dépôt chimique en phase vapeur ou par la technique dite ALD, de l'anglais "Atomique Layer Deposition". 5 La figure 5G représente la structure de la figure 5F après le retrait par gravure des portions de la couche 77 reposant sur la face supérieure de la couche 67, d'une portion de la couche 77 reposant sur la couche 61, et d'une portion de la couche 61 reposant sur le sommet de l'empilement de grille 59. Ainsi, 10 l'empilement de grille 59 est bordé d'un espaceur résultant de l'ensemble des couches, ou portions de couches, 63, 75 et 77. Une étape de dopage de la couche 67 est alors réalisée pour y former des régions de source et de drain 83, dopées du deuxième type de conductivité. 15 On obtient ainsi un transistor 91 du même type que celui du transistor 41 de la figure 4. La figure 5H représente la structure de la figure 5G après siliciuration de la surface exposée des régions de source et de drain 83, et éventuellement de la surface exposée de la 20 grille 59, de manière à former des régions siliciurées 93 au niveau de la surface exposée des régions de source et de drain 83 et éventuellement une région siliciurée 95 au niveau du sommet de l'empilement de grille 59. Du fait que les flancs de l'empilement de grille 59 sont 25 bordés successivement des espaceurs 63, 75 et 77, les régions siliciurées 93 ne pénètrent pas dans la région de canal 51A. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, l'ordre et le nombre des étapes du procédé 30 de fabrication décrit précédemment pourront être modifiés. Par exemple, le dépôt de la couche 73, la formation des espaceurs 75, et/ou la formation des régions dopées 71 dans la couche 67 peuvent ne pas être réalisées. De même, l'empilement de grille n'a pas été décrit en 35 détail. Différents types d'empilements peuvent être utilisés : 3040538 B14525 - 14-GR3-0106FRO1 10 des isolants à haute permittivité peuvent être prévus comme isolant de grille, et l'électrode de grille et empilement conducteur de grille peuvent comprendre des couches de métal. En outre, les matériaux et les épaisseurs des couches 5 décrites précédemment peuvent être adaptés par l'homme de métier. REVENDICATIONS1. Transistor MOS (41 ; 91) comprenant une couche semiconductrice (11, 43 ; 51A, 67) reposant sur un isolant (45 ; 73, 77) et de surface supérieure sensiblement plane, la couche semiconductrice s'étendant sur une première profondeur dans la région de canal (5 ; 51A), et sur une deuxième profondeur supérieure à la première profondeur dans les régions de source et de drain (43 ; 83). 2. Procédé de fabrication d'un transistor MOS (41 ; 91) comprenant les étapes suivantes : a) prévoir un substrat semiconducteur (55) revêtu d'une première couche isolante (53) et d'une première couche semiconductrice (51) ; b) former des murs isolants (57) pénétrant dans le substrat et délimitant latéralement l'emplacement du transistor, 15 et former, sur la première couche semiconductrice, un empilement de grille (59) revêtu d'une deuxième couche isolante (61) ; c) graver, entre les murs isolants et de part et d'autre de l'empilement de grille, la première couche semiconductrice et la première couche isolante jusqu'au substrat ; 20 d) faire croître par épitaxie une couche semiconductrice sacrificielle (65) à partir du substrat jusqu'à un niveau intermédiaire de la première couche isolante (53A) ; e) faire croître une deuxième couche semiconductrice (67) par épitaxie à partir de la couche sacrificielle jusqu'au 25 niveau supérieur de la première couche semiconductrice (51A) ; f) graver une portion supérieure des murs (57) jusqu'à découvrir latéralement la couche sacrificielle ; g) former des cavités (69) entre le substrat et la deuxième couche semiconductrice en éliminant la couche 30 sacrificielle ; et h) remplir lesdites cavités d'au moins un isolant (73, 77). 3. Procédé selon la revendication 2, dans lequel le substrat (55) et la deuxième couche semiconductrice (67) sont en 3040538 B14525 - 14-GR3-0106FRO1 12 silicium, et la couche sacrificielle (65) est en silicium-germanium. 4. Procédé selon la revendication 2 ou 3, comprenant, en outre, entre les étapes f) et g) : 5 une étape de formation d'une troisième couche isolante (73) sur les parois des cavités (69), sur l'empilement de grille (59) et sur les surfaces exposées de la deuxième couche semiconductrice (67) ; et une étape de retrait des portions de la troisième couche 10 isolante reposant sur la face supérieure de la deuxième couche semiconductrice et sur le sommet de l'empilement de grille. 5. Procédé selon la revendication 4, dans lequel la troisième couche isolante (73) est en oxyde de silicium. 6. Procédé selon l'une quelconque des revendications 2 à 5, dans lequel l'étape h) comprend le dépôt d'une quatrième couche isolante (77) sur l'empilement de grille (59), la deuxième couche semiconductrice (67) et dans les cavités (69), puis le retrait des portions de la quatrième couche isolante reposant sur le sommet de l'empilement de grille et sur la face supérieure de la deuxième couche semiconductrice de manière à former des espaceurs de part et d'autre de l'empilement de grille. 7. Procédé selon la revendication 6, dans lequel la quatrième couche isolante (77) est en nitrure de silicium. 8. Procédé selon l'une quelconque des revendications 2 à 7, dans lequel, après l'étape h), une portion de la deuxième couche isolante (73) reposant sur le sommet de l'empilement de grille (59) est retirée par gravure de manière à former des espaceurs de part et d'autre de l'empilement de grille. 9. Procédé selon l'une quelconque des revendications 2 30 à 8, dans lequel la deuxième couche isolante (61) est en nitrure de silicium. 10. Procédé selon l'une quelconque des revendications 2 à 9, dans lequel l'épaisseur de la deuxième couche semiconductrice (67) est comprise entre 8 et 75 nm. 3040538 B14525 - 14-GR3-0106FRO1 13 11. Procédé selon l'une quelconque des revendications 2 à 10, dans lequel l'épaisseur de la première couche semiconductrice (51, 51A) est comprise entre 3 et 30 nm.