Brevet FR3036559A1 — publié le 20161125

Microcircuit comprenant un circuit logique et un module de détection d'une attaque Arrière-plan de l'invention L'invention se rapporte au domaine général des microcircuits, en en particulier au domaine de la détection des attaques des microcircuits. Des impulsions magnétiques ou encore des faisceaux lasers peuvent provoquer des erreurs dans le fonctionnement des microcircuits en créant des porteurs de charges. Cela peut par exemple modifier l'état d'une mémoire. Dans le domaine des cartes à microcircuits, des méthodes de production d'erreur peuvent être utilisées à des fins malhonnêtes pour attaquer les cartes à microcircuits. Il a donc été proposé des solutions pour empêcher les attaques de réussir et protéger les microcircuits et les données qu'ils contiennent. On connait de l'état de la technique antérieure les détecteurs de faisceaux lumineux (tels que des lasers) utilisés pour détecter des attaques. Il a notamment été proposé de positionner des détecteurs de faisceaux lumineux à différents endroits de la surface d'un microcircuit pour détecter ces attaques. Lorsqu'un faisceau lumineux est détecté, un signal est produit pour indiquer que le microcircuit est attaqué. L'un des inconvénients de cette solution est l'occupation de surface importante par les détecteurs de faisceaux lumineux. Une autre solution, décrite dans le document EP 2424110, permet de détecter les erreurs injectées dans une bascule D. Cette solution a pour inconvénient de n'être applicable qu'aux bascules D. Cette solution n'est pas adapté pour détecter les erreurs au sein de circuits tels que des circuits logiques, alors que des erreurs peuvent également y apparaitre. On connait également de l'état de la technique des détecteurs d'attaque électromagnétique qui détectent une impulsion magnétique (ou électrique) émise à proximité du microcircuit. 3036559 2 Le document EP 2405385 décrit une solution de ce type. Dans ce document, il est décrit des détecteurs placés sur des couches métalliques et comprenant des enroulements pour détecter des impulsions magnétiques ou des plans métalliques pour détecter des impulsions 5 électriques. Cette solution a pour inconvénient de ne pas pouvoir détecter les attaques utilisant des faisceaux lumineux. L'invention vise notamment à pallier certains de ces inconvénients. En particulier, l'invention vise à obtenir une détection de tout type 10 d'attaque, en utilisant peu de surface du microcircuit. Objet et résumé de l'invention 15 La présente invention répond à ce besoin en proposant un microcircuit comprenant un circuit logique comportant au moins une entrée et au moins une sortie. Selon une caractéristique générale, le microcircuit comporte un sous- 20 circuit muni d'au moins un transistor MOS, le sous-circuit étant configuré pour que lors de l'apparition d'un niveau de tension à ladite sortie irrégulier par rapport à un niveau de tension à ladite entrée et à un niveau de tension attendu à ladite sortie pour cette tension d'entrée, ledit au moins un transistor MOS soit traversé par un courant, 25 le sous-circuit comportant un module de détection d'une attaque sur la base d'une détection d'un courant traversant ledit au moins un transistor MOS et ayant une valeur prédéfinie. Ainsi, c'est dans une configuration dans laquelle le niveau de tension à la sortie est différent de celui attendu pour une tension d'entrée 30 qu'une attaque est détectée. L'attaque peut être de n'importe quelle nature, puisque c'est un comportement irrégulier qui est observé et non le phénomène qui provoque ce comportement irrégulier qui est observé, alors que tel est le cas dans les solutions de l'art antérieur qui ne peuvent détecter qu'un 35 unique type d'attaque. L'attaque peut également être d'une nature 3036559 3 inconnue, puisqu'elle est détectée dès lors qu'elle modifie le comportement du circuit logique. En outre, l'invention peut être adaptée à tout type de circuit logique CMOS, c'est-à-dire qui comporte des transistors PMOS et des 5 transistors NMOS. Un circuit logique peut par exemple être une porte logique. A titre indicatif, si le circuit logique comporte un transistor NMOS et un PMOS agencés en inverseur alors les niveaux de tension attendus sont les suivants : bas en entrée et haut en sortie, haut en entrée et bas 10 en sortie. Un niveau de tension irrégulier haut en sortie pour un niveau de tension haut en entrée peut être détecté au moyen d'un sous-circuit comportant un transistor NMOS ayant sa grille connectée à la sortie du circuit logique et son drain connecté à l'entrée du circuit logique. En effet, la sortie commandera dans un état fermé le transistor NMOS, et l'entrée 15 mise à un niveau de tension haut peut créer une différence de tension drain-source susceptible de faire passer un courant dans le transistor. Dans la présente demande, les niveaux de tension appliqués en entrée, et les niveaux de tension apparaissant en sortie (irréguliers ou attendus), sont soit des niveaux de tension hauts ou des niveaux de 20 tension bas. Par ailleurs, l'invention permet d'utiliser une quantité réduite de surface du microcircuit puisqu'en utilisant des transistors, le sous-circuit supplémentaire utilise peu de place par rapport à un détecteur de faisceaux lumineux. 25 Selon un mode de réalisation particulier, le microcircuit comporte un premier sous-circuit comprenant au moins un transistor NMOS et un deuxième sous-circuit comprenant au moins un transistor PMOS, le premier sous-circuit comportant un premier module de détection d'une attaque lorsqu'un niveau de tension haut et irrégulier apparait à ladite 30 sortie, le niveau de tension haut produisant ledit courant traversant ledit au moins un transistor NMOS, et le deuxième sous-circuit comportant un deuxième module de détection d'une attaque lorsqu'un niveau de tension bas et irrégulier apparait à ladite sortie, ledit niveau bas de tension produisant ledit courant 35 traversant ledit au moins un transistor PMOS. 3036559 4 Par produisant un courant, on entend que le niveau de tension participe à la commande d'un transistor dans un état passant avec un courant qui y circule. Selon un mode de réalisation particulier, le module de détection 5 d'une attaque (par exemple le premier ou le deuxième module de détection d'une attaque) comporte un miroir de courant reproduisant un courant traversant ledit au moins un transistor MOS du sous-circuit, au moins une résistance configurée pour établir une tension à partir du courant reproduit, et un comparateur ayant une entrée destinée à recevoir 10 ladite tension établie à partir du courant reproduit et une entrée destinée à recevoir un seuil de tension. Ladite valeur de courant prédéfinie est définie par les premier et deuxième seuils de tension ; la valeur prédéfinie correspond à la valeur de tension établie à partir du courant reproduit pour que la sortie du 15 comparateur indique qu'une attaque est en cours. Selon un mode de réalisation particulier, la sortie du premier comparateur est connectée à l'entrée d'une première bascule D du microcircuit, et la sortie du deuxième comparateur est connectée à l'entrée d'une deuxième bascule D du microcircuit, la sortie de la première 20 et de la deuxième bascule D indiquant l'apparition d'une attaque du microcircuit. Selon un mode de réalisation particulier, le circuit logique comporte des transistors MOS de type PMOS ou NMOS, chaque sous-circuit comportant : 25 - pour chaque transistor MOS d'un type donné du circuit logique seul ou connecté en parallèle avec d'autres transistors de ce type du circuit logique, un premier MOS de ce type ayant sa grille connectée à la sortie du circuit logique et son drain connecté à la grille du transistor MOS du circuit logique, 30 - pour chaque transistor MOS d'un type donné du circuit logique connecté en série avec au moins un autre transistor de ce type du circuit logique, un deuxième transistor MOS de ce type ayant sa grille connectée au drain du transistor MOS du circuit logique, son drain connecté à la grille du transistor MOS du circuit logique, et sa source connectée à un premier 35 point de connexion auquel sont connectées les sources d'autres deuxièmes transistors MOS du même type associés à d'autres transistors 3036559 5 MOS du même type et du circuit logique, et un troisième transistor MOS du même type ayant sa grille connectée à la grille du transistor MOS du circuit logique et étant connecté en série à d'autres troisièmes transistors MOS du même type associés à d'autres transistors MOS du circuit logique 5 du même type à partir dudit premier point de connexion. Pour chaque transistor du circuit logique connecté en parallèle à d'autres transistors du circuit logique, il est donc prévu un transistor dans un sous-circuit. Pour chaque transistor du circuit logique connecté en série à d'autres transistors du circuit logique, il est donc prévu deux transistors 10 dans un sous-circuit. Pour un circuit logique comportant N transistors, le ou les sous-circuits peuvent comprendre jusqu'à 2,5 fois N transistors, sans compter les transistors de modules de détection d'une attaque. A titre d'exemple, on peut noter que pour un microcircuit fabriqué 15 dans une technologie de longueur de grille de 90 nanomètres, on a 1,1 transistor par micromètre carré (il existe des microcircuits en technologie 90 nanomètres comportant 321 000 000 de transistors sur une surface de 288 millimètres carrés). Une attaque par faisceau laser peut utiliser des faisceaux ayant un diamètre de 5 micromètres, ce qui correspond à une 20 surface de 20 micromètres carré, donc environ 20 transistors peuvent avoir leur comportement modifié. En protégeant un unique circuit logique compris dans chaque vingtaine de transistors, on peut protéger toute la puce. En outre, en ne protégeant que des inverseurs (qui comprennent un transistor NMOS et un transistor PMOS), l'invention propose de protéger 25 toute la puce en rajoutant deux transistors pour 20 transistors déjà présents. L'augmentation de surface occupée est donc de l'ordre de 10%. Cela étant, on peut noter que ce pourcentage peut décroitre avec des technologies plus fines. Cette configuration permet de ne pas utiliser trop de surface au 30 sein du microcircuit. Selon un mode de réalisation particulier, le microcircuit comprend plusieurs circuits logiques chacun équipé d'au moins un sous-circuit. Ce mode de réalisation particulier permet de répartir les circuits logiques à différents emplacements du circuit pour détecter les attaques 35 localisées comme celles utilisant un faisceau laser. 3036 55 9 6 Selon un mode de réalisation particulier, lesdits circuits logiques sont agencés de manière régulière. Par de manière régulière, on entend une répartition bidimensionnelle régulière, par exemple en plaçant ces circuits logiques à 5 des intersections d'une grille ou d'un quadrillage. Le pas de cette grille ou de ce quadrillage peut être choisi pour que l'espace entre deux des circuits logiques soit inférieur à la taille minimale d'un faisceau laser. Selon un mode de réalisation particulier, lesdits circuits logiques sont des circuits identiques. 10 Selon un mode de réalisation particulier, le microcircuit comporte un nombre N desdits circuits logiques, N étant obtenu par une fonction dépendant du nombre desdits circuits logiques identiques et/ou d'un niveau de sécurité. A titre indicatif, on pourra placer l'un desdits circuit logique pour 15 un nombre de ces circuits logiques identique compris entre 2 et 1 000 000. En d'autres termes, pour un microcircuit comportant 10 000 000 de circuits logiques identiques, le nombre de ceux équipés d'au moins un microcircuit est compris entre 10 et 5 000 000. L'homme du métier saura ensuite choisir plus finement ce nombre en fonction d'un 20 niveau de sécurité souhaité. Selon un mode de réalisation particulier, lesdits circuits logiques sont des inverseurs. Ce mode de réalisation particulier permet de limiter la surface utilisée par les sous-circuits. Il est possible d'élaborer un sous-circuit tel 25 que défini ci-avant avec un nombre très faible de transistors (par exemple un unique transistor dans un sous-circuit pour un transistor dans le circuit logique). Selon un mode de réalisation particulier, le microcircuit comporte au moins un premier module de microcircuit et au moins un deuxième 30 module de microcircuit, le premier module de microcircuit ayant une première densité éventuellement nulle desdits circuits logiques, le deuxième module de microcircuit ayant une deuxième densité desdits circuits logiques supérieure à la première densité. Ledit au moins un premier module de microcircuit peut 35 notamment être un module nécessitant un niveau de sécurité faible, et ledit au moins un deuxième module de microcircuit peut notamment être 3036559 7 un module nécessitant un niveau de sécurité plus fort. A titre indicatif, un premier module de microcircuit peut être un module de communication d'un microcircuit, qui nécessite un niveau de sécurité faible s'il est utilisé pour communiquer des données chiffrées. Egalement à titre indicatif, un 5 deuxième module de microcircuit peut être un registre de stockage de clés de chiffrage, qui nécessite un niveau de sécurité plus fort. On peut noter que les circuits logiques peuvent alors être agencés de manière régulière, s'ils sont tous placés à des intersections d'une grille, et ce même si certaines intersections ne sont pas occupées au sein des 10 modules nécessitant un niveau de sécurité faible. L'invention propose également une carte à microcircuit conforme à la norme ISO 7816 et comprenant un microcircuit tel que défini ci-avant. 15 Brève description des dessins D'autres caractéristiques et avantages de la présente invention 20 ressortiront de la description faite ci-dessous, en référence aux dessins annexés qui en illustrent un exemple dépourvu de tout caractère limitatif. Sur les figures : - les figures 1A et 1B représentent de façon schématique l'élaboration des sous-circuits pour ces transistors en parallèle et en série, 25 - les figures 2A, 2B, 2C, 2D et 2E représentent de façon schématique un inverseur muni de deux sous-circuits selon un mode de réalisation de l'invention, - les figures 3A et 3B représentent des modules de détection d'une attaque sur la base d'une détection d'un courant traversant un transistor 30 MOS, - les figures 4A à 4C sont des chronogrammes des niveaux de tension au sein du microcircuit selon un mode de réalisation de l'invention, - la figure 5 est un schéma d'un circuit NOR équipé de deux sous-circuits, - la figure 6 est un schéma d'un microcircuit comportant plusieurs circuits 35 logiques. 3036559 8 Description détaillée d'un mode de réalisation Sur la figure 1A, on a représenté de manière schématique une 5 portion d'un circuit logique CLA situé au sein d'un microcircuit, ce microcircuit pouvant lui-même être situé au sein d'une carte à microcircuit. Le circuit logique CLA comporte un transistor NMOS T1A connecté en parallèle avec un autre transistor NMOS T2A de la manière suivante : Les drains des deux transistors NMOS T1A et T2A sont connectés 10 ensemble, et les sources de ces deux transistors sont connectées ensemble. Comme on le conçoit, le circuit logique CLA peut également comporter des transistors PMOS, qui n'ont pas été représentés ici. Le circuit logique CLA a deux entrées qui ont été représentées sur la figure 1A, une première entrée E1A correspondant à la grille du 15 transistor T1A, et une deuxième entrée E2A correspondant à la grille du transistor T2A. Le circuit logique CLA comporte une sortie SA connectée aux deux drains des transistors T1A et T2A. Pour détecter une attaque au sein du microcircuit comportant le circuit logique CLA, un sous-circuit SCA est connecté au circuit logique 20 CLA. Le sous-circuit SCA comporte des transistors et des connexions CM vers un module de détection d'une attaque sur la base d'un courant traversant les transistors du sous-circuit. Le circuit logique CLA comporte deux transistors connectés en parallèle, pour le transistor NMOS T1A, il est prévu au sein du sous-circuit 25 SCA un premier transistor du même type, donc NMOS, référencé T11A sur la figure. La grille du transistor NMOS T11A est connectée au drain du transistor T1A (et donc à la sortie du circuit logique), le drain du transistor NMOS T11A est connecté à la grille du transistor T1A (et donc à la première entrée du circuit logique), et la source du transistor NMOS T11A 30 est connectée à une connexion CM vers le module de détection d'une attaque. Pour le transistor NMOS T2A, il est prévu au sein du sous-circuit SCA un premier transistor du même type, donc NMOS, référencé T21A sur la figure. La grille du transistor NMOS T21A est connectée au drain du 35 transistor T2A (et donc à la sortie du circuit logique), le drain du transistor NMOS T12A est connecté à la grille du transistor T2A (et donc à la 3036559 9 deuxième entrée du circuit logique), et la source du transistor NMOS T21A est connectée à une connexion CM vers le module de détection d'une attaque (le même module pour tous les transistors). On peut noter que l'exemple de la figure 1A s'applique également 5 aux transistors PMOS connectés en parallèle au sein d'un circuit logique, l'exemple de la figure 1A présentant une structure de sous-circuit applicable pour tout type de circuit logique comprenant des transistors connectés en parallèle. Sur la figure 1B, on a représenté une autre portion d'un circuit 10 logique CLB situé au sein d'un microcircuit, ce microcircuit pouvant lui- même être situé au sein d'une carte à microcircuit. Le circuit logique CLB comporte un transistor NMOS T1B connecté en série avec un transistor NMOS T2B. Les grilles des transistors T1B et T2B forment respectivement les entrées E1B et E2B du circuit logique CLB. 15 Le drain du transistor NMOS T1B forme la sortie du circuit logique CLB. Pour détecter une attaque au sein du microcircuit comprenant le circuit logique CLB, un sous-circuit SCB est connecté au circuit logique CLB. Pour le transistor NMOS T1B, qui est connecté en série avec un 20 autre transistor NMOS du circuit logique CLB, il est prévu deux transistors NMOS dans le sous-circuit SCB : - Un deuxième transistor NMOS T12B ayant sa grille connectée au drain du transistor NMOS T1B, son drain connecté à la grille du transistor NMOS T1B, et sa source connectée à un premier point de connexion. 25 - Un troisième transistor NMOS T13B ayant sa grille connectée à la grille du transistor NMOS T1B et étant connecté en série à partir dudit premier point de connexion. Pour le transistor NMOS T2B, il est prévu deux transistors NMOS dans le sous-circuit SCB : 30 - Un deuxième transistor NMOS T22B ayant sa grille connectée au drain du transistor NMOS T2B, son drain connecté à la grille du transistor NMOS T1B, et sa source connectée au premier point de connexion. - Un troisième transistor NMOS T23B ayant sa grille connectée à la grille du transistor NMOS T1B et étant connecté en série avec le transistor T13B 35 à partir dudit premier point de connexion. La source du transistor NMOS T23B est connectée à la connexion vers le module de détection d'attaque. 3036559 10 On peut noter que l'exemple de la figure 1B s'applique également aux transistors PMOS connectés en série au sein d'un circuit logique, l'exemple de la figure 1B présentant une structure de sous-circuit applicable pour tout type de circuit logique comprenant des transistors 5 connectés en série. Les figures 2A à 2D illustrent un exemple d'un mode de réalisation de l'invention dans lequel le circuit logique est un inverseur. Sur ces figures, un circuit logique comporte un transistor NMOS T1 et un transistor PMOS T2. Ces deux transistors T1 et T2 ont leurs grilles 10 connectées ensemble à l'entrée E du circuit logique et leurs drains connectés ensembles à la sortie S du circuit logique. Le circuit logique ne comportant qu'un unique transistor NMOS, il est uniquement prévu un seul transistor NMOS T11 dans un premier sous-circuit SC1. Le transistor NMOS T11 a sa grille connectée au drain du 15 transistor T1 (et donc à la sortie du circuit logique), son drain connecté à la grille du transistor T1 (et donc à l'entrée du circuit logique), et sa source connectée à un module M1 de détection d'une attaque sur la base d'un courant circulant à travers le transistor NMOS T11. De manière analogue, le circuit logique ne comportant qu'un 20 unique transistor PMOS, il est uniquement prévu un seul transistor PMOS T21 dans un premier sous-circuit SC1. Le transistor PMOS T21 a sa grille connectée au drain du transistor T2 (et donc à la sortie du circuit logique), son drain connecté à la grille du transistor T2 (et donc à l'entrée du circuit logique), et sa source connectée à un module M2 de détection d'une 25 attaque sur la base d'un courant circulant à travers le transistor PMOS T21. Les figures 2B et 2C illustrent le fonctionnement normal (c'est-à-dire lorsqu'il n'y a pas d'attaque) du circuit logique et des sous-circuits SC1 et SC2. 30 Sur la figure 2B, lorsqu'un niveau haut de tension est appliqué à l'entre E (le niveau de tension haut est représenté sur les figures par un `1'), le transistor NMOS T1 est commandé passant (cet état est représenté sur la figure par un interrupteur fermé), le transistor PMOS T2 est commandé bloqué (cet état est représenté sur la figure par un 35 interrupteur ouvert), et la sortie présente un niveau de tension bas (le niveau de tension haut est représenté sur les figures par un '0') du fait de 3036559 11 la connexion entre la sortie S et la masse connectée à la source du transistor NMOS Ti. Sur la figure 2C, lorsqu'un niveau bas de tension est appliqué à l'entre E, le transistor NMOS T1 est commandé bloqué, le transistor PMOS 5 T2 est commandé passant, et la sortie présente un niveau de tension haut du fait de la connexion entre la sortie S et l'alimentation VCC connectée à la source du transistor PMOS T2. Les figures 2D et 2E illustrent des attaques du microcircuit. Dans l'exemple de la figure 2D, une attaque provoque l'apparition 10 d'un niveau de tension haut à la sortie S du circuit logique, alors que le niveau de tension est également haut à l'entrée E du circuit logique. Le niveau de tension haut à la sortie est donc irrégulier puisque le niveau de tension attendu est un niveau bas pour cette tension à l'entrée. Ici le transistor NMOS T11 est commandé passant puisque la 15 sortie S présente un niveau de tension haut. En outre, le drain du transistor NMOS T11 est connecté à un niveau de tension haut, ce qui peut provoquer le passage d'un courant il à travers ce transistor NMOS T11 dès lors que sa source est à un niveau de tension inférieur au niveau haut. 20 Le courant il est alors détecté par le module Ml. Dans l'exemple de la figure 2E, une attaque provoque l'apparition d'un niveau de tension bas à la sortie S du circuit logique, alors que le niveau de tension est également bas à l'entrée E du circuit logique. Le niveau de tension bas à la sortie est donc irrégulier puisque le niveau de 25 tension attendu est un niveau haut pour cette tension à l'entrée. Ici, le transistor PMOS T21 est commandé passant puisque la sortie S présente un niveau de tension bas. En outre, le drain du transistor PMOS T21 est connecté à un niveau de tension bas, ce qui peut provoquer le passage d'un courant i2 à travers ce transistor PMOS T21 dès lors que 30 sa source est à un niveau de tension supérieur au niveau bas. Le courant i2 est alors détecté par le module M2. Sur la figure 3A, on a représenté un exemple de mode de réalisation d'un module de détection M1 d'une attaque sur la base d'un courant circulant à travers un transistor NMOS. L'exemple de la figure 3A 35 est adaptable à tout type de circuit logique comportant des transistors 3036 55 9 12 NMOS. En particulier, le module de détection M1 de la figure 3A peut détecter le courant il décrit en se référant à la figure 2D. Le module M1 comporte un miroir de courant MC1 comportant deux transistors NMOS TM11 et TM12. La grille et le drain du transistor 5 TM11 sont connectés ensemble de sorte que les niveaux de tension du cas de la figure 2D vont provoquer la circulation du courant il à travers ce transistor TM11 vers la masse. Le courant reproduit par le miroir de courant MC1 correspond à un niveau de tension VT1 établi au moyen d'une résistance Ri connectée 10 entre le drain du transistor TM12 et la ligne d'alimentation VCC. Le module M1 comporte un comparateur CMP1 ayant une entrée pour recevoir la tension VT1 et une entrée pour recevoir un seuil de tension TH1 choisi de sorte que la sortie du comparateur indique s'il y a une attaque. L'homme du métier saura choisir le seuil de tension en 15 fonction de l'application et de la technologie utilisée pour la fabrication des transistors. La sortie du comparateur CMP1 est connectée à une bascule FF1, ici une bascule D. La sortie de la bascule FF1, notée SFF1 indique si une attaque a été faite. Sur la base de cette sortie SFF1, on peut bloquer le 20 microcircuit, le réinitialiser, ou mettre en oeuvre tout type de limitation du fonctionnement du microcircuit. Sur la figure 3B, on a représenté un exemple de mode de réalisation d'un module de détection M2 d'une attaque sur la base d'un courant circulant à travers un transistor PMOS. L'exemple de la figure 3B 25 est adaptable à tout type de circuit logique comportant des transistors PMOS. En particulier, le module de détection M2 de la figure 3B peut détecter le courant i2 décrit en se référant à la figure 2E. Le module M2 comporte un miroir de courant MC2 comportant deux transistors PMOS TM21 et TM22. La grille et le drain du transistor 30 TM21 sont connectés ensemble de sorte que les niveaux de tension du cas de la figure 2E vont provoquer la circulation du courant i2 à travers ce transistor TM21 vers la ligne d'alimentation VCC. Le courant reproduit par le miroir de courant MC2 correspond à un niveau de tension VT-2 établi au moyen d'une résistance R2 connectée 35 entre le drain du transistor TM22 et la masse. 3036559 13 Le module M2 comporte un comparateur CMP2 ayant une entrée pour recevoir la tension VT2 et une entrée pour recevoir un seuil de tension TH2 choisi de sorte que la sortie du comparateur indique s'il y a une attaque. L'homme du métier saura choisir le seuil de tension en 5 fonction de l'application et de la technologie utilisée pour la fabrication des transistors. La sortie du comparateur CMP2 est connectée à une bascule FF2, ici une bascule D. La sortie de la bascule FF2, notée SFF2 indique si une attaque a été faite. Sur la base de cette sortie SFF2, on peut bloquer le 10 microcircuit, le réinitialiser, ou mettre en oeuvre tout type de limitation du fonctionnement du microcircuit. On peut noter que les modules de détection M1 et M2 peuvent être avantageusement communs à plusieurs transistors de sous-circuits, et en particulier à des transistors de sous-circuits différent. Ceci permet 15 d'économiser de la surface du microcircuit, puisqu'il est uniquement nécessaire de détecter un unique courant et ce à un seul emplacement du microcircuit qui peut comporter plusieurs sous-circuits en des emplacements différents. Sur les figures 4A à 4C, on a représenté l'évolution des niveaux de 20 tension en fonction du temps à l'entrée E du circuit logique des figures 2A à 2E, à la sortie S du circuit logique des figures 2A à 2E, en entrée VT1 du comparateur CMP1, et à l'entrée VT2 du comparateur CMP2. Dans le cas présenté sur la figure 4A, aucune attaque n'est mise en oeuvre contre la portion du microcircuit qui comporte le circuit logique 25 observé sur cette figure. De ce fait, la tension de sortie et la tension d'entrée sont complémentaires, avec un niveau haut situé à 3V et un niveau bas situé à OV. La tension VT1 présente des chutes de tension lors des changements d'état, pour faire chuter cette tension de 3V à 2.8V. Cela 30 étant, de telles chutes ne sont préférentiellement pas prises en compte par le comparateur, la valeur de tension du seuil TH1 étant choisie pour que ces chutes ne soient pas prises en compte et ne déclenchent pas le basculement de la bascule D. De manière analogue, la tension VT2 présente des pics de tension 35 lors des changements d'état, mais ces pics qui font passer la tension de 3036 55 9 14 OV à 20mV peuvent ne pas provoquer de basculement de la bascule D si le seuil de tension est choisi à cet effet. La figure 4B correspond à une situation d'attaque dans laquelle la sortie S est bloquée à un niveau de tension haut. Un courant circule donc 5 dans le transistor T11, et ce courant est détecté au sein du module Ml, et l'on voit une chute de tension sur la tension VT1 faisant passer la tension de 3V à 0.8V. En choisissant une valeur de seuil TH1 appropriée, la chute de tension déclenche le basculement de la bascule D. Dans l'exemple illustré, la valeur de seuil TH1 est choisie strictement inférieure à 2.8V et 10 strictement supérieure à 0.8V de sorte que les chutes de tensions observées lors des changements d'état ne soient pas prises en compte, et de sorte que lors d'une attaque, on ait bien un basculement de la sortie du comparateur. La figure 4C correspond à une situation d'attaque dans laquelle la 15 sortie S est bloquée à un niveau de tension bas. Un courant circule donc dans le transistor T21, et ce courant est détecté au sein du module M2, et l'on voit une élévation de la tension VT2 faisant passer la tension de OV à 2.1V. En choisissant une valeur de seuil TH2 appropriée, l'élévation de tension déclenche le basculement de la bascule D. Dans l'exemple illustré, 20 la valeur de seuil TH2 est choisie strictement inférieure à 2.1V et strictement supérieure à 0.2V de sorte que les pics de tensions observés lors des changements d'état ne soient pas pris en compte, et de sorte que lors d'une attaque, on ait bien un basculement de la sortie du comparateur. 25 Sur la figure 5, on a représenté un circuit logique de porte NOR avec les transistors des sous-circuits correspondant à ce circuit logique. L'agencement des transistors dans les sous-circuits de cette figure est obtenu de la même manière que les agencements proposés en référence aux figures 1A et 1B : il convient de déterminer si les transistors du circuit 30 logique sont connectés en parallèle avec d'autres transistors du même type, ou en série avec d'autres transistors du même type. Le circuit logique de la figure 5 comporte deux entrées E10 et E20. L'entrée E10 est connectée à la grille d'un transistor NMOS T10, et à la grille d'un transistor PMOS T30. L'entrée E20 est connectée à la grille 35 d'un transistor NMOS T20, et à la grille d'un transistor PMOS T40. 3036 55 9 15 Les transistors NMOS T10 et T20 sont connectés en parallèle et de ce fait, il est respectivement prévu pour ces transistors un transistor NMOS T101 et T201. Les transistors NMOS T101 et T201 ont leurs sources toutes les deux connectées à un module de détection d'un courant 5 circulant dans l'un de ces transistors par une connexion CM10. Les transistors T30 et T40 sont connectés en série et de ce fait, pour le transistor T30, il est prévu deux transistors T302 et T303, et pour le transistorT40, il est prévu deux transistors T402 et T403. A titre indicatif, si des tensions hautes sont appliquées aux deux 10 entrées et qu'une tension haute apparait en sortie, ce qui est irrégulier pour un circuit NOR, alors un courant va circuler à travers les deux transistors T101 et T201 puisqu'ils sont connectés par leurs grilles aux drains des transistors T10 et T20 (c'est-à-dire à la sortie du circuit logique), et parce que leurs drains sont connectés aux entrées sur 15 lesquelles des niveaux de tension haut sont appliqués. Sur la figure 6, on a représenté un microcircuit IC comprenant une pluralité de circuits logiques CL équipés de sous-circuits tels que définis ciava nt. Dans l'exemple illustré, tous les circuits logiques CL peuvent être 20 des inverseurs. Le nombre de circuits logiques CL par rapport au nombre total d'inverseurs du circuit dépend d'un niveau de sécurité souhaité. Le microcircuit logique IC comporte quatre modules MIC1, MIC2, MIC3 et MIC4, et ces modules sont associés à des niveaux de sécurité différents. Les modules MIC1 à MIC3 sont associés à des niveaux de 25 sécurité élevés, ils peuvent comporter des registres de stockage de clé de chiffrage. Le module MIC4 est associé à un niveau de sécurité faible, et il peut être un module de communication. La densité des circuits logiques est non-nulle dans les modules MIC1 à MIC3, et elle est nulle dans le module MIC4. 30 En outre, les circuits logiques CL sont agencés de manière régulière : ils sont tous placés à des intersections d'une grille GRI. Le pas de cette grille est choisi en fonction du nombre de circuits logiques CL souhaités, et/ou en fonction d'un niveau de sécurité souhaité. 35 REVENDICATIONS1. Microcircuit comprenant un circuit logique comportant au moins une entrée (E) et au moins une sortie (S), caractérisé en ce qu'il comporte un sous-circuit (SC1, SC2) muni d'au moins un transistor MOS (T21, T11), le sous-circuit étant configuré pour que lors de l'apparition d'un niveau de tension à ladite sortie irrégulier par rapport à un niveau de tension à ladite entrée et à un niveau de tension attendu à ladite sortie pour cette tension d'entrée, ledit au moins un transistor MOS soit traversé par un courant (il, i2), le sous-circuit comportant un module (M1, M2) de détection d'une attaque 15 sur la base d'une détection d'un courant traversant ledit au moins un transistor MOS et ayant une valeur prédéfinie. 2. Microcircuit selon la revendication 1, comportant un premier sous-circuit (SC1) comprenant au moins un transistor NMOS (T11) et un deuxième sous-circuit (SC2) comprenant au moins un transistor 20 PMOS (T21), le premier sous-circuit comportant un premier module (M1) de détection d'une attaque lorsqu'un niveau de tension haut et irrégulier apparait à ladite sortie, le niveau de tension haut produisant ledit courant traversant ledit au moins un transistor NMOS, et 25 le deuxième sous-circuit comportant un deuxième module (M2) de détection d'une attaque lorsqu'un niveau de tension bas et irrégulier apparait à ladite sortie, ledit niveau bas de tension produisant ledit courant traversant ledit au moins un transistor PMOS. 3. Microcircuit selon la revendication 1 ou 2, dans lequel le module 30 de détection d'une attaque comporte un miroir de courant (MC1, MC2) reproduisant un courant (ii, i2) traversant ledit au moins un transistor _NOS du sous-circuit, au moins une résistance (R1, R2) configurée pour établir une tension à partir du courant reproduit, et un comparateur (CMP1, CMP2) ayant une entrée destinée à recevoir ladite tension établie 35 à partir du courant reproduit et une entrée destinée à recevoir un seuil de tension. 3036559 17 4. Microcircuit selon la revendication 3, dans lequel la sortie du premier comparateur est connectée à l'entrée d'une première bascule D (FF1) du microcircuit, et la sortie du deuxième comparateur est connectée 5 à l'entrée d'une deuxième bascule D (FF2) du microcircuit, la sortie de la première et de la deuxième bascule D indiquant l'apparition d'une attaque du microcircuit. 5. Microcircuit selon l'une quelconque des revendications 1 à 4, dans lequel ledit circuit logique comporte des transistors MOS de type 10 PMOS ou NMOS, chaque sous-circuit comportant - pour chaque transistor MOS d'un type donné du circuit logique seul ou connecté en parallèle avec d'autres transistors de ce type du circuit logique, un premier MOS de ce type ayant sa grille connectée à la sortie du circuit logique et son drain connecté à la grille du transistor MOS du circuit logique, - pour chaque transistor MOS d'un type donné du circuit logique connecté en série avec au moins un autre transistor de ce type du circuit logique, un deuxième transistor MOS de ce type ayant sa grille connectée au drain tu transistor MOS du circuit logique, son drain connecté à la grille du transistor MOS du circuit logique, et sa source connectée à un premier point de connexion auquel sont connectées les sources d'autres deuxièmes transistors MOS du même type associés à d'autres transistors MOS du même type et du circuit logique, et un troisième transistor MOS du même type ayant sa grille connectée à la grille du transistor MOS du circuit logique et étant connecté en série à d'autres troisièmes transistors MOS du même type associés à d'autres transistors MOS du circuit logique du même type à partir dudit premier point de connexion. 6. Microcircuit selon l'une quelconque des revendications 1 à 5, comprenant plusieurs circuits logiques cjiacun équipé d'au moins un sous-30 circuit. 7. Microcircuit selon la revendication 6, dans lequel lesdits circuits logiques sont agencés de manière régulière. 8. Microcircuit selon la revendication 6 ou 7, dans lequel lesdits circuits logiques sont des circuits identiques. 35 9. Microcircuit selon la revendication 8, comportant un nombre N desdits plusieurs circuits logiques, N étant obtenu par une fonction 303 6 5 5 9 18 dépendant du nombre desdits circuits logiques identiques et/ou d'un niveau de sécurité. 10. Microcircuit selon l'une des revendications 6 à 9, dans lequel lesdits circuits logiques sont des inverseurs. 5 11. Microcircuit selon l'une des revendications 6 à 10, comportant au moins un premier module de microcircuit et au moins un deuxième module de microcircuit, le premier module de microcircuit ayant une première densité éventuellement nulle desdits circuits logiques, le deuxième module de microcircuit ayant une deuxième densité desdits 10 circuits logiques supérieure à la première densité. 12. Microcircuit selon la revendication 11, dans lequel le deuxième module de microcircuit comporte au moins un registre de stockage de clé de chiffrage. 13. Carte à microcircuit conforme à la norme ISO 7816 et 15 comprenant un microcircuit selon l'une quelconque des revendications 1 à 12.