Brevet FR3046243A1 — publié le 20170630

CAPTEUR NW-FET COMPORTANT AU MOINS DEUX DETECTEURS DISTINCTS A NANOFIL DE SEMI-CONDUCTEUR DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne le domaine des capteurs NW-FET (« Nano-Wire Field Effect Transistor », ou transistor à effet de champ et à nanofil), dont le principe de fonctionnement est analogue à celui des dispositifs de type ISFET (« Ion Sensitive Field Effect Transistor », ou transistor à effet de champ sensible aux ions), utilisés pour détecter dans un fluide des particules chargées électriquement, par exemple pour réaliser un pH- mètre. Les dispositifs de type ISFET sont utilisés pour détecter une variation d'une concentration de charges dans une solution. Cette variation de concentration de charges agit comme une variation de potentiel de grille d'un tel dispositif FET, modulant ainsi le courant de canal dans un nanofil du dispositif ISFET. La figure 1 représente schématiquement un dispositif 10 de type ISFET. Le dispositif 10 comprend, sur une couche diélectrique 12 correspondant par exemple à la couche diélectrique enterrée d'un substrat SOI, une région de drain 14, une région de source 16 et un nanofil de semi-conducteur, par exemple de silicium, formant un canal 18 et s'étendant entre les régions de drain et de source 14, 16. Une couche diélectrique 20 est disposée sur la couche diélectrique 12 et recouvre les régions de drain et de source 14, 16 et le canal 18. Une ouverture 22 traverse la couche diélectrique 20 et débouche sur le canal 18. L'ouverture 22 forme une cavité micro-fluidique dans laquelle un fluide 24 est introduit. Lorsqu'une charge électrique 26 présente dans le fluide 24 se situe dans la cavité micro- fluidique, près du canal 18, une variation du courant circulant dans le canal 18 est alors obtenue par effet de polarisation du canal 18 lorsque cette charge électrique se déplace et modifie la distance entre la charge électrique 26 et le canal 18. Ce courant circulant dans le canal 18 varie également lorsque le nombre de charges présentes près du canal 18 est modifié 3046243 2 De tels dispositifs peuvent être réalisés collectivement sous la forme d'une matrice de détection pour augmenter la densité de capteurs par unité de surface. Ceci s'avère très avantageux dans le cas d'une détection d'une charge unique 26 portée par une particule dans la solution 24, afin d'augmenter la probabilité de détection de la charge 5 par un des capteurs. Dans ce même cas de détection de particule unique, il vient en outre la nécessité d'adresser individuellement chaque capteur dans la matrice formée, ce qui équivaut à pouvoir identifier quel capteur est l'objet d'une variation de son courant de canal. La densité avec laquelle ces dispositifs peuvent être réalisés est toutefois 10 limitée, notamment en raison des dimensions des régions de drain et de source 14, 16 qui ne peuvent pas être réduites en dessous d'une certaine valeur du fait que ces régions doivent être reliées électriquement par des vias permettant d'assurer un adressage individuel des dispositifs. Ces vias sont définis par des ouvertures réalisées dans les régions de drain et de source 14 et 16 au-dessus de zones de contact métalliques inférieures 15 formées dans un empilement sous la couche diélectrique 12. Cet empilement peut être obtenu après report du substrat SOI (puis amincissement) sur substrat de type « Back-end of Line » d'un circuit CMOS. EXPOSÉ DE L'INVENTION Un but de la présente invention est donc de proposer une solution pour 20 améliorer la densité avec laquelle des charges électriques ou des molécules chargées électriquement peuvent être détectées, et également de proposer une solution permettant d'améliorer la densité d'une matrice de capteurs NW-FET dont il est possible d'identifier le capteur présentant une variation du courant de canal au sein de cette matrice (fonction d'adressage des capteurs). 25 Pour cela, l'invention propose un capteur NW-FET comportant au moins : - des premier et deuxième nanofils de semi-conducteur formant deux canaux distincts ; 3046243 3 - une première portion de semi-conducteur formant une région de source, dont une première partie dopée selon un premier type de conductivité (c'est-à-dire un dopage de type accepteur ou donneur) est reliée à une première extrémité du premier nanofil de semi-conducteur, et dont une deuxième partie dopée selon un deuxième type 5 de conductivité, opposé au premier type de conductivité (c'est-à-dire un dopage accepteur si la première partie est dopée par un dopage de type donneur, ou un dopage donneur si la première partie est dopée par un dopage de type accepteur), est reliée une première extrémité du deuxième nanofil de semi-conducteur ; - une deuxième portion de semi-conducteur formant une région de 10 drain, dont une première partie dopée selon le premier type de conductivité est reliée à une deuxième extrémité du premier nanofil de semi-conducteur, et dont une deuxième partie dopée selon le deuxième type de conductivité est reliée à une deuxième extrémité du deuxième nanofil de semi-conducteur ; - un premier contact électrique disposé sur la première portion de semi- 15 conducteur et relié électriquement aux première et deuxième parties de la première portion de semi-conducteur ; - un deuxième contact électrique disposé sur la deuxième portion de semi-conducteur et relié électriquement aux première et deuxième parties de la deuxième portion de semi-conducteur. 20 Dans un tel capteur, les premier et deuxième nanofils de semi-conducteur forment deux détecteurs associés aux mêmes régions de source et de drain. Ces deux détecteurs peuvent être adressés individuellement l'un de l'autre grâce aux dopages différents des différentes parties des portions de semi-conducteur formant les régions de source et de drain. Grâce au partage des régions de source et de drain par les deux 25 détecteurs formés, la surface occupée par ces deux détecteurs est équivalente à celle occupée par un seul capteur de l'art antérieur formant un seul détecteur car cette surface est dictée par les dimensions des régions de source et de drain. Ainsi, la densité avec laquelle des charges électriques ou des molécules chargées électriquement peuvent être détectées par de tels capteurs est bien supérieure à celle pouvant être obtenue avec les capteurs de l'art antérieur. 3046243 4 La différenciation, ou l'adressage réalisé, entre les premier et deuxième nanofils de semi-conducteur est assurée par les dopages opposés des parties semiconductrices formant leurs régions de drain et de source et du fait qu'un transport unipolaire de charges de nature opposée s'effectuent dans chaque canal ainsi formé. Ainsi, 5 le canal associé à des régions de drain et de source dopées de type donneur, ou dopage N (noté NW-N), présente un transport prépondérant par des porteurs de type électron (porteur de charge négative dans un semi-conducteur). Le canal associé à des régions de drain et de source dopées de type accepteur, ou dopage P (noté NW-P), présente un transport prépondérant par des porteurs de type trou (porteur de charge positive dans un 10 semi-conducteur). De manière similaire aux conditions de polarisation d'un transistor MOSFET, une différence de potentiels entre le drain et la source (Vds) est susceptible de modifier le courant dans le canal de chaque détecteur. Dans le cas de l'invention proposée, si une tension Vds positive est appliquée (ce qui signifie qu'un potentiel appliqué sur le 15 drain est supérieur à celui appliqué sur la source), les électrons majoritaires dans le canal du détecteur NW-N ont tendance à se déplacer de la source vers le drain, et les trous majoritaires dans le canal du détecteur NW-P ont tendance à se déplacer aussi de la source vers le drain. Selon les conventions, il se forme deux courants de sens opposés (le courant ayant le même sens que les trous et le sens opposé à celui des électrons) dans les deux 20 canaux du capteur et donc potentiellement un courant global très faible traversant la structure (sous certaines conditions de polarisation). Contrairement à un transistor MOSFET conventionnel où un potentiel de grille Vgs est appliqué pour définir le fonctionnement statique du transistor, le potentiel de grille est ici défini par les charges présentes à proximité d'un ou des canaux ou par la 25 position d'une charge unique au-dessus d'un des canaux. Ainsi, dans le cas d'un rapprochement d'une charge négative près du canal du détecteur de type NW-P et dans les mêmes conditions Vds décrites précédemment, ce mouvement de la charge a tendance à accroitre le courant majoritaire de trous décrit précédemment, tandis que le courant majoritaire d'électrons dans le détecteur de type NW-N est moins ou pas impacté. Cela 30 modifie le courant global traversant la structure, c'est-à-dire le courant global dans les deux 3046243 5 canaux du capteur. Sur ce principe, et en fonction de la nature de la variation du courant global et connaissant la polarité de la charge présente, il est possible identifier quel nanofil a détecté le déplacement de cette charge. Les cas suivants peuvent ainsi être distingués (selon les conventions rappelées précédemment) : 5 - lorsqu'une charge négative se rapproche du détecteur NW-P, le courant du canal du détecteur NW-P augmente et le courant global diminue ; - lorsqu'une charge négative se rapproche du détecteur NW-N, le courant du canal du détecteur NW-N diminue et le courant global augmente ; - lorsqu'une charge positive se rapproche du détecteur NW-P, le 10 courant du canal du détecteur NW-P diminue et le courant global augmente ; - lorsqu'une charge positive se rapproche du détecteur NW-N, le courant du canal du détecteur NW-N augmente et le courant global diminue. Un tel capteur est avantageusement utilisé dans le cadre d'une co- intégration 3D séquentielle de capteurs sur un circuit de commande et de lecture CMOS, 15 et dans laquelle un adressage individuel des nanofils au sein des capteurs est réalisé par le circuit CMOS à la fois par des connexions indépendantes entre des capteurs à deux nanofils de semi-conducteur tels que décrits précédemment et par une différentiation physique au sein des régions de source et de drain obtenue grâce aux dopages différents des premières et deuxièmes parties des régions de source et de drain auxquelles les nanofils sont reliés. 20 Les premier et deuxième nanofils de semi-conducteur et les première et deuxième portions de semi-conducteur peuvent être des parties d'un même élément continu de semi-conducteur. L'expression « élément continu de semi-conducteur » fait référence à une portion de semi-conducteur non interrompue par du vide ou par un autre matériau, c'est-à-dire formant une seule pièce de semi-conducteur. 25 La première partie de la première portion de semi-conducteur peut être espacée de la deuxième partie de la première portion de semi-conducteur d'une distance au moins égale à environ 20 nm ou au moins égale à environ 250 nm et/ou la première partie de la deuxième portion de semi-conducteur peut être espacée de la deuxième partie de la deuxième portion de semi-conducteur d'une distance au moins égale à environ 20 nm 30 ou au moins égale à environ 250 nm. 3046243 6 Le capteur NW-FET peut être tel que : - le semi-conducteur des premier et deuxième nanofils est intrinsèque (formant un capteur à canaux intrinsèques), ou - le premier nanofil de semi-conducteur est dopé selon le premier type 5 de conductivité avec un niveau de dopage inférieur à celui des premières parties des première et deuxième portions de semi-conducteur, et le deuxième nanofil de semiconducteur est dopé selon le deuxième type de conductivité avec un niveau de dopage inférieur à celui des deuxièmes parties des première et deuxième portions de semiconducteur, ou 10 - le premier nanofil de semi-conducteur est dopé selon le deuxième type de conductivité et le deuxième nanofil de semi-conducteur est dopé selon le premier type de conductivité. Afin de maximiser la sensibilité du capteur, c'est-à-dire maximiser la variation de courant global sous l'effet du déplacement d'une charge électrique à proximité 15 d'un des canaux du capteur, un dopage spécifique des canaux des détecteurs NW-N et NW- P peut être effectué: si le canal du détecteur NW-P est dopé de type P, formant avec les régions de source de drain un ensemble de type P+/P/P+, c'est-à-dire de manière à doper supérieurement les régions de drain et de source (dopage P+) par rapport au canal (dopage P), le détecteur présente un courant bien supérieur à un dispositif à canal non dopé. De la 20 même manière, une telle augmentation du courant est obtenue dans le canal du détecteur NW-N comportant un ensemble (source + drain + canal) dopé de type N+/N/N+. En ajustant les différents niveaux de dopage N+/N/N+ et P+/P/P+ des canaux des détecteurs NW-N et NW-P respectivement, et en restant dans des conditions de polarisation de Vds faible, il est possible d'obtenir une structure qui présente un courant 25 global réduit en présence d'un Vds non nul et sans potentiel de grille appliqué. La configuration selon laquelle les premier et deuxième nanofils sont dopés selon le même type de conductivité que les régions de source et de drain qui leur sont associées a pour avantage d'augmenter le niveau du courant circulant dans le capteur sans potentiel de grille appliqué, c'est-à-dire d'augmenter l'intensité du signal de détection 30 délivré par le capteur. 3046243 7 Le capteur NW-FET peut comporter en outre au moins une première couche diélectrique sur laquelle sont disposés les nanofils de semi-conducteur et les première et deuxième portions de semi-conducteur. Dans ce cas, le capteur NW-FET peut comporter en outre au moins une 5 électrode de grille disposée dans la première couche diélectrique, en regard d'au moins un des premier et deuxième nanofils de semi-conducteur. Avec une telle grille, il est possible de polariser le capteur, via l'application d'un potentiel électrique de polarisation sur la grille, en un point de fonctionnement optimisé en termes de rapport sensibilité/bruit. Le capteur NW-FET peut comporter en outre : 10 - un substrat disposé sous la première couche diélectrique et comportant un circuit de commande et de lecture CMOS ; - des niveaux d'interconnexions électriques disposés dans la première couche diélectrique et reliés électriquement au circuit de commande et de lecture CMOS (niveaux formant une partie appelée « Back-End-Of-Line » ou BEOL ; 15 - au moins deux vias électriquement conducteurs traversant chacun l'une des première et deuxième portions de semi-conducteur et une partie de la première couche diélectrique et reliant électriquement les premier et deuxième contacts électriques à l'un des niveaux d'interconnexions électriques. Le capteur NW-FET peut comporter en outre au moins une deuxième 20 couche diélectrique recouvrant au moins les première et deuxième portions de semi- conducteur et les premier et deuxième contacts électriques, et au moins une ouverture traversant la deuxième couche diélectrique en regard des premier et deuxième nanofils de semi-conducteur et formant une cavité micro-fluidique du capteur NW-FET. L'invention porte également sur un dispositif de détection comportant 25 plusieurs capteurs NW-FET tels que décrits précédemment, dans lequel chacun des capteurs NW-FET ou groupes de capteurs NW-FET sont disposés les uns à côté des autres en formant une matrice de détection. Dans chaque groupe de capteurs NW-FET, l'une des première et deuxième portions de semi-conducteur d'un premier des capteurs NW-FET dudit groupe 30 peut être commune à au moins un deuxième des capteurs NW-FET dudit groupe et peut 3046243 8 comporter au moins une troisième partie dopée selon le premier type de conductivité reliée à une des première et deuxième extrémités du premier nanofil semi-conducteur du deuxième capteur NW-FET dudit groupe, et une quatrième partie dopée selon le deuxième type de conductivité reliée à une des première et deuxième extrémités du deuxième 5 nanofil semi-conducteur du deuxième capteur NW-FET dudit groupe. Dans une telle configuration, deux capteurs partagent une de leurs régions de source et de drain, ce qui permet d'augmenter encore la densité de détection pouvant être atteinte par rapport aux capteurs de l'art antérieur. Ces deux capteurs peuvent être vus comme étant reliés en série l'un à l'autre. 10 Chaque groupe de capteurs NW-FET peut comporter quatre premiers capteurs NW-FET et huit deuxièmes capteurs NW-FET, tels que les premiers capteurs NW-FET aient une de leur première et deuxième portions de semi-conducteur commune et aient chacun l'autre de leur première et deuxième portions de semi-conducteur commune à deux autres des deuxièmes capteurs NW-FET, et tels que chacun des 15 deuxièmes capteurs NW-FET comporte l'une de ses première et deuxième portions de semi-conducteur commune à un autre des deuxièmes capteurs NW-FET. Cette configuration permet d'optimiser encore plus la place occupée par douze capteurs NWFET, et améliorer encore la densité de détection pouvant être obtenue. L'invention porte également sur un procédé de réalisation d'un capteur 20 NWFET, comportant au moins les étapes de : - dopage de premières régions d'une couche de semi-conducteur selon un premier type de conductivité, et de deuxièmes régions de la couche de semi-conducteur selon un deuxième type de conductivité, opposé au premier type de conductivité ; - gravure de la couche de semi-conducteur, formant : 25 - des premier et deuxième nanofils de semi-conducteur formant deux canaux distincts du capteur NW-FET ; - une première portion de semi-conducteur formant une région de source du capteur NW-FET, dont une première partie incluse dans l'une des premières régions dopées est reliée à une première extrémité du premier 30 nanofil de semi-conducteur, et dont une deuxième partie incluse dans l'une des 3046243 9 deuxièmes régions dopées est reliée une première extrémité du deuxième nanofil de semi-conducteur ; - une deuxième portion de semi-conducteur formant une région de drain du capteur NW-FET, dont une première partie incluse dans une 5 autre des premières régions dopées est reliée à une deuxième extrémité du premier nanofil de semi-conducteur, et dont une deuxième partie incluse dans une autre des deuxièmes régions dopées est reliée à une deuxième extrémité du deuxième nanofil de semi-conducteur ; - réalisation d'un premier contact électrique sur la première portion de 10 semi-conducteur et relié électriquement aux première et deuxième parties de la première portion de semi-conducteur (formé par exemple par un dépôt métallique qui recouvre partiellement les première et deuxième parties dopées de la première portion de semiconducteur) ; - réalisation d'un deuxième contact électrique sur la deuxième portion 15 de semi-conducteur et relié électriquement aux première et deuxième parties de la deuxième portion de semi-conducteur (formé par exemple par un dépôt métallique qui recouvre partiellement les première et deuxième parties dopées de la deuxième portion de semi-conducteur). Le procédé peut comporter en outre, avant l'étape de dopage des 20 premières et deuxièmes régions de la couche de semi-conducteur, la mise en oeuvre des étapes de : - réalisation d'un substrat comportant un circuit de commande et de lecture CMOS ; - réalisation de niveaux d'interconnexions électriques dans une 25 première couche diélectrique disposée sur le substrat, les niveaux d'interconnexions électriques étant reliés électriquement au circuit de commande et de lecture CMOS ; réalisation de la couche de semi-conducteur sur la première couche diélectrique, par exemple après le report d'un substrat SOI sur le substrat CMOS formé et l'amincissement de l'empilement obtenu. 3046243 10 Le procédé peut comporter en outre, après l'étape de gravure de la couche de semi-conducteur, la mise en oeuvre d'une étape de réalisation d'au moins deux ouvertures traversant chacune l'une des première et deuxième portions de semiconducteur et une partie de la première couche diélectrique et telles qu'elles débouche sur 5 l'un des niveaux d'interconnexions électriques, puis une étape de dépôt d'un matériau électriquement conducteur dans les deux ouvertures et sur les première et deuxième portions de semi-conducteur, formant les premier et deuxième contacts électriques et deux vias électriquement conducteurs traversant chacun l'une des première et deuxième portions de semi-conducteur et une partie de la première couche diélectrique et reliant 10 électriquement les premier et deuxième contacts électriques au dit un des niveaux d'interconnexions électriques. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant 15 référence aux dessins annexés sur lesquels : - la figure 1 représente un dispositif de type ISFET selon l'art antérieur ; - les figures 2 et 3 sont respectivement une vue en coupe de côté et une vue de dessus d'un capteur NW-FET, objet de la présente invention, selon un premier mode de réalisation ; 20 - les figures 4 et 5 sont respectivement une vue en coupe de côté et une vue de dessus d'un capteur NW-FET, objet de la présente invention, selon un deuxième mode de réalisation ; - la figure 6 est une vue de dessus d'un dispositif de détection, objet de la présente invention, selon un premier mode de réalisation et comportant des capteurs 25 NW-FET, également objets de la présente invention, ayant une portion de semi-conducteur commune ; - la figure 7 est une vue de dessus d'un dispositif de détection, objet de la présente invention, selon un deuxième mode de réalisation et comportant des capteurs 3046243 11 NW-FET, également objets de la présente invention, ayant des portions de semiconducteur communes ; - les figures 8 à 36 représentent les étapes d'un procédé de réalisation d'un capteur NW-FET, objet de la présente invention, selon un mode de réalisation 5 particulier. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas 10 nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS 15 On se réfère tout d'abord à la figure 2 qui représente, selon une vue en coupe de côté, un capteur NW-FET 100 selon un premier mode de réalisation, et à la figure 3 qui correspond à une vue de dessus du capteur 100. Le capteur 100 comporte un substrat 102 formant une partie back-end CMOS reliée électriquement à la partie active du capteur 100, dans lequel sont réalisés un 20 circuit de lecture et de commande CMOS, non visible sur les figures 2 et 3. Une première couche diélectrique 103 est disposée sur le substrat 102 et correspond aux couches ILD (Inter-Layer Dielectric) entre lesquelles sont réalisés des niveaux d'interconnexions électriques, également non visibles sur les figures 2 et 3, reliant électriquement le circuit de lecture et de commande CMOS à la partie active du capteur 100 (ainsi qu'à d'autres 25 capteurs similaires au capteur 100, non visibles sur les figures 2 et 3 et réalisés également sur le même substrat 102). Le dernier niveau d'interconnexions électriques (celui se trouvant au plus près de la partie active du capteur 100, ou encore celui se trouvant le plus loin du substrat 102) comporte des plots de connexion reliés électriquement à la partie active du capteur 100 par des vias conducteurs traversant notamment une partie de la 3046243 12 première couche diélectrique 103. Sur les figures 2 et 3, deux plots de connexion 104, 106 du dernier niveau d'interconnexions électriques sont représentés. Le capteur 100 comporte une partie active en semi-conducteur, par exemple en silicium, disposée sur le substrat 102 et comprenant une première portion 108 5 formant une région de source, et une deuxième portion 110 formant une région de drain du capteur 100. Une première partie 112 de la première portion 108 est dopée selon un premier type de conductivité, ici de type P, et une deuxième partie 114 de la première portion 108 est dopée selon un deuxième type de conductivité opposé au premier type de conductivité, c'est-à-dire ici de type N. Les deux parties 112, 114 sont par exemple espacées 10 l'une de l'autre d'une distance au moins égale à environ 20 nm, voire au moins égale à environ 250 nm, afin que les dopages opposés réalisés dans les deux parties 112, 114 puissent être bien différentiés et ne se superposent pas. De même, une première partie 116 de la deuxième portion 110 est dopée selon le premier type de conductivité (type P), et une deuxième partie 118 de la deuxième portion 110 est dopée selon le deuxième type 15 de conductivité (type N). Les deux parties 116, 118 sont espacées l'une de l'autre, comme les parties 112, 114. Sur la figure 3 ainsi que sur les figures suivantes, les parties dopées 112, 114, 116 et 118 sont chacune entourées symboliquement d'un cadre rectangulaire en pointillés afin de bien identifier ces parties dopées des portions 108, 110 vis-à-vis des autres 20 parties non dopées de ces portions 108, 110. Ces cadres représentent les régions initialement dopées dans la couche de semi-conducteur ayant servi à la réalisation des portions 108, 110. La partie active du capteur 100 comporte également deux nanofils 120, 122 espacés l'un de l'autre et formant deux canaux distincts du capteur 100. Une première 25 extrémité du premier nanofil 120 est reliée à la première partie 112 de la première portion 108 et une deuxième extrémité du premier nanofil 120 est reliée à la première partie 116 de la deuxième portion 110. De plus, une première extrémité du deuxième nanofil 122 est reliée à la deuxième partie 114 de la première portion 108 et une deuxième extrémité du deuxième nanofil 122 est reliée à la deuxième partie 118 de la deuxième portion 110. Les 30 nanofils 120, 122 forment ainsi des canaux distincts mais sont reliés à des régions de source 3046243 13 et de drain communes à ces deux canaux. Les dopages et recuits d'activation sont mis en oeuvre avant un dépôt ILD. Un premier contact électrique 124, ici métallique, est disposé sur la première portion 108 et forme un contact électrique commun aux première et deuxième 5 parties 112, 114 de la première portion 108. Un deuxième contact électrique 126, également de type métallique, est disposé sur la deuxième portion 110 et forme un contact électrique commun aux première et deuxième parties 116, 118 de la deuxième portion 110. Le premier contact électrique 124 est relié électriquement au plot de connexion 104 par un premier via conducteur 128 traversant la première portion 108 et une partie de la 10 première couche diélectrique 103 se trouvant entre le plot de connexion 104 et la première portion 108. Le deuxième contact électrique 126 est relié électriquement au plot de connexion 106 par un deuxième via conducteur 130 traversant la deuxième portion 110 et une partie de la première couche diélectrique 103 se trouvant entre le plot de connexion 106 et la deuxième portion 110. 15 Bien que les contacts électriques 124, 126 soient communs aux deux détecteurs formés par les deux nanofils 120, 122, ces deux détecteurs peuvent être adressés individuellement grâce aux dopages différents des parties 112, 114, 116, 118 des portions 108, 110 auxquelles les nanofils 120, 122 sont reliés. Le principe de fonctionnement électrique du capteur 100 est le suivant. 20 Lorsqu'une tension de polarisation Vds non nulle, positive ou négative, est appliquée entre les portions 108 et 110, un courant circule dans les deux détecteurs du capteur 100. Lorsque les parties 112, 116 sont dopées P et les parties 114, 118 sont dopées N, des électrons circulent majoritairement alors dans le nanofil 122 et des trous circulent majoritairement dans le nanofil 120. Lorsque Vds > 0, les électrons et les trous se déplacent 25 depuis la portion 108 (la source) vers la portion 110 (le drain). Lorsque Vds REVENDICATIONS1. Capteur NW-FET (100) comportant au moins : - des premier et deuxième nanofils de semi-conducteur (120, 122) formant deux canaux distincts ; - une première portion de semi-conducteur (108) formant une région de source, dont une première partie (112) dopée selon un premier type de conductivité est reliée à une première extrémité du premier nanofil de semi-conducteur (120), et dont une deuxième partie (114) dopée selon un deuxième type de conductivité, opposé au premier type de conductivité, est reliée une première extrémité du deuxième nanofil de semi- conducteur (122) ; - une deuxième portion de semi-conducteur (110) formant une région de drain, dont une première partie (116) dopée selon le premier type de conductivité est reliée à une deuxième extrémité du premier nanofil de semi-conducteur (120), et dont une deuxième partie (118) dopée selon le deuxième type de conductivité est reliée à une deuxième extrémité du deuxième nanofil de semi-conducteur (122) ; un premier contact électrique (124) disposé sur la première portion de semi-conducteur (108) et relié électriquement aux première et deuxième parties (112, 114) de la première portion de semi-conducteur (108) ; un deuxième contact électrique (126) disposé sur la deuxième portion de semi-conducteur (110) et relié électriquement aux première et deuxième parties (116, 118) de la deuxième portion de semi-conducteur (110). 2. Capteur NW-FET (100) selon la revendication 1, dans lequel les premier et deuxième nanofils de semi-conducteur (120, 122) et les première et deuxième portions de semi-conducteur (108, 110) sont des parties d'un même élément continu de semi-conducteur. 3. Capteur NW-FET (100) selon l'une des revendications précédentes, dans lequel la première partie (112) de la première portion de semi-conducteur (108) est 3046243 27 espacée de la deuxième partie (114) de la première portion de semi-conducteur (108) d'une distance au moins égale à environ 20 nm et/ou la première partie (116) de la deuxième portion de semi-conducteur (110) est espacée de la deuxième partie (118) de la deuxième portion de semi-conducteur (110) d'une distance au moins égale à environ 5 20 nm. 4. Capteur NW-FET (100) selon l'une des revendications précédentes, dans lequel : - le semi-conducteur des premier et deuxième nanofils (120, 122) est 10 intrinsèque, ou - le premier nanofil de semi-conducteur (120) est dopé selon le premier type de conductivité avec un niveau de dopage inférieur à celui des premières parties (112, 116) des première et deuxième portions de semi-conducteur (108, 110), et le deuxième nanofil de semi-conducteur (122) est dopé selon le deuxième type de conductivité avec un 15 niveau de dopage inférieur à celui des deuxièmes parties (114, 118) des première et deuxième portions de semi-conducteur (108, 110), ou - le premier nanofil de semi-conducteur (120) est dopé selon le deuxième type de conductivité et le deuxième nanofil de semi-conducteur (122) est dopé selon le premier type de conductivité. 20 5. Capteur NW-FET (100) selon l'une des revendications précédentes, comportant en outre au moins une première couche diélectrique (103) sur laquelle sont disposés les nanofils de semi-conducteur (120, 122) et les première et deuxième portions de semi-conducteur (108, 110). 25 6. Capteur NW-FET (100) selon la revendication 5, comportant en outre au moins une électrode de grille (132) disposée dans la première couche diélectrique (103), en regard d'au moins un des premier et deuxième nanofils de semi-conducteur (120, 122). 30 3046243 28 7. Capteur NW-FET (100) selon l'une des revendications 5 ou 6, comportant en outre : - un substrat (102) disposé sous la première couche diélectrique (103) et comportant un circuit de commande et de lecture CMOS ; 5 - des niveaux d'interconnexions électriques (104, 106) disposés dans la première couche diélectrique (103) et reliés électriquement au circuit de commande et de lecture CMOS ; - au moins deux vias électriquement conducteurs (128, 130) traversant chacun l'une des première et deuxième portions de semi-conducteur (108, 110) et une 10 partie de la première couche diélectrique (103) et reliant électriquement les premier et deuxième contacts électriques (124, 126) à l'un des niveaux d'interconnexions électriques (104, 106). 8. Capteur NW-FET (100) selon l'une des revendications précédentes, 15 comportant en outre au moins une deuxième couche diélectrique (150, 158) recouvrant au moins les première et deuxième portions de semi-conducteur (108, 110) et les premier et deuxième contacts électriques (124, 126), et au moins une ouverture (160) traversant la deuxième couche diélectrique (150, 158) en regard des premier et deuxième nanofils de semi-conducteur (120, 122) et formant une cavité micro-fluidique du capteur NW-FET 2 0 (100). 9. Dispositif de détection (200) comportant plusieurs capteurs NW- FET (100) selon l'une des revendications précédentes, dans lequel chacun des capteurs NWFET (100) ou groupes de capteurs NW-FET (100) sont disposés les uns à côté des autres en 25 formant une matrice de détection. 10. Dispositif de détection (200) selon la revendication 9, dans lequel, dans chaque groupe de capteurs NW-FET (100), l'une des première et deuxième portions de semi-conducteur (110) d'un premier des capteurs NW-FET (100.1) dudit groupe est 30 commune à au moins un deuxième des capteurs NW-FET dudit groupe (100.2) et comporte 3046243 29 au moins une troisième partie (116.2) dopée selon le premier type de conductivité reliée à une des première et deuxième extrémités du premier nanofil semi-conducteur (120.2) du deuxième capteur NW-FET (100.2) dudit groupe, et une quatrième partie (118.2) dopée selon le deuxième type de conductivité reliée à une des première et deuxième extrémités 5 du deuxième nanofil semi-conducteur (122.2) du deuxième capteur NW-FET (100.2) dudit groupe. 11. Dispositif de détection (200) selon l'une des revendications 9 ou 10, dans lequel chaque groupe de capteurs NW-FET (100) comporte quatre premiers capteurs 10 NW-FET (100.1 - 100.4) et huit deuxièmes capteurs NW-FET (100.5 - 100.12), tels que les premiers capteurs NW-FET (100.1 - 100.4) ont une de leur première et deuxième portions de semi-conducteur (108.1) commune et ont chacun l'autre de leur première et deuxième portions de semi-conducteur (110.1 - 110.4) commune à deux autres des deuxièmes capteurs NW-FET (100.5 - 100.12), et tels que chacun des deuxièmes capteurs NW-FET 15 (100.5 - 100.12) comporte l'une de ses première et deuxième portions de semi-conducteur (108.2 - 108.5) commune à un autre des deuxièmes capteurs NW-FET (100.5 - 100.12). 12. Procédé de réalisation d'un capteur NWFET (100), comportant au moins les étapes de : 20 - dopage de premières régions (105, 107) d'une couche de semi- conducteur (142) selon un premier type de conductivité, et de deuxièmes régions (109, 111) de la couche de semi-conducteur (142) selon un deuxième type de conductivité, opposé au premier type de conductivité ; gravure de la couche de semi-conducteur (142), formant : 25 - des premier et deuxième nanofils de semi-conducteur (120, 122) formant deux canaux distincts du capteur NW-FET (100) ; - une première portion de semi-conducteur (108) formant une région de source du capteur NW-FET (100), dont une première partie (112) incluse dans l'une des premières régions dopées (105) est reliée à une première extrémité 30 du premier nanofil de semi-conducteur (120), et dont une deuxième partie (114) 3046243 30 incluse dans l'une des deuxièmes régions dopées (109) est reliée une première extrémité du deuxième nanofil de semi-conducteur (122) ; - une deuxième portion de semi-conducteur (110) formant une région de drain du capteur NW-FET (100), dont une première partie (116) incluse 5 dans une autre des premières régions dopées (107) est reliée à une deuxième extrémité du premier nanofil de semi-conducteur (120), et dont une deuxième partie (118) incluse dans une autre des deuxièmes régions dopées (111) est reliée à une deuxième extrémité du deuxième nanofil de semi-conducteur (122) ; - réalisation d'un premier contact électrique (124) sur la première 10 portion de semi-conducteur (108) et relié électriquement aux première et deuxième parties (112, 114) de la première portion de semi-conducteur (108) ; - réalisation d'un deuxième contact électrique (126) sur la deuxième portion de semi-conducteur (110) et relié électriquement aux première et deuxième parties (116, 118) de la deuxième portion de semi-conducteur (110). 15 13. Procédé selon la revendication 12, comportant en outre, avant l'étape de dopage des premières et deuxièmes régions (105, 107, 109, 110) de la couche de semi-conducteur (142), la mise en oeuvre des étapes de : - réalisation d'un substrat (102) comportant un circuit de commande et 20 de lecture CMOS ; - réalisation de niveaux d'interconnexions électriques (104, 106) dans une première couche diélectrique (103) disposée sur le substrat (102), les niveaux d'interconnexions électriques (104, 106) étant reliés électriquement au circuit de commande et de lecture CMOS ; 25 - réalisation de la couche de semi-conducteur (142) sur la première couche diélectrique (103). 14. Procédé selon la revendication 13, comportant en outre, après l'étape de gravure de la couche de semi-conducteur (142), la mise en oeuvre d'une étape 30 de réalisation d'au moins deux ouvertures (154) traversant chacune l'une des première et 3046243 31 deuxième portions de semi-conducteur (108, 110) et une partie de la première couche diélectrique (103) et telles qu'elles débouchent sur l'un des niveaux d'interconnexions électriques (104, 106), puis une étape de dépôt d'un matériau électriquement conducteur (156) dans les deux ouvertures (154) et sur les première et deuxième portions de semi- 5 conducteur (108, 110), formant les premier et deuxième contacts électriques (124, 126) et deux vias électriquement conducteurs (128, 130) traversant chacun l'une des première et deuxième portions de semi-conducteur (108, 110) et une partie de la première couche diélectrique (103) et reliant électriquement les premier et deuxième contacts électriques (124, 126) au dit un des niveaux d'interconnexions électriques (104, 106). 10