Brevet FR3045935A1 — publié le 20170623

I PROCEDE DE FABRICATION D'UN EMPILEMENT DE DISPOSITIFS ELECTRONIQUES Domaine technique La présente invention a trait à un procédé de fabrication d'un empilement de dispositifs électroniques. A titre d'exemples non limitatifs, un dispositif électronique peut être un transistor, une mémoire, un microsystème électromécanique etc. Une application envisagée est l'intégration 3D à très grande échelle (VLSI pour « VeryLarge-Scale Integration ») par la technologie CoolCubeTM afin de réaliser successivement des transistors, les transistors supérieurs étant fabriqués à basse température (typiquement inférieure à 500°C). Etat de la technique antérieure Un procédé connu de l'état de la technique, comporte les étapes : ao) prévoir : - une première structure comportant successivement un premier substrat, un premier dispositif électronique, une première couche diélectrique ; - une deuxième structure comportant successivement un deuxième substrat, une couche active, une deuxième couche diélectrique, et une couche semi-conductrice 20 polycristalline, la couche active étant destinée à former un deuxième dispositif électronique ; bo) coller les première et deuxième structures par une adhésion directe entre la première couche diélectrique et la couche semi-conductrice polycristalline ; co) retirer le deuxième substrat de la deuxième structure de manière à exposer la 25 couche active ; do) introduire des dopants dans la couche semi-conductrice polycristalline, à travers la couche active exposée, de manière à former un plan de masse ; eo) activer thermiquement les dopants introduits lors de l'étape do). 30 L'étape eo) d'activation thermique des dopants doit être exécutée selon un budget thermique qui ne dégrade pas le premier dispositif électronique. A titre d'exemple non limitatif, lorsque le dispositif électronique de la première structure est un transistor planaire de type FDSOI (pour « Fully-Depleted Silicon on Insulator ») tel 3045935 2 que décrit dans le document P. Batude et al, Symposium on VLSI Technology Advance Program, 2015, le budget thermique maximal admissible est de l'ordre de 500°C pendant 5 h, 600°C pendant 1 min, 800°C pendant 1 ms. L'étape eo) est importante afin d'obtenir un plan de masse efficace permettant par 5 exemple une modulation de la tension de seuil d'un transistor, et une réduction de l'influence des effets de canal court d'un transistor. Ainsi, il est connu de l'état de la technique d'exécuter l'étape eo) par : (i) une amorphisation du plan de masse formé lors de l'étape do), 10 (ii) suivie d'une recristallisation du plan de masse à une température inférieure à 500°C, pendant quelques minutes, de manière à activer thermiquement les dopants. Un tel procédé de l'état de la technique n'est pas entièrement satisfaisant dans la mesure où l'étape (i) d'amorphisation du plan de masse conduit à une implantation profonde à travers la couche active, la deuxième couche diélectrique et le plan de 15 masse. En outre, le plan de masse présente une épaisseur assez faible (typiquement de l'ordre de 20 à 30 nm). Il en résulte qu'une telle implantation est délicate et est susceptible de ne pas activer correctement les dopants, ou encore endommager les couches environnantes du plan de masse, en particulier la couche active, en l'amorphisant. Exposé de l'invention Ainsi, la présente invention vise à remédier en tout ou partie aux inconvénients précités, et concerne à cet effet un procédé de fabrication d'un empilement de dispositifs électroniques, comportant les étapes : a) prévoir : - une première structure comportant successivement un premier substrat, un premier dispositif électronique, une première couche diélectrique ; - une deuxième structure comportant successivement un deuxième substrat, une couche active, une deuxième couche diélectrique, et une couche semi-conductrice 30 polycristalline, la couche active étant destinée à former un deuxième dispositif électronique ; 3045935 3 b) bombarder la couche semi-conductrice polycristalline par un faisceau d'espèces configuré pour former une partie amorphe et pour conserver une partie polycristalline superficielle ; c) coller les première et deuxième structures par une adhésion directe entre la 5 première couche diélectrique et la partie polycristalline superficielle ; d) retirer le deuxième substrat de la deuxième structure de manière à exposer la couche active ; e) introduire des dopants dans la partie amorphe, à travers la couche active exposée, de manière à former un plan de masse ; 10 f) activer thermiquement les dopants introduits lors de l'étape e) par une recristallisation de la partie amorphe. Définitions Par « adhésion directe », on entend un collage issu de la mise en contact direct 15 de deux surfaces, c'est-à-dire en l'absence d'un élément additionnel tel qu'une colle, une cire ou une brasure. L'adhésion provient principalement des forces de Van der Waals issues de l'interaction électronique entre les atomes ou les molécules de deux surfaces. On parle également de collage par adhésion moléculaire. Par « amorphe », on entend que la partie présente un taux de cristallinité 20 massique inférieure à 20%. Par « polycristallin », on entend que la partie présente un taux de cristallinité massique compris entre 20% et 80%. Par « configuré pour », on entend que les paramètres du bombardement (principalement l'énergie, la dose, l'angle d'attaque) et les paramètres de traitement 25 (principalement la durée d'opération, la température, la pression) sont choisis selon la nature des espèces pour former une partie amorphe et pour conserver une partie polycristalline superficielle. Par « diélectrique », on entend que la couche présente une conductivité électrique à 300 K inférieure à 10' S/cm. Par « semi-conductrice », on entend que la couche présente une conductivité électrique à 300 K comprise entre 10' et 103 S/cm. 3045935 4 Par « budget thermique », on entend le choix d'une valeur de température de recuit et le choix d'une valeur de durée de recuit. Ainsi, un tel procédé selon l'invention permet d'activer thermiquement les 5 dopants lors de l'étape f), avec un budget thermique réduit relativement à l'état de la technique, tout en s'affranchissant d'une implantation profonde pour l'amorphisation grâce à l'étape b). En effet, d'une part, le fait de conserver une partie polycristalline superficielle lors de l'étape b) permet à la fois de : 10 - réduire le budget thermique de recristallisation lors de l'étape f), afin de ne pas dégrader le premier dispositif électronique ; - imposer une direction majoritaire (verticale) de cristallisation, afin d'éviter une cristallisation aléatoire, et d'améliorer la qualité et l'efficacité du plan de masse. D'autre part, il n'existe pas d'implantation profonde pour l'amorphisation du plan 15 de masse car l'étape b) de bombardement est exécutée avant l'étape c) de collage, sur la couche semi-conductrice polycristalline, qui est une couche superficielle de la deuxième structure. Par ailleurs, la couche active est protégée du bombardement par la deuxième couche diélectrique. 20 Avantageusement, l'étape b) est exécutée de sorte que la partie polycristalline superficielle conservée forme un film continu. Avantageusement, l'étape b) est exécutée de sorte que la partie polycristalline superficielle conservée présente une épaisseur adaptée pour former un germe 25 polycristallin, l'épaisseur étant de préférence comprise entre 2 nm et 4 nm. Préférentiellement, les espèces du faisceau sont des atomes de silicium. Avantageusement, l'étape f) est exécutée avec un laser impulsionnel. 30 Ainsi, il est possible d'appliquer un budget thermique pour la recristallisation selon une température de recuit très supérieure à 500°C (par exemple 1000-1200°C) pendant une durée de recuit très courte (de l'ordre de 20 à 200 nanosecondes). En 3045935 5 particulier, pour recristalliser du Si amorphe en une seule impulsion, la température de recuit doit être supérieure à 1100°C, voire supérieure à 1200°C. Selon une alternative, l'étape f) est exécutée en appliquant un recuit thermique 5 présentant : - une valeur de température de recuit inférieure ou égale à 600°C, - une valeur de durée de recuit inférieure ou égale à 1 min. Avantageusement, l'étape e) est exécutée de manière à ne pas recristalliser la 10 partie amorphe. Ainsi, l'introduction des dopants ne conduit ni à la recristallisation de la partie amorphe, ni à la destruction de la partie polycristalline superficielle, ce qui autorise une recristallisation ultérieure concomitante à l'activation thermique des dopants. Or, l'activation thermique des dopants lors de l'étape f) est de meilleure qualité 15 lorsqu'elle s'opère de manière concomitante au recuit thermique de recristallisation. Préférentiellement, la couche semi-conductrice polycristalline est à base de silicium. 20 Avantageusement, la première couche diélectrique est à base de dioxyde de silicium, et présente une épaisseur supérieure à 60 nm, de préférence supérieure à 80 nm. Ainsi, une telle première couche diélectrique permet d'obtenir une isolation thermique satisfaisante du premier dispositif électronique. 25 Préférentiellement, les dopants introduits lors de l'étape e) sont sélectionnés dans le groupe comportant B, In, P, As. Avantageusement, le procédé comporte une étape consistant à former une 30 couche d'oxyde sur la partie polycristalline superficielle avant l'étape c), l'adhésion directe s'opérant entre la première couche diélectrique et la couche d'oxyde. 3045935 6 Ainsi, une telle couche d'oxyde permet d'obtenir un collage hydrophile lors de l'étape c) -la première couche diélectrique étant préférentiellement un oxyde- avec une énergie de collage suffisamment élevée pour retirer le deuxième substrat lors de l'étape d) sans risque de rupture de l'interface de collage. 5 Brève description des dessins D'autres caractéristiques et avantages apparaîtront dans la description qui va suivre de différents modes de réalisation de l'invention, donnés à titre d'exemples non limitatifs, en référence aux dessins annexés dans lesquels : 10 - les figures 1 à 6 sont des vues schématiques en coupe illustrant un mode de réalisation de l'invention ; - la figure 7 est un graphique représentant en abscisses la durée des impulsions d'un laser (en ns) et en ordonnées la température (en °C) simulée à des interfaces de couches, notées T1 à T6 ; 15 - la figure 8 est une vue schématique en coupe de couches appartenant aux première et deuxième structures, et dont la température est simulée à la figure 7 ; - la figure 9 est une vue schématique en coupe illustrant un dispositif électronique de type transistor pouvant appartenir à un niveau inférieur pour une intégration VLSI. 20 Exposé détaillé des modes de réalisation Pour les différents modes de réalisation, les mêmes références seront utilisées pour des éléments identiques ou assurant la même fonction, par souci de simplification de la description. Les caractéristiques techniques décrites ci-après 25 pour différents modes de réalisation sont à considérer isolément ou selon toute combinaison techniquement possible. Le procédé illustré aux figures 1 à 6 est un procédé de fabrication d'un empilement de dispositifs électroniques 11, 21, comportant les étapes : 30 a) prévoir : 3045935 7 - une première structure 1 (illustrée à la figure 1) comportant successivement un premier substrat 10, un premier dispositif électronique 11, une première couche diélectrique 12 ; - une deuxième structure 2 (illustrée à la figure 2) comportant successivement un 5 deuxième substrat 20, une couche active 21, une deuxième couche diélectrique 22, et une couche semi-conductrice polycristalline 23, la couche active 21 étant destinée à former un deuxième dispositif électronique ; b) bombarder la couche semi-conductrice polycristalline 23 par un faisceau F d'espèces configuré pour former une partie amorphe 230 et pour conserver une 10 partie polycristalline superficielle 231 (étape illustrée aux figures 2 et 3) ; c) coller les première et deuxième structures 1, 2 par une adhésion directe entre la première couche diélectrique 12 et la partie polycristalline superficielle 231 (étape illustrée à la figure 4) ; d) retirer le deuxième substrat 20 de la deuxième structure 2 de manière à exposer 15 la couche active 21 (étape illustrée à la figure 5) ; e) introduire des dopants dans la partie amorphe 230, à travers la couche active 21 exposée, de manière à former un plan de masse GP (étape illustrée à la figure 6) ; f) activer thermiquement les dopants introduits lors de l'étape e) par une recristallisation de la partie amorphe 230. 20 Première structure Le premier substrat 10 comporte avantageusement un substrat support 100 sur lequel est formée une couche diélectrique 101. A titre d'exemple non limitatif, le substrat support 100 est à base de silicium et la couche diélectrique 101 est à base 25 de dioxyde de silicium. La première couche diélectrique 12 forme une couche intercalaire entre les deux dispositifs électroniques 11, 21. La première couche diélectrique 12 présente préférentiellement une épaisseur supérieure à 60 nm, plus préférentiellement supérieure à 80 nm. La première couche diélectrique 12 est préférentiellement à 30 base de dioxyde de silicium. 3045935 8 A titre d'exemple non limitatif, le premier dispositif électronique 11 illustré à la figure 9 est un transistor de type MOSFET (pour « metal-oxide-semiconductor fieldeffect transistor»). Le dispositif électronique 11 de la première structure 1 comporte : - une source S, un drain D, et une grille G formant les électrodes du transistor, 5 - des contacts 114 s'étendant à partir desdites électrodes, - un canal C, - une couche d'oxyde de grille 110 séparant le canal C de la grille G, - des espaceurs 111 en matériau diélectrique (par exemple du SiN), agencés de part et d'autre de la grille G pour séparer la grille G de la source S et du drain D, et ce 10 afin d'éviter une mise en court-circuit, - une couche de nitrure 112 et une couche d'oxyde 113 s'étendant au-dessus de la grille G et des espaceurs 111 de manière à éviter une mise en court-circuit des contacts 114. Le premier dispositif électronique 11 comporte avantageusement des niveaux 15 d'interconnexions (non illustrés) entre la couche d'oxyde 113 et la couche diélectrique 12. Deuxième structure Le deuxième substrat 20 comporte avantageusement un substrat support 200 sur 20 lequel est formée une couche diélectrique 201. A titre d'exemple non limitatif, le substrat support 200 est à base de silicium et la couche diélectrique 201 est à base de dioxyde de silicium. La couche diélectrique 201 forme avantageusement une couche d'arrêt de gravure lors de l'étape d). La deuxième structure 2 peut être un substrat de type SOI (« Silicon-on25 Insulator ») sur lequel est formée la deuxième couche diélectrique 22, par oxydation thermique ou dépôt. Selon une variante, le deuxième substrat 20 peut comporter une zone de fragilisation délimitant une première partie et une seconde partie du deuxième substrat 20. La première partie du deuxième substrat 20 forme un substrat support 30 200. La seconde partie du deuxième substrat 20 est destinée à former la couche active 21. La zone de fragilisation est préférentiellement obtenue par une implantation d'espèces, par exemple de l'hydrogène. Les paramètres de 3045935 9 l'implantation, essentiellement la dose et l'énergie, sont déterminés selon la nature des espèces et du deuxième substrat 20. La deuxième couche diélectrique 22 forme une couche intercalaire entre les deux dispositifs électroniques 11, 21. La deuxième couche diélectrique 22 de la 5 deuxième structure 2 présente avantageusement une épaisseur comprise entre 10 nm et 30 nm. La couche active 21 présente avantageusement une épaisseur comprise entre 5 nm et 40 nm. A titre d'exemple non limitatif, la couche active 21 est à base de silicium et la deuxième couche diélectrique 22 est à base de dioxyde de silicium. 10 Couche semi-conductrice polycristalline La couche semi-conductrice polycristalline 23 est préférentiellement à base de silicium. La couche semi-conductrice polycristalline 23 est préférentiellement déposée sur la deuxième couche diélectrique 22 par un dépôt physique ou 15 chimique en phase vapeur (PVD pour « Physical Vapor Deposition » ou CVD pour Chemical Vapor Deposition » en langue anglaise). La couche semi-conductrice polycristalline 23 présente préférentiellement une épaisseur comprise entre 20 nm et 30 nm. 20 Bombardement L'étape b) est avantageusement exécutée de sorte que la partie polycristalline superficielle 231 conservée forme un film continu. L'étape b) est avantageusement exécutée de sorte que la partie polycristalline superficielle 231 conservée présente une épaisseur adaptée pour former un germe polycristallin, l'épaisseur étant de 25 préférence comprise entre 2 nm et 4 nm. Les espèces du faisceau F sont préférentiellement des atomes de silicium. L'homme du métier sait adapter les paramètres expérimentaux du bombardement afin de former une partie amorphe 230 et de conserver une partie polycristalline superficielle 231. A titre d'exemple, lorsque la couche semi-conductrice 30 polycristalline 23 est à base de silicium avec une épaisseur de l'ordre de 20 nm, et lorsque les espèces du faisceau F sont des atomes de silicium, les paramètres 3045935 10 suivants permettent de former une partie amorphe 230 et de conserver une partie polycristalline superficielle 231 : - une dose de 1,5x10" at.cm-2, - une énergie de 12 keV, 5 - un débit de dose de 1013 at.cm-2.s-1, - un angle d'attaque a de 15° relativement à la normale à la couche semiconductrice polycristalline 23, et - une température de 20°C. 10 Collage Le procédé peut comporter une étape consistant à former une couche d'oxyde sur la partie polycristalline superficielle 231 avant l'étape c), l'adhésion directe s'opérant alors entre la première couche diélectrique 12 et la couche d'oxyde. L'étape c) peut comporter une étape préalable consistant à aplanir la surface de 15 la première couche diélectrique 12 et/ou la surface de la partie polycristalline superficielle 231. Cette étape préalable est par exemple exécutée par un polissage mécano-chimique (CMP pour «Chemical Mechanical Polishing » en langue anglaise). 20 Retrait du deuxième substrat L'étape d) comporte préférentiellement une étape de meulage (« grinding » en langue anglaise) du substrat support 200 puis une étape de gravure de la partie restante du substrat support 200, par exemple avec un hydroxyde de tétraméthylammonium (TMAH). Enfin, la couche diélectrique 201 est gravée, 25 préférentiellement par voie humide. Lorsque le deuxième substrat 20 comporte une zone de fragilisation, l'étape d) est exécutée en fracturant le deuxième substrat 20 suivant la zone de fragilisation de manière à exposer la couche active 21. 30 Plan de masse Le plan de masse GP est formé à partir de la partie amorphe 230 dopée. 3045935 11 Les dopants introduits dans la partie amorphe 230 lors de l'étape e) comportent préférentiellement : - des dopants de type p tels que le bore ou l'indium, et - des dopants de type n tels que du phosphore ou l'arsenic. 5 Les dopants de type p et de type n présentent avantageusement une concentration comprise entre 2 et 5 x 1018 CM-3. L'étape e) est préférentiellement exécutée par une implantation ionique. Par exemple, pour le phosphore, la dose est de l'ordre de 10" cm', l'énergie est de l'ordre de 25-35 keV et l'angle d'attaque est 15°. Pour le bore, la dose est de l'ordre 10 de 1013 cm', l'énergie est de l'ordre de 15 keV et l'angle d'attaque est de 15°. Pour l'indium, la dose est de l'ordre de 10" cm', l'énergie est de l'ordre de 80 keV et l'angle d'attaque est nul. De tels paramètres permettent d'éviter une amorphisation de la couche active 21. L'étape e) est avantageusement exécutée de manière à ne pas recristalliser la 15 partie amorphe 230. Pour ce faire, le débit de dose et la température d'implantation sont choisis de manière à ne pas recristalliser la partie amorphe 230. A titre d'exemple, un débit de dose de l'ordre de 10" at.cm-2.s-1 et une température d'implantation inférieure à 100°C permettent d'éviter la recristallisation de la partie amorphe 230. 20 Avantageusement, l'étape e) comporte préalablement des étapes de photolithographie et de gravure au sein de l'empilement comportant la partie polycristalline 231, la partie amorphe 230, la deuxième couche diélectrique 22 et la couche active 21. Les étapes de photolithographie et de gravure consistent préférentiellement à former des premiers et seconds motifs (« patterning » en langue 25 anglaise) au sein dudit empilement. Il est alors possible d'introduire des dopants de type p dans la partie amorphe 230 des premiers motifs, et des dopants de type n dans la partie amorphe 230 des seconds motifs. Le plan de masse GP formé à l'issue de l'étape e) comporte alors des zones dopées p et des zones dopées n. 30 Activation thermique des dopants Selon un premier mode de réalisation, l'étape f) exécutée en appliquant un recuit thermique présentant un budget thermique adapté pour ne pas dégrader le premier 3045935 12 dispositif électronique 11. A titre d'exemple non limitatif, il est possible d'activer thermiquement des atomes de bore, lorsque leur concentration est de l'ordre de 1018 cm', avec une température de recuit de 600°C pendant une durée de recuit d'une minute. 5 Selon un second mode de réalisation, l'étape f) est exécutée avec un laser impulsionnel. La longueur d'onde du laser est choisie pour sa sélectivité, c'est-à-dire que la couche active 21 et la deuxième couche diélectrique 22 doivent être transparentes à cette longueur d'onde, tandis que la partie amorphe 230 doit être 10 absorbante à cette longueur d'onde. A titre d'exemple non limitatif, lorsque la couche active 21 est à base de silicium, lorsque la deuxième couche diélectrique 22 est à base de dioxyde de silicium, et lorsque la partie amorphe 230 est à base de silicium amorphe, une longueur d'onde comprise entre 530 nm et 540 nm est sélective. En outre, la fluence du laser (de l'ordre du J.cm-2) et la durée des 15 impulsions (de l'ordre de 20 ns à 200 ns) sont adaptées aux épaisseurs de la couche active 21 et de la deuxième couche diélectrique 22 afin d'atteindre et d'activer thermiquement les dopants introduits dans la partie amorphe 230, et ce sans détériorer le premier dispositif électronique 11. A titre d'exemple non limitatif illustré aux figures 7 et 8, pour une longueur d'onde de 532 nm, lorsque la couche 20 active 21 et la deuxième couche diélectrique 22 présentent respectivement une épaisseur de 10 nm et 20 nm, alors une fluence de 0,13 J.cm-2 et une durée d'impulsions de 43 ns permettent d'atteindre et d'activer thermiquement les dopants introduits dans la partie amorphe 230 (d'une épaisseur de 20 nm), et ce sans détériorer le premier dispositif électronique 11 (l'épaisseur de la première couche 25 diélectrique 12, intercalaire, étant égale à 120 nm). Comme illustré à la figure 7, pour une durée d'impulsions de 43 ns : - la température T3 est supérieure à 1200°C dans la partie amorphe 230, ce qui permet de recristalliser le silicium ; - la température T1 est inférieure à 1400°C, ce qui permet d'empêcher la fusion 30 de la couche active 21 ; - la température T6 au sein du premier dispositif électronique 11 demeure inférieure à 400°C. 3045935 13 Les valeurs de fluence et de durée d'impulsions précitées sont issues de simulations. Bien entendu, les valeurs expérimentales correspondantes sont susceptibles de différer, par exemple jusqu'à 15%. Si la couche active 21 est recouverte d'une couche d'oxyde ou si l'on augmente 5 l'épaisseur de la couche active 21, une possibilité d'adaptation des paramètres est une augmentation de la fluence du laser. Interconnexions, niveaux d'empilements Bien entendu, la première structure 1 peut être munie d'un ensemble de premiers 10 dispositifs électroniques 11 s'étendant sur le substrat 10. Les premiers dispositifs électroniques 11 de l'ensemble sont avantageusement interconnectés par des lignes métalliques. En outre, la présente invention ne se limite pas à deux niveaux d'empilement de dispositifs électroniques 11, 21. Il est tout-à-fait possible d'envisager au moins un 15 troisième niveau d'empilement en réitérant les étapes du procédé après la formation du deuxième dispositif électronique à partir de la couche active 21. REVENDICATIONS1. Procédé de fabrication d'un empilement de dispositifs électroniques (11, 21), comportant les étapes : a) prévoir : - une première structure (1) comportant successivement un premier substrat (10), un premier dispositif électronique (11), une première couche diélectrique (12) ; - une deuxième structure (2) comportant successivement un deuxième substrat (20), une couche active (21), une deuxième couche diélectrique (22), et une couche 10 semi-conductrice polycristalline (23), la couche active (21) étant destinée à former un deuxième dispositif électronique ; b) bombarder la couche semi-conductrice polycristalline (23) par un faisceau (F) d'espèces configuré pour former une partie amorphe (230) et pour conserver une partie polycristalline superficielle (231) ; 15 c) coller les première et deuxième structures (1, 2) par une adhésion directe entre la première couche diélectrique (12) et la partie polycristalline superficielle (231) ; d) retirer le deuxième substrat (20) de la deuxième structure (2) de manière à exposer la couche active (21) ; e) introduire des dopants dans la partie amorphe (230), à travers la couche active 20 (21) exposée, de manière à former un plan de masse (GP) ; f) activer thermiquement les dopants introduits lors de l'étape e) par une recristallisation de la partie amorphe (230). 2. Procédé selon la revendication 1, dans lequel l'étape b) est exécutée de sorte 25 que la partie polycristalline superficielle (231) conservée forme un film continu. 3. Procédé selon la revendication 1 ou 2, dans lequel l'étape b) est exécutée de sorte que la partie polycristalline superficielle (231) conservée présente une épaisseur adaptée pour former un germe polycristallin, l'épaisseur étant de 30 préférence comprise entre 2 nm et 4 nm. 3045935 15 4. Procédé selon l'une des revendications 1 à 3, dans lequel les espèces du faisceau (F) sont des atomes de silicium. 5. Procédé selon l'une des revendications 1 à 4, dans lequel l'étape f) est 5 exécutée avec un laser impulsionnel. 6. Procédé selon l'une des revendications 1 à 4, dans lequel l'étape f) est exécutée en appliquant un recuit thermique présentant : - une valeur de température de recuit inférieure ou égale à 600°C, - une valeur de durée de recuit inférieure ou égale à 1 min. 7. Procédé selon l'une des revendications 1 à 6, dans lequel l'étape e) est exécutée de manière à ne pas recristalliser la partie amorphe (230). 8. Procédé selon l'une des revendications 1 à 7, dans lequel la couche semi- conductrice polycristalline (23) est à base de silicium. 9. Procédé selon l'une des revendications 1 à 8, dans lequel la première couche diélectrique (12) est à base de dioxyde de silicium, et présente une épaisseur 20 supérieure à 60 nm, de préférence supérieure à 80 nm. 10. Procédé selon l'une des revendications 1 à 9, dans lequel les dopants introduits lors de l'étape e) sont sélectionnés dans le groupe comportant B, In, P, As. 25 11. Procédé selon l'une des revendications 1 à 10, comportant une étape consistant à former une couche d'oxyde sur la partie polycristalline superficielle (231) avant l'étape c), l'adhésion directe s'opérant entre la première couche diélectrique (12) et la couche d'oxyde.