Brevet FR3048114A1 — publié le 20170825

Procédé d'amélioration de l'opération d'écriture dans une mémoire EEPROM et dispositif correspondant. Des modes de mise en oeuvre et de réalisation de l'invention concernent les mémoires, notamment les mémoires non-volatiles de type électriquement effaçables et programmables (EEPROM), et plus particulièrement les opérations d'écritures de données dans ces mémoires. Dans les mémoires EEPROM, la valeur logique d'un bit stocké dans un point-mémoire est représentée par la valeur de la tension de seuil d'un transistor à grille flottante, qui peut être modifiée à volonté par des opérations d'écriture. Une opération d'écriture comprend généralement une étape d' effacement suivie d'une étape de programmation. Cela étant, dans certains cas l'opération d'écriture peut comporter uniquement une étape d'effacement ou uniquement une étape de programmation. Ainsi, si par exemple le mot à écrire ne contient que des « 0 » alors seule une étape d'effacement est nécessaire. Si le contenu antérieur de l'emplacement mémoire dans lequel on souhaite écrire un mot numérique contient déjà uniquement des « 0 », alors l'étape d'effacement est inutile. La programmation ou l'effacement d'un transistor à grille flottante consiste dans l'injection ou l'extraction de charges électriques dans la grille flottante du transistor par effet tunnel (effet « Fowler-Nordheim ») à travers l'oxyde de grille dit « oxyde tunnel », au moyen d'une impulsion de haute tension Vpp qui peut être de l'ordre de 10 à 20 volts, typiquement 13 volts. Cette haute tension de 13 volts, nécessaire pour l'écriture des mémoires EEPROM est non-réductible et est très contraignante au niveau de la filière technologique et de la fiabilité du produit. En effet, la réduction lithographique, c' est-à-dire l'augmentation de la finesse de gravure, conduit à une diminution des tensions de fonctionnement, et cette haute tension d'écriture devient plus problématique en matière notamment de fuites des jonctions 3048114 2 source/drain des transistors ainsi qu'en matière de claquage des oxydes tunnel. Par conséquent, ces risques de claquage et de vieillissement prématuré des transistors ont un impact direct sur la fiabilité du 5 produit et la haute tension Vpp maximum applicable est limitée par la robustesse des cellules-mémoires. En outre, lorsque la tension Vpp se rapproche des tensions maximales autorisées pour les composants concernés, apparaissent des courants de fuite importants, généralement par effet avalanche. Ces 10 courants augmentent fortement à partir d'un certain seuil et une pompe de charge ne peut plus les fournir. Cela peut conduire à un sous-effacement ou une sous-programmation, et ces risques de fuites ont ainsi un impact direct sur la fonctionnalité du circuit Le champ électrique nécessaire à l'obtention d'un courant 15 tunnel par effet « Fowler-Nordheim » est proportionnel notamment à la tension Vpp appliquée, au facteur de couplage drain-grille flottante et à l'inverse de l'épaisseur de la couche d'oxyde tunnel. Une maximisation du facteur de couplage des cellules-mémoire et une minimisation de l'épaisseur de l'oxyde tunnel ont permis de 20 répondre partiellement à ce problème mais ces techniques ont atteint leurs possibilités maximales (facteur de couplage dépassant 80% et épaisseur d'oxyde tunnel inférieure à 70À). Une augmentation de la durée d'application des impulsions d'effacement et de programmation est limitée car pouvant mener à des 25 temps d'écritures inacceptables. Par conséquent ce sont en particulier les problématiques d'écriture qui font barrière au développement des technologies modernes de mémoires non-volatiles du type EEPROM. En outre, il existe un besoin de fonctionnement des mémoires à 30 faible énergie, et donc de limiter la valeur des tensions mises en oeuvre, notamment pour des systèmes autonomes alimentés par de petites batteries, tels que des prothèses auditives, ou pour des étiquettes d'identification radiofréquence « RFID ». 3048114 3 Ainsi, il est souhaitable de réduire cette haute tension Vpp, tout en assurant une écriture fiable et efficace des données dans les points-mémoire. Selon un mode de réalisation et de mise en oeuvre, il est 5 proposé de stimuler localement le potentiel de la grille flottante d'une cellule-mémoire, afin d'augmenter le champ électrique traversant l'oxyde tunnel. Il devient alors notamment possible pour une même haute tension d'augmenter l'efficacité de programmation ou d'effacement en 10 augmentant la quantité de charges injectées dans ou extraites de la grille flottante, ou bien de conserver la même efficacité de programmation ou d'effacement en appliquant une tension plus faible. Ainsi il est avantageusement proposé un point mémoire comportant deux cellules-mémoires dont les grilles flottantes des 15 transistors d'états sont reliées et d'utiliser l'une des cellules-mémoires comme « cellule de stimulation » pour stimuler l'autre cellule-mémoire dite « cellule régulière ». Selon un mode de mise en oeuvre et de réalisation il est avantageusement proposé de répartir temporellement les sollicitations 20 en termes d'endurance des deux cellules-mémoires. Selon un aspect, il est proposé un procédé d'écriture dans un point-mémoire de type mémoire électriquement effaçable et programmable, comprenant au moins une opération (ou cycle) d'écriture d'une donnée comportant une étape d'effacement et/ou une 25 étape de programmation utilisant chacune un effet tunnel. Selon une caractéristique générale de cet aspect, le point-mémoire comprend une première cellule-mémoire comportant un premier transistor ayant un premier oxyde surmonté par une première grille flottante et une deuxième cellule-mémoire comportant un second 30 transistor ayant un second oxyde surmonté par une seconde grille flottante connectée à la première grille flottante. De plus, l'étape d'effacement et/ou l'étape de programmation comporte chacune une première phase dans laquelle on met en oeuvre un effet tunnel identique à travers chaque oxyde, et une seconde phase 3048114 4 dans laquelle on augmente la tension aux bornes de l'un des premier et second oxydes, tout en diminuant la tension aux bornes de l'autre oxyde de l'autre transistor de l'autre cellule-mémoire (qui joue ainsi le rôle de cellule-mémoire de stimulation). 5 Selon un mode de mise en oeuvre, dans lequel chacun desdits transistors comporte en outre une grille de commande, ladite étape d'effacement comprend, lors de la première phase, l'application d'une tension d'effacement sur les grilles de commande du premier et du second transistors et l'application d'une tension nulle sur leurs drains 10 et, lors de la seconde phase, le maintien d'une tension nulle sur le drain de l'un des premier et second transistors et l'application d'une première tension auxiliaire sur le drain de l'autre transistor de l'autre cellule-mémoire, ayant une valeur choisie pour augmenter le potentiel de la grille flottante de cet autre transistor. 15 La première tension auxiliaire peut être égale ou inférieure à la tension d'effacement. Ainsi, pendant la première phase, les deux transistors à grille flottante sont effacés de manière similaire, recevant une même impulsion d'effacement et contribuant uniformément à l'effacement. 20 Pendant la seconde phase, si l'on suppose par exemple que la seconde cellule-mémoire est la cellule de stimulation, la tension de drain du second transistor à grille flottante augmente, stoppant l'écoulement de courant tunnel et augmentant par couplage capacitif le potentiel de la grille flottante. La tension à travers le premier oxyde 25 est donc accrue, augmentant par conséquent le courant tunnel. En d'autres termes, l'application de la première tension auxiliaire sur le drain du second transistor conduit à l'obtention d'une différence de potentiel entre la grille flottante et le drain de ce second transistor insuffisante pour obtenir un courant tunnel. 30 Selon un mode de mise en oeuvre, ladite étape de programmation comprend, lors de la première phase, l'application d'une tension de programmation sur le drain du premier transistor et sur le drain du second transistor, et, lors de la seconde phase, l'application de ladite tension de programmation sur le drain de l'un 3048114 5 des premier et second transistors et d'une seconde tension auxiliaire sur le drain de l'autre transistor ayant une valeur choisie pour diminuer le potentiel de la grille flottante de cet autre transistor. Ainsi, pendant la première phase, les deux transistors à grille 5 flottante sont programmés de manière similaire, recevant une même impulsion de programmation et contribuant uniformément à la programmation. Pendant la seconde phase, toujours si l'on suppose par exemple que la seconde cellule-mémoire est la cellule de stimulation, la tension 10 de drain du second transistor à grille flottante diminue, stoppant l'écoulement de courant tunnel et abaissant par couplage capacitif le potentiel de la grille flottante, par conséquent la tension à travers le premier oxyde est accrue. Là encore, la différence de potentiel entre la grille flottante et 15 le drain du second transistor est, dans la deuxième phase, insuffisante pour obtenir un courant tunnel. Avantageusement, la valeur de la seconde tension auxiliaire est non-nulle. Cela permet notamment d'éviter les fuites de courant entre 20 lignes de bit voisines. L' étape d' effacement peut être suivie de l'étape de programmation. Selon un mode de mise en oeuvre, ladite autre cellule-mémoire (c'est-à-dire la cellule-mémoire de stimulation) peut être la même dans 25 l'étape d'effacement et dans l'étape de programmation. Cela étant, la cellule-mémoire dite « régulière » est plus sollicitée en termes d'endurance que la cellule-mémoire de stimulation, puisque son oxyde tunnel voit passer le courant tunnel lors des deux phases d'effacement et de programmation. 30 Aussi peut-il être avantageux dans certaines applications de permuter, par exemple à des instants choisis, les rôles des deux cellules-mémoires du point mémoire. 3048114 6 Ainsi, par exemple, ladite autre cellule-mémoire (la cellule-mémoire de stimulation) peut être différente dans l'étape d'effacement et dans l'étape de programmation. Par ailleurs, dans un mode de mise en oeuvre comprenant 5 plusieurs opérations (ou cycles) d'écritures successives, ladite autre cellule-mémoire (la cellule-mémoire de stimulation) peut par exemple être avantageusement différente d'une opération d'écriture à une autre. Selon un autre aspect, il est proposé un dispositif de mémoire de type mémoire électriquement effaçable et programmable, 10 comprenant au moins un point-mémoire comprenant une première cellule-mémoire comportant un premier transistor ayant un premier oxyde surmonté par une première grille flottante et une deuxième cellule-mémoire comportant un second transistor ayant un second oxyde surmonté par une seconde grille flottante connectée à la 15 première grille flottante et des moyens de commande configurés pour réaliser au moins une opération d'écriture d'une donnée dans le point-mémoire comportant un effacement et/ou une programmation mettant en oeuvre, dans une première phase, un effet tunnel identique à travers chaque oxyde et, dans une seconde phase, une augmentation de la 20 tension aux bornes de l'un des premier et second oxydes et une diminution de la tension aux bornes de l'autre oxyde de l'autre transistor de l'autre cellule-mémoire. Selon un mode de réalisation, dans lequel chacun desdits transistors comporte en outre une grille de commande, les moyens de 25 commande sont configurés pour réaliser l'effacement en appliquant, lors de la première phase, une tension d'effacement sur les grilles de commande du premier et du second transistor et une tension nulle sur leurs drains, et en appliquant, lors de la seconde phase, une tension nulle sur le drain de l'un des premier et second transistors et une 30 première tension auxiliaire sur le drain de l'autre transistor de l'autre cellule-mémoire, ayant une valeur choisie pour augmenter le potentiel de la grille flottante de cet autre transistor. Ladite première tension auxiliaire peut être égale à ladite tension d'effacement. 3048114 7 Selon un mode de réalisation, les moyens de commande sont configurés pour réaliser la programmation en appliquant, lors de la première phase, une tension de programmation sur le drain du premier transistor et sur le drain du second transistor, et en appliquant, lors de 5 la seconde phase, ladite tension de programmation sur le drain de l'un des premier et second transistors et une seconde tension auxiliaire sur le drain de l'autre transistor de l'autre cellule-mémoire, ayant une valeur choisie pour diminuer le potentiel de la grille flottante de cet autre transistor. 10 Les moyens de commande peuvent être configurés pour que ladite valeur de la seconde tension auxiliaire soit non-nulle. Les moyens de commande peuvent être configurés pour réaliser ladite au moins une opération d'écriture comportant l'effacement suivi de la programmation. 15 Selon un mode de réalisation, les moyens de commande sont configurés pour réaliser ladite au moins une opération d'écriture avec ladite autre cellule-mémoire identique ou bien différente dans l'étape d'effacement et dans l'étape de programmation. Selon un mode de réalisation, les moyens de commande sont 20 configurés pour réaliser plusieurs opérations d'écriture successives avec ladite autre cellule-mémoire différente d'une opération d'écriture à une autre. D'autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de 25 réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 5 représentent schématiquement des modes de réalisation et de mise en oeuvre d'un dispositif de mémoire selon l'invention. 30 La figure 1 représente un mode de réalisation de dispositif de mémoire du type EEPROM comprenant un point-mémoire PTM dans un plan-mémoire PM, ainsi que des éléments classiques de mise en oeuvre tels qu'un verrou de ligne de bit BLL, des moyens de commande MCM et des éléments de commutation reliant notamment le plan-mémoire 3048114 8 PM à un amplificateur de lecture AMPL par l'intermédiaire d'un bus de lecture BUSR. L'amplificateur de lecture AMPL est notamment configuré pour lire le contenu du bit stocké dans le point-mémoire PTM. 5 Le point mémoire PTM comporte deux cellules-mémoires CELR, CELB identiques. La première cellule-mémoire CELR est dite « régulière », tandis que la seconde cellule-mémoire CELB est dite « de stimulation » (ou « de boost », en anglais). La cellule-mémoire régulière CELR comporte un premier 10 transistor d'état dit « régulier » TFGR et un premier transistor d'accès TAR commandé par un signal délivré sur une ligne de mots WL, et connecté sur son drain à une première ligne de bit BLR. La source de ce premier transistor d'accès TA est connectée au drain du premier transistor d'état TFGR. 15 Le premier transistor d'état TFGR est commandé sur sa grille de commande CGR par un signal délivré sur une ligne de commande CGL. Le premier transistor d'état TFGR comporte une première grille flottante FGR surmontant une première couche d'oxyde OXR, dont la partie en regard avec le drain du transistor TFGR est dénommée oxyde 20 tunnel. D'autre part, la source du premier transistor d'état TFGR est connectée à une ligne de source SLR. De même, la cellule-mémoire de stimulation CELB comporte un second transistor d'état dit « de stimulation » TFGB et un second transistor d'accès TAB commandé par le signal délivré sur la ligne de 25 mots WL, connecté sur son drain à une seconde ligne de bit BLB et sur sa source au drain du second transistor d'état TFGB. Le transistor d'état de stimulation TFGB est commandé sur sa grille de commande CGB par le signal délivré par la ligne de commande CGL et comporte une seconde grille flottante FGB 30 surmontant une seconde couche d'oxyde OXB, dont la partie en regard avec son drain est également dénommée oxyde tunnel. D'autre part, la source du transistor d'état TFGB est connectée à une ligne de source SLB. 3048114 9 En outre, les grilles flottantes respectives FGR, FGB des transistors d'état sont reliées entre elles, formant une grille flottante commune FG. A des fins de simplification, un seul point-mémoire PTM a été 5 représenté et des moyens habituels non-indispensables à la compréhension de l' invention n' ont volontairement pas été représentés. On rappelle ici que durant une étape d'effacement classique d'une cellule-mémoire, on applique une tension d'effacement (haute 10 tension) sur la grille de commande du transistor d'état de la cellule et on applique une tension nulle sur le drain du transistor d'état. Durant une étape de programmation classique on applique une tension de programmation (haute tension) sur le drain du transistor d'état et une tension nulle sur la grille de commande du transistor 15 d' état. Comme on va le voir plus en détails ci-après, l'une des deux cellule du point-mémoire, par exemple la première cellule, va subir un effacement et/ou une programmation classique tandis que l'autre cellule du point-mémoire, par exemple la deuxième cellule, va subir un 20 effacement et/ou une programmation classique pendant une première phase puis pendant une seconde phase, on va diminuer la tension aux bornes du deuxième oxyde de façon à « booster » le potentiel de la grille flottante commune, c'est-à-dire le modifier de manière augmenter la tension aux bornes du premier oxyde, et corrélativement 25 à améliorer l'effet tunnel de la première cellule. Alors que dans l'exemple décrit ici, la cellule qui va « booster » l'autre est la seconde, il est bien entendu envisageable par symétrie que ce soit la première qui « booste » la seconde. Le verrou (« latch ») BLL comporte classiquement deux 30 inverseurs connectés de façon croisée et peut ainsi stocker une donnée, par exemple dans le but de l'écrire dans un point-mémoire. La donnée est précédemment chargée dans le verrou par des signaux DATA et COL délivrés par les moyens de commande MCM. Un transistor de 3048114 10 réinitialisation commandé par un signal RES permet classiquement de forcer un « 0 » sur la sortie du verrou BLL. La sortie du verrou BLL commande deux transistors TBLR et TBLB configurés pour appliquer les signaux de programmation VBLR 5 et VBLB, par exemple également délivrés par les moyens de commande MCM, sur les lignes de bit respectives BLR et BLB. Les éléments de commutation comprennent, dans cette représentation, les deux transistors TBLR et TBLB ainsi que deux transistors TR, TB commandés par des signaux respectifs COLR et 10 COLB, également délivrés par les moyens de commande MCM, et connectés entre les lignes de bit respectives BLR, BLB et le bus de lecture BUSR. La figure 2 représente l'un quelconque des transistors d'état TFGR, TFGB du point-mémoire PTM de la figure 1, qui est référencé 15 ici TFG. Le transistor TFG comporte une grille de commande CG connectée à la ligne de commande CGL, une grille flottante FG, un drain connecté à une ligne de bit BL et une source connectée à une ligne de source SL. 20 Comme représenté sur la figure 2, il existe une capacité de couplage Cc entre la grille de commande CG et la grille flottante FG ainsi qu'une capacité Cd entre la grille flottante FG et le drain du transistor TFG. Ainsi, la grille flottante commune FG au sein du point-mémoire 25 PTM est incorporée dans un circuit capacitif équivalent, représenté par la figure 3 de façon simplifiée, en négligeant la capacité de canal du transistor TFG vis-à-vis des capacités Cc et Cd. Ce circuit capacitif équivalent est commandé par les signaux présents sur les lignes de bits BLR et BLB ainsi que sur la ligne de commande CGL. 30 Dans la suite, VCG, VFG, VBLR et VBLB désignent respectivement les tensions présentes sur la ligne de commande CGL, sur la grille flottante commune FG, sur la ligne de bit BLR et sur la ligne de bit BLB. 3048114 11 A partir de la représentation de la figure 3, il est simple d'obtenir l'équation (I) : VFGVCGxCc/(Cc+Cd)+VBLR Cd/2(Cc+Cd)+VBLB Cd/2(Cc+Cd) (I) La figure 4 est un tableau de valeurs en volt (V) représentant le 5 potentiel de grille flottante VFG au cours des étapes d'effacement EFF et de programmation PRG. Le potentiel VFG est établi en fonction des tensions VCG, VBLR, VBLB, VWL, VSLR et VSLB et de l'équation (I), les tensions VWL, VSLR, VSLB désignant respectivement les tensions présentes sur 10 la ligne de mot WL et sur les lignes de sources SLR et SLB. Les valeurs de ce tableau sont données à titre d'exemple et les tensions VFG de la grille flottante correspondent à une application numérique de l'équation (I) avec les valeurs de tensions du tableau et Cc=1 et Cd=0,4. 15 La figure 5 représente les allures des tensions VCG, VBLR, VBLB, appliquées respectivement sur la ligne de commande CGL et sur les drains des transistors d'états réguliers TFGR et de stimulation TFGB, dans l'exemple de la figure 4. Cet exemple comprend une étape d'effacement EFF comportant 20 une première phase Pel et une seconde phase Pe2, suivie d'une étape de programmation PRG comportant une première phase Pp 1 et une seconde phase Pp2. Les tensions sont habituellement générées par des pompes de charges et ont la forme d'une rampe suivie d'un plateau à la tension 25 souhaitée. Pendant les étapes d'effacement EFF et de programmation PRG, le courant tunnel est contrôlé par la différence de potentiel entre la grille flottante et le drain d'un transistor d'état. Pendant la première phase Pel de l'étape d'effacement EFF, on 30 applique une tension d'effacement de valeur VppE=12V sur les grilles de commande des transistors d'état TFGR et TFGB. Les drains des transistors d'états TFGR et TFGB sont à des potentiels respectifs VSLR et VSLB nuls, délivrés sur les lignes de source SLR et SLB. Les potentiels VSLR et VSLB sont transmis aux 3048114 12 drains par les transistors d'état TFGR et TFGB forcés à l'état passant, du fait de la haute tension VCG=VppE sur la ligne de commande CGL. Par conséquent, pendant la première phase Pel, la grille flottante commune FG monte à un potentiel VFGE1=8,6V par couplage 5 capacitif, en application de l'équation (I). La différence de potentiel entre les grilles flottantes FGR, FGB et les drains des transistors respectifs est donc de 8,6V, et le processus d'effacement est réalisé classiquement et de manière identique sur les deux transistors d'état TFGR et TFGB. 10 Pendant la seconde phase Pe2 d'une étape d'effacement EFF, la tension d'effacement VppE continue d'être appliquée sur les grilles de commande des transistors d'état du point-mémoire. En outre, une tension auxiliaire est appliquée sur le drain du transistor d'état de stimulation TFGB. Cette tension auxiliaire est 15 délivrée par la source de tension VBLB à une valeur VboostE=12V, via la ligne de bit BLB et le transistor d'accès TAB rendu passant par une tension VWL=12V sur sa grille. La tension résultante sur le drain du transistor d'état de stimulation TFGB vaut sensiblement 10V. La tension présente sur le drain du transistor d'état régulier 20 TFGR est nulle, de la même manière que pendant la première phase Pel. Par conséquent, pendant la seconde phase Pe2, la grille flottante commune FG monte à un potentiel VFGE2=10V par couplage capacitif, en application de l'équation (I). 25 La différence de potentiel entre la grille flottante FGR du transistor d'état régulier TFGR et son drain est ainsi de sensiblement 10V. La différence de potentiel entre la grille flottante FGB du transistor d'état de stimulation TFGB et son drain est quasiment nulle, insuffisante pour obtenir un courant tunnel. 30 Le processus d'effacement est donc réalisé sur le transistor d'état régulier TFGR seul pendant la seconde phase d'effacement, avec une différence de potentiel entre sa grille flottante FGR et son drain augmentée de 1,4V par rapport à un processus habituel. 3048114 13 Le courant tunnel étant exponentiellement dépendant de la tension tunnel, ce gain de 1,4V sur le potentiel de grille flottante FG l'emporte, en matière d'injection de charges dans la grille flottante FG, sur l'absence de courant à travers l'oxyde tunnel OXB du 5 transistor de stimulation TFGB dans cette seconde phase Pe2 de l'étape d' effacement. Pendant la première phase Ppl de l'étape de programmation, une tension de programmation de valeur VppP=12V est appliquée sur les drains des transistors d'état régulier TFGR et de stimulation TFGB. 10 Cette tension VppP est délivrée par les sources de tensions VBLR et VBLB via les lignes de bit BLR et BLB et les transistors d'accès TAR et TAB rendu passants par le signal VWL=15V appliqué sur leurs grilles. Les grilles de commande CGR et CGB des transistors d'états 15 TFGR et TFGB sont à un potentiel VCG=OV délivré sur la ligne de commande CGL. Par conséquent, lors de la première phase Ppl, la grille flottante commune FG passe à un potentiel VFGP1=3,4V par couplage capacitif en application de l'équation (I). 20 La différence de potentiel entre les grilles flottantes FGR, FGB et les drains des transistors d'état respectifs est donc de 8,6V, et le processus de programmation est réalisé classiquement et de manière identique sur les deux transistors d'état TFGR et TFGB. Pendant la seconde phase Pp2 de l'étape de programmation 25 PRG, une seconde tension auxiliaire VboostP, inférieure à la tension de programmation, est appliquée sur le drain du transistor d'état de stimulation TFGB à la place de la tension de programmation VppP. La transition de la tension de programmation VppP vers la seconde tension auxiliaire VboostP peut avantageusement prendre la 30 forme d'une rampe descendante. De manière générale, l'application de rampes lors des transitions de tensions permet de de réduire l'impact des pics de courant tunnel, en répartissant plus uniformément le courant dans le temps, par rapport à une transition abrupte. 3048114 14 La tension présente sur le drain du transistor d'état régulier TFGR est la tension de programmation VppP, de la même manière que pendant la première phase Ppl. Avantageusement, la valeur de la seconde tension auxiliaire 5 VboostP n'est pas nulle, par exemple égale à 2V. Cela permet d'éviter des fuites de courant entre lignes de bit voisines et ne dégrade pas significativement l'effet de « boost » du potentiel VFG de la grille flottante commune FG. Par conséquent, pendant la seconde phase Pp2, la grille 10 flottante commune FG tombe à un potentiel VFGP2=2V par couplage capacitif, en application de l'équation (I). La différence de potentiel entre la grille flottante FGR du transistor d'état régulier TFGR et son drain est ainsi de sensiblement 10V. La différence de potentiel entre la grille flottante FGB du 15 transistor d'état de stimulation TFGB et son drain est donc quasiment nulle, insuffisante pour obtenir un courant tunnel. Le processus de programmation est donc réalisé sur le transistor d'état régulier TFGR seul pendant la seconde phase de programmation Pp2, avec une différence de potentiel entre sa grille 20 flottante FGR et son drain augmentée de 1,4V par rapport à un processus habituel. De même que pendant la seconde phase Pe2 de l'étape d'effacement, ce gain de 1,4V l'emporte, en matière d'écoulement de courant tunnel, sur l'absence de courant à travers l'oxyde tunnel OXB 25 dans cette seconde phase Pp2 de l'étape de programmation. En outre, la variation de la tension de seuil d'un transistor à grille flottante est proportionnelle à la variation du potentiel de la grille flottante et à l'inverse du facteur de couplage entre la grille de commande et la grille flottante. Ainsi une augmentation du potentiel 30 de grille flottante augmente d'autant plus la tension de seuil d'un transistor d'état effacé. De même, une diminution du potentiel de grille flottante abaisse d'autant plus la tension de seuil d'un transistor d'état programmé. 3048114 15 Par conséquent, en matière de lecture du point-mémoire, de telles étapes d'effacement et/ou de programmation stimulées (ou « boostées ») permettent d'augmenter la valeur de la tension de seuil d'un transistor d'état effacé d'environ 2V, et/ou de diminuer la valeur 5 de la tension de seuil d'un transistor d'état programmé d'environ 2V. Par ailleurs, il convient de noter que, pendant l'opération de lecture, classique, l'une et/ou l'autre des deux cellules-mémoires du point mémoire peut (peuvent) être lue(s). D'autre part, les valeurs des tensions sur les lignes de sources 10 SLR, SLB présentées dans la figure 4 permettent notamment d'avoir une tension source-drain aux bornes de conductions des transistors d'état toujours sensiblement nulle lors des opérations d'effacement, évitant ainsi les courts-circuits de la ligne de bit à la source généralement couplée à la masse. 15 En conclusion, l'oxyde tunnel OXB du transistor d'état de stimulation TFGB agit à la fois comme un condensateur de couplage de tension, permettant de stimuler le transfert de charge du transistor d'état régulier lors des secondes phases des étapes d'effacement et de programmation, et comme soutien au transfert de charges durant les 20 premières phases, réduisant sensiblement la mise à contribution de l'oxyde tunnel OXR du transistor d'état régulier TFGR. Les gains obtenus dans les valeurs des tensions de seuil d'un transistor d' état permettent avantageusement, par rapport aux technologies habituelles, notamment : de réduire la haute tension Vpp, 25 pour des tensions de seuil données d'un transistor d'état effacé ou programmé et/ou d'augmenter l'épaisseur de la couche d'oxyde tunnel des transistors d'état pour une haute tension Vpp donnée et une tension de seuil donnée. Cela a pour conséquences avantageuses de notamment réduire 30 la consommation énergétique ou bien d'utiliser des circuits ne supportant pas, par nature des procédés de fabrication, les hautes tensions habituelles d'écriture (par exemple Vpp=13V), et/ou d'améliorer la rétention des données. 3048114 16 L'invention n'est pas limitée aux modes de mise en oeuvre et de réalisation qui viennent d'être décrits mais en embrasse toutes les variantes. Ainsi dans les exemples précédemment exposés, on attribue un 5 rôle précis à chaque cellule-mémoire du point mémoire, à savoir un rôle « régulier » à la première cellule-mémoire associée au premier transistor d'état, et un rôle de « stimulation » ou de « boost » à la seconde cellule-mémoire associée au second transistor d'état. Il est cependant possible d'alterner avantageusement les rôles 10 desdites première et seconde cellules-mémoire, c'est-à-dire attribuer également, dans certain cas, un rôle « régulier » à la seconde cellule-mémoire associée au second transistor d'état, et un rôle de « stimulation » ou de « boost » à la première cellule-mémoire associée au premier transistor d'état. 15 Cela permet notamment de répartir le courant tunnel dans l'un et l'autre desdits premier et second oxydes tunnels. On peut par exemple appliquer telle permutation des rôles entre une étape d'effacement et une étape de programmation d'un cycle d'écriture, ou encore d'un cycle d'écriture à un autre. REVENDICATIONS1. Procédé d'écriture dans un point-mémoire (PTM) de type mémoire électriquement effaçable et programmable, comprenant au moins une opération d'écriture d'une donnée comportant une étape d'effacement (EFF) et/ou une étape de programmation (PRG) utilisant chacune un effet tunnel, caractérisé en ce que le point-mémoire (PTM) comprend une première cellule-mémoire (CLER) comportant un premier transistor (TFGR) ayant un premier oxyde (OXR) surmonté par une première grille flottante (FGR) et une deuxième cellule-mémoire (CLEB) comportant un second transistor (TFGB) ayant un second oxyde (OXB) surmonté par une seconde grille flottante (FGB) connectée à la première grille flottante (FGR), et l'étape d'effacement (EFF) et/ou l'étape de programmation (PRG) comporte chacune une première phase (Pel, Ppl) dans laquelle on met en oeuvre un effet tunnel identique à travers chaque oxyde (OXR, OXB), et une seconde phase (Pe2, Pp2) dans laquelle on augmente la tension aux bornes de l'un des premier et second oxydes (OXR, OXB), tout en diminuant la tension aux bornes de l'autre oxyde (OXB, OXR) de l'autre transistor de l'autre cellule-mémoire. 2. Procédé selon la revendication 1, dans lequel chacun desdits transistors (TFGR, TFGB) comporte en outre une grille de commande (CGR, CGB) et ladite étape d'effacement comprend, lors de la première phase (Pel), l'application d'une tension d'effacement (VppE) sur les grilles de commande (CGR, CGB) du premier et du second transistor (TFGR, TGFB) et l'application d'une tension nulle sur leurs drains (BLR, BLB), et, lors de la seconde phase (Pe2), le maintien d'une tension nulle sur le drain de l'un des premier et second transistors (TFGR, TFGB) et l'application d'une première tension auxiliaire (VboostE) sur le drain de l'autre transistor (TFGB, TFGR) de l'autre cellule-mémoire, ayant une valeur choisie pour augmenter le potentiel de la grille flottante (FGB, FGR) de cet autre transistor. 3048114 18 3. Procédé selon la revendication 2, dans lequel ladite première tension auxiliaire (VboostE) est égale à ladite tension d'effacement (VppE). 4. Procédé selon l'une quelconque des revendications 1 à 3, 5 dans lequel ladite étape de programmation comprend, lors de la première phase (Ppl), l'application d'une tension de programmation (VppP) sur le drain (BLR) du premier transistor (TFGR) et sur le drain (BLB) du second transistor (TFGB), et lors de la seconde phase (Pp2), l'application de ladite tension de programmation (VppP) sur le drain 10 de l'un des premier et second transistors (TFGR, TFGB) et d'une seconde tension auxiliaire (VboostP) sur le drain de l'autre transistor (TFGB, TFGR) de l'autre cellule-mémoire ayant une valeur choisie pour diminuer le potentiel de la grille flottante (FGB, FGR) de cet autre transistor. 15 5. Procédé selon la revendication 4, dans lequel ladite valeur de la seconde tension auxiliaire (VboostP) est non-nulle. 6. Procédé selon l'une quelconque des revendications précédentes, dans lequel l'opération d'écriture comporte l'étape d'effacement (EFF) suivie de l'étape de programmation (PRG). 20 7. Procédé selon la revendication 6, dans lequel ladite autre cellule-mémoire est différente dans l'étape d'effacement et dans l'étape de programmation. 8. Procédé selon la revendication 6, dans lequel ladite autre cellule-mémoire est la même dans l'étape d'effacement et dans l'étape 25 de programmation. 9. Procédé selon la revendication 7 ou 8, comprenant plusieurs opérations d'écriture successives, et dans lequel ladite autre cellule-mémoire est différente d'une opération d'écriture à une autre. 10. Dispositif de mémoire non volatile de type mémoire 30 électriquement effaçable et programmable, comprenant au moins un point-mémoire (PTM) comprenant une première cellule-mémoire (CLER) comportant un premier transistor (TFGR) ayant un premier oxyde (OXR) surmonté par une première grille flottante (FGR) et une deuxième cellule-mémoire (CLEB) comportant un second transistor 3048114 19 (TFGB) ayant un second oxyde (0X8) surmonté par une seconde grille flottante (FGB) connectée à la première grille flottante (FGR) et des moyens de commande (MCM) configurés pour réaliser au moins une opération d'écriture d'une donnée dans le point-mémoire (PTM) 5 comportant un effacement et/ou une programmation en mettant en oeuvre, dans une première phase (Pel, Ppl), un effet tunnel identique à travers chaque oxyde (OXR, OXB) et, dans une seconde phase (Pe2, Pp2), une augmentation de la tension aux bornes de l'un des premier et second oxydes (OXR, OX5) et une diminution de la tension aux bornes 10 de l'autre oxyde (OXB, OXR) de l'autre transistor de l'autre cellule- mémoire. 11. Dispositif selon la revendication 10, dans lequel chacun desdits transistors (TFGR, TFGB) comporte en outre une grille de commande (CGR, CGB) et les moyens de commande (MCM) sont 15 configurés pour réaliser l'effacement en appliquant, lors de la première phase (Pel), une tension d'effacement (VppE) sur les grilles de commande (CGR, CGB) du premier et du second transistor (TFGR, TGFB) et une tension nulle sur leurs drains (BLR, BLB) et en appliquant, lors de la seconde phase (Pe2), une tension nulle sur le 20 drain de l'un des premier et second transistors (TFGR, TFGB) et une première tension auxiliaire (VboostE) sur le drain de l'autre transistor (TFGB, TFGR) de l'autre cellule-mémoire, ayant une valeur choisie pour augmenter le potentiel de la grille flottante (FGB, FUR) de cet autre transistor. 25 12. Dispositif selon la revendication 11, dans lequel les moyens de commande (MCM) sont configurés pour appliquer ladite tension d'effacement (VppE) en tant que première tension auxiliaire (VboostE). 13. Dispositif selon l'une quelconque des revendications 10 à 30 12, dans lequel les moyens de commande (MCM) sont configurés pour réaliser la programmation en appliquant, lors de la première phase (Ppl), une tension de programmation (VppP) sur le drain (BLR) du premier transistor (TFGR) et sur le drain (BLB) du second transistor (TFGB) et en appliquant, lors de la seconde phase (Pp2), ladite tension 25 3048114 20 de programmation (VppP) sur le drain de l'un des premier et second transistors (TFGR, TFGB) et une seconde tension auxiliaire (VboostP) sur le drain de l'autre transistor (TFGR, TFGB) de l'autre cellule-mémoire, ayant une valeur choisie pour diminuer le potentiel de la 5 grille flottante (FGB, FOR) de cet autre transistor. 14. Dispositif selon la revendication 13, dans lequel les moyens de commande (MCM) sont configurés pour appliquer la seconde tension auxiliaire (VboostP) ayant une valeur non-nulle. 15. Dispositif selon l'une quelconque des revendications 10 à 10 14, dans lequel les moyens de commande sont configurés pour réaliser ladite au moins une opération d'écriture comportant l'effacement (EFF) suivi de la programmation (PRG). 16. Dispositif selon la revendication 15, dans lequel les moyens de commande sont configurés pour réaliser ladite au moins une 15 opération d'écriture avec ladite autre cellule-mémoire différente dans l'étape d'effacement et dans l'étape de programmation. 17. Dispositif selon la revendication 15, dans lequel les moyens de commande sont configurés pour réaliser ladite au moins une opération d'écriture avec ladite autre cellule-mémoire identique dans 20 l'étape d'effacement et dans l'étape de programmation. 18. Dispositif selon l'une quelconque des revendications 16 ou 17, dans lequel les moyens de commande sont configurés pour réaliser plusieurs opérations d'écriture successives avec ladite autre cellule-mémoire différente d'une opération d'écriture à une autre.