Brevet FR3048816A1 — publié le 20170915

PROCEDE DE FABRICATION D'UN DISPOSITIF AVEC TRANSISTOR NMOS CONTRAINT EN TENSION ET TRANSISTOR PMOS CONTRAINT EN COMPRESSION UNI-AXIALE DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR La présente description concerne le domaine des structures de transistors, et plus particulièrement celles dotées d'une zone de canal subissant une déformation ou contrainte mécanique. Par déformation mécanique on entend un matériau qui a son ou ses paramètre(s) de maille cristalline allongé(s) ou écourté(s). Dans le cas où le paramètre de maille déformé est plus important que le paramètre dit « naturel » d'un matériau cristallin, celui-ci est dit en déformation en tension. Lorsque le paramètre de maille déformé est plus petit que le paramètre de maille naturel, le matériau est dit en déformation compressive ou en compression. Une contrainte appliquée à un matériau semi-conducteur induit une modification de la maille cristalline et donc de sa structure de bande, dont va découler une modification de la mobilité des porteurs dans ce matériau. La mobilité des électrons est augmentée (respectivement diminuée) par une contrainte en tension (respectivement en compression) du matériau semi-conducteur dans lequel ils transitent alors que la mobilité des trous sera augmentée (respectivement diminuée) lorsque le semi-conducteur est en compression (respectivement en tension). On sait réaliser des transistors sur une couche superficielle semi- conductrice contrainte d'un substrat de type semi-conducteur isolant. La contrainte dans cette couche superficielle est généralement une contrainte bi-axiale. Pour améliorer les performances d'un transistor à canal contraint, on peut vouloir relaxer la contrainte dans une direction orthogonale à celle dans laquelle le canal s'étend, autrement dit dans une direction orthogonale à la direction dans laquelle le courant du transistor est destiné à circuler. 3048816 2 Une telle relaxation peut être réalisée par gravure des bords latéraux d'une structure de canal en matériau semi-conducteur contraint. De même, pour pouvoir réaliser des transistors de type N et de type P à partir d'un même matériau semi-conducteur contraint, par exemple du silicium contraint 5 en tension, on peut chercher à relaxer certaines régions du matériau contraint. Le document US 7 335 545 B2 propose un méthode pour relaxer une région de silicium contraint en tension, cette région étant ensuite contrainte en compression par le biais d'un liner en nitrure de silicium. La contrainte en compression mise en oeuvre est bi-axiale. 10 Il se pose le problème de trouver un nouveau procédé de réalisation d'un dispositif à transistor(s) doté(s) d'un canal contraint, en particulier de transistors différents à partir d'une même couche de matériau semi-conducteur contraint. EXPOSÉ DE L'INVENTION C'est un but de la présente invention de réaliser un transistor à canal 15 contraint en compression uni-axiale dans une couche superficielle d'un substrat, et en particulier une couche superficielle comportant une région adaptée à la mise en oeuvre d'un autre transistor à canal contraint en tension. Selon un mode de réalisation, la présente invention concerne un procédé de réalisation d'un dispositif à transistor(s), doté d'au moins un transistor de type P à 20 structure de canal contraint en compression comprenant des étapes consistant à : - former un masquage sur une première région d'une couche superficielle d'un substrat comprenant une couche de support, une couche isolante séparant la couche de support de la couche superficielle, la couche superficielle étant à base de matériau semi-conducteur contraint, en particulier en silicium, contraint selon une 25 contrainte en tension bi-axiale, le masquage étant formé d'au moins un bloc de masquage de forme allongée disposé sur une première zone de la couche superficielle, la première zone ayant une longueur mesurée parallèlement à une première direction et une largeur mesurée parallèlement à une deuxième direction, la première zone étant apte à accueillir une structure de canal d'un transistor, le masquage étant configuré de sorte qu'une ou 3048816 3 plusieurs ouvertures de forme allongée et s'étendant parallèlement à la première direction sont disposées de part et d'autre du bloc de masquage et dévoilent respectivement des deuxièmes zones de la couche superficielle disposées de part et d'autre de la première zone, 5 - réaliser au moins une implantation ionique de la couche superficielle à travers les ouvertures du masquage, de sorte à rendre amorphe les deuxièmes zones, - effectuer une recristallisation des deuxièmes zones de la couche superficielle, puis après avoir retiré le masquage, - enrichir en Germanium la première zone de la couche superficielle, 10 - formation d'au moins un bloc de grille d'au moins un transistor sur la première zone de la couche superficielle, le bloc de grille s'étendant parallèlement à la deuxième direction. Le bloc de grille est ainsi disposé en regard de la première zone à un emplacement où se trouvait le bloc de masquage retiré auparavant. 15 Le substrat est en particulier de type sS01. Ainsi, par amorphisation à travers les ouvertures d'un masquage de forme allongée on réalise une relaxation de la première zone dans la deuxième direction tout en conservant une contrainte en tension dans la première direction. Puis, en réalisant l'enrichissement en Germanium de la première zone on 20 crée une contrainte en compression dans la deuxième direction, tandis que dans la première direction, du fait d'avoir conservé une contrainte en tension, l'enrichissement en Germanium permet de former une région globalement relaxée dans la première direction. Avantageusement, lors de l'amorphisation des deuxièmes zones, la recristallisation des deuxième zones, et l'enrichissement en Germanium de la couche 25 superficielle, une deuxième région de la couche superficielle dédiée à au moins un autre transistor est protégée par un masque, l'autre transistor étant de type N, le procédé comprenant en outre, après ledit enrichissement en Germanium, des étapes de : - retrait du masque, - formation d'au moins une grille sur la deuxième région. 3048816 4 Ainsi, sur la deuxième région de la couche superficielle on peut réaliser un ou plusieurs autres transistors de type N dont le canal est en Si contraint en tension. Plusieurs blocs de grilles peuvent être réalisés en même temps respectivement sur la première région dédiée à au moins un transistor de type P et sur une 5 deuxième région dédiée à au moins un transistor de type N. Pour améliorer l'effet de relaxation de la première zone dans la deuxième direction (c'est-à-dire la direction dans laquelle sa largeur est mesurée), on peut, après amorphisation des deuxièmes zones de la couche superficielle et préalablement à ladite recristallisation de ces deuxièmes zones : effectuer un traitement thermique laser des 10 deuxièmes zones. Selon une première mise en oeuvre particulière du procédé, le bloc de masquage de forme allongée peut être un bloc de grille sacrificiel. Dans ce cas, le procédé peut comprendre, après amorphisation puis recristallisation des deuxièmes zones, des étapes de : 15 - réalisation d'un deuxième masquage formé d'éléments disposés de part et d'autre et contre le bloc de masquage, - retrait du bloc de masquage entre lesdits éléments du deuxième masquage de sorte à former au moins une cavité dévoilant la première zone, puis, après ledit enrichissement en Germanium de la première zone: 20 - former dans ladite cavité une grille de remplacement. Dans ce cas, on réalise un auto-positionnement ou auto-alignement de la grille en regard de la première zone dont on a modifié l'état de contrainte en augmentant sa concentration en Germanium. Un tel mode de réalisation a pour avantage de permettre de positionner des régions de rencontre de fronts de recristallisation lors de la 25 recristallisation des deuxièmes zones en dehors de l'emplacement prévu pour la ou les zones de canal. Ainsi, dans le cas où la rencontre des fronts crée des défauts, ceux-ci seront situés hors du canal. Avantageusement, après la recristallisation des deuxièmes zones et avant la réalisation du deuxième masquage, on effectue une croissance de régions semi- conductrices de source et de drain de part et d'autre du bloc de masquage, le deuxième 3048816 5 masquage étant ensuite formé de sorte à recouvrir les régions semi-conductrices de source et de drain. Ainsi, les régions semi-conductrices sont formées avant l'enrichissement en Germanium et protégées de cette étape d'enrichissement par le deuxième masquage. Selon une deuxième mise en oeuvre particulière du procédé, après 5 amorphisation des deuxièmes zones et préalablement audit enrichissement en Germanium on retire le masquage, l'enrichissement en Germanium étant un enrichissement en Germanium de la première zone et des deuxièmes zones. Pour permettre d'augmenter l'effet de relaxation dans la deuxième direction lors de l'amorphisation, on peut avantageusement prévoir le bloc de masquage 10 de forme allongée est en un matériau ayant une contrainte élastique intrinsèque en tension. L'enrichissement en Germanium est avantageusement réalisé par un procédé de condensation en Germanium lors duquel on dépose une couche semiconductrice à base de Sii,Gex puis on réalise une oxydation thermique de sorte à faire 15 migrer le Germanium de cette couche semi-conductrice dans la première zone. L'épaisseur de Sii_xGex déposée et les conditions de l'oxydation (durée ; température) sont modulées en fonction du niveau de contrainte requis. Selon un autre aspect, la présente invention concerne un dispositif à transistor(s) obtenu à l'aide d'un procédé tel que défini plus haut. 20 Ainsi un mode de réalisation concerne un dispositif à transistor(s) doté d'au moins un transistor de type P à structure de canal contraint en compression uni-axiale formée dans une première région d'une couche superficielle en silicium contraint en tension d'un substrat de type sS01, et d'au moins un transistor de type N à structure de canal contraint en tension dans une deuxième région de la couche superficielle. 25 BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : 3048816 6 - les figures 1A-1J servent à illustrer un exemple de procédé de réalisation d'un dispositif à transistor(s) doté d'au moins un transistor contraint en compression en particulier selon une contrainte uni-axiale ; - les figures 2A-2M servent à illustrer un autre exemple de procédé de 5 réalisation d'un dispositif à transistors comportant un canal contraint en compression uni- axiale avec une grille auto-alignée. En outre, dans la description ci-après, des termes qui dépendent de l'orientation du dispositif s'appliquent en considérant que la structure est orientée de la façon illustrée sur les figures. 10 Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. 15 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de procédé de réalisation d'un dispositif à transistors dotés d'une structure de canal contraint va à présent être donné en liaison avec les figures 1A-1J. Le matériau de départ de ce procédé est ici un substrat de type semi- 20 conducteur contraint sur isolant comprenant une couche de support 10 semi-conductrice, une couche isolante 11 située sur et en contact avec la couche de support 10, elle-même revêtue d'une couche semi conductrice 12 dite « superficielle » en un matériau semiconducteur contraint. On utilise en particulier un substrat de type sSOI(S01 pour « strained Silicon on insulator » ou « silicium contraint sur isolant ») dans lequel la couche semi 25 conductrice 12 superficielle est à base de silicium contraint selon une contrainte bi-axiale en tension. Dans un cas où l'on met en oeuvre des transistors en technologie FDSOI, (pour « Fully Depleted Silicon On Insulator »), la couche superficielle semi conductrice 12 a une épaisseur el qui peut être comprise par exemple entre 3 et 20 nm, tandis que la 3048816 7 couche isolante 11 communément appelée de BOX (BOX pour « Buried Oxide ») et à base de Si02 a une épaisseur e2 qui peut être par exemple comprise entre 5 nm et 200 nm (les épaisseurs el et e2 étant des dimensions mesurées parallèlement à un axe z d'un repère orthogonal [O ; x ; y ; z] représenté sur la figure 1A). 5 Selon une étape du procédé, on réalise un masque 15 visant à protéger une région 122 de la couche semi conductrice 12 dans laquelle un ou plusieurs transistors de type N sont destinés à être formés. Le masque 15 peut être mis en oeuvre à partir d'une couche en SiN d'épaisseur comprise par exemple entre 40 et 150 nm. On effectue alors typiquement un procédé de photolithographie lors duquel on utilise une ou plusieurs 10 marques d'alignement afin de positionner précisément le masque 15 en regard de la région 122 de la couche superficielle 12 qui est dédiée aux transistors de type N. On grave ensuite la couche de SiN en regard d'une autre région 121 dédiée aux transistors de type P, de sorte à dévoiler cette autre région 121. Sur cette autre région 121 de la couche superficielle 12, on forme ensuite 15 un masquage. L'épaisseur et la composition du masquage sont prévues de sorte que celui- ci soit à même de protéger certaines zones 12a de la région 121 lors d'étape(s) ultérieure(s) d'implantation. Le masquage est typiquement un masque dur, par exemple à base de SiN ou de Si02. Dans l'exemple de réalisation illustré sur les figures 1B et 1C, le masquage est formé de plusieurs blocs 22 disposés respectivement sur des premières zones 12a de la 20 couche superficielle 12. Les premières zones 12a sont destinées à accueillir des zones de canal de transistors. Pour réaliser les blocs de masquage 22 on peut utiliser une technique type communément appelé « multiple patterning » ou une technique de SIT (pour « Sidewall image transfer ») avec laquelle on forme des espaceurs contre un élément que 2 5 l'on retire ensuite sélectivement vis-à-vis des espaceurs, ces espaceurs formant ensuite des blocs de masquage. Les blocs 22 de masquage ont une forme oblongue ou allongée, avantageusement parallélépipédique. Par forme « allongée », on entend qu'ils ont une largeur Wi (mesurée parallèlement à l'axe x du repère [0 ; x ; y ; z]) inférieure et à leur 30 longueur (mesurée quant à elle parallèlement à l'axe y du repère 3048816 8 [O ; x ; y ; z]. Typiquement, les blocs 22 de masquage peuvent être prévus avec une largeur Wi comprise par exemple entre 5 nm et 50 nm et une longueur L1 comprise par exemple entre 100 nm et 10 um. Le masquage comporte des ouvertures 23 dévoilant respectivement des deuxièmes zones 12b de la couche superficielle 12. Les ouvertures 23 5 ont également une forme oblongue ou allongée, par exemple rectangulaire, et s'étendent de part et d'autre des blocs 22 du masquage 20, le long de ces derniers. Les deuxièmes zones 12b sont destinées à accueillir des zones de source et de drain de transistors. Toutefois, on peut prévoir de faire déborder légèrement les zones de source et de drain dans les premières zones 12a. 10 Sur la figure 1C, la contrainte en tension bi-axiale s'exerçant sur la couche semi-conductrice superficielle 12 est représentée de manière schématique par des flèches A1, Al et A2, A'2. On souhaite alors relaxer la région dédiée aux transistors de type P dans une direction donnée de la contrainte bi-axiale correspondant à une direction orthogonale à celle dans laquelle les blocs 22 s'étendent (cette direction étant une 15 direction parallèle à l'axe A1A'1, autrement dit à l'axe y sur la figure 1C). Pour cela, on effectue ensuite une amorphisation des deuxièmes zones 12b de la couche superficielle 12 dévoilées par les ouvertures 23 du masquage 20. Cette amorphisation est réalisée à l'aide d'une ou plusieurs implantation(s) ionique(s), les blocs 22 du masquage 20 protégeant les premières zones 12a de la couche superficielle 12 sur 20 lesquelles ils reposent. L'implantation amorphisante (figure 1D) peut être réalisée par exemple à l'aide d'atomes de Si, ou de Xe, à une énergie choisie en fonction de la nature des espèces implantées, de la nature et épaisseur de la couche superficielle 12, de la densité de courant d'implantation et de la température du substrat lors de l'implantation. 25 Par exemple, pour rendre amorphe une épaisseur de 15 nm de Si, on peut implanter des ions Si à une énergie comprise entre 6 keV à 8 keV avec une dose de l'ordre de 1 x 1015 atomes/cm2. Pour rendre amorphe une épaisseur de 30 nm de Si, on peut par exemple implanter des ions Si à une énergie comprise entre 14 keV et 25 keV à une dose de l'ordre de 5 x 1014 atomes/cm2. Selon un autre exemple, pour rendre amorphe une 3048816 9 épaisseur de 36 nm de Si, on peut également utiliser du Xe à une énergie de l'ordre de 60 keV pour une dose comprise entre 1614 et 3614 at/cm2. On rend ainsi amorphe des deuxièmes zones 12b de la couche superficielle 12 qui s'étendent contre les première zones 12a de la couche superficielle 5 non-implantées et dont la structure cristalline est conservée. Les deuxièmes zones 12b peuvent être rendues amorphes sur toute leur épaisseur, c'est-à-dire jusqu'à atteindre la couche isolante 11 du substrat. L'amorphisation des deuxièmes zones 12b conduit à une relaxation de la contrainte dans les premières zones 12a dans une direction qui est orthogonale à celle dans 10 laquelle les premières zones 12a et les deuxième zones 12b s'étendent, cette direction étant également parallèle au plan principal de la couche superficielle 12. Par « plan principal » de la couche superficielle 12, on entend ici un plan passant par la couche superficielle 12 et parallèle à un plan [0 ; x ; y ] du repère orthogonal [0 ; x ; y ; z]. La direction dans laquelle la relaxation se produit, est parallèle à la direction dans laquelle la 15 largeur des première zones semi-conductrices 12a est mesurée. Autrement dit, une relaxation dans une direction parallèle à l'axe x du repère orthogonal [0 ; x ; y ; z] est opérée. Une contrainte est toutefois conservée dans les premières zones 12a dans une autre direction correspondant à la direction dans laquelle s'étendent les 20 premières zones 12a, c'est à dire une direction prise parallèlement à la longueur L1 des première zones semi-conductrices 12a. Autrement dit, une contrainte uni-axiale est conservée dans une direction prise parallèlement à l'axe y du repère orthogonal [0 ; x ; y ; z]. La relaxation opérée est ainsi réalisée sans gravure de la couche superficielle 12, sans créer de relief, ce qui peut permettre de faciliter la réalisation ultérieure d'une 25 grille de transistor. Pour permettre de relaxer davantage les premières zones 12a dans une direction orthogonale à celle dans laquelle elle s'étendent, le masquage 20 peut lui-même être à base d'un matériau ayant une contrainte intrinsèque en tension. Un masquage, par exemple à base de SiN en tension peut être utilisé. 3048816 10 Afin de relaxer davantage la région 121 du substrat dédiée aux transistors P, on peut également effectuer un traitement thermique localisé à l'aide d'un laser. Pour des zones 12a, 12b en silicium un recuit selon une durée comprise par exemple entre 5 ns et 250 ns, avec une température supérieure à 1150°C et inférieure 5 à 1400°C peut être par exemple mis en oeuvre, la longueur d'onde du laser utilisée étant typiquement inférieure à 1 um. Puis, on effectue une recristallisation des deuxième zones 12b semi- conductrices rendues amorphes de la couche superficielle 12 (figure 1E). Pour cela, on se sert des premières zones 12a dont la structure cristalline a été conservée comme zones de 10 départ de fronts de recristallisation. Typiquement, les fronts de recristallisation se propagent parallèlement au plan principal du support. La recristallisation est réalisée à l'aide d'au moins un recuit thermique. La durée et la température de ce recuit sont adaptées en fonction de l'épaisseur de la couche superficielle 12 et de l'orientation cristallographique de son matériau. Pour réaliser une recristallisation de silicium avec une 15 orientation , on choisit de préférence une température de recuit inférieure à 700°C, par exemple comprise entre 500°C et 700°C. Pour permettre d'améliorer la recristallisation sans augmenter la température de recuit, on peut, préalablement au recuit, avoir réalisé une implantation d'espèces dopantes, par exemple du Phosphore ou du Bore. 20 A titre d'exemple, dans le cas où les zones 12b sont orientées dans la direction cristallographique (110) et le plan du substrat est {100}, que la couche de Si a une épaisseur par exemple de l'ordre de 36 nm, à 650°C, un recuit de 2mn peut s'avérer suffisant pour recristalliser des zones 12b de largeur (dimension mesurée parallèlement à l'axe x) de l'ordre de 20 nm. 25 Sur la figure 1E, le dispositif en cours de réalisation est montré une fois la recristallisation effectuée. Cette figure illustre de manière schématique des lieux 31 de rencontre de fronts de recristallisation. Ces lieux 31, éventuellement susceptibles de comporter des défauts cristallins, sont situés dans les deuxième zones semi-conductrices 12b que l'on vient de recristalliser et donc hors de zones dans lesquelles le canal ou les 30 canaux de transistor(s) sont prévus. 3048816 11 Sur la figure 1F, la contrainte en tension uni-axiale s'exerçant sur la couche semi-conductrice superficielle 12 est représentée de manière schématique par des flèches Al, A'1. On effectue ensuite un retrait des blocs 22 de masquage, par exemple par 5 une gravure humide à l'aide d'une solution à base d'acide phosphorique 85% chauffé en dessous du point d'ébullition pour un masquage en SiN. On dévoile ainsi les premières zones 12a de la région 121 dédiée au(x) transistor(s) de type P. On effectue ensuite un enrichissement en Germanium de la couche semi- conductrice superficielle 12, et en particulier de la région 121 qui n'est pas protégée par le 10 masque 15. L'enrichissement en Germanium de la couche 12 de silicium peut être réalisé par exemple à l'aide d'une technique dite de « condensation Germanium » telle que décrite par exemple dans le document « Fabrication of strained Si on an ultrathin SiGe on Insulator virtual substrate with a high Ge fraction », Appl. Phys. Lett. 79, 1798, de 2001, par Tezuka et al. ou dans le document « the Ge condensation technique : a solution for planar 15 SOI/Ge01 co-integration for advanced CMOS technologies », Materials Science in Semiconductor Processing 11 (2008) 205-213, de Damlencourt et al. Une autre possibilité pour réaliser un enrichissement en Germanium consiste à faire un dépôt de SiGe, puis de réaliser ensuite un recuit de diffusion afin de mélanger le Si et le Ge. On peut ensuite réduire l'épaisseur de la couche à enrichir. En 20 variante, on peut réduire l'épaisseur de la couche à enrichir préalablement à cet enrichissement. Pour effectuer ce procédé de condensation on forme tout d'abord par épitaxie une couche 32 de SixGel_x sur la couche superficielle 12 et en particulier sur la région 121 non protégée par le masque 15 (figure 1G). 25 Puis, une oxydation thermique des couches semi-conductrices 12, 32 est mise en oeuvre afin de faire migrer le Germanium dans la couche 12 de silicium sous-jacente. L'oxydation thermique peut être réalisée à une température comprise par exemple entre 900°C et 1100°C, pendant une durée suffisante pour permettre d'atteindre l'épaisseur de SiGe voulue, par exemple entre 1 minute et 30 minutes. Cette étape 30 d'oxydation peut être entrecoupée de phases de diffusion de durée et de température 3048816 12 comparables réalisées en atmosphère non oxydante et permettant d'uniformiser la répartition du Ge dans la couche sous-jacente. Le masque 15 est configuré en termes d'épaisseur et de composition de sorte à empêcher une oxydation dans la région 122 dédiée aux transistors de type N. 5 Une fois l'oxydation réalisée et la migration de Germanium obtenue, on retire une couche résiduelle d'oxyde qui s'est formée sur la couche superficielle 12, par exemple par gravure par voie humide à l'aide d'une solution à base de HF. On adapte l'épaisseur de la couche 32 de SixGel_x déposée, la durée d'oxydation en fonction de la concentration en Germanium que l'on souhaite obtenir et 10 par voie de conséquence du niveau de contrainte que l'on veut mettre en oeuvre dans la région 121 dédiée au(x) transistor(s) de type P. La figure 1H montre la couche superficielle 12 avec une région 121 à base de Sii_yGey (avec x > y > 0) enrichie en Germanium et une autre région 122 en Si contraint en tension que l'on a gardée intacte. On effectue ensuite un retrait du masque 15 de 15 protection de la région 122 dédiée au(x) transistor(s) de type N. Puis, on forme des transistors T11, T21 respectivement sur la région 122 dédiée aux transistors de type N et sur la région 121 dédiée aux transistors de type P. La réalisation des transistors comprend notamment la formation d'électrodes de grilles 41, 42 respectivement en regard de la région 121 et de la région 122. Pour cela, on dépose un 20 empilement de grille comprenant un diélectrique et un matériau de grille, que l'on grave ensuite de manière à former des motifs de grille. Le diélectrique de grille est par exemple un matériau high-k tel que du Hf02 que l'on revêt par exemple d'un empilement à base de TiN et d'un matériau métallique de remplissage tel que du W. Sur la région 121 dédiée aux transistors de type P, les grilles 41 réalisées 25 sont disposées sur les premières zones 12a et s'étendent parallèlement aux premières zones semi-conductrices 12a prises dans le sens de leur longueur L1 autrement dit dans une direction parallèle à celle dans laquelle les blocs de masquage à implantation s'étendaient. Ainsi, dans l'exemple illustré sur les figures 11 et 1J, les grilles 41 sont orientées dans une direction parallèle à l'axe y du repère orthogonal [O ; x ; y ; z ] et qui est 30 orthogonale à celle de la contrainte compressive uni-axiale. 3048816 13 Pour les transistors de type P on a ainsi conservé la contrainte uni-axiale compressive dans la même direction que celle dans laquelle le courant de ces transistors est destiné à circuler, tout en ayant une contrainte relaxée dans la direction orthogonale à celle dans laquelle un courant est destiné à circuler. Les transistor(s) T21 de type N ont, 5 quant à eux des régions de canal qui sont réalisées dans une région 122 non modifiée de la couche semi-conductrice superficielle 12 qui est contrainte en tension. On réalise ainsi, à partir d'une même couche superficielle 12, un dispositif doté de transistor de type N avec un canal contraint en tension et de transistor de type P avec un canal contraint en compression uni-axiale. 10 Pour permettre d'isoler les régions 121, 122 dédiées respectivement aux transistors de type N et aux transistors de type P, au moins une zone d'isolation 125 de type STI traversant le substrat peut être également formée. On réalise pour cela au moins une tranchée que l'on remplit de matériau diélectrique. Typiquement, la zone d'isolation 125 de type STI est réalisée avant formation des grilles. 15 Selon une variante de réalisation du procédé qui vient d'être décrit, on peut utiliser des masques différents respectivement pour protéger la région 122 de l'implantation d'amorphisation puis pour protéger ultérieurement cette même région 122 de l'oxydation thermique permettant de réaliser la condensation en Germanium. Ainsi, dans un cas particulier où le masque 15 utilisé pour protéger la 20 région 122 de l'implantation d'amorphisation est un masque en polymère, on peut prévoir de retirer celui-ci avant le recuit de recristallisation. Un autre exemple de procédé suivant l'invention va à présent être donné en liaison avec les figures 2A-2M. Cette variante permet d'améliorer la précision du positionnement des grilles vis-à-vis des premières zones semi-conductrices 12a dans 25 lesquelles les régions de canal sont prévues. On forme tout d'abord un ou plusieurs blocs 132 de grille(s) sacrificiels sur la région 121 dédiée aux transistors de type P. Sur la région 122 de la couche superficielle 12 dédiée cette fois aux transistors de type N, un ou plusieurs autres blocs de grille sacrificiels peuvent être également réalisés. Les blocs de grille sacrificiels sont par 3048816 14 exemple en polysilicium. Dans l'exemple de réalisation illustré sur la figure 2A, un masque 145 est agencé sur la région 122 dédiée aux transistors de type N. Des espaceurs isolants 137, par exemple à base de nitrure de silicium ou d'un matériau low-k tel que du SiOCN peuvent être également formés de part et d'autre 5 des blocs 132 de grille sacrificiels. Une gravure de régions non protégées par le masque 145 d'une couche diélectrique est effectuée pour réaliser les espaceurs 137. On effectue ensuite au moins une implantation ionique de zones 120b de la couche superficielle 12 qui ne sont pas protégés par les blocs 132 de grille sacrificiels, afin de rendre ces zones 120b amorphes. Les blocs 132 de grille sacrificiels et les espaceurs 10 disposés contre ces blocs 132 servent alors de protection à l'implantation amorphisante. Le masque 145 peut être conservé lors de l'implantation. Il est dans ce cas configuré pour protéger la région 122 dédiée aux transistors de type N lors de cette implantation. D'autres zones 120a de la couche superficielle 12 situées sous les blocs 132 de grille sacrificiels ne sont donc pas rendues amorphes et ont leurs structures 15 cristalline préservée (figures 2B et 2C). L'amorphisation permet de relaxer ces zones dans une direction orthogonale à celle dans laquelle les blocs 132 sacrificiels s'étendent. On effectue ensuite la recristallisation des zones 120b semi-conductrices en réalisant un ou plusieurs recuits thermiques. Dans le cas par exemple où le masque 145 est en résine, on retire celui-ci avant de procéder au(x) recuit(s) (figure 2D sur laquelle les 20 lieux 31 de rencontre des fronts de recristallisation sont représentés de manière schématique). Une fois la recristallisation effectuée, on forme des régions semi- conductrices 151 de source et de drain de part et d'autre des grilles 132 sacrificielles. Les régions semi-conductrices 151 sont réalisées par croissance par épitaxie à partir de la 25 couche superficielle 12. Les régions semi-conductrices 151 sont réalisées avantageusement à base d'un matériau tel que par exemple du Silicium Germanium adapté pour contraindre en compression les zones 120a de la région 121 dédiée aux transistors P. Pour réaliser les régions semi-conductrices de source et de drain dans la région 122 dédiée aux transistors N, la région 121 dédiée aux transistors de type P peut 3048816 15 être protégée par une couche de résine. Puis on forme des espaceurs dans la région 122 dédiée aux transistors N, Ensuite, on forme des régions de source et de drain par épitaxie dans la région 122 dédiée aux transistors N. 5 Ensuite, on forme une couche isolante 153 par dépôt conforme de sorte à recouvrir les régions semi-conductrices 151 les blocs de grille 132 et leurs espaceurs 137 associés (figure 2F). Cette couche isolante 153 peut être une couche d'arrêt de gravure typiquement à base de nitrure de silicium. Puis, une autre couche isolante 157 est déposée. Cette autre couche 10 isolante 157 peut être par exemple en oxyde de silicium et de préférence prévue avec une épaisseur de sorte à combler des espaces situés de part et d'autre des blocs de grille (figure 2G). On peut ensuite effectuer un retrait de portions des couches isolantes 153, 157 dépassant d'un niveau situé au-dessus de la face supérieure des blocs 132 de grille 15 sacrificiels, typiquement par polissage mécano chimique (CMP). L'empilement de couches isolantes 153, 157 forme alors un autre masquage, des blocs formant ce deuxième masquage étant disposés de part et d'autre des blocs 132 de grille sacrificiels. Une fois avoir dévoilé la face supérieure des blocs 132 de grille sacrificiels, on effectue un retrait de ces blocs de grille sacrificiels. Lorsque les blocs de grilles sacrificiels 20 sont en polysilicium sur une couche de Si02, ce retrait peut être effectué par exemple par gravure à l'aide de TMAH à une température comprise entre 50°C et 70°C pour le polySi. On retire ensuite le Si02 en utilisant une solution de HF dilué. On libère ainsi des cavités 158 entourées de blocs du deuxième masquage 155-157 (figure 2H). Puis, on dépose sélectivement un matériau semi-conducteur 162 en 25 SixGel_x sur la couche superficielle 12 et en particulier sur des zones 120a de la couche superficielle 12 dévoilées par les cavités 158 et qui ne sont donc pas protégées par le masquage 153-157 (figure 21). Ensuite, une oxydation thermique est mise en oeuvre de sorte à enrichir en Germanium la couche 12 de Si sous-jacente et en particulier les zones 120a. Le 3048816 16 masquage 155-157 sert alors de masquage à oxydation protégeant les zones semiconductrices 151 épitaxiées ainsi que les zones semi-conductrice 120b (figure 2J). On retire ensuite les portions oxydées, par exemple à l'aide d'une solution à base de HF, de manière à dévoiler les zones 12a enrichies en Germanium. 5 Lorsque la couche isolante 157 est en oxyde de silicium, on peut prévoir l'épaisseur de cette couche suffisante pour ne pas être entièrement consommée lors du retrait des portions oxydées. Puis, dans les ouvertures 158, on dépose ensuite un diélectrique 163 de grille, par exemple de type high-k tel que du Hf02, puis au moins un matériau 165 de grille, 10 formé par exemple d'un revêtement métallique à base de TiN et d'un matériau métallique de remplissage tel que du W. L'empilement de grille comble ainsi une région située entre les espaceurs isolants 137 (figure 2K). Une étape de retrait d'une épaisseur de l'empilement de grille est ensuite effectuée typiquement par polissage mécano-chimique (CMP) (figure 2L). 15 On a ainsi réalisé des grilles de remplacement positionnées précisément en regard des zones 120a enrichies en Germanium. Ces zones 120a sont contraintes en compression, la contrainte en compression étant ici principalement orientée orthogonalement à la direction dans laquelle les grilles de remplacement s'étendent (figure 2M). 20 REVENDICATIONS1. Procédé de réalisation d'un dispositif à transistor(s), doté d'au moins un transistor de type P à structure de canal contraint en compression comprenant des étapes consistant à : - former un masquage sur une première région d'une couche superficielle (12) en silicium d'un substrat de type sS01 comprenant une couche de support (10), une couche isolante (11) séparant la couche de support de la couche superficielle, la couche superficielle (12) étant à base d'un matériau semi-conducteur contraint en silicium selon une contrainte en tension bi-axiale, le masquage étant formé d'au moins un bloc de masquage de forme allongée disposé sur une première zone (12a) de la couche superficielle, la première zone (12a) ayant une longueur (L1) mesurée parallèlement à une première direction et une largeur (W1) mesurée parallèlement à une deuxième direction, la première zone (12a) étant apte à accueillir une structure de canal d'un transistor, le masquage étant configuré de sorte qu'une ou plusieurs ouvertures (23) de forme allongée et s'étendant parallèlement à la première direction sont disposées de part et d'autre du bloc (22) de masquage et dévoilent respectivement des deuxièmes zones (12b) de la couche superficielle disposées de part et d'autre de la première zone (12a), - réaliser au moins une implantation ionique de la couche superficielle à travers les ouvertures (23) du masquage (20), de sorte à rendre amorphe les deuxièmes zones (12b) et à induire une relaxation de la première zone (12a) dans la deuxième direction, - effectuer une recristallisation des deuxièmes zones (12b) de la couche superficielle (12), - enrichir en Germanium la première zone (12a), - formation d'au moins un bloc de grille d'au moins un transistor sur la première zone (12a) de la couche superficielle (12), le bloc de grille (30) s'étendant parallèlement à la deuxième direction. 3048816 18 2. Procédé selon la revendication 1, dans lequel lors de l'amorphisation des deuxièmes zones (12b), la recristallisation des deuxième zones, et l'enrichissement en Germanium de la couche superficielle (12), une deuxième région de la couche superficielle dédiée à au moins un autre transistor est protégée par un masque (15), 5 l'autre transistor étant de type N, le procédé comprenant en outre, après ledit enrichissement en Germanium, des étapes de : retrait du masque (15), formation d'au moins une grille sur la deuxième région. 10 3. Procédé selon l'une des revendications 1 ou 2, dans lequel après amorphisation des deuxièmes zones (12b) de la couche superficielle (12) et préalablement à ladite recristallisation de ces deuxièmes zones (12b), on effectue un traitement thermique laser des deuxièmes zones (12b). 15 4. Procédé selon l'une des revendications 1 à 3, dans lequel le bloc de masquage de forme allongée est un bloc de grille sacrificiel, le procédé comprenant après amorphisation puis recristallisation des deuxièmes zones (12b), des étapes de : - réalisation d'un deuxième masquage (153-157) formé d'éléments disposés de part et d'autre et contre le bloc (22) de masquage, 20 - retrait du bloc (22) de masquage entre lesdits éléments du deuxième masquage de sorte à former une cavité (156) dévoilant la première zone (12a), puis, après ledit enrichissement en Germanium de la première zone (12a) : - former dans ladite cavité (156) une grille de remplacement. 25 5. Procédé selon la revendication 4, dans lequel, après ladite recristallisation des deuxièmes zones (12b) et avant la réalisation du deuxième masquage, on effectue une croissance de régions semi-conductrices (151) de source et de drain de part et d'autre du bloc (22) de masquage, le deuxième masquage (153-157) étant ensuite formé de sorte à recouvrir les régions semi-conductrices (151) de source et de drain. 3048816 19 6. Procédé selon l'une des revendications 1 à 5, dans lequel après amorphisation des deuxièmes zones (12b) et préalablement audit enrichissement en Germanium on retire le masquage, l'enrichissement en Germanium étant un enrichissement en Germanium de la première zone (12a) et des deuxièmes zones (12b). 5 7. Procédé selon l'une des revendications 1 à 6, dans lequel le bloc de masquage (22) de forme allongée est en un matériau ayant une contrainte élastique intrinsèque. 10 8. Procédé selon l'une des revendications 1 à 7, dans lequel l'enrichissement en Germanium est réalisé par un procédé de condensation en Germanium lors duquel on dépose une couche semi-conductrice à base de Sii_xGex puis on réalise une oxydation thermique de sorte à faire migrer le Germanium de cette couche semiconductrice dans la première zone. 15 9. Procédé selon l'une des revendications 1 à 8, dans lequel le ou les transistors sont en technologie FDSOI. 10. Dispositif à transistor(s) doté d'au moins un transistor de type P à 20 structure de canal contraint en compression uni-axiale formée dans une première région d'une couche superficielle en silicium contraint en tension d'un substrat de type sS01, et d'au moins un transistor de type N à structure de canal contraint en tension dans une deuxième région de ladite couche superficielle.