Brevet FR3044823A1 — publié le 20170609

DISPOSITIF A TRANSISTORS REPARTIS SUR PLUSIEURS NIVEAUX SUPERPOSES INTEGRANT UNE MEMOIRE RESISTIVE DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR La présente demande se rapporte au domaine de la microélectronique, et plus particulièrement à celui des mémoires résistives et a pour but de présenter un dispositif doté de cellules mémoires améliorées notamment en termes de densité d'intégration. Des cellules mémoires dites « résistives » permettent de conférer aux dispositifs mémoires un caractère non volatile tout en en ayant un faible encombrement. Il existe plusieurs types de cellules mémoires résistives parmi lesquelles figurent les cellules RRAM (pour « Resistive Random Access memory ») ou OxRAM (Oxidebased Resistive Random Acces Memories). Ces cellules mémoires ont un principe commun de fonctionnement : leurs changements d'états sont dus à des changements de résistivité d'un matériau disposé entre deux électrodes. Le document « Low-Power Embedded ReRam Technology for loT Applications ", de Ueki et al., 2015 Symposium on VLSI Technology Digest of Technical Papers présente par exemple une cellule mémoire résistive (ReRAM) dans laquelle le matériau disposé entre les électrodes est un diélectrique high-k : du Ta205. Il se pose le problème de réaliser un nouveau dispositif mémoire doté de cellules mémoires résistives et ayant une densité d'intégration améliorée. EXPOSÉ DE L'INVENTION Un mode de réalisation de la présente invention concerne un procédé de réalisation d'un dispositif à transistors répartis sur plusieurs niveaux et doté d'au moins une cellule mémoire résistive comprenant des étapes consistant à : - former une structure dotée d'un ou plusieurs éléments de connexion dans au moins une première couche isolante surmontant un premier transistor d'un niveau 3044823 2 donné de composants, une première électrode de la cellule mémoire résistive étant formée d'au moins une portion conductrice d'un premier élément de connexion parmi lesdits un ou plusieurs éléments de connexion, - former une région diélectrique sur une face supérieure de la structure, 5 la région diélectrique reposant sur ladite portion conductrice du premier élément de connexion, - assembler sur la face supérieure de la structure un support comprenant une couche semi-conductrice dans laquelle au moins un deuxième transistor est apte à être réalisé, 10 - former au moins une deuxième couche isolante, la deuxième couche isolante surmontant le deuxième transistor au moins partiellement réalisé et la première électrode de la cellule mémoire résistive, - former une ou plusieurs ouvertures à travers la deuxième couche isolante, au moins une première ouverture parmi les une ou plusieurs ouvertures dévoilant 15 la région diélectrique de la cellule mémoire résistive, - former dans la première ouverture au moins une deuxième électrode de la cellule mémoire résistive sur la région diélectrique. Ainsi, on réalise concomitamment des transistors répartis sur plusieurs niveaux et une cellule mémoire résistive. 2 0 Par réalisation « au moins partielle » du deuxième transistor avant la formation de la deuxième couche isolante, on entend que les régions semi-conductrices de canal, de source et de drain sont définies. Avantageusement, la grille du deuxième transistor peut également être réalisée avant la formation de la deuxième couche isolante. La cellule mémoire réalisée peut être en particulier une mémoire de 2 5 type OxRAM. La région diélectrique reposant sur la portion conductrice du premier élément de connexion peut être une région d'au moins une couche diélectrique recouvrant la face supérieure de la structure et que l'on forme par un dépôt pleine plaque. Avantageusement, la couche diélectrique n'est pas gravée pour constituer la région diélectrique intercalée entre les électrodes de la cellule mémoire. 3044823 3 Cette couche diélectrique peut être en un matériau high-k. Le support comprenant la couche semi-conductrice dans laquelle on forme le deuxième transistor peut quant à lui être assemblé par collage moléculaire. Un collage sur la couche diélectrique ou sur une couche formée sur la couche diélectrique peut 5 être réalisé. Selon une possibilité de mise en oeuvre du procédé, la première électrode de cellule mémoire résistive formée de la portion conductrice est revêtue d'au moins une couche métallique. Dans ce cas, la réalisation de cette couche métallique peut comprendre des étapes de : 10 - formation d'un masque sur la première couche isolante, le masque étant doté d'au moins une ouverture en regard de la portion conductrice, - gravure de la première couche isolante à travers l'ouverture du masque de sorte à dévoiler la portion conductrice, - dépôt de la couche métallique. 15 Ce dépôt peut être suivi d'une planarisation (CMP). Au moins une deuxième ouverture parmi lesdites ouvertures formées dans la deuxième couche isolante peut dévoiler une région du deuxième transistor. Dans ce cas, le procédé peut alors comprendre la formation d'un élément conducteur dans la deuxième ouverture, l'élément conducteur étant connecté à la 20 deuxième électrode de la cellule mémoire résistive ou formant la deuxième électrode. Selon une possibilité de mise en oeuvre, le procédé peut comprendre, après formation de la deuxième couche isolante, des étapes de : - formation d'un trou traversant la deuxième couche isolante et la couche de matériau diélectrique, le trou dévoilant au moins un autre élément de connexion 25 parmi lesdits un ou plusieurs éléments de connexion, puis - remplissage du trou par un matériau conducteur. On peut ainsi former un élément conducteur en contact avec au moins un des éléments de connexion, cet élément conducteur étant accessible par un niveau supérieur au niveau donné. 3044823 4 Le trou que l'on remplit pour réaliser cet élément conducteur peut être formé après lesdites ouvertures et à travers une couche de masquage bouchant lesdites ouvertures. Ainsi, on réalise l'élément conducteur tout en protégeant la cellule et le 5 deuxième transistor. Le masquage peut être retiré préalablement au remplissage des ouvertures et du trou par le matériau conducteur. Selon une possibilité de mise en oeuvre, le premier élément de connexion peut être connecté au premier transistor. Ainsi, on connecte la première électrode de la 10 cellule mémoire à un transistor du niveau donné. Selon une possibilité de mise en oeuvre, le procédé peut comprendre des étapes consistant à : - former une autre ouverture traversant la deuxième couche isolante et dévoilant une partie conductrice connectée audit premier élément de connexion, 15 - former dans cette ouverture au moins un plot en contact avec ladite partie conductrice. Ainsi, le plot de connexion accessible depuis un niveau supérieur au niveau donné peut être connecté à la première électrode de la cellule mémoire résistive. Selon un autre aspect, la présente invention concerne un dispositif mis 20 en oeuvre à l'aide d'un procédé tel que défini précédemment. Un mode de réalisation de la présente invention concerne un dispositif à transistors répartis sur plusieurs niveaux superposés de transistors et doté d'au moins une cellule mémoire résistive, le dispositif comprenant: - une structure dotée d'un ou plusieurs éléments de connexion dans au 25 moins une première couche isolante surmontant un premier transistor d'un niveau donné de composants, - une cellule mémoire résistive comportant une première électrode formée d'au moins une portion conductrice d'un premier élément de connexion parmi lesdits un ou plusieurs éléments de connexion, la cellule mémoire étant dotée en outre 30 d'une région diélectrique reposant sur la portion conductrice du premier élément de 3044823 5 connexion et d'une deuxième électrode de la cellule mémoire résistive sur la région diélectrique, le dispositif comprenant en outre au moins un deuxième transistor d'un niveau supérieur au niveau donné. BRÈVE DESCRIPTION DES DESSINS 5 La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1K servent à illustrer un exemple de procédé de réalisation d'un dispositif à niveaux de transistors superposés et doté d'une cellule 10 mémoire résistive ; - la figure 2 illustre une variante de réalisation dans laquelle un transistor de niveau supérieur est connecté à une électrode supérieure de la cellule mémoire résistive ; - la figure 3 illustre une réalisation d'un plot de connexion sur une 15 électrode inférieure de la cellule mémoire résistive ; - la figure 4 illustre un étage mémoire non-volatile d'un circuit dans lequel un dispositif à niveaux de transistors superposés et à cellule mémoire résistive est intégré. Des parties identiques, similaires ou équivalentes des différentes figures 20 portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. En outre, dans la description ci-après, des termes qui dépendent de 2 5 l'orientation de la structure tels que « vertical », « horizontal », « supérieur », « inférieur », « latérale », s'appliquent en considérant que la structure est orientée de la façon illustrée sur les figures. 3044823 6 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de procédé de réalisation d'un dispositif doté de transistors répartis sur plusieurs niveaux et d'au moins une cellule mémoire résistive va à présent être donné en liaison avec les figures 1A-1K. 5 Dans cet exemple, la cellule mémoire que l'on réalise peut être de type OxRAM, c'est-à-dire une mémoire basée sur la formation et la rupture réversible de filament(s) conducteur(s) dans un matériau diélectrique à base d'oxyde métallique. On se réfère tout d'abord à la figure 1A illustrant un étage ou niveau du dispositif, en particulier le premier niveau N1, parmi une pluralité d'étages ou de niveaux 10 N1,..., Nk (avec k > 1) de composants électroniques répartis sur 3 dimensions et formés sur un substrat 1. Le substrat 1 peut être un substrat massif (« bulk » selon la terminologie anglo-saxonne) ou un substrat semi-conducteur sur isolant par exemple de type SOI (pour « Silicon On Insulator »). Un tel substrat est typiquement doté d'une couche semi- 15 conductrice superficielle reposant sur une couche isolante. Le niveau N1 comporte un ou plusieurs transistors T11, T12 par exemple de type MOS, dont au moins la région de canal est formée dans une couche semi-conductrice 2. Les transistors T11, T12 sont recouverts par au moins une couche isolante 5. Cette couche isolante 5 peut être formée d'un empilement de plusieurs sous-couches de matériau 2 0 isolant tel que par exemple du Si02 et du SiN. Un ou plusieurs éléments de connexion 61, 62, 63, 64, sont réalisés dans la couche isolante 5. Dans cet exemple, les éléments de connexion 61, 62, 63, 64, permettent chacun de réaliser une prise de contact sur une région d'un transistor T11, T12 ou de la couche semi-conductrice 2 du premier niveau N1 voire du substrat 1 sur lequel cette couche 2 5 semi-conductrice 2 est formée. Les éléments de connexion 61, 62, 63, 64 peuvent être formés de portions par exemple à base de Cuivre ou de Tungstène. Parmi les éléments de connexion 61, 62, 63, 64, au moins un premier élément de connexion 61 est destiné à former une électrode, en particulier l'électrode inférieure de la cellule mémoire résistive C1. 3044823 7 Le premier élément de connexion 61 comporte une portion horizontale 6a (c'est-à-dire qui s'étend dans une direction parallèle à la couche semi-conductrice 2) reliée à au moins une portion verticale 6b (c'est à dire qui s'étend dans une direction orthogonale à la couche semi-conductrice 2). Sur la figure 1A, la direction verticale 5 correspond à celle d'un vecteur z d'un repère orthogonal [O ; x ; y ; z] tandis que la direction horizontale est une direction parallèle au plan [O ; x; y]. Dans cet exemple de réalisation, l'électrode inférieure de la cellule C1 est connectée à un transistor T11 du niveau N1. La figure 1A montre une étape de réalisation d'un masque 11, par exemple à base de résine photosensible qui est agencé sur la couche isolante 5. Ce masque 10 11 comporte au moins une ouverture 12 disposée en regard de la portion horizontale 6a de l'élément de connexion 61. Ensuite (figure 1B), on effectue une gravure de la couche isolante 5 à travers l'ouverture 12 du masque 11, de sorte à retirer une épaisseur de la couche isolante 5 qui se trouve sur la portion horizontale 6a et qui n'est pas protégée par le masque 11. On 15 prolonge ainsi l'ouverture 12 dans la couche isolante 5 de sorte à dévoiler la portion horizontale 6a. La gravure de la couche isolante 5 peut être réalisée par exemple à l'aide d'une gravure sèche. Le masque 11 est ensuite retiré, par exemple à l'aide d'un procédé de décapage (« stripping » selon la terminologie anglo-saxonne). 20 Puis (figure 1C), on peut réaliser une couche métallique 13 sur le premier élément de connexion 61, et en particulier sur une portion horizontale 6a de ce premier élément de connexion 61. Cette couche métallique 13 peut être en particulier formée lorsque la gravure précédemment décrite en liaison avec la figure 1B est réalisée de manière à retirer une épaisseur de la portion horizontale 6a de l'élément de connexion 61. 25 Dans ce cas, la couche métallique 13 fait partie de l'électrode inférieure de la cellule mémoire C1. La couche métallique 13 peut être formée par exemple d'un empilement de Ti et de TiN ou de TaN, d'Ir, ou de Pt. La couche métallique 13 est de préférence à base d'un matériau inerte vis-à-vis de l'oxygène. Par exemple une couche métallique 13 à base de TiN est peu susceptible de s'oxyder ce qui permet d'améliorer la fiabilité de la cellule mémoire. 3044823 8 Afin de lisser la surface de la couche isolante 5 et de la couche métallique 13 formée sur la portion horizontale 6a, on peut ensuite effectuer une étape de planarisation mécano-chimique (CMP). Puis, on effectue un dépôt d'une couche de matériau diélectrique 15, par exemple à base d'un matériau high-k tel que du Hf02 ou du 5 Ta205 ou du A1203. Par matériau « high-k » on entend un matériau avec une constante diélectrique k plus élevée que celle du dioxyde de silicium. Le choix du matériau diélectrique utilisé peut être réalisé en fonction de celui de la couche métallique 13. Une couche métallique à base de TiN est particulièrement adaptée lorsque la couche diélectrique 15 est à base de Hf02. 10 Plus généralement, la couche de matériau diélectrique 15 de la cellule peut être à base d'un oxyde de métal de transition, tel que du TiO2 ou même un alliage de type HfAIO. On peut également prévoir la couche diélectrique 15 formée de plusieurs sous couches à base de matériaux semblables mais de stoechiométries différentes, par exemple un empilement de sous-couches de Ta205 et Ta0x avec x REVENDICATIONS1. Procédé de réalisation d'un dispositif à transistors répartis sur plusieurs niveaux et doté d'au moins une cellule mémoire résistive comprenant des étapes consistant à : - former une structure dotée d'un ou plusieurs éléments de connexion (61, 62) dans au moins une première couche isolante (5) surmontant un premier transistor (T11) d'un niveau donné (N1) de composants, une première électrode de cellule mémoire résistive (C1) étant formée d'au moins une portion conductrice (6a) d'un premier élément de connexion (61) parmi lesdits un ou plusieurs éléments de connexion, - former une région diélectrique (15a) sur une face supérieure de la structure, la région diélectrique (15a) reposant sur la portion conductrice (6a) du premier élément de connexion (61), - assembler sur la face supérieure de la structure un support comprenant une couche semi-conductrice (22) dans laquelle au moins un deuxième transistor (T21) est apte à être réalisé, - former au moins une deuxième couche isolante (35), la deuxième couche isolante (35) surmontant le deuxième transistor (T21) au moins partiellement réalisé et la première électrode de la cellule mémoire résistive (C1), - former une ou plusieurs ouvertures (42, 44a, 44b, 44c, 47) à travers la deuxième couche isolante (35), au moins une première ouverture (42) parmi les une ou plusieurs ouvertures dévoilant la région diélectrique (15a) de la cellule mémoire résistive, - former dans la première ouverture (42) au moins une deuxième électrode (761) de la cellule mémoire résistive sur la région diélectrique (15a). 25 2. Procédé selon la revendication 1, dans lequel la région diélectrique (15a) est une région d'une couche diélectrique (15) recouvrant la face supérieure de la structure. 3044823 14 3. Procédé selon l'une des revendications 1 ou 2, dans lequel le support est assemblé par collage sur la couche diélectrique (15) ou sur une couche (17) formée sur la couche diélectrique (15). 5 4. Procédé selon l'une des revendications 1 à 3, dans lequel la première électrode de cellule mémoire résistive (C1) est formée de la portion conductrice (6a) revêtue d'au moins une couche (13) métallique, la réalisation de la couche métallique (13) comprenant des étapes de : - formation d'un masque (11) sur la première couche isolante (5), le 10 masque étant doté d'au moins une ouverture (12) en regard de la portion conductrice (6a), - gravure de la première couche isolante (5) à travers l'ouverture (12) du masque de sorte à dévoiler la portion conductrice (6a), - dépôt de la couche métallique (13). 15 5. Procédé selon l'une des revendications 1 à 4, dans lequel au moins une deuxième ouverture (44c) parmi lesdites ouvertures formées dans la deuxième couche isolante (35) dévoile une région du deuxième transistor (T21), le procédé comprenant la formation d'un élément conducteur (44c) dans la deuxième ouverture, l'élément conducteur (44c) étant connecté à la deuxième électrode de la cellule mémoire résistive. 20 6. Procédé selon la revendication 4 ou 5, le procédé comprenant après formation de la deuxième couche isolante (35), des étapes de : - formation d'un trou (47) traversant la deuxième couche isolante (35) et la couche de matériau diélectrique (15), le trou (47) dévoilant au moins un autre élément de connexion (62) parmi lesdits un ou plusieurs éléments de connexion, puis - remplissage du trou (47) par un matériau conducteur (53). 7. Procédé selon la revendication 6, dans lequel le trou (47) est formé après lesdites ouvertures (42, 44a, 44b, 44c) à travers une couche de masquage (46) bouchant lesdites ouvertures (42, 44a, 44b, 44c), le masquage (46) étant retiré 3044823 15 préalablement au remplissage des ouvertures et du trou (47) par le matériau conducteur (53). 8. Procédé selon l'une des revendications 1 à 7, le premier élément de 5 connexion (6a) étant connecté au premier transistor (T11). 9. Procédé selon l'une des revendications 1 à 8, comprenant des étapes consistant à : - former une autre ouverture traversant la deuxième couche isolante et 10 dévoilant une partie conductrice (6'b) connectée audit premier élément de connexion (61), - former dans cette ouverture (42) au moins un plot (90) en contact avec ladite partie conductrice (6'b). 10. Dispositif à transistors répartis sur plusieurs niveaux et doté d'au 15 moins une cellule mémoire résistive comprenant: - une structure dotée d'un ou plusieurs éléments de connexion (61, 62) dans au moins une première couche isolante (5) surmontant un premier transistor (T11) d'un niveau donné (N1) de composants, une cellule mémoire résistive comportant une première électrode 20 formée d'au moins une portion conductrice (6a) d'un premier élément de connexion (61) parmi lesdits un ou plusieurs éléments de connexion, la cellule mémoire étant dotée en outre d'une région diélectrique (15a) reposant sur la portion conductrice (6a) du premier élément de connexion (61), une deuxième électrode (761) de la cellule mémoire résistive étant agencée sur la région diélectrique (15a), 25 - au moins un deuxième transistor (T21) d'un niveau (N2) supérieur au niveau donné.