Brevet FR3038808A1 — publié le 20170113

DÉMODULATEUR EN QUADRATURE POUR RÉCEPTEUR RFID À TRÈS HAUT DÉBIT DESCRIPTION DOMAINE TECHNIQUE La présente invention concerne de manière générale le domaine des récepteurs RFID (Radio Frequency Identification) et plus particulièrement les récepteurs RFID à très haut débit ou VHBR (Very High Bit Rate). ÉTAT DE LA TECHNIQUE ANTÉRIEURE La première génération des systèmes RFID a fait l'objet d'une normalisation dans le standard ISO/IEC 14442-Part 2. Le standard en question prévoit une transmission utilisant une fréquence porteuse f de 13,56 MHz avec deux types de modulation : une première modulation dite de type A correspondant à une modulation d'amplitude ou ASK (Amplitude Shift Keying) de profondeur de modulation 100% et un codage Manchester et une seconde modulation dite de type B correspondant à une modulation avec non-retour à zéro ou NRZ (Non Return to Zero) de profondeur de modulation 10%. Ces deux types de modulation sont prévus pour des débits allant jusqu'à 846 kbit/s. Toutefois, de nouvelles applications des systèmes RFID notamment dans le domaine de l'identification (passeport électronique par exemple) requièrent des débits supérieurs. Pour atteindre des débits plus élevés tout en respectant le masque spectral fixé par la norme, il a été proposé de recourir à une modulation de phase ou PSK (Phase Shift Keying) et de réduire la durée symbole. Les ordres de modulation de phase actuellement envisagés sont de 2 à 16 (2-PSK, 4-PSK, 8-PSK, 16-PSK). La durée symbole actuellement prévue est de 2T ou 4T où T =1/ f est la période de la porteuse précitée. Autrement dit, la vitesse de modulation est de 6.78 Mbaud ou 3.39 Mbaud. On comprend qu'avec une vitesse de modulation de 6.78 Mbaud et une modulation 16-PSK, on puisse désormais atteindre des débits de 27,12 Mbit/s. Un autre mode prévoit l'utilisation d'une modulation ASK 3038808 2 (Amplitude-Shift Keying) avec une vitesse de modulation allant jusqu'à 6.78 Mbaud permettant d'atteindre un débit de 6.78Mbit/s. Toutefois, si les récepteurs des systèmes RFID de première génération, c'est-à-dire à bas débit, avaient une architecture particulièrement simple, ceux à très haut débit 5 doivent faire appel à un traitement du signal relativement complexe pour combattre l'interférence inter-symbole. Cette interférence inter-symbole est due à la nature passe-bande du couplage entre le lecteur et la carte du système RFID, elle ne peut plus être négligée à haut débit. Les techniques d'égalisation les plus simples à mettre en oeuvre opèrent sur une 10 version échantillonnée du signal complexe (par comparaison à celles, non-linéaires, opérant sur l'information de phase échantillonnée) et font par conséquent appel à une démodulation en quadrature (encore dénommée démodulation I/Q) nécessitant généralement des mélangeurs analogiques. Or, ces mélangeurs ne sont guère compatibles avec l'architecture des récepteurs RFID dans la mesure où ces derniers sont alimentés à 15 partir de la seule énergie de la porteuse. L'article de R.C.H. van de Beek et al. intitulé « A 13.56 Mbps PSK receiver for 13.56 MHz RFID applications » publié dans Proc. of IEEE Radio Frequency Integrated Circuits Symposium (RFIC), pp. 239-242, 17-19 juin 2012, décrit un récepteur RFID comprenant une démodulation de phase dans le domaine analogique basée sur la mesure du temps 20 séparant les passages à zéro du signal RF reçu des passages à zéro du signal de la porteuse récupérée. Cette architecture est complexe et le résultat de la démodulation est relativement sensible au bruit. L'article de M. Gossar et al. intitulé « Parameter analysis and reader architectures for broadband 13.56 MHz RFID systems » publié dans Microwave Symposium Digest (MTT), 25 IEEE MTT-S Inn, pp. 1524-1527, 23-28 Mai 2010, décrit un récepteur RFID présentant une architecture SDR (Software Defined Radio) et utilisant un convertisseur analogique/numérique (ADC) en bande RF pour réaliser une démodulation en quadrature directe dans le domaine numérique. Toutefois, l'inconvénient d'un tel récepteur est d'être relativement sensible au bruit et de nécessiter des convertisseurs de grande dynamique. 3038808 3 Le but de la présente invention est par conséquent de proposer un démodulateur I/Q, particulièrement adapté aux contraintes d'un récepteur RFID, qui soit simple et robuste tout en présentant une moindre sensibilité au bruit que dans l'art antérieur. 5 EXPOSÉ DE L'INVENTION La présente invention est définie par un démodulateur en quadrature pour démoduler un signal reçu modulé à une fréquence porteuse f -1/T, le démodulateur générant un signal logique carré ( g±(t)) à la fréquence 2f et un second signal logique carré ( ,7±(t)) inverse du premier, le démodulateur comprenant : 10 un premier intégrateur pour intégrer une première composante du signal reçu ( y(t), y+ (t)) lorsque le premier signal logique est dans un état haut et fournissant un premier résultat d'intégration lorsque le premier signal logique est dans un état bas ; un second intégrateur pour intégrer ladite composante du signal reçu ( y(t), y+ (t) ) lorsque le second signal logique est dans un état haut et fournissant un second résultat 15 d'intégration lorsque le second signal logique est dans un état bas ; un premier soustracteur pour soustraire le second résultat d'intégration au premier résultat d'intégration pour fournir des échantillons zn à la fréquence 4f ; un premier module de combinaison pour combiner des échantillons successifs z,,,zn_pz,,_2,z,,_3 et fournir des échantillons /,, = z' -z'_i -z,,_2 + zn_3 à la 20 fréquence 4f ; un second module de combinaison pour combiner des échantillons successifs zn,zn_pz'_2,zn_3 et fournir des échantillons Qn = -Zn - zn_1 z + n-2 +z,_3 un premier décimateur pour décimer les échantillons In avec un facteur de décimation 4 pour fournir des échantillons de composante en phase I(kT) ; 25 un second décimateur pour décimer les échantillons Qn avec un facteur de décimation 4 pour fournir des échantillons de composante en quadrature Q(kT). à la fréquence 4f ; 3038808 4 Selon un premier mode de réalisation, ladite première composante du signal reçu est le signal reçu lui-même. Selon un second mode de réalisation de l'invention, la première composante ( y+ (t)) correspondant à la partie positive du signal reçu, une seconde composante ( y-(t) ) 5 correspondant à la partie négative du signal reçu, le signal reçu étant une combinaison de la première composante et la seconde composante, et le démodulateur comprend en outre : un troisième intégrateur pour intégrer la seconde composante du signal reçu lorsque le premier signal logique est dans un état haut et fournissant un troisième résultat 10 d'intégration lorsque le premier signal logique est dans un état bas ; un quatrième intégrateur pour intégrer la seconde composante du signal reçu lorsque le second signal logique est à l'état haut et fournir un quatrième résultat d'intégration lorsque le second signal logique est à l'état bas ; un second soustracteur pour soustraire le quatrième résultat d'intégration au 15 troisième résultat d'intégration, les échantillons zr, étant obtenus comme combinaison des résultats des premier et second soustracteurs. Dans le premier mode de réalisation, le démodulateur en quadrature peut comprendre un premier convertisseur analogique numérique pour convertir les premier et second résultats d'intégration avant la soustraction par le premier soustracteur. 20 Dans le second mode de réalisation, le démodulateur en quadrature peut comprendre un premier convertisseur analogique/numérique pour convertir les premier et second résultats d'intégration avant la soustraction par le premier soustracteur ainsi qu'un second convertisseur analogique/numérique pour convertir les troisième et quatrième résultats d'intégration avant la soustraction par le second soustracteur. 25 Avantageusement, le démodulateur en quadrature comprend un premier démultiplexeur recevant les échantillons In et les démultiplexant vers quatre sorties, un second démultiplexeur recevant les échantillons Qn et les fournissant à quatre sorties, le démodulateur en quadrature comprenant en outre un premier module de décision recevant au moins un échantillon sur une sortie du premier démultiplexeur et au moins un 3038808 5 échantillon sur une sortie correspondante du second démultiplexeur, ledit module de décision décidant, pendant un intervalle de temps où ladite porteuse n'est pas modulée, de l'instant de décimation dans les premier et second décimateurs. Selon une première variante, le premier module de décision reçoit deux 5 échantillons consécutifs /n,/n_1 sur deux sorties voisines du premier démultiplexeur et deux échantillons consécutifs 0n, --n-1 sur deux sorties voisines du second démultiplexeur, -- le premier module de décision décidant de l'instant de décimation en comparant en valeur absolue /n,/n_1 avec un seuil prédéterminé et pour la valeur et pour l'échantillon In, resp. /n_i, inférieur à ce seuil en déterminant le signe de l'échantillon Qn , resp. Qn-1 10 correspondant. Selon une seconde variante, le module de décision reçoit deux échantillons consécutifs /n,/n_i sur deux sorties voisines du premier démultiplexeur et deux échantillons consécutifs Qn, Qn_i sur deux sorties voisines du second démultiplexeur, le premier module de décision décidant de l'instant de décimation en comparant en valeur 15 absolue 0n, --n-1 avec un seuil prédéterminé et pour la valeur et pour l'échantillon Qn , -- resp. Qn_1, inférieur à ce seuil en déterminant le signe de l'échantillon In, resp. correspondant. Avantageusement, les échantillons sur chacune des deux sorties voisines des premier et second démultiplexeurs font l'objet d'un filtrage par des filtres passe-bas 20 (551-554) avant d'être fournis au premier module de décision. Lorsque chaque trame de transmission commençant par une séquence de symboles pilote du type a,a,a* ,a* ,a,a,..., les échantillons en sortie du second décimateur peuvent être avantageusement convertis par un troisième démultiplexeur, les échantillons d'une des sorties du troisième démultiplexeur faisant l'objet d'une détection de signe avant 25 d'être corrélés par une séquence signée de longueur prédéterminée dans un corrélateur, et qu'un second module de décision est activé dès lors que le résultat de cette corrélation excède un seuil prédéterminé. 3038808 6 Les échantillons des différentes sorties du troisième démultiplexeur peuvent être respectivement corrélés avec ladite séquence signée dans une pluralité de corrélateurs pour fournir une pluralité de résultats de corrélation, le module de décision déterminant, lorsqu'il est activé, le résultat de corrélation le plus élevé et en déduisant l'instant 5 d'échantillonnage d'au moins un troisième et un quatrième décimateurs recevant respectivement les échantillons en sortie des premier et second décimateurs pour fournir les composantes en phase et en quadrature de symboles de modulation à la fréquence baud. L'invention concerne en outre une méthode de démodulation en quadrature d'un 10 signal reçu modulé à une fréquence porteuse f =l/T, dans laquelle on génère, à partir d'un signal verrouillé à cette fréquence, un premier signal logique carré ( g- ' (t) ) à la fréquence 2f et un second signal logique carré (,e(t)) inverse du premier et l'on effectue : une première intégration d'une première composante du signal reçu ( y(t), y+ (t)) 15 lorsque le premier signal logique est dans un état haut, un premier résultat d'intégration étant obtenu lorsque le premier signal logique est dans un état bas ; une seconde intégration de ladite composante du signal reçu ( y(t), y+ (t)) lorsque le second signal logique est dans un état haut, un second résultat d'intégration étant obtenu lorsque le second signal logique est dans un état bas ; 20 une soustraction pour soustraire le second résultat d'intégration au premier résultat d'intégration et fournir des échantillons zn à la fréquence 4f ; une première combinaison pour combiner des échantillons successifs zn,zn_i, zn_2,zn_3 et fournir des échantillons in = zn -zn_i -zn_2 +zn_3 à la fréquence 4f ; 25 une seconde combinaison pour combiner des échantillons successifs z',z'_1,z,,_2,zn_3 et fournir des échantillons Q,=-zn - zn_1 z + n-2 + Zn-3 une première décimation pour décimer les échantillons In avec un facteur de décimation 4 pour fournir des échantillons de composante en phase I(kT) ; à la fréquence 4f ; 3038808 7 une second décimation pour décimer les échantillons Q, avec un facteur de décimation 4 pour fournir des échantillons de composante en quadrature Q(kT). BRÈVE DESCRIPTION DES DESSINS 5 D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture d'un mode de réalisation préférentiel de l'invention en référence aux figures jointes parmi lesquelles : La Fig. 1 représente schématiquement des fonctions utiles à une démodulation en 10 quadrature selon le principe de l'invention ; La Fig. 2 représente schématiquement un démodulateur en quadrature, adapté à un récepteur RFID VHBR, selon un premier mode de réalisation de l'invention; La Fig. 3 représente schématiquement un démodulateur en quadrature, adapté à un récepteur RFID VHBR, selon un second mode de réalisation de l'invention; 1 5 La Fig. 4 représente schématiquement les différentes phases d'échantillonnage possibles des décimateurs dans le démodulateur de la Fig. 2 ou de la Fig. 3 ; La Fig. 5 représente schématiquement un démodulateur en quadrature selon la Fig. 3 ou 4 avec synchronisation de l'échantillonnage I/Q; La Fig. 6 représente schématiquement un démodulateur en quadrature selon la 20 Fig. 5 avec synchronisation au rythme baud. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS L'idée à la base de la présente invention est d'approximer les fonctions servant 25 de base pour le démodulateur I/Q par des fonctions créneau. Le fait d'utiliser des fonctions créneau plutôt que des fonctions sinusoïdales classiques permet de se passer avantageusement de mélangeurs analogiques. 3038808 8 On rappelle tout d'abord le principe d'une démodulation en bande de base par des fonctions sinusoïdales. Si l'on note y(t) le signal à démoduler, le démodulateur en bande de base classique effectue une multiplication par des fonctions sinusoïdales en quadrature à la fréquence f de la porteuse, puis un échantillonnage des voies I et Q à la 5 même fréquence. Autrement dit, un tel démodulateur classique fournit des échantillons en bande de base définis par : (k+1)T I (kT) = J y(t)cos (27 r ft) dt kT (k+1)T 10 Q(kT) = J y(t) sin (Dr ft) dt (1-2) kT où T =11 f . Le signal à démoduler s'exprime sous la forme suivante : y(t) = A(t)cos (Dr ft + P(t)) (2) 15 où A(t) est un signal modulant l'amplitude et P(t) un signal modulant la phase. La modulation étant très lente par rapport à la période de la porteuse, A(t) et P(t) peuvent être considérés comme constants sur une durée T. Les échantillons sur les voies I et Q ont alors la forme simplifiée suivante : 20 I (kT) = A(kT)cos(P(kT)) (3-1) Q(kT) = A(kT) sin (P(kT)) (3-2) Selon le principe de l'invention, on utilise une base de démodulation formée par 25 deux fonctions créneau en quadrature, g c(t) et g s(t) , de période T, approximant respectivement les fonctions cos(27/- ft) et sin (2Trft) . Plus précisément : 3038808 9 g c(t) =II ( t 0I(-1)k (5(t - kT 12) (4-1) k T/2,, g 5(0= g, (t -T 1 4) (4-2) où H ( t est la fonction porte de largeur T 12 , centrée sur 0, prenant la valeur 1 dans J/2, cet intervalle et la valeur nulle partout ailleurs et 1(-1)k 5(t -kT 1 2) est la fonction k peigne alternée de période T, 6(.) étant la distribution de Dirac. Les fonctions g c(t) et g s(t) ainsi que les fonctions cos(27cft) et sin (27rft) sont représentées en Fig. 1. La décomposition selon cette base donne : (k+1)T I (kT)= J y(t)g c(t)dt (5-1) kT (k+1)T Q(kT)= J y(t)g s(t)dt (5-2) kT 15 Les fonctions g c(t) et g s(t) peuvent être décomposées en séries de Fourier, par exemple : gs (t) = 1 1 sin (27cf (2p -1)t) ',i 2p -1 20 Il en résulte que : (k+1)T Q(kT)= J y(t)1 1 sin (27-cf (2p -1)t)dt kT P=1 2 P 1 (6) (7) 5 10 3038808 10 soit, avec la même hypothèse de faible variation de modulation A(t) et P(t) sur un temps symbole : 5 Q(kT) = -1A(kT) sin (P(kT))+ 2 00 1 (k+1)T 1 f - (A(t) sin(4pz-ft + P(t)) + sin(4(p -1)z-ft - P(t)) dt ,_, 2p -1 ki, 2 (8) Le premier terme de l'expression (8) correspond à la fréquence fondamentale 10 f =1/ T du signal carré et les termes suivants aux harmoniques de fréquences pf . Sous la même hypothèse de faible vitesse de modulation que précédemment, tous ces termes représentent des intégrales de fonctions sinusoïdales de fréquences pf sur une période T et sont donc nuls. Un calcul similaire peut être effectué pour gc(t) . Il en résulte en définitive que : 15 1 (kT) = -1 A(kT) cos (P(kT)) 1 Q(kT) = 2 - A(kT) sin (P(kT)) Les deux fonctions gc(t) et g s(t) peuvent être générées à partir d'une fonction 20 créneau g (t) de période T /2 définie par : (9-1) (9-2) g (t) =II 0I(-1)k 6(t - kT 14) .1 k (t-T le T 1 4 (10) 3038808 11 ( t est la fonction porte prenant la valeur 1 sur le support T et nulle partout où H 0,- 4 T/4-, ailleurs et I(-1)k5(t -kT 14) est la fonction peigne alternée de période T / 2 . La fonction k g(t) est également représentée en Fig. 1. 5 La fonction g c(t) peut être obtenue de la manière suivante : g c(t) = +g (t) pour te [kT ,kT -FT 1 4-[ g c(t) = -g (t) pour t E [kT +Tl 4, kT + TI2[ g c(t) = -g(t) pour te [kT + T 1 2,kT +37 'I 4[ 10 g c(t) = +g(t) pour te EkT +3T I 4,(k +1)T[ De même, la fonction g s (t) peut être obtenue de manière similaire par: g s (t) = -g (t) pour te [kT ,kT -FT /4-[ 15 g s(t)= -g (t) pour te [kT +T 1 4,kT +T 1 2[ g s(t)= +g(t) pour te [kT +T 1 2,kT +3T / 4[ g s(t)= + g (t) pour te EkT +3T / 4, (k +1)TE (12) 016(t - kT 12) le signal logique correspondant k (t+T le T 1 4 , Si l'on note g+ (t) = H ( t -T /e T/4 , 20 à la partie positive de g(t) et g- (t) = H 016(t - kT 12) le signal logique k correspondant à la partie négative de g (t) , on a : g (t) = g+ (t)- g (t) = g+ (t) - ,7+ (t) (13) 3038808 12 où ,7±(t) désigne l'inverse logique de g+ (t). Le produit w(t) = y(t)g(t) = y(t)g±(t)- y(t),7+ (t) peut ainsi être obtenu à partir de simples opérations de commutation (par des signaux logiques) et de soustraction. Les 5 échantillons sur les voies I et Q s'en déduisent ensuite par : kT+T/4 kT+T/2 kT +3T 14 (k+1)T I (kT) = f w(t)dt - f w(t)dt - f w(t)dt + f w(t)dt kT kT+T/4 kT+T 12 kT +3T 14 (14-1) kT+T/4 kT+T 12 kT +3T 14 (k+1)T Q(kT) = - f w(t)dt - f w(t)dt + f w(t)dt + f w(t)dt kT kT+TI4 kT+T 12 kT +3T 14 10 (14-2) Les équations (14-1) et (14-2) montrent que les échantillons en phase et en quadrature peuvent s'obtenir simplement à partir de résultats d'intégration du 15 produit w(t) sur quatre quarts de période consécutifs. De manière plus générale, les échantillons en phase et en quadrature peuvent s'obtenir à partir de résultats d'intégration d'un signal 14),(0= g a(t)y(t) où ga(t) est une T fonction créneau de période Ta =- où a est un nombre entier non nul, l'intégration étant 2a réalisée sur 4a fenêtres temporelles successives de largeur T-. Toutefois, on peut 4a 20 montrer que l'on peut toujours se ramener au cas a =1 en groupant ces résultats d'intégration par ensemble de a termes successifs, seule important en fait la granularité de la division temporelle en fenêtres de la largeur T / 4 . Aussi, supposerons nous dans la suite, sans préjudice de généralisation, que a =1. 3038808 13 La Fig. 2 représente un démodulateur en quadrature selon un premier mode de réalisation de l'invention. Le signal RF reçu y(t) est amplifié par un amplificateur 210 puis intégré par un 5 premier intégrateur 221 et un second intégrateur 222 disposés en parallèle. Par exemple, le signal y(t) pourra être un signal de tension et l'amplificateur 210 un amplificateur à transconductance pour convertir ce signal de tension en un signal de courant, intégré en parallèle par les intégrateurs 221 et 222. Le premier intégrateur comprend un premier commutateur 231 contrôlé par le 10 signal logique g+ (t) et un second commutateur 232 contrôlé par le signal logique inverse ,e(t). Lorsque le premier commutateur 231 est fermé, le second commutateur 232 est ouvert et le signal y(t) est intégré dans la capacité 241. Inversement, lorsque le premier commutateur est ouvert le résultat d'intégration est lu puis le second commutateur est fermé pour décharger la capacité 241 (on comprendra qu'en toute 15 rigueur le signal de contrôle du second commutateur aura un niveau haut pendant une fraction de ,7±(t) de manière à permettre une lecture avant la remise à zéro). De manière similaire, le second intégrateur comprend un troisième commutateur 233 contrôlé par le signal logique ,e(t) et un quatrième commutateur 234 contrôlé par le signal logique g+ (t). Lorsque le troisième commutateur 233 est fermé, le quatrième 20 commutateur 234 est ouvert et le signal y(t) est intégré dans la capacité 242. Lorsque le troisième commutateur 233 est ouvert, le signal intégré est lu puis le quatrième commutateur est fermé pour décharger la capacité 242. On comprend que les intégrateurs 221 et 222 opèrent en alternance : lorsque le premier intègre le signal reçu, le résultat d'intégration du second est lu puis remis à zéro 25 et, à l'inverse, lorsque le second intègre le signal reçu, le résultat d'intégration du premier est lu puis remis à zéro. Par lecture du premier ou du résultat d'intégration on entend ici la conversion de ces résultats par un convertisseur analogique numérique 250 opérant à la fréquence 4f 3038808 14 (ou alternativement par deux convertisseurs analogique numérique opérant sur chacune des voies). Le résultat d'intégration du second intégrateur est soustrait au résultat d'intégration du premier intégrateur dans un premier sommateur 260 (une entrée du T 5 sommateur étant inversée). Ainsi, à un instant d'échantillonnage tn =n- 4 , la valeur en sortie du soustracteur est égale à : n-T 4 Zn f w(t)dt (15) (n-1) -T 4 10 Les valeurs zn successives sont stockées dans une mémoire tampon, 270. Plus précisément, à l'instant tn le tampon contient les valeurs précédentes z -n-1z, -n-2Z, -n-3 " Un premier module de combinaison 281 effectue la combinaison : In= z' - zn_1- zn_2 + zn_3 (16-1) 15 et un second module de combinaison 282 effectue la combinaison : Qn =-zn- zn_1 + Zn-2 + Zn-3 (16-2) 20 Les sorties des premier et second modules de combinaison sont décimées d'un facteur 4 respectivement dans les décimateurs 291 et 292 pour donner : 1(kT)= I4n (17-1) Q(kT)=Q4n (17-2) 25 3038808 15 On comprend que l'architecture du démodulateur en quadrature proposée permet d'obtenir ainsi les échantillons de voies I et Q de manière très simple et robuste, sans recourir à des mélangeurs analogiques. En outre, le signal reçu est constamment intégré, en alternance par le premier intégrateur et par le second intégrateur, de sorte que 5 le résultat d'échantillonnage est peu sensible au bruit. La Fig. 3 représente schématiquement un démodulateur en quadrature selon un second mode de réalisation de l'invention. A la différence du premier mode de réalisation, on suppose que le signal d'entrée 10 est obtenu sous forme redressée. Plus précisément, celui-ci se présente sous la forme d'une composante positive, notée y+ (t) , et d'une composante négative, notée y- (t) , telles que : y(t) = y+ (t)- y (t) (18) 15 Le produit w(t) peut alors s'écrire sous la forme suivante : w(t) = y+ (t)g+ (t) - y+ (t),7+ (t)- y- (t)g+ (t)+ y- (t),7+ (t) (19) 20 La composante positive du signal reçu, y+ (t) , est amplifiée par un amplificateur 311 et intégrée dans un premier intégrateur 321 ainsi que dans un second intégrateur 322, disposés en parallèle. Comme précédemment, l'amplificateur 311 peut être un amplificateur à transconductance. Le premier intégrateur 321 comprend un premier commutateur 331 contrôlé par le 25 signal logique g+ (t) et un second commutateur 332 contrôlé par le signal logique inverse ,e(t). Lorsque le premier commutateur 331 est fermé, le second commutateur 332 est ouvert et la composante positive y+ (t) est intégrée dans la capacité 341. Inversement, lorsque le premier commutateur 331 est ouvert, le résultat d'intégration est lu puis le second commutateur 332 est fermé pour décharger la capacité 341. 3038808 16 Le second intégrateur 322 comprend un troisième commutateur 333 contrôlé par le signal logique ,e(t) et un quatrième commutateur 334 contrôlé par le signal logique inverse g+ (t) (t) . Lorsque le troisième commutateur 333 est fermé, le quatrième commutateur 334 est ouvert et la composante positive y+ (t) est intégrée dans la 5 capacité 342. Inversement, lorsque le troisième commutateur 333 est ouvert, le résultat d'intégration est lu puis le quatrième commutateur 334 est fermé pour décharger la capacité 342. On comprend ainsi que les premier et second intégrateurs fournissent respectivement les résultats d'intégration de y+ (t)g± (t) et y+(t)g+ T (t) sur une durée - . 4 10 Après conversion par le convertisseur 351, le résultat d'intégration en sortie du second intégrateur est soustrait au résultat d'intégration en sortie du premier intégrateur au moyen d'un premier sommateur 361. De la même façon, la composante négative, y- (t) , est amplifiée par un amplificateur 312 et intégrée dans un troisième intégrateur 323 ainsi que dans un 15 quatrième intégrateur 324, disposés en parallèle. L'amplificateur 312 peut être un amplificateur à transconductance. Le troisième intégrateur 323 comprend un cinquième commutateur 335 contrôlé par le signal logique g+ (t) (t) et un sixième commutateur 336 contrôlé par le signal logique inverse ,7±(t). Lorsque le cinquième commutateur 335 est fermé, le sixième commutateur 20 336 est ouvert et la composante négative y- (t) est intégrée dans la capacité 343. Inversement, lorsque le cinquième commutateur 335 est ouvert, le résultat d'intégration est lu puis le sixième commutateur 336 est fermé pour décharger la capacité 343. Le quatrième intégrateur 324 comprend un septième commutateur 337 contrôlé par le signal logique ,e(t) et un huitième commutateur 338 contrôlé par le signal logique 25 inverse g+ (t) . Lorsque le septième commutateur 337 est fermé, le huitième commutateur 338 est ouvert et la composante négative y- (t) est intégrée dans la capacité 344. 3038808 17 Inversement, lorsque le septième commutateur 337 est ouvert, le résultat d'intégration est lu puis le huitième commutateur 338 est fermé pour décharger la capacité 344. On comprend ainsi que les troisième et quatrième intégrateurs fournissent respectivement les résultats d'intégration de y (t)g± (t) et y (0,7+ (t) sur une durée 4 - . 5 Après conversion par le convertisseur analogique numérique 352, le résultat d'intégration en sortie du quatrième intégrateur est soustrait au résultat d'intégration en sortie du troisième intégrateur au moyen d'un second sommateur 362. Le résultat en sortie du second sommateur 362 est ensuite soustrait du résultat en sortie du premier sommateur 361 au moyen d'un troisième sommateur 363. On 10 comprendra que les premier, second et troisième sommateurs pourront être remplacés par un sommateur unique effectuant la combinaison des résultats d'intégration sur la base de l'expression (19). De même, on a représenté en 351 et 352 deux convertisseurs ADC pour chacune des composantes, positive et négative. On comprendra toutefois que l'on pourra prévoir une architecture à quatre convertisseurs ADC à fréquence moitié ou un seul 15 convertisseur à fréquence double. De manière générale, le degré de mutualisation des différents composants du démodulateur résultera d'un compromis entre leur nombre et leur fréquence de travail, de manière connue en soi. En tout état de cause, les résultats de la sommation, notés zn comme précédemment, sont stockés dans une mémoire tampon 370. A l'instant tn, le buffer 20 contient les valeurs précédentes zn-1, - zn-2, - zn-3" Comme dans le premier mode de - réalisation, un premier module de combinaison 381 effectue la combinaison : In = z' - zn_1 - zn_2 + zn_3 (20-1) 25 et un second module de combinaison 382 effectue la combinaison : Qn =-zn- zn_1 + Zn-2 + Zn-3 (20-2) 3038808 18 Les sorties des premier et second modules de combinaison sont décimées d'un facteur 4 respectivement dans les décimateurs 391 et 392 pour donner : I(kT)= 14,, (21-1) 5 Q(kT)=Q4n (21-2) On comprend que ce second mode de réalisation, comme le premier, permet d'effectuer une démodulation en quadrature sans avoir à recourir à des mélangeurs analogiques. 10 Dans le premier comme le second mode de réalisation, il importe de connaître l'instant de ré-échantillonnage (ou instant de décimation) dans les décimateurs 291,292 et 391,392. On comprend en effet qu'il existe quatre possibilités de décimation des échantillons I n,Qn . Le récepteur n'a pas connaissance de la manière dont il doit caler la 15 décimation dans la série d'échantillons. Exprimé de manière équivalente, le récepteur n'a pas connaissance de la phase d'échantillonnage (phase de la porteuse à l'instant du ré-échantillonnage), dénommée ci-après phase d'échantillonnage 10. Pour caler correctement la phase d'échantillonnage IQ, on met avantageusement à profit le format particulier de la transmission VHBR, à savoir le fait que chaque trame est 20 précédée d'un intervalle pendant lequel la porteuse n'est pas modulée. Cet intervalle de temps est prévu pour permettre au récepteur de récupérer de l'énergie avant de commencer la démodulation. Si le récepteur est équipé d'une PLL, on suppose que pendant cet intervalle de temps, la boucle à verrouillage de phase (PLL) du récepteur a le temps de se verrouiller en 25 fréquence sur la porteuse reçue. Alternativement, le récepteur peut être équipé d'une référence accordée (quartz) à la fréquence de la porteuse. On a représenté en Fig. 4, sur le cercle unité, les quatre phases d'échantillonnage IQ possibles. 3038808 19 Dans la position 410, la phase d'échantillonnage IQ est nulle, autrement dit l'échantillonnage est calé correctement par rapport à la porteuse. Toute la puissance du signal démodulé est donc sur la voie I avec I(kT) > 0 et la puissance sur la voie Q est quasi- nulle, autrement dit Q(kT)=0 . ir 5 Dans la position 420, la phase d'échantillonnage IQ est de 2 -, c'est-à-dire que l'instant de ré-échantillonnage est en avance de T4 par rapport à ce qu'il devrait être (décalage d'un échantillon dans le buffer). Toute la puissance du signal démodulé est sur la voie Q avec Q(kT) > 0 et la puissance sur la voie I est quasi-nulle, autrement dit I(kT) = 0 . Dans la position 430, la phase d'échantillonnage IQ est de 2r, c'est-à-dire que 10 l'instant de ré-échantillonnage est décalé de -T 2 par rapport à ce qu'il devrait être (décalage de 2 échantillons dans le buffer). Toute la puissance du signal démodulé est sur la voie I avec I(kT) 0 et Q(kT)=0 . En pratique, il suffit de tester en parallèle deux phases 3038808 20 voisines et d'identifier celle pour laquelle Q(kT) = 0 . Si I(kT) >0 , la phase d'échantillonnage IQ est nulle et donc le calage des décimateurs est correct. En revanche, si I(kT) 0) ou s'il faut décaler la décimation de deux échantillons ( I(kT) REVENDICATIONS1. Démodulateur en quadrature pour démoduler un signal reçu modulé à une fréquence porteuse f - 1/T, caractérisé en ce qu'il génère un signal logique carré ( g+ (t) ) à la fréquence 2f et un second signal logique carré ( ,e(t)) inverse du premier, le démodulateur comprenant : un premier intégrateur (221) pour intégrer une première composante du signal reçu ( y(t), y+ (0) lorsque le premier signal logique est dans un état haut et fournissant un premier résultat d'intégration lorsque le premier signal logique est dans un état bas ; un second intégrateur (222) pour intégrer ladite composante du signal reçu ( y(t), y+ (t)) lorsque le second signal logique est dans un état haut et fournissant un second résultat d'intégration lorsque le second signal logique est dans un état bas ; un premier soustracteur (260,261) pour soustraire le second résultat d'intégration au premier résultat d'intégration pour fournir des échantillons zn à la fréquence 4f ; un premier module de combinaison (281) pour combiner des échantillons successifs z',z'_pz'_2,z'_3 et fournir des échantillons i' = z' -z'_i -z'_2 +z'_3 à la fréquence 4f ; un second module de combinaison (282) pour combiner des échantillons successifs zn,z'_pz'_2,zn_3 et fournir des échantillons Qn = - zn - zn_i + z'_2 + z'_3 à la fréquence 4f ; un premier décimateur (291) pour décimer les échantillons In avec un facteur de décimation 4 pour fournir des échantillons de composante en phase I(kT) ; un second décimateur (292) pour décimer les échantillons Q, avec un facteur de décimation 4 pour fournir des échantillons de composante en quadrature Q(kT). 3038808 27 2. Démodulateur en quadrature selon la revendication 1, caractérisé en ce que ladite première composante du signal reçu est le signal reçu lui-même. 3. Démodulateur en quadrature selon la revendication 1, caractérisé en ce que la 5 première composante ( y- ' (t)) correspondant à la partie positive du signal reçu, une seconde composante ( y-(t)) correspondant à la partie négative du signal reçu, le signal reçu étant une combinaison de la première composante et la seconde composante, et que le démodulateur comprend en outre : un troisième intégrateur (323) pour intégrer la seconde composante du signal reçu 10 lorsque le premier signal logique est dans un état haut et fournissant un troisième résultat d'intégration lorsque le premier signal logique est dans un état bas ; un quatrième intégrateur (324) pour intégrer la seconde composante du signal reçu lorsque le second signal logique est à l'état haut et fournir un quatrième résultat d'intégration lorsque le second signal logique est à l'état bas ; 15 un second soustracteur (362) pour soustraire le quatrième résultat d'intégration au troisième résultat d'intégration, les échantillons zr, étant obtenus comme combinaison des résultats des premier et second soustracteurs (361, 362). 4. Démodulateur en quadrature selon la revendication 1 ou 2, caractérisé en ce 20 qu'il comprend un premier convertisseur analogique numérique (351) pour convertir les premier et second résultats d'intégration avant la soustraction par le premier soustracteur. 5. Démodulateur en quadrature selon la revendication 3, caractérisé en ce qu'il comprend un premier convertisseur analogique/numérique (351) pour convertir les 25 premier et second résultats d'intégration avant la soustraction par le premier soustracteur ainsi qu'un second convertisseur analogique/numérique (352) pour convertir les troisième et quatrième résultats d'intégration avant la soustraction par le second soustracteur. 3038808 28 6. Démodulateur en quadrature selon l'une des revendications précédentes, caractérisé en ce qu'il comprend un premier démultiplexeur (531) recevant les échantillons In et les démultiplexant vers quatre sorties, un second démultiplexeur (532) recevant les échantillons Qn et les fournissant à quatre sorties, le démodulateur en quadrature 5 comprenant en outre un premier module de décision (560) recevant au moins un échantillon sur une sortie du premier démultiplexeur et au moins un échantillon sur une sortie correspondante du second démultiplexeur, ledit module de décision décidant, pendant un intervalle de temps où ladite porteuse n'est pas modulée, de l'instant de décimation dans les premier et second décimateurs (541,542). 10 7. Démodulateur en quadrature selon la revendication 6, caractérisé en ce que le premier module de décision reçoit deux échantillons consécutifs /n,/n_1 sur deux sorties voisines du premier démultiplexeur (531) et deux échantillons consécutifs 0 0 sur deux sorties voisines du second démultiplexeur (532), le premier module de décision (560) 15 décidant de l'instant de décimation en comparant en valeur absolue /n,/n_1 avec un seuil prédéterminé et pour la valeur et pour l'échantillon In, resp. /n_i, inférieur à ce seuil en déterminant le signe de l'échantillon Qn , res p. Qn_1 correspondant. 8. Démodulateur en quadrature selon la revendication 6, caractérisé en ce que le 2 0 module de décision reçoit deux échantillons consécutifs 1n, sur deux sorties voisines du premier démultiplexeur (531) et deux échantillons consécutifs 0 0 --n, --n-1 sur deux sorties voisines du second démultiplexeur (532), le premier module de décision (560) décidant de l'instant de décimation en comparant en valeur absolue 0 0 --n, --n-1 avec un seuil prédéterminé et pour la valeur et pour l'échantillon Qn , res p. Qn_1, inférieur à ce seuil en 25 déterminant le signe de l'échantillon In, resp. /n_1 correspondant. 9. Démodulateur en quadrature selon la revendication 7 ou 8, caractérisé en ce que les échantillons sur chacune des deux sorties voisines des premier et second 3038808 29 démultiplexeurs font l'objet d'un filtrage par des filtres passe-bas (551-554) avant d'être fournis au premier module de décision. 10. Démodulateur en quadrature selon l'une des revendications 6 à 9, caractérisé 5 en ce que, chaque trame de transmission commençant par une séquence de symboles pilote du type a,a,a* ,a* ,a,a,..., les échantillons en sortie du second décimateur (542) sont convertis par un troisième démultiplexeur (610), les échantillons d'une des sorties du troisième démultiplexeur faisant l'objet d'une détection de signe (620) avant d'être corrélés par une séquence signée de longueur prédéterminée dans un corrélateur (631), et 10 qu'un second module de décision (640) est activé dès lors que le résultat de cette corrélation excède un seuil prédéterminé. 11. Démodulateur en quadrature selon la revendication 10, caractérisé en ce que les échantillons des différentes sorties du troisième démultiplexeur sont respectivement 15 corrélés avec ladite séquence signée dans une pluralité de corrélateurs (632,633,634,635) pour fournir une pluralité de résultats de corrélation, le module de décision (640) déterminant, lorsqu'il est activé, le résultat de corrélation le plus élevé et en déduisant l'instant d'échantillonnage d'au moins un troisième et un quatrième décimateurs (661,662,663,664) recevant respectivement les échantillons en sortie des premier et 20 second décimateurs pour fournir les composantes en phase et en quadrature de symboles de modulation à la fréquence baud. 12. Méthode de démodulation en quadrature pour démoduler un signal reçu 25 modulé à une fréquence porteuse f -1/T , caractérisé en ce que l'on génère, à partir d'un signal verrouillé à cette fréquence, un premier signal logique carré ( g±(t) ) à la fréquence 2 f et un second signal logique carré ( ,7±(0) inverse du premier et que l'on effectue : une première intégration (221) d'une première composante du signal reçu ( y (t), y+ (t)) lorsque le premier signal logique est dans un état haut, un premier résultat d'intégration étant obtenu lorsque le premier signal logique est dans un état bas ; 3038808 30 une seconde intégration (222) de ladite composante du signal reçu ( y(t), y+ (t)) lorsque le second signal logique est dans un état haut, un second résultat d'intégration étant obtenu lorsque le second signal logique est dans un état bas ; une soustraction (260,261) pour soustraire le second résultat d'intégration au 5 premier résultat d'intégration et fournir des échantillons zn à la fréquence 4f ; une première combinaison (281) pour combiner des échantillons successifs zn,zn_pzn_2,zn_3 et fournir des échantillons in = zn -zn_i -zn_2+zn_3 à la fréquence 4f ; une seconde combinaison (282) pour combiner des échantillons successifs 10 zn , zn_i , zn_2, zn_3 et fournir des échantillons Qn = -zn - Zn_i Z + n-2 + Zn-3 une première décimation (291) pour décimer les échantillons In avec un facteur de décimation 4 pour fournir des échantillons de composante en phase I(kT) ; une second décimation (292) pour décimer les échantillons Qn avec un facteur de décimation 4 pour fournir des échantillons de composante en quadrature Q(kT) . 15 à la fréquence 4f ;