Brevet FR3036807A1 — publié le 20161202

DISPOSITIF ET PROCEDE NUMERIQUE DE MESURE D'UNE PHASE D'UN SIGNAL SINUSOIDAL DOMAINE TECHNIQUE DE L'INVENTION Le domaine technique de l'invention est celui des dispositifs et procédés pour la mesure d'une phase d'un signal sinusoïdal. Une telle mesure de phase est par exemple utilisée dans les techniques de Microscopie à Sonde Locale (SPM en anglais pour Scanning Probe Microscopy) qui utilisent une boucle de régulation. C'est notamment le cas des Microscopes à Force Atomique (AFM en anglais pour Atomic Force Microscopy) et des Microscopes optiques à champ proche (NSOM en anglais pour Near-Field Scanning Optical Microscopy), mais cela peut aussi exister dans certains microscopes tunnel à balayage en mode dynamique (STM en anglais pour Scanning Tunneling Microscopy). Mais l'invention concerne aussi tous les dispositifs comportant une boucle à verrouillage de phase, et même plus généralement tous les dispositifs requérant une mesure de phase rapide. ARRIERE PLAN TECHNOLOGIQUE DE L'INVENTION Le domaine où ces techniques de mesure de phase doivent être particulièrement précises et rapides est celui des Microscopes à Force Atomique. Il permet donc de bien évaluer les techniques de l'art antérieur pour la mesure de phase. La microscopie à force atomique (AFM pour Atomic Force Microscopy) est une technique d'imagerie en microscopie à sonde locale permettant de visualiser la topographie de la surface d'un échantillon. Plus précisément, la technique AFM exploite les forces d'interaction (attraction/répulsion) entre les atomes de l'apex nanométrique d'une sonde locale assimilable à une pointe effilée, et les atomes surfaciques d'un échantillon. Le microscope à force atomique grâce à sa pointe, le plus souvent portée par l'extrémité libre d'un micro-levier flexible (cantilever), balaye la surface de l'échantillon dans les trois directions de l'espace. L'analyse des déflexions du micro-levier permet d'évaluer les forces d'interactions intervenant entre elle et l'échantillon. La microscopie à force atomique présente trois modes principaux : - le mode contact dans lequel la pointe appuie sur la surface et en est repoussée par les forces répulsives entre la pointe et la surface. Au cours du balayage horizontal, les directions des déviations de la pointe sont mesurées. La déviation verticale est transmise à la boucle de 3036807 2 contre réaction qui régule la hauteur de la pointe afin de maintenir constante la valeur de déviation entrée. La topographie de la surface est alors déduite des variations de hauteur de la pointe. - le mode « Tapping » ou contact intermittent, aussi appelé AM-AFM pour Amplitude 5 Modulation - Atomic Force Microscopy, dans lequel le levier vibre verticalement à une fréquence fixe proche de sa fréquence de résonance, de sorte à être en contact avec la surface au point le plus bas de la trajectoire. Au cours du balayage horizontal de la pointe, l'amplitude des oscillations est mesurée généralement par un détecteur RMS (Root Mean Square). Toutefois, l'invention peut être utilisée dans ce mode pour gagner en rapidité et en 10 précision, et fournir une information de phase que l'on enregistre simultanément à la topographie. L'amplitude d'oscillation est ici maintenue constante au moyen d'une boucle de contre-réaction, par modification de la hauteur de la pointe par rapport à la surface. La topographie de la surface est alors déduite des variations de hauteur de la pointe. - le mode sans contact NC-AFM (NC pour Non Contact, parfois appelé Near Contact) ou FM- 15 AFM pour Frequency Modulation-AFM, dans lequel le levier vibre verticalement à sa fréquence de résonance, sans contact avec la surface. Dans ce mode, les forces d'interactions modifient transitoirement cette fréquence de résonnance, la pulsation de résonnance w valant la racine carrée de la raideur divisée par la masse effective du levier. En réalité, la distance pointe/surface est si faible que les forces atomiques provoquent un effet mécanique 20 sur la pointe qui ajoute un terme de raideur (gradient de force conservatrice d'interaction). On mesure au moyen d'une démodulation à verrouillage de phase (PLL) cette variation de fréquence dépendant du gradient des forces d'interactions. Une boucle de régulation maintient la fréquence de résonnance constante au cours du balayage horizontal de la pointe, par modification de la hauteur pointe surface. La topographie de la surface est alors déduite 25 des variations de hauteur de la pointe. Une variante très proche du FM-AFM est le PM-AFM pour Phase-Modulation AFM, où le levier vibre à une fréquence fixe et où on mesure la phase entre le générateur d'excitation électrique de la pointe, qui fait vibrer la pointe, et le signal du mouvement détecté. Cette technique, a priori 30 prometteuse par sa simplicité, est peu usitée en raison de difficultés d'interprétation. Ces difficultés ont conduit au développement du Zéro Phase Mode (OPM-APM), où la phase est maintenue à la valeur -n/2 par la régulation de hauteur de la pointe. Ce mode produit des images identiques à celle du mode NC-AFM originel, mais la mise en oeuvre est beaucoup plus simple et 3036807 3 surtout d'une stabilité bien plus grande, ce qui permet d'envisager des applications de routine à l'air ou en milieu liquide. En outre, sa rapidité est bien plus élevée qu'une PLL, ce qui permet de préserver des chocs l'apex de la pointe tout en balayant plus rapidement (environ d'un facteur dix). Elle représente un perfectionnement indéniable, mais son déploiement est freiné par 5 l'absence de circuits efficaces et rapides, dédiés à ce type de mesure de phase. On connaît de l'art antérieur plusieurs procédés de mesure d'une phase d'un signal sinusoïdal. On note que pour un signal sinusoïdal de type A.sin(wt+w), on appelle amplitude la composante A, fréquence la composante w/(2n), et phase la composante (p. Si la phase à mesurer est liée à un 10 élément qui oscille à une fréquence propre, on notera cette fréquence propre fo. Et dans le cas de la microscopie à force atomique, où une pointe est appliqué sur un échantillon en exerçant dessus une certaine pression, cette pression est fonction de la fréquence de désaccord Af à laquelle on choisit de faire fonctionner la boucle d'asservissement, la fréquence totale résultante devenant alors r0=f0+,8,f. Par exemple en mode répulsif, plus le désaccord est grand, plus la force sera 15 grande. Selon un premier procédé de l'art antérieur dont le dispositif associé est illustré à la figure 1, le signal sinusoïdal Sg=A.sin(wt+w), qu'on nommera signal d'entrée, est amené en entrée d'un premier comparateur Cl. Le premier comparateur Cl détecte les passages à zéro du signal 20 d'entrée Sg pour fournir un signal carré associé Sg', représenté à la figure 2. Un signal de référence Sr=sin(wt) sinusoïdal de même fréquence que le signal d'entrée Sg est amené en entrée d'un deuxième comparateur C2. Le deuxième comparateur C2 détecte les passages à zéro du signal de référence Sr pour fournir un signal carré associé Sr', représenté à la figure 2. Les deux signaux carrés Sg' et Sr' sont alors amenés sur deux entrées d'une porte logique Ou Exclusif Pl. 25 Un filtre RC en sortie de la porte logique P1 permet de moyenner la tension de sortie Sp de la porte logique Pl, ladite moyenne Sp' indiquant la phase cp du signal d'entrée Sg. Toutefois la rapidité de mesure de la phase est limitée par la constante de temps du filtre RC imposant un compromis entre la rapidité et l'ondulation résiduelle en sortie du filtre RC. 30 L'ondulation résiduelle est supprimée par l'usage d'un deuxième procédé de l'art antérieur dont le dispositif associé est illustré à la figure 3. Le filtre RC est remplacé par un intégrateur 11 formé d'une pompe de charge et d'une capacité, suivi d'un échantillonneur bloqueur Eb. A la figure 4 est 3036807 4 illustré le signal Spi en sortie de l'intégrateur 11 et le signal Sp2 en sortie de l'échantillonneur bloqueur Eb, qui indique la phase cp du signal d'entrée Sg. Durant les phases de blocage, un circuit logique CL commande la décharge de la capacité pour remettre à zéro l'intégrateur 11. 5 Toutefois, ce deuxième procédé est très sensible au bruit, la mesure de la phase étant détériorée par les décalages (« offsets » en anglais) de tension aux passages à zéro. On connaît un troisième procédé de l'art antérieur, utilisé lorsque la réjection de bruit importe plus que la rapidité de mesure. En référence à la figure 5, le signal d'entrée Sg=A.sin(wt+cp) et le 10 signal de référence Sr=sin(wt) sont amenés en entrée d'un multiplicateur M1. En sortie du multiplicateur M1 se trouve un signal Sq à deux composantes : C1=A.cos(2wt+cp) et C2=A.cos(cp). Ledit signal de sortie Sq du multiplicateur M1 est alors appliqué à l'entrée d'un filtre passe-bas F1, pour rejeter la composante C1=A.cos(2wt+q)). En divisant la composante restante C2=A.cos(cp) par A et en inversant le cosinus, il est possible d'extraire la phase cp du signal d'entrée Sg. Ce troisième 15 procédé améliore le rapport signal sur bruit d'un facteur au moins égal à dix, mais cela au détriment de la rapidité de mesure. D'autres procédés mettent en oeuvre une double multiplication, en recourant à un deuxième signal de référence Sr=sin(wt) en quadrature avec le signal de référence Sr=cos(wt). Un tel procédé est par exemple divulgué dans le document US 7,843,627 B2. Selon ce procédé, le signal d'entrée Sg=A.sin(wt+cp) et un premier signal de 20 référence Sr1=sin(wt) sont multipliés, puis le produit résultant est échantillonné à une fréquence d'échantillonnage fixe fs=1/Ts. Enfin, N échantillons sont sommés, N étant un nombre entier positif choisi de sorte que N.Ts M.T 0 et -1 sinon. En choisissant les valeurs initiales suivantes, déterminées en utilisant les deux sommes 51 et S2: 25 xo = (w/n).A.cos yo = (w/n).A.sin Zo = 0, l'algorithme produit après p itérations : xp = (w/n).A.Ap avec Ap = .\/(1 + 2-20 30 yp = 0 zp = Tan-1(-sin(p)= cosy) L'amplitude fournie à la pième itération sera obtenue à partir de xp : A=( ii 3036807 12 et la phase directement à partir de zp. Dans un mode de réalisation non limitatif, le procédé comporte une étape de déclenchement de l'étape c), suite aux étapes de sommation des étapes b) et b'). 5 Selon un deuxième aspect, l'invention concerne un dispositif de mesure d'un déphasage cp induit par un système analogique déphaseur fonctionnant à une fréquence fo, comportant : un synthétiseur de signal d'horloge configuré pour générer, à partir de la fréquence fo et d'un nombre entier N donnés en paramètres, un signal d'horloge 10 numérique de fréquence N.fo, un premier générateur connecté au synthétiseur, configuré pour générer, à partir du signal d'horloge numérique, un premier signal de référence numérique de forme cos(2mfo.t), échantillonné selon la fréquence N.fo du signal d'horloge numérique, 15 un convertisseur numérique analogique connecté au premier générateur, configuré pour convertir analogiquement le premier signal de référence numérique, de sorte à générer un premier signal de référence analogique, un convertisseur analogique numérique configuré pour échantillonner selon la fréquence N.fo du signal d'horloge numérique un signal d'entrée analogique de 20 forme A.cos(2mfo.t+cp) provenant du système déphaseur, où A est un facteur de proportionnalité, de sorte à obtenir un signal d'entrée numérique, un premier multiplicateur connecté au convertisseur analogique numérique, configuré pour multiplier point à point le premier signal de référence numérique et le signal d'entrée numérique, de sorte à fournir un premier signal produit 25 numérique, un premier accumulateur connecté au premier multiplicateur, configuré pour sommer N valeurs du premier signal produit, afin d'obtenir une première somme de forme (N.A/2).cos(w), un calculateur connecté au moins indirectement au premier accumulateur, 30 configuré pour calculer la valeur du déphasage cp au moins au moyen de la première somme. 3036807 13 Par connexion indirecte des moyens de calcul, on entend que l'intégrateur est connecté à un registre qui, lui, est connecté directement aux moyens de calcul. Outre les caractéristiques principales qui viennent d'être mentionnées dans le paragraphe précédent, le dispositif selon l'invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, 5 considérées individuellement ou selon les combinaisons techniquement possibles. Dans un mode de réalisation, le dispositif de mesure de déphasage comporte : un deuxième générateur connecté au synthétiseur, configuré pour générer, à partir du signal d'horloge numérique, un deuxième signal de référence numérique 10 de forme sin(2mfo.t), échantillonné selon la fréquence N.fo du signal d'horloge numérique, un deuxième multiplicateur connecté au convertisseur analogique numérique, configuré pour multiplier point à point le deuxième signal de référence numérique et le signal d'entrée numérique, de sorte à fournir un deuxième signal 15 produit numérique, un deuxième accumulateur connecté au deuxième multiplicateur, configuré pour sommer N valeurs du deuxième signal produit, afin d'obtenir une deuxième somme de forme -(N.A/2).sin(w), les moyens de calcul étant connectés au moins indirectement au deuxième accumulateur, et 20 étant configurés pour calculer la valeur du déphasage cp et le coefficient de proportionnalité A à la fois au moyen de la première somme et de la deuxième somme. Dans ce second mode de réalisation, le dispositif de mesure comprend : un premier registre connecté entre le premier accumulateur et les moyens de 25 calcul, pour mémoriser les valeurs de sortie du premier accumulateur, un deuxième registre connecté entre le deuxième accumulateur et les moyens de calcul, pour mémoriser les valeurs de sortie du deuxième accumulateur. Dans un mode de réalisation, le dispositif de mesure comporte un élément de contrôle connecté 30 au calculateur, ledit contrôleur étant configuré pour commander lesdits moyens de calcul. 3036807 14 Dans un mode de réalisation, l'élément de contrôle est en outre connecté au premier accumulateur et au deuxième accumulateur, ledit élément de contrôle étant configuré pour commander ledit premier accumulateur et ledit deuxième accumulateur. 5 Dans un mode de réalisation non limitatif, le premier générateur, le deuxième générateur, le premier multiplicateur, le deuxième multiplicateur, le premier accumulateur, le deuxième accumulateur, et l'élément de contrôle, sont implémentés sur un circuit numérique de type FPGA ou ASIC. 10 Dans un mode de réalisation non limitatif, le dispositif déphaseur est un microscope à force atomique, ou un système d'échographie. L'invention et ses différentes applications seront mieux comprises à la lecture de la description qui suit et à l'examen des figures qui l'accompagnent. 15 BREVE DESCRIPTION DES FIGURES Les figures ne sont présentées qu'à titre indicatif et nullement limitatif de l'invention. Les figures montrent : - à la figure 1, déjà décrite, une représentation schématique d'un dispositif pour mettre en 20 oeuvre un procédé selon un premier art antérieur - à la figure 2, déjà décrite, un diagramme montrant des tensions à différents points du dispositif de la figure 1 - à la figure 3, déjà décrite, une représentation schématique d'un dispositif pour mettre en oeuvre un procédé selon un deuxième art antérieur 25 - à la figure 4, déjà décrite, un diagramme montrant des tensions à différents points du dispositif de la figure 3 - à la figure 5, déjà décrite, une représentation schématique d'un dispositif pour mettre en oeuvre un procédé selon un troisième art antérieur - à la figure 6, un dispositif selon un mode de réalisation de l'invention, permettant de 30 mesure le déphasage induit par un dispositif déphaseur - A la figure 7, une représentation détaillée du dispositif de la figure 6 - à la figure 8, un signal d'entrée dont la phase est à mesurer, superposé à un signal de référence - à la figure 9, un diagramme temporel d'opérations de la logique du dispositif de la figure 6 3036807 15 a la figure 10, des étapes du procédé selon un mode de réalisation de l'invention. DESCRIPTION DETAILLEE D'AU MOINS UN MODE DE REALISATION DE L'INVENTION L'invention propose un dispositif DISP et un procédé METH pour mesurer le déphasage cp induit 5 par un système déphaseur analogique DP fonctionnant à une fréquence fo, montré à la figure 6. Le système déphaseur DP est apte à délivrer un signal d'entrée analogique Sga=A.cos(wt+cp), à partir d'un premier signal de référence analogique Sr1a=cos(wt). A est l'amplitude du signal d'entrée analogique Sga ; cp est la phase du signal d'entrée analogique Sga ; w est la pulsation et vaut 2rdo. 10 Dans un mode de réalisation préféré, le système déphaseur DP est un capteur de force d'un microscope à force atomique, ou un système d'échographie. En effet, le dispositif DISP et le procédé METH proposés conviennent tout particulièrement aux fréquences fo moyennes. 15 En considérant l'intégrale sur une période temporelle du produit entre le signal d'entrée analogique Sga et un premier signal de référence analogique Sr1a=cos(wt), on note que : 21-[/(,) I = A. cos(wt + cp) cos(t) dt = (7A. cos (p) o De même, en considérant l'intégrale sur une période temporelle du produit entre le signal d'entrée Sga et un deuxième signal de référence analogique de forme Sr2a= sin(wt), on note que : 21-[/(,) Q = A. cos(wt + cp) sin(t) dt = - (7A. sin(p) o 20 II convient de noter qu'ajouter une constante Voff au signal d'entrée analogique Sga n'affecte pas les résultats ci-dessus puisque : f021I/oe) Voff. cos(t) dt = 0 et fo Voff. sin(t) dt = Il est connu que les intégrales I et Q peuvent être approximées par les sommes 25 discrètes suivantes : n-1 2Tr I = lim Acos(w. ti + cp). cos(. ti) n->co i=13 3036807 16 n-1 21-r Q = lim - Acos(w. ti q)). sin(. ti) n->00 ncu i=o 21-r avec ti = -- (A)n Ainsi on en déduit que : n-1 Acos(w. ti q)). cos(. ti) est une approximation de -2 A. cos cp i=0 n-1 Acos(w. ti q)). sin(. t) est une approximation de - -2 A. sin q) i=o 5 La figure 6 montre un dispositif DISP de mesure de la phase du signal d'entrée Sga. Le dispositif DISP est adapté à la mise en oeuvre d'un procédé METH selon un mode de réalisation de l'invention, dont les étapes sont représentées à la figure 10. L'invention est basée sur les approximations précédentes, comme cela est détaillé ci-après. 10 En référence à la figure 7, le dispositif DISP comporte : un convertisseur analogique/numérique CV1 un convertisseur numérique/analogique CV2. un synthétiseur de signal d'horloge GS un circuit logique programmable CLP de type FPGA ou ASIC sur lequel sont implémentés : 15 o un premier générateur G1 o un deuxième générateur G2 o un premier multiplicateur M1 o un deuxième multiplicateur M2 o un premier accumulateur Al 20 o un deuxième accumulateur A2 o un calculateur CC o un premier registre R1, sous la forme d'une bascule asynchrone o un deuxième registre R2, sous la forme d'une bascule asynchrone o un élément de contrôle CF. 25 3036807 17 Un signal d'horloge numérique Shn est généré par le synthétiseur de signal d'horloge GS. Le signal d'horloge Shn est un signal carré d'une fréquence N.fo, N étant un nombre entier donné en paramètre et fo étant la fréquence du signal d'entrée analogique Sga et également la fréquence de travail du système déphaseur DP. Le signal d'horloge Shn est représenté à la première ligne de 5 la figure 9. On note que la fréquence N.fo du signal d'horloge numérique Shn n'a pas de rapport avec la fréquence de l'horloge propre du circuit logique programmable CLP qui peut dans certains cas atteindre plusieurs centaines de mégahertz, et qui est nécessaire au fonctionnement de toute 10 logique synchrone pour le bon fonctionnement du circuit logique programmable CLP. L'horloge propre du circuit logique programmable CLP impose une contrainte sur la fréquence N.fo du signal d'horloge numérique Shn, qui doit rester suffisamment inférieure à l'horloge propre du circuit logique programmable CLP, sans quoi il pourrait se produire des retards de traitement nuisibles au respect des délais de traitement des différentes étapes du procédé. 15 Par ailleurs, le convertisseur analogique/numérique CV1 comporte une première entrée sur laquelle est amené le signal d'entrée analogique Sga. Le convertisseur analogique/numérique CV1 comporte également une deuxième entrée via laquelle lui est fourni le signal d'horloge Shn. Le signal d'horloge Shn est fourni au convertisseur analogique/numérique CV1 par l'élément de 20 contrôle CF pour déclencher une conversion analogique/numérique du signal d'entrée analogique Sga. Ainsi, le convertisseur analogique/numérique CV1 est configuré pour numériser le signal d'entrée Sga selon la fréquence d'échantillonnage N.fo, produisant ainsi des échantillons constituant un signal d'entrée numérisé, appelé signal d'entrée numérique Sgn. 25 La deuxième ligne de la figure 9 représente une courbe CV1_busy montrant les phases durant lesquelles le convertisseur analogique/numérique CV1 effectue des conversions. La troisième ligne de la figure 9 montre une courbe CV1_read représentant des signaux de commande de lecture du convertisseur analogique/numérique CV1. Un signal de commande de lecture est émis par l'élément de contrôle CF dès qu'une phase de conversion est terminée, pour donner l'ordre 30 au convertisseur analogique/numérique CV1 de présenter le signal d'entrée numérique Sgn au premier multiplicateur M1 et au deuxième multiplicateur M2. 3036807 18 Le premier générateur G1 est destiné à produire un premier signal de référence numérique Sr1n, qui sera ensuite converti en un premier signal de référence analogique Sr1a à destination du système déphaseur DP. Le deuxième générateur G2 est destiné à produire un deuxième signal de référence numérique Sr2n dont l'utilisation est expliquée plus loin. On nomme communément ces 5 générations des synthèses digitales directes (DDS). Il est envisageable d'utiliser un générateur de fonction séparé externe, mais il est judicieux que le circuit logique programmable CLP génère directement le premier signal de référence numérique Sr1n et le deuxième signal de référence numérique Sr2n. Ceci élimine un surcoût et une complexité liés à un générateur externe qui devrait posséder deux sorties en quadrature. Le coût de la génération des deux signaux de 10 référence numérique est en effet marginal lorsqu'elle est réalisée par le circuit logique programmable CLP. Dans ce cas, des tables de sinus et de cosinus sont enregistrées dans une mémoire du circuit logique programmable CLP, chacune contenant N valeurs. En réalité, puisque les fonctions sin et cos sont identiques à un décalage temporel près, et sont respectivement symétriques par rapport au point zéro et à l'axe des ordonnées, il est possible d'en tenir compte 15 pour optimiser l'espace mémoire alloué à la tabulation de leurs valeurs. Le premier signal de référence numérique Sr1n et le deuxième signal de référence numérique Sr2n sont alors générés en utilisant directement les valeurs enregistrées. Le premier générateur G1 et le deuxième générateur G2 comportent une entrée via laquelle leur 20 est fourni le signal d'horloge Shn généré par le synthétiseur d'horloge GS. Le premier générateur G1 et le deuxième générateur G2 sont donc configurés pour générer chacun un signal numérique de référence selon la fréquence d'échantillonnage N.fo. Le premier signal numérique de référence Sr1n, généré par le premier générateur G1, est un signal sinusoïdal qui se présente sous la forme : Sr1n=cos(wt). Le deuxième signal numérique de référence Sr2n, généré par le deuxième 25 générateur G2, est un signal sinusoïdal qui se présente sous la forme : Sr2n=sin(wt). On note que le premier signal de référence Sr1n et le deuxième signal de référence Sr2n sont en quadrature. Le premier générateur G1 et le deuxième générateur G2 comportent chacun une sortie : la sortie du premier générateur G1 permet de délivrer le premier signal de référence Sr1n au premier 30 multiplicateur Ml; la sortie du deuxième générateur G2 permet de délivrer le deuxième signal de référence Sr2n au deuxième multiplicateur M2. 3036807 19 Le premier multiplicateur M1 comporte une première entrée via laquelle lui est fourni le premier signal de référence Srin, dont les échantillons sont reçus du premier générateur G1 selon la fréquence d'échantillonnage N.fo. Le premier multiplicateur M1 comporte en outre une deuxième entrée via laquelle lui est fourni le signal d'entrée numérique Sgn, dont les échantillons sont reçus 5 du convertisseur analogique/numérique CV1 selon la fréquence N.fo. Ainsi, à chaque période d'échantillonnage 1/(N.fo), le premier multiplicateur M1 reçoit un échantillon du premier signal de référence Srin et un échantillon du signal d'entrée numérique Sgn, et les multiplie. On dira que le premier signal de référence Srin et le signal d'entrée numérique Sgn sont multipliés point à point. Ainsi, un premier signal produit numérique SPln est généré selon la fréquence N.fo. Le 10 premier multiplicateur M1 comporte en outre une sortie pour envoyer le premier signal produit SPln vers le premier accumulateur Al. La quatrième ligne de la figure 9 montre les phases Ml_busy durant lesquelles le premier multiplicateur M1 effectue des multiplications. Le premier accumulateur Al comporte une première entrée pour recevoir le premier signal 15 produit SP1n. En outre, le premier accumulateur Al comporte une deuxième entrée pour recevoir un signal de réinitialisation Rst par l'élément de contrôle CF : le premier accumulateur Al est configuré pour additionner les échantillons du premier signal produit SPln qu'il reçoit, jusqu'à réception du signal de réinitialisation Rst. La cinquième ligne de la figure 9 indique les phases Al_busy où l'accumulateur additionne effectivement. Le signal de réinitialisation Rst est 20 représenté à la sixième ligne de la figure 9. Le signal de réinitialisation Rst est envoyé par l'élément de contrôle CF après N fronts d'horloge du signal d'horloge Shn. Ainsi, N échantillons sont additionnés lors de chaque cycle du premier accumulateur Al, pour produire une première somme Si. Le premier accumulateur Al comporte une sortie pour fournir la première somme Si à la première bascule asynchrone Ri. Comme montré précédemment, la première somme Si est 25 une approximation de : N -2A. cos (1) De même, le deuxième multiplicateur M2 comporte une première entrée via laquelle lui est fourni le deuxième signal de référence Sr2n, dont les échantillons sont reçus du deuxième générateur G2 selon la fréquence N.fo. Le deuxième multiplicateur M2 comporte en outre une deuxième entrée via laquelle lui est fourni le signal d'entrée numérique Sgn, dont les échantillons 30 sont reçus du convertisseur analogique/numérique CV1 selon la fréquence N.fo. Ainsi, à chaque période d'échantillonnage 1/(N.fo), le deuxième multiplicateur M2 reçoit un échantillon du deuxième signal de référence Sr2n et un échantillon du signal d'entrée numérisé Sgn, et les 3036807 20 multiplie. On dira que le premier signal de référence Srin et le signal d'entrée numérique Sgn sont multipliés point à point. Ainsi, un deuxième signal produit numérique SP2n est généré selon la fréquence d'échantillonnage Es. Le deuxième multiplicateur M2 comporte en outre une sortie pour envoyer le deuxième signal produit SP2n vers le deuxième accumulateur A2. 5 Le deuxième accumulateur A2 comporte une première entrée pour recevoir le deuxième signal produit SP2n. En outre, le deuxième accumulateur A2 comporte une deuxième entrée pour recevoir le signal de réinitialisation Rst par l'élément de contrôle CE: le deuxième accumulateur A2 est configuré pour additionner les échantillons du deuxième signal produit SP2n qu'il reçoit, 10 jusqu'à réception du signal de réinitialisation Rst. Ainsi, N échantillons sont additionnés lors de chaque cycle du deuxième accumulateur A2, pour produire une deuxième somme S2. Le deuxième accumulateur A2 comporte une sortie pour fournir la deuxième somme S2 à la deuxième bascule asynchrone R2. Comme montré précédemment, la deuxième somme S2 est une approximation de : N - -2A. sin cp 15 La première bascule asynchrone R1 et la deuxième bascule asynchrone R2 comportent des sorties pour fournir la première somme Si et la deuxième somme S2 au calculateur CC. On note que les registres R1, R2 ne sont pas toujours nécessaires car ils peuvent être inclus dans le calculateur CC suivant l'implémentation du constructeur du dispositif DISP. 20 A un facteur près, les moyens de calcul CC reçoivent donc en entrée des approximations du cosinus et du sinus de la phase du signal d'entrée analogique Sga Les moyens de calcul CC comportent une autre entrée via laquelle leur est fourni un signal de commande d'exécution Ext, pour déclencher la réalisation de calculs par les moyens de calcul CC. Le signal de commande 25 d'exécution Ext est identique au signal de réinitialisation Rst précédemment évoqué et représenté à la sixième ligne de la figure 9. Les moyens de calcul CC sont alors capables de calculer une valeur approximée de la phase cp du signal d'entrée analogique Sga, à partir des approximations du cosinus et du sinus de la phase cp dudit signal d'entrée Sga. 30 Les moyens de calcul CC sont constitués soit de circuits analogiques, soit d'un ou plusieurs circuits numériques. 3036807 21 Dans un premier mode de réalisation où le facteur de proportionnalité A est connu a priori, le déphasage est calculable par des moyens analogiques au moyen de la première somme seule, en déterminant cos(w) par : 2.S1 cos(w) = n. A 5 Mais il peut aussi être calculé par des moyens numériques. L'une des méthodes les plus simples consiste à utiliser une table mémorisant la fonction Arc cosinus combinée à une technique d'interpolation linéaire ou polynômiale pour calculer le déphasage (p. Dans le second mode de réalisation où le facteur de proportionnalité A est connu a posteriori, il 10 existe aussi la possibilité d'avoir des moyens de calcul analogiques ou numériques. En analogique, l'amplitude explicitée et le déphasage sont calculables par des moyens analogiques dédiés (comme par exemple l'AD734) à partir de la première somme Si et de la deuxièmes somme S2. Pour A, des circuits analogiques permettent d'obtenir les fonctions carré et racine carrée, division et multiplication. On peut donc expliciter A par : 2 A = -n S12 +S22 15 Et pour le déphasage, tan (cp) par le calcul suivant : tan (w)=-S2/S1 Mais il peut aussi être calculé par des moyens numériques. Pour l'amplitude, le calcul est évident (DSP, unité de calcul conventionnelle). Pour la phase, l'une des méthodes les plus simples consiste 20 à utiliser une table mémorisant la fonction Arc tan combinée à une technique d'interpolation pour calculer le déphasage (p. Selon une variante, ce calcul est réalisé par un circuit ou un algorithme CORDIC. Le document suivant détaille cet algorithme : « A survey of CORDIC algorithms for FPGA based computers » de Ray Andraka, FPGA '98 Proceedings of the 1998 ACM/SIGDA sixth international symposium on Field programmable gate arrays, p191-200, ACM, New-York, 1998. 25 Dans ce cas, A et cp ne sont pas obtenus par la succession des fonctions des formules ci-dessus, mais de manière itérative, par des approximations successives qui sont propres à ce circuit ou cet algorithme. Les équations de l'algorithme utilisé par le calculateur CC sont données ci-dessous : 30 = xi + yi.cli.2 i 3036807 22 yi + i = zi + cli.Tan-1(21) avec di=1 si yi>0 et -1 sinon. En choisissant les valeurs initiales suivantes, qui sont choisies pour être les valeurs de sortie des 5 deux accumulateurs Al, A2: xo = (N/2).A.cos cp Vo = (N/2).A.sin cp zo = 0, l'algorithme produit après p itérations : x = -N A A n 10 2 r avec Ap = \/(1 + 2-2!) yp = zp = Tang(-simp)= cosy) L'amplitude fournie à la pième itération sera obtenue à partir de xp : A=(rc .xp)/(w.Ap) 15 et la phase directement à partir de zp. Enfin, le convertisseur numérique/analogique CV2 comporte une première entrée connectée à la sortie du premier générateur Gl. Ainsi, le premier signal de référence Srin est reçu en entrée du 20 convertisseur numérique/analogique CV2. Le convertisseur numérique/analogique CV2 comporte également une deuxième entrée via laquelle lui est fourni le signal d'horloge Shn, ledit signal d'horloge Shn permettant de déclencher un codage numérique/analogique. A partir du premier signal de référence numérique Srin, le convertisseur numérique/analogique CV2 produit un premier signal de référence analogique Srla à destination du système déphaseur DP. 25 On remarque que l'élément de contrôle CF, qui reçoit le signal d'horloge numérique Shn à la fréquence N.fo, commande de manière synchrone : - la sauvegarde des accumulations des accumulateurs Al, A2 dans les registres R1, R2 - la remise à zéro des accumulateurs Al, A2 30 - le lancement des moyens de calcul CC. La figure 10 représente des étapes du procédé METH selon l'invention dans le second mode. Selon la variante, les moyens de calcul sont analogiques ou numériques. 3036807 23 Dans sa configuration initiale, le circuit logique programmable CLP est initialisé et les conditions suivantes sont imposées : - l'indice i utilisé par le premier accumulateur Al et le deuxième accumulateur A2, variant 5 de 0 à N-1, est mis à zéro - les valeurs de sortie du premier accumulateur Al et du deuxième accumulateur A2 sont mises à zéro - les phases du premier signal de référence numérique Srin et du deuxième signal de référence numérique Sr2n sont mises à zéro, ce qui revient à dire que : 10 o le premier signal de référence numérique Srl=cos(wt) est mis à un o le deuxième signal de référence numérique Sr2=sin(wt) est mis à zéro. Au bout de N coups d'horloge du signal d'horloge Shn, c'est-à-dire à i=N-1, le dispositif DISP est remis dans sa configuration initiale (c'est-à-dire sa configuration lorsque i=0) et le calculateur CC 15 est activé par le signal de commande d'exécution Ext, comme le montre la sixième ligne de la figure 9. Selon une première étape num_Sga, le signal d'entrée analogique Sga est numérisé par le convertisseur analogique/numérique CV1 selon la fréquence d'échantillonnage N.fo, ladite 20 fréquence d'échantillonnage N.fo étant fournie par l'élément de contrôle CF. Une succession d'échantillons d'entrée composant le signal d'entrée numérique Sgn sont donc produits à la cadence de la fréquence d'échantillonnage N.fo. Selon une deuxième étape gen_Srn réalisée simultanément à la première étape num_Sga, le 25 premier signal de référence numérique Srin et le deuxième signal de référence numérique Sr2n sont générées par le premier générateur G1 et le deuxième générateur G2. Selon une troisième étape mult_Sgn_Srin, le signal d'entrée numérique Sgn et le premier signal de référence numérique Srin sont multipliés point à point par le premier multiplicateur Ml, de 30 sorte à produire le premier signal produit SP1n. 3036807 24 Selon une quatrième étape mult_Sgn_Sr2n réalisée simultanément à la troisième étape, le signal d'entrée numérique Sgn et le deuxième signal de référence numérique Sr2n sont multipliés point à point par le deuxième multiplicateur M2, de sorte à produire le deuxième signal produit SP2n. 5 Selon une cinquième étape add_SP1n, N échantillons du premier signal produit SPln sont additionnés par le premier accumulateur Al, de sorte à produire la première somme Si. Comme expliqué précédemment, la première somme Si est une approximation de cos(w) à un facteur près. 10 Selon une sixième étape add_SP2n réalisée simultanément à la cinquième étape, N échantillons du deuxième signal produit SP2n sont additionnés par le deuxième accumulateur A2, de sorte à produire la deuxième somme S2. Comme expliqué précédemment, la deuxième somme S2 est une approximation de sin(w) à un facteur près. 15 Selon une septième étape mem_Sl, la première somme Si est mémorisée par le premier registre Ri. Selon une huitième étape mem_52 réalisée simultanément à la septième étape mem_Sl, la deuxième somme S2 est mémorisée par le deuxième registre R2. 20 Selon une neuvième étape calc_Phi, le calculateur CC détermine, au moyen de la première somme Si et de la deuxième somme S2, la phase cp du signal d'entrée analogique Sga, au moyen de l'algorithme CORDIC. 25 Selon une dixième étape calc_A, le calculateur CC détermine, au moyen de la première somme Si et de la deuxième somme S2, l'amplitude A du signal d'entréeSg : (2/n)V.(s12 + S22). Comme vu précédemment, si l'on utilise un CORDIC, ce calcul sera effectué par itérations successives. Dans ce cas, les sommes Si, S2 sont transférées aux deux entrées de ce CORDIC qui va calculer par itérations (en général 7 ou 8) les valeurs de A et de (p. Egalement, le calcul d'amplitude selon la 30 dixième étape n'est plus nécessaire car A est donné par le CORDIC. Ce calcul est rapide et se fait aisément dans l'intervalle 1/N entre le NI' échantillon et le (N+1)'. 3036807 25 On note que les accumulateurs Al, A2 somment les valeurs numériques des échantillons i respectifs pour i variant de 0 à N-1, puis à la fin de cette séquence, les sommes Si, S2 sont transférées aux deux entrées du calculateur CC qui va calculer les valeurs de A et de (p. 5 Bien entendu, l'invention n'est pas limitée aux exemples décrits et représentés car diverses modifications peuvent y être apportées sans sortir de son cadre. Par exemple, la phase cp pourrait être déterminée à partir de la première somme et/ou de la deuxième somme par un autre moyen que l'algorithme Cordic. REVENDICATIONS1. Procédé (METH) de mesure d'un déphasage cp induit par un système analogique déphaseur (DP) fonctionnant à une fréquence fo et délivrant un signal d'amplitude A connue et quasi constante, comportant les étapes suivantes : a) à partir de la fréquence fo et d'un nombre entier N donnés en paramètres, générer un signal d'horloge numérique (Shn) de fréquence N.fo, b) à partir du signal d'horloge numérique (Shn), générer un premier signal de référence numérique (Sr1n) de forme cos(2mfo.t), échantillonné selon la fréquence N.fo du signal d'horloge numérique (Shn), puis : convertir analogiquement le premier signal de référence numérique (Sr1n), de sorte à obtenir un premier signal de référence analogique (Sr1a) envoyer ledit premier signal de référence analogique (Sr1a) au système déphaseur (DP) recevoir du système déphaseur (DP) un signal d'entrée analogique (Sga) de forme A.cos(2mfo.t+cp), où A est un facteur de proportionnalité échantillonner le signal d'entrée analogique (Sga) selon la fréquence N.fo du signal d'horloge numérique (Shn), de sorte à obtenir un signal d'entrée numérique (Sgn) multiplier point à point le premier signal de référence numérique (Sr1n) et le signal d'entrée numérique (Sgn), pour fournir un premier signal produit numérique (SP1n) sommer N valeurs du premier signal produit (SP1n), afin d'obtenir une première somme (Si) de forme (n.A/2).cos(w) c) à la fin de l'étape d'intégration du § a), envoyer un signal de déclenchement de l'étape d), d) calculer la valeur du déphasage cp au moyen de la première somme Si e) dès que les moyens de calcul ont acquis l'information à traiter, et en parallèle avec ce traitement, envoi d'un signal de remise à zéro (Rst) d'au moins la première somme Si. 2. procédé (METH) de mesure selon la revendication 1, pour lequel le facteur de proportionnalité A est connu directement, a priori, et dont les alinéas d) et e) se réduisent a: 3036807 27 d) calculer la valeur du déphasage cp au moyen de la première somme Si e) dès que les moyens de calcul ont acquis l'information à traiter, et en parallèle avec ce traitement, envoi d'un signal de remise à zéro (Rst) de la première somme Si. 5 3. Procédé (METH) de mesure selon la revendication 1, pour lequel le facteur de proportionnalité A est connu indirectement, a posteriori, et dans lequel : i) A est explicité par l'adjonction de moyens annexes réalisant une étape b') en parallèle de l'étape b), comportant les sous-étapes suivantes : ii) générer un deuxième signal de référence numérique de forme sin(2mfo.t), 10 échantillonné selon la fréquence N.fo du signal d'horloge numérique puis : ij) multiplier point à point le deuxième signal de référence numérique et le signal d'entrée numérique Sgn, pour fournir un deuxième signal produit numérique ik) sommer N valeurs du deuxième signal produit numérique, afin d'obtenir une deuxième somme S2 de forme -(N.A/2).sin(q)), 15 j) les alinéas d) et e) s'expriment par : d) calculer la valeur du déphasage cp au moyen de la première somme Si et de la deuxième somme S2 e) dès que les moyens de calcul ont acquis l'information à traiter, et en parallèle avec ce traitement, envoyer un signal de remise à zéro (Rst) de la première 20 somme Si et de la deuxième somme S2. 4. Procédé (METH) de mesure selon la revendication 3 comprenant une étape d) consistant : - à déterminer le facteur de proportionnalité A par: 25 A = -2V/S12 +S22 , où Si est la première somme et S2 la seconde somme, et - à effectuer ce calcul par des moyens analogiques. 5. Procédé (METH) de mesure selon la revendication 3 comprenant une étape d) évaluant à 30 l'aide d'un circuit de calcul CORDIC, à la pleme itération le facteur de proportionnalité A à partir de xp : A=( ii .xp)/(w.Ap), et la phase cp directement à partir de zp. 3036807 28 6. Dispositif (DISP) de mesure d'un déphasage cp induit par un système analogique déphaseur (DP) fonctionnant à une fréquence fo, comportant : un synthétiseur de signal d'horloge (GS) configuré pour générer, à partir de la fréquence fo et d'un nombre entier N donnés en paramètres, un signal d'horloge 5 numérique (Shn) de fréquence N.fo, un premier générateur (G1) connecté au synthétiseur (GS), configuré pour générer, à partir du signal d'horloge numérique (Shn), un premier signal de référence numérique (Sr1n) de forme cos(2mfo.t), échantillonné selon la fréquence N.fo du signal d'horloge numérique (Shn), 10 un convertisseur numérique analogique (CV2) connecté au premier générateur (G1), configuré pour convertir analogiquement le premier signal de référence numérique (Sr1n), de sorte à générer un premier signal de référence analogique (Sr1a), un convertisseur analogique numérique (CV1) configuré pour échantillonner selon 15 la fréquence N.fo du signal d'horloge numérique (Shn) un signal d'entrée analogique (Sga) de forme A.cos(2mfo.t+cp) provenant du système déphaseur (DP), où A est un facteur de proportionnalité, de sorte à obtenir un signal d'entrée numérique (Sgn), un premier multiplicateur (M1) connecté au convertisseur analogique numérique 20 (CV1), configuré pour multiplier point à point le premier signal de référence numérique (Sri) et le signal d'entrée numérique (Sgn), de sorte à fournir un premier signal produit numérique (SP1n), un premier accumulateur (A1) connecté au premier multiplicateur, configuré pour sommer N valeurs du premier signal produit (SP1n), afin d'obtenir une première 25 somme (Si) de forme (N.A/2) cos(w), des moyens de calcul (CC) connectés au moins indirectement au premier accumulateur (A1), configurés pour calculer la valeur du déphasage cp au moyen de la première somme (Si). 30 7. Dispositif (DISP) de mesure selon la revendication 6, comportant : un deuxième générateur (G2) connecté au synthétiseur (GS), configuré pour générer, à partir du signal d'horloge numérique (Shn), un deuxième signal de 3036807 29 référence numérique (Sr2n) de forme sin(2mfo.t), échantillonné selon la fréquence N.fo du signal d'horloge numérique (Shn), un deuxième multiplicateur (M2) connecté au convertisseur analogique numérique (CV1), configuré pour multiplier point à point le deuxième signal de 5 référence numérique (Sr2) et le signal d'entrée numérique (Sgn), de sorte à fournir un deuxième signal produit numérique (SP2n), un deuxième accumulateur (A2) connecté au deuxième multiplicateur, configuré pour sommer N valeurs du deuxième signal produit (SP1n), afin d'obtenir une deuxième somme (S2) de forme -(N.A/2).sin(w), 10 les moyens de calcul (CC) étant connectés au moins indirectement au deuxième accumulateur (A2), et étant configurés pour calculer la valeur du déphasage cp et le coefficient de proportionnalité A à la fois au moyen de la première somme (Si) et de la deuxième somme (S2). 15 8. Dispositif (DISP) de mesure selon la revendication 7, comprenant : a. un premier registre (R1) connecté entre le premier accumulateur (A1) et les moyens de calcul (CC), pour mémoriser les valeurs de sortie du premier accumulateur (A1), b. un deuxième registre (R2) connecté entre le deuxième accumulateur (A2) et les 20 moyens de calcul (CC), pour mémoriser les valeurs de sortie du deuxième accumulateur (A2). 9. Dispositif (DISP) de mesure selon la revendication 8, comportant un élément de contrôle (CF) connecté aux moyens de calcul (CC), ledit élément de contrôle (CF) étant configuré 25 pour commander lesdits moyens de calcul (CC). 10. Dispositif (DISP) de mesure selon la revendication 9, l'élément de contrôle (CF) étant en outre connecté au premier accumulateur (A1) et au deuxième accumulateur (A2), ledit élément de contrôle (CF) étant configuré pour commander ledit premier accumulateur 30 (A1) et ledit deuxième accumulateur (A2). 11. Dispositif (DISP) selon l'une des revendications 10 ou 11, dans lequel le premier générateur (G1), le deuxième générateur (G2), le premier multiplicateur (M1), le 3036807 30 deuxième multiplicateur (M2), le premier accumulateur (Al.), le deuxième accumulateur (A2), et l'élément de contrôle (CF), sont implémentés sur un circuit logique programmable, tel qu'un FPGA ou un ASIC. 5