Brevet FR3037720A1 — publié le 20161223

B14222 - 14-GR3-0751 1 COMPOSANT ÉLECTRONIQUE ET SON PROCÉDÉ DE FABRICATION Domaine La présente demande concerne un composant électronique et son procédé de fabrication. La présente demande concerne plus particulièrement un composant électronique comprenant une couche 5 semiconductrice traversée par des connexions isolées. Exposé de l'art antérieur La figure 1 est une vue en coupe et en perspective représentant schématiquement un exemple d'un capteur d'image. Le capteur d'image comprend une couche semiconductrice 10 1 dont une première face Fl, appelée face avant, repose sur un empilement de couches isolantes 4 dans lequel est disposée une structure d'interconnexion 5, et dont une deuxième face F2, appelée face arrière, est destinée à recevoir un éclairement et est revêtue d'une couche isolante 7. L'ensemble de la couche 15 isolante 7, de la couche semiconductrice 1 et de l'empilement de couches isolantes 4 repose sur un support 9, l'empilement de couches isolantes 4 s'étendant entre la couche semiconductrice 1 et le support 9. La structure d'interconnexion 5, dont une partie seulement est représentée, est constituée de portions de 20 couches conductrices 11 et de vias 13 dont certains relient entre elles des portions de couches conductrices 11. 3037720 B14222 - 14-GR3-0751 2 Dans une partie centrale du capteur, la couche semiconductrice comprend une matrice de pixels 15. Chaque pixel 15 comprend divers composants électroniques (non représentés), notamment un composant photosensible telle qu'une photodiode, et 5 un ou plusieurs transistors formés du côté de la face avant Fl de la couche semiconductrice. Au niveau de cette face avant Fl, les composants électroniques des pixels sont en contact avec des vias 13 de la structure d'interconnexion 5. Du côté de la face arrière F2 de la couche semiconductrice, chaque pixel 15 est 10 surmonté d'un filtre couleur 17 reposant sur la face supérieure F2' de la couche isolante 7, ou face arrière du capteur. Le capteur comprend des connexions isolées 19 formées en périphérie de la matrice de pixels 15. Chaque connexion isolée 19 est constituée à partir d'une ouverture 21 s'étendant 15 depuis la face arrière F2' du capteur jusqu'à la face avant Fl de la couche semiconductrice 1. Une couche métallique 23 revêt le fond et les parois latérales de l'ouverture 21 et déborde en partie sur la face arrière F2' du capteur pour y former un plot 24. Sur toute l'épaisseur de la couche semiconductrice, la 20 couche métallique 23 est séparée de la couche semiconductrice par une gaine isolante 25. Au fond de l'ouverture, la couche métallique 23 est en contact avec une portion de couche conductrice 11 par l'intermédiaire d'un ou plusieurs vias 13 de la structure d'interconnexion 5. Ainsi, le plot 24 est 25 électriquement couplé à un ou plusieurs composants électroniques formés dans la couche semiconductrice 1. La figure 1 n'est pas tracée à l'échelle et, en pratique, en vue de dessus les ouvertures 21 ont des dimensions latérales beaucoup plus importantes, couramment de 20 à 100 pin 30 de côté ou de diamètre, que les dimensions latérales des pixels 15, ces derniers ayant généralement de 1 à 5 fun de côté. Pour fabriquer le capteur de la figure 1, les divers composants électroniques du capteur sont formés à partir de la face avant Fl de la couche semiconductrice 1, puis la structure 35 d'interconnexion 5 et l'empilement de couches isolantes 4 sont 3037720 B14222 - 14-GR3-0751 3 formés sur cette face Fl. L'ensemble de la couche semiconductrice 1 et de l'empilement de couches isolantes 4 est alors monté sur le support, ou poignée, 9 de la façon représentée en figure 1. Ensuite seulement, les ouvertures 21 5 sont réalisées par gravure ionique réactive à partir de la face arrière F2' du capteur jusqu'à la face avant Fl et une couche métallique 23 est déposée et gravée pour former les connexions isolées 19 et les plots 24. Enfin, les filtres couleur 17 sont formés sur la face arrière F2' du capteur par des étapes 10 successives de dépôt et de gravure d'une ou plusieurs couches. Un capteur du type de celui de la figure 1 et son procédé de fabrication présentent divers inconvénients à au moins certains desquels on vise à remédier. Résumé 15 Ainsi, un mode de réalisation prévoit un composant électronique comprenant une couche semiconductrice dont une première face est revêtue d'une première couche isolante et dont une deuxième face est revêtue d'une structure d'interconnexion, dans lequel un pion conducteur isolé latéralement s'étend à 20 travers la couche semiconductrice à partir d'une portion de couche conductrice de la structure d'interconnexion jusqu'à un plot de contact disposé au niveau de la première couche isolante. Selon un mode de réalisation, les dimensions latérales 25 du pion conducteur sont supérieures à 20 pin. Selon un mode de réalisation, l'épaisseur de la couche semiconductrice est comprise entre 0,1 et 20 gm. Selon un mode de réalisation, l'épaisseur de la couche semiconductrice est comprise entre 3 et 5 gm. 30 Selon un mode de réalisation, des photodiodes sont formées dans la couche semiconductrice et sont destinées à recevoir un éclairement du côté de la première face. Selon un autre aspect, un mode de réalisation prévoit un procédé de fabrication d'un composant électronique comprenant 35 les étapes successives suivantes : a) prévoir une couche semi- 3037720 B14222 - 14-GR3-0751 4 conductrice dont une première face repose sur une première couche isolante reposant sur un substrat, et dont une deuxième face est revêtue d'une deuxième couche isolante ; b) graver une ouverture à travers la deuxième couche isolante et la couche semiconductrice jusqu'à la première couche isolante ; c) former un pion conducteur isolé latéralement remplissant l'ouverture ; d) former, sur la deuxième couche isolante, une structure d'interconnexion comportant une portion de couche conductrice en contact avec le plot conducteur ; e) éliminer le substrat ; f) 10 graver une cavité à travers la première couche isolante jusqu'au pion conducteur ; et g)former un pion de contact dans la cavité. Selon un mode de réalisation, la portion de couche conductrice appartient au niveau de métallisation de la structure d'interconnexion le plus proche de la deuxième face. 15 Selon un mode de réalisation, à l'étape a), une portion isolante est prévue dans la couche semiconductrice et s'étend de la première face jusqu'à la deuxième face ; et l'étape b) consiste à retirer par gravure une partie centrale de la portion isolante en laissant en place une gaine isolante sur 20 les parois latérales de l'ouverture. Selon un mode de réalisation, à l'étape c), l'ouverture est remplie d'un matériau conducteur, puis une étape de polissage mécano-chimique est effectuée jusqu'à la deuxième couche isolante. 25 Selon un mode de réalisation, à l'étape c), une couche barrière de diffusion est déposée sur les parois et le fond de l'ouverture avant de remplir l'ouverture du matériau conducteur. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, 30 seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, est une vue coupe et en perspective d'un capteur d'image ; 3037720 B14222 - 14-GR3-0751 5 les figures 2A et 2B illustrent un procédé de fabrication d'un capteur d'image du type de celui de la figure 1 ; et les figures 3A à 3F illustrent un mode de réalisation 5 d'un procédé de fabrication d'un capteur d'image. Description détaillée De mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments qui sont utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. Dans la description qui suit, sauf indication contraire, les termes "fond", "sommet", "latéral", "supérieur", "inférieur" et "au-dessous" se réfèrent à l'orientation des éléments concernés dans les figures correspondantes. La figure 2A est une vue en coupe schématique représentant une structure à une étape intermédiaire d'un procédé de fabrication d'un capteur d'image du type de celui de la figure 1. La structure comprend une couche semiconductrice 1 dans laquelle sont formés les pixels du capteur, un seul pixel 15 étant représenté dans cette figure. La face arrière F2 de la couche semiconductrice 1 repose sur une couche isolante 7, elle-même reposant sur un substrat 27, par exemple un substrat semiconducteur, la couche semiconductrice 1 et la couche isolante 7 formant un empilement de type SOI ("Silicon On Insulator" - silicium sur isolant). La face avant Fl de la couche semiconductrice 1 est revêtue d'un empilement de couches isolantes comprenant, à partir de la face avant Fl, une couche isolante 4A et une alternance de couches isolantes 4B et 4C. Une structure d'interconnexion, dont une partie seulement est représentée, est noyée dans l'empilement de couches isolantes 4A, 4B et 4C. La structure d'interconnexion est constituée à partir de portions de couches conductrices 11, et à partir de vias, dans cet exemple des vias, ou contacts, 13A et 13C, et des 3037720 B14222 - 14-GR3-0751 6 vias 13B. Les contacts 13A traversent la couche isolante 4A et permettent d'établir une connexion électrique entre des composants électroniques (non représentés) formés dans la couche semiconductrice 1, et des portions de couches conductrices 11 du 5 niveau de métallisation inférieur de la structure d'interconnexion, c'est-à-dire du niveau de métallisation comprenant les portions de couches conductrices 11 les plus proches de la couche semiconductrice 1. Les vias 13B relient entre elles des portions de couches conductrices 11 à travers 10 les couches isolantes 4B et 4C. Un ou plusieurs contacts 13C traversent la couche isolante 4A et permettent d'établir une connexion électrique entre une portion de couches conductrices 11 du niveau de métallisation inférieur et une couche de silicium polycristallin dopé 30 reposant sur la face avant Fl. 15 Au-dessous de la couche 30, à un emplacement où on souhaite former une connexion isolée, une portion de la couche semiconductrice 1 a été remplacée, sur toute son épaisseur, par une portion isolante 29. La figure 2B est une vue en coupe représentant la 20 structure de la figure 2A après la mise en place d'un support, ou poignée, 9 sur l'empilement de couches isolantes 4A, 4B et 4C, le retournement de l'assemblage ainsi obtenu, et la suppression du substrat 27 jusqu'à la couche isolante 7. Une ouverture 21 a été gravée à travers la couche semiconductrice, à 25 partir de la face exposée F2' de la structure jusqu'à la couche de silicium polycristallin dopé 30. L'ouverture est formée en retirant par gravure ionique réactive une partie centrale de la portion isolante 29 de manière à laisser en place une partie de la portion isolante 29 sur les parois latérales de l'ouverture 30 21 pour y former une gaine isolante 25. Pour former une connexion isolée 19 dans l'ouverture 21, une couche métallique 23 a été déposée sur toute la structure, du côté de la face F2'. La couche métallique 23 a ensuite été gravée pour en laisser en place une portion revêtant les parois latérales et le fond de 35 l'ouverture 21. Cette portion de couche métallique 23 déborde 3037720 B14222 - 14-GR3-0751 7 sur la face F2', autour de l'ouverture 21, pour y former un plot de contact 24. Après une étape non illustrée de formation de filtres couleurs 17 sur la face F2', on obtient un capteur du type de 5 celui de la figure 1. Un inconvénient du procédé de fabrication décrit précédemment est que les ouvertures 21 gravées dans la couche isolante 7 et dans la couche semiconductrice 1, à partir de la face arrière F2', ne sont que partiellement comblées par la 10 couche métallique 23. L'épaisseur de la couche semiconductrice est comprise dans une plage allant de 0,1 à 20 pin, par exemple de 3 à 5 gm, ce qui entraîne que, en plus d'avoir des dimensions latérales importantes, les ouvertures 21 peuvent être profondes. La présence de telles ouvertures larges et profondes du côté de 15 la face arrière F2' rend complexes les étapes ultérieures de dépôt ou traitement réalisées sur cette face, notamment pour former des filtres couleurs 17. On propose ici une structure de connexion isolée et un procédé de fabrication d'un composant électronique comprenant de 20 telles connexions isolées qui permettent de pallier à au moins l'inconvénient susmentionné. Les figures 3A à 3F sont des vues en coupe représentant schématiquement une structure à des étapes successives d'un mode de réalisation d'un procédé de fabrication 25 d'un capteur d'image, la figure 3A représentant cette structure à une étape intermédiaire du procédé. En figure 3A, la structure comprend une couche semiconductrice 1 dans laquelle sont formés les pixels du capteur, un seul pixel 15 étant représenté en figure 3A. La face 30 avant Fl de la couche semiconductrice est revêtue d'une couche isolante 4A éventuellement revêtue d'une couche isolante 4B. Au niveau de cette face Fl, les composants électroniques des pixels sont en contact avec des vias, ou contacts, 13A. Les contacts 13A ont été formés à travers la couche isolante 4A jusqu'à la 35 face avant Fl. La face arrière F2 de la couche semiconductrice 3037720 B14222 - 14-GR3-0751 8 repose sur une couche isolante 7 elle-même reposant sur un substrat 27. A un emplacement où on souhaite former une connexion isolée, une portion de la couche semiconductrice 1 a été remplacée, sur toute son épaisseur, par une portion isolante 5 29. A titre d'exemple, la portion isolante 29 est en oxyde de silicium formé dans une ouverture réalisée, préalablement à la formation des couches isolantes 4A et 4B, à partir de la face avant Fl de la couche semiconductrice jusqu'à la couche isolante 10 7. Les contacts 13A sont par exemple en tungstène. Les couches isolantes 4A et 4B sont par exemple en oxyde de silicium et en nitrure de silicium respectivement. La couche isolante 7 est par exemple en oxyde de silicium d'une épaisseur pouvant être comprise entre 0,1 et 3 pin. Le substrat 27 est par exemple un 15 substrat de silicium. La couche semiconductrice 1 est par exemple une couche de silicium d'une épaisseur pouvant être comprise entre 1 et 20 pin. La figure 3B représente la structure de la figure 3A après la réalisation d'une ouverture 31 s'étendant à partir de 20 la face supérieure de la structure jusqu'à la couche isolante 7, à travers la couche semiconductrice 1. L'ouverture est formée en retirant par gravure, par exemple par gravure ionique réactive, une partie centrale de la portion isolante 29 de manière à laisser en place une partie de la portion isolante 29 sur les 25 parois latérales de l'ouverture 31 pour y former une gaine isolante 25. La gravure peut être arrêtée sur la couche isolante 7, ou, comme cela est représenté, pénétrer légèrement dans cette couche 7. A titre d'exemple, en vue de dessus, l'ouverture 31 a de 20 à 100 pin de diamètre ou de côté, par exemple 60 pin. 30 La figure 3C représente la structure de la figure 3B après le dépôt d'une couche barrière de diffusion 33 puis d'un matériau conducteur 35 remplissant l'ouverture 31. Une étape de polissage mécano-chimique a ensuite été réalisée jusqu'à la couche 4A de manière à former un pion conducteur 37 isolé 35 latéralement de la couche semiconductrice 1 par la gaine 3037720 B14222 - 14-GR3-0751 9 isolante 25. A titre d'exemple, la couche barrière de diffusion 33 est en titane, tantale, nitrure de titane ou nitrure de tantale. Le matériau conducteur 35 est par exemple du cuivre. La figure 3D représente la structure de la figure 3C 5 après la formation d'une structure d'interconnexion (partiellement représentée) sur la face supérieure de la couche isolante 4A. La structure d'interconnexion est réalisée par des étapes successives de dépôt et de gravure de couches isolantes, 4B et 4C dans cet exemple, et de couches conductrices, 39 et 41 10 dans cet exemple, de manière à former des portions de couches conductrices 11 séparées par des couches 4B et 4C traversées par des vias 13B. Ces étapes successives de dépôt et gravure sont effectuées de sorte que le sommet du pion conducteur 37, de préférence toute la surface du sommet, soit en contact avec une 15 portion de couches conductrices 11 du niveau de métallisation inférieur de la structure d'interconnexion. A titre d'exemple, le matériau des couches conductrices 41 est le même, dans cet exemple du cuivre, que le matériau conducteur 35 du pion conducteur 37. Les couches 20 conductrices 39 sont des couches barrière de diffusion par exemple en le même matériau que la couche barrière de diffusion 33. Les couches isolantes 4B et 4C sont par exemple des couches de nitrure de silicium et d'oxyde de silicium. La figure 3E représente la structure de la figure 3D 25 après la mise en place d'un support, ou poignée, 9 sur la structure d'interconnexion, le retournement de l'assemblage ainsi obtenu, et le retrait du substrat 27, par exemple par polissage mécano-chimique jusqu'à la couche isolante 7. Le support 9 est par exemple un substrat de silicium ou de verre 30 assemblé par collage moléculaire sur la couche isolante supérieure 4C de la figure 3D. La figure 3F représente la structure de la figure 3E après gravure d'une cavité dans la couche isolante 7 jusqu'au pion conducteur 37, et la formation dans cette cavité d'un plot 3037720 B14222 - 14-GR3-0751 10 de contact 43, par exemple par dépôt et gravure d'une couche d'un matériau conducteur tel que de l'aluminium ou du cuivre. On soulignera ici que la cavité remplie du plot de contact 43 est formée à travers la seule couche isolante 7 et 5 non pas à travers la couche isolante 7 et la couche semiconductrice 1 comme cela a été décrit en relation avec les figures 1 et 2B. Ainsi, la face arrière F2' du composant électronique de la figure 3F présente des inégalités d'épaisseurs plus faibles que celles du composant électronique 10 de la figure 1 ou 2B. A titre d'exemple, la différence de niveau entre la face arrière F2' et la surface exposée du plot de contact 43 du composant électronique de la figure 3F est inférieure à 3 pin, de préférence inférieure à 1 gm. Il en résulte que les étapes ultérieures de dépôt ou de traitement 15 réalisées sur la face F2' du composant de la figure 3F sont plus simples à mettre en oeuvre que lorsqu'elles sont réalisées sur la face arrière F2' du composant électronique de la figure 1 ou 2B. En particulier, le dépôt de filtres couleurs sur la face F2' du composant de la figure 3F est plus simple à réaliser que sur 20 la face F2' du composant de la figure 1 ou 2B. On notera que le procédé décrit en relation avec les figures 3A à 3F ne comporte qu'une étape supplémentaire par rapport au procédé de fabrication décrit en relation avec les figures 2A et 2B, à savoir la formation du pion conducteur 37 25 dans la couche semiconductrice 1. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, le procédé de fabrication d'une connexion isolée tel que décrit en relation avec les figures 3A à 3F dans 30 le cas d'un capteur d'image s'applique à tout type de composant électronique dans lequel on souhaite former une connexion isolée remontant d'une structure d'interconnexion disposée du côté d'une première face d'une couche semiconductrice jusqu'à un plot de contact disposé du côté d'une deuxième face de cette couche 35 semiconductrice. En outre, on comprendra que ces connexions 3037720 B14222 - 14-GR3-0751 11 isolées pourront être formées à divers emplacement d'une puce semiconductrice, par exemple dans une zone centrale de la puce semiconductrice plutôt qu'en périphérie de celle-ci. On a décrit un procédé de fabrication dans lequel un 5 pion conducteur 37 est isolé latéralement par une gaine 25 résultant de la gravure centrale d'une portion isolante 29. Dans une variante de réalisation, la gaine isolante 25 pourra être réalisée par dépôt d'une couche isolante sur les parois latérales de l'ouverture 31, avant de former le pion conducteur 10 37. Il ne sera alors pas utile de prévoir la portion isolante 29 dans la couche semiconductrice 1. L'ordre et le nombre des étapes du procédé de fabrication décrit en relation avec les figures 3A à 3F peuvent être adaptés par l'homme de l'art. Par exemple ce procédé pourra 15 comprendre des étapes supplémentaires de dépôt de microlentilles du côté de la face arrière F2'. On pourra aussi former la structure d'interconnexion dans d'autres couches isolantes que les couches 4B et 4C et à partir d'autres couches conductrices que les couches 39 et 41 dès lors qu'une portion de couches 20 conductrices 11 du niveau de métallisation inférieur de cette structure d'interconnexion est en contact avec le sommet du pion conducteur 37. En outre, les matériaux indiqués précédemment à titre d'exemple pourront être adaptés par l'homme de l'art, notamment 25 chacune des couches 33, 39, 4A, 4B, 4C et 7 pourra être constituée par un empilement de couches en des matériaux différents plutôt que par une couche d'un matériau donné. REVENDICATIONS1. Composant électronique comprenant une couche semiconductrice (1) dont une première face (F2) est revêtue d'une première couche isolante (7) et dont une deuxième face (F1) est revêtue d'une structure d'interconnexion, dans lequel un pion conducteur (37) isolé latéralement s'étend à travers la couche semiconductrice à partir d'une portion de couche conductrice (11) de la structure d'interconnexion jusqu'à un plot de contact (43) disposé au niveau de la première couche isolante. 2. Composant électronique selon la revendication 1, dans lequel les dimensions latérales du pion conducteur (37) sont supérieures à 20 pin. 3. Composant électronique selon la revendication 1 ou 2, dans lequel l'épaisseur de la couche semiconductrice (1) est 15 comprise entre 0,1 et 20 gm. 4. Composant électronique selon la revendication 3, dans lequel l'épaisseur de la couche semiconductrice (1) est comprise entre 3 et 5 gm. 5. Capteur d'image comprenant un composant 20 électronique selon l'une quelconque des revendications 1 à 4, dans lequel des photodiodes sont formées dans la couche semiconductrice (1) et sont destinées à recevoir un éclairement du côté de la première face (F2). 6. Procédé de fabrication d'un composant électronique 25 comprenant les étapes successives suivantes : a) prévoir une couche semiconductrice (1) dont une première face (F2) repose sur une première couche isolante (7) reposant sur un substrat (27), et dont une deuxième face (F1) est revêtue d'une deuxième couche isolante (4A) ; 30 b) graver une ouverture (31) à travers la deuxième couche isolante (4A) et la couche semiconductrice (1) jusqu'à la première couche isolante (7) ; c) former un pion conducteur (37) isolé latéralement remplissant l'ouverture (31) ; 3037720 B14222 - 14-GR3-0751 13 d) former, sur la deuxième couche isolante (4A), une structure d'interconnexion comportant une portion de couche conductrice (11) en contact avec le pion conducteur (37) ; e) éliminer le substrat (27) ; 5 f) graver une cavité à travers la première couche isolante (7) jusqu'au pion conducteur (37) ; et g) former un plot de contact (43) dans la cavité. 7. Procédé de fabrication selon la revendication 6, dans lequel la portion de couche conductrice (11) appartient au 10 niveau de métallisation de la structure d'interconnexion le plus proche de la deuxième face (F1). 8. Procédé de fabrication selon la revendication 6 ou 7, dans lequel : à l'étape a), une portion isolante (29) est prévue 15 dans la couche semiconductrice (1) et s'étend de la première face (F2) jusqu'à la deuxième face (F1) ; et l'étape b) consiste à retirer par gravure une partie centrale de la portion isolante (29) en laissant en place une gaine isolante (25) sur les parois latérales de l'ouverture. 20 9. Procédé de fabrication selon l'une quelconque des revendications 6 à 8, dans lequel, à l'étape c), l'ouverture (31) est remplie d'un matériau conducteur (35), puis une étape de polissage mécano-chimique est effectuée jusqu'à la deuxième couche isolante (4A). 25 10. Procédé de fabrication selon la revendication 9, dans lequel, à l'étape c), une couche barrière de diffusion (33) est déposée sur les parois et le fond de l'ouverture (31) avant de remplir l'ouverture du matériau conducteur (35).