Brevet FR3046492A1 — publié le 20170707

PROCÉDÉ DE RÉALISATION DE TRANSISTORS MOS CONTRAINTS Domaine La présente demande concerne le domaine des transistors, en particulier un transistor MOS formé dans et sur une zone active contrainte. Exposé de l'art antérieur Les performances de certains types de transistors MOS peuvent être améliorées par la présence de contraintes dans la région de canal. En particulier, dans un transistor MOS à canal P ayant une région de canal en silicium-germanium SiGe, orientée selon la direction cristalline , la mobilité des trous est augmentée par des contraintes de compression orientées dans la direction drain-source c'est-à-dire la direction de la longueur du transistor. Par contre, une contrainte de compression orientée dans la direction de la largeur du transistor diminue la mobilité des trous. Il est souhaitable d'augmenter la mobilité pour augmenter la rapidité des transistors. Les procédé connus pour réaliser des transistors contraints posent divers problèmes, notamment dans le cas de 20 transistors de très petites dimensions formés dans et sur des zones actives de longueur inférieure à 400 nm. 3046492 B14719 - 15-GR4-0472 / DD16726VR 2 Résumé Ainsi, un mode de réalisation prévoit un procédé de réalisation d'un transistor comprenant les étapes suivantes : a) former une couche semiconductrice s'étendant sur 5 une couche isolante ; b) oxyder thermiquement la couche semiconductrice sur toute son épaisseur selon deux barres s'étendant dans la direction de la largeur de grille du transistor; et c) former des tranchées d'isolement orientées dans la 10 direction de la longueur de grille du transistor, la couche semiconductrice étant contrainte avant ou après l'étape a). Un mode de réalisation prévoit un procédé de réalisation d'un transistor comprenant les étapes suivantes : 15 a') former une couche semiconductrice contrainte s'étendant sur une couche isolante ; b') oxyder thermiquement la couche contrainte sur toute son épaisseur selon deux bandes s'étendant dans la direction de la largeur de grille du transistor ; et c') former des tranchées d'isolement orientées dans la direction de la longueur de grille du transistor. Selon un mode de réalisation, l'étape b') a lieu après l'étape a'). Selon un mode de réalisation, l'étape a') a lieu après l'étape b'). Selon un mode de réalisation, la couche contrainte est en silicium-germanium, la contrainte étant une contrainte de compression. Selon un mode de réalisation, la couche contrainte a 30 une épaisseur comprise entre 5 et 8 nm. Selon un mode de réalisation, l'étape a') est effectuée à une température comprise entre 850 et 1000 °C pendant une durée comprise entre 5 et 15 mn. Selon un mode de réalisation, la couche contrainte est 35 en silicium, la contrainte étant une contrainte d'extension. 3046492 B14719 - 15-GR4-0472 / DD16726VR 3 Un mode de réalisation prévoit un transistor formé dans et sur une zone active d'une couche semiconductrice, la zone active étant délimitée, dans la direction de la longueur, par des barres d'oxyde thermique imposant dans la zone active 5 une contrainte dans la direction de la longueur de grille du transistor et, dans la direction de la largeur de grille du transistor, par des tranchées d'isolement laissant la zone active libre de contrainte dans la direction de la largeur. Selon un mode de réalisation, la couche semiconduc- 10 trice contrainte est en silicium-germanium et repose sur une couche isolante en oxyde de silicium, les barres d'oxyde étant en oxyde de silicium et de germanium, la contrainte étant une contrainte de compression. Selon un mode de réalisation, la couche semiconduc15 trice contrainte est en silicium, les barres d'oxyde étant en oxyde de silicium, la contrainte étant une contrainte d'extension. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, 20 seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une vue en perspective d'un transistor MOS formé dans et sur une zone active ; 25 les figures 2A à 2C illustrent un procédé de réalisa- tion d'un transistor MOS ; La figure 2D illustre la mobilité des trous dans des transistors MOS à canal P obtenus par le procédé illustré en figures 2A à 2C ; les figures 3A à 8A et 3B à 6B, 7C et 8B illustrent un exemple de procédé de réalisation d'un transistor MOS; et les figures 9A à 12A et 9B à 12B illustrent un autre exemple de procédé de réalisation d'un transistor MOS. 3046492 B14719 - 15-GR4-0472 / DD16726VR 4 Description détaillée De mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les 5 éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les détails de structures de grilles tels que les isolants de grille et des espaceurs isolants ne sont pas représentés. Dans la description qui suit, lorsque l'on fait réfé- 10 rence à des qualificatifs de position, tels que les termes "bas", "supérieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence à l'orientation de l'élément concerné dans les figures 1, 2A à 2C et 3B à 8B. Sauf précision contraire, l'expression 15 "de l'ordre de" signifie à 10 % près, de préférence à 5 % près. La figure 1 est une vue en perspective d'un transistor MOS formé dans et sur une zone active rectangulaire. La zone active formée dans une couche de semiconducteur (Si) sur isolant (SiO2) est délimitée latéralement par des isolants non repré20 sentés. Le transistor comprend une structure de grille G séparant une zone de drain D d'une zone de source S. La grille a une longueur ê entre les zones de drain et de source et une largeur W dans la direction orthogonale. On appellera ici longueur L du transistor sa dimension dans la direction de la 25 longueur de grille, et largeur W du transistor sa dimension dans la direction de la largeur de grille. Les figures 2A à 2C illustrent un procédé de réalisation d'un transistor MOS à canal P. La figure 2A est une vue en coupe d'une portion de 30 plaquette à une étape initiale de réalisation. Une couche isolante 1 d'oxyde de silicium est disposée sur un support 3. Une couche semiconductrice contrainte 5, par exemple de SiGe, s'étend sur la couche isolante 1 et est recouverte d'une couche d'oxyde de silicium 7. Les couches 5 et 7 ont par exemple été formées à partir de la couche mince supérieure de silicium d'une 3046492 B14719 - 15-GR4-0472 / DD16726VR 5 structure de type silicium sur isolant SOI. Pour réaliser les couches 5 et 7, une épitaxie de SiGe est d'abord réalisée sur la couche mince de silicium. Lors de l'épitaxie, un désaccord de mailles provoque des contraintes de compression horizontales 5 biaxiales 9 dans la couche épitaxiée. Ensuite, on oxyde thermiquement la surface supérieure de l'ensemble. Le silicium s'oxyde préférentiellement et le germanium migre vers le bas, tandis que les contraintes 9 s'intensifient. On obtient alors la couche 5 de SiGe sur la couche isolante 1 et sous la couche d'oxyde de 10 silicium 7. A titre d'exemple, la couche 5 de SiGe a une épaisseur comprise entre 5 et 8 nm. La couche 7 d'oxyde de silicium peut avoir une épaisseur comprise entre 3 et 6 nm. La proportion de germanium dans la couche 5 peut être comprise entre 10 et 40 %. 15 A l'étape illustrée en figure 2B, des tranchées d'iso- lement 10 ont été gravées en utilisant des couches de masquage 11. Les tranchées 10 traversent l'intégralité de la couche 5 de SiGe et entourent des zones actives 12. Les tranchées d'isolement 10 peuvent traverser entièrement la couche isolante 1. Par 20 souci de clarté seules deux tranchées 10 et une zone active 12 sont représentées, la distance entre les tranchées correspondant sur la vue de la figure 2B à la longueur du transistor à réaliser. Le creusement des tranchées a libéré les bords de la zone active 12. De ce fait, seule une partie résiduelle 13 des 25 contraintes initiales 9 persiste dans une partie centrale de la zone active 12. A l'étape illustrée en figure 2C, on a obtenu un transistor MOS à canal P. Les tranchées d'isolement 10 ont été remplies d'un isolant 14, par exemple de l'oxyde de silicium. 30 Une structure de grille 15 a été formée sur une partie centrale de la zone active 12. Des zones de drain et de source 17, par exemple en silicium-germanium dopé au bore, ont été formées par épitaxie de part et d'autre de la structure de grille 15. La figure 2D illustre la mobilité de trous PH en 35 unités arbitraires dans des transistors obtenus par le procédé 3046492 B14719 - 15-GR4-0472 / DD16726VR 6 des figures 2A à 2C, en fonction de la longueur L des transistors. Les contraintes dans la direction de la largeur ont été libérées lors du creusement des tranchées d'isolement, cette largeur étant par exemple de 170 nm. Les contraintes résiduelles 5 13 dans la direction de la longueur sont d'autant plus faibles que la longueur du transistor est petite. Dans un transistor de moins de 180 nm de longueur, la mobilité des trous est inférieure de 65% à la mobilité des trous dans un transistor de plus de 500 nm de longueur. 10 On souhaite donc disposer d'un procédé permettant de former un transistor à partir d'une couche semiconductrice contrainte sans libérer dans cette couche les contraintes dans la direction de la longueur. Les figures 3A à 8A sont des vues de dessus illustrant 15 des étapes successives d'un exemple de procédé de réalisation de transistors MOS. Les figures 3B à 6B sont des vues en coupe selon un plan BB orthogonal à la direction de la largeur, correspondant respectivement aux figures 3A à 6A. La figure 7C est une vue en coupe selon le plan CC de la figure 7A et la 20 figure 8B est une vue en perspective et en coupe correspondant à la figure 8A. En figures 3A et 3B, une couche contrainte semiconductrice 20, par exemple de SiGe, s'étend sur un isolant 22 recouvrant un support 24. La couche 20 a été obtenue par exemple 25 à partir d'une structure de type SOI par un procédé similaire à celui décrit en relation avec la figure 2A, c'est-à-dire comprenant une épitaxie de SiGe suivie d'une oxydation thermique. Une couche 25 d'oxyde de silicium recouvre la couche de SiGe 20. Les contraintes 26 dans la couche 20 sont horizontales et biaxiales. 30 Ces contraintes ont une composante 28 dans la direction de la longueur, et une composante 30 dans la direction de la largeur. En figures 4A et 4B, une couche de masquage 32, par exemple en nitrure de silicium, est déposée sur la surface supérieure de l'ensemble. Des ouvertures 34 sont gravées dans la 35 couche de masquage et dans la couche d'oxyde de silicium 25 3046492 B14719 - 15-GR4-0472 / DD16726VR 7 jusqu'à la surface supérieure de la couche de SiGe contrainte 20. Les zones gravées forment en vue de dessus des bandes 36 parallèles entre elles dans la direction de la largeur. A cette étape, les contraintes 26 dans la couche 20 ne sont pas modi- 5 fiées. En figures 5A et 5B, une oxydation thermique est réalisée dans la couche 20 à partir des ouvertures 34. Les portions de la couche 20 situées au fond des ouvertures 34 sont oxydées sur toute leur épaisseur. L'oxyde formé constitue des 10 barres isolantes 38 parallèles, en contact avec la couche isolante 22. La dimension verticale ou hauteur des barres est supérieure à l'épaisseur totale de la couche contrainte 20 et de la couche d'oxyde de silicium 25. Une portion 40 de la couche 20 est ainsi isolée sur deux côtés entre les barres d'oxyde 38. 15 On note que l'étape d'oxydation ne libère pas les contraintes 26 dans la portion de couche 40. La composante 28 des contraintes est donc maintenue par les barres d'oxyde thermique 38 sur toute la longueur de la portion 40 sans être atténuée. De plus, l'augmentation de volume des portions oxydées 20 de la couche 20 peut même ajouter à la composante 28 une compression supplémentaire. L'oxydation thermique du SiGe peut être effectuée dans un four à une température inférieure à 1000°C pendant une durée comprise entre quelques minutes, par exemple 3 minutes, et 25 quelques dizaines de minutes, par exemple 100 minutes. Cette oxydation peut aussi être réalisée par oxydation thermique rapide (de l'anglais "rapid thermal oxidation") à une température comprise entre 950 et 1200 °C pendant une durée comprise entre quelques dizaines de secondes, par exemple 30 30 secondes, à quelques centaines de secondes, par exemple 1000 secondes. En figures aP,. et 6B, la couche de masquage 32 et la couche d'oxyde 25 ont été éliminées par gravure. La hauteur des barres 38 a été réduite par la gravure de la couche d'oxyde de 35 silicium, mais reste supérieure à l'épaisseur de la portion de 3046492 B14719 - 15-GR4-0472 / DD16726VR 8 la couche de SiGe 20. Les contraintes 26 sont donc maintenues dans les portions 40 de la couche 20 par les barres d'oxyde 38 qui servent de butées. Les figures 7A et 7C illustrent la structure à une 5 étape ultérieure de la fabrication. La figure 7C est une vue en coupe selon le plan CC de la figure 7A et non pas comme précédemment selon le plan BB. Dans la direction de la longueur du dispositif, on a creusé deux tranchées 50. Ainsi, l'ensemble des tranchées 50 et des régions d'oxyde de silicium thermique 38 10 délimite une zone active de SiGe 52. Les tranchées 50 peuvent s'étendre dans le substrat 24, contrairement aux ouvertures 34 qui s'arrêtent à la surface de la couche contrainte 20 de SiGe. Contrairement aux ouvertures 34 qui préservent les contraintes 28 dans la couche 20 dans la direction de la longueur du 15 dispositif, les tranchées 50 éliminent pratiquement totalement les contraintes 30 dans la direction de la largeur de grille, comme cela a été décrit précédemment en relation avec les figures 2A à 2D. Cette élimination des contraintes est d'autant plus importante que la zone active 52 est étroite, ce qui est 20 couramment le cas, les zones actives ayant par exemple une longueur inférieure à 300 nm et une largeur inférieure à 200 nm. La figure 8A représente une étape ultérieure du procédé de fabrication et la figure 8B est une vue correspondante en coupe selon le plan BB et en perspective. Comme 25 l'illustre la figure 8B, on a rempli les tranchées 50 d'un isolant 54 puis on a formé une grille 60 et des surépaisseurs épitaxiées de drain et de source 62. On obtient ainsi un transistor occupant la surface de la zone active 52, à contraintes libérées dans la direction de 30 la largeur et à contraintes 28 maintenues dans la direction de la longueur. Comme on l'a indiqué précédemment, le maintien des contraintes dans la direction de la longueur et leur suppression dans la direction de la largeur entrainent la formation d'un transistor particulièrement rapide. 3046492 B14719 - 15-GR4-0472 / DD16726VR 9 Les figures 9A à 12A sont des vues de dessus illustrant des étapes successives d'un autre exemple de procédé de réalisation d'un transistor MOS. Les figures 9B à 12B sont des vues en coupe selon un plan BB orthogonal à la direction de la 5 largeur de grille, correspondant respectivement aux figures 9A à 12A. En figures 9A et 9B, une couche de masquage 72, par exemple en nitrure de silicium, est déposée sur la surface supérieure de la couche supérieure 70 de silicium d'une 10 structure SOI. La structure SOI comprend, sous la couche supérieure 70, un isolant 22 recouvrant un support 24. Des ouvertures 74 sont gravées dans la couche de masquage 72 jusqu'à la surface supérieure de la couche 70. Les ouvertures 74 forment en vue de dessus des bandes 36 dans la direction de la largeur. 15 En figures lu. et 10B, la couche semiconductrice 70 est oxydée thermiquement à partir des ouvertures 74. Les portions oxydées de la couche 70 forment des barres isolantes 76 en contact avec la couche isolante 24. A titre de variante, pour réaliser les barres isolantes 76, on peut graver la couche 70 20 sur toute son épaisseur à partir des ouvertures 74, puis remplir d'oxyde les parties gravées et les ouvertures 74. En figures 11A et 11B, la couche de masquage 72 est d'abord retirée par gravure. Une couche 78 de SiGe est ensuite épitaxiée sur la surface supérieure des portions non oxydées de 25 la couche semiconductrice 70. Lors de l'épitaxie, un désaccord de mailles provoque des contraintes de compression dans la couche 78, de la manière décrite en relation avec la figure 2A. La couche 78 obtenue a des contraintes 80 à la fois dans la direction de la largeur et dans la direction de la longueur. 30 En figures 12A et 12B, on procède à une oxydation thermique. De la manière décrite précédemment, le germanium migre vers le bas pour former des portions de couche contrainte 82 de SiGe disposées entre les barres 76. Pendant l'oxydation, une couche 84 d'oxyde de silicium se forme sur la couche 82. 3046492 B14719 - 15-GR4-0472 / DD16726VR 10 Après élimination par gravure de la couche d'oxyde 84, on obtient un ensemble correspondant à l'étape illustrée en figures 6A et 6B, dans laquelle les portions 40 de couche sous contrainte entre les barres 38 sont remplacées par les portions 5 de couche équivalentes 82. De manière similaire aux portions 40 des figures 6A et 6B, les portions de couche 82 ont des contraintes 88 dans la direction de la largeur et ont des contraintes 86 dans la direction de la longueur de grille entre les barres 76 qui servent de butées. 10 Un transistor est ensuite formé après des étapes équi- valentes aux étapes illustrées en vue de dessus en figures 7A et 8A, les contraintes dans la direction de la largeur de grille étant libérées par la formation de tranchées dans une direction orthogonale à celle des bandes 36. 15 Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que dans l'exemple de procédé décrit ci-dessus, l'étape de formation de tranchées d'isolement décrite en relation avec les figures 7A et 7B ait lieu après les étapes 20 décrites en relation avec les figures 3A à 6A de formation de barres d'oxyde thermique, les tranchées d'isolement pourraient être formées et remplies avant de former les barres d'oxyde thermique. En outre, bien que les exemples de procédés décrits 25 ci-dessus concernent la formation d'un transistor MOS à canal P à partir d'une couche en SiGe contrainte en compression, un procédé similaire pourrait être utilisé pour former des zones semiconductrices actives à contrainte en longueur sans contrainte en largeur, ou inversement. En particulier, on 30 pourrait former un transistor MOS à canal N à partir d'une couche de silicium contrainte en extension. REVENDICATIONS1. Procédé de réalisation d'un transistor comprenant les étapes suivantes : a) former une couche semiconductrice (20) s'étendant sur une couche isolante (22) ; b) oxyder thermiquement la couche semiconductrice sur toute son épaisseur selon deux barres (38) s'étendant dans la direction de la largeur de grille du transistor; et c) former des tranchées d'isolement (50) orientées dans la direction de la longueur de grille du transistor, 10 la couche semiconductrice étant contrainte avant ou après l'étape a). 2. Procédé de réalisation d'un transistor selon la revendication 1, comprenant les étapes suivantes : a') former une couche semiconductrice contrainte (20) 15 s'étendant sur une couche isolante (22) ; b') oxyder thermiquement la couche contrainte sur toute son épaisseur selon deux barres (38) s'étendant dans la direction de la largeur de grille du transistor ; et c') former des tranchées d'isolement (50) orientées 20 dans la direction de la longueur de grille du transistor. 3. Procédé selon la revendication 2, dans lequel l'étape b') a lieu après l'étape a'). 4. Procédé selon la revendication 2, dans lequel l'étape a') a lieu après l'étape b'). 25 5. Procédé selon l'une quelconque des revendications 2 à 4, dans lequel la couche contrainte est en silicium-germanium, la contrainte étant une contrainte de compression. 6. Procédé selon la revendication 5, dans lequel la couche contrainte a une épaisseur comprise entre 5 et 8 nm. 30 7. Procédé selon la revendication 6, dans lequel l'étape a') est effectuée à une température comprise entre 850 et 1000 °C pendant une durée comprise entre 5 et 15 mn. 3046492 B14719 - 15-GR4-0472 / DD16726VR 12 8. Procédé selon l'une quelconque des revendications 2 à 4, dans lequel la couche contrainte est en silicium, la contrainte étant une contrainte d'extension. 9. Transistor formé dans et sur une zone active (52) 5 d'une couche semiconductrice, la zone active étant délimitée, dans la direction de la longueur, par des barres d'oxyde thermique (38) imposant dans la zone active une contrainte dans la direction de la longueur de grille du transistor et, dans la direction de la largeur de grille du transistor, par des 10 tranchées d'isolement (50) laissant la zone active libre de contrainte dans la direction de la largeur. 10. Transistor selon la revendication 9, dans lequel la couche semiconductrice contrainte est en silicium-germanium et repose sur une couche isolante en oxyde de silicium, les barres 15 d'oxyde étant en oxyde de silicium et de germanium, la contrainte étant une contrainte de compression. 11. Transistor selon la revendication 10, dans lequel la couche semiconductrice contrainte est en silicium, les barres d'oxyde étant en oxyde de silicium, la contrainte étant une 20 contrainte d'extension.