Brevet FR3025653A1 — publié le 20160311

DISPOSITIF A CELLULES MEMOIRES SRAM COMPORTANT DES MOYENS DE POLARISATION DES CAISSONS DES TRANSISTORS DE LECTURE DES CELLULES MEMOIRES DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne le domaine des mémoires à accès aléatoire statique (SRAM) fonctionnant sur une très large plage de valeurs de tension d'alimentation, et par exemple utilisées dans des dispositifs électroniques portables tels que des smartphones (ou téléphones intelligents), tablettes numériques, ordinateurs portables, etc. Pour les applications portables modernes dites à haute performance et à basse consommation, il est intéressant d'utiliser des circuits intégrés conçus pour fonctionner sur une très large plage de valeurs de tension d'alimentation afin de pouvoir adapter de manière dynamique la valeur de la tension d'alimentation de ces circuits en fonction de leur utilisation, et ainsi optimiser le rendement énergétique de ces circuits et réduire leur consommation électrique afin d'économiser du temps de batterie. Dans les circuits intégrés numériques, les valeurs possibles de la tension d'alimentation de ces circuits sont généralement limitées par les mémoires de ces circuits. En effet, la variabilité des transistors CMOS présents dans les mémoires empêche celles-ci de fonctionner à une tension d'alimentation aussi basse que celle des éléments formant la logique des circuits intégrés car l'architecture des mémoires conduit à une dégradation de leurs performances plus importante que pour les éléments formant la logique lorsque la tension d'alimentation est réduite. Par exemple, en réduisant la tension d'alimentation, le temps d'accès des mémoires SRAM augmente plus rapidement que le temps de propagation des circuits logiques. 3025653 2 Dans les circuits intégrés, plusieurs types de mémoires sont utilisées. Plus la mémoire est proche de l'unité de calcul, plus ses performances et ses conditions de fonctionnement se rapprochent de celles de l'unité de calcul. Ainsi, la mémoire cache L1, qui est collée à l'unité de calcul, est généralement 5 conçue à partir de cellules mémoires SRAM à 6 ou 8 transistors (appelées 6T ou 8T). Ces cellules mémoires sont développées pour atteindre le meilleur compromis des critères suivants : une bonne stabilité de l'information stockée, une facilité d'écriture, 10 un courant de lecture (ICELL) maximal pour avoir de bonnes performances, - une taille de cellule raisonnable pour avoir une forte densité d'intégration associée à de faibles dégradations des performances dues à la métallisation de la cellule, et 15 - un courant en rétention (10FF) minimal pour minimiser la puissance statique consommée. Les dispersions obtenues avec les technologies CMOS décananométriques de 28 nm et moins empêchent toutefois de garantir ces critères avec un rendement élevé (de l'ordre de 5 à 6 sigmas, soit un taux d'erreur de 20 l'ordre de 10-9). A basse tension, ces conditions sont d'autant plus difficiles à atteindre. Parallèlement à ces considérations, la réduction des dimensions des composants électroniques nécessite de faire appel à des nouvelles technologies pour la réalisation de ces circuits intégrés. Ainsi, pour les noeuds 25 technologiques 28 nm et en dessous, la technologie FDSOI (« Fully Depleted Silicon-On-lnsulator », ou silicium sur isolant complètement déserté) permet d'améliorer le contrôle électrostatique et les dispersions des transistors MOS. De plus, la tension de seuil d'un transistor FDSOI peut être ajustée par dopage et polarisation en face arrière du transistor. Des caissons, ou « wells », de type N ou 3025653 3 P peuvent être utilisés, à la fois pour les transistors NMOS et PMOS. Cette technologie FDSOI offre un moyen d'améliorer le rendement des circuits mémoires sans efforts de conception supplémentaires. Le document «6T SRAM design for Wide Voltage Range in 28nm 5 FDSOI» de O. Thomas et al., SOI Conference (S01), 2012 IEEE International, 1-4 Oct. 2012, Napa, CA, pages 1 - 2, décrit une cellule mémoire 6T réalisée en technologie FDSOI 28 nm dont l'architecture mono-P-Well (un seul caisson de type P commun aux six transistors de la cellule mémoire) permet de réduire la valeur de la tension d'alimentation des transistors de la cellule, notamment en 10 améliorant l'écriture. Cependant, l'optimisation de l'écriture et celle de la lecture restent dépendantes l'une de l'autre. Or, la réduction de la tension d'alimentation entraîne une baisse de la vitesse de lecture possible. Le document «An Area-Conscious Low-Voltage-Oriented 8TSRAM Design under DVS Environment» de Y. Morita et al., VLSI Circuits, 2007 IEEE 15 Symposium on, 14-16 Juin 2007, Kyoto, JP, pages 256 - 257, décrit une cellule mémoire 8T qui comporte, par rapport à une cellule mémoire 6T, deux transistors supplémentaires formant le port de lecture de la cellule. Ce port de lecture permet de dé-corréler la lecture de l'écriture réalisée dans la cellule car lors d'une lecture, les deux transistors d'accès servant à l'écriture dans la cellule restent à 20 l'état bloqué. Comme pour une cellule mémoire 6T, cette alternative peut être améliorée grâce à la technologie FDSOI. Toutefois, une baisse de la tension d'alimentation des transistors de la cellule entraîne tout de même une baisse de la vitesse de lecture pouvant être atteinte par une telle cellule mémoire. De plus, pour les applications haute performance, que les 25 cellules mémoires comportent 6 ou 8 transistors, le rendement des circuits mémoires est affecté par les fautes de timing, ou de synchronisme, en lecture et en écriture. Une faute de timing en lecture est due à un courant de lecture de cellule trop faible pour décharger suffisamment vite une ligne de bit dans le temps d'accès imparti. Une faute de timing en écriture est due au temps de 3025653 4 commutation trop long d'une cellule mémoire pour mémoriser correctement un bit. Les fautes de timing en lecture peuvent également être engendrées par un temps d'écriture trop long car dans ce cas, la complétion du niveau logique « 1 », c'est-à-dire la transition du potentiel du noeud du niveau logique « 0 » vers le 5 niveau logique « 1 » lors d'une écriture, n'est pas complète (la complétion pouvant se terminer pendant le cycle suivant), ce qui limite le courant de lecture lors de ce cycle suivant s'il s'agit d'une lecture car le potentiel dans le noeud est alors inférieur au potentiel correspondant au niveau logique « 1 ». Or, le nombre de cellules mémoires présentant de tels dysfonctionnement augmente lorsque la 10 tension d'alimentation des cellules mémoires est réduite. Au niveau de la matrice de cellules mémoires, des solutions de redondance de colonne ou de ligne de cellules ont été proposées pour palier à ces problèmes, comme décrit par exemple dans le document «Row/Column Redundancy to Reduce SRAM Leakage in Presence of Random Within-Die 15 Delay Variation» de M. Goudarzi et al., Low Power Electronics and Design (ISLPED), 2008 ACM/IEEE International Symposium on, 11-13 Aug. 2008, Bangalore, pages 93 - 98. Ces redondances sont utilisées pour remplacer les colonnes ou lignes de cellules mémoires non fonctionnelles, c'est-à-dire les colonnes ou lignes de cellules dont une ou plusieurs cellules engendrent des 20 fautes de timing en lecture et/ou en écriture. Le nombre de colonnes ou de lignes redondantes possible reste toutefois limité du fait qu'une certaine densité de la matrice doit tout de même être conservée. De plus, cette solution impose de reprogrammer les circuits d'accès à la matrice. Il existe également des solutions basées sur des codes de 25 correction d'erreurs, ou ECC. Elles associent des bits complémentaires à un mot qui permet de détecter et corriger éventuellement des erreurs. La programmation des bits complémentaires se fait via une logique d'encodage et la vérification par une logique de décodage. Les ECC sont très efficaces pour répondre aux erreurs « logicielles » (supposées de faible quantité) mais non 3025653 5 adaptées pour les applications basse tension où le taux d'erreur augmente très rapidement. EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un nouveau 5 dispositif mémoire comportant des cellules mémoires SRAM à base de transistors FDSOI pouvant fonctionner sur une grande plage de valeurs de tension d'alimentation, et notamment fonctionner avec une faible tension d'alimentation en réduisant fortement l'impact d'une telle baisse de la tension d'alimentation sur la vitesse de lecture des cellules mémoires. Un but de la présente invention 10 est également de réduire l'apparition de fautes de timing en lecture et en écriture des cellules mémoires même lorsqu'une faible tension d'alimentation est utilisée et cela sans qu'il soit nécessaire de faire appel à des solutions de redondance de cellules mémoires ou à des codes de correction d'erreurs. Pour cela, la présente invention propose un dispositif mémoire 15 comportant au moins : - une matrice de cellules mémoires de type SRAM, chaque cellule mémoire comportant au moins quatre premiers transistors FDSOI formant deux inverseurs montés tête-bêche et deux deuxièmes transistors FDSOI formant au moins des transistors d'accès en écriture, et dans laquelle : 20 - chaque cellule mémoire comporte en outre deux troisièmes transistors FDSOI formant des transistors d'accès en lecture, les premiers et deuxièmes transistors FDSOI comportant un premier caisson de semiconducteur dopé selon un premier type de conductivité et les troisièmes transistors FDSOI comportant un deuxième caisson de semi-conducteur dopé 25 selon un deuxième type de conductivité opposé au premier type de conductivité, OU - les deuxièmes transistors FDSOI forment également des transistors d'accès en lecture de la cellule mémoire, les transistors de type N 3025653 6 parmi les premiers et deuxièmes transistors comportant le premier caisson et les transistors de type P parmi les premiers et deuxièmes transistors comportant le deuxième caisson, - des moyens de polarisation des deuxièmes caissons, aptes à 5 sélectionner une valeur d'au moins un potentiel de polarisation des deuxièmes caissons et à appliquer ledit potentiel de polarisation sur les deuxièmes caissons. Le dispositif mémoire selon l'invention permet d'optimiser le compromis efficacité énergétique/rendement des cellules mémoires. Il représente un moyen efficace notamment pour faire face à l'augmentation des 10 dispersions des technologies CMOS déca-nanométriques (28 nm et en-dessous). L'approche est rendue possible grâce à la technologie FDSOI et l'architecture des cellules mémoire SRAM 6T ou 8T. Le dispositif mémoire peut ajuster le courant de lecture des cellules SRAM en jouant soit sur la polarisation de la face arrière des transistors du port de lecture dans le cas de cellules mémoires 8T, soit sur la 15 polarisation de la face arrière des transistors de type P dans le cas de cellules mémoires 6T. Dans le cas de cellules mémoires 8T, selon la valeur du potentiel électrique de polarisation sélectionnée et appliquée sur les deuxièmes caissons, la valeur de la tension de seuil des transistors des ports de lecture est modifiée. 20 En modulant la valeur de la tension de seuil des transistors formant les ports de lecture des cellules, la vitesse de lecture des cellules est également modulée, ce qui permet de compenser les modifications de la vitesse de lecture engendrées par une modification de la valeur de la tension d'alimentation des cellules. Ainsi, il est possible de réduire la valeur de la tension d'alimentation des cellules 25 mémoires, ce qui a pour effet d'augmenter le temps de lecture des cellules, cette augmentation du temps de lecture pouvant être compensée par une baisse de la tension de seuil des transistors des ports de lecture des cellules qui a pour conséquence d'accélérer le temps de décharge des lignes de bit de lecture à travers les transistors des ports de lecture. 3025653 7 Dans le cas de cellules mémoires 6T, c'est-à-dire lorsque les deuxièmes transistors FDSOI forment également des transistors d'accès en lecture de la cellule mémoire, les transistors de type N parmi les premiers et deuxièmes transistors comportant le premier caisson et les transistors de type P 5 parmi les premiers et deuxièmes transistors comportant le deuxième caisson, les performances en écriture et la stabilité sont améliorées en choisissant la valeur du potentiel électrique de polarisation sélectionnée et appliquée sur les deuxièmes caissons. Un compromis entre l'augmentation et la baisse de la tension de seuil est recherché pour améliorer la rétention et l'écriture. 10 Il est possible de contrôler globalement les potentiels de polarisation appliqués sur les deuxièmes caissons des cellules mémoires de la matrice, c'est-à-dire d'appliquer un même potentiel sur tous les deuxièmes caissons, ce qui permet d'ajuster les performances du dispositif mémoire en fonction des besoins de vitesse et de consommation du dispositif. 15 Il est également possible de contrôler localement les potentiels de polarisation appliqués sur les deuxièmes caissons des cellules mémoires de la matrice, c'est-à-dire de différencier, par exemple par colonnes ou groupes de deux colonnes adjacentes de cellules mémoires, les potentiels de polarisation appliqués sur les deuxièmes caissons, ce qui permet par exemple d'augmenter le 20 courant de lecture trop faible de certaines cellules mémoires sans affecter la consommation statique de l'ensemble du dispositif mémoire. Le contrôle local ainsi réalisé offre un moyen à la fois dense et ajustable (dans le temps) pour améliorer le rendement en lecture des cellules mémoires. De plus, grâce à une mémorisation des états de polarisation possibles des deuxièmes caissons, par 25 exemple pour chaque colonne ou groupe de deux colonnes adjacentes de cellules mémoires, la polarisation de la face arrière des transistors des ports de lecture des cellules mémoires des colonnes peut être ajustable dans le temps en fonction des conditions d'utilisation de la mémoire. 3025653 8 Le dispositif mémoire selon l'invention représente également une solution aux problèmes de variabilité, ou dispersion, du courant de lecture observés pour les transistors FDSOI. En effet, les problèmes de variabilité du courant de lecture des transistors sont d'autant plus importants que la tension 5 d'alimentation de ces transistors est basse. Ainsi, en commandant indépendamment, par exemple pour chaque colonne ou chaque groupe de deux colonnes adjacentes, la polarisation des transistors des ports de lecture des cellules, il possible de choisir, pour les colonnes ou groupes de deux colonnes adjacentes dont les cellules, ou une partie des cellules, sont les moins 10 performantes et/ou impliquent des erreurs de lecture dans des conditions d'accès en lecture données, un potentiel de polarisation des deuxièmes caissons des transistors des ports de lecture qui soit plus élevé que celui appliqué pour les autres colonnes ou groupes de colonnes adjacentes de la matrice afin d'augmenter la valeur de la tension de seuil de ces transistors. 15 Le terme « caisson » désigne une portion de semi-conducteur dopé se trouvant sous l'oxyde enterré de chaque transistor FDSOI et formant le plan de masse (« Ground Plane » ou « Back Plane ») de chaque transistor FDSOI. Les cellules mémoires peuvent être disposées les unes à côté des autres en formant plusieurs colonnes de cellules mémoires, et les deuxièmes 20 caissons des cellules mémoires d'une même colonne peuvent être formés par une même portion de semi-conducteur dopé selon le deuxième type de conductivité. Ainsi, un seul potentiel de polarisation peut être appliqué sur tous les deuxièmes caissons d'une même colonne de cellules mémoires. De manière avantageuse, les troisièmes transistors des cellules 25 mémoires de deux colonnes adjacentes ou de chaque groupe de deux colonnes adjacentes peuvent être disposés les uns à côté des autres tels que les deuxièmes caissons des cellules mémoires des deux colonnes adjacentes ou de chacun des groupes de deux colonnes adjacentes peuvent être formés par une même portion de semi-conducteur dopé selon le deuxième type de conductivité. Ainsi, un seul 3025653 9 potentiel de polarisation peut être appliqué sur tous les deuxièmes caissons d'un même groupe de deux colonnes adjacentes de cellules mémoires. Les moyens de polarisation des deuxièmes caissons des cellules mémoires peuvent comporter : 5 - un circuit mémoire apte à mémoriser un état de polarisation des deuxièmes caissons des cellules mémoires pour chaque colonne ou groupe de deux colonnes adjacentes ; - un circuit de sélection couplé au circuit mémoire, comportant plusieurs entrées sur lesquelles différentes valeurs de potentiel de polarisation 10 sont destinées à être appliquées et apte à appliquer sur les deuxièmes caissons des cellules mémoires de chaque colonne ou groupe de deux colonnes adjacentes l'une desdites valeurs de potentiel de polarisation sélectionnée en fonction de l'état de polarisation mémorisé dans le circuit mémoire et associé à ladite colonne ou au dit groupe de deux colonnes adjacentes. 15 Dans ce cas, le circuit de sélection peut comporter plusieurs multiplexeurs comportant chacun plusieurs entrées sur lesquelles lesdites valeurs de potentiel de polarisation sont destinées à être appliquées et une sortie reliée aux deuxièmes caissons des cellules mémoires d'une des colonnes ou d'un groupe de deux colonnes adjacentes. 20 Le circuit mémoire peut comporter au moins une cellule mémoire de chaque colonne et être tel que chacune desdites cellules mémoires puisse être apte à mémoriser un état de polarisation des deuxièmes caissons des cellules mémoires de la colonne dont fait partie ladite cellule mémoire ou que deux desdites cellules mémoires puissent être aptes à mémoriser un état de 25 polarisation des deuxièmes caissons des cellules mémoires d'un groupe de deux colonnes adjacentes dont font partie lesdites cellules mémoires. Les moyens de polarisation des deuxièmes caissons des cellules mémoires peuvent comporter en outre : 3025653 10 - un circuit de test couplé à la matrice de cellules mémoires et apte à détecter si une ou plusieurs cellules mémoires ont une vitesse de lecture engendrant des erreurs de lecture ; - un circuit de contrôle couplé au circuit de test et au circuit 5 mémoire et apte à définir les états de polarisation destinés à être mémorisés dans le circuit mémoire en fonction de résultats fournis par le circuit de test. Ainsi, il est par exemple possible de réduire la tension d'alimentation uniquement des cellules mémoires des colonnes ou groupes de deux colonnes adjacentes dont aucune cellule n'engendre d'erreur en lecture. 10 Le premier type de conductivité peut correspondre au type P et le deuxième type de conductivité peut correspondre au type N. Le dispositif mémoire peut comporter en outre des moyens de polarisation des premiers caissons des cellules mémoires aptes à appliquer un potentiel de polarisation nul sur les premiers caissons. 15 L'invention concerne également un procédé de polarisation d'un dispositif mémoire tel que défini ci-dessus, comportant des étapes de : - sélection d'une valeur d'au moins un potentiel de polarisation des deuxièmes caissons, et - application dudit potentiel de polarisation sur les deuxièmes 20 caissons. Une valeur d'une tension d'alimentation des cellules mémoires du dispositif mémoire et la valeur dudit au moins un potentiel de polarisation peuvent être choisies en fonction d'une vitesse de lecture et d'une consommation électrique souhaitées du dispositif mémoire. 25 Le procédé peut être tel que : - les cellules mémoires peuvent être disposées les unes à côté des autres en formant plusieurs colonnes de cellules mémoires, les deuxièmes caissons des cellules mémoires d'une même colonne pouvant être formés par 3025653 11 une même portion de semi-conducteur dopé selon le deuxième type de conductivité, et/ou - les troisièmes transistors des cellules mémoires de deux colonnes adjacentes ou de chaque groupe de deux colonnes adjacentes peuvent 5 être disposés les uns à côté des autres tels que les deuxièmes caissons des cellules mémoires des deux colonnes adjacentes ou de chacun des groupes de deux colonnes adjacentes puissent être formés par une même portion de semiconducteur dopé selon le deuxième type de conductivité, le procédé pouvant comporter en outre une étape de 10 mémorisation d'un état de polarisation des deuxièmes caissons des cellules mémoires pour chaque colonne ou groupe de deux colonnes adjacentes, et l'étape de sélection peut réaliser une sélection d'une de différentes valeurs de potentiel de polarisation en fonction de l'état de polarisation mémorisé dans le circuit mémoire et associé à ladite colonne ou au 15 dit groupe de deux colonnes adjacentes. Dans ce cas, le procédé peut comporter en outre une étape de test de la matrice de cellules mémoires détectant si une ou plusieurs cellules mémoires ont une vitesse de lecture engendrant des erreurs de lecture, et une étape de détermination des états de polarisation destinés à être mémorisés en 20 fonction de résultats de l'étape de test. La valeur du potentiel de polarisation appliqué sur au moins une partie des deuxièmes caissons peut être strictement positive. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la 25 description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente schématiquement une cellule mémoire 8T d'un dispositif mémoire objet de la présente invention ; 3025653 12 - la figure 2 représente schématiquement une matrice de cellules mémoires d'un dispositif mémoire objet de la présente invention ; - la figure 3 représente schématiquement un dispositif mémoire, objet de la présente invention, selon un mode de réalisation 5 particulier ; - la figure 4 représente schématiquement une partie d'un dispositif mémoire, objet de la présente invention, selon une variante de réalisation ; - la figure 5 représente schématiquement une cellule mémoire 10 6T d'un dispositif mémoire objet de la présente invention. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont 15 pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. 20 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère tout d'abord à la figure 1 qui représente schématiquement une cellule mémoire 8T 102 d'un dispositif mémoire 100 selon un mode de réalisation particulier. La cellule 102 comporte deux transistors NMOS 104, 106 et 25 deux transistors PMOS 108, 110 formant ensemble deux inverseurs montés tête- bêche correspondant au point mémoire de la cellule 102, reliés à une borne d'alimentation 112 sur laquelle est appliqué un potentiel d'alimentation VDD, par exemple égal à environ 1 V, et à un potentiel de référence 114 correspondant par 3025653 13 exemple à la masse du dispositif 100. La cellule 102 comporte également deux transistors d'accès 116, 118, ici de type NMOS, comportant leur grille reliée à une ligne de mot d'écriture 120 sur laquelle un signal commandant une écriture dans la cellule 102 est destiné à être envoyé, leur drain relié à des lignes de bit 5 d'écriture 122, 124 sur lesquelles circulent les données à mémoriser, et leur source reliée aux inverseurs. Les transistors 104 à 110, 116 et 118 sont des transistors FDSOI comportant un premier caisson 125 de semi-conducteur dopé de type P (« P-Well ») qui forme le plan de masse de ces transistors. Ce premier caisson 125 est commun aux transistors 104 à 110, 116 et 118 de la cellule 102. 10 Un potentiel électrique nul, par exemple celui de la masse du dispositif 100, est appliqué sur ce premier caisson 125. La cellule 102 comporte également deux transistors NMOS 126, 128 formant un port de lecture de la cellule 102. Le transistor 126 comporte sa grille reliée à une ligne de mot de lecture 130, son drain relié à une ligne de bit de 15 lecture 132 et sa source reliée au drain du transistor 128. La grille du transistor 128 est reliée au point mémoire de la cellule 102 et la source du transistor 128 est reliée au potentiel électrique de référence 114. Préalablement à une lecture du bit mémorisé dans la cellule 102, le potentiel électrique de la ligne de bit de lecture 132 est pré-chargé à VDD. 20 Le transistor 126 est rendu ensuite passant via l'application d'un signal de commande de lecture, correspondant par exemple à une impulsion de potentiel égal à VDD, sur sa grille depuis la ligne de mot de lecture 130. Selon la valeur du bit mémorisé dans la cellule 102, le transistor 128 est passant (bit à l'état « 1 ») ou non (bit à l'état « 0 »), ce qui entraîne une décharge plus ou moins importante 25 du courant de lecture depuis la ligne de bit de lecture 132 à travers les transistors 126, 128 selon la valeur du bit mémorisé dans la cellule 102. Les transistors 126 et 128 sont des transistors FDSOI comportant un deuxième caisson 133 commun de type N (N-Well) formant le plan de masse de ces transistors. Un potentiel électrique VNw est appliqué sur le 3025653 14 deuxième caisson 133 des transistors 126, 128, la valeur de ce potentiel étant comprise entre 0 et VDDH, avec la valeur de VDDH qui peut être supérieure ou égale à celle de VDD, et fixée en fonction du mode de fonctionnement souhaité de la cellule 102, c'est-à-dire du compromis vitesse de lecture / consommation choisi, 5 comme décrit plus loin. Sur la figure 1, les deux caissons 125 et 133 de types différents sont séparés symboliquement par des traits pointillés. Le dispositif 100 comporte plusieurs cellules mémoires similaires à la cellule 102 représentée sur la figure 1 et disposées les unes à côté des autres en formant une ou plusieurs matrices de cellules. La figure 2 10 représente schématiquement seize cellules mémoires 102.1 - 102.16 similaires à la cellule 102 précédemment décrite et disposées en formant une matrice 4x4 référencée 134. Les cellules mémoires 102.1 - 102.16 sont réalisées telles que les ports de lecture des cellules d'une même colonne de la matrice soient 15 disposés les uns au-dessus des autres. Ainsi, les transistors 104 à 110, 116 et 118 des cellules d'une même colonne sont réalisés sur une même portion de semiconducteur dopé P formant les premiers caissons des transistors de ces cellules, et les transistors 126 et 128 formant les ports de lecture des cellules d'une même colonne sont réalisés sur une portion de semi-conducteur dopé N formant les 20 deuxièmes caissons des transistors de ces cellules. La configuration représentée sur la figure 2 est avantageuse car les ports de lecture des cellules de deux colonnes adjacentes sont disposés les uns à côté des autres. Ainsi, les deuxièmes caissons des transistors 126 et 128 des cellules de ces deux colonnes sont formés par une même portion de semi- 25 conducteur dopé N. Sur l'exemple de la figure 2, les transistors des ports de lecture des cellules 102.1 à 102.8 comportent une seule portion de semiconducteur dopé N commune à ces cellules et formant les deuxièmes caissons des transistors 126 et 128 de ces cellules 102.1 - 102.8. Les transistors des ports de lecture des cellules 102.9 à 102.16 comportent une autre portion de semi- 3025653 15 conducteur dopé N formant les deuxièmes caissons des transistors 126 et 128 de ces cellules 102.9 - 102.16. De plus, cette configuration permet également aux transistors 104 à 110, 116 et 118 des cellules de deux colonnes dont les ports de lecture ne sont pas disposés les uns à côté des autres de comporter une même 5 portion de semi-conducteur dopé P formant les premiers caissons de ces transistors. Ainsi, sur l'exemple de la figure 2, les transistors 104 à 110, 116 et 118 des cellules 102.5 à 102.12 sont réalisés sur une même portion de semiconducteur dopé P formant les premiers caissons de ces transistors. Les caissons des transistors FDSOI des cellules mémoires 10 correspondent à des régions de semi-conducteur fortement dopé, disposées sous les diélectriques enterrés (BOX) de ces transistors et qui permettent, selon la valeur du potentiel électrique de polarisation qui leur est appliqué, de modifier la valeur de la tension de seuil des transistors. En modulant la valeur de la tension de seuil des transistors formant les ports de lecture des cellules, la vitesse de 15 lecture des cellules est également modulée, ce qui permet de compenser les modifications de la vitesse de lecture engendrées par une modification de la valeur de la tension d'alimentation des cellules. Ainsi, il est possible de réduire la valeur de la tension d'alimentation des transistors des cellules mémoires, ce qui a pour effet d'augmenter le temps de lecture des cellules, cette augmentation du 20 temps de lecture pouvant être compensée par une baisse de la tension de seuil des transistors des ports de lecture des cellules qui a pour effet d'accélérer la décharge du courant depuis les lignes de bit de lecture à travers les transistors des ports de lecture. Différents exemples de mode de fonctionnement des cellules 25 mémoires 102 du dispositif 100, correspondant à différents compromis temps de lecture/consommation électrique des cellules, sont décrits ci-dessous. Dans un premier mode de fonctionnement, lorsque les cellules mémoires 102 sont destinées à fonctionner le plus rapidement possible en lecture, sans chercher à réduire la consommation électrique de ces cellules, le 3025653 16 potentiel d'alimentation VDD de tous les transistors des cellules mémoires est choisi le plus élevé possible, par exemple égal à environ 1,3 V, et le potentiel V Nw de polarisation des deuxièmes caissons des transistors des ports de lecture des cellules est également choisi le plus élevé possible, c'est-à-dire égal à VDDH qui est 5 par exemple compris entre 2 et 3 V. Dans un deuxième mode de fonctionnement, lorsque les cellules mémoires 102 sont destinées à fonctionner avec leur vitesse de lecture nominale, la valeur du potentiel d'alimentation VDD des tous les transistors des cellules mémoires est abaissée par rapport à celle utilisée dans le premier mode 10 de fonctionnement, et par exemple fixée entre à environ 0,6 V et 1,3 V, et par exemple égale à environ 1 V. La valeur du potentiel V Nw de polarisation des deuxièmes caissons des transistors des ports de lecture des cellules est également abaissée par rapport au premier mode de fonctionnement, et par exemple fixée entre environ VDD et 0 V. Ainsi, la consommation des cellules 15 mémoire est abaissée par rapport à celle du premier mode de fonctionnement, sans trop impacter la vitesse de lecture des cellules mémoires. En variante, il est possible de n'abaisser que la valeur de VDD et de conserver une valeur élevée du potentiel VNW. Dans un troisième mode de fonctionnement dans lequel une 20 très faible consommation des cellules mémoires est recherchée, le potentiel d'alimentation VDD des transistors est par exemple fixé à une valeur égale à environ 0,6 V et le potentiel Vw est fixé à OV. Dans un quatrième mode de fonctionnement dans lequel les cellules mémoires réalisent une rétention des valeurs des bits mémorisés, sans 25 qu'une lecture ou une écriture soit réalisée, le potentiel d'alimentation VDD est choisi le plus bas possible, par exemple égal à environ 0,4 V, et la valeur du potentiel Vw de polarisation des deuxièmes caissons des transistors des ports de lecture des cellules est négative afin que les transistors de lecture soient polarisés en inverse, et par exemple comprise entre 0 et environ -300 mV. 3025653 17 Ainsi, pour des contraintes en termes de performances qui sont faibles ou lorsque les cellules mémoires sont dans un mode de mémorisation, ou rétention d'informations, les deuxièmes caissons des transistors des ports de lecture des cellules peuvent être polarisés avec un potentiel de polarisation nul, 5 voir polarisés négativement, ce qui permet pour minimiser les courants de fuite à travers ces transistors. Réciproquement, pour des contraintes en termes de performances qui sont élevées, les deuxièmes caissons des transistors des ports de lecture des cellules peuvent être polarisés avec un potentiel de valeur égale à VDD ou plus, augmentant ainsi la valeur du courant de lecture des cellules via la 10 réduction de la tension de seuil des transistors des ports de lecture. La valeur de la tension d'alimentation VDD est la même pour tous les transistors des cellules mémoires 102 du dispositif 100. Dans un premier exemple de réalisation, la valeur du potentiel VNW appliqué sur les deuxièmes caissons des transistors des ports de lecture des 15 cellules 102 peut être la même pour toutes les cellules d'une même matrice de cellules. Dans ce cas, le compromis temps de lecture/consommation est géré de manière globale pour toute la matrice de cellules 102. Dans un deuxième exemple de réalisation, lorsque les ports de lecture des cellules de deux colonnes adjacentes sont disposés les uns à côté des 20 autres, comme sur l'exemple de la figure 2, la polarisation des deuxièmes caissons des transistors des ports de lecture de telles cellules peut être commandée indépendamment pour chaque groupe de deux colonnes adjacentes. Par exemple, dans le cas représenté sur la figure 2, le potentiel de polarisation VNW appliqué sur les deuxièmes caissons des transistors des ports de lecture des 25 cellules 102.1 à 102.8 peut être choisi indépendamment de celui appliqué sur les deuxièmes caissons des transistors des ports de lecture des cellules 102.9 à 102.16. Dans un troisième exemple de réalisation, lorsque les ports de lecture des cellules des colonnes ne sont pas disposés les uns à côté des autres, la 3025653 18 polarisation des deuxièmes caissons des transistors des ports de lecture de telles cellules peut être commandée indépendamment pour chacune des colonnes. Dans les deuxième et troisième exemples de réalisation ci-dessus, la polarisation indépendante pour chaque colonne ou chaque groupe de 5 deux colonnes adjacentes représente une solution aux problèmes de variabilité, ou dispersion, du courant de lecture observés pour les transistors FDSOI. En effet, les problèmes de variabilité du courant de lecture des transistors sont d'autant plus importants que la tension d'alimentation de ces transistors est basse. Ainsi, en commandant indépendamment pour chaque colonne ou chaque groupe de 10 deux colonnes adjacentes la polarisation des transistors des ports de lecture des cellules, il possible de choisir, pour les colonnes ou groupes de deux colonnes adjacentes dont les cellules, ou une partie des cellules, sont les moins performantes et/ou impliquent des erreurs de lecture dans des conditions d'accès en lecture données, un potentiel de polarisation des deuxièmes caissons 15 des transistors des ports de lecture qui soit plus élevé que celui appliqué pour les autres colonnes ou groupes de colonnes afin de réduire la valeur de la tension de seuil de ces transistors. Lorsque la polarisation des deuxièmes caissons des transistors des ports de lecture est gérée de manière globale pour toutes les cellules d'une 20 même matrice (le potentiel de polarisation des deuxièmes caissons des transistors des ports de lecture étant le même pour toutes les cellules mémoire de la matrice) et que le dispositif comporte plusieurs matrices de cellules mémoires, le choix de la valeur du potentiel de polarisation des deuxièmes caissons des transistors des ports de lecture peut être réalisé au niveau matriciel, 25 c'est-à-dire en choisissant cette valeur selon que la matrice en question comporte ou non des cellules moins performantes et/ou impliquant des erreurs de lecture dans des conditions d'accès en lecture données. Dans les exemples précédemment décrits, les premiers caissons de type P des transistors 104 à 110, 116 et 118 des cellules mémoires 102, c'est- 3025653 19 à-dire les transistors autres que ceux du port de lecture, peuvent être reliés à la masse, ce qui correspond à l'application d'un potentiel électrique de polarisation nul sur ces caissons. En variante, lorsque les deuxièmes caissons des transistors des ports de lecture sont polarisés négativement, les premiers caissons de type P 5 peuvent également être polarisés négativement, par exemple à un même niveau de potentiel que celui appliqué sur les deuxièmes caissons des transistors des ports de lecture. La figure 3 représente schématiquement le dispositif mémoire 100, et notamment les éléments du dispositif 100 contrôlant ou commandant la 10 polarisation des deuxièmes caissons des transistors des ports de lecture des cellules mémoires 102 du dispositif 100. Le dispositif 100 comporte une ou plusieurs matrices 134 de cellules mémoires 102 similaires à celle précédemment décrite en liaison avec la figure 1. Sur l'exemple de la figure 3, une seule matrice 134 de cellules mémoires 15 102 est représentée. De plus, seules trois colonnes de cellules mémoires 102 de la matrice 134 sont représentées. La matrice 134 est couplée électriquement à un circuit de test 136 de type BIST, ou « Built-in-self Test », permettant de tester chacune des cellules mémoires 102 et de caractériser leurs performances. 20 Le circuit de test 136 est également couplé à un circuit de contrôle 138 qui, à partir des résultats fournis par le circuit de test 136, détermine les états de polarisation dans lesquels les plans de masse des transistors des ports de lecture des cellules 102 sont destinés à être polarisés. Le circuit de test 136 peut par exemple permettre de détecter les colonnes de 25 cellules mémoires conduisant à des erreurs de lecture (dans des conditions d'accès en lecture données), et à partir de ces résultats, le circuit de contrôle 138 détermine quelles sont les colonnes de cellules défaillantes qui nécessitent de conserver une polarisation des deuxièmes caissons des transistors des ports de lecture avec un potentiel suffisamment élevé, par exemple à VDD, pour réduire 3025653 20 leur temps d'accès, les deuxièmes caissons des transistors des ports de lecture des autres colonnes pouvant être polarisés avec un plus faible potentiel, par exemple nul, afin de minimiser leur consommation. Le circuit de contrôle 138 est relié à un circuit mémoire 140 5 dans lequel les états de polarisation des différentes colonnes déterminés par le circuit de contrôle 138 sont mémorisés. Un circuit de sélection 142, ici formé de plusieurs multiplexeurs 144, comporte des entrées de commande reliées au circuit mémoire 140. Chaque multiplexeur 144 du circuit de sélection 142 comporte plusieurs entrées (quatre sur l'exemple de la figure 3) sur lesquelles 10 différents potentiels de polarisation, correspondant aux différents modes de fonctionnement possibles des cellules 102, sont appliqués. La sortie de chaque multiplexeur est reliée aux deuxièmes caissons des transistors des ports de lecture d'une des colonnes (ou groupe de deux colonnes adjacentes) de cellules mémoires de la matrice 130. 15 Ainsi, à partir des états de polarisation mémorisés dans le circuit mémoire 140, le circuit 142 applique l'un des potentiels de polarisation aux deuxièmes caissons des transistors des ports de lecture de chacune des colonnes de cellules 102 de la matrice 134. Les quatre niveaux de potentiels de polarisation appliqués sur les quatre entrées de chacun des multiplexeurs 144 correspondent 20 par exemple aux potentiels correspondant aux quatre modes de fonctionnement précédemment décrits. En variante, le circuit 142 peut correspondre à un seul multiplexeur recevant en entrée les différents niveaux de polarisation possibles des deuxièmes caissons des transistors des ports de lecture des cellules 102 et 25 appliquant un même potentiel de polarisation aux deuxièmes caissons des transistors des ports de lecture des cellules de toutes les colonnes de la matrice 134. En variante, il est également possible que le nombre de potentiels de polarisation appliqués en entrée du circuit 142 soit différent. Il est 3025653 21 par exemple possible que seuls deux potentiels de polarisation soient appliqués en entrée du circuit 142, l'un pouvant correspondre à VDD et l'autre correspondant à un potentiel électrique nul. En variante, il est également possible que le circuit mémoire 140 5 soit formé par une partie des cellules 102 de la matrice 134. La figure 4 représente schématiquement une telle configuration, dans laquelle chacune des cellules 146 d'une des lignes de cellules de la matrice 134 est utilisée pour mémoriser l'état de polarisation dans lequel les deuxièmes caissons des transistors des ports de lecture des cellules de la colonne à laquelle appartient 10 ladite cellule de cette ligne sont destinés à être polarisés. Le point mémoire de chacune des cellules 146 de cette ligne est relié à une entrée de commande d'un multiplexeur 144 qui comporte en outre deux autres entrées de données sur lesquelles deux niveaux différents de potentiels de polarisation sont appliqués, par exemple l'un correspond à VDD et l'autre correspondant à un potentiel nul. La 15 sortie de chaque multiplexeur 144 est reliée aux deuxièmes caissons des transistors des ports de lecture des cellules de la colonne correspondante tel que l'un des deux potentiels appliqués en entrée de chaque multiplexeur 144 soit appliqué sur ces deuxièmes caissons, en fonction de la valeur mémorisée dans la cellule mémoire correspondante. 20 Lorsque les ports de lecture de cellules mémoires de deux colonnes adjacentes sont disposés les uns à côté des autres et tels que les deuxièmes caissons des transistors de ces ports de lecture sont formés par une même portion de semi-conducteur dopé, les deux bits mémorisés par les deux cellules de la ligne dédiée à la mémorisation des états de polarisation de ces deux 25 colonnes peuvent être utilisés pour commander un seul multiplexeur. Dans ce cas, il est possible de faire appel à un multiplexeur comportant quatre entrées afin que les deuxièmes caissons des transistors des ports de lecture de chaque groupe de deux colonnes puissent être polarisés selon l'un des quatre niveaux différents de polarisation possibles. 3025653 22 La ligne des cellules mémoires 146 utilisées pour mémoriser l'état de polarisation des deuxièmes caissons des transistors des ports de lecture des cellules mémoires correspond avantageusement à la ligne de cellules mémoires qui est positionnée à l'opposée de circuits d'entrées / sorties (qui 5 comprennent des circuits de lecture et d'écriture) couplés à la matrice de cellules. Des cellules mémoires dites de fin de ligne de bit sont disposées aux extrémités des colonnes de cellules de la matrice et peuvent servir à polariser les caissons des transistors de la matrice de cellules mémoires. Des lignes métalliques alignées dans le sens des colonnes de la matrice et chacune reliée 10 aux deuxièmes caissons des transistors des ports de lectures des cellules d'une des colonnes ou d'un groupe de colonnes adjacentes peuvent être utilisées pour polariser ces deuxièmes caissons. La polarisation des premiers caissons des autres transistors des cellules de la matrice peut être réalisée de manière globale pour toute la matrice. 15 Faire appel à des cellules de la matrice 134 pour réaliser la mémorisation des états dans lesquels des transistors des ports de lecture sont destinés à être polarisés a pour avantage de pouvoir modifier dynamiquement l'état des ports de lecture, et également d'implémenter de manière très dense le dispositif 100. 20 En outre, les valeurs mémorisées dans les cellules peuvent être modifiées en fonction des besoins de l'application. Ainsi, il est possible que l'utilisateur choisisse directement les états de polarisation souhaités sans faire appel au circuit de test 136 et au circuit de contrôle 138. Dans les exemples de réalisation précédemment décrits, les 25 transistors 126 et 128 des ports de lecture des cellules mémoires 102 sont des transistors FDSOI de type NMOS. En variante, il est possible que ces transistors soient de type PMOS. Dans ce cas, la source du transistor 128 de chaque cellule 102 est reliée au potentiel électrique d'alimentation VDD. 3025653 23 En outre, selon une autre variante de réalisation, que les transistors 126 et 128 soient de type NMOS ou PMOS, il est possible que les deuxièmes caissons 133 de ces transistors soient formés par des portions de semi-conducteur dopé P. 5 Enfin, selon une autre variante, il est possible que les potentiels de polarisation appliqués en entrée des multiplexeurs 144 soient différents d'une colonne à l'autre ou d'un groupe de deux colonnes adjacentes à l'autre. Les principes exposés ci-dessus pour les cellules mémoires 8T peuvent également s'appliquer à des cellules mémoires 6T. La figure 5 représente 10 un exemple de réalisation d'une telle cellule mémoire 102 comportant six transistors. Comme pour la cellule mémoire 8T, la cellule mémoire 6T comporte les deux transistors NMOS 104, 106 et les deux transistors PMOS 108, 110 formant ensemble deux inverseurs montés tête-bêche correspondant au 15 point mémoire de la cellule 102, et reliés à la borne d'alimentation 112 et au potentiel de référence 114. La cellule 6T comporte également les deux transistors d'accès 116, 118 dont les grilles sont reliées à la ligne 120 servant ici à la fois de ligne de mot d'écriture et de ligne de mot de lecture. Les drains des transistors d'accès 116, 118 sont reliés aux lignes 122, 124 servant ici à la fois de lignes de bit 20 d'écriture et de lignes de bit de lecture. Les transistors correspondant à des transistors NMOS, ici les transistors 104, 106, 116 et 118, sont des transistors FDSOI comportant le premier caisson 125 de semi-conducteur dopé de type P qui forme le plan de masse de ces transistors. Un potentiel électrique nul, par exemple celui de la 25 masse du dispositif 100, est appliqué sur ce premier caisson 125. Les transistors correspondant à des transistors PMOS, ici les transistors 108 et 110, sont des transistors FDSOI comportant le deuxième caisson 133 de semi-conducteur dopé de type N qui forme le plan de masse de ces transistors. Un potentiel électrique VNw est appliqué sur le deuxième caisson 3025653 24 133 des transistors 108, 110, la valeur de ce potentiel étant comprise entre 0 et VDDH et fixée en fonction du mode de fonctionnement souhaité de la cellule 102, c'est-à-dire du compromis vitesse d'écriture/consommation choisi. Sur la figure 5, les deux caissons 125 et 133 de types différents sont séparés symboliquement 5 par des traits pointillés. La disposition en colonne des cellules mémoires 102 précédemment décrite et permettant la mise en commun par colonne et par matrice des deuxièmes caissons 133 peut également s'appliquer pour les cellules mémoires 6T. 10 En variante, les transistors 116 et 118 peuvent être du même type que les transistors 108 et 110, c'est-à-dire de type PMOS dans l'exemple précédemment décrit. Dans ce cas, les lignes de bits 122, 124 sont pré-chargées à une tension basse, par exemple la masse. En variante, que les transistors 116 et 118 soient du même type 15 que celui des transistors 104 et 106 ou que celui des transistors 108 et 110, le premier caisson 125 peut comporter un semi-conducteur dopé de type N et le deuxième caisson 133 peut comporter un semi-conducteur dopé de type P. REVENDICATIONS1. Dispositif mémoire (100) comportant au moins : - une matrice (134) de cellules mémoires (102) de type SRAM, chaque cellule mémoire (102) comportant au moins quatre premiers transistors FDSOI (104, 106, 108, 110) formant deux inverseurs montés tête-bêche et deux deuxièmes transistors FDSOI (116, 118) formant au moins des transistors d'accès en écriture, et dans laquelle : - chaque cellule mémoire (102) comporte en outre deux troisièmes transistors FDSOI (126, 128) formant des transistors d'accès en lecture, les premiers (104, 106, 108, 110) et deuxièmes (116, 118) transistors FDSOI comportant un premier caisson (125) de semi-conducteur dopé selon un premier type de conductivité et les troisièmes transistors FDSOI (126, 128) comportant un deuxième caisson (133) de semi-conducteur dopé selon un deuxième type de conductivité opposé au premier type de conductivité, ou - les deuxièmes transistors FDSOI (116, 118) forment également des transistors d'accès en lecture de la cellule mémoire (102), les transistors de type N parmi les premiers (104, 106, 108, 110) et deuxièmes (116, 118) transistors comportant le premier caisson (125) et les transistors de type P parmi les premiers (104, 106, 108, 110) et deuxièmes (116, 118) transistors comportant le deuxième caisson (133), - des moyens (136, 138, 140, 142) de polarisation des deuxièmes caissons (133), aptes à sélectionner une valeur d'au moins un potentiel de polarisation des deuxièmes caissons (133) et à appliquer ledit potentiel de polarisation sur les deuxièmes caissons (133). 2. Dispositif mémoire (100) selon la revendication 1, dans lequel les cellules mémoires (102) sont disposées les unes à côté des autres en formant plusieurs colonnes de cellules mémoires (102), et dans lequel les 3025653 26 deuxièmes caissons (133) des cellules mémoires (102) d'une même colonne sont formés par une même portion de semi-conducteur dopé selon le deuxième type de conductivité. 5 3. Dispositif mémoire (100) selon la revendication 2, dans lequel les troisièmes transistors (126, 128) des cellules mémoires (102) de deux colonnes adjacentes ou de chaque groupe de deux colonnes adjacentes sont disposés les uns à côté des autres tels que les deuxièmes caissons (133) des cellules mémoires (102) des deux colonnes adjacentes ou de chacun des groupes 10 de deux colonnes adjacentes sont formés par une même portion de semi- conducteur dopé selon le deuxième type de conductivité. 4. Dispositif mémoire (100) selon l'une des revendications 2 ou 3, dans lequel les moyens de polarisation des deuxièmes caissons (133) des 15 cellules mémoires (102) comportent : - un circuit mémoire (140) apte à mémoriser un état de polarisation des deuxièmes caissons (133) des cellules mémoires (102) pour chaque colonne ou groupe de deux colonnes adjacentes ; - un circuit de sélection (142) couplé au circuit mémoire (140), 20 comportant plusieurs entrées sur lesquelles différentes valeurs de potentiel de polarisation sont destinées à être appliquées et apte à appliquer sur les deuxièmes caissons (133) des cellules mémoires (102) de chaque colonne ou groupe de deux colonnes adjacentes l'une desdites valeurs de potentiel de polarisation sélectionnée en fonction de l'état de polarisation mémorisé dans le 25 circuit mémoire (140) et associé à ladite colonne ou au dit groupe de deux colonnes adjacentes. 5. Dispositif mémoire (100) selon la revendication 4, dans lequel le circuit de sélection (142) comporte plusieurs multiplexeurs (144) 3025653 27 comprenant chacun plusieurs entrées sur lesquelles lesdites valeurs de potentiel de polarisation sont destinées à être appliquées et une sortie reliée aux deuxièmes caissons (133) des cellules mémoires (102) d'une des colonnes ou d'un groupe de deux colonnes adjacentes. 5 6. Dispositif mémoire (100) selon l'une des revendications 4 ou 5, dans lequel le circuit mémoire (102) comporte au moins une cellule mémoire (146) de chaque colonne et est tel que chacune desdites cellules mémoires (146) soit apte à mémoriser un état de polarisation des deuxièmes 10 caissons (133) des cellules mémoires (102) de la colonne dont fait partie ladite cellule mémoire (146) ou que deux desdites cellules mémoires (146) soient aptes à mémoriser un état de polarisation des deuxièmes caissons (133) des cellules mémoires (102) d'un groupe de deux colonnes adjacentes dont font partie lesdites cellules mémoires (146). 15 7. Dispositif mémoire (100) selon l'une des revendications 4 à 6, dans lequel les moyens de polarisation des deuxièmes caissons (133) des cellules mémoires (102) comportent en outre : - un circuit de test (136) couplé à la matrice (134) de cellules 2 0 mémoires (102) et apte à détecter si une ou plusieurs cellules mémoires (102) ont une vitesse de lecture engendrant des erreurs de lecture ; un circuit de contrôle (138) couplé au circuit de test (136) et au circuit mémoire (140) et apte à définir les états de polarisation destinés à être mémorisés dans le circuit mémoire (140) en fonction de résultats fournis par le 25 circuit de test (136). 8. Dispositif mémoire (100) selon l'une des revendications précédentes, dans lequel le premier type de conductivité correspond au type P et le deuxième type de conductivité correspond au type N. 3025653 28 9. Dispositif mémoire (100) selon l'une des revendications précédentes, comportant en outre des moyens de polarisation des premiers caissons (125) des cellules mémoires (102) aptes à appliquer un potentiel de polarisation nul sur les premiers caissons (125). 5 10. Procédé de polarisation d'un dispositif mémoire (100) selon l'une des revendications précédentes, comportant des étapes de : - sélection d'une valeur d'au moins un potentiel de polarisation des deuxièmes caissons (133), et 10 - application dudit potentiel de polarisation sur les deuxièmes caissons (133). 11. Procédé selon la revendication 10, dans lequel une valeur d'une tension d'alimentation des cellules mémoires (102) du dispositif mémoire 15 (100) et la valeur dudit au moins un potentiel de polarisation sont choisies en fonction d'une vitesse de lecture et d'une consommation électrique souhaitées du dispositif mémoire (100). 12. Procédé selon l'une des revendications 10 ou 11, dans 2 0 lequel : - les cellules mémoires (102) sont disposées les unes à côté des autres en formant plusieurs colonnes de cellules mémoires (102), les deuxièmes caissons (133) des cellules mémoires (102) d'une même colonne étant formés par une même portion de semi-conducteur dopé selon le deuxième type 25 de conductivité, et/ou - les troisièmes transistors (126, 128) des cellules mémoires (100) de deux colonnes adjacentes ou de chaque groupe de deux colonnes adjacentes sont disposés les uns à côté des autres tels que les deuxièmes caissons (133) des cellules mémoires (102) des deux colonnes adjacentes ou de chacun 3025653 29 des groupes de deux colonnes adjacentes sont formés par une même portion de semi-conducteur dopé selon le deuxième type de conductivité, comportant en outre une étape de mémorisation d'un état de polarisation des deuxièmes caissons (133) des cellules mémoires (102) pour 5 chaque colonne ou groupe de deux colonnes adjacentes, et dans lequel l'étape de sélection réalise une sélection d'une de différentes valeurs de potentiel de polarisation en fonction de l'état de polarisation mémorisé dans le circuit mémoire (140) et associé à ladite colonne ou au dit groupe de deux colonnes adjacentes. 10 13. Procédé selon la revendication 12, comportant en outre une étape de test de la matrice (134) de cellules mémoires (102) détectant si une ou plusieurs cellules mémoires (102) ont une vitesse de lecture engendrant des erreurs de lecture, et une étape de détermination des états de polarisation 15 destinés à être mémorisés en fonction de résultats de l'étape de test. 14. Procédé selon l'une des revendications 10 à 13, dans lequel la valeur du potentiel de polarisation appliqué sur au moins une partie des deuxièmes caissons (133) est strictement positive.