Brevet FR3029000A1 — publié le 20160527

Dispositif de mémoire non volatile compact Des modes de réalisation de l'invention concernent les mémoires, en particulier les mémoires non volatiles de type électriquement effaçables et programmables (EEPROM). Dans les mémoires EEPROM, la valeur logique d'un bit stocké dans un point-mémoire est représentée par la valeur de la tension de seuil d'un transistor à grille flottante, qui peut être modifiée à volonté par des opérations de programmation ou d' effacement. La programmation ou l'effacement d'un transistor à grille flottante consiste dans l'injection ou l'extraction des charges électriques dans la grille du transistor par effet tunnel (effet « Fowler-Nordheim ») au moyen d'une haute tension Vpp qui peut être de l'ordre de 10 à 20 volts, typiquement 13 volts. Cette haute tension de 13 volts, nécessaire pour l'écriture des mémoires EEPROM est non réductible et est très contraignante au niveau de la filière technologique et de la fiabilité du produit. En effet, la réduction lithographique, c'est-à-dire l'augmentation de la finesse de gravure, conduit à une diminution des tensions de fonctionnement, et cette haute tension d'écriture devient plus problématique en termes notamment de fuites des jonctions source/drain des transistors ainsi qu'en termes de claquage des oxydes de grille. Par conséquent, ces risques de claquage et de vieillissement prématuré des transistors ont un impact direct sur la fiabilité du produit. Une solution, dite « de tension partagée » ou « split voltage » selon une dénomination anglosaxonne habituellement utilisée par l'homme du métier, a été envisagée. Plus précisément, la haute tension Vpp nécessaire à la programmation des plans-mémoires est partagée entre une tension positive Vpp+ et une tension négative Vpp- de sorte que la différence (Vpp+ - Vpp-) soit égale à Vpp. Ainsi, dans une telle approche, on choisira une tension Vpp+ de l'ordre de 4 volts et une tension Vpp- de l'ordre de -9 volts. 3029000 2 Une telle solution permet un relâchement de la contrainte sur la tenue en tension des transistors. Cependant, elle présente l'inconvénient de rendre plus compliqué le procédé de fabrication des plans-mémoires puisqu'il nécessite généralement une technologie dite 5 « triple caisson » en raison de la tension négative de l'ordre de quelques volts. Par ailleurs, la conception de la commande est plus compliquée puisqu'il est nécessaire de prévoir des commutations de tension négative, ce qui a également un impact négatif sur la surface du plan-mémoire. En effet, une commutation de tension négative 10 s'avère coûteuse en place dans le plan-mémoire (utilisation de transistors PMOS) au niveau des transistors de sélection des grilles de commande. Par ailleurs dans un dispositif de mémoire non volatile classique, comprenant un plan mémoire matriciel comportant des 15 colonnes de mots mémoires formés respectivement sur chaque rangée du plan mémoire par des groupes de cellules-mémoires et des éléments de commande respectivement associés aux mots-mémoires de chaque rangée, ces éléments de commande sont généralement répartis toutes les deux colonnes du plan mémoire. 20 Il en résulte de façon notable une rupture périodique de l'uniformité du plan mémoire. Et, cette rupture périodique de l'uniformité du plan mémoire provoque généralement des variations de comportement des cellules-mémoires proches des éléments de commande. 25 Ces variations de comportement sont classiquement réduites par l'ajout de structures inactives en bordure des blocs mémoire, ce qui à un impact négatif en terme d'encombrement surfacique. Selon un mode de réalisation, il est proposé un dispositif de mémoire non volatile plus compact et ce, même lorsque ce dispositif 30 de mémoire présente une architecture du type à « tension partagée ». Selon un aspect, il est proposé un dispositif de mémoire non volatile, comprenant un plan mémoire matriciel comportant des colonnes de mots mémoires formés respectivement sur chaque rangée du plan mémoire par des groupes de cellules-mémoires et des éléments 3029000 3 de commande respectivement associés aux mots-mémoires de chaque rangée. Chaque cellule-mémoire est considérée ici comme comportant un transistor d'état, typiquement un transistor à grille flottante 5 possédant une grille ou électrode de commande, et un transistor d'accès, ou transistor de sélection, connecté à ce transistor d'état. Selon une caractéristique générale de cet aspect, certains au moins des éléments de commande associés aux mots-mémoires de la rangée correspondante forment au moins un bloc de commande de B 10 éléments de commande disposés les uns à côté des autres, ce bloc de commande étant adjacent à un bloc mémoire contenant les B mots mémoires disposés les uns à côté des autres et associés à ces B éléments de commande. Une première liaison électriquement conductrice, par exemple 15 une métallisation, connecte l'un des B éléments de commande à toutes les électrodes de commande des transistors d'état du groupe de cellules-mémoires correspondant (mot-mémoire correspondant). Par ailleurs, B-1 deuxième(s) liaison(s) électriquement conductrice(s) connecte(nt) respectivement le(s) B-1 élément(s) de 20 commande à toutes les électrodes de commande des transistors d'états du (des) B-1 groupe(s) de cellules mémoires correspondant(s) en s'étendant au moins partiellement au-dessus d'au moins un autre groupe de cellules mémoires. Ainsi, en regroupant les éléments de commande, par exemple 25 des inverseurs, commandant les grilles de commande des transistors à grille flottante des cellules mémoires, on réduit la surface du plan mémoire tout en diminuant la rupture périodique de l'uniformité du plan mémoire qui existait de façon notable lorsque ces éléments de commande étaient répartis toutes les deux colonnes du plan mémoire 30 par exemple. Il existe plusieurs façons différentes de regrouper les éléments de commande du plan mémoire. 3029000 4 Ainsi, selon un mode de réalisation possible, les blocs de commande homologues des rangées peuvent former au moins une colonne de blocs de commande située à l'intérieur du plan mémoire. En variante, les blocs de commande homologues des rangées 5 peuvent former au moins une colonne de blocs de commande située en périphérie du plan mémoire d'un côté ou de l'autre du décodeur de rangée. En variante, notamment lorsque le plan mémoire comporte deux parties, les blocs de commande homologues des rangées des deux 10 parties peuvent former au moins deux colonnes de blocs de commande respectivement situées en périphérie de chaque partie du plan mémoire d'un côté ou de l'autre d'au moins une portion du décodeur de rangées, le décodeur de rangées étant situé entre lesdites parties du plan mémoire. 15 En particulier, lorsque les blocs de commande sont situés en périphérie du plan mémoire ou de parties du plan mémoire, chaque élément de commande peut être un élément plus complexe, tel que par exemple une porte logique NON OU EXCLUSIF (XNOR), et est avantageusement configuré pour transférer une haute tension positive 20 sur les électrodes de commande des transistors d'états des cellules- mémoire correspondantes à travers au moins un transistor PMOS sans perte de tension. Par contre, lorsque la ou les colonnes de blocs de commande sont situées à l'intérieur du plan mémoire, il est particulièrement 25 avantageux que chaque élément de commande soit relativement simple d'un point de vue structurel. Ainsi, chaque élément de commande peut par exemple comporter un inverseur CMOS. Bien entendu, même lorsque les blocs de commande sont situés en périphérie du plan mémoire, on peut utiliser des inverseurs CMOS comme éléments de 30 commande. Selon un mode de réalisation, le dispositif de mémoire présente une architecture du type « tension partagée », c'est-à-dire compatible avec une programmation du plan mémoire avec une tension de programmation partagée entre une tension positive et une tension 3029000 5 négative, et ce plus particulièrement mais non limitativement lorsque chaque élément de commande comporte un inverseur CMOS. Dans le cas où l'on a une architecture du type « tension partagée » il est particulièrement avantageux que tous les transistors 5 NMOS des inverseurs du bloc de commande soient disposés dans un même premier caisson semiconducteur et que tous les transistors PMOS des inverseurs des blocs de commande soient disposés dans un même deuxième caisson semiconducteur. Ceci permet un gain de place. 10 Cependant, un tel placement introduit des contraintes électriques spécifiques qu'il est possible de surmonter en prévoyant que les sources des transistors d'état des cellules mémoires d'une même colonne de mots mémoires soient connectées à une même ligne de source, les lignes de source des différentes colonnes de mots 15 mémoires étant distinctes et destinées à recevoir des tensions différentes en fonction de la sélection ou non de la colonne de mots-mémoire, lors d'un cycle d'effacement-programmation du dispositif de mémoire. Une telle alimentation sélective des lignes de sources de façon 20 à appliquer une tension de source spécifique pour une colonne non sélectionnée et une rangée sélectionnée, permet lors d'un cycle d'effacement, pour un mot mémoire situé dans une rangée sélectionnée et une colonne non sélectionnée et dont la tension sur les grilles de commande de ses transistors d'états est flottante dans une large gamme 25 de tensions, d'éviter le risque d'effacement parasite (« disturb ») par de l'application d'une tension sur la ligne de source de ce mot mémoire. Comme indiqué ci-avant, chaque cellule mémoire comporte typiquement un transistor d'accès connecté au transistor d'état 30 (transistor à grille flottante). Et, en particulier mais non exclusivement lorsqu'on est dans une architecture du type à tension partagée, l'électrode de commande de l'élément de commande (inverseur par exemple) et les électrodes de commande des transistors d'accès du mot mémoire correspondant sont 3029000 6 avantageusement commandables par des signaux distincts de façon à réduire le risque de claquage de l'oxyde du transistor d'accès. Le dispositif de mémoire non volatile peut être du type EEPROM bien que d'autres types de mémoire non volatiles ne soient 5 pas exclus, comme par exemple les mémoires flash. D' autres avantages et caractéristiques de l' invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre schématiquement un exemple de dispositif 10 de mémoire non volatile de l'art antérieur, et, - les figures 2 à 18 illustrent schématiquement divers modes de réalisation d'un dispositif de mémoire non volatile selon l' invention. La figure 1 illustre un exemple de dispositif de mémoire DIS 15 du type EEPROM. Le dispositif comporte un plan mémoire PM comportant des cellules-mémoires CEL connectées à des lignes de sélection de rangées délivrant des signaux WLSWi, et à des lignes de bits BL. Les lignes de bits sont regroupées en colonnes COLS 20 comprenant ici M lignes de bits BLo-BLm-i. M peut être par exemple égal à 38, correspondant ainsi à des mots de 32 bits utiles (4 octets) accompagnés de 6 bits de code correcteur d'erreur (ECC). Les cellules mémoires connectées à une même ligne de 25 sélection forment une ligne de mots et les cellules mémoires d'une même ligne de mots connectées au M lignes de bits d'une colonne COLS forment un mot-mémoire MWI,J permettant de stocker M bits. A des fins de simplification, un seul mot MWI,J appartenant à une colonne COLS et à une rangée i est représenté sur la figure 1. 30 Chaque cellule mémoire CELI,J comprend un transistor d'état à grille flottante TRI,J et un transistor d'accès TAI j de type MOS. Le transistor TAI j est commandé sur sa grille par le signal WLSW1. Son drain est connecté à la ligne de bits correspondante BL et sa source est connectée au drain du transistor à grille flottante TR 3029000 7 Un élément de commande, ici un transistor MOS, CGSI,J est ici également commandé sur sa grille par le signal WLSW, et délivre un signal de commande CGi,j sur les grilles de commande de tous les transistors à grille flottante TRi,j de la colonne COLS (le mot 5 mémoire). Le signal WLSW1 est délivré à la borne de sortie BS1 d'un décodeur de rangée RDEC. Le transistor CGSI,J est par ailleurs connecté à une ligne de sélection de colonnes SCOLJ connectée à la sortie BSJ d'un décodeur 10 de colonnes CDEC, par l'intermédiaire d'un verrou (« latch ») de colonnes CGLi. Par ailleurs, chaque ligne de bits BLk de la colonne COLS est connectée à la ligne SCOLJ par l'intermédiaire d'un verrou de ligne de bits CGBLk. 15 Enfin, les sources des transistors à grille flottante TR des cellules sont connectées à une ligne de source SL. Dans une architecture classique de plan mémoire, il y a une colonne d'éléments de commande CGSI,J par colonne COLS, c'est-à-dire par mot mémoire. 20 De façon à rendre plus compact le plan mémoire et réduire la rupture d'uniformité du plan mémoire, on procède, comme illustré sur la figure 2, à des regroupements d'éléments de commande CGSi,j sur chaque rangée i. Plus précisément, dans l'exemple illustré sur la figure 2, on 25 regroupe les quatre éléments de commande CGS,,o-CGS1,3 de la rangée i respectivement associés aux mots de commande correspondants MW1,o-MW1,3. Ainsi, la rangée i comporte un bloc de commande BLC comportant les quatre éléments de commande CGS1,0-CGS1,3 disposés 30 côte-à-côte et, à côté de ce bloc de commande BLC, le bloc mémoire BLM comportant les quatre mots MW1,0-MW1,3 disposés également côte-à-côte. Par ailleurs, une première liaison électrique, par exemple une métallisation MLO, relie la sortie de l'élément de commande CGS 0 3029000 8 aux grilles de commande des transistors à grille flottante TRI,o-TRI,m-i du mot-mémoire MW1,o. En outre, trois deuxièmes liaisons électriquement conductrices, par exemple d'autres métallisations ML1-ML3, relient respectivement 5 les sorties des éléments de commande CGS1,1-CGS1,3 aux grilles de commande des transistors à grille flottante TRI o-TR des mots mémoires MW1,1-MW1,3. Et, on voit que chacune de ces deuxièmes liaisons électriquement conductrices ML1-ML3 passe au-dessus d'au moins un 10 autre mot mémoire. Plus précisément, la liaison ML1, qui est connectée au mot mémoire MW1,1, survole le mot mémoire MW1,o. La liaison ML2, qui connecte le mot mémoire MW12, survole les mots mémoires MW1,0 et MWo. 15 La liaison ML3, qui connecte le mot mémoire MW ,3, survole les mots mémoire MW1,o, MW1,1 et MW1,2. Il est également possible, comme illustré schématiquement sur la figure 3, que, sur la rangée i, le bloc de commande BLC comporte deux groupes de quatre éléments de commande CGS1,0-CGS1,3 et 20 CGS1,4-CGS1,7 connectant respectivement les deux quadruplets de mots mémoires MW1,0-MW1,3 et MW1,4-MW1,7. Les quatre mots mémoires MW1,0-MW1,3 sont regroupés au sein d'un bloc mémoire BLMO3 disposé à gauche du bloc de commande BLC tandis que les mots mémoire MW1,4-MW1,7, regroupés au sein du 25 bloc mémoire BLM47, sont disposés à droite du bloc de commande BLC. Bien que l'invention s'applique à tous types d'éléments de commande, on se réfère maintenant plus particulièrement à la figure 4 qui illustre un type particulier d'élément de commande CGSI,J dont la 30 structure est particulièrement adaptée à une architecture de mémoire du type à « tension partagée » (« split voltage »). Plus précisément, sur cette figure 4, l'élément de commande CGSI,J comporte un inverseur CMOS INV comportant un transistor PMOS TP et un transistor NMOS TN. Le substrat du transistor TP est 3029000 9 polarisé par une tension BP et le substrat du transistor TN est polarisé par une tension BN. Par ailleurs, la source du transistor TP est polarisée par une tension DPJ et la source du transistor TN est polarisée par une tension 5 DNi. La sortie de l'inverseur CGSi,j délivre le signal CGI,J sur les grilles de commande des transistors à grille flottante TR1,0-TRI,m_i du mot mémoire correspondant (seules les deux premières cellules mémoires CEL ,0 et CELA,' du mot mémoire ont été représentées sur cette figure 4 à des fins de simplification). 10 L'entrée de l'inverseur est commandée par le signal WLSWi et, dans ce mode de réalisation, les grilles des transistors d'accès TA1,0- TAI,m_i des cellules mémoires sont commandés par un signal WLBL1, également délivré par le décodeur de rangée, et qui est distinct du signal WLSW1. 15 Ceci permet de réduire le risque de claquage de l'oxyde de grille du transistor d'accès. Il est techniquement envisageable que ces signaux WLSWi et WLBL, soient confondus. Ceci simplifierait l'architecture et l'implémentation physique mais induirait des tensions plus élevées sur 20 les grilles des transistors de sélection TAi,j ou des transistors de l'élément de commande CGSI,J, risquant de conduire à un vieillissement accéléré de ces transistors, une dérive défavorable de leurs caractéristiques, voire leur claquage. Enfin, une ligne de source SLJ dédiée à la colonne COLS, et 25 donc au mot mémoire correspondant, relie les sources des transistors à grille flottante TR1,0-TRI,m-i. Une telle ligne de source dédiée est, comme on le verra plus en détail ci-après, particulièrement avantageuse dans le cas où tous les transistors P des inverseurs de plusieurs éléments de commande 30 regroupés sont situés dans un même caisson et dans le cas où par analogie, tous les transistors N des inverseurs de ces différents éléments de commande sont regroupés dans un autre même caisson semiconducteur. 3029000 10 La figure 5 est analogue à la figure 3 en ce qui concerne le bloc de commande BLC et illustre plus précisément le cas où chaque élément de commande CGS ,j est un élément de commande du type de celui illustré sur la figure 4. 5 A titre d'exemple non limitatif, les liaisons électriques véhiculant les signaux CGi,j peuvent comprendre des métallisations situées au niveau de métallisation M1 du circuit intégré, au moins en ce qui concerne le survol des mots mémoires, ou bien au niveau de métallisation M2 en ce qui concerne par exemple le survol de certains 10 au moins des éléments de commande eux-mêmes. Au niveau du bloc de commande BLC, le signal WLSW1 peut être véhiculé par une métallisation située au niveau de métallisation M2 et au niveau de métallisation M3 au-dessus du plan mémoire. Les tensions BN et BP peuvent être véhiculées par une 15 métallisation située au niveau de métal M3 de même que les signaux DNJ et DPJ. Comme indiqué ci-avant, il est particulièrement avantageux que les transistors PMOS des éléments de commande du bloc de commande BLC de la figure 5 soient situés dans un même caisson semiconducteur 20 et que les transistors NMOS de ces éléments de commande regroupés soient également situés dans un autre même caisson semiconducteur. Ceci est illustré schématiquement sur la figure 6. Sur cette figure, le substrat SB du circuit intégré est un substrat de type P et un premier caisson de type N, référencé CSN, 25 englobe les zones actives des transistors PMOS TP0-TP7 des éléments de commande CGS,,o-CGS,,3 et CGS1,4-CGS1,7. Par ailleurs, un autre caisson semiconducteur de type P, référencé CSP, isolé du substrat SB par une couche enterrée 10 de type de conductivité N (généralement connue par l'homme du métier sous 30 l'acronyme « couche N ISO ») incorpore les zones actives des transistors NMOS T1\10-TN7 de ces éléments de commande CGS1,oCGS1,3 et CGS1,4-CGS1,7. La figure 7 est un tableau indiquant les différentes valeurs des différents signaux dans l'opération d'effacement et de programmation 3029000 11 du plan mémoire en distinguant les cas où une colonne est sélectionnée ou non sélectionnée en combinaison avec les cas où une rangée est sélectionnée ou non sélectionnée. Dans ce tableau DO et Dl désignent les tensions de drain des 5 transistors TR,,0 et TRC,i que l'on suppose programmés avec des bits 0 et 1 respectivement. Dans la configuration d'une colonne non sélectionnée et d'une rangée sélectionnée, la tension CGi,j sur la grille de commande des transistors à grille flottante est indéfinie. Ainsi, dans la phase de 10 programmation, cette tension peut varier entre 0 et -2 volts, ce qui n'est pas gênant. Par contre, dans la phase d'effacement, la tension CGi,j peut varier entre 0 et 6 volts car le transistor PMOS de l'élément de commande CGSi,j n'est pas dans des conditions de polarisation permettant de forcer la tension CGi,j à la valeur idéale de 0 volt mais 15 permettant seulement de limiter la tension CGi,j à une valeur maximale environ égale à 6 volts, tandis que le transistor NMOS est quant à lui bloqué. Et si la tension de source restait à la masse, ceci pourrait conduire à un phénomène de type « disturb » avec un effacement progressif du mot mémoire car la différence en valeur absolue entre 20 CGi,j et DO ou entre CGi,j et Dl pourrait varier entre 0 et 6 volts. Pour remédier à cela, puisque l'on a prévu une ligne de source SLJ par colonne, on porte la tension VSL à 3 volts pendant la phase d'effacement ce qui conduit à une différence de tension (CGi,j-DO) ou (CGi,j-D1) pouvant varier en valeur absolue entre 0 et 3 volts ce qui 25 minimise voire supprime le phénomène de « disturb », car la tension potentielle de « disturb » est alors réduite de la tension de source. Ces lignes de source SLJ sont décodées par un verrou de commande de ligne de source dont un exemple de réalisation sera illustré ci-après. 30 La figure 8 illustre schématiquement un exemple de réalisation d'un dispositif DIS de mémoire non volatile du type EEPROM comportant des mots de 38 bits (4 octets de bits utiles + 6 bits de code correcteur d'erreur (ECC)). 3029000 12 On voit donc que des colonnes CBLC de blocs de commande BLC du type de celui illustré sur la figure 3 ou la figure 5, sont situées à l'intérieur du plan mémoire PM. Chaque bloc de commande BLC d'une rangée est associé à droite de la colonne CBLC à un bloc 5 mémoire du type BLM47 (figure 3) et à gauche de la colonne CBLC à un bloc mémoire du type BLMO3 (figure 3). Le dispositif de mémoire DIS comporte également des moyens de décodage en X et des moyens de décodage en Y. A cet égard, dans l'espace ESP, sont disposés quatre verrous de commande des éléments 10 de commande CGSi,j, quatre verrous de commande de la ligne de source de la colonne considérée, et 152 verrous de commande des lignes de bits. La figure 9 illustre un exemple non limitatif d'un verrou CGBL de commande de ligne de bits qui va générer la tension sur la ligne de 15 bits BL. Le verrou CGBL est réinitialisé avant chargement de la donnée par le signal reset. Le chargement du verrou par la donnée à écrire est effectué au moyen des signaux DATA et COL. Sur cette figure Busr désigne le bus de lecture qui multiplexe 20 les tensions de lignes de bits vers les amplificateurs de lecture. Lzn est l'opposé logique de Lz. Dans la phase de lecture, le verrou est dans son état réinitialisé (Lz = 0, et BL = Busr si COL =1). Dans la phase d'effacement, le verrou est positionné selon la 25 valeur de la donnée (Vprog = 0 et Lz = 0, Lzn = Vpp et Vpp = Vdd (tension d'alimentation)). En phase de programmation, le verrou est positionné selon la valeur de la donnée (Vprog = 4 volts, Lz = 4 volts, Lzn = 0, Vpp = 4 volts, VBLunsel = 0 volt). 30 La figure 10 illustre un exemple non limitatif de structure d'un verrou CGLJ de commande des éléments de commande CGSi,j. Ce verrou CGLJ génère les tensions DNJ et DPJ. Le signal d'entrée de ce verrou est le signal CGset et le signal de réinitialisation est le signal CGrst. 3029000 13 La figure 11 illustre un exemple non limitatif de verrou CLS de commande de la ligne de source. Ce verrou délivre la tension de ligne de source VSLi. Là encore, le signal d'entrée de ce verrou est le signal CGset et 5 le signal de réinitialisation est le signal CGrst. La figure 12 est un tableau illustrant les différentes valeurs des différents signaux dans les différentes phases d'opérations de la mémoire et les différentes configurations de colonnes. Dans ce tableau, Cgread désigne la tension appliquée sur la 10 grille de commande des transistors d'état pendant l'opération de lecture et Vdd désigne la tension d'alimentation. La figure 13 illustre un exemple non limitatif d'une structure de décodeur de rangée RDEC délivrant, pour la rangée considérée, les signaux WLBL et WLSW. Plus précisément, c'est le bloc BK1 qui 15 délivre le signal WLBL à partir du signal d'entrée Set. Le signal de réinitialisation est le signal Reset. WLBLn est l'opposé logique de WLBL et les différentes valeurs de Visol sont identiques à celles mentionnées dans le tableau de la figure 12 et qui étaient relatives à la tension Visol présente dans 20 le verrou CGLJ de la figure 10. Le signal de commande Sdec est un signal de sélection de rangée. Le bloc BK1 est alimenté par la tension VddWL qui est égale à la tension d'alimentation Vdd sauf pendant la programmation où elle 25 est égale à 6 volts. Le bloc BK2 délivre le signal WLSW. A titre d'exemple, la valeur de la tension Vminus est égale à 3 volts en effacement et à -9 volts en programmation tandis que la tension Vplus est égale à 13 volts en effacement et 0 volt en programmation. 30 Ainsi, dans la phase d'effacement, pour une rangée non sélectionnée, WLSW est égal à 13 volts et WLBL est égal à 0 volt. Par contre, pour une rangée sélectionnée, WLSW est égal à 3 volts et WLBL est égal à Vdd. 3029000 14 En phase de programmation, pour une rangée non sélectionnée, WLSW est égal à -9 volts et WLBL à 0 volt, et pour une rangée sélectionnée, WLSW est égal à 0 volt et WLBL à 6 volts. En phase de lecture, pour une rangée non sélectionnée, WLSW 5 est égal à Vdd et WLBL est nul. Et c'est l'inverse pour une rangée sélectionnée. Alors que dans les modes de réalisation qui viennent d'être décrits, les colonnes CBLC de blocs de commande étaient situées à l'intérieur du plan mémoire, il est possible, comme on va le voir 10 maintenant plus en détail mais de façon schématique, sur les figures 14 à 17, de placer ces colonnes de blocs de commande en périphérie du plan mémoire. On supposera également dans ces modes de réalisation, que le plan mémoire n'est cette fois-ci pas à architecture du type à « tension 15 partagée ». Dans l'exemple illustré sur la figure 14, le plan mémoire est supposé être composé de quatre colonnes de mots mémoire. On voit alors que la colonne CBLC regroupant les quatre éléments de commande de chaque rangée est disposée en périphérie du 20 plan mémoire PM entre le plan mémoire PM et le décodeur de rangées RDEC. Les verrous de lignes de bits CGL sont disposés en haut du plan mémoire à côté des verrous CGL de commande de ces éléments de commande. Dans l'exemple de la figure 15, le plan mémoire PM est 25 subdivisé en deux parties PM1 et PM2 comportant chacune quatre colonnes de mots mémoire. Cette fois-ci, le décodeur de rangées RDEC est situé en position centrale entre les deux plans mémoire PM1 et PM2 et une première colonne CBLC1 d'éléments de commande est disposée en périphérie du plan mémoire PM1 entre ce plan mémoire 30 PM1 et le décodeur de rangées RDEC. Ces éléments de commande, regroupés, sont associés aux quatre mots mémoire des rangées de la partie de plan mémoire PM1. De façon analogue, une colonne CBLC2 de blocs de commande, associée aux mots mémoire de la partie de plan mémoire PM2 est 3029000 15 disposée en périphérie de cette partie PM2 entre celle-ci et le décodeur de rangées RDEC. Sur la figure 16, les deux colonnes CBLC1 et CBLC2 de blocs de commande sont cette fois-ci disposées aux deux extrémités du plan 5 mémoire PM, le décodeur de rangées RDEC étant disposé à l'extérieur du plan mémoire d'un côté de celui-ci. Enfin, sur la figure 17, le plan mémoire comporte là encore deux parties PM1 et PM2 avec le décodeur de rangées RDEC situé en position centrale entre ces deux parties de plan mémoire et, chaque 10 partie de plan mémoire PM1 et PM2 est flanquée à ses deux extrémités de deux colonnes de blocs de commande CBLC1, CBLC2 et CBLC3, CBLC4. En variante il serait également possible d'avoir en position centrale deux colonnes juxtaposées de blocs de commande encadrées 15 par deux portions de décodeur de rangées respectivement disposées en périphérie des deux parties de plan mémoire. Puisque les éléments de commande CGS sont regroupés en périphérie du plan mémoire et non pas situés à l'intérieur du plan mémoire, ils peuvent présenter une structure plus complexe que celle 20 d'un inverseur et le fait d'adopter une structure plus complexe ne présente pas l'impact négatif qui aurait été induit si ces éléments de commande avaient été placés à l'intérieur du plan mémoire. Par ailleurs leur complexification permet une activation plus performante que dans l'art antérieur (figure 1), tout en restant dans un 25 schéma d'activation classique non à tension partagée (non « split voltage »). En particulier la tension CGi,j peut être transmise, comme illustré sur la figure 18, par un transistor P monté en inverseur au sein d'une porte logique XNOR au lieu d'un transistor N monté en suiveur. Cela évite une perte de 3 volts entre la haute tension de 30 programmation et les grilles de commandes des transistors à grilles flottantes. Il en résulte des avantages au niveau du compromis durée d'effacement/tension de programmation/fiabilité de la cellule-mémoire. 3029000 16 Si l'on revient à la figure 18, outre les éléments de commande CGSi,o-CGS',3 respectivement associés à quatre mots mémoire et comportant une porte logique XNOR, on voit que le bloc BK2 du décodeur de rangées RDEC qui délivre le signal WLSWi à ces éléments 5 de commande est une interface commune à ces éléments de commande CGS, 0-CGS0. REVENDICATIONS1. Dispositif de mémoire non volatile, comprenant un plan mémoire matriciel comportant des colonnes de mots-mémoire formés respectivement sur chaque rangée du plan-mémoire par des groupes de cellules-mémoires et des éléments de commande respectivement associés aux mots-mémoires de chaque rangée, caractérisé en ce que certains au moins des éléments de commande (CGSi,o-CGS',3) associés aux mots-mémoires (MW,,o-MW,,3) de la rangée correspondante forment au moins un bloc de commande (BLC) de B éléments de commande disposés les uns à côté des autres, adjacent à un bloc mémoire (BLM) contenant les B mots mémoires disposés les uns à côté des autres et associés à ces B éléments de commande, une première liaison électriquement conductrice (MLO) connectant l'un des B éléments de commande à toutes les électrodes de commande des transistors d'état du groupe de cellules-mémoires correspondant et B-1 deuxième(s) liaison(s) électriquement conductrice(s) (ML1-ML3) connectant respectivement le(s) B-1 élément(s) de commande à toutes les électrodes de commande des transistors d'état du(des) B-1 groupe(s) de cellules-mémoires correspondant(s) en s'étendant au moins partiellement au-dessus d'au moins un autre groupe de cellules- mémoires. 2. Dispositif selon la revendication 1, dans lequel les blocs de commande homologues des rangées (CBLC) forment au moins une colonne de blocs de commande située à l'intérieur du plan mémoire. 3. Dispositif selon la revendication 1, dans lequel les blocs de commande homologues des rangées forment au moins une colonne de blocs de commande (CBLC) située en périphérie du plan-mémoire d'un côté ou de l'autre du décodeur de rangées. 4. Dispositif selon la revendication 1, dans lequel le plan mémoire comporte deux parties (PM1, PM2) et les blocs de commande homologues des rangées des deux parties de plan mémoire forment au moins deux colonnes de blocs de commande (CBLC1, CBLC2) respectivement situées en périphérie de chaque partie de plan mémoire 3029000 18 d'un côté ou de l'autre d'au moins une portion du décodeur de rangées (RDEC), le décodeur de rangées (RDEC) étant situé entre lesdites parties du plan mémoire. 5. Dispositif selon l'une des revendications 3 ou 4, dans 5 lequel chaque élément de commande est configuré pour transférer une haute tension positive sur les électrodes de commande des transistors d'états des cellules-mémoire correspondantes à travers au moins un transistor PMOS sans perte de tension. 6. Dispositif selon l'une des revendications 1 à 4, dans 10 lequel chaque élément de commande comporte un inverseur CMOS (INV). 7. Dispositif selon la revendication 6, présentant une architecture compatible avec une programmation du plan-mémoire avec une tension de programmation partagée entre une tension positive 15 et une tension négative. 8. Dispositif selon la revendication 7, dans lequel les transistors NMOS des inverseurs du bloc de commande sont disposés dans un même premier caisson semiconducteur (CSP), les transistors PMOS des inverseurs du bloc de commande sont disposés dans un 20 même deuxième caisson semiconducteur (CSN), et les sources des transistors d'états des cellules-mémoires d'une même colonne de mots-mémoires (COLS) sont connectées à une même ligne de source (SLJ), les lignes de source des différentes colonnes de mots-mémoires étant distinctes et destinées à recevoir des tensions différentes en fonction 25 de la sélection ou non de la colonne de mots-mémoire, lors d'un cycle d'effacement-programmation du dispositif de mémoire. 9. Dispositif selon l'une des revendications 6 à 8, dans lequel chaque cellule-mémoire comprend un transistor d'accès (TA) connecté au transistor d'état (TR), l'électrode de commande de 30 l'élément de commande (CGSJ,J) et les électrodes de commande des transistors d'accès du mot-mémoire correspondant étant commandables par des signaux distincts. 10. Dispositif selon l'une des revendications précédentes, formant un dispositif de mémoire du type EEPROM.