Brevet FR3029342A1 — publié le 20160603

B13636 - BD15664 - D107627-01 CIRCUIT DE LECTURE POUR MEMOIRE RESISTIVE Domaine La présente description concerne le domaine des mémoires résistives, et en particulier un circuit de lecture pour une mémoire résistive. Art antérieur On a déjà proposé de réaliser une cellule de mémoire non volatile sous la forme d'un élément résistif programmable. De tels éléments résistifs sont programmables pour prendre l'un d'un état résistif haut ou bas. L'état résistif programmé se maintient même lorsqu'une tension d'alimentation de la cellule mémoire est déconnectée, et par conséquent des données peuvent être mémorisées par un tel élément de façon non volatile. Une mémoire résistive est un dispositif qui comprend une pluralité de cellules mémoires comprenant chacune un élément résistif, les cellules formant par exemple une matrice. Pour lire les,données -programmées dans l'une des cellules mémoires de la mémoire résistive, la cellule mémoire est sélectionnée, et on fait passer un courant dans l'élément résistif de la cellule. L'état résistif haut ou bas de l'élément résistif peut alors être détecté en mesurant le niveau de courant passant dans l'élément résistif. B13636 - BD15664 - 0107627-01 2 Une difficulté est que, afin de conserver une consommation d'énergie et une surface sur la puce relativement faibles, les états résistifs haut et bas ont en tendance à avoir des résistances relativement similaires. En outre, les dispersions de fabrication peuvent conduire à des résistances 'réelles qui sont encore plus proches. Par exemple, pour une résistance moyenne d'environ 4 kilo-ohms, la différence entre les états résistifs haut et bas peut descendre jusqu'à 200 ohms, en d'autres termes à seulement environ 5 pourcent. Il 'existe donc 10 un besoin dans la technique d'un circuit capable de détecter avec précision une aussi faible variation de courant résultant des deux états résistifs. Résumé Un objet de modes de réalisation de la présente 15 description est de résoudre au moins partiellement un ou plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un circuit de lecture pour lire un état résistif programmé d'éléments résistifs d'une mémoire résistive, chaque élément résistif étant programmable 20 pour prendre l'un d'un premier et d'un deuxième état résistif, le circuit comprenant : un intégrateur de courant adapté à intégrer une différence de courant entre un courant de lecture passant dans un premier des éléments résistifs et un courant de référence. 25 Selon un mode de réalisation, l'intégrateur de courant comprend un amplificateur à transimpédance capacitive. Selon un mode de réalisation, le circuit de lecture comprend en outre un miroir de courant comprenant une première branche adaptée à conduire le courant de référence, et une 30 deuxième branche couplée à : une première ligne couplée au premier élément résistif pour conduire le courant de lecture ; et une deuxième ligne couplée à l'intégrateur de courant pour conduire la différence entre le courant de lecture et le courant de référence. 3636 - BD15664 - D107627-01 3 Selon un mode de réalisation, l'intégrateur de courant comprend un amplificateur différentiel comportant : un premier noeud d'entrée couplé à la deuxième ligne ; un chemin de contre-réaction comprenant un condensateur couplé entre un noeud de sortie de l'amplificateur différentiel et le premier noeud d'entrée ; et un deuxième noeud d'entrée couplé à une première tension de référence. Selon un mode de réalisation, la première branche du miroir de courant est couplée à un bloc de génération de courant 10 de référence, et le deuxième noeud d'entré é de l'amplificateur différentiel est couplé à la première branche. Selon un mode de réalisation, le circuit de lecture comprend en outre un circuit de sélection et de polarisation pour sélectionner le premier élément résistif et appliquer une 15 tension de polarisation au premier élément résistif, le circuit de sélection et de polarisation comprenant : un premier transistor couplé au premier élément résistif et adapté à conduire le courant de lecture, le premier transistor ayant un noeud de commande couplé à la tension de polarisation. 20 Selon un mode de réalisation, le premier transistor est un transistor NOS, et le circuit de sélection et de polarisation comprend en outre par ses noeuds de conduction : un deuxième transistor couplé principaux entre la grille du premier transistor et un niveau de masse ; et un troisième 25 transistor couplé par ses noeuds de conduction principaux entre une source du premier transistor et le niveau de masse. Selon un mode de réalisation, le circuit de sélection et de polarisation comprend en outre un autre transistor couplé en série avec le premier transistor. 30 Selon un mode de réalisation, le premier transistor est un transistor NOS à canal N, et l'autre transistor est un transistor NOS à canal P ayant sa source couplée à un drain du premier transistor. Selon un mode de réalisation, le courant de référence 35 est généré par un bloc de génération de courant de référence B13636 - BD15664 - D107627-t1 - 4 comprenant une matricede K par K éléments résistifs, K étant un entier pair positif supérieur ou égal à 2. Selon un mode de réalisation, la matrice d'éléments résistifs comprend K rangées d'éléments résistifs, les éléments résistifs de chaque rangée étant couplés en parallèle entre eux, les rangées d'éléments résistifs étant couplées en série entre elles, et les éléments résistifs dans une moitié des rangées sont programmés pour avoir l'état résistif haut, et les éléments résistifs dans l'autre moitié des rangées sont programmés pour 10 avoir l'état résistif bas. Selon un mode de réalisation, le courant de référence est généré par un bloc de génération de courant de référence comprenant un élément résistif de référence dimensionné et programmé de telle sorte que sa résistance soit à un niveau 15 situé entre les résistances des premier et deuxième états résistifs de chaque élément résistif. Selon un mode de réalisation, la mémoire résistive comprend une pluralité de colonnes d'éléments résistifs, et le circuit de lecture comprend un intégrateur de courant pour 20 chaque colonne, et un bloc de génération de courant de référence commun à la pluralité des colonnes. Selon un mode de réalisation, chacun des éléments résistifs est de l'un des types suivants : un élément à couple de transfert de spin ayant une anisotropie dans le plan ; un 25 élément à couple de transfert de spin ,ayant une anisotropie perpendiculaire au plan ; un élément à oxydo-réduction ; un élément ferroélectrique ; et un élément à changement de phase. Selon un autre aspect, on prévoit un procédé de lecture d'un état résistif programmé d'éléments résistifs d'une 30 mémdire résistive, chaque élément résistif étant programmable pour prendre l'un d'un premier et d'un deuxième état résistifs, le procédé comprenant : sélectionner un premier des éléments résistifs ; et intégrer, par un intégrateur de courant, une différence de courant entre un courant de lecture passant dans 35 un premier des éléments résistifs, et un courant de référence. B13636 - BD15664 - D107627-01 Selon un mode de réalisation, le courant de référence est généré par une branche de référence d'un miroir de courant, et l'intégration de la différence de courant est basée sur une tension de référence de la branche de référence. 5 Brève description des dessins. Les caractéristiques et avantages susmentionnés, et d'autres, apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnés à titre d'illustration et non de limitation, en faisant référence aux dessins joints dans lesquels : la figure 1 illustre schématiquement une mémoire non volatile selon un mode de réalisation de la présente description ; la figure 2 illustre schématiquement un intégrateur de 15 courant de la figure 1 plus en détail selon un exemple de réalisation ; la figure 3 est un chronogramme représentant des signaux dans le circuit de la figure 2 selon un exemple de réalisation ; 20 la figure 4 illustre schématiquement des circuits de a figure 1 plus en détail selon un exemple de réalisation ; la figure 5 est un chronogramme illustrant des signaux dans le circuit de la figure 4 selon un mode de réalisation de la présente description ; 25 les figures 6A et 6B illustrent chacune schéma- tiquement un circuit de commutation de la figure 1 selon des variantes de réalisation de la présente description ; les figures 7A à 70 illustrent chacune schématiquement un bloc de génération de courant de référence de la figure 1 30 plus en détail selon des variantes de réalisation de la présente description ; la figure 8 illustre schématiquement une mémoire non volatile selon un autre mode de réalisation de la présente description ; et B13636 - BD15664 - D107627-01 6 les figures 9A et 9B illustrent des éléments résistifs basés sur des jonctions tunnel magnétiques selon des modes de réalisation de la présente description. Description détaillée Dans la description suivante, le terme "connecté" est utilisé pour faire référence à des connexions directes entre un élément et un autre, tandis que le terme "couplé" implique que la connexion entre les deux éléments peut être directe, ou se faire via un élément intermédiaire, comme un transistor, une résistance ou un autre composant. La figure 1 illustre schématiquement une mémoire non volatile 100 comprenant une mémoire résistive 101 comportant une pluralité d'éléments résistifs 102. Les éléments résistifs 102 forment par exemple une matrice et bien que cela ne soit pas illustré en figure 1, ils peuvent être agencés en une grille de rangées et de colonnes. Les éléments mémoires 102 pourraient aussi former d'autres types de mémoires résistives, comme un ou plusieurs registres. Chacun des éléments résistifs 102 est capable d'être programmé pour prendre l'un de deux états résistifs. Les éléments résistifs 102 peuvent être d'un type quelconque d'éléments à commutation de résistance pour lequel la résistance est programmable par le sens d'un courant qu'on fait passer dedans, et/ou par d'autres moyens, comme par l'application d'un champ magnétique à proximité de l'élément. Par exemple, les éléments résistifs 102 sont des éléments à couple de transfert de spin (STT) ayant une anisotropie dans le plan ou perpendiculaire au plan, comMe cela est décrit plus en détail dans la publication intitulée "Magnonic spin-transfer torque MRAM with low power, high speed, and error-free switching", N. Mojumder et al., IEDM Tech. Digest (2010), et dans la publication intitulée "Electric toggling of magnets", E. Tsymbal, Natural Materials Vol 11, January 2012. En variante, les éléments résistifs pourraient être ceux utilisés dans des mémoires à commutation résistive de type RAM RedOx (RN M à oxydoréduction), qui sont par B13636 - BD15664 - D10.7627-01 7 exemple décrites plus en détail dans la publication intitulée "Redox-Based Resistive Switching Memories - Nanoionic Mechanisms, Prospects and Challenges", Rainer Waser et al., Advanced Materials 2009, 21, pages 2632 to 2663. Dans encore un autre exemple, les éléments résistifs pourraient être ceux utilisés dans des FeRAM (RAM ferroélectriques) ou dans des PCRAM (RAM à changement de phase). Quel que soit le type des éléments résistifs, un bit de donnée est par exemple mémorisé dans chaque élément de façon 10 non volatile en programmant l'élément pour qu'il prenne une résistance relativement élevée (Rmax) ou une résistance relativement basse (Rmin). Chaque élément résistif 102 n'a par exemple que deux états résistifs correspondant aux résistances haute et basse Rmax et Rmin, mais les valeurs exactes de Rmin et Rmax 15 peuvent varier en fonction de conditions comme le procédé de fabrication, les matériaux, les variations de température, etc. Les éléments résistifs 102 sont par exemple adaptés de telle sorte que Rmax soit toujours notablement supérieure à Rmin, par exemple supérieure d'au moins 5 pourcent. En général, 20 le rapport entre la résistance Rmax et la résistance Rmin est par exemple compris entre 1,05 et 100. Chacune des résistives Rmin et Rmax est par exemple dans la plage de 1 à 10 kilo-ohms, et la différence entre Rmin et Rmax est par exemple de l'ordre de 100 ohms à 4 kilo-ohms, bien que de nombreuses autres valeurs 25 soient possibles. La mémoire résistive 101 comprend par exemple un circuit de sélection et de polarisation 104A, 104B permettant de sélectionner un élément résistif pendant une opération de lecture, et d'appliquer une tension de polarisation Vpol, aux 30 bornes de l'élément résistif sélectionné afin de créer un courant de lecture IR dans l'élément résistif 102. Le circuit 104A permet par exemple de coupler sélectivement chacun des éléments résistifs 102 a une ligne 105, et permet aussi d'appliquer la tension de polarisation Vpol, à un noeud de chaque 35 élément résistif 102. Dans certains modes de réalisation, un B13636 - BD15664 - D107627-01 8 autre circuit 104B est aussi prévu pour coupler sélectivement chaque élément résistif 102 à une tension de masse, et permettre de réaliser un autre niveau de sélection. Chacun des circuits 104A et 1048 reçoit, par exemple, un signal d'adresse ADDRESS indiquant quel élément résistif 102 de la mémoire résistive 101 doit être lu. Les signaux Vpol, et ADDRESS sont par exemple générés par un bloc de commande 106, qui par exemple reçoit un signal d'horloge CLK. La ligne 105 est couplée à un noeud 107, qui à son tour est couplé à une branche d'un miroir de courant 108. Le miroir de courant 108 est par exemple constitué de deux transistors 110, 112, chacun étant par exemple un transistor NOS à canal P (PMOS). Par exemple, le transistor 110 a ses noeuds de conduction principaux, par exemple ses noeuds de source et de drain, couplés à une tension d'alimentation VDD et au noeud 107, respectivement, et son noeud de commande couplé au noeud de commande du transistor 112. Le transistor 112 a par exemple ses noeuds de conduction principaux couplés à la tension d'alimentation VDD et à une ligne 114, respectivement. La ligne 114 est aussi par exemple couplée aux noeuds de commande des transistors 110, 112. La ligne 114 conduit un courant de référence IREF, qui est par exemple généré par un bloc de génération de courant de référence 115. Le bloc 115 comprend par exemple un circuit de polarisation 116 couplant la ligne 114 à un bloc résistif de référence 117. Dans certains modes de réalisation, le bloc résistif de référence 117 est couplé à la masse par l'intermédiaire d'un bloc de sélection factice 118 qui concorde avec les caractéristiques du circuit 104E de la mémoire résistive 101. Dans certains modes de réalisation, le bloc résistif de - référence 117 est adapté à avoir une résistance égale à la résistance moyenne des résistances haute et basse de chaque élément résistif 102 de la mémoire résistive, en d'autres termes, sensiblement égale à (Rmin+Rmax)/2, où le terme "sensi- B13636 - BD15664 - D107627-01 9 blement" implique une tolérance égale par exemple à +/- 2 pourcent. Le noeud 107 est en outre couplé à un intégrateur de courant 122 par l'intermédiaire d'une ligne 120. Le transistor 5 110 du miroir de courant 108 conduit par exemple un courant IREF égal au courant de référence sur la ligne 114, et ainsi la ligne 120 conduit par exemple un courant en direction du noeud 107 égal à IR-IREF, en d'autre termes égal à la différence entre le courant de lecture et le courant de référence IREF. Cette 10 différence de courant est par exemple positive dans le cas où l'élément résistif sélectionné 102 a l'état résistif bas Emin, et est négative dans le cas où l'élément résistif 102 a l'état résistif haut Rmax. L'intégrateur de courant 122 fournit un signal VDIFF, 15 qui est par exemple positif dans le cas où le courant IR- IREF est positif, et négatif dans le cas où le courant IR- IREF est négatif. Cette tension VDIFF est par exemple comparée à une tension de référence VREF1 par un comparateur 124 afin de fournir un signal de données de sortie BIT indiquant la valeur 20 binaire mémorisée par l'élément résistif 102 sélectionné qui est en cours de lecture. Le comparateur 124 est par exemple contrôlé de façon à échantillonner le signal VDIFF par un signal de commande COMP généré par le bloc de commande 106. Dans un mode de réalisation, la tension de référence 25 VREF1 est égale à la tension de masse. En variante, la tension de référence VREF1 est égale à la tension sur la ligne 114 de la branche de référence du miroir de courant 108. En outre, l'intégration de courant réalisée par l'intégrateur de courant 122 est par exemple réalisée par rapport à une tension de 30 référence VREF2, qui pourrait être identique à ou différente de la tension de référence VREF1, par exemple égale à la tension de masse, ou à la tension sur la ligne 114. De façon avantageuse, dans le cas où les tensions de référence VREF1 et VREF2 sont toutes les deux égales à la tension sur la ligne 114, il y aura 35 une adaptation des tensions drain-source pour les deux transis- 3636 - BD15664 - D107627-01 10 tors PMOS 110, 112 du miroir de courant 108, ce qui conduit à une bonne adaptation entre les courants de référence IREF dans chaque transistor PMOS 110; 112 du miroir de courant 108. La figure 2 illustre l'intégrateur de courant 122 de la figure 1 plus en détail selon un exemple dans lequel il est mis en oeuvre par un amplificateur à transimpédance capacitive (CTIA). Bien sûr, dans des variantes de réalisation, on pourrait utiliser d'autres types d'intégrateurs de courant. La ligne 120 provenant du noeud 107 est par exemple 10 couplée à un noeud d'entrée négatif d'un amplificateur diffé- rentiel 202, qui a par exemple son noeud d'entrée positif couplé à la tension de référence VREF2. La ligne d'entrée 120 est aussi couplée, par l'intermédiaire d'un chemin de contre-réaction comprenant la connexion en parallèle d'un condensateur 204 et 15 d'un commutateur 206, à une ligne de sortie 208 de l'ampli- ficateur différentiel 202. Le commutateur 206 est par exemple contrôlé par un signal de réinitialisation RAZ. Le condensateur 204 a par exemple une capacité de l'ordre de 1 fF à 100 fF. La ligne de sortie 208 fournit par exemple le signal de tension 20 VDIFF- On va maintenant décrire plus en détail le fonctionnement du circuit des figures 1 et 2 en faisant référence au chronogramme de la figure 3. La figure 3. illustre des exemples temporels du signal 25 de réinitialisation RAZ, de la tension VDIFF, et du signal de sortie BIT. Initialement, le signal de réinitialisation RAZ est par exemple activé de ,sorte que le commutateur 206 est conducteur, et la tension aux bornes du condensateur 204 est 30 réinitialisée à un niveau bas d'environ 0 V. Le signal de réinitialisation RAZ est amené à l'état bas avec un front descendant 302, déclenchant une période d'intégration du courant IR- IREF sur la ligne 120. Dans l'èxemple de la figure 3, le signal VDIFF augmente, ce qui 35 implique que le courant IR- IREF est positif, en d'autres termes B13636 - BD15664 - D107627-01 11 qu'il s'écoule en direction du noeud 107. A un instant d'échantillonnage ts à la fin de la période d'intégration tINT, le comparateur 124 est par exemple synchronisé par le signal COMP pour échantillonner le signal VIDIFF, et la sortie du comparateur passe ainsi à l'état haut. La figure 3 illustre aussi un exemple du cycle suivant pendant lequel le signal de réinitialisation RAZ est de nouvèau appliqué, provoquant une réinitialisation de la tension aux bornes du condensateur 204, et un front descendant 304 du signal de réinitialisation provoque le démarrage d'une nouvelle période d'intégration tINT. Cette fois, le signal de sortie VDIFF passe à l'état bas en raison d'un courant négatif sur la ligne 120. La figure 4 illustre schématiquement la mémoire résistive 101 et le bloc de génération de courant de référence 15 115 de la figure 1 plus en détail selon un exemple de réalisation. Dans l'exemple de la figure 4, la mémoire résistive 101 comprend M colonnes COL1 à COLM, chaque colonne comprenant N éléments résistifs, M et N étant des entiers positifs supérieurs 20 ou égaux à 2. Dans chaque colonne, les N éléments résistifs 102 ont l'un de leurs noeuds couplé à une ligne commune 402, et leur autre noeud couplé au circuit de sélection 1045. Dans l'exemple de la figure 4, le circuit de sélection 104B comprend, pour chaque élément résistif 102, un transistor correspondant 404 le 25 couplant à une ligne 406. Le circuit de sélection 104B comprend aussi par exemple un transistor 408 couplant la ligne 406 à la masse. Les transistors 404 et le transistor 408 sont tous par exemple des transistors NMOS. Les transistors 404 pour les N éléments sont par exemple contrôlés par des signaux de commande 30 WSEL1 à WSELN respectivement. Le circuit de sélection et de polarisation 104A comprend par exemple, pour chaque colonne, un transistor 412 ayant l'un de ses noeuds de conduction principaux couplé à la ligne 105, et l'autre de ses noeuds de conduction principaux 35 couplé à la ligne 402. Le noeud de commande du transistor 412 3636 - BD15664 - D107627-01 12 est par exemple couplé par l'intermédiaire d'un commutateur 414 à une ligne d'entrée recevant la tension de polarisation VpoL. Les commutateurs 414 des colonnes COLI à COLM sont par exemple contrôlés par des signaux de commande correspondants BSEL1 à BSELM faisant partie du signal d'adresse ADDRESS. Le transistor 412 est par exemple un transistor NMOS, et son noeud de grille et Son noeud de source sont par exemple tous deux couplés à la masse par un transistor correspondant 416, 418. Les transistors 416 et 418 des colonnes COLI à COLM sont par exemple des 10 transistors NMOS contrôlés au niveau de leurs noeuds de grille par des signaux to BSEL1 à BSELM respectivement. Le bloc de génération de courant de référence 115 comprend par exemple un transistor 420 formant le circuit 116 et couplé par ses noeuds de conduction principaux entre la ligne 15 114 et le bloc résistif de référence 117. Le transistor 420 est par exemple un transistor NMOS et a son noeud de commande couplé à la tension de polarisation VpoL. Le bloc résistif de référence 117 est aussi par exemple couplé à la masse par l'intermédiaire d'un transistor 422, qui est par exemple un transistor NMOS 20 adapté pour avoir des caractéristiques similaires à celles du transistor 408 de chaque colonne de la mémoire résistive 101. La figure 5 est un chronogramme représentant des exemples de signaux dans le circuit des figures 1 et 4 selon un exemple de réalisation. En particulier, la figure 5 représente 25 les signaux CLK, ADDRESS, RAZ, BSEL1, BSEL2, BSEL3, BSELM, VDIFF, COMP et BIT. Comme cela est illustré, pendant une première période de lecture, un premier élément résistif à l'adresse @1 est sélectionné en activant l'un des signaux de ligne de mot WSEL1 à 30 WSELN (non illustré en figure 5) et en sélectionnant un premier bit en activant le signal de commande BSEL1. Un court instant après, le signal RAZ est amené d'un état haut vers un état bas, pour activer l'intégrateur de courant 122. Dans l'exemple de la figure 5, le signal VDIFF 35 monte ensuite jusqu'à un instant où le signal COMP passe à B13636 - BD15664 - D107627-01 13 l'état haut ce qui amène le comparateur 124 à échantillonner le signal d'entrée. Le signal BIT sur la sortie du comparateur 124 passe ainsi à l'état haut peu de temps après. Le signal VIDIFF présente par exemple un petit échelon 5 lorsque le signal COMP est activé, puis continue à monter jusqu'à ce que le signal de réinitialisation RAZ soit activé de nouveau sur un front montant suivant du signal d'horloge CLK. Plusieurs cycles de lecture suivants sont aussi illustrés en figure 5, correspondant à des opérations de lecture 10 aux adresses @2, @3 jusqu'à l'adresse @M, qui correspondent par exemple à des éléments résistifs dans les colonnes 2 à M. La figure 6A illustre schématiquement le circuit de sélection et de polarisation 104A de la figure 4 plus en détail selon une variante de réalisation par rapport à la figure 4. 15 Pour chaque colonne COLI à COLM, le circuit 104A comprend par exemple deux transistors 602 et 604 couplés en série par leurs noeuds de conduction principaux entre la ligne 105 et la ligne 402 de la colonne respective. Les transistors 602 et 604 sont tous les deux par exemple des transistors NMOS. Les transistors 20 602 ont par exemple leurs drains couplés au noeud 105, et sont par exemple contrôlés par la tension de polarisation VpoL. Le transistor 604 de chaque colonne COLI à COLM est par exemple contrôlé par le signal de sélection correspondant BSEL1 à BSELM, et a sa source couplée à la ligne correspondante 402. 25 La figure 63 illustre schématiquement le circuit de sélection et de polarisation 104A de la figure 4 plus en détail selon encore une autre variante de réalisation. Pour chaque colonne COLI à COLM, le circuit 104A comprend par exemple deux transistors 606 et 608 couplés en série par leurs noeuds de 30 côhduction principaux entre la ligne 105 et la ligne 402 de la colonne respective. Les transistors 606 sont par exemple des transistors PMOS ayant leurs noeuds de source couplés à là ligne 105, et respectivement contrôlés par les signaux inverses BSEL1 à BSELAI du signal de sélection correspondant. Les transistors 35 608 sont par exemple des transistors NMOS ayant leurs noeuds de 3636 - BD15664 - D107627-01 14 source couplés à la ligne 402 correspondante, et contrôlés chacun au niveau de son noeud de grille par la tension de polarisation VpoL. Un avantage du circuit de la figure 6B est que le circuit a un haut rendement puisque la tension de polarisation Vpoi, est appliquée par les transistors 608 aux' lignes 402 sans composants intermédiaires. Les figures 7A à 7C illustrent schématiquement le bloc 117 du bloc de génération de courant de référence 115 plus en 10 détail selon des exemples de réalisation. Dans le mode de réalisation de la figure 7A, le bloc 117 est par exemple constitué d'un agencement de K par K cellules de référence 701, où K est égal à deux, mais dans des variantes de réalisation, K pourrait être un entier quelconque 15 supérieur ou égal à 2. Chaque cellule 701 comprend par exemple un élément résistif 102 similaire à ceux de la mémoire résistive 101 de la figure 1, couplé en série avec un transistor 702. Les transistors 702 sont tous par exemple des transistors NMOS, et chacun a son noeud de source ou de drain couplé à un noeud de 20 l'élément résistif 102 correspondant, et son noeud de commande couplé à une tension haute, de sorte qu'il est activé de façon permanente. Les cellules 701 de chaque rangée de cellules sont par exemple couplées en série entre elles entre des lignes d'entrée/sortie 704, 706 du bloc 117, et les rangées sont par 25 exemple couplées en parallèle entre elles entre les lignes d'entrée/sortie 704, 706. Ainsi, la résistance globale du bloc entre les lignes d'entrée/sortie 704, 706 est égale à la résistance moyenne des cellules 701. Les éléments résistifs 102 de la moitié des rangées et/ou de la moitié des colonnes de 30 cellules sont par exemple adaptés à avoir une résistance ,pro- grammée haute de Rmax, alors que les autres éléments résistifs sont par exemple programmés pour avoir une résistive programmée basse de Rmin. La figure 7E illustre plus en détail le bloc 117 du 35 bloc de génération de courant de référence 115 selon une B13636 - BD15664 - D107627-01 15 rapport à la figure 7A, dans laquelle est mis en oeuvre par une source de courant variable source de courant variable .710 est par exemple une source de courant qui peut être étalonnée, par exemple pendant une phase d'étalonnage de la mémoire, sur la base de données de test mémorisées dans la mémoire résistive 101 et lues par le circuit de lecture. La source de courant 710 est par exemple contrôlée par un signal de commande S, par exemple un niveau de tension.-La source de courant variable 710 est par exemple mise 10 par une ou plusieurs résistances polymères, une ou en oeuvre plusieurs résistances à diffusion, et/ou une ou plusieurs sources de courant NMOS. En variante, la source de courant variable 710 pourrait être mise en oeuvre par une ou plusieurs sources de courant externes, en d'autres termes des sources de 15 courant qui sont soit disposées à l'extérieur de la mémoire non volatile mais dans le même circuit intégré, soit disposées dans un autre circuit intégré, couplé à la mémoire non volatile par un plot d 'entrée/sortie. La figure 7C illustre plus en détail le bloc 117 du 20 bloc de génération de courant de référence 115 selon une variante d'exemple par rapport aux figures 7A et 7B, dans laquelle il est mis en oeuvre par un agencement de L par L éléments résistifs 102, où L est égal à quatre dans l'exemple de la figure 70. Dans des variantes de réalisation, L pourrait être 25 un entier quelconque égal à 2 ou plus. Les éléments résistifs 102 de chaque rangée sont par exemple couplés en parallèle entre eux, et les rangées sont couplées en série entre les lignes 704 et 706. Les éléments résistifs 102 de la moitié des rangées sont par exemple programmés de façon à avoir une résistance haute de 30 Rmax, et les éléments résistifs de l'autre moitié des rangées sont par exemple programmés pour avoir une résistance basse de Rmin, de sorte que la résistance globale du bloc 116 entre les lignes 704, 706 est égale à (Rmax+Rmin)/2. Dans un autre exemple, le bloc 117 du bloc de 35 génération de courant de référence 115 pourrait comprendre un variante d'exemple par celui-ci 710. La B13636 - BD15-664 - D107627-01 16 élément résistif de référence couplé entre les lignes d'entrée et de sortie 704, 706 et programmé pour avoir une résistance sensiblement égale à la moyenne des résistances Rmin et Rmax des éléments résistifs de la mémoire non volatile. Par exemple, l'élément résistif de référence est une jonction tunnel magnétique qui est programmée de façon permanente dans l'état antiparallèle, et qui est dimensionnée de telle sorte que sa résistance dans cet état soit sensiblement égale à (Rmin+Rmax)/2. La figure 8 illustre schématiquement un dispositif de mémoire non volatile 800 selon un autre exemple de réalisation. Comme dans le mode de réalisation de la figure 1, le dispositif 800 comprend un miroir de courant ayant une branche comprenant un transistor 112 couplé à un bloc de génération de courant de référence 115. Toutefois, plutôt que d'avoir une autre branche couplée à la mémoire résistive 101, il y a une pluralité de L autres branches, chacune comprenant un transistor correspondant 110_1 à 110_L ayant son noeud de countande couplé au noeud de commande du transistor 112. Chaque autre branche est couplée à une mémoire résistive correspondante 101_1 à 101_L, et à un bloc 802_1 à 802L correspondant. Chacun des blocs 802_1 à 802_L comprend par exemple l'intégrateur de courant 122 et le comparateur 124 de la figure 1, pour générer des signaux BIT1 à BITL correspondants. Chacun des blocs 802 1 à 802_L reçoit une tension de référence VREF, qui est par exemple égale à la tension sur la ligne 114 de la branche de référence, ou reçoit les tensions de référence VREF1 et/ou VREF2 utilisées par l'intégrateur de courant 122 et le comparateur 124 des blocs 802_1 à 802_L. Les figures 9A et 9B illustrent les structures d'éléments résistifs à couple de transfert de spin (STT) selon un exemple de réalisation. Par exemple, l'élément résistif 102 décrit ici a une structure correspondant à celle des figures 9A ou 9B. En variante, comme cela a été mentionné précédemment, les éléments résistifs pourrait être des éléments de RAM Red0x, des éléments 3636 - BD15664 - D107627-01 17 de FeRAM, des éléments de PC RAM ou d'autres types d'éléments résistifs ayant une résistance programmable. La figure 9A illustre un élément résistif STT 900 ayant une anisotropie magnétique dans le plan. L'élément 900 est par exemple sensiblement cylindrique, mais a une section qui est non circulaire, par exemple ovale, qui conduit par exemple à une augmentation de la stabilité de rétention des éléments résistifs lorsque le dispositif est programmé. L'élément 900 comprend des électrodes inférieure et supérieure 902 et 904, chacune ayant sensiblement une forme de disque, et prenant en sandwich entre elles un certain nombre de couches intermédiaires. Les couches intermédiaires comprennent, du bas vers le haut, une couche fixe 906, une barrière d'oxydation 908 et une couche de mémorisation 910. La barrière d'oxydation 908 est par exemple constituée de MgO ou de Alx 0y- La couche fixe 906 et la couche de mémorisation 910 sont par exemple en matériau ferromagnétique, comme du CoFe. La direction de spin de la couche fixe 906 est fixe, comme cela est représenté par une flèche allant de la gauche vers la.droite en figure 9A. Bien sûr, dans des variantes de réalisation, la direction de spin pourrait être de la droite vers la gauche dans la couche fixe 906. Toutefois, la direction de spin dans la couche de mémorisation 910 peut être changée, comme cela est représenté par des flèches dans des directions opposées en figure 9A. La direction de spin est programmée par le sens du courant d'écriture I qu'on fait passer dans l'élément, de sorte que la direction de spin dans la couche de mémorisation est parallèle, en d'autres termes est dans la même direction, ou est antiparallèle, en d'autres termes est dans la direction opposée, par rapport à celle de la couche fixe 906. La figure 93 illustre un élément résistif STT 920 ayant une anisotropie magnétique perpendiculaire au plan. Un tel élément résistif peut par exemple être programmé par un courant d'écriture I plus faible que l'élément 900 pour une taille donnée et/ou pour un volume de couche de mémorisation donné. Un B13636 - BD15664 - D107627-01 18 tel élément est par conséquent par exemple utilisé dans la cellule mémoire 900 de la figure 9, où un courant d'écriture relativement faible est souhaitable. L'élément 920 est sensiblement cylindrique, et a par 5 exemple une section circulaire. L'élément 920 comprend des électrodes inférieure et supérieure 922 et 924, chacune ayant sensiblement une forme de disque et prenant en sandwich un certain nombre de couches inteLmédiaires. Les couches intermédiaires comprennent, du bas vers le haut, une couche fixe 926, 10 une barrière d'oxydation 928, et une couche de mémorisation 930. Ces couches sont similaires aux couches correspondantes 906, 908 et 910 de l'élément 900, excepté que la couche fixe 926 et la couche de mémorisation 930 ont une anisotropie perpendiculaire au plan, comme cela est représenté par les flèches verticales 15 dans les couches 926 et 930 de la figure 9E. La couche fixe 926 est illustrée comme ayant une direction de spin allant du bas vers le haut en figure 9B, mais bien sûr, dans des variantes de réalisation, cette direction de spin pourrait être du haut vers le bas. 20 Si l'élément STT 900 ou 920 de la figure 9A ou 9B est utilisé pour mettre en oeuvre chacun des éléments résistifs 202, 204 décrits ici, leurs orientations peuvent par exemple être choisies de façon à minimiser le niveau de courant d'écriture qui permet de les programmer. En particulier, en ,fonction de 25 facteurs tels que les dimensions des éléments 202, 204, un courant d'écriture faible peut être obtenu lorsque chaque élément a son électrode inférieure 902, 922 connectée au noeud de mémorisation 206, 210 correspondant, ou l'inverse. Un avantage des modes de réalisation décrits ici est 30 que le circuit de lecture permet une détection précise du courant de lecture circulant dans l'élément résistif pendant une opération de lecture. Ainsi, les états résistifs programmables des éléments résistifs formant la mémoire résistive peuvent avoir des résistances relativement similaires, ce qui peLmet 35 d'obtenir un circuit compact et à faible consonmation d'énergie. B13636 - BD15664 - D107627-01 19 Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, il apparaîtra clairement à l'homme de l'art que la tension d'alimentation VDD dans les divers modes de réalisation pourrait être à un niveau quelconque, par exemple entre 1 et 3 V, et plutôt que d'être à 0 V, la tension de masse pourrait aussi être considérée comme une tension d'alimentation qui pourrait être a un niveau quelconque, comme un niveau 10 négatif. En outre, il apparaîtra clairement à l'homme de l'art que les rangées et les colonnes décrites ici sont interchangeables, en d'autres termes que les rangées pourraient être considérées comme des colonnes, et vice versa. 15 En outre, il apparaîtra clairement à l'homme de l'art que, dans tous les modes de réalisation décrits ici, tous les transistors NMOS pourraient être remplacés par des transistors PMOS et/ou tous les transistors PMOS pourraient être remplacés par des transistors NMOS. La façon dont tous les circuits 20 pourraient être mis en oeuvre en utilisant seulement des transistors PMOS ou seulement des transistors clairement à l'homme de l'art, par exemple rails d'alimentation. En outre, bien qu'on ait décrit ici des transistors basés sur la technologie MOS, dans des variantes de 25 réalisation, on pourrait utiliser d'autres technologies de transistors, coREte la technologie bipolaire. En outre, il sera clair pour l'homme de l'art que les divers éléments décrits en relation avec les divers modes de réalisation pourraient être combinés, dans des variantes de 30 réalisation, selon des combinaisons quelconques. NMOS apparaîtra en inversant les REVENDICATIONS1. Circuit de lecture pour lire un état résistif programmé d'éléments résistifs (102) d'une mémoire résistive (101), chaque élément résistif étant programmable pour prendre l'un d'un premier et d'un deuxième état résistif (Rmax, Rmin), le circuit comprenant un Intégrateur de courant (122) adapté à intégrer une différence de courant entre un courant de lecture (IR) passant dans un premier des éléments résistifs et un courant de référence (IREF). 10 2. Circuit de lecture selon la revendication 1, dans lequel l'intégrateur de courant (122) comprend un amplificateur à transimpédance capacitive (CTIA). 3. Circuit de lecture selon la revendication 1 ou 2, comprenant en outre un miroir de courant (108) comprenant une 15 première branche (112, 114) adaptée à conduire le courant de référence (IREF), et une deuxième branche (110, 107) couplée à : une première ligne (105) couplée au premier élément résistif (102) pour conduire le courant de lecture (IR) ; et une deuxième ligne (120) co-Liplée à l'intégrateur de 20 courant (122) pour conduire -la différence entre le courant de lecture (IR) et le courant de référence (IREF)- 4. Circuit de lecture selon l'une quelconque des revendications 1 à 3, dans lequel l'intégrateur de courant (122) comprend un amplificateur différentiel (202) comportant : 25 un premier noeud d'entrée couplé à la deuxième ligne (120) ; un chemin de contre-réaction comprenant un condensateur (204) couplé entre un noeud de sortie de l'amplificateur différentiel et le premier noeud d'entrée ; et 30 un deuxième noeud d'entrée couplé à une première tension de référence (VREF2). 5. Circuit de lecture selon la revendication 4, dans lequel la première branche (112, 114) du miroir de courant (108) est couplée à un bloc de génération de courant de référenceB13636 - BD15664 - D107627-01 21 (115), et dans lequel le deuxième noeud d'entrée de l'amplificateur différentiel (202) est couplé à la première branche (112, 114). 6. Circuit de lecture selon l'une quelconque des revendications 1 à 5, comprenant en outre un circuit de sélection et de polarisation (104A, 1043) pour sélectionner le premier élément résistif et appliquer une tension de polarisation (VpoL) au premier élément résistif, le circuit de sélection et de polarisation (104A, 1043) comprenant un premier transistor (412, 602, 608) couplé au premier élément résistif (102) et adapté à conduire le courant de lecture, le premier transistor ayant un noeud de commande couplé à la tension de polarisation (VPOL)- 7. Circuit de lecture selon la revendication 6, dans 15 lequel le premier transistor (412) est un transistor NOS, et le circuit de sélection et de polarisation (104A, 104B) comprend en outre : un deuxième transistor (416) couplé par conduction principaux entre la grille du premier 20 un niveau de masse ; et ses noeuds de transistor et un troisième transistor (418) couplé par conduction principaux entre une source du premier le niveau de masse. ses noeuds de transistor et 8. Circuit de lecture selon la revendication 6, dans 25 lequel le circuit de sélection et de polarisation (104A, 104B) comprend en outre un autre transistor (604, 606) couplé en série avec le premier transistor (602, 608). 9. Circuit de lecture selon la revendication 8, dans lequel le premier transistor (412) est un transistor MOS à canal 30 N, et dans lequel l'autre transistor est un transistor NOS à canal P ayant sa source couplée un drain du premier transistor. 10. Circuit de lecture selon l'une quelconque des revendications 1 à 9, dans lequel le courant de référence (IREF) 35 est généré par un bloc de génération de courant de référenceB13636 - BD15664 - D107627-01 22 (115) comprenant une matrice de K par K éléments résistifs, K étant un entier pair positif supérieur ou égal à 2. 11. Circuit de lecture selon la revendication 10, dans lequel la matrice d'éléments résistifs comprend K rangées 5 d'éléments résistifs, les éléments résistifs de chaque rangée étant couplés en parallèle entre eux, les rangées d'éléments résistifs étant couplées en série entre elles, et dans lequel les éléments résistifs dans une moitié des rangées sont programmés pour avoir l'état résistif haut, et les éléments 10 résistifs dans l'autre moitié des rangées sont programmés pour avoir l'état résistif bas. 12. Circuit de -lecture selon l'une quelconque des revendications 1 à 9, dans lequel le courant de référence (TREF) est généré par un bloc de génération de courant de référence 15 (115) comprenant un élément résistif de référence dimensionné et programmé de telle sorte que sa résistance soit à un niveau situé entre les résistances des premier et deuxième états résistifs de chaque élément résistif. 13. Circuit de lecture selon l'une quelconque des 20 revendications 1 à 12, dans lequel la mémoire résistive (101) comprend une pluralité de colonnes d'éléments résistifs, et dans lequel le circuit de lecture comprend un intégrateur de courant (122) pour chaque colonne, et un bloc de génération de courant de référence (115) commun à la pluralité des colonnes. 25 14. Circuit de lecture selon l'une quelconque des revendications 1 à 13, dans lequel chacun des éléments résistifs est de l'un des types suivants : un élément à couple de transfert de spin ayant une anisotropie dans le plan ; 30 un élément à couple de transfert de spin ayant une anisotropie perpendiculaire au plan ; un élément à oxydo-réduction (Red0x) ; un élément ferroélectrique ; et un élément à changement de phase.B13636 - BD15664 - D107627-01 23 15. Procédé pour lire un état résistif programmé d'éléments résistifs (102) d'une mémoire résistive (101), chaque élément résistif étant programmable pour prendre l'un d'un premier et d'un deuxième état résistif, le procédé comprenant : sélectionner un premier des éléments résistifs ; et intégrer, par un intégrateur de courant (122), une différence de courant entre un courant de lecture (IR) passant dans un premier des éléments résistifs, et un courant de référence (IREF). 16. Procédé selon la revendication 15, dans lequel le courant de référence (IREF) est généré par une branche de référence (112, 114) d'un miroir de courant (108), et l'intégration de la différence de courant est basée sur une tension de référence (VREF2) de la branche de référence.