Brevet FR3024917A1 — publié le 20160219

B13505 - 13-GR1-0652FR 1 PROCEDE DE MINIMISATION DE LA TENSION DE FONCTIONNEMENT D'UN POINT MEMOIRE DE TYPE SRAM Domaine La présente demande concerne un procédé de minimisation de la tension de fonctionnement d'un point mémoire de type SRAM ("Static Random Access Memory" - mémoire statique à accès aléatoire) réalisé sur FDSOI ("Fully Depleted Silicon On Insulator" - silicium sur isolant à déplétion totale). Exposé de l'art antérieur La figure 1 représente schématiquement un circuit d'un point mémoire de type SRAM. Le point mémoire comprend deux inverseurs InvO et Invl couplés en antiparallèle, la borne de sortie OutO de l'inverseur InvO étant reliée à la borne d'entrée ml de l'inverseur Invl, et la borne de sortie Outl de l'inverseur Invl étant reliée à la borne d'entrée In0 de l'inverseur InvO. L'inverseur InvO comprend un transistor MOS à canal P (PMOS) 1 et un transistor MOS à canal N (NMOS) 3 connectés en série entre un potentiel d'alimentation Vdd relié à la source du transistor PMOS 1, et un potentiel de masse Gnd relié à la source du transistor NMOS 3. Les drains des transistors 1 et 3 sont couplés ensemble à la borne de sortie OutO de l'inverseur InvO, les grilles des transistors 1 et 3 étant couplées ensemble à la borne d'entrée In0 de l'inverseur 3024917 B13505 - 13-GR1-0652FR 2 InvO. L'inverseur Invl comprend un transistor PMOS 5 et un transistor NMOS 7 connectés en série entre le potentiel Vdd relié à la source du transistor PMOS 5, et le potentiel de masse Gnd relié à la source du transistor NMOS 7. Les drains des 5 transistors 5 et 7 sont couplés ensemble à la borne de sortie Outl de l'inverseur Invl, les grilles des transistors 5 et 7 étant couplées ensemble à la borne d'entrée Inl de l'inverseur Invl. Les bornes In0 et Outl sont reliées à une ligne 9 par 10 l'intermédiaire d'un transistor de transfert NMOS 11 et les bornes OutO et ml sont reliées à une ligne 13 par l'intermédiaire d'un transistor de transfert NMOS 15. Ainsi, une valeur stockée par le point mémoire peut être écrite ou lue par l'intermédiaire des lignes 9 et 13 en appliquant un potentiel de 15 commande Ctrl sur les grilles des transistors de transfert 11 et 15. Dans ce point mémoire, les transistors PMOS des inverseurs Invl et Inv0 sont tous identiques et ont une même tension de seuil VtP, et les transistors NMOS des inverseurs 20 Invl et Inv0 sont tous identiques et ont une même tension de seuil VtN. La consommation électrique dynamique d'un circuit comprenant une mémoire SRAM dont les points mémoire sont du type de celui décrit en relation avec la figure 1 dépend notamment du carré de la tension d'alimentation du circuit qui est généralement limitée par la tension d'alimentation ou de fonctionnement Vdd de sa mémoire SRAM. Il serait donc souhaitable de prévoir un point mémoire SRAM ayant une tension de fonctionnement Vdd aussi basse que possible pour diminuer la consommation d'un circuit comprenant une mémoire SRAM. Résumé Ainsi, un mode de réalisation prévoit un orocédé de minimisation de la tension de fonctionnement d'un point mémoire de type SRAM constitué de transistors NMOS et PMOS de type 35 FDSOI, un caisson dopé s'étendant sous une couche isolante de la 3024917 B13505 - 13-GR1-0652FR 3 structure FDSOI, en regard desdits transistors, une tension de polarisation étant appliquée au caisson, le procédé consistant à ajuster la tension de polarisation en fonction de l'état du point mémoire. 5 Selon un mode de réalisation, le point mémoire est un élément d'une matrice de points mémoire identiques, le caisson étant commun à tous les points mémoire de la matrice. Selon un mode de réalisation, le procédé comprend les étapes successives suivantes effectuer des mesures 10 représentatives de la tension de seuil des transistors NMOS et de la tension de seuil des transistors PMOS ; et ajuster la tension de polarisation du caisson de sorte que les tensions de seuil des transistors NMOS et des transistors PMOS soient égales, à 10 % près, à des tensions de seuils cibles des 15 transistors NMOS et des transistors PMOS respectivement. Selon un mode de réalisation, les tensions de seuils cibles des transistors NMOS et PMOS sont égales. Selon un mode de réalisation, le procédé comprend en outre les étapes successives suivantes : mesurer la température 20 de fonctionnement du point mémoire ; et asservir la tension de polarisation à la différence entre la température de fonctionnement et une température de référence de façon à corriger les augmentations de tension de fonctionnement résultant d'une variation de ladite différence. 25 Selon un mode de réalisation, le caisson est dopé de type P et la tension de polarisation est augmentée lorsque la température de fonctionnement diminue, et la tension de polarisation est réduite lorsque la température de fonctionnement augmente. 30 Selon un mode de réalisation, la mesure représentative des tensions de seuil est une mesure d'une fréquence d'un oscillateur constitué d'une chaîne d'inverseurs. Selon un autre aspect un mode de réalisation prévoit une puce de circuit intégré comprenant : un point mémoire de 35 type SRAM constitué de transistors NMOS et PMOS de type FDSOI ; 3024917 B13505 - 13-GR1-0652FR 4 un caisson dopé s'étendant sous une couche isolante de la structure FDSOI, en regard desdits transistors ; un dispositif de mesure de la température de fonctionnement du point mémoire ; et un dispositif d'asservissement de la tension de polarisation 5 du caisson en fonction de la température de fonctionnement. Selon un mode de réalisation, le point mémoire est un élément d'une matrice de points mémoire identiques, le caisson étant commun à tous les points mémoire de la matrice. Brève description des dessins 10 Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, représente un 15 circuit schématique d'un point mémoire de type SRAM ; la figure 2 est une vue en coupe schématique représentant un exemple de réalisation sur FDSOI d'éléments du point mémoire de la figure 1 ; conformément à l'usage en matière de représentation des composants semiconducteurs, cette figure 20 n'est pas à l'échelle ; la figure 3 est un diagramme indiquant la tension critique de fonctionnement d'un point mémoire SRAM en fonction des tensions de seuil des transistors constitutifs de ce point mémoire ; et 25 la figure 4 est un représentation schématique d'un mode de réalisation d'une puce de circuit intégré comprenant une matrice de points mémoire SRAM ayant des transistors du type de ceux de la figure 2. Description détaillée 30 Dans un point mémoire du type de celui décrit en relation avec la figure 1, il existe une valeur limite VddR de la tension de fonctionnement Vdd en dessous de laquelle il peut se produire des erreurs lors d'opérations de lecture. De même, il existe une valeur limite Vdd w de la tension de fonctionnement Vdd en dessous de laquelle il peut se produire des erreurs lors 3024917 B13505 - 13-GR1-0652FR 5 d'opérations d'écriture. Pour que le point mémoire fonctionne sans erreur, la tension de fonctionnement Vdd doit être choisie supérieure ou égale à une tension critique de fonctionnement VddcR qui doit être supérieure aux valeurs limites VddR et Vdd. 5 Pour réduire la consommation d'un point mémoire, la tension de fonctionnement Vdd est choisie égale ou sensiblement supérieure à la tension critique de fonctionnement VddcR. Comme cela est décrit en relation avec la figure 11 de l'article "Process Architecture for Spatial and Temporal 10 Variability Improvement of SRAM Circuits at the 45nm node" de N. Planes et al., présenté en 2008 lors de la conférence SSDM, le fait de rendre aussi proches que possible les valeurs absolues des tensions de seuil VtP des transistors PMOS et VtN des transistors NMOS conduit à de faibles valeurs de tension 15 critiques de fonctionnement VddcR. La figure 2 représente partiellement et de manière schématique un exemple de réalisation sur FDSOI de transistors d'un point mémoire du type de celui de la figure 1. Seuls les transistors NMOS 1 et PMOS 3 du point mémoire de la figure 1 20 sont représentés en figure 2. Le transistor PMOS 1 comprend, dans une couche mince de silicium 21, des régions de source 51 et de drain Dl dopées de type P et séparées l'une de l'autre par une région de formation de canal Cl. Un empilement de grille isolée Gl est 25 formé au-dessus de la région de formation de canal Cl. Le transistor NMOS 3 comprend, dans la couche mince de silicium 21, des régions de source S3 et de drain D3 dopées de type N et séparées l'une de l'autre par une région de formation de canal C3. Un empilement de grille isolée G3 est formé au-dessus de la 30 région de formation de canal C3. La couche de silicium 21 est séparée d'un support 25 en silicium par une couche isolante 27. Les transistors du point mémoire sont isolés les uns des autres par des tranchées d'isolement 29 traversant la couche de silicium 21 jusqu'à la 35 couche isolante 27. Sous les transistors du point mémoire, le 3024917 B13505 - 13-GR1-0652FR 6 support comprend un caisson 31 dopé de type P, la couche isolante 27 séparant le caisson 31 de la couche de silicium 21. Des régions 33 en silicium fortement dopé de type P (P+) contactent le caisson 31. Les régions 33 sont isolées de la 5 couche mince 21 par des tranchées d'isolement 29. Ainsi, le caisson 31 peut être polarisé à un potentiel de polarisation vpoi par l'intermédiaire de connexions liées aux régions 33. Tous les transistors du point mémoire sont formés au-dessus du même caisson 31. Dans une mémoire SRAM comprenant une 10 matrice de points mémoire, le caisson 31 est commun à l'ensemble des points mémoire. On appellera ci-après ce type de point mémoire et ce type de mémoire : "point mémoire à caisson unique" et "mémoire à caisson unique". Au-delà de la surface occupée par les transistors de 15 la mémoire, d'autres transistors, par exemple des transistors de circuits logiques, peuvent être formés dans et sur la couche mince 21, ces transistors peuvent alors être disposés au-dessus de caissons différents du caisson commun aux transistors de la mémoire SRAM. 20 La figure 3 est un diagramme indiquant, pour un point mémoire à caisson unique, la valeur de la tension critique de fonctionnement VddcR en fonction des tensions de seuil VtP et VtN des transistors constitutifs de ce point mémoire. Les valeurs absolues de la tension VtP (en abscisses) et de la 25 tension VtN (en ordonnées) sont indiquées selon une échelle linéaire arbitraire. Lors de la conception d'un point mémoire, pour obtenir une tension critique de fonctionnement VddcR, et donc une consommation, aussi faible que possible, on vise à obtenir des 30 tensions de seuil VtP et VtN égales pour les transistors à canal P et à canal N. Autrement dit, on vise à obtenir un point de fonctionnement sur une droite 35 de la figure 3 correspondant au cas où les valeurs absolues des tensions de seuil VtP et VtN sont égales. Par exemple, dans le cadre d'une technologie 35 donnée, on cherche à obtenir des valeurs cibles VtPA et VtNA de 3024917 B13505 - 13-GR1-0652FR 7 ces tensions de seuil, correspondant à un point A du diagramme de la figure 3 pour lequel la tension critique de fonctionnement est égale à VddA. On peut alors diviser le diagramme de la figure 3 en quatre quadrants définis par des droites horizontale 5 et verticale passant par le point A. Dans un quadrant I, aussi appelé quadrant FF ("Fast-Fast") dans la technique, les valeurs de VtP et VtN sont inférieures à VtPA et VtNA. Si les valeurs VtP et VtN deviennent trop faibles, les transistors auront des fuites importantes. 10 Dans un quadrant II, aussi appelé quadrant SS ("Slow- Slow") dans la technique, les valeurs de VtP et de VtN sont supérieures aux valeurs VtPA et VtNA. Il en résulte que les tensions de fonctionnement des points mémoire du quadrant II doivent être supérieures à VddA. 15 Dans un quadrant SF ("Slow-Fast"), les valeurs de VtP sont inférieures à VtPA et les valeurs de VtN sont supérieures à VtNA. Il en résulte que les points mémoire risquent de présenter des erreurs d'écriture si leurs tensions de fonctionnement ne sont pas supérieures à VddA. 20 Dans un quadrant FS ("Fast-Slow"), les valeurs de VtP sont supérieures à VtPA et les valeurs de VtN sont inférieures à VtNA. Il en résulte que les points mémoire risquent de présenter des erreurs de lecture si leurs tensions de fonctionnement ne sont pas supérieures à VddA. 25 Bien entendu, lors de la réalisation pratique d'une mémoire SRAM contenant des transistors élémentaires, en raison des dispersions de fabrication, il est impossible de se placer exactement dans les conditions correspondant au point A (Vtpl\, VtNA,VddA). On définit une zone de tolérance 37 à l'intérieur 30 d'une courbe 39 dans laquelle les points mémoire correspondant peuvent encore fonctionner à une tension sensiblement égale à VddA. Dans une direction orthogonale à celle de la droite 35, cette zone de tolérance correspond sensiblement à des points mémoire pour lesquels la tension de seuil VtP est égale à VtPA à 3024917 B13505 - 13-GR1-0652FR 8 10 % près, et la tension de seuil VtN est égale à VtNA à 10 % près. Si le circuit fabriqué est tel que son point de fonctionnement se trouve en dehors de la zone de tolérance 37 5 dans une direction orthogonale à celle de la droite 35, on propose ici, dans le cas où la mémoire SRAM est une mémoire à caisson unique, de modifier la tension Vpol de polarisation du caisson de façon à ramener le point de fonctionnement à l'intérieur de la zone de tolérance 37. Plus particulièrement, 10 pour ramener un point de fonctionnement B situé à l'extérieur de la zone de tolérance 37 du côté du quadrant SF vers un point B' situé à l'intérieur de cette zone, la tension Vpol de polarisation du caisson est augmentée, et pour ramener un point C situé à l'extérieur de la zone de tolérance 37 du côté du 15 quadrant FS vers un point C' situé à l'intérieur de cette zone, la tension Vpol de polarisation du caisson est réduite. Le fait qu'un point de fonctionnement se trouve en dehors de la zone de tolérance 37 peut résulter de nombreuses raisons. 20 Une première raison est, comme on l'a indiqué précédemment, qu'il existe inévitablement des dispersions de fabrication. Dans ce cas, la correction de la tension de polarisation est déterminée à la suite de tests initiaux au cours desquels on mesure directement ou indirectement les 25 valeurs VtP et VtN pour déterminer dans quel quadrant, plus particulièrement le quadrant SF ou le quadrant FS, se trouve le point de fonctionnement. A la suite de ces tests initiaux, la tension de polarisation Vpol est modifiée de la façon indiquée précédemment. Les valeurs des tensions de seuil VtP et VtN sont, 30 par exemple, déduites de la mesure de la fréquence d'un oscillateur constitué d'une chaîne d'inverseurs dont les transistors constitutifs sont identiques à ceux des points mémoire, et sont réalisés au-dessus du même caisson 31 commun aux transistors de ces points mémoire. 3024917 B13505 - 13-GR1-0652FR 9 Une deuxième raison est qu'il existe des variations de paramètres au cours du fonctionnement d'un point mémoire, par exemple, il apparaît inévitablement des variations de température. Dans ce dernier cas, pour effectuer la correction 5 correspondante, on prévoit d'insérer dans la puce de circuit intégré contenant la mémoire SRAM un capteur de température et la tension de polarisation Vpol sera asservie en température. Plus particulièrement, pour un point de fonctionnement C' situé dans la zone de tolérance 37 et dans le quadrant FS, une 10 augmentation de température entraîne que le point de fonctionnement se déplace vers le point C dans le quadrant FS. La tension de polarisation Vpol est alors réduite pour ramener le point de fonctionnement dans la zone de tolérance 37. Inversement, pour un point de fonctionnement B' situé dans la 15 zone de tolérance 37 et dans le quadrant SF, une diminution de température entraîne que le point de fonctionnement se déplace vers le point de fonctionnement B dans le quadrant SF. La tension de polarisation Vpol est alors augmentée pour ramener le point de fonctionnement dans la zone de tolérance 37. 20 La figure 4 représente un exemple schématique d'une puce de circuit intégré 50 comprenant une mémoire 52 de type SRAM à caisson unique. Selon un mode de réalisation, la puce 50 comprend en outre un capteur de température 54 et un dispositif 56 d'asservissement de la tension de polarisation Vpol du 25 caisson unique. Le dispositif d'asservissement 56 est alimenté par une tension Vcc et fournit la tension de polarisation Vpol au caisson 31 de la mémoire SRAM 52. La tension de polarisation Vpol est déterminée par le dispositif d'asservissement 56, par exemple, sur la base de la valeur T de la température de 30 fonctionnement de la mémoire à caisson unique, T étant fournie par le capteur de température 54. Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que l'on ait décrit un point mémoire 35 SRAM à caisson unique dans lesquels les transistors de transfert 3024917 B13505 - 13-GR1-0652FR 10 11 et 15 sont des transistors MOS à canal N, la présente description s'applique également au cas où ces transistors sont des transistors MOS à canal P. Bien que l'on ait décrit un mode de réalisation d'un 5 procédé d'optimisation de la consommation d'une mémoire SRAM formée au-dessus d'un caisson 31 dopé de type P, ce qui a été décrit précédemment s'applique à un caisson 31 de type N. En outre, le procédé de minimisation de la consommation d'un point mémoire SRAM a été décrit précédemment 10 pour des tensions de seuil cibles VtNA et VtPA égales. Ce procédé s'applique également à des tensions de seuils cibles VtNA et VtPA n'étant pas égales. Le procédé de minimisation de la consommation d'un point mémoire SRAM a été décrit pour un point mémoire SRAM à six 15 transistors. Ce procédé peut également s'appliquer à des points mémoires SRAM comprenant un nombre différent de transistors. REVENDICATIONS1. Procédé de minimisation de la tension de fonctionnement (Vdd) d'un point mémoire de type SRAM constitué de transistors NMOS (3, 7, 11, 15) et PMOS (1, 5) de type FDSOI, un caisson (31) dopé s'étendant sous une couche isolante (27) de la structure FDSOI, en regard desdits transistors, une tension de polarisation (Vpol) étant appliquée au caisson, le procédé consistant à ajuster la tension de polarisation (Vpol) en fonction de l'état du point mémoire. 2. Procédé selon la revendication 1, dans lequel le 10 point mémoire est un élément d'une matrice de points mémoire identiques, le caisson (31) étant commun à tous les points mémoire de la matrice. 3. Procédé selon la revendication 1 ou 2, comprenant les étapes successives suivantes : 15 effectuer des mesures représentatives de la tension de seuil (VtN) des transistors NMOS (3, 7, 11, 15) et de la tension de seuil (VtP) des transistors PMOS (1, 5) ; et ajuster la tension de polarisation (Vpol) du caisson (31) de sorte que les tensions de seuil des transistors NMOS et 20 des transistors PMOS soient égales, à 10 % près, à des tensions de seuils cibles des transistors NMOS et des transistors PMOS respectivement. 4. Procédé selon la revendication 3, dans lequel les tensions de seuils cibles des transistors NMOS et PMOS sont 25 égales. 5. Procédé selon l'une quelconque des revendications 1 à 4, comprenant en outre les étapes successives suivantes : mesurer la température de fonctionnement (T) du point mémoire ; et 30 asservir la tension de polarisation (Vpol) à la différence entre la température de fonctionnement et une température de référence de façon à corriger les augmentations de tension de fonctionnement (Vdd) résultant d'une variation de ladite différence. 3024917 B13505 - 13-GR1-0652FR 12 6. Procédé selon la revendication 5, dans lequel le caisson est dopé de type P et la tension de polarisation (vpol) est augmentée lorsque la température de fonctionnement diminue, et la tension de polarisation est réduite lorsque la température 5 de fonctionnement augmente. 7. Procédé selon l'une quelconque des revendications 3 à 6, dans lequel la mesure représentative des tensions de seuil (VtN, VtP) est une mesure d'une fréquence d'un oscillateur constitué d'une chaîne d'inverseurs. 8. Puce de circuit intégré comprenant : un point mémoire de type NMOS (3, 7, 11, 15) et PMOS (1, 3) un caisson (31) dopé isolante (27) de la structure transistors ; un dispositif de mesure SRAM constitué de transistors de type FDSOI ; s'étendant sous une couche FDSOI, en regard desdits (54) de la température (T) de fonctionnement du point mémoire ; et un dispositif d'asservissement (56) de la tension de polarisation (vpol) du caisson en fonction de la température de 20 fonctionnement. 9. Puce de circuit intégré selon la revendication 8, dans laquelle le point mémoire est un élément d'une matrice de points mémoire identiques (52), le caisson (31) étant commun à tous les points mémoire de la matrice.