Brevet FR3029343A1 — publié le 20160603

Dispositif compact de mémoire de type électriquement effaçable et programmable Des modes de réalisation de l'invention concernent les mémoires, en particulier les mémoires non volatiles de type électriquement effaçables et programmables (EEPROM). Dans les mémoires EEPROM, la valeur logique d'un bit stocké dans un point-mémoire est représentée par la valeur de la tension de seuil d'un transistor à grille flottante, qui peut être modifiée à volonté par des opérations de programmation ou d'effacement. La programmation ou l'effacement d'un transistor à grille flottante consiste dans l'injection ou l'extraction des charges électriques dans la grille du transistor par effet tunnel (effet « Fowler-Nordheim ») au moyen d'une haute tension d'écriture Vpp qui peut être de l'ordre de 10 à 20 volts, typiquement 13 volts. Cette haute tension de 13 volts, nécessaire pour l'écriture des mémoires EEPROM est non réductible et est très contraignante au niveau de la filière technologique et de la fiabilité du produit. En effet, la réduction lithographique, c'est-à-dire l'augmentation de la finesse de gravure, conduit à une diminution des tensions de fonctionnement, et cette haute tension d'écriture devient plus problématique en termes notamment de fuites des jonctions source/drain des transistors ainsi qu'en termes de claquage des oxydes de grille. Par conséquent, ces risques de claquage et de vieillissement prématuré des transistors ont un impact direct sur la fiabilité du produit. Une solution, dite « de tension partagée » ou « split voltage » selon une dénomination anglosaxonne habituellement utilisée par l'homme du métier, a été envisagée. Plus précisément, la haute tension Vpp nécessaire à la programmation des plans-mémoires est partagée entre une tension positive Vpp+ et une tension négative Vpp- de sorte que la différence (Vpp+ - Vpp-) soit égale à Vpp. Ainsi, dans une telle approche, on choisira une tension Vpp+ de l'ordre de 4 volts et une tension Vpp- de l'ordre de -9 volts. Une telle solution permet un relâchement de la contrainte sur la tenue en tension des transistors. Cependant, elle présente l'inconvénient de rendre plus compliqué le procédé de fabrication des plans-mémoires puisqu'il nécessite une technologie dite « triple caisson » en raison de la tension négative de l'ordre de quelques volts. Par ailleurs, la conception de la commande est plus compliquée puisqu'il est nécessaire de prévoir des commutations de tension négative, ce qui a également un impact négatif sur la surface du plan-mémoire. En effet, une commutation de tension négative s'avère coûteuse en place dans le plan-mémoire (utilisation de transistors PMOS) au niveau des transistors de commande des grilles de commande des transistors à grille flottante. Selon un mode de réalisation, il est proposé un dispositif de mémoire du type EEPROM plus compact et compatible avec une architecture du type à « tension partagée ». Selon un mode de réalisation, il est proposé un tel dispositif de mémoire compatible avec une granularité bit, une granularité octet(s) ou une granularité page et qui fonctionne par effet « FowlerNordheim » tant en effacement qu'en programmation. Selon un aspect, il est proposé un dispositif de mémoire non volatile, comprenant au moins une cellule-mémoire intégrée du type EEPROM comportant un transistor à grille flottante et un transistor de sélection (également dénommé transistor d'accès ou transistor d'isolement) connectés en série entre une ligne de source et une ligne de bit, et des moyens de programmation de ladite au moins une cellule-mémoire. Selon une caractéristique générale de cet aspect, le transistor de sélection est connecté entre le transistor à grille flottante et ladite ligne de source, et les moyens de programmation sont configurés pour programmer ladite au moins une cellule-mémoire avec une tension de programmation partagée entre une tension positive et une tension négative. Le placement côté source du transistor de sélection permet ainsi de réaliser des structures particulièrement denses, en particulier lorsque le transistor de sélection est un transistor MOS vertical dont la région de grille est par exemple réalisée au sein d'une tranchée ménagée dans un caisson semiconducteur. Par ailleurs, le transistor de sélection n'est avantageusement pas utilisé pour sélectionner la cellule-mémoire lors de la programmation. En effet, lorsque le dispositif de mémoire comporte un plan mémoire matriciel, la sélection pendant la programmation et dans une colonne sélectionnée, entre deux cellules mémoire d'une même ligne de bit, l'une appartenant à une rangée non sélectionnée et l'autre appartenant à une rangée non sélectionnée, se fait alors par la tension de grille flottante (par exemple -9 volts pour une rangée sélectionnée et +2 volts pour une rangée non sélectionnée) et non plus par la commutation ou non (selon que la rangée est sélectionnée ou non) d'une tension au niveau du drain du transistor d'état à grille flottante. Selon un mode de réalisation, les moyens de programmation sont configurés en outre pour effectuer une programmation de la cellule-mémoire comportant un blocage du transistor de sélection. Le blocage de chaque transistor de sélection lors de la programmation permet d'éviter les retours de courant vers la ligne de source. En effacement le transistor de sélection est passant. Le transistor de sélection reste utilisé en lecture et c'est seulement lors de cette opération qu'il est destiné à jouer un rôle de sélection (c'est-à-dire que sa tension de grille dépend de l'état sélectionné de la rangée à laquelle il appartient). Par ailleurs son placement côté source permet de le faire fonctionner sous basse tension ce qui permet aisément d'en réduire la taille ou d'en modifier la structure. Lorsque le transistor de sélection est un transistor MOS vertical, la zone active du transistor à grille flottante et la zone active du transistor de sélection sont avantageusement situées dans un même caisson semiconducteur isolé du reste du substrat du circuit intégré par une couche semiconductrice enterrée (par exemple celle communément désignée par l'homme du métier sous l'acronyme « couche N iso ») formant également ladite ligne de source et la région de source du transistor de sélection. Cette couche enterrée présente ainsi un double rôle à savoir véhiculer le potentiel de source au transistor de sélection et isoler le caisson semiconducteur de la masse pour l'opération de lecture lorsque le caisson est porté à un potentiel négatif en lecture (par exemple -1 volt). Selon un mode de réalisation, le dispositif comprend un plan mémoire matriciel comportant des colonnes de mots mémoires formés respectivement sur chaque rangée du plan mémoire par des groupes de cellules-mémoire. Il est alors particulièrement avantageux que le dispositif comprenne des lignes de source distinctes respectivement associées aux différentes colonnes de mots mémoires et destinées à recevoir des tensions différentes en fonction de la sélection ou non de la colonne de mots-mémoire, lors d'un cycle d'effacement-programmation du dispositif de mémoire. Un tel mode de réalisation permet notamment d'être compatible avec un regroupement au sein de blocs de commande, d'éléments de commande, par exemple des inverseurs, commandant les grilles de commande des transistors à grille flottante des cellules mémoires. Un tel regroupement est par exemple décrit dans la demande de brevet français n° 1461339 ayant pour titre : « dispositif de mémoire non volatile compact ». En effet, en regroupant ces éléments de commande, on réduit la surface du plan mémoire tout en diminuant la rupture périodique de l'uniformité du plan mémoire qui existait de façon notable lorsque ces éléments de commande étaient répartis toutes les deux colonnes du plan mémoire par exemple. Et, cette rupture périodique de l'uniformité du plan mémoire provoque généralement des variations de comportement des cellules-mémoires proches des éléments de commande. Dans une architecture du type « tension partagée » il est particulièrement avantageux que tous les transistors NMOS des inverseurs du bloc de commande soient disposés dans un même premier caisson semiconducteur et que tous les transistors PMOS des inverseurs des blocs de commande soient disposés dans un même deuxième caisson semiconducteur. Ceci permet un gain de place supplémentaire. Cependant, un tel placement combiné avec le regroupement d'éléments de commande mentionné ci-avant, introduit des contraintes électriques spécifiques qu'il est possible de surmonter en prévoyant que les sources des transistors d'état des cellules mémoires d'une même colonne de mots mémoires soient connectées à une même ligne de source, les lignes de source des différentes colonnes de mots mémoires étant distinctes et destinées à recevoir des tensions différentes en fonction de la sélection ou non de la colonne de mots-mémoire, lors d'un cycle d'effacement-programmation du dispositif de mémoire. En d'autres termes ceci permet d'alimenter sélectivement les lignes de sources de façon à appliquer une tension de source spécifique pour une colonne non sélectionnée et une rangée sélectionnée. Ainsi lors d'un cycle d'effacement, pour un mot mémoire situé dans une rangée sélectionnée et une colonne non sélectionnée et dont la tension sur les grilles de commande de ses transistors d'états est flottante dans une large gamme de tensions, on évite le risque d'effacement parasite (« disturb ») par l'application d'une tension sur la ligne de source de ce mot mémoire. Une façon particulièrement simple de réaliser ces lignes de source distinctes consiste par exemple à prévoir une couche enterrée comprenant plusieurs parties mutuellement électriquement isolées, chaque partie s'étendant sous une colonne de mots mémoires dans le sens des lignes de bits et formant la ligne de source associée à ladite colonne de mots mémoires. Chaque partie de couche enterrée isole du reste du substrat, le caisson semiconducteur correspondant contenant toutes les cellules-mémoires de ladite colonne de mots-mémoire, tous les caissons semiconducteurs étant par ailleurs mutuellement électriquement isolés. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - La figure 1 illustre schématiquement un exemple de dispositif de mémoire EEPROM de l'art antérieur, et, - Les figures 2 à 8 illustrent schématiquement différents modes de réalisation d'un dispositif de mémoire selon l' invention. La figure 1 illustre un exemple de dispositif de mémoire DIS du type EEPROM. Le dispositif comporte un plan mémoire PM comportant des cellules-mémoires CEL connectées à des lignes de sélection de rangées délivrant des signaux WLSW , et à des lignes de bits BL. Les lignes de bits sont regroupées en colonnes COL, comprenant ici M lignes de bits BLo-BLm-i. M peut être par exemple égal à 38, correspondant ainsi à des mots de 32 bits utiles (4 octets) accompagnés de 6 bits de code correcteur d'erreur (ECC). Les cellules mémoires connectées à une même ligne de sélection forment une ligne de mots et les cellules mémoires CEL,,k (k variant de 0 à M-1) d'une même ligne de mots connectées au M lignes de bits d'une colonne COL, forment un mot-mémoire MW, permettant de stocker M bits. A des fins de simplification, un seul mot MW,, appartenant à une colonne COL, et à une rangée i est représenté sur la figure 1. Chaque cellule mémoire CEL,,k comprend un transistor d'état à grille flottante TR,,k et un transistor d'accès (ou transistor de sélection ou d'isolement) TA,,k de type MOS. Le transistor TA,,k est commandé sur sa grille par le signal WLSW,. Son drain est connecté à la ligne de bit correspondante BL et sa source est connectée au drain du transistor à grille flottante TR,,k . Un élément de commande CGS, ici un transistor MOS est également commandé sur sa grille par le signal WLSW, et délivre un signal de commande CG, sur les grilles de commande de tous les transistors à grille flottante TR, k de la colonne COL, (le mot mémoire). Le signal WLSW, est délivré à la borne de sortie BS d'un décodeur de rangée RDEC. Le transistor CGS,,, est par ailleurs connecté à une ligne de sélection de colonnes SCOL, connectée à la sortie BS, d'un décodeur de colonnes CDEC, par l'intermédiaire d'un verrou (« latch ») de colonnes CGL,. Par ailleurs, chaque ligne de bits BLk de la colonne COL, est connectée à la ligne SCOL, par l'intermédiaire d'un verrou de ligne de bits CGBLk. Chaque ligne de bits est également reliée de façon classique à un amplificateur de lecture par l'intermédiaire d'un transistor de sélection de colonne, d'un transistor de lecture et d'un bus de multiplexage (ces éléments n'étant pas représentés sur la figure 1 à des fins de simplification). Les transistors de sélection de colonne sont pilotés par le signal de sélection de colonne SCOL, tandis que les transistors de lecture sont pilotés par un signal de lecture. Les amplificateurs de lecture connectés en entrée du bus de multiplexage et en sortie à un autre bus, permettent de lire les Mbits d'un mot mémoire. Enfin, les sources des transistors à grille flottante TR des cellules sont connectées à une ligne de source SL. Dans une architecture classique de plan mémoire, il y a une colonne d'éléments de commande CGS,, par colonne COL,, c'est-à- dire par mot mémoire. Par rapport à une cellule mémoire CEL de l'art antérieur, tel que celle illustrée sur la figure 1, une cellule mémoire CEL selon un mode de réalisation de l'invention comporte, comme illustré sur la figure 2, le transistor de sélection TA connecté entre le transistor à grille flottante TR et la ligne de source SL. Plus précisément, dans l'exemple de la figure 2, la source S du transistor de sélection TA est reliée à la ligne de source SL tandis que son drain D est relié à une première électrode de conduction, par exemple la source S, du transistor à grille flottante TR. L'autre électrode de conduction, par exemple le drain D, du transistor à grille flottante TR est reliée à la ligne de bits BL. La grille de commande GRC du transistor à grille flottante TR reçoit le signal CG de la part d'un élément de commande CGS qui peut être de tout type connu, par exemple un inverseur. L'électrode de commande de l'élément de commande CGS est commandé par le signal WLSW délivré par le décodeur de rangées. Par ailleurs, la grille GRA du transistor d'accès TA est commandée par un signal WLBL émanant également du décodeur de rangées. Dans le mode de réalisation de la figure 2, les signaux WLBL et WLSW sont distincts. Ceci permet de réduire le risque de claquage de l'oxyde de grille du transistor d'accès. Il est techniquement envisageable que ces signaux WLSW et WLBL soient confondus. Ceci simplifierait l'architecture et l'implémentation physique mais induirait des tensions plus élevées sur la grille du transistor de sélection TA ou des transistors de l'élément de commande CGS, risquant de conduire à un vieillissement accéléré de ces transistors, une dérive défavorable de leurs caractéristiques, voire leur claquage. Le dispositif de mémoire DIS comporte également des moyens de programmation MPR, de structure connue en soi, configurés pour programmer la cellule CEL avec une tension de programmation partagée entre une tension positive Vpp+ et une tension négative VppPlus précisément, l'écriture d'une donnée dans la cellule comporte un effacement de la cellule suivi d'une programmation de la cellule. Et pour programmer une donnée égale à « 1 » dans une cellule effacée (contenant un « 0 »), on applique la tension Vpp+ (par exemple 4 volts) sur la ligne de bit BL et la tension Vpp- (par exemple -9 volts) sur la grille de commande GRC du transistor TR (la tension Vpp- est le signal CG), de façon à obtenir une tension de programmation adéquate (par exemple 13 volts). Il n'est pas nécessaire d'utiliser le transistor de sélection TA lors de la programmation de la cellule, car la sélection de la cellule s'effectue par le biais de la tension de la grille flottante (-9 volts pour la cellule sélectionnée et 2 volts pour la cellule non sélectionnée). Aussi les moyens de programmation MPR sont configurés pour bloquer le transistor TA en délivrant une tension WLBL nulle sur la grille GRA de ce transistor. Le transistor de sélection TA reste toutefois utilisé en lecture où il joue son rôle de sélection et son placement côté source permet de le faire fonctionner sous basse tension ce qui permet d'en réduire la taille ou d'en modifier la structure. Le fait de placer le transistor de sélection TA côté source, permet donc de densifier la cellule mémoire CEL. Cette densification est encore plus importante lorsque le transistor de sélection TA est un transistor vertical tel que celui illustré schématiquement sur les figures 3 et 4, la figure 3 étant la coupe selon la ligne de la figure 4. Sur ces figures, la zone active du transistor à grille flottante TR et la zone active du transistor de sélection TA sont situés dans un même caisson semiconducteur CSP, ici un caisson de conductivité P, isolé du reste du substrat SB du circuit intégré par une couche semiconductrice enterrée 10 (communément désignée par l'homme du métier sous la dénomination de couche N ISO) de type de conductivité N, cette couche 10 formant la ligne de source SL et la région de source S du transistor de sélection TA. Le caisson CSP est également isolé latéralement par une région isolante RIS par exemple du type tranchée peu profonde (STI : Shallow Trench Isolation). Le transistor TA comporte également une région semiconductrice verticale GRA formant la région de grille de ce transistor et isolée du caisson CSP et de la couche enterrée par un oxyde de grille OX. En pratique, cette région de grille est réalisée par gravure d'une tranchée dans le substrat SB, oxydation des parois de la tranchée et remplissage par du polysilicium par exemple. En variante la région GRA pourrait être métallique. La cellule CEL comporte par ailleurs une première zone semiconductrice Z1, dopée ici N+, c'est-à-dire de même type de conductivité que celui de la ligne de source 10, et formant à la fois la région de drain du transistor de sélection TA et une première électrode de conduction du transistor à grille flottante TR. Une autre portion de zone active Z3 est disposée de l'autre côté de la région de grille GRA. Elle résulte du percement de la zone active pour la réalisation de la tranchée et elle est électriquement inactive pour la cellule. Le caisson CSP comporte par ailleurs une deuxième région semiconductrice Z2, de même type de conductivité que celui de la ligne de source, en l'espèce une région dopée N+, formant une deuxième électrode de conduction du transistor à grille flottante, cette région Z2 étant électriquement couplée à la ligne de bits BL par un contact métallique CTC. De même, la région de grille GRA est électriquement couplée à la ligne de mots véhiculant le signal WLBL par un contact non représenté ici à des fins de simplification. Alors qu'une seule cellule CEL a été représentée sur les figures 2 à 4, le dispositif de mémoire DIS comprend généralement (figure 5) un plan mémoire matriciel PM comportant des colonnes COL, de mots mémoire MW, formés respectivement sur chaque rangée RG, du plan mémoire par des groupes de cellules mémoire CEL,,k (k variant par exemple de 0 à M-1 pour des mots mémoire de M bits). La figure 6 représente trois tableaux indiquant les différentes valeurs des différents signaux dans les opérations d'effacement, de programmation et de lecture du plan mémoire dans le cas où chaque élément de commande CGS,,j est par exemple un inverseur, en distinguant les cas où une colonne est sélectionnée ou non sélectionnée en combinaison avec les cas où une rangée est sélectionnée ou non sélectionnée et pour chaque valeur logique possible (0 ou 1) d'une donnée à programmer ou à lire. Dans ces tableaux, la colonne BL désigne par abus de langage, la tension sur la ligne de bits BL et la colonne CSP désigne la polarisation du caisson CSP. En ce qui concerne l'opération d'effacement, Vwle désigne la valeur du signal WLBL dans cette opération pour rendre le transistor de sélection passant. A titre indicatif Vwle peut être de l'ordre de 1 volt à 5 volts et pourrait être directement la tension d'alimentation Vdd du dispositif. En ce qui concerne l'opération de lecture, Vwlr désigne la valeur du signal WLBL dans cette opération pour rendre le transistor de sélection passant, CGread désigne la tension de lecture appliquée sur la grille de commande du transistor à grille flottante d'une cellule et Vhigh désigne la valeur de la tension présente sur la ligne de bits BL lors de la lecture d'un « 0 » logique. La figure 7, qui est une vue de dessus d'un exemple particulier de réalisation du plan mémoire PM d'un dispositif de mémoire DIS et la figure 8 qui est une coupe selon la ligne VIII-VIII de la figure 7, présentent une architecture dans laquelle des lignes de source distinctes SLj sont respectivement associées aux différentes colonnes COUj de mots mémoire du plan mémoire et destinées à recevoir des tensions différentes en fonction de la sélection ou non de la colonne de mots-mémoire, lors d'un cycle d'effacement-programmation du dispositif de mémoire. A cet égard, la couche enterrée 10 comprend plusieurs parties 10j mutuellement électriquement isolées, chaque partie s'étendant sous une colonne de mots mémoire COUj dans le sens DBL des lignes de bits. Chaque partie 10j forme la ligne de source associée à la colonne COLJ de mots mémoire et isole le caisson semiconducteur CSPJ correspondant du reste du substrat SB. Le caisson semiconducteur CSPJ contient toutes les cellules-mémoires de la colonne COLJ de mots-mémoire. Tous les caissons semiconducteurs (CSPJ) sont par ailleurs mutuellement électriquement isolés, par exemple par des puits 11j dopés N. Une telle architecture est comme indiqué ci-avant, compatible avec un regroupement d'éléments de commande CGS,,j au sein de blocs de commande en combinaison avec une architecture à tension partagée dans laquelle tous les transistors N des différents éléments de commande (inverseurs par exemple) regroupés sont situés dans un même premier caisson semiconducteur et dans lequel les transistors P des inverseurs regroupés sont également situés dans un même deuxième caisson semiconducteur. Une telle architecture à tension partagée et éléments de commande regroupés est par exemple décrite dans la demande de brevet français n°1461339 précitée. Comme on peut le voir dans les tableaux de la figure 6, les lignes de bits d'une colonne sélectionnée lors de la programmation d'un « 1 » logique, sont à 4 volts alors que celles d'une colonne non sélectionnée sont à 0 volt. Or, il est possible que la proximité de telles lignes de bits sélectionnées à 4 volts et non sélectionnées à 0 volt lors de la programmation crée des fuites qui peuvent être importantes. Il est possible de réduire ces fuites voire de les annuler, si les moyens de programmation sont en outre configurés pour appliquer un effet de substrat lors de la programmation. Cet effet de substrat peut être obtenu soit par un pompage négatif de la tension de polarisation du caisson CSP (par exemple -1 volt) soit par décalage des tensions entre les lignes de bits sélectionnées et les lignes de bits non sélectionnées. Ainsi, par exemple, la ligne de bits d'une colonne sélectionnée sera portée à 5 volts lors de la programmation d'un « 1 » logique, au lieu de 4 volts tandis que la ligne de bits d'une colonne non REVENDICATIONS1. Dispositif intégré de mémoire non volatile, comprenant au moins une cellule-mémoire intégrée du type EEPROM (CEL) comportant un transistor à grille flottante (TR) et un transistor de sélection (TA) connectés en série entre une ligne de source (SL) et une ligne de bit (BL) et des moyens de programmation (MPR) de ladite au moins une cellule-mémoire, caractérisé en ce que le transistor de sélection (TA) est connecté entre le transistor à grille flottante (TR) et ladite ligne de source (SL), et les moyens de programmation (MPR) sont configurés pour programmer ladite au moins une cellule-mémoire avec une tension de programmation partagée entre une tension positive (Vpp+) et une tension négative (Vpp-) 2. Dispositif selon la revendication 1, dans lequel le transistor de sélection (TA) est un transistor MOS vertical. 3. Dispositif selon la revendication 2, dans lequel la zone active du transistor à grille flottante et la zone active du transistor de sélection sont situées dans un même caisson semiconducteur (CSP) isolé du reste du substrat du circuit intégré par une couche semiconductrice enterrée (10) formant également ladite ligne de source et la région de source du transistor de sélection. 4. Dispositif selon la revendication 3, dans lequel ledit caisson semiconducteur (CSP) comporte une région verticale (GRA) formant la région de grille du transistor de sélection (TA). 5. Dispositif selon la revendication 3 ou 4, dans lequel le caisson semiconducteur (CSP) comprend une première région semiconductrice (Z1) de même type de conductivité que celui de la ligne de source (SL) et formant à la fois la région de drain du transistor de sélection (TA) et une première électrode de conduction du transistor à grille flottante (TR), et une deuxième région semiconductrice (Z2) de même type de conductivité que celui de la ligne de source (SL) formant une deuxième électrode du transistor à grille flottante électriquement couplée à ladite ligne de bit. 6. Dispositif selon l'une des revendications précédentes, dans lequel les moyens de programmation (MPR) sont en outre configurés pour effectuer une programmation de la cellule-mémoire comportant un blocage du transistor de sélection (TA). 7. Dispositif selon l'une des revendications précédentes, dans lequel le transistor de sélection est destiné à jouer un rôle de sélection uniquement lors d'une opération de lecture de la cellule-mémoire. 8. Dispositif selon l'une des revendications précédentes comprenant un plan mémoire matriciel (PM) comportant des colonnes (COL) de mots-mémoire (MW,) formés respectivement sur chaque rangée du plan-mémoire par des groupes de cellules-mémoires (CEL 9. Dispositif selon la revendication 8, comprenant des lignes de source distinctes (SLj) respectivement associées aux différentes colonnes (COL) de mots-mémoire et destinées à recevoir des tensions différentes en fonction de la sélection ou non de la colonne de mots-mémoire, lors d'un cycle d'effacement-programmation du dispositif de mémoire. 10. Dispositif selon les revendications 3 et 9, dans lequel ladite couche enterrée comprend plusieurs parties (10j) mutuellement électriquement isolées, chaque partie s'étendant sous une colonne (COL) de mots-mémoire dans le sens des lignes de bits et formant la ligne de source associée à ladite colonne de mots-mémoire, chaque partie (10j) de couche enterrée isolant du reste du substrat (SB) le caisson semiconducteur correspondant (CS13j) contenant toutes les cellules-mémoires de ladite colonne de mots-mémoire, tous les caissons semiconducteurs (CS13j) étant mutuellement électriquement isolés. 11. Dispositif selon l'une des revendications précédentes, dans lequel les moyens de programmation (MPR) sont en outre configurés pour appliquer un effet de substrat lors d'une programmation.