Brevet FR3032309A1 — publié le 20160805

CIRCUIT DE REGULATION DE TENSION ADAPTE AUX FORTES ET FAIBLES PUISSANCES La présente invention concerne les circuits d'alimentation notamment pour dispositifs portables, et en particulier les dispositifs portables alimentés par l'intermédiaire d'un port de type USB (Universal Serial Bus) ou par une batterie rechargeable par un tel port. Un port de type USB est généralement connecté à un circuit de régulation de tension de type à faible chute de tension (low dropout voltage regulator), permettant de fournir une tension régulée généralement comprise entre 2,7 et 3,5 V. Un tel circuit peut recevoir des tensions variées aussi bien faibles, de quelques volts, qu'élevées, jusqu'à une vingtaine de volts, avec des pics de tension pouvant atteindre 30 V. Par ailleurs, dans une application de chargeur de batterie, une tension de quelques volts peut être présente sur la sortie du circuit de régulation, indépendamment de la présence de la tension d'alimentation à réguler. Les circuits de régulation haute tension réalisés en technologie CMOS présentent l'inconvénient de mettre en oeuvre un circuit de puissance spécifique comportant un transistor MOS haute tension (de type drift ou à drain étendu), ou bien un montage de transistors en cascode. Il s'avère qu'un tel circuit n'est pas adapté pour fonctionner avec une faible consommation (notamment dans un mode de veille). La figure 1 représente un exemple circuit de régulation VRG1 classique relié à un port USB. Le circuit VRG1 comprend un transistor MOS Pli à canal P, comprenant une borne de source recevant la tension Vi à réguler, fournie en entrée In du circuit VRG1, une borne de grille connectée à la sortie d'un amplificateur d'erreur CP11 et une borne de drain fournissant une tension régulée Vo sur une sortie Out du circuit VRG1. L'amplificateur d'erreur CP11 reçoit une tension de référence Vrf sur une entrée directe et sur une entrée inverseuse, une tension de retour Vfb égale à une fraction de la tension de sortie Vo. La tension Vfb est produite à l'aide d'un pont diviseur comprenant des résistances R11, R12 montées en série, la résistance R11 étant connectée entre la résistance R11 et la sortie Out, la tension R12 étant connectée à la masse, et la tension Vfb étant fournie par le noeud de jonction entre les résistances R11, R12. Généralement, la tension de sortie est filtrée par un condensateur de filtrage Cl 1 connecté à la masse. Le transistor Pll est configuré pour supporter de hautes tensions en entrée et fournir un courant qui peut être élevé à la charge alimentée par la tension de sortie Vo. En fonctionnement, le transistor P11 est commandé pour augmenter ou diminuer le courant le traversant en fonction de la différence Vrf - Vfb entre les tensions Vrf et Vfb en entrée de l'amplificateur CP11. L'ensemble de l'amplificateur CP11, du transistor Pll et de la résistance R11 forme ainsi une boucle de régulation de tension. Le circuit VRG1 n'est pas prévu pour fonctionner en mode faible consommation ou faible puissance, c'est-à-dire avec une faible tension d'entrée (par exemple inférieure ou égale à 5 V) tout en consommant peu de courant (par exemple inférieur à 100 pA). Par ailleurs, les circuits alimentés par un tel circuit de puissance doivent comporter un circuit supplémentaire à base de commutateurs pour s'adapter aux différentes configurations d'alimentation, à forte et faible puissance. En outre, le transistor P11, de type drift ou à canal étendu, introduit dans le circuit du côté de sa grille, de fortes capacités parasites imposant une basse impédance sur la sortie Out du circuit de régulation VRG1, ce qui influence d'une manière importante la consommation en courant du dispositif intégrant le circuit VRG1. Pour résoudre ce problème, on a proposé de réduire des courants de polarisation dans le circuit de régulation en y introduisant plusieurs composants dont les caractéristiques sont ajustables. La présence de ces composants ajustables dans le circuit de régulation rend celui-ci complexe à contrôler. On a également proposé d'introduire dans le circuit de régulation VRG1 une seconde boucle de régulation en parallèle de la boucle de régulation formée par l'amplificateur CP11, le transistor P11 et la résistance R11. Cette solution nécessite un second transistor haute tension, et donc présentant une taille importante, comparable à celle du transistor P11 pour pouvoir supporter des tensions d'entrée élevées. Cette solution nécessite également des circuits de commutation pour désactiver l'une ou l'autre boucle selon le mode de fonctionnement du circuit de régulation, ainsi qu'un circuit de commande relativement complexe de ces circuits de commutation, pour éviter la formation de surtensions lors des commutations entre les modes de fonctionnement à faible et forte puissance. Il donc souhaitable de prévoir un circuit de régulation de tension qui soit capable de fonctionner à forte et faible puissance sans consommation excessive en particulier à faible puissance. Il peut être également souhaitable de proposer un circuit de régulation de tension présentant une protection contre les courts-circuits. Des modes de réalisation concernent un circuit de régulation de tension comprenant : un premier transistor connecté entre une entrée d'une tension d'entrée à réguler et une sortie de tension régulée, et une première boucle de régulation fournissant au premier transistor une première tension de commande dépendant d'un écart entre une tension de référence et une première tension de contre réaction dérivée de la tension régulée. Selon un mode de réalisation, le circuit de régulation comprend : un second transistor connecté en série entre le premier transistor et la sortie du circuit de régulation, une seconde boucle de régulation fournissant au second transistor une seconde tension de commande dépendant d'un écart entre la tension de référence et une seconde tension de contre réaction dérivée de la tension régulée et différente de la première tension de contre réaction, la seconde boucle de régulation étant active dans des modes de régulation à faible et forte puissance, et un circuit de commutation pour forcer le premier transistor dans un état passant dans le mode de régulation à faible puissance. Selon un mode de réalisation, le second transistor est dimensionné pour supporter de plus faibles tensions que le premier transistor. Selon un mode de réalisation, la seconde tension de contre réaction est inférieure à la première tension de contre réaction. Selon un mode de réalisation, le circuit de régulation comprend un troisième transistor connecté en série avec le second transistor entre le second transistor et la sortie du circuit de régulation, le troisième transistor étant commandé par la seconde tension de commande. Selon un mode de réalisation, le circuit de régulation comprend un circuit de retour comprenant une première résistance connectée à la sortie du circuit de régulation, et une seconde résistance connectée entre la première résistance et une troisième résistance connectée la masse, un noeud de jonction entre la première et la seconde résistance fournissant la première tension de contre réaction et un noeud de jonction entre la seconde et la troisième résistance fournissant la seconde tension de contre réaction. Selon un mode de réalisation, le second transistor est configuré pour 5 fonctionner en mode linéaire dans le mode de régulation à forte puissance. Selon un mode de réalisation, chacune des première et seconde boucle de régulation comprend un amplificateur d'erreur fournissant la tension de commande au transistor commandé par la boucle, et recevant en entrée la tension de référence et l'une des tensions de contre réaction. 10 Selon un mode de réalisation, l'amplificateur d'erreur de la seconde boucle de régulation présente un gain supérieur ou égal à une centaine. Selon un mode de réalisation, l'amplificateur d'erreur de la première boucle de régulation comprend le circuit de commutation. Des modes de réalisation concernent également un procédé de 15 régulation de tension, comprenant des étapes consistant à commander un premier transistor recevant une tension à réguler et fournissant une tension régulée, en fonction d'un écart entre une tension de référence et une première tension de contre réaction dérivée de la tension régulée. Selon un mode de réalisation, le procédé comprend des étapes consistant à 20 commander un second transistor monté en série avec le premier transistor, en fonction d'un écart entre la tension de référence et une seconde tension de contre réaction dérivée de la tension régulée et différente de la première tension de contre réaction, durant des modes de régulation à faible et forte puissance, la commande du premier transistor étant effectuée seulement 25 durant le mode de régulation à forte puissance, et forcer le premier transistor dans un état passant durant le mode de régulation à faible puissance. Selon un mode de réalisation, le procédé comprend des étapes de dérivation des première et seconde tensions de contre réaction dans le mode de régulation à forte puissance, en fonction de la tension de sortie, de 30 manière à ce que la première tension de contre réaction soit comprise entre la tension de sortie et la seconde tension de contre réaction et que la seconde tension de contre réaction soit strictement positive. Selon un mode de réalisation, le second transistor est commandé dans un mode linéaire dans le premier mode de régulation de tension. Selon un mode de réalisation, la commande du second transistor en fonction d'un écart entre la tension de référence et la seconde tension de contre réaction est appliquée en parallèle à un troisième transistor monté en série entre le second transistor et une sortie de la tension régulée. Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 décrite précédemment, représente un circuit classique de régulation de tension, la figure 2 représente un circuit de régulation de tension, selon un mode de réalisation, la figure 3 représente un exemple d'un circuit de retour du circuit de régulation de tension de la figure 2, les figures 4 et 5 représentent des amplificateurs d'erreur du circuit de régulation de tension, selon des modes de réalisation, la figure 6 représente un circuit de régulation de tension selon un autre mode de réalisation. La figure 2 représente un circuit de régulation de tension VREG, selon un mode de réalisation. Le circuit VREG comprend un transistor HPM à canal P, comprenant une borne de source recevant la tension à réguler Vin fournie en entrée In du circuit VREG, une borne de grille connectée à la sortie d'un amplificateur d'erreur CPH et une borne de drain fournissant une tension Vlp. L'amplificateur d'erreur CPH reçoit une tension de référence Vrf sur une entrée directe et sur une entrée inverseuse, une tension de contre réaction Vfh dérivée de la tension de sortie Vout et égale à une fraction de cette dernière. L'amplificateur d'erreur CPH fournit une tension de commande Vgh à la grille du transistor HPM. La tension de contre réaction Vfh est produite par un circuit de retour FBCT connecté à la sortie Out du circuit VREG. Comme précédemment, la tension de sortie Vout est filtrée par un condensateur de filtrage Cl connecté à la masse. Le transistor HPM peut être de type drift ou à canal étendu pour supporter des tensions relativement élevées. Ainsi, le circuit de régulation VREG comprend une première boucle de régulation de la tension d'entrée Vin comprenant l'amplificateur CPH, le transistor HPM et le circuit de retour FBCT. Selon un mode de réalisation, le circuit VREG comporte une seconde boucle de régulation de la tension d'entrée Vin, comprenant un amplificateur d'erreur CPL, un transistor MOS LPM à canal P, monté en série avec le transistor HPM, et le circuit de retour FBCT. Le transistor LPM relie la borne de drain du transistor HPM à la sortie Out du circuit VREG. La borne de grille du transistor LPM est connectée à la sortie de l'amplificateur d'erreur CPL recevant la tension de référence Vrf sur une entrée directe, et une tension de contre réaction Vfl sur une entrée inverseuse. L'amplificateur d'erreur CPL fournit une tension de commande Vgl à la grille du transistor LPM. La tension de contre réaction Vfl est fournie par le circuit de retour FBCT. Selon un mode de réalisation, le circuit de retour FBCT est configuré pour que la tension de contre réaction Vfh soit supérieure à la tension de contre réaction Vfb produite dans le circuit VRG1 (ne comportant qu'une seule boucle de régulation), et pour que la tension Vfl soit inférieure à la tension Vfb. Autrement dit, les tensions Vfh et Vfl sont telles que Vout > Vfh > Vfb > Vfl > 0. Le circuit de régulation de tension VREG est configuré pour fonctionner soit dans un mode de régulation à forte puissance, soit dans un mode de régulation à faible puissance. Dans le mode de régulation à faible puissance, l'amplificateur CPH est désactivé, seul l'amplificateur CPL étant actif. Dans le mode de régulation à forte puissance, les deux amplificateurs CPH, CPL peuvent être actifs. Selon un mode de réalisation, la grille du transistor HPM est mise à la masse dans le mode de régulation à faible puissance de manière à être passant. Le mode de régulation à faible puissance est activé lorsque la tension d'entrée Vin est relativement faible, par exemple inférieure ou égale à 5V. La mise à la masse de la grille du transistor HPM est par exemple effectuée par l'amplificateur d'erreur CPH. Dans le mode de régulation à forte puissance, les deux boucles de régulation sont donc actives. Le transistor LPM n'a donc pas à supporter des 30 tensions aussi élevées que le transistor HPM. Le transistor LPM peut donc être un simple transistor standard. La tension source-grille Vsgh du transistor HPM peut être évaluée par l'équation suivante : Vsgh = Ahp (Vrf - Vfh) + Vh0 (1) Ahp étant le gain de l'amplificateur CPH, et Vh0 étant la tension nominale entre la source et la grille du transistor HPM. La tension source-grille Vsgl du transistor LPM peut être évaluée par l'équation suivante : Vsgl = Alp (Vrf - Vfl) + VIO (2) Alp étant le gain de l'amplificateur CPL, et VIO étant la tension nominale entre la source et la grille du transistor LPM. La figure 3 représente un exemple de circuit de retour FBCT. Sur la figure 3, le circuit FBCT comprend des résistances R1, R2, R3 montées en série entre la sortie Out et la masse. Ainsi, la résistance R1 est connectée entre la sortie Out et la résistance R2, et la résistance R3 est connectée entre la résistance R2 et la masse. Le noeud de jonction entre les résistances R1 et R2 fournit la tension de contre réaction Vfh, et le noeud de jonction entre les résistances R2 et R3 fournit la tension de contre réaction Vfl. Les tensions Vfh et Vfl peuvent être définies par les équations suivantes : Vfh = (R2 + R3)/(R1 + R2 + R3) * Vout (3) Vfl = R3/(R1 + R2 + R3) *Vout (4) En posant AO = (R2/2 + R3)/(R1 + R2 + R3) et DA = (R2/2)/(R1 + R2 + R3), on obtient : Vfh = (AO + DA) *Vout (5) Vfl = (AO - DA) *Vout (6) Ainsi, le circuit de retour permet de générer des tensions de décalées de DA *Vout par rapport à une tension nominale AO *Vout. Il est à noter que les écarts entre la tension nominale et les tensions Vfh et Vfl ne sont pas 25 nécessairement égaux. Bien entendu, le circuit de retour FBCT peut être réalisé par d'autres montages simples à base de résistances et éventuellement de sources de courant, qui peuvent être ajustables. La figure 4 représente un exemple de réalisation de l'amplificateur 30 d'erreur CPH. Sur la figure 4, l'amplificateur CPH comprend un amplificateur différentiel alimenté par une source de courant CS1, un miroir de courant, un étage d'amplification et un étage tampon de type suiveur, et un circuit de commutation. L'amplificateur différentiel comprend deux transistors MOS P1, P2, à canal P. Le miroir de courant comprend deux transistors MOS Ni, N2, 35 à canal N. L'étage d'amplification comprend un transistor MOS N3 à canal N et une impédance Z5. L'étage tampon comprend un transistor MOS P3 à canal P et une impédance Z6. Le circuit de commutation comprend deux interrupteurs 11, 12. La source de courant CS1 comprend une borne recevant la tension Vin et une autre borne connectée à des bornes de source des transistors P1 et P2. Le transistor P1 comprend une borne de grille recevant la tension Vrf, et une borne de drain connectée aux grilles des transistors Ni, N2 et au drain du transistor Ni. Le transistor P2 comprend une borne de grille recevant la tension Vfh et une borne de drain connectée à une borne de drain du transistor N2 et à une borne de grille du transistor N3. L'impédance Z5 comprend une borne recevant la tension Vin et une autre borne connectée à une borne de drain du transistor N3 et à une borne de grille du transistor P3. L'impédance Z6 comprend une borne recevant la tension Vin et une autre borne connectée à une borne de source du transistor P3. Les bornes de source des transistors Ni, N2 et N3, et la borne de drain du transistor P3 sont connectées à la masse. Ainsi, l'étage différentiel comprend des entrées différentielles recevant les tensions Vrf et Vfh, et une sortie unique par le drain du transistor P2. Les premier et second étages d'amplification sont configurés pour atteindre en sortie de l'amplificateur CPH une tension de commande (Vgh) suffisante pour commander le transistor HPM. Les impédances Z5 et Z6 peuvent être formées d'une ou plusieurs résistances, et/ou d'un ou plusieurs condensateurs, et/ou d'une ou plusieurs sources de courant. L'interrupteur 11 est connecté entre la borne de source du transistor P3 et une sortie du circuit CPH fournissant la tension de commande Vgh du transistor HPM. L'interrupteur 12 est connecté entre la sortie du circuit CPH et la masse. Ainsi, lorsque l'interrupteur 12 est fermé, la tension de sortie Vgh du circuit CPH est à la masse. L'interrupteur 11 est ouvert lorsque l'interrupteur 12 est fermé et fermé lorsque l'interrupteur 12 est ouvert. Ainsi, l'amplificateur CPH est désactivé lorsque l'interrupteur 11 et ouvert et l'interrupteur 12 fermé, et activé dans la configuration inverse des interrupteurs 11, 12. Lorsque l'amplificateur CPH est désactivé, la borne de grille du transistor HPM est mise à la masse par l'interrupteur 12, rendant passant le transistor HPM. Lorsque le mode de régulation à faible puissance est activé, la source de courant CS1 peut être désactivée pour éviter de consommer inutilement du courant. Ainsi, un même signal EN peut être utilisé pour commander l'activation de la source de courant, la fermeture de l'interrupteur 11 et l'ouverture de l'interrupteur 12. Il est à noter qu'au lieu de mettre à la masse la borne de grille du transistor HPM, celle-ci peut être mise à une tension positive suffisamment faible pour que le transistor HPM soit passant. La figure 5 représente un exemple de réalisation de l'amplificateur d'erreur CPL. Sur la figure 5, l'amplificateur CPL présente une structure analogue à l'amplificateur CPH, à la différence qu'il ne comporte pas d'interrupteurs et un seul étage d'amplification au lieu de deux. Ainsi, l'amplificateur CPL comprend une source de courant C52, deux transistors MOS P5, P6, à canal P, formant un étage différentiel, deux transistors MOS N5, N5, à canal N, formant un miroir de courant, et un transistor MOS N7, à canal N et une impédance Z7, formant l'étage d'amplification. La source de courant C52 comprend une borne recevant la tension Vin et une autre borne connectée à des bornes de source des transistors P5 et P6. Le transistor P5 comprend une borne de grille recevant la tension Vrf, et une borne de drain connectée aux grilles des transistors N5, N6 et au drain du transistor N5. Le transistor P6 comprend une borne de grille recevant la tension Vfl et une borne de drain connectée à une borne de drain du transistor N6 et à une borne de grille du transistor N7. L'impédance Z7 comprend une borne recevant la tension Vlp prélevée au drain du transistor HPM et à la source du transistor LPM, et une autre borne connectée à une borne de drain du transistor N7 formant la sortie de l'amplificateur CPL fournissant la tension de commande Vgl à la grille du transistor LPM. L'étage différentiel comprend des entrées différentielles recevant les tensions Vrf et Vfl, et une sortie unique par le drain du transistor P6. Le transistor N7 et l'impédance Z7 formant l'étage d'amplification sont choisis pour atteindre en sortie de l'amplificateur CPL une tension de commande (Vgl) suffisante pour commander le transistor LPM. L'impédance Z7 peut être formée d'une ou plusieurs résistances, et/ou d'un ou plusieurs condensateurs, et/ou d'une ou plusieurs sources de courant. Le mode de régulation à forte puissance est activé par exemple dans une application de chargeur USB connecté à une source de tension alternative. Le mode de régulation à forte puissance peut donc être actif lors de la charge d'une batterie. La tension Vin peut être fournie au circuit de régulation VREG par la ligne VBUS d'un câble USB. Dans cet état, l'amplificateur CPH est actif (l'interrupteur 11 est fermé et l'interrupteur 12 est ouvert). En raison de la présence des deux boucles de régulation, deux solutions sont possibles pour déterminer la tension de sortie Vout dans un état stabilisé : Vout = 1/(A0 + DA) *Vrf (7) Vout = 1/(A0 - DA) *Vrf (8) Il peut être déduit des équations (2), (6) et (7) que : Vsgl = Alp (2DA/(A0 + DA)) Vrf + VIO (9) De même, il peut être déduit des équations (1), (5) et 8) que: Vsgh = Ahp (-2DA/(A0 - DA)) Vrf + Vh0 (10) La solution correspondant à l'équation (10) fournit un résultat négatif. Cette solution n'est donc pas adaptée à la commande du transistor HPM. Par conséquent, seule la solution correspondant à l'équation (9) fournit un résultat définissant un état d'équilibre lorsque la tension Vsgl est grande devant la tension de seuil des transistors HPM, LPM, et lorsque le gain d'amplification Alp est choisi de manière à être très supérieur à 1, par exemple de l'ordre de plusieurs centaines à un millier. Dans ces conditions, le seul point d'équilibre est atteint lorsque la tension Vout présente la valeur donnée par l'équation (7). Le transistor LPM fonctionne en mode linéaire, sa tension de drain étant proportionnelle au courant sur la sortie Out du circuit VREG. Le mode de régulation à faible puissance est activé par exemple dans une application de chargeur USB en mode veille, lorsque la charge de la batterie est terminée. Dans cet état, l'amplificateur CPH est désactivé, l'interrupteur 11 étant ouvert et l'interrupteur 12 fermé. Il en résulte que dans un état stabilisé, la tension de contre réaction Vfl est égale à la tension de référence Vrf et la tension de sortie Vout présente la valeur donnée par l'équation (8). La présence du transistor LPM en sortie du circuit de régulation, bien plus petit que le transistor HPM, permet d'obtenir une résistance d'accès au drain bien plus faible que celle du transistor HPM et une capacité entre la grille et le drain également bien plus faible. Il en résulte une plus faible consommation en courant et une meilleure régulation en mode de régulation à faible puissance. Par ailleurs, comme la boucle de régulation à faible puissance est toujours active, les transitions entre les modes à faible et forte puissance sont progressives, ce qui permet d'éviter d'introduire des phases de chevauchement ou des délais entre la désactivation du mode à faible puissance et l'activation du mode de régulation à forte puissance, pour éviter l'apparition de surtensions. La figure 6 représente un circuit de régulation de tension VRG2, selon un autre mode de réalisation. Le circuit VRG2 diffère du circuit VREG, en ce que le transistor LPM est remplacé par deux transistors LPM1, LPM2 connectés en série en miroir, les bornes de drain des deux transistors étant connectées l'une à l'autre (avec diodes de substrat montées tête bêche). Les transistors LPM1, LPM2 comprennent chacun une borne de grille connectée en sortie de l'amplificateur CPL. La tension Vlp en entrée de l'amplificateur CPL est prise aux bornes de drain des transistors LPM1, LPM2. La tension Vlp peut également être utilisée pour polariser le substrat semi-conducteur dans lequel sont formés les transistors LPM1 et LMP2. Les transistors LPM1, LPM2 peuvent être de simples transistors standards. De cette manière, le circuit VRG2 est en mesure à la fois de fonctionner efficacement dans les modes de régulation à forte et faible puissance, et d'assurer une protection efficace contre les courts-circuits entre la tension Vin. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, l'invention ne s'applique pas uniquement aux ports USB, mais peut s'appliquer à toute tension d'alimentation susceptible de présenter des variations de relativement grande amplitude. L'invention n'est pas limitée au circuit de retour FBCT présenté en figure 3, et d'autres circuits de retour peuvent être aisément imaginés de manière à dériver de la tension de sortie Vout les différentes tensions Vfh et Vfl, étant entendu que si la tension Vout diminue, les tensions Vfh et Vfl diminuent également, et inversement, si la tension Vout augmente, les tensions Vfh et Vfl augmentent également. L'invention n'est pas non plus limitée à l'usage d'un amplificateur d'erreur dans les boucles de régulation. En effet, un tel amplificateur peut être remplacé par d'autres dispositifs assurant une fonction de comparaison des signaux Vrf et Vfh ou Vfl et de mise en forme du signal de sortie de la fonction de comparaison pour commander les transistors HPM et LPM. Par ailleurs, même si cela n'est pas souhaitable, le transistor LPM peut présenter des caractéristiques comparables à celles du transistor HPM.5 REVENDICATIONS1. Circuit de régulation de tension comprenant : un premier transistor (HPM) connecté entre une entrée (In) d'une tension d'entrée (Vin) à réguler et une sortie (Out) de tension régulée (Vout), et une première boucle de régulation fournissant au premier transistor une première tension de commande (Vgh) dépendant d'un écart entre une tension de référence (Vrf) et une première tension de contre réaction (Vfh) dérivée de la tension régulée, caractérisé en ce qu'il comprend : un second transistor (LPM) connecté en série entre le premier transistor (HPM) et la sortie (Out) du circuit de régulation, une seconde boucle de régulation fournissant au second transistor une seconde tension de commande (Vgl) dépendant d'un écart entre la tension de référence (Vrf) et une seconde tension de contre réaction (Vfl) dérivée de la tension régulée (Vout) et différente de la première tension de contre réaction (Vfh), la seconde boucle de régulation étant active dans des modes de régulation à faible et forte puissance, et un circuit de commutation (11, 12) pour forcer le premier transistor (HPM) dans un état passant dans le mode de régulation à faible puissance. 2. Circuit selon la revendication 1, dans lequel le second transistor (LPM) est dimensionné pour supporter de plus faibles tensions que le premier transistor (HPM). 3. Circuit selon la revendication 1 ou 2, dans lequel la seconde tension de contre réaction (Vfl) est inférieure à la première tension de contre réaction (Vfh). 4. Circuit selon l'une des revendications 1 à 3, comprenant un troisième transistor (LPM2) connecté en série avec le second transistor (LPM1) entre le second transistor et la sortie (Out) du circuit de régulation, le troisième transistor étant commandé par la seconde tension de commande (Vgl). 5. Circuit selon l'une des revendications 1 à 4, comportant un circuit de retour (FBCT) comprenant une première résistance (R1) connectée à la sortie (Vout) du circuit de régulation, et une seconde résistance (R2) connectée entre la première résistance et une troisième résistance (R3) connectée la masse, un noeud de jonction entre la première et la seconde résistance fournissant la première tension de contre réaction (Vfh) et un noeud de jonction entre la seconde et la troisième résistance fournissant la seconde tension de contre réaction (Vfl). 6. Circuit selon l'une des revendications 1 à 5, dans lequel le second transistor (LPM) est configuré pour fonctionner en mode linéaire dans le mode de régulation à forte puissance. 7. Circuit selon l'une des revendications 1 à 6, dans lequel chacune des première et seconde boucle de régulation comprend un amplificateur d'erreur (CPH, CPL) fournissant la tension de commande (Vgh, Vgl) au transistor (HPM, LPM) commandé par la boucle, et recevant en entrée la tension de référence (Vrf) et l'une des tensions de contre réaction (Vfh). 8. Circuit selon la revendication 7, dans lequel l'amplificateur d'erreur (CPL) de la seconde boucle de régulation présente un gain supérieur ou égal à une centaine. 9. Circuit selon l'une des revendications 7 et 8, dans lequel l'amplificateur d'erreur (CPH) de la première boucle de régulation comprend le circuit de commutation (11, 12). 10. Procédé de régulation de tension, comprenant des étapes consistant à commander un premier transistor (HPM) recevant une tension à réguler (Vin) et fournissant une tension régulée (Vlp, Vout), en fonction d'un écart entre une tension de référence (Vrf) et une première tension de contre réaction (Vfh) dérivée de la tension régulée, caractérisé en ce qu'il comprend des étapes consistant à:commander un second transistor (LPM) monté en série avec le premier transistor (HPM), en fonction d'un écart entre la tension de référence (Vrf) et une seconde tension de contre réaction (Vfl) dérivée de la tension régulée (Vout) et différente de la première tension de contre réaction (Vfh), durant des modes de régulation à faible et forte puissance, la commande du premier transistor étant effectuée seulement durant le mode de régulation à forte puissance, et forcer le premier transistor (HPM) dans un état passant durant le mode de régulation à faible puissance. 11. Procédé selon la revendication 10, comprenant des étapes de dérivation des première et seconde tensions de contre réaction (Vfh, Vfl) dans le mode de régulation à forte puissance, en fonction de la tension de sortie (Vout), de manière à ce que la première tension de contre réaction (Vfh) soit comprise entre la tension de sortie et la seconde tension de contre réaction (Vfl) et que la seconde tension de contre réaction soit strictement positive. 12. Procédé selon la revendication 10 ou 11, dans lequel le second 20 transistor (LPM) est commandé dans un mode linéaire dans le premier mode de régulation de tension. 13. Procédé selon l'une des revendications 10 à 12, dans lequel la commande du second transistor (LPM1) en fonction d'un écart entre la 25 tension de référence (Vrf) et la seconde tension de contre réaction (Vfl) est appliquée en parallèle à un troisième transistor (LPM2) monté en série entre le second transistor (HPM) et une sortie (Out) de la tension régulée (Vout).