Brevet FR3036002A1 — publié le 20161111

DOMAINE TECHNIQUE DE L'INVENTION La présente invention concerne en général la réalisation de transistors pour circuits intégrés et décrit plus particulièrement un transistor comprenant une structure matérielle permettant une amélioration de performance dynamique des technologies CMOS par l'intégration d'un nouveau type d'espaceurs. ÉTAT DE LA TECHNIQUE Les performances des dispositifs microélectroniques CMOS (acronyme de l'anglais « Complementary Metal Oxide Semiconductor ») sont étroitement liées à l'architecture de ces dispositifs. Un exemple de technique de réalisation des zones de source et de drain de transistors couramment utilisée est donné par la publication WO-A1- 0229881. Ce document montre aussi un cas de fabrication d'espaceurs de grille. On retrouve dans ce type de transistor les zones de source et de drain. La grille est classiquement constituée d'un empilement de couches. La formation des zones de source et drain se fait typiquement par implantation ionique de dopants dans les zones en question, et la grille servant de masque empêche ainsi le dopage de la zone du transistor dans laquelle, en fonction des tensions appliquées sur la grille, va pouvoir se développer le canal de conduction entre source et drain. La technique de fabrication a été constamment perfectionnée dans le but d'améliorer les performances électriques des transistors tout en permettant d'accommoder les réductions de taille successives des transistors nécessitées par une intégration toujours croissante d'un plus grand nombre de composants dans un circuit intégré. Une technique utilisée actuellement consiste à fabriquer les circuits intégrés en partant de substrats élaborés de type silicium sur isolant, désignés par leur acronyme SOI, de l'anglais « silicon on insulator ». Le substrat élaboré SOI est caractérisé par la présence d'une fine couche superficielle de silicium monocristallin, de Germanium ou de Silicium-Germanium reposant sur une couche continue isolante d'oxyde en particulier de silicium, dit oxyde enterré ou 3036002 2 encore BOX acronyme de l'anglais « buried oxide layer ». La couche repose sur une couche qui constitue le corps du substrat SOI, souvent qualifié du vocable anglais de « bulk » pour indiquer que le substrat de départ est très généralement fait de silicium massif. Cette structure offre de nombreux 5 avantages pour la réalisation des transistors MOSFET. Notamment, elle permet une réduction drastique des capacités parasites en raison de la présence de la couche continue isolante. Les couches qui constituent l'oxyde de grille comprenant le plus souvent dans les réalisations récentes une couche d'un matériau à haute permittivité relative dit « high-k ». 10 Un perfectionnement de la technique de base d'auto-alignement qui a été universellement adopté consiste en la formation d'espaceurs sur les flancs de la grille. Les espaceurs, typiquement faits de nitrure de silicium (SiN), vont permettre en particulier la mise en oeuvre d'une technique dite de « Source et Drain surélevés ». Au cours de l'épitaxie sélective des zones source/drain, on 15 va faire croître localement la couche surfacique initiale de silicium monocristallin. Il faut alors protéger les zones de grilles pour empêcher la croissance de se faire également à partir du silicium polycristallin de la grille. C'est, entre autres, le rôle des espaceurs que d'assurer cette fonction. Ils assurent également un rôle de préservation de la grille lors de la siliciuration 20 des contacts qui est ensuite effectuée dans le même but afin de diminuer la résistance série d'accès aux électrodes du transistor. La formation des espaceurs est devenue une étape cruciale de formation des transistors qui atteignent désormais des dimensions qui se mesurent couramment en nanomètres (nm = 10-9 mètres) et qui sont globalement de 25 tailles décananométriques. Dans le développement des technologies CMOS avancées, l'intégration d'espaceurs dans un matériau à faible permittivité est recherchée afin de réduire les capacités parasites grille-source et grille-drain. Il est également connu que réduire la permittivité des espaceurs se paie par une perte de 30 courant due à la dégradation de résistance d'accès. Enfin, il est admis dans la communauté scientifique que, au final, pour la performance dynamique, la perte de courant est compensée par la réduction de capacité parasite. 3036002 3 La présente invention propose une solution permettant d'améliorer de manière significative les performances dynamiques des transistors basés sur la technologie CMOS. 5 RÉSUMÉ DE L'INVENTION Selon un premier aspect, la présente invention concerne un transistor comprenant une source, un drain, une grille comprenant un premier flanc et un deuxième flanc, un canal et au moins un premier espaceur et au moins un deuxième espaceur, le au moins un premier espaceur présentant une première 10 permittivité diélectrique et étant situé au moins en partie entre ladite source et ladite grille, c'est-à-dire au niveau du premier flanc de la grille, et le au moins un deuxième espaceur présentant une deuxième permittivité diélectrique et étant situé au moins en partie entre ledit drain et ladite grille, c'est-à-dire au niveau du deuxième flanc de la grille, caractérisé en ce que la première permittivité 15 diélectrique est différente de la deuxième permittivité diélectrique. L'utilisation de deux espaceurs présentant des permittivités diélectriques différentes permet de disposer d'un degré de liberté supplémentaire dans la conception et la réalisation de transistors. De plus le choix judicieux de ces permittivités diélectriques permet d'améliorer les performances du transistor et 20 principalement ses performances dynamiques. L'invention combat un préjugé constant selon lequel les côtés source et drain sont indifférenciés dans la structure classique d'un transistor ce qui conduit à prévoir des espaceurs identiques, au contraire de l'invention. En outre, le mode de fabrication habituel des espaceurs s'opère à partir de couches de matériaux formées aussi bien 25 pour l'espaceur de source que pour celui du drain, le mode de fabrication des espaceurs étant donc lui aussi indifférencié. Selon un autre aspect, la présente invention concerne un dispositif microélectronique comprenant au moins un transistor selon la présente invention. 30 La présente invention est avantageusement compatible avec des dispositifs comprenant des transistors de structures nMOS et pM0S, et dans lesquelles une électrode est commune à ces deux types de transistors. Cela permet alors de réaliser de manière simple et rapide ce type de structure tout 3036002 4 en bénéficiant des avantages que procure le fait de posséder des permittivités diélectriques différentes pour les deux espaceurs d'un même transistor. Un autre aspect de l'invention est relatif à un procédé de fabrication d'au 5 moins un transistor comprenant une source, un drain, une grille, un canal et un premier espaceur et un deuxième espaceur, le premier espaceur présentant une première permittivité diélectrique et étant situé au moins en partie entre ladite source et ladite grille, c'est-à-dire au niveau du premier flanc de la grille, et le deuxième espaceur présentant une deuxième permittivité diélectrique et 10 étant situé au moins en partie entre ledit drain et ladite grille, c'est-à-dire au niveau du deuxième flanc de la grille, le procédé comportant une formation du premier espaceur et du deuxième espaceur. Avantageusement, on forme le premier espaceur de sorte qu'il présente une première permittivité diélectrique, on forme le deuxième espaceur de sorte qu'il présente une deuxième 15 permittivité diélectrique, la première permittivité diélectrique étant différente de la deuxième permittivité diélectrique. BRÈVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l'invention 20 ressortiront mieux de la description détaillée d'un mode de réalisation de cette dernière qui est illustré par les dessins d'accompagnement suivants dans lesquels : - Les figures 1 à 10 représentent un premier mode de réalisation de la présente invention. 25 - Les figures 11 à 18 représentent un second mode de réalisation de la présente invention. - Les figures 19 à 21 représentent un troisième mode de réalisation de la présente invention. - Les figures 22 à 35 représentent des données expérimentales obtenues 30 sur des transistors selon la présente invention. - Les figures 36 à 49 représentent un quatrième mode de réalisation de la présente invention. 3036002 5 Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l'invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l'invention et ne sont pas nécessairement à l'échelle des applications pratiques. 5 DESCRIPTION DÉTAILLÉE DE L'INVENTION Avant d'entrer dans le détail de modes de réalisation préférés, notamment en référence aux figures, on énonce ci-après différentes options que peut préférentiellement mais non limitativement présenter l'invention, ces options 10 pouvant être mises en oeuvre, soit séparément, soit suivant toute combinaison entre elles : Avantageusement, la première permittivité diélectrique est supérieure à la deuxième permittivité diélectrique. 15 Ceci permet de diminuer le délai de réponse du transistor, ainsi que la capacité parasite grille-drain. De plus dans cette configuration, le courant effectif n'est que peu dégradé. 20 - Avantageusement, la première permittivité diélectrique est inférieure à la deuxième permittivité diélectrique. Ceci permet d'influer directement sur le courant effectif. - Avantageusement, la première permittivité diélectrique est inférieure à 7.co. 25 - Avantageusement, la première permittivité diélectrique est comprise entre 10.co et 5.co, avantageusement entre 7.c0 et 5.co et de préférence égale à 5.E0. - Avantageusement, la deuxième permittivité diélectrique est inférieure à 7.co. 30 - Avantageusement, la deuxième permittivité diélectrique est comprise entre 7.c0 et 1.co, avantageusement entre 5.co et 1.co et de préférence égale à 1.co. 3036002 6 - Avantageusement, ledit transistor présente une zone de recouvrement respectivement de la source et du drain avec la grille et dans lequel la première permittivité diélectrique est inférieure à 7.c0 et dans lequel la deuxième 5 permittivité diélectrique est inférieure à 5.E0. Ceci permet de diminuer le délai de réponse du transistor, ainsi que la capacité parasite grille-drain. De plus dans cette configuration, le courant effectif n'est que peu dégradé. - Avantageusement, le premier espaceur comprend une première portion 10 constituée d'un premier matériau, le deuxième espaceur comprend une deuxième portion constituée d'un deuxième matériau, la permittivité diélectrique du premier matériau étant différente de la permittivité électrique du deuxième matériau. - Avantageusement, au moins l'un parmi le premier matériau et le 15 deuxième matériau comprend au moins un matériau parmi : air, vide, SiCON, SiOCH, SiCN, Si02, SiN. Ces matériaux présentent tous une permittivité diélectrique supérieure ou égale à la permittivité du vide. - Avantageusement, au moins l'un parmi le premier matériau et le 20 deuxième matériau comprend au moins un matériau métallique. Cela permet alors de disposer d'une permittivité inférieure à la permittivité du vide. - Avantageusement, l'au moins un premier matériau est de même nature que l'au moins un deuxième matériau. 25 L'utilisation d'un même matériau permet un procédé simple de fabrication de la présente invention en diminuant le nombre d'étapes nécessaires et en assurant un meilleur contrôle de la qualité des espaceurs. - Avantageusement, le premier matériau est de même nature que le deuxième matériau, et/ou un dopage dudit matériau en ions compris par le 30 premier matériau est différent du dopage en ions dudit deuxième matériau. 3036002 7 Un dopage en ions différent pour chacun des espaceurs permet l'utilisation d'un même matériau mais présente une permittivité diélectrique différente, offrant l'avantage d'un procédé de fabrication simplifié et une modification des permittivités diélectriques de chacun des espaceurs. 5 - Avantageusement, les ions servant au dopage du matériau compris par l'au moins un premier matériau et du matériau de l'au moins un deuxième matériau sont pris parmi : carbone, bore. - Avantageusement, les paramètres de dopage en ions du matériau compris par l'au moins un premier matériau sont : implantation d'ions carbone 10 de dose comprise entre 5.1010cm-2 et 5.1014cm-2, de préférence entre 5.1011cm- 2 et 5.1013cm-2 et avantageusement égale à 5.1012cm-2, d'énergie de 3 à 20keV (KiloElectronVolt). Cette énergie est ajustée en fonction de l'épaisseur du au moins un premier matériau. L'inclinaison de l'implantation, appelé tilt ou encore angle alpha dans la présente description, est configurée pour produire une 15 implantation dans une partie de la couche située au niveau de l'un parmi le premier flanc et le deuxième flanc, sans produire d'implantation dans une partie de la première couche située au niveau de l'autre parmi le premier flanc et le deuxième flanc est compris entre 10 et 45°. Cet angle alpha est ajusté en fonction des hauteurs de grilles, et, selon un mode de réalisation, des espaces 20 entre chaque grille afin de tirer profit de l'effet d'ombrage. Les paramètres de dopage en ions du matériau de l'au moins un deuxième matériau sont : implantation d'ions bore de dose comprise entre 5.1010cm-2 et 5.1014cm-2, de préférence entre 5.1011cm-2 et 5.1013cm-2 et avantageusement égale à 51012c 2, m-- d'énergie de 3 à 20keV. Cette énergie est ajustée en fonction de 25 l'épaisseur au moins un deuxième matériau, et l'angle alpha est compris entre 10 et 45°. Il est ajusté en fonction des hauteurs de grilles, et, selon un mode de réalisation, des espaces entre chaque grille afin de tirer profit de l'effet d'ombrage. De manière avantageuse, ces conditions d'implantation peuvent être rapidement optimisées sur la structure à implanter par simulation 30 numérique. - Avantageusement, les paramètres de dopage en ions du matériau compris par l'au moins un premier matériau sont: implantation d'ions carbone 3036002 8 de dose comprise entre entre 5.1010cm-2 et 5.1014cm-2, de préférence entre 5.1011cm-2 et 5.1013cm-2et avantageusement égale à 5.1012cm-2, d'énergie de 3 à 20keV (KiloElectronVolt). Cette énergie est ajustée en fonction de l'épaisseur du au moins un premier matériau. L'inclinaison de l'implantation, appelé tilt ou 5 encore angle alpha dans la présente description, est configurée pour produire une implantation dans une partie de la couche située au niveau de l'un parmi le premier flanc et le deuxième flanc, sans produire d'implantation dans une partie de la première couche située au niveau de l'autre parmi le premier flanc et le deuxième flanc est compris entre 10 et 45°. Cet angle alpha est ajusté en 10 fonction des hauteurs de grilles, et, selon un mode de réalisation, des espaces entre chaque grille afin de tirer profit de l'effet d'ombrage. De manière avantageuse, ces conditions d'implantation peuvent être rapidement optimisées sur la structure à implanter par simulation numérique. - Avantageusement, les paramètres de dopage en ions du matériau de 15 l'au moins un deuxième matériau sont : implantation d'ions bore de dose comprise entre 5.1010cm-2 et 5.1014cm-2, de préférence entre 5.1011cm-2 et 5.1013cm-2 et avantageusement égale à 5.1012cm-2, d'énergie de 3 à 20keV (KiloElectronVolt). Cette énergie est ajustée en fonction de l'épaisseur du au moins un deuxième matériau. L'inclinaison de l'implantation, appelé tilt ou 20 encore angle alpha dans la présente description, est configurée pour produire une implantation dans une partie de la couche située au niveau de l'un parmi le premier flanc et le deuxième flanc, sans produire d'implantation dans une partie de la première couche située au niveau de l'autre parmi le premier flanc et le deuxième flanc est compris entre 10 et 45°. Cet angle alpha est ajusté en 25 fonction des hauteurs de grilles, et, selon un mode de réalisation, des espaces entre chaque grille afin de tirer profit de l'effet d'ombrage. De manière avantageuse, ces conditions d'implantation peuvent être rapidement optimisées sur la structure à implanter par simulation numérique. - Avantageusement, la concentration en ions du premier matériau est 30 comprise entre 1015cm-3 et 1019cm-3, de préférence entre 1016cm-3 et 1018cm-3 et avantageusement égale à 1017cm-3 et dans lequel la concentration en ions du 3036002 9 deuxième matériau est comprise entre 1015cm-3 et 1019cm-3, de préférence entre 1016cm-3 et 1018cm-3 et avantageusement égale à 1017cm-3. - Avantageusement, l'au moins un premier matériau est de nature différente que l'au moins un deuxième matériau. 5 Ceci permet de disposer directement de deux espaceurs présentant des permittivités diélectriques différentes en jouant simplement sur les types de matériaux employés. - Avantageusement, le premier espaceur présente une première épaisseur selon une direction perpendiculaire à un axe de croissance de la 10 grille, le deuxième espaceur présente une deuxième épaisseur selon une direction perpendiculaire à un axe de croissance de la grille, la première épaisseur et la deuxième épaisseur étant différentes. L'utilisation d'épaisseurs différentes pour les deux espaceurs permet de modifier la résistance R' et de réduire les capacités parasites. 15 - Avantageusement, la première épaisseur est supérieure à la deuxième épaisseur. - Avantageusement, la première épaisseur de l'au moins un premier espaceur est inférieure à la deuxième épaisseur de l'au moins un deuxième espaceur. 20 - Avantageusement, la première épaisseur est inférieure à 1 micromètre. De manière avantageuse, la première épaisseur dépend du noeud technologique. - Avantageusement, la première épaisseur de l'au moins un premier espaceur est comprise entre 1 micromètre et lnm. 25 - Avantageusement, la deuxième épaisseur est inférieure à 1 micromètre. - Avantageusement, la deuxième épaisseur de l'au moins un deuxième espaceur est comprise entre 1 micromètre et lnm. - Avantageusement, il existe une zone de recouvrement d'extensions de 30 ladite source et dudit drain avec la grille. - Alternativement, il y a une absence d'une zone de recouvrement d'extensions de ladite source et dudit drain avec la grille. 3036002 10 - Avantageusement, la présente invention comprend au moins les étapes de fabrication suivantes : a) formation de la grille avec un premier flanc et un deuxième flanc ; 5 b) dépôt d'une première couche du premier matériau ; c) gravure de la première couche en supprimant le premier matériau au niveau du deuxième flanc de la grille ; d) dépôt d'une deuxième couche du deuxième matériau. - Avantageusement, la présente invention comprend une gravure de la 10 deuxième couche en supprimant le deuxième matériau au niveau du premier flanc de la grille, au-dessus du premier matériau. Cela permet d'économiser une étape de lithographie et simplifie ainsi le présent procédé. - Avantageusement, la présente invention comprend au moins les étapes 15 suivantes : a) formation de la grille avec un premier flanc et un deuxième flanc ; b) dépôt d'une première couche du premier matériau ; c) implantation directive d'ions dans ledit premier matériau selon un angle alpha configuré pour produire une implantation dans une 20 partie de la première couche située au niveau de l'un parmi le premier flanc et le deuxième flanc, sans produire d'implantation dans une partie de la première couche située au niveau de l'autre parmi le premier flanc et le deuxième flanc. Ceci permet de doper de manière différente un espaceur par rapport à l'autre 25 en utilisant un effet d'ombrage. - Avantageusement, l'angle alpha est compris entre 10 et 45°. De manière avantageuse, la valeur de l'angle alpha est ajustée en fonction du motif, c'est-à-dire de la hauteur de grille ainsi que de l'espace entre deux grilles dans le cas d'une pluralité de grilles. L'ange Alpha doit être de préférence 30 suffisamment important pour permettre d'implanter uniformément toute la couche diélectrique souhaitée, sans être trop important afin d'éviter que le 3036002 11 faisceau d'implantation soit bloquer par les grilles voisines et n'atteigne pas l'espaceur souhaité. - Avantageusement, la présente invention comprend l'enlèvement de la première couche et de la deuxième couche en dehors de la surface de la grille. 5 Il est précisé que dans le cadre de la présente invention, le terme «ce» a pour définition la permittivité diélectrique du vide. Plus généralement, la permittivité diélectrique d'un matériau est définie comme le rapport entre la norme du champ de déplacement électrique et celle 10 du champ électrique appliqué au matériau. Ainsi cette grandeur physique décrit la réponse d'un milieu donné à un champ électrique appliqué. Au niveau microscopique, la permittivité d'un matériau est liée à la polarisabilité électrique des molécules ou atomes constituant le matériau. Elle est généralement exprimée en F/m. 15 Le mot « diélectrique » correspond à un matériau dont la conductivité électrique est suffisamment faible dans l'application donnée pour servir d'isolant. Dans le cadre de la présente invention, des termes tels que « sur » ou « au-dessus » ne signifient pas obligatoirement « au contact de ». Ainsi, par 20 exemple, la présence d'une couche sur une autre couche ne signifie pas obligatoirement qu'elles sont en contact. Cela ne signifie pas non plus que l'élément situé au-dessus de l'autre le recouvre totalement. Le terme « épaisseur » s'entend, à moins qu'il en soit disposé autrement, d'une dimension suivant l'épaisseur du substrat, par exemple 25 perpendiculairement à un plan d'une surface du substrat. De même, le terme « largeur» s'entend, à moins qu'il en soit disposé autrement, d'une dimension perpendiculaire à l'épaisseur du substrat. Dans la description qui suit, les épaisseurs sont généralement mesurées selon des directions perpendiculaires au plan de la face inférieure de la couche 30 à graver ou d'un substrat sur lequel la couche inférieure est disposée. Ainsi, les épaisseurs sont généralement prises selon une direction verticale sur les figures représentées. En revanche, l'épaisseur d'une couche recouvrant un 3036002 12 flanc d'un motif est prise selon une direction perpendiculaire à ce flanc. Les flancs comprennent d'une manière générale des surfaces latérales de grille, c'est-à-dire joignant le pied de grille et son sommet. Les deux flancs sont situés sur des côtés opposés de la grille. Ils peuvent s'étendre perpendiculairement à 5 la surface du substrat et peuvent être plans. On entend par « conforme » une géométrie de couche qui présente, aux tolérances de fabrication près, une épaisseur identique malgré les changements de direction de couche, par exemple au niveau de flancs de motif de grille. Une couche peut d'ailleurs être faite en plusieurs sous-couches 10 déposées successivement. On entend par « nature » d'un matériau, sa composition chimique indépendamment de tout dopage. Ainsi deux espaceurs peuvent être de même nature mais présenter des dopages différents l'un de l'autre. On entend par dopage différent, une concentration de dopant différente 15 entre deux matériaux. Cette concentration peut être une concentration nulle en dopants. On entend par « portion » d'un espaceur, tout ou partie de l'espaceur, avantageusement obtenue par dépôt ou croissance et recouvrant une partie sous-jacente. Cette partie sous-jacente peut être une surface de la grille ou de 20 l'un parmi la source et le drain, cette partie pouvant être en relief, horizontale ou selon l'épaisseur du substrat, par exemple au niveau des flancs de grille. A titre préféré, l'invention s'adresse à des transistors CMOS, notamment du type MOSFET. On verra par la suite qu'ils peuvent être produits à partir de substrats du type SOI (pour Silicon on insulator ; silicium sur isolant) mais ce 25 n'est pas limitatif de l'invention, notamment quant à la structure et le matériau du substrat de départ. Ainsi la présente invention concerne notamment, et tel que visible dans les figures 10, 18 et 21 illustrant trois variantes de transistor obtenus par l'invention, un transistor comprenant au moins un premier espaceur 1010, 2010 30 et un deuxième espaceur 1020, 2020, le au moins un premier espaceur 1010, 2010 étant constitué d'au moins un premier matériau 1011 présentant une première permittivité diélectrique et étant côté source, et le au moins un deuxième espaceur 1020, 2020 étant constitué d'au moins un deuxième 3036002 13 matériau 1021 présentant une deuxième permittivité diélectrique et étant situé côté drain. La première permittivité diélectrique est différente de la deuxième permittivité diélectrique. Il s'entend que l'un ou chacun des espaceurs 1010 et 1020, 2010 et 2020 peut comprendre une ou plusieurs couches de même 5 matériau, ou, avantageusement, de matériaux différents. Ainsi, le terme espaceur couvre des structures qui peuvent être complexes, en plusieurs portions différant par la séquence de leur formation et/ou leurs matériaux constitutifs. L'expression « matériaux différents » couvre aussi l'emploi de couches de même nature mais présentant des dopages différents en nature de 10 dopants et/ou en concentration de dopants. La permittivité d'un espaceur s'entend, dans le cas où il est complexe, de sa permittivité globale. Nous précisions ici que la permittivité globale d'un espaceur est une grandeur mesurable par une mesure de capacité de l'espaceur entre par exemple la source et la grille ou bien entre la grille et le drain. Il est ensuite possible de 15 comparer cette grandeur entre chacun des espaceurs à largeur global égale des deux côtés. La permittivité des espaceurs peut être différente au moins suivant une direction de l'épaisseur des espaceurs, c'est-à-dire perpendiculaire à la grille. On notera que les espaceurs peuvent comporter tous deux une première 20 couche d'un premier matériau identique, mais différer par la présence ou le matériau d'au moins une autre couche. Le nombre de couches des espaceurs peut différer. L'utilisation de deux espaceurs 1010 et 1020, 2010 et 2020 présentant des permittivités diélectriques différentes permet de disposer d'un degré de 25 liberté supplémentaire dans la conception et la réalisation de transistors. En effet, il est possible d'influer sur plusieurs paramètres électriques du transistor en fonction des variations de la première et de la deuxième permittivité diélectrique des espaceurs. De plus, le choix judicieux de ces permittivités diélectriques permet d'améliorer les performances du transistor et 30 principalement ses performances dynamiques. Les résultats surprenants obtenus par la présente invention sont illustrés dans l'étude qui suit et dans la réalisation de transistors dont les performances 3036002 14 dynamiques ont été améliorées. Les résultats donnés ci-après sont issus de simulations par calculs mis en oeuvre par ordinateur. Neuf cas différents vont être présentés afin d'illustrer l'impact de la présente invention sur les performances d'un transistor configuré selon la 5 présente invention. Le tableau de la figure 22 illustre ces neuf cas en fonction de la valeur de la permittivité diélectrique possible (sous forme de facteur de cc) pris comme indice de référence) de chacun des deux espaceurs 1010 et 1020, 2010 et 2020 d'un même transistor. Dans chacun des cas, plusieurs paramètres 10 physiques ont été mesurés, afin d'évaluer les effets de la modification de la permittivité diélectrique de chacun des espaceurs (1010 et 1020, 2010 et 2020) sur la performance du transistor : - R' : résistance totale du transistor en régime linéaire à overdrive constant (Ron=50mV/Iodiin avec Iodlin le courant de drain en régime linéaire à overdrive 15 avec comme paramètres Vg=Vt+500mV et Vd=50mV avec Vg tension appliquée sur la grille, Vd tension appliquée sur le drain et Vt tension de seuil du transistor. - leff : le courant effectif. Ce courant est défini de la manière suivante : leff=[Id(Vg=Vdd, Vd= Vdd/2) + Id(Vg=Vdd/2, Vd= Vdd)1 / 2 avec Id le courant de 20 drain, Vdd tension d'alimentation nominale de la technologie considérée. Le courant effectif est précisément défini dans l'article [Na, IEDM 2002] qui démontre que cette mesure de courant est la plus représentative de la performance dynamique d'une technologie. - Cgso : capacités parasites coté source. 25 - Cgdo : capacités parasites coté drain - Drain induced barrier lowering (DIBL) : l'abaissement de la barrière de potentiel du canal due à la polarisation du drain. Nous débutons l'étude de ces différents cas illustrés en tableau de la 30 figure 22 avec, par exemple non limitatif, le cas standard d'un transistor CMOS pour les noeuds technologiques avancés utilisant la technique dite FDS01 (pour Fully depleted silicon on insulator, soit silicium sur isolant totalement appauvri) avec notamment un canal d'épaisseur 6nm, une couche BOX 1001 d'épaisseur 3036002 15 15nm, une longueur de grille 1003, 2003 de 18nm, un espaceur 1010 et 1020, 2010 et 2020 entre grille et source-drain de lOnm ainsi qu'une épitaxie source-drain d'épaisseur (-4) 30nm, une intégration dans laquelle la grille 1003, 2003 est produite en fin de process (dit gate last) et des jonctions source-canal et 5 drain-canal sous les espaceurs (i.e on parle de transistors underlappés, c'est-à- dire des transistors qui n'ont pas de zone de recouvrement des extensions source-drain sous la grille). Pour ce transistor, on commence par tracer la variation du compromis R'/Cgso représenté dans la figure 23 et R'/Cgdo représenté dans la figure 24 10 dans chaque cas de permittivité présenté dans le tableau de la figure 22. La figure 23 montre que R' est dégradé de 6.5% si la permittivité diélectrique de l'espaceur coté drain passe de 5.E0 à 1.E0 puis de 4% quand la permittivité passe de 1.E0 à le-6.E0 (flèches 103). Si la permittivité est modifiée uniquement coté source (flèches 101), les constats sont les mêmes. Enfin, si la 15 permittivité des deux espaceurs est modifiée (flèches 102), la dégradation de R' est égale à la somme des dégradations vues en ne modifiant qu'un seul côté. La figure 24 montre les variations de capacités parasites (Cgdo) obtenues en modifiant la permittivité diélectrique de l'espaceur coté drain. Cette dernière 20 est réduite de 48% quand la permittivité diélectrique passe de 5.E0 à 1.E0 et de 18% quand elle passe de 1.E0 à 1e-6.E0. Le comportement est naturellement le même pour le côté de la source. On peut donc conclure à ce point que réduire la permittivité diélectrique d'un ou des espaceur(s) réduit les capacités parasites mais dégrade également 25 le courant en régime linéaire et ce de manière identique pour les deux côtés. Pour avoir une idée de la performance dynamique, nous avons également extrait le courant effectif le et tracé sa variation en fonction de Cgso. Ces données sont représentées dans la figure 25. Cette figure montre que le est dégradé de 1.5% si la permittivité diélectrique de l'espaceur coté drain passe de 30 5.E0 à 1.E0 puis de moins de 0.5% quand la permittivité diélectrique passe de 1.E0 à 1e-6.E0 (flèches 107). Si la permittivité diélectrique est modifiée uniquement coté source (flèches 105), le est dégradé de 5% si la permittivité diélectrique de l'espaceur coté drain passe de 5.E0 à 1.E0 puis de 2.5% quand la 3036002 16 permittivité diélectrique passe de 1.E0 à 1e-6.c0. Enfin, si la permittivité diélectrique des deux espaceurs est modifiée (flèches 106) la dégradation de leff est égale à la somme des dégradations vues en ne modifiant qu'un seul côté. La figure 26 montre que le DIBL est pratiquement constant quelle que soit 5 la permittivité diélectrique des espaceurs. Donc, modifier la permittivité diélectrique coté source dégrade le courant (par une dégradation de la résistance d'accès) car la différence de potentiel entre source et grille est de l'ordre de la tension d'alimentation. Par contre, étant donné que la différence de potentiel est faible entre grille et drain à l'état 10 ON (condition de mesure du courant effectif), leff n'est pas ou peu impacté par des variations de permittivité diélectrique du matériau de l'espaceur coté source. Afin de déterminer quelle structure est la plus performante, nous avons évalué le délai T, correspondant à la durée de commutation d'un inverseur à 15 partir des paramètres électriques leff, Cgso et Cgdo extraits de simulations TCAD (Technology Computer Aided Design) par l'équation analytique suivante : Avec T CeqVdd Ieff (Eq.1) Ceci = FO. Cinv + FO. Cgso + (F0 + 2)Cgdo + Cload (Eq.2) 20 où : Cinv est la capacité de grille intrinsèque en situation d'inversion ; FO est le FanOut de l'inverseur (c'est-à-dire le nombre d'étages que l'inverseur doit charger). Il est connu que pour mesurer le délai d'un inverseur, il est nécessaire de les monter en anneaux résonnant. Pour être représentatif 25 d'un circuit réel, il est habituel de connecter à la sortie de chaque étage d'inverseur, des inverseurs supplémentaires. Il s'agit là de la définition du FanOut, lorsqu'il vaut 3, cela signifie qu'à la sortie de chaque inverseur de l'anneau résonnant sont connectés, en plus de l'inverseur de l'étage suivant, deux inverseurs supplémentaires. 30 Cload est la capacité à charger par chaque étage qui peut être due au back-end ou à d'autres dispositifs ; 3036002 17 Vdd est la tension d'alimentation, considérée ici égale à 0.8V. En premier lieu, c'est le cas idéal et simple est F0=1 et CI'd=0 qui a été étudié. Nous avons tracé la variation du délai dans chaque cas en prenant pour référence le cas standard (c'est-à-dire deux espaceurs identiques avec une 5 permittivité diélectrique égale à 5.co) : Si on se focalise sur les cas les plus réalistes avec les permittivités diélectriques égales à 5.c0 et 1.co, on constate que réduire la permittivité diélectrique de l'espaceur uniquement coté source n'améliore que peu le délai car le courant effectif est dégradé et le poids de la capacité parasite grille- 10 source Cgso dans la capacité totale de l'inverseur est faible. A contrario, en abaissant la permittivité diélectrique uniquement de l'espaceur coté drain, le délai est réduit de 22% car le courant effectif est peu dégradé (environ -1.5%) et la capacité grille-drain est réduite de 48%. Enfin, en changeant les matériaux des espaceurs des deux côtés simultanément, la performance est encore 15 sensiblement améliorée (la dégradation de courant effectif est compensée par la réduction de capacité parasite grille-source Cgso) : le délai est abaissé de 27% par rapport au cas standard. Ceci montre que le drain est le côté où il est, dans un mode de réalisation préféré, le plus intéressant d'abaisser la permittivité diélectrique de l'espaceur. 20 Cependant, la figure 27 montre qu'il est intéressant que la permittivité diélectrique des deux espaceurs soit basse. On remarque donc que des améliorations peuvent être déjà obtenues lorsque les deux espaceurs présentent une même permittivité diélectrique égale et réduite. Toutefois, cette situation n'est pas retenue par la présente invention ; en effet on constate avec 25 surprise que réduire les permittivités diélectriques des espaceurs de manière à ce qu'elles soient en plus différentes l'une de l'autre présente des avantages bien plus élevés. Il faut alors remarquer que la figure 27 présente un cas simple et idéal (sans back end notamment) qui a tendance à surestimer le poids des capacités parasites sur la performance finale de la structure. Il s'agit ici d'un cas 30 théorique idéal qui permet de voir rapidement l'effet des variations de courant et capacités parasites en se concentrant uniquement sur le front end et en négligeant, dans un premier temps, l'effet des niveaux de métallisation supérieurs. En effet, comme le montre la figure 25, le cas avec les deux 3036002 18 espaceurs avec une permittivité diélectrique réduite aura certes des capacités parasites réduites mais aura également un courant effectif le dégradé par rapport au cas où seulement l'espaceur du côté du drain est intégré avec un matériau à plus faible permittivité diélectrique. On peut donc s'attendre à ce que 5 pour un circuit avec une charge plus importante (CI'd>0) ce soit le courant effectif qui soit le plus important pour la performance et donc que soit la structure avec seulement l'espaceur coté drain avec une permittivité diélectrique réduite qui sera la plus performante. Pour vérifier et quantifier cela, nous utilisons les équations (1) et (2) 10 précédentes avec CI'd>0 en nous focalisant sur les cas 5.c0 et 1.co La variation du délai en fonction de la charge est tracée et en résulte la figure 28. Cette figure démontre bien que, lorsque la charge Cioad est supérieure à 1fF, l'architecture avec seulement l'espaceur coté drain intégré avec un matériau à faible permittivité diélectrique est la structure la plus intéressante et permet un 15 gain en vitesse. Ensuite nous avons cherché à évaluer l'impact de l'épaisseur de l'espaceur sur le comportement électrique dû aux variations de la permittivité diélectrique de cet espaceur. Pour ce faire, nous prenons pour référence le cas précédent d'espaceur 10nm puis nous le réduisons à 7nm et 4nm en 20 conservant la position de l'entrée du canal au milieu de cet espaceur. La Figure 29 montre que le DIBL augmente quand l'épaisseur de l'espaceur est réduite, ce qui était attendu car la longueur électrique du transistor diminue lorsque les espaceurs sont plus fins. On constate également sur la Figure 29 que les variations de R' sont plus faibles, jusqu'à être négligeables quand l'épaisseur 25 de l'espaceur est diminuée. En effet, avec un espaceur plus fin, la partie non dopée sous l'espaceur est également plus courte, donc les lignes de champs électrique provenant du flanc de la grille viennent dégrader la résistance d'accès sur une zone plus petite, donc le courant est moins dégradé. La Figure 30 montre que plus l'épaisseur de l'espaceur est faible, plus la réduction de 30 capacité parasite est importante lorsqu'on vient diminuer la permittivité diélectrique de l'espaceur. Cette figure vient également confirmer les remarques précédentes sur les variations de courant. 3036002 19 On évalue ci-après l'impact de la position de la jonction Source/Drain sur les comportements vus précédemment. Pour ce faire, nous simulons le même transistor que précédemment mais cette fois en simulant une diffusion des dopants plus faible pour voir l'effet d'un underlap plus fort mais également une 5 diffusion plus forte pour voir si les transistors, qui présentent une zone de recouvrement des extensions source-drain avec la grille (ce type de transistor est dit overlappé en terme anglo-saxon), réagissent comme les transistors underlappés aux variations de permittivité diélectrique d'espaceur. Dans nos simulations, la diffusion des dopants est émulée par le paramètre FactorLDD. 10 Le FactorLDD est un paramètre de simulation numérique utilisé dans ce travail de recherche : le paramètre FactorLDD est la déviation standard de la courbe gaussienne centrée à l'interface épitaxie/espaceur qui vient émuler la diffusion thermique des dopants. Ainsi, plus ce pramètre est grand, plus la diffusion est forte et le transistor 15 tend donc à être overlappé. A contrario, un FactorLDD faible simule une faible diffusion des dopants et donc des transistors plutôt underlappés. Les profils de dopant simulés sont représentés sur la Figure 31 et le tableau de Figure 32, pour mémoire dans les cas précédemment étudiés, la diffusion considérée était FactorLDD =0.2. 20 Pour bien analyser l'effet de la position de la jonction, nous choisissons d'étudier le cas où les deux espaceurs ont une permittivité diélectrique négligeable (1e-6.co) car nous avons vu précédemment qu'il s'agissait du cas qui donnait le plus de variation (tant pour les capacités que pour le courant) par rapport à la référence (les deux espaceurs identiques, de permittivité 25 diélectrique relative c=5 correspondant au cas 9). Les résultats de simulations pour différentes valeurs de FactorLDD sont résumés dans la Figure 33 où nous avons renseigné les variations des paramètres électriques par rapport au cas de référence (c=5). Nous précisons que dans cette figure le terme HK se réfère au diélectrique haute permittivité utilisée comme oxyde de grille. Le procédé de 30 formation de grille pour les technologies cMOS avancées (le gate last) a pour conséquence de laisser une couche de ce diélectrique haute permittivité sur les flancs de la grille, donc entre le métal de grille et l'espaceur. 3036002 20 Du point de vue capacitif, le fait qu'il s'agisse d'un transistor overlappé ou underlappé n'a que peu d'impact sur l'écart entre le cas de référence et le cas extrême : on passe de 66% de réduction de capacité parasite à 61%. Par contre, en ce qui concerne le niveau de courant, un transistor underlappé verra 5 son courant réduit si la permittivité diélectrique des espaceurs diminue et ce d'autant plus que l'underlap sera fort (c'est-à-dire que la diffusion des dopants sera faible, correspondant à un FactorLDD faible) et que la permittivité diélectrique des espaceurs sera basse. A contrario, plus un transistor sera overlappé (donc plus la zone sous l'espaceur sera fortement dopée) moins la 10 permittivité diélectrique de l'espaceur aura d'impact sur le niveau de courant débité. Ceci est dû au fait que plus la zone sous l'espaceur est dopée, moins elle sera contrôlée par le champ électrique provenant du flanc de grille à travers l'espaceur et par conséquent moins elle sera influencée par la permittivité diélectrique de l'espaceur. Sur la Figure 33, on voit bien que pour 15 FactorLDD = 0.9, les paramètres R' et le sont presque constants. Pour conclure cette partie, nous avons démontré que l'introduction d'espaceurs à basse permittivité diélectrique était d'autant plus intéressante sur des transistors overlappés car ils conservent la réduction de capacités parasites sans subir de dégradation du courant. 20 Nous avons également porté notre intérêt sur l'impact de la hauteur d'épitaxie (-4) source-drain pour l'effet des espaceurs à faible permittivité diélectrique. Nous sommes partis du cas étudié précédemment (Tepi=30nm) et nous avons simulé Tep; à 15nm puis à 45nm. Nous avons alors constaté d'abord que, comme attendu, le DIBL n'est pas impacté par la hauteur d'épitaxie (voir la 25 figure 34). Ensuite, toujours avec la Figure 34, on remarque que R' (donc le niveau de courant débité) est dégradé lorsque que Tep; augmente. Ceci s'explique par une augmentation de la résistance d'accès due à un allongement du chemin résistif entre l'entrée du canal et les contacts Source/Drain. Enfin, la Figure 34 nous montre que l'accroissement de capacité parasite due à 30 l'augmentation de la hauteur d'épitaxie est, évidemment, plus faible lorsque la permittivité diélectrique des espaceurs est réduite. Du point de vue réalisation technologique et selon un mode de réalisation, les matériaux regroupés dans le tableau de la Figure 35 peuvent être envisagés 3036002 21 pour former les espaceurs. De manière avantageuse et selon un mode de réalisation décrit plus loin, l'espaceur coté drain peut être constitué d'air, et l'espaceur coté source de SiBCN (c'est-à-dire d'une céramique amorphe par exemple).. 5 Pour la réalisation d'espaceurs 1010 et 1020, 2010 et 2020 présentant des permittivités différentes, plusieurs modes de réalisations sont proposés. Selon un premier mode de réalisation représenté par les figures 1 à 10, la présente invention concerne un procédé de fabrication d'au moins un transistor 10 présentant deux espaceurs 1010 et 1020, 2010 et 2020 de matériaux 1011, 1021 différents l'un par rapport à l'autre. Ce procédé comporte au moins une étape de formation d'au moins un premier espaceur 1010, 2010 et d'au moins un deuxième espaceur 1020, 2020, avec le choix de l'au moins un premier matériau 1011 et de l'au moins un deuxième matériau 1021 de sorte à ce que le 15 premier espaceur 1010, 2010 présente une première permittivité diélectrique différente d'une deuxième permittivité diélectrique du deuxième espaceur 1020, 2020. Selon un mode de réalisation, ce procédé comprend au moins les étapes suivantes : 20 a) formation de l'empilement de la grille 1003, 2003; b) dépôt d'une couche du premier matériau 1011 compris par l'au moins un premier espaceur 1010, 2010; c) gravure des espaceurs 1010 et 1020, 2010 et 2020 en gravant le premier matériau 1011 ; 25 d) photolithographie de sorte à recouvrir d'une première résine 1030 l'au moins un premier espaceur (1010, 2010) ; e) gravure du premier matériau 1011; f) retrait de la première résine 1030; g) dépôt d'une couche du deuxième matériau 1021 ; 30 h) gravure du deuxième matériau 1021 ; i) photolithographie complémentaire de sorte à recouvrir d'une deuxième résine 1040 l'au moins un deuxième espaceur (1020, 2020) ; j) gravure du deuxième matériau 1021 ; 3036002 22 k) retrait de la deuxième résine 1040. La figure 1 illustre deux empilements de grille 1003 et 2003 sur un BOX 1001. 5 Dans cette figure, utilisée comme exemple typique de point de départ d'une application du procédé de l'invention, la grille 1003, 2003 est classiquement constituée d'un empilement de couches dont une grande partie est toujours constituée de silicium polycristallin. Une technique couramment utilisée actuellement consiste à fabriquer les 10 circuits intégrés en partant de substrats élaborés de type SOI 1002, 2002. On retrouve dans la structure de la figure 1 les couches constituant ce type de substrat. C'est-à-dire : une fine couche superficielle de silicium monocristallin de Germanium ou de Silicium-Germanium 1002, 2002 reposant sur une couche continue isolante d'oxyde, dite BOX, 1001. La couche 1002, 2002 constitue le 15 corps du substrat SOI. A partir de cette structure, la figure 2 illustre la formation, généralement avec une étape de dépôt, d'une couche d'un premier matériau 1011 allant former par la suite le premier espaceur 1010, 2010. Ce matériau 1011 peut par 20 exemple comprendre l'un des matériaux indiqués précédemment. Il peut par exemple s'agir d'oxyde ou de nitrure, en particulier de silicium. La formation de cette couche peut inclure un traitement, outre la création de la couche proprement dite. Par exemple, une phase d'oxydation par traitement thermique est possible. 25 Par exemple non limitatif, on procède à un dépôt dit « conforme » sur une épaisseur par exemple allant de 1 micromètre à 1 nm. De manière générale, cette valeur dépend du noeud technologique considéré. Le dépôt est conforme s'il se fait de façon égale quelle que soit l'orientation des surfaces sur lesquelles il est réalisé. Pour obtenir ce résultat le dépôt est, par exemple non limitatif, 30 effectué à l'aide d'un procédé dit PECVD, acronyme de l'anglais « plasma- enhanced chemical vapor deposition », ou encore d'un procédé dit LPCVD, acronyme de l'anglais « 10w-pressure chemical vapor deposition ». A l'issue de cette étape, comme représenté sur la figure 3, la couche déposée est 3036002 23 d'épaisseur sensiblement égale sur les flancs des motifs de grille 1003, 2003 et sur les parties horizontales, c'est-à-dire celles parallèles au plan du substrat 1002, 2002. Une fois ce premier dépôt effectué, une étape de gravure illustrée par la 5 figure 3 est effectuée afin de ne laisser le premier matériau 1011 avantageusement que sur le sommet et sur les flancs droit et gauche des deux empilements de grille 1003 et 2003. Ladite gravure peut, par exemple non limitatif, être une gravure anisotrope de la couche 1011, c'est-à-dire une gravure essentiellement verticale du 10 matériau déposé, gravure qui se fait donc perpendiculairement au plan du substrat et qui ne grave pas, ou très peu, les flans des motifs de grille 1003 et 2003. Ce type de gravure est avantageusement réalisé à partir d'un plasma dans un réacteur de gravure de type à couplage capacitif (CCP) ou à couplage inductif (ICP) et de préférence dans un réacteur de ce dernier type. Les 15 conditions d'une telle gravure anisotrope sont par exemple celles-ci pour un réacteur à couplage inductif: pression = 5 milli Torr ; puissance de la source = 300 Watts ; tension de polarisation = 65 Volts ; débit de trifluorom éthane (CHF3) = 30 sccm (centimètres cube par minute) ; débit d'hélium (He) = 220 sccm ; température du porte-substrat (par exemple 20 électrostatique) = 110°C. Dans ces conditions, la vitesse de gravure du nitrure de silicium, le matériau standard utilisé pour la formation des espaceurs, est alors de l'ordre de 32 nm par minute. De manière équivalente, la présente invention peut comprendre une gravure isotrope, sèche ou humide. 25 Ensuite, la figure 4 illustre la protection d'uniquement un flanc sur les deux pour chacun des empilements de grille 1003 et 2003 par une première résine 1030. La figure 5 illustre alors l'étape de gravure, similaire à l'étape de gravure précédente, servant à retirer le premier matériau 1011 déposé au niveau du flanc non protégé de chacun des deux empilements de grille 1003 et 2003. 30 La figure 6 illustre l'étape où la première résine 1030 est retirée. La figure 7 présente alors l'étape de dépôt d'une couche du deuxième matériau 1021 composant le deuxième espaceur 1020, 2020. Ce matériau 1021 diffère de préférence du premier matériau. 3036002 24 De manière identique au dépôt précédent, les techniques utilisées pour ce dépôt peuvent être très générales, et ce dépôt, comme le précédent, peut être ou non conforme. Puis, la figure 8 illustre une étape de gravure de ce deuxième matériau 5 1021 pour ne laisser celui-ci avantageusement que sur les flancs et au sommet des empilements de grille 1003 et 2003. De manière identique à la gravure précédente, celle-ci peut être humide, sèche, isotrope ou anisotrope. Ensuite, la figure 9 représente la mise en place d'une seconde résine 10 1040, avantageusement identique à la première, de sorte à protéger les flancs n'ayant pas été protégés à l'étape de photolithographie précédente. Enfin l'étape illustrée par la figure 10 représente l'étape de gravure permettant d'éliminer le deuxième matériau 1021 recouvrant le premier matériau 1011. 15 Ici encore, cette étape de gravure peut comprendre divers procédures conventionnelles. Ce procédé permet alors de réaliser deux espaceurs 1010 et 1020, 2010 et 2020 de nature différente. Chacun des espaceurs 1010 et 1020, 2010 et 2020 comprend un matériau 1011, 1021 différent. De ce fait, la permittivité 20 diélectrique de chacun des espaceurs 1010 et 1020, 2010 et 2020 peut être différente l'une par rapport à l'autre. Selon un mode de réalisation avantageux représenté par les figures 11 à 18 et permettant l'économie des étapes i et j indiquées précédemment, le procédé peut comprendre uniquement les étapes a à h afin de disposer de 25 deux espaceurs 1010 et 1020, 2010 et 2020 avec des matériaux 1011, 1021 et d'épaisseurs différentes l'un de l'autre. Dans la figure 18, le premier espaceur 1010, 2010 possède une épaisseur plus grande que le deuxième espaceur 1020, 2020. Le premier espaceur 1010, 2010 comprend au moins le premier 1011 et le deuxième 1021 matériau, alors que le deuxième espaceur 1020, 30 2020 ne comprend que le deuxième matériau 1021, selon ce mode de réalisation et a titre d'exemple. 3036002 25 Selon un autre mode de réalisation représenté par les figures 19 à 21, la présente invention concerne également un procédé comprenant au moins les étapes suivantes : a) Formation de l'empilement de la grille 1003, 2003; 5 b) Dépôt d'une couche d'au moins un matériau 1050 compris par l'au moins un premier espaceur 1010, 2010 et par l'au moins un deuxième espaceur 1020, 2020 ; c) Implantation directive d'ions dans ledit matériau 1050 selon un angle alpha par rapport à un axe perpendiculaire à l'empilement de la grille (1003, 10 2003) ; cet angle peut par exemple être inférieur à 75°; d) Gravure du matériau 1050. La figure 20 illustre l'étape d'implantation directive d'ions dans un seul et unique matériau 1050 déposé sur les empilements de grille 1003, 2003. Le 15 choix d'un angle alpha judicieux permet ainsi de doper uniquement un espaceur 1020, 2020 sur les deux de sorte à modifier ses propriétés électroniques et principalement sa permittivité diélectrique, produisant au final deux matériaux différents à partir d'un seul matériau. Ce procédé tire avantageusement partie de l'ombrage des empilements de grille 1003, 2003 pour ne doper qu'un seul 20 espaceur sur deux pour chaque empilement de grille 1003, 2003. Selon un autre mode de réalisation représenté par les figures 36 à 49, la présente invention concerne un procédé de fabrication d'au moins un transistor présentant deux espaceurs (3005, 3020) et 3010 de matériaux (3005 et 3021), 25 3011 différents l'un par rapport à l'autre. Ce procédé comporte au moins une étape de formation d'au moins un premier espaceur 3010, et d'au moins un deuxième espaceur (3005, 3020) comportant une cavité 3005 formée par au moins un matériau 3021 et un flanc de la grille 3003 ou un revêtement recouvrant ce flanc (par exemple un premier niveau d'espaceur), avec le choix 30 de l'au moins un premier matériau 3011 et de l'au moins un deuxième matériau 3021 de sorte à ce que le premier espaceur 3010 présente une première permittivité diélectrique différente d'une deuxième permittivité diélectrique du deuxième espaceur (3005, 3020). 3036002 26 Selon un mode de réalisation, ce procédé comprend de préférence les étapes suivantes : a) formation de l'empilement de la grille 3003; b) dépôt d'une couche du premier matériau 3011 compris par l'au moins 5 un premier espaceur 3010; c) gravure de la couche du premier matériau 3011 de sorte à laisser au moins sur les flancs de l'empilement de grille le premier matériau 3011; d) dépôt d'une couche du deuxième matériau 3021 ; e) gravure du deuxième matériau 3021 de sorte à laisser au moins sur les 10 flancs de l'empilement de grille le deuxième matériau 3021 en contact avec le premier matériau 3011, et à laisser émerger au sommet des flancs de l'empilement de grille 3003 le premier matériau 3011; f) gravure sélective du premier matériau 3011 se trouvant entre les flancs de la grille 3003 et le deuxième matériau 3021 ; 15 g) dépôt d'une couche du deuxième matériau 3021 de sorte à former des cavités 3005 et 3004 entre chacun des flancs de l'empilement de grille 3003 et le deuxième matériau 3021 ; h) gravure du deuxième matériau 3021 de sorte à laisser au moins les cavités 3004 et 3005 intactes ; 20 i) dépôt d'une première résine 3040 de sorte à ne recouvrir qu'un des flancs de l'empilement de grille 3003; j) gravure sélective du deuxième matériau 3021 sur le flanc non recouvert par la première résine 3040 de sorte à supprimer la cavité 3004; k) retrait de la première résine 3040; 25 I) dépôt d'une couche du premier matériau 3011; m) gravure du premier matériau 3011 de sorte à laisser le premier matériau 3011 sur les flancs de l'empilement de grille 3003; o) dépôt complémentaire d'une deuxième résine 3050 de sorte à ne recouvrir qu'un des flancs de l'empilement de grille 3003, de préférence 30 le flanc complémentaire de l'étape i) précédente ; p) gravure sélective du premier matériau 3021 sur le flanc non recouvert par la deuxième résine 3050 de sorte à supprimer ce premier matériau du flanc de l'empilement de grille 3003 comprenant la cavité 3005; 3036002 27 Dans la figure 36, utilisée comme exemple typique de point de départ d'une application du procédé de l'invention, la grille 3003 est classiquement constituée d'un empilement de couches dont une grande partie est toujours 5 constituée de silicium polycristallin. A partir de cette structure, la figure 37 illustre la formation, généralement avec une étape de dépôt, d'une couche d'un premier matériau 3011. Ce matériau 3011 peut par exemple comprendre l'un des matériaux indiqués 10 précédemment, et avantageusement du Si02. La formation de cette couche peut inclure un traitement, outre la création de la couche proprement dite. Par exemple, une phase d'oxydation par traitement thermique est possible. Par exemple non limitatif, on procède à un dépôt dit « conforme » sur une épaisseur par exemple allant de 1 micromètre à 1 nm. De manière générale, 15 cette valeur dépend du noeud technologique considéré. Les techniques précédemments utilisées peuvent être utilisées pour réaliser ce dépôt. A l'issue de cette étape, comme représenté sur la figure 37, la couche déposée est d'épaisseur sensiblement égale sur les flancs des motifs de grille 3003 et sur les parties horizontales, c'est-à-dire celles parallèles au plan du substrat 3002. 20 Une fois ce premier dépôt effectué, une étape de gravure illustrée par la figure 38 est effectuée afin de ne laisser le premier matériau 3011 avantageusement que sur les flancs droit et gauche de l'empilement de grille 3003. Ladite gravure peut, par exemple non limitatif, être une gravure 25 anisotrope de la couche 3011, c'est-à-dire une gravure essentiellement verticale du matériau déposé, gravure qui se fait donc perpendiculairement au plan du substrat et qui ne grave pas, ou très peu, les flancs des motifs de grille 3003. De manière équivalente, la présente invention peut comprendre une gravure isotrope, sèche ou humide. 30 La figure 39 illustre une étape de dépôt d'une couche d'un deuxième matériau 3021 allant former au moins en partie par la suite le premier espaceur 3010. Ce matériau 3021 peut par exemple comprendre l'un des matériaux 3036002 28 indiqués précédemment, et avantageusement du SiN. La formation de cette couche peut inclure un traitement, outre la création de la couche proprement dite. Par exemple, une phase d'oxydation par traitement thermique est possible. Par exemple non limitatif, on procède à un dépôt dit « conforme » sur une 5 épaisseur par exemple allant de 1 micromètre à 1 nm. De manière générale, cette valeur dépend du noeud technologique considéré. Les techniques précédemments utilisées peuvent être utilisées pour réaliser ce dépôt. A l'issue de cette étape, comme représenté sur la figure 39, la couche déposée est d'épaisseur sensiblement égale sur les flancs des motifs de grille 3003 et sur 10 les parties horizontales, c'est-à-dire celles parallèles au plan du substrat 3002. Une fois ce deuxième dépôt effectué, une étape de gravure illustrée par la figure 40 est effectuée afin de ne laisser le deuxième matériau 3021 avantageusement que sur les flancs droit et gauche de l'empilement de grille 15 3003 au contact du premier matériau 3011. Ladite gravure peut, par exemple non limitatif, être une gravure anisotrope de la couche 3021. De manière équivalente, la présente invention peut comprendre une gravure isotrope, sèche ou humide. 20 La figure 41 illustre la gravure sélective du premier matériau 3011 se trouvant entre les flancs de la grille 3003 et le deuxième matériau 3021. De manière avantageuse, cette gravure peut être anisotrope, isotrope, sèche ou humide. Selon un mode de réalisation, le retrait du premier matériau 3011 se trouvant entre les flancs de la grille 3003 et le deuxième matériau 3021 peut 25 être effectué par évaporation en chauffant ledit premier matériau 3011. De manière avantageuse et à titre d'exemple d'un mode de réalisation, les éléments du deuxième matériau 3021, après retrait du premier matériau 3011 se trouvant entre les flancs de la grille 3003 et le deuxième matériau 3021, présentent un rapport de forme largeur/hauteur compris entre 2 et 0.1, 30 avantageusement entre 1 et 0.15 et de préférence égal à 0.25. La figure 42 représente l'étape de formation des cavités 3004 et 3005. Ces cavités sont réalisées par le dépôt, préférentiellement conforme, d'une 3036002 29 couche du deuxième matériau 3021 de sorte à former les cavités 3004 et 3005. Il est connu de l'état de l'art que des cavités peuvent être ainsi formées par un dépôt d'une couche conforme ou non. Il est à noter que les conditions de dépôt de cette couche visant à boucher le haut des cavités 3004 et 3005 sont 5 ajustables en fonctions des dimensions desdites cavités et du matériau utilisé pour le bouchon. Selon un mode de réalisation de la présente invention, les cavités 3004 et 3005 présentent une largeur de cavité inférieure à 200nm, préférentiellement inférieure à 100nm et avantageusement inférieure à 50nm. La hauteur des cavités peut être par exemple de 15 à 25nm. 10 Une fois la formation des cavités 3004 et 3005 effectuée, une étape de gravure illustrée par la figure 43 est effectuée afin de conserver le deuxième matériau 3021 avantageusement uniquement au niveau des cavités 3004 et 3005. Ladite gravure peut, par exemple non limitatif, être une gravure 15 anisotrope de la couche 3021. De manière équivalente, la présente invention peut comprendre une gravure isotrope, sèche ou humide. Ensuite, la figure 44 illustre la protection d'uniquement un flanc sur les deux de l'empilement de grille 3003 par une première résine 3040. La figure 45 20 illustre alors l'étape de gravure, similaire à l'étape de gravure précédente, servant à retirer le deuxième matériau 3021 déposé au niveau du flanc non protégé de l'empilement de grille 3003. La première résine 3040 est ensuite retirée. La figure 46 présente alors l'étape de dépôt d'une couche du premier 25 matériau 3011 composant le premier espaceur 3010. De manière identique au dépôt précédent, les techniques utilisées pour ce dépôt peuvent être très générales, et ce dépôt, comme le précédent, peut être ou non conforme. Puis, la figure 47 illustre une étape de gravure de ce premier matériau 30 3011 pour ne laisser celui-ci avantageusement que sur les flancs de l'empilement de grille 3003. De manière identique à la gravure précédente, celle-ci peut être humide, sèche, isotrope ou anisotrope. 3036002 30 Ensuite, la figure 48 représente la mise en place d'une seconde résine 3050, avantageusement identique à la première, de sorte à protéger les flancs n'ayant pas été protégés à l'étape précédente de dépôt de la première résine. 5 Enfin l'étape illustrée par la figure 49 représente l'étape de gravure, préférentiellement sélective, permettant d'éliminer le premier matériau 3011 recouvrant le deuxième matériau 3021 formant la cavité 3005. Ici encore, cette étape de gravure peut comprendre divers procédures conventionnelles. 10 Ce procédé permet alors de réaliser deux espaceurs 3010 et (3005 et 3020) de nature différente, et principalement avec une cavité afin de présenter une permittivité diélectrique de l'un des espaceurs égale à celle de l'air. De ce fait, la permittivité diélectrique de chacun des espaceurs 3010 et (3005 et 3020) peut être différente l'une par rapport à l'autre, et surtout présenter une 15 permittivité égale à celle de l'air pour l'un des espaceurs ou une partie de cet espaceur. Ce procédé permet entre autre la réalisation d'espaceurs comprenant au moins une cavité afin de bénéficier si besoin d'une permittivité diélectrique égale à celle de l'air. 20 L'invention n'est pas limitée aux modes de réalisations précédemment décrits et s'étend à tous les modes de réalisation couverts par les revendications. REVENDICATIONS1. Transistor comprenant une source, un drain, une grille (1003, 2003, 3003) comprenant un premier flanc et un deuxième flanc, un canal et un premier espaceur (1010, 2010, 3010) et un deuxième espaceur (1020, 2020, (3005, 3020)), le premier espaceur (1010, 2010, 3010) présentant une première permittivité diélectrique et étant situé au moins en partie entre ladite source et ladite grille (1003, 2003, 3003), au niveau du premier flanc de la grille (1003, 2003, 3003), et un deuxième espaceur (1020, 2020, (3005, 3020)) présentant une deuxième permittivité diélectrique et étant situé au moins en partie entre ledit drain et ladite grille (1003, 2003, 3003), au niveau du deuxième flanc de la grille (1003, 2003, 3003), caractérisé en ce que la première permittivité diélectrique est différente de la deuxième permittivité diélectrique. 2. Transistor selon la revendication précédente dans lequel la première permittivité diélectrique est supérieure à la deuxième permittivité diélectrique. 3. Transistor selon l'une quelconque des revendications précédentes dans lequel la première permittivité diélectrique est inférieure à 7.E0. 4. Transistor selon l'une quelconque des revendications précédentes dans lequel la deuxième permittivité diélectrique est inférieure à 5.co. 5. Transistor selon l'une quelconque des revendications précédentes dans lequel ledit transistor présente une zone de recouvrement respectivement de la source et du drain avec la grille (1003, 2003, 3003) et dans lequel la première permittivité diélectrique est inférieure à 7.c0 et dans lequel la deuxième permittivité diélectrique est inférieure à 5.co. 6. Transistor selon l'une quelconque des revendications précédentes dans lequel le premier espaceur (1010, 2010, 3010) comprend une première portion constituée d'un premier matériau (1011, 3011), le deuxième espaceur (1020, 2020, (3005, 3020)) comprend une deuxième portion 3036002 32 constituée d'un deuxième matériau (1021, 3021), la permittivité diélectrique du premier matériau (1011, 3011) étant différente de la permittivité diélectrique du deuxième matériau (1021, 3021). 5 7. Transistor selon la revendication précédente dans lequel au moins l'un parmi le premier matériau (1011, 3011) et le deuxième matériau (1021, 3021) comprend au moins un matériau parmi : air, vide, SiCON, SiOCH, SiCN, Si02, SiN. 10 8. Transistor selon l'une quelconque des revendications 6 et 7 dans lequel le premier matériau est de même nature que le deuxième matériau, et dans lequel un dopage en ions du premier matériau est différent du dopage en ions dudit deuxième matériau. 15 9. Transistor selon la revendication précédente dans lequel les paramètres de dopage en ions du matériau compris par l'au moins un premier matériau sont : implantation d'ions carbone de dose comprise entre 5.1010cm-2 et 5.1014c -2, m- de préférence entre 5.1011cm-2 et 5.1013cm-2 et avantageusement égale à 5.1012cm-2, d'énergie de 3 à 20keV (KiloElectronVolt), et dans lequel les 20 paramètres de dopage en ions du matériau de l'au moins un deuxième matériau sont : implantation d'ions bore de dose comprise entre 5.1010cm-2 et 5.1014c -2, m- de préférence entre 5.1011cm-2 et 5.1013cm-2 et avantageusement égale à 5.1012cm-2, d'énergie de 3 à 20keV. 25 10. Transistor selon l'une quelconque des revendications précédentes dans lequel le premier espaceur (1010, 2010, 3010) présente une première épaisseur selon une direction perpendiculaire à un axe de croissance de la grille (1003, 2003, 3003), le deuxième espaceur (1020, 2020, (3005, 3020)) présente une deuxième épaisseur selon une direction perpendiculaire à un axe 30 de croissance de la grille (1003, 2003, 3003), la première épaisseur et la deuxième épaisseur étant différentes. 3036002 33 11. Transistor selon la revendication précédente dans lequel la première épaisseur est supérieure à la deuxième épaisseur. 12. Transistor selon l'une quelconque des deux revendications 5 précédentes dans lequel la première épaisseur est inférieure 1 micromètre. 13. Transistor selon l'une quelconque des trois revendications précédentes dans lequel la deuxième épaisseur est inférieure à 1 micromètre. 10 14. Dispositif microélectronique comprenant au moins un transistor selon l'une quelconque des revendications 1 à 13. 15. Procédé de fabrication d'au moins un transistor comprenant une source, un drain, une grille (1003, 2003, 3003), un canal et un premier espaceur 15 (1010, 2010, 3010) et un deuxième espaceur (1020, 2020, (3005, 3020)), le premier espaceur (1010, 2010, 3010) présentant une première permittivité diélectrique et étant situé au moins en partie entre ladite source et ladite grille (1003, 2003, 3003), au niveau du premier flanc de la grille (1003, 2003, 3003), et le deuxième espaceur (1020, 2020, (3005, 3020)) présentant une deuxième 20 permittivité diélectrique et étant situé au moins en partie entre ledit drain et ladite grille (1003, 2003, 3003), au niveau du deuxième flanc de la grille (1003, 2003, 3003), le procédé comportant une formation du premier espaceur (1010, 2010, 3010) et du deuxième espaceur (1020, 2020, (3005, 3020)), caractérisé par le fait qu'on forme le premier espaceur (1010, 2010, 3010) de sorte qu'il 25 présente une première permittivité diélectrique, on forme le deuxième espaceur (1020, 2020, (3005, 3020)) de sorte qu'il présente une deuxième permittivité diélectrique, la première permittivité diélectrique étant différente de la deuxième permittivité diélectrique. 30 16. Procédé selon la revendication précédente, comprenant la formation, dans le premier espaceur (1010, 2010, 3010), d'une première portion constituée d'un premier matériau (1011, 3011), et la formation, dans le deuxième espaceur (1020, 2020, (3005, 3020)), d'une deuxième portion constituée d'un deuxième 3036002 34 matériau (1021, 3021), la permittivité diélectrique du premier matériau (1011, 3011) étant choisie différente de la permittivité diélectrique du deuxième matériau (1021, 3021). 5 17. Procédé selon la revendication précédente, comprenant la formation, dans au moins un espaceur (3005 et 3020), d'une cavité (3005) contenant un gaz, préférentiellement de l'air. 18. Procédé selon la revendication précédente comprenant au moins les 10 étapes suivantes : a) formation de la grille (1003, 2003, 3003) avec un premier flanc et un deuxième flanc ; b) dépôt d'une première couche du premier matériau (1011, 3011) ; c) gravure de la première couche en supprimant le premier matériau 15 (1011, 3011) au niveau du deuxième flanc de la grille (1003, 2003, 3003); d) dépôt d'une deuxième couche du deuxième matériau (1021, 3021). 20 19. Procédé selon la revendication précédente comprenant une gravure de la deuxième couche en supprimant le deuxième matériau au niveau du premier flanc de la grille, au-dessus du premier matériau. 20. Procédé selon la revendication 18 comprenant au moins les étapes 25 suivantes : a) formation de la grille avec un premier flanc et un deuxième flanc ; b) dépôt d'une première couche du premier matériau ; c) implantation directive d'ions dans ledit premier matériau selon un angle alpha configuré pour produire une implantation dans une 30 partie de la première couche située au niveau de l'un parmi le premier flanc et le deuxième flanc, sans produire d'implantation dans une partie de la première couche située au niveau de l'autre parmi le premier flanc et le deuxième flanc. 3036002 21. Procédé selon la revendication précédente dans l'angle alpha est compris entre 100 et 45°. 5 22. Procédé selon l'une des revendications 15 à 21, comprenant l'enlèvement de la première couche et de la deuxième couche en dehors de la surface de la grille.