Brevet FR3026224A1 — publié le 20160325

PROCEDE DE FABRICATION DE STRUCTURES SEMI-CONDUCTRICES INCLUANT DES STRUCTURES A AILETTES AYANT DES ETATS DE CONTRAINTE DIFFERENTS, ET DES STRUCTURES SEMI-CONDUCTRICES APPARENTEES DOMAINE TECHNIQUE [00011 Les modes de réalisation de la présente invention concernent des procédés pouvant être utilisés pour fabriquer des transistors à effet de champ métal-oxyde-semiconducteur du type N (NMOS) et des transistors à effet de champ métal-oxyde-semi-conducteur du type P (PMOS) ayant des états de contrainte différents dans une couche commune sur un substrat semi-conducteur, ainsi que des structures semi-conductrices et dispositifs semi- conducteurs fabriqués au moyen de ces procédés. ARRIÈRE-PLAN 100021 Les dispositifs semi-conducteurs, tels que microprocesseurs et dispositifs à mémoire, emploient des transistors à semi-conducteurs comme structure opérationnelle primaire, de base, de leurs circuits intégrés. Le transistor à effet de champ (FET) est un type de transistor couramment utilisé dans les structures semi-conductrices et dispositifs semi-conducteurs, qui inclut généralement un contact source, un contact drain, et un ou plusieurs contact(s) grille. Une région du canal semi-conducteur s'étend entre le contact source et le contact drain. Une ou plusieurs jonctions PN est (sont) définie(s) entre le contact source et le contact grille. Le contact grille est adjacent à au moins une partie de la région du canal, et la conductivité de celle-ci est modifiée par la présence d'un champ électrique. Un champ électrique est donc fourni dans la région du canal, en appliquant une tension au contact de grille. Ainsi, par exemple, le courant électrique peut traverser le transistor du contact source au contact drain, à travers la région du canal, lorsqu'une tension est appliquée au contact grille, mais pas du contact source au contact drain, en absence d'application de tension au contact grille. [0003] Des transistors à effet de champ (FET), récemment développés, emploient des structures discrètes, à canal allongé, appelées "ailettes." Ce type de transistors est souvent désigné dans l'art par "FET à ailettes." De nombreuses configurations différentes de FET à ailettes ont été proposées dans l'art. [0004] Les structures à canal allongé ou à ailettes d'un FET à ailettes comprennent un matériau semi-conducteur qui peut être dopé N ou P. Il a également été démontré que la conductivité de matériaux semi-conducteurs dopés N peut être améliorée lorsque le matériau semi-conducteur du type N se trouve dans un état de contrainte en traction, de même que la conductivité de matériaux semi-conducteurs du type P, lorsque le matériau semi-conducteur du type P se trouve dans un état de contrainte en compression. [0005] Les FET à ailettes actuellement utilisés ont des coupes transversales inférieures à 22 nm. Ces transistors peuvent employer des canaux appauvris (non dopés) qui améliorent leur performance électrostatique et évitent les problèmes associés aux fluctuations aléatoires des dopants. On a montré que l'introduction d'une contrainte en traction dans la région du canal d'un transistor peut améliorer la mobilité des électrons des FET du type N, et que l'introduction d'une contrainte en compression dans la région du canal d'un transistor peut améliorer la mobilité des trous de FET du type P. BREF EXPOSE DE L'INVENTION [0006] Le présent exposé est destiné à présenter une sélection de concepts sous forme simplifiée, qui seront détaillés dans la description ci-dessous d'exemples de modes de réalisation. Cet exposé n'est pas destiné à identifier les caractéristiques principales ou essentielles des revendications, ni à être utilisé pour limiter le cadre de celles-ci. 100071 Dans certains modes de réalisation, la présente invention inclut un procédé de fabrication d'une structure semi-conductrice. Un substrat multi-couches proposé inclut un substrat de base, une couche d'oxyde enterrée sur une surface du substrat de base, une couche semiconductrice primaire contrainte sur un côté de la couche d'oxyde enterrée, à l'opposé du substrat de base, et une couche de base épitaxiale sur un côté de la couche semi-conductrice contrainte, à l'opposé de la couche d'oxyde enterrée. Les éléments sont diffusés de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, à l'intérieur d'une première région du substrat multi-couches, sans diffusion d'éléments de la couche de base épitaxiale dans la couche semi- conductrice primaire contrainte, à l'intérieur d'une seconde région du substrat multi-couches, et une concentration des éléments diffusés est enrichie dans la couche semi-conductrice primaire, à l'intérieur de la première région, de sorte qu'un état de contrainte dans la couche semi-conductrice primaire, à l'intérieur de la première région, diffère d'un état de contrainte dans la couche semi- conductrice primaire, à l'intérieur de la seconde région. Une première pluralité de structures à canal de transistor est formée pour que chacune d'elles comprenne une partie de la couche semi- 2 conductrice primaire, à l'intérieur de la première région du substrat multi-couches, et une seconde pluralité de structures à canal de transistor est formée pour que chacune d'elles comprenne une partie de la couche semi-conductrice primaire à l'intérieur de la seconde région du substrat multicouches. [0008] Dans des modes de réalisation supplémentaires, la présente invention comprend un procédé de fabrication d'une structure semi-conductrice, dans laquelle un substrat multi-couches, fourni, inclut un substrat de base, une couche d'oxyde enterrée sur une surface du substrat de base, une couche semi-conductrice primaire contrainte sur un côté de la couche d'oxyde enterrée, à l'opposé du substrat de base, et une couche de base épitaxiale sur un côté de la couche semi- conductrice contrainte, à l'opposé de la couche d'oxyde enterrée. Une première région du substrat multi-couches est masquée par une première couche de masque, et une partie de la couche de base épitaxiale est enlevée d'une seconde région du substrat multi-couches. La première couche de masque est enlevée de la première région du substrat multi-couches, et la seconde région du substrat multi-couches est masquée par une seconde couche de masque. Les éléments sont diffusés de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches, et un état de contrainte de la couche semi-conductrice primaire, à l'intérieur de la première région du substrat mufti-couches, est modifiée, sans diffusion d'éléments dans la couche semi-conductrice primaire contrainte, à l'intérieur de la seconde région du substrat multi-couches. Une première pluralité de structures à canal de transistor est formée pour que chacune d'elles comprenne une partie de la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches, et une seconde pluralité de structures à canal de transistor est formée pour que chacune d'elles comprenne une partie de la couche semi-conductrice primaire à l'intérieur de la seconde région du substrat multi-couches. [0009] Dans d'autres modes de réalisation, la présente invention comprend une structure semi-conductrice incluant un substrat multi-couches qui comporte un substrat de base, une couche d'oxyde enterrée sur une surface du substrat de base, et une couche semi-conductrice primaire sur un côté de la couche d'oxyde enterrée, à l'opposé du substrat de base. Une partie de la couche semi-conductrice primaire, à l'intérieur d'une première région du substrat multi-couches comprend du SiyGei.y, dans lequel, y est compris entre environ 0,20 et environ 0,99, et une partie de la couche semi-conductrice primaire, à l'intérieur d'une seconde région du substrat multi-couches comportant du Si contraint en traction. La partie de la couche semi-conductrice primaire, à l'intérieur de la 3 première région du substrat multi-couches, présente une contrainte cristallographique différant d'une contrainte cristallographique de la partie de la couche semi-conductrice primaire, à l'intérieur de la seconde région du substrat multi-couche. BRÈVE DESCRIPTION DES DESSINS [0010] Bien que la description se termine par des revendications signalant en particulier et revendiquant distinctement les modes de réalisation de l'invention, les avantages de modes de réalisation de la description ressortiront plus facilement de celle de certains exemples de modes de réalisation de l'invention, lus conjointement avec les dessins annexés, dans lesquels : [0011] les Figures 1 à 4 présentent une vue en coupe simplifiée, schématique, illustrant la fabrication d'un substrat multi-couches pouvant être employée conformément aux modes de réalisation de la présente invention ; [0012] la Figure 1 illustre l'implantation d'ions dans un substrat donneur incluant un matériau de masse, une couche de base épitaxiale, et une couche semi-conductrice primaire contrainte, les ions implantés formant une zone de faiblesse à l'intérieur de la couche de base épitaxiale ; [0013] la Figure 2 illustre la liaison du substrat donneur de la Figure 1 à un substrat receveur ; [0014] la Figure 3 illustre la séparation du substrat donneur le long de la zone de faiblesse ; [0015] la Figure 4 illustre un substrat multi-couches formé lors de la séparation du substrat donneur le long de la zone de faiblesse, comme illustré sur la Figure 3; [0016] la Figure 5 illustre une première couche de masque recouvrant une première région du substrat multi-couches de la Figure 4, tandis qu'une autre seconde région du substrat multi- couches n'est pas recouverte et exposée à travers la première couche de masque ; [0017] la Figure 6 illustre la structure semi-conductrice de la Figure 5 après enlèvement d'une partie de la couche de base épitaxiale du dessus de la couche semi-conductrice primaire dans la seconde région du substrat multi-couches, tandis qu'une autre partie de la couche de base épitaxiaie reste en place sur la couche semi-conductrice primaire, sous la première couche de masque de la Figure 5 dans la première région du substrat multi-couches ; 4 [0018] la Figure 7 illustre une structure formée en enlevant la première couche de masque de la première région du substrat multi-couches, et en fournissant une seconde couche de masque sur la couche semi-conductrice primaire, dans la seconde région du substrat multi-couches ; [0019] les Figures 8A-8C sont des vues agrandies d'une partie de la première région du substrat multi-couches, illustrant un procédé de condensation utilisé pour diffuser un ou plusieurs éléments, de la couche de base épitaxiale dans la couche semi-conductrice primaire, dans la première région du substrat multi-couches, pour modifier un état de contrainte à l'intérieur de la couche semi-conductrice primaire, dans la première région du substrat multi-couches ; [0020] la Figure 9 illustre une pluralité de structures à ailettes formées par attaque à travers la couche semi-conductrice primaire de la structure de la Figure 7 ; et [0021] la Figure 10 illustre un exemple de structure d'un transistor FET à ailettes. DESCRIPTION DÉTAILLÉE [0022] Les illustrations présentées ici ne constituent pas des vues réelles d'une structure, d'un dispositif, d'un système ou d'un procédé semi-conducteur (rice) particulier (ière), mais de simples représentations idéalisées, utilisées pour décrire des modes de réalisation de l'invention. [0023] Les en-têtes utilisées ici ne doivent pas être considérées comme limitant la portée des modes de réalisation de l'invention, telle que définie par les revendications ci-dessous et leurs équivalents légaux. Les concepts décrits dans un en-tête spécifique s'appliquent généralement dans d'autres sections de l'ensemble de la description. 100241 Les termes premier et second dans la description et les revendications servent à établir la distinction entre des éléments similaires. [0025] Tels qu'utilisés ici, les termes "ailettes" et "structure à ailettes" désignent un volume délimité et fini, tridimensionnel et allongé de matériau semi-conducteur ayant une longueur, une largeur et une hauteur, dans lequel la longueur est supérieure à la largeur. Dans certains modes de réalisation, la largeur et la hauteur des ailettes peuvent varier le long de leur longueur. [0026] Les procédés pouvant être utilisés pour fabriquer des dispositifs semiconducteurs, sont décrits ci-dessous, en référence aux figures. Tel qu'exposé de manière plus détaillée ci-dessous, les procédés comprennent généralement la fourniture d'un substrat multi- couches qui inclut un substrat de base, une couche d'oxyde enterrée (BOX) sur une surface du 5 substrat de base, une couche semi-conductrice primaire contrainte sur un côté de la couche BOX, à l'opposé du substrat de base, et une couche de base épitaxiale sur un côté de la couche semiconductrice contrainte, à l'opposé de la couche BOX. La couche de base épitaxiale peut comprendre une couche sur laquelle la couche semi-conductrice primaire a été préalablement formée par croissance épitaxiale, tel qu'exposé ci-dessous. Après fourniture du substrat multicouches, ce dernier peut être traité de manière à modifier un état de contrainte dans une région de la couche semi-conductrice primaire, sans modifier un état de contrainte dans une autre région de la couche semi-conductrice primaire, de sorte qu'il existe des régions aux états de contrainte différents dans la couche semi-conductrice primaire. Des structures de transistors du type N 10 peuvent ensuite être fabriquées dans une région ou des régions de la couche semi-conductrice primaire présentant un état de contrainte préférable pour augmenter la mobilité des électrons, et des structures de transistors du type P peuvent être fabriquées dans une région ou des régions de la couche semi-conductrice primaire présentant un état de contrainte préférable pour augmenter la mobilité des trous. 15 [0027] Des exemples de modes de réalisation pouvant être utilisés pour fournir un substrat multi-couches, sont décrits ci-dessous, en référence aux Figures 1-4. la Figure .1 illustre un substrat donneur 100 qui inclut un matériau de masse 102, une couche de base épitaxiale 104 sur le matériau de masse 102, et une couche semi-conductrice contrainte 106 sur un côté de la couche de base épitaxiale 104, à l'opposé du matériau de masse 102. 20 [0028] Le matériau de masse 102 peut comprendre une puce ou plaquette, par exemple, de matériau semi-conducteur (silicium, carbure de silicium, germanium, matériau semiconducteur III-V, etc.), de matériau céramique (oxyde de silicium, oxyde d'aluminium, carbure de silicium, etc.), ou de matériau métallique (molybdène, etc.). Dans certains modes de réalisation; le matériau de masse 102 peut avoir une microstructure monocristalline ou 25 polycristalline. Dans d'autres modes de réalisation, le matériau de masse 102 peut être amorphe. Le matériau de masse 102 peut avoir une épaisseur comprise, par exemple, entre environ 400 pfn et environ 900 gm (p. ex., environ 750 plu). [0029] Les couches recouvrant le matériau de masse 102, comme la couche de base épitaxiale 104 et la couche semi-conductrice primaire 106, peuvent être déposées ou "tirées" sur 30 le substrat épitaxialement, au moyen de l'un des nombreux procédés différents, tels que, par exemple, le dépôt chimique en phase vapeur (CVD), dépôt de couches atomiques (ALD), le 6 dépôt physique en phase vapeur (PLD), l'épitaxie en phase vapeur (VPE), et l'épitaxie par jets moléculaires (MBE). [00301 Dans certains modes de réalisation, la couche de base épitaxiale 104 peut comprendre un matériau qui peut être utilisé pour contribuer au maintien d'une contrainte dans le réseau cristallin de la couche semi-conductrice primaire recouvrante 106, lors d'un traitement ultérieur, tel qu'exposé de manière plus détaillée ci-après. La couche de base épitaxiale 104 peut donc avoir une composition et/ou une épaisseur sélectionnée pour permettre à la couche de base épitaxiale 104 de maintenir la contrainte dans le réseau cristallin de la couche semi-conductrice primaire recouvrante 106, lors d'un traitement ultérieur, tel qu'exposé de manière plus détaillée lo ci-après. [00311 La couche semi-conductrice primaire 106 peut comprendre, par exemple, une couche de silicium contraint (Si), de germanium contraint (Ge), de silicium-germanium contraint (SiGe) ou d'un matériau semi-conducteur III-V contraint. Ainsi, le matériau semi-conducteur primaire contraint 106 peut avoir une structure cristalline présentant des paramètres de réseau qui 15 sont soit au-dessus (contrainte en traction) soit au-dessous (contrainte en compression) des paramètres de réseau relaxés qui seraient normalement présentés par la structure cristalline de la couche semi-conductrice contrainte 106, si celle-ci existait de manière isolée et non épitaxiée, à l'état d'équilibre. La couche semi-conductrice primaire 106 peut avoir une épaisseur moyenne d'environ 50 nm ou moins, voire d'environ 35 nui ou moins, bien que des couches plus épaisses 20 de matériau semi-conducteur contraint puissent également être employées dans des modes de réalisation de la présente invention. [0032] Une ou plusieurs couche(s) tampon(s) 108 peuv(en)t être prévues, en option, entre le matériau de masse 102 et la couche de base épitaxiale 104 pour faciliter la croissance épitaxiale de la couche de base épitaxiale 104 et de la couche semi-conductrice primaire 106 sur 25 le matériau de masse 102. [0033] A titre d'exemple non limitatif spécifique, le matériau de masse 102 du substrat donneur 100 peut comprendre un substrat silicium monocristallin, la couche de base épitaxiale 104, du SixGel_x (dans lequel x est compris entre environ 0,01 et 0,99 ou, plus spécifiquement, entre environ 0,20 et environ 0,80), et la couche semi-conductrice primaire 106, du silicium 30 contraint (sSi) ou du SiyGel..y contraint (dans lequel y est compris entre environ 0,20 et 0,99). Dans certains modes de réalisation, le SixGel_>, de la couche de base épitaxiale 104 peut 7 comprendre au moins du Si.Ge]_,, sensiblement relaxé; En d'autres termes le SixGei, de la couche de base épitaxiale 104 peut être au moins sensiblement exempt de contrainte cristallographique dans certains modes de réalisation. [0034] Une ou plusieurs couches tampons 108 comprenant du SizGel_z (dans lequel la 5 valeur de z augmente progressivement par étape ou en continu en s'éloignant du matériau de masse 102) peut ou peuvent être prévu(s) entre le silicium du matériau de masse 102 et la couche de base épitaxiale de Si.Gel_x 104. [0035] La valeur de x dans la couche de base épitaxiale de SiGei_. 104 peut être sélectionnée de manière à obtenir un niveau souhaité de contrainte dans le Si ou SiyGel_y 10 recouvrant de la couche semi-conductrice primaire 106. Comme on le sait dans l'art, il existe un une désadaptation de réseau de 4,2% entre Si et Ge. Ainsi la quantité de Ge dans la couche de base épitaxiale de SixGel..), 104 déterminera au moins partiellement les valeurs des paramètres de réseau dans cette couche, et, par suite, la quantité de contrainte cristallographique dans le réseau cristallin du SiGei_x de la couche semi-conductrice primaire épitaxiale recouvrante 106. 15 [0036] La couche de base épitaxiale 104 et la couche semi-conductrice primaire 106 peuvent avoir des épaisseurs inférieures à leurs épaisseurs critiques respectives, de manière à éviter la relaxation et la formation initiale de défauts localisés dans la structure cristalline correspondante. [0037] Après formation ou autrement fourniture du substrat donneur 100 de la Figure 1, 20 la couche semi-conductrice primaire 106 et au moins une partie de la couche de base épitaxiale 104 peuvent être transférées sur un substrat receveur 110 (Figure 2) en utilisant, par exemple, ce que l'on appelle dans l'art, un procédé SMARTCUTO. Le procédé SMARTCUTe est décrit, par exemple, dans les brevets américains N° RE 39.484 de Bruel (délivré le 6 février 2007), N° 6.303.468 de Aspar et coll. (délivré le 16 octobre 2001), N° 6.335.258 de Aspar et coll. (délivré 25 le ler janvier 2002), N° 6.756.286 de Monceau et coll. (délivré le 29 juin 2004), N° 6.809.044 d'Aspar et coll. (délivré le 26 octobre 2004), et N° 6.946.365 d'Aspar et coll. (délivré le 20 septembre 2005), dont les descriptions sont incorporées ici dans leur intégralité, par référence. [0038] Une pluralité d'ions (p. ex., ions hydrogène, ions hélium ou ions de gaz inerte) peut être implantée dans le substrat donneur 100. Par exemple, des ions peuvent être implantés 30 dans le substrat donneur 100 par une source d'ions placée sur un côté du substrat donneur 100, comme représenté par les flèches directionnelles 109 sur la Figure 1. Les ions peuvent être 8 implantés dans le substrat donneur 100 selon une direction sensiblement perpendiculaire aux surfaces principales du substrat donneur 100. Comme on le sait dans l'art, la profondeur d'implantation des ions dans le substrat donneur 100 est au moins partiellement fonction de l'énergie de cette implantation. En général, les ions implantés avec moins d'énergie le seront à des profondeurs relativement plus faibles, alors que les ions implantés avec une énergie plus forte le seront à des profondeurs relativement plus élevées. [0039] Les ions peuvent être implantés dans le substrat donneur 100 avec une énergie prédéterminée, sélectionnée pour implanter les ions à une profondeur souhaitable dans le substrat donneur 100. A titre d'exemple non limitatif particulier, les ions peuvent être disposés dans le substrat donneur 100, à une profondeur sélectionnée, de manière à former une zone de faiblesse dans le substrat donneur 100. Comme on le sait dans l'art, il est inévitable qu'au moins certains ions puissent être implantés à des profondeurs différentes de la profondeur d'implantation souhaitée, et un graphique de la concentration des ions, en fonction de la profondeur dans le substrat donneur 100, à partir de la surface de celui-ci, peut présenter une courbe généralement (symétrique ou asymétrique) en forme de cloche, ayant un maximum à une profondeur d'implantation souhaitable. 100401 Lors de l'implantation dans le substrat donneur 100, les ions peuvent définir une zone de faiblesse 112 (illustrée par une ligne tiretée sur la Figure 1) dans le substrat donneur 100. La zone de faiblesse 112 peut comprendre une couche ou une région à l'intérieur du substrat donneur 100, qui est alignée avec (p. ex., centrée sur) le plan de concentration maximale des ions avec le substrat donneur 100. La zone de faiblesse 112 peut définir un plan à l'intérieur du substrat donneur 100, le long duquel ce dernier peut être clivé ou fracturé dans un procédé ultérieur. Comme le montre la Figure 1, la zone de faiblesse 112 peut être disposée à l'intérieur d'une région sensiblement homogène du substrat donneur, comprenant la couche de base épitaxiale 104. [00411 Après formation de la zone de faiblesse 112 à l'intérieur du substrat donneur 100, ce dernier peut être lié au substrat receveur 110, comme illustré sur la Figure 2, en utilisant un procédé de liaison moléculaire directe. [0042] Le procédé de liaison moléculaire direct peut former des liaisons atomiques directes entre le substrat donneur 100 et le substrat receveur 110. La nature des liaisons 9 atomiques entre le substrat donneur 100 et le substrat receveur 110 dépendra des compositions de matériaux aux surfaces de chacun du substrat donneur 100 et du substrat receveur 110. [00431 Dans certains modes de réalisation, la liaison directe entre la surface de liaison du substrat donneur 100 et la surface de liaison du substrat receveur 110 peut être établie en formant chacune de la surface de liaison du substrat donneur 100 et de la surface de liaison du substrat receveur 110, pour obtenir des surfaces relativement lisses, en mettant ensuite en contact les surfaces de liaison et en initiant la propagation d'une onde de liaison entre elles. Par exemple, chacune de la surface de liaison du substrat donneur 100 et de la surface de liaison du substrat receveur 110 peut être formée pour obtenir une valeur quadratique moyenne de la rugosité (RMS) d'environ deux nanomètres (2,0 nm) ou moins, d'environ un nanomètre (1,0 nm) ou moins, ou encore d'environ un quart de nanomètre (0,25 nm) ou moins. Chacune de la surface de liaison du substrat donneur 100 et de la surface de liaison du substrat receveur 110 peut être adoucie en utilisant ou moins une d'une opération de polissage mécanique et d'une opération d'attaque chimique. Par exemple, il est possible d'avoir recours à un aplanissement chimico-mécanique (CMP) pour aplanir et/ou réduire la rugosité de surface de chacune de la surface du substrat donneur 100 et de la surface de liaison du substrat receveur 110. 10044] Après adoucissement des surfaces de liaison, celles-ci peuvent éventuellement être nettoyées et/ou activées à l'aide de procédés connus dans l'art. Un tel procédé d'activation peut servir à modifier la chimie de surface au droit des surfaces de liaison, de manière à faciliter le procédé de liaison et/ou à permettre la formation d'une liaison plus résistante. [0045] Les surfaces de liaison peuvent être amenées en contact physique direct, et une pression peut être appliquée dans une zone localisée sur l'interface de liaison. Des liaisons interatomiques peuvent être initiées au voisinage de la zone de pression localisée, et une onde de liaison peut se propager dans l'interface entre les surfaces de liaison. [0046] En option, on peut faire appel à un procédé de recuit pour renforcer la liaison. Ce procédé peut inclure le chauffage du substrat donneur lié 100 et du substrat receveur 110 dans un four à une température comprise entre environ cent degrés Celsius (100°C) et environ quatre cents degrés Celsius (400°C) pendant une durée comprise entre environ deux minutes (2 min) et environ quinze heures (15 h). [0047] Une couche isolante 114 (comme, par exemple, un oxyde (p. ex.., Si01, A1203, etc.), a nitrure, ou un oxynitrure) peut être fournie sur l'un du substrat donneur 100 et du substrat 10 receveur 110 ou les deux, avant le procédé de liaison, de sorte que la surface de liaison de l'un du substrat donneur 100 et du substrat receveur 110 ou des deux, comprend une surface de la couche isolante 114. Le procédé de liaison moléculaire direct peut donc comprendre un procédé de liaison oxyde-oxyde, oxyde-silicium ou oxyde-SiGe, dans ces modes de réalisation. [0048] La couche isolante 114 peut inclure ce que l'on désigne souvent dans l'art comme une "couche d'oxyde enterrée" ou "BOX". La couche isolante 114 peut être cristalline ou amorphe. La couche isolante 114 peut avoir une épaisseur moyenne dans la structure liée (qui peut inclure l'épaisseur des deux couches isolantes 114 si elles sont déposées à la fois sur le substrat donneur 100 et le substrat receveur 110 avant la liaison) comprise, par exemple, entre environ 10 nm et environ 50 nm, bien qu'il soit possible de recourir à des couches isolantes plus fines ou plus épaisses 114 dans des modes de réalisation de la présente invention. [0049] En référence à la Figure 3, après liaison du substrat donneur 100 sur le substrat receveur 110, le substrat donneur 100 peut être clivé le long de la zone de faiblesse 112 (Figures 1 et 2). Le substrat donneur 100 peut être clivé ou fracturé le long de la zone de faiblesse 112 en 13 le chauffant et/ou en lui appliquant une force mécanique. [00501 Lors de la fracturation du substrat donneur 100, comme illustré sur la Figure 3, un substrat multi-couches 120 est réalisé, incluant le substrat receveur 110, qui définit un substrat de base du substrat multi-couches 120, la couche isolante 114 qui définit une couche d'oxyde enterrée du substrat multi-couches 120, la couche semi-conductrice primaire 106 sur un côté de 20 la couche d'oxyde enterrée 114, à l'opposé du substrat de base 110, et au moins une partie de la couche de base épitaxiale 104 sur un côté de la couche semi-conductrice primaire 106 , à l'opposé de la couche d'oxyde enterrée 114. [0051] Le substrat multi-couches 120 est illustré sur la Figure 4, en orientation inversée par rapport à celle montrée sur la Figure 4, en vue d'un traitement ultérieur. 25 [0052] L'épaisseur de la couche de base épitaxiale 104 du substrat multi-couches 120 peut être contrôlée sélectivement en vérifiant la position (profondeur) de la zone de faiblesse 112 à l'intérieur du substrat donneur 100 (Figure 1), et/ou en amincissant sélectivement la partie de la couche de base épitaxiale 104 du substrat multi-couches 120, après fracturation du substrat donneur 100 le long de la zone de faiblesse 112, tel que décrit précédemment en référence à la 30 Figure 3. Par exemple, dans certains modes de réalisation, l'épaisseur de la couche de base épitaxiale 104 peut être sélectivement réduite, par exemple, au moyen d'au moins une d'une 11 opération de polissage mécanique et d'une opération d'attaque chimique, après fracturation du substrat donneur 100 le long de la zone de faiblesse 112. Par exemple, on peut faire appel à un procédé d'aplanissement chimico-mécanique (CMP) pour réduire l'épaisseur de la couche de base épitaxiale 104 à une épaisseur prédéterminée et sélectionnée après fracturation du substrat donneur 100 le long de la zone de faiblesse 112. Ce procédé peut également conduire à une réduction de la rugosité de surface de la surface principale exposée de la couche de base épitaxiale 104, et à une épaisseur plus uniforme de celle-ci, ce qui peut être également souhaitable. 100531 En référence à la Figure 5, une première couche de masque 122 peut être déposée ou autrement prévue sur la couche de base épitaxiale 104 et la couche semi-conductrice primaire 106, à l'intérieur d'une première région 124A du substrat multi-couches 120. Il se peut que la couche de masque 122 ne recouvre pas la couche de base épitaxiale 104 et la couche semiconductrice primaire 106, à l'intérieur d'une seconde région 124B du substrat multi-couches 120. La première couche de masque 122 peut être déposée au moins sensiblement en continu sur le substrat multi-couches 120, puis recouverte de motifs pour enlever la couche de masque 122 dans la seconde région 124B du substrat multi-couches 120, de sorte que la couche de base épitaxiale 104 et la couche semi-conductrice primaire 106 soient exposées à travers la première couche de masque 122, à l'intérieur de la seconde région 124B du substrat multi-couches 120. 100541 La première couche de masque 122 peut comprendre une couche unique de matériau de masquage ou, une pluralité de couches de matériau de masquage. La composition de la première couche de masque 122 peut être sélectionnée pour résister à l'attaque d'un réactif chimique utilisé pour attaquer et enlever ensuite la couche de masque 122 à l'intérieur de la seconde région 124B du substrat multi-couches 120, comme exposé ci-dessous. Par exemple, la première couche de masque 122 peut comprendre un oxyde (p. ex., Si02, A1203, etc.), un nitrure (p.ex., Si3N4), ou un oxynitrure (p. ex., oxynitrure de silicium). A titre d'exemple non limitatif, dans des modes de réalisation où la couche de base épitaxiale 104 comprend du SixGel_x, et la couche semi-conductrice primaire 106, du silicium contraint en traction (sSi), la première couche de masque 122 peut comprendre une structure de masque multi-couches, y compris une première couche d'oxyde (p.ex., Si09), une couche de nitrure (p.ex., Si3N4) sur un côté de la première couche d'oxyde, à l'opposé de la couche de base épitaxiale 104, et une seconde couche d'oxyde 12 Si02) sur un côté de la couche de nitrure, à l'opposé de la première couche d'oxyde, de sorte que la couche de nitrure est intercalé entre la première et la seconde couches d'oxyde. [0055] En référence à la Figure Après masquage de la couche de base épitaxiale 104 et de la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A du substrat multi-couches 120, avec la première couche de maque 122, la partie exposée de la couche de base épitaxiale 104 peut être enlevée de la seconde région 124B du substrat multi-couches 120. Un procédé d'attaque peut être utilisé pour enlever la couche de base épitaxiale 104 de la couche semi-conductrice primaire 106, dans la seconde région 124B. 10056] Le procédé d'attaque employé pour enlever la couche de base épitaxiale 104 de 10 la couche semi-conductrice primaire 106 dans la seconde région 124B, peut comprendre un procédé d'attaque à l'acide ou à sec (p.ex., procédé d'attaque par ions réactifs (RIE)). Le procédé d'attaque peut être isotrope ou anisotrope. Le réactif d'attaque peut être choisi pour attaquer sélectivement la couche de base épitaxiale 104 par rapport à la couche semi-conductrice primaire 106, de sorte que la couche de base épitaxiale 104 soit de préférence enlevée par le 15 procédé d'attaque, et que la couche semi-conductrice primaire 106 serve de couche d'arrêt d'attaque. Dans d'autres modes de réalisation, le procédé d'attaque peut s'arrêter une fois la couche de base épitaxiale 104 enlevée si aucun réactif d'attaque n'est disponible pour enlever sélectivement la couche de base épitaxiale 104, sans enlever sensiblement la couche semiconductrice primaire 106. 20 10057] A titre d'exemple non limitatif, dans des modes de réalisation où la couche de base épitaxiale 104 comprend du Si'Gei..', et la couche semi-conductrice primaire 106 du silicium contraint en traction (sSI), un procédé d'attaque par ions réactifs (RIE) à sec peut être utilisé pour enlever la couche de base épitaxiale 104. Les chimies à base de composants halogénés, y compris les gaz réactifs à base de chlore (p. ex., C12), de fluor (p. ex., CF 4 ou 25 SF6), et/ou de brome (p. ex., HBr), peuvent être utilisés comme réactifs d'attaque dans les procédés RIE à sec. La vitesse du procédé d'attaque RIE peut être sélectivement contrôlée en ajustant les rapports gazeux, la pression et la puissance de polarisation dans la chambre d'attaque RIE. Voir par exemple, Marcelo S. B. Castro et al., Selective and Anisotropie Dry Etching of Ge over Si, Journal of Integrated Circuits and Systems 2013, vol.8, no.2, pp.104-109, 30 qui décrit ces procédés d'attaque RIE, document incorporé ici dans son intégralité par référence. 13 [0058] Après enlèvement de la couche de base épitaxiale 104 de la couche semiconductrice primaire sous-jacente 106, à l'intérieur de la seconde région 124B du substrat multicouches 120, la couche de masque 134 peut alors être enlevée de ce dernier. 100591 En référence à la Figure 7, une seconde couche de masque 126 peut être déposée ou autrement formée sur la couche semi-conductrice primaire exposée 106, à l'intérieur de la seconde région 12413 du substrat multi-couches 120. Il se peut que la seconde couche de masque 126 ne recouvre pas la couche de base épitaxiale 104 et la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A du substrat multi-couches 120. La seconde couche de masque 124 peut être déposée au moins sensiblement en continu sur le I 0 substrat multi-couches 120, puis recouverte de motifs pour enlever la couche de masque 122 dans la première région 124A du substrat multi-couches 120, de sorte que la couche de base épitaxiale 104 et la couche semi-conductrice primaire 106 soient exposées à travers la première couche de masque 122, à l'intérieur de la première région 124A du substrat multi-couches 120. [0060] La seconde couche de masque 126 peut comprendre une couche unique de 15 matériau de masquage ou, une pluralité de couches de matériau de masquage. La composition de la seconde couche de masque 126 peut être sélectionnée pour résister à des conditions environnementales auxquelles elle peut être exposée au cours d'un procédé de diffusion atomique réalisé ultérieurement sur la couche de base épitaxiale 104 et la couche semiconductrice primaire 106, à l'intérieur de la première région 124A du substrat multi-couches 20 120, comme décrit ci-dessous en référence aux Figures 8A-8C. Par exemple, la seconde couche de masque 126 peut comprendre un oxyde (p. ex., Si02, A1103, etc.), un nitrure (p. ex., Si3N4), ou un oxynitrure (p. ex., oxynitrure de silicium). A titre d'exemple non limitatif, dans des modes de réalisation où la couche de base épitaxiale 104 comprend du SixGel..', et la couche semiconductrice primaire 106, du silicium contraint en traction (sSi), la seconde couche de masque 25 126 peut comprendre une structure de masque multi-couches incluant une couche d'oxyde (p. ex., Si09), et une couche de nitrure (p. ex., Si3N4) sur un côté de la couche d'oxyde, à l'opposé de la couche de base épitaxiale 104. [0061] Après masquage de la couche semi-conductrice primaire 106, à l'intérieur de la seconde région 124B du substrat multi-couches 120, avec la seconde couche de masque 126, un 30 procédé de condensation (souvent désigné comme procédé de "mélange thermique") ou un autre type de procédé peut être utilisé pour diffuser des éléments de la couche de base épitaxiale 104 à 14 l'intérieur de la première région 124A dans la couche semi-conductrice primaire sous-jacente 106, de manière à réduire sélectivement la contrainte en traction, et/ou augmenter la contrainte en compression, dans la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A, par rapport au niveau de contrainte de la couche semi-conductrice primaire 106, à l'intérieur de la seconde région 1248 du substrat multi-couches 120. La présence de la seconde couche de masque 126 et l'absence de la couche de base épitaxiale 104 dans la seconde région 124B, peuvent empêcher la diffusion d'éléments dans la couche semi-conductrice primaire 106, à l'intérieur de la seconde région 124B, de sorte que la contrainte dans la couche semiconductrice primaire 106 est conservée pendant le procédé de condensation réalisé sur la première région 124A du substrat multi-couches 120. En d'autres termes, le procédé de condensation ne peut être réalisé que sur la première région 124A du substrat multi-couches 120, et non sur la seconde région 124B de celui-ci. Ce procédé de condensation est décrit ci-dessous, en référence aux Figures 8A-8C. [0062] la Figure 8A est une vue agrandie d'une partie du substrat multi-couches 120, illustrée sur la Figure 6, à l'intérieur de la première région 124A. Le procédé de condensation peut impliquer de soumettre le substrat multi-couches 120, avec la couche semi-conductrice primaire 106, masquée à l'intérieur de la seconde région 124B de celle-ci, à un procédé d'oxydation dans un four à des températures élevées (p. ex., entre environ 900°C et environ 1150°C) dans une atmosphère oxydante (p. ex., 02 sec). En référence à la Figure 8B, le procédé d'oxydation peut conduire à la formation d'une couche d'oxyde 136 à la surface du substrat multi-couches 120, et peut entraîner la diffusion d'éléments de la couche de base épitaxiale 104 dans la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A du substrat multi-couches 120. Avec le temps, la limite ou l'interface entre la couche de base épitaxiale 104 et la couche semi-conductrice primaire 106 peut devenir indiscrète, puisque les éléments de la couche de base épitaxiale 104 sont incorporés dans la couche d'oxyde croissante 136 et/ou diffusent et sont incorporés dans la couche semi-conductrice sous-jacente 106. [0063] Dans des modes de réalisation où la couche semi-conductrice primaire 106 comprend du silicium contraint en traction (sSi), et la couche de base épitaxiale 104, du Si'Ger', la couche d'oxyde 136 peut comprendre du dioxyde de silicium (Si02), et le germanium de la couche de base épitaxiale de SiGei_., 104 peut diffuser dans le silicium contraint (sSi) de la couche semi-conductrice primaire 106, ce qui transforme la couche semi-conductrice contrainte 15 de sSi 106 en une couche semi-conductrice primaire de SiyGei_y contraint 106. La couche d'oxyde 136 peut se former à la surface de la couche de base épitaxiale 104 et croître en épaisseur dans le substrat multi-couches 120, à travers la couche de base épitaxiale en dissolution 104, et dans la couche semi-conductrice primaire 106. Lorsque l'épaisseur de la couche d'oxyde 136 croît pendant le procédé de condensation du germanium, l'épaisseur de la couche semi- conductrice primaire 106 diminue, et la concentration de germanium dans la couche semiconductrice primaire 106 augmente jusqu'à l'obtention d'une couche semi-conductrice primaire 106, ayant une concentration souhaitée de germanium, dans la couche semi-conductrice primaire du SiyGei_y 106 contrainte, comme illustré sur la Figure 8C. La diffusion du germanium dans la couche semi-conductrice primaire 106 peut entraîner une diminution de la contrainte en traction, à l'intérieur de la couche, et mener à l'apparition d'une contrainte en compression dans celle-ci. Après le procédé de condensation, la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A, peut se trouver dans un état de contrainte en traction, inférieure à une contrainte en traction dans la couche semi-conductrice primaire 106, à l'intérieur de la seconde région 124B, la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A, peut se trouver, au moins, dans un état sensiblement relaxé, exempte de contrainte en traction ou compression ou la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A, peut se trouver dans un état de contrainte en compression. [0064] La couche d'oxyde 136 peut être enlevée, en option, de la couche semi- conductrice primaire 106, à l'intérieur de la première région I 24A du substrat multi-couches 120, après réalisation du procédé de condensation. La couche d'oxyde 136 peut être enlevée au moyen d'un procédé d'attaque à l'acide ou à sec. [0065] Le procédé de condensation peut entraîner une diminution de l'épaisseur de la couche semi-conductrice primaire 106 à l'intérieur de la première région 124A du substrat multi- couches 120 comme on peut le voir en comparant les Figures 8A et 8C. Dans certains modes de réalisation, après exécution du procédé de condensation et enlèvement de la couche d'oxyde 136, un matériau semi-conducteur supplémentaire peut être formé sélectivement par croissance épitaxiale sur la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A du substrat multi-couches 120, sans croissance épitaxiale d'un matériau semi-conducteur supplémentaire sur la couche semi-conductrice primaire 106, à l'intérieur de la seconde région 124B du substrat multi-couches 120. Le matériau semi-conducteur supplémentaire peut avoir les 16 mêmes composition et état de contrainte que le matériau semi-conducteur sous-jacent de la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A du substrat multi-couches 120. La croissance épitaxiale sélective du matériau semi-conducteur supplémentaire peut être utilisée pour épaissir la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A du substrat multi-couches 120, de sorte qu'une épaisseur de la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A, est au moins sensiblement égale à une épaisseur de la couche semi-conductrice primaire 106, à l'intérieur de la seconde région 124B, qui n'a pas été soumise au procédé de condensation. [0066] Le procédé de condensation peut entraîner une amélioration de la mobilité des trous, à l'intérieur de la couche semi-conductrice primaire 106, dans la première région 124A du substrat multi-couches 120, qui peut être souhaitable pour former des transistors PMOS, tels que des transistors FET en technologie planar ou des transistors FET à ailettes ayant des structures à canal de transistor comprenant des régions de la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A du substrat multi-couches 120. La couche semi- conductrice primaire 106, à l'intérieur de la seconde région 124B du substrat multi-couches 120, peut rester dans un état de contrainte en traction qui peut être souhaitable pour former des transistors NMOS, tels que des transistors FET en technologie planar ou des transistors FET à ailettes ayant des structures à canal de transistor comprenant des régions de la couche semiconductrice primaire 106, à l'intérieur de la seconde région 124B du substrat multi-couches 120. 100671 En référence à la Figure 9, après fourniture du substrat multi-couches 120, ce dernier peut être attaqué pour définir des structures à ailettes 132 dont chacune peut comprendre une partie de la couche semi-conductrice primaire 106. Chacune des structures à ailettes 132 peut être dimensionnée et configurée pour être utilisée dans un FET à ailettes [00681 Le procédé d'attaque peut être effectué, par exemple, en déposant une couche de masque sur substrat multi-couches 120, en formant des motifs sur la couche de masque pour y inclure des ouvertures en des emplacements où il est souhaitable d'attaquer dans et à travers la couche de base épitaxiale 104 et la couche semi-conductrice primaire 106, puis en attaquant la couche semi-conductrice primaire 106 à travers la couche de masque portant des motifs. On peut employer d'autres procédés connus dans l'art pour former de telles structures à ailettes 132, comme les procédés de double masquage défini par un espaceur (SDDP), également connus dans l'art sous le nom de procédés de transfert d'image sur paroi latérale. 17 [0069] Le procédé d'attaque peut comprendre un procédé d'attaque à l'acide ou un procédé d'attaque à sec (p. ex., procédé d'attaque par ions réactifs (RIE)). Le procédé d'attaque peut comprendre un procédé d'attaque anisotrope, de manière à fournir des structures à ailettes 132 présentant des parois latérales généralement verticales. Le réactif d'attaque peut être sélectionné pour attaquer sélectivement la couche de base épitaxiale 104 et la couche semi- conductrice primaire 106, par rapport à la couche BOX sous-jacente 114, de sorte que la couche BOX 114 puisse servir de couche d'arrêt d'attaque. [0070] A titre d'exemple non limitatif, dans des modes de réalisation où la couche semi-conductrice primaire 106 comprend du silicium contraint en traction (sSi), à l'intérieur de la seconde région 124B, et du SiyGel_y contraint en compression, à l'intérieur de la première région 124A, un procédé d'attaque par ions réactifs à sec (RIE) peut être employé en recourant à des chimies à base de composants halogénés, y compris les gaz réactifs à base de chlore (p. ex., C12), de fluor (p. ex., CF 4 ou SFs), et/ou de brome (p. ex., FIBr), comme réactifs d'attaque. [0071] Les structures à ailettes 132 peuvent inclure une première pluralité d'ailettes I 32A destinées à être des ailettes de transistors FET à ailettes du type P, et une seconde pluralité d'ailettes 132B destinées à être des ailettes de transistors FET à ailettes du type N. Chacune de la première pluralité d'ailettes 132A peut comprendre une partie de la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A du substrat multi-couches 120 et chacune de la seconde pluralité d'ailettes 132B peut comprendre une partie de la couche semi-conductrice primaire 106, à l'intérieur de la seconde région 124B du substrat multi-couches 120. Par suite, la première pluralité de structures à ailettes 132A peut se trouver dans un état contraint différent par rapport à la seconde pluralité de structures à ailettes 132B. En particulier, la seconde pluralité de structures à ailettes 132B. peut se trouver dans un état de contrainte en traction, et la première pluralité de structures à ailettes I 32A dans un état de contrainte en traction réduite (par rapport à la seconde pluralité de structures à ailettes 132B), dans un état relaxé au moins sensiblement exempt de contrainte en traction ou compression ou dans un état de contrainte en compression. [0072] Dans certains modes de réalisation, les structures à ailettes 132 peuvent avoir une ou plusieurs dimensions (p. ex., longueur, largeur ou hauteur) en dessous d'une dimension critique à laquelle le matériau des structures à ailettes 132 se relaxera, soit spontanément soit pendant un traitement ultérieur à températures élevées. Dans certains modes de réalisation, les structures à ailettes 132 peuvent être formées pour obtenir une largeur d'ailettes moyenne 1 (voir 18 Figure 10) d'environ 30 nm ou moins, d'environ 20 mn ou moins, ou encore d'environ 15 nm ou moins. [0073] Dans les procédés décrits ci-dessus, la couche de base épitaxiale 104 peut être utilisée comme couche de base sur laquelle la couche semi-conductrice primaire 106 est formée initialement par croissance épitaxiale, de sorte que la couche semi-conductrice primaire 106 se trouve dans un état contraint, tel que décrit en référence à la Figure 1, et peut être utilisée ultérieurement pour modifier un état de contrainte d'une partie de la couche semi-conductrice primaire 106, dans le procédé de condensation, tel que décrit en référence aux Figures 8A-8C. [0074] Comme décrit ci-dessus, la première pluralité de structures à ailettes I32A, et la seconde pluralité de structures à ailettes 132B peuvent être formées ensemble dans un procédé de masquage et d'attaque commun, comme décrit en référence à la Figure 9. [00751 La structure résultante formée par les procédés décrits ici, inclut une première pluralité de structures à ailettes 132A et une seconde pluralité de structures à ailettes 132B disposées sur la couche d'oxyde enterrée 114 dans un plan commun sur un côté de celle-ci, à l'opposé du substrat de base 110. Chacune de la première pluralité de structures à ailettes 132A, comprend une couche semi-conductrice primaire 106 incluant deux éléments ou plus (p. ex., silicium et germanium). Chacune de la seconde pluralité de structures à ailettes 132B, comprend une couche semi-conductrice primaire 106 non condensée. De plus, les structures à ailettes 132 de la seconde pluralité de structures à ailettes 132B présentent une contrainte cristallographique différant d'une contrainte cristallographique des structures à ailettes 132 de la première pluralité de structures à ailettes 132A. Par exemple, les structures à ailettes 132 de la seconde pluralité de structures à ailettes 132B peuvent se trouver dans un état de contrainte en traction, et les structures à ailettes 132 de la première pluralité de structures à ailettes 132A peuvent se trouver dans un état de contrainte en traction réduite, un état de contrainte relaxé (absence de contrainte) ou un état de contrainte en compression. [0076] Après formation de la première pluralité de structures à ailettes 132A et de la seconde pluralité de structures à ailettes 132B, comme décrit ci-dessus, une première pluralité de transistors FET à ailettes PMOS peut être formée, comprenant la première pluralité de structures à ailettes 132A et une seconde pluralité de transistors FET à ailettes NMOS peut être formée, comprenant la seconde pluralité de structures à ailettes 132B. 19 f00771 La Figure 10, illustre un exemple simplifié non limitatif d'un mode de réalisation d'une configuration de transistors FET à ailettes pouvant être fabriquée en utilisant la première pluralité de structures à ailettes I 32A et/ou la seconde pluralité de structures à ailettes 132B, conformément aux modes de réalisation de la présente invention. On notera que de nombreuses configurations différentes de FET à ailettes sont connues dans l'art, et peuvent être employées conformément aux modes de réalisation de l'invention, et la structure de FET à ailettes illustrée sur la Figure 10 est exposé simplement comme exemple de ces structures FET à ailettes. [00781 Comme le montre la Figure 10, un transistor FET à ailettes 140 comprend une région source 142, une région drain 144, et un canal s'étendant entre la région source 142 et la région drain 144. Le canai est défini par et comprend une ailette 132, telle que soit une première structure à ailettes 132A soit une seconde structure à ailettes 132B. Dans certains modes de réalisation, la région source 142 et la région drain 144 peuvent inclure ou être définies par des parties d'extrémité longitudinales d'une structure à ailettes 132. Une grille conductrice 146 s'étend de manière contiguë sur au moins une partie de la structure à ailettes 132 entre la région source 142 et la région drain 144. La grille 146 peut être séparée de la structure à ailettes 132 par un matériau diélectrique 148. La grille 146 peut inclure une structure multi-couches et des couches conductrices et/ou semi-conductrices. Une couche à faible résistance incluant un métal, un composé métallique ou les deux, tel qu'un siliciure conducteur, peut être déposée sur la région source 142 et/ou la région drain 144 pour y former des contacts électriques. 100791 De manière avantageuse, la contrainte en traction dans le canal peut augmenter les performances de transistors FET à ailettes NMOS et réduire la tension de seuil, alors qu'une contrainte en traction réduite (p. ex., moins de contrainte en traction, pas de contrainte en traction ou compression ou contrainte en compression) dans le canal, peut augmenter les performances de transistors FET à ailettes PMOS, et réduire la tension de seuil. Pour certaines fonctions, des dispositifs contraints sont avantageux, en raison de la nécessité d'une performance élevée ; pour d'autres, la performance n'est pas aussi importante, mais une tension de seuil est avantageuse. Avec les modes de réalisation de la présente invention, le fabricant peut incorporer sélectivement différents niveaux de tension/contrainte dans les réseaux cristallins de différents transistors FET à ailettes, dans le même dispositif, dans un plan de transistor FET à ailettes commun. 20 [0080] Bien que les procédés et structures ci-dessus soient décrits en relation avec des structures FET à ailettes, on notera que des modes de réalisation supplémentaires de l'invention peuvent comprendre la formation de structures FET classiques autres que des structures FET à ailettes, et une pluralité de transistors FET CMOS du type P classiques peut être fabriquée au moyen de la couche semi-conductrice primaire 106, à l'intérieur de la première région 124A du substrat mufti-couches 120, et une pluralité de transistors FET CMOS du type N classiques peut être fabriquée au moyen de la couche semi-conductrice primaire 106, à l'intérieur de la seconde région 124B du substrat multi-couches 120. [0081] Des exemples non limitatifs de modes de réalisation supplémentaires de l'invention sont exposés ci-dessous. [0082] Mode de réalisation 1 : Procédé de fabrication d'une structure semi-conductrice comprenant : la fourniture d'un substrat multi-couches, incluant : un substrat de base, une couche d'oxyde enterrée sur une surface du substrat de base, une couche semi-conductrice primaire contrainte sur un côté de la couche d'oxyde enterrée, à l'opposé du substrat de base, et une couche de base épitaxiale sur un côté de la couche semi-conductrice contrainte, à l'opposé de la couche d'oxyde enterrée ; la diffusion d'éléments de la couche de base épitaxiale dans la couche semiconductrice primaire contrainte, à l'intérieur d'une première région du substrat multi-couches, sans diffusion d'éléments de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, à l'intérieur d'une seconde région du substrat multi-couches, et enrichissement d'une concentration des éléments diffusés dans la couche semi-conductrice primaire, à l'intérieur de la première région, de sorte qu'un état contraint dans la couche semi-conductrice primaire, à l'intérieur de la première région, diffère d'un état contraint dans la couche semi-conductrice primaire, à l'intérieur de la seconde région ; et formation d'une première pluralité de structures à canal de transistor, chacune comprenant une partie de la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches, et d'une seconde pluralité de structures à canal de transistor, chacune comprenant une partie de la couche semi-conductrice primaire, à l'intérieur de la seconde région du substrat multi-couches. [0083] Mode de réalisation 2: Procédé du mode de réalisation 1, comprenant, en outre, la sélection de la couche semi-conductrice contrainte, pour comprendre du silicium contraint. 21 [0084] Mode de réalisation 3: Procédé du mode de réalisation 2, comprenant, en outre, la sélection de la couche semi-conductrice contrainte, pour comprendre du silicium contraint en traction. [0085] Mode de réalisation 4: Procédé de l'un quelconque des modes de réalisation 1 à 3, comprenant, en outre, la sélection de la couche de base épitaxiale pour comprendre du SixGel,, dans lequel x est compris entre environ 0,01 et 0,99, et, dans lequel la diffusion d'éléments de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, comprend la diffusion du germanium dans la couche semi-conductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches. i [0086] Mode de réalisation 5: Procédé de l'un quelconque des modes de réalisation 1 à 4, dans lequel la formation d'une première pluralité de structures à canal de transistor et la formation de la seconde pluralité de structures à canal de transistor, comprend l'attaque à travers la couche semi-conductrice primaire et la définition de structures à ailettes, chacune d'elles comprenant une partie de la couche semi-conductrice primaire, chacune des structures à ailettes étant dimensionnée 15 et configurée pour être utilisée dans un FET à ailettes. [0087] Mode de réalisation 6: Procédé de l'un quelconque des modes de réalisation I à 5, dans lequel la fourniture du substrat multi-couches comprend : la croissance épitaxiale de la couche semi-conductrice contrainte sur la couche de base épitaxiale, sur un substrat donneur, pour former une structure donneuse ; l'implantation d'ions dans la structure donneuse et la formation 20 d'une zone de faiblesse, à l'intérieur de la structure donneuse ; la liaison de la structure donneuse à un substrat receveur comprenant le substrat de base ; et le clivage de la structure donneuse le long de la zone de faiblesse, pour transférer la couche semi-conductrice contrainte et la couche de base épitaxiale sur le substrat de base. 100881 Mode de réalisation 7: Procédé du mode de réalisation 6, dans lequel la liaison de 25 la structure donneuse au substrat receveur comprend la fourniture d'une couche d'oxyde sur un(e) ou les deux de la structure donneuse et du substrat receveur, et la liaison de la structure donneuse au substrat receveur au moyen d'un procédé de liaison directe. [0089] Mode de réalisation 8: Procédé du mode de réalisation 6 ou 7, comprenant, en outre la disposition de la zone de faiblesse à l'intérieur d'une région sensiblement homogène du 30 substrat donneur comprenant la couche de base épitaxiale. 22 [0090] Mode de réalisation 9: Procédé de l'un quelconque des modes de réalisation 1 à 8, dans lequel la diffusion d'éléments de la couche de base épitaxiale dans la couche semiconductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches, comprend la relaxation de contrainte dans la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches. 100911 Mode de réalisation 10: Procédé de l'un quelconque des modes de réalisation 1 à 9, dans lequel la diffusion d'éléments de la couche de base épitaxiale dans la couche semiconductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches, comprend l'introduction d'une contrainte en compression dans la couche semi-conductrice primaire, 0 à l'intérieur de la première région du substrat multi-couches. [0092] Mode de réalisation 11 : Procédé de l'un quelconque des modes de réalisation 1 à 10, dans lequel la diffusion d'éléments de la couche de base épitaxiale dans la couche semiconductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches, comprend l'augmentation de la mobilité des trous dans la couche semi-conductrice primaire, à 15 l'intérieur de la première région. [0093] Mode de réalisation 12: Procédé de l'un quelconque des modes de réalisation 1 à 11, dans lequel la diffusion d'éléments de la couche de base épitaxiale dans la couche semiconductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches, comprend l'exécution d'un procédé de condensation sur la couche semi-conductrice primaire, à 20 l'intérieur de la première région du substrat multi-couches. [0094] Mode de réalisation 13: Procédé du mode de réalisation 12, dans lequel la réalisation d'un procédé de condensation sur la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches, comprend l'oxydation d'une partie de la couche semiconductrice primaire, à l'intérieur de la première région du substrat multi-couches. 25 [0095] Mode de réalisation 14: Procédé de l'un quelconque des modes de réalisation I à 13, comprenant, en outre, la formation d'une pluralité de transistors FET du type P, comprenant la première pluralité de structures à canal de transistor, et la formation d'une pluralité de transistors FET du type N, comprenant la seconde pluralité de structures à canal de transistor. [0096] Mode de réalisation 15: Procédé de fabrication d'une structure semi-conductrice 30 comprenant : la fourniture d'un substrat multi-couches, incluant : un substrat de base, une couche d'oxyde enterrée sur une surface du substrat de base, une couche semi-conductrice primaire 23 contrainte sur un côté de la couche d'oxyde enterrée, à l'opposé du substrat de base, et une couche de base épitaxiale sur un côté de la couche semi-conductrice contrainte, à l'opposé de la couche d'oxyde enterrée ; le masquage d'une première région du substrat multi-couches avec une première couche de masquage, et l'enlèvement d'une partie de la couche de base épitaxiale d'une seconde région du substrat multi-couches ; l'enlèvement de la première couche de masquage de la première région du substrat multi-couches, et le masquage de la seconde région du substrat multi-couches avec une seconde couche de masque ; la diffusion d'éléments de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, à l'intérieur de la première région du substrat multicouches, et la modification d'un état de contrainte de la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches, sans diffusion d'éléments dans la couche semi-conductrice primaire contrainte, à l'intérieur de la seconde région du substrat multi-couches ; et la formation d'une première pluralité de structures à canal de transistor, chacune comprenant une partie de la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multicouches, et d'une seconde pluralité de structures à canal de transistor, chacune comprenant une partie de la couche semi-conductrice primaire, à l'intérieur de la seconde région du substrat multi- couches. [0097] Mode de réalisation 16: Procédé du mode de réalisation 15, comprenant, en outre, la sélection de la couche semi-conductrice contrainte, pour comprendre du silicium contraint en traction. 10098] Mode de réalisation 17: Procédé du mode de réalisation 15 ou 16, comprenant, en outre, la sélection de la couche de base épitaxiale pour comprendre du SixGel-x au moins sensiblement relaxé, dans lequel x est compris entre environ 0,01 et environ 0,99, et, dans lequel la diffusion d'éléments de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, à l'intérieur de la première région du substrat mufti-couches, comprend la diffusion du germanium dans la couche semi-conductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches. [0099] Mode de réalisation 18: Procédé de l'un quelconque des modes de réalisation 15 à 17, comprenant, en outre, la formation d'une pluralité de transistors FET du type P, comprenant la première pluralité de structures à canal de transistor, et la formation d'une pluralité de transistors 30 FET du type N, comprenant la seconde pluralité de structures à canal de transistor. 24 0100] Mode de réalisation 19: Structure semi-conductrice incluant un substrat multicouches, comprenant : un substrat de base, une couche d'oxyde enterrée sur une surface du substrat de base, et une couche semi-conductrice primaire sur un côté de la couche d'oxyde enterrée, à l'opposé du substrat de base, une partie de la couche semi-conductrice primaire, à l'intérieur d'une première région du substrat multi-couches comprenant du SiyGel_y, dans lequel y est compris entre environ 0,20 et environ 0,99, une partie de la couche semi-conductrice primaire, à l'intérieur d'une seconde région du substrat multi-couches, comprenant du Si contraint en traction ; dans laquelle la partie de la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multicouches présente une contrainte cristallographique différant d'une contrainte cristallographique de la partie de la couche semi-conductrice primaire, à l'intérieur de la seconde région du substrat multi- couches. [00101] Mode de réalisation 20: Structure semi-conductrice du mode de réalisation 19, comprenant, en outre, une première pluralité de transistors FET du type P comprenant chacune une partie de la couche semi-conductrice primaire, à l'intérieur de la première région du substrat rnulti- couches, et une seconde pluralité de transistors FET du type N, comprenant chacun une partie de la couche semi-conductrice primaire à l'intérieur de la seconde région du substrat multi-couches. [00102] Les exemples de modes de réalisation de l'invention décrits ci-dessus ne limitent pas l'étendue de l'invention, puisqu'ils ne constituent que de simples exemples de modes de réalisation de l'invention qui est définie par la portée des revendications annexées et leurs équivalents légaux. Tous les modes réalisation équivalents sont destinés à être inclus dans l'étendue de la présente invention. Bien entendu, différentes modifications de l'invention, en plus de celles indiquées et décrites ici, telles que d'autres combinaisons utiles d'éléments présentés, apparaîtront évidentes à l'homme du métier. En d'autres termes, une ou plusieurs caractéristique(s) d'un exemple de mode de réalisation décrit ici, peut ou peuvent être combinée(s) avec une ou plusieurs caractéristique(s) d'un autre exemple de mode de réalisation présenté ici, pour fournir des modes de réalisation supplémentaires de l'invention. Ces modifications et modes de réalisation sont également destiné(e)s à être inclus dans l'étendue des revendications annexées. 25 REVENDICATIONS1. Procédé de fabrication d'une structure semi-conductrice, comprenant : la fourniture d'un substrat multi-couches, incluant : un substrat de base, une couche d'oxyde enterrée sur une surface du substrat de base, une couche semi-conductrice primaire contrainte sur un côté de la couche d'oxyde to enterrée, à l'opposé du substrat de base, et une couche de base épitaxiale sur un côté de la couche semi-conductrice contrainte, à l'opposé de la couche d'oxyde enterrée ; la diffusion de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, à l'intérieur d'une première région du substrat multi-couches, sans diffusion d'éléments 15 de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, à l'intérieur d'une seconde région du substrat multi-couches, et l'enrichissement d'une concentration des éléments diffusés dans la couche semi-conductrice primaire, à l'intérieur de la première région, de sorte qu'un état de contrainte dans la couche semiconductrice primaire, à l'intérieur de la première région, diffère d'un état de contrainte 20 dans la couche semi-conductrice primaire, à l'intérieur de la seconde région ; et la formation d'une première pluralité de structures à canal de transistor, chacune comprenant une partie de la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches, et une seconde pluralité de structures à canal de transistor, chacune comprenant une partie de la couche semi-conductrice primaire à l'intérieur de la 25 seconde région du substrat multi-couches. 2. Procédé selon la revendication 1, comprenant, en outre, la sélection de la couche semi-conductrice contrainte, pour comprendre du silicium contraint. 30 3. Procédé selon la revendication 2, comprenant, en outre, la sélection de la couche semi-conductrice contrainte, pour comprendre du silicium contraint en traction. 26. Procédé selon la revendication 2, comprenant, en outre, la sélection de la couche de base épitaxiale pour comprendre du SixGei_x, dans lequel x est compris entre environ 0.01 et environ 0,99, et, dans lequel la diffusion d'éléments de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, comprend la diffusion du germanium dans la couche semi-conductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches. 5. Procédé selon la revendication l, dans lequel la formation d'une première pluralité de structures à canal de transistor et la formation de la seconde pluralité de structures à canal de transistor, comprend l'attaque à travers la couche semi-conductrice primaire et la définition de structures à ailettes, chacune d'elles comprenant une partie de la couche semiconductrice primaire, chacune des structures à ailettes étant dimensionnée et configurée pour être utilisée dans un FET à ailettes. 6. Procédé selon la revendication 1, dans lequel la fourniture du substrat multi- couches comprend : la croissance épitaxiale de la couche semi-conductrice contrainte sur la couche de base épitaxiale, sur un substrat donneur, pour former une structure donneuse ; l'implantation d'ions dans la structure donneuse et la formation d'une zone de faiblesse à l'intérieur de la structure donneuse ; la liaison de la structure donneuse à un substrat receveur comprenant le substrat de base ; et le clivage de la structure donneuse le long de la zone de faiblesse pour transférer la couche semiconductrice contrainte et la couche de base épitaxiale sur le substrat de base 7. Procédé selon la revendication 6, dans lequel la liaison de la structure donneuse au substrat de base comprend la fourniture d'une couche d'oxyde sur une ou les deux de la structure donneuse et du substrat receveur ; et la liaison de la structure donneuse au substrat receveur, au moyen d'un procédé de liaison directe. 27. Procédé selon la revendication 6, comprenant, en outre, la disposition de la zone de faiblesse à l'intérieur d'une région sensiblement homogène du substrat donneur comprenant la couche de base épitaxiale. 9. Procédé selon la revendication I, dans lequel la diffusion d'éléments de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches, comprend la relaxation de contrainte dans la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches. 10 10. Procédé selon la revendication 1, dans lequel la diffusion d'éléments de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches, comprend l'introduction d'une contrainte en compression dans la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches. 15 11. Procédé selon la revendication 1, dans lequel la diffusion d'éléments de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches, comprend l'augmentation de la mobilité des trous dans la couche semi-conductrice primaire, à l'intérieur de la première région. 20 12. Procédé selon la revendication I, dans lequel la diffusion d'éléments de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches, comprend la réalisation d'un procédé de condensation sur la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi- 25 couches. 13. Procédé selon la revendication 12, dans lequel la réalisation d'un procédé de condensation sur la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches, comprend l'oxydation d'une partie de la couche semi-conductrice 30 primaire, à l'intérieur de la première région du substrat mei-couches. 28. Procédé selon la revendication 1, comprenant en outre la formation d'une pluralité de transistors FET du type P, comprenant la première pluralité de structures à canal de transistor, et la formation d'une pluralité de transistors FET du type N, comprenant la seconde pluralité de structures à canal de transistor. 15. Procédé de fabrication d'une structure semi-conductrice, comprenant : la fourniture d'un substrat multi-couches, incluant : un substrat de base, une couche d'oxyde enterrée sur une surface du substrat de base, 10 une couche semi-conductrice primaire contrainte sur un côté de la couche d'oxyde enterrée, à l'opposé du substrat de base, et une couche de base épitaxiale sur un côté de la couche semi-conductrice contrainte, à l'opposé de la couche d'oxyde enterrée ; le masquage d'une première région du substrat multi-couches par une première couche de 15 masque, et l'enlèvement d'une partie de la couche de base épitaxiale d'une seconde région du substrat multi-couches. l'enlèvement de la première couche de masque de la première région du substrat multi-couches, et le masquage de la seconde région du substrat multi-couches par une seconde couche de masque. 20 La diffusion d'éléments de la couche de base épitaxiale dans la couche semi-conductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches, et la modification d'un état de contrainte de la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches, sans diffusion d'éléments dans la couche semi-conductrice primaire contrainte, à l'intérieur de la seconde région du substrat multicouches ; et la formation d'une première pluralité de structures à canal de transistor, chacune comprenant une partie de la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches, et une seconde pluralité de structures à canal de transistor, chacune comprenant une partie de la couche semi-conductrice primaire à l'intérieur de la 30 seconde région du substrat multi-couches. 29. Procédé selon la revendication 15, comprenant, en outre, la sélection de la couche semi-conductrice contrainte, pour comprendre du silicium contraint en traction. 17. Procédé selon la revendication 16, comprenant, en outre, la sélection de la couche de base épitaxiale pour comprendre du SixGei,x, au moins sensiblement relaxé, dans lequel x est compris entre environ 0,01 et environ 0,99, et, dans lequel la diffusion d'éléments de la couche de base épitaxiale dans la couche semiconductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches, comprend la diffusion du germanium dans la couche semi-conductrice primaire contrainte, à l'intérieur de la première région du substrat multi-couches. 18. Procédé selon la revendication 17, comprenant en outre la formation d'une pluralité de transistors FET du type P, comprenant la première pluralité de structures à canal de transistor, et la formation d'une pluralité de transistors FET du type N, comprenant la seconde pluralité de structures à canal de transistor. 19. Structure semi-conductrice incluant un substrat multi-couches, comprenant : un substrat de base, une couche d'oxyde enterrée sur une surface du substrat de base, et une couche semi-conductrice primaire sur un côté de la couche d'oxyde enterrée, à l'opposé du substrat de base, une partie de la couche semi-conductrice primaire, à l'intérieur d'une première région du substrat multi-couches comprenant du SiyGel_y, dans lequel, y est compris entre environ 0,20 et environ 0,99, une partie de la couche semi-conductrice primaire, à l'intérieur d'une seconde région du substrat multi-couches comportant du Si contraint en traction ; dans laquelle, la partie de la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches, présente une contrainte cristallographique différant d'une contrainte cristallographique de la partie de la couche semi-conductrice primaire, à l'intérieur de la seconde région du substrat multi-couches.30. Structure semi-conductrice selon la revendication 19, comprenant, en outre, une première pluralité de transistors FET du type P comprenant chacune une partie de la couche semi-conductrice primaire, à l'intérieur de la première région du substrat multi-couches, et une seconde pluralité de transistors FET du type N, comprenant chacun une partie de la couche semi- conductrice primaire à l'intérieur de la seconde région du substrat multi-couches. 31