Brevet FR3035258A1 — publié le 20161021

Procédé et dispositif de programmation de cellules mémoires du type à programmation unique Des modes de mise en oeuvre et de réalisation de l'invention concernent les cellules mémoires non volatiles du type à programmation unique, connu par l'homme du métier sous l'acronyme anglosaxon « OTP » (« One Time Programmable ») et plus particulièrement la programmation de telles cellules mémoires. Classiquement une cellule mémoire du type à programmation unique fonctionne comme un fusible ou un anti-fusible dont on modifie l'état de façon irréversible, par exemple par claquage d'un diélectrique, en appliquant une tension de programmation élevée à la cellule mémoire, de façon que la cellule mémoire passe d'un état non conducteur à un état conducteur, ce qui revient à changer sa résistance. Par exemple, une cellule mémoire du type à programmation unique sous forme d'un anti-fusible comprend généralement un condensateur possédant une couche de diélectrique entre ses deux électrodes. Ce condensateur peut être formé par un transistor MOS dont la source et le drain sont reliés. Selon la tension de programmation appliquée et le temps de programmation, on peut obtenir un canal conducteur qui traverse complètement la couche de diélectrique du condensateur, phénomène connu par l'homme du métier sous le terme anglosaxon « Hard Breakdown ». En conséquence, ce canal conducteur change définitivement l'état du condensateur qui passe de non conducteur à conducteur, autrement dit la résistance de la cellule mémoire. La valeur logique de la cellule mémoire par exemple égale initialement à « 0 » devient alors « 1 » lorsque le canal conducteur créé traverse complètement la couche de diélectrique du condensateur. Afin de minimiser la consommation d'énergie et de maximiser le rendement de programmation, la tension de programmation est appliquée dans un laps de temps très court de l'ordre de dizaines nano 3035258 2 secondes et la valeur du champ électrique de programmation peut s'élever jusqu'à 35MV/cm. Cependant, la tension de programmation appliquée est généralement choisie pour un pire cas et reste constante pendant toute 5 la programmation quelle que soit la température du circuit intégré contenant les cellules mémoires. La tension de programmation appliquée est donc souvent plus élevée que celle nécessaire pour claquer la couche de diélectrique du condensateur dans un temps de programmation donné. 10 Il en résulte par conséquent une fuite de courant élevée une fois que le canal conducteur est en formation puis complètement créé pendant la programmation. Par ailleurs, des circuits autour des cellules mémoires devant être préservés subissent de facto un « stress » important pendant 15 l'application de la tension de programmation ce qui risque de les endommager. Ce phénomène est d'autant plus critique pour des densités de cellules mémoires importantes ce qui est le cas pour des technologies CMOS avancées. 20 Selon un mode de mise en oeuvre et de réalisation, il est proposé d'améliorer l'efficacité de programmation de cellules mémoires du type OTP, tout en limitant autant que possible le « stress » subi par des composants proches de ces cellules-mémoires. A cet égard, les inventeurs ont observé, notamment par des 25 mesures, que pour un temps de programmation donné, la tension de programmation à appliquer sur une cellule-mémoire du type OTP pour claquer son diélectrique, suivait une loi de variation décroissante avec la température en raison de l'activation thermique. Plus précisément il a été constaté que cette loi de variation 30 pouvant être approximée avantageusement par une loi affine décroissante tension-température. Les inventeurs ont en outre observé qu'une telle loi affine, formait une bonne approximation au l' ordre d'un modèle de dépendance temporelle du claquage d'un diélectrique, communément 3035258 3 connu par l'homme du métier sous l'acronyme anglosaxon « TDDB » (« Time Dependent Dielectric Breakdown ») mais qui requiert d'être adapté pour des applications de tensions élevées. Ainsi, selon un aspect, il est proposé un procédé de 5 programmation d'au moins une cellule mémoire du type à programmation unique comportant un condensateur, comprenant une génération d'une tension de programmation et une application de cette tension de programmation à ladite au moins une cellule mémoire de façon à obtenir un claquage du diélectrique du condensateur. 10 Selon une caractéristique générale de cet aspect, le procédé comprend une variation de la tension de programmation en fonction de la température de ladite au moins une cellule mémoire à partir d'une loi de variation décroissante en fonction de la température. La loi de variation peut être une loi affine décroissante 15 tension-température qui est par exemple une approximation d'une relation entre une tension appliquée sur le diélectrique, la température et le temps au bout duquel intervient le claquage du diélectrique, ladite relation étant tirée d'un modèle de dépendance temporelle du claquage d'un diélectrique. 20 Cette loi de variation peut être avantageusement obtenue à partir d'une source de tension de bande interdite générant une tension de bande interdite et, en interne, un courant proportionnel à la température absolue de la cellule-mémoire. Selon un autre aspect, il est proposé un circuit intégré 25 comprenant un dispositif électronique destiné à programmer au moins une cellule mémoire du type à programmation unique comportant un condensateur, comprenant un module configuré pour générer une tension de programmation destinée à claquer le diélectrique du condensateur. 30 Selon une caractéristique générale de cet autre aspect le module est configuré pour générer une tension de programmation variable avec la température de ladite cellule mémoire selon une loi de variation décroissante en fonction de la température. 3035258 4 Le module peut être avantageusement configuré pour générer ladite tension de programmation variable selon ladite loi de variation qui est une approximation d'une relation entre une tension appliquée sur le diélectrique, la température et le temps au bout duquel intervient 5 le claquage du diélectrique, ladite relation étant tirée d'un modèle de dépendance temporelle du claquage d'un diélectrique. En outre, le module est par exemple configuré pour générer ladite tension de programmation variable selon ladite loi de variation qui est une loi affine décroissante tension-température. 10 Selon un mode de réalisation, le module comprend des moyens de génération configurés pour générer une tension de référence intermédiaire variable selon ladite loi de variation, et une pompe de charge configurée pour générer ladite tension de programmation à partir de ladite tension de référence intermédiaire. 15 Puisque la tension de référence intermédiaire suit la loi de variation, la haute tension de programmation générée par la pompe de charge suit la même loi de variation. Une façon particulièrement avantageuse de générer une loi de variation tension-température affine décroissante est, comme indiqué 20 ci-avant, d'utiliser une source de tension de bande interdite (« band gap ») qui permet de délivrer une tension de bande interdite qui est constante par rapport à la température (ce qui va permettre d'obtenir le coefficient constant de la loi affine) et qui contient d'autre part un coeur interne générant un courant proportionnel à la température (ce 25 qui va permettre d'obtenir après traitement le coefficient de proportionnalité de la loi affine). Ainsi, selon un mode de réalisation, les moyens de génération comportent une source de tension de bande interdite configurée pour 30 générer une tension de bande interdite et un premier courant proportionnel à la température absolue de la cellule-mémoire, un étage de sortie connecté à la source de tension de bande interdite et configuré pour générer un premier courant élémentaire indépendant de la température absolue à partir de la tension de bande 3035258 5 interdite et un deuxième courant élémentaire proportionnel à la température absolue à partir du premier courant, des moyens de soustraction configurés pour soustraire le deuxième courant élémentaire du premier courant élémentaire de façon 5 à obtenir un deuxième courant inversement proportionnel à la température absolue, et des moyens pour transformer le deuxième courant en ladite tension de référence intermédiaire. Le circuit intégré peut avantageusement incorporer un plan 10 mémoire de cellules du type à programmation unique et des moyens de décodage pour appliquer sélectivement ladite tension de programmation sur au moins une cellule du plan mémoire. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise 15 en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - Les figures 1 à 6 ont trait à des modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, on illustre très schématiquement un circuit 20 intégré IC comprenant un dispositif de mémoire non volatile du type à programmation unique MPU. Ce dispositif de mémoire MPU comprend un plan-mémoire matriciel PM comprenant N rangées et M colonnes de cellules-mémoires CEL. 25 Chaque cellule-mémoire est connectée sur une ligne de mots WL et sur une ligne de bits BL. Comme représenté schématiquement sur la partie droite de la figure 1, chaque cellule comporte un condensateur C dont une électrode E2 est destinée à être reliée à la masse et dont l'autre 30 l'électrode El est destinée à recevoir une tension de programmation VG pendant un temps de programmation donnée de façon à claquer le diélectrique DL. Bien entendu, comme il est bien connu de l'homme du métier, chaque cellule-mémoire est en fait accessible par un transistor d'accès, 3035258 6 typiquement un transistor NMOS d'accès dont la grille est connectée à la ligne de mot WL et dont le drain est connecté à l'électrode E2 et dont la source est connectée à la ligne de bits BL. Cela étant, à des fins de simplification, ce transistor d'accès n'est pas représenté sur la 5 partie droite de la figure 1. Le décodage des lignes de mots WL s'effectue par un décodeur de rangées RDC et le décodage des lignes de bits BL s'effectue par un décodeur de colonne CDC. Le plan-mémoire matriciel PM est en outre connecté à une 10 source de tension de programmation STP qui fournit la tension de programmation VG des cellules mémoires CEL. Une pompe de charge est souvent prévue dans la source de tension de programmation STP pour obtenir une tension de programmation VG élevée. En fonction de la granularité souhaitée, le plan-mémoire peut 15 être programmé par bit, ou bien par mot (plusieurs cellules d'une même rangée et situées sur plusieurs colonnes de lignes de bits forment un mot numérique), ou encore par « page mémoire » (plusieurs mots mémoires simultanément). Comme illustré sur la figure 2, pour un temps de 20 programmation TBD donné et une surface du condensateur donné, la tension de programmation VG décroit en fonction de la température de la cellule mémoire. Trois évolution CV1, CV2, CV3 sont représentées sur cette figure pour trois valeurs différentes du temps de programmation TBD (10-5s, 10-6s, 10-7s). Bien que ces évolutions aient 25 pu être obtenues par des mesures physiques sur une cellule mémoire, il apparait que ces évolutions correspondent aussi à des résultats de simulation liés d'un modèle de dépendance temporelle du claquage d'un diélectrique adapté à des tensions élevées. Plus précisément, selon le modèle, la tension de programmation 30 VG à appliquer pendant le temps TBD peut claquer le diélectrique varie en fonction de la température selon la loi de variation : 3035258 7 ^ b( 1 1 \ k T T ref j Ln(TBD)- Ln Ln(A1) Sref \; e S AT+Bfl-K Vef +(-AT -Bfl+K)(Ln(5)-1) VG = AT+B/3-K a( 1 1 5 k T T ref dans laquelle : lnAl est une constante représentant l'ordonnée à l'origine dans le repère logarithmique ; 5 fi est un paramètre de variabilité (pente de la distribution de Weibull des temps au claquage, appelé paramètre de forme) ; V ref est la tension de référence à laquelle est étalonnée cette loi de variation ; S est la surface de grille d'un condensateur MOS ; 10 S ef est la surface de référence à laquelle cette loi de variation a été étalonnée ; Tref est la température de référence à laquelle la loi de variation a été étalonnée ; k est la constante de Boltzmann ; 15 a, b, A, B et K sont des constantes extraites par régression linéaire. Par une approximation du 1 er ordre, cette loi de variation peut être considérée comme une loi affine décroissante tension-température (VG = -C1 T + C2). 20 A cet égard, une source de tension de programmations STP va maintenant être décrite pour prendre en compte cette loi de variation affine décroissante de la tension de programmation en fonction de la température. La figure 3 illustre schématiquement la structure de ladite 25 source de tension de programmation STP. Elle comprend par exemple des moyens de généràtion MG configurés pour générer une tension de référence intermédiaire Vrefi variable selon la loi de variation affine décroissante, et une pompe de charge PC configurée pour générer 3035258 8 ladite tension de programmation VG à partir de ladite tension de référence intermédiaire Vrefi- Comme illustré sur la figure 4, les moyens de génération MG comportent avantageusement une source de tension de bande interdite 5 STBI configurée pour générer en sortie une tension de bande interdite VB1 et en interne un premier courant 12 proportionnel à la température absolue de la cellule-mémoire. La source de tension de bande interdite STBI illustrée sur la figure 4 comprend par exemple un coeur classique CR de tension de 10 référence de bande interdite agencé pour, lorsque les tensions V1 et V2 à ses deux bornes BE1 et BE2 sont égalisées, être parcouru dans l'une de ses branches par le courant interne 12 proportionnel à la température absolue, bien connu par l'homme du métier sous l'acronyme anglosaxon Iptat (« Proportional To Absolute 15 Temperature »). Le coeur CR comprend ici un premier transistor bipolaire NPN, référencé TB1, monté en diode et connecté en série entre la borne d'entrée BE1 et une borne BM reliée à une tension de référence, ici la masse. 20 Le coeur CR comprend par ailleurs un deuxième transistor bipolaire NPN, référencé TB2, monté en diode et connecté en série avec une première résistance R1 entre la borne d'entrée BE2 et la borne BM reliée à la masse. Les bornes d'entrée BEI et BE2 sont respectivement reliées à 25 la borne de sortie BScR via une deuxième résistance R2. La source de tension de bande interdite STBI comprend en outre un comparateur OP1 ayant ses entrées négative et positive connectées respectivement aux bornes BE1 et BE2 pour égaliser les tensions V1 et V2, et sa sortie connectée à la borne de sortie BScR. 30 Lorsque les tensions V1 et V2 sont égalisées à l'aide du comparateur OP1, comme il est bien connu par l'homme du métier, le courant interne 12 traversant la résistance R1 est proportionnel à la température absolue et égale à kTln(Q1/Q2)/qR1, où k représente la constante de Boltzmann, T la température absolue, q la charge d'un 3035258 9 électron, Q1 la taille du transistor bipolaire TB1, Q2 la taille du transistor bipolaire TB2, et ln la fonction logarithme népérien. Il convient de noter que la taille Q1 et la taille Q2 sont différentes et leur rapport Ql/Q2 est choisi de façon pour que la 5 densité de courant traversant le transistor TB1 soit différente de la densité de courant traversant le transistor TB2 tandis que le courant traversant le transistor TB1 est égal au courant 12 traversant le transistor TB2. Bien entendu il serait également possible d'utiliser un transistor TB2 et x transistors TB1 en parallèle, tous de même taille 10 que celle du transistor TB2. La tension de sortie VBI est égale à la somme de la tension sur la résistance R2 et la tension base-émetteur VBEi du transistor TB1. Comme le courant II est égale au courant 12, la tension sur la résistance R2 est égale à R2*AVBE/R1 qui est proportionnel à la 15 température. Quant à la tension VBE15 elle possède un terme constant égal à la tension de bande interdite (aux alentours de 1,205 volts) et un autre terme inversement proportionnel à la température. En conséquence, en choisissant correctement le rapport R2/R1, le terme dépendant de la température de la tension VBI peut être annulé. 20 La tension VBI est égale à la tension de bande interdite 1,205 volts et considérée comme indépendante de la température absolue. Comme illustré sur la figure 4, les moyens de génération MG peut comporter en outre un étage de sortie ES connecté à la source de tension de bande interdite STBI via la borne de sortie BScR. 25 Cet étage ES est configuré pour générer un premier courant élémentaire Iei indépendant de la température absolue à partir de la tension de bande interdite VBI et un deuxième courant élémentaire 1e2 proportionnel à la température absolue à partir du premier courant 12. Les moyens MG comprenant également des moyens de 30 soustraction MS configurés pour soustraire le deuxième courant élémentaire 1,2 du premier courant élémentaire Iel de façon à obtenir un deuxième courant Irefi inversement proportionnel à la température absolue. 3035258 10 Des moyens Mrefi sont également prévus pour transformer le deuxième courant Irefi en ladite tension de référence intermédiaire Vrefi. L'étage de sortie ES comprend un premier moyen de recopie de courant comportant deux transistors PMOS TM1 et TN1 ayant leurs 5 sources mutuellement connectées à la tension d'alimentation VDD, leurs grilles mutuellement connectées à la sortie du comparateur OP1. Le drain du transistor TM1 est connecté à la borne de sortie BScR et le drain du transistor TN1 est connecté à la borne d'entrée BE3 des moyens de soustraction MS. 10 Le courant de drain It du transistor TM1 est égal à la somme des courants II et I2. Le courant élémentaire Ie2 issu du transistor TN1 est proportionnel au courant It selon l'équation I,2 = It*N1/M1, où N1 et M1 sont les rapports de largeur et de longueur de canal des transistors TN1 et TM1. 15 Par conséquent, le courant élémentaire Ie2 est également proportionnel à la température comme II ou 12. L'étage de sortie ES comporte par ailleurs un amplificateur opérationnel OP2, monté en suiveur, dont l'entrée inverseur est connectée à la borne de sortie BScR. L'entrée non-inverseur est 20 connectée à une borne BE4 relié à la masse via une résistance R3 et la sortie de l'amplificateur OP2 est connectée aux grilles des transistors PMOS TN2 et TM2 qui forment un deuxième moyen de recopie de courant. Les sources des transistors TN2 et TM2 sont mutuellement 25 connectées à la tension VDD. Les drains des transistors TN2 et TM2 sont respectivement connectés à la borne de sortie BSMS des moyens de soustraction MS et à la borne BE4. Comme on l'a décrit ci-avant, la tension VBI est configurée pour être constante et indépendante de la température. Grâce à 30 l'amplificateur OP2, la tension à la borne BE4 est égale à VBI et est également constante et indépendante de la température. En conséquence, le courant 13 traversant la résistance R3, égal à VBI/R3, est aussi indépendant de la température. 3035258 11 Ainsi, on peut obtenir au drain du transistor TN2 un courant élémentaire Iel à partir de la tension de bande interdite YB' qui est égal à 13*N2/M2, où N2 et M2 sont les rapports de largeur et de longueur de canal des transistors TN2 et TM2. Ce courant Iei est de 5 facto indépendant de la température absolue. Les moyens de soustraction MS comprennent par exemple un miroir de courant comportant deux transistors NMOS TS1 et TS2. Les drains des transistors TS1 et TS2 sont respectivement connectés à la borne d'entrée BE3 et à la borne de sortie BSMS et leurs sources sont 10 mutuellement connectées à la masse. Les grilles des transistors TS1 et TS2 sont mutuellement connectées au drain du transistor TS1. De ce fait, le courant circulant dans le transistor TS2 vers la masse est égal ou sensiblement égal au courant Ie2 et le courant de sortie irefi délivré à la borne de sortie BSMS est donc égal à Iei - 1e2. 15 Comme le courant lei est constant et le courant Ie2 est proportionnel à la température, le courant de référence intermédiaire I'fi est inversement proportionnel à la température et est égal à -Al T + A2. Les valeurs des coefficients Al et A2 sont ajustables via les 20 tailles Ni, N2, M1 et M2 des transistors TN1, TN2, TM1 et TM2. Le courant de référence intermédiaire Trefi est délivré ensuite aux moyens Mrefj, qui comportent par exemple une résistance R, pour transformer le courant Irai en la tension de référence intermédiaire Vrefi, qui est décroissant en fonction de la température selon une loi 25 affine : Vrefi = -A1RT + A2R. Afin de générer la tension de programmation VG en tension élevée pour le claquage du diélectrique des cellules mémoires CEL, une pompe de charge PC est utilisée dans la source de tension de programmation STP et illustrée sur les figures 5 à 6. 30 La structure d'une pompe de charge est classique et connu en soi et les figures 5 et 6 n'en illustrent qu'un exemple de réalisation nullement limitatif. La tension de référence intermédiaire Vrefi est délivrée à l'entrée positive d'un comparateur OP3. L'entrée négative de ce 3035258 12 comparateur OP3 est connectée à une borne d'entrée BE5. Deux résistances R4 et R5 sont respectivement connectées entre la borne de sortie BSTE de la pompe de charge PC et la borne BE5 et entre la borne BE5 et la masse. La sortie du comparateur OP3 est connectée à une 5 entrée d'un multiplieur MUL qui reçoit par ailleurs un signal d'horloge CLK afin de délivrer un signal d'horloge interne aux étages de pompe de charge. Les étages de pompe EP_i reçoivent la tension d'alimentation VDD et le signal d'horloge interne CLK_INT comme signaux d'entrée 10 pour générer à la borne de sortie BSTE la tension de programmation VG égale à Vrefi*(R4+R5)/R5. La figure 6 illustre un étage de pompe EP_i. Dans une première phase (pl contrôlée par le signal d'horloge interne, la tension d'entrée Vin_i de l'étage de pompe EP_i (qui est 15 égale à la tension de sortie de l'étage de pompe précédent) charge un condensateur de pompe. Pour le premier étage de pompe EP, la tension d'entrée est la tension d'alimentation VDD. Dans une deuxième phase 92 également contrôlée par le signal d'horloge interne CLK_INT, le condensateur est connecté entre la 20 tension d'alimentation VDD et la sortie de l'étage. Si on ne tient pas compte de la fuite du condensateur, la tension de sortie de chaque étage de pompe EP est augmentée de la tension due à la décharge du condensateur. En multipliant les étages de pompe EP_i, on peut obtenir une 25 tension élevée à la sortie des étages de pompe EP_i. Le dernier étage délivre la tension de programmation VG qui est inversement proportionnelle à la température absolue T des cellules mémoires CEL et suit une loi affine décroissante tension-température. En fonction du temps de programmation souhaité et de la loi 30 affine correspondante VG = -C1T + C2, on calibrera en conséquence la source STP par un ajustement des différents paramètres mentionnés ci-avant pour obtenir les valeurs désirées des coefficients Cl et C2. L'invention permet ainsi avantageusement de moduler en temps réel la tension de programmation de cellules OTP d'un circuit intégré REVENDICATIONS1. Procédé de programmation d'au moins une cellule mémoire du type à programmation unique (MPU) comportant un condensateur, comprenant une génération d'une tension de programmation (VG) et une application de cette tension de programmation (VG) à ladite au moins une cellule mémoire (CEL) de façon à obtenir un claquage du diélectrique du condensateur, caractérisé en ce qu'il comprend une variation de la tension de programmation (VG) en fonction de la température (T) de ladite au moins une cellule mémoire (CEL) à partir d'une loi de variation décroissante en fonction de la température (T). 2. Procédé selon la revendication 1, dans lequel la loi de variation est une approximation d'une relation entre une tension appliquée (VG) sur le diélectrique, la température (T) et le temps (TBD) au bout duquel intervient le claquage du diélectrique, ladite relation étant tirée d'un modèle de dépendance temporelle du claquage d'un diélectrique (TDDB). 3. Procédé selon la revendication 1 ou 2, dans lequel la loi de variation est une loi affine décroissante tension-température. 4. Procédé selon la revendication 3, dans lequel la loi de variation est obtenue à partir d'une source de tension de bande interdite générant une tension de bande interdite et, en interne, un courant proportionnel à la température absolue de la cellule-mémoire. 5. Circuit intégré comprenant un dispositif électronique destiné à programmer au moins une cellule mémoire du type à programmation unique (MPU) comportant un condensateur, comprenant un module (STP) configuré pour générer une tension de programmation (VG) destinée à claquer le diélectrique du condensateur, caractérisé en ce que ledit module (STP) est configuré pour générer une tension de programmation (VG) variable avec la température (T) de ladite cellule mémoire (CEL) selon une loi de variation décroissante en fonction de la température (T). 6. Circuit intégré selon la revendication 5, dans lequel le module (STP) est configuré pour générer ladite tension de 3035258 15 programmation (VG) variable selon ladite loi de variation qui est une approximation d'une relation entre une tension appliquée (VG) sur le diélectrique, la température (T) et le temps (TBD) au bout duquel intervient le claquage du diélectrique, ladite relation étant tirée d'un 5 modèle de dépendance temporelle du claquage d'un diélectrique (TDDB). 7. Circuit intégré selon la revendication 5 ou 6, dans lequel le module (STP) est configuré pour générer ladite tension de programmation (VG) variable selon ladite loi de variation qui est une 10 loi affine décroissante tension-température. 8. Circuit intégré selon la revendication 7, dans lequel le module (STP) comprend des moyens de génération (MG) configurés pour générer une tension de référence intermédiaire (Vrefi) variable selon ladite loi de variation, et une pompe de charge (PC) configurée 15 pour générer ladite tension de programmation (VG) à partir de ladite tension de référence intermédiaire (Vrefi). 9. Circuit intégré selon la revendication 8, dans lequel les moyens de génération (MG) comportent une source de tension de bande interdite (STBI) configurée pour générer une tension de bande 20 interdite (VBI) et un premier courant (Ii) proportionnel à la température absolue de la cellule-mémoire, un étage de sortie (ES) connecté à la source de tension de bande interdite (STBI) et configuré pour générer un premier courant élémentaire (Iei) indépendant de la température absolue à partir de la tension de bande interdite (VBI) et 25 un deuxième courant élémentaire (Ie2) proportionnel à la température absolue (T) à partir du premier courant (It), des moyens de soustraction (MS) configurés pour soustraire le deuxième courant élémentaire (I,2) du premier courant élémentaire (Iei) de façon à obtenir un deuxième courant (Irefi) inversement proportionnel à la 30 température absolue, et des moyens (Mrefi) pour transformer le deuxième courant (Irefi) en ladite tension de référence intermédiaire (Vrefi) 10. Circuit intégré selon l'une des revendications 5 à 9, incorporant un plan mémoire (PM) de cellules du type à 3035258 16 programmation unique (MPU) et des moyens de décodage (CDC et RDC) pour appliquer sélectivement ladite tension de programmation (VG) sur au moins une cellule (CEL) du plan mémoire (PM).