Brevet FR3033934A1 — publié le 20160923

PROCEDE DE REALISATION AMELIORE D'UN TRANSISTOR DANS UN EMPILEMENT DE COUCHES SEMI-CONDUCTRICES SUPERPOSEES DESCRIPTION DOMAINE TECHNIQUE La présente invention se rapporte au domaine de la micro-électronique et plus particulièrement à celui des transistors, et concerne la réalisation d'un transistor formé dans un empilement de couches semi-conductrices superposées. Elle s'applique à la réalisation d'un transistor doté d'une région semi- conductrice de canal comportant une pluralité d'éléments semi-conducteurs répartis sur plusieurs niveaux, ces éléments semi-conducteurs pouvant être sous forme de nano-fils, ou de barreaux, ou de membranes. Elle permet plus particulièrement une mise en oeuvre améliorée d'un transistor doté d'une telle région de canal et d'une grille enrobante disposée autour des éléments semi-conducteurs. ART ANTÉRIEUR La réalisation d'un transistor dont la structure de canal est formée d'une pluralité de nano-fils répartis sur plusieurs niveaux est connue. Un procédé de fabrication d'un tel transistor peut comprendre la formation d'un empilement de couches semi-conductrices comprenant une alternance de couche à base de Si et de couches à base de SiGe. Puis, on effectue notamment un retrait sélectif du SiGe par rapport au Si, de manière à libérer les nano-fils de Si avant de déposer la grille du transistor. Avec un tel procédé, pour permettre de libérer les nano-fils de Si tout en assurant un maintien de la structure, des règles de dessin contraignantes doivent généralement être appliquées. Du fait de ces règles de dessin, l'encombrement de blocs de source et de drain est important et ne permet pas la mise en oeuvre d'une densité importante de 3033934 2 nano-fils. Par ailleurs, un bon positionnement ainsi qu'une bonne définition du motif de grille s'avère difficile à obtenir. Une autre méthode de réalisation d'un transistor à nano-fils consiste à former la grille par un procédé de type damascène. 5 Lors d'un tel procédé, on remplit une cavité 2 de matériau de grille après avoir effectué une étape de libération de nano-fils, par exemple en gravant sélectivement des nano-fils de SiGe par rapport à des nano-fils 4 de Si. Un inconvénient d'une telle approche est qu'il est difficile d'éviter une sur-gravure du SiGe qui peut avoir tendance à atteindre des régions 6 dans lesquelles la 10 source et le drain du transistor sont prévues. Un tel exemple de sur-gravure est illustré sur la figure 1. Cette sur-gravure peut avoir pour conséquence un agencement imprécis et non-uniforme de la grille que l'on vient ensuite réaliser dans la cavité 2. Cela peut engendrer notamment une augmentation des capacités parasites. 15 Plus généralement, il se pose le problème de trouver un nouveau procédé de réalisation d'un transistor formé dans un empilement de couches semiconductrices superposées. EXPOSÉ DE L'INVENTION Selon un aspect, l'invention prévoit un procédé de réalisation d'un 20 transistor formé dans un empilement de couches semi-conductrices superposées, le procédé comprenant des étapes consistant à : a) prévoir sur un substrat, au moins une structure semi-conductrice formée d'un empilement comprenant une alternance de couche(s) à base d'au moins un premier matériau semi-conducteur et de couche(s) à base d'au moins un deuxième 25 matériau semi-conducteur différent du premier matériau semi-conducteur, b) rendre amorphe à l'aide d'une ou plusieurs implantations d'ions, au moins une zone de la structure, la zone rendue amorphe comprenant une ou plusieurs portions d'une ou plusieurs couches à base du deuxième matériau semi-conducteur, 3033934 3 c) retirer les portions à base du deuxième matériau semi-conducteur rendu amorphe par gravure sélective du deuxième matériau semi-conducteur sous forme amorphe vis-à-vis du premier matériau semi-conducteur. Un premier mode de réalisation prévoit que la zone rendue amorphe à 5 l'étape b) est située dans une région centrale de la structure dans laquelle une région de canal du transistor est apte à être formée. Dans ce cas, le procédé peut comprendre en outre, après l'étape a) et préalablement à l'étape b), la formation d'un masquage sur l'empilement, le masquage comprenant une ouverture dévoilant une région centrale de la structure, la ou les 10 implantations d'amorphisation étant ensuite réalisées à travers l'ouverture du masquage, de sorte que la zone rendue amorphe est située dans l'ouverture tandis que l'on conserve la structure cristalline de parties de la ou des couches à base du deuxième matériau semiconducteur qui sont protégées par le masquage et sont situées hors de l'ouverture. Le retrait des portions peut être alors ensuite effectué à l'étape c) par 15 gravure sélective du deuxième matériau semi-conducteur sous forme amorphe vis-à-vis des couches à base du premier matériau semi-conducteur et des parties de la ou des couches à base du deuxième matériau semi-conducteur dont la structure cristalline a été conservée à l'étape b). Une telle gravure sélective peut permettre d'éviter de réaliser une sur- 20 gravure intempestive de la structure. Ensuite, on peut former une grille dans l'ouverture dans laquelle on a réalisé l'amorphisation. Avantageusement, cette ouverture peut être une ouverture d'un masquage réalisé préalablement à l'étape b) par : 25 - formation d'une grille sacrificielle agencée sur la région centrale, puis - formation d'une couche de masquage contre la grille sacrificielle de manière à former le masquage, - formation de l'ouverture dans le masquage par retrait de la grille sacrificielle. Un alignement précis de la grille peut être ainsi obtenu. 3033934 4 Selon une première possibilité de mise en oeuvre, l'amorphisation à l'étape b) peut être une amorphisation sélective des portions à base du deuxième matériau semi-conducteur vis-à-vis des couches à base du premier matériau semiconducteur, et en particulier de portions des couches à base du premier matériau semi- 5 conducteur qui sont situées dans l'ouverture. Pour permettre une telle amorphisation sélective, on adapte les paramètres d'implantation et on choisit de manière adéquate le premier matériau semiconducteur et le deuxième matériau semi-conducteur. Le premier matériau semi-conducteur peut être en particulier à base de 10 Si ou de Sii_xGex (avec x> 0), tandis que le deuxième matériau semi-conducteur est à base de Sii_yGey avec x 0,2). Le dopage peut alors également être réalisé in situ pendant l'épitaxie. Puis, on forme une couche de masquage 40 de manière à recouvrir les structures 18 et le masque dur 25. La couche de masquage 40 peut être choisie à base d'un matériau susceptible d'être gravé de manière sélective vis-à-vis de celui du masque dur 25. Cette couche de masquage 40 peut-être par exemple à base d'oxyde de silicium. 3033934 11 Une étape de retrait, par exemple par aplanissement ou polissage CMP (CMP pour « Chemical Mechanical Planarization »), de cette couche de masquage 40 est ensuite réalisée avec un arrêt au niveau du dessus ou de la face supérieure 25a du masque dur 25. La face supérieure 25a du masque dur 25 est ainsi dévoilé(e) à l'issue de 5 cette étape de retrait (figure 2G). Puis, on réalise dans la couche de masquage 40 en effectuant une ouverture 45 par retrait du masque dur 25 et de la grille sacrificielle 20. L'ouverture 45 peut s'étendre jusqu'à la couche isolante 11 du substrat et dévoiler les faces latérales 18b, 18c des structures 18 au niveau de leur région centrale. L'ouverture 45 peut avoir 10 une section constante et conserver l'empreinte exacte de la grille sacrificielle 20. Le retrait du matériau 22 de la grille sacrificielle 20 peut être réalisé par exemple par une gravure humide à l'aide d'une solution de TMAH (Tétraméthylammonium hydroxide), lorsque le matériau 22 est du polySi. Le diélectrique 21 est ensuite retiré. On obtient ainsi dans l'ouverture 45, une région centrale des structures 18 qui n'est pas recouverte d'un 15 autre matériau (figure 21 sur laquelle le dispositif est représenté selon une vue de dessus). On effectue ensuite une amorphisation d'au moins une zone de la région centrale des structures 18 à l'aide d'une ou plusieurs implantations ioniques (figure 2J et 2K). Dans cet exemple, on réalise une amorphisation sélective de portions 20 161, 161' des couches 16, 16' à base du deuxième matériau semi-conducteur 17 qui sont dévoilées par l'ouverture 45 vis à vis de portions 121, 121', 121" des couches 12, 12', 12" à base du deuxième matériau semi-conducteur 17 qui sont dévoilées par l'ouverture 45. Les parties 121, 121', 121" ne sont ainsi pas rendues amorphes et conservent leur structure cristalline (figure 2L). 25 La sélectivité d'amorphisation peut être due au choix des matériaux semi-conducteurs 13 et 17 ainsi que de celui d'un ou plusieurs des paramètres d'implantation(s) que sont la dose, l'énergie et la température d'implantation. On choisit de préférence le couple de matériaux semi-conducteurs 13 et 17 de sorte que la dose d'implantation requise pour rendre amorphe le deuxième 3033934 12 matériau semi-conducteur 17 est plus faible que la dose requise pour rendre amorphe le premier matériau semi-conducteur 13. Une sélectivité d'amorphisation peut dans cet exemple être obtenue notamment grâce à une différence de concentration en Ge entre le premier matériau 5 semi-conducteur 13 et le deuxième matériau semi-conducteur 17. Ainsi, pour une même dose donnée d'implantation et une même température donnée, seule la couche 16 à base du deuxième matériau semi-conducteur 17 plus riche en Ge est amorphisée. Cette sélectivité dans l'amorphisation est par exemple décrite dans le 10 document : « Amorphization threshold in Si implated strained SiGe alloy loyers », de T.W. Simpson et al., EMRS 94, Boston. Pour permettre d'obtenir une bonne sélectivité d'amorphisation, la différence de concentration y-x entre le premier matériau semi-conducteur cristallin 13 et le deuxième matériau semi-conducteur 17 est de préférence supérieure ou égale 15%. 15 L'homme du métier saura obtenir des courbes expérimentales à différence de concentration en Ge donnée, la dose, l'énergie et la température d'implantation pour obtenir une amorphisation sélective. A dose et énergie fixées, la température à laquelle le substrat est placé peut être en particulier adaptée afin de modifier la sélectivité d'amorphisation. 20 Le document de Simpson référencé ci-dessus donne par exemple des fenêtres de température et de dose pour permettre, pour une énergie donnée, d'amorphiser sélectivement du Sii_yGey avec y = 0.15 par rapport à du Si ou pour permettre, pour une énergie donnée, d'amorphiser sélectivement du Sii_yGey avec y = 0.29 par rapport à du Si. 25 La figure 6 de ce document montre qu'en se plaçant au-delà d'une première température limite d'implantation donnée par l'abscisse de la courbe « Si » et en deçà d'une deuxième température limite d'implantation donnée par l'abscisse de la courbe « 15% Ge », on peut amorphiser le Sii_yGey avec y = 0.15 sans amorphiser le Si. L'espèce utilisée pour rendre amorphe le deuxième matériau semi- 30 conducteur cristallin 17 peut être par exemple du Si. 3033934 13 L'énergie d'implantation et la dose dépendent de la profondeur à laquelle se situe les portions 161, 16'1 des couches 16, 16' à rendre amorphe. Afin de pouvoir rendre amorphes des couches 16, 16' situées à différentes hauteurs de la structure 18, une implantation ou plusieurs implantations, 5 réalisées selon des énergies et doses respectives d'implantation différentes peuvent être effectuées. Dans un mode de réalisation, plusieurs implantations sont réalisées à des énergies respectives d'implantation différentes, chaque énergie étant adaptée de sorte à fournir une concentration maximale de défauts au niveau des portions 161, 16'1 10 des couches 16, 16' à base du deuxième matériau semi-conducteur 17. L'amorphisation des différentes portions 161, 16'1 de couches à base du deuxième matériau semiconducteur 17 peut être réalisée selon une séquence d'implantations réalisées à partir de la plus haute à la plus basse énergie. Les doses correspondantes peuvent être adaptées pour les différentes implantations, compte tenu des différentes profondeurs 15 d'implantation, et peuvent tenir compte de l'accumulation de dose fournie par l'implantation séquentielle. Par exemple, pour rendre amorphe une couche de SixGel, avec x = 0.6, d'épaisseur de l'ordre de 8 nm située à une profondeur de l'ordre de 30 nm d'un empilement semi-conducteur sans rendre amorphe des couches de Si situées 20 respectivement sous et en contact, et sur et en contact de la couche de SixGel_x, une implantation de Si à une énergie de 25 keV et une dose de 1.5 x1014 cm-2 peuvent être utilisées. Selon une variante, en adaptant le couple dose énergie d'implantation, on peut réaliser l'amorphisation en une seule implantation ionique. Le document 25 « Se lective amophization of ion-bombarded SiGe strained-layer superlattices », de Vos et al., Applied Physics Letter 58(9), 1991 montre par exemple que l'on peut implanter sélectivement des couches de SixGe1-x dans un empilement de couches de Si et de couches de SixGel-x. Dans cet exemple, le fait de conserver la structure cristalline des 30 portions 121, 121', 121" à base du premier matériau semi-conducteur peut permettre 3033934 14 notamment d'éviter une recristallisation ultérieure de ces portions 121, 121', 121". Cette recristallisation ultérieure est susceptible éventuellement de générer des défauts dans le matériau semi-conducteur. Après l'amorphisation sélective, on effectue un retrait des portions 161, 5 16'1 des couches 16, 16' à base du deuxième matériau semi-conducteur 17 situées à l'intérieur de l'ouverture 45 (figure 2M). Ce retrait peut être réalisé par gravure sélective des portions 161, 16'1 à base du deuxième matériau semi-conducteur 17 sous forme amorphe vis-à-vis du reste des couches 16, 16' à base du deuxième matériau semi-conducteur 17 sous forme 10 cristalline et du premier matériau semi-conducteur 13 (figure 2L). On libère ainsi des nano-fils ou des barreaux ou des membranes suspendues à base du premier matériau semi-conducteur. Une telle gravure sélective peut être réalisée par exemple à l'aide d'une gravure sèche, par exemple à l'aide de HCI, ou de HBr/He/02 ou de HBr/Cl2 ou 15 CF4/HBr/C12) ou humide, par exemple à l'aide d'une chimie acétique HF/H202, ou de Hot SC1 (SC1 pour « Standard Clean 1 »), SC1, diluée, le SC1 étant un mélange Eau/Eau oxygénée (H202)/Ammoniaque (NH4OH). lorsque le deuxième matériau 17 est à base de silicium germanium et lorsque le premier matériau semi-conducteur 13 est du Si. On obtient ainsi dans l'ouverture 45, des portions semi-conductrices 20 121, 121', 121" suspendues à base du premier matériau semi-conducteur. Des espaces vides 47 sont ainsi formés autour de ces portions, en particulier aux endroits où les portions 161, 16'1 ont été retirés. Du fait de la sélectivité de gravure entre les portions 161, 16'1 amorphes des couches 16, 16' et des parties de ces couches situées hors de l'ouverture et dont la forme cristalline a été conservée, on définit de manière précise les 25 espaces vides 47 et on évite une surgravure tel qu'illustrée sur la figure 1. Ensuite, on forme une grille dans l'ouverture 45 (figures 2N et 20). La formation de cette grille 50 peut comprendre le dépôt d'un diélectrique 51 de grille tel que par exemple du Hf02, puis d'au moins un matériau 52 de grille qui peut être métallique, par exemple à base de TiN ou formé d'un empilement de matériau métallique 30 et de matériau semi-conducteur tel que du polysilicium. On remplit ainsi l'ouverture 45 et 3033934 15 on forme une grille enrobante 50 comblant les espaces vides autour des portions semiconductrices 121, 121', 121". La grille 50 réalisée peut être de type GAA (acronyme de « Gate All Around »). Une étape de retrait du matériau de grille dépassant au-dessus de 5 l'ouverture 45 peut-être ensuite réalisée. A l'issue de cette étape, une grille auto-alignée dont les dimensions sont définies par celles de l'ouverture 45 est réalisée. Le transistor que l'on réalise dans cet exemple est ainsi doté d'une structure semi-conductrice de canal formée d'une pluralité d'éléments semi-conducteurs, 10 tels que des nano-fils ou des barreaux ou des membranes, disposés les uns au-dessus des autres et répartis ainsi sur plusieurs niveaux, une grille enrobante étant prévue autour de ces éléments. Selon un autre exemple de réalisation, un procédé tel que décrit précédemment peut être mis en oeuvre à partir d'un empilement formé d'une alternance 15 d'un premier matériau semi-conducteur 13 à base de Sii_xGex avec x par exemple tel que 0 x x et y supérieure à 0.3, de préférence tel que y-x > 0.15 avantageusement tel que y-x > 0.5. Une amorphisation sélective par implantation d'une couche de Sii_yGey de concentration y en Ge de l'ordre de 30% en utilisant une dose par exemple de l'ordre 20 de 2x10' ions/cm2 peut être alors réalisée. Un autre exemple de réalisation adapté en particulier pour mettre en oeuvre un transistor de type PFET peut prévoir comme matériau de départ un substrat de type SiGe01, dans lequel la couche semi-conductrice 12 superficielle est à base de Sii_yGey avec y 0 et par exemple tel que y = 0,2. 25 Dans ce cas, l'empilement semi-conducteur que l'on réalise ensuite peut être formé d'une alternance de couches 12, 12', 12" à base de Sii_yGey et de couches 16, 16' à base de Si ou de Sii,Gex avec x>y (x=0,5 et y=0,2 par exemple). On réalise ensuite les mêmes étapes que dans l'exemple de procédé décrit précédemment. On amorphise en particulier sélectivement des portions des 30 couches 16, 16', tout en conservant la structure cristalline des couches 12, 12', 12". Puis, 3033934 16 on grave sélectivement les portions amorphisées des couches 16, 16'. On forme ainsi des nano-fils ou des barreaux ou des membranes suspendues à base de Sii_yGey. Selon une variante de l'exemple de procédé qui vient d'être décrit en liaison avec les figures 2A-20, on peut, à la place de l'étape d'amorphisation sélective de 5 la région centrale de la ou des structure(s) 18 située(s) dans l'ouverture 45 décrite précédemment en liaison avec les figures 2J-2L, effectuer une amorphisation de l'ensemble de cette région centrale ou avantageusement d'une zone Z de cette région centrale tout en conservant la structure cristalline d'au moins une couche semiconductrice 12 à base du premier matériau semi-conducteur 13. 10 Ainsi dans l'exemple de réalisation de la figure 3A, on réalise une amorphisation de portions 121", 121', des couches 12", 12', à base du premier matériau semi-conducteur 13 ainsi qu'une amorphisation de portions 161', 161, des couches 16', 16, à base du deuxième matériau semi-conducteur 17 qui se trouvent dans l'ouverture 45. 15 Cette amorphisation peut être effectuée à l'aide d'une implantation prévue notamment de par sa dose et son énergie de sorte à conserver la structure cristalline d'une couche 12 base du premier matériau semi-conducteur 13, dans cet exemple de la couche la plus basse de l'empilement semi-conducteur. On effectue ensuite le retrait sélectif du deuxième matériau rendu 20 amorphe (figure 3B) (gravure HCI, ou HBr/He/02 ou HBr/Cl2 ou CF4/HBr/C12 ou par chimie acétique HF/H202, Hot SC1, SC1 diluée). Un recuit de recristallisation peut être ensuite réalisé. Ce recuit peut être effectué à haute température, par exemple à une température comprise entre 700°C et 1050°C afin de redonner une structure cristalline aux portions 121", 121', des couches 25 12", 12'. Cette recristallisation peut être réalisée par une étape de recuit spécifique (figure 3C) ou peut être effectuée pendant la formation de la grille 50, et en particulier lors d'un recuit visant à stabiliser le diélectrique de grille. Une autre variante de procédé de réalisation va à présent être décrite 30 en liaison avec les figures 4A-4D. 3033934 17 Pour ce procédé, après avoir réalisé la structure semi-conductrice 18 dans l'empilement formé de l'alternance de couches 12, 12', 12" à base du premier matériau semi-conducteur 13 et de couches 16, 16' à base du deuxième matériau semiconducteur 17, on réalise une grille sacrificielle sur une région centrale de la structure 5 semi-conductrice 18 (figure 4A). Cette grille sacrificielle peut être réalisée par exemple d'une manière similaire à la grille sacrificielle 20 décrite précédemment en liaison avec les figures 2D-2E. Ainsi, la formation de la grille sacrificielle 20 peut comprendre une gravure d'une empilement de grille à travers un masque dur 25. 10 Ensuite, on rend amorphe des zones Z1, Z2 de l'empilement disposées de part et d'autre de la région centrale de la structure 18 sur laquelle repose la grille sacrificielle 20. Dans cet exemple, les zones Z1, Z2 rendues amorphes peuvent contenir des régions de l'empilement dans lesquels les régions de source et de drain du transistor sont prévues. On amorphise ainsi des portions 162, 163, 16'2, 16'3 à base du deuxième 15 matériau semi-conducteur 17 ainsi que des portions 122, 123, 12'2, 12'3, 12"2, 12"3 à base du premier matériau semi-conducteur. Une alternative consiste à amorphiser uniquement les portions 162, 163, 16'2, 16'3 à base du deuxième matériau semiconducteur 17 en laissant cristallines les portions 122, 123, 12'2, 12'3, 12"2, 12"3 à base du premier matériau semi-conducteur. 20 Cette amorphisation peut être réalisée à l'aide d'au moins une (ou plusieurs) implantation ionique (figure 4B). Lors de l'implantation, le masque dur 25 disposé sur la grille peut servir de masque à implantation de sorte à protéger la région centrale de la structure 18. On préserve ainsi la structure cristalline de cette région centrale. 25 Puis, on retire les portions 162, 163, 16'2, 16'3 des zones Z1, Z2 à base du deuxième matériau semi-conducteur rendues amorphes sélectivement par rapport aux portions 122, 123, 12'2, 12'3, 12"2, 12"3 à base du premier matériau semi-conducteur. Ce retrait peut être réalisé par exemple par gravure du deuxième matériau semi-conducteur 17 sous forme amorphe. Cette gravure est sélective vis-à-vis 3033934 18 du deuxième matériau semi-conducteur 17 sous sa forme cristalline et vis-à-vis du premier matériau semi-conducteur 13 sous sa forme cristalline et sous sa forme amorphe. On définit ainsi des espaces vides 147 entre les couches 12, 12', 12" à base du premier matériau semi-conducteur 13. Du fait de la sélectivité de gravure, ces 5 espaces vides 147 s'étendent de manière précise jusqu'à la région centrale de la structure 18 qui comporte des parties des couches 12, 12', 12", 16, 16' dont la structure cristalline a été conservée (figure 4C). Les espaces vides 147 sont ensuite comblés par un matériau donné 157, qui peut être par exemple un matériau diélectrique (figure 4D). Le matériau donné est un 10 matériau choisi de sorte que l'on puisse graver le deuxième matériau semi-conducteur 17 par rapport à ce matériau donné 157. Le matériau donné 157 peut être par exemple à base de nitrure de silicium (SiaNb) ou d'oxyde (SiO2) lorsque le deuxième matériau semiconducteur est du Sii_yGey. On peut ensuite former les espaceurs isolants 27 contre la grille 15 sacrificielle 20 et le masque dur 25. Puis, on forme le matériau semi-conducteur 30 par croissance par épitaxie sur les blocs de source et de drain. La couche de masquage 40 est ensuite réalisée (figure 4E). On forme ensuite l'ouverture 45 par retrait du masque dur 25 et de la grille sacrificielle 20 (figure 4F). 20 On effectue un retrait de portions 161, 16'1 des couches 16, 16' à base du deuxième matériau semi-conducteur 17 situées à l'intérieur de l'ouverture 45 (figure 4G). Ce retrait peut être réalisé cette fois par gravure sélective des portions 161, 16'1 à base du deuxième matériau semi-conducteur 17 sous forme cristallline vis-à- 25 vis du matériau donné 157 en contact avec ces portions 161, 16'1 et du premier matériau semi-conducteur 13. On libère ainsi des nano-fils ou des barreaux ou des membranes suspendues à base du premier matériau semi-conducteur 13. Une telle gravure sélective peut être réalisée par exemple à l'aide d'une gravure sèche (gravure HCI, HBr/He/02 ou HBr/C12 ou CF4/HBr/C12) ou humide (chimie 30 acétique HF/H202, Hot SC1, SC1 diluée) lorsque le deuxième matériau 17 que l'on retire 3033934 19 dans l'ouverture 45 est à base de silicium germanium et lorsque les matériaux 13 et 157 sont respectivement du Si et du nitrure de silicium (ou de l'oxyde de silicium 5i02). On obtient ainsi dans l'ouverture 45, des portions semi-conductrices 121, 121', 121" à base du premier matériau semi-conducteur 13 dont certaines 121', 121" sont suspendues. 5 Un recuit de recristallisation, permettant de redonner une structure cristalline aux portions 122, 123, 12'2, 12'3, 12"2, 12"3 à base du premier matériau semiconducteur peut être ensuite effectué préalablement à la formation d'une grille 50, ou pendant la réalisation de cette grille 50 enrobante dans l'ouverture 45 et venant s'agencer autour des portions semi-conductrices 121, 121', 121" (figure 4H). 10 Selon une variante de l'un ou l'autre des exemples de procédé qui ont été décrits précédemment en liaison avec les figures 3 et 4, on peut prévoir le transistor dans un empilement formé d'une alternance de matériaux semi-conducteurs différents de ceux donnés dans les exemples précédents. Un procédé tel que décrit précédemment s'applique particulièrement à 15 la mise en oeuvre de transistors MOSFET à structure de canal formée de nano-fils répartis sur plusieurs niveaux et à grille enrobante. Cette grille peut être formée en particulier après libération des nano-fils (approche dite « gate last »). Un transistor obtenu à l'aide d'un procédé tel que décrit précédemment peut être inclus par exemple dans un circuit intégré logique à haute 20 performance et faible consommation, ou par exemple dans mémoire, en particulier une mémoire de type Flash NAND, une mémoire moléculaire, ou par exemple dans un capteur tel qu'un détecteur de charge. 25 REVENDICATIONS1. Procédé de réalisation d'un transistor formé dans un empilement de couches semi-conductrices superposées, le procédé comprenant des étapes consistant à: a) prévoir sur un substrat, au moins une structure semi-conductrice (18) formée d'un empilement comprenant une alternance de couche(s) (12, 12', 12") à base d'au moins un premier matériau semi-conducteur (13) et de couche(s) (16, 16') à base d'au moins un deuxième matériau semi-conducteur (17) différent du premier matériau semi-conducteur, b) rendre amorphe à l'aide d'une ou plusieurs implantations, au moins une zone (Z1, Z2, R, R') de la structure (18), la zone rendue amorphe comprenant une ou plusieurs portions (161, 16'1, 162, 16'2, 163, 16'3) d'une ou plusieurs couches à base du deuxième matériau semi-conducteur (17), c) retirer les portions (161, 16'1, 162, 16'2, 163, 16'3) par gravure sélective du deuxième matériau semi-conducteur (17) rendu amorphe vis-à-vis du premier matériau semi-conducteur (13). 2. Procédé selon la revendication 1, dans lequel la zone rendue (R, R') amorphe à l'étape b) est située dans une région centrale de la structure (18) dans laquelle une région de canal du transistor est apte à être formée, le procédé comprenant en outre, après l'étape a) et préalablement à l'étape b) : - formation d'un masquage sur l'empilement, le masquage comprenant une ouverture (45) dévoilant une région centrale de la structure (18), la ou les implantations à l'étape b) étant réalisées à travers l'ouverture (45) du masquage, de sorte que la zone rendue (R, R') amorphe est située dans l'ouverture (45) tandis que l'on conserve la structure cristalline de parties de la ou des couches à base du deuxième matériau semi-conducteur situées hors de l'ouverture (45), 3033934 21 le retrait des portions étant ensuite effectué à l'étape c) par gravure sélective du deuxième matériau semi-conducteur (17) sous forme amorphe vis-à-vis des couches à base du premier matériau semi-conducteur (13) et des parties de la ou des couches à base du deuxième matériau semi-conducteur (17) dont la structure cristalline a 5 été conservée à l'étape b), puis après l'étape c), formation d'une grille (50) dans l'ouverture (45). 3. Procédé selon la revendication 2, dans lequel l'amorphisation à l'étape b) est une amorphisation sélective des portions (161, 16'1) à base du deuxième 10 matériau semi-conducteur (17) vis-à-vis des couches (12, 12', 12") à base du premier matériau semi-conducteur (13). 4. Procédé selon la revendication 3, dans lequel le premier matériau semi-conducteur (13) est à base de Si ou de Sii,Gex (avec x > 0), le deuxième matériau 15 semi-conducteur (17) étant à base de Sii_yGey avec 0 x 5. Procédé selon la revendication 2, dans lequel l'amorphisation à l'étape b) est une amorphisation partielle de la région centrale de la structure (18) de sorte à rendre amorphe une ou plusieurs portions (161, 16'1, 162, 16'2, 163, 16'3) d'une ou 20 plusieurs couches à base du deuxième matériau semi-conducteur (17) et en outre une ou plusieurs couches (12', 12") données à base du premier matériau semi-conducteur (13) tout en conservant la structure cristalline d'au moins une couche (12) à base du premier matériau semi-conducteur (13). 25 6. Procédé selon la revendication 5, comprenant après retrait des portions à l'étape c), au moins une étape de recuit thermique de sorte à re-cristallier les couches données (12', 12") à base du premier matériau semi-conducteur (13). 3033934 22 7. Procédé selon l'une des revendications 2 à 6, dans lequel le masquage est réalisé préalablement à l'étape b) par formation d'une grille sacrificielle (20) agencée sur la région centrale de la structure, puis formation d'une couche de masquage contre la grille sacrificielle de manière à former le masquage, puis formation de 5 l'ouverture (45) dans le masquage par retrait de la grille sacrificielle. 8. Procédé selon la revendication 1, dans lequel la zone rendue amorphe (Z1, Z2) est située dans des régions de la structure dans lesquelles des régions de source et de drain du transistor sont aptes à être formées, la ou les implantations 10 étant réalisées à l'étape b) de sorte à conserver la structure cristalline d'une région centrale (R) de la structure (18) dans laquelle une région de canal du transistor est apte à être réalisée, le retrait à l'étape c) des portions étant ensuite effectué par gravure sélective du deuxième matériau semi-conducteur (17) sous forme amorphe vis-à-vis des 15 couches à base du premier matériau semi-conducteur (13) et de parties de la ou des couches à base de deuxième matériau semi-conducteur (17) situées dans la région centrale et dont la structure cristalline a été conservée. 9. Procédé selon la revendication 8, dans lequel le retrait des 20 portions conduit à la formation d'espaces vides (147), le procédé comprenant en outre des étapes de : - dépôt d'un matériau donné (157) dans les espaces vides (147), - formation d'un masquage doté d'une ouverture (45) dévoilant la région centrale de la structure, 25 - retrait de parties (161, 16'1) à base du deuxième matériau semi- conducteur dans l'ouverture par gravure sélective du deuxième matériau semiconducteur vis-à-vis du premier matériau semi-conducteur et du matériau donné (157). 3033934 23 10. Procédé selon la revendication 9, dans lequel à l'étape b), une grille sacrificielle (20) est agencée en regard de la région centrale, le procédé comprenant en outre la formation d'une couche de masquage contre la grille sacrificielle (20) de manière à former le masquage, l'ouverture (45) étant réalisée par retrait de la grille 5 sacrificielle. 11. Procédé selon l'une des revendications 8 à 10, comprenant en outre après l'étape c) au moins une étape de recuit thermique de sorte à re-cristallier les couches à base du premier matériau semi-conducteur (13). 'o 12. Procédé selon l'une des revendications 1 à 11, dans lequel l'empilement comprenant une alternance de couche(s) (12, 12', 12") à base de Sii,Gex, et de couches à base de Sii_yGey avec 0 x 13. Procédé selon l'une des revendications 1 à 12, dans lequel l'empilement est formé sur un substrat de type SOI ou SiGe01.