Brevet FR3035265A1 — publié le 20161021

PROCEDE DE FABRICATION DE TRANSISTORS SOI POUR UNE DENSITE D'INTEGRATION ACCRUE L'invention concerne les transistors à effet de champ ménagés dans un 5 substrat de type silicium sur isolant, et en particulier les procédés de fabrication de tels transistors. Le document US8691650 décrit un procédé de fabrication de transistors MOSFET sur un substrat SOI. Le procédé est initié en partant d'un substrat semi-conducteur massif, surmonté d'une couche BOX d'isolant enterrée, 10 surmontée d'une couche de semi-conducteur dite active ou couche SOI pour silicium sur isolant. Au préalable, des tranchées d'isolation sont formées à travers la couche SOI et la couche BOX, pour isoler différentes zones, par exemple des rangées de transistors nMOS par rapport à des rangées de transistors pMOS. Des 15 isolations de type mesa sont ensuite formées entre les différents transistors d'une même zone. Une électrode de grille sacrificielle est formée sur la couche SOI et comprend typiquement une couche de diélectrique surmontée par la grille sacrificielle elle-même. Lors d'une étape ultérieure, les espaceurs sont formés 20 de part et d'autre de l'électrode de grille sacrificielle. Lors d'une étape ultérieure, des jonctions sont formées avec un canal disposé sous l'électrode de grille sacrificielle. Les jonctions sont formées avec une source et un drain dopés. La source et le drain dopés sont réalisés par dépôt par épitaxie d'un matériau dopé sur la couche SOI de part et d'autre de la grille sacrificielle, puis par diffusion par 25 recuit des dopants de chaque dépôt vers la zone de la couche SOI disposée sous ce dépôt et latéralement sous les espaceurs. Ensuite, une couche d'isolant est déposée de façon à recouvrir l'électrode de grille sacrificielle. La couche d'isolant subit ensuite un polissage de planarisation interrompu lorsque la grille sacrificielle est atteinte. 30 Ensuite, la grille sacrificielle et la couche de diélectrique de l'électrode de grille sacrificielle sont retirées en réalisant une gravure sélective. La gravure sélective est poursuivie de façon à creuser un renfoncement dans la couche SOI entre les espaceurs. Du silicium est déposé par épitaxie dans le renfoncement pour former un 35 canal. Un empilement de grille est ensuite formé par dépôt d'un matériau diélectrique à forte permittivité, puis par dépôt d'un métal de grille sur le matériau Hk. En principe, un tel procédé permet d'obtenir une épaisseur de canal plus réduite pour améliorer les effets de canaux courts, tout en conservant sous les 40 espaceurs une épaisseur de la couche SOI suffisante pour obtenir un bon 3035265 2 compromis entre la résistance de passage du transistor et les capacités grille/drain. Lorsque l'épaisseur de la couche SOI est inférieure à 6nm, on constate que les dépôts par épitaxie réalisés sur cette couche SOI pour former la source et le drain peuvent présenter de nombreux défauts, tels qu'une rugosité accrue ou que la formation de nodules séparés par démouillage. Ces défauts sont amplifiés lorsque les dépôts par épitaxie sont suivis d'étapes de procédé à haute température. Le procédé ainsi décrit permet donc de conserver une épaisseur de SOI 10 suffisante pour réaliser des dépôts par épitaxie exempts de défauts tout en bénéficiant des avantages d'un canal ayant une épaisseur inférieure à 6 nm. Cependant, un tel procédé de fabrication présente des inconvénients. Ainsi, le dépôt par épitaxie pour la formation des sources et des drains peut déborder sur les tranchées d'isolation. Pour éviter de créer des court-circuits au-15 dessus des tranchées d'isolation, entre les dépôts par épitaxie de ces différentes zones, un tel procédé implique soit de réaliser des tranchées d'isolation relativement larges, soit de réaliser des biseaux ou facettes dans les dépôts par épitaxie en bordure des tranchées d'isolation pour éviter le recouvrement de la tranchée d'isolation par ces dépôts par épitaxie. 20 Des tranchées d'isolation larges affectent la densité d'intégration des transistors, en particulier pour les noeuds technologiques de taille réduite. Typiquement, pour le noeud 20nm par exemple, la largeur typique des tranchées d'isolation est de 70nm. La formation de biseaux ou facettes dans les dépôts par épitaxie réduit en pratique la surface de contact des sources et des drains, limite 25 la quantité de dopants apportée par l'épitaxie ce qui limite le courant de conduction des transistors en particulier pour des noeuds technologiques de taille réduite. Il existe donc un besoin pour un procédé de fabrication résolvant un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un procédé de 30 fabrication de transistors à effet de champ, comprenant les étapes de : -fourniture de : -une première bande de matériau semi-conducteur s'étendant selon une première direction et surmontée par une première couche de matériau semi-conducteur présentant une résistivité inférieure à celle de la 35 première bande ; -une deuxième bande de matériau semi-conducteur s'étendant selon la première direction et surmontée par une deuxième couche de matériau semi-conducteur présentant une résistivité inférieure à celle de la deuxième bande ; 40 -une couche isolante enterrée isolant un substrat semi-conducteur desdites première et deuxième bandes de matériau semi-conducteur ; 3035265 3 -une tranchée d'isolation profonde traversant ladite couche isolante enterrée et isolant ladite première bande de matériau semi-conducteur de ladite deuxième bande de matériau semi-conducteur ; -gravure de la première bande de matériau semi-conducteur et de la 5 première couche de matériau semi-conducteur selon une deuxième direction perpendiculaire à la première direction de façon à former une première rangée d'ilots semi-conducteurs isolés les uns des autres, et gravure de la deuxième bande de matériau semi-conducteur et de la deuxième couche de matériau semi-conducteur selon ladite deuxième direction de façon à former une deuxième rangée d'ilots semi-conducteurs isolés les uns des autres, lesdites gravures étant réalisées à une profondeur inférieure à celle de la tranchée d'isolation profonde ; -former des grilles sacrificielles sur ladite première couche de matériau semi-conducteur et sur ladite deuxième couche de matériau semi- conducteur ; -former des espaceurs de part et d'autre desdites grilles sacrificielles; -encapsuler les grilles sacrificielles dans un matériau isolant ; -retirer lesdites grille sacrificielles pour former des gorges entre lesdits espaceurs dans ledit matériau isolant ; -retirer la première couche de matériau semi-conducteur et la deuxième couche de matériau semi-conducteur au fond desdites gorges de façon à atteindre respectivement lesdites première et deuxième bandes de matériau semi-conducteur; puis -former des grilles entre lesdits espaceurs dans lesdites gorges. Selon une variante, lesdites gravures des première et deuxième bandes de matériau semi-conducteur sont interrompues avant de traverser ladite couche isolante enterrée. Selon encore une variante, lesdites gravures des première et deuxième bandes de matériau semi-conducteur sont réalisées de façon à réaliser des 30 tranchées d'une largeur d'au plus 90 nm entre les îlots de la première rangée et entre les îlots de la deuxième rangée. Selon une autre variante, lesdites grilles sacrificielles sont formées postérieurement à ladite formation des première et deuxième rangées d'îlots semi-conducteurs. 35 Selon encore une autre variante, lesdites grilles sacrificielles sont formées sur les première et deuxième couches de matériau semi-conducteur préalablement à ladite formation des première et deuxième rangées d'îlots semiconducteurs. Selon une variante, lesdites première et deuxième bandes de matériau 40 semi-conducteur sont précontraintes. 3035265 4 Selon encore une variante, le procédé comprend en outre une étape de retrait partiel desdites première et deuxième bandes de matériau semiconducteur au fond desdites gorges. Selon une variante, le procédé comprend en outre une étape de 5 formation d'espaceurs additionnels dans lesdites gorges postérieurement au retrait desdites grilles sacrificielles. Selon une autre variante, lesdites première et/ou deuxième bandes de matériau semi-conducteur fournies sont en Silicium ou alliage de Silicium. Selon une autre variante, le procédé est dépourvu d'étape de formation 10 de tranchées d'isolation profonde entre lesdits îlots desdites rangées. Selon encore une autre variante, lesdites première et deuxième bandes de matériau semi-conducteur fournies présentent une épaisseur comprise entre 3 et 15nm. Selon une autre variante, lesdites première et deuxième couches de 15 matériau semi-conducteur fournies présentent une épaisseur comprise entre 2 et lOnm. Selon encore une variante, le matériau de la première couche de matériau semi-conducteur fourni est choisi dans le groupe comprenant le Si, SiCP, Si dopé à l'arsenic ou au phosphore, Si contraint, InGaAs, InAs, InSb, et 20 le matériau de la deuxième couche de matériau semi-conducteur fourni est choisi dans le groupe comprenant le SiGeB, le SiGe, le Ge, le GeSn, le InSb, le Si dopé B, ou le Si. L'invention porte également sur un circuit intégré, qui comprend: -une première rangée d'îlots semi-conducteurs alignés selon une première 25 direction et comprenant chacun un plot de matériau semi-conducteur et un drain et une source relevés disposés sur le plot de matériau semiconducteur ; -une deuxième rangée d'îlots semi-conducteurs alignés selon la première direction et comprenant chacun un plot de matériau semi-conducteur, et un drain et une source relevés disposés sur le plot de matériau semi- conducteur ; -une couche isolante enterrée isolant un substrat semi-conducteur desdites première et deuxième rangées d'îlots ; -des empilements de grille disposés en contact avec les plots de matériau semi-conducteur et entre lesdits drains et sources relevés des première et deuxième rangées d'îlots ; -des espaceurs disposés de part et d'autre desdits empilements de grille et surplombant un desdits source ou drain relevés ; -une tranchée d'isolation profonde traversant ladite couche isolante enterrée, s'étendant selon la première direction et isolant les première et deuxième rangées d'îlots ; 303 52 6 5 5 -un matériau isolant disposé entre les îlots de la première rangée et entre les îlots de la deuxième rangée, la profondeur du matériau isolant étant inférieure à la profondeur de ladite tranchée d'isolation profonde. Selon une variante, ledit matériau isolant est en contact avec la face 5 supérieure de la couche d'isolation profonde entre lesdits îlots de la première rangée et entre lesdits îlots de la deuxième rangée. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement 10 limitatif, en référence aux dessins annexés, dans lesquels : -la figure 1 est une vue de dessus d'un circuit intégré comportant différents transistors accolés ; -les figures 2 à 39 illustrent différentes étapes d'un exemple de procédé de fabrication de transistors à effet de champ selon un premier mode de 15 réalisation de l'invention ; -les figures 40 à 42 illustrent différentes étapes d'une variante de procédé de fabrication de transistors à effet de champ selon le premier mode de réalisation de l'invention ; -les figures 43 à 60 illustrent différentes étapes d'un exemple de procédé 20 de fabrication de transistors à effet de champ selon un deuxième mode de réalisation de l'invention. Les dimensions illustrées sont uniquement destinées à faciliter la compréhension et ne sont pas à l'échelle. La figure 1 est une vue de dessus 25 schématique d'un circuit intégré 1. Le circuit intégré 1 comporte : -une rangée de transistors nMOS comportant deux zones 81 et 82 comportant chacune plusieurs transistor nMOS ; -une rangée de transistors pMOS comportant deux zones 83 et 84 comportant chacune plusieurs pMOS. 30 Préalablement à l'étape illustrée à la figure 2, on fournit un substrat semi- conducteur 91. Le substrat 91 est par exemple un substrat à base de silicium, typiquement un substrat de silicium à dopage de type p, avec une concentration de dopants inférieure ou égale à 1016 cm-3 ou à 3*1 016 cm-3. Le procédé de fabrication est appliqué à des transistors de type SOI. L'ensemble des 35 transistors seront alors formés à l'aplomb d'une couche isolante enterrée 92, par exemple réalisée en un oxyde, tel que de l'oxyde de silicium. La couche isolante enterrée 92 sépare le substrat 91 d'une couche supérieure 93 de semiconducteur, dite couche active. La couche isolante enterrée 92 est avantageusement de type UTBOX 40 (pour Ultra Thin Buried Oxide), et présente ainsi une épaisseur typiquement inférieure à 50nm, et par exemple comprise entre 10 et 30nm. 3035265 6 La couche active 93 fournie peut comporter différents alliages semiconducteurs. Par exemple, la couche active 93 peut comporter des bandes d'un premier alliage destiné à former le canal des transistors nMOS, et des bandes d'un deuxième alliage destiné à former le canal des transistors pMOS. L'alliage 5 choisi pour le canal des transistors nMOS est par exemple le même matériau semi-conducteur que le substrat 91, du SiC, un composé semiconducteur III-V (par exemple GaAs, du InP ou du Ini-xGaxAs). L'alliage choisi pour le canal des transistors pMOS est par exemple du SiGe ou du SiGeC. La couche active 93 est d'une épaisseur par exemple comprise entre 2 et 20 nm, préférentiellement 10 entre 3 et 15nm, et typiquement de 5nm. L'épaisseur de la couche active 93 est généralement choisie pour être approximativement égale au quart de la longueur de grille minimale du transistor à former. La formation de la couche active 93 est connue en soi de l'homme du métier et ne sera pas davantage détaillée. 15 Le substrat 91 fourni comporte des tranchées d'isolation 21, usuellement désignées par l'acronyme STI. Les tranchées d'isolation 21 permettent d'isoler les rangées de transistors au niveau de leur couche active 93. Les tranchées d'isolation 21 formées s'étendent ainsi à travers la couche active 93 jusqu'à la couche isolante enterrée 92. Dans l'exemple illustré, les tranchées d'isolation 21 20 traversent la couche isolante enterrée 92 et s'étendent dans le substrat 91, par exemple sur une profondeur typiquement comprise entre 5 et 500 nm. Les tranchées d'isolation 21 présentent typiquement une largeur au moins égale à 100 nm au niveau de la couche isolante enterrée 92. Les tranchées d'isolation 21 sont typiquement formées en oxyde, par exemple en oxyde de silicium. 25 Le procédé de formation des tranchées d'isolation 21 est connu en soi de l'homme du métier. Le procédé de formation des tranchées d'isolation 21 peut par exemple comprendre une étape de dépôt d'un masque dur en oxyde ou nitrure, suivie d'une étape de lithographie pour définir le motif des tranchées d'isolation 21, suivie d'une étape de gravure de gorges dans lesquelles former 30 les tranchées d'isolation 21, suivie d'une étape de retrait de résine de lithographie, suivie d'une étape d'oxydation et d'une étape de dépôt d'oxyde dans les gorges, suivie d'une étape de recuit de densification de l'oxyde déposé, suivie d'une étape de polissage mécano chimique (usuellement désigné par l'acronyme CMP), suivie d'une étape de retrait du masque dur. 35 La formation des tranchées d'isolation 21 (notamment la gravure et le budget thermique mis en oeuvre durant le remplissage de la tranchée) peut avantageusement permettre de relaxer les contraintes en bordure d'une bande de la couche active 93, lorsque la couche active 93 est précontrainte. Une bande de couche active 93 destinée à des pMOS peut typiquement être formée 40 en SiGe précontraint en compression suivant deux axes. Une bande de couche 3035265 7 active 93 destinée à des nMOS peut typiquement être en Silicium précontraint en tension suivant deux axes. Le substrat 91 fourni à ce stade ne comporte pas de tranchées d'isolation 5 STI séparant différentes zones d'une même rangée de transistors. Une isolation entre des transistors d'une même rangée est formée à une étape ultérieure du procédé de fabrication. Le procédé de fabrication peut avantageusement être appliqué pour des 10 transistors de type FDSOI à contrôle par plan de masse (aussi appelé grille arrière dans la littérature) polarisé et dopé. Les étapes de dopage des plans de masse ne seront pas davantage détaillées. Les connexions et les dopages des plans de masse ne sont pas illustrés dans un souci de simplification. Les plans de masse peuvent être disposés dans des caissons non illustrés du substrat 91. 15 Le canal de transistors FDSOI formés est généralement faiblement dopé (typiquement 1015cm-3). Avec une couche isolante enterrée 92 de type UTBOX, la tension de seuil des transistors FDSOI formés sur cette couche 92 est de façon connue en soi influencée par le type de dopage et la polarisation de plans de masse disposés 20 sous cette couche 92. Ces paramètres de plans de masse permettent en effet de contrôler les propriétés électrostatiques du canal des transistors. La figure 2 est une vue en coupe transversale du circuit intégré 1 à travers deux rangées de transistors. La figure 3 est une vue en coupe 25 transversale au niveau d'une rangée de transistors nMOS à former. Une couche de semi-conducteur 101 est formée sur une bande de la couche active 93 d'une rangée de transistors nMOS à former. La couche de semi-conducteur 101 peut être formée par croissance par épitaxie sur la couche active 93 (ou par exemple par implantation de dopants dans une couche de semi-conducteur formée sur la 30 couche active 93), en masquant les bandes de couche active 93 au niveau des rangées de transistors pMOS à former. La couche de semi-conducteur 101 peut par exemple être formée en Si, SiCP, Si dopé à l'arsenic ou au phosphore, Si contraint, InGaAs, InAs, InSb. La couche de semi-conducteur 101 présente avantageusement une épaisseur comprise entre 2 et 30 nm. La couche de 35 semi-conducteur 101 présente avantageusement un débordement 111 sur la tranchée d'isolation 21. La figure 4 est une vue en coupe transversale du circuit intégré 1 à travers deux rangées de transistors. La figure 5 est une vue en coupe 40 transversale au niveau d'une rangée de transistors pMOS à former. Une couche de semi-conducteur 102 est formée sur une bande de la couche active 93 d'une 3035265 8 rangée de transistors pMOS à former. La couche de semi-conducteur 102 peut être formée par croissance par épitaxie sur la couche active 93 (ou par exemple par implantation de dopants dans une couche de semi-conducteur formée sur la couche active 93), en masquant les bandes de couche active 93 au niveau des 5 rangées de transistors nMOS à former. La couche de semi-conducteur 102 peut par exemple être formée en Si ou en SiGeB ou en SiGe ou Ge ou GeSn ou 1nSb ou en Si dopé B. La couche de semi-conducteur 102 présente avantageusement une épaisseur comprise entre 2 et 30 nm. La couche de semi-conducteur 102 présente avantageusement un débordement 112 sur la 10 tranchée d'isolation 21. Bien entendu, la formation de la couche 102 peut précéder la formation de la couche 101. Le matériau des couches de semi-conducteur 101 et 102 est destiné à la formation de sources et drains relevés pour les différents transistors. Les matériaux des couches de semi-conducteur 101 et 102 15 présentent typiquement une résistivité électrique inférieure à celle de la bande de couche active 93 sur laquelle elles sont formées respectivement, afin de réduire la résistance d'accès des transistors au niveau de leur drain et de leur source. Les matériaux des couches de semi-conducteur 101 et 102 peuvent typiquement être des alliages ou des semi-conducteurs dans lequel la 20 concentration en dopants est très supérieure à celle de la bande de couche active 93 sur laquelle elles sont formées respectivement. Les couches de semiconducteur 101 et 102 peuvent faire l'objet de dopages natifs, d'étapes ultérieures d'implantation de dopants, et/ou d'étapes de recuit non détaillées ici. La diffusion de dopants, depuis la couche 101 ou la couche 102 vers la zone de 25 la couche active 93 destinée à former un canal, préalablement à la formation des grilles peut améliorer le fonctionnement d'un transistor FDSOI selon certaines études. Au stade illustré aux figures 6 à 8, on a procédé à une isolation de type 30 MESA entre les transistors à former dans chacune des zones 81 à 84. Un procédé d'isolation de type MESA inclut usuellement la définition de différents îlots pour les différents transistors, par une gravure traversant la couche active 93 au moins jusqu'à la couche isolante enterrée 92, de façon connue en soi par l'homme du métier. Une telle gravure est typiquement mise en oeuvre au moyen 35 d'étapes de masquage connues en soi de l'homme du métier. Dans un souci de simplification, les îlots illustrés aux figures 6 à 8 incluent chacun un unique transistor, alors que les îlots illustrés à la figure 1 comportent chacun trois transistors. Les îlots destinés à former des transistors nMOS dans une rangée sont 40 séparés par des gorges 121. Les îlots destinés à former des transistors PMOS dans une rangée adjacente sont séparés par des gorges 122. La largeur des 3035265 9 gorges 121 et 122 formées est avantageusement au plus de 90 nm, de préférence au plus de 45 nm, et avantageusement de 30 nm au maximum. Les gorges 121 et 122 formées s'arrêtant ici avant de traverser la couche isolante enterrée 92, les gorges 121 et 122 sont nécessairement moins profondes que la 5 tranchée d'isolation 21. De telles isolations sont généralement suffisantes, les caissons d'une même rangée partageant généralement un même caisson/plan de masse et une même polarisation. L'isolation entre les différents îlots formés reposent alors notamment sur la couche isolante enterrée 92. 10 Au stade illustré aux figures 9 et 10, on initie la formation de grilles sacrificielles. On a ici procédé au dépôt ou croissance d'une couche diélectrique 130 pleine plaque. Des procédés pour le dépôt de la couche diélectrique 130 sont connus en soi de l'homme du métier, par exemple le dépôt de type PECVD (dépôt chimique en phase vapeur assisté par plasma) ou LPCVD (dépôt 15 chimique en phase vapeur à faible pression). La couche diélectrique 130 recouvre ainsi les îlots et les différentes faces des gorges 121 et 122. La couche 130 est également déposée sur la face supérieure de la tranchée d'isolation 21 entre la rangée de transistors nMOS et la rangée de transistor pMOS. La couche diélectrique 130 peut par exemple être réalisée sous la forme d'une fine 20 couche d'oxyde (par exemple de type SixOyHz). La couche diélectrique 130 peut par exemple présenter une épaisseur comprise entre 1 et 20 nm. Au stade illustré aux figures 11 et 12, on poursuit la formation de grilles sacrificielles. On a ici procédé au dépôt d'une couche 140 pleine plaque. La 25 couche 140 peut être réalisée en un unique matériau (par exemple du nitrure de silicium SixNyHz) ou peut inclure une superposition de différentes couches, par exemple une couche de nitrure de silicium SixNyHz sur une fine couche d'oxyde SixOyHz, ou un bouchon de nitrure SixNyHz sur du polysilicium. Des procédés de dépôt de la couche 140 sont connus en soi de l'homme du métier. La couche 30 140 remplit ici les gorges 121 et 122. La hauteur de l'empilement des couches 130 et 140 formées sur les couches 101 et 102 est avantageusement comprise entre 10 et 200 nm, et de préférence entre 15 et 80 nm. 35 Au stade illustré aux figures 13 et 14, on a procédé de façon connue en soi à la définition des motifs des grilles sacrificielles sur les différents îlots. La définition des motifs des grilles sacrificielles est connue en soi de l'homme du métier et peut par exemple être réalisée par photolithographie. La définition des motifs des grilles sacrificielles induit le retrait des couches 130 et 140 des 40 gorges 121 et 122, jusqu'à atteindre et traverser la couche active 93. La définition des grilles sacrificielles induit également le retrait des couches 130 et 3035265 10 140 entre les rangées de transistors adjacentes, de façon à former une gorge 123 atteignant la tranchée d'isolation 21. Des grilles sacrificielles 11 sont ainsi obtenues pour les transistors nMOS par superposition de couches 131 et 141 issues respectivement des couches 5 130 et 140. Des grilles sacrificielles 12 (illustrées à la figure 17) sont également obtenues pour le transistor pMOS par superposition de couches 132 et 142 issues respectivement des couches 130 et 140. Au stade illustré aux figures 15 à 17, on a procédé au dépôt d'une couche 10 de diélectrique, typiquement par un dépôt pleine plaque. Cette couche de diélectrique est par exemple déposée par un procédé ALD (dépôt par couche atomique). Cette couche de diélectrique est notamment déposée sur les faces latérales des différentes grilles sacrificielles 11 et 12, et sur les faces latérales des gorges 121, 122 et 123. Cette couche de diélectrique est par exemple 15 réalisée en nitrure de silicium SixNyHz, en oxyde de silicium SiOxHy, ou en tout autre matériau approprié pour la formation d'espaceurs pour des empilements de grille, par exemple des matériaux de type lowK tels que le SiCBN ou le SiOCN. Le dépôt de cette couche diélectrique peut être réalisé de façon conformée pour présenter une même épaisseur sur les surfaces verticales et 20 sur les surfaces horizontales. L'épaisseur de cette couche diélectrique formée sur les surfaces verticales est par exemple comprise entre 3 et 7 nm, typiquement 5 nm. Par gravure, on a procédé au retrait de cette couche diélectrique de façon à découvrir les couches 101 et 102 de part et d'autre des grilles sacrificielles 11 25 et 12, de façon à découvrir la couche d'isolant enterrée 92 au fond des gorges 121 et 122 et de façon à découvrir la tranchée d'isolation 21 au fond des gorges 123. Des espaceurs 151 et 152 sont respectivement conservés sur les faces latérales des grilles sacrificielles 11 et 12, et des espaceurs 153 sont conservés sur les faces latérales des îlots dans les gorges 121 et 122. Un tel retrait de 30 cette couche diélectrique de façon à obtenir ces espaceurs est par exemple mis en oeuvre avec une gravure anisotrope. Au stade illustré aux figures 18 et 19, on a réalisé une encapsulation du circuit intégré 1 dans une couche d'isolant 22. L'encapsulation est typiquement 35 réalisée pleine plaque au moyen d'un oxyde de silicium de SiCO ou de SiCOH. Un polissage mécano chimique a ici ensuite été réalisé et a été interrompu après avoir atteint les grilles sacrificielles. La couche d'isolant 22 remplit ici les gorges 121,122 et 123. 40 Au stade illustré aux figures 20 à 22, on a procédé au retrait des grilles sacrificielles, jusqu'à atteindre les couches 101 et 102. Le retrait des électrodes 3035265 11 sacrificielles est typiquement réalisé au moyen d'une gravure sélective, de façon connue en soi. Du nitrure de silicium est par exemple retiré par gravure chimique humide avec du H3PO4 à chaud (par exemple entre 150 et 160°C). Des gorges 161 sont alors formées entre les espaceurs 151 et des gorges 162 5 sont alors formées entre les espaceurs 152. Au stade illustré aux figures 23 à 25, les gorges 161 et 162 sont approfondies par gravure des couches 101 et 102. Dans l'exemple illustré, la gravure des couches 101 et 102, respectivement dans les gorges 161 et 162, 10 est poursuivie jusqu'à atteindre la couche active 93. L'épaisseur des sources et drains des transistors formés pourra ainsi être importante pour éviter tout risque de démouillage, tout en disposant d'une zone moins épaisse de couche active 93 au fond des gorges 161 et 162, en vue de former les canaux des transistors. La couche active 93 peut être avantageusement utilisée comme couche 15 d'arrêt de gravure lors de la gravure des couches 101 et 102. La gravure des couches 101 et 102 peut par exemple être réalisée par une gravure chimique avec du TMAH (Tetramethylammonium hydroxide) ou du NH4OH. Au stade illustré aux figures 26 à 28, on a procédé à la formation 20 d'espaceurs 171 dans les gorges 161, et à la formation d'espaceurs 172 dans les gorges 162. Des espaceurs 173 sont également formés entre les rangées de transistors, au-dessus des tranchées d'isolation 21. La formation d'espaceurs 171 à 173 peut par exemple être réalisée par le procédé suivant. On peut procéder au dépôt d'une couche de diélectrique, 25 typiquement par un dépôt pleine plaque. Cette couche de diélectrique est par exemple déposée par un procédé ALD (dépôt par couche atomique). Cette couche de diélectrique est notamment déposée sur les faces latérales des gorges 161 et 162. Cette couche de diélectrique est par exemple réalisée en nitrure de silicium SixNyHz, en oxyde de silicium SiOxHy, ou en tout autre 30 matériau approprié pour la formation d'espaceurs pour des empilements de grille, par exemple des matériaux de type lowK tels que le SiCBN ou le SiOCN. Le dépôt de cette couche diélectrique peut être réalisé de façon conformé pour présenter une même épaisseur sur les surfaces verticales et les surfaces horizontales. L'épaisseur de cette couche diélectrique formée sur les surfaces 35 verticales est par exemple comprise entre 3 et 7 nm, typiquement 5 nm. Par gravure, on peut procéder au retrait de cette couche diélectrique de façon à découvrir la couche active 93 au fond des gorges 161 et 162, et de façon à découvrir la tranchée d'isolation 21 sur le côté des espaceurs 173. Avantageusement, une étape de recuit peut être mise en oeuvre, afin 40 d'obtenir la diffusion des dopants des couches 101 et 102 dans la couche active 93, au niveau des sources et drains à former. On peut également envisager que 3035265 12 le budget thermique mis en oeuvre lors d'étapes ultérieures de formation d'empilements de grille sera utilisé pour réaliser une telle diffusion. Au stade illustré aux figures 29 à 31, on a procédé au dépôt d'une couche 5 d'isolant de grille 180. La couche d'isolant 180 est ici réalisée pleine plaque. La couche d'isolant 180 recouvre ainsi l'isolant 22, les parois latérales et le fond des gorges 161 et 162. Les gorges 161 et 162 ne sont pas intégralement remplies par la couche d'isolant de grille 180. La couche d'isolant de grille 180 peut par exemple être déposée par un procédé de type ALD, ce qui permet 10 d'obtenir une épaisseur homogène sur les faces verticales et des faces horizontales. Le matériau choisi pour la couche d'isolant de grille 180 est connu en soi de l'homme du métier. Le matériau de la couche d'isolant de grille 180 peut par exemple être de type Hk ou High-K (un matériau High-K désigne usuellement un 15 matériau dont la constante diélectrique relative est au moins égale à 6). Le matériau de la couche d'isolant de grille 180 peut par exemple être du Hf02. D'autres matériaux peuvent être utilisés pour la couche d'isolant de grille 180, parmi lesquels, non limitativement, le HfSiON ou le HfAIO ou le A1203. 20 Au stade illustré aux figures 32 et 33, on a procédé à la formation d'une couche de matériau conducteur 190 sur la couche d'isolant de grille 180. La couche de matériau conducteur 190 recouvre la face supérieure de la couche d'isolant de grille 180 et remplit les gorges 161 et 162. Le matériau choisi pour la couche 190 peut par exemple être du TiN ou du TaN. Ce matériau est par 25 exemple choisi pour présenter un travail de sortie approprié pour la grille des transistors. Des matériaux conducteurs différents pourront être utilisés pour les grilles des transistors nMOS et pMOS. Au stade illustré aux figures 34 à 36, on a procédé à un polissage 30 mécano chimique pour retirer les couches 180 et 190 de la surface supérieure de la couche d'isolant 22. Chaque transistor nMOS comporte alors une couche d'isolant de grille 181 sur laquelle une électrode de grille 191 est formée. Chaque transistor pMOS comporte alors une couche d'isolant de grille 182 sur laquelle une électrode de grille 192 est formée. 35 Au stade illustré aux figures 37 et 38, on a procédé de façon connue en soi à la formation de contacts métalliques d'interconnexion pour la source, le drain et la grille de chaque transistor. De façon connue en soi, les contacts de source et de drains peuvent également être réalisés de façon auto alignée par 40 rapport à des bouchons formés sur les empilements de grille. 3035265 13 La figure 39 illustre une vue en coupe au niveau de drains de transistors nMOS et pMOS. Les débordements 111 et 112 des couches 101 et 102 sur la tranchée d'isolation 21 sont conservés. 5 L'invention permet d'éviter la formation de court-circuits entre des dépôts par épitaxie de sources/drains de transistors d'une même rangée, sans pour autant nécessiter la formation de facettes. La densité de courant pouvant traverser les sources et les drains formés est optimale. Par ailleurs, on peut à la fois disposer de sources et drains d'épaisseurs relativement importantes (pour 10 limiter les risques de formation de nodules séparés et permettre de réduire la résistance de passage) et d'un canal d'une épaisseur réduite (pour améliorer les effets de canaux courts). L'invention permet de conserver des débordements sur les tranchées d'isolation 21 des dépôts par épitaxie inclus dans les sources et le drain des 15 transistors, sans risquer pour autant risquer de créer de court-circuit à l'aplomb de ces tranchées d'isolation 21 (même lorsque ces tranchées d'isolation 21 présentent une largeur réduite) ni accroître les fuites au niveau de la couche active 93. 20 Les figures 40 à 42 illustrent une étape du procédé selon une variante. Par rapport au stade illustré aux figures 23 à 25, les gorges 161 et 162 sont approfondies par gravure partielle de la couche active 93. La couche active 93 pourra par exemple être gravée sur une profondeur comprise entre 2 et 10 nm, avant de procéder au dépôt d'une couche d'isolant de grille. Selon une telle 25 variante, on peut encore davantage réduire l'épaisseur du canal du transistor formé en partant d'une couche active 93 plus épaisse, afin de limiter les risques de défaut d'une telle couche active 93. La gravure partielle de la couche active 93 peut être réalisée par gravure de type RIE (Reactive Ion Etching) ou chimique ou par oxydation puis désoxydation de la couche active 93. En 30 particulier, par gravure chimique, la gravure pourra avantageusement s'arrêter sur certains plans cristallins, pour permettre un contrôle de la forme et de la profondeur de gravure. Selon un perfectionnement de cette variante, après la gravure de la couche active 93 dans les gorges 161 et 162, on peut procéder à un dépôt de 35 semi-conducteur faiblement dopé au fond des gorges 161 et 162. Un tel dépôt est destiné à appartenir au canal du transistor, pour obtenir un canal faiblement dopé et non altéré par une éventuelle diffusion de dopants provenant des couches 101 et 102 et pour améliorer les propriétés électriques des transistors. 40 Les figures 43 à 60 illustrent un autre mode de réalisation d'un procédé de fabrication de transistors à effet de champ d'un circuit intégré 1. Selon cette 3035265 14 variante, on peut avantageusement conserver des contraintes mécaniques selon un unique axe dans des canaux initialement précontraints, ce qui est favorable pour les performances des transistors obtenus. Comme pour le premier mode de réalisation, dans un souci de simplification, on a illustré la 5 formation d'un transistor unique pour chacun des îlots formés. Plusieurs transistors accolés peuvent bien entendu être formés dans chacun des îlots. Au stade illustré aux figures 43 à 45, on fournit au préalable une structure correspondant sensiblement à celle des figures 4 et 5. Cette structure comporte 10 un substrat semi-conducteur 91, une couche isolante enterrée 92 et une couche active 93 séparée du substrat 91 par la couche isolante enterrée 92. La couche 93 comporte des bandes de matériaux semi-conducteurs séparés par des tranchées d'isolation 21. Le substrat 91, la couche 92, les bandes de la couche 93 et les tranchées d'isolation 21 peuvent présenter les mêmes caractéristiques 15 que ceux décrits pour le premier mode de réalisation en référence aux figures 1 à 5. La formation des tranchées d'isolation 21 peut être antérieure ou postérieure à la formation des couches 101 et 102. Au stade illustré aux figures 46 et 47, on initie la formation de grilles 20 sacrificielles. On a ici procédé au dépôt d'une couche diélectrique 130 pleine plaque. Des procédés de dépôt similaires à ceux décrits pour le premier mode de réalisation peuvent être utilisés. La couche diélectrique 130 peut présenter les mêmes propriétés que celles décrites en référence au premier mode de réalisation. La couche diélectrique 130 recouvre ainsi couche 101 et 102. La 25 couche 130 est également déposée sur la face supérieure de la tranchée d'isolation 21 entre la rangée de transistors nMOS et la rangée de transistor pMOS. Au stade illustré aux figures 48 et 49, on poursuit la formation de grilles 30 sacrificielles. On a ici procédé au dépôt d'une couche 140 pleine plaque sur la couche 130. La couche 140 peut être réalisée en un unique matériau (par exemple du nitrure de silicium SixNyHz) ou peut inclure une superposition de différentes couches, par exemple une couche de nitrure de silicium SixNyHz sur une fine couche d'oxyde SixOyHz, ou un bouchon de nitrure SixNyHz sur du 35 polysilicium. Des procédés de dépôt de la couche 140 sont connus en soi de l'homme du métier. Au stade illustré aux figures 50 à 52, on a procédé de façon connue en soi à la définition des motifs des grilles sacrificielles 11 et 12 sur les couches 40 101 et 102. La définition des motifs des grilles sacrificielles est connue en soi de l'homme du métier et peut par exemple être réalisée par photolithographie. 3035265 15 Des grilles sacrificielles 11 sont ainsi obtenues pour les transistors nMOS par superposition de couches 131 et 141 issues respectivement des couches 130 et 140. Des grilles sacrificielles 12 sont également obtenues pour le transistor pMOS par superposition de couches 132 et 142 issues 5 respectivement des couches 130 et 140. Au stade illustré aux figures 53 à 55, on a procédé au dépôt d'une couche de diélectrique, typiquement par un dépôt pleine plaque. Cette couche de diélectrique est par exemple déposée par un procédé ALD. Cette couche de 10 diélectrique est notamment déposée sur les faces latérales des différentes grilles sacrificielles 11 et 12. Cette couche de diélectrique présente par exemple les mêmes propriétés que celles décrites en référence aux figures 15 à 17. Par gravure, on a procédé au retrait de cette couche diélectrique de façon à découvrir les couches 101 et 102 de part et d'autre des grilles sacrificielles 11 15 et 12. Des espaceurs 151 et 152 sont respectivement conservés sur les faces latérales des grilles sacrificielles 11 et 12. Un tel retrait de cette couche diélectrique de façon à obtenir ces espaceurs est par exemple mis en oeuvre avec une gravure anisotrope. 20 Au stade illustré aux figures 56 et 57, on a procédé à un masquage 3 des îlots à former. Au stade illustré aux figures 58 à 60, on a procédé à une isolation de type MESA entre les transistors à former dans chacune des zones 81 à 84. Les îlots destinés à former des transistors nMOS dans une rangée sont séparés par des 25 gorges 121. Les îlots destinés à former des transistors PMOS dans une rangée adjacente sont séparés par des gorges 122. Les gorges 121 et 122 formées s'arrêtant ici avant de traverser la couche isolante enterrée 92, les gorges 121 et 122 sont nécessairement moins profondes que la tranchée d'isolation 21. 30 Des étapes identiques à celles décrites en référence aux figures 18 à 39 peuvent ensuite être mises en oeuvre, pour poursuivre la formation des transistors, incluant le retrait des grilles sacrificielles 11 et 12, la gravure des couches 101 et 102 au fond des gorges 161 et 162, éventuellement la formation d'espaceurs additionnels dans les gorges 161 et 162, la formation de l'isolant de 35 grille et de la grille des transistors, et la formation de contacts d'interconnexion pour la source, le drain et la grille de chacun des transistors. Dans ce mode de réalisation, la formation des tranchées d'isolation 21 permet une relaxation selon une direction en bordure de la couche active 93 40 d'un îlot. La présence des grilles sacrificielles 11 et 12 sur les couches 101 et 102 durant la définition des îlots permet par contre d'assurer une rigidité 3035265 16 mécanique au-dessus du canal des transistors selon la direction de la rangée, ce qui permet éventuellement de maintenir une précontrainte dans la couche active 93 des îlots selon la direction de ces rangées. 5 Bien que l'invention ait été illustrée dans le contexte d'une isolation entre une rangée de transistors nMOS par rapport à une rangée de transistors pMOS, elle s'applique bien entendu à l'isolation de rangées de transistors de même type Bien que la formation de rangées d'îlots ait été décrite avec un procédé 10 de gravure de gorges de séparation ne traversant pas la couche isolante enterrée 92, on peut également envisager de poursuivre une telle gravure jusque dans le substrat 91, de façon à former des gorges à une profondeur inférieure à celle des tranchées d'isolation 21. 15 Dans le cas où les îlots comportent plusieurs transistors, aux extrémités des îlots selon la direction des rangées, on peut former des grilles de transistors qui ne sont pas nécessairement fonctionnelles. Dans un tel cas, dans un souci de compacité, on peut éventuellement obtenir une grille (non fonctionnelle) directement aux extrémités de l'îlot. 20 REVENDICATIONS1. Procédé de fabrication de transistors à effet de champ, caractérisé en ce qu'il comprend les étapes de : -fourniture de : -une première bande de matériau semi-conducteur (93) s'étendant selon une première direction et surmontée par une première couche de matériau semi-conducteur (101) présentant une résistivité inférieure à celle de la première bande ; -une deuxième bande de matériau semi-conducteur (93) s'étendant selon la première direction et surmontée par une deuxième couche de matériau semi-conducteur (102) présentant une résistivité inférieure à celle de la deuxième bande ; -une couche isolante enterrée (92) isolant un substrat semi-conducteur (91) desdites première et deuxième bandes de matériau semi-conducteur (93) ; -une tranchée d'isolation profonde (21) traversant ladite couche isolante enterrée et isolant ladite première bande de matériau semi-conducteur de ladite deuxième bande de matériau semi-conducteur ; -gravure de la première bande de matériau semi-conducteur et de la première couche de matériau semi-conducteur (101) selon une deuxième direction perpendiculaire à la première direction de façon à former une première rangée d'ilots semi-conducteurs isolés les uns des autres, et gravure de la deuxième bande de matériau semi-conducteur et de la deuxième couche de matériau semi-conducteur (102) selon ladite deuxième direction de façon à former une deuxième rangée d'ilots semi-conducteurs isolés les uns des autres, lesdites gravures étant réalisées à une profondeur inférieure à celle de la tranchée d'isolation profonde (21) ; -former des grilles sacrificielles (11,12) sur ladite première couche de matériau semi-conducteur (101) et sur ladite deuxième couche de matériau semi-conducteur (102) ; -former des espaceurs (151,152) de part et d'autre desdites grilles sacrificielles (11,12) ; -encapsuler les grilles sacrificielles (11,12) dans un matériau isolant ; -retirer lesdites grille sacrificielles pour former des gorges (161,162) entre lesdits espaceurs (151, 152) dans ledit matériau isolant (22) ; -retirer la première couche de matériau semi-conducteur (101) et la deuxième couche de matériau semi-conducteur (102) au fond desdites gorges (161,162) de façon à atteindre respectivement lesdites première et deuxième bandes de matériau semi-conducteur (93) ; puis -former des grilles entre lesdits espaceurs (151,152) dans lesdites gorges (161,162). 3035265 18 2. Procédé de fabrication de transistors à effet de champ selon la revendication 1, dans lequel lesdites gravures des première et deuxième bandes de matériau semi-conducteur (93) sont interrompues avant de traverser ladite 5 couche isolante enterrée (92). 3. Procédé de fabrication de transistors à effet de champ selon la revendication 1 ou 2, dans lequel lesdites gravures des première et deuxième bandes de matériau semi-conducteur (93) sont réalisées de façon à réaliser des 10 tranchées (121,122) d'une largeur d'au plus 90 nm entre les îlots de la première rangée et entre les îlots de la deuxième rangée. 4. Procédé de fabrication de transistors à effet de champ selon l'une quelconque des revendications 1 à 3, dans lequel lesdites grilles sacrificielles 15 (11,12) sont formées postérieurement à ladite formation des première et deuxième rangées d'îlots semi-conducteurs. 5. Procédé de fabrication de transistors à effet de champ selon l'une quelconque des revendications 1 à 3, dans lequel lesdites grilles sacrificielles 20 (11,12) sont formées sur les première et deuxième couches de matériau semi-conducteur (101,102) préalablement à ladite formation des première et deuxième rangées d'îlots semi-conducteurs. 6. Procédé de fabrication de transistors à effet de champ selon la revendication 25 5, dans lequel lesdites première et deuxième bandes de matériau semi- conducteur (93) sont précontraintes. 7. Procédé de fabrication de transistors à effet de champ selon l'une quelconque des revendications précédentes, comprenant en outre une étape 30 de retrait partiel desdites première et deuxième bandes de matériau semi- conducteur (93) au fond desdites gorges (161,162). 8. Procédé de fabrication de transistors à effet de champ selon l'une quelconque des revendications précédentes, comprenant en outre une étape 35 de formation d'espaceurs additionnels (171,172) dans lesdites gorges (161,162) postérieurement au retrait desdites grilles sacrificielles (11,12). 9. Procédé de fabrication de transistors à effet de champ selon l'une quelconque des revendications précédentes, dans lequel lesdites première 40 et/ou deuxième bandes de matériau semi-conducteur (93) fournies sont en Silicium ou alliage de Silicium. 3035265 19 10. Procédé de fabrication de transistors à effet de champ selon l'une quelconque des revendications précédentes, ce procédé étant dépourvu d'étape de formation de tranchées d'isolation profonde entre lesdits îlots desdites rangées. 11. Procédé de fabrication de transistors à effet de champ selon l'une quelconque des revendications précédentes, dans lequel lesdites première et deuxième bandes de matériau semi-conducteur (93) fournies présentent une épaisseur comprise entre 3 et 15nm. 12. Procédé de fabrication de transistors à effet de champ selon l'une quelconque des revendications précédentes, dans lequel lesdites première et deuxième couches de matériau semi-conducteur (101, 102) fournies présentent une épaisseur comprise entre 2 et 1 Onm. 15 13. Procédé de fabrication de transistors à effet de champ selon l'une quelconque des revendications précédentes, dans lequel le matériau de la première couche de matériau semi-conducteur fourni est choisi dans le groupe comprenant le Si, SiCP, Si dopé à l'arsenic ou au phosphore, Si 20 contraint, InGaAs, InAs, InSb, et dans lequel le matériau de la deuxième couche de matériau semi-conducteur fourni est choisi dans le groupe comprenant le SiGeB, le SiGe, le Ge, le GeSn, le InSb, le Si dopé B, ou le Si. 14. Circuit intégré (1), caractérisé en ce qu'il comprend: 25 -une première rangée d'îlots semi-conducteurs alignés selon une première direction et comprenant chacun un plot de matériau semi-conducteur (93) et un drain et une source relevés disposés sur le plot de matériau semiconducteur ; -une deuxième rangée d'îlots semi-conducteurs alignés selon la première 30 direction et comprenant chacun un plot de matériau semi-conducteur (93), et un drain et une source relevés disposés sur le plot de matériau semiconducteur ; -une couche isolante enterrée (92) isolant un substrat semi-conducteur (91) desdites première et deuxième rangées d'îlots ; 35 -des empilements de grille (191, 192) disposés en contact avec les plots de matériau semi-conducteur (93) et entre lesdits drains et sources relevés des première et deuxième rangées d'îlots ; -des espaceurs (151, 152) disposés de part et d'autre desdits empilements de grille et surplombant un desdits source ou drain relevés ; 40 -une tranchée d'isolation profonde (21) traversant ladite couche isolante enterrée (92), s'étendant selon la première direction et isolant les première et deuxième rangées d'îlots ; 5 10 3035265 20 -un matériau isolant (22) disposé entre les îlots de la première rangée et entre les îlots de la deuxième rangée, la profondeur du matériau isolant (22) étant inférieure à la profondeur de ladite tranchée d'isolation profonde (21). 5 15. Circuit intégré selon la revendication 14, dans lequel ledit matériau isolant (22) est en contact avec la face supérieure de la couche d'isolation profonde (92) entre lesdits îlots de la première rangée et entre lesdits îlots de la deuxième rangée.