Brevet FR3028351A1 — publié le 20160513

Cellule intégrée multi-orientations, en particulier cellule d'entrée/sortie d'un circuit intégré Des modes de réalisation de l'invention concernent les circuits intégrés, et plus particulièrement des cellules d'un tel circuit, par exemple mais non limitativement des cellules d'entrée/sortie, susceptibles de prendre différentes orientations sur le circuit intégré en fonction de leur emplacement et contenant des composants, par exemple mais non limitativement, des transistors MOS à oxyde de grille fin, ne pouvant être utilisés que dans une seule orientation. Dans les technologies CMOS 28 nanomètres et plus, l'orientation des grilles des transistors sur le substrat semi-conducteur dans plusieurs directions est possible, notamment dans une direction verticale ou dans une direction horizontale. Par contre, dans les technologies CMOS inférieures à 28 nanomètres, l'orientation de certains composants sur le substrat devient critique car de tels composants ne peuvent être par exemple utilisés que dans une seule direction. C'est le cas par exemple des transistors MOS à oxyde de grille fin, typiquement ayant une épaisseur d'oxyde inférieure ou égale à 2 nm. Typiquement, de tels transistors doivent avoir une orientation de grille verticale sur le substrat, c'est-à-dire perpendiculaire à une direction d'implantation oblique effectuée dans une direction d'implantation de façon à former sous la grille de ces transistors des zones dopées de source et de drain communément désignées par l'homme du métier sous le vocable anglo-saxon « Halo » ou « pocket ». En effet, des contraintes de lithographie et de technologie interdisent l'utilisation de tels transistors dans une direction horizontale. D'autres composants restent toutefois multi-orientations. C'est le cas par exemple des transistors MOS à oxyde de grille épais, typiquement ayant une épaisseur d'oxyde de grille supérieure ou égale à 3 nm avec des dimensions de grille comptées dans le sens de la longueur du canal (distance drain - source) suffisantes, par exemple supérieure ou égale à 150 nanomètres. Or, dans un circuit intégré, certaines cellules peuvent être disposées selon des orientations différentes en fonction de leur emplacement sur le circuit intégré. C'est le cas par exemple des cellules d'entrée/sortie qui sont disposées généralement au sein d'un anneau rectangulaire autour du coeur du circuit intégré. Et, typiquement, en fonction de l'emplacement d'une cellule d'entrée/sortie dans telle ou telle autre branche de l'anneau rectangulaire, certains composants, comme par exemple des transistors MOS à oxyde de grille fin, peuvent alors présenter une orientation verticale ou bien une orientation horizontale. Les transistors présentant une orientation horizontale doivent par conséquent subir une rotation pour présenter de nouveau une orientation de grille verticale. Aussi, une solution consiste à développer, pour ces technologies avancées, deux librairies de cellules contenant des composants sensibles à l'orientation. Et, les cellules de la première librairie sont par exemple destinées à être placées dans une branche horizontale de l'anneau de cellule d'entrée/sortie de sorte que les transistors à oxyde de grille fin par exemple soient orientés verticalement. Les cellules homologues de l'autre librairie sont alors destinées à être disposées dans une branche verticale de l'anneau de sorte que là encore les transistors à oxyde de grille fin présentent toujours une orientation de grille verticale. Cela étant, non seulement une telle solution nécessite le développement et la qualification de deux librairies de cellules mais le concepteur doit en outre analyser à chaque fois l'emplacement de la cellule sur le circuit intégré pour extraire la cellule correspondante de l'une ou l'autre des librairies, avec des risques potentiels d'erreurs. Selon un mode de réalisation, il est proposé, pour des cellules comportant des composants sensibles à l'orientation, de ne développer qu'une seule librairie de cellules capables d'être disposées à n'importe quel endroit du circuit intégré, par exemple d'un anneau de cellules d'entrée/sortie, tout en garantissant à chaque fois que seuls les composants sensibles à l'orientation, par exemple des transistors à oxyde de grille fin, ayant une orientation correcte soient effectivement électriquement fonctionnels. Selon un aspect, il est proposé un circuit intégré comprenant au moins une cellule intégrée, par exemple une cellule d'entrée/sortie, disposée à un emplacement du circuit intégré, par exemple dans une branche d'un anneau rectangulaire de cellules d'entrée/sortie. Cela étant une telle cellule intégrée peut être également une cellule d'entrée/sortie dite « cluster » selon une dénomination anglo-saxonne utilisée par l'homme du métier, c'est-à-dire placée directement à un emplacement du coeur du circuit intégré avec une orientation a priori quelconque. Ladite au moins une cellule comporte deux premiers dispositifs intégrés, par exemple des transistors MOS à oxyde de grille fin, connectés à au moins un endroit de la cellule par l'intermédiaire d'un multiplexeur et respectivement orientés selon deux directions d'orientation différentes, seul le premier dispositif orienté selon l'une de ces directions d'orientation étant utilisable. La cellule comporte par ailleurs des moyens de commande configurés pour détecter celle des directions d'orientation qui, compte tenu de la direction de la cellule audit emplacement, permet au premier dispositif correspondant d'être utilisable, et pour commander le multiplexeur de façon à effectivement connecter électriquement audit au moins un endroit le premier dispositif utilisable. Un dispositif utilisable est notamment un dispositif présentant un état de fonctionnement normal, c'est-à-dire non dégradé. Selon un mode de réalisation, les moyens de commande comprennent un circuit de détection comportant deux dispositifs de test intégrés respectivement orientés selon les deux directions d'orientation, chaque dispositif de test comportant un élément présentant une caractéristique différente selon la direction d'orientation et représentative du caractère utilisable ou non d'un premier dispositif (cet élément peut être par exemple une zone dopée possédant une partie s'étendant sous la grille du transistor, ladite caractéristique étant alors la dimension de ladite partie comptée dans le sens de la longueur du canal, ou bien ledit élément peut être la grille d'un transistor de test, ladite caractéristique étant alors la rugosité de la grille), et des moyens de détection configurés pour analyser les caractéristiques des éléments des deux dispositifs de test et délivrer un signal de commande du multiplexeur. En pratique, selon un mode de réalisation, les moyens de détection sont avantageusement configurés pour analyser les caractéristiques desdits éléments à partir d'un paramètre électrique desdits dispositifs de test, par exemple la tension de seuil ou le courant de fuite d'un transistor. Selon une première variante, les deux dispositifs de test intégrés sont différents d'un premier dispositif et utilisables dans les deux directions d'orientation. Ces deux dispositifs de test peuvent être ainsi des transistors à oxyde de grille épais. Selon une autre variante possible, les deux dispositifs de test intégrés sont analogues à un premier dispositif. En d'autres termes, les deux dispositifs de test intégrés peuvent être également par exemple des transistors à oxyde de grille fin. Les deux directions d'orientation sont par exemple orthogonales, typiquement verticale et horizontale. Selon un mode de réalisation, chaque premier dispositif est un transistor MOS à oxyde de grille fin, la direction longitudinale de la grille c'est-à-dire la direction perpendiculaire à la longueur du canal, définissant la direction d'orientation du transistor MOS. Selon un premier mode de réalisation possible, chaque dispositif de test est un transistor MOS à oxyde de grille épais, la direction longitudinale de la grille définissant la direction d'orientation du transistor MOS, et ledit élément est une zone dopée possédant une partie s'étendant sous la grille du transistor, ladite caractéristique étant la dimension de ladite partie comptée dans la direction de la longueur du canal. Le paramètre électrique est alors avantageusement la tension de seuil de chaque transistor de test et les moyens de détection sont avantageusement configurés pour détecter celui des transistors de test qui présente la tension de seuil la plus élevée et pour délivrer au multiplexeur un signal de commande sélectionnant le transistor MOS à oxyde de grille fin ayant la même direction d'orientation que celle du transistor de test présentant la tension de seuil la plus élevée. Selon un autre mode de réalisation possible, chaque dispositif de test intégré est un premier dispositif et ledit élément est alors par exemple la grille du transistor de test, ladite caractéristique étant la rugosité de cette grille. Le paramètre électrique est alors avantageusement le courant de fuite de chaque transistor de test, et les moyens de détection sont configurés pour détecter celui des transistors de test qui présente le courant de fuite le plus faible et pour délivrer au multiplexeur un signal de commande sélectionnant le transistor MOS à oxyde de grille fin ayant la même direction d'orientation que celui du transistor de test présentant le courant de fuite le plus faible. Selon un mode de réalisation, le circuit intégré peut comprendre en outre un anneau rectangulaire comportant plusieurs cellules intégrées formant des cellules d'entrée/sortie du circuit intégré. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 15 illustrent schématiquement différents modes de réalisation d'un circuit intégré selon l'invention. Sur la figure 1, la référence CEL désigne une cellule intégrée disposée à un emplacement EMP d'un circuit intégré IC. Cette cellule CEL est par exemple une cellule d'entrée/sortie bien que cet exemple ne soit pas limitatif. La cellule CEL comporte deux premiers dispositifs intégrés DV1, DV2, par exemple des transistors MOS à oxyde de grille fin ayant une épaisseur d'oxyde inférieure ou égale à 2 nm. Le premier dispositif DV1 est orienté selon la direction Dl tandis que le premier dispositif DV2 est orienté selon la direction D2. Ces deux directions sont orthogonales. Chaque dispositif est alimenté entre une tension d'alimentation Vdd et la masse GND. Lorsque le dispositif DV1 ou DV2 est un transistor MOS à oxyde de grille fin, l'orientation Dl ou D2 correspond à l'orientation de la grille, c'est-à-dire sa direction longitudinale, c'est-à-dire sa direction comptée perpendiculairement à la longueur du canal (distance drain - source). Les deux premiers dispositifs DV1 et DV2 sont connectés à un endroit A de la cellule CEL par l'intermédiaire d'un multiplexeur MUX commandé par un signal de commande SEL qui, en fonction de l'état logique 1 ou 0 va commander le multiplexeur MUX de façon que l'entrée El soit électriquement effectivement connectée à l'endroit A ou que l'entrée E2 soit électriquement effectivement connectée à l'endroit A. Le signal de commande SEL est délivré par des moyens de commande 1 qui sont configurés pour détecter celles des directions d'orientation Dl ou D2 qui, compte tenu de la disposition de la cellule audit emplacement EMP, permet au premier dispositif correspondant DV1 ou DV2 d'être utilisable. Bien entendu, comme illustré en tirets sur la figure 1, la cellule CEL peut comporter d'autres dispositifs intégrés, tels que par exemple des dispositifs DV3 et DV4 qui peuvent être des dispositifs multiorientations, c'est-à-dire non sensibles à une direction d'orientation particulière. A titre indicatif, ces dispositifs DV3 et DV4 peuvent comporter des transistors MOS à oxyde de grille épais, ayant une épaisseur d'oxyde typiquement supérieure ou égale à 3 nm et ayant des longueurs de grille (dimensions comptées dans le sens du canal) typiquement supérieures ou égales à 150 nanomètres, par exemple égales à 150 nanomètres. Sur la figure 2, on voit que les moyens de commande 1 comprennent un circuit de détection 10 comportant deux dispositifs de test intégrés DVT1 et DVT2 respectivement orientés selon les deux directions d'orientation Dl et D2. Comme on le verra plus en détail ci-après, chaque dispositif de test comporte un élément présentant une caractéristique différente selon la direction d'orientation et représentative du caractère utilisable ou non d'un premier dispositif (par exemple un transistor MOS à oxyde de grille fin). Les moyens de commande comportent également des moyens de détection 11 configurés pour analyser les caractéristiques des éléments des deux dispositifs de test DVT1 et DVT2 et délivrer le signal de commande SEL du multiplexeur de façon à sélectionner celui des deux premiers dispositifs DV1 et DV2 qui sera utilisable compte tenu de la disposition de la cellule à l'emplacement EMP. En pratique, comme on le verra plus en détail ci-après, les moyens de détection 11 sont configurés pour analyser les caractéristiques desdits éléments à partir d'un paramètre électrique des dispositifs de test DVT1 et DVT2. Sur la figure 3 et sur la figure 4 qui est une section transversale selon la ligne IV-IV de la figure 3, le dispositif DV1 est un transistor MOS à oxyde de grille fin. De même, comme illustré sur la figure 5 et sur la figure 6 qui est une section transversale selon la ligne VI-VI de la figure 5, le dispositif DV2 est également un transistor MOS à oxyde de grille fin. Comme illustré sur la figure 3, le transistor DV1 comporte au-dessus d'une zone active ménagée dans un substrat semi-conducteur 3, une grille GR, par exemple une ligne de poly-silicium, électriquement isolée de la zone active par un oxyde de grille, et orientée selon la direction longitudinale DRL qui correspond à une direction d'orientation DOK, typiquement une direction verticale, pour laquelle le transistor est utilisable, c'est-à-dire présentant un fonctionnement normal. En effet, comme illustré sur la figure 3, une étape classique de fabrication d'un tel transistor à oxyde fin comporte une implantation oblique duale 30 de dopants selon une direction d'implantation DI et ce dans les deux sens de cette direction de façon à former, comme illustré sur la figure 4, des zones de source et de drain comportant des parties 31 et 32 s'étendant sous la grille GR selon la direction transversale DRT. Ces zones 31 et 32 sont communément désignées par l'homme du métier sous la dénomination de « Halo » ou « pocket ». Ces zones 31 et 32 ont une dimension DM, comptée selon la direction transversale DRT, et définissent la longueur LC du canal du transistor. Sur la figure 5, le dispositif DV2 est orienté selon la direction DRL qui est ici une direction horizontale et qui est considérée comme une direction d'orientation DNOK conduisant à un dispositif DV2 non utilisable car présentant un fonctionnement dégradé par rapport au fonctionnement normal du dispositif. En effet, comme on le voit sur la figure 5, la direction d'orientation DRL ou DNOK du dispositif DV2 est parallèle à la direction d'implantation DI. Il en résulte donc, comme illustré sur la figure 6, des zones 31 et 32 présentant une dimension DM très faible, voire nulle, et en tout cas bien inférieure à la dimension DM d'un transistor de la figure 4. Alors que sur les figures 2 à 6, la direction d'orientation Dl est considérée comme étant la direction DOK, c'est-à-dire celle conduisant à un caractère utilisable du transistor à oxyde de grille fin et que la direction D2 est considérée comme étant la direction DNOK conduisant à un transistor non utilisable car présentant un fonctionnement dégradé, la direction Dl pourrait être en fonction de l'emplacement de la cellule au sein du circuit intégré et de sa disposition, la direction DNOK et la direction D2 la direction DOK. Sur la figure 7 et la figure 8, qui est une section transversale selon la ligne VIII-VIII de la figure 7, le dispositif intégré de test DVT1 est un transistor MOS à oxyde de grille épais multi-orientation. De même, comme illustré sur la figure 9 et sur la figure 10 qui est une section transversale selon la ligne X-X de la figure 9, le dispositif de test DVT2 est également un transistor MOS à oxyde de grille épais multi-orientations. En général, les procédés de fabrication d'un transistor à oxyde de grille épais prévoient une implantation tiltée selon deux directions orthogonales et dans les deux sens pour chaque direction. En d'autres termes, on procède à des implantations Est-OuestSud et Nord de dopants pour ces transistors à oxyde de grille épais de façon à réaliser les zones dites « Halo » ou « pocket ». Cela étant, lorsque l'on utilise de tels transistors à oxyde de grille épais comme transistors de test, on remplace l'implantation oblique selon les deux directions orthogonales, par une implantation oblique duale analogue à celle effectuée pour la réalisation des transistors à oxyde de grille fin et effectuée selon la direction d'implantation DI. Ainsi, comme illustré sur la figure 8, lorsque le transistor de test DVT1 est orienté selon la direction Dl perpendiculaire à la direction d'implantation DI, on retrouve les zones 31 et 32 s'étendant largement sous la grille GR et ayant des dimensions DM1 comptées dans le sens de la direction transversale DRT. Un tel transistor de test DVT1 présente alors une tension de seuil Vtl. Par contre, comme illustré sur la figure 9, lorsqu'on procède à l'implantation duale 30 selon la direction d'implantation DI sur le transistor DVT2 orienté selon la direction D2, on obtient, comme illustré sur la figure 10, des zones 31 et 32 ayant une dimension DM2 très faible, voire nulle, et en tout cas inférieure à la dimension DM1. La tension de seuil Vt2 du transistor DVT2 est alors inférieure à la tension de seuil VO du transistor de test DVT1. Les moyens de détection 1 vont alors utiliser ce paramètre électrique (tension de seuil) pour déterminer lequel des dispositifs DV1 et DV2 est orienté selon la bonne direction DOK et commander le multiplexeur en conséquence. Plus précisément, comme illustré sur la figure 11, le circuit de détection 10 comporte les deux transistors de test DVT1 et DVT2 connectés entre la tension d'alimentation Vdd et la masse GND, la grille et le drain de chaque transistor DVT1 étant reliés à la tension Vdd tandis que la source est reliée à la masse GND par l'intermédiaire des résistances R1 et R2. Les sources des deux transistors sont reliées aux entrées + et - d'un comparateur 11 dont la sortie OUT délivre le signal SEL. A titre d'exemple non limitatif, le comparateur 11 est, comme illustré sur la figure 12, basé sur un amplificateur opérationnel à structure différentielle à deux étages ayant une tension de polarisation Vbias. Ainsi, si la tension de seuil Vt2 du transistor DVT2 est supérieure à la tension de seuil VO du transistor DVT1, alors la tension de sortie du comparateur sera à l'état haut conduisant à l'état logique 1 du signal SEL. Si par contre la tension de seuil Vt1 du transistor de test DVT1 est supérieure à la tension de test Vt2 du transistor de test DVT2, alors la tension de sortie du comparateur 11 sera à l'état bas conduisant à un niveau logique 0 du signal SEL. Alors que dans le mode de réalisation qui vient d'être décrit, les dispositifs de test étaient des transistors différents des transistors DV1 et DV2, c'est-à-dire différents des transistors à oxyde de grille fin, il est possible, comme illustré sur les figures 13 et 14 d'utiliser également des transistors à oxyde de grille fin comme transistors de test DVT1 et DVT2. Plus précisément, le premier transistor de test DVT1 sera orienté selon la direction D1 qui est supposée être ici la direction DOK correspondant à un caractère utilisable d'un transistor à oxyde de grille fin. Un tel transistor présente un courant de fuite Idofn. Le transistor de test DVT2 est lui orienté selon la direction D2 qui est supposée être ici la direction DNOK conduisant à un caractère non utilisable d'un transistor à oxyde de grille fin. En effet, dans ce cas, les contraintes de lithographie conduisent à une grille GR présentant une rugosité plus importante que la rugosité de la grille GR du transistor DVT1. Il en résulte par conséquent un courant de fuite Id0ff2 du transistor DVT2 supérieur au courant de fuite Idofn du transistor DVT 1 . C'est cette fois-ci ce paramètre électrique qui va être utilisé par les moyens de détection pour déterminer celui des deux transistors DV1 et DV2 qui est orienté selon la bonne orientation. En pratique, on pourra utiliser un schéma analogue à celui illustré sur les figures 11 et 12 avec cette fois-ci la grille et la source de chaque transistor de test DVT1 et DVT2 reliés à la masse et le drain relié à la tension d'alimentation Vdd par l'intermédiaire des résistances R1 et R2. La figure 15 illustre un anneau rectangulaire RG comportant une pluralité de cellules intégrées CEL du type de celles qui viennent d'être décrites. L'anneau rectangulaire RG entoure le coeur CR du circuit intégré IC. Et on voit que selon l'emplacement EMP1 ou EMP2 d'une cellule CEL1 ou CEL2, la direction d'orientation correcte pour les transistors à oxyde de grille fin ne sera pas la même. Ainsi, si la direction D1 est par exemple la direction DOK pour la cellule CEL1, cette direction D1 sera alors la direction DNOK pour la cellule CEL2. Par contre, c'est cette fois-ci la direction D2 qui sera la direction DNOK pour la cellule CEL2 alors qu'elle ne l'était pas pour la cellule CEL1 REVENDICATIONS1. Circuit intégré comprenant au moins une cellule intégrée (CEL) disposée à un emplacement (EMP) du circuit intégré, ladite au moins une cellule comportant deux premiers dispositifs intégrés (DV1, DV2) connectés à au moins un endroit (A) de la cellule par l'intermédiaire d'un multiplexeur (MUX) et respectivement orientés selon deux directions d'orientation différentes (Dl, D2), seul le premier dispositif orienté selon l'une de ces directions d'orientation étant utilisable, et des moyens de commande (1) configurés pour détecter celle des directions d'orientation qui, compte tenu de la disposition de la cellule audit emplacement, permet au premier dispositif correspondant d'être utilisable et pour commander le multiplexeur (MUX) de façon à effectivement connecter électriquement audit au moins un endroit ledit premier dispositif utilisable. 2. Circuit intégré selon la revendication 1, dans lequel les moyens de commande (1) comprennent un circuit de détection (10) comportant deux dispositifs de test intégrés (DVT1, DVT2) respectivement orientés selon les deux directions d'orientation (Dl, D2), chaque dispositif de test comportant un élément (31, 32 ; GR) présentant une caractéristique différente selon la direction d'orientation et représentative du caractère utilisable ou non d'un premier dispositif, et des moyens de détection (1 1) configurés pour analyser les caractéristiques des éléments des deux dispositifs de test et délivrer un signal de commande (SEL) du multiplexeur. 3. Circuit intégré selon la revendication 2, dans lequel les moyens de détection (1 1) sont configurés pour analyser les caractéristiques desdits éléments à partir d'un paramètre électrique desdits dispositifs de test (Vtl, Vt2 ; Idofn, idoff2). 4. Circuit intégré selon la revendication 2 ou 3, dans lequel les deux dispositifs de test intégrés (DUT1, DUT2) sont différentsd'un premier dispositif (DVI, DV2) et utilisables dans les deux directions d'orientation. 5. Circuit intégré selon la revendication 2 ou 3, dans lequel les deux dispositifs de test intégrés (DVT1, DVT2) sont analogues à un premier dispositif (DV1, DV2). 6. Circuit intégré selon l'une des revendications précédentes, dans lequel les deux directions d'orientation (Dl, D2) sont orthogonales. 7. Circuit intégré selon l'une des revendications précédentes, dans lequel chaque premier dispositif (DV1, DV2) est un transistor MOS à oxyde de grille fin, la direction longitudinale de la grille définissant la direction d'orientation du transistor MOS. 8. Circuit intégré selon les revendications 4, 6 et 7, dans lequel chaque dispositif de test (DVT1, DVT2) est un transistor MOS à oxyde de grille épais, la direction longitudinale de la grille définissant la direction d'orientation du transistor MOS, et ledit élément est une zone dopée possédant une partie (31, 32) s'étendant sous la grille du transistor, ladite caractéristique étant la dimension (DM1, DM2) de ladite partie comptée dans la direction de la longueur du canal. 9. Circuit intégré selon la revendication 8, dans lequel ledit paramètre électrique est la tension de seuil (Vil, Vt2) de chaque transistor de test, et les moyens de détection sont configurés pour détecter celui des transistors de test qui présentent la tension de seuil la plus élevée et pour délivrer au multiplexeur un signal de commande sélectionnant le transistor MOS à oxyde de grille fin ayant la même direction d'orientation que celle du transistor de test présentant la tension de seuil la plus élevée. 10. Circuit intégré selon les revendications 5, 6 et 7, dans lequel ledit élément est la grille (GR) du transistor de test (DVT1, DVT2), ladite caractéristique étant la rugosité de ladite grille. 11. Circuit intégré selon la revendication 10, dans lequel ledit paramètre électrique est le courant de fuite (Id0f/1, Idoff2) de chaque transistor de test, et les moyens de détection sont configurés pour détecter celui des transistors de test qui présente le courant de fuite leplus faible et pour délivrer au multiplexeur un signal de commande sélectionnant le transistor MOS à oxyde de grille fin ayant la même direction d'orientation que celle du transistor de test présentant le courant de fuite le plus faible. 12. Circuit intégré selon l'une des revendications précédentes, comprenant en outre un anneau rectangulaire (RG), comportant plusieurs cellules intégrées (CELI) formant des cellules d'entrée/sortie du circuit intégré.