Brevet FR3026225A1 — publié le 20160325

PROCEDE DE FABRICATION DE STRUCTURES SEMI-CONDUCTRICES INCLUANT DES CANAUX DE TRANSISTORS AYANT DES ETATS DE CONTRAINTE DIFFERENTS, ET DE STRUCTURES SEMI-CONDUCTRICES APPARENTEES DOMAINE 1 ECHNI QUE [0001] Les mo-cles de réalisation de la présente description concernent des procédés pouvant être utilisés pour fabriquer des transistors à effet de champ métal-oxyde-semi-conducteur du type N (NMOS) et des transistors à effet de champ métal-oxyde-semi-conducteur du type P 10 (PMOS) ayant des états de contrainte différents dans une couche commune sur un substrat semiconducteur, ainsi que des structures semi-conductrices et dispositifs semi-conducteurs fabriqués au moyen de ces procédés. ARRIÈRE-PLAN 15 [0002] Les dispositifs semi-conducteurs, tels que microprocesseurs et dispositifs à mémoire, emploient des transistors à semi-conducteurs comme structure opérationnelle primaire, de base, de leurs circuits intégrés. Le transistor à effet de champ (FET) est un type de transistor couramment utilisé dans les structures semi-conductrices et dispositifs semi-conducteurs, qui inclut généralement un contact source, un contact drain, et un ou plusieurs contact(s) grille. Une 20 région du canal semi-conducteur s'étend entre le contact source et le contact drain. Une ou plusieurs jonctions PN est (sont) définie(s) entre le contact source et le contact grille. Le contact grille est adjacent à au moins une partie de la région du canal, et la conductivité de celle-ci est modifiée par la présence d'un champ électrique. Un champ électrique est donc fourni dans la région du canal, en appliquant une tension au contact de grille. Ainsi, par exemple, le courant 25 électrique peut traverser le transistor du contact source au contact drain, à travers la région du canal, lorsqu'une tension est appliquée au contact grille, mais pas du contact source au contact drain, en absence d'application de tension au contact grille. [0003] Des transistors à effet de champ (FET), récemment développés, emploient des structures discrètes, à canal allongé, appelées "ailettes." Ce type de transistors est souvent 30 désigné dans l'art par "FET à ailettes." De nombreuses configurations différentes de FET à ailettes ont été proposées dans l'art. [0004] Les structures à canal allongé ou à ailettes d'un FET à ailettes comprennent un matériau semi-conducteur qui peut être dopé N ou P. Il a également été démontré que la conductivité de matériaux semi-conducteurs dopés N peut être améliorée lorsque le matériau semi-conducteur -de type N est contraint en traction, de même que la conductivité de matériaux semi-conducteurs de type P, lorsque le matériau semi-conducteur de type P est contraint en compression. BREF EXPOSE DE L'INVENTION [0005] Le présent exposé est destiné à présenter une sélection de concepts sous forme 10 simplifiée, qui seront détaillés dans la description ci-dessous d'exemples de modes de réalisation. Cet exposé n'est pas destiné à identifier les caractéristiques principales ou essentielles des revendications, ni à être utilisé pour limiter le cadre de celles-ci. [0006] Dans certains modes de réalisation, la présente description inclut un procédé de fabrication d'une structure semi-conductrice. Un substrat multi-couches proposé inclut un substrat 15 de base, une couche d'oxyde enterrée sur une surface du substrat de base, et une couche semiconductrice contrainte sur un côté de la couche d'oxyde, à l'opposé du substrat de base. La couche semi-conductrice contrainte comprend un matériau semi-conducteur cristallin. Le procédé comprend, en outre, l'implantation d'ions dans une seconde région de la couche semi-conductrice contrainte, sans implantation d'ions dans une première région de la couche semi-conductrice 20 contrainte, et la conversion d'une partie du matériau semi-conducteur cristallin dans la seconde région de la couche semi-conductrice contrainte en matériau amorphe, de sorte que cette seconde région possède une région amorphe et une région cristalline sous-jacente. La région amorphe est recristallisée, et des éléments sont diffusés d'une partie de la seconde région de la couche semiconductrice contrainte dans une autre partie de cette couche, de manière à enrichir une concentration 25 des éléments diffusés dans l'autre partie de la seconde région de la couche semi-conductrice contrainte, et à modifier un état de contrainte de cette seconde région, de sorte qu'elle se trouve dans un état de contrainte différent d'un état de contrainte de la première région de la couche semiconductrice contrainte. Une première pluralité de structures à canal de transistor est formée pour que chacune d'elles comprenne une partie de la première région de la couche semi-conductrice, et 30 une seconde pluralité de structures à canal de transistor est formée pour que chacune d'elles comprenne une partie de la seconde région de la couche semi-conductrice. [0007] Dans des modes de réalisation supplémentaires, la présente description inclut des structures semi-conductrices qui peuvent être fabriquées par des procédés tels que décrits ici. Par exemple, dans certains modes de réalisation, la présente description inclut une structure semiconductrice comprenant un substrat de base, une couche d'oxyde enterrée sur une surface du substrat 5 de base, et une première pluralité de structures à canal de transistor et une seconde pluralité de structures à canal de transistor disposées sur la couche d'oxyde enterrée dans un plan commun, sur un côté de celle-ci, à l'opposé du substrat de base. Chaque structure à canal de-transistor de la seconde pluralité de structures à canal de transistor comprend une couche semi-conductrice contrainte, condensée, incluant deux éléments ou plus. Chaque structure à canal de transistor de la 10 première pluralité de structures à canal de transistor comprend une couche semi-conductrice contrainte, non condensée. Les structures à canal de transistor de la seconde pluralité de structures à canal de transistor présentent une contrainte cristallographique différant d'une contrainte cristallographique des structures à canal de transistor de la première pluralité de structures à canal de transistor. 15 BRÈVE DESCRIPTION DES DESSINS [0008] Bien que la description se termine par des revendications signalant en particulier et revendiquant distinctement les modes de réalisation de l'invention, les avantages de modes de réalisation de la description ressortiront plus facilement de celle de certains exemples de modes de 20 réalisation de la description, lus conjointement avec les dessins annexés, dans lesquels : [0009] La Figure 1 est une vue en coupe simplifiée, schématique, illustrant un substrat multi-couches incluant une couche semi-conductrice contrainte, pouvant être employée conformément aux modes de réalisation de la présente description ; [0010] La Figure 2 illustre le substrat de la Figure 1, après application d'une couche de 25 masque sur une partie du substrat multi-couches, ainsi que l'implantation d'ions dans la couche semiconductrice contrainte dans une partie non masquée du substrat multi-couches ; [0011] La Figure 3 est une vue agrandie d'une partie du substrat des Figures 1 et 2, montrant une partie de la couche semi-conductrice après implantation d'ions dans celle-ci, de manière à former une région amorphe à l'intérieur de la couche semi-conductrice ; 30 [0012] La Figure 4 est similaire à la Figure 3, et illustre la partie de la couche semi- conductrice après recristallisation de la région amorphe à l'intérieur ; [0013] La Figure 5 est similaire aux Figures 3 et 4, et illustre la partie de la couche semiconductrice après enlèvement d'une couche d'oxyde de la surface de la couche semi-conductrice ; [0014] La Figure 6 est similaire aux Figures 3 à 5, et illustre la partie de la couche semiconductrice après dépôt épitaxial d'un matériau semi-conducteur supplémentaire sur cette dernière, de manière à épaissir la couche ; [0015] La Figure 7 est similaire aux Figures 3 à 6, et illustre la partie de la couche semiconductrice après diffusion d'éléments d'une région de celle-ci dans une autre région de celle-ci, de manière à enrichir une région de la couche semi-conductrice avec un ou plusieurs éléments, et à modifier un état de contrainte de cette région ; 10 [0016] La Figure 8 est une vue en coupe simplifiée, schématique, illustrant une structure semi-conductrice fabriquée à l'aide des procédés décrits en référence aux Figures 1-7, qui comprend un substrat semi-conducteur sur isolant (Se0I) incluant une couche semi-conductrice ayant des régions avec des états de contrainte différents sur une couche d'oxyde enterrée sur un substrat de base ; 15 [0017] La Figure 9 est une vue en coupe simplifiée, schématique, illustrant une structure semi-conductrice pouvant être fabriquée à partir du substrat Se0I de la Figure 8, et comprend une première pluralité de structures à ailettes formées dans une région de la couche semi-conductrice ayant un premier état de contrainte, et une seconde pluralité de structures à ailettes formées dans une région de la couche semi-conductrice ayant un second état de contrainte différent ; 20 [0018] La Figure 10 est une vue en coupe simplifiée, schématique, illustrant une autre structure semi-conductrice pouvant être fabriquée à partir du substrat Se0I de la Figure 8, et comprend une structure d'isolation comportant des rainures peu profondes, formée entre les régions d'états de contrainte différents ; [0019] La Figure 11 est une vue en coupe simplifiée, schématique, illustrant un autre 25 substrat multi-couches, semblable à celui de la Figure 1, incluant une couche semi-conductrice contrainte pouvant être employée conformément aux modes de réalisation de la présente description ; [0020] La Figure 12 illustre une pluralité de structures à ailettes formées à partir de la couche semi-conductrice contrainte du substrat de la Figure 11 ; [0021] La Figure 13 illustre l'implantation d'ions dans certaines des structures à ailettes ; [0022] La Figure 14 est une vue agrandie d'une partie du substrat de la Figure 13 montrant certaines des structures à ailettes après y avoir implanté des ions, et formé une région amorphe à l'intérieur de ces structures ; [0023] La Figure 15 est similaire à la Figure 14, et illustre les structures à ailettes après 5 recristallisation des régions amorphes à l'intérieur ; [0024] La Figure 16 est similaire aux Figures 14 et 15, et illustre les structures à ailettes après diffusion d'éléments d'une région de celle-ci dans une autre région de celle-ci, de manière à enrichir une région des structures à ailettes avec un ou plusieurs éléments, et à modifier un état de contrainte de ces structures ; et 10 [0025] La Figure 17 illustre un exemple de structure d'un transistor FET à ailettes. DESCRIPTION DÉTAILLÉE [0026] Les illustrations présentées ici ne constituent pas des vues réelles d'une structure, d'un dispositif, d'un système ou d'un procédé semi-conducteur (rice) particulier (ière), mais de 15 simples représentations idéalisées, utilisées pour décrire des modes de réalisation de la description. [0027] Les en-têtes utilisées ici ne doivent pas être considérées comme limitant la portée des modes de réalisation de l'invention, telle que définie par les revendications ci-dessous et leurs équivalents légaux. Les concepts décrits dans un en-tête spécifique s'appliquent généralement dans d'autres sections de l'ensemble de la description 20 [0028] Les termes premier et second dans la description et les revendications servent à établir la distinction entres des éléments similaires [0029] Tels qu'utilisés ici, les termes "ailettes" et "structure à ailettes" désignent un volume délimité et fini, tridimensionnel et allongé de matériau semi-conducteur ayant une longueur, une largeur et une hauteur, dans lequel la longueur est supérieure à la largeur. Dans 25 certains modes de réalisation, la largeur et la hauteur des ailettes peuvent varier le long de leur longueur. [0030] Les procédés pouvant être utilisés pour fabriquer des structures semiconductrices, et les structures semi-conductrices pouvant être fabriquées en utilisant ces procédés, sont décrits ci-dessous, en référence aux figures. 30 [0031] En référence à la Figure 1, un substrat multi-couches 100 pouvant être proposé, inclut un substrat de base 102, une couche d'oxyde enterrée (BOX) 104 sur une surface du substrat de base 102, et une couche semi-conductrice contrainte 106 sur un côté de la couche BOX 104, à l'opposé du substrat de base 102. La couche semi-conductrice contrainte 106 peut comprendre une couche de silicium contrainte, et le substrat multi-couches 100 peut comprendre un substrat de silicium contraint sur isolant (SS01). [0032] Le substrat de base 102 peut comprendre une puce ou plaquette, par exemple, de matériau semi-conducteur (silicium, carbure de silicium, germanium, matériau semi-conducteur III-V, etc.), matériau céramique (oxyde de silicium, oxyde d'aluminium, carbure de silicium, etc.), ou de matériau métallique (molybdène, etc.). Dans certains modes de réalisation; le substrat de base 102 peut avoir une microstructure monocristalline ou polycristalline. Dans d'autres modes de réalisation, le substrat de base 102 peut être amorphe. Le substrat de base 102 peut avoir une épaisseur comprise par exemple entre environ 400 pm et environ 900 pm (p. ex., environ 750 ;lm), bien que les substrats de base 102 plus épais ou plus fins puissent également être employés. [0033] Les couches recouvrant le substrat de base 102, comme la couche BOX 104, 15 peuvent être déposées, "tirées" ou autrement formées sur le substrat épitaxialement, au moyen de l'un des nombreux procédés différents, tels que, p. ex., le dépôt chimique en phase vapeur (CVD), dépôt de couches atomiques (ALD), le dépôt physique en phase vapeur (PLD), l'épitaxie en phase vapeur (VPE), l'épitaxie par jets moléculaires (MBE) et l'oxydation thermique. Dans des modes de réalisation supplémentaires, elles peuvent être transférées sur le substrat de base 102 à partir 20 d'un autre substrat donneur en utilisant des procédés connus. [0034] A titre d'exemple non limitatif, le substrat multi-couches 100 peut être formé à l'aide du procédé connu dans l'art sous le nom de procédé SMART-CUT®, dans lequel une couche de matériau semi-conducteur est transférée d'une structure donneuse à un substrat receveur (substrat de base), de sorte qu'une couche d'oxyde (couche BOX 104) est déposée entre 25 le substrat receveur et la couche semi-conductrice de la couche transférée. Le procédé SMARTCUT® est décrit, par exemple, dans le brevet américain N° RE39.484 de Bruel (délivré le 6 février 2007), le brevet américain N° 6.303.468 d'Aspar et coll. (délivré le 16 octobre 2001), le brevet américain N° 6.335.258 d'Aspar et coll. (délivré le l' janvier 2002), le brevet américain N° 6.756.286 de Monceau et coll. (délivré le 29 juin 2004), le brevet américain N° 6.809.044 30 d'Aspar et coll. (délivré le 26 octobre 2004), et le brevet américain N° 6.946.à65 d'Aspar et coll. (délivré le 20 septembre 2005). [0035] La couche BOX 104 peut comprendre, par exemple, un oxyde (p. ex., dioxyde de silicium, oxyde d'aluminium, oxyde d'hafnium, etc.), un nitrure (p. ex., nitrure de silicium), un oxynitrure (p. ex., oxynitrure de silicium) ou une combinaison de ces matériaux diélectriques. La couche BOX 104 peut être cristalline ou amorphe. Elle peut avoir une épaisseur de couche moyenne comprise, par exemple, entre environ 10 nm et environ 200 nm, bien que des couches plus épaisses ou plus fines puissent également être employées dans des modes de réalisation de la présente description. [0036] La couche semi-conductrice contrainte 106 peut comprendre un matériau semiconducteur cristallin contraint (en compression ou traction), tel qu'une couche de silicium 10 contraint en traction (Si). Dans d'autres modes de réalisation, la couche semi-conductrice contrainte 106 peut comprendre du germanium contraint (Ge), du silicium-germanium contraint (SiGe) ou un matériau semi-conducteur III-V contraint. Ainsi, le matériau semi-conducteur contraint 106 peut avoir une structure cristalline présentant des paramètres de réseau qui sont soit au-dessus (contrainte en traction) soit au-dessous (contrainte en compression) des paramètres de 15 réseau relaxés qui seraient normalement présentés par la structure cristalline du matériau semiconducteur respectif, isolé et non épitaxié, à l'état d'équilibre. La couche semi-conductrice contrainte 106 peut avoir une épaisseur moyenne d'environ 50 nm ou moins, voire d'environ 10 nm ou moins. Elle peut présenter une épaisseur moyenne inférieure à son épaisseur critique. Dans des modes de réalisation dans lesquels la couche semi-conductrice contrainte 106 comprend 20 une couche de silicium contrainte, transférée vers le substrat de base 102, à partir d'un substrat donneur, et dans lesquels la couche semi-conductrice contrainte 106 est formée par croissance épitaxiale sur une couche tampon de SiGe, sur le substrat donneur, avant le procédé de transfert de couche, l'épaisseur critique de la couche de silicium contrainte peut être fonction de la - concentration de germanium dans la couche tampon de SiGe, l'épaisseur critique diminuant avec 25 l'augmentation de cette concentration. Des couches plus épaisses de matériau semi-conducteur contraint 106 peuvent être également employées dans des modes de réalisation de la présente description. La couche semi-conductrice contrainte 106 peut être épaissie à une valeur supérieure à son épaisseur critique, après transfert de celle-ci sur le substrat de base 102, sans dégrader la relaxation de contrainte au moyen de techniques de dépôt épitaxial, tel que décrit, par exemple, 30 dans, Thean et coll., Uniaxial-Biaxial Stress Hybridization for Super-Critical Strained-Si Directly On Insulator (SC-SSOI) PMOS With Different Channel Orientations, IEEE International (Electron Devices Meeting, Washington, DC 2005), pages 509-512. [0037] A titre d'exemple non limitatif, spécifique, le substrat de base 102 du substrat donneur 100 peut comprendre un substrat de silicium monocristallin, la couche BOX 104, du dioxyde de silicium (Si02), et la couche semi-conductrice contrainte 106, du silicium monocristallin contraint (sSi), d'une épaisseur inférieure à son épaisseur critique respective, de manière à éviter un début de relaxation et la formation de défauts localisés dans la structure cristalline de celui-ci. [0038] Dans certains modes de réalisation, une couche d'oxyde 108 qui peut être une 10 couche d'oxyde natif ou un oxyde déposé, peut être présente sur le côté de la surface principale de la couche semi-conductrice contrainte 106, à l'opposé de la couche BOX 104. Dans d'autres modes de réalisation, la couche d'oxyde 108 peut ne pas être présente. [0039] En référence à la Figure 2, une couche de masque à motifs 110 peut être prévue sur la couche semi-conductrice contrainte 106. Cette couche peut recouvrir une ou plusieurs 15 régions de la couche semi-conductrice contrainte 106, tandis que d'autres régions de celle-ci peuvent ne pas être recouvertes par la couche de masque à motifs 11 0. A titre d'exemple non limitatif, la Figure 2 illustre une première région de la couche semi-conductrice contrainte 106A, recouverte par la couche de masque à motifs 110, et une seconde région de la couche semiconductrice contrainte 106B, non recouverte par cette dernière. 20 [0040] La couche de masque à motifs 110 peut comprendre un matériau de couche de masque dur, comme une ou plusieurs d'une couche d'oxyde, d'une couche de nitrure ou d'une couche d'oxynitrure. La couche de masque à motifs 110 peut être formée par dépôt ou autrement en prévoyant une couche continue de matériau de masque dur sur le substrat multi-couches 100, et en formant ensuite des motifs sur le matériau de masque dur à l'aide d'un procédé de masquage 25 photolithographique et d'attaque pour former des ouvertures dans le matériau de masque dur, aux endroits où l'on souhaite retirer des parties du matériau, pour découvrir des régions de la couche semi-conductrice contrainte 106. Dans d'autres modes de réalisation, la couche de masque à motifs 110 peut comprendre un matériau de masquage photorésistant. [0041] En référence à la Figure 2, après formation de la couche de masque à motifs 110, 30 des ions peuvent être implantés dans la région ou des régions de la couche semi-conductrice contrainte 106, non recouverte(s) par la couche de masque à motifs 110 (comme indiqué par les flèches directionnelles), telle que la seconde région de la couche semi-conductrice contrainte 106B, sans implantation d'ions dans la région ou des régions de la couche106 recouverte(s) par la couche 110, telle que la première région de la couche semi-conductrice contrainte 106A. Les ions peuvent traverser les ouvertures de la couche de masque 110 et atteindre la première région de la 5 couche semi-conductrice contrainte 106A, tandis que la couche de masque 110 protège la seconde région de la couche semi-conductrice contrainte 106B et empêche les ions d'y être implantés. [0042] Dans certains modes de réalisation, lorsque la couche d'oxyde 108 est présente, elle peut être enlevée de la couche semi-conductrice contrainte 106, de manière à exposer une surface de la couche semi-conductrice contrainte 106. Dans d'autres modes de réalisation, 10 cependant, les ions peuvent être implantés dans la couche semi-conductrice contrainte 106 à travers la couche d'oxyde 108. [0043] L'implantation des ions peut convertir une partie du matériau semi-conducteur cristallin de la couche semi-conductrice contrainte 106 en matériau amorphe. Ainsi, la ou les région(s) de la couche semi-conductrice 106 dans laquelle les ions sont implantés, peut ou 15 peuvent avoir une région amorphe 112 et une région cristalline sous-jacente 114, comme illustré dans la vue agrandie de la Figure 3. [0044] Les ions implantés peuvent être des ions d'éléments différents d'au moins un élément présent dans la structure cristalline de la couche semi-conductrice 106. Par exemple, dans des modes de réalisation dans lesquels la couche semi-conductrice contrainte comprend du 20 silicium contraint (sSi), les ions implantés peuvent comprendre, par exemple, des ions germanium, différents de ceux du silicium. La raison en est que les ions implantés ayant un rayon atomique différent, d'autres éléments de la couche semi-conductrice 106, peuvent être utilisés pour modifier ensuite un état de contrainte de cette couche dans un traitement ultérieur, comme décrit de manière plus détaillée ci-dessous. 25 [0045] Le tableau 1 ci-dessous donne des exemples de concentration et de teneur en germanium dans une couche semi-conductrice de silicium contrainte en traction 106, aux épaisseurs de celle-ci, pour chacun des cinq (5) dosages différents d'un procédé d'implantation d'ions germanium, réalisés avec des énergies de 40-50 KeV. TABLEAU 1 Dose No. Ge Implant Ge Conc. Ge Content Si Layer Dose (at.cm-3) Thickness (at.cm-2) (1) ' 1.00E+19 0.02% 100 nm 1.00E+15 (2) 5.00E+15 5.00E+19 0.10% °Y E 6 1.00E+20 0.20% ( ) - 5.00E+16 5.00E+20 1.00% (5) 1.00E+17 1.00E+21 200% ' (1) 1.00E+15 2.00E+19 % 50 nm (2) 5.00E+15 1.00E+20 0.20% (3) 1_00E+16 2.00E+20 040% (4) 5.00E+16 1_00E+21 2.00% (5) 1.00E+17 2.00E+21 4.00% (1) 1.00E+15 3.33E+19 0.07% 30 nm (2) 5.00E+15 1.67E+20 0.33% (3) 1.00E+16 3.33E+20 0.67% (4) 5.00E+16 1 67E+2_1 3.33% (5) 1.00E+17 3.33E+21 6.67% (1) 1 0 E 5 5.00E+19 0.10% 20 nm (2) 5_00E+15 2.50E+20 (3) 1 0 E+16 5.00E+20 1.00% (4) 5_00E+16 2.50E+21 5.00% (5) 1.00E+17 5.00E+21 10.00% 1.00E+15 1.40E+20 0.20% 10 nm (2) 5.00E+15 5.00E+20 1.00% (3) 1.00E+16 1.00E+21 200% (4) 500E+16 5 00E+21 10.00% (5) 1.00E+17 1.00E+22 20.00% [0046] En référence à la Figure 4, après implantation des ions dans la région ou des 5 régions de la couche semi-conductrice contrainte 106, de sorte qu'elle(s) comprend (comprennent) une région amorphe 112 et une région cristalline sous-jacente 114 (comme montré sur la Figure 3), les régions amorphes 112 de la couche semi-conductrice 106 peuvent être recristallisées. Par exemple, un procédé de recuit, réalisé dans un four à des températures élevées, peut être utilisé pour recristalliser les régions amorphes 112 et former des régions recristallisées 10 120, comme montré sur la Figure 4. Lors de la recristallisation, les régions recristallisées 120 peuvent se trouver dans un état de contrainte différent de celui de la première région de la couche semi-conductrice contrainte 106A (Figure 2), en raison de la présence des ions implantés (p. ex. ions germanium) ayant un rayon atomique différent de celui d'au moins un élément (p. ex. silicium) présent dans la couche semi conductrice 106 formée initialement. [0047] Ainsi, dans des modes de réalisation dans lesquels la couche semi-conductrice contrainte 106, formée initialement, comprend du silicium contraint en traction et les ions 5 implantés comprennent des ions germanium, les régions recristallisées 120 peuvent comporter du SiyGel_y, dans lequel y est compris entre environ 0,01 et environ 0,50, ou entre environ 0,10 et environ 0,20 dans certains modes de réalisation. [0048] Pendant le procédé de recristallisation, la recristallisation des régions amorphes peut être ensemencée par les régions cristallines sous-jacentes 114 de cette couche Puisque la 10 région cristalline sous-jacente 114 de la couche semi-conductrice 106 peut inclure du silicium et que les régions recristallisées 120 peuvent comprendre du SiyGei_y, les régions recristallisées 114 de celui-ci se forment sur le Si sous-jacent, et le réseau cristallin du SiyGel.y peut être contraint par le Si sous-jacent, de sorte que les régions recristallisées de SiyGei_y sont dans un état de contrainte en compression (les paramètres de réseau de SiyGei_y étant supérieurs à ceux de Si, 15 puisque le rayon atomique de Ge est plus grand que celui de Si). [0049] En référence à la Figure 5, après recristallisation des régions amorphes 112 de la couche semi-conductrice 106, pour former les régions recristallisées 120, si la couche d'oxyde en option 108 est présente, elle peut être enlevée au moyen d'un ou de plusieurs procédé(s) d'attaque chimique, de polissage mécanique ou de polissage chimico-mécanique (CMP). 20 [0050] Comme le montre la Figure 6, dans certains modes de réalisation, un matériau semi-conducteur supplémentaire 124 peut être mis à croître épitaxialement, sélectivement, sur la seconde région de la couche semi-conductrice 106B, sans croissance épitaxiale d'un matériau semi-conducteur supplémentaire sur la première région de la couche semi-conductrice 106A. Le matériau semi-conducteur supplémentaire 124 peut comprendre du silicium ou du Sii_yGey, par 25 exemple. [0051] Dans certains modes de réalisation, la croissance du matériau semi-conducteur supplémentaire 124 peut être réalisée après recristallisation des régions amorphes 112 pour former les régions recristallisées 120, comme illustré dans la séquence des figures. Dans d'autres modes de réalisation, cependant, la croissance du matériau semi-conducteur 124 peut être réalisée 30 avant d'implanter les ions dans la seconde région de la couche semi-conductrice 106B et de former les régions amorphes 112 (Figure 3) La croissance épitaxiale sélective du matériau semi- conducteur supplémentaire 124, tel qu'évoqué à propos de la Figure 6, lorsqu'elle est réalisée avant le procédé d'implantation d'ions décrit en référence à la Figure peut également permettre P implantation d'une plus grande quantité d'ions pouvant autoriser des concentrations plus élevées des ions implantés dans la seconde région de la couche semi conductrice 106B, ainsi que la réalisation d'un procédé de diffusion thermique plus long, tel que décrit ci-dessous en référence à la Figure 7, et par suite, un degré plus élevé de modification d'un état de contrainte de la seconde région de la couche semi-conductrice 106B. [0052] L'épaisseur du matériau semi-conducteur supplémentaire 124 mis à croître épitaxialement, sélectivement, sur la seconde région de la couche semi-conductrice 106B peut être sélectionnée, de sorte qu'après un procédé de diffusion et d'enrichissement décrit en référence à la Figure 7, une épaisseur de la seconde région de la couche semi-conductrice 10613 peut être au moins sensiblement égale à une épaisseur de la première région de la couche semiconductrice 106A, non soumise au procédé de diffusion et d'enrichissement décrit en référence à la Figure 7. [0053] En référence à la Figure 7 après recristallisation des régions amorphes 112 de la seconde région de la couche semi-conductrice 106B pour former les régions recristallisées 120, des éléments peuvent être diffusés d'une partie des régions recristallisées 120 de la seconde région de la couche semi-conductrice 106B dans une autre partie de cette seconde région, de manière à enrichir une concentration des éléments diffusés dans l'autre partie de celle-ci et à modifier un état de contrainte de la région. [0054] Par exemple, un procédé de condensation (souvent désigné comme procédé de "mélange thermique") ou un autre type de procédé peut être utilisé pour diffuser des éléments dans la seconde région de la couche semi-conductrice 106B, de sorte qu'ils soient concentrés et enrichis dans une partie de la seconde région de la couche semi-conductrice 106B de manière à réduire sélectivement la contrainte en traction, augmenter la contrainte en compression, et/ou de relaxer la contrainte dans la seconde région de la couche semi-conductrice 106B par rapport au niveau de contrainte de la première région de la couche semi-conductrice 106A. Dans ces modes de réalisation, les éléments peuvent ne pas être diffusés d'une manière substantielle dans la première région de la couche semi-conductrice 106A. En d'autres termes, le procédé de condensation ne peut être réalisé que sur la seconde région de la couche semi-conductrice 106B, et non sur la première région de la couche semi-conductrice 106A. Ce procédé de condensation est décrit ci-dessous. [0055] La Figure 7 est similaire aux Figures 3 à 6, et illustre le substrat multi-couches 100, après exécution d'un procédé de condensation sur la seconde région de la couche semi5 conductrice 106B. Le procédé de condensation peut impliquer de soumettre la seconde région de la couche semi-conductrice 106B à un procédé d'oxydation dans un four à des températures élevées (p. ex., entre environ 900°C et environ 1150°C) dans une atmosphère oxydante (p. ex. 02 sec avec ou sans HCL). Le procédé d'oxydation peut conduire à la formation d'une couche d'oxyde 122 à la surface de la seconde région de la couche semi-conductrice 106B et peut 10 entraîner la diffusion d'éléments de l'intérieur d'une région supérieure de la seconde région de la couche semi-conductrice 106B dans une région inférieure de la seconde région de la couche semi- conductrice 106B. [0056] Dans des modes de réalisation dans lesquels la couche semi-conductrice contrainte 106 comprend du silicium contraint (sSI), les ions implantés dans la seconde région de 15 la couche semi-conductrice 106B, décrite en référence à la Figure 2, peut comporter des ions germanium, et les atomes de germanium peuvent continuer de se diffuser dans la seconde région de la couche semi-conductrice 106B, pendant le processus de condensation. Une couche d'oxyde 122 peut se former à la surface de la seconde région de la couche semi-conductrice 106B, et croître en épaisseur dans cette région. Puisque l'épaisseur de la couche d'oxyde 122 croît pendant 20 le procédé de condensation du germanium, l'épaisseur de la couche semi-conductrice 106 du SiyGei_y diminue, et la concentration de germanium dans la couche semi-conductrice 106 augmente jusqu'à ce que la couche semi-conductrice 106 du SiyGel_y possède la concentration souhaitée de germanium à l'intérieur. La diffusion et la concentration de germanium dans la seconde région de la couche semi-conductrice 106B peuvent entraîner une diminution de la 25 contrainte en traction dans la couche semi-conductrice contrainte 106, et conduire à la relaxation de la contrainte et/ou la génération d'une contrainte en compression dans cette couche. [0057] Par suite, la première région de la couche semi-conductrice 106A peut être dans un premier état de contrainte, et la seconde région de la couche semi-conductrice 106B dans un second état de contrainte différant du premier état de contrainte. [0058] La couche d'oxyde 122 formée dans le procédé de diffusion et d'enrichissement (p. ex. procédé de condensation) peut être enlevée de la seconde région de la couche semiconductrice 106B avant traitement ultérieur. [0059] Comme mentionné précédemment, la première région de la couche semi5 conductrice 106A peut comprendre une couche de silicium contrainte en traction. La contrainte en traction de la première région de la couche semi-conductrice 106A peut améliorer la mobilité des électrons dans la première région de la couche semi-conductrice 106A, ce qui peut être souhaitable pour former des transistors FET du type N ayant des régions de canal comprenant des parties de la première région de la couche semi-conductrice 106A. Le procédé d'implantation 10 d'ions et de recristallisation, ainsi que le procédé de condensation, réalisés dans la seconde région de la couche semi-conductrice 106B, peuvent entraîner une amélioration de la mobilité des trous dans la seconde région de la couche semi-conductrice 106B, ce qui peut être souhaitable pour former des transistors FET du type P ayant des régions de canal comprenant des parties de la seconde région de la couche semi-conductrice 106B. 15 [0060] Comme le montre la Figure 8, la couche d'oxyde 108 et la couche de masque 110 recouvrant la couche semi-conductrice 106 peuvent être enlevées pour former une structure semi-conductrice 130. La structure semi-conductrice 130 illustrée sur la Figure 8, formée par les procédés décrits en référence aux Figures 1-7, inclut un substrat de base 102, une couche BOX 108, sur une surface du substrat de base 102, et une première région d'une couche semi- 20 conductrice 106A, et une seconde région d'une couche semi-conductrice 106B, disposée sur le couche BOX 104, dans un plan commun, sur un côté de celle-ci, à l'opposé du substrat de base 102. La structure semi-conductrice 130 peut être traitée ensuite pour compléter la fabrication d'un dispositif semi-conducteur incluant des transistors des types N et P. Les transistors du type N peuvent être formés sur et/ou dans la première région de la couche semi-conductrice 106, et les 25 transistors du type P, sur et/ou dans la seconde région de la couche semi-conductrice 106. [0061] La Figure 9, par exemple, illustre la formation d'une première pluralité de structures à ailettes 132A, chacune comprenant une partie de la première région de la couche semi-conductrice 106A, et une seconde pluralité de structures à ailettes 132B, chacune comprenant une partie de la seconde région de la couche semi-conductrice 106B. Chacune des 30 structures à ailettes 132A, 132B est dimensionnée et configurée pour être utilisée comme structure à canal de transistor dans des transistors de type FET à ailettes. A titre d'exemple non limitatif, chacune des structures à ailettes 132A, 132B peut être formée pour avoir une largeur moyenne d'environ 15 nm ou moins. [0062] Les structures à ailettes I 32B de la seconde pluralité de structures à ailettes 132B, présentent une contrainte cristallographique différant d'une contrainte cristallographique des structures à ailettes 132A de la première pluralité de structures à ailettes 132A. Chaque structure à ailettes 132A de la première pluralité de structures à ailettes 132A inclut un matériau semi-conducteur contraint non-condensé. Chaque structure à ailettes 132B de la seconde pluralité de structures à ailettes 132B inclut un matériau semi-conducteur contraint condensé comportant deux éléments ou plus (p. ex. silicium et germanium). [0063] Après formation des première et seconde pluralités de structures à ailettes 132A, 132B, une première pluralité de transistors FET à ailettes du type N peut être formée, comprenant la première pluralité de structures à ailettes I 32A et une seconde pluralité de transistors FET à ailettes du type P peut être formée, comprenant la seconde pluralité de structures à ailettes I32B. [0064] Dans des modes de réalisation supplémentaires, la structure semi-conductrice 130 de la Figure 8 peut être traitée ensuite pour former une pluralité de transistors à effet de champ métal-oxyde-semi-conducteur du type N, en technologie planar, classique (NMOS FET) sur et/ou dans la première région de la couche semi-conductrice 106A et une pluralité de transistors à effet de champ métal-oxyde-semi-conducteur du type P, en technologie planar, classique (PMOS FET) sur et/ou dans la seconde région de la couche semi-conductrice 106B, et comme illustré sur la Figure 10. Par exemple, une ou plusieurs structure(s) d'isolation comportant des rainures peu profondes (STI) 134 peut ou peuvent être formée(s) partiellement ou entièrement à travers la couche semi-conductrice 106, de manière à isoler électriquement les régions de canal de transistor à former dans la couche semi-conductrice 106. Un traitement STI classique peut être utilisé pour définir des structures à canal de transistor dans la couche semi- conductrice 106. Dans ce traitement, le procédé de masquage et d'attaque peut être utilisé pour former des rainures entre les structures à canal de transistor, adjacentes, et un matériau diélectrique peut être prévu dans les rainures pour former des structures STI 134, entre les structures à canal de transistor. Les structures STI 134 dans la couche semi-conductrice 106 peuvent donc servir à isoler électriquement les structures à canal de transistor, à définir dans la couche semi-conductrice 106. Bien qu'une seule structure STI 134 soit illustrée sur la Figure 10, une pluralité de structures STI 134 peut être utilisée pour définir les structures à canal de transistor dans la couche semi-conductrice 106. [0065] Après formation des structures STI 134 dans la couche semi-conductrice 106, une première pluralité de structures à canal de transistor peut être formée, pour que chacune 5 d'elles comprenne une partie de la première région de la couche semi-conductrice 106A, et une seconde pluralité de structures à canal de transistor peut être formée, pour que chacune d'elles comprenne une partie de la seconde région de la couche semi-conductrice 106B. Les structures à canal de transistor peuvent être dimensionnées et configurées pour être utilisées comme structures à canal de transistor dans des transistors de type MOS FET. 10 [0066] Les structures à canal de transistor NMOS FET formées dans la première région de la couche semi-conductrice 106A, présentent une contrainte cristallographique différant d'une contrainte cristallographique des structures à canal de transistor PMOS FET, formées dans la seconde région de la couche semi-conductrice 106B. Après formation des première et seconde pluralités de structures à canal de transistor, une première pluralité de transistors NMOS FET peut 15 être formée, comprenant la première pluralité de structures à canal de transistor, et une seconde pluralité de transistors PMOS FET peut être formée, comprenant la seconde pluralité de structures à canal de transistor. [0067] Dans des modes de réalisation supplémentaires, une première pluralité de transistors NMOS FET peut être formée, comprenant la première pluralité de structures à canal de 20 transistor, et une seconde pluralité de transistors PMOS FET peut être formée, comprenant la seconde pluralité de structures à canal de transistor, avant de former les structures STI 134. Les Figures 11 à 16 illustrent un mode de réalisation supplémentaire d'un procédé pouvant être utilisé pour fabriquer des transistors FET à ailettes des types P et N, en technologie co-planar, similaires à ceux décrits ci-dessus, en référence aux Figures. 1 à 9. 25 [0068] La Figure 11 illustre un substrat multi-couches 140 qui inclut un substrat de base 102, une couche d'oxyde enterrée 104, et une couche semi-conductrice contrainte 106, comme décrit précédemment ici, en référence à la Figure 1. [0069] Comme le montre la Figure 12, des motifs peuvent être appliqués sur la couche semi-conductrice contrainte 106, en utilisant, par exemple, un procédé de masquage et d'attaque 30 pour former des structures à ailettes 142, chacune comprenant une région de la couche semiconductrice contrainte 106. Les structures à ailettes 142 peuvent être formées au moyen de procédés de fabrication FET à ailettes, connus dans l'art, et inclure des procédés de double masquage défini par un espaceur (SDDP) (également connus dans l'art sous le nom de procédés de "Transfert d'image sur paroi latérale"). Les structures à ailettes 142 peuvent inclure une seconde pluralité de structures à ailettes 142B et une première pluralité de structures à ailettes 142A. [0070] En référence à la Figure 13, une ou plusieurs couches de masquage peu(ven)t être déposée(s) sur les structures à ailettes 142. Les couches de masquage peuvent inclure, par exemple, une couche d'oxyde de passivation 144, une couche de nitrure 146, et une couche de masque 148. La couche de masque 148 peut comprendre, par exemple, un matériau de masquage photo-résistant, qui peut porter des motifs pour former des ouvertures à travers, sur la seconde pluralité de structures à ailettes 142B. Une ou les deux de la couche d'oxyde 144 et de la couche de nitrure 146, peuvent être enlevées au moyen d'un ou de plusieurs procédés d'attaque, dans le(s)quel(s) elles sont exposées à un réactif d'attaque, à travers les ouvertures de la couche de masque 148, tandis que la couche de masque 148 protège le reste de la structure du réactif d'attaque. Comme le montre la Figure 13, dans certains modes de réalisation, des régions de la couche de nitrure 146, recouvrant la seconde pluralité de structures à ailettes 142B, peuvent être enlevées au moyen d'un procédé d'attaque, tandis qu'au moins une partie de la couche d'oxyde 144 peut être laissée en place sur la seconde pluralité de structures à ailettes 142B. Dans d'autres modes de réalisation, cependant, les parties de la couche d'oxyde 144 recouvrant la seconde pluralité de structures à ailettes 142B, peuvent être au moins sensiblement enlevées complètement. La couche de masque 148 peut être enlevée, en option, avant traitement ultérieur ou la couche de masque 148 peut être laissée en place, comme illustré sur la Figure 13. [0071] Comme le montre la Figure 13, des ions peuvent être implantés dans la seconde pluralité de structures à ailettes 142B, à travers les ouvertures, dans une ou les deux de la couche 25 de masque 148 et la couche de nitrure 146, dans un procédé, tel que décrit précédemment, en référence à la Figure 2, de manière à former des régions amorphes 150, dans des parties de la seconde pluralité de structures à ailettes 142B, comme illustré sur la Figure 14. La seconde pluralité de structures à ailettes 142B peut inclure des régions cristallines 114 de la couche semiconductrice contrainte 106, restant sous les régions amorphes 150, sensiblement comme décrit 30 précédemment, en référence à la Figure 3. [0072] En référence à la Figure 15, les régions amorphes 150 peuvent être recristallisées pour former des régions recristallisées 154, après formation des régions amorphes 150. Le procédé de recristallisation peut être réalisé comme décrit précédemment, en référence à la Figure 4. [0073] En référence à la Figure 16, un procédé de diffusion et d'enrichissement (p. ex, un procédé de condensation) peut être effectué sur la seconde pluralité de structures à ailettes 142B, d'une manière telle que décrite précédemment, en référence à la Figure 7 après formation des régions recristallisées 154 (Figure 15) Le procédé de diffusion et d'enrichissement peut entraîner la formation d'une couche d'oxyde 156, sur chacune des structures à ailettes 142B de la 10 seconde pluralité. [0074] La croissance épitaxiale d'un matériau semi-conducteur supplémentaire peut, en option, être également réalisée sur la seconde pluralité de structures à ailettes 142B, avant d'exécuter le procédé de diffusion et d'enrichissement, comme décrit précédemment, en référence aux Figures 5 et 6. 15 [0075] La seconde pluralité de structures à ailettes 142B peut donc comprendre des structures à canal de transistor dimensionnées et configurées pour former des transistors FET à ailettes du type P, et la première pluralité de structures à ailettes 142A peut comprendre des structures à canal de transistor dimensionnées et configurées pour former des transistors FET à ailettes du type N. 20 [0076] Après formation des première et seconde pluralités de structures à ailettes 142A, 142B, comme décrit précédemment, en référence aux Figures 11-16, une première pluralité de transistors FET à ailettes NMOS peut être formée, comprenant la première pluralité de structures à ailettes 142A, et une seconde pluralité de transistors FET à ailettes PMOS peut être formée, comprenant la seconde pluralité de structures à ailettes 142B. 25 [0077] La Figure 17 illustre un exemple de mode de réalisation simplifié non limitatif d'une configuration de transistor FET à ailettes, qui peut être fabriqué à l'aide de la seconde pluralité de structures à ailettes 142B, et/ou la première pluralité de structures à ailettes 142A, conformément aux modes de réalisation de la présente description (des structures à ailettes de la Figure 9) On notera que l'on connaît de nombreuses configurations différentes de FET à ailettes 30 dans l'art, .qui peuvent être employées conformément aux modes de réalisation de l'invention, et la structure des FET à ailettes, montrées sur la Figure 17, est présentée simplement à titre d'exemple de ces structures. [0078] Comme le montre la Figure 17, un transistor FET à ailettes 160 comprend une région source 162, une région drain 164, et un canal s'étendant entre la région source 162 et la 5 région drain 164. Le canal est défini par et comprend des ailettes, comme, soit une première structure à ailettes 142A, soit une seconde structure à ailettes 142B. Dans certains modes de réalisation, la région source 162 et la région drain 164 peuvent inclure ou être définies par des parties d'extrémité longitudinales d'une structure à ailettes 142. Une grille conductrice 166 s'étend de manière adjacente sur au moins une partie de la structure à ailettes 142, entre la région 10 source 162 et la région drain164. La grille 166 peut être séparée de la structure à ailettes 142 par un matériau diélectrique 168. Elle peut inclure une structure multi-couches, et des couches semiconductrices et/ou conductrices. Une couche à faible résistance incluant un métal, un composé métallique ou les deux, tel qu'un siliciure conducteur, peut être déposée sur la région source 162 et/ou la région drain 164, pour former des contacts électriques avec celle(s)-ci. 15 [0079] De manière avantageuse, une tension/contrainte en traction dans le canal peut augmenter la performance de transistors FET à ailettes NMOS, et réduire la tension de seuil, tandis qu'une tension/contrainte en traction réduite (p. ex., moins de contrainte en traction, pas de contrainte en traction ou en compression ou contrainte en compression) dans le canal, peut augmenter la performance de transistors FET à ailettes PMOS, et réduire la tension de seuil. Pour 20 certaines fonctions, des dispositifs contraints sont avantageux, en raison de la nécessité d'une performance élevée ; pour d'autres, la performance n'est pas aussi importante, niais une tension de seuil élevée est avantageuse. Avec les modes de réalisation de la présente invention, le fabricant peut incorporer sélectivement différents niveaux de tension/contrainte dans les réseaux cristallins de différents transistors MOSFET ou FET à ailettes, dans le même dispositif, dans un 25 plan de transistor FET commun. [0080] Des exemples de modes de réalisation supplémentaires, non limitatifs, de l'invention, sont exposés ci-après. [0081] Mode de réalisation 1 : Procédé de fabrication d'une structure semi-conductrice, comprenant : la fourniture d'un substrat multi-couches, incluant : un substrat de base, une couche 30 d'oxyde enterrée sur une surface du substrat de base, et une couche semi-conductrice contrainte sur un côté de la couche d'oxyde enterrée, à l'opposé du substrat de base, la couche semi- conductrice contrainte comprenant un matériau semi-conducteur cristallin ; l'implantation d'ions dans une seconde région de la couche semi-conductrice contrainte, sans implantation d'ions dans une première région de la couche semi-conductrice contrainte, et la conversion d'une partie du matériau semi-conducteur cristallin dans la seconde région de la couche semi-conductrice contrainte en matériau amorphe, de telle sorte que la seconde région de la couche semiconductrice contrainte présente une région amorphe et une région cristalline sous-jacente ; la recristallisation de la région amorphe ; la diffusion d'éléments d'une partie de la seconde région de la couche semi-conductrice contrainte dans une autre partie de la couche semi-conductrice contrainte, de manière à enrichir une concentration des éléments diffusés dans l'autre partie de la 10 seconde région de la couche semi-conductrice contrainte et modifier un état de contrainte de la seconde région de la couche semi-conductrice contrainte, de sorte que la seconde région de la couche semi-conductrice contrainte se trouve dans un état de contrainte différant d'un état de contrainte de la première région de la couche semi-conductrice contrainte ; et la formation d'une première pluralité de structures à canal de transistor, chacune comprenant une partie de la 15 première région de la couche semi-conductrice et une seconde pluralité de structures à canal de transistor, chacune comprenant une partie de la seconde région de la couche semi-conductrice. [0082] Mode de réalisation 2: Procédé du mode de réalisation 1, comprenant, en outre, la sélection de la couche semi-conductrice contrainte, pour comprendre du silicium contraint. [0083] Mode de réalisation 3 : Procédé du mode de réalisation 2, comprenant, en outre, 20 la sélection de la couche semi-conductrice contrainte, pour comprendre du silicium contraint en traction. [0084] Mode de réalisation 4: Procédé du mode de réalisation 2 ou 3, dans lequel l'implantation d'ions dans la seconde région de la couche semi-conductrice contrainte comprend l'implantation d'ions germanium dans la seconde région de la couche semi-conductrice contrainte 25 pour former du SiyGei_y, dans lequel y est compris entre environ 0,10 et environ 0,50, et dans lequel la diffusion d'éléments d'une partie de la seconde région de la couche semi-conductrice contrainte dans une autre partie de la couche semi-conductrice contrainte comprend la diffusion de germanium dans l'autre partie de la seconde région de la couche semi-conductrice contrainte. [0085] Mode de réalisation 5: Procédé de l'un quelconque des modes de réalisation I à 30 4, dans lequel la formation de la première pluralité de structures à canal de transistor et la seconde pluralité de structures à canal de transistor comprend la formation d'une première pluralité de structures à ailettes, chacune comprenant une partie de la première région de la couche semiconductrice, et une seconde pluralité de structures à ailettes, chacune comprenant une partie de la seconde région de la couche semi-conductrice. [0086] Mode de réalisation 6: Procédé du mode de réalisation 5, comprenant en outre 5 la formation d'une pluralité de transistors FET à ailettes du type N comprenant la première pluralité de structures à ailettes, et la formation d'une pluralité de transistors FET à ailettes du type P comprenant la seconde pluralité de structures à ailettes. [0087] Mode de réalisation 7: Procédé de l'un quelconque des modes de réalisation 1 à 6, comprenant en outre la formation des structures à canal de transistor de la première et de la 10 seconde pluralités de structures à canal de transistors, pour avoir une largeur moyenne d'environ 15 nm ou moins. [0088] Mode de réalisation 8: Procédé de l'un quelconque des modes de réalisation 1 à 7, dans lequel la diffusion d'éléments d'une partie de la seconde région de la couche semiconductrice contrainte dans une autre partie de la couche semi-conductrice contrainte comprend la 15 relaxation de contrainte dans la seconde région de la couche semi-conductrice contrainte. [0089] Mode de réalisation 9: Procédé du mode de réalisation 8, dans lequel la relaxation de contrainte dans la seconde région de la couche semi-conductrice contrainte, comprend l'augmentation d'une mobilité des trous, dans la seconde région de la couche semiconductrice contrainte. 20 [0090] Mode de réalisation 10: Procédé de l'un quelconque des modes de réalisation 1 à 9, dans lequel la diffusion d'éléments d'une partie de la seconde région de la couche semiconductrice contrainte dans une autre partie de la couche semi-conductrice contrainte comprend la réalisation d'un procédé de condensation sur la seconde région de la couche semi-conductrice contrainte. 25 [0091] Mode de réalisation 11 : Procédé du mode de réalisation 10, dans lequel la réalisation d'un procédé de condensation sur la seconde région de la couche semi-conductrice contrainte, comprend l'oxydation d'une partie de la seconde région de la couche semi-conductrice contrainte. [0092] Mode de réalisation 12 : Procédé de l'un quelconque des modes de réalisation 1 à 30 Il, dans lequel la recristallisation de la région amorphe comprend l'ensemencement de la recristallisation de la région amorphe par la région cristalline sous-jacente. [0093] Mode de réalisation 13 : Procédé de l'un quelconque des modes de réalisation I à 12, comprenant en outre la croissance épitaxiale d'un matériau semi-conducteur supplémentaire sur la seconde région de la couche semi-conductrice sans croissance d'un matériau semiconducteur supplémentaire sur la première région de la couche semi-conductrice, avant diffusion d'éléments d'une partie de la seconde région de la couche semi-conductrice contrainte dans l'autre partie de la couche semi-conductrice contrainte. [0094] Mode de réalisation 14: Structure semi-conductrice, comprenant : un substrat de base, une couche d'oxyde enterrée sur une surface du substrat de base, une première pluralité de structures à canal de transistor et une seconde pluralité de structures à canal de transistor 10 disposées sur la couche d'oxyde enterrée dans un plan commun, sur un côté de celle-ci, à l'opposé du substrat de base, chaque structure à canal de transistor de la seconde pluralité de structures à canal de transistor comprenant une couche semi-conductrice contrainte condensée incluant deux éléments ou plus, chaque structure à canal de transistor de la première pluralité de structures à canal de transistor comprenant une couche semi-conductrice contrainte non condensée ; dans 15 laquelle les structures à canal de transistor de la seconde pluralité de structures à canal de transistor ont une contrainte cristallographique différant d'une contrainte cristallographique des structures à canal de transistor de la première pluralité de structures à canal de transistor. [0095] Mode de réalisation 15: Structure semi-conductrice du mode de réalisation 14 dans laquelle la couche semi-conductrice contrainte non condensée de chaque structure à canal de 20 transistor de la première pluralité de structures à canal de transistor comprend du silicium contraint. [00961 Mode de réalisation 16 : Structure semi-conductrice du mode de réalisation 14 ou 15, dans laquelle la couche semi-conductrice contrainte condensée de chaque structure à canal de transistor de la seconde pluralité de structures à canal de transistor comprend du SixGei,, dans lequel x est compris entre environ 0,01 et 25 environ 0,50. [0097] Mode de réalisation 17: Structure semi-conductrice de l'un quelconque des modes de réalisation 14 à 16, dans laquelle les structures à canal de transistor de la première pluralité de structures à canal de transistor sont dans un état de contrainte en traction, et les structures à canal de transistor de la première pluralité de structures à canal de transistor sont 30 relaxées ou dans un état de contrainte en compression. [0098] Mode de réalisation 18 : Structure semi-conductrice de l'un quelconque des modes de réalisation 14 à 17, dans laquelle les structures à canal de transistor de la première pluralité de structures à canal de transistor, et la seconde pluralité de structures à canal de transistor,ont une largeur moyenne d'environ 15 nm ou moins. [0099] Mode de réalisation 19: Structure semi-conductrice de l'un quelconque des modes de réalisation 14 à 18, dans laquelle les structures à canal de transistor de chacune de la première pluralité de structures à canal de transistor, et de la seconde pluralité de structures à canal de transistor, comprend des structures à ailettes et la seconde pluralité de structures à canal de transistor, comprend des structures à ailettes [00100] Mode de réalisation 20: Structure semi-conductrice du mode de réalisation 19, comprenant en outre une première pluralité de transistors FET à ailettes du type N comprenant la première pluralité de structures à canal de transistor, et une seconde pluralité FET à ailettes du type P comprenant la seconde pluralité de structures à canal de transistor. [00101] Les exemples de mode de réalisation décrits ci-dessus ne limitent pas le cadre de l'invention, puisqu'ils ne constituent que de simples exemples de celle-ci, laquelle est définie par la portée des revendications annexées et de leurs équivalents légaux. Tous les modes de réalisation équivalents sont destinés à être inclus dans l'étendue de la présente invention. Bien entendu, différentes modifications de l'invention, en plus de celles indiquées et décrites ici, telles que d'autres combinaisons utiles d'éléments présentés apparaîtront évidentes à l'homme du métier. En d'autres termes, une ou plusieurs caractéristique(s) d'un exemple de mode de réalisation décrit ici, peut ou peuvent être combinée(s) avec une ou plusieurs caractéristique(s) d'un autre exemple de mode de réalisation présenté ici, pour fournir des modes de réalisation supplémentaires de l'invention. Ces modifications et modes de réalisation sont également destiné(e)s à être inclus dans l'étendue des revendications annexées.25 REVENDICATIONS1. Procédé de fabrication d'une structure semi-conductrice, comprenant : la fourniture d'un substrat multi-couches incluant : un substrat de base, une couche d'oxyde enterrée sur une surface du substrat de base, et une couche semi-conductrice contrainte sur un côté de la couche d'oxyde enterrée, à 10 l'opposé du substrat de base, la couche semi-conductrice contrainte comprenant un matériau semi-conducteur cristallin ; l'implantation d'ions dans une seconde région de la couche semi-conductrice contrainte, sans implantation d'ions dans une première région de la couche semi-conductrice contrainte, et la conversion d'une partie du matériau semi-conducteur cristallin dans la seconde 15 région de la couche semi-conductrice contrainte en matériau amorphe, de sorte que cette seconde région ait une région amorphe et une région cristalline sous-jacente ; la recristallisation de la région amorphe; la diffusion d'éléments d'une partie de la seconde région de la couche semi-conductrice contrainte dans une autre partie de cette couche, de manière à enrichir une concentration 20 des éléments diffusés dans l'autre partie de la seconde région de la couche semi- conductrice contrainte, et à modifier un état de contrainte de cette seconde région, de sorte qu'elle se trouve dans un état de contrainte différent d'un état de contrainte de la première région de la couche semi-conductrice contrainte ; et la formation d'une première pluralité de structures à canal de transistor, chacune comprenant une 25 partie de la première région de la couche semi-conductrice, et une seconde pluralité de structures à canal de transistor, chacune comprenant une partie de la seconde région de la couche semi-conductrice. 2. Procédé selon la revendication 1 comprenant, en outre, la sélection de la couche 30 semi-conductrice contrainte, pour comprendre du silicium contraint. 3. Procédé selon la revendication 2, comprenant, en outre, la sélection de la couche semi-conductrice contrainte, pour comprendre du silicium contraint en traction. 4. Procédé selon la revendication 2, dans lequel l'implantation d'ions dans la seconde région de la couche semi-conductrice contrainte comprend l'implantation d'ions germanium dans la seconde région de la couche semi-conductrice contrainte pour former du SiyGei_y, dans lequel y est compris entre environ 0,10 et environ 0,50, et dans lequel la diffusion d'éléments d'une partie de la seconde région de la couche semi-conductrice contrainte dans une autre partie de la couche semi-conductrice contrainte comprend la diffusion de germanium dans l'autre partie de la seconde région de la couche semi-conductrice contrainte. 5. Procédé selon la revendication 1, dans lequel la formation de la première pluralité de structures à canal de transistor et la seconde pluralité de structures à canal de transistor comprend la formation d'une première pluralité de structures à ailettes, chacune comprenant une partie de la première région de la couche semi-conductrice, et une seconde pluralité de structures à ailettes, chacune comprenant une partie de la seconde région de la couche semi-conductrice. 6. Procédé selon la revendication I, dans lequel la diffusion d'éléments d'une partie de la seconde région de la couche semi-conductrice contrainte dans une autre partie de la couche semi-conductrice contrainte comprend la relaxation de contrainte dans la seconde région de la couche semi-conductrice contrainte. 7. Procédé selon la revendication 1, dans lequel la diffusion d'éléments d'une partie de la seconde région de la couche semi-conductrice contrainte dans une autre partie de la couche semi-conductrice contrainte comprend la réalisation d'un procédé de condensation sur la seconde région de la couche semi-conductrice contrainte. 8. Procédé selon la revendication 7, dans lequel la réalisation d'un procédé de condensation sur la seconde région de la couche semi-conductrice contrainte, comprend l'oxydation d'une partie de la seconde région de la couche semi-conductrice contrainte. 9. Procédé selon la revendication 1, dans lequel la recristallisation de la région amorphe comprend l'ensemencement de la recristallisation de la région amorphe par la région cristalline-sous-jacente. 10. Procédé selon la revendication 1, comprenant en outre la croissance épitaxiale d'un matériau semi-conducteur supplémentaire sur la seconde région de la couche semiconductrice sans croissance d'un matériau semi-conducteur supplémentaire sur la première région de la couche semi-conductrice, avant diffusion d'éléments d'une partie de la seconde région de la couche semi-conductrice contrainte dans l'autre partie de la couche semi- conductrice contrainte. Il. Structure semi-conductrice, comprenant : un substrat de base, une couche d'oxyde enterrée sur une surface du substrat de base, une première pluralité de structures à canal de transistor et seconde pluralité de structures à canal de transistor disposées sur la couche d'oxyde enterrée dans un plan commun sur un côté de celle-ci, à l'opposé du substrat de base, chaque structure à canal de transistor de la seconde pluralité de structures à canal de transistor comprenant une couche semiconductrice contrainte condensée incluant deux éléments ou plus, chaque structure à canal de transistor de la première pluralité de structures à canal de transistor comprenant une couche semi-conductrice contrainte non condensée ; dans laquelle les structures à canal de transistor de la seconde pluralité de structures à canal de transistor présentent une contrainte cristallographique différant d'une contrainte cristallographique des structures à canal de transistor de la première pluralité de structures à canal de transistor. 12. Structure semi-conductrice selon la revendication 11 dans laquelle la couche semi-conductrice contrainte non condensée de chaque structure à canal de transistor de la première pluralité de structure à canal de transistor comprend du silicium contraint.3013. Structure semi-conductrice selon la revendication 11, dans laquelle la couche semi-conductrice contrainte condensée de chaque structure à canal de transistor de la seconde pluralité de structure à canal de transistor comprend du SixGe]..x, dans lequel x est compris entre environ 0,01 et environ 0,50. 14. Structure semi-conductrice selon la revendication 11, dans laquelle les structures à canal de transistor de la première pluralité de structures à canal de transistor sont dans un état de contrainte en traction, et les structures à canal de transistor de la première pluralité de structures à canal de transistor sont relaxées ou dans un état de contrainte en compression. 15. Structure semi-conductrice selon la revendication 11 dans laquelle les structures à canal de transistor de chacune de la première pluralité de structures à canal de transistor, et de la seconde pluralité de structures à canal de transistor, comprend des structures à ailettes.15