Brevet FR3030156A1 — publié le 20160617

Procédé de distribution synchrone d'un signal numérique sur N blocs identiques adjacents d'un circuit intégré DOMAINE TECHNIQUE L'invention concerne la distribution de signaux électriques, plus particulièrement numériques, dans des circuits intégrés semi-conducteurs de grande dimension. Elle s'applique notamment aux capteurs d'image de 5 grande dimension. CONTEXTE La fabrication des circuits intégrés semi-conducteurs utilise des techniques de lithographie, plus particulièrement de photolithographie, pour réaliser les différents niveaux (couches) du circuit. A chaque niveau 10 correspond un masque. La taille maximum d'un circuit qu'il est possible de réaliser en une exposition est fixée par la taille maximale du champ d'exposition d'un masque, fixée par la taille du réticule, de l'ordre de 24 mm sur 30 mm, avec les techniques actuelles. 15 Pour réaliser des circuits de plus grande taille, on utilise une technique de lithographie dite à raccord de masques, permettant de couvrir l'intégralité de la surface du circuit à réaliser. Il s'agit alors de décomposer le schéma de conception du circuit en plusieurs morceaux élémentaires ; à chaque morceau élémentaire correspond un jeu de masques de lithographie. 20 Lorsque le circuit comprend plusieurs morceaux élémentaires identiques, un unique jeu de masques est utilisé, en le repositionnant autant de fois que de répliques identiques à réaliser à la suite, suivant un axe rectangulaire du circuit. Cette technique s'applique notamment à la réalisation des 25 capteurs d'image de grande dimension, tels ceux utilisés dans le domaine de la vision industrielle ou du spatial. Notamment, la matrice de pixels de photodétection d'un capteur de grande dimension se prête à une telle décomposition en morceaux élémentaires identiques. Dans la suite on utilise la notion de bloc élémentaire, ou plus simplement "bloc", qui doit se 30 comprendre au sens d'un schéma de conception (« design ») d'une fonction électronique donnée, c'est-à-dire d'un morceau de circuit identifié, avec des entrées de signal et des sorties de signal identifiées, qui sont respectivement des sorties et des entrées de signal d'autres blocs élémentaires, qui vont se 3030156 2 raccorder les unes aux autres au fur et à mesure de la réalisation des blocs, par la technique de photolithographie dite à raccord de masques. Pour rappel, un circuit électronique occupe une surface sensiblement rectangulaire d'une plaquette de semi-conducteur. La 5 décomposition du circuit en blocs élémentaires est réalisée suivant les axes rectangulaires de cette surface. La photo-répétition de masques est réalisée suivant l'un et/ou l'autre de ces deux axes et les différents schémas de conception (design) des blocs élémentaires du circuit sont repérés suivant les deux axes rectangulaires. A un bloc, correspond un schéma de 10 conception qui se traduit par un jeu de masques de lithographie, un masque par étape de réalisation du circuit. Chaque bloc s'inscrit également dans une surface rectangle repérée sur la plaquette, et la taille maximum de ce rectangle correspond à celle du réticule utilisé. La figure 1 représente un exemple de décomposition en blocs 15 élémentaires d'un circuit de grande dimension, suivant un axe x du circuit. On trouve successivement, de gauche à droite dans le plan de la feuille, un bloc A, une suite de N blocs identiques B et un autre bloc C. Par exemple, en reprenant l'exemple d'un capteur d'image, les blocs B peuvent correspondre à des ensembles de cellules de photodétection (pixels) de la matrice et les 20 blocs périphériques A et C de chaque côté peuvent correspondre à des fonctions de fourniture de signaux numériques de contrôle ou d'adressage sur les pixels. Les masques sont définis avec une zone de recouvrement entre blocs successifs pour assurer la continuité des conducteurs sur lesquels transitent les signaux d'un bloc vers un autre. Ces aspects sont bien 25 connus de l'homme du métier. Le problème qui se pose dans ce contexte pour un circuit de grande dimension est qu'un signal numérique qui est appliqué sur chacun des N blocs identiques, par une ligne conductrice traversant ces N blocs, ne va pas arriver en même temps sur chacun de ces N blocs, du fait de la 30 constante de temps de la ligne conductrice, en raison de sa longueur. La figure 1 montre un signal Sc qui est fourni par le bloc A et appliqué sur chacun des N blocs B par une ligne de distribution électrique Lc, disposée parallèle à l'axe x. On peut avoir un autre signal Sc' fourni par le bloc C et appliqué sur les N blocs B par une autre ligne de distribution 35 électrique Lc'. 3030156 3 Le signal Sc se propage suivant la direction X ; il arrive d'abord en entrée du premier bloc B, qu'il traverse, puis en entrée du deuxième bloc B, qu'il traverse et ainsi de suite jusqu'à l'arrivée en entrée du Nième bloc B. Dans chaque bloc, le signal Sc reçu sur une entrée du bloc est amené sur un noeud électrique interne du bloc, prévu pour ce signal. Cette amenée du signal depuis l'entrée du bloc vers le noeud interne est représentée par une flèche sur la figure. On note At la durée élémentaire de traversée d'un bloc B, depuis l'entrée d'un bloc B jusqu'à l'entrée du bloc B suivant ; et on note Ai, la durée élémentaire d'amenée du signal depuis l'entrée de signal Sc, jusqu'au noeud interne du bloc. Ces durées élémentaires sont des durées intrinsèques connues, qui ne dépendent que de la constante de temps et de la longueur des lignes de distribution et d'amenée de signal sur un bloc. On sait donc déterminer le moment d'arrivée du signal Sc sur le noeud interne de chacun des blocs, par rapport à un instant to d'arrivée de ce signal sur l'entrée du premier bloc. Plus précisément et en référence aux figures 2 et 3, on note Bi, le bloc de rang j dans la suite des N blocs, en partant de la gauche vers la droite, avec j entier variant de 1 à N ; le point d'entrée sur ce bloc Bi, de la ligne Lc distribuant le signal Sc ; et Ndi le noeud interne du bloc Bi sur lequel le signal Sc est amené. Et on note to l'instant d'arrivée 20 du signal Sc au point d'entrée INci du bloc B1. Au point d'entrée INci, le signal Sc accuse un retard, par rapport à l'instant to, qui est égal à (j-1) fois At (traversée des j-1 blocs précédents), plus Ai (trajet entre INci et Ndi). Dans ce retard, la composante en At n'est pas négligeable devant la période d'horloge du circuit. Par exemple, pour 25 une longueur de ligne Lc entre les entrées de deux blocs identiques consécutifs égale à 20 mm (correspond à la largeur d'un bloc), la durée élémentaire At associée peut atteindre 5 nanosecondes avec les technologies actuelles. Dans un circuit travaillant à une fréquence horloge de 50 mégahertz, le retard cumulé du signal Sc en entrée du cinquième bloc, 30 sera de l'ordre d'une période d'horloge, par rapport à l'instant to d'arrivée sur le premier bloc. Dans le cas de N=5 blocs identiques consécutifs ou plus le signal Sc n'arrive pas dans la même période d'horloge dans les N blocs. Ainsi, dans un circuit de grande dimension, qui peut comprendre au moins 8 à 10 blocs identiques consécutifs, le retard le long de la ligne de 35 distribution sur une suite de N blocs élémentaires identiques n'est pas 3030156 4 négligeable devant la fréquence horloge de travail du circuit et pose un problème de synchronisation des signaux/traitements de ces blocs. PROBLEME POSE 5 L'invention a pour objet de résoudre ce problème de synchronisation. La problématique est double : on veut que les différents blocs élémentaires identiques reçoivent un signal numérique simultanément, c'est-à-dire dans la même période d'horloge ; et que ceci soit obtenu dans chacun 1 0 des N blocs identiques, au moyen d'un circuit de gestion de délai qui conserve leur caractère identique. Cette problématique concerne aussi bien le cas de la distribution d'un signal numérique tel que le signal Sc des figures 1 et 2, dont on souhaite qu'il soit appliqué simultanément sur chacun des N blocs consécutifs ; que 15 celui de la distribution de N signaux numériques dont on souhaite que chacun soit appliqué sur un bloc respectif de la suite des N blocs, mais au même instant dans les N blocs. Le premier cas peut correspondre à un signal numérique commandant le fonctionnement des blocs, tels que les signaux de contrôle des différentes phases d'initialisation, intégration, transfert et lecture des pixels d'un capteur d'image ; et on veut que ces signaux arrivent tous en même temps sur chacun des blocs de la suite ; et le second cas peut correspondre à des signaux numériques qui sont des données ; et on veut que ces données soit chacune prise en compte ou traitée par un bloc respectif de la suite de N blocs, mais au même moment dans ces N blocs. RESUME DE L'INVENTION La constante de temps associée à la ligne Lc de distribution du signal Sc induit un étagement c'est-à-dire un décalage, qui est régulier, au pas At, du moment d'application sur le noeud interne des N blocs identiques de la suite, qui est illustré sur la figure 4. Si to est l'instant de réception du signal Sc en entrée INc1 du bloc B1 : ce signal est reçu sur le noeud interne Nd1 de ce bloc B1 à ti=Ai ; il est reçu un délai At plus tard, soit à t2=t1+At=Ai +At, sur le noeud interne Nd2 du bloc suivant B2 ; il est reçu sur le noeud 3030156 5 interne Ndi du bloc Bi à l'instant ti=Ai +(j-1)At ; il est reçu sur le noeud interne NdN du bloc BN à l'instant tN=Ai +(N-1)At. Dans l'invention, on veut s'affranchir de cet étagement. On veut que le signal Sc soit appliqué sur tous les noeuds internes en même temps, à 5 l'instant tf. Il s'agit de temporiser l'application du signal sur les noeuds internes au moins jusqu'à ce que le dernier bloc ait pu lui-même recevoir le signal sur le noeud interne. Mais il s'agit de réaliser cette temporisation dans chacun des N blocs identiques en conservant le caractère identique du schéma de conception des N blocs. C'est-à-dire que le circuit de 10 temporisation doit pouvoir être réalisé dans ou pour chaque bloc, par photorépétition du même jeu unique de masques. Pour résoudre ce problème technique, l'invention propose de manière astucieuse de remplacer la durée élémentaire Ai d'amenée du signal sur le noeud interne, à l'intérieur de chaque bloc, qui est une durée intrinsèque au circuit, négligeable devant 15 la fréquence de travail du circuit, par une durée déterminée, qui est imposée par un circuit de temporisation placé sur le chemin d'amenée du signal depuis l'entrée du bloc sur le noeud interne du bloc ; de prévoir que le circuit de temporisation fournissent N signaux retardés correspondant à N temporisations différentes séparées par un incrément de durée élémentaire 20 At ; et de sélectionner le signal retardé correspondant à la temporisation applicable fonction du bloc concerné, au moyen d'un signal d'index propagé à travers les N blocs, et qui s'incrémente ou se décrémente au passage dans chaque bloc. Le circuit de temporisation conçu selon l'invention s'applique ainsi 25 à chacun des blocs quelque soit son rang : c'est la valeur de l'index dans le bloc considéré qui va particulariser la sortie du circuit de temporisation de ce bloc. Typiquement, le bloc B1 aura la temporisation de signal Sc la plus longue ; le bloc BN aura la temporisation de signal Sc la plus courte. Ce circuit de temporisation peut ainsi être réalisé pour chacun des 30 N blocs Bi en utilisant le même jeu de masques. Ce jeu de masques peut en pratique être celui défini pour le bloc B lui-même lorsque le circuit de temporisation est intégré au circuit du bloc B ; ou un jeu de masques propre, lorsque le circuit de temporisation entre dans la définition d'un autre bloc élémentaire de circuit, par exemple un bloc qui regroupe la pluralité de circuits de temporisation pour temporiser la pluralité de signaux à distribuer 3030156 6 sur les blocs B.L'invention concerne ainsi un procédé de distribution de signal numérique à chacun des blocs d'une suite alignée de N blocs identiques adjacents d'un circuit électronique, par des lignes conductrices de signal traversant les N blocs suivant l'axe d'alignement des blocs, la 5 traversée de chacun des N bloc introduisant un retard élémentaire At, et un circuit électronique correspondant. L'invention est caractérisée par -une indexation automatique des blocs par propagation d'un signal d'index à travers les N blocs, avec incrémentation ou décrémentation de la valeur 10 d'index au passage dans chaque bloc, ladite indexation automatique établissant une valeur d'index respective pour chacun des N blocs de la suite, -une temporisation de signal appliquée en entrée de chaque bloc, entre une ligne conductrice d'un signal et un noeud électrique interne d'application dudit 15 signal, et la durée de temporisation appliquée est sélectionnée par la valeur d'index établie pour ce bloc, parmi N durées de temporisation différentes séparées par un incrément de durée élémentaire At qui correspond au retard élémentaire At de traversée d'un bloc introduit dans une ligne conductrice, et en ce que cette temporisation est mise en oeuvre au moyen d'un circuit de 20 temporisation par bloc, qui est identique pour chaque bloc, qui est connecté entre l'entrée et le noeud interne du bloc, et qui comprend N circuits à retard pour fournir les N durées de temporisation, lesdits circuits à retard étant chacun connectés entre l'entrée du bloc et une voie d'entrée respective d'un multiplexeur à N voies d'entrée et une voie de sortie, ladite voie de sortie 25 étant connectée au noeud interne du bloc, et ladite valeur d'index établie pour le bloc étant appliquée au multiplexeur comme entrée de sélection de voie d'entrée, ledit procédé étant tel que pour tout j, j entier de 1 à N, un signal numérique transmis par une ligne conductrice respective et reçu en entrée du j-ième bloc de la suite après avoir traversé les j-1 blocs précédents de la 30 suite, est appliqué sur le noeud interne de ce bloc avec une temporisation supérieure de At à la temporisation correspondante dans le (j+1)ième bloc ou inférieure de At à la temporisation correspondante dans le (j-1)ième bloc. Dans une application à la distribution M signaux numériques, M entier au moins égal à 1, où chacun des M signaux numériques est distribué 35 sur un noeud électrique interne correspondant dans chacun des N blocs de la 3030156 7 suite, M circuits de temporisation identiques sont prévus dans chacun des N blocs, recevant le signal d'index sélectionnant un retard parmi N retards. Dans une application à la distribution de N signaux numériques par N lignes conductrices traversant les N blocs de la suite, où chacun des N 5 signaux numériques est appliqué à un noeud électrique interne d'un seul bloc respectif de la suite des N blocs, on prévoit en outre un routage des N signaux à l'intérieur de chaque bloc, identique pour chaque bloc, entre N plots d'entrée et N plots de sorties du bloc, les plots d'entrée et de sortie de routage de même rang étant alignés sur les N blocs, et les N plots de sortie 10 d'un bloc étant connectés aux N plots d'entrée du bloc suivant, en correspondance, ledit routage à l'intérieur de chaque bloc étant tel que : -un premier plot d'entrée du bloc est connecté en entrée d'un circuit de temporisation du bloc ; -les N-1 autres plots d'entrée du bloc sont connectés aux N-1 premiers plots 15 de sortie du bloc tel que le plot d'entrée ayant le rang k, où k=2 à N, est connecté au plot de sortie de rang k-1 ; et -le N-ième plot de sortie de routage du bloc est référencé à une référence interne de tension. Dans une mise en oeuvre de l'invention, le signal d'index est 20 incrémenté d'une unité au passage dans chaque bloc quand il est propagé dans le même sens que le ou les signaux numériques, ou décrémenté d'une unité quand il est propagé dans le sens inverse. D'autres caractéristiques et avantages de l'invention sont 25 présentés dans la description suivante, en référence aux dessins annexés dans lesquels : - la figure 1 déjà décrite montre de manière schématique une décomposition d'un morceau de circuit en une rangée de blocs successifs, comprenant une suite de N blocs identiques entre deux blocs périphériques ; 30 - la figure 2 déjà décrite illustre les durées élémentaires intrinsèques At, de traversée d'un bloc et Ai, d'amenée de signal sur un noeud interne du bloc ; - la figure 3 illustre le principe selon l'invention de temporisation de l'application du signal à l'intérieur de chaque bloc en fonction du rang du 35 bloc ; 3030156 8 - la figure 4 est un chronogramme illustrant le décalage temporel des instants de réception d'un signal Sc distribué sur la suite des N blocs identiques de la figure 1 ; - la figure 5 est un chronogramme illustrant le principe de 5 temporisation selon l'invention permettant de synchroniser l'instant de réception du signal Sc dans les N blocs ; - la figure 6 illustre une suite de N blocs identiques intégrant chacun un circuit de temporisation de signal selon l'invention ; - la figure 7 détaille un circuit de temporisation selon l'invention ; 10 - la figure 8 illustre une application de l'invention à la temporisation de plusieurs signaux différents devant être appliqués chacun simultanément à chacun des N blocs ; et -la figure 9 illustre une autre application de l'invention, à la temporisation de N signaux différents, chaque signal devant être appliqué au 15 même moment à un bloc respectif parmi les N blocs identiques de la suite. DESCRIPTION DETAILLEE Dans l'invention, on prévoit pour chaque bloc, un circuit de temporisation d'un signal numérique, de conception identique pour chaque 20 bloc. Le circuit est conçu pour retarder l'instant d'application sur un noeud interne correspondant, d'un signal reçu en entrée du bloc, d'une durée déterminée, qui est fonction du rang du bloc dans la suite des N blocs identiques. L'expression "noeud interne" signifie le point d'application de ce signal à un élément de ce bloc, sur lequel le signal déclenche ou produit un 25 effet attendu correspondant (cas d'un signal de commande) ; ou bien qui traite ce signal (cas d'un signal de donnée). La figure 5 illustre de manière simplifiée la fonction du circuit de temporisation selon l'invention, par lequel le signal Sc arrive au même instant tf sur le noeud interne Ndi de chacun des N blocs de la suite. Cet instant tf est 30 égal à to+Ai+Af, c'est-à-dire que le signal Sc arrive sur tous les noeuds internes avec un même retard Ai+Af par rapport à l'instant to d'arrivée du signal en entrée du premier bloc, et ceci en conservant le caractère identique des N blocs. Selon l'invention, le circuit de temporisation est conçu pour 35 imposer dans chacun des N blocs, un retard supplémentaire dont la durée 3030156 9 est modulaire, fonction du rang j du bloc dans la suite des N blocs et fonction de la durée intrinsèque élémentaire At de traversée d'un bloc. On note Off cette durée de temporisation modulaire, fonction du rang du bloc. Pour N blocs identiques, on a N durées de temporisation différentes Off, ...Afi...AfN, 5 et ces durées sont séparées d'un incrément de durée élémentaire At qui correspond au retard élémentaire At de traversée d'un bloc introduit dans une ligne conductrice. L'invention est décrite plus en détails ci-après, en prenant en exemple une mise en oeuvre dans laquelle le circuit de temporisation est 10 conçu pour retarder volontairement l'arrivée du signal Sc sur le noeud interne du bloc 13i de rang j, d'une durée Off égale à (N-j+1) fois le délai intrinsèque élémentaire At. La figure 3 illustre l'effet dans chaque bloc 13i, d'un circuit de temporisation du signal Sc correspondant, selon le rang j du bloc considéré : 15 dans le premier bloc de rang 1 (j=1), le circuit de temporisation MUX-DEL1 ajoute un délai Off égal à N.At . Dans le bloc de rang j, le circuit de temporisation MUX-DELA ajoute un délai Off égal à (N-j+1).At. Dans le bloc de rang N (j=N), le circuit de temporisation MUX-DELN ajoute un délai AfN égal à 1.At. 20 Au final le signal Sc arrive en tous les noeuds Nd1, Nd2, ...NdN au même instant tf (figures 3 et 5). A ce retard modulaire volontairement imposé dans chacun des blocs par le circuit de temporisation de l'invention, s'ajoute un retard interne "intrinsèque", lié aux caractéristiques des éléments de ligne de conduction 25 avant et/ou après le circuit de temporisation, ou entre les éléments de circuits constituant le circuit de temporisation. Pour ne pas multiplier les références, on continue de noter ce retard intrinsèque Ai ; la durée de ce retard intrinsèque Ai reste négligeable devant la durée intrinsèque At de traversée de bloc et donc a fortiori devant le retard modulaire Off volontaire ajouté par 30 le circuit de temporisation, qui est un multiple de At. Un circuit de temporisation selon l'invention est maintenant décrit en relation avec les figures 6 et 7. On note AfID le retard modulaire ajouté par le circuit de temporisation dans le bloc concerné, et ID, un signal d'index qui 35 est propagé à travers les N blocs en s'incrémentant ou en se décrémentant 3030156 10 au passage dans chaque bloc selon que l'index se propage dans le même sens que le signal auquel on applique la temporisation ou en sens inverse. Dans les figures 6 et 7, le signal d'index ID est propagé dans le même sens que le signal Sc ; il s'incrémente d'une unité (+1) dans chaque bloc, par 5 exemple au moyen d'un additionneur. Le signal d'index est une donnée numérique codée sur quelques bits. Si le nombre N de blocs de la suite est égal à 10, 4 bits suffisent. Ce signal est représenté par une ligne de distribution sur les figures ; mais cette ligne comprend en pratique autant de conducteurs que de bits de données. 10 Ce signal d'index est appliqué au premier bloc avec une valeur initiale. Dans l'exemple cette valeur initiale est zéro (0). Cette valeur est incrémentée en entrée du bloc et c'est cette valeur incrémentée qui est appliquée en entrée de sélection Sel(vi) du circuit de temporisation du bloc et qui est transmise en entrée du bloc suivant. Ainsi, avec les conventions retenues dans cet 15 exemple, la valeur d'index ID qui est utilisée pour la sélection du retard modulaire dans le circuit de temporisation, varie de 1 à N, comme le rang j du bloc, dans le sens de propagation du signal Sc. Le signal d'index ID est établi sur (pour) tous les blocs pour permettre la sélection du retard applicable dans chaque bloc. Par exemple 20 cet établissement du signal d'index est réalisé pendant une phase d'initialisation du circuit électronique. Une mise en oeuvre de l'invention est plus particulièrement expliquée en référence aux figures 6 et 7, avec les conventions de notation 25 et de sens de propagation indiquées ci-dessus. D'autres mises en oeuvre basées sur d'autres conventions sont possibles, sans sortir du cadre de l'invention. Par exemple, on peut appliquer la valeur d'index reçue en entrée du bloc, en entrée de sélection sur le circuit de temporisation du bloc, et transmettre la valeur incrémentée de cet index au bloc suivant. Dans ce cas 30 la valeur ID utilisée en sélection varie de 0 à N-1. On peut aussi propager la valeur d'index dans le sens inverse de propagation du signal. Un exemple correspondant sera donné plus loin. Reprenons donc les figures 6 et 7. Un circuit de temporisation 35 selon l'invention est implanté dans chacun des N blocs de la suite. On a ainsi 3030156 11 N circuits, notés MUX-DELA, avec j entier variant de 1 à N, tous strictement identiques, réalisés (réalisables) à partir du même jeu de masques de photolithographie. Le circuit de temporisation MUX-DELA selon l'invention comprend 5 (figure 7) N circuits à retard en parallèle et un multiplexeur à N voies d'entrées vers une voie de sortie ; la sortie de chaque circuit à retard est reliée à une voie d'entrée respective du multiplexeur. Et le circuit de temporisation présente deux entrées et une sortie de signal en interface avec le bloc : 10 -une entrée de signal, SIN, reliée à l'entrée INci du bloc, par laquelle le signal Sc est appliqué en entrée des N circuits à retard ; -une entrée de sélection notée Sel(vi), permettant la sélection de la voie d'entrée du multiplexeur à relier à la voie de sortie du multiplexeur ; cet entrée Sel(vi) reçoit le signal d'index ID; 15 -une sortie de signal, Sout, qui correspond à la voie de sortie du multiplexeur, reliée au noeud interne Ndi du bloc, qui est le noeud d'application du signal Sc dans le bloc. Les N circuits à retard sont respectivement chacun configurés pour retarder le signal Sc reçu en entrée du bloc, d'une durée différente, 20 dans l'exemple, respectivement 1 fois, 2 fois, ...j fois, ...N fois la durée élémentaire At de traversée d'un bloc. Ces N circuits à retard sont disposés chacun entre l'entrée de signal INci du bloc et une voie respective parmi les N voies d'entrée v1, v2, ....vN du multiplexeur. Ces circuits à retard sont chacun réalisés en pratique 25 par une ligne à retard analogique, par inverseurs cascadés, ou encore par réseaux RC, dimensionnés de manière appropriée pour obtenir le retard modulaire souhaité. Selon l'invention, le signal d'index ID appliqué comme signal de sélection de voie Sel(vi) en entrée du multiplexeur permet de sélectionner 30 dans chaque bloc la voie d'entrée du multiplexeur qui correspond à la temporisation qui doit être appliquée au signal Sc reçu en entrée du bloc considéré, en fonction du rang j du bloc, relativement au sens de propagation du signal Sc sur les N blocs (avec j croissant de 1 à N dans le sens de propagation du signal Sc). Dans l'exemple, la temporisation appliquée par le 35 circuit de temporisation du bloc de rang j est égale à (N-j+1) fois At. 3030156 12 Dans l'exemple de mise en oeuvre illustré sur les figures 6 et 7, la valeur utile du signal d'index ID (celle appliquée comme entrée de sélection Sel(vi)), varie comme j, c'est-à-dire de 1 à N, dans le sens de propagation du signal Sc. Dans l'exemple, on note v1, ....vN les N voies d'entrée du 5 multiplexeur ; vi correspond à la voie la plus retardée, avec une temporisation imposée par le circuit à retard correspondant, ici égale à +N.At et vN correspond à la voie la moins retardée, avec une temporisation imposée par le circuit à retard correspondant, ici égale à +At. Pour le bloc de rang j, le signal d'index ID est établi à la valeur j sur l'entrée de sélection Sel(vi) du 10 circuit MUX-DELA ce qui sélectionne la voie v1, fournissant un signal retardé d'une durée ici égale à +(N-j+1)+At. Si le signal d'index est établi dans les N blocs en partant du bloc N, c'est-à-dire par propagation en sens inverse du signal Sc ; dans cette hypothèse le signal d'index est propagé en se décrémentant d'une unité dans 15 chaque bloc, à partir d'une valeur initiale, par exemple égale à N. Les voies d'entrée du multiplexeur seraient alors reliées aux sorties des N circuits à retard dans l'ordre inverse de celui qui est illustré sur la figure 7 : la 1ère voie v1 correspondrait au retard le plus court, +1 .At, et la Nième voie vN, au retard le plus long, +N.At, pour permettre la sélection la voie d'entrée appropriée à 20 appliquer en sortie Scut du circuit en fonction du signal d'index. Ces considérations pratiques de mise en oeuvre en fonction de la valeur initiale du signal d'index, du sens de propagation du signal, de la prise en compte avant ou après incrémentation ou décrémentation, et en considération des adresses des N voies d'entrée du multiplexeur sont des 25 variantes usuelles pour l'homme de l'art. Ainsi l'invention ne se limite pas aux mises en oeuvre plus particulièrement illustrées. Dans tous les cas notamment, un signal d'index est fourni avec une valeur initiale, par exemple par un bloc périphérique tel que le bloc A ou C de la figure 1, et propagé sur les N blocs à travers un circuit numérique, 30 additionneur ou soustracteur, prévu dans chacun des N blocs, permettant d'établir la valeur d'index utile correspondante pour chacun de ces N blocs. La figure 8 illustre une application de l'invention à la temporisation de plusieurs signaux distincts, par exemple des signaux de commande de différentes phases opérationnelles des blocs ; chacun distribué par une ligne 35 de distribution respective, suivant le même sens de propagation X, sur les N 3030156 13 blocs de la suite ; et chacun appliqué sur un noeud interne respectif dans chacun des N blocs. Dans l'exemple, les M signaux Sc1, Sc2, ...ScM sont distribués chacun par une ligne respective Lc1, Lc2, ...Lcm, sur chacun des N blocs de la suite. 5 Selon l'invention, on prévoit dans chaque bloc 13i, un étage de temporisation Ti qui comprend autant de circuits de temporisation identiques, que de signaux différents à appliquer en interne. Dans l'exemple chaque étage de temporisation Ti comprend M circuits de temporisation notés MUXDELii, ...MUX-DELim qui sont tous commandés par le même signal d'index 10 ID ; chacun reçoit un des M signaux reçus en entrée de bloc, et fournit un signal temporisé correspondant en sortie, sur un noeud interne correspondant du bloc (Ndii, Ndi2, ....Ndim). L'invention permet ici que chacune des différentes phases commandées par les différents signaux de commande soit activée en même 15 temps dans chaque bloc. La figure 9 illustre un autre exemple d'application de l'invention. Il s'agit ici de distribuer N signaux différents, suivant le même sens de propagation, mais chacun sur un seul bloc. On souhaite ici que ces N 20 signaux soient pris en compte ou traités dans leur bloc respectif au même instant tf (dans la même période). Ces N signaux sont par exemple des signaux de données sortant eux-mêmes de N blocs identiques de circuits, par exemple de N blocs de pixels d'un capteur d'image. Ce que l'on recherche ici, c'est à synchroniser le traitement de ces N signaux de 25 données, dans N blocs de traitement de données identiques. On prévoit ainsi un circuit de temporisation de signal par bloc ; les N circuits de temporisation reçoivent tous le signal d'index ID, propagé avec décrémentation d'un bloc au suivant, et sont activés par ce signal pour sélectionner le retard comportant le multiple de At qui convient à chaque 30 bloc. On prévoit en outre un circuit de routage interne des N signaux dans chaque bloc, à N plots d'entrée il à iN et N plots de sorties oi à oN, et le circuit de routage est identique quelque soit le bloc : le dessin des tracés des connexions reliant les N plots d'entrée et les N plots de sortie sont 35 identiques. Plus précisément : 3030156 14 Chaque plot d'entrée est aligné sur le plot de sortie de même rang, suivant la direction X de propagation du signal. Chacun des N plots de sortie du circuit de routage d'un bloc est relié au plot d'entrée de même rang du circuit de routage du bloc suivant. Les rangs des plots varient ici suivant 5 l'axe orthogonal à l'axe de propagation du signal. Dans l'exemple, le rang des plots croit suivant l'axe Y orienté vers le bas de la feuille. Il pourrait varier dans le sens inverse. Le signal reçu sur le premier plot d'entrée i1, de rang 1, est routé vers le circuit de temporisation du bloc concerné ; les signaux reçus sur le 10 deuxième, troisième, ..., kième,...Nième plot d'entrée du circuit d'aiguillage, sont respectivement routés vers le premier, deuxième, troisième, ... (k1)ième, ...(N-1)ième plot de sortie du circuit de routage du bloc. Le Nième plot de sortie du circuit de routage est relié à une référence de tension, typiquement la masse, qui constitue un premier signal factice z1 qui va être 15 propagé de bloc en bloc, en se décalant d'un rang de plot d'entrée à chaque bloc, pour finalement être appliqué sur le premier plot d'entrée du circuit de routage RN du dernier bloc, BN. Dans chaque bloc, un nouveau signal factice est généré et appliqué sur le dernier plot de sortie oN du circuit de routage concerné. En pratique, dans cet exemple, le routage du signal reçu sur le 20 premier plot d'entrée i1 vers le circuit de temporisation est effectué sur un niveau conducteur du circuit différent du niveau conducteur sur lequel sont effectués les autres routages. Si on considère le bloc Bi de rang j : le circuit Ri de routage du bloc Bi reçoit le signal Si, destiné au noeud interne NdN de ce bloc, sur le 25 premier plot d'entrée i1 et l'applique sur le circuit de temporisation MUX-DELA ; il reçoit les (N-j) signaux restant à distribuer, Si±i à SN, sur les plots d'entrée respectifs i2 à iN1+1 qu'il route respectivement sur les plots de sortie oi à oni-i ; il reçoit j-1 signaux factices z1 à zi_1 sur les plots d'entrée restants iN1+2 à iN qu'il route respectivement sur les plots de sortie oNi+1 à oN-1 ; il génère un 30 jième signal factice zi qu'il amène sur le plot de sortie oN. Le circuit de routage RN du dernier bloc reçoit ainsi sur le premier plot d'entrée i1, le signal SN destiné au noeud interne NdN de ce bloc, et sur les autres plots d'entrée i2 à iN, il reçoit N signaux factices z1 à zwi. Il fournit en sorties oi à oN, N signaux factices z1 à zN. 3030156 15 La combinaison d'un tel circuit de routage à un circuit de temporisation, identiques quelque soit le bloc, avec un signal d'index ID selon l'invention permet donc d'appliquer simultanément, de façon synchrone, un signal différent sur chacun des N blocs de la suite. 5 On note que dans l'exemple de la figure 9, on a illustré l'exemple d'un signal d'index ID propagé dans le sens inverse des signaux S1 à SN. Dans l'exemple il a une valeur initiale établie à N en entrée du bloc BN, et est décrémenté au passage dans chaque bloc. Une propagation en sens direct avec incrémentation de l'index pourrait être prévue comme à la figure 6. 10 Cette incrémentation (ou décrémentation) du signal d'index est par exemple, réalisée au moyen d'un additionneur (d'un soustracteur). Dans un autre exemple non limitatif, on utilise une table de multiplexage codée avec les N valeurs d'index possibles en entrées, et telle que la valeur d'index ID reçu par le bloc, sélectionne comme valeur de sortie de la table, la valeur 15 d'index avec l'incrément ou le décrément voulu parmi les N valeurs disponibles. Enfin, dans tout ce qui précède, on a considéré pour des raisons pratiques que le retard établi par le circuit de temporisation du bloc de dernier rang est At. Mais ce retard pourrait être nul, ou même quelconque, 20 pourvu que le retard du bloc précédent diffère de At par rapport au dernier bloc, et que le retard de n'importe quel bloc (B1) diffère de +At par rapport au retard du bloc suivant (B1+1) et de -At par rapport au retard du bloc précédent (Bo). L'invention dont quelques exemples de mise en oeuvre et 25 d'application viennent d'être expliqués, s'applique tout particulièrement à des circuits de grande taille, réalisés par des techniques de raccord de masques, dont un ou des morceaux du schéma de conception peuvent être découpés en une suite de blocs identique suivant un des axes rectangulaires du circuit. Elle permet de synchroniser automatiquement de manière astucieuse, les 30 moments d'application des signaux sur des noeuds internes de ces blocs, en conservant leur caractère identique. REVENDICATIONS1. Procédé de distribution de signal numérique à chacun des blocs d'une suite alignée de N blocs identiques adjacents d'un circuit électronique, par des lignes conductrices de signal traversant les N blocs suivant l'axe d'alignement des blocs, la traversée de chacun des N bloc introduisant un retard élémentaire At, caractérisé en ce que le procédé comprend -une indexation automatique des blocs par propagation d'un signal d'index (ID) à travers les N blocs, avec incrémentation ou décrémentation de la valeur d'index au passage dans chaque bloc, ladite indexation automatique établissant une valeur d'index respective pour chacun des N blocs de la suite, -une temporisation de signal appliquée en entrée de chaque bloc, entre une ligne conductrice d'un signal et un noeud électrique interne d'application dudit signal, et la durée de temporisation appliquée est sélectionnée par la valeur d'index établie pour ce bloc, parmi N durées de temporisation différentes séparées par un incrément de durée élémentaire At qui correspond au retard élémentaire At de traversée d'un bloc introduit dans une ligne conductrice, et en ce que cette temporisation est mise en oeuvre au moyen d'un circuit de temporisation par bloc, qui est identique pour chaque bloc, qui est connecté entre l'entrée et le noeud interne du bloc, et qui comprend N circuits à retard pour fournir les N durées de temporisation, lesdits circuits à retard étant chacun connectés entre l'entrée du bloc et une voie d'entrée respective d'un multiplexeur à N voies d'entrée et une voie de sortie, ladite voie de sortie étant connectée au noeud interne du bloc, et ladite valeur d'index établie pour le bloc étant appliquée au multiplexeur comme entrée de sélection de voie d'entrée (Sel(vi), ledit procédé étant tel que pour tout j, j entier de 1 à N, un signal numérique transmis par une ligne conductrice respective et reçu en entrée (INci) du j-ième bloc (B1) de la suite après avoir traversé les j-1 blocs précédents de la suite, est appliqué sur le noeud interne de ce bloc avec une temporisation supérieure de At à la temporisation correspondante dans le (j+1)ième bloc ou inférieure de At à la temporisation correspondante dans le (j-1)ième bloc. 3030156 17 2. Procédé de distribution selon la revendication 1, appliqué à la distribution de M signaux numériques, M entier au moins égal à 1, où chacun des M signaux numériques est distribué sur un noeud électrique interne correspondant dans chacun des N blocs de la suite, caractérisé en ce que la 5 temporisation de chacun des M signaux numériques dans chacun des N blocs de la suite est réalisée par M circuits de temporisation identiques dans chacun des N blocs, recevant le signal d'index (ID) sélectionnant un retard parmi N retards. 10 3. Procédé de distribution selon la revendication 1, appliqué à la distribution de N signaux numériques par N lignes conductrices traversant les N blocs de la suite, où chacun des N signaux numériques est appliqué à un noeud électrique interne d'un seul bloc respectif de la suite des N blocs, caractérisé en ce qu'il comprend en outre un routage des N signaux à l'intérieur de 15 chaque bloc, identique pour chaque bloc, entre N plots d'entrée il à iN et N plots de sorties oi à oN du bloc, les plots d'entrée et de sortie de routage de même rang étant alignés sur les N blocs, et les N plots de sortie d'un bloc étant connectés aux N plots d'entrée du bloc suivant, en correspondance, ledit routage à l'intérieur de chaque bloc étant tel que : 20 -un premier plot d'entrée (i1) du bloc est connecté en entrée d'un circuit de temporisation du bloc ; -les N-1 autres plots d'entrée du bloc (i2 à iN) sont connectés aux N-1 premiers plots de sortie du bloc (oi à oN1), tel que le plot d'entrée ayant le rang k, où k=2 à N, est connecté au plot de sortie de rang k-1 ; et 25 -le N-ième plot de sortie (oN) de routage du bloc est référencé à une référence interne de tension. 4. Procédé selon l'une des revendications 1 à 3, dans lequel le signal d'index est incrémenté d'une unité au passage dans chaque bloc quand il est 30 propagé dans le même sens que le ou les signaux numériques, ou décrémenté d'une unité quand il est propagé dans le sens inverse. 5. Circuit électronique comportant au moins une suite alignée de N blocs identiques adjacents et une ou des lignes conductrices traversant les N blocs suivant l'axe d'alignement des blocs, qui permettent d'appliquer au moins un 3030156 18 signal numérique sur une entrée de chacun des N blocs de la suite en vue de transmettre ce signal sur un noeud électrique interne respectif du bloc, caractérisé en ce que chaque bloc comprend -une entrée de signal d'index pour recevoir un signal d'index (ID) et le 5 propager à travers les N blocs, avec incrémentation ou décrémentation de la valeur d'index au passage dans le bloc, pour établir une valeur d'index respective pour chacun des N blocs de la suite, -un circuit de temporisation de signal par bloc, identique pour chaque bloc, et connecté entre l'entrée du bloc et le noeud électrique interne du bloc, le 10 circuit de temporisation comprenant N circuits à retard pour fournir une série de N durées de temporisation différentes séparées par un incrément de durée élémentaire At qui correspond au retard élémentaire At de traversée d'un bloc introduit dans une ligne conductrice, les N circuits à retard étant chacun connectés entre l'entrée du bloc et une 15 voie d'entrée respective d'un multiplexeur à N voies d'entrée et une voie de sortie, ladite voie de sortie étant connectée au noeud interne du bloc, et ladite valeur d'index établie pour le bloc étant appliquée au multiplexeur comme entrée de sélection de voie d'entrée (Sel(vi), pour sélectionner un retard parmi N, 20 tel que pour un bloc de rang j dans la succession de blocs, j entier, égal de 1 à N, un signal numérique transmis par une ligne conductrice respective et reçu en entrée (INci) de ce bloc (B1) après avoir traversé les j-1 blocs précédents de la suite, est appliqué sur le noeud interne de ce bloc avec un retard incrémenté de At par rapport au retard appliqué dans le bloc de rang 25 suivant j+1 ou décrémenté de At par rapport au retard appliqué dans le bloc de rang précédent j-1. 6. Circuit électronique selon la revendication 5, comprenant M lignes conductrices transportant M signaux numériques différents à travers les N 30 blocs de la suite, qui sont appliqués sur M noeuds électriques internes dans chacun des N blocs de la suite, à travers M circuits de temporisation identiques, et les M circuits de temporisation dans chacun des N blocs reçoivent le même signal d'index. 3030156 19 7. Circuit électronique selon la revendication 5, dans lequel le bloc reçoit N signaux numériques différents parmi lesquels un seul signal de rang j doit être appliqué au un noeud électrique interne du bloc de rang j, par le circuit de temporisation du bloc, le bloc comprenant en outre un circuit de routage 5 des N signaux numériques à l'intérieur de chaque bloc, entre N plots d'entrée il à iN et N plots de sorties oi à oN, du bloc, les plots d'entrée et de sortie de routage de même rang étant alignés sur les N blocs, et chacun des N plots de sortie d'un bloc étant relié au plot d'entrée de même rang du bloc suivant, le circuit de routage étant identique dans chacun des N blocs de la suite et 10 tel que : -un premier plot d'entrée (i1) du bloc est connecté en entrée d'un circuit de temporisation du bloc ; -les N-1 autres plots d'entrée du bloc (i2 à iN) sont connectés aux N-1 premiers plots de sortie du bloc (oi à oN_1), tel que le plot d'entrée ayant le 15 rang k, où k=2 à N, est connecté au plot de sortie de rang k-1 ; et -le N-ième plot de sortie (oN) de routage du bloc est référencé à une référence interne de tension. 8. Circuit selon l'une des revendications 5 à 7, dans lequel les N blocs de la 20 suite comprennent un circuit pour incrémenter le signal d'index, et ce circuit est un circuit d'incrémentation lorsque le signal d'index est propagé dans le même sens que le ou les signaux numériques, et un circuit de décrémentation lorsqu'il est propagé dans le sens inverse.