Brevet FR3026557A1 — publié le 20160401

Procédé de dopage d'un semi-conducteur à base de GaN Domaine technique de l'invention L'invention est relative à un procédé d'implantation ionique et d'activation d'impuretés dopantes dans un semi-conducteur à base de GaN. État de la technique L'implantation ionique est couramment utilisée pour doper des semiconducteurs. Pour fabriquer des jonctions p-n, on utilise généralement des masques afin de sélectionner les zones du semi-conducteur qui doivent être implantées et les zones à protéger. On réalise ensuite l'étape d'implantation, en utilisant des ions généralement produits à partir d'une source gazeuse ou solide (source utilisée pour le Mg par exemple), qui impactent le semiconducteur après avoir été accélérés à une énergie comprise par exemple entre 10 et 500 keV. La nature des ions implantés est choisie en fonction du type de dopage que l'on souhaite obtenir. Les ions Mg + sont par exemple utilisés pour réaliser un dopage p (excès de trous) dans des semi-conducteurs à base de GaN, tandis que les ions Si + sont souvent employés pour réaliser un dopage n (excès d'électrons) du même type de semi-conducteur. Le semi-conducteur subit ensuite un traitement thermique afin d'activer plus ou moins efficacement les impuretés dopantes. 302 6 5 5 7 2 Le document « Implanted p-n junctions in GaN » (X.A. Cao et al., Solid-state Electronics, 43 (1999) 1235-1238) décrit une méthode d'implantation d'ions Si + dans un semi-conducteur de type GaN dopé par des ions Mg, afin d'obtenir un semi-conducteur dopé n+/p. Ici les ions Si + sont implantés dans 5 des zones sélectionnées au moyen d'un masque déposé sur le semi- conducteur. Le masque est enlevé après implantation, puis une couche d'AIN est déposée par pulvérisation cathodique sur le semi-conducteur afin de protéger ce dernier lors du traitement thermique d'activation des dopants. 10 Le document « Experimental and numerical investigation of the electrical characteristics of vertical n-p junction diodes created by Si implantation into p-GaN » (A. Baharin, Institute of Electrical and Electronics Engineers, 978-14244-2717-8/08, (2008)) décrit une méthode de fabrication de jonctions p-n verticales à partir de semi-conducteurs de type GaN dopés p/p+ au moyen 15 d'ions Mg+. Ici, des ions Si + sont implantés au moyen de faisceaux d'ions de différentes énergies, pour maîtriser la profondeur d'implantation dans le semi-conducteur. 20 Objet de l'invention Un objet de l'invention est de prévoir une alternative aux procédés de l'art antérieur afin de doper un semi-conducteur, notamment dans le but de fabriquer des jonctions p-n. 25 On tend à résoudre ce problème au moyen d'un procédé qui comporte les étapes suivantes : - prévoir un substrat comprenant une couche en matériau semi conducteur à base de GaN recouvert par un masque à base de silicium, - implanter des impuretés dans le masque de manière à transférer des impuretés dopantes de type Si par diffusion depuis le masque vers la couche en matériau semi-conducteur à base de GaN, - réaliser un traitement thermique configuré pour activer les impuretés dopantes. Selon un aspect de l'invention, le masque peut couvrir partiellement le substrat de manière à définir une zone recouverte par le masque et une zone découverte, l'implantation étant réalisée avec des ions Mg + pour doper la zone découverte du substrat. Le procédé peut également comprendre une étape de dépôt d'une couche de protection réalisée avant l'étape de traitement thermique. Le matériau de la couche de protection peut être choisi parmi l'oxyde de silicium, ou le nitrure de silicium du type SixNy, le silicium amorphe, et les composés du type HfSix0y, et préférentiellement parmi l'oxyde d'aluminium et le nitrure d'aluminium. Le dépôt de la couche de protection est réalisé avant l'étape de traitement thermique, et peut par exemple être effectué après l'étape d'implantation des impuretés dopantes et des impuretés dopantes supplémentaires, directement sur le masque, ou après retrait de ce dernier. De manière alternative, il est envisageable de déposer la couche de protection avant l'implantation des impuretés dopantes dans le cas où la couche de protection n'est pas à base de silicium. Après le traitement thermique, la couche de protection peut avantageusement être retirée. De manière préférée, l'étape d'implantation peut être réalisée à une température comprise entre 15 et 700°C, de préférence entre 450 et 600°C. 3 0 2 6 5 5 7 4 Par ailleurs, l'étape de traitement thermique peut avantageusement comprendre une combinaison d'au moins deux recuits de durées et de températures différentes. Au moins l'un des recuits peut en outre être réalisé à une température supérieure à 1000°C. En ce qui concerne le masque, celui-ci peut avantageusement avoir une épaisseur comprise entre 2 et 400 nm. L'épaisseur de la couche en matériau semi-conducteur peut quant à elle être comprise entre 5 nm et 10 pM, préférentiellement entre 500nm et 1 OpM, idéalement égale à lpm. Description sommaire des dessins 15 D'autres avantages et caractéristiques ressortiront plus clairement de la description qui va suivre de modes particuliers de réalisation de l'invention donnés à titre d'exemples non limitatifs et représentés aux dessins annexés, dans lesquels les figures 1 à 10 illustrent de façon schématique un mode de mise en oeuvre du procédé de dopage d'un semi-conducteur à base de GaN. 20 Description détaillée Selon un premier mode de mise en oeuvre du procédé de dopage représenté 25 sur les figures 1 à 10, il faut tout d'abord prévoir un substrat 1 tel que celui représenté à la figure 1. Celui-ci comporte un support la par exemple en silicium ou en sapphire, A1203, SIC, et une couche en matériau semiconducteur lb à base de GaN. En alternative, le substrat 1 peut être en GaN massif. 5 10 30 Lorsque le substrat 1 est un bloc de GaN massif, il est possible de recouvrir la face arrière de couches de protection avantageusement identiques à celles déposées sur le substrat 1 en face avant, et qui vont être décrites ci-après. La face avant du substrat 1 est définie ici comme la face impactée par le faisceau d'impuretés dopantes, et la face arrière comme la face opposée à la face avant. La réalisation du substrat 1 comprend avantageusement une première étape de nettoyage du support la, comme par exemple un nettoyage de type RCA si le support la est en silicium. La couche en matériau semi-conducteur lb est ensuite fabriquée par croissance épitaxiale directement sur le support la. Le choix du matériau du support la est choisi avantageusement pour avoir des paramètres de maille similaires à ceux de la couche en matériau semiconducteur lb afin que cette dernière croisse de manière cohérente. Pour améliorer la qualité de la couche en matériau semi-conducteur lb, une couche intermédiaire à base d'AlGaN d'au moins 1 prrl d'épaisseur peut éventuellement être déposée sur le support la avant la croissance épitaxiale de la couche lb (mode de réalisation non représenté). Par exemple, pour un support la en saphhire, la couche en matériau semi-conducteur lb à base de GaN peut être directement déposée sur le support la si celui-ci est réalisé en sapphire. En revanche, s'il est réalisé en silicium, il est judicieux de déposer une couche tampon à base d'AlGaN. Lorsque la réalisation de la couche en matériau semi-conducteur lb est terminée, celle-ci peut avantageusement avoir une épaisseur comprise entre 100 nm et 10 pm, préférentiellement entre 5nm et 1 OpM, idéalement égale à 1 pm. Selon un mode de réalisation avantageux, le matériau semi-conducteur lb à base de GaN n'est pas dopé initialement ou n'est pas intentionnellement dopé initialement. Cela permet de réaliser simultanément un dopage p et n lors de l'étape d'implantation ionique, comme on le verra plus loin et de former une couche lb apte des former des circuits complémentaires avec des dispositifs utilisant un excès d'électrons et des dispositifs utilisant un excès de trous. De manière alternative, il est possible d'utiliser une couche en matériau semi-conducteur lb dopée p. Dans ce mode de mise en oeuvre, les impuretés dopantes 2 peuvent par exemple être des ions Mg+, introduits directement lors de la croissance épitaxiale (cf. figure 1). Dans la deuxième étape du mode de mise en oeuvre, on réalise un masque 3 configuré pour recouvrir en totalité ou en partie la surface de la couche en matériau semi-conducteur 1 b. Cette étape du procédé est représentée à la figure 2. Comme illustré, le masque 3 peut couvrir partiellement le substrat 1 de façon à définir une zone recouverte et une zone découverte. Ce masque 3 peut par exemple être réalisé par photolithographie ou lithographie électronique. Son épaisseur est avantageusement comprise entre 2 et 400 nm. Le matériau du masque 3 est à base de silicium préférentiellement, d'oxyde de silicium et/ou de nitrure de silicium, de silicium amorphe, ou de HfSi02. Il comporte donc des atomes de Si capables de diffuser dans le substrat 1 lorsqu'on leur apporte l'énergie nécessaire. Cette propriété permet d'implanter des atomes de Si dans le matériau semi-conducteur lb et donc de réaliser un dopage local n. Dans une troisième étape du mode de mise en oeuvre, on réalise une implantation de dopants 2 appliquée sur le masque 3 et sur la zone découverte du substrat 1 (cf. figure 3). Les dopants 2 peuvent être de type p, par exemple des d'ions Mg, de type n comme par exemple des ions Si, ou des dopants non électriquement actifs tels que des ions N+. De manière classique, les conditions d'implantation sont imposées d'une part par les performances techniques des équipements d'implantation, et d'autre part par la concentration et la localisation des impuretés dopantes 2 que l'on souhaite implanter dans la couche en matériau semi-conducteur 1 b. Par exemple, pour un faisceau d'ions Mg + ayant une fluence de 2.1015 atomes/cm2 et une énergie de 200keV, les impuretés dopantes 2 peuvent être implantées dans une couche de GaN jusqu'à une profondeur de l'ordre de 400 nm avec un pic de concentration estimé à 160-180 nm. Cette profondeur est également appelée profondeur d'implantation moyenne ou R. L'énergie d'implantation des dopants 2 peut être choisie pour que, dans les zones recouvertes par le masque 3, la profondeur d'implantation moyenne Rp soit située : (i) dans le masque 3 à proximité de l'interface avec la couche en matériau semi-conducteur 1 b, ou (ii) dans la couche en matériau semiconducteur lb à proximité de l'interface avec le masque 3, ou (iii) en profondeur dans la couche en matériau semi-conducteur 1 b. Quelle que soit l'énergie d'implantation choisie, celle-ci est suffisante pour que les dopants 2 implantés apportent l'énergie nécessaire aux atomes de Si présents dans le masque 3 pour diffuser dans la couche en matériau semiconducteur 1 b.30 Lorsque les dopants 2 sont de type p, les zones qui ne sont pas recouvertes par le masque 3 sont directement dopées p, tandis que les dans les zones recouvertes du masque, les dopants de type p apportent l'énergie nécessaire aux atomes de Si pour diffuser. A l'issue de l'implantation ionique, la couche en matériau semi-conducteur lb comprend des zones découvertes dotées d'impuretés dopantes 2 de type p, et des zones recouvertes dotées à la fois d'impuretés dopantes 2 de type p et d'impuretés dopantes supplémentaires 4 de type n, le dopage résiduel dans cette zone étant au final un dopage de type n (cf. figure 4). Dans le cas de dopants 2 de type p, il peut être avantageux de choisir l'énergie d'implantation de sorte que la profondeur d'implantation moyenne soit située à l'interface entre le masque 3 et la couche en matériau semiconducteur lb, ou alors à proximité de cette interface, soit dans le masque 3, soit dans la couche en matériau semi-conducteur 1 b. Après implantation, les impuretés dopantes 2 de type p et les impuretés dopantes supplémentaires 4 de type n sont alors situées dans la zone dite active du semi-conducteur 1 b, c'est-à-dire la profondeur utilisée par exemple pour réaliser des jonctions ou des transistors. La zone active du semi-conducteur lb s'étend par exemple jusqu'à 100 ou 300 nm de profondeur. Effectuer une implantation de Si à travers le masque 3 présente l'intérêt de moins dégrader la surface de la couche en matériau semi-conducteur lb en comparaison avec une implantation conventionnelle de Si. Lorsque le maximum d'implantation est situé dans le masque 3 ou à l'interface entre le masque 3 et la couche semi-conductrice 1 b, l'énergie apportée par les dopants 2 est suffisante pour permettre l'incorporation des atomes de Si du masque 3 jusqu'à la zone active du matériau semi- conducteur 1 b. Lorsque le maximum d'implantation est situé en profondeur dans la couche semi-conductrice 1 b, l'énergie apportée par les dopants de type n permettent aux atomes de Si de diffuser dans la couche lb dans une zone plus profonde. Réaliser une implantation de dopants non électriquement actifs peut être utile pour fabriquer une couche en matériau semi-conducteur lb qui soit dopée n dans les zones du semi-conducteur lb recouvertes par le masque 3, et non dopée ailleurs. Comme pour les implantations de type n ou de type p, l'énergie d'implantation est choisie de sorte à permettre la diffusion d'atomes de Si plus ou moins en profondeur dans la matrice semi-conductrice 1 b. L'utilisation des dopants non électriquement actifs peut donner lieu à la réparation de lacunes qui sont soit créées par la diffusion des atomes de Si, soit déjà présentes dans la couche en matériau semi-conducteur lb. Selon un aspect de l'invention, il peut être avantageux de contrôler la température à laquelle l'implantation ionique est réalisée. De manière préférée, cette dernière peut être exécutée à une température comprise dans une plage allant de 15°C à 700°C, avantageusement entre 200°C et 600°C, et de manière préférée entre 450°C et 600°C. Pour cela, on peut avantageusement utiliser un système permettant de chauffer la face arrière du support 1 a, par exemple de type module à effet Peltier. Le fait de réaliser un chauffage du substrat lors de l'étape d'implantation ionique permet à la fois une meilleure diffusion des dopants dans la couche en matériau semi-conducteur 1 b, et une meilleure diffusion des atomes de Si depuis le masque 3 vers la couche en matériau semi-conducteur lb. Selon un mode de mise en oeuvre particulier du procédé (non représenté), le masque 3 peut être retiré après l'étape d'implantation ionique, avant de réaliser un traitement thermique du substrat 1. Le retrait peut par exemple 302 6 5 5 7 10 être réalisé par gravure humide au moyen d'acide fluorhydrique (HF) si le masque est en Si02 ou d'acide phosphorique (H3PO4) si le masque est en SiNx ou AIN. 5 Avantageusement, pour activer les impuretés dopantes 2 et les impuretés dopantes supplémentaires 4, le substrat 1 peut être recuit à une température élevée, par exemple supérieure à 1000°C. Or, au-delà d'une température de l'ordre de 850°C, la couche en matériau semi-conducteur lb à base de GaN est fortement dégradée et une partie de l'azote s'évapore. 10 Il est donc avantageux de réaliser une étape de dépôt d'une couche de protection 5 après l'étape d'implantation des impuretés dopantes 2 et des impuretés dopantes supplémentaires 4, et avant de réaliser le traitement thermique. La couche de protection 5 a pour rôle de limiter fortement la 15 dégradation de la surface de la couche semi-conductrice I b. Cette étape du procédé est représentée à la figure 5. Le matériau de la couche de protection 5 peut être choisi parmi l'oxyde d'aluminium, le nitrure d'aluminium, le nitrure de silicium du type SixNy ou 20 l'oxyde de silicium, ou les composés du type HfSix0y. De préférence, le matériau de la couche de protection 5 en nitrure d'aluminium. Le dépôt peut par exemple être un dépôt chimique en phase vapeur aux organométalliques (« Metalorganic Chemical Vapor Deposition » ou 25 « MOCVD » en anglais) réalisé dans un équipement identique à celui ayant servi pour la croissance épitaxiale de la couche en matériau semi-conducteur I b. Le dépôt peut également être réalisé par un dépôt chimique en phase vapeur à basse pression (« Low Pressure Chemical Vapor Deposition » ou « LPCVD » en anglais). 30 Déposer une couche de protection 5 en nitrure d'aluminium AIN peut être judicieux car les paramètres de maille de ce matériau sont très proches de ceux du matériau semi-conducteur à base de nitrure de gallium, ce qui permet d'augmenter l'adhérence de la couche de protection 5 sur le substrat 1. Il est également possible de remplacer l'AIN par de l'AlGaN, ou par un empilement de couches d'AIN et d'AlGaN. Dans ce cas, la couche d'AlGaN peut comporter jusqu'à 50% de Ga, avantageusement jusqu'à 20% de Ga, et préférentiellement moins de 5% de Ga. Selon un mode de mise en oeuvre préféré, la couche de protection 5 peut avoir une épaisseur comprise entre 1 et 200 nm, et plus précisément entre 1 et 100 nm. Cette épaisseur est suffisante pour créer une barrière efficace afin empêcher l'évaporation des molécules d'azote de la couche en matériau semi-conducteur lb lors du traitement thermique. L'étape de traitement thermique illustrée schématiquement à la figure 6 peut comprendre des recuits rapides (« Rapid Thermal Annealing » ou « RTA » et « Rapid Thermal Processing » ou « RTP » en anglais) pour que le taux d'activation des impuretés dopantes 2 et des impuretés dopantes supplémentaires 4 soit élevé sans que la surface de la couche semi- conductrice lb soit endommagée. Des recuits standards (« Furnace Annealing » en anglais) peuvent également être réalisés pour permettre une diffusion efficace des impuretés dopantes 2 et des impuretés dopantes supplémentaires 4 dans la couche semi-conductrice lb en position substitution nelle. Lors de l'étape de traitement thermique, il est donc possible de réaliser un recuit standard, un recuit rapide, ou toute combinaison de recuits rapides et standards selon le résultat que l'on souhaite obtenir. Au moins l'un des recuits peut avantageusement être réalisé à une température supérieure à 1000°C pour obtenir un taux d'activation élevé des impuretés dopantes 2 et des impuretés dopantes supplémentaires 4. A titre illustratif, un recuit standard à une température comprise entre 850 et 1250°C peut être réalisé pendant une durée allant de quelques minutes à quelques heures. Un recuit rapide peut également être effectué dans une gamme de température allant de 850 à 1250°C, voire même allant jusqu'à 1600°C si le support la est en sapphire. Dans ce cas, la durée du recuit rapide est comprise entre quelques secondes et quelques minutes. Avantageusement, le ou les recuits peuvent être réalisés sous une atmosphère contrôlée contenant un gaz choisi avantageusement parmi N2, Ar, He, NF3, 02, ou un mélange de N2 / 02, N2 / H2, Ar / H2. Les inventeurs ont observé que le traitement thermique permet d'augmenter la diffusion des dopants de type Si en direction de la couche en matériau semi-conducteur 1 b. Par exemple, pour un recuit effectué à 1100°C, la concentration en impuretés dopantes 4 de type n est d'autant plus élevée que la durée du traitement thermique est longue. Par ailleurs, le traitement thermique permet d'activer les impuretés dopantes 2 et les impuretés dopantes supplémentaires 4. Sachant que le rayon atomique des atomes de silicium est de 1.17 Â, que celui des atomes de gallium est de 1.26 Â, et que celui des atomes de magnésium est de 1.36 Â, il est avancé que les atomes de silicium se placent plus facilement en position substitutionnelle dans la couche en matériau semi-conducteur lb que les atomes de magnésium. Par conséquent, le taux d'activation des impuretés de type Si est plus élevé que le taux d'activation des impuretés de type Mg dans la zone recouverte par le masque 3 (cf. figure 7).30 Les inventeurs ont observé que le taux d'activation des dopants de type n (impuretés de type Si) peut atteindre 100%, tandis que le taux d'activation des dopants de type p (impuretés de type Mg) est compris entre 5 à 60%. Suite au traitement thermique, le masque 3 et la couche de protection 5 peuvent être retirés (cf. figures 8 et 9). On peut par exemple réaliser une gravure humide à l'aide d'acide phosphorique pour la couche de protection si cette dernière est en AIN ou SiNx, et à l'aide d'acide fluorhydrique pour enlever le masque 3 s'il est en SiOx ou SiNx. De manière alternative, la couche de protection 5 peut être retirée par planarisation mécano-chimique (« Chemical-Mechanical Planarization » ou « CMP » en anglais), ou toute autre technique de gravure adaptée. La mise en oeuvre du procédé permet donc de réaliser un substrat 1 comportant une couche semi-conductrice lb dopée p dans certaines zones et dopée n dans d'autres zones (cf. figure 10). Ce procédé peut donc être utilisé dans la fabrication de dispositifs nécessitant des jonctions p-n, telles que les diodes Schottchy, dans les transistors à effet de champ (« Metal semi-conductor Field Transistor » ou « MESFET » en anglais), ou les transistors à haute mobilité électronique (« High Electron Mobility Transistor » ou « HEMT » en anglais). Selon un mode de mise en oeuvre alternatif non représenté, il est envisageable de retirer le masque 3 avant de déposer la couche de protection 5, avant de réaliser l'étape de traitement thermique. Toutefois cela limite la concentration en dopants de type n dans la couche en matériau semi-conducteur 1 b, puisqu'une quantité importante d'ions Si + diffusent au cours du traitement thermique. Selon un troisième mode de mise en oeuvre du procédé, il peut être envisagé de déposer tout d'abord une couche de protection 5 ne recouvrant que certaines zones du substrat 1. On peut ensuite déposer le masque 3 sur d'autres zones du substrat recouvrant ou non la couche de protection 5. Les épaisseurs de la couche de protection 5 et du masque 3 sont judicieusement choisies de sorte à correctement protéger le substrat 1. Ainsi, lorsque l'étape d'implantation est réalisée, on assiste à : - une implantation d'impuretés dopantes 2 dans les zones découvertes du substrat 1, - une implantation d'impuretés dopantes 2 et d'impuretés dopantes supplémentaires 4 dans les zones du substrat 1 uniquement recouvertes par le masque 3, - aucune implantation dans les zones du substrat 1 recouvertes par la couche de protection 5. Ce mode de mise en oeuvre du procédé permet avantageusement de réaliser des jonctions p-i-n de manière simple et efficace. Enfin, dans un quatrième mode de mise en oeuvre, il est possible de réaliser l'étape de traitement thermique sans avoir déposé de couche de protection 5 au préalable. Cela est envisageable si le traitement thermique est réalisé au moyen de recuits standards réalisés à des températures inférieures à 1000°C, c'est-à-dire des températures où la dégradation du substrat 1 est faible. Si le traitement thermique est réalisé au moyen de recuits rapides, il est possible de monter à une température de l'ordre de 1100°C pendant quelques secondes. REVENDICATIONS1. Procédé de dopage d'un semi-conducteur à base de GaN comportant les étapes suivantes : - prévoir un substrat (1) comprenant une couche en matériau semi- conducteur (1 b) à base de GaN recouvert par un masque (3) à base de silicium, - implanter des impuretés dopantes (2) dans le masque (3) de manière à transférer des impuretés dopantes supplémentaires (4) de type Si par diffusion depuis le masque (3) vers la couche en matériau semi- conducteur (1 b), - réaliser un traitement thermique configuré pour activer les impuretés dopantes (2) et les impuretés dopantes supplémentaires (4). 2. Procédé de dopage d'un semi-conducteur selon la revendication 1, dans lequel le masque (3) couvre partiellement le substrat (1) de manière à définir une zone recouverte par le masque (3) et une zone découverte. 3. Procédé de dopage d'un semi-conducteur selon l'une quelconque des revendications 1 ou 2, dans lequel les impuretés dopantes (2) sont de type p. 4. Procédé de dopage d'un semi-conducteur selon l'une quelconque des revendications 1 ou 2, dans lequel les impuretés dopantes (2) sont des ions Si+. 5. Procédé de dopage d'un semi-conducteur selon l'une quelconque des revendications 1 à 4, dans lequel la profondeur d'implantation moyenne en impuretés dopantes (2) est disposée à une distance au moins égale à 300 nm de l'interface de sorte à incorporer des impuretés dopantes supplémentaires (4) dans la couche en matériau semi-conducteur (1b). 3 0 2 6 5 5 7 16 6. Procédé de dopage d'un semi-conducteur selon l'une quelconque des revendications 1 à 5, comprenant une étape de dépôt d'une couche de protection (5) réalisée avant l'étape de traitement thermique. 5 7. Procédé de dopage d'un semi-conducteur selon la revendication 6, dans lequel l'étape de dépôt de la couche de protection (5) est réalisée avant l'étape d'implantation des impuretés dopantes (2). 10 8. Procédé de dopage d'un semi-conducteur selon la revendication 7, dans lequel le dépôt de la couche de protection (5) est réalisé après l'étape d'implantation des impuretés dopantes (2) et des impuretés dopantes supplémentaires (4). 15 9. Procédé de dopage d'un semi-conducteur selon l'une quelconque des revendications 6 à 8, dans lequel le matériau de la couche de protection (5) est choisi parmi l'oxyde d'aluminium, le nitrure d'aluminium, l'oxyde de silicium, ou le nitrure de silicium du type SixNy, le silicium amorphe et les composés du type HfSix0y. 20 10. Procédé de dopage d'un semi-conducteur selon l'une quelconque des revendications 6 à 9, comportant une étape de retrait de la couche de protection (5) par gravure après le traitement thermique. 25 11. Procédé de dopage d'un semi-conducteur selon l'une quelconque des revendications 1 à 10, dans lequel l'étape d'implantation est réalisée à une température comprise entre 15 et 700°C, de préférence entre 450 et 600°C. 12. Procédé de dopage d'un semi-conducteur selon l'une quelconque des 30 revendications 1 à 11, dans lequel l'étape de traitement thermique est unecombinaison d'au moins deux recuits de durées et de températures différentes. 13. Procédé de dopage d'un semi-conducteur selon la revendication 12, dans lequel au moins l'un des recuits est réalisé à une température supérieure à 1000°C. 14. Procédé de dopage d'un semi-conducteur selon l'une quelconque des revendications 1 à 13, dans lequel l'épaisseur du masque (3) est comprise entre 2 et 400 nm. 15. Procédé de dopage d'un semi-conducteur selon l'une quelconque des revendications 1 à 14, dans lequel l'épaisseur de la couche en matériau semi-conducteur (1 b) est comprise entre 5 nm et 10 pm, préférentiellement entre 500nm et 1 OpM, idéalement égale à 1pm.