Brevet FR3035980A1 — publié le 20161111

Procédé d'alimentation d'un module incorporé dans un système sur puce et dispositif électronique correspondant Des modes de réalisation de l'invention concernent les circuits électriques et notamment la gestion de l'alimentation d'un système sur puce (« System on Chip : SoC ») à des fins de simplification du contrôle de l'adaptation de tension (« Adaptive Voltage Scaling : AVS ») et d'amélioration du temps de réponse de l'adaptation dynamique de tension et de fréquence (« Dynamic Voltage and Frequency Scaling : DVFS »). Actuellement de nombreux dispositifs électroniques tels que des téléphones mobiles cellulaires, des tablettes, des décodeurs, etc... et plus généralement des dispositifs embarqués ont des modes d'économie d'énergie qui permettent de réduire la consommation et de limiter la dissipation thermique. Classiquement les réseaux de distribution d'alimentation (« Power Distribution Network : PDN ») des dispositifs électroniques comportent un j eu de régulateurs à découpage (« switching regulators ») et/ou une unité de gestion d'alimentation (« Power Managing Unit : PMU »). Ceci permet de distribuer efficacement l'alimentation aux différents domaines du système sur puce. Par ailleurs de façon à augmenter la précision de régulation de tension de dispositifs électroniques sensibles tels que des systèmes sur puces, il est prévu de reboucler le régulateur de tension avec une tension de rétroaction provenant de l'intérieur du dispositif, par exemple celle prise au niveau de la grille d'alimentation (« power grid »). Ceci permet de compenser les pertes de tension dues notamment à la carte de circuit imprimé (« Printed Circuit Board : PCB ») sur laquelle est monté le système sur puce, et au boîtier d' encapsulation (« packaging »). Généralement un système sur puce, notamment lorsqu'il incorpore une unité centrale (« Central Processing Unit : CPU »), est 3035980 2 l'ensemble consommant le plus dans un produit et des modes dédiés d'économie d'énergie sont prévus. Les procédés les plus couramment utilisés pour réaliser ces modes d'économie d'énergie sont l'adaptation de tension (« Adaptive 5 Voltage Scaling : AVS ») et l'adaptation dynamique de tension et de fréquence (« Dynamic Voltage and Frequency Scaling : DVFS ») qui visent toutes les deux à adapter les différentes tensions d'alimentation des différentes parties du système sur puce à leurs plus faibles valeurs possibles compte tenu de l'état du système sur puce. 10 Plus précisément, une valeur désirée de tension d'alimentation régulée est déterminée par le système sur puce en fonction d'un jeu de critères tels que la fréquence du signal d'horloge alimentant l'unité centrale, la température, les variations de certains paramètres dues au procédé de fabrication sur silicium,... 15 Cette tension désirée d'alimentation régulée est ensuite utilisée dans la boucle de régulation. A cet égard, des circuits dédiés pour réaliser l'adaptation de tension sont utilisés. Parmi ces circuits, on peut citer notamment ceux, par exemple 20 incorporés dans des dispositifs portables tels que des téléphones mobiles, des tablettes, dont l'architecture contient une unité de gestion d'alimentation (PMU) contenant une interface de commande reliée à une interface de commande homologue du système sur puce par un bus spécifique, par exemple un bus SPI ou I2C, ainsi que des régulateurs. 25 Des régulateurs programmables peuvent être également utilisés. Cependant, une telle architecture s'avère coûteuse et elle requiert une interface dédiée pour le bus de commande ce qui peut occuper plusieurs bornes d'entrée/sortie du système sur puce. Un second type d'architecture possible prévoit l'utilisation 30 d'un module délivrant des impulsions de largeurs modulées (pulse width modulation : PWM) associé à un filtre passe bas de façon à supprimer la modulation alternative et garder uniquement la tension continue. 3035980 3 Cependant, une telle architecture nécessite la conception adaptée et la réalisation d'un filtre passe-bas à l'extérieur du système sur puce et introduit un retard temporel entre le moment où la tension d'alimentation régulée désirée est calculée et le moment où la 5 correction est appliquée dans le régulateur. Or, un tel retard n'est pas acceptable lorsque la tension doit être adaptée dynamiquement (DVFS). Selon un mode de mise en oeuvre et de réalisation, il est proposé d'alimenter un module incorporé dans un système sur puce, 10 par exemple une unité centrale (CPU) sans utiliser des signaux à largeur d'impulsion modulée, ni bus spécifique du type SPI ou I2C par exemple, et en utilisant des régulateurs classiques, c'est-à-dire non programmables, avec les mêmes performances que celles obtenues avec des régulateurs programmables. 15 Selon un aspect, il est proposé un procédé d'alimentation d'un module incorporé dans un système sur puce, comprenant une phase d'alimentation établie (qui suit une phase de mise sous tension) comportant une fourniture audit module d'une tension d'alimentation régulée obtenue à partir d'une boucle de régulation recevant une 20 tension d'alimentation principale et une tension de rétroaction, cette tension de rétroaction étant élaborée à l'intérieur du système sur puce à partir d'une tension effective d'alimentation du module et d'un signal de consigne correspondant à une tension d'alimentation régulée désirée. 25 Ainsi, selon cet aspect, on élabore la tension de rétroaction à l'intérieur du système sur puce ce qui simplifie la réalisation et évite notamment l'utilisation d'un filtre passe-bas ou d'un bus spécifique connecté à une unité de gestion d'alimentation (PMU). Selon un mode de mise en oeuvre, l'élaboration de ladite 30 tension de rétroaction comprend une conversion d'un mot numérique de consigne tirée du signal de consigne, en un signal analogique de décalage de tension. On peut alors soit sommer ce signal analogique de décalage de tension avec la tension effective d'alimentation ou bien soustraire ce 3035980 4 signal analogique de décalage de tension de la tension effective d' alimentation. Le procédé selon cet aspect comprend en outre une phase de mise sous tension du système sur puce au cours de laquelle on évite de 5 faire fonctionner ladite régulation en boucle ouverte. Ainsi, selon un mode de mise en oeuvre possible, la phase de mise sous tension comprend un placement en haute impédance de la sortie de consigne du système sur puce destinée à délivrer ladite tension de rétroaction en régime établi, et l'établissement d'une boucle 10 provisoire de régulation utilisant une résistance connectée entre l'entrée d'alimentation du système sur puce recevant ladite tension d'alimentation régulée et ladite sortie de consigne. Le procédé comprend alors avantageusement un placement de ladite sortie en basse impédance lors de la transition entre la phase de 15 mise sous tension et la phase d'alimentation établie, de façon à rétablir la boucle de régulation passant par le système sur puce. Selon un autre mode de mise en oeuvre possible, la phase de mise sous tension peut comprendre une délivrance directe de la tension effective d'alimentation à ladite sortie de consigne. 20 Selon un autre aspect, il est proposé un dispositif électronique, comprenant un système sur puce comportant une entrée d'alimentation pour recevoir une tension d'alimentation régulée, un module, par exemple une unité centrale (CPU), destiné à être alimenté par la tension 25 d'alimentation régulée, des moyens de contrôle configurés pour élaborer un signal de consigne correspondant à une tension d'alimentation régulée désirée pour le module, un circuit d'adaptation de tension configuré pour élaborer une tension de rétroaction à partir d'une tension effective d'alimentation du module et dudit signal de 30 consigne, et une sortie de consigne pour délivrer ladite tension de rétroaction, et des moyens de régulation de tension possédant une sortie de régulation couplée à ladite entrée d'alimentation, une entrée de rétroaction couplée à ladite sortie de consigne, et configurés pour 3035980 5 délivrer ladite tension d'alimentation régulée à ladite sortie de régulation à partir d'une tension d'alimentation principale et de ladite tension de rétroaction. Selon un mode de réalisation, les moyens de régulation 5 comprennent un régulateur à découpage comportant un moyen de commutation, connecté entre une entrée principale pour recevoir ladite tension d'alimentation principale et la sortie de régulation, et commandable par un signal de commande issu d'un signal de sortie d'un comparateur possédant une première entrée de comparateur 10 destinée à être connectée à une tension de référence et une deuxième entrée de comparateur couplée à ladite entrée de rétroaction par l'intermédiaire d'un pont diviseur. Selon une variante de réalisation, le circuit d'adaptation de tension comprend un convertisseur numérique analogique destiné, en 15 présence d'un mot numérique de consigne tiré du signal de consigne, à délivrer un signal analogique de décalage de tension et un additionneur configuré pour additionner le signal analogique de décalage de tension et la tension effective d'alimentation et obtenir ainsi ladite tension de rétroaction. 20 Selon une autre variante possible de réalisation, le circuit d'adaptation de tension comprend un convertisseur numérique analogique destiné, en présence d'un mot numérique de consigne tiré du signal de consigne, à délivrer un signal analogique de décalage de tension et un soustracteur configuré pour soustraire le signal 25 analogique de décalage de tension de ladite tension effective d'alimentation et obtenir ainsi ladite tension de rétroaction. Le dispositif comprend en outre avantageusement des moyens de protection configurés pour lors d'une mise sous tension du dispositif éviter un fonctionnement des moyens de régulation en 30 boucle ouverte. Selon un mode de réalisation possible, les moyens de protection comprennent une résistance connectée entre l'entrée d'alimentation et la sortie de consigne et un interrupteur commandable, connecté entre la sortie du soustracteur et ladite sortie 3035980 6 de consigne, et destiné à être dans un état ouvert tant que le circuit d'adaptation de tension n'est pas alimenté et dans un état fermé lorsque le circuit d'adaptation est alimenté. Selon un autre mode de réalisation possible, les moyens de 5 protection comprennent un interrupteur commandable configuré pour shunter l'additionneur de façon à délivrer la tension effective d'alimentation à ladite sortie de consigne tant que le circuit d'adaptation de tension n'est pas alimenté. Le dispositif peut également comprendre en outre des moyens 10 d'auto-alimentation du circuit d'adaptation de tension. D'autres avantages et caractéristiques de l'invention apparaîtront à la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - Les figures 1 à 11 illustrent schématiquement différents 15 modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, la référence DIS désigne un dispositif électronique comportant un système sur puce (SOC) 1 incluant dans le cas présent un module 10 formé par une unité centrale (CPU). Le système sur puce 1 comporte par ailleurs d'autres modules 20 que l'on a schématisés sous la référence 12. Le système sur puce 1 comprend une entrée d'alimentation El pour recevoir une tension d'alimentation régulée VDD CPU destinée à alimenter le module 10. Un condensateur 4, destiné au filtrage haute fréquence de 25 l'activité de l'unité centrale, est généralement connecté entre l'entrée El et la masse. Le module 10 comprend ici des moyens de contrôle 101, par exemple un module logiciel, configuré pour élaborer un signal de consigne SC correspondant à une tension d'alimentation régulée 30 désirée. Le système sur puce 1 comprend par ailleurs un circuit d'adaptation de tension 11 configuré pour élaborer une tension de rétroaction VDD CPU FB à partir d'une tension effective d'alimentation du module VDD CPU SENSE et d'un signal 3035980 7 analogique de décalage de tension VDAC obtenu, comme on le verra plus en détail ci-après par une conversion numérique analogique d'un mot numérique de consigne MNC tiré du signal de consigne SC. A cet égard le circuit d'adaptation de tension comporte ici un 5 soustracteur 113 configuré pour soustraire le signal VDAC de la tension effective d'alimentation du module VDD CPU SENSE. La tension effective d'alimentation est mesurée à l'intérieur du module 10, par exemple au niveau d'une grille 100 d'alimentation. Il convient d'ores et déjà de noter ici que la tension effective 10 d'alimentation VDD CPU SENSE sera in fine la tension d'alimentation régulée désirée après traitement dans des moyens de régulation 2 dont on décrira la structure plus en détails ci-après. Le signal VDAC est un décalage de tension continue obtenu, comme indiqué ci-avant, par une conversion numérique analogique du 15 mot de consigne MNC délivré par un bloc de commande 111, dans un convertisseur numérique analogique 110. Le bloc de commande est réalisé par exemple par un circuit logique. La plage de tension (« voltage range ») du convertisseur 20 numérique analogique 110 est égale à (VDD CPU max VDD CPU min) où VDD CPU min est la tension minimale qui peut être appliquée au module 10 et VDD CPU max est la tension maximale qui peut être appliquée au module 10. L'incrément de tension (« voltage step ») dépend de la 25 granularité requise pour l'adaptation de tension. Dans ce mode de réalisation, le convertisseur 110 est alimenté par la tension positive VDDA. En conséquence, la sortie du convertisseur 110 produit une tension positive ce qui permet d'éviter l'adjonction d'une tension 30 négative pouvant être générée par un régulateur à découpage de type pompe de charge négative. Les moyens de régulation 2 comportent ici un régulateur à découpage non programmable, de structure classique et connue en soi, en l'espèce un régulateur à découpage abaisseur de tension. 3035980 8 Le régulateur à découpage comporte à cet égard un interrupteur commandable par une logique de commande 21 recevant le signal de sortie d'un amplificateur d'erreur ou comparateur 22. L'entrée non inverseuse de l'amplificateur d'erreur 22 est 5 connectée à une source de tension de référence Vref et l'entrée inverseuse est connectée à une entrée de rétroaction E21 des moyens de régulation 2 par l'intermédiaire d'un pont diviseur R1, R2. L'entrée de rétroaction E21 est connectée à la sortie de consigne Si et est donc destinée à recevoir la tension de rétroaction VDD CPU FB. 10 Une première borne de l'interrupteur 20 est connectée à une entrée d'alimentation principale E20 destinée à recevoir une tension d'alimentation principale Vin. L'autre borne de l'interrupteur 20 est connectée à la sortie de régulation S20 des moyens de régulation 2 par l'intermédiaire d'une structure classique comportant une diode 25, une 15 inductance 23 et un condensateur 24. On notera ici que même si le pont diviseur R1, R2, l'inductance 23, le condensateur 24 et la diode 25 ne font pas partie du régulateur à découpage proprement dit, ils sont néanmoins considérés ici comme faisant partie des moyens de régulation 2 au sens large du terme. 20 La sortie de régulation S20 délivre la tension d'alimentation régulée VDD CPU. Par ailleurs, une résistance R3, dont on reviendra plus en détail ci-après sur la fonction, est connectée entre l'entrée El et la sortie Si du système sur puce 1. 25 Dans l'exemple décrit ici, un autre régulateur 3 délivre, à partir de la tension d'alimentation principale Vin, une tension VDDA destinée à alimenter la partie analogique du système sur puce 1, et notamment certains éléments du circuit d'adaptation de tension 11. Enfin, une tension d'alimentation VDD destinée à alimenter le 30 bloc de commande 111 générant le mot de consigne MNC provient d'une alimentation interne du système sur puce ou d'une alimentation externe, par exemple un autre régulateur du type du régulateur 3. 3035980 9 Le bloc de commande 111 est également configuré pour délivrer un signal de commande Hiz CTRL n de façon à commander un interrupteur connecté en sortie du soustracteur 113. Si l'on se réfère maintenant plus particulièrement à la figure 2, 5 on voit que le soustracteur 113 comporte ici un amplificateur différentiel 1120 dont l'entrée inverseuse reçoit le signal VDAC par l'intermédiaire d'une résistance R et dont l'entrée non inverseuse reçoit le signal VDD CPU SENSE via une autre résistance R. L'amplificateur 1120 est alimenté par la tension VDDA et la 10 sortie de l'amplificateur 1120 est connectée à la sortie de consigne 51 par l'intermédiaire de l'interrupteur 1131 commandé par le signal Hiz CTRL n. De ce fait, lorsque l'interrupteur 1131 est ouvert, la sortie de consigne 51 est en haute impédance tandis que lorsque l'interrupteur 15 est fermé, la sortie 51 est en basse impédance. On se réfère maintenant plus particulièrement à la figure 3 pour illustrer la régulation de tension en régime d'alimentation établie. Comme indiqué ci-avant, les moyens de régulation 2 délivrent la tension d'alimentation régulée VDD CPU à l'entrée El du système 20 sur puce 1. La tension VDD CPU FB est définie par l'équation (1) ci-dessous : VDD CPU FB = VDD CPU SENSE - VDAC (1) 25 dans laquelle la tension VCC CPU SENSE représente à la fois la tension effective d'alimentation du module 100 mais également la nouvelle tension d'alimentation régulée désirée (après passage dans la boucle de régulation). 30 Par ailleurs la tension VDD CPU FB est définie par l'équation (2) ci-dessous : VDD CPU FB = (R1+R2)Vref/R1 (2) 3035980 10 Il ressort des équations (1) et (2) ci-dessus que les tensions VDD CPU SENSE et VDAC sont mutuellement reliées par l'équation (3) ci-dessous : 5 VDD CPU SENSE = VDAC + (R1+R2)Vref/R1 (3) Par ailleurs, les résistances R1 et R2 du pont diviseur sont calculées de façon à ce que l'équation (4) ci-dessous soit satisfaite : 10 VDD CPU SENSE = VDD CPU min+VDAC (4) Il convient de noter ici que comme illustré sur la figure 3, la résistance R3 peut être négligée car la sortie Si est en basse impédance (interrupteur 1131 fermé). 15 Et, l'adaptation de tension, illustrée par la boucle BCL sur la figure 3, opère de la façon suivante. Lors d'une requête d'un changement de tension d'alimentation (par exemple un nouveau point de fonctionnement DVFS), les moyens de contrôle 101 déterminent une nouvelle tension d'alimentation 20 désirée VDD CPU SENSE. Les moyens de contrôle 101 envoient donc le signal de consigne SC correspondant à cette nouvelle tension d'alimentation régulée désirée au bloc de commande 111 qui élabore le mot de consigne NMC de façon à ce que le signal de décalage VDAC 25 satisfasse à l'équation (3) ci-avant. Le convertisseur numérique analogique 110 effectue cette conversion en une certaine durée. Le signal VDAC est délivré au soustracteur 113 qui délivre en sortie la tension de rétroaction VDD CPU FB qui satisfait à 30 l'équation (1) ci-avant. Les moyens de régulation 2 régulent alors la tension à la sortie S20 de façon que la tension régulée VDD CPU atteigne la nouvelle tension d'alimentation régulée désirée VDD CPU SENSE. 3035980 11 La nouvelle tension régulée désirée ainsi obtenue VDD CPU SENSE devient alors la tension effective d'alimentation présente à la grille d'alimentation 100 du module 10. La transition entre l'envoi du signal de consigne SC et 5 l'obtention de la nouvelle tension d'alimentation régulée désirée est très rapide et dépend principalement : de la durée de conversion, qui dépend bien entendu de la conception du convertisseur numérique analogique, mais qui est typiquement de l'ordre de quelques microsecondes, et 10 du temps de réponse des moyens de régulation, qui dépend de la bande passante elle-même liée à la performance du régulateur, mais qui est également typiquement de l'ordre de quelques microsecondes. Lors de la phase de mise sous tension, dans l'hypothèse où le circuit d'adaptation de tension 11 est alimenté en premier lieu, par 15 exemple par le régulateur 3, il n'y a alors pas lieu de prendre de précautions particulières. Cela étant, de façon à éviter des contraintes de conception, le dispositif DIS est conçu de façon à ce que les différentes mises sous tension des différents composants de ce dispositif puissent être 20 effectuées dans n'importe quel ordre. Dans ce cas, il est avantageux de prévoir des moyens de protection configurés pour éviter, lors de la phase de mise sous tension, un fonctionnement des moyens de régulation en boucle ouverte. 25 En effet, si l'on suppose que les moyens de régulation 2 démarrent en premier et que la tension VDD CPU s'établit avant que d'autres régulateurs, comme le régulateur 3 qui fournit la tension d'alimentation VDDA du circuit d'adaptation de tension 11, ne démarrent, alors la tension VDD CPU ne serait pas régulée et pourrait 30 augmenter jusqu'à la tension Vin provoquant la destruction immédiate du module 10. En effet, la tension Vin peut être de l'ordre de 5 volts tandis que la tension d'alimentation régulée VDD CPU admissible pour le module 10 peut être limitée à 1 volt par exemple. 3035980 12 Aussi, dans ce mode de réalisation, comme illustré sur la figure 4, la résistance R3 permet, lors de la phase de mise sous tension, de former une boucle de régulation provisoire BCLS. La valeur de la résistance R3 est choisie de façon à ce que la 5 tension régulée VDD CPU soit supérieure à la tension VDD CPU min pour garantir une bonne initialisation du système sur puce puisque les pertes de tension à travers la carte de circuit imprimé (PCB), le packaging du système sur puce et la grille d'alimentation ne sont pas compensés tant que le circuit d'adaptation de tension 11 ne fonctionne 10 pas. Aussi, pendant cette phase de mise sous tension, de façon à ce que la résistance R3 permette le re-bouclage des moyens de régulation, la sortie de consigne Si est placée en haute impédance (interrupteur 1131 ouvert). 15 Ainsi, durant cette phase de mise sous tension et jusqu'au fonctionnement du circuit d'adaptation de tension 11, initialisé par le module 10, la tension d'alimentation régulée fournie à la sortie S20 est égale à VDD CPU pu et est définie par l'équation 5 ci-dessous : 20 VDD CPU pu = (R1+R2+R3)Vref/R1 (5) La séquence de mise sous tension est alors la suivante. On suppose qu'initialement, aucune tension d'alimentation n'est présente. 25 La tension d'alimentation Vin est disponible par exemple par un chargeur connecté à un appareil, par exemple un téléphone mobile cellulaire, incorporant le dispositif DIS. Tous les régulateurs du dispositif démarrent dans n'importe quel ordre et leur tension de sortie régulée respective s'établit. 30 Lorsque les moyens de régulation 2 démarrent et que la tension d'alimentation délivrée à la sortie S20 s'établit, cette tension est régulée par la boucle provisoire BCLS pour prendre la valeur VDD CPU pu définie par l'équation (5) ci-dessus. 3035980 13 Puis, lorsque tous les régulateurs du dispositif ont délivré leur tension d'alimentation régulée et que la broche de réinitialisation (reset) du système sur puce est invalidée, les tensions d'alimentation VDD et VDDA du circuit d'adaptation de tension 11 sont disponibles. 5 Durant la séquence d'amorçage (boot) du système sur puce, les moyens de contrôle 101 initialisent le circuit d'adaptation de tension 11 en envoyant le signal de consigne SC au bloc de commande 111 de façon à initialiser et commander le convertisseur numérique analogique 110 pour produire in fine la tension d'alimentation régulée 10 désirée. Par ailleurs, le bloc de commande 111 ferme l'interrupteur 1131 ce qui place la sortie Si en basse impédance Dès lors, la valeur de la résistance R3 devient négligeable devant la valeur de l'impédance de sortie de l'amplificateur 15 différentiel 1120. Et, la séquence de régulation peut alors s'effectuer comme décrit ci-avant en référence à la figure 3. On se réfère maintenant plus particulièrement aux figures 5 à 8 pour illustrer un autre mode de réalisation du dispositif DIS. 20 Le mode de réalisation de la figure 5 diffère de celui de la figure 1 par le fait que le soustracteur 113 est remplacé ici par un additionneur 112 recevant d'une part la tension effective d'alimentation VDD CPU SENSE et d'autre part le signal de décalage de tension analogique VDAC. Par ailleurs la résistance R3 qui était un 25 élément des moyens de protection, externe au système sur puce, est supprimée. Comme illustré plus précisément sur la figure 6, l'additionneur 112 comporte ici un amplificateur opérationnel 1123 monté en additionneur et recevant sur son entrée non inverseuse les tensions 30 VDAC et VDD CPU SENSE par l'intermédiaire de deux résistances R. Par ailleurs, un interrupteur 1124 est connecté entre l'entrée de l'additionneur recevant la tension VDD CPU SENSE et la sortie de 3035980 14 l'amplificateur opérationnel 1023. Cet interrupteur 1124 est commandé par un signal byp crtl n délivré par le bloc de commande 111. Ainsi, lorsque l'interrupteur 1124 est en position fermée, il agit comme un « by-pass » et la tension VDD CPU SENSE est délivrée 5 directement à la sortie de l'additionneur 112 (sortie de consigne Si). Compte tenu que l'additionneur 112 remplace le soustracteur 113, les équations (1), (3) et (4) ci-avant sont respectivement remplacées par les équations (6), (7) et (8) ci-après : 10 VDD CPU FB=VDD CPU SENSE+VDAC (6) VDD CPU SENSE = (VRef (R1+R2)/R1)-VDAC (7) VDD CPU SENSE = VDD CPU max - VDAC (8) 15 En dehors de la phase de mise sous tension, c'est-à-dire lors de la phase d'alimentation établie, les moyens de régulation 2 sont rebouclés selon la boucle BCL de la figure 7 et la séquence de régulation est la suivante. 20 Lors d'une requête d'un changement de tension de l'alimentation (par exemple un nouveau point de fonctionnement DVFS), les moyens de contrôle 101 déterminent une nouvelle tension d'alimentation régulée désirée. Le bloc 101 envoie donc le signal de consigne SC 25 correspondant à cette nouvelle tension d'alimentation régulée désirée au bloc de commande 111 qui élabore le mot de consigne MNC de façon à ce que le signal de décalage VDAC satisfasse à l'équation (7) ci-avant. Le convertisseur numérique analogique 110 effectue cette 30 conversion pendant une certaine durée. Le signal VDAC est délivré à l'additionneur 112 qui délivre en sortie la tension de rétroaction VDD CPU FB qui satisfait à l'équation (6) ci-avant. 3035980 15 Les moyens de régulation 2 régulent alors la tension à la sortie S20 de façon que la tension régulée VDD CPU atteigne la nouvelle tension d'alimentation régulée désirée VDD CPU SENSE. Là encore, la nouvelle tension régulée désirée ainsi obtenue 5 VDD CPU SENSE devient alors la tension effective d'alimentation présente à la grille d'alimentation 100 du module 10. D'une façon analogue à ce qui a été expliqué en référence au mode de réalisation de la figure 1, la transition entre l'envoi du signal de consigne SC et l'obtention de la nouvelle tension d'alimentation 10 régulée désirée est là encore très rapide, typiquement de l'ordre de quelques microsecondes. Là encore, si l'on ne souhaite pas imposer des contraintes de conception particulières et autoriser l'établissement des différentes tensions d'alimentation du dispositif dans n'importe quel ordre, il 15 convient, lors de la phase de mise sous tension, d'éviter que les moyens de régulation 2 fonctionnent en boucle ouverte. Dans ce mode de réalisation, cette protection est obtenue en fermant l'interrupteur 1124 dans la phase de mise sous tension de façon à shunter l'additionneur 112 et délivrer directement la tension 20 VDD CPU SENSE à la sortie de consigne Si. Par analogie à ce qui a été écrit en référence au mode de réalisation précédent, durant la mise sous tension jusqu'à ce que le circuit d'adaptation de tension 11 soit opérationnel, la tension d'alimentation régulée délivrée à la sortie S20 est donnée par la 25 formule (9) ci-dessous : VDD CPU pu = (R1+R2)Vref/R1 (9) La séquence des opérations de la phase de mise sous tension est 30 analogue à celle décrite en référence à la figure 4, la régulation étant effectuée selon la boucle provisoire BCLS de la figure 8. Plus précisément, la tension VDD CPU pu satisfait l'équation (9) ci-dessus. Lorsque tous les régulateurs du dispositif sont opérationnels et que la broche de réinitialisation du système sur puce 3035980 16 est invalidée, la séquence d'amorçage (boot) du système sur puce peut commencer et initialise le circuit d'adaptation de tension 11 par l'envoi du signal de consigne SC correspondant à une tension d'alimentation régulée désirée. 5 Le bloc de commande 111 ouvre alors l'interrupteur 1124 ce qui rend opérationnel l'additionneur 112. La séquence de régulation en boucle fermée illustrée sur la figure 7, peut alors s'opérer comme décrit ci-avant. On se réfère maintenant plus particulièrement aux figures 9 à 10 11 pour illustrer un troisième mode de réalisation du dispositif. Comme illustré sur la figure 9, ce troisième mode de réalisation diffère du deuxième mode de réalisation de la figure 5 par le fait que le circuit d'adaptation de tension 11 comprend en outre des moyens d'auto-alimentation de ce circuit. 15 Par ailleurs les autres modules 12 du système sur puce sont alimentés par la tension VDD SOC délivrée par le régulateur 3. Les moyens d'auto-alimentation comprennent ici un convertisseur à découpage élévateur de tension 114 alimenté par la tension d'alimentation VDD CPU présente à l'entrée El. 20 Ce convertisseur augmente alors la tension pour délivrer la tension analogique VDDA. Par ailleurs, le circuit d'adaptation de tension comporte un générateur d'horloge 115 qui est actif durant la phase de mise sous tension du dispositif et qui fournit un signal d'horloge au bloc de 25 commande 111 au moins jusqu'à ce que le signal d'horloge du système sur puce soit disponible. Là encore, lors de la phase de mise sous tension, l'additionneur 112 est « shunté » par l'interrupteur 1124 (figure 6). La régulation s'effectue selon la boucle provisoire BCLS de la 30 figure 10. La séquence d'initialisation est analogue à celle décrite en référence au mode de réalisation précédent avec les différences suivantes. Dès que la tension VDD CPU apparaît, le convertisseur 114 démarre et la tension VDDA s'établit ce qui permet d'alimenter 3035980 17 l'additionneur 112, le convertisseur numérique analogique 110, le bloc de commande 111 et le générateur 115. Le générateur d'horloge 115 démarre et se stabilise. Le signal connu par l'homme du métier sous l'acronyme anglo-saxon 5 POR (Power On Reset) est désactivé. La machine d'état du bloc de commande 111 initialise alors le convertisseur analogique numérique 110 et fixe sa tension de sortie à une valeur prédéfinie, par exemple 50% de l'excursion de tension. Par ailleurs, le bloc de commande 111 ouvre l'interrupteur 10 1124. Dès lors, la régulation de tension peut s'effectuer selon la boucle BCL de la figure 11 d'une façon analogue à ce qui a été décrit ci-avant. L'invention n'est pas limitée aux modes de mise en oeuvre et de 15 réalisation qui viennent d'être décrits mais en embrasse toutes les variantes. Ainsi, différents types de régulateurs de tensions sont possibles. De même différentes implémentations (différentielle, mode commun.....) sont possibles pour le circuit d'adaptation de tension 11. 20 REVENDICATIONS1. Procédé d'alimentation d'un module incorporé dans un système sur puce, comprenant une phase d'alimentation établie comportant une fourniture audit module (10) d'une tension d'alimentation régulée (VDD CPU) obtenue à partir d'une boucle de régulation (BCL) recevant une tension d'alimentation principale (Vin) et une tension de rétroaction (VDD CPU FB), ladite tension de rétroaction étant élaborée à l'intérieur du système sur puce (1) à partir d'une tension effective d'alimentation (VDD CPU SENSE) du module (10) et d'un signal de consigne (SC) correspondant à une tension d'alimentation régulée désirée. 2. Procédé selon la revendication 1, dans lequel l'élaboration de ladite tension de rétroaction (VDD CPU FB) comprend une conversion d'un mot numérique (MNC) de consigne tiré du signal de consigne (SC) en un signal analogique de décalage de tension (VDAC) et une sommation (112) du signal analogique de décalage de tension et de la tension effective d'alimentation. 3. Procédé selon la revendication 1, dans lequel l'élaboration de ladite tension de rétroaction (VDD CPU FB) comprend une conversion d'un mot numérique de consigne (MNC) tiré du signal de consigne (SC) en un signal analogique de décalage de tension (VDAC) et une soustraction (112) du signal analogique de décalage de tension de la tension effective d'alimentation. 4. Procédé selon l'une des revendications précédentes, comprenant en outre une phase de mise sous tension du système sur puce (1) au cours de laquelle on évite de faire fonctionner ladite régulation en boucle ouverte. 5. Procédé selon les revendications 3 et 4, dans lequel la phase de mise sous tension comprend un placement en haute impédance d'une sortie de consigne (Si) du système sur puce (1) destinée à délivrer ladite tension de rétroaction en régime établi, et l'établissement d'une boucle provisoire de régulation (BCLS) utilisant une résistance (R3) connectée entre une entrée d'alimentation (El) du 3035980 19 système sur puce recevant ladite tension d'alimentation régulée et ladite sortie de consigne (Si). 6. Procédé selon la revendication 5, comprenant un placement de ladite sortie de consigne (Si) en basse impédance lors de la 5 transition entre la phase de mise sous tension et la phase d'alimentation établie, de façon à rétablir la boucle de régulation (BCL) passant par le système sur puce. 7. Procédé selon les revendications 2 et 4, dans lequel la phase de mise sous tension comprend une délivrance directe de la 10 tension effective d'alimentation (VDD CPU SENSE) à une sortie de consigne (Si) du système sur puce (1) destinée à délivrer ladite tension de rétroaction en régime établi. 8. Dispositif électronique, comprenant un système sur puce (1) comportant : 15 - une entrée d'alimentation (El) adaptée pour recevoir une tension d'alimentation régulée (VDD CPU), - un module (10) destiné à être alimenté par la tension d'alimentation régulée, - des moyens de contrôle (101) configurés pour élaborer un 20 signal de consigne (SC) correspondant à une tension d'alimentation régulée désirée pour le module (10), - un circuit d'adaptation de tension (11) configuré pour élaborer une tension de rétroaction (VDD CPU FB) à partir d'une tension effective d'alimentation (VDD CPU SENSE) du 25 module (10) et dudit signal de consigne (SC), et - une sortie de consigne (Si) pour délivrer ladite tension de rétroaction, le dispositif comprenant en outre des moyens de régulation de tension (2) possédant : 30 - une sortie (S20) de régulation couplée à ladite entrée d'alimentation (El), - une entrée de rétroaction (E21) couplée à ladite sortie de consigne (Si), les moyens de régulation de tension étant configurés pour délivrer ladite tension d'alimentation régulée à 3035980 20 ladite sortie de régulation à partir d'une tension d'alimentation principale (Vin) et de ladite tension de rétroaction (VDD CPU FB). 9. Dispositif selon la revendication 8, dans lequel les moyens 5 de régulation (2) comprennent un régulateur à découpage comportant un moyen de commutation (20) connecté entre une entrée principale (E20) pour recevoir ladite tension d'alimentation principale et la sortie de régulation (S20), et commandable par un signal de commande issu d'un signal de sortie d'un comparateur (22) possédant une première 10 entrée de comparateur destinée à être connectée à une tension de référence (Vref) et une deuxième entrée de comparateur couplée à ladite entrée de rétroaction (E21) par l'intermédiaire d'un pont diviseur (R1, R2). 10. Dispositif selon la revendication 8 ou 9, dans lequel le 15 circuit d'adaptation de tension comprend un convertisseur numérique analogique (110) destiné, en présence d'un mot numérique de consigne (MNC) tiré du signal de consigne (SC), à délivrer un signal analogique de décalage de tension (VDAC) et un additionneur (112) configuré pour additionner le signal analogique de décalage de tension et la 20 tension effective d'alimentation et obtenir ainsi ladite tension de rétroaction. 11. Dispositif selon la revendication 8 ou 9, dans lequel le circuit d'adaptation de tension (11) comprend un convertisseur numérique analogique (110) destiné, en présence d'un mot numérique 25 de consigne (MNC) tiré du signal de consigne (SC), à délivrer un signal analogique de décalage de tension (VDAC) et un soustracteur (113) configuré pour soustraire le signal analogique de décalage de tension de ladite tension effective d'alimentation et obtenir ainsi ladite tension de rétroaction. 30 12. Dispositif selon l'une des revendications 8 à 11, comprenant en outre des moyens de protection configurés pour, lors d'une mise sous tension du système sur puce (1), éviter un fonctionnement des moyens de régulation (2) en boucle ouverte. 3035980 21 13. Dispositif selon les revendications 11 et 12, dans lequel les moyens de protection comprennent une résistance (R3) connectée entre l'entrée d'alimentation (E2) et la sortie de consigne (Si) et un interrupteur commandable (1131), connecté entre la sortie du 5 soustracteur (113) et ladite sortie de consigne (Si), et destiné à être dans un état ouvert tant que le circuit d'adaptation de tension (11) n'est pas alimenté et dans un état fermé lorsque le circuit d'adaptation (11) est alimenté. 14. Dispositif selon les revendications 10 et 12, dans lequel les 10 moyens de protection comprennent un interrupteur commandable (1124) configuré pour shunter l'additionneur (112) de façon à délivrer la tension effective d'alimentation (VDD CPU SENSE) à ladite sortie de consigne (Si) tant que le circuit d'adaptation de tension n'est pas alimenté. 15 15. Dispositif selon la revendication 14, comprenant en outre des moyens d'auto-alimentation (114, 115) du circuit d'adaptation de tension (11).