Brevet FR3032072A1 — publié le 20160729

La présente invention concerne un dispositif de synthèse de fréquence à boucle de rétroaction. On connaît de tels dispositifs, par exemple des boucles à phase asservie dites PLL (de l'Anglais « Phase Locked Loop »), généralement appelée boucles à verrouillage de phase. Un dispositif de ce type comporte : une entrée destinée à recevoir un signal électrique oscillant à une fréquence de référence, une sortie destinée à fournir un signal électrique oscillant à une fréquence de sortie, un circuit d'asservissement de la fréquence de sortie à la fréquence de référence, reliant l'entrée à la sortie du dispositif et comportant un comparateur de phases, un filtre de boucle et un oscillateur à fréquence contrôlée fournissant le signal électrique oscillant à la fréquence de sortie, et une boucle de rétroaction reliant la sortie à l'une de deux entrées de comparaison du comparateur de phases. L'oscillateur à fréquence contrôlée, par exemple de type VCO (de l'anglais « Voltage Controlled Oscillator »), DCO (de l'anglais « Digitally Controlled Oscillator ») ou autre, est commandé par une valeur numérique, une tension ou un courant analogique, voire une combinaison d'une valeur analogique et d'une valeur numérique. Bien que ce ne soit en général pas le cas, la fonction de transfert d'un tel oscillateur est souvent considérée comme linéaire et simplement représentée par un facteur de conversion K. Le comparateur de phases fonctionne en général sur les fronts de deux signaux à comparer, c'est-à-dire lorsque ces signaux atteignent une même valeur à même pente. Le comparateur de phases fournit alors lui-même un ou plusieurs signaux qui représentent la différence de phase entre les fronts des deux signaux comparés. La plupart du temps, les signaux résultants de la comparaison sont transformés en un seul signal d'impulsion de courant ou de tension par une pompe de charge (de l'anglais « charge pump »). Ce courant (ou tension) est d'amplitude I (ou U) constante, il prend le signe de la différence de phase et son impulsion possède une largeur proportionnelle à la différence de phase. Le comparateur de phases peut être réalisé de façon plus ou moins analogique ou numérique. 3032072 2 L'impulsion fournie par la pompe de charge est ensuite filtrée par le filtre de boucle qui a pour base la réponse impulsionnelle d'un filtre intégrateur. Le filtre de boucle peut lui aussi être réalisé de façon plus ou moins analogique ou numérique. Le résultat issu du filtre de boucle est alors appliqué comme commande de 5 l'oscillateur à fréquence contrôlée. Comme le filtre de boucle est intégrateur et que l'intégrale de la phase d'un signal périodique donne sa fréquence, la commande de l'oscillateur est bien proportionnelle à une fréquence qui va tendre vers la fréquence désirée en sortie au fur et à mesure que la différence de phase avec le signal de référence va tendre vers 0 ou vers une autre valeur constante. 10 Les PLL sont ainsi généralement utilisées dans les circuits électroniques en tant que sources de fréquences élevées. En effet, ces dispositifs permettent à partir d'une source à basse fréquence et de haute pureté spectrale (par exemple du quartz émettant des signaux périodiques à quelques MHz) d'obtenir des signaux périodiques à haute fréquence (par exemple quelques GHz) et avec une pureté spectrale de 15 meilleure qualité que les dispositifs générant directement des signaux à haute fréquence. Concrètement, pour une source de fréquence de référence basse et de haute pureté spectrale Fret, on obtient en sortie un signal de bonne pureté spectrale à haute fréquence F, = a.Fref, a étant un facteur multiplicatif choisi supérieur à 1. Ce facteur 20 multiplicatif a est généralement variable et de valeur réelle non entière afin de faire varier les différents canaux des normes utilisées suivant l'application. Un paramètre important des dispositifs de synthèse de fréquence est le temps At d'établissement de leur régime de fonctionnement, c'est-à-dire le temps qu'ils mettent à être fonctionnels, soit au démarrage, soit lors d'un changement de canal 25 (i.e. changement du facteur a). Ce temps At perdure pendant un régime transitoire, généralement qualifié de phase d'accrochage, précédant le régime de fonctionnement. Ainsi par exemple, lors du passage 3,F, d'une fréquence F, à une fréquence F',, le régime transitoire de fréquence synthétisée suit une enveloppe exponentielle tendant asymptotiquement vers F', à une fréquence de résonance 30 propre w pendant la durée At. La durée At de la phase d'accrochage dépend des paramètres constitutifs d'un dispositif de synthèse de fréquence et limite sa réactivité. Un autre paramètre important des dispositifs de synthèse de fréquence est la résolution des variations possibles du facteur multiplicatif a et donc la finesse de réglage possible de la fréquence de sortie F, en fonction des applications ou normes 35 visées. 3032072 3 D'autres paramètres à considérer, pour optimiser les dispositifs de synthèse de fréquence et la qualité des signaux périodiques de fréquence F, obtenus en sortie, incluent le bruit de phase, la gigue (de l'anglais « jitter »), les signaux parasites (de l'anglais « spurious signais ») et la consommation électrique. 5 Selon une conception bien connue des PLL, dite à division entière, le facteur multiplicatif a est choisi comme le quotient de deux valeurs entières N et D où la valeur N est généralement supérieure à D. Pour parvenir à cet asservissement F, = a.Fref = N/D.Fret, un diviseur de fréquence de facteur D est disposé dans le circuit d'asservissement entre l'entrée et une première entrée de comparaison du 10 comparateur de phases, tandis qu'un diviseur de fréquence de facteur N est disposé dans la boucle de rétroaction entre la sortie, qui correspond à la sortie de l'oscillateur à fréquence contrôlée, et une deuxième entrée de comparaison du comparateur de phases. De la sorte, la fréquence des deux signaux comparés par le comparateur de phases est destinée à converger vers Fref/D = Fc/N lorsque la boucle est verrouillée. 15 Ainsi, en sortie du comparateur de phases, bien que filtrée par le filtre de boucle, cette fréquence Fref/D se retrouve au niveau de la commande de l'oscillateur à fréquence contrôlée et donc en tant que parasite dans le spectre du signal de sortie. Par ailleurs, il est clair que la valeur de D est directement corrélée à la résolution des variations possibles du facteur multiplicatif a puisque ces variations se font, pour 20 différentes valeurs de N possibles, par pas fréquentiels de Fref/D. Il en résulte que pour augmenter la résolution des variations possibles du facteur multiplicatif a, il conviendrait d'augmenter la valeur de D. Mais dans ce cas, la fréquence Fref/D serait réduite et il conviendrait alors de réduire également la bande passante du filtre de boucle pour limiter les parasites résultants dans le spectre du 25 signal de sortie. Or limiter la bande passante du filtre de boucle conduit à allonger le temps At d'établissement du régime de fonctionnement. Par conséquent, optimiser conjointement les deux paramètres importants d'une PLL, que constituent le temps d'établissement du régime de fonctionnement et la résolution des variations possibles du facteur multiplicatif a, est impossible à réaliser avec une PLL à division entière. 30 Par ailleurs, les contributions au bruit de phase induit en sortie dépendent directement elles aussi de la fréquence de coupure de la PLL. Dans la bande passante, le bruit est dominé par la contribution du signal de référence. Bien que multiplié par a, il reste en général moindre que celui apporté par la PLL elle-même. Il peut ainsi être préférable de monter la fréquence de coupure de la PLL afin d'abaisser le bruit de phase dans la partie basse du spectre obtenu en sortie. Mais 3032072 4 dans ce cas, c'est au détriment de la valeur de D. Par conséquent, optimiser conjointement le bruit de phase et la résolution des variations possibles du facteur multiplicatif a, est impossible à réaliser avec une PLL à division entière. Une solution partielle à ces inconvénients consiste à concevoir une PLL à pas 5 fractionnaires comme enseigné dans la demande de brevet FR 2 763 196 Al. Dans ce cas, le diviseur de fréquence disposé dans la boucle de rétroaction commute entre le facteur N et le facteur N+1 selon une proportion souhaitée prédéterminée, de manière à produire en moyenne, grâce au filtre de boucle, un facteur multiplicatif a = (N+[3)/D, avec 0 [3 1. Ainsi, sans augmenter la valeur de D, il devient possible 10 d'augmenter la résolution des variations possibles du facteur multiplicatif a. Cependant, pour réaliser cette commutation du diviseur de la boucle de rétroaction entre les deux valeurs N et N+1 selon une proportion souhaitée, un modulateur Delta-Sigma est généralement utilisé. Ce modulateur a la particularité de générer un signal résultant d'une quantification du coefficient [3 sur 1 bit et la 15 quantification produit nécessairement une erreur de quantification qui, dans le cas du modulateur Delta-Sigma, n'est pas répartie uniformément dans le spectre de sortie mais est amplifiée dans les hautes fréquences. Le filtre de boucle atténue donc partiellement le bruit résultant de cette erreur. Néanmoins, une PLL à pas fractionnaires produit un signal qui reste plus ou moins entaché d'un bruit 20 supplémentaire dû à la génération du coefficient R. D'ailleurs plus [3 aura besoin de précision (i.e. pour une meilleure résolution à N et D constants), plus ce bruit supplémentaire sera important. De plus, une PLL à pas fractionnaire n'optimise pas non plus le bruit de phase indépendamment du facteur multiplicatif a, la fréquence de fonctionnement du 25 comparateur de phases restant dépendante de ce facteur. Une autre solution consiste à ne pas utiliser de diviseurs de fréquences mais des accumulateurs de phases, comme enseigné par exemple dans les demandes de brevets US 2011/0133795 Al et WO 2009/053531 A1, ou dans l'article de Staszewski et al, intitulé « Phase-domain all-digital phase-locked loop », publié en 30 mars 2005 dans IEEE Transactions on Circuits and Systems-II: express briefs, vol. 52, n° 3, pages 159-163, de manière à calculer numériquement des accumulations de phases à partir de chacun des signaux de référence et de sortie plutôt que de réaliser une comparaison de phases sur des signaux issus de diviseurs. Cette autre solution est en particulier bien adaptée à la conception de PLL dites « entièrement 35 numériques ». 3032072 5 Conformément à cette autre solution, l'invention concerne plus précisément un dispositif de synthèse de fréquence à boucle de rétroaction comportant : une entrée destinée à recevoir un signal électrique oscillant à une fréquence de référence, 5 une sortie destinée à fournir un signal électrique oscillant à une fréquence de sortie, un circuit d'asservissement de la fréquence de sortie à la fréquence de référence, reliant l'entrée à la sortie du dispositif et comportant un premier accumulateur de phase cadencé à une fréquence liée à la fréquence de 10 référence, un comparateur de phases, un filtre de boucle et un oscillateur à fréquence contrôlée fournissant le signal électrique oscillant à la fréquence de sortie, et une boucle de rétroaction reliant la sortie à l'une de deux entrées de comparaison du comparateur de phases, comportant un deuxième 15 accumulateur de phase cadencé à une fréquence liée à la fréquence de sortie. Ainsi, pour une PLL à division entière de facteur multiplicatif a = N/D, le premier accumulateur de phase peut par exemple être associé à une valeur d'incrément de phase égale à N et le deuxième à une valeur d'incrément de phase 20 égale à D. Il résulte de cette autre solution que la fréquence de fonctionnement du comparateur de phases peut être rendue indépendante du facteur a et donc du choix de D. D peut alors être augmenté dans des proportions bien plus importantes que celles des dispositifs à diviseurs de fréquences, tout en conservant une fréquence de 25 fonctionnement élevée du comparateur de phases, d'où une meilleure résolution sans concession sur le temps At d'établissement du régime de fonctionnement ou sur le bruit de phase. Cependant cette autre solution fournit des valeurs numériques en sorties des accumulateurs de phases et celles-ci sont cadencées selon des fréquences 30 différentes. Plus précisément, dans les documents US 2011/0133795 A1, WO 2009/053531 Al et dans l'article de Staszewski et al précité, la fréquence sur laquelle sont cadencées les valeurs numériques issues du premier accumulateur de phase est Fret, tandis que la fréquence sur laquelle sont cadencées les valeurs numériques issues du deuxième accumulateur de phase est Fc. Les données fournies au 35 comparateur de phases, qui n'est rien d'autre qu'un soustracteur numérique, ne sont 3032072 6 donc pas synchronisées entre elles, ce qui pose un problème. Ce problème est par exemple résolu de façon partielle et non satisfaisante dans WO 2009/053531 A1, ou dans l'article de Staszewski et al précité, en compliquant singulièrement la boucle de rétroaction pour tenter de resynchroniser entre elles les données numériques issues 5 des deux accumulateurs de phases. Cette resynchronisation engendre par ailleurs un bruit supplémentaire. Il peut ainsi être souhaité de prévoir un dispositif de synthèse de fréquence à boucle de rétroaction qui permette de s'affranchir d'au moins une partie des problèmes et contraintes précités. 10 Il est donc proposé un dispositif de synthèse de fréquence à boucle de rétroaction comportant : une entrée destinée à recevoir un signal électrique oscillant à une fréquence de référence, une sortie destinée à fournir un signal électrique oscillant à une fréquence 15 de sortie, un circuit d'asservissement de la fréquence de sortie à la fréquence de référence, reliant l'entrée à la sortie du dispositif et comportant un premier accumulateur de phase cadencé à une fréquence liée à la fréquence de référence, un comparateur de phases, un filtre de boucle et un oscillateur à 20 fréquence contrôlée fournissant le signal électrique oscillant à la fréquence de sortie, et une boucle de rétroaction reliant la sortie à l'une de deux entrées de comparaison du comparateur de phases, comportant un deuxième accumulateur de phase cadencé à une fréquence liée à la fréquence de 25 sortie, dans lequel : un premier convertisseur numérique/analogique est disposé dans le circuit d'asservissement entre le premier accumulateur de phase et le comparateur de phases, 30 un deuxième convertisseur numérique/analogique est disposé dans la boucle de rétroaction entre le deuxième accumulateur de phase et le comparateur de phases, et le comparateur de phases est un dispositif de traitement de signaux analogiques. 3032072 7 Ainsi, non seulement un dispositif de synthèse de fréquence selon l'invention rend la fréquence de fonctionnement du comparateur de phases indépendante du facteur a, mais en outre il résout simplement et efficacement les difficultés de synchronisation que peut engendrer l'utilisation d'accumulateurs de phases. En 5 transformant les signaux numériques issus de ces accumulateurs en des signaux analogiques en temps continu, et en employant un comparateur de phases apte à traiter ces signaux analogiques, on produit analogiquement et en temps continu une valeur de différence de phases pouvant être directement fournie au filtre de boucle. De façon optionnelle, le comparateur de phases est un additionneur ou 10 soustracteur en temps continu des signaux analogiques qu'il reçoit en entrée. De façon optionnelle également, les premier et deuxième accumulateurs de phases présentent une valeur seuil commune de phase accumulée au-delà de laquelle il est prévu de soustraire une valeur de modulo à la valeur de phase accumulée dans chacun des premier et deuxième accumulateurs de phase. 15 De façon optionnelle également, un mécanisme de synchronisation est prévu pour soustraire la valeur de modulo à un même instant dans chacun des premier et deuxième accumulateurs de phases dès lors que la valeur seuil commune est dépassée dans chacun des premier et deuxième accumulateurs de phase. De façon optionnelle également, la valeur seuil et la valeur de modulo sont 20 égales. De façon optionnelle également, un diviseur de fréquence est disposé dans la boucle de rétroaction entre la sortie et le deuxième accumulateur de phase. De façon optionnelle également, le diviseur de fréquence présente un facteur de division choisi de telle sorte que, pour un facteur d'asservissement souhaité de la 25 fréquence de sortie à la fréquence de référence, le deuxième accumulateur de phase présente une valeur d'incrément de phase qui puisse être aussi proche que possible d'une valeur d'incrément de phase du premier accumulateur de phase tout en restant inférieure ou égale à cette dernière. De façon optionnelle également, le facteur de division est choisi de telle sorte 30 que la partie entière du logarithme de base deux de la valeur d'incrément de phase du premier accumulateur de phase soit égale à la partie entière du logarithme de base deux de la valeur d'incrément de phase du deuxième accumulateur de phase. De façon optionnelle également, une réduction de dynamique par quantification est prévue entre chaque accumulateur de phase et chaque 35 convertisseur numérique/analogique respectif. 3032072 8 De façon optionnelle également, chaque réduction de dynamique est réalisée par un quantificateur à modulation Delta-Sigma. L'invention sera mieux comprise à l'aide de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés 5 dans lesquels : la figure 1 représente schématiquement la structure générale d'un dispositif de synthèse de fréquence à boucle de rétroaction, selon un premier mode de réalisation de l'invention, la figure 2 est un chronogramme illustrant les évolutions de données 10 numériques obtenues à l'aide du dispositif de la figure 1, la figure 3 représente schématiquement la structure générale d'un dispositif de synthèse de fréquence à boucle de rétroaction, selon un deuxième mode de réalisation de l'invention, la figure 4 est un diagramme temporel illustrant les évolutions de données 15 numériques obtenues à l'aide du dispositif de la figure 3, les figures 5 et 6 sont des spectres à échelles logarithmiques de fréquences illustrant les caractéristiques de signaux obtenus à l'aide du dispositif de la figure 3, la figure 7 représente schématiquement la structure générale d'un dispositif 20 de synthèse de fréquence à boucle de rétroaction, selon un troisième mode de réalisation de l'invention, la figure 8 représente schématiquement la structure générale d'un dispositif de synthèse de fréquence à boucle de rétroaction, selon un quatrième mode de réalisation de l'invention, 25 la figure 9 est un spectre à échelle logarithmique de fréquences illustrant les caractéristiques d'un signal obtenu à l'aide du dispositif de la figure 8, les figures 10 et 11 représentent deux exemples de filtres de boucles pour l'un quelconque des dispositifs de synthèse de fréquence des figures 1, 3, 7 et 8, 30 la figure 12 représente schématiquement l'architecture générale d'un mécanisme de correction synchronisée de l'un quelconque des dispositifs de synthèse de fréquence des figures 3, 7 et 8, la figure 13 est un chronogramme illustrant les évolutions de données numériques obtenues à l'aide du mécanisme de la figure 10, 3032072 9 la figure 14 représente schématiquement l'architecture d'un exemple d'accumulateur de phase adapté pour le dispositif de synthèse de fréquence de la figure 3 ou 7, la figure 15 représente schématiquement l'architecture d'un exemple 5 d'accumulateur de phase à réduction de dynamique par modulation Delta- Sigma adapté pour le dispositif de synthèse de fréquence de la figure 8, et la figure 16 représente schématiquement l'architecture d'un exemple de convertisseur numérique/analogique adapté pour être disposé en sortie de l'accumulateur de phase de la figure 15 dans le dispositif de synthèse de 10 fréquence de la figure 8. La figure 1 représente schématiquement un dispositif 100 de synthèse de fréquence de type PLL, selon un premier mode de réalisation de l'invention. Ce dispositif 100 présente une entrée destinée à recevoir un signal électrique oscillant à une fréquence de référence Fret et une sortie destinée à fournir un signal électrique 15 oscillant à une fréquence de sortie F,. Il comporte en outre un circuit 102 d'asservissement de la fréquence de sortie F, à la fréquence de référence Fret et une boucle de rétroaction 104 pour la fourniture d'informations issues du signal électrique de sortie au circuit d'asservissement 102. Plus précisément, le circuit d'asservissement 102 relie l'entrée à la sortie du 20 dispositif 100 et comporte : un premier accumulateur de phase 106 cadencé à une fréquence liée à la fréquence de référence Fret : dans l'exemple de la figure 1, la cadence est directement celle de la fréquence Fret et l'accumulateur de phase 106 présente une valeur entière d'incrément de phase notée N, 25 un premier convertisseur numérique/analogique 108 disposé en sortie du premier accumulateur de phase 106, formé par un générateur de courant I, recevant une valeur numérique de phase accumulée (pref fournie par le premier accumulateur de phase 106, un comparateur de phases 110 dont une première entrée de comparaison 30 est reliée à la sortie du premier convertisseur numérique/analogique 108, un filtre de boucle 112 disposé en sortie du comparateur de phases 110 : dans l'exemple de la figure 1, il s'agit d'un filtre analogique, et un oscillateur à fréquence contrôlée 114 disposé en sortie du filtre de boucle 112 et fournissant le signal électrique oscillant à la fréquence de 35 sortie : dans l'exemple de la figure 1, l'oscillateur 114 est de type VCO, 3032072 10 c'est-à-dire commandé en tension analogique fournie par le filtre de boucle 112. Plus précisément également, la boucle de rétroaction 104 récupère le signal électrique fourni par l'oscillateur 114 pour le fournir en entrée d'un deuxième 5 accumulateur de phase 116 cadencé à une fréquence liée à la fréquence de sortie F, : dans l'exemple de la figure 1, la cadence est directement celle de la fréquence F, et l'accumulateur de phase 116 présente une valeur entière d'incrément de phase notée D. La boucle de rétroaction 104 comporte en outre un deuxième convertisseur numérique/analogique 118 disposé en sortie du deuxième accumulateur de phase 10 116, formé par un générateur de courant I de même amplitude maximale que le premier convertisseur numérique/analogique 108, recevant une valeur numérique de phase accumulée (p, fournie par le deuxième accumulateur de phase 116. La sortie du deuxième convertisseur numérique/analogique 118 de la boucle de rétroaction 104 est reliée à une deuxième entrée de comparaison du comparateur de phases 15 110. Un accumulateur de phase est, d'une façon générale, un dispositif cadencé selon une fréquence d'horloge prédéterminée pour incrémenter, d'une valeur d'incrément de phase prédéterminée, une valeur numérique fournie en sortie à chaque coup d'horloge. 20 Ainsi, comme illustré sur la figure 2 par la courbe en traits interrompus pour le premier accumulateur de phase 106 (cadencé par Fret et de valeur d'incrément de phase N), la valeur numérique de phase accumulée (pref est proportionnelle à une rampe temporelle rectiligne théorique de pente 2TEN.Fref. En réalité, elle est échantillonnée à la fréquence Fret et prend des valeurs numériques successives N.i à 25 des instants successifs t, où i est l'indice des échantillons successifs. Ainsi également, comme illustré sur la figure 2 par la courbe en trait continu pour le deuxième accumulateur de phase 116 (cadencé par F, et de valeur d'incrément de phase D), la valeur numérique de phase accumulée (p, est proportionnelle à une rampe temporelle rectiligne théorique de pente 2u.D.F,. En 30 réalité, elle est échantillonnée à la fréquence F, et prend des valeurs numériques successives D.j à des instants successifs t, où j est l'indice des échantillons successifs. En théorie, à chaque instant t : [bref (Pc] (t) = 2n- - t - (N - F'f -D - Fc). 3032072 11 A l'aide du comparateur de phases 110, lorsque la PLL est verrouillée, on retrouve donc bien théoriquement la relation F, = a.Fref = N/D.Fret. Mais en pratique, les instants t, et t, ne sont pas synchronisés entre eux et ne permettent pas une comparaison directe des échantillons de phases accumulées. 5 Il est donc avantageux et astucieux de : convertir la valeur numérique de phase accumulée (pref en un signal analogique en temps continu à l'aide du premier convertisseur numérique/analogique 108, convertir la valeur numérique de phase accumulée (p, en un signal 10 analogique en temps continu à l'aide du deuxième convertisseur numérique/analogique 118, et comparer les deux signaux analogiques résultants en temps continu à l'aide du comparateur de phases 110, qui peut alors prendre la simple forme d'un soustracteur analogique en temps continu, ou bien d'un 15 additionneur analogique en temps continu si le signe de l'un des deux signaux analogiques à comparer a au préalable été inversé. En effet, en procédant de la sorte par soustraction analogique de valeurs de phases accumulées plutôt que par une tentative de resynchronisation des échantillons de phases accumulées, ou plutôt que par une comparaison directe de 20 phases de signaux analogiques sans calcul préalable de ces phases, on obtient une fréquence de comparaison totalement indépendante de celle des signaux à comparer. Il devient donc envisageable de concevoir un dispositif de synthèse de fréquence de facteur multiplicatif a = N/D à forte valeur pour D, donc à forte résolution en fréquence, sans conséquences préjudiciables sur le temps d'établissement du 25 régime de fonctionnement et sur les bruits de phases ou autres. Selon le mode de réalisation détaillé précédemment, les valeurs numériques de phases accumulées (pref et (p, sont respectivement incrémentées des valeurs N et D à chaque coup d'horloge correspondant, c'est-à-dire aux instants t, pour la valeur numérique représentant la phase accumulée (pref et aux instants t, pour la valeur 30 numérique représentant la phase accumulée (p,. Si rien n'est prévu, ces valeurs numériques sont destinées à croître indéfiniment, ce qui pose alors un problème de saturation des accumulateurs. Des solutions simples de remise à zéro des accumulateurs ou de soustraction d'un modulo peuvent être mises en oeuvre lorsque la saturation ou un seuil prédéfini 3032072 12 est atteint, mais un mode de réalisation perfectionné, résolvant ce problème de saturation de façon astucieuse, est proposé en référence à la figure 3. Selon ce deuxième mode de réalisation, un dispositif 120 de synthèse de fréquence de type PLL comporte les mêmes éléments 102 à 118 que le dispositif 5 100, organisés de la même manière, mais avec un mécanisme supplémentaire 122 de correction synchronisée. Ce mécanisme 122 coopère avec ou est intégré dans des adaptations 106A et 116A des accumulateurs de phases 106 et 116. Fonctionnellement, le mécanisme de correction synchronisée 122 est conçu pour détecter tout dépassement, par l'un ou l'autre des accumulateurs de phases 106 10 et 116, d'une valeur seuil commune Th au-delà de laquelle il est prévu de soustraire une valeur de modulo à la valeur de phase accumulée dans l'un ou l'autre des accumulateurs de phases 106 et 116. Cette valeur de modulo est par exemple égale à la valeur seuil Th. Plus précisément, le mécanisme de correction synchronisée 122 est prévu pour soustraire la valeur de modulo Th simultanément dans chacun des 15 premier et deuxième accumulateurs de phases 106, 116 dès lors que la valeur seuil commune Th est dépassée dans chacun des premier et deuxième accumulateurs de phases 106, 116. Cette soustraction est réalisée au même instant, qui est par exemple soit l'un des instants t,, soit l'un des instants en fonction de l'accumulateur qui est le deuxième à atteindre la valeur seuil commune Th. Il pourrait aussi s'agir 20 d'un instant totalement indépendant des signaux d'horloges. Cette synchronisation est réalisée pour éviter toute erreur de modulo dans le calcul de soustraction réalisé par le comparateur de phases 110, étant donné que les deux accumulateurs de phases 106 et 116 dépassent très aléatoirement et très rarement la valeur seuil commune Th au même instant. Conformément à cette synchronisation, le premier 25 accumulateur de phase 106 ou 116 à atteindre la valeur seuil commune Th est contraint d'attendre que le deuxième accumulateur de phase 116 ou 106 ait lui aussi atteint cette valeur seuil tout en continuant à incrémenter sa valeur d'accumulation au-delà de la valeur seuil commune Th. Ainsi, comme illustré sur la figure 4 par la courbe en traits interrompus pour le 30 premier accumulateur de phase 106 (cadencé par Fret et de valeur d'incrément de phase N), la valeur numérique de phase accumulée (pref est proportionnelle à une rampe temporelle en dents de scie théorique de pente 2U.N.Fret. En réalité, elle est échantillonnée à la fréquence Fret et prend des valeurs numériques successives incrémentées de N d'un échantillon au suivant auxquelles sont soustraites la valeur 35 de modulo Th à chaque intervention du mécanisme de correction synchronisée 122. 3032072 13 Ainsi également, comme illustré sur la figure 4 par la courbe en trait continu pour le deuxième accumulateur de phase 116 (cadencé par F, et de valeur d'incrément de phase D), la valeur numérique de phase accumulée cp, est proportionnelle à une rampe temporelle en dents de scie théorique de pente 2u.D.F,. 5 En réalité, elle est échantillonnée à la fréquence F, et prend des valeurs numériques successives incrémentées de D d'un échantillon au suivant auxquelles sont soustraites la valeur de modulo Th à chaque intervention du mécanisme de correction synchronisée 122. Les deux courbes en dents de scie de la figure 4 sont de cette façon 10 synchronisées l'une par rapport à l'autre indépendamment de leurs horloges respectives. D'un point de vue spectral, après la conversion analogique en temps continu des valeurs numériques issues des deux accumulateurs de phases 106 et 116, réalisée respectivement par les deux convertisseurs 108 et 118, les deux signaux 15 analogiques en temps continu reçus par le comparateur de phases 110 ont une réponse en fréquence très proche d'une droite qui part de la fréquence nulle et qui décroit avec la fréquence. A cet égard, la figure 5 illustre, selon une échelle logarithmique des fréquences, la réponse en fréquence d'un signal analogique en temps continu 20 résultant d'une rampe de phase engendrée par un accumulateur de phase échantillonné par un signal d'horloge de fréquence FH égale à 1 MHz. Le spectre illustré sur cette figure est ainsi parasité par la fréquence FH et ses harmoniques, phénomène bien connu de l'homme de l'art. Cependant l'échantillonnage équivalent réalisé par l'accumulateur de phase ne génère ni repliement de spectre ni bruit de 25 quantification car il est appliqué à l'identique à chaque coup d'horloge. Par ailleurs, comme la soustraction réalisée par le comparateur de phases 110 est une opération linéaire en temps continu, le spectre du résultat de cette opération est une soustraction des spectres des deux signaux analogiques résultant des valeurs numériques de phases accumulées (pret et cp, sans ajout de bruit 30 supplémentaire. La figure 6 illustre ainsi, selon une échelle logarithmique des fréquences, le spectre résultant en sortie du comparateur de phases 110 pour les valeurs expérimentales de la figure 4. Lorsque la boucle de PLL se stabilise, les droites des réponses en fréquence tendent à se compenser (ici à -140 dB). Seuls émergent les 35 pics parasites des fréquences fondamentales Fret, F, et leurs harmoniques. Lorsque 3032072 14 le facteur multiplicatif a est supérieur à 1, le premier pic parasite se trouve à la fréquence Fret, alors que dans un dispositif de synthèse de fréquence classique à division entière et à diviseurs de fréquences, il se trouverait à la fréquence Fret/D. Il s'agit là d'une amélioration importante qui permet, soit d'augmenter la fréquence de 5 coupure du dispositif de synthèse de fréquence sous condition de stabilité en améliorant d'autant le temps 31 d'établissement de son régime de fonctionnement, soit de beaucoup mieux atténuer les parasites et le bruit de phase sans détériorer ce temps At. Il apparaît également clairement qu'un dispositif de synthèse de fréquence 10 100 ou 120 tel que décrit précédemment permet d'obtenir un facteur multiplicatif a = N/D à forte valeur pour D et donc à forte résolution en fréquence. En effet, les accumulateurs de phases 106 et 116 peuvent aisément être implémentés avec des moyens de mémorisation de nombres sous forme binaire, en particulier pour des valeurs entières positives telles que N et D. Ils doivent donc juste prévoir un nombre 15 suffisant de bits pour réaliser les opérations arithmétiques d'accumulation de N et D et de comparaison des valeurs de phases accumulées avec la valeur seuil Th. Etant donné que la différence calculée ensuite par le comparateur de phases 110 est une opération arithmétique qui n'a de sens que si les deux accumulateurs de phases 106 et 116 prévoient le même nombre de bits pour N et D, c'est donc le 20 nombre de bits le plus grand entre la représentation binaire de D et celle de N qui est retenu. De plus l'accumulation étant une somme, un bit supplémentaire de retenue est au minimum nécessaire. Par ailleurs, quand la valeur de seuil Th est dépassée et qu'elle est soustraite, en tant que modulo, à la valeur d'un accumulateur 106 ou 116, il est préférable que le résultat soit aussi un entier positif ou nul pour conserver la 25 même représentation. A cette fin, Th doit être choisi supérieur ou égal à la plus grande valeur entre D et N. En conclusion, le nombre minimal de bits nécessaires en sortie du comparateur de phases 110, et donc aussi pour les accumulateurs 106, 116 et les convertisseurs 108, 118 des dispositifs 100 et 120, peut être défini par la relation suivante : B = ENT [log2 (MAX(N, D))1 + 2, 30 où ENT[ ] est la fonction Partie Entière, ENT[ ] + 1 représentant alors la fonction d'arrondi entier supérieur, et où MAX( ) est la fonction qui retourne le maximum entre deux valeurs. Conformément à ces calculs, les possibilités de choix des valeurs de D et de N pour des valeurs de a et Fret données ne dépendent que de B. Pour B = 32 par 3032072 15 exemple, D peut aller jusqu'à 231-1 (idem pour N), là où un dispositif de synthèse de fréquence à division entière classique a des valeurs de D limitées à 100 ou 1000. Il s'agit d'une augmentation importante de la résolution en fréquence des variations possibles Fret/D du facteur multiplicatif a que peut atteindre un dispositif selon 5 l'invention en fonction de B. La résolution d'un dispositif de synthèse de fréquence à pas fractionnaires peut même être dépassée. Par exemple, pour un signal de référence de 10 MHz et B = 32, la résolution en fréquence est meilleure que 0,005 Hz. Réciproquement, pour une résolution en fréquence donnée, puisqu'elle est 10 égale à Fret/D, il est possible d'augmenter Fret avec D. Cette possibilité est intéressante pour abaisser la contribution du signal de référence au bruit de phase en sortie dans la bande-passante du dispositif de synthèse de fréquence. En effet dans un tel dispositif, cette contribution est directement due à la fonction de multiplication de la fréquence de référence par le facteur multiplicatif a. Plus précisément, dans la 15 bande-passante, la contribution du bruit de phase du signal de référence est augmentée de 20.1og(a) en décibels. Il est alors avantageux de diminuer a et donc d'augmenter Fret pour F, donné. La figure 7 représente schématiquement un dispositif 130 de synthèse de fréquence de type PLL, selon un troisième mode de réalisation de l'invention. Ce 20 dispositif 130 diffère du dispositif 120 en ce qu'il comporte un diviseur de fréquence 132, disposé dans la boucle de rétroaction 104 entre la sortie et le deuxième accumulateur de phase 116, et en ce que la valeur d'incrément de phase du premier accumulateur de phase 106 est adaptée en fonction de la valeur du facteur de division de ce diviseur de fréquence 132 pour un facteur d'asservissement souhaité 25 de la fréquence de sortie F, à la fréquence de référence Fret. Plus précisément, la valeur N est scindée en un produit de deux valeurs Na et Nd, N = Na.Nd, Na représentant la valeur d'incrément de phase du premier accumulateur de phase 106 et Nd le facteur de division du diviseur de fréquence 132. On conserve ainsi la relation F, = a.Fref = N/D.Fret = Na-Nd/D-Fret. On notera enfin que le dispositif 130 diffère aussi 30 du dispositif 120 en ce que le deuxième accumulateur de phase 116 n'est plus directement cadencé à la fréquence de sortie Fc, mais à la fréquence réduite FC/Nd qui reste toutefois liée à F,. L'avantage de ce troisième mode de réalisation par rapport au précédent est d'éviter une trop grande différence entre les valeurs d'incréments de phases des 35 deux accumulateurs de phases 106 et 116 en scindant la valeur de N en deux 3032072 16 facteurs entiers. En effet, sachant qu'il est souvent souhaité d'avoir un facteur multiplicatif a largement supérieur à 1, la valeur de N est souvent largement supérieure à celle de D, de sorte que, selon le calcul effectué précédemment en référence aux deux premiers modes de réalisation des figures 1 et 3, le nombre 5 minimal B = ENT[log2(MAX(N , D))1 + 2 est toujours dominé par la valeur de N et pas par celle de D. De la sorte, un certain nombre de bits d'implémentation de la valeur D restent inutiles et ce d'autant plus que le facteur a est grand. Or des bits d'implémentation inutiles signifient autant de portes logiques qui consomment de la puissance inutilement. 10 Dans le troisième mode de réalisation de la figure 7, le calcul de B devient : B = ENT[log2(MAX(Na,D))] + 2. Puisque Na est inférieur à N, on réduit le nombre de bits d'implémentation inutiles. De façon avantageuse, on peut même choisir le facteur de division Nd de telle sorte que, pour un facteur d'asservissement souhaité de la fréquence de sortie à la fréquence de référence, a = N/D, la valeur d'incrément de phase D du deuxième 15 accumulateur de fréquence 116 puisse être aussi proche que possible de la valeur d'incrément de phase Na du premier accumulateur de phase 106 tout en restant inférieure ou égale à cette dernière. Dans ce cas, peu de bits d'implémentation sont inutiles et l'architecture est optimisée en termes de consommation de puissance. Les fréquences d'horloge Fret et Fc/Na des deux accumulateurs de phases 106 et 116 20 deviennent également proches l'une de l'autre, celle du deuxième accumulateur de phase 116 étant ralentie de manière à réduire encore la consommation. Cette réduction n'est par ailleurs pas compensée par l'ajout du diviseur de fréquence 132. L'optimum est atteint pour ENT[log2(Na)] = ENT[log2(D)] = B - 2. Il n'est toutefois pas intéressant que la valeur Na soit inférieure à D, parce que dans ce cas la 25 première fréquence parasite dans le spectre de sortie ne serait plus Fret mais Fc/Na. Il en résulterait alors, soit une dégradation du temps 31 d'établissement du régime de fonctionnement, soit une dégradation de l'atténuation des fréquences parasites, selon la fréquence de coupure choisie pour le filtre de boucle 112. La contrepartie de cette amélioration en consommation est une perte de 30 résolution en fréquence qui devient Fret.Nd/D et non plus Fret/D. Elle est donc dégradée d'un facteur Nd. La figure 8 représente schématiquement un dispositif 140 de synthèse de fréquence de type PLL, selon un quatrième mode de réalisation de l'invention. Ce dispositif 140 diffère du dispositif 130 en ce que chaque convertisseur 3032072 17 numérique/analogique 108 ou 118 est précédé d'un dispositif de réduction de dynamique par quantification. Plus précisément, cette réduction de dynamique est par exemple réalisée à l'aide d'un quantificateur à modulation Delta-Sigma. Ainsi, un premier quantificateur à modulation Delta-Sigma 142 est disposé entre le premier 5 accumulateur de phase 106 et le premier convertisseur numérique/analogique 108. De même, un deuxième quantificateur à modulation Delta-Sigma 144 est disposé entre le deuxième accumulateur de phase 116 et le deuxième convertisseur numérique/analogique 118. Ce mode de réalisation présente l'avantage de faciliter l'implémentation des 10 deux convertisseurs 108 et 118. En effet, sans réduction de dynamique par quantification, pour des valeurs de phases accumulées codées sur B bits en sortie des accumulateurs de phases, la pleine échelle des convertisseurs étant une valeur constante I, la valeur correspondant au bit de poids le plus faible vaut : I Ilsb = 2B _ 1. Cette valeur peut devenir très petite lorsque B augmente, c'est-à-dire lorsque 15 la résolution en fréquence est grande. Par exemple, pour I = 100 pA et B = 32, lisb "e 23 fA. Ainsi, la réduction de dynamique permet une réduction du nombre de bits pris en considération dans les convertisseurs, les rendant plus simples à réaliser. D'une façon générale, pour diminuer le nombre de bits fournis en entrée des 20 convertisseurs, la solution la plus simple consiste à tronquer les valeurs à convertir sur un nombre de bits B' inférieur à B en supprimant les bits de poids faibles. Cette troncature est mathématiquement équivalente à une nouvelle quantification des données numériques. Cette quantification produit une erreur qui est en général assimilée à un bruit, dit bruit de quantification. Ce bruit possède un spectre assez 25 aléatoire mais qu'on approche souvent par un spectre plat de bruit blanc. Les convertisseurs analogique/numérique n'ont alors besoin que de convertir B' bits au prix de parasites assimilables à du bruit supplémentaire dans le spectre de sortie du dispositif de synthèse de fréquence. Du fait de l'asservissement en fréquence, ce bruit se retrouve principalement autour de la fréquence de coupure du dispositif, son 30 écart-type diminuant lorsque B' augmente. L'intérêt d'utiliser un quantificateur à modulation Delta-Sigma pour réaliser la réduction de dynamique est de réduire ce bruit de quantification, du fait que le comparateur de phases 110 est suivi d'un filtre passe-bas, en l'occurrence le filtre de boucle 112. En effet, la fonction de modulation Delta-Sigma déforme le spectre du 3032072 18 bruit de quantification en engendrant moins de bruit à basse fréquence et plus de bruit à haute fréquence proche de Fret et Fc/Nd. Ce bruit est alors mieux filtré par le filtre de boucle 112 si les fréquences Fret et FJNd sont suffisamment grandes devant la fréquence de coupure du dispositif. On notera qu'en pratique l'ordre du filtre doit 5 être strictement supérieur à celui de la modulation Delta-Sigma. Dans ce quatrième mode de réalisation, le filtre de boucle 112 est donc au minimum d'ordre 2, sachant qu'en outre il ne peut pas être d'ordre trop élevé, c'est-à-dire qu'il reste avantageusement d'ordre inférieur ou égal à 3. A titre d'exemple non limitatif, un quantificateur à modulation Delta-Sigma 10 d'ordre 1 est très simple à implémenter car il est toujours stable. Il peut être constitué d'un additionneur suivi d'un registre de B bits + 1 bit de retenue, dont la sortie est tronquée en prenant les B' bits de poids forts tandis que les (B + 1 - B') bits de poids faibles restants sont complétés par des 0 en poids forts pour obtenir une nouvelle donnée sur B bits en entrée. La valeur de la nouvelle donnée ainsi créée représente 15 la fraction qui a été tronquée en sortie du registre. Cette valeur est additionnée à la donnée courante d'entrée sur B bits et le résultat enregistré dans le registre pour le cycle suivant. C'est de cette façon que le quantificateur à modulation Delta-Sigma n'efface jamais l'erreur de quantification, en la reportant dans le temps. La figure 9 illustre, selon une échelle logarithmique des fréquences, la 20 réponse en fréquence d'un signal analogique en temps continu résultant : - d'une rampe de phase engendrée par un accumulateur de phase soumis à un signal d'horloge de fréquence FH égale à 1 MHz, et - d'une réduction de dynamique par quantification réalisée en sortie de l'accumulateur à l'aide d'un quantificateur à modulation Delta-Sigma. 25 En plus d'être parasité par la fréquence FH et ses harmoniques, le spectre illustré sur cette figure présente un bruit de quantification reporté principalement autour de ces fréquences parasites, sans changement sensible aux fréquences basses si on le compare au spectre de la figure 5. Ce bruit est destiné à être filtré par le filtre de boucle 112, et ce d'autant mieux de Fret est grand par rapport à la 30 fréquence de coupure du dispositif. Etant donné qu'un dispositif de synthèse de fréquence selon l'invention permet d'augmenter la fréquence de référence facilement à facteur multiplicatif a constant, il se démarque, aussi du point de vue de l'utilisation d'une modulation Delta-Sigma, d'un dispositif de synthèse de fréquence à pas fractionnaires dans lequel cette fréquence de référence est plus difficile à augmenter. 3032072 19 Il apparaît clairement qu'un dispositif de synthèse de fréquence tel que l'un de ceux décrits précédemment comporte au moins une partie des avantages suivants, celui du quatrième mode de réalisation détaillé ci-dessus les cumulant tous : une grande résolution en fréquence du réglage du signal de sortie peut être 5 atteinte et n'est pratiquement pas tributaire de la fréquence de référence, contrairement aux dispositifs de synthèse de fréquence à pas fractionnaires, cette grande résolution en fréquence n'est pas obtenue au détriment d'un bruit de phase injecté dans le signal de sortie, il se comporte comme un dispositif de synthèse de fréquence à division 10 entière classique avec une fonction de transfert très proche, de sorte que son étude en est simplifiée, la fréquence Fret du signal de référence peut être aussi grande que souhaitée, sa contribution au bruit de phase total en sortie, 20.1og(a), étant diminuée d'autant pour une fréquence de sortie F, donnée, 15 les signaux parasites présents dans le spectre de sortie sont décalés vers les hautes fréquences, de sorte qu'ils sont mieux filtrés par le filtre de boucle, sa fréquence de coupure peut être augmentée dans les limites de la stabilité, de sorte que le temps d'établissement de son régime de 20 fonctionnement peut être diminué, et la résolution en fréquence ne dépend pas du nombre de bits pris en compte dans les convertisseurs numérique/analogique utilisés. En termes d'application industrielle, l'un quelconque des dispositifs décrits précédemment peut être intégré dans tout dispositif nécessitant une synthèse de 25 fréquence, comme par exemple un récepteur ou émetteur radiofréquence, une horloge de cadencement de circuits numériques, analogiques ou mixtes (i.e. analogiques et numériques), un système de mesure cadencé, une base de temps, etc. On va maintenant donner des exemples concrets d'architectures 30 électroniques pour chacun des éléments fonctionnels constitutifs des dispositifs de synthèse de fréquence décrits précédemment. La figure 10 illustre un exemple de filtre d'ordre 1 pouvant être choisi pour réaliser le filtre de boucle 112 de l'un quelconque des dispositifs de synthèse de fréquence des figures 1, 3 et 7. Ce filtre d'ordre 1 reçoit en entrée un courant 35 analogique I de la part du comparateur de phases 110 et fournit en sortie une tension 3032072 20 de commande analogique V à l'oscillateur 114. Il comporte en outre un premier circuit capacitif Co reliant l'entrée à la masse pour réaliser une fonction d'intégration en insérant un pôle à la fréquence nulle. Il comporte en outre un deuxième circuit résistif et capacitif R1, Cl reliant la sortie à la masse pour créer une marge de phase en 5 insérant un zéro à basse fréquence. Ce filtre d'ordre 1 ne peut pas être utilisé dans le dispositif de synthèse de fréquence de la figure 8 puisqu'il ne peut pas être d'ordre strictement supérieur à celui des quantificateurs Delta-Sigma 142 et 144. La figure 11 illustre un exemple de filtre d'ordre 2 pouvant être choisi pour réaliser le filtre de boucle 112 de l'un quelconque des dispositifs de synthèse de 10 fréquence des figures 1, 3, 7 et 8. Ce filtre d'ordre 2 diffère du filtre de la figure 10 en ce qu'un troisième circuit résistif R2 s'interpose entre le deuxième circuit R1, Cl et la sortie, et en ce qu'un quatrième circuit capacitif 02 relie la sortie à la masse. Ces deux circuits supplémentaires ajoutent un pôle au-delà de la fréquence de coupure du filtre. 15 La figure 12 représente schématiquement l'architecture générale d'un mécanisme de correction synchronisée 122 coopérant avec les deux accumulateurs de phases 106, 116 de l'un quelconque des dispositifs de synthèse de fréquence des figures 3, 7 et 8. Chaque accumulateur de phase 106 ou 116 est cadencé selon une fréquence 20 prédéterminée, Fret pour l'accumulateur 106 et F, pour l'accumulateur 116, et stocke une valeur d'incrément de phase qu'il reçoit éventuellement, N (ou Na) pour l'accumulateur 106 et D pour l'accumulateur 116, dans un registre d'entrée In. Un registre de sortie Out est incrémenté de la valeur d'incrément de phase à chaque coup d'horloge pour la fourniture en sortie d'une valeur numérique de phase 25 accumulée, (Pref pour l'accumulateur 106 et cp, pour l'accumulateur 116. Par ailleurs, chaque accumulateur de phase 106 ou 116 est adapté, selon un exemple d'adaptation 106A pour l'accumulateur 106 et selon un exemple d'adaptation 116A pour l'accumulateur 116, pour recevoir sur une entrée Thin, indépendamment de ses coups d'horloge, un signal binaire de dépassement de la 30 valeur seuil Th par l'autre accumulateur et pour fournir sur une sortie Thout un signal binaire de dépassement de la valeur seuil Th par lui-même. Le signal binaire de dépassement de seuil de la sortie Thout passe et reste à 1 lorsque la valeur seuil Th a été atteinte ou dépassée par l'accumulateur correspondant. Il est à 0 sinon. Dans ce contexte, le mécanisme de correction synchronisée 122 comporte : 3032072 21 un raccordement pour le transfert de la valeur courante du signal binaire Thoutref de dépassement de la valeur seuil Th par l'accumulateur 106 vers l'entrée Thin de l'accumulateur 116, et un raccordement pour le transfert de la valeur courante du signal binaire 5 Thout, de dépassement de la valeur seuil Th par l'accumulateur 116 vers l'entrée Thin de l'accumulateur 106. Dans chaque accumulateur de phase 106, 116, la valeur de modulo est soustraite à la valeur stockée dans le registre de sortie Out dès que l'entrée Thin et la sortie Thout sont à 1. 10 Dans l'exemple précis et non limitatif de la figure 12, les valeurs d'incréments de phase N (ou Na) et D sont codées sur 4 bits et les registres In, Out occupent 4 bits de mémoire. La valeur seuil Th, qui est égale à la valeur de modulo, vaut 8. La figure 13 illustre un exemple de chronogramme obtenu conformément à cet exemple, avec N = 3 et D = 2, pour les horloges de fréquences Fref, F, et les valeurs 15 numériques Thoutref, Thoutc, (Pref et (K. Il est clairement visible que l'accumulateur de phase qui passe la valeur seuil Th en premier génère une impulsion positive sur la sortie Thout beaucoup plus longue que pour l'autre accumulateur de phase car il est en attente. On peut noter également que les fronts descendants des signaux binaires de dépassement de la valeur seuil ont toujours lieu sur des fronts montants de leurs 20 horloges respectives. La figure 14 représente schématiquement l'architecture générale, en termes de registres et portes logiques, d'un exemple d'accumulateur de phase 106 ou 116 adapté pour le dispositif de synthèse de fréquence de la figure 3 ou 7. Cet exemple est en particulier adapté au cas précis illustré dans la figure 12 selon lequel les 25 valeurs d'incréments de phase N (ou Na) et D sont codées sur 4 bits et les registres In, Out occupent 4 bits de mémoire. Cette architecture comporte un registre de mémorisation 150 à quatre bascules synchrones cadencées par la fréquence d'horloge FH (Fret pour l'accumulateur de phase 106 et F, pour l'accumulateur de phase 116). Les quatre 30 sorties binaires de ce registre 150 alimentent les quatre bits Out , Out , Out , Out du registre de sortie Out, par l'intermédiaire d'une porte logique ET 152 en ce qui concerne le bit de poids fort Out . Les quatre entrées binaires de ce registre 150 sont alimentées par un additionneur 4 bits 154 à quatre modules d'additions binaires reliés entre eux de façon classique pour réaliser une addition sur 35 4 bits. Les quatre bits In , In , In , In du registre d'entrée In alimentent 3032072 22 quatre entrées respectives des modules d'additions binaires de l'additionneur 154, lesquels reçoivent également les quatre sorties binaires du registre de mémorisation 150 pour réaliser l'opération d'accumulation. Les sorties des quatre modules d'additions binaires sont fournies à quatre portes logiques OU respectives de 5 l'additionneur 154 également toutes alimentées par la retenue « Co » du module d'addition binaire relatif au bit de poids fort In . Cette prise en compte de la dernière retenue à l'aide des portes logiques OU est établie pour saturer le résultat de l'additionneur 154 sur chacun des bits afin d'éviter tout retour à zéro intempestif pendant le temps d'établissement du régime de fonctionnement du dispositif de 10 synthèse de fréquence. L'architecture de la figure 14 comporte en outre un circuit 156 de détection de dépassement de la valeur seuil Th et d'application de la valeur de modulo. Ces deux valeurs sont, dans cet exemple, égales à 8, ce qui correspond au bit de poids fort du registre de mémorisation à 1 pour une implémentation particulièrement simple. La 15 détection du dépassement de la valeur seuil Th consiste donc à détecter le passage à 1 de ce bit de poids fort qui est pour cela relié à la sortie Thout, laquelle transmet instantanément sa valeur à l'entrée Thin de l'autre accumulateur de phase. La soustraction de la valeur de modulo consiste à remettre ce bit à zéro, ce qui peut être réalisé de façon asynchrone par un signal « resetc » fourni par le circuit 156, ce 20 signal s'appliquant de façon asynchrone à la bascule synchrone de poids fort du registre de mémorisation 150. La soustraction de la valeur de modulo peut également être réalisée en forçant à zéro le bit Out du registre de sortie Out à l'aide de la porte logique ET 152 qui reçoit non seulement la valeur du bit de poids fort du registre de mémorisation 150 (i.e. la valeur de la sortie Thout), mais également un 25 signal « Qrsb » fourni par le circuit 156. Le circuit 156 reçoit la valeur de l'entrée Thin sur une porte logique ET 158 qui reçoit également la valeur de Thout et dont la sortie est inversée pour fournir un signal « setb » en entrée d'une porte logique NON-ET 160 d'une bascule RS dont l'autre porte logique NON-ET 162 fournit le signal « Qrsb ». Ce signal « Qrsb » est 30 également fourni en entrée de la porte logique NON-ET 160 qui fournit à son tour un signal « Qrs » en entrée de la porte logique NON-ET 162. Cette porte logique NON-ET 162 reçoit également un signal « resetb » fourni par la sortie inversée d'une bascule synchrone 164 cadencée par la fréquence d'horloge FH. Le circuit 156 comporte en outre une porte logique NON-OU 166 à trois 35 entrées dont une inverseuse : la valeur de l'entrée Thin et le signal « resetb » sont 3032072 23 fournis en entrées non inverseuses de la porte logique NON-OU 166, tandis que l'entrée inverseuse reçoit le signal « Qrsb ». Le circuit 156 comporte en outre une porte logique NON-OU 168 qui reçoit le signal « Qrsb » et la valeur de la sortie Thout. Sa sortie inversée est raccordée à 5 l'entrée de la bascule synchrone 164. Enfin, le circuit 156 comporte une porte ET 170 à quatre entrées dont une inverseuse : l'une des entrées non inverseuses est cadencée par la fréquence d'horloge FH, les deux autres reçoivent le signal « resetb » et la valeur de la sortie Thout, tandis que l'entrée inverseuse reçoit le signal « Qrsb ». Cette porte ET 170 10 fournit le signal « resetc ». Le circuit 156 fonctionne de la façon suivante. Pour que le signal « resetc » remette à zéro le bit de poids fort du registre de mémorisation 150, il faut que les valeurs de l'entrée Thin et de la sortie Thout passent à 1 toutes les deux et que cela mette à 0, par le signal « setb », le signal « Qrsb » fourni par la bascule RS 160, 162. 15 Une fois que le signal « Qrsb » est à 0, c'est la porte ET 170 qui réalise la remise à zéro mais à condition que le signal d'horloge soit aussi à 1 afin d'éviter d'être trop proche du temps de prépositionnement (de l'anglais « setup ») de la bascule synchrone gérant le bit de poids fort du registre de mémorisation 150, celle-ci étant active sur les fronts montants du signal d'horloge. Par son passage à 0, le signal 20 « Qrsb » indique précisément l'instant où les deux accumulateurs de phases 106 et 116 ont passé la valeur seuil Th. Cependant, grâce à la bascule synchrone 164 et son signal « resetb », la bascule RS 160, 162 n'est pas réinitialisée en même temps sur les deux accumulateurs de phases afin de tenir compte des temps de prépositionnement et de 25 maintien (de l'anglais « hold ») des bascules synchrones par rapport à leurs cadences respectives. Plus précisément, la bascule RS 160, 162 est mise à 0 par le signal « resetb » au moment du front montant du signal d'horloge de fréquence FH. Grâce à la porte logique NON-OU 168, cela se produit quand la valeur de la sortie Thout est effectivement à 0 et tant que le signal « Qrsb » est à 0. Par ailleurs, la 30 bascule synchrone 164 peut elle-même être remise à zéro par le signal « resetd ». Cela permet d'empêcher la mise à 0 de la bascule RS 160, 162 tant que la valeur de l'entrée Thin n'est pas passée à 1 au travers de la porte logique NON-OU 166. C'est ce mécanisme qui valide la synchronisation des deux accumulateurs de phases. La figure 15 représente schématiquement l'architecture générale, en termes 35 de registres et portes logiques, d'un exemple d'accumulateur de phase 106 ou 116 3032072 24 combiné avec un quantificateur Delta-Sigma 142 ou 144, adapté pour le dispositif de synthèse de fréquence de la figure 8. Cet exemple est en particulier adapté au cas précis illustré dans la figure 12 selon lequel les valeurs d'incréments de phase N (ou Na) et D sont codées sur 4 bits et les registres In, Out occupent 4 bits de mémoire. 5 Conformément à cet exemple, la fonction d'accumulation de phase est réalisée par le registre de mémorisation 150, l'additionneur 4 bits 154 et le circuit 156, disposés comme précédemment dans l'exemple de la figure 14. La fonction de réduction de dynamique à l'aide d'un quantificateur à modulation Delta-Sigma est réalisée par un additionneur 4 bits supplémentaire 172 et par un registre de 10 mémorisation supplémentaire 174, ces deux modules s'interposant entre le registre de mémorisation 150 et la porte logique ET 152. Plus précisément, l'additionneur supplémentaire 172 comporte quatre modules d'additions binaires reliés entre eux de façon classique pour réaliser une addition sur 4 bits. Les quatre bits de sortie de l'additionneur 154 alimentent quatre 15 entrées respectives des modules d'additions binaires de l'additionneur supplémentaire 172, lesquels reçoivent également soit des 0, soit des sorties du registre de mémorisation supplémentaire 174 en fonction de la réduction de dynamique souhaitée. Par exemple, pour obtenir un registre de sortie Out sur 3 bits Out , Out , 20 Out , le registre de mémorisation supplémentaire 174 comporte cinq bascules synchrones cadencées par la fréquence d'horloge FH, parmi lesquelles : les deux premières bascules synchrones relatives aux deux bits de poids les plus faibles reçoivent les sorties respectives des deux modules d'additions binaires de ces deux bits pour leur refournir ces valeurs en 25 entrée au coup d'horloge suivant, les deux bascules synchrones suivantes relatives aux deux bits de poids les plus forts reçoivent les sorties respectives des deux modules d'additions binaires de ces deux bits pour fournir en sortie des valeurs destinées au registre Out, 30 la cinquième et dernière bascule synchrone reçoit la retenue Co du module d'addition binaire relatif au bit de poids le plus fort pour fournir en sortie une valeur destinée au registre Out. Les deux modules d'additions binaires relatifs aux deux bits de poids les plus forts reçoivent des 0. 3032072 25 Le bit Out est déterminé par la sortie de la porte logique ET 152 dont une entrée est toujours alimentée par le signal « Qrsb » mais dont l'autre entrée est alimentée par la sortie de la dernière bascule synchrone du registre de mémorisation supplémentaire 172. 5 Le bit Out est déterminé par la sortie de la quatrième bascule synchrone du registre de mémorisation supplémentaire 174. Enfin, le bit Oufa> est déterminé par la sortie de la troisième bascule synchrone du registre de mémorisation supplémentaire 174. On obtient ainsi un quantificateur sur 3 bits à modulation Delta-Sigma d'ordre 10 1 toujours stable. Les deux bits de poids forts qui ont été tronqués représentent la sortie arrondie et sont remplacés par des zéros sur les entrées correspondantes de l'additionneur supplémentaire 172. Pour ces bits, l'addition ne consiste ainsi qu'à additionner et propager la retenue du bit de poids inférieur. De cette façon le résultat est la somme de la valeur de phase accumulée courante sur 4 bits et de la fraction 15 sur 2 bits soustraite au résultat précédent retardé d'une période d'horloge. Il s'agit bien de la somme intégrale de l'erreur de quantification, ce qui est le principe d'une modulation Delta-Sigma. Lorsque l'on utilise une telle architecture pour implémenter les quantificateurs à modulation Sigma-Delta 142 et 144, il est avantageux utiliser l'architecture de la figure 11 pour implémenter le filtre de boucle 112. 20 La figure 16 représente schématiquement l'architecture générale d'un exemple de convertisseur analogique/numérique 108 ou 118, adapté pour être disposé en sortie de l'ensemble accumulateur/quantificateur 106/142 ou 116/144 de la figure 15 dans le dispositif de synthèse de fréquence de la figure 8. De nombreux convertisseurs peuvent convenir mais cette figure illustre un convertisseur CNA à 25 courant aiguillé (de l'anglais « steering current DAC ») Ce convertisseur analogique/numérique reçoit en entrée les données du registre Out sur les 3 bits Out , Out , Out mais pourrait être simplement adapté pour être étendu à un plus grand nombre de bits. Il présente l'avantage de fournir directement un courant signé 'Out à sa sortie. 30 II est basé sur des miroirs de courant avec un facteur multiplicateur en puissance de 2, ces miroirs étant réalisés à partir d'un courant de référence lisb. Le bit de poids faible Out de la donnée binaire d'entrée utilise un miroir X1, le bit de poids suivant Out un miroir X2 et le bit de poids fort Out un miroir X4. Le courant est aiguillé par une paire différentielle de transistors NMOS commandée par 35 un bit d'entrée et son complémentaire. Quand ce bit est à 1 le courant correspondant 3032072 26 est sommé sur la sortie lotit. Sinon il est appliqué à un transistor PMOS monté en résistance vers l'alimentation. Ce dernier permet de maintenir la polarisation du miroir. Par cette méthode de sommation de courant, la dynamique de courant sur lotit va de 0 à 7.11sb. Un autre miroir de courant formé de transistors PMOS 5 complémentaires permet de sommer sur 'Out un courant inverse de 4.11,b ou 3.11,b. La fonction de transfert du convertisseur devient donc : lotit t = (4-Out).lisb ou lotit = (3- Out).lisb dans le sens du courant sortant. On choisit lisb tel que : lisb = 1/(23-1) = 1/7. On notera que le convertisseur analogique/numérique 108 ou 118 n'est pas, a priori, cadencé par une fréquence d'horloge. En particulier, ses composants relatifs à 10 tout bit concerné par la valeur seuil Th ne sont avantageusement pas soumis à la fréquence d'horloge. En revanche, ses autres composants peuvent l'être. En ce qui concerne l'architecture du comparateur de phases 110, dans le cas où les deux convertisseurs numérique/analogique 108 et 118 sont tels que l'exemple illustré sur la figure 16, elle est par exemple réduite à sa plus simple expression en 15 reliant leurs sorties 'out mais en prenant soin d'inverser bit à bit la valeur binaire fournie en entrée du convertisseur 118. De cette façon, la valeur appliquée au convertisseur 118 vaut 7- (pref qui permet d'obtenir le courant opposé en sortie. Lorsque les courants des deux convertisseurs numérique/analogique 108 et 118 s'additionnent en sortie, on obtient If = Ilsb.(1 +(Pref-(PC) qui est le courant qui sera 20 appliqué au filtre de boucle 112. L'offset de courant lisb restant peut éventuellement être supprimé en passant de X4 à X3 le facteur du miroir de courant PMOS d'un des deux convertisseurs. On a alors If = lIsb-((Pref-qPc)- En ce qui concerne les architectures générales de l'oscillateur à fréquence contrôlée 114 et du diviseur de fréquence 132, elles sont bien connues et ne seront 25 pas détaillées. L'oscillateur 114 est par exemple un oscillateur commandé en tension formé d'une auto inductance mise en parallèle avec deux varactors disposés tête-bêche et de deux transistors NMOS dont les grilles sont montées tête-bèche de manière à engendrer un gain suffisant pour amorcer puis entretenir l'oscillation aux bornes de l'auto inductance, ces transistors étant polarisés grâce au courant issu de 30 l'alimentation du point milieu de l'auto inductance. On notera par ailleurs que l'invention n'est pas limitée aux modes de réalisation décrits précédemment. Il apparaîtra en effet à l'homme de l'art que diverses modifications peuvent être apportées aux modes de réalisation décrits ci-dessus, à la lumière de l'enseignement qui vient de lui être divulgué. Dans les 35 revendications qui suivent, les termes utilisés ne doivent pas être interprétés comme 3032072 27 limitant les revendications aux modes de réalisation exposés dans la présente description, mais doivent être interprétés pour y inclure tous les équivalents que les revendications visent à couvrir du fait de leur formulation et dont la prévision est à la portée de l'homme de l'art en appliquant ses connaissances générales à la mise en 5 oeuvre de l'enseignement qui vient de lui être divulgué. REVENDICATIONS1. Dispositif (100 ; 120 ; 130 ; 140) de synthèse de fréquence à boucle de rétroaction comportant : une entrée destinée à recevoir un signal électrique oscillant à une fréquence de référence (Fret), une sortie destinée à fournir un signal électrique oscillant à une fréquence de sortie (Fa), un circuit (102) d'asservissement de la fréquence de sortie (Fa) à la fréquence de référence (Fret), reliant l'entrée à la sortie du dispositif et comportant un premier accumulateur de phase (106) cadencé à une fréquence liée à la fréquence de référence (Fret), un comparateur de phases (110), un filtre de boucle (112) et un oscillateur (114) à fréquence contrôlée fournissant le signal électrique oscillant à la fréquence de sortie (Fa), et une boucle de rétroaction (104) reliant la sortie à l'une de deux entrées de comparaison du comparateur de phases (110), comportant un deuxième accumulateur de phase (116) cadencé à une fréquence liée à la fréquence de sortie (Fa), caractérisé en ce que : un premier convertisseur numérique/analogique (108) est disposé dans le circuit d'asservissement (102) entre le premier accumulateur de phase (106) et le comparateur de phases (110), un deuxième convertisseur numérique/analogique (118) est disposé dans la boucle de rétroaction (104) entre le deuxième accumulateur de phase (116) et le comparateur de phases (110), et le comparateur de phases (110) est un dispositif de traitement de signaux analogiques. 2. Dispositif (100 ; 120 ; 130 ; 140) de synthèse de fréquence selon la revendication 1, dans lequel le comparateur de phases (110) est un additionneur ou soustracteur en temps continu des signaux analogiques qu'il reçoit en entrée. 3. Dispositif (120 ; 130 ; 140) de synthèse de fréquence selon la revendication 1 ou 2, dans lequel les premier (106) et deuxième (116) accumulateurs de phases présentent une valeur seuil (Th) commune de phase accumulée au-delà de laquelle il est prévu de soustraire une valeur de modulo (Th) à la valeur de phase 3032072 29 accumulée dans chacun des premier (106) et deuxième (116) accumulateurs de phase. 4. Dispositif (120 ; 130 ; 140) de synthèse de fréquence selon la revendication 3, dans lequel un mécanisme (106A, 116A, 122) de synchronisation est 5 prévu pour soustraire la valeur de modulo (Th) à un même instant dans chacun des premier (106) et deuxième (116) accumulateurs de phases dès lors que la valeur seuil commune (Th) est dépassée dans chacun des premier (106) et deuxième (116) accumulateurs de phase. 5. Dispositif (120 ; 130 ; 140) de synthèse de fréquence selon la 10 revendication 3 ou 4, dans lequel la valeur seuil (Th) et la valeur de modulo (Th) sont égales. 6. Dispositif (130 ; 140) de synthèse de fréquence selon l'une quelconque des revendications 1 à 5, dans lequel un diviseur de fréquence (132) est disposé dans la boucle de rétroaction (104) entre la sortie et le deuxième accumulateur de 15 phase (116). 7. Dispositif (130 ; 140) de synthèse de fréquence selon la revendication 6, dans lequel le diviseur de fréquence (132) présente un facteur de division (Nd) choisi de telle sorte que, pour un facteur d'asservissement souhaité de la fréquence de sortie (Fa) à la fréquence de référence (Fret), le deuxième accumulateur de phase 20 (116) présente une valeur d'incrément de phase qui puisse être aussi proche que possible d'une valeur d'incrément de phase du premier accumulateur de phase (106) tout en restant inférieure ou égale à cette dernière. 8. Dispositif (130 ; 140) de synthèse de fréquence selon la revendication 7, dans lequel le facteur de division (Nd) est choisi de telle sorte que la partie entière du 25 logarithme de base deux de la valeur d'incrément de phase du premier accumulateur de phase (106) soit égale à la partie entière du logarithme de base deux de la valeur d'incrément de phase du deuxième accumulateur de phase (116). 9. Dispositif (140) de synthèse de fréquence selon l'une quelconque des revendications 1 à 8, dans lequel une réduction de dynamique par quantification est 30 prévue entre chaque accumulateur de phase (106, 116) et chaque convertisseur numérique/analogique (108, 118) respectif. 10. Dispositif (100 ; 120 ; 130 ; 140) de synthèse de fréquence selon la revendication 9, dans lequel chaque réduction de dynamique est réalisée par un quantificateur à modulation Delta-Sigma (142, 144). 35