Brevet FR3023396A1 — publié le 20160108

B13332 - 13-R000-0866 1 GENERATEUR DE NOMBRES ALEATOIRES Domaine La présente description concerne de façon générale les circuits électroniques et, plus particulièrement, les circuits intégrés générant des nombres aléatoires non déterministes, 5 communément désignés "véritablement aléatoires". Exposé de l'art antérieur Dans de nombreux circuits électroniques, on utilise des générateurs dits de nombres aléatoires. En fait, il s'agit d'une génération de nombres binaires imprédictibles, le carac10 tère aléatoire du nombre généré n'étant que statistique. Il existe de nombreuses méthodes pour vérifier le caractère aléatoire d'un nombre généré par un circuit électronique. Ces méthodes consistent entre autres à effectuer plusieurs tirages ou générations de nombres aléatoires et à 15 vérifier statistiquement l'uniformité de la distribution des bits générés. Par exemple, pour un nombre sur un bit, il faut entre autres que les proportions de 1 et de 0 générés soit proches. Pour certaines applications, notamment des applica20 tions cryptographiques, le caractère non déterministe des nombres générés ou caractère aléatoire est important. B13332 - 13-R000-0866 2 Une méthode connue consiste à utiliser des oscillations métastables qui se manifestent dans un anneau composé d'un nombre pair de portes logiques inverseuses. Ce phénomène a lieu lorsque des portes de l'anneau sont contraintes à certaines valeurs puis sont relâchées. Les phénomènes de bruit électronique impactant le retard de chacune de ces portes logiques ont pour conséquence la variation aléatoire au cours du temps du nombre d'oscillations avant leur stabilisation. Si, de façon théorique, une telle solution est attirante, une difficulté réside, lors de la fabrication de circuits en grande série, dans la garantie du caractère aléatoire des nombres générés. En effet, un mauvais déséquilibre des éléments à retard ne permet pas la génération de nombres imprédictibles. De plus, un tel déséquilibrage ne peut pas être parfaitement contrôlé pendant la conception et la fabrication de circuits. Résumé Un mode de réalisation vise à pallier tout ou partie des inconvénients des générateurs de nombres aléatoires usuels, basés sur la métastabilité d'oscillations. Un autre mode de réalisation vise à proposer un générateur de nombres aléatoires paramétrable. Ainsi, un mode de réalisation prévoit un circuit intégré de génération de signaux aléatoires comportant deux portes logiques dont les sorties respectives sont reliées à une première entrée de l'autre porte par l'intermédiaire d'ensembles d'éléments retardateurs, dans lequel les retards respectifs apportés par les ensembles d'éléments retardateurs sont réglables. Selon un mode de réalisation, chaque ensemble 30 d'éléments retardateurs comporte un premier sous-ensemble apportant un retard non réglable et un deuxième sous-ensemble apportant un retard réglable. Selon un mode de réalisation, les deuxièmes sous-ensembles comportent chacun plusieurs éléments retardateurs B13332 - 13-R000-0866 3 connectés en série, le réglage s'effectuant par le nombre d'éléments retardateurs utilisés pour véhiculer les signaux. Selon un mode de réalisation, les deuxièmes sous-ensembles comportent chacun des groupes connectés en parallèle d'éléments retardateurs, chaque groupe présentant un retard différent d'un autre groupe du même sous-ensemble, le réglage du retard apporté étant obtenu par la sélection du groupe véhiculant le signal. Selon un mode de réalisation, un premier multiplexeur 10 et un deuxième multiplexeur sont intercalés entre les sorties respectives des deuxièmes sous-ensembles d'éléments retardateurs et les premières entrées respectives des portes logiques. Selon un mode de réalisation, les deuxièmes entrées respectives des portes logiques reçoivent un signal de commande 15 déclencheur de la génération du signal aléatoire. Un mode de réalisation prévoit un circuit de génération de nombres aléatoires, comportant : un circuit intégré tel que ci-dessus ; et un circuit de numérisation recevant la sortie d'un des 20 ensembles d'éléments retardateurs. Selon un mode de réalisation, le circuit de numérisation comporte : un compteur asynchrone dont une entrée est reliée à la sortie d'un des ensembles d'éléments retardateurs ; et 25 un circuit d'échantillonnage de la sortie du compteur. Selon un mode de réalisation, le compteur comporte un nombre de premières bascules de type D correspondant au nombre de bits d'état aléatoire fournis par période de génération. Selon un mode de réalisation, le circuit d'échantil- 30 lonnage est commandé par le signal de commande déclencheur de la génération du signal aléatoire. Selon un mode de réalisation, le circuit comporte au moins un circuit tel que ci-dessus. B13332 - 13-R000-0866 4 Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en 5 relation avec les figures jointes parmi lesquelles : la figure 1 représente le schéma électrique équivalent d'un exemple usuel de générateur de nombres aléatoires basé sur la métastabilité des oscillations dans un anneau composé d'un nombre pair de portes logique inverseuses ; 10 les figures 2A et 2B illustrent, sous forme de chronogrammes, le fonctionnement du générateur de la figure 1 ; la figure 3 représente un mode de réalisation d'un générateur de nombres aléatoires configurable ; la figure 4 représente, de façon très schématique et 15 sous forme de blocs, un exemple de circuit électronique intégrant un générateur de nombres aléatoires ; la figure 5 représente un autre mode de réalisation d'un générateur de nombres aléatoires configurable ; et la figure 6 représente une variante d'un circuit de 20 numérisation d'un générateur de nombres aléatoires. Description détaillée De mêmes éléments ont été désignés par de mêmes références aux différentes figures. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation 25 décrits ont été représentés et seront détaillés. En particulier, l'exploitation faite des nombres générés n'a pas été détaillée, les modes de réalisation décrits étant compatibles avec les applications habituelles exploitant des nombres aléatoires. De plus, la génération des signaux de commande requérant la 30 génération du nombre aléatoire n'a pas n'ont plus été détaillée, les modes de réalisation décrits étant, là encore, compatibles avec les circuits électroniques numériques usuels. Dans la description qui suit, lorsque l'on fait référence aux termes « environ », « approximativement » ou « de B13332 - 13-R000-0866 l'ordre de », cela signifie à 10 % près, de préférence à 5 % près. La figure 1 est une représentation schématique d'un générateur aléatoire 1' réalisé en circuit intégré. 5 Un tel générateur 1' est basé sur l'utilisation de deux portes logiques inverseuses (par exemple de type NON-ET) 12 et 14 rebouclées l'une sur l'autre avec interposition d'ensembles retardateurs 22 et 42. Les ensembles retardateurs sont, par exemple, constitués chacun de plusieurs éléments retardateurs 2i ou 3i (i étant compris entre 1 et N). Chaque élément retardateur est, par exemple, un inverseur logique. Chaque ensemble 22, 42 apporte un retard, respectivement 'rA', TB', dans la propagation du signal entre les portes logiques 12 et 14. Dans l'exemple de la figure 1, les sorties respectives des portes 12 et 14 sont reliées aux entrées respectives des ensembles 22 et 42, dont les sorties sont reliées à une première entrée de l'autre porte (respectivement 14 et 12). Les deuxièmes entrées des portes 12 et 14 sont reliées à une borne d'entrée 16 du générateur 1' destinée à recevoir un signal de requête REQ de génération d'un nombre aléatoire. Une borne 18 de sortie du générateur 1' est reliée en sortie d'un des ensembles retardateurs (dans l'exemple représenté, en sortie de l'ensemble 42) et fournit un train d'impulsions OUT en nombre aléatoire. La sortie peut indifféremment être prélevée en sortie de l'ensemble 22. Les figures 2A et 2B illustrent le fonctionnement du générateur 1' de la figure 1. La figure 2A illustre un exemple de génération du signal REQ déclencheur. La figure 2B illustre un exemple d'un signal de sortie OUT. Le signal REQ est un signal de requête, au repos à l'état bas, et qui pour provoquer la génération d'un bit comporte une impulsion dont la durée est choisie pour que son front descendant intervienne alors que le train d'impulsions en sortie OUT est terminé, c'est-à-dire que les oscillations se sont arrêtées, et que la lecture de l'état présent en sortie a B13332 - 13-R000-0866 6 été faite. Par exemple, à un instant tO, on provoque un front montant sur le signal REQ. Ce front montant est envoyé sur les deuxièmes entrées respectives des portes 12 et 14. Le front sur le signal REQ provoque alors un phénomène d'oscillation observable sur le signal OUT. La présence des ensembles 22 et 42 dont les retards sont différents désynchronise les sorties des portes 12 et 14 l'une par rapport à l'autre, ce qui engendre l'arrêt des oscillations. Le nombre d'oscillations avant que le circuit ne se stabilise, c'est-à-dire avant l'arrêt des oscil- lations, dépend du bruit interne des transistors de la structure constitutive des éléments retardateurs et des portes 14 et 12. Entre les instants to et tl, un circuit de comptage et de numérisation (non représenté en figure 1) compte et mémorise le nombre de cycles (le nombre de fronts montants ou le nombre de fronts descendants) du signal de sortie OUT. A un instant t2, de préférence postérieur ou simultané à l'instant tl de fin de comptage, le signal REQ est ramené au repos. Plus généralement, l'instant t2 doit être postérieur à l'instant tl minoré du temps TB', de façon à garantir que la lecture soit faite avant que l'état de la borne 18 ne change par propagation d'un changement d'état de la porte 14 sous l'effet du front descendant du signal REQ. Le nombre de cycles du signal oscillant est fonction de la différence entre les retards de propagation TA' et TB' 25 apportés par les ensembles retardateur 22 et 42 et présente un caractère aléatoire. Pour que le générateur soit considéré comme aléatoire, il faut que la valeur absolue de la différence entre les retards TA' et TB' soit comprise entre des valeurs limites 30 respectivement haute et basse. Ces valeurs limites encadrent une plage de valeurs dans laquelle le nombre de cycles générés présente un caractère aléatoire. En effet, si la différence entre les retards est trop faible, les oscillations ne s'arrêtent jamais ou après un temps dépassant t2-t0 et le 35 nombre de cycles mesuré n'est alors pas du tout aléatoire. Si, à B13332 - 13-R000-0866 7 l'inverse, les oscillations s'arrêtent trop rapidement (différence tA'-'rB' trop importante en valeur absolue), le caractère aléatoire n'est pas suffisant. La mise en oeuvre pratique des contraintes exposées 5 ci-dessus pose problème en ce sens que la différence entre les retards tM-TB' varie d'un circuit à l'autre. En effet, cette différence étant liée aux paramètres des transistors constituant les portes inverseuses du circuit et les éléments retardateurs 22 et 42, 10 fabrication. De signal REQ, déclenchant déclenchant elle dépend des dispersions technologiques de plus, on doit veiller, lors de la génération du à définir une durée entre ses fronts montants les oscillations et ses fronts descendants généralement la lecture du signal de sortie 15 (t1 = t2) suffisante pour garantir l'arrêt des oscillations spontanées dans tous les cas, ce qui n'est pas toujours aisé. La figure 3 représente, de façon très schématique, un mode de réalisation d'un générateur de nombres aléatoires basé sur la métastabilité d'oscillations. 20 On retrouve, comme en figure 1, deux portes logiques de type NON-ET 12 et 14 dont des premières entrées respectives reçoivent un signal retardé issus de l'autre porte, respectivement 14, 12. La sortie de la porte 12 attaque un premier ensemble 2 d'éléments retardateurs. La sortie de la deuxième 25 porte 14 attaque un deuxième ensemble 4 d'éléments retardateurs. Selon ce mode de réalisation, chaque ensemble 2, 4 comporte un premier sous ensemble ou première série de N éléments retardateurs 2i, 4i, symbolisé par un bloc 22 respectivement 42. La sortie du nième élément retardateur 2i, 4i de 30 chaque sous ensemble 22, 42 est reliée à l'entrée d'un deuxième sous-ensemble 24, respectivement 44, configurable en termes de retard apporté au signal. On peut considérer que les ensembles 22 et 42 du générateur de la figure 1 deviennent les sous-ensembles 22 et 42 des ensembles 2 et 4 du générateur 1 de la 35 figure 3. B13332 - 13-R000-0866 8 Dans l'exemple de la figure 3, chaque sous-ensemble 24, 44, comporte M groupes d'éléments retardateurs 2i, 4i, en parallèle, chaque groupe de rang j (j étant compris entre 1 et M) apportant un retard correspondant à j éléments retardateurs. 5 Les sorties respectives des groupes 242 et 442 sont reliées à M entrées d'un multiplexeur 244, respectivement 444, M vers 1. La sortie du multiplexeur 244 est reliée en première entrée de la porte 14. La sortie du multiplexeur 444 est reliée en première entrée de la porte 12 ainsi qu'à une borne 18 de sortie 10 fournissant le signal oscillant OUT. Dans l'exemple de la figure 3, chaque multiplexeur comporte en fait M+1 entrée, son entrée de rang 0 recevant directement la sortie du sous-ensemble 22, respectivement 42. Les entrées respectives de sélection des multiplexeurs 244 et 444 sont reliées, selon le mode d'adressage 15 (série ou parallèle), à une ou plusieurs bornes 19 d'application de signaux CONFIG de configuration permettant de sélectionner la chaîne ou groupe 242, 442 d'éléments retardateurs des sous-ensembles respectifs 24 et 44 à inclure dans la boucle du générateur 1. Les ensembles 2 et 4 apportent respectivement des 20 retards TA et TB qui sont configurables en fonction du nombre d'éléments retardateur 2j inclus dans le parcours du signal. La figure 4 représente, de façon très schématique et sous forme de blocs, un exemple de circuit électronique 3 intégrant un générateur de nombres aléatoires 1 (RNG) du type 25 décrit ci-dessus. Les signaux REQ et CONFIG proviennent d'une unité de traitement 32. Le signal aléatoire temporairement oscillant (sortie OUT du circuit 1) est appliqué en entrée d'un circuit 5 de numérisation (DIG) dont la sortie est fournie à la ou aux fonctions (bloc 34) utilisant ce nombre aléatoire. Le 30 signal REQ est appliqué aux circuits 1 et 5. Le circuit 5 de numérisation peut contenir un compteur synchrone ou un compteur asynchrone sur plusieurs bits bits du compteur doit être cycles) ou un compteur modulo 35 blocs 32 et 34 peuvent faire (dans ce dernier cas, le nombre de suffisant pour compter tous les 2 (par exemple une bascule T). Les partie du même circuit. Le signal B13332 - 13-R000-0866 9 ou les signaux de configuration CONFIG sont générés, par exemple, à partir d'un nombre stocké dans un registre 36 (REG) dont la taille est fonction de la somme du nombre d'entrées des multiplexeurs 244 et 444. Le fait de rendre configurable les retards respectifs TA et TB apportés par les lignes à retard 2 et 3 permet de configurer le générateur aléatoire afin que sa plage de fonctionnement se trouve dans une plage où l'on considère le générateur suffisamment aléatoire. Une telle configuration s'effectue lors d'une phase de test initiale du produit intégrant le générateur aléatoire et est, le cas échéant, reproduite au cours de la vie du produit, par exemple pour tenir compte d'éventuelles dérives des paramètres des transistors. Cette configuration s'effectue, circuit par circuit. Une fois déterminée, la configuration est stockée dans un ou plusieurs registres 36. Selon un mode de mise en oeuvre où l'on se contente d'un stockage dans des registres de mémoire volatile, la phase de test doit être répétée à chaque mise en route du circuit. C'est pourquoi, on préférera souvent stoker cette configuration de façon non volatile. Selon que cette configuration est susceptible d'être modifiée au cours de la vie du produit ou non, on utilisera une mémoire non volatile reprogrammable ou une mémoire morte. La figure 5 représente un schéma simplifié d'un autre mode de réalisation d'un générateur de nombres aléatoires 1. Par rapport au mode de réalisation de la figure 3, une différence réside dans l'association des éléments retardateurs configurables. Comme précédemment, un ou plusieurs éléments 30 retardateurs forment des premiers sous-ensembles 22, 42. Toutefois, les sous-ensembles configurables, ici 24' et 44', sont réalisés sous la forme de m éléments retardateurs 2j, 4j, en série entre la sortie des sous-ensembles respectifs 22 et 42 et une jième entrée des multiplexeurs 244 et 444. Les M entrées des 35 multiplexeurs 244 et 444 sont respectivement reliées aux M B13332 - 13-R000-0866 10 sorties des éléments retardateurs 2j ou 4j (j étant compris entre 1 et M). Ainsi, la sélection de l'entrée du multiplexeur à appliquer en entrée de la porte logique 12, respectivement 14, conditionne le nombre d'éléments retardateurs 2j ou 4j utilisés dans l'association en série, donc le retard TA, respectivement TB, apporté. En figure 5, on suppose deux signaux de configuration CONFIG1 et CONFIG2, respectivement destinés aux multiplexeurs ou sélecteurs 244 et 444. La figure 5 illustre également un exemple de circuit 5 de numérisation de la sortie du générateur 1. Selon cet exemple, le circuit 5 comporte deux bascules D 52 et 54. La sortie Q, directe ou non inversée, de la bascule 52, est reliée, par un inverseur 56, à l'entrée D de cette bascule 52. En variante, on utilise la sortie inversée NQ de la bascule. La sortie directe Q est, par ailleurs, reliée à l'entrée D de la bascule 54. La sortie directe Q de la bascule 54 fournit, à chaque front descendant du signal REQ, un bit dont l'état est aléatoire. En variante, on pourra utiliser la sortie inverse NQ de la bascule 54. En supposant des bascules D actives sur les fronts montants de leurs signaux d'horloge, l'entrée CLK de déclenchement de la bascule 52 est reliée à la borne 18 de sortie du générateur 1 et l'entrée de déclenchement de la bascule 54 reçoit l'inverse du signal REQ. En figure 5, cela a été symbolisé par un inverseur 58 reliant la borne 16 à l'entrée CLK de la bascule 54. Le fonctionnement de ce circuit de numérisation est le suivant. L'état de la bascule 52 correspond à l'état du bit de poids faible du nombre d'oscillations générées par le circuit 1. La bascule 52 joue le rôle d'un compteur asynchrone sur 1 bit. La bascule 54 échantillonne la sortie de la première bascule 52, donc du compteur, lorsque le signal de requête REQ redescend, c'est-à-dire à la fin de l'intervalle de génération d'un bit aléatoire. B13332 - 13-R000-0866 11 La figure 6 représente un autre mode de réalisation dans lequel le générateur 1 est utilisé pour générer, à chaque impulsion du signal REQ, un mot aléatoire sur huit bits. Le générateur 1 peut être celui du mode de réalisation 5 de la figure 3 ou celui du mode de réalisation de la figure 5. Le circuit de numérisation 5' comporte ici un compteur asynchrone huit bits dont les sorties sont échantillonnées par le signal REQ. Ainsi, huit bascules D 521 à 528 (52k, avec k compris entre 1 et 8) sont montées en série, la sortie directe Q 10 d'une bascule de rang k étant rebouclée, par un inverseur 56k à sa propre entrée de donnée D ainsi que, à l'exception de la dernière bascule 528, à l'entrée de déclenchement CLK de la bascule de rang suivant. L'entrée de déclenchement de la première bascule 521 est reliée à la sortie 18 du générateur 1. 15 Par ailleurs, l'entrée de donnée de chaque bascule 52k est reliée à l'entrée de donnée D d'une bascule 54k de même rang k Les sorties directes Q (ou inverses NQ) des huit bascules 541 à 548 fournissent chacune un bit d'état aléatoire à chaque front descendant du signal REQ. Les entrées de déclenchement inversées 20 des bascules 541 à 548 sont reliées ensemble à la borne 16 d'entrée du générateur 1. Les bascules 521 à 528 sont remisent à zéro par l'intermédiaire de leurs entrées de remise à zéro reliées à une borne nrst. Cette réinitialisation à lieu après l'instant t2. 25 Plus généralement, on peut associer la sortie du générateur 1 à un compteur asynchrone ou synchrone sur un nombre quelconque de bits. Les compteurs synchrones et asynchrones se différentient par les signaux déclenchant les bascules. Contrairement à l'architecture d'un compteur asynchrone, les 30 bascules d'un compteur synchrone utilisé dans le cadre du circuit 5 sont toutes reliées à la borne 18 de sortie du générateur. Comme les bascules d'un compteur synchrone sont cadencées par le même signal. La durée entre les instants tl et 35 t2 peut être inférieure à celle du cas d'un compteur asynchrone. B13332 - 13-R000-0866 12 La fréquence maximale de fonctionnement d'un compteur synchrone est généralement inférieure à celle d'un compteur asynchrone. Par conséquent, le choix de ce second type de compteur est pertinent lorsque la fréquence des oscillations est grande. Un avantage des modes de réalisation décrits ci-dessus est qu'il est désormais possible d'ajuster le caractère aléatoire du générateur afin de compenser d'éventuelles dispersions de fabrication. Un autre avantage est que l'intervalle de temps entre les fronts montant et descendant du signal de requête peut être déterminé de façon plus précise. En effet, à partir du moment où le retard apporté par les éléments retardateurs est configuré, on peut déterminer, de façon plus précise, l'intervalle de temps nécessaire avant d'être sûr que les oscillations s'arrêtent et, par conséquent, ajuster la durée des impulsions du signal de requête. Divers modes de réalisation ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, le nombre d'éléments retardateurs 2j et 4j des sous-ensembles configurables 24 et 44 peut varier. A titre d'exemple particulier, on peut prévoir un nombre compris entre une dizaine et un millier d'éléments retardateurs 2j et 4j, de préférence de l'ordre de 128 ou 256 éléments retardateurs. Un nombre représentant une puissance de 2 est préférable dans la mesure où cela facilite la réalisation des multiplexeurs et la génération des signaux de configuration respectifs. De même, le nombre d'éléments retardateurs 2i et 4i des sous-ensembles 22 et 24 fixes peut varier. Les portes NON-ET utilisées dans le générateur 1 peuvent être des portes NON-ET ou des combinaisons de portes NON-OU, OU-EXCLUSIF, OU, ET ou NON. En outre, la mise en oeuvre pratique des modes de réalisation qui ont été décrits est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-35 dessus. REVENDICATIONS1. Circuit intégré (1) de génération de signaux aléatoires comportant deux portes logiques (12, 14) dont les sorties respectives sont reliées à une première entrée de l'autre porte (14, 12) par l'intermédiaire d'ensembles (2 ; 4) d'éléments retardateurs (2i, 2j ; 4i, 4j), dans lequel les retards respectifs apportés par les ensembles d'éléments retardateurs sont réglables. 2. Circuit selon la revendication 1, dans lequel chaque ensemble (2 ; 4) d'éléments retardateurs comporte un premier sous-ensemble (22 ; 42) apportant un retard non réglable et un deuxième sous-ensemble (24 ; 44) apportant un retard réglable. 3. Circuit selon la revendication 2, dans lequel les deuxièmes sous-ensembles (24 ; 44) comportent chacun plusieurs éléments retardateurs (2j ; 4j) connectés en série, le réglage s'effectuant par le nombre d'éléments retardateurs utilisés pour véhiculer les signaux. 4. Circuit selon la revendication 2, dans lequel les deuxièmes sous-ensembles (24 ; 44) comportent chacun des groupes (242 ; 442) connectés en parallèle d'éléments retardateurs (2j ; 4j), chaque groupe présentant un retard différent d'un autre groupe du même sous-ensemble, le réglage du retard apporté étant obtenu par la sélection du groupe véhiculant le signal. 5. Circuit selon l'une quelconque des revendications 1 à 4, dans lequel un premier (244) et un deuxième (444) multiplexeurs sont intercalés entre les sorties respectives des deuxièmes sous-ensembles (24 ; 44) d'éléments retardateurs et les premières entrées respectives des portes logiques (14, 12). 6. Circuit selon l'une quelconque des revendications 1 30 à 5, dans lequel les deuxièmes entrées respectives des portes logiques (12, 14) reçoivent un signal (REQ) de commande déclencheur de la génération du signal aléatoire. 7. Circuit de génération de nombres aléatoires, comportant :B13332 - 13-R000-0866 14 un circuit selon l'une quelconque des revendications 1 à 6 ; et un circuit de numérisation (5) recevant la sortie d'un des ensembles (2 ; 4) d'éléments retardateurs. 8. Circuit selon la revendication 7, dans lequel le circuit de numérisation (5) comporte : un compteur asynchrone dont une entrée est reliée à la sortie d'un des ensembles (2 ; 4) d'éléments retardateurs ; et un circuit d'échantillonnage de la sortie du compteur. 9. Circuit selon la revendication 8, dans lequel le compteur comporte un nombre de premières bascules (52) de type D correspondant au nombre de bits d'état aléatoire fournis par période de génération. 10. Circuit selon la revendication 8 ou 9, dans leur 15 rattachement à la revendication 6, lequel le circuit d'échantillonnage est commandé par le signal de commande déclencheur (REQ) de la génération du signal aléatoire. 11. Circuit électronique comportant au moins un circuit conforme à l'une quelconque des revendications précédentes.