Brevet FR3023027A1 — publié le 20160101

Procédé de gestion du fonctionnement d'un circuit redondant à vote majoritaire et dispositif associé Des modes de mise en oeuvre et de réalisation de l'invention concernent le fonctionnement de composants électroniques répliqués formant un circuit redondant à vote majoritaire connu par l'homme du métier sous l'acronyme anglosaxon TMR (Triple Modular Redundancy), et plus particulièrement le fonctionnement d'un ensemble de composants électroniques répliqués pour la réalisation d'une détection de défaut. L'impact d'une particule sur un transistor ou proche d'un transistor peut engendrer un courant parasite dans un circuit intégré, suivant le pouvoir ionisant de cette particule (par exemple caractérisé par son transfert linéaire d'énergie (LET : Linear Energy Transfer)). En effet, la quantité de charge engendrée par une particule correspond à celle mise en oeuvre pendant le changement d'état d'un noeud logique commandé par un transistor. La conséquence de cet impact peut être le changement d'état, ou de niveaux, des signaux logiques, et par conséquent entraîner des erreurs en sortie du circuit. Afin de pallier aux erreurs engendrées par de tels phénomènes, il est connu de répliquer les signaux en répliquant les circuits générateurs de tels signaux. Une telle redondance permet de réduire la probabilité d'obtenir un signal erroné en sortie. En effet, la probabilité que tous les signaux répliqués issus d'un même signal soient tous modifiés à la fois, c'est-à-dire que tous les circuits générant ces signaux subissent simultanément une perturbation radiative, est bien plus faible que la probabilité qu'un signal non répliqué soit perturbé par une radiation externe. De cette manière, une analyse des signaux répliqués en sortie permet de retrouver la valeur non perturbée de manière plus sûre. Certains secteurs d'activités, comme l'aérospatial ou le secteur médical, ont besoin d'une robustesse de composant permettant une fiabilité de réponse proche de 100%, cette caractéristique primant sur les autres facteurs. Un procédé de réplication connu et permettant d'obtenir un tel taux de fiabilité à faible coût physique et financier consiste à tripliquer les signaux, c'est-à-dire à utiliser trois composants électroniques identiques recevant le même signal de données en entrée, et d'utiliser un circuit de vote majoritaire en sortie afin de déterminer le signal de sortie. Ces circuits redondants à vote majoritaire sont comme indiqué ci-avant connus sous l'acronyme TMR. Pour contrôler l'état des composants électroniques d'un circuit intégré notamment, il est connu de réaliser un test à l'aide d'un générateur automatique de motifs de test, généralement désigné par l'acronyme anglosaxon ATPG (Automatic Test Pattern Generation ou Automatic Test Pattern Generator), en sortie de chaîne de fabrication d'un circuit intégré, et/ou, dans certains cas, des tests autonomes embarqués désignés par l'acronyme anglosaxon LBIST (Logic Built-In Self-Test) en cours de fonctionnement du circuit. Un ATPG, est un procédé de test assisté par ordinateur utilisé pour trouver une séquence de test en entrée qui, lorsqu'elle est appliquée à un circuit intégré, permet à un équipement de test externe au circuit intégré de distinguer entre un comportement normal et un comportement défectueux du circuit électronique testé. Les séquences de test générées sont utilisées pour tester des dispositifs semiconducteurs en sortie de fabrication, avant toute utilisation. Un procédé de test autonome embarqué, souvent désigné par l'acronyme anglosaxon BIST (Built-In Self-Test), est un mécanisme permettant à un système matériel ou logiciel, ou comprenant les deux, de réaliser son propre diagnostic de manière autonome. Le diagnostic peut être déclenché automatiquement, par exemple à intervalle régulier ou à chaque démarrage du circuit intégré, par déclenchement d'un circuit d'auto-surveillance, ou encore en continu. On trouve souvent ce mécanisme dans les circuits intégrés, car il permet une automatisation de la vérification du circuit. Le test du type LBIST est une forme de test BIST dans lesquels les circuits intégrés sont configurés pour être capables de réaliser leur propre test de fonctionnement, sans assistance par ordinateur ou un autre équipement externe. Le test de type LBIST présente l'avantage de permettre de tester des circuits électroniques internes ne présentant pas de bornes de connexion externes permettant un raccordement direct du circuit à un système automatisé externe tel qu'un ATPG. Il présente également l'avantage de pouvoir déclencher une phase de test à n'importe quel moment au cours de la vie du circuit intégré. Le principe d'un test LBIST repose également sur la génération d'au moins une séquence de test à injecter dans les composants électroniques à tester et l'analyse du signal obtenu en sortie des composants en réponse à la séquence de test injectée. L'inconvénient majeur est que, lorsqu'une phase de test LBIST est déclenchée au cours du fonctionnement, l'information contenue dans chacun des composants électroniques est perdue. Par conséquent, le circuit intégré ne peut pas reprendre son fonctionnement à la suite du test exactement dans l'état dans lequel il était avant le test. Selon un mode de réalisation et un mode de mise en oeuvre, il est proposé un procédé et une architecture de gestion du fonctionnement d'un composant ou circuit logique de type TMR permettant de réaliser une phase de test en cours de fonctionnement du circuit intégré et de remettre le composant logique à l'issue de la phase de test dans l'état dans lequel il se trouvait avant cette phase de test. Selon un aspect, il est proposé un procédé de gestion du fonctionnement d'un composant logique comportant un circuit de vote majoritaire et un nombre impair de bascules au moins égal à trois, chaque bascule possédant une entrée de données, une entrée de test, une sortie de test et une sortie de données reliée à une entrée du circuit de vote majoritaire, le procédé comprenant un placement du composant logique dans un mode de fonctionnement normal dans lequel on délivre un même signal d'entrée sur chaque entrée de données et le circuit de vote majoritaire délivre un signal de sortie. Selon une caractéristique générale de cet aspect, le procédé comprend : a) à la suite d'un mode de fonctionnement normal, un placement du composant dans un mode de test dans lequel : - on place une bascule du composant logique dans un mode test, par exemple en injectant un signal de commande de test non nul dans une entrée de commande de test de la bascule, - on injecte un signal de test dans l'entrée test de la bascule testée, - on gèle l'état logique des autres bascules, et - on analyse le signal de sortie délivré par la sortie de test de la bascule testée, puis, b) à l'issue de la phase de test, un nouveau placement du composant logique dans un mode de fonctionnement normal, le circuit de vote majoritaire restaurant automatiquement la valeur du signal de sortie sur la sortie de données du composant logique existant avant l'initiation du mode de test. On teste une bascule du composant logique en injectant le signal de test uniquement dans cette bascule du composant logique et en gelant l'état logique des autres bascules. On gèle l'état des autres bascules en n'actionnant pas, c'est-à- dire en ne faisant pas fonctionner les autres bascules, pendant la phase de test. Pour cela, les horloges des bascules d'un composant logique sont dissociées, ce qui permet de ne pas actionner les horloges des bascules non testées et ainsi de geler leur état lors du test d'autres bascules. La restauration de l'état précédent du composant logique est automatique lors de la reprise du fonctionnement normal du composant logique étant donné que les autres bascules qui sont en nombre majoritaire par rapport à l'unique bascule testée ont conservé l'état précédant la phase de test. A la suite du premier front d'horloge à la reprise du fonctionnement normal du composant logique, le circuit de vote majoritaire délivrera donc en sortie un signal correspondant à l'état du composant logique avant que la phase de test ne soit initiée. Après avoir gelé l'état logique des autres bascules et avant d'analyser le signal de sortie délivré par la sortie de test, on peut avantageusement replacer la bascule testée dans un mode fonctionnel normal, par exemple en injectant un signal de commande de test nul dans son entrée de commande de test, commander le composant logique pour que le signal de sortie de la bascule testée soit délivré en sortie du composant logique aux fins de test d'un circuit logique supplémentaire connecté à la sortie du composant logique, et enfin replacer la bascule testée dans le mode test, par exemple en injectant un signal de commande de test non nul dans son entrée de commande de test. Il est ainsi possible de propager le signal de test à travers un circuit logique supplémentaire, également désigné par l'homme du métier sous le vocable « cône logique » comportant généralement un ensemble de blocs logiques, et couplé en sortie du composant logique testé. La propagation de ce signal de test au travers du cône logique permet, dans le cas où la sortie du cône logique est couplée à au moins un autre composant logique testé, de tester le bon fonctionnement des blocs logiques du cône logique. On peut également appliquer un cycle d'horloge sur la bascule testée, après la commande du composant logique et avant le replacement de la bascule testée dans le mode test. De préférence, on réitère les étapes a) et b) pour une autre bascule du composant logique jusqu'à ce que toutes les bascules du composant logique aient été testées. Dans le cas d'un TMR, on répète trois fois la phase de test suivie de la phase de restauration en changeant à chaque phase de test la bascule dans laquelle le signal de test est injecté. De cette manière, il y a toujours une majorité de bascules, formée par les deux autres bascules, possédant l'état précédant la phase de test de manière à restaurer l'état précédent du TMR à l'issue de chaque phase de test, et chacune des bascules est testée. Avantageusement, le procédé peut comprendre en outre, avant tout placement du composant logique dans un mode de fonctionnement normal, un placement du composant logique dans un mode de test initial dans lequel on couple les bascules du composant logique en série via leur entrée de test et leur sortie de test respective de manière à former une chaîne de test de bascules comprenant une entrée de chaîne de test et une sortie de chaîne de test, on injecte un signal de test dans l'entrée de chaîne de test, et on analyse les signaux de sortie de test délivrés par la sortie de chaîne de test. Le mode de test initial permet de réaliser un test initial en sortie de fabrication à l'aide d'un ATPG. Les bascules sont chaînées classiquement entre leur entrée de test et leur sortie de test pour réaliser une telle détection de défaut. Selon un autre aspect, il est proposé un dispositif électronique comprenant un composant logique comportant un circuit de vote majoritaire et un nombre impair de bascules au moins égal à trois, chaque bascule possédant une entrée de données, une entrée de test, une sortie de test et une sortie de données reliée à une entrée du circuit de vote majoritaire, le dispositif comprenant un circuit de contrôle configuré pour placer le composant dans un mode de fonctionnement normal dans lequel on délivre un même signal d'entrée sur chaque entrée de données et le circuit de vote majoritaire délivre un signal de sortie. Selon une caractéristique générale de cet aspect, le circuit de contrôle est configuré en outre pour : à la suite d'un mode de fonctionnement normal, placer le composant logique dans un mode de test dans lequel on place une bascule du composant logique dans un mode test, par exemple en injectant un signal de commande de test non nul dans son entrée de commande de test, on injecte un signal de test dans l'entrée test de la bascule testée, on gèle l'état logique des autres bascules, et on analyse le signal de sortie de test de la bascule testée, puis, à l'issue de la phase de test, placer de nouveau le composant logique dans un mode de fonctionnement normal, le circuit de vote majoritaire restaurant automatiquement la valeur du signal de sortie sur la sortie de données du composant logique existant avant l'initiation du mode de test. De préférence, le circuit de contrôle comprend un premier multiplexeur recevant en entrée les signaux de sortie de test des bascules du composant logique. Le premier multiplexeur permet ainsi de sélectionner le signal de sortie à délivrer de manière à transmettre le signal issu de la sortie de test de la bascule testée et ainsi réaliser une chaîne de test entre différents composants logiques similaires. La chaîne de test ainsi créée permet de transmettre la séquence de bits de test au travers des différents composants logiques chaînés de sorte qu'à l'issue de l'injection d'une séquence de bits de test, chaque bascule testée de chaque composant logique de la chaîne de test soit dans un état prédéterminé pour le test. Le circuit de contrôle comprend également un second multiplexeur recevant en entrée les signaux de sortie de données des bascules du composant logique et le signal de sortie du circuit de vote maj oritaire. Le second multiplexeur permet ainsi de transmettre soit le signal issu du circuit de vote majoritaire lorsque le composant logique est en mode de fonctionnement normal, soit le signal de sortie de la bascule testée. Il est ainsi possible de transmettre, lors d'une phase de test, le signal de sortie de la bascule testée à des circuits logiques supplémentaires couplés en sortie. Dans le cas où des circuits logiques supplémentaires sont couplés en sortie à un composant logique en mode de test, il est possible de détecter en outre une éventuelle mise en défaut d'un des circuits logiques supplémentaires couplés entre deux composants logiques testés. Avantageusement, le circuit de contrôle peut être en outre configuré pour, avant tout placement du composant logique dans un mode de fonctionnement normal, placer le composant logique dans un mode de test initial dans lequel les bascules du composant logique sont couplées en série via leur entrée de test et leur sortie de test respectives de manière à former une chaîne de test de bascules comprenant une entrée de chaîne de test et une sortie de chaîne de test, un signal de test est injecté dans l'entrée de chaîne de test, et les signaux de sortie de test délivrés par la sortie de chaîne de test sont analysés. Pour cela, le circuit de contrôle peut comprendre en outre, pour placer le composant logique dans le mode de test initial ou bien dans le mode de test, un multiplexeur additionnel pour chacune des bascules dudit composant logique à partir de la deuxième bascule, chaque multiplexeur additionnel recevant en entrée le signal de test et le signal de sortie de test d'une bascule, la sortie de test de chaque bascule étant couplée à l'entrée de test d'une bascule distincte de la bascule couplée à son entrée de sorte que les bascules d'un même circuit logique puissent être couplées en série via leur entrée de test et leur sortie de test respectives. Chaque multiplexeur additionnel permet de sélectionner soit directement le signal de test soit le signal de sortie de test d'une bascule selon que le test réalisé soit respectivement un test en cours de fonctionnement ou bien un test initial à l'aide d'un ATPG. Dans un mode de réalisation de l'invention, le composant logique comprend trois bascules de manière à former un TMR. D' autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un mode de réalisation et d'un mode de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 représente un dispositif électronique selon un mode de réalisation ; la figure 2 illustre le dispositif électronique dans un mode de fonctionnement normal ; la figure 3 illustre le dispositif électronique dans un mode de test ; la figure 4 illustre le dispositif électronique dans un mode de test initial. La figure 1 représente de manière schématique un dispositif électronique 1 comportant un composant logique 2 selon un mode de réalisation de l'invention. Dans ce mode de réalisation, le composant logique 2 est un TMR comportant un circuit de vote majoritaire 3 ainsi qu'une première, une deuxième et une troisième bascules référencées respectivement 4, 5 et 6. Chaque bascule 4 à 6 comporte une entrée de données d recevant un même signal de données D et une sortie de données q apte à délivrer un signal de sortie Q. La sortie de données q de chaque bascule 4 à 6 est reliée à une entrée du circuit de vote majoritaire 3. Chaque bascule 4 à 6 possède une entrée d'horloge notée respectivement CLK4, CLK5 et CLK6. Le fonctionnement des trois bascules 4 à 6 est régulé par la fréquence des trois horloges CLK4 à CLK6. En mode de fonctionnement normal, les bascules 4 à 6 opèrent en recopiant le signal de données D en entrée sur leur sortie de données q à chaque front d'horloge. Le signal de sortie Q correspond donc normalement au signal de données D à l'issue du front d'horloge montant. Chaque bascule 4 à 6 comprend en outre une entrée de test ti apte à recevoir un signal de test TI ou TQ4 ou TQ5 selon le mode de test, une sortie de test tq apte à délivrer un signal résultant de test TQ4 à TQ6, et une entrée de commande te de mode test destinée à recevoir un signal de commande de test TE4 à TE6 pour actionner le mode de test de la bascule. En mode de fonctionnement test, il est tout d'abord procédé à un chargement d'une séquence de test. Lors du chargement, les bascules opèrent en recopiant le signal de test TI à l'entrée de test ti sur la sortie de test tq à chaque front montant de leur horloge. Après le chargement, la sortie de test tq délivre en sortie un signal résultant TQ dont la valeur correspond au signal de test TI à l'issue du front d'horloge montant. Il est à noter que dans ce mode la sortie q recopie aussi l'entrée ti de façon à pouvoir appliquer la séquence de test sur un circuit logique supplémentaire C, également dénommé cône logique, comportant un ou plusieurs modules logiques, éventuellement connecté en sortie de la bascule sur la sortie q. Le circuit de vote majoritaire 3 comprend un nombre d'entrées correspondant au nombre de bascules du composant logique 2. Dans l'exemple illustré sur la figure 1, le circuit de vote majoritaire 3, aussi appelé voteur, comprend trois entrées couplées respectivement aux sorties de données q des trois bascules 4 à 6. Le voteur 3 délivre en sortie un signal de sortie M correspondant à la valeur binaire majoritaire parmi ses entrées. Le voteur 3 délivre ainsi un signal de sortie M de valeur haute égale à un lorsqu'au moins deux signaux sur trois en entrée ont une valeur haute ou bien un signal de sortie M de valeur basse égale à zéro lorsqu'au moins deux signaux sur trois en entrée du voteur 3 ont une valeur basse. Le dispositif 1 comprend un circuit de contrôle configuré pour placer le TMR 2 dans un mode de fonctionnement normal ou dans un mode de test ou encore dans un mode de test initial. Le circuit de contrôle comprend un circuit de commande des bascules 4 à 6 apte à injecter un signal de commande TE4 à TE6 du mode test dans chacune des bascules 4 à 6. Le circuit de commande des bascules est couplé à chacune des entrées de commande te des trois bascules 4 à 6 du TMR 2 et délivre un signal de commande spécifique TE4 à TE6 pour chaque bascule 4 à 6. Lorsque le premier signal de commande TE4 est non nul la première bascule 4 est placée dans le mode de test, et lorsque le premier signal de commande TE4 est nul, la première bascule 4 est placée dans le mode de fonctionnement normal. De façon analogue, lorsque le deuxième signal de commande TE5 est non nul la deuxième bascule 5 est placée dans le mode de test et lorsqu'il est nul, la deuxième bascule 5 est placée dans le mode de fonctionnement normal, et lorsque le troisième signal de commande TE6 est non nul la troisième bascule 6 est placée dans le mode de test et lorsqu'il est nul, la troisième bascule 6 est placée dans le mode de fonctionnement normal. Le circuit de contrôle comprend en outre un premier multiplexeur 7 et un second multiplexeur 8. Le premier multiplexeur 7 comprend trois entrées respectivement couplées à la sortie de test tq de chacune des trois bascules 4 à 6 du TMR 2. Le premier multiplexeur 7 comprend une sortie s7 apte à délivrer en sortie un des trois signaux reçus en entrée en fonction du signal de commande reçu. Le second multiplexeur 8 comprend quatre entrées. La première entrée est couplée à la sortie du voteur 3 et reçoit le signal de sortie M du voteur 3. Les trois autres entrées sont respectivement couplées à la sortie de données q de chacune des trois bascules 4 à 6 du TMR 2. Le second multiplexeur 8 comprend une sortie s8 apte à délivrer en sortie un des quatre signaux reçus en entrée en fonction du signal de commande reçu. Le premier multiplexeur 7 comprend une entrée de commande recevant un signal de commande TE4.TEJTE6 correspondant à une combinaison des signaux binaires de commande TE4 à TE6 du mode de test des bascules 4 à 6. Le signal de commande permet de définir quel signal est transmis par le premier multiplexeur 7 en fonction du mode dans lequel le TMR 2 se trouve. Le tableau 1 ci-dessous fournit les valeurs du signal de sortie S7 du premier multiplexeur 7 en fonction des valeurs des signaux de commande TE4 à TE6 :30 TE4 TE5 TE6 S7 1 0 0 0 (TQ4) 0 1 0 1 (TQ5) 0 0 1 2 (TQ6) 1 1 1 2 (TQ6) 0 0 0 - autres combinaisons binaires - Tableau 1 Le second multiplexeur 8 comprend une entrée de commande recevant un signal de commande TE81.TE82 qui permet de définir quel signal est transmis par le second multiplexeur 8 en fonction du mode dans lequel le TMR 2 se trouve. Le tableau 2 ci-dessous fournit les valeurs du signal de sortie S8 du second multiplexeur 8 en fonction des valeurs des signaux de commande TE81 et TE82 : TE81 TE82 S8 0 0 0 (Q4) 0 1 1 (Q5) 1 0 2 (Q6) 1 1 3 (M) Tableau 2 Le circuit de contrôle comprend en outre un circuit d'injection d'un signal de test TI apte à définir une séquence d'au moins un bit test à injecter dans au moins une bascule 4, 5 ou 6. La séquence de bits tests comprend un nombre de bits correspondant au nombre de TMR chaînés en série par leur entrée et sortie de test ti et tq. Dans un cas où plusieurs TMR d'un même circuit intégré sont chaînés ensemble en série via leur entrée de test et leur sortie de test, la séquence de bits tests correspond au nombre de TMR chaînés. Le circuit de contrôle comprend également, pour placer le TMR 2 dans le mode de test initial ou bien dans le mode de test, un premier multiplexeur additionnel 9 dont la sortie est couplée à l'entrée de test ti de la deuxième bascule 5, et un second multiplexeur additionnel 10 dont la sortie est couplée à l'entrée de test ti de la troisième bascule 6. Le premier multiplexeur additionnel 9 comprend deux entrées. La première entrée, notée 0, est couplée directement au circuit d'injection du signal de test TI et la seconde entrée, notée 1, est couplée à la sortie de test tq de la première bascule 4. Le second multiplexeur additionnel 10 comprend également deux entrées. La première entrée, notée 0, est couplée directement au circuit d'injection du signal de test TI et la seconde entrée, notée 1, est couplée à la sortie de test tq de la deuxième bascule 5. L'entrée de test ti de la première bascule 4 est couplée uniquement au circuit d'injection du signal de test TI. Le premier et le second multiplexeurs additionnels 9 et 10 sont commandés par un même signal de commande noté ici TE4.TEJTE6. Le tableau 3 ci-dessous fournit les valeurs du signal de sortie S du premier multiplexeur additionnel 9 en fonction des valeurs des signaux de commande TE4 à TE6 : TE4 TES TE6 S 1 0 0 0 1 0 0 (TI) 0 0 1 1 1 1 1 (TQ4) 0 0 0 autres combinaisons binaires - Tableau 3 Le tableau 4 ci-dessous fournit les valeurs du signal de sortie S du second multiplexeur additionnel 10 en fonction des valeurs des signaux de commande TE4 à TE6 : TE4 TE5 TE6 S 1 0 0 - 0 1 0 - 0 0 1 0 (TI) 1 1 1 1 (TQ5) 0 0 0 - autres combinaisons binaires - Tableau 4 Le circuit de contrôle est configuré pour activer les différents modes de fonctionnement du TMR 2. Ainsi, le circuit de contrôle peut faire passer le TMR 2 dans un mode de test initial directement après la fabrication avant tout fonctionnement en mode normal. Il peut également faire fonctionner le TMR 2 dans un mode de fonctionnement normal ou bien dans un mode de test après un mode de fonctionnement normal. Les figures 2 à 4 reprennent la figure 1 en repérant en gras les circuits électriques mis en oeuvre lors des différents modes de fonctionnement du TMR 2 commandés par le circuit de contrôle du dispositif 1. Sur la figure 2 est représenté le dispositif 1 de gestion de fonctionnement du TMR 2 en mode de fonctionnement normal. Dans le mode de fonctionnement normal, un même signal de données D est délivré sur chaque entrée de données d des trois bascules 4 à 6. Les trois horloges CLK4 à CLK6 sont synchronisées pour opérer simultanément en mode de fonctionnement normal. Ainsi, au front d'horloge suivant, les bascules 4 à 6 recopient chacune sur la sortie de données q la valeur du signal de données D à l'entrée de données d. Le signal de sortie de données Q, qui possède donc la valeur du signal de données D initialement en entrée des bascules 4 à 6, est reçu en entrée du voteur 3 pour chacune des trois bascules 4 à 6. Le circuit de vote majoritaire 3 délivre alors en sortie un signal de sortie M correspondant à la valeur binaire majoritaire en entrée qui devrait correspondre à la valeur du signal de données D initialement en entrée des bascules 4 à 6, dans le cas où au plus une seule des bascules 4 à 6 est défectueuse. Le deuxième multiplexeur 8 est commandé par le circuit de contrôle de manière à transmettre le signal reçu sur sa troisième entrée, numérotée 3 dans le deuxième multiplexeur 8 illustré sur les figures, c'est-à-dire le signal de sortie M du voteur 3. Le signal délivré sur la sortie s8 du second multiplexeur 8 correspond donc, dans le cas où au moins deux des trois bascules ne sont pas défectueuses, au signal de sortie de données Q des bascules 4 à 6, soit au signal de données D en entrée des bascules 4 à 6. Le signal de données peut ainsi être transmis à un ou plusieurs circuits logiques formant le cône logique C. Sur la figure 3 est représenté le dispositif 1 de gestion de fonctionnement du TMR 2 en mode de test à la suite d'un mode de fonctionnement normal. Le circuit de contrôle est configuré pour, à la suite d'un mode de fonctionnement normal, placer le TMR 2 dans un mode de test dans lequel on injecte un signal de test TI dans l'entrée test ti de la première bascule 4. La première bascule 4 est la seule bascule testée dans ce mode de test. Pour cela, le circuit de commande des bascules injecte les signaux de commande TE4 à TE6 correspondant pour seulement placer la première bascule 4 dans un mode de test, et maintenir les deux autres bascules 5 et 6 en fonctionnement normal. Pour cela les deuxième et troisième signaux de commande TES et TE6 sont nuls tandis que le premier signal de commande TE4 est non nul. Dans les deux modes de test ultérieurs, la deuxième bascule 5 puis la troisième bascule 6 seront successivement testées. Dans le premier mode de test dans lequel la première bascule 4 est testée, on gèle l'état logique de la deuxième bascule 5 et de la troisième bascule 6 en bloquant leur horloge CLK5 et CLK6. Dans le cas où sont utilisées des bascules comprenant une entrée d'activation dite « enable » en anglais, le signal délivré à cette entrée permet d'activer le fonctionnement de la bascule lorsque ce signal est non nul ou bien de geler son état courant lorsque ce signal est nul. On fait fonctionner la première bascule 4 sur un front d'horloge montant de son horloge CLK4 pour que la sortie de test tq recopie la donnée sur l'entrée de test ti afin de charger la valeur de test dans la première bascule 4. Ainsi, à l'issue du front d'horloge montant, si la première bascule n'est pas défectueuse, le signal de sortie TQ4 de la première bascule 4 possède la valeur du bit du signal de test TI qu'il y avait sur l'entrée de test ti avant le front d'horloge montant. Il est à noter qu'à l'issue du front d'horloge, la sortie de données Q de la première bascule 4 a également recopié la valeur du signal de test TI sur l'entrée de test ti, si bien que la sortie de données Q de la première bascule 4 ne possède plus la valeur avant le test. La bascule 4 ne se trouve donc plus dans le même état que précédemment au test. Dans le mode de test, le second multiplexeur 8 permet de transmettre le signal de sortie Q de la bascule testée, ici la première bascule 4. Il est ainsi possible de transmettre, lors d'une phase de test, le signal de sortie de la bascule testée aux circuits logiques supplémentaires du cône logique C couplés en sortie par exemple. Il est ainsi possible de détecter en outre une éventuelle mise en défaut d'un des circuits logiques du cône logique C couplés entre deux TMR testés. Pour tester en même temps le cône logique C connecté à la sortie q du TMR 2, une fois la séquence de test chargée par l'intermédiaire de la chaîne composée des ti et tq, la bascule testée 4 est basculée en mode de fonctionnement normal en appliquant un premier signal de commande TE4 nul sur l'entrée de commande te de la première bascule 4. On applique ensuite un front d'horloge CLK4 de la première bascule 4 afin de propager la séquence de test au travers des circuits logiques supplémentaires du cône logique C connecté à la sortie q de la bascule testée. Le second multiplexeur 8 a été configuré par l'intermédiaire du signal de commande TE81.TE82 de façon à ce que sa sortie reçoive le signal de sortie Q4 de la bascule testée, dans le cas présent la première bascule 4. A l'issue du front montant de l'horloge, une bascule testée d'un TMR couplé en sortie du cône logique C a capturé la valeur de son entrée d résultant de la propagation de la séquence de test au travers du cône logique C. La première bascule 4 est ensuite remise en mode test par l'application d'un signal de commande TE4 non nul sur son entrée de commande te et on analyse ensuite le signal de sortie de test TQ4 en le récupérant via le premier multiplexeur 7. Pour cela le premier multiplexeur 7 reçoit un signal de commande apte à sélectionner l'entrée couplée à la sortie de test tq de la première bascule 4. Puis, à l'issue de la phase de test, le circuit de contrôle commande un nouveau placement du TMR 2 dans un mode de fonctionnement normal de manière à restaurer l'état du TMR 2 précédant le test. Le premier multiplexeur 7 permet de sélectionner le signal de sortie à délivrer de manière à transmettre le signal TQ issu de la sortie de test tq de la bascule 4 testée et ainsi récupérer le résultat de l'opération de test ou réaliser une chaîne de test entre différents TMR similaires. En actionnant le TMR sur un front d'horloge dans un mode de fonctionnement normal tout de suite après un mode de test, le circuit de vote majoritaire 3 restaure automatiquement la valeur du signal de sortie du TMR 2 existant avant l'initiation du mode de test. Ceci, étant donné que les deux autres bascules non testées 5 et 6 possèdent la même valeur car leur état a été gelé pendant le mode de test. La chaîne de test ainsi créée permet de transmettre la séquence de bits de test au travers des différents composants logiques chaînés de sorte qu'à l'issue de l'injection d'une séquence de bits test, chaque bascule testée de chaque composant logique de la chaîne de test soit dans un état prédéterminé pour le test. Pour tester la deuxième bascule 5 du TMR 2 et le cône logique C qui est connecté à sa sortie q, le premier multiplexeur additionnel 9 est commandé de manière à permettre la transmission du signal de test TI reçu sur l'entrée de test ti de la deuxième bascule 5. La deuxième bascule 5 est la seule bascule testée dans ce mode de test. Pour cela, le circuit de commande des bascules injecte un signal d'actionnement du mode de test TE seulement dans la deuxième bascule 5, les deux autres bascules 4 et 6 restant en fonctionnement normal. L'état logique des deux autres bascules 4 et 6 est gelé en bloquant leurs horloges CLK4 et CLK6. De la même manière pour tester la troisième bascule 6 du TMR 2, le second multiplexeur additionnel 10 est commandé de manière à permettre la transmission du signal de test TI reçu sur l'entrée de test ti de la troisième bascule 6. La troisième bascule 6 est la seule bascule testée dans ce mode de test. Pour cela, le circuit de commande des bascules injecte un signal d'actionnement du mode de test TE seulement dans la troisième bascule 6, les deux autres bascules 4 et 5 restant en fonctionnement normal. L'état logique des deux autres bascules 4 et 6 est gelé en bloquant leurs horloges CLK4 et CLK5. Sur la figure 4 est illustré le dispositif 1 de gestion de fonctionnement du TMR 2 en mode de test initial avant toute opération du TMR 2 dans un mode de fonctionnement normal. Le circuit de contrôle est configuré pour, avant tout placement du TMR 2 dans un mode de fonctionnement normal, placer le TMR 2 dans un mode de test initial dans lequel les bascules 4 à 6 du TMR 2 sont couplées en série via leur entrée de test ti et leur sortie de test tq respective de manière à former une chaîne de test de bascules comprenant une entrée de chaîne de test et une sortie de chaîne de test. Pour réaliser la chaîne de test, le premier multiplexeur additionnel 9 est commandé pour transmettre le signal issu de la sortie de test tq de la première bascule 4 à l'entrée de test ti de la deuxième bascule 5, et le second multiplexeur additionnel 10 est commandé pour transmettre le signal issu de la sortie de test tq de la deuxième bascule à l'entrée de test ti de la troisième bascule 6. Dans le mode de test initial, un ATPG est connecté au dispositif de gestion 1 du fonctionnement du TMR. L'ATPG génère alors au moins une séquence de bits de test et l'injecte via le circuit de signal de test dans l'entrée de la chaîne de test, c'est-à-dire dans l'entrée de test ti de la première bascule 4. Le signal de test est alors propagé dans les bascules via la chaîne de test. Une fois toute la séquence de test injectée, on passe en mode fonctionnel en appliquant un signal nul TE4 à TE6 sur les entrées de commande te des bascules 4 à 6 et on opère les bascules 4 à 6 sur un front d'horloge en mode fonctionnel. Puis on repasse en mode test en appliquant un signal non nul TE4 à TE6 sur les entrées de commande te des bascules 4 à 6 et on analyse les signaux de sortie de test délivrés par la sortie de chaîne de test, c'est-à-dire par la sortie de test tq de la troisième bascule 6. La séquence de test peut comporter plus de trois bits dans le cas par exemple ou plusieurs TMR sont chaînés les uns à la suite des autres via leur entrée et leur sortie de test. Le dispositif permet donc de réaliser une phase de test en cours de fonctionnement du circuit intégré et de remettre le composant logique à l'issue de la phase de test dans l'état dans lequel il se trouvait avant cette phase de test. Le dispositif offre également la possibilité de réaliser une phase de test initial à l'aide d'un ATPG de manière classique. REVENDICATIONS1. Procédé de gestion du fonctionnement d'un composant logique (2) comportant un circuit de vote majoritaire (3) et un nombre impair de bascules (4 à 6) au moins égal à trois, chaque bascule (4 à 6) possédant une entrée de données (d), une entrée de test (ti), une sortie de test (tq) et une sortie de données (q) reliée à une entrée du circuit de vote majoritaire (3), le procédé comprenant un placement du composant logique (2) dans un mode de fonctionnement normal dans lequel on délivre un même signal d'entrée (D) sur chaque entrée de données (d) et le circuit de vote majoritaire (3) délivre un signal de sortie (M), caractérisé en ce que le procédé comprend : a) à la suite d'un mode de fonctionnement normal, un placement du composant dans un mode de test dans lequel : on place une bascule (4) du composant logique (2) dans un mode test, on injecte un signal de test (TI) dans l'entrée test (ti) de la bascule (4) testée, on gèle l'état logique des autres bascules (5 et 6), et on analyse le signal de sortie (TQ) délivré par la sortie de test (tq) de la bascule (4) testée, puis, b) à l'issue de la phase de test, un nouveau placement du composant logique (2) dans un mode de fonctionnement normal, le circuit de vote majoritaire (3) restaurant automatiquement la valeur du signal de sortie (TQ) sur la sortie de données (q) du composant logique (2) existant avant l'initiation du mode de test. 2. Procédé selon la revendication 1, dans lequel, après avoir gelé l'état logique des autres bascules (5 et 6) et avant d'analyser le signal de sortie (TQ) délivré par la sortie de test (tq), on replace la bascule testée (4) dans un mode fonctionnel normal, on commande le composant logique (2) pour que le signal de sortie (Q4) de la bascule testée (4) soit délivré en sortie du composant logique (2) aux fins de test d'un circuit logique supplémentaire connecté à la sortie ducomposant logique (2), et on replace la bascule testée (4) dans le mode test. 3. Procédé selon la revendication 2, dans lequel, après la commande du composant logique (2) et avant le replacement de la bascule testée (4) dans le mode test, on applique un cycle d'horloge sur la bascule testée (4). 4. Procédé selon les revendications 1 à 3, dans lequel on réitère les étapes a) et b) pour une autre bascule du composant logique (2) jusqu'à ce que toutes les bascules (4 à 6) du composant logique (2) aient été testées. 5. Procédé selon l'une des revendications 1 à 4, comprenant en outre, avant tout placement du composant logique (2) dans un mode de fonctionnement normal, un placement du composant logique (2) dans un mode de test initial dans lequel on couple les bascules (4 à6) du composant logique (2) en série via leur entrée de test (ti) et leur sortie de test (tq) respective de manière à former une chaîne de test de bascules comprenant une entrée de chaîne de test et une sortie de chaîne de test, on injecte un signal de test (TI) dans l'entrée de chaîne de test, et on analyse les signaux de sortie de test (TQ) délivrés par la sortie de chaîne de test. 6. Dispositif électronique (1) comprenant un composant logique (2) comportant un circuit de vote majoritaire (3) et un nombre impair de bascules (4 à 6) au moins égal à trois, chaque bascule (4 à 6) possédant une entrée de données (d), une entrée de test (ti), une sortie de test (tq) et une sortie de données (q) reliée à une entrée du circuit de vote majoritaire (3), le dispositif (1) comprenant en outre un circuit de contrôle configuré pour placer le composant logique (2) dans un mode de fonctionnement normal dans lequel on délivre un même signal d'entrée (D) sur chaque entrée de données (d) et le circuit de vote majoritaire (3) délivre un signal de sortie (M), caractérisé en ce que le circuit de contrôle est configuré en outre pour : à la suite d'un mode de fonctionnement normal, placer le composant logique dans un mode de test dans lequel on place une bascule (4) du composant logique (2) dans unmode test, on injecte un signal de test (TI) dans l'entrée test (ti) de la bascule (4) testée, on gèle l'état logique des autres bascules (5 et 6), et on analyse le signal de sortie (TQ) délivré par la sortie de test (tq) de la bascule (4) testée, puis, à l'issue de la phase de test, placer de nouveau le composant logique (2) dans un mode de fonctionnement normal, le circuit de vote majoritaire (3) restaurant automatiquement la valeur du signal de sortie (Q) sur la sortie de données (q) du composant logique (2) existant avant l'initiation du mode de test. 7. Dispositif électronique (1) selon la revendication 6, dans lequel le circuit de contrôle comprend un premier multiplexeur (7) recevant en entrée les signaux de sortie de test (TQ) des bascules (4 à 6) du composant logique (2). 8. Dispositif électronique (1) selon l'une des revendications 6 ou 7, dans lequel le circuit de contrôle comprend un second multiplexeur (8) recevant en entrée les signaux de sortie de données (Q) des bascules (4 à 6) du composant logique (2) et le signal de sortie (M) du circuit de vote majoritaire (3). 9. Dispositif électronique (1) selon l'une des revendications 6 à 8, dans lequel le circuit de contrôle est en outre configuré pour, avant tout placement du composant logique (2) dans un mode de fonctionnement normal, placer le composant logique (2) dans un mode de test initial dans lequel les bascules (4 à 6) du composant logique (2) sont couplées en série via leur entrée de test (ti) et leur sortie de test (tq) respectives de manière à former une chaîne de test de bascules comprenant une entrée de chaîne de test et une sortie de chaîne de test, un signal de test (TI) est injecté dans l'entrée de chaîne de test, et les signaux de sortie de test (TQ) délivrés par la sortie de chaîne de test sont analysés. 10. Dispositif électronique (1) selon la revendication 9, dans lequel le circuit de contrôle comprend en outre, pour placer le composant logique (2) dans le mode de test initial ou bien dans lemode de test, un multiplexeur additionnel pour chacune des bascules dudit composant logique à partir de la deuxième bascule, chaque multiplexeur additionnel recevant en entrée le signal de test (TI) et le signal de sortie de test (TQ) d'une bascule, la sortie de test (tq) de chaque bascule étant couplée à l'entrée de test (ti) d'une bascule distincte de la bascule couplée à son entrée de sorte que les bascules d'un même circuit logique puissent être couplées en série via leur entrée test (ti) et leur sortie de test (tq) respective. 11. Dispositif électronique (1) selon l'une des revendications 6 à 10, dans lequel le composant logique (2) comprend trois bascules (4, 5, 6).