Brevet FR3022711A1 — publié le 20151225

L'invention concerne un dispositif de conversion d'un signal analogique en un signal numérique de plusieurs bits. Le domaine de l'invention est l'électronique, notamment les circuits intégrés de convertisseurs analogique-numérique et les circuits intégrés comportant un 5 convertisseur analogique-numérique. Différents types de dispositifs de conversion analogique-numérique sont connus : à approximations successives, du type sigma delta, du type pipeline, du type rapide (en anglais flash) à pont de résistances. Les convertisseurs à approximations successives nécessitent un réseau de 10 résistances précis dont l'ajustement est délicat à effectuer, doivent prévoir une logique séquentielle et sont relativement lents. Les convertisseurs du type sigma delta ont l'inconvénient d'être limités en fréquence. Les convertisseurs du type pipeline doivent à chaque étage de conversion 15 effectuer la conversion sur k bits, puis générer avec un convertisseur numérique-analogique une tension correspondante à ces k bits, calculer la différence (le résidu) entre cette tension et la partie du signal à convertir (à partir du second étage, le résidu) puis appliquer un gain de 2k à ce nouveau résidu.Ensuite, une conversion analogique-numérique sur m bits est effectuée avec calcul du nouveau résidu et ainsi 20 de suite. L'ensemble de ce processus est complexe à réaliser. Le document US-A-5 936 566 décrit un convertisseur analogique-numérique, ayant un pont de résistances, des comparateurs et des multiplexeurs. Le réseau de résistances génère une pluralité de tensions de référence, caractérisées par des incréments de tension uniformes entre deux tensions fixes. Les comparateurs sont 25 couplés au réseau de résistances. Chaque comparateur reçoit une tension de référence et un signal d'entrée analogique. Sur la base de ces entrées, chaque comparateur génère un bit du signal numérique. Les multiplexeurs sont couplés entre le réseau de résistances et le comparateur. En réponse à la sortie des comparateurs associés aux bits de poids lourd, les multiplexeurs sélectionnent une tension de 3022711 2 référence et la transmettent au comparateur. Le comparateur compare alors la tension de référence sélectionnée avec le signal d'entrée analogique et génère le bit. L'inconvénient de ce convertisseur est sa complexité. En effet, il nécessite de produire, par le réseau de résistances formé par un 5 pont de résistances, toutes les tensions de référence correspondant à tous les niveaux possibles du signal d'entrée analogique, ces tensions de référence étant envoyées aux multiplexeurs. Par conséquent, ce circuit nécessite un circuit logique de commande des multiplexeurs. 10 Il en résulte que la complexité de ce convertisseur croît de manière exponentielle avec le nombre de bits à convertir. L'invention vise à obtenir un dispositif de conversion d'un signal analogique en un signal numérique de N bits, qui pallie les inconvénients de l'état de la technique, en comportant une simplification et une économie de mise en oeuvre, 15 notamment pour chaque étage de comparaison fournissant les bits. A cet effet, un premier objet de l'invention est un dispositif de conversion d'un signal analogique en un signal numérique ayant N bits, comportant au moins un premier conducteur d'application du signal analogique, un deuxième conducteur d'application d'une tension prescrite et N étages de comparaison pour la fourniture 20 respectivement des N bits sur au moins un troisième conducteur de fourniture du signal numérique, N étant un entier naturel supérieur ou égal à deux, caractérisé en ce que les N étages de comparaison sont connectés en cascade l'un à la suite de l'autre, d'un premier étage de comparaison à un dernier étage de comparaison, 25 chaque étage de comparaison respectif autre que le dernier étage de comparaison comportant : - en plus d'un comparateur de comparaison respectif du signal analogique à une tension de référence respective, présente sur une première entrée de comparaison respective pour fournir sur le troisième conducteur le bit respectif en 30 fonction du résultat de la comparaison, 3022711 3 - un circuit de génération respectif de la tension de référence respective, ayant une sortie respective de fourniture de cette tension de référence respective connectée à la première entrée de comparaison respective, le circuit de génération du premier étage de comparaison étant configuré 5 pour générer sur sa sortie sa tension de référence à partir de la tension prescrite présente sur le deuxième conducteur, chaque circuit de génération respectif de chaque étage de comparaison respectif qui suit le premier étage de comparaison étant configuré pour générer sur sa sortie respective la tension de référence respective à partir de la tension de référence 10 générée sur la sortie du circuit de génération de l'étage de comparaison précédant cet étage de comparaison respectif, appelée tension de référence précédente, et à partir du bit respectif du troisième conducteur de son comparateur respectif. Grâce à l'invention, les étages de comparaison sont itératifs. En effet, chacun des étages de comparaison successifs peut avoir la même 15 forme en pouvant être répété du bit de poids fort au bit de poids faible. Ainsi, l'invention se dispense de générer toutes les tensions de référence possibles, se dispensant ainsi d'un pont de résistances en entrée des comparateurs. Des modes de réalisation de l'invention sont décrits ci-dessous. L'invention sera mieux comprise à la lecture de la description qui va suivre, 20 donnée uniquement à titre d'exemple non limitatif en référence aux dessins annexés, sur lesquels : - les figures 1 A et 1B représentent un synoptique modulaire du dispositif de conversion suivant l'invention, - la figure 1C est un synoptique modulaire d'un deuxième mode de réalisation 25 du dispositif de conversion suivant l'invention, - la figure 2 est un synoptique modulaire d'un deuxième mode de réalisation du dispositif de conversion suivant l'invention, - les figure 3A et 3B sont un synoptique modulaire d'un troisième mode de réalisation du dispositif de conversion suivant l'invention, 30 - la figure 4 est un synoptique modulaire d'un quatrième mode de réalisation du dispositif de conversion suivant l'invention, 3022711 4 - la figure 5 est un synoptique modulaire d'un cinquième mode de réalisation du dispositif de conversion suivant l'invention, - la figure 6 représente un schéma équivalent du cinquième mode de réalisation de la figure 5 lors d'une étape d'initialisation, - la figure 7 représente un schéma équivalent du cinquième mode de réalisation de la figure 5 lors d'une étape de conversion en un bit ayant un premier état, - la figure 8 représente un schéma équivalent du cinquième mode de réalisation de la figure 5 lors d'une étape de conversion en un bit ayant un deuxième 10 état, - les figures 9A et 9B représentent un sixième mode de réalisation du dispositif de conversion suivant l'invention ayant un système d'auto-étalonnage, - la figure 10 représente schématiquement l'évolution des seuils des étages du dispositif de conversion suivant l'invention, 15 - la figure 11 est un synoptique modulaire d'un sixième mode de réalisation du dispositif de conversion suivant l'invention. Aux figures 1A, 1B, 1C, le dispositif 1 de conversion d'un signal analogique en un signal numérique ayant N bits comporte au moins un premier conducteur 10 d'application du signal analogique Vin et N étages E1,..., ..., EN de 2 0 comparaison pour la fourniture respectivement des N bits sur au moins un deuxième conducteur D1,..., Di_1, Di, ..., DN servant à la fourniture du signal numérique, N étant un entier naturel supérieur ou égal à 2. Le dispositif de conversion suivant l'invention peut être, par exemple, un convertisseur d'un signal analogique en un signal numérique, ou convertisseur 2 5 analogique-numérique, formant un circuit électronique. Dans ce cas, le dispositif de conversion ou convertisseur comporte au moins un conducteur de sortie connecté au deuxième conducteur de fourniture du signal numérique, afin de pouvoir fournir ce signal numérique vers l'extérieur. Le dispositif de conversion peut par exemple être un circuit intégré. 3 0 Le dispositif de conversion peut également être dans un circuit électronique, intégré ou non, autre qu'un convertisseur analogique-numérique. Ainsi, le dispositif 3022711 5 de conversion peut être une fonction implémentée dans un circuit plus complexe. Par exemple, le dispositif de conversion peut faire partie ou être intégré à un processeur ou un microprocesseur ou un circuit logique programmable, par exemple du type FPGA, ou dans un processeur de traitement de signal (DSP) ou dans un autre 5 composant électronique. Le dispositif de conversion peut être une interface entre plusieurs sous-circuits, par exemple une interface de capteur. Le signal numérique peut être traité par un microprocesseur ou un ordinateur. Le signal analogique peut être par exemple un signal d'un capteur de tout type. Le signal analogique peut être par exemple la tension de sortie d'un potentiomètre, ou bien un signal sonore (par exemple d'un microphone d'un téléphone portable ou autre), ou la tension délivrée par un capteur de température, de déplacement ou de pression, ce capteur pouvant par exemple être utilisé dans une automobile, ou le signal d'un capteur biologique ou encore optique tel qu'une photodiode par exemple. Bien entendu, le dispositif de conversion peut également être réalisé à l'aide de composants discrets. D'une manière générale aux figures, les noeuds sont représentés par des points épais. Aux figures 1A, 1B, 1C, le dispositif 1 de conversion comporte un deuxième 2 0 conducteur 11 d'application d'une tension prescrite Vrefo. Suivant l'invention, les N étages Ei de comparaison sont connectés en cascade l'un à la suite de l'autre. Les N étages Ei de comparaison vont d'un premier étage El de comparaison à un dernier étage EN de comparaison. Le premier étage El de comparaison 25 correspond au bit N de poids le plus fort, tandis que le dernier étage EN de comparaison correspond au bit de poids le plus faible. Ainsi, i est le rang du bit respectif parmi les N bits, i étant un entier naturel allant de 1 à N. Ainsi, i va dans l'ordre décroissant du poids des bits. Chaque étape Ei de comparaison respectif autre que le dernier étage EN de 30 comparaison comporte, en plus d'un comparateur Ci de comparaison respectif associé, un circuit Mi de génération respectif de la tension Vrefi de référence 3022711 6 respective, ayant une sortie respective S, de fourniture de cette tension Vref, de référence respective, connectée à une première entrée F, de comparaison respective du comparateur C1. Le comparateur C, comporte une deuxième entrée T, de comparaison, qui est 5 connectée au premier conducteur 10 et sur laquelle est donc appliqué le signal analogique Vin. Le comparateur C, effectue la comparaison du signal analogique Vin, présent sur sa deuxième entrée T, de comparaison, à la tension Vref, de référence respective, présente sur sa première entrée F, de comparaison respective, pour fournir sur le 10 troisième conducteur D, le bit respectif B, en fonction du résultat de cette comparaison. Le dernier étage EN de comparaison peut ne pas comporter de circuit de génération de tension de référence ou peut comporter un circuit de génération de tension de référence. Le dernier étage EN de comparaison comporte son comparateur 15 CN de comparaison du signal Vin analogique à la tension VrefN_I de référence respective (fournie par la sortie SN-1 du module de génération MN-ide l'étage EN-i), présente sur sa première entrée FN de comparaison pour fournir sur son troisième conducteur DN le dernier bit BN en fonction du résultat de la comparaison. Lorsque le signal analogique Vin, présent sur la deuxième entrée T, de 20 comparaison, est supérieur à la tension de référence Vret_i présente sur la première entrée F, de comparaison, le comparateur C, génère sur son troisième conducteur D, le bit respectif B, égal à un premier état, symbolisé par 1. Lorsque le signal analogique Vin, présent sur la deuxième entrée T, de comparaison, est inférieur à la tension de référence Vret_i présente sur la première 25 entrée F, de comparaison, le comparateur C, génère sur son troisième conducteur D, le bit respectif B, égal à un deuxième état, symbolisé par 0. Chaque circuit 1\4,4 de génération respectif fournit sa tension Vret_i de référence présente sur sa sortie Si_i à la fois au comparateur C, suivant et au circuit M, de génération suivant, afin que ce circuit M, de génération suivant génère sur sa 30 sortie S, la tension de référence Vref, en fonction de la tension de référence précédente Vret_i, présente sur l'entrée G, de tension de référence précédente du 3022711 7 circuit Mi, et en fonction du bit respectif Bi du troisième conducteur Di de son comparateur respectif Ci. Ainsi, la tension de référence Vrefi_i générée sur la sortie S1_1 du circuit 1\4,4 de génération est envoyée à une entrée Gi de tension de référence précédente du 5 circuit Mi de génération respectif suivant ce circuit 1\4,4 de génération. L'entrée Gi de tension de référence précédente du circuit Mi de génération respectif est connectée à la sortie S1_1 du circuit Mi_1 de génération qui précède ce circuit Mi respectif. Ainsi, la structure de chacun des étages E1, Ei_i, E,, ...., EN-1 peut être similaire ou identique et peut être répétée d'un étage à l'autre, diminuant ainsi la 10 complexité et la dépense en circuits du dispositif de conversion. Ainsi, chaque étage de conversion peut être une cellule itérée N-1 fois ou N fois. Ainsi que cela est représenté à la figure 10, le premier étage El (pour le bit N et i=1) effectue la comparaison entre le signal d'entrée Vin et Vrefo et donc détermine si le signal d'entrée Vin est dans l'intervalle [(Vrefo - Vx) , Vrefo] ou bien dans 15 l'intervalle [Vrefo , (Vrefo+ V')], puis calcule par le module M1 un nouveau seuil Vrefi = (Vrefo+ Vx/2) ou (Vrefo- Vx/2) selon le résultat de la première comparaison, ainsi que cela est représenté aux figures 1B et 1C. Le second étage E2 (pour le bit N-1 et i=2) effectue la comparaison entre le signal d'entrée Vin et Vrefi et donc détermine si le signal d'entrée Vin est dans l'intervalle [(Vrefi - Vx/2) , Vrefo] ou bien 2 0 dans l'intervalle [Vrefi , (Vrefi+ V,12)], puis calcule un nouveau seuil Vref2 = (Vrefi + Vx/4) ou (Vrefi - Vx/4) selon le résultat de la seconde comparaison. Le i-ième étage Ei (pour le bit N-i+1 correspondant à l'indice i) effectue la comparaison entre le signal d'entrée Vin et Vrefi_i et donc détermine si le signal d'entrée Vin est dans l'intervalle [(Vrefi_i - V,12'1) , Vrefi_d ou bien dans l'intervalle [Vrefi_i , (Vrefi_ i+ 2 5 Vx/2'1)], puis calcule un nouveau seuil Vrefi = (Vrefi_i + V,12') ou (Vrefi_i - selon le résultat de la seconde comparaison, et ainsi de suite. Suivant un mode de réalisation, Vrefi = Vrefi_i + lorsque le bit respectif Bi sur le troisième conducteur Di est égal à un premier état 1 correspondant au fait que le signal analogique Vin du 3 0 premier conducteur 10 est supérieur à la tension Vrefi_i de référence précédente, 3022711 8 Vref, = Vret_i - lorsque le bit respectif B, sur le troisième conducteur D, est égal à un deuxième état 0 correspondant au fait que le signal analogique Vin du premier conducteur est inférieur à la tension Vret_i de référence précédente, où 5 Vref, est la tension de référence respective du circuit M, de génération respectif de l'étage E, de comparaison respectif, Vret_i est la tension de référence précédente, VX est une première tension prescrite dans chaque étage E, de comparaison, i est le rang du bit respectif Bi, qui est un entier naturel allant de 1 à N et qui 10 correspond à l'ordre décroissant du poids du bit respectif Bi. Vrefo est une première tension de référence, égale à la tension prescrite. Pour n étant le poids du bit allant de 1 à N (n étant un entier naturel ; bit de poids le plus fort n = N et bit de poids le plus faible n = 1), i = N - n + 1. Par exemple, N est supérieur ou égal à 2 ou à 3. 15 Suivant un mode de réalisation, le dispositif de conversion peut comporter un moyen 12 pour imposer la première tension prescrite VX et/ou la tension Vrefo et/ou la tension Vr et/ou la tension Vy dans chaque étage Ei de comparaison, par exemple à partir d'un conducteur extérieur 12. Ainsi, l'invention n'a besoin que d'une première tension de référence Vrefo et 2 0 de N-1 tensions de référence Vrefi, Vret, VrefN4 générées par les N-1 circuits de génération MI, ...., 1\4,4, M,, ...., MN_I, ce qui diminue la dépense en circuits et réduit la complexité. Suivant un mode de réalisation, les conducteurs 10 et/ou 11 et/ou 12 et/ou D, sont connectés à des bornes d'entrée accessible de l'extérieur du circuit. 2 5 Dans les modes de réalisation des figures 2 à 8, au moins un des ou le circuit M, de génération respectif (ou plusieurs ou chaque ou tous les circuits M, de génération respectifs) comporte au moins un amplificateur opérationnel Al, A2, A3, A4 ou A5 pour générer à partir du bit respectif B, présent sur le troisième conducteur D, et à partir de la tension Vret_i de référence précédente générée sur la 30 sortie Si-1 du circuit 1\4,4 de génération de l'étage Ei_1 de comparaison précédant l'étage E, de comparaison respectif la tension Vref, de référence respective. 3022711 9 Dans les modes de réalisation des figures 2, 3A et 3B, au moins un des ou le circuit Mi de génération respectif (ou plusieurs ou chaque ou tous les circuits Mi de génération respectifs) comporte au moins une source de courant (ou générateur de courant) commandée en fonction du bit respectif Bi présent sur le troisième 5 conducteur Di pour générer à partir du courant généré par cette source et à partir de la tension Vrefi_i de référence précédente générée sur la sortie Si_i du circuit 1\4,4 de génération de l'étage Ei_1 de comparaison précédant l'étage Ei de comparaison respectif la tension Vrefi de référence respective. Dans le mode de réalisation des figures 3A et 3B, la source de courant 10 comporte au moins un transistor Ti, T2 de production du courant, pouvant être par exemple bipolaire. Bien entendu, le transistor Ti, T2 peut être de tout type, par exemple de type bipolaire, JFET ou MOS. On décrit ci-dessous en détail chacun des modes de réalisation représentés aux figures. 15 Dans le mode de réalisation de la figure 2, au moins un des ou le circuit (Mi) de génération respectif (ou plusieurs ou chaque ou tous les circuits Mi de génération respectifs) comporte une première source Sil, (ou générateur de courant) de génération d'un premier courant II arrivant en un noeud respectif Ni et une deuxième source SI2, (ou générateur de courant) de génération d'un deuxième courant 12 2 0 partant du noeud respectif Ni. Chaque source Sil, ou SI2, peut être activée pour générer son courant Il ou 12 ou être inhibée pour ne pas générer son courant Il ou 12. La première source Sil, de courant comporte une première entrée COM1, de commande connectée au troisième conducteur Di de bit respectif pour inhiber la 2 5 première source Sil, de courant lorsque le bit respectif Bi sur le troisième conducteur Di est égal à un premier état 1 correspondant au fait que le signal analogique Vin du premier conducteur est supérieur à la tension Vrefi_i de référence précédente et pour activer la première source Sil, de courant lorsque le bit respectif Bi sur le troisième conducteur Di est égal à un deuxième état 0 correspondant au fait 3 0 que le signal analogique Vin du premier conducteur est inférieur à la tension Vrefi-i de référence précédente. 3022711 10 La deuxième source SI2, de courant comporte une deuxième entrée COM2, de commande connectée au troisième conducteur Di de bit respectif pour activer la deuxième source SI2, de courant lorsque le bit respectif Bi sur le troisième conducteur Di est égal à un premier état 1 correspondant au fait que le signal 5 analogique Vin du premier conducteur est supérieur à la tension Vrefi_i de référence précédente et pour inhiber la deuxième source SI2, de courant lorsque le bit respectif Bi sur le troisième conducteur Di est égal à un deuxième état 0 correspondant au fait que le signal analogique Vin du premier conducteur est inférieur à la tension Vret-i de référence précédente. 10 Le noeud respectif Ni est connecté à une première résistance respective Ri d'un circuit additionneur Mi de la tension Vrefi_i de référence précédente, présente sur le noeud respectif Ni, à la tension de la première résistance respective Ri, due au passage du premier courant Il de la première source Sil, ou du deuxième courant de la deuxième source SI2, dans la première résistance respective R. 15 Suivant un mode de réalisation, il est prévu un circuit de commande connecté à la première entrée COMI, de commande et à la deuxième entrée COM2, de commande afin d'activer et d'inhiber les sources Sil, et SI2, de la manière indiquée ci-dessus, ce circuit de commande étant donc connecté au troisième conducteur Di du bit respectif Bi. Ce circuit de commande est configuré pour imposer la tension la 2 0 tension Vrefi_i de référence précédente sur le noeud respectif Ni. Lorsque la première source Sil, est activée et que la deuxième source SI2, est inhibée, le premier courant Il générée par la première source Sil, est envoyé par le noeud Ni dans la résistance Ri, ce premier courant Il circulant d'un noeud Ni vers la sortie Si pour produire la tension Vret = Vrefi_i - Lorsque la première 2 5 source Sil, est inhibée et que la deuxième source SI2, est activée, le courant 12 généré par la deuxième source SI2, circule de la sortie Si vers le noeud respectif Ni au travers de la résistance Ri, ce qui génère sur la sortie Si la tension Vret = Vrefi_i + Dans un mode de réalisation, le deuxième courant 12 a même valeur absolue I 3 0 que le premier courant D. Dans un mode de réalisation, VX / 2= R, . I 3022711 11 où Ri est la première résistance respective, I est la valeur absolue du premier courant (I1), égale à la valeur absolue du deuxième courant (I2). 5 Par exemple, Vx = 2.Riirefl, où R1 est la première résistance respective du premier étage El (pour i=1) et Tref' est le courant passant du noeud N1 du premier étage El dans cette résistance R1 et correspondant au premier courant I1 ou deuxième courant 12. I est la valeur absolue du premier courant Il, égale à la valeur absolue du 10 deuxième courant 12. Suivant un mode de réalisation, tous les courants issus des sources de courant et passant dans la première résistance Ri sont fixés à la même valeur absolue I pour tous les étages Le choix de la valeur de la première résistance respective Ri dans chaque 15 étage Ei permet générer la tension Vret de référence respective générée par son circuit M. Ainsi, suivant un mode de réalisation, chaque étage Ei+1 suivant l'étage Ei peut avoir une première résistance respective Ri+1 = R12. Suivant un autre mode de réalisation, toutes les résistances Ri ont la même valeur et les courants sont ajustés pour chaque étage, pouvant être en particulier 20 divisés par deux en passant de l'étage i à l'étage i+1. Dans un mode de réalisation représenté à la figure 11, le circuit de commande des sources Sil, et SI2, comporte au moins un interrupteur INT11, INT12, INT21, INT22 interposé entre les sources Sil, et SI2, et le noeud Ni. Dans ce cas, l'inhibition de la source Sil, ou SI2, correspond à sa connexion, par le ou les interrupteurs 25 INT11, INT12, INT21, INT22, au conducteur GND de masse et à sa déconnexion du noeud Ni par le ou les interrupteurs INT11, INT12, INT21, INT22. Dans ce cas, l'activation de la source Sil, ou SI2, correspond à sa déconnexion du conducteur GND de masse par le ou les interrupteurs INT11, INT12, INT21, INT22, et à sa connexion au noeud Ni par le ou les interrupteurs INT11, INT12, INT21, INT22. La 30 position ouverte et la position fermée des interrupteurs INT11, INT12 est commandée par la première entrée de commande COM1i. La position ouverte et la 3022711 12 position fermée des interrupteurs INT21, INT22 est commandée par la deuxième entrée de commande COM2i. Un exemple est décrit ci-dessous. Le premier interrupteur INT11 est connecté entre la source Sil, et le 5 conducteur GND de masse et comporte un premier conducteur El 1 de commande d'interrupteur, qui est connecté à la première entrée de commande COM1, (au troisième conducteur Di respectif), pour mettre l'interrupteur INT11 en position de fermeture dans le cas où le bit Bi est dans le premier état 1 (inhibition de SI1,), et en position d'ouverture dans le cas où le bit Bi est dans le deuxième état 0 (activation 10 de SI1,). Le deuxième interrupteur INT12 est connecté entre la source Sil, et le noeud Ni et comporte un deuxième conducteur E12 de commande d'interrupteur, qui est connecté par l'intermédiaire d'un premier circuit logique inverseur CLI1 à la première entrée de commande COM1, (au troisième conducteur Di respectif), pour 15 mettre l'interrupteur INT12 en position de fermeture dans le cas où le bit Bi est dans le deuxième état 0 (activation de SI1,), et en position d'ouverture dans le cas où le bit Bi est dans le premier état 1 (inhibition de SI1,). Le troisième interrupteur INT21 est connecté entre la source SI2, et le noeud Ni et comporte un troisième conducteur E21 de commande d'interrupteur, qui est 2 0 connecté à la première entrée de commande COM1, (au troisième conducteur Di respectif), pour mettre l'interrupteur INT21 en position de fermeture dans le cas où le bit Bi est dans le premier état 1 (activation de SI2,), et en position d'ouverture dans le cas où le bit Bi est dans le deuxième état 0 (inhibition de SI2i). Le quatrième interrupteur INT22 est connecté entre la source SI2, et le 2 5 conducteur GND de masse et comporte un quatrième conducteur E22 de commande d'interrupteur, qui est connecté par l'intermédiaire d'un deuxième circuit logique inverseur CLI2 à la première entrée de commande COM1, (au troisième conducteur Di respectif), pour mettre l'interrupteur INT22 en position de fermeture dans le cas où le bit Bi est dans le deuxième état 0 (inhibition de SI2,), et en position d'ouverture 3 0 dans le cas où le bit Bi est dans le premier état 1 (activation de SI2i). 3022711 13 Dans un mode de réalisation, par exemple aux figures 2, 3A, 3B et 11, le circuit additionneur Mi comporte un premier amplificateur opérationnel Al, ayant une première entrée non inverseuse El, connectée à la tension Vrefi_i de référence précédente, à savoir à la sortie S1_1 du circuit 1\4,4 de génération (cette première 5 entrée non inverseuse El formant l'entrée Gi de tension de référence précédente du circuit Mi de génération respectif). Le premier amplificateur opérationnel Al a une deuxième entrée inverseuse E2, connectée au noeud Ni, la première résistance Ri étant connectée entre le noeud respectif Ni et une sortie AS1 du premier amplificateur opérationnel Al, laquelle génère la tension Vrefi de référence 10 respective. La sortie Si est donc formée par la sortie AS1 du premier amplificateur opérationnel A 1 . Si les deux sources de courant Sil, et SI2, sont inhibées, la tension de sortie de l'amplificateur Al sera égale à Vrefi_i, car l'amplificateur Al se comporte comme suiveur de tension. 15 Suivant un mode de réalisation, les sources de courant sont réalisées au moyen d'impédance(s) et/ou de résistance(s) et/ou diode(s) ou et/ou diode(s) Zener et/ou transistors. Dans le mode de réalisation des figures 3A et 3B, un exemple de réalisation des sources de courant Sil, et SI2, est donné ci-dessous. La première source Sil, de courant comporte un premier transistor Tl bipolaire de type pnp, dont le collecteur est connecté au noeud respectif Ni, dont la base est connectée au troisième conducteur Di respectif par l'intermédiaire d'une deuxième résistance R1 et est connectée à une anode d'une première diode Zener Z1 connectée par sa cathode à un conducteur Vcc de tension d'alimentation, l'émetteur 2 5 du premier transistor Ti étant connecté au conducteur Vcc de tension d'alimentation par l'intermédiaire d'une troisième résistance R3. La deuxième source SI2, de courant comporte un deuxième transistor T2 bipolaire de type npn, dont le collecteur est connecté au noeud respectif Ni, dont la base est connectée au troisième conducteur Di respectif par l'intermédiaire d'une 3 0 quatrième résistance R2 et est connectée à une cathode d'une deuxième diode Zener Z2 connectée par son anode à un conducteur GND de masse, l'émetteur du 3022711 14 deuxième transistor T2 étant connecté au conducteur GND de masse par l'intermédiaire d'une cinquième résistance R4. Bien entendu chaque diode Zener Z1, Z2 peut être remplacée par tout moyen imposant une tension prescrite, pouvant être ou comporter une ou plusieurs diodes 5 ou LEDs (diode(s) électro-luminescente(s)). En variante, à la figure 2, la source Sil, est configurée pour générer un courant I1= I d'une manière permanente dans le temps, sans être inhibée, tandis que la source SI2, est configurée pour générer un courant 12= -2.1 d'une manière commutée dans le temps, à savoir 12=-2.1 lorsque la source SI2, est activée par son 10 entrée de commande COM2, dans le cas où le bit Bi est dans le premier état 1, et 12=0 lorsque la source SI2, est inhibée par son entrée de commande COM2, dans le cas où le bit Bi est dans le deuxième état 0 (car l'amplificateur opérationnel inverse), le sens positif de I allant de Vcc à la masse GND. Ou inversement, dans une autre variante, 12 est permanente à 12=1 et Il est commutée entre -2.1 et 0). 15 Dans le mode de réalisation de la figure 4, le circuit Mi de génération respectif est réalisé à l'aide d'amplificateurs opérationnels et d'impédances. Au moins un des ou le circuit Mi de génération respectif (ou plusieurs ou chaque ou tous les circuits Mi de génération respectifs) comporte un deuxième amplificateur opérationnel A2 ayant une troisième entrée inverseuse E3, qui est 2 0 connectée par l'intermédiaire d'une septième impédance R7 à une sortie AS2 du deuxième amplificateur opérationnel A2 et qui est connectée par l'intermédiaire d'une huitième impédance R8 à une sortie AS3 d'un troisième amplificateur opérationnel A3, le deuxième amplificateur opérationnel A2 ayant une quatrième entrée non inverseuse E4 connectée à une deuxième tension prescrite Vr dans 2 5 chaque étage Ei Le troisième amplificateur opérationnel A3 a une cinquième entrée inverseuse E5, qui est connectée par l'intermédiaire d'une sixième impédance R6 au troisième conducteur Di respectif, qui est connectée par l'intermédiaire d'une neuvième impédance R9 à la sortie AS3 du troisième amplificateur opérationnel A3, qui est 3 0 connectée par l'intermédiaire d'une dixième impédance R10 à la tension Vrefi_i de référence précédente (à savoir à la sortie Si_i du circuit 1\4,4 de génération connectée 3022711 15 à l'entrée Gi de tension de référence précédente du circuit Mi de génération respectif et à l'entrée Fi), le troisième amplificateur opérationnel A3 ayant une sixième entrée non inverseuse E6, connectée à la deuxième tension prescrite Vr dans chaque étage 5 Le deuxième et troisième amplificateur opérationnel A2 et A3 ont une quatrième et sixième entrée non inverseuse E4 et E6, connectées à la deuxième tension prescrite Vr dans chaque étage La tension Vr pourra être avantageusement choisie, dans le cas du schéma de la figure 4, au milieu des tensions Vci, correspondant à la sortie du comparateur 10 dans l'état 1 et Vco correspondant à la sortie du comparateur dans l'état 0, soit (Vci+Vco)/2. Dans d'autres modes de réalisation, il est bien sûr possible de générer Si en utilisant d'autres configurations d'amplificateurs opérationnels qui réalisent la même fonction, par exemple en inversant la polarité de Di et en connectant R6 entre Di et 15 l'entrée E3 de A2. La sortie Si est donc formée par la sortie AS2. Suivant un mode de réalisation, la sixième impédance R6 et/ou la septième impédance R7 et/ou la huitième impédance R8 et/ou la neuvième impédance R9 et/ou la dixième impédance R10 comprend ou est une résistance. 2 0 Dans le mode de réalisation des figures 5, 6, 7 et 8, le circuit Mi de génération respectif de tension de référence est réalisé à l'aide d'une ou plusieurs capacité(s) commutée(s). Au moins un des ou le circuit Mi de génération respectif (ou plusieurs ou chaque ou tous les circuits Mi de génération respectifs) comporte un circuit ayant au moins une capacité Cl et des moyens pour commuter la capacité Cl en fonction du bit respectif Bi présent sur le troisième conducteur Di pour générer à partir de la tension de la capacité Cl et à partir de la tension Vrefi_i de référence précédente, générée sur la sortie du circuit 1\4,4 de génération de l'étage Ei_1 de comparaison précédant l'étage Ei de comparaison respectif, la tension Vrefi de référence 3 0 respective. 3022711 16 Suivant un mode de réalisation, au moins un des ou le circuit Mi de génération respectif (ou plusieurs ou chaque ou tous les circuits Mi de génération respectifs) comporte un quatrième amplificateur opérationnel A4 ayant une septième entrée inverseuse E7, qui est connectée par l'intermédiaire d'une onzième capacité 5 C2 se trouvant en parallèle avec un premier circuit interrupteur S10 à une sortie AS4 du quatrième amplificateur opérationnel A4, le quatrième amplificateur opérationnel A4 ayant une huitième entrée non inverseuse E8, qui est connectée à la tension Vrefi_ 1 de référence précédente, à savoir à la sortie Si-1 du circuit Mi_1 de génération (cette entrée E8 formant l'entrée Gi de tension de référence précédente du circuit Mi de 10 génération respectif). La septième entrée inverseuse E7 est connectée par l'intermédiaire d'un deuxième circuit interrupteur S3 à une première borne B1 d'une douzième capacité Cl et étant connectée par l'intermédiaire d'un troisième circuit interrupteur (S4) à une deuxième borne B2 de la douzième capacité Cl. 15 La première borne B1 de la douzième capacité Cl est connectée par l'intermédiaire d'un circuit en série d'une troisième source Vy de tension et d'au moins un quatrième circuit interrupteur S2 et/ou S2' à la deuxième borne B2 de la douzième capacité Cl. La première borne B1 de la douzième capacité Cl est connectée par 2 0 l'intermédiaire d'un cinquième circuit interrupteur S4' à la tension Vrefi_i de référence précédente. La deuxième borne B2 de la douzième capacité Cl est connectée par l'intermédiaire d'un sixième circuit interrupteur S3' à la tension Vrefi_i de référence précédente. 2 5 Par exemple, ledit circuit série comporte, de la première borne B1 de la douzième capacité Cl à la deuxième borne B2 de la douzième capacité Cl, le quatrième circuit interrupteur S2, puis la troisième source Vy de tension, puis l'autre quatrième circuit interrupteur S2'. Chaque circuit interrupteur peut ainsi avoir une entrée de commande 3 0 individuelle entre l'une et l'autre d'une première position de passage du courant et d'une deuxième position d'interruption de courant. Les entrées de commande des 3022711 17 circuits interrupteurs sont connectées aux moyens de commande, configurés pour appliquer des signaux de commande à ces entrées de commande en fonction du bit respectif Bi_1 présent sur le troisième conducteur Di_1. Des modes de réalisation de ces moyens de commande sont décrits ci-5 dessous, en référence aux figures 6 à 8, où les parties se trouvant en circuit ouvert ont été omises pour plus de clarté. On décrit ci-dessous en référence à la figure 6, une première étape d'initialisation du dispositif de la figure 5, mise en oeuvre par des moyens de commande. 10 Les moyens de commande des circuits interrupteurs sont configurés pour mettre le quatrième circuit interrupteur S2 et/ou S2' et le premier circuit interrupteur S10 dans une première position de passage de courant et mettre le deuxième circuit interrupteur S3, le troisième circuit interrupteur S4, le cinquième circuit interrupteur S4' et le sixième circuit interrupteur S3' dans une deuxième 15 position d'interruption de courant. Cette position des circuits d'interrupteurs prise lors de la première étape d'initialisation est prévue pour charger la capacité C 1 à la tension Vy et pour vider la capacité C2, la sortie de l'amplificateur A4 ayant dans ce cas une tension égale à la tension de référence précédente Vret-i. 20 Après cette première étape d'initialisation est effectuée une deuxième étape, mise en oeuvre par des moyens de commande et décrite ci-dessous en référence aux figures 7 et 8. Les moyens de commande des circuits interrupteurs sont configurés pour ensuite : 25 - mettre le quatrième circuit interrupteur S2 et/ou S2', le premier circuit interrupteur S10, le deuxième circuit interrupteur S3 et le sixième circuit interrupteur S3' dans la deuxième position d'interruption de courant et mettre le troisième circuit interrupteur S4 et le cinquième circuit interrupteur S4' dans la première position de passage de courant, lorsque le bit respectif Bi sur le troisième conducteur Di est égal au premier état 1 correspondant au fait que le signal analogique Vin du premier 3022711 18 conducteur est supérieur à la tension Vret_i de référence précédente, ainsi que cela est représenté à la figure 7, ou - mettre le quatrième circuit interrupteur S2 et/ou S2', le premier circuit 5 interrupteur S10, le troisième circuit interrupteur S4 et le cinquième circuit interrupteur S4' dans la deuxième position d'interruption de courant et mettre le deuxième circuit interrupteur S3 et le sixième circuit interrupteur S3' dans la première position de passage de courant, lorsque le bit respectif Bi sur le troisième conducteur D, est égal au deuxième état 0 correspondant au fait que le signal 10 analogique Vin du premier conducteur est inférieur à la tension Vret_i de référence précédente, ainsi que cela est représenté à la figure 8. Il y a à la figure 7 un transfert des charges de la capacité Cl vers la capacité C2 sans inversion de tension, la capacité Cl étant connectée en sens inverse via les circuits interrupteurs S4 et S4'. On a donc pour le bit Bi se trouvant dans le 15 premier état 1, la relation Vref, = Vret_i + Vy. C1/C2 (cas de la figure 7). De même, il y a à la figure 8 un transfert des charges de la capacité Cl vers la capacité C2 avec inversion de tension, la capacité Cl étant connectée en sens direct via les circuits interrupteurs S4 et S4'. On a donc pour le bit Bi se trouvant dans le deuxième état O, la relation Vref, = Vret_i - Vy. C1/C2 (cas de la figure 8). 2 0 Ainsi, selon un mode de réalisation, V,12'= Vy.C1/C2. Selon un mode de réalisation, Vy est le même pour tous les étages E, et C1/C2 de l'étage E;+1 est égal à la moitié de C1/C2 de l'étage Suivant un mode de réalisation, dans ce qui précède, le conducteur 10 sur lequel est appliqué le signal analogique d'entrée Vin peut être précédé d'un 2 5 échantillonneur-bloqueur ou d'un suiveur-bloqueur. Suivant un mode de réalisation représenté à la figure 1C, il peut être prévu un module à retard respectif MD, sur chaque troisième conducteur D, du comparateur respectif C, pour fournir le bit respectif B. Il peut ainsi être prévu des modules à retard MD1,..., MD' ...MDN, pour les étages E1,..., 3 0 EN de comparaison. Par exemple, le conducteur D, de sortie peut être suivi de cellules à retard MD, permettant de synchroniser les signaux de sortie logiques Bi 3022711 19 lorsqu'un changement d'état apparaît à l'entrée Vin. Les sorties logiques D, peuvent être suivies de bascules MD, par exemple asynchrones (en anglais : Latch) pour mémoriser l'état au temps t ou d'une mémoire du type FIFO (type premier entré, premier sorti). 5 Suivant un mode de réalisation, il est possible d'implémenter un circuit d'hystérésis sur chaque comparateur. Un tel circuit d'hystérésis permet d'avoir une faible réaction positive de la sortie D, vers l'entrée T, et permet d'obtenir des états de sortie stables lorsqu'il est nécessaire de convertir des signaux analogiques Vin bruités. 10 Suivant un mode de réalisation, il est possible de prévoir un système de réglage, par exemple par ajustage laser ou autre, de sorte que les sources de courant et les amplificateurs fournissent la valeur nécessaire au bon fonctionnement du circuit. Ce système de réglage comporte par exemple le moyen 12 précité. Suivant un mode de réalisation, il est possible de prévoir un système d'auto- 1 5 étalonnage permettant le réglage à l'initialisation ou dynamique des courants et des gains, de sorte à réaliser l'auto zéro et régler la linéarité du circuit, par exemple en réglant soit à la mise sous tension, soit en continu les courants des sources ou générateurs de courant. Un mode de réalisation d'un tel système 40 d'auto-étalonnage est représenté 2 0 aux figures 9A et 9B pour étalonner un transistor T d'un générateur de courant. Ce transistor T est représenté par un transistor de type MOS, mais peut être tout type de transistor, par exemple de type bipolaire, JFET et peut être l'un et/ou l'autres des transistors Ti, T2 mentionnés ci-dessus. Ce système 50 d'auto-étalonnage comporte un septième circuit interrupteur S7 connecté entre la grille G (ou base) et le drain D 2 5 (ou collecteur) du transistor T et un circuit commutateur SC relié au drain D et apte à connecter ce drain D soit à un troisième générateur IREF de courant de référence, soit à une sortie SOUT. La sortie SOUT et la source S du transistor T représentent, éventuellement avec interposition d'une ou plusieurs résistances, les deux bornes d'utilisation du générateur de courant, par lesquelles passe le courant généré par ce 3 0 générateur de courant. 3022711 20 Au cours d'une première étape de calibration du transistor T du générateur de courant, des moyens de commande provoquent la fermeture du septième circuit interrupteur S7 et le passage du circuit commutateur SC sur le troisième générateur TREF de courant de référence selon la figure 9A. S7 court-circuite le drain D sur la 5 grille G du transistor T. La charge Cgs de ce transistor T s'ajuste alors de sorte à ce que le courant de drain soit égal à TREF Le courant drain D - source S est ainsi calibré à TREF. Au cours d'une deuxième étape postérieure à la première étape, et une fois que le courant drain D - source S est calibré à TREF, les moyens de commande 10 provoquent l'ouverture du septième circuit interrupteur S7 et le passage du circuit commutateur SC sur la sortie SOUT selon la figure 9B. Le courant drain D - source S du transistor T n'est pas modifié et reste égal à TREF, car la charge sur la capacité cgs intrinsèque au transistor S (la capacité cgs, bien qu'étant représentée en dehors du transistor T, se trouve dans le transistor T entre sa grille G et sa source S) est 15 conservée. Le générateur de courant génère alors le courant TREF sur ses bornes d'utilisation SOUT et S. Suivant un mode de réalisation, il est possible de prévoir deux groupes de générateurs de courant, à savoir un premier groupe de générateurs de courant qui fait son auto-étalonnage par ce système et un deuxième groupe de générateurs de 2 0 courant qui est utilisé pour la conversion analogique-numérique. Par exemple, des moyens de commande sélectionnent les générateurs de courant du premier groupe comme étant les sources de courant qui sont inhibées, et les générateurs de courant du deuxième groupe comme étant les sources de courant qui sont activées. Le système d'auto-étalonnage peut comporter un ou des transistors à grille 2 5 flottante, qui permettent de mémoriser les réglages. Suivant un mode de réalisation, il est possible de prévoir la structure du dispositif de conversion comme étant un circuit pouvant être mis en cascade. Suivant un mode de réalisation, chaque étage de conversion Ei comporte des bornes d'entrée accessible de l'extérieur comprenant au moins le conducteur Di et/ou la sortie Si 30 et/ou l'entrée Gi et éventuellement 10 et/ou 11 et/ou 12. Ainsi, l'utilisateur peut sélectionner le nombre d'étages Ei de conversion qu'il souhaite utiliser en les mettant 3022711 21 en cascade, c'est-à-dire en connectant l'entrée Gi d'un étage à la sortie Si_i de l'étage précédent sur un nombre d'étage qu'il choisit. Ce nombre d'étages est par exemple choisi en fonction du nombre n de bits qu'il choisit. Pour faciliter cette mise en cascade, le circuit peut comprendre un amplificateur de gain réglable et pouvant 5 délivrer par exemple la différence entre le signal d'entrée Vin et la dernière tension de référence VrefN_I, cette différence de tensions pouvant ou non au choix être multipliée d'un facteur 2N-1 ou autre. Il est possible également de prévoir un transfert d'un circuit à l'autre d'une tension de référence VrefN, du courant IN, ou de toute combinaison de ces 10 possibilités. Il est également envisageable de prévoir un réglage externe des courants de référence pour simplifier la mise en cascade. Le dispositif de conversion des figures 1 à 4 peut par exemple fonctionner sans horloge. Le dispositif de conversion des figures 1 à 4 peut être un convertisseur analogique-numérique flash. Le dispositif de conversion des figures 1 à 8 peut être 15 un convertisseur analogique-numérique séquentiel, et peut par exemple implémenter un échantillonneur bloqueur ou des amplificateurs à capacité commutée. Suivant un mode de réalisation, la conversion peut s'exercer pour une tension analogique d'entrée Vin comprise entre Vrefo + Vx et Vrefo - V. L'invention concerne également un procédé de conversion d'un signal 20 analogique en un signal numérique ayant N bits, par un dispositif de conversion comportant au moins un premier conducteur 10 d'application du signal Vin analogique, un deuxième conducteur 11 d'application d'une tension prescrite Vref1 et N étages Ei de comparaison pour la fourniture respectivement des N bits sur au moins un troisième conducteur Di de fourniture du signal numérique, N étant un 25 entier naturel supérieur ou égal à deux, caractérisé en ce que les N étages Ei de comparaison sont connectés en cascade l'un à la suite de l'autre, d'un premier étage El de comparaison à un dernier étage EN de comparaison, chaque étage Ei de comparaison respectif autre que le dernier étage EN de 30 comparaison comportant : 3022711 22 - en plus d'un comparateur C, respectif, qui, au cours d'une étape de comparaison, compare le signal Vin analogique à une tension Vret_i de référence respective, présente sur une première entrée F, de comparaison respective et fournit sur le troisième conducteur D, le bit respectif B, en fonction du résultat de la 5 comparaison, - un circuit M, de génération respectif de la tension Vref, de référence respective, ayant une sortie respective S, de fourniture de cette tension Vref, de référence respective connectée à la première entrée F, de comparaison respective, au cours d'une première étape de génération, le circuit M1 de génération du 10 premier étage E1 de comparaison génère sur sa sortie Si sa tension Vref1 de référence à partir de la tension Vrefo prescrite présente sur le deuxième conducteur 11, puis, au cours d'une autre étape de génération, chaque circuit M, de génération respectif de chaque étage E, de comparaison respectif qui suit le premier 15 étage M1 de comparaison génère sur sa sortie respective S, la tension Vref, de référence respective à partir de la tension Vret_i de référence générée sur la sortie S,_ 1 du circuit M,_1 de génération de l'étage E,_1 de comparaison précédant cet étage Ei de comparaison respectif, appelée tension Vret_i de référence précédente, et à partir du bit respectif B, du troisième conducteur Di de son comparateur respectif Ci. 20 REVENDICATIONS1. Dispositif de conversion d'un signal analogique en un signal numérique ayant N bits, comportant au moins un premier conducteur (10) d'application du signal (Vin) analogique, un deuxième conducteur (11) d'application d'une tension prescrite (Vrefo) et N étages (E,) de comparaison pour la fourniture respectivement des N bits sur au moins un troisième conducteur (D,) de fourniture du signal numérique, N étant un entier naturel supérieur ou égal à deux, caractérisé en ce que les N étages (E,) de comparaison sont connectés en cascade l'un à la suite de l'autre, d'un premier étage (E1) de comparaison à un dernier étage (EN) de comparai son, chaque étage (E,) de comparaison respectif autre que le dernier étage (EN) de comparaison comportant : - en plus d'un comparateur (C,) de comparaison respectif du signal (Vin) analogique à une tension (Vret_i) de référence respective, présente sur une première entrée (F,) de comparaison respective pour fournir sur le troisième conducteur (D,) le bit respectif (Bi) en fonction du résultat de la comparaison, - un circuit (Mi) de génération respectif de la tension (Vret) de référence 20 respective, ayant une sortie respective (Si) de fourniture de cette tension (Vret) de référence respective connectée à la première entrée (F,) de comparaison respective, le circuit (MI) de génération du premier étage (E1) de comparaison étant configuré pour générer sur sa sortie (Si) sa tension (Vrefi) de référence à partir de la tension (Vrefo) prescrite présente sur le deuxième conducteur (11), 25 chaque circuit (M,) de génération respectif de chaque étage (E,) de comparaison respectif qui suit le premier étage (MI) de comparaison étant configuré pour générer sur sa sortie respective (Si) la tension (Vret) de référence respective à partir de la tension (Vret_i) de référence générée sur la sortie (Si-i) du circuit (1\4,1) de génération de l'étage (Ei_i) de comparaison précédant cet étage (E,) de 30 comparaison respectif, appelée tension (Vref,_i) de référence précédente, et à partir du bit respectif (Bi) du troisième conducteur (Di) de son comparateur respectif (Ci). 3022711 24 2. Dispositif de conversion suivant la revendication 1, caractérisé en ce que Vref, = Vret_i + lorsque le bit respectif (B,) sur le troisième conducteur (D,) est égal à un premier état (1) correspondant au fait que le signal analogique (Vin) du premier conducteur (10) est supérieur à la tension Vret_i de référence 5 précédente, Vref, = Vret_i - lorsque le bit respectif (B,) sur le troisième conducteur (D,) est égal à un deuxième état (0) correspondant au fait que le signal analogique (Vin) du premier conducteur est inférieur à la tension Vret_i de référence précédente, 10 où Vref, est la tension de référence respective du circuit (M,) de génération respectif de l'étage (Ei) de comparaison respectif, Vret_i est la tension de référence précédente, VX est une première tension prescrite dans chaque étage (E,) de comparaison, 15 i est le rang du bit respectif (B,), qui est un entier naturel allant de 1 à N et qui correspond à l'ordre décroissant du poids du bit respectif (Bi). 3. Dispositif de conversion suivant l'une quelconque des revendications précédentes, caractérisé en ce qu'au moins un des ou le circuit (M,) de génération respectif comporte au moins un amplificateur opérationnel (Al, A2, A3, A4, A5) pour générer à partir du bit respectif (B,) présent sur le troisième conducteur (D,) et à partir de la tension (Vret_i) de référence précédente générée sur la sortie (Si_i) du circuit (M,_1) de génération de l'étage (Ei_i) de comparaison précédant l'étage (E,) de comparaison respectif la tension (Vret) de référence respective. 4. Dispositif de conversion suivant l'une quelconque des revendications précédentes, caractérisé en ce que qu'au moins un des ou le circuit (M,) de génération respectif comporte au moins une source de courant commandée en fonction du bit respectif (B,) présent sur le troisième conducteur (D,) pour générer à partir du courant généré par cette source et à partir de la tension (Vret_i) de référence précédente générée sur la sortie (Si_i) du circuit (1\4,4 de génération de l'étage (E,1) de comparaison précédant l'étage (E,) de comparaison respectif la tension (Vret) de référence respective. 3022711 25 5. Dispositif de conversion suivant la revendication 4, caractérisé en ce que la source de courant comporte au moins un transistor (T1, T2) de production dudit courant. 6. Dispositif de conversion suivant l'une quelconque des revendications 5 précédentes, caractérisé en ce qu'au moins un des ou le circuit (Mi) de génération respectif comporte une première source (SIli) de génération d'un premier courant (I1) arrivant en un noeud respectif (Ni) et une deuxième source (SI2i) de génération d'un deuxième courant (12) partant du noeud respectif (Ni), la première source (SIli) de courant comportant une première entrée 10 (COM1i) de commande connectée au troisième conducteur (Di) de bit respectif pour activer la première source (SIli) de courant lorsque le bit respectif (Bi) sur le troisième conducteur (Di) est égal à un deuxième état (0) correspondant au fait que le signal analogique (Vin) du premier conducteur est inférieur à la tension Vrefi_i de référence précédente et pour inhiber la première source (SIli) de courant lorsque le 15 bit respectif (Bi) sur le troisième conducteur (Di) est égal à un premier état (1) correspondant au fait que le signal analogique (Vin) du premier conducteur est supérieur à la tension Vrefi_i de référence précédente, la deuxième source (SI2i) de courant comportant une deuxième entrée (COM2i) de commande connectée au troisième conducteur (Di) de bit respectif pour 20 inhiber la deuxième source (SI2i) de courant lorsque le bit respectif (Bi) sur le troisième conducteur (Di) est égal à un deuxième état (0) correspondant au fait que le signal analogique (Vin) du premier conducteur est inférieur à la tension (Vrefi_i) de référence précédente et pour activer la deuxième source (SI2i) de courant lorsque le bit respectif (Bi) sur le troisième conducteur (Di) est égal à un premier état (1) 25 correspondant au fait que le signal analogique (Vin) du premier conducteur est supérieur à la tension (Vrefi_i) de référence précédente, le noeud respectif (Ni) étant connecté à une première résistance respective (Ri) d'un circuit additionneur (Mi) de la tension (Vrefi_i) de référence précédente, présente sur le noeud respectif (Ni), à la tension de la première résistance respective 30 (R,), due au passage du premier courant (I1) de la première source (SIli) ou du 3022711 26 deuxième courant de la deuxième source (SI2i) dans la première résistance respective (Ri). 7. Dispositif de conversion suivant la revendication précédente, caractérisé en ce que le deuxième courant (I2) a même valeur absolue (I) que le premier courant 5 (I1). 8. Dispositif de conversion suivant la revendication 6 ou 7, prise en combinaison avec la revendication 2, caractérisé en ce que Vx / 21= . I où 10 Ri est la première résistance respective, I est la valeur absolue du premier courant (I1), égale à la valeur absolue du deuxième courant (I2). 9. Dispositif de conversion suivant l'une quelconque des revendications 6 à 8, caractérisé en ce que le circuit additionneur (Mi) comporte un premier 15 amplificateur opérationnel (Al), ayant une première entrée non inverseuse (El), connectée à la tension (Vrefi_i) de référence précédente et ayant une deuxième entrée inverseuse (E2), connectée au noeud (Ni), la première résistance (Ri) étant connectée entre le noeud respectif (Ni) et une sortie (AS1) du premier amplificateur opérationnel (Al), laquelle génère la tension (Vrefi) de référence respective. 20 10. Dispositif de conversion suivant l'une quelconque des revendications 6 à 9, caractérisé en ce que - la première source (SIli) de courant comporte un premier transistor (Ti) bipolaire de type pnp, dont le collecteur est connecté au noeud respectif (Ni), dont la base est connectée au troisième conducteur (Di) respectif par l'intermédiaire d'une 25 deuxième résistance (R1) et est connectée à une anode d'une première diode Zener (Z1) connectée par sa cathode à un conducteur (Vcc) de tension d'alimentation, l'émetteur du premier transistor (Ti) étant connecté au conducteur (Vcc) de tension d'alimentation par l'intermédiaire d'une troisième résistance (R3), - la deuxième source (SI2i) de courant comporte un deuxième transistor (T2) 30 bipolaire de type npn, dont le collecteur est connecté au noeud respectif (Ni), dont la base est connectée au troisième conducteur (Di) respectif par l'intermédiaire d'une 3022711 27 quatrième résistance (R2) et est connectée à une cathode d'une deuxième diode Zener (Z2) connectée par son anode à un conducteur (GND) de masse, l'émetteur du deuxième transistor (T2) étant connecté au conducteur (GND) de masse par l'intermédiaire d'une cinquième résistance (R4). 5 11. Dispositif de conversion suivant l'une quelconque des revendications 1 à 3, caractérisé en ce qu'au moins un des ou le circuit (Mi) de génération respectif comporte : un deuxième amplificateur opérationnel (A2) ayant une troisième entrée inverseuse (E3), qui est connectée par l'intermédiaire d'une septième impédance 10 (R7) à une sortie (AS2) du deuxième amplificateur opérationnel (A2) et qui est connectée par l'intermédiaire d'une huitième impédance (R8) à une sortie (AS3) d'un troisième amplificateur opérationnel (A3), le deuxième amplificateur opérationnel (A2) ayant une quatrième entrée non inverseuse (E4) connectée à une deuxième tension prescrite (Vr) dans chaque étage (E,), 15 - le troisième amplificateur opérationnel (A3) ayant une cinquième entrée inverseuse (E5), qui est connectée par l'intermédiaire d'une sixième impédance (R6) au troisième conducteur (Di) respectif, qui est connectée par l'intermédiaire d'une neuvième impédance (R9) à la sortie (AS3) du troisième amplificateur opérationnel (A3), qui est connectée par l'intermédiaire d'une dixième impédance (R10) à la 2 0 tension (Vrefi_i) de référence précédente, le troisième amplificateur opérationnel (A3) ayant une sixième entrée non inverseuse (E6), connectée à la deuxième tension prescrite (Vr) dans chaque étage (Ei). 12. Dispositif de conversion suivant la revendication 11, caractérisé en ce que la sixième impédance (R6) et/ou la septième impédance (R7) et/ou la huitième 2 5 impédance (R8) et/ou la neuvième impédance (R9) et/ou la dixième impédance (R10) est une résistance. 13. Dispositif de conversion suivant l'une quelconque des revendications 1 à 3, caractérisé en ce qu'au moins un des ou le circuit (Mi) de génération respectif comporte un circuit ayant au moins une capacité (C1) et des moyens pour commuter 30 la capacité (C1) en fonction du bit respectif (Bi) présent sur le troisième conducteur (Di) pour générer à partir de la tension de la capacité (C1) et à partir de la tension 3022711 28 (Vret_i) de référence précédente, générée sur la sortie du circuit (M,_1) de génération de l'étage (E,1) de comparaison précédant l'étage (E,) de comparaison respectif, la tension (Vret) de référence respective. 14. Dispositif de conversion suivant l'une quelconque des revendications 1 à 5 3, caractérisé en ce qu'au moins un des ou le circuit (M,) de génération respectif comporte : - un quatrième amplificateur opérationnel (A4) ayant une septième entrée inverseuse (E7), qui est connectée par l'intermédiaire d'une onzième capacité (C2) se trouvant en parallèle avec un premier circuit interrupteur (S10) à une sortie (AS4) 10 du quatrième amplificateur opérationnel (A4), le quatrième amplificateur opérationnel (A4) ayant une huitième entrée non inverseuse (E8), qui est connectée à la tension (Vret_i) de référence précédente, - la septième entrée inverseuse (E7) étant connectée par l'intermédiaire d'un deuxième circuit interrupteur (S3) à une première borne (B1) d'une douzième 15 capacité (Cl) et étant connectée par l'intermédiaire d'un troisième circuit interrupteur (S4) à une deuxième borne (B2) de la douzième capacité (C1), - la première borne (B1) de la douzième capacité (Cl) étant connectée par l'intermédiaire d'un circuit en série d'une troisième source (Vy) de tension et d'au moins un quatrième circuit interrupteur (S2, S2') à la deuxième borne (B2) de la 20 douzième capacité (C1), - la première borne (B1) de la douzième capacité (Cl) étant connectée par l'intermédiaire d'un cinquième circuit interrupteur (S4') à la tension (Vret_i) de référence précédente, - la deuxième borne (B2) de la douzième capacité (Cl) étant connectée par 25 l'intermédiaire d'un sixième circuit interrupteur (S3') à la tension (Vret_i) de référence précédente. 15. Dispositif de conversion suivant la revendication 14, caractérisé en ce que des moyens de commande des circuits interrupteurs sont configurés pour : - mettre le quatrième circuit interrupteur (S2, S2') et le premier circuit 30 interrupteur (S10) dans une première position de passage de courant et mettre le deuxième circuit interrupteur (S3), le troisième circuit interrupteur (S4), le 3022711 29 cinquième circuit interrupteur (S4') et le sixième circuit interrupteur (S3') dans une deuxième position d'interruption de courant, puis - mettre le quatrième circuit interrupteur (S2, S2'), le premier circuit interrupteur (S10), le deuxième circuit interrupteur (S3) et le sixième circuit 5 interrupteur (S3') dans la deuxième position d'interruption de courant et mettre le troisième circuit interrupteur (S4) et le cinquième circuit interrupteur (S4') dans la première position de passage de courant, lorsque le bit respectif (Bi) sur le troisième conducteur (Di) est égal au premier état (1) correspondant au fait que le signal analogique (Vin) du premier conducteur est supérieur à la tension Vrefi_i de 10 référence précédente, ou - mettre le quatrième circuit interrupteur (S2, S2'), le premier circuit interrupteur (S10), le troisième circuit interrupteur (S4) et le cinquième circuit interrupteur (S4') dans la deuxième position d'interruption de courant et mettre le 15 deuxième circuit interrupteur (S3) et le sixième circuit interrupteur (S3') dans la première position de passage de courant, lorsque le bit respectif (Bi) sur le troisième conducteur (Di) est égal au deuxième état (0) correspondant au fait que le signal analogique (Vin) du premier conducteur est inférieur à la tension (Vrefi_i) de référence précédente. 20 25 30