Brevet FR3012673A1 — publié le 20150501

MEMOIRE PROGRAMMABLE PAR INJECTION DE PORTEURS CHAUDS ET PROCEDE DE PROGRAMMATION D'UNE TELLE MEMOIRE La présente invention concerne les mémoires en circuit intégré comprenant des cellules mémoire à grille divisée comprenant chacune une section de transistor de sélection et une section de transistor à grille flottante. La section de transistor de sélection comporte une grille de sélection et la section de transistor à grille flottante comporte une grille flottante et une grille de contrôle. Les cellules mémoire dites "à grille divisée" ("split gate") sont classiquement programmées par injection d'électrons chauds (ou "injection de porteurs chauds"). La programmation par électrons chauds présente, par rapport à la programmation par effet tunnel, l'avantage d'être de courte durée, généralement 100 fois plus courte qu'une programmation par effet tunnel. Pour fixer les idées, le temps de programmation d'une cellule mémoire par injection d'électrons chauds est typiquement de l'ordre de quelques microsecondes contre quelques millisecondes pour une programmation par effet tunnel. Lors de la programmation par électrons chauds, les deux sections de transistor de la cellule mémoire coopèrent en vue de l'injection de charges électriques dans la grille flottante. La section de transistor de sélection présente un canal conducteur dans lequel se forme un courant comprenant des électrons à haute énergie cinétique, dits "électrons chauds". Lorsque ce courant atteint le canal conducteur de la section de transistor à grille flottante, une zone d'injection se forme où les électrons à haute énergie sont injectés dans la grille flottante sous l'effet d'un champ électrique transversal créé par la tension appliquée à la grille de contrôle. Pour obtenir un bon rendement d'injection, on doit s'assurer que la section de transistor de sélection fonctionne en mode saturé afin que son canal conducteur présente une zone de pincement au voisinage de la zone d'injection. La concentration du courant dans la zone de pincement favorise l'apparition d'électrons à haute énergie cinétique, le rendement d'injection étant alors maximalisé. Ce mode de fonctionnement saturé de la section de transistor de sélection est également appelé "weak-inversion" (régime de faible inversion) ou "subthreshold" (mode de fonctionnement sous la tension de seuil). Le mode de fonctionnement saturé de la section de transistor de sélection est classiquement obtenu en imposant un faible courant de programmation dans la cellule mémoire, au moyen d'une source de courant, tandis que la tension drain-source de cette section de transistor s'ajuste automatiquement au courant imposé, par effet cascode. Cette configuration est illustrée sur la figure 1, qui montre l'agencement d'une cellule mémoire à grille divisée C1i,i dans une ligne de mot WLi d'un plan mémoire, et l'agencement de la source de courant précitée, désignée par la référence IG1. La grille de sélection SG de la section de transistor de sélection ST de la cellule mémoire est connectée à une ligne de sélection SLi et la grille de contrôle CG de la section de transistor à grille flottante FGT est connectée à une ligne de contrôle de grille CGLi. Le drain D de la section de transistor de sélection est connecté à une ligne de bit BLi et la source S de la section de transistor à grille flottante FGT est connectée à une ligne de source SCLi. Les lignes de sélection SLi, de contrôle de grille CGLi et de source SCLi sont parallèles et reliées à l'ensemble des cellules mémoire de la ligne de mot. La ligne de bit BLi est transversale aux lignes SLi, CGLi, SCLi et est également connectée à des cellules mémoire appartenant à d'autres lignes de mot (non représentées). La source de courant IG1 est agencée entre l'extrémité de la ligne de bit BLi et la masse. La ligne de sélection SLi reçoit une tension de sélection VSi, la ligne de contrôle de grille CGLi reçoit une tension de grille VGi et la ligne de source SCLi reçoit une tension de ligne source VSL. La tension VG est généralement élevée, par exemple 10 V, pour faire apparaître, dans le canal de la section de transistor à grille flottante FGT, un champ électrique transversal favorisant l'injection d'électrons dans la grille flottante. La tension VSL est suffisamment élevée, par exemple 4 V, pour assurer la conduction de la cellule mémoire. La tension de sélection VS est généralement fixée à une valeur quelconque supérieure à la tension de seuil de la section de transistor de sélection, par exemple entre 1V et 3V, le mode de fonctionnement saturé de la section de transistor de sélection ST étant imposé par la source de courant IG1. Le courant de programmation imposé par la source de courant IG1 circule donc de la ligne de source SCLi vers la ligne de bit BLi. Un flux d'électrons circulant en sens inverse du courant traverse le canal de la section de transistor de sélection jusqu'à atteindre la zone de pincement puis le point d'injection dans le canal de la section de transistor à grille flottante. En contrepartie de leur bon rendement d'injection, les cellules mémoire à grille divisée présente l'inconvénient d'occuper une plus grande surface de semi-conducteur que les cellules mémoire flash classique, qui sont également programmées par injection d'électrons chauds mais ne comportent qu'une grille de contrôle. Le brevet US 5 495 441 divulgue une cellule mémoire dite "à grille divisée" dont la section de transistor de sélection est agencée verticalement pour diminuer l'encombrement de la cellule mémoire. La figure 2 correspond à la figure 7 de ce document et montre par une vue en coupe la structure d'une telle cellule mémoire. Les signes de référence numériques sur la figure 2 sont ceux de la figure 7 originale du document précité. La cellule mémoire C2 montrée sur la figure 2 comporte une tranchée gravée dans un substrat (27) après formation d'une grille flottante FG (28) en polysilicium (silicium polycristallin) au-dessus du substrat. La tranchée a ensuite été recouverte d'une couche d'oxyde (200a, 200b). Une couche conductrice en polysilicium (26) a ensuite été déposée sur l'ensemble de la cellule mémoire. La couche conductrice (26) présente une partie s'étendant dans la tranchée et formant une grille de sélection verticale SG, une partie s'étendant sur la grille flottante FG (28) formant une grille de contrôle horizontale CG, le reste de la couche conductrice formant une ligne de sélection SL de la cellule mémoire. Une région dopée (21) implantée dans le substrat forme une ligne de bit BL et des régions dopées (20) implantées au fond de la tranchée forment des "lignes de bit de source" SBL ("source bit liges") qui sont parallèles à la ligne de bit BL (21). La cellule mémoire C2 comporte ainsi une section de transistor de sélection ST ayant un canal vertical de longueur Ll, et une section de transistor à grille flottante FGT ayant un canal horizontal de longueur L2, qui coopèrent pour former un transistor ayant un canal de longueur Ll+L2. Les grilles de contrôle CG et de sélection SG des deux sections de transistor FGT, ST sont formées par la même couche conductrice (26) et sont confondues. La cellule mémoire C2 est formée conjointement à une cellule mémoire C2' reliée à la même ligne de sélection SL (26) et à la même ligne de bit BL (21), mais à une "ligne de bit de source" SBL' (20) différente. Comme le montre la figure 3, cette structure de cellule mémoire C2, C2' impose une architecture de plan mémoire très différente de l'architecture conventionnelle montrée sur la figure 1. Les sources S des sections de transistor de sélection ST des deux cellules mémoire jumelles sont reliées aux "lignes de bit de source" SBL (20), SBL' (20) qui sont parallèles à la ligne de bit BL (21). La ligne de sélection SL (26) , les grilles SG (26) et CG (26) des cellules mémoire sont au même potentiel électrique, les grilles SG et CG ne formant donc qu'une grille unique de sélection/contrôle. La programmation de la cellule mémoire C2 nécessite d'agencer la source de courant IG1 du côté de la section de transistor de sélection ST, soit ici dans la "ligne de bit de source" SBL. Cette structure de cellule mémoire offre un faible encombrement grâce à l'agencement vertical de la section de transistor de sélection. En contrepartie, elle implique une multiplication du nombre de lignes de source, sous forme de "lignes de bit de source" SBL, d'où il résulte une multiplication des moyens de commutation de tensions dans le plan mémoire. Par exemple, une ligne de mot comprenant 1024 cellules mémoire nécessitera 512 lignes de bit et 1024 "lignes de bit de source" parallèles aux lignes de bit, contre 1024 lignes de bit et une seule ligne de source dans une architecture conventionnelle du type montré sur la figure 1. De plus, la prévision d'une grille unique formant à la fois une grille de contrôle et une grille de sélection ne permet pas de contrôler le rendement d'injection avec l'efficacité qu'offre une cellule mémoire à grille divisée conventionnelle du type représenté sur la figure 1. De l'art antérieur qui vient d'être exposé, il sera retenu que le contrôle du courant de programmation au moyen d'une source de courant nécessite de placer la source de courant dans une ligne connectée individuellement à une première borne de la cellule mémoire, à savoir une ligne de bit BL dans l'architecture de plan mémoire de la figure 1 ou une "ligne de bit de source" SBL dans l'architecture de plan mémoire de la figure 3, et d'appliquer à une seconde borne de la cellule mémoire la tension drain-source ou source-drain de la cellule mémoire assurant sa mise en conduction. Ainsi, la prévision d'une section de transistor de sélection ayant une grille verticale enterrée implique dans l'art antérieur une individualisation et donc une multiplication des lignes de source sous forme de "lignes de bit de source", pour contrôler individuellement les courants de programmation appliqués à chaque cellule mémoire. Il pourrait donc être souhaité de prévoir une architecture de cellule mémoire et un procédé de programmation d'une telle cellule mémoire permettant de bénéficier de certains avantages des architectures connues sans certains de leurs inconvénients.35 Des modes de réalisation de l'invention concernent une mémoire en circuit intégré comprenant au moins une ligne de mot comprenant une rangée de cellules mémoire à grille divisée comprenant chacune une section de transistor de sélection comportant une grille de sélection verticale enterrée et une section de transistor à grille flottante comportant une grille flottante et une grille de contrôle horizontales, une ligne de sélection pour appliquer une tension de sélection aux grilles de sélection des cellules mémoire de la rangée, une ligne de contrôle de grille pour appliquer une tension de grille aux grilles de contrôle des cellules mémoire de la rangée, des lignes de bit pour appliquer individuellement un courant de programmation aux cellules mémoire, et un plan de source enterré sous les cellules mémoire et commun aux cellules mémoire de la ligne de mot, pour collecter des courants de programmation de cellules mémoire, dans laquelle les sections de transistor de sélection des cellules mémoire sont connectées au plan de source tandis que les sections de transistor à grille flottante des cellules mémoire sont connectées aux lignes de bit. Selon un mode de réalisation, la mémoire comprend un circuit de contrôle de courant de programmation configuré pour contrôler le courant de programmation traversant une cellule mémoire en agissant sur la tension de sélection appliquée à la ligne de sélection. Selon un mode de réalisation, le circuit de contrôle de courant de programmation comprend au moins une cellule mémoire témoin, des moyens pour faire apparaître un courant de référence dans la cellule mémoire, et des moyens pour appliquer à la ligne de sélection une tension de sélection prélevée sur une borne de la cellule mémoire témoin. Selon un mode de réalisation, la cellule mémoire témoin est de même structure que les cellules mémoire de la ligne de mot, et le circuit de contrôle de courant de programmation est configuré pour appliquer une tension continue à la grille flottante de la cellule mémoire témoin. Selon un mode de réalisation, la cellule mémoire témoin est de même structure que les cellules mémoire de la ligne de mot, et dans laquelle le circuit de contrôle de courant de programmation est configuré pour prélever la tension de référence sur la grille de sélection de la section de transistor de sélection de la cellule mémoire témoin. Selon un mode de réalisation, une borne de la cellule mémoire témoin est reliée à une première entrée d'un amplificateur différentiel recevant une tension continue sur une seconde entrée, la sortie de l'amplificateur différentiel étant reliée à la grille de sélection de la section de transistor de sélection de la cellule mémoire témoin. Selon un mode de réalisation, le circuit de contrôle de courant de programmation comprend un circuit pour mesurer un courant circulant dans une ligne de bit à laquelle la cellule mémoire à programmer est connectée, un circuit pour ajuster la tension de sélection de manière que le courant mesuré dans la ligne de bit soit égal à ou proche d'un courant de référence. Selon un mode de réalisation, le circuit de mesure de courant comprend au moins un amplificateur de lecture 35 configuré pour appliquer une tension de lecture à la ligne de bit et fournir une donnée binaire qui change de valeur logique lorsqu'un courant supérieur au courant de référence circule dans la ligne de bit. Selon un mode de réalisation, le circuit de contrôle de courant de programmation est configuré pour exécuter une phase d'étalonnage de la tension de sélection consistant à déterminer, par approches successives, une tension de sélection qui est telle que la donnée binaire fournie par l'amplificateur de lecture change d'état logique, et exécuter une phase de programmation de la cellule mémoire en utilisant comme tension de sélection une tension qui est égale à ou est fonction de la tension de sélection déterminée au cours de la phase d'étalonnage. Selon un mode de réalisation, le circuit de contrôle de courant de programmation comprend un organe de calcul apte à lire la sortie de l'amplificateur de lecture, et un circuit générateur de tension contrôlé par l'organe de calcul. Selon un mode de réalisation, la grille de sélection d'une cellule mémoire est partiellement recouverte par la grille flottante de la cellule mémoire ou est alignée verticalement sur une couche diélectrique latérale recouvrant les flancs de la grille flottante. Des modes de réalisation de l'invention concernent également un procédé de programmation d'une cellule mémoire selon l'invention, comprenant une étape consistant à contrôler un courant de programmation traversant la cellule mémoire en agissant sur une tension de sélection appliquée à la ligne de sélection. Selon un mode de réalisation, le procédé comprend une étape consistant à générer la tension de sélection à partir d'une tension prélevée dans une cellule mémoire témoin traversée par un courant de référence. Selon un mode de réalisation, le procédé comprend une étape consistant à mesurer un courant circulant dans la ligne de bit à laquelle la cellule mémoire à programmer est connectée, et une étape consistant à ajuster la tension de sélection de manière que le courant mesuré dans la ligne de bit soit égal à ou proche d'un courant de référence. Selon un mode de réalisation, le procédé comprend une étape préliminaire d'étalonnage de la tension de sélection consistant à déterminer, par approches successives, une tension de sélection en lecture de la cellule mémoire correspondant à un courant de lecture déterminé, et dans lequel l'étape de programmation de la cellule mémoire est conduite en utilisant comme tension de sélection en programmation une tension qui est égale à ou est fonction de la tension de sélection en lecture déterminée au cours de l'étape d'étalonnage. Des modes de réalisation d'une cellule mémoire à grille divisée selon l'invention et d'un procédé de programmation d'une telle cellule mémoire seront décrits dans ce qui suit à titre non limitatif, en relation avec les figures jointes parmi lesquelles : - la figure 1 précédemment décrite montre une architecture conventionnelle de plan mémoire comprenant des cellules mémoire à grille divisée, - la figure 2 précédemment décrite est une vue en coupe d'une cellule mémoire à grille divisée classique ayant une grille de sélection verticale, - la figure 3 précédemment décrite montre une architecture de plan mémoire recevant la cellule mémoire de la figure 2, - la figure 4 est une vue en coupe d'un premier mode de réalisation d'une cellule mémoire selon l'invention, - la figure 5 montre une architecture de plan mémoire 10 comprenant une cellule mémoire selon l'invention, - la figure 6 montre l'architecture générale d'une mémoire selon l'invention, - la figure 7 montre un premier mode de réalisation de moyens de programmation de cellules mémoire représentés 15 sous forme de bloc sur la figure 6, - les figures 8A, 8B montrent un second mode de réalisation de moyens de programmation représentés sous forme de bloc sur la figure 7, - la figure 9 est une vue en coupe d'un second mode de 20 réalisation d'une cellule mémoire selon l'invention, et montre une étape de programmation de la cellule mémoire, - la figure 10 montre une étape d'effacement d'une cellule mémoire selon l'invention, et - la figure 11 est une vue en coupe d'un troisième mode 25 de réalisation d'une cellule mémoire selon l'invention et montre une étape d'effacement de la cellule mémoire. La figure 4 est une vue en coupe d'une cellule mémoire Ci,j selon l'invention. La cellule mémoire comprend une 30 grille flottante FG formée sur un substrat PW par l'intermédiaire d'une couche diélectrique tunnel Dl, une grille de contrôle horizontale CG formée sur la grille flottante FG par l'intermédiaire d'une couche diélectrique D2, et une grille de sélection verticale SG. 35 La grille de sélection verticale SG est formée dans une tranchée 10 pratiquée dans le substrat PW et recouverte d'une couche diélectrique D3. Les grilles SG, FG, CG sont par exemple en polysilicium. Les bords verticaux de l'empilement de grilles FG, CG sont recouverts d'une couche diélectrique latérale DL. Le substrat PW est ici un caisson de type P réalisé sur un wafer WF de type P. La partie inférieure de la grille verticale s'étend jusqu'à une région dopée nO de type N qui a été implantée depuis le fond de la tranchée 10 avant formation de la grille SG. La région nO s'étend jusqu'à une couche dopée profonde NL, qui est ici la couche d'isolation N du caisson/substrat PW. La cellule mémoire comprend également une région n1 dopée N implantée dans le substrat par auto-alignement sur l'empilement de grille. La cellule mémoire est réalisée ici en même temps qu'une cellule mémoire jumelle Ci+1,i, formée de l'autre côté de la grille de sélection verticale SG, la paire de cellules mémoire jumelles présentant un axe de symétrie passant par la grille verticale SG. Selon l'invention, la grille flottante FG s'étend au-dessus d'une partie de la grille de sélection SG. La distance "Dov" entre le bord proximal de la grille flottante FG et le bord proximal correspondant de la grille de sélection SG est donc ici négative, et représente une distance de recouvrement des grilles. Pour obtenir un tel recouvrement de grilles, on a préalablement défini, au stade de la conception de la cellule mémoire, une distance de recouvrement théorique Dovt en tenant compte d'une tolérance "T" du procédé de fabrication. La distance de recouvrement Dov obtenue après fabrication de la cellule mémoire est égale à la distance de recouvrement théorique Dovt plus ou moins cette tolérance, et est donc comprise dans l'intervalle [Dovt-T; Dovt+T]. Dans un mode de réalisation, la distance de recouvrement théorique Dovt est égale à T, pour obtenir une distance de recouvrement Dov comprise dans l'intervalle [0; 2T]. En d'autres termes, la cellule mémoire Ci,j présente, entre le bord proximal de l'empilement de grilles FG, CG et le bord proximal correspondant de la grille verticale SG, une distance de recouvrement Dov allant de 0 à 2T, la valeur nulle correspondant à un alignement parfait de l'empilement de grilles relativement à la grille verticale SG. A titre d'exemple, avec un procédé de fabrication permettant de réaliser une grille flottante FG d'une longueur de l'ordre de 120 à 150 nm, une valeur typique de tolérance T est de l'ordre de 40 nm, et la largeur de la grille verticale SG est de l'ordre de 150 à 300 nm. La distance de recouvrement Dov est dans ce cas comprise dans l'intervalle [0 ; 80 nm]. Chaque cellule mémoire Ci,j, Ci+1,i présente ainsi une section de transistor à grille flottante comprenant un canal horizontal CH1 s'étendant sous la grille flottante FG, une section de transistor de sélection comprenant un canal vertical CH2 s'étendant en regard de la grille de contrôle verticale SG, et une région CR commune au canal CH2 et au canal CH1, obtenue grâce au recouvrement Dov. La région n1 forme le drain D de la cellule mémoire et donc également le drain de la section de transistor à grille flottante. La région nO forme la source S de la cellule mémoire et donc également la source de la section de transistor de sélection. La couche NL forme un plan de source SP de la cellule mémoire, commun à d'autres cellules mémoire formées sur le même substrat PW. Les régions de drain D des deux cellules mémoire Ci,j , 35 Cili,i sont reliées à une même ligne de bit BLi représentée schématiquement sur la figure 4, généralement réalisée sous la forme d'une piste métallique s'étendant au-dessus de la cellule mémoire. La grille de contrôle CG de la cellule mémoire Ci,j est reliée à une ligne de contrôle de grille CGLi ou forme une partie de la ligne de contrôle de grille CGLi, cette dernière pouvant prendre la forme d'une bande de polysilicium dont la partie s'étendant au-dessus de la grille flottante FG forme la grille de contrôle CG. De même, la grille de contrôle CG de la cellule mémoire Ci+1,i est reliée à une ligne de contrôle de grille CGLiil ou forme une partie de celle-ci. Enfin, la grille de sélection SG, commune aux deux cellules mémoire Ci, , Ci+1,i, est reliée à une ligne de sélection commune SLi,ill réalisée sous la forme d'une piste métallique s'étendant au-dessus de la cellule mémoire. Alternativement, la ligne de sélection commune SLi,ill est une bande de polysilicium qui s'étend dans la tranchée 10, traverse le substrat perpendiculairement au plan de coupe, et forme la grille de sélection dans sa partie longeant l'empilement de grilles FG, CG. Il sera noté également que le plan de coupe de la figure 4 est perpendiculaire au plan de coupe de la figure 2. Sur la figure 4, la ligne de bit BLi est parallèle au plan de coupe tandis que la ligne de bit BL de la figure 2 est perpendiculaire au plan de coupe. De même, la ligne de sélection SLi,ill est perpendiculaire au plan de coupe sur la figure 4 et la ligne de sélection SL est parallèle au plan de coupe sur la figure 2. La structure de cellule mémoire de la figure 4 conduit donc à un agencement de plan mémoire très différent de celui montré sur la figure 3, qui est représenté sur la figure 5. La figure 5 montre deux paires de cellules mémoire 35 jumelles Ci,j, Ci+1,i, respectivement Ci,j+1, Ci+1,i+1. Les cellules mémoire Ci,j, Ci,j_ri appartiennent à une ligne de mot WLi et les cellules mémoire Ci+1, appartiennent à une ligne de mot jumelle WLili. Les grilles de sélection SG des sections de transistor de sélection ST des quatre cellules mémoire sont reliées à la même ligne de sélection SLi,i+1 et les sources S des cellules mémoire sont reliées au plan de source commun SP (couche enterrée NL, Cf. Fig. 4). Les grilles de contrôle CG des sections de transistor à grille flottante FGT des cellules mémoire Ci,j et Ci+1,i sont connectées à une ligne de contrôle de grille CGLi, et les grilles de contrôle CG des cellules mémoire Ci+1,i et Ci+1+1,j sont connectées à une ligne de contrôle de grille CGLiil. Les drains des cellules mémoire jumelles Ci,j, Ci+1,i sont reliés à une ligne de bit BLi et les drains des cellules mémoire jumelles Ci,j+1, Ci+1,i+1 sont reliés à une ligne de bit Le plan mémoire ne comprend donc qu'une ligne de bit par rangée verticale de cellules mémoire. Chaque ligne de mot WLi, WLi+i ne comprend qu'une ligne de contrôle de grille CGLi, CGLiil et une ligne de sélection CLi,i+1 commune à la ligne de mot jumelle. La ligne de bit BLi reçoit une tension de drain VDi et la ligne de bit BLi-ri reçoit une tension de drain VDi+i- La ligne de contrôle de grille CGLi reçoit une tension de grille VGi et la ligne de contrôle de grille CGLiil reçoit une tension de grille VGili. La ligne de sélection SLi,iil reçoit une tension de sélection VSj_iil. Le plan de source SP reçoit une tension de source VSP. Le plan mémoire comporte donc un nombre réduit de lignes d'interconnexion et sa structure s'apparente à celle d'un plan mémoire du type montré sur la figure 1, tout en 35 bénéficiant d'une part de l'avantage qu'offre une cellule mémoire ayant sa section de transistor de sélection agencée verticalement, en termes d'encombrement, et d'autre part de l'avantage qu'offre le fait d'avoir des grilles de contrôle et de sélection distinctes pour l'optimisation du processus de programmation. En contrepartie, cette structure de plan mémoire et de cellules mémoire ne permet pas l'utilisation d'une source de courant pour contrôler le courant de programmation d'une cellule mémoire. En effet les sources S des sections de transistor de sélection, qui forment les sources des cellules mémoire, sont connectées ici au plan de source commun SP. Comme ce plan de source collecte les courants de programmation de toutes les cellules mémoire programmées simultanément, un contrôle du courant traversant le plan de source conduirait à une répartition non contrôlable de fractions de ce courant dans les diverses cellules mémoire programmées en même temps. De même, les lignes de bit ne peuvent recevoir une source de courant car elles doivent recevoir la tension drain-source des cellules mémoire assurant leur mise en conduction. Des modes de réalisation de l'invention concernent donc 25 un procédé de programmation ne nécessitant pas d'insérer des sources de courant dans les chemins de conduction du plan mémoire pour contrôler le courant de programmation. Ce procédé repose sur un contrôle en tension du courant 30 de programmation en agissant sur la tension de sélection VS appliquée aux grilles de sélection des cellules mémoire. Ce procédé est illustré sur la figure 5, qui montre à titre d'exemple la programmation de la cellule mémoire Ci, : - la tension VDi appliquée à la ligne de bit BLi est portée à une valeur suffisante, par exemple 4 V, pour placer la cellule mémoire dans l'état conducteur (tension drain-source de la cellule mémoire), - la tension VDjil appliquée à la ligne de bit BLj+i est mise à zéro pour ne pas programmer la cellule mémoire Ci,j+1 (ou est mise à 4 V si cette cellule mémoire doit être simultanément programmée), - la tension VGi appliquée à la ligne de contrôle de grille CGLi est portée à une valeur élevée, par exemple 10 V, afin de faire apparaître dans le canal un champ électrique élevé apte à favoriser l'injection d'électrons chauds dans la grille flottante (cette tension est donc très supérieure à la tension qui serait suffisante pour placer la section de transistor à grille flottante dans le mode de fonctionnement non saturé, caractérisé par la relation VGS-Vth>VDS), - la tension VGi+i appliquée à la ligne de contrôle de grille CGLiil est mise à 0 pour ne pas programmer en même 20 temps des cellules mémoire de la ligne de mot WLi-ri, - le plan de source SP est porté à une tension VSP nulle (potentiel de masse), et - la tension de sélection VSj_iil appliquée à la ligne de sélection SLi,ill est portée à une valeur VSref, par 25 exemple une valeur comprise entre 1 et 3V, fournie par un circuit de contrôle de courant de programmation PCCT mettant en oeuvre le procédé selon l'invention. Le circuit PCCT contrôle la tension de sélection VSref de 30 manière que le courant de programmation Ip traversant la cellule mémoire soit égal à ou proche d'un courant de référence Ipref considéré comme optimal pour le rendement d'injection de la cellule mémoire. Ce courant est tel que la section de transistor de sélection de la cellule 35 mémoire se trouve dans l'état saturé afin qu'une zone de pincement du canal apparaisse au voisinage de la zone d'injection, favorisant l'apparition d'électrons chauds. Le processus de programmation de la cellule mémoire est également illustré sur la figure 4. Un courant de programmation Ip égal à ou proche du courant optimal Ipref circule du drain D (n1) vers la source S (nO) de la cellule mémoire Ci,j. Un flux d'électrons Ipe circule dans le sens inverse de ce courant. Le flux d'électrons traverse le canal vertical CH2 en face de la grille de sélection SG, atteint la région CR commune au canal CH2 et au canal CH1, puis traverse le canal CH1 pour rejoindre la région de drain nl. Le canal vertical CH2 présente une zone de pincement dans la région commune CR où se concentrent des électrons chauds. Ceux-ci sont injectés dans la grille flottante FG, sous l'effet du champ électrique transversal créé par la tension VGi, dans une zone d'injection se situant dans le canal CH2 et plus particulièrement dans la région commune CR ou à proximité de celle-ci. Les canaux CH1, CH2 coopèrent ainsi au mécanisme d'injection grâce au fait que l'extrémité du canal CH2 débouche dans le canal CH1 (région commune CR), cette caractéristique étant obtenue ici par le fait que l'empilement de grille FG, CG recouvre partiellement la grille de sélection verticale SG. La figure 6 montre l'architecture générale d'une mémoire MEM selon l'invention, réalisée sous forme de circuit intégré IC sur microplaquette de semi-conducteur. La mémoire comprend un plan mémoire comprenant des cellules mémoire selon l'invention agencées de la manière précédemment décrite en relation avec la figure 5. Dans un souci de lisibilité des dessins, seules les lignes de mot WLi, WLi+i et les cellules mémoire Ci,j, Ci+1,i+1 précédemment décrites sont représentées, ainsi que les lignes de contrôle correspondantes CGLi, BLi, BLj+1 La mémoire MEM comprend également un décodeur de ligne de mot WDEC, un décodeur de colonne CDEC, un multiplexeur MUX, un circuit de lecture SACT, un circuit de programmation LCT, un bus de données DTB, un circuit de contrôle de tension VCCT1, et le circuit de contrôle de courant de programmation PCCT. Ces divers éléments sont contrôlés par une unité centrale CPU, à microprocesseur ou à logique câblée (machine d'états). D'autres éléments en soi classiques ne sont pas représentés dans un souci de simplicité, tels un bus d'adresse, un bus de contrôle permettant à l'unité CPU de contrôler les éléments précités, un circuit d'entrée/sortie permettant à l'unité CPU de recevoir des commandes de lecture ou d'écriture de données et de fournir des réponses à ces commandes. Le décodeur WDEC comprend un registre d'adresse REG pour mémoriser une adresse de ligne de mot WLAD, un circuit logique de décodage LWDEC pour décoder l'adresse de mot, des pilotes de grille GD ("Gate Drivers") et des pilotes de sélection SD ("Selection Drivers"), seuls les pilotes GDi, Spi,iil des lignes de mots WLi, WLi+i étant représentés sur la figure 6. Les pilotes GD, SD sont contrôlés par le circuit de décodage LWDEC au moyen de signaux de sélection Si et S2. Chaque pilote de grille GD a une sortie reliée à une ligne de contrôle de grille CGL et chaque pilote de sélection SD a une sortie reliée à une ligne de sélection SL. Les pilotes SD reçoivent la tension de sélection de référence VSref fournie par le circuit PCCT selon l'invention et les pilotes GD reçoivent une tension de grille VG fournie par le circuit VCCT1. Les pilotes SD appliquent la tension VSref aux lignes de sélection auxquelles ils sont reliés lorsqu'ils sont sélectionnés par le circuit de décodage LWDEC, et les pilotes GD appliquent la tension VG aux lignes de contrôle de grille auxquelles ils sont reliés lorsqu'ils sont sélectionnés par le circuit de décodage. Dans l'exemple représenté, le pilote SDj_i_ri fournit une tension VSj_i_ri égale à VSref à la ligne lorsqu'il reçoit un signal S2i,i+1 à 1 signifiant que l'une des lignes de mot WLi, WLi+i est désignée par l'adresse WLAD. Le pilote GDi fournit une tension VGi égale à VG à la ligne CGLi lorsqu'il reçoit un signal Sli à 1 signifiant que la ligne de mot WLi est désignée par l'adresse WLAD. Le pilote GDi+i fournit une tension VGi égale à VG à la ligne CGLiil lorsqu'il reçoit un signal S1il1 à 1 signifiant que la ligne de mot WLi+i est désignée par l'adresse WLAD. Le décodeur de colonne CDEC comporte un registre d'adresse REG2 pour mémoriser une adresse de colonne CAD et est configuré pour relier au multiplexeur MUX un groupe de lignes de bit désigné par cette adresse. Le multiplexeur MUX est configuré pour relier le groupe de lignes de bit sélectionné au circuit de programmation LCT ou au circuit de lecture SACT, en fonction d'une commande fournie par l'unité CPU. Le circuit LCT comporte ici huit verrous de programmation LO à L7 et le circuit de lecture SACT comporte huit amplificateurs de lecture AO à A7. Chaque verrou de programmation comporte une sortie pour fournir une tension de drain VDp lors de la programmation d'une cellule mémoire, et chaque amplificateur de lecture comporte une sortie pour fournir une tension de drain VDp lors de la lecture d'une cellule mémoire. Chaque verrou de programmation comporte également une entrée reliée à un fil du bus de données DTB, pour recevoir un bit d'une donnée DTW à écrire dans une cellule mémoire, et chaque amplificateur de lecture AO-A7 comporte une sortie reliée au bus DTB pour fournir un bit de donnée DTR lu dans une cellule mémoire. Les tensions VDp, VDr sont fournies ici par le circuit de contrôle de tension VCCT1 mais peuvent aussi être produites par les circuits LCT et SACT à partir d'une tension d'alimentation Vcc de la mémoire. La tension VSP du plan de source SP est fournie par un commutateur SW, et peut par exemple être égale à 0, 5V, ou HZ (état haute impédance ou circuit ouvert). Le procédé de contrôle de courant de programmation mis en oeuvre par le circuit PCCT peut faire l'objet de deux modes de réalisation. Dans le premier mode de réalisation, la réponse courant/tension ou tension/courant d'une cellule mémoire témoin est utilisée pour fournir la tension de sélection VSref correspondant au courant de programmation désiré. Dans le second mode de réalisation, des circuits capteurs de courant SCT (montrés schématiquement en traits pointillés) sont 20 utilisés pour mesurer le courant circulant dans chaque ligne de bit, et ajuster la tension de sélection VS de manière que ce courant corresponde au courant de programmation désiré. 25 La figure 7 montre un mode de réalisation PCCT1 du circuit PCCT mettant en oeuvre le premier mode de réalisation du procédé, en utilisant ici la réponse tension/courant d'une cellule mémoire témoin. Le circuit PCCT1 comprend ici deux cellules mémoire témoin EC1, EC2, 30 un circuit VCCT2 fournissant des tensions continues Vpass et Vc, un générateur de courant IG2, et un comparateur CP réalisé par exemple avec un amplificateur opérationnel. Les cellules mémoire EC1, EC2 sont des cellules mémoire jumelles de structure identique à des cellules mémoire 35 jumelles fonctionnelles du plan mémoire, et sont fabriquées en même temps que les cellules mémoire fonctionnelles, de préférence à proximité du plan mémoire ou dans une zone réservée du plan mémoire. Elles diffèrent seulement des cellules mémoire fonctionnelles par le fait qu'elles comportent un contact électrique supplémentaire permettant d'accéder électriquement à leur grille flottante FG. Le drain D de chaque cellule mémoire témoin EC1, EC2 est relié à une borne Ni de la source de tension IG2 dont l'autre borne reçoit une tension de polarisation VP. La borne Ni est également reliée à l'entrée positive du comparateur CP dont l'entrée négative reçoit la tension Vc. La source S de chaque cellule mémoire est reliée à la masse. Les grilles de contrôle CG des deux cellules mémoire sont laissées dans l'état non connecté (NC). La cellule mémoire EC1 reçoit la tension Vpass sur sa grille flottante par l'intermédiaire du contact supplémentaire. La cellule mémoire EC2 n'est pas utilisée ici et sa grille flottante est connectée à la masse pour maintenir la cellule mémoire dans l'état non conducteur. La sortie du comparateur CP est connectée à un noeud N2 relié aux grilles de sélection SG des deux cellules mémoire témoin, et fournit la tension de sélection VSref aux pilotes de sélection SD du décodeur WDEC. La source de tension IG2 impose le courant de programmation de référence Ipref dans la cellule mémoire EC1. La section de transistor à grille flottante de la cellule mémoire EC1 est forcée dans l'état conducteur non saturé par la tension Vpass appliquée directement à la grille flottante, pour s'affranchir du risque d'accumulation de charges qui fausserait les propriétés électriques de la cellule mémoire en modifiant sa tension de seuil. Le noeud Ni étant ramené sur le noeud N2 par l'intermédiaire du comparateur CP, la tension VSref est représentative de la tension de sélection à appliquer aux cellules mémoire fonctionnelles pour imposer dans celles-ci un courant de programmation Ip égal à ou proche de Ipref. La programmation d'une ou de plusieurs cellules mémoire comprend par exemple les étapes suivantes : - l'unité CPU assure d'abord l'effacement des cellules mémoire devant être programmées, - l'unité CPU charge dans les verrous LO-L7 du circuit LCT les bits d'un mot à écrire DTW, - l'unité CPU charge l'adresse WLAD//CAD du mot DTW dans les décodeurs WDEC et CDEC, - l'unité CPU place le multiplexeur MUX dans la 15 configuration "programmation" pour relier le décodeur CDEC aux verrous du circuit LCT, - l'unité CPU active les circuits LCT, VCCT1, PCCT1, - l'unité CPU met le plan de source SP à la masse au moyen du commutateur SW, 20 - les verrous de programmation LO-L7 reçoivent la tension VDp, fournie par le circuit VCCT1, - les verrous LO-L7 ayant reçu un bit de donnée dont la valeur logique est la valeur logique de programmation, par exemple 1, fournissent la tension VDp aux lignes de 25 bit auxquelles ils sont reliés via le décodeur CAD, - les verrous LO-L7 ayant reçu la valeur logique d'effacement restent inactifs pour laisser les cellules mémoire correspondantes dans l'état effacé, - les pilotes de grille GD reçoivent la tension VG 30 fournie par le circuit VCCT1, - les pilotes de sélection SD reçoivent la tension VSref fournie par le circuit PCCT1, - le pilote GD désigné par l'adresse WLAD (ici le pilote GDi) fournit la tension de grille VG à la ligne de 35 contrôle de grille CG (CGLi) à laquelle il est relié, - le pilote SD désigné par l'adresse WLAD (ici le pilote SDi,i+1) fournit la tension de sélection VSref à la ligne de sélection SL à laquelle il est relié (SLi,iil), - les lignes de bit BL désignées par l'adresse CAD sont 5 reliées au sorties des verrous LO-L7 (une seule ligne de bit BLi étant représentée sur la figure 8A dans un souci de simplification du schéma), - les cellules mémoire de la ligne de mot désignée par l'adresse WLAD (ici la ligne de mot WLi), appartenant à 10 la colonne désignée par l'adresse CAD, et devant recevoir la valeur logique de programmation (ici la cellule mémoire Ci,j), reçoivent les tensions VD, VG, VSref et sont programmées de la manière décrite plus haut en relation avec la figure 5. 15 Il apparaîtra clairement à l'homme de l'art que ce mode de réalisation du procédé de programmation selon l'invention peut être mis en oeuvre de diverses autres manières en fonction de la structure de mémoire utilisée, 20 la structure des décodeurs, et les moyens permettant d'acheminer les diverses tensions aux cellules mémoire. Le circuit de contrôle de courant de programmation PCCT1 est lui-même susceptible de divers autres modes de réalisation. Dans un mode de réalisation, la seconde 25 cellule mémoire témoin EC2 est utilisée et reçoit la tension Vpass sur sa grille flottante FG. La source de courant IG2 est configurée pour fournir un courant égal à 2 fois le courant Ipref, pour que chaque cellule mémoire témoin reçoive le courant Ipref. Dans un autre mode de 30 réalisation, le comparateur CP est supprimé et la borne Ni est connectée au noeud N2. Il sera noté en effet que le comparateur permet seulement d'améliorer la sortance du circuit PCCT1, soit son aptitude à fournir du courant sur la ligne conduisant aux pilotes SD pour que celle-ci soit rapidement polarisée par la tension VSref malgré d'éventuelles capacités parasites. Également, un mode de réalisation du circuit PCCT1 peut 5 utiliser la réponse courant/tension de la cellule mémoire témoin, au lieu d'utiliser sa réponse tension/courant. Dans ce cas, le courant Ipref n'est pas imposé par une source de courant. Le courant Ip traversant la cellule mémoire témoin est mesuré au moyen d'un capteur de 10 courant, et la tension VSref est ajustée par approches successives jusqu'à ce que le courant Ip soit égal au courant optimal visé Ipref. Les figures 8A et 8B montrent un mode de réalisation 15 PCCT2 du circuit PCCT mettant en oeuvre le second mode de réalisation du procédé de programmation selon l'invention. Dans cet exemple de mise en oeuvre du procédé, les amplificateurs de lecture de la mémoire AO- A7 sont utilisés comme moyens de mesure du courant 20 circulant dans les lignes de bit, pour déterminer la tension de sélection VSref permettant d'obtenir le courant de programmation Ipref visé. A cet effet, les amplificateurs de lecture utilisés sont du type configurable au moyen d'un registre CREG connecté au bus 25 de donnée DTB, dans lequel l'unité CPU charge une consigne de seuil de courant de lecture au-delà de laquelle la sortie des amplificateurs de lecture AO-A7 change d'état logique. 30 Ce mode d'exécution du procédé permet d'éviter la prévision de capteurs de courant dans chaque ligne de bit. En effet, un amplificateur de lecture n'est finalement rien d'autre qu'un capteur de courant binaire fournissant un bit ayant une première valeur logique, par 35 exemple 0, lorsque le courant traversant la cellule mémoire en cours de lecture est inférieur à un seuil de courant, ce qui indique en utilisation normale que la cellule est dans l'état effacé, ou ayant une seconde valeur logique, par exemple 1, lorsque le courant traversant la cellule mémoire est supérieur au seuil, ce qui indique en utilisation normale que la cellule est dans l'état programmé (i.e. des charges électriques sont présentes dans la grille flottante et abaissent la tension de seuil de la cellule mémoire). On utilise ici cette propriété pour détecter un seuil de courant, au lieu de détecter l'état programmé ou effacé d'une cellule mémoire. Le circuit PCCT2 comporte ainsi : - le CPU, en tant qu'organe d'exécution du procédé de contrôle de courant de programmation, - les amplificateurs de lecture AO-A7 du circuit de lecture SACT, configurables au moyen du registre CREG, en tant que capteurs de courant SCT, et - un circuit VSGEN générateur de tension, commandé par l'unité CPU, pour fournir la tension VSref, par exemple un convertisseur numérique/analogique ou un générateur de tension analogique. Le procédé de contrôle de courant de programmation exécuté par l'unité CPU comporte deux phases : - une phase d'étalonnage, comprenant la lecture de cellules mémoire à programmer, au moyen des amplificateurs de lecture AO-A7, et visant à déterminer une valeur de tension de sélection VSref permettant d'obtenir un courant de lecture Irref déterminé, - une phase de programmation, comprenant la programmation des cellules mémoire au moyen des verrous de programmation LO-L7, en utilisant la valeur de tension de 35 sélection VSref déterminée au cours de la phase d'étalonnage, pour obtenir un courant de programmation Ip égal à ou proche de Ipref. Plus particulièrement, le mode de réalisation de la phase d'étalonnage décrit dans ce qui suit vise à rechercher un courant de lecture Irref différent du courant de programmation visé Ipref, mais correspondant dans des conditions normales de lecture à la même tension de sélection VSref que celle permettant d'obtenir le courant Ipref dans des conditions normales de programmation. Pour une même tension de sélection VSref, la différence entre le courant Irref et le courant Ipref dépend uniquement de la tension de drain appliquée aux cellules mémoire, la tension de grille VG ayant peu d'influence sur le courant quand elle est largement supérieure à la tension de seuil de la section de transistor à grille flottante. La tension de drain est la tension VDr fournie par les amplificateurs de lecture pendant la phase de lecture, et la tension VDp fournie par les verrous de programmation pendant la phase de programmation. La tension VDr est par exemple de l'ordre de 1 V, et la tension VDp de l'ordre de 4 V comme indiqué plus haut. Le rapport Ipref/Irref est connu du concepteur des cellules mémoire, par le calcul et/ou par des essais. Le courant de programmation optimal Ipref étant également connu dès la conception des cellules mémoire, le courant Irref est également connu et est mémorisé comme un paramètre accessible à l'unité CPU pour contrôler le processus de programmation. Les figures 8A et 8B illustrent respectivement la phase d'étalonnage et la phase de programmation dans le cas où les cellules mémoire Ci,j, Ci,j+1 d'un mot situé dans la ligne de mot WLi doivent être programmées. D'autres cellules mémoire de cette ligne de mot, non représentées, peuvent aussi être simultanément programmées. En référence à la figure 8A, la phase d'étalonnage comprend les étapes d'initialisation suivantes : - l'unité CPU efface les cellules mémoire à programmer, 5 - l'unité CPU charge la consigne de courant Irref dans le registre CREG du circuit de lecture SACT, - l'unité CPU charge l'adresse WLAD//CAD du mot dans les décodeurs WDEC et CDEC, - l'unité CPU place le multiplexeur MUX dans la 10 configuration "lecture" pour relier le décodeur CDEC aux sorties des amplificateurs de lecture AO-A7, - l'unité CPU active les circuits SACT, VCCT1, - le circuit VCCT1 fournit une tension de grille VG de l'ordre de quelques volts, par exemple 4 V, aux pilotes 15 de grille GD, - l'unité CPU met à la masse le plan de source SP au moyen du commutateur SW, - les amplificateurs de lecture reçoivent la tension VDr, fournie ici par le circuit VCCT1, et l'appliquent aux 20 lignes de bit sélectionnées par le décodeur CDEC, - le pilote de grille GD désigné par l'adresse WLAD (ici le pilote GDi) fournit la tension de grille VG (VGi=VG) à la ligne de contrôle de grille CGL à laquelle il est relié (ici CGLi). 25 L'unité CPU applique également au générateur VSGEN une première consigne de tension, pour qu'il fournisse aux pilotes de sélection SD du décodeur WDEC une première valeur de tension de sélection VS1. Le pilote de 30 sélection SD désigné par l'adresse WLAD (ici le pilote SDi,i+1) fournit la tension de sélection VS (VSj_iil=VS) à la ligne de sélection SL à laquelle il est relié (SLi,i+1). Les cellules mémoire de la ligne de mot WL désignée par l'adresse WLAD, ici les cellules mémoire de 35 la ligne de mot WLi, reçoivent donc la tension de grille VG et la première valeur VS1 de la tension de sélection VS. Les cellules mémoire de la colonne sélectionnée et appartenant à cette ligne de mot sont donc traversées par un courant de lecture Ir. L'unité CPU lit ensuite les données fournies par les amplificateurs de lecture AO-A7. On suppose ici que la valeur logique 1 signifie que le seuil de courant Irref a été atteint. Si ces données ne sont pas toutes à 1, l'unité CPU augmente la tension VS fournie par le générateur VSGEN et la porte à une valeur VS2, puis lit de nouveau les données fournies par les amplificateurs de lecture. L'unité CPU augmente ainsi progressivement la tension VS jusqu'à ce que toutes les sorties des amplificateurs de lecture soient à 1, ce qui signifie que toutes les cellules mémoire sont traversées par un courant égal à Irref, ou proche de celui-ci par valeurs supérieures (en raison des dispersions éventuelles des caractéristiques des cellules mémoire). L'unité CPU mémorise ensuite la valeur VSref de la tension de sélection ayant permis d'obtenir un courant au moins égal à Irref dans chacune des cellules mémoire sélectionnées. Dans une variante, l'unité CPU stoppe la phase d'étalonnage lorsque les sorties des amplificateurs de lectures connectés à des cellules mémoire devant être programmées sont toutes passées à 1, sans tenir compte des sorties des amplificateurs de lecture connectés à des cellules mémoire ne devant pas être programmées. Si le générateur VSGEN est un convertisseur analogique-numérique, l'unité CPU peut également procéder par 35 dichotomie, c'est-à-dire alterner des valeurs faibles et élevées de la tension VS pour converger rapidement vers une valeur de tension VSref proche du point de changement de l'état logique des sorties des amplificateurs de lecture. Si le générateur VSGEN est un générateur de rampe, l'unité CPU active le générateur de rampe et lit répétitivement les données fournies par les amplificateurs de lecture, puis bloque le générateur de rampe lorsque ces données sont à 1. Le générateur de rampe est ensuite laissé dans l'état activé avec la valeur VSref qu'il fournit au moment de son blocage, pour réaliser la phase suivante de programmation. La phase de programmation, illustrée sur la figure 8B, comprend les étapes suivantes : - l'unité CPU charge le mot à écrire dans les verrous LOL7 du circuit LCT, et laisse les décodeurs WLAD, CAD dans l'état configuré pendant la phase d'étalonnage, - l'unité CPU place le multiplexeur MUX dans la configuration "programmation" pour relier le décodeur 20 CDEC aux verrous du circuit LCT, - les verrous du circuit LCT reçoivent la tension VDp, fournie par le circuit VCCT1, - les verrous LO-L7 ayant reçu un bit de donnée dont la valeur logique est la valeur logique de programmation, 25 par exemple 1, fournissent la tension VDp aux lignes de bit auxquelles ils sont reliés via le décodeur CAD, - les verrous LO-L7 ayant reçu la valeur logique d'effacement restent inactifs pour laisser les cellules mémoire correspondantes dans l'état effacé, 30 - le circuit VCCT1 fournit une tension de grille VG élevée, par exemple 10V, aux pilotes de grille GD, - les pilotes de sélection SD reçoivent la tension VSref déterminée pendant la phase d'étalonnage, fournie par le générateur VSGEN, - le pilote GD désigné par l'adresse WLAD (ici le pilote GDi) fournit la tension de grille VG (VGi=VG) à la ligne de contrôle de grille CGL à laquelle il est relié (ici CGLi), - le pilote SD désigné par l'adresse WLAD (ici le pilote SDi,i+1) fournit la tension de sélection étalonnée VSref (VSj_iil=VSref) à la ligne de sélection SL à laquelle il est relié (SLi,iil), - les lignes de bit BL désignées par l'adresse CAD sont 10 reliées aux sorties des verrous LO-L7, - les cellules mémoire l'adresse WLAD (ici la la colonne désignée par la valeur logique de de la ligne de mot désignée par ligne de mot WLi), appartenant à l'adresse CAD, et devant recevoir programmation (ici les cellules 15 mémoire Ci, , Ci, reçoivent les tensions des programmation VD, VG, VSref, et sont programmées de la manière décrite plus haut en relation avec la figure 5. Le courant de programmation Ip, déterminé par la tension VSref, est égal à ou proche de la valeur cible Ipref. 20 Les inexactitudes éventuelles sur le courant Ip relativement à la valeur cible Ipref, qui justifient l'utilisation de l'expression "proche de" dans ce qui précède, sont considérées ici comme influençant peu le 25 rendement d'injection et sont liées d'une part à la finesse du pas de variation de la tension VS utilisé pendant la phase d'étalonnage pour trouver la valeur VSref, aux dispersions éventuelles des caractéristiques électriques des cellules mémoire, et une variation 30 éventuelle du rapport Ipref/Irref ayant permis de déterminer Irref à partir de Ipref. Ce mode d'exécution du procédé de l'invention opte pour une solution simple consistant à prédéterminer le courant 35 Irref en fonction du courant Ipref visé, de manière que la tension VSref permettant d'obtenir le courant Irref dans des conditions de lecture connues corresponde à la tension VSref permettant d'obtenir le courant Ipref dans des conditions de programmation connues. Dans une variante, le procédé pourrait inclure une conversion de tension entre la tension VSref déterminée pendant la phase d'étalonnage et la tension VSref devant être utilisée pendant la phase de programmation pour obtenir le courant visé Ipref. On a décrit dans ce qui précède un exemple d'architecture de cellule mémoire à grille divisée et de plan mémoire dans laquelle la section de transistor de sélection de la cellule mémoire est connectée à un plan de source commun à toutes les cellules mémoire d'un même caisson PW. Cette structure de cellule mémoire présente l'avantage d'un faible encombrement en termes de surface de semiconducteur occupée, sans entraîner une démultiplication des lignes de source et donc une complexification du plan mémoire, et peut par ailleurs être programmée avec un bon rendement d'injection au moyen du procédé qui vient d'être décrit. L'exemple d'architecture de cellule mémoire décrit plus 25 haut en relation avec la figure 4 est susceptible d'autres modes de réalisation. La figure 9 montre à titre d'exemple un second mode de réalisation d'une cellule mémoire selon l'invention dans lequel la grille flottante FG ne s'étend pas au-dessus d'une partie de la 30 grille de sélection SG, la distance entre le bord proximal de la grille flottante FG et le bord proximal correspondant de la grille de sélection SG étant donc ici positive. Dans ce mode de réalisation, la tranchée 10 recevant la grille de sélection SG a été réalisée après formation de l'empilement de grille FG, CG et dépôt de la couche diélectrique latérale DL sur les flancs de l'empilement de grille. Plus particulièrement, la tranchée a été réalisée par gravure sèche anisotrope, par exemple une gravure au plasma, auto-alignée sur l'empilement de grille et la couche diélectrique latérale DL, dont les bords ont été légèrement attaqués par la gravure. Dans cet exemple, la tranchée 10 atteint la couche NL et il n'a pas été nécessaire d'implanter la région de source nO montrée sur la figure 3, la région de source nO étant incluse dans la couche NL. Une région de source nO située au-dessus de la couche NL pourrait toutefois être prévue, si une grille verticale SG de moindre profondeur était souhaitée (la hauteur de la grille SG déterminant la longueur du canal de la section de transistor de sélection). La cellule mémoire présente comme précédemment une région de canal horizontal CH1 s'étendant sous la grille flottante FG, une région de canal vertical CH2 s'étendant en regard de la grille de sélection SG. Elle présente également un gap GP s'étendant entre les régions de canal CH1, CH2, sous la couche diélectrique latérale DL et sur quelques dizaines de nanomètres, n'empêchant pas les deux régions de canal de coopérer pour permettre la programmation de la cellule mémoire par injection d'électrons chauds. La figure 9 montre également une étape de programmation de la cellule mémoire Ci,j, qui est similaire à celle décrite plus haut. Ainsi, la région de drain D (n1) reçoit la tension de drain VDi. La grille de contrôle reçoit une tension de grille VGi et la grille de sélection SG reçoit une tension de sélection VSELi,iil. La couche d'isolation NL du caisson PW, qui forme à la fois la région de source nO et le plan de source SP, reçoit la tension VSP. Un flux d'électrons Ipe circule dans le sens inverse du courant de programmation. Le flux d'électrons traverse la région de canal vertical CH2 s'étendant en face de la grille SG, jusqu'à la zone de pincement du canal CH2, puis traverse le gap GP et ensuite la région de canal CH1 pour rejoindre la région de drain nl. Des électrons chauds présents dans ce flux d'électrons sont injectés dans la grille flottante FG, sous l'effet du champ électrique transversal créé par la tension VG, dans une zone d'injection se situant dans la région de canal CH2, après le gap GP. Dans ce mode de réalisation, l'épaisseur de la couche diélectrique latérale DL et l'épaisseur de la couche diélectrique D3 qui recouvre la tranchée 10 sont des paramètres pouvant être utilisés pour contrôler les caractéristiques électriques de la cellule mémoire : - l'épaisseur de la couche diélectrique D3 détermine la tension de seuil de la cellule mémoire dans la région de canal CH2 qui elle-même modifie le rendement d'injection de la cellule mémoire pour une tension de sélection donnée. Ainsi, dans un mode de réalisation, la couche diélectrique D3 a une épaisseur très inférieure à l'épaisseur résiduelle de la couche diélectrique latérale DL après gravure celle-ci. - l'épaisseur de la couche diélectrique latérale DL détermine à la fois la différence de tension maximale VSVG pouvant être supportée par la couche DL et la distance entre la grille verticale SG et l'extrémité de la région de canal CH1, soit l'étendue du gap GP, qui agit également sur le rendement d'injection. Si, à l'extrême, cette épaisseur est nulle, la région de canal vertical CH2 est parfaitement alignée avec l'extrémité de la région de canal CH1, ce qui maximise également le rendement d'injection. La figure 10 illustre un procédé d'effacement par le canal d'une cellule mémoire Ci,j selon l'invention. La cellule mémoire représentée est celle de la figure 3 mais le procédé est également applicable à la cellule mémoire de la figure 9. La région de drain n1 reçoit une tension de drain VDi de valeur nulle. La grille de contrôle CG reçoit une tension d'effacement négative VGi, par exemple -10V. La grille de sélection SG reçoit une tension de sélection VSj_iil positive, par exemple 5 V. La couche NL ou plan de source SP reçoit une tension VSP positive, par exemple 5V. Le substrat PW se trouve alors porté à une tension VB positive, ici 5 V. Des électrons sont arrachés de la grille flottante FG par l'intermédiaire du substrat PW, par effet tunnel, et sont collectés par le plan de source SP. La cellule mémoire jumelle Ci+1,i reçoit sur sa grille de contrôle CG une tension d'inhibition d'effacement positive VGili, par exemple 2,5 V. La figure 11 illustre une variante C"j_i de la cellule mémoire de la figure 3 permettant d'effacer la cellule mémoire par l'intermédiaire de la grille de sélection verticale SG, au lieu d'un effacement par le canal. La grille flottante FG de la cellule mémoire comporte une protubérance 50 qui s'étend vers le bas et s'étend en face d'une partie de la grille verticale SG. La protubérance 50 a été formée en élargissant au voisinage de la surface du substrat PW la couche de diélectrique D3 recouvrant la tranchée 10, pour obtenir une partie élargie D3' de la couche D3. L'élargissement D3' est sensiblement en forme de "V" et reçoit la protubérance 50, qui se trouve séparée de la grille verticale SG par une faible épaisseur de diélectrique D3, de quelques dizaines de micromètres, autorisant l'apparition de l'effet tunnel entre la protubérance 50 et la grille SG. Pour l'effacement de la cellule mémoire, le drain D (n1) reçoit une tension de drain VDi de valeur nulle. La grille de contrôle CG reçoit une tension d'effacement négative VGi, par exemple -10V. La grille de sélection verticale SG reçoit une tension de sélection positive VS±,i+1, par exemple 5 V. Le plan de source est mis à la masse (VSP=0). La tension VB du substrat PW est donc nulle. La cellule mémoire jumelle C"i,j+1 reçoit sur sa grille de contrôle CG une tension d'inhibition d'effacement VGi+i qui n'est pas nécessairement positive et peut être nulle, du fait que la tension VB du substrat est nulle. Sous l'effet de la tension VSi,i+1, des électrons sont arrachés de la grille flottante FG par la grille verticale SG, par effet tunnel, et sont collectés par la ligne de sélection à laquelle celle-ci est connectée. Il apparaîtra clairement à l'homme de l'art que des cellules mémoire à grille divisée selon l'invention, sont susceptibles d'encore diverses autres variantes de réalisation. Notamment, bien que l'on ait décrit dans ce qui précède la formation de deux cellules mémoire jumelles, un mode de réalisation du procédé selon l'invention peut viser la réalisation de cellules mémoire "unitaires", c'est-à-dire sans cellule mémoire jumelle partageant la même grille de sélection verticale. Également, une cellule mémoire selon l'invention est susceptible d'être fabriquée en utilisant d'autres filières technologiques que celles utilisant l'oxyde de silicium comme diélectrique ou le polysilicium comme matériau de grille. REVENDICATIONS1. Mémoire en circuit intégré (MEM) comprenant : - au moins une ligne de mot (WLi) comprenant une rangée de cellules mémoire à grille divisée (Ci,j, C"i,j) comprenant chacune une section de transistor de sélection comportant une grille de sélection verticale enterrée (SG) et une section de transistor à grille flottante comportant une grille flottante (FG) et une grille de contrôle (CG) horizontales, - une ligne de sélection (SL) pour appliquer une tension 10 de sélection (VS) aux grilles de sélection (SG) des cellules mémoire de la rangée, - une ligne de contrôle de grille (CGL) pour appliquer une tension de grille (VG) aux grilles de contrôle (CG) des cellules mémoire de la rangée, 15 - des lignes de bit (BL) pour appliquer individuellement un courant de programmation (Ip) aux cellules mémoire, caractérisée en ce qu'elle comprend un plan de source (SP, NL) enterré sous les cellules mémoire et commun aux cellules mémoire de la ligne de mot (WLi), 20 pour collecter des courants de programmation (Ip) de cellules mémoire, et en ce que les sections de transistor de sélection des cellules mémoire sont connectées au plan de source (SP) tandis que les sections de transistor à grille 25 flottante des cellules mémoire sont connectées aux lignes de bit (BL). 2. Mémoire selon la revendication 1, comprenant un circuit de contrôle de courant de programmation (PCCT, 30 PCCT1, PCCT2) configuré pour contrôler le courant de programmation (Ip) traversant une cellule mémoire en agissant sur la tension de sélection (VS) appliquée à la ligne de sélection (SL). 3. Mémoire selon la revendication 2, dans laquelle le circuit de contrôle de courant de programmation (PCCT1) comprend : - au moins une cellule mémoire témoin (EC1, EC2), - des moyens (IG2) pour faire apparaître un courant de référence (Ipref) dans la cellule mémoire, et - des moyens (Ni, N2, SD2) pour appliquer à la ligne de sélection (SL) une tension de sélection (VSref) prélevée 10 sur une borne de la cellule mémoire témoin. 4. Mémoire selon la revendication 3, dans laquelle la cellule mémoire témoin est de même structure que les cellules mémoire de la ligne de mot, et dans laquelle le 15 circuit de contrôle de courant de programmation (PCCT1) est configuré pour appliquer une tension continue (Vpass) à la grille flottante (FG) de la cellule mémoire témoin (EC1, EC2). 20 5. Mémoire selon l'une des revendications 3 et 4, dans laquelle la cellule mémoire témoin est de même structure que les cellules mémoire de la ligne de mot, et dans laquelle le circuit de contrôle de courant de programmation est configuré pour prélever la tension de 25 référence (VSref) sur la grille de sélection (SG, N2) de la section de transistor de sélection de la cellule mémoire témoin. 6. Mémoire selon la revendication 5, dans laquelle 30 une borne (VN1) de la cellule mémoire témoin est reliée à une première entrée d'un amplificateur différentiel (CP) recevant une tension continue (Vc) sur une seconde entrée, la sortie de l'amplificateur différentiel étant reliée à la grille de sélection (SG, N2) de la section de 35 transistor de sélection de la cellule mémoire témoin. 7. Mémoire selon la revendication 2, dans laquelle le circuit de contrôle de courant de programmation (PCCT2) comprend : - un circuit (SCT) pour mesurer un courant (Ir, Ip) circulant dans une ligne de bit (BL) à laquelle la cellule mémoire à programmer est connectée, et - un circuit (CPU, VSGEN) pour ajuster la tension de sélection (VSref) de manière que le courant mesuré dans 10 la ligne de bit soit égal à ou proche d'un courant de référence (Irref, Ipref). 8. Mémoire selon la revendication 7, dans laquelle le circuit de mesure de courant comprend au moins un 15 amplificateur de lecture (SAO-SA7) configuré pour appliquer une tension de lecture (VDr) à la ligne de bit et fournir une donnée binaire (DTR) qui change de valeur logique lorsqu'un courant supérieur au courant de référence (Irref) circule dans la ligne de bit. 20 9. Mémoire selon la revendication 8, dans laquelle le circuit de contrôle de courant de programmation (PCCT2) est configuré pour : - exécuter une phase d'étalonnage de la tension de 25 sélection (VS) consistant à déterminer, par approches successives, une tension de sélection (VSref) qui est telle que la donnée binaire fournie par l'amplificateur de lecture change d'état logique, et - exécuter une phase de programmation de la cellule 30 mémoire en utilisant comme tension de sélection une tension (VSref) qui est égale à ou est fonction de la tension de sélection (VSref) déterminée au cours de la phase d'étalonnage. 10. Mémoire selon la revendication 9, dans laquelle le circuit de contrôle de courant de programmation comprend un organe de calcul (CPU) apte à lire la sortie de l'amplificateur de lecture (SA), et un circuit générateur de tension (VSGEN) contrôlé par l'organe de calcul. 11. Mémoire selon l'une des revendications 1 à 10, dans laquelle la grille de sélection (SG) d'une cellule mémoire (Ci,j, C'i,j) est partiellement recouverte par la grille flottante (FG) de la cellule mémoire ou est alignée verticalement sur une couche diélectrique latérale (DL) recouvrant les flancs de la grille flottante. 12. Procédé de programmation d'une cellule mémoire d'une mémoire selon la revendication 1, caractérisé en ce qu'il comprend une étape consistant à contrôler un courant de programmation (Ip) traversant la cellule mémoire en agissant sur une tension de sélection (VS) appliquée à la ligne de sélection (SL). 13. Procédé selon la revendication 12, comprenant une étape consistant à générer la tension de sélection (VS) à partir d'une tension prélevée dans une cellule mémoire témoin (EC1) traversée par un courant de référence (Ipref). 14. Procédé selon la revendication 13, comprenant une étape consistant à mesurer un courant circulant dans la ligne de bit (BL) à laquelle la cellule mémoire à programmer est connectée, et une étape consistant à ajuster la tension de sélection (VS) de manière que le courant mesuré dans la ligne de bit soit égal à ou proche d'un courant de référence (Ipref). 15. Procédé selon la revendication 14, comprenant une étape préliminaire d'étalonnage de la tension de sélection (VS) consistant à déterminer, par approches successives, une tension de sélection en lecture (VSref) de la cellule mémoire correspondant à un courant de lecture déterminé (Irref), et dans lequel l'étape de programmation de la cellule mémoire est conduite en utilisant comme tension de sélection en programmation (VS) une tension qui est égale à ou est fonction de la tension de sélection en lecture (VSref) déterminée au cours de l'étape d'étalonnage.