Brevet FR3021803A1 — publié le 20151204

CELLULES MEMOIRE JUMELLES ACCESSIBLES INDIVIDUELLEMENT EN LECTURE La présente invention concerne les mémoires non volatiles et notamment une structure de plan mémoire et de cellule mémoire du type décrit dans la demande US 2013/0228846. A titre de rappel, la figure 1 représente un telle structure de plan mémoire MAO et montre des cellules mémoire Mij, Mi-ij, Mij+i, Mi_i j+1 du type précité, appartenant ici à deux pages physique adjacentes Pi, Pi_1 du plan mémoire, de rangs respectifs "i" et "i-1". Les cellules mémoire Mij, Mi-ij, Mij+1, Mi_ij+i sont accessibles en lecture et écriture par l'intermédiaire de lignes de bit BLj, BLi+i, d'une ligne de mot WLi_i j et de lignes de contrôle de grille CGLi, CGLi_i. Chaque cellule mémoire comporte un transistor à grille flottante, respectivement Tij, Ti-ij, Tij+i, Ti_i j+1. Les bornes de drain D des transistors Tij, Ti_i j sont connectées à la ligne de bit BLi et les bornes de drain des transistors Tij+i, Ti_ij+i sont connectées à la ligne de bit BLi+1. Les grilles de contrôle CG des transistors Tij, Tij+1 sont connectées à ligne de contrôle de grille CGLi et les grilles de contrôle CG des transistors à grille flottante Ti_ij, Ti_i j+1 sont connectées à ligne de contrôle de grille CGLi-i. Chaque transistor à grille flottante T j j-pi a par ailleurs sa borne de source reliée à une ligne de source SL par l'intermédiaire d'un transistor de sélection ST. Les transistors de sélection ST des cellules mémoire Mij et j partagent la même grille de contrôle CSG et les deux cellules mémoire sont, de ce fait, dites "jumelles". De même, des cellules mémoire Mij+i et j+1 sont des cellules mémoire jumelles et leurs transistors de sélection ST ont une grille de contrôle commune CSG. Chaque grille de contrôle commune est préférentiellement une grille verticale enterrée dans un substrat recevant le plan mémoire MAO, la ligne de source SL étant également une ligne enterrée. Ces grilles de contrôle communes CSG, ou grilles de sélection de cellules mémoire jumelles, sont connectées à la ligne de mot WL1-1,1. De telles cellules mémoire sont effacées ou programmées par le canal, c'est-à-dire en portant le substrat à une tension d'effacement positive ou de programmation négative provoquant l'extraction de charges électriques de leur grilles flottantes ou l'injection de charges électriques dans leurs grilles flottantes, par effet Fowler-Nordheim. Plus particulièrement, l'effacement d'une cellule mémoire est assuré en combinant la tension positive appliquée au substrat à une tension négative appliquée à la grille de 3021803 2 contrôle de son transistor à grille flottante, pendant que la grille de contrôle du transistor à grille flottante de la cellule mémoire jumelle reçoit une tension d'inhibition d'effacement positive permettant d'éviter qu'elle soit simultanément effacée (Fig. 11 de la demande précitée). 5 De même, la programmation d'une cellule mémoire est assurée en combinant une tension négative appliquée à la ligne de bit de la cellule mémoire et au substrat, à une tension positive appliquée à la grille de contrôle de son transistor à grille flottante, pendant que la grille de contrôle du transistor à grille flottante de la cellule mémoire jumelle reçoit une 10 tension d'inhibition de programmation négative permettant d'éviter qu'elle soit simultanément programmée (Fig. 12 de la demande précitée). Enfin, la lecture d'une cellule mémoire est assurée en appliquant une tension positive à la grille de contrôle de son transistor à grille flottante, ainsi qu'une tension positive à la ligne 15 de bit correspondante, pendant que la cellule mémoire jumelle, qui est connectée à la même ligne de bit, reçoit sur sa grille de contrôle une tension d'inhibition de lecture négative permettant d'éviter qu'elle soit simultanément lue (Fig. 9 de la demande précitée). Cette structure de plan mémoire ayant des cellules mémoire jumelles comprenant une grille 20 de sélection verticale partagée et enterrée dans le substrat, présente l'avantage d'être d'un faible encombrement. Le procédé d'effacement par le canal qu'elles nécessitent convient bien à la réalisation d'un plan mémoire effaçable par page mais se prête par contre moins bien à la réalisation d'un plan mémoire effaçable par mot. Ceci apparaît en comparant le plan mémoire effaçable par mot représenté sur la figure 24 de la demande précitée, au plan 25 mémoire effaçable par page représenté sur la figure 23 de cette demande, le premier étant plus complexe que le second. Ainsi, pour que le plan mémoire soit effaçable par mot, chaque ligne de contrôle de grille CGL, au lieu d'être connectée à l'ensemble des cellules mémoire d'une page, doit être divisée en une pluralité de lignes de contrôle de grille à raison d'une ligne de contrôle de grille par mot. Cela entraîne à une complexification 30 notable des décodeurs de ligne de mot et de colonne, et nécessite la prévision de divers commutateurs de tension pour contrôler, au sein de chaque page, les lignes de contrôle de grille des différents mots. Il pourrait donc être souhaité de prévoir un perfectionnement de cette structure de plan 35 mémoire et de cellule mémoire qui soit plus approprié à la mise en oeuvre d'une mémoire 3021803 3 effaçable par mot, et n'entraîne pas une complexification des organes de contrôle du plan mémoire. Cette structure classique de plan mémoire et de cellule mémoire nécessite également de 5 prévoir un décodeur de ligne de mot capable d'appliquer une tension de lecture positive à une cellule mémoire devant être lue tout en appliquant une tension d'inhibition de lecture négative à sa cellule mémoire jumelle, comme cela a été rappelé plus haut. Il pourrait donc également être souhaité de prévoir un autre perfectionnement de cette 10 structure de plan mémoire et de cellule mémoire qui permette de lire une cellule mémoire sans application d'une tension négative à la cellule mémoire jumelle. Des modes de réalisation de l'invention concernent une mémoire non volatile sur substrat semi-conducteur, comprenant une première cellule mémoire comportant un premier 15 transistor à grille flottante relié électriquement à un transistor de sélection ayant une grille de contrôle verticale enterrée, le transistor de sélection présentant une région de canal vertical s'étendant en regard d'une première face de la grille de contrôle verticale enterrée ; une seconde cellule mémoire comportant un premier transistor à grille flottante relié électriquement à un transistor de sélection ayant la même grille de contrôle que le 20 transistor de sélection de la première cellule mémoire et présentant une région de canal vertical qui s'étend en regard d'une seconde face de la grille de contrôle verticale enterrée, et en face de la région de canal du transistor de sélection de la première cellule mémoire ; une première ligne de bit reliée électriquement au premier transistor à grille flottante de la première cellule mémoire, et une seconde ligne de bit reliée électriquement au premier 25 transistor à grille flottante de la seconde cellule mémoire. Selon un mode de réalisation, la mémoire comprend une première ligne de contrôle de grille reliée électriquement à une grille de contrôle du premier transistor à grille flottante de la première cellule mémoire, une seconde ligne de contrôle de grille reliée 30 électriquement à une grille de contrôle du premier transistor à grille flottante de la seconde cellule mémoire, et des moyens de lecture des cellules mémoire, configurés pour, pendant la lecture d'une cellule mémoire, appliquer une tension de sélection positive à la ligne de contrôle de grille reliée à la cellule mémoire devant être lue, et lire la première cellule mémoire par l'intermédiaire de la première ligne de bit ou lire la seconde cellule mémoire 35 par l'intermédiaire de la seconde ligne de bit. 3021803 4 Selon un mode de réalisation, les moyens de lecture des deux cellules mémoire comprennent un décodeur de ligne de mot configure pour attribuer aux deux lignes de contrôle de grille une même adresse de ligne, et, pendant la réalisation d'au moins une opération choisie parmi des opérations de lecture, de programmation ou d'effacement de 5 l'une des cellules mémoire, sélectionner la ligne de contrôle de grille à laquelle la cellule mémoire est reliée en fonction d'une part de l'adresse de ligne des deux lignes de contrôle de grille et d'autre part du bit de plus faible poids d'une adresse de colonne de la cellule mémoire. 10 Selon un mode de réalisation, chaque cellule mémoire comporte en outre un second transistor à grille flottante dont la grille flottante est reliée électriquement à la grille flottante du premier transistor à grille flottante, et comprenant une région conductrice reliée électriquement à la borne de conduction du second transistor à grille flottante qui s'étend en regard de sa grille flottante par l'intermédiaire d'une couche diélectrique tunnel. 15 Selon un mode de réalisation, la mémoire comprend une troisième ligne de bit reliée électriquement à la fois au second transistor à grille flottante de la première cellule mémoire et au second transistor à grille flottante de la cellule mémoire jumelle. 20 Selon un mode de réalisation, les grilles flottantes des premier et second transistors à grille flottante sont formées par une même pièce d'un matériau conducteur. Selon un mode de réalisation, la région conductrice est une région dopée du substrat. 25 Selon un mode de réalisation, la grille de contrôle commune des transistors de sélection des cellules mémoire jumelles est une grille verticale enterrée dans le substrat. Des modes de réalisation de l'invention concernent également un circuit intégré sur microplaquette de semi-conducteur, comprenant une mémoire non volatile selon 30 l'invention. Des modes de réalisation de l'invention concernent également un procédé de fabrication d'une mémoire selon l'invention, comprenant les étapes consistant à former dans le substrat des tranchées isolantes délimitant au moins une première bande de substrat, former dans le 35 substrat une tranchée conductrice agencée transversalement à la bande de substrat, pour former la grille de contrôle commune aux transistors de sélection des deux cellules 3021803 5 mémoire jumelles, former sur le substrat une grille flottante conductrice agencée transversalement à la bande de substrat, avec interposition d'une première couche diélectrique, former une grille de contrôle sur la grille flottante, avec interposition d'une seconde couche diélectrique, pour obtenir un empilement de grilles, doper la bande de 5 substrat de chaque côté de l'empilement de grilles, former dans un premier niveau de métal deux premières sections de lignes de bit reliées électriquement chacune à une région de drain de l'un des transistors à grille flottante, former dans un second niveau de métal deux secondes sections de lignes de bit reliées électriquement chacune à l'une des première sections de lignes de bit, et former dans un troisième niveau de métal deux lignes de bit 10 reliées électriquement chacune à l'une des secondes sections de lignes de bit du second niveau de métal. Selon un mode de réalisation, le procédé comprend une étape consistant à doper la seconde bande de substrat avant de former l'empilement de grilles et avant de doper les deux bandes 15 de substrat de chaque côté de l'empilement de grilles, pour former une région conductrice en regard de la grille flottante du second transistor à grille flottante. Des modes de réalisation de l'invention concernent également un procédé de lecture/écriture d'une cellule mémoire parmi une paire de cellules mémoire jumelles 20 comprenant une première cellule mémoire comportant un premier transistor à grille flottante relié électriquement à un transistor de sélection ayant une grille de contrôle verticale enterrée, le transistor de sélection de la première cellule mémoire présentant une région de canal vertical s'étendant en regard d'une première face de la grille de contrôle verticale enterrée, et une seconde cellule mémoire comportant un premier transistor à grille 25 flottante relié électriquement à un transistor de sélection ayant la même grille de contrôle que le transistor de sélection de la première cellule mémoire et présentant une région de canal vertical qui s'étend en regard d'une seconde face de la grille de contrôle verticale enterrée, et en face de la région de canal du transistor de sélection de la première cellule mémoire, le procédé comprenant les étapes consistant à prévoir une première ligne de bit 30 reliée électriquement au premier transistor à grille flottante de la première cellule mémoire, prévoir une seconde ligne de bit reliée électriquement au premier transistor à grille flottante de la seconde cellule mémoire, et, pendant la lecture d'une cellule mémoire, appliquer une tension de sélection positive à la ligne de contrôle de grille reliée à la cellule mémoire devant être lue, et lire la première cellule mémoire par l'intermédiaire de la 35 première ligne de bit ou lire la seconde cellule mémoire par l'intermédiaire de la seconde ligne de bit. 3021803 6 Selon un mode de réalisation, le procédé comprend les étapes consistant à attribuer aux deux lignes de contrôle de grille une même adresse de ligne, et, pendant la réalisation d'au moins une opération choisie parmi des opérations de lecture, de programmation ou 5 d'effacement de l'une des cellules mémoire, sélectionner la ligne de contrôle de grille à laquelle la cellule mémoire est reliée en fonction d'une part de l'adresse de ligne des deux lignes de contrôle de grille et d'autre part du bit de plus faible poids d'une adresse de colonne de la cellule mémoire. 10 Des modes de réalisation et procédés de fabrication d'une structure de plan mémoire et de cellules mémoire selon l'invention, ainsi que des procédés de lecture et d'écriture de cellules mémoire selon l'invention, seront décrits dans ce qui suit en se référant à titre non limitatif aux figures jointes parmi lesquelles : - la figure 1 précédemment décrite est le schéma électrique d'une structure classique de 15 plan mémoire et de cellule mémoire, - la figure 2 est le schéma électrique d'un premier mode de réalisation d'une structure de plan mémoire et de cellule mémoire selon un premier perfectionnement selon l'invention, - la figure 3 est une vue en coupe d'une cellule mémoire de la figure 2, - la figure 4 est une autre vue en coupe de la cellule mémoire, 20 - la figure 5 montre des tensions appliquées au plan mémoire de la figure 2 pour l'effacement d'une cellule mémoire, - la figure 6 est une vue en coupe d'une cellule mémoire de la figure 5, et montre des tensions appliquées à la cellule mémoire, - la figure 7 est une autre vue en coupe de la cellule mémoire, et montre les tensions 25 appliquées à la cellule mémoire, - la figure 8 montre des tensions appliquées au plan mémoire de la figure 2 pour la programmation d'une cellule mémoire par effet Fowler Nordheim, - la figure 9 est une vue en coupe d'une cellule mémoire de la figure 8 et montre des tensions appliquées à la cellule mémoire, 30 - la figure 10 est une autre vue en coupe de la cellule mémoire et montre les tensions appliquées à la cellule mémoire, - la figure 11 montre des tensions appliquées au plan mémoire de la figure 2 pour la programmation d'une cellule mémoire par injection d'électrons chauds, - la figure 12 est une vue en coupe d'une cellule mémoire de la figure 11 et montre des 35 tensions appliquées à la cellule mémoire, 3021803 7 - la figure 13 montre des tensions appliquées au plan mémoire de la figure 2 pour la lecture d'une cellule mémoire, - la figure 14 est une vue en coupe d'une cellule mémoire de la figure 13 et montre des tensions appliquées à la cellule mémoire, 5 - les figures 15 à 24 montrent des étapes d'un procédé de fabrication d'une cellule mémoire montrée sur les figures 2 à 4, - la figure 25 est le schéma électrique d'une mémoire comprenant le plan mémoire de la figure 2, - la figure 26 est le schéma électrique d'un second mode de réalisation d'une structure de 10 plan mémoire et de cellule mémoire selon le premier perfectionnement, - la figure 27 est le schéma électrique d'un premier mode de réalisation d'une structure de plan mémoire et de cellule mémoire selon un second perfectionnement selon l'invention, - les figures 28 à 32 montrent des étapes d'un procédé de fabrication d'une cellule mémoire montrée sur la figure 27, 15 - la figure 33 montre des tensions appliquées au plan mémoire de la figure 27 pour la lecture d'une cellule mémoire, - la figure 34 le schéma électrique d'une mémoire comprenant la plan mémoire de la figure 27, - la figure 35 est le schéma électrique d'un second mode de réalisation d'une structure de 20 plan mémoire et de cellule mémoire selon le second perfectionnement. La figure 2 est le schéma électrique d'un mode de réalisation de deux cellules mémoire C14,1 et d'un plan mémoire MA1 selon un premier perfectionnement selon l'invention de la structure de plan mémoire et de cellule mémoire de la figure 1. 25 Les cellules mémoire sont accessibles en lecture et écriture via une première ligne de bit RBL,, une seconde ligne de bit EBL,, une ligne de mot WL,_,,' et deux lignes de contrôle de grille CGL' CGL,_,. La cellule mémoire appartient à une page physique P, du plan mémoire et la cellule mémoire C,_, j appartient à une page adjacente 13,4. Les pages 131_1 30 peuvent comprendre diverses autres cellules mémoire et le plan mémoire MA1 peut comprendre diverses autres pages. La cellule mémoire comporte deux transistors à grille flottante TR, j, TE, j dont les grilles flottantes FGr, FGe sont interconnectées, le transistor à grille flottante TR, j étant 35 dédié à la lecture de la cellule mémoire transistor et le transistor à grille flottante TE, j dédié à l'effacement de la cellule mémoire. Dans un mode de réalisation, l'interconnexion 3021803 8 des grilles flottantes FGr, FGe est assurée en fabriquant les deux grilles flottantes à partir d'un même élément conducteur CFG. Le transistor TRIJ a une grille de contrôle CGr connectée à la ligne de contrôle de grille 5 CGL1, une borne de drain D connectée à la ligne de bit RBLJ et une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de source S est reliée à une ligne de source SL. Le transistor TEIJ a une grille de contrôle CGe connectée à la ligne de contrôle de grille CGL1, une borne de drain D connectée à la ligne de bit EBLJ et une borne de source S connectée à la borne de drain D d'un transistor de 10 sélection ST dont la borne de source S est reliée à une ligne de source SL. La cellule mémoire Ci_i j a la même structure que la cellule mémoire C,J et comporte deux transistors à grille flottante TRi_i j, j dont les grilles flottantes FGr, FGe sont interconnectées et/ou formées par un même élément conducteur CFG. Le transistor TRi_i j a 15 une grille de contrôle CGr connectée à la ligne de contrôle de grille CGLi_i, une borne de drain D connectée à la ligne de bit RBLJ et une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de source S est reliée à une ligne de source SL. Le transistor à grille flottante TEl_i j a une grille de contrôle CGe connectée à la ligne de contrôle de grille CGLi_i, une borne de drain D connectée à la ligne de bit EBLJ et 20 une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de source S est reliée à une ligne de source SL. Les transistors de sélection ST associés aux transistors à grille flottante TRIJ, j ont une grille de contrôle commune CSG connectée à la ligne de mot WL14,1, qui est réalisée 25 préférentiellement sous la forme d'une grille verticale enterrée dans un substrat recevant le plan mémoire MAO. De même, les transistors de sélection ST associés aux transistors à grille flottante TEIJ, j ont une grille de contrôle commune verticale enterrée CSG qui est connectée à la ligne de mot WL14,1. La cellule mémoire Cij est donc, structurellement, l'équivalent de la combinaison des cellules mémoire Mij, MI,J+1 montrées sur la figure 1, 30 dont les grilles flottantes auraient été reliées électriquement. De même, la cellule mémoire j est, structurellement, l'équivalent de la combinaison des cellules mémoire 1\41-1J, 1\41-1J+1 montrées sur la figure 1 dont les grilles flottantes auraient été reliées électriquement. Les deux cellules mémoire peuvent donc être qualifiées de cellules mémoire "duales". Leurs transistors de sélection ST ayant deux à deux la même grille de 35 contrôle, ces cellules mémoire peuvent également être qualifiées de cellules mémoire "jumelles". 3021803 9 Le transistor à grille flottante TE,J diffère toutefois du transistor à grille flottante T,J+, de la cellule mémoire M,J+1 en ce qu'il comporte une région conductrice IS qui s'étend en face de sa grille flottante FGe avec interposition d'une couche diélectrique tunnel, et qui est reliée 5 électriquement à sa borne de drain D. De même, le transistor à grille flottante TE,_, j diffère du transistor à grille flottante Ti_u_pi de la cellule mémoire 1\4,4 j+i en ce qu'il comporte une région conductrice IS qui s'étend en face de sa grille flottante FGe par l'intermédiaire d'une couche diélectrique tunnel, et qui est reliée électriquement à sa borne de drain D. 10 La figure 3 est une vue en coupe d'un mode de réalisation des transistors TE,J, TE,_, j et de leurs transistors de sélection respectifs ST. Les transistors à grilles flottante sont réalisés sur un substrat PW, par exemple en silicium, formant la région supérieure d'une microplaquette de semi-conducteur WF. La microplaquette WF est initialement un wafer sur lequel plusieurs circuits intégrés sont réalisés, qui est ensuite découpé en puces 15 individuelles. Les lignes de source SL des transistors de sélection ST sont formées par une région dopée profonde nO qui forme ici un plan de source collectif pour l'ensemble du plan mémoire. La grille de contrôle commune CSG des transistors de sélection ST est formée avec un 20 matériau conducteur, par exemple du polysilicium (silicium polycristallin), déposé dans une tranchée pratiquée dans le substrat, et isolé de celui-ci par une couche diélectrique DO. Cette "tranchée conductrice" forme également la ligne de mot WL,4,, selon un axe perpendiculaire au plan de la figure. 25 Les grilles flottantes FGe des transistors TE,J, TE,4 j sont agencées de chaque côté de la tranchée CSG, et reposent sur le substrat PW par l'intermédiaire d'une couche diélectrique tunnel Dl. Elles sont formées ici par une pièce conductrice, par exemple en polysilicium, qui s'étend jusqu'aux transistors TR,J, TR,4 j (non visibles dans ce plan de coupe, Cf. Fig. 4) pour former également les grilles flottantes de ces transistors. 30 Les grilles de contrôle CGe des transistors TE,J, TE,4 j s'étendent au-dessus des grilles flottantes par l'intermédiaire d'une couche diélectrique D2. Elles sont formées ici par des bandes conductrices de polysilicium qui forment également les lignes de contrôle de grille CGL' CGL,4 selon un axe perpendiculaire au plan de la figure. 35 3021803 10 Des régions dopées n2 et n3 implantées de chaque côté de l'empilement de grilles FG/CGe forment respectivement les régions de drain (D) et de source (S) des transistors TE,J, TE,4 j, les régions n3 formant également les régions de drain (D) des transistors de sélection ST. Les régions de source (S) des transistors de sélection ST sont ici formées par 5 la couche nO, la grille verticale commune CSG des transistors de sélection s'étendant ici jusqu'à la région nO. Dans une variante de réalisation, l'extrémité inférieure de la tranchée conductrice CSG n'atteint pas la région nO et une poche dopée profonde est implantée entre la tranchée et la couche nO pour former la région de source des transistors de sélection ST. 10 Les empilements de grille FG/CGe des transistors TE,J, TE,4 j sont recouverts par une couche diélectrique D3 sur laquelle s'étend la ligne de bit EBL,. Des contacts Cl traversent la couche D3 pour relier électriquement la ligne de bit EBL, aux régions de drain n2 (D) des transistors TE,J, TE,4,,. Les régions conductrices IS des transistors TE,4,, sont ici des régions dopées n1 du substrat qui s'étendent sous les grilles flottantes FG, entre les 15 régions de drain n2 et de source n3 des transistors TE,J, TE,4 j, et sont donc recouvertes par la couche diélectrique tunnel Dl. Les couches diélectriques DO, Dl, D2 et D3 sont par exemple en dioxyde de silicium Si02. La figure 4 est une vue en coupe des transistors à grille flottante TR,J, TR,4 des cellules 20 mémoire C,_i j et de leurs transistors de sélection respectifs ST. La structure de ces transistors est essentiellement identique à celle des transistors TE,J, TE,4 j et ne sera pas de nouveau décrite. Les grilles de contrôle CGe de ces transistors sont formées par les pièces de polysilicium formant les lignes de contrôle de grille CGL' CGL,4 et leurs grilles flottantes FG sont formées par les mêmes pièces de polysilicium que celles qui forment les 25 grilles flottantes des transistors TE,J, TE,4 j (Fig. 3). Leurs régions de drain n2 (D) sont reliées par des contacts Cl à la ligne de bit RBL, qui s'étend sur la couche diélectrique D3. Les transistors TR,J, TR,4 j diffèrent des transistors TE,J, TE,4 j en ce qu'ils ne comportent pas la région conductrice IS s'étendant sous la grille flottante FG. Ainsi, lorsque ces 30 transistors sont polarisés par une tension de grille appropriée, un canal conducteur CH1 ou CH1' peut se former entre la région de drain n2 (D) et la région de source n3 (S). Un canal conducteur vertical CH2 ou CH2' peut se former également entre les régions de drain n3 (D) et de source (S) du transistor de sélection ST si la grille verticale commune CSG de ces transistors reçoit simultanément une tension de polarisation. Plus particulièrement, la 35 région de canal vertical CH2 du transistor de sélection ST de la cellule mémoire s'étend en regard d'une première face de la grille de contrôle verticale enterrée CSG, et la région 3021803 11 de canal vertical CH2' du transistor de sélection ST de la cellule mémoire C j s'étend en regard d'une seconde face de la grille de contrôle verticale enterrée, et donc en face de la région de canal CH2 du transistor de sélection de la cellule mémoire Ci,j. 5 Les transistors TRIJ, j peuvent également différer des transistors TEIJ, TEI-tj par l'épaisseur de leur couche diélectrique tunnel Dl, qui peut être différente de celle qui s'étend sous les grilles flottantes des transistors TEIJ, j, ce choix étant offert à l'homme de l'art en fonction du procédé de programmation des cellules mémoire qui sera retenu, à savoir par effet Fowler-Nordheim au moyen des transistors TEIJ, j ou par injection 10 d'électrons chauds au moyen des transistors TRIJ, j, ces deux options étant décrites plus loin. Contrairement aux transistors TRIJ, j, les transistors TEIJ, j ne peuvent pas présenter de canal conducteur CH1 contrôlé par la tension qui leur est appliquée, du fait 15 que la région s'étendant entre leur régions de drain n2 et de source n3 est court-circuitée par la région dopée n1 (Fig. 3). Ces transistors sont donc toujours passants quelle que soit leur tension de grille, et ne peuvent être utilisés pour lire les cellules mémoire Cij, j. Ils peuvent par contre être utilisés pour effacer les cellules mémoire dans des conditions où aucun courant drain-source ne les traverse, c'est-à-dire par effet Fowler-Nordheim. Ils 20 peuvent également être utilisés pour programmer les cellules mémoire dans des conditions où aucun courant drain-source ne les traverse, soit également par effet Fowler-Nordheim, comme cela sera vu plus loin. De ce fait, les transistors de sélection ST associés aux transistors TEIJ, j ne sont pas 25 utilisés et ne sont présents ici que pour rationaliser la fabrication des cellules mémoire, conformément à un mode de réalisation d'un procédé de fabrication décrit plus loin. Il peut en effet être plus simple de réaliser un transistor sans utilité au sein d'un ensemble de transistors utilisés, lorsque la non-réalisation du transistor sans utilité impliquerait des étapes de masquage et de photolithographie supplémentaires. Comme d'une part ces 30 transistors de sélection sont passants lorsque la ligne de mot WL14,1 à laquelle ils sont connectés reçoit une tension positive, et que, d'autre part, les transistors à grille flottante TEIJ, j sont toujours passants en raison de leur région IS, il convient de s'assurer, lors de la conception des organes de contrôle de la mémoire, que la ligne de bit correspondante EBLJ ne puisse pas recevoir simultanément une tension différente de zéro. 35 3021803 12 En résumé, le transistor TEIJ peut être utilisé comme transistor d'effacement de la cellule mémoire Cij par effet Fowler-Nordheim, qui consiste en une programmation statique sans courant de programmation, tandis que le transistor TRIJ peut être utilisé comme transistor de lecture de la cellule mémoire. De même, le transistor TE,4 j peut être utilisé comme 5 transistor d'effacement de la cellule mémoire Ci_i j par effet Fowler-Nordheim et le transistor TRi_i j peut être utilisé comme transistor de lecture de la cellule mémoire. La ligne de bit RBLJ peut être utilisée comme ligne de bit de lecture et la ligne de but EBLJ comme ligne de bit d'effacement de la cellule mémoire Cij ou de la cellule mémoire Ci_u. 10 En ce qui concerne la programmation des cellules mémoire CI j, Ci_i j, des modes de réalisation de l'invention prévoient deux procédés, au choix de l'homme de l'art, à savoir un procédé de programmation par effet Fowler-Nordheim au moyen du transistor d'effacement TEIJ ou TEl_i j, ou un procédé de programmation par injection d'électrons chauds au moyen du transistor de lecture TRIJ ou TE1-1,J. 15 Des procédés d'effacement, programmation et de lecture de cellules du plan mémoire MA1 seront décrit dans ce qui suit, en supposant à titre d'exemple que l'on souhaite effacer, programmer et lire la cellule mémoire C1J. 20 Effacement d'une cellule mémoire par effet Fowler-Nordheim via le transistor d'effacement TEij Un procédé d'effacement de la cellule mémoire CI sans effacement de la cellule mémoire j, via le transistor d'effacement TEIJ, est décrit par le tableau 1 de l'Annexe, qui fait 25 partie intégrante de la description. Les figures 5 et 6 illustrent ce procédé d'effacement. La figure 5 est le schéma électrique de la figure 2 dans lequel les valeurs de tensions figurant dans le tableau 1 ont été reportées. La figure 6 est une vue en coupe des transistors TEIJ, j identique à celle de la figure 3, 30 dans laquelle les valeurs de tensions figurant dans le tableau 1 ont été reportées. La région conductrice IS du transistor TEIJ est portée à la tension positive EBLV appliquée à la ligne de bit EBLJ, ici 6V, par l'intermédiaire du contact Cl et de la région de drain n1 (D) du transistor. La grille de contrôle CGe du transistor TEIJ étant portée à la tension 35 négative CGV1, ici -8V, il apparaît entre cette grille de contrôle et la région conductrice IS une différence de tension dV égale à -14V (Fig. 6) qui provoque l'extraction d'électrons de 3021803 13 la grille flottante FGe par effet Fowler-Nordheim, ce qui met le transistor TE,J dans l'état effacé. La ligne de bit RBL, connectée au transistor à grille flottante TR,J étant à haute impédance, ce transistor ne joue aucun rôle dans le processus d'effacement de la cellule mémoire. La grille flottante du transistor TR,J étant toutefois reliée électriquement à celle 5 du transistor TE,J, le transfert de charges électriques cause également l'effacement du transistor TR,J, la cellule mémoire dans son ensemble étant ainsi effacée par l'intermédiaire du transistor TE,J. La région conductrice IS du transistor TE,_, j de la cellule mémoire jumelle C,_, j est 10 également portée à la tension positive EBLV appliquée à la ligne de bit EBL,, ici 6V, par l'intermédiaire du contact Cl et de la région de drain n1 (D) du transistor. La grille de contrôle CGe du transistor étant portée à la tension positive CGV,_,, ici 3V, il apparaît entre cette grille de contrôle et la région conductrice IS une différence de tension dV égale à -3V, qui est insuffisante pour extraire des électrons de la grille flottante du 15 transistor. La cellule mémoire jumelle C,_, n'est donc pas effacée. Cette structure de plan mémoire et de cellule mémoire permet ainsi un effacement individuel de chaque cellule mémoire, soit un effacement par bit. Cette possibilité permet de réaliser indifféremment une mémoire effaçable par bit, par mot ou par page sans 20 modification de la structure générale du plan mémoire ou de ses organes de contrôle. La figure 7 est une vue en coupe de deux transistors TE, +1, TE,_, j+, de deux cellules mémoire C,,,+1, (non représentées sur les figures 2 ou 5) qui contiguës aux cellules mémoire C,J, C,_,,,. Les cellules mémoire C,,,+1, sont connectées à la même ligne de 25 mot WL 1, que les cellules mémoire C,J, C,_,,, mais sont connectées à une ligne de bit différente EBL,+, qui reçoit la tension par défaut EBLV*, ici OV. Les transistors TE,J+1, TE,_, j+, ont leurs grilles de contrôle CGe connectées aux mêmes lignes de contrôle de grille CGL' CGL,_, que les transistors TE,J, TE,_, j et reçoivent donc les même tensions CGV' ici -8V, et CGV,_,, ici 3V. Ainsi, la différence de tension dV entre la grille de 30 contrôle CGe du transistor TE,J+, et sa région conductrice IS est égale à -8V et ce transistor subit un stress d'effacement, c'est-à-dire un effacement parasite de faible intensité qui pourrait, si le transistor était dans l'état programmé, et après de nombreux cycles d'effacement d'autres cellules mémoire reliées aux lignes de contrôle de grille CGL' CGL,_,, altérer sensiblement sa tension de seuil et donc entraîner une corruption de son 35 état, et donc une corruption du bit de donnée associé à l'état programmé. 3021803 14 Par ailleurs, la différence de tension dV entre la grille de contrôle CGe du transistor TE,4 j-pi et sa région conductrice IS est de 3V et ce transistor ne subit aucun stress d'effacement, la ligne de contrôle de grille CGLi_i étant portée à seulement 3V. De même, des tensions par défaut appliquées aux cellules mémoire connectées à d'autres lignes de 5 mot WL (non représentées sur les figures) ne provoquent aucun stress d'effacement dans ces cellules mémoire. En définitive, le procédé d'effacement selon l'invention permet non seulement un effacement individuel de chaque cellule mémoire, mais limite en outre l'apparition d'un 10 stress d'effacement aux cellules mémoire connectées à la même ligne de contrôle de grille, tandis que divers autres procédés d'effacement connus, ne permettant qu'un effacement par mot, sinon par page, provoquent également un stress d'effacement aux cellules mémoire connectées à d'autres lignes de mot. La gestion du stress d'effacement, par des procédés en soi connus de rafraîchissement des cellules mémoire, s'en trouve donc simplifiée, compte 15 tenu du nombre réduit de cellules mémoire à rafraîchir. On pourra par exemple décider d'initier une séquence de rafraîchissement les cellules mémoire d'une ligne de mot après N cycles de programmation de cellules mémoire de cette ligne de mot, en prévoyant un compteur de cycles d'effacement associé à la ligne de mot. 20 Programmation d'une cellule mémoire par effet Fowler-Nordheim via le transistor d'effacement TEij Un procédé de programmation de la cellule mémoire C,J sans programmation de la cellule mémoire Ci_i j, via le transistor d'effacement TE,J, est décrit par le tableau 2 en Annexe. 25 Les figures 8 et 9 illustrent ce procédé de programmation. La figure 8 est le schéma électrique de la figure 2 dans lequel les valeurs de tensions figurant dans le tableau 2 ont été reportées. La figure 9 est une vue en coupe des transistors TE,J, TE,4 j identique à celle de la figure 3, dans laquelle les valeurs de tensions figurant dans le tableau 2 ont été 30 reportées. La région conductrice IS du transistor TEij est portée à la tension EBLV appliquée à la ligne de bit EBLi, ici OV, par l'intermédiaire du contact Cl et de la région de drain n1 (D) du transistor. La grille de contrôle CGe du transistor TEij étant portée à la tension positive 35 CGVi, ici 14V, il apparaît entre cette grille de contrôle et la région conductrice IS une différence de tension dV positive égale à 14V (Fig. 9) qui provoque l'injection d'électrons 3021803 15 dans la grille flottante FGe par effet Fowler-Nordheim, ce qui met le transistor TE,J dans l'état programmé. La ligne de bit RBLJ connectée au transistor à grille flottante TR,J étant à haute impédance, ce transistor ne joue aucun rôle dans le processus de programmation de la cellule mémoire. La grille flottante du transistor TR,J étant toutefois reliée 5 électriquement à celle du transistor TE,J, le transfert de charges électriques cause également la programmation du transistor TR,J, la cellule mémoire Cij dans son ensemble étant ainsi programmée par l'intermédiaire du transistor TE,J. La région conductrice IS du transistor TE,_, j de la cellule mémoire jumelle C,_, j est portée io à la tension EBLV appliquée à la ligne de bit EBLJ, ici OV, par l'intermédiaire du contact Cl et de la région de drain n1 (D) du transistor. La grille de contrôle CGe du transistor TE,_, j étant portée à la tension positive CGV,_,, ici 3V, il apparaît entre cette grille de contrôle et la région conductrice IS une différence de tension dV égale à 3V, qui est insuffisante pour injecter des électrons de la grille flottante du transistor. La cellule 15 mémoire jumelle C,_, n'est donc pas programmée. La figure 10 est une vue en coupe des transistors TE,J+1, TE,_, j+, des cellules mémoire voisines C,J+1, C,_, j+, déjà décrites en relation avec la figure 7, connectées à la même ligne de mot WL,_,,, que les cellules mémoire C,_,,, mais connectées à la ligne de bit voisine 20 EBLJ+, qui reçoit la tension par défaut EBLV*, ici 6V. Les transistors TE,J+1, TE,_, j_p, ont leurs grilles de contrôle CGe connectées aux mêmes lignes de contrôle de grille CGL' CGL,_, que les transistors TE,J, TE,_, j et reçoivent donc les même tensions CGV' ici 14V, et CGV,_,, ici 3V. Ainsi, la différence de tension dV entre la grille de contrôle CGe du transistor TE,J+, et sa région conductrice IS est de 8V et ce transistor subit un stress de 25 programmation, c'est-à-dire un programmation parasite de faible intensité. Par ailleurs, la différence de tension dV entre la grille de contrôle CGe du transistor TE,_, j+, et sa région conductrice IS est de 3V et ce transistor ne subit aucun stress de programmation, la ligne de contrôle de grille CGL,_, étant portée à seulement 3V. De 30 même, des tensions par défaut appliquées aux cellules mémoire connectées à d'autres lignes de mot WL (non représentées sur les figures) ne provoquent aucun stress de programmation dans ces cellules mémoire. En définitive, ce procédé de programmation, comme le procédé d'effacement 35 précédemment décrit, ne cause un stress électrique qu'aux cellules mémoire connectées à la 3021803 16 même ligne de contrôle de grille, dont les effets peuvent être neutralisés par un procédé de rafraîchissement du type mentionné plus haut. Programmation d'une cellule mémoire par injection d'électrons chauds via le 5 transistor de lecture TRij Un procédé de programmation de la cellule mémoire sans programmation de la cellule mémoire C,_i j, via le transistor de lecture TR,J, est décrit par le tableau 3 en Annexe. 10 Les figures 11 et 12 illustrent ce procédé de programmation. La figure 11 est le schéma électrique de la figure 2 dans lequel les valeurs de tensions figurant dans le tableau 3 ont été reportées. La figure 12 est une vue en coupe des transistors TR,J, TR,4 j identique à celle de la figure 4, dans laquelle les valeurs de tensions figurant dans le tableau 3 ont été reportées. 15 Le transistor TR,J reçoit la tension positive CGV' ici 10V, sur sa grille de contrôle et est dans l'état passant, le canal conducteur CH1 apparaissant dans le substrat PW sous l'empilement de grille FG/CGr. Le transistor de sélection ST associé au transistor TR,J reçoit la tension de sélection positive SV, ici 1 à 2V, sur sa grille verticale enterrée CSG, et 20 est dans l'état passant, le canal conducteur vertical CH2 apparaissant en face la grille CSG. La ligne de bit RBL, étant portée à la tension positive RBLV, ici 4V, et la ligne de source SL étant reliée à la masse (0V), un courant circule de la ligne de bit vers la ligne de source à travers le transistor TR,J et le transistor de sélection ST correspondant. Ce courant correspond à un flux d'électrons HE montré sur la figure 12, de sens inverse du courant. Ce 25 flux d'électrons contient des électrons à haute énergie cinétique (électrons chauds) qui contournent la région dopée n3 (région "froide"). Certains de ces électrons sont injectés dans la grille flottante en un point d'injection HI, provoquant la programmation du transistor TR,J, ainsi que la programmation du transistor d'effacement TE,J qui ne joue ici aucun rôle dans le processus de programmation. Le transistor TR,4 j de la cellule jumelle 30 reçoit par contre la tension CGV,4 qui est égale à OV, de sorte qu'il ne subit aucun processus de programmation parasite, ni aucun des autres transistors de lecture du plan mémoire, qui ne reçoivent que des tensions nulles. Lecture d'une cellule mémoire via le transistor de lecture TRij 35 3021803 17 Un procédé de lecture de la cellule mémoire Cij via le transistor de lecture TR,J, est décrit par le tableau 4 en Annexe. Les figures 13 et 14 illustrent ce procédé de lecture. La figure 13 est le schéma électrique 5 de la figure 2 dans lequel les valeurs de tensions figurant dans le tableau 4 ont été reportées. La figure 14 est une vue en coupe des transistors TR,J, TR,4 j identique à celle de la figure 4, dans laquelle les valeurs de tensions figurant dans le tableau 4 ont été reportées. Le transistor TR,J reçoit la tension positive CGV' ici de 2 à 3V, qui est inférieure à la 10 tension de seuil du transistor programmé mais supérieure à la tension de seuil du transistor effacé. Si le transistor TR,J est dans l'état effacé, c'est-à-dire s'il présente une tension de seuil Vt inférieure à la tension CGV' le canal conducteur CH1 apparaît dans le substrat PW, sous l'empilement de grille FG/CGr. Le transistor de sélection ST associé au transistor TR,J reçoit la tension de sélection positive SV, ici 3V, sur sa grille verticale enterrée CSG, 15 et est dans l'état passant, le canal conducteur vertical CH2 apparaissant en face la grille enterrée CSG. La ligne de bit RBL, étant portée à la tension positive RBLV, ici 1V, et la ligne de source SL étant reliée à la masse (0V), le transistor TR,J est traversé par un courant de lecture Ir qui circule de la ligne de bit vers la ligne de source. Ce courant Ir est par contre nul si le transistor TR,J est dans l'état programmé, c'est-à-dire s'il présente une 20 tension de seuil supérieure à la tension CGV,. Un amplificateur de courant (non représenté) connecté à la ligne de bit RBL, permet de détecter la présence ou l'absence du courant Ir, et d'en déduire l'état effacé ou programmé du transistor TR,J, auquel une valeur logique, 0 ou 1, est attribuée par convention. 25 Le transistor TR,4 j de la cellule mémoire jumelle reçoit la tension négative CGV,4, ici -2V. Ce transistor, s'il est dans l'état effacé, peut présenter une tension de seuil proche de zéro. L'application d'une tension de contrôle de grille négative permet de s'assurer qu'il reste dans l'état bloqué. En effet, ce transistor étant connecté à la même ligne de bit RBL, que le transistor TR,J en cours de lecture, sa mise en conduction pourrait corrompre la 30 lecture du transistor TR,J. Les figures 15 à 22 montrent des étapes d'un procédé de fabrication des cellules mémoire Ci_i j précédemment décrites. La figure 15 montre une étape préliminaire de formation dans le substrat PW de trois tranchées d'isolation STIO, ST1, ST2 de type STI ("Shallow 35 Trench Insolation") qui délimitent deux bandes de substrat 51, S2 dans lesquelles les cellules mémoire vont être réalisées. Cette étape est précédée d'une étape d'implantation 3021803 18 dans le substrat de la couche enterrée nO formant un plan de source (non visible sur la figure) ou d'implantation de plusieurs lignes de source. Un plan de source est généralement préféré à des lignes de source multiples s'il est prévu d'effacer les cellules mémoire par injection d'électrons chauds. 5 Au cours d'une étape montrée sur la figure 16, une tranchée conductrice est formée transversalement aux bandes S1, S2, par gravure du substrat, dépôt de la couche diélectrique DO (non visible) et dépôt d'une couche de polysilicium PO et gravure de celle-ci. La tranchée est destinée à former à la fois la ligne de mot WL,4,, et la grille de contrôle 1() verticale enterrée des transistors de sélection ST des cellules mémoire. Au cours d'une étape montrée sur la figure 17, la bande de substrat S2 est dopée par implantation de dopants de type N, la bande de substrat S1 étant masquée pendant cette opération. Cette étape permet de réaliser la région conductrice IS qui s'étendra sous la 15 grille flottante des transistors d'effacement TEIJ, TE1-1,J. Au cours d'une étape montrée sur la figure 18, la couche diélectrique Dl tunnel précédemment décrite est déposée sur le substrat PW, puis une bande de polysilicium Pl, destinée à former des grilles flottantes, est déposée sur les bandes de substrat S1 et S2. 20 Au cours d'une étape montrée sur la figure 19, la couche diélectrique D2 est déposée sur le substrat PW, puis une couche de polysilicium P2 est déposée sur la couche D2. La couche P2 est ensuite gravée avec la couche D2 ainsi qu'avec la couche Pl pour former les lignes de contrôle de grille CGL1, CGLi_i, et, sous celle-ci, les grilles flottantes communes CFG, 25 issues de la gravure simultanée de la couche Pl. Au cours d'une étape montrée sur la figure 20 les bandes de substrat Si, S2 sont dopées par implantation de dopants auto alignée sur les lignes de contrôle de grille CGL1, CGLI4 et sur la ligne de mot WL14,1, la bande de substrat S2 étant donc dopée une seconde fois. Cette 30 étape fait apparaître les régions de source S et de drain D des transistors TR j, j, TE1J, j, ainsi que les région de drain des transistors de sélection ST. Au cours d'une étape montrée sur la figure 21, la couche diélectrique D3 est déposée sur le substrat et des orifices sont pratiqués dans la couche D3, puis sont métallisés pour former 35 les contacts Cl. Des contacts Cl s'étendent au-dessus des régions de drain D des transistors TRIJ, j et d'autres au-dessus des régions de drain D des transistors TEIJ, 3021803 19 Au cours d'une étape montrée sur la figure 22, une couche métallique M1 ("métal 1") est déposée sur le substrat puis est gravée pour obtenir deux bandes conductrices qui forment les lignes de bit RBLJ et EBLJ, la première étant agencée sur les contacts Cl réalisés au- 5 dessus des régions de drain D des transistors TRIJ, j et la seconde agencée sur les contact réalisés au-dessus des régions de drain D des transistors TEIJ, La figure 23 est identique à la figure 22 et montre la surface occupée en largeur W et en longueur L par chaque cellule mémoire C1J, j, l'ensemble formant une "brique de base" 10 20 du plan mémoire, contenant deux cellules duales jumelles, dont la répétition permet la conception d'un plan mémoire MA1 de taille variable choisie en fonction de l'application visée. Les contacts Cl étant dans ce cas partagés par des cellules mémoire réalisés au-dessus et au-dessous des cellules mémoire Cij, Ci_u ("dessus" et "dessous" s'entendant dans le plan de la figure), qui ne sont pas représentées, seule la moitié de la surface occupée par 15 les contacts Cl est considérée comme faisant partie de la "brique de base" 20. Bien que ces cellules mémoire C1J, j aient un surface double de celles montrées sur la figure 1, l'homme de l'art notera que la surface de semi-conducteur qu'elles occupent ne diffère guère de celle qu'occupent des cellules mémoire classiques ayant des transistors de 20 sélection de type "planar" qui ne sont pas partagés, du fait que les grilles de sélection verticale enterrées réduisent considérablement leur surface et encore plus le fait qu'elles soient partagées. Par ailleurs, dans un mode de réalisation de l'invention, un plan mémoire selon l'invention 25 peut comprendre une première zone mémoire réalisée à partir de cellules mémoire telles que décrites sur la figure 1, formant une mémoire de masse effaçable par page, et une seconde zone mémoire réalisée à partir de cellules mémoire selon l'invention, formant une mémoire de données effaçable par bit ou par mot, offrant une granularité en effacement plus fine que la mémoire de masse et plus appropriée à certaines applications. 30 La figure 24 est une vue en coupe de la cellule mémoire Cij selon un plan de coupe AA' montré sur la figure 23 et perpendiculaire au plan de coupe des figures 3 et 4, montrant ensemble les transistors TRIJ, TEIJ et leur grille flottante commune FGT. Cette figure montre également qu'il est possible de réduire encore plus la largeur W de la cellule 35 mémoire en réduisant la largeur de la tranchée isolante centrale STIO qui sépare les transistors TRIJ, TEIJ, cette tranchée isolante n'ayant pas besoin de présenter la largeur 3021803 20 d'isolation habituellement retenue pour les tranchées STI1, STI2 qui séparent des cellules mémoire voisines, puisque les transistors TR,J, TE,J sont couplés électriquement. La figure 25 est le schéma électrique d'une mémoire MEM1 comprenant le plan mémoire 5 MA1 selon l'invention, seules les cellules Ci_i j étant représentées. La mémoire comprend un circuit de contrôle CCT1, un décodeur de ligne de mot RD1, un décodeur de colonne CD1, des amplificateurs de lecture SA en nombre égal au nombre de bits d'un mot DTR à lire dans la mémoire, par exemple un mot de huit bits BO-B7, et des verrous de programmation BLT1 pour appliquer des tensions aux lignes de bit RBL, ou EBL, en 10 fonction d'un mot DTW à écrire dans la mémoire, par exemple un mot de huit bits BO-B7. Le décodeur de ligne de mot RD1 contrôle les tensions appliquées aux lignes de contrôle de grille CGL' CGL,4 et à la ligne de mot WL,4,, en fonction d'une adresse de poids fort A(n-1)-A(x) d'un mot, ou adresse de ligne. Le décodeur CD1, en combinaison avec les 15 verrous BLT1, contrôle les tensions appliquées aux lignes de bit RBL,, EBL, en fonction d'une adresse de poids faible A(x-1)-A(0) du mot, ou adresse de colonne, les adresses de ligne et de colonne formant ensemble l'adresse A(n-1)-A0 d'un mot à lire ou à écrire dans le plan mémoire. En mode lecture, le décodeur CD1 relie les amplificateurs de lecture SA aux lignes de bit RBL, reliées aux cellules mémoire devant être lues, et les amplificateurs 20 de lecture fournissent le mot DTR. Le circuit CCT1 comprend par exemple une unité centrale CPU, un générateur de tension VGEN, et des registres d'adresses et de de données. Il exécute des commandes de lecture ou d'écriture, assure le contrôle des décodeurs, la fourniture des tensions nécessaires aux 25 opérations de lecture ou d'écriture (effacement-programmation), la fourniture des adresses de poids fort et de poids faible aux décodeurs, et si nécessaire exécute un programme de rafraîchissement des cellules mémoire. Bien que le perfectionnement qui vient d'être décrit ait été initialement conçu pour être 30 appliqué à une structure de cellule mémoire du type représenté sur la figure 1, il apparaîtra clairement à l'homme de l'art que des modes de réalisation de ce perfectionnement peuvent s'appliquer à d'autres types de cellules mémoire. A titre d'exemple, la figure 26 représente un mode de réalisation de ce perfectionnement 35 appliqué à des cellules mémoire sans transistor de sélection. Le plan mémoire MA1' représenté comprend des cellules mémoire C,4,, comprenant chacune un transistor à 3021803 21 grille flottante TRIJ, respectivement TRi_i j et un transistor à grille flottante TEIJ, respectivement TEl_i j, de même structure que ceux décrits plus haut. Le transistor TRIJ a une borne de drain connectée à la ligne de bit RBLJ, une grille de contrôle CGr connectée à la ligne de mot WL1, et une borne de source connectée directement à la ligne de source SL. 5 Le transistor TEIJ comprend une borne de drain connectée à la ligne de bit EBLJ, une grille de contrôle CGr connectée à la ligne de mot WL1, et une borne de source non connectée. Comme précédemment la grille flottante FGr du transistor TRIJ est reliée électriquement à la grille flottante FGe du transistor TEIJ et ce dernier comprend la région conductrice IS en regard de sa grille flottante, permettant d'effacer la cellule mémoire. La cellule mémoire 10 Cl_i j présente une structure identique et la description ci-dessus s'applique en remplaçant l'indice i par l'indice i-1. Encore d'autres variantes pourraient être prévues, par exemple en supprimant la borne de source des transistors TEIJ, j dans le mode de réalisation de la figure 26 ou dans le 15 mode de réalisation de la figure 2, ou en supprimant les transistors de sélection ST associés aux transistors TEIJ, j dans le mode de réalisation de la figure 2. La figure 27 est le schéma électrique d'un plan mémoire MA2 comprenant deux cellules mémoire Cij, Cij-pi selon un second perfectionnement de la structure de plan mémoire et de 20 cellule mémoire de la figure 1, ce perfectionnement étant mis en oeuvre ici en combinaison avec le perfectionnement précédemment décrit en relation avec la figure 2. Les cellules mémoire sont accessibles en lecture et écriture via une première ligne de bit RBLJ, une seconde ligne de bit RBLi-pi, une troisième ligne de bit EBLJ j+i, une ligne de 25 mot WLI et deux lignes de contrôle de grille CGL11, CGL21. La cellule mémoire CI appartient à une page physique P1 du plan mémoire et la cellule mémoire Ci_u appartient à une page physique adjacente P1_1. Les pages PI, 1314 peuvent comprendre diverses autres cellules mémoire et le plan mémoire MA1 peut comprendre diverses autres pages. 30 Conformément au perfectionnement précédent, la cellule mémoire Cij comporte deux transistors à grille flottante TRIJ, TEIJ dont les grilles flottantes FGr, FGe sont interconnectées, le transistor à grille flottante TRIJ étant dédié à la lecture de la cellule mémoire transistor et le transistor à grille flottante TEIJ dédié à l'effacement de la cellule mémoire. Comme précédemment, les grilles flottantes FGr, FGe peuvent être formées par 35 un même élément conducteur CFG et chaque transistor TRIJ, TEIJ comporte une région 3021803 22 conductrice IS qui s'étend en regard de sa grille flottante par l'intermédiaire d'une couche d'oxyde tunnel. Le transistor TRIJ a une grille de contrôle CGr connectée à la ligne de contrôle de grille 5 CGL11, une borne de drain D connectée à la ligne de bit RBLJ et une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de source S est reliée à une ligne de source SL. Le transistor à grille flottante TEIJ a une grille de contrôle CGe connectée à la ligne de contrôle de grille CGL11, une borne de drain D connectée à la ligne de bit EBLJ j-pi et une borne de source S connectée à la borne de drain 10 D d'un transistor de sélection ST dont la borne de source S est reliée à une ligne de source SL. La cellule mémoire CI J+i a la même structure que la cellule mémoire CI, et comporte deux transistors à grille flottante TRIJ-pi, TE1J-pi dont les grilles flottantes FGr, FGe sont 15 interconnectées ou formées par un même élément conducteur CFG. Le transistor TR1J+1 a une grille de contrôle CGr connectée à la ligne de contrôle de grille CGL21, une borne de drain D connectée à la ligne de bit RBLJ+1 et une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de source S est reliée à une ligne de source SL. Le transistor à grille flottante TE1J+1 a une grille de contrôle CGe connectée à la 20 ligne de contrôle de grille CGL11, une borne de drain D connectée à la ligne de bit EBLJJ-pi et une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de source S est reliée à une ligne de source SL. Les transistors de sélection ST associés aux transistors à grille flottante TRIJ, TR1J+1 ont 25 une grille de contrôle commune verticale enterrée CSG. De même, les transistors de sélection ST associés aux transistors à grille flottante TEIJ, TE1J+1 ont une grille de contrôle commune verticale enterrée CSG. Le plan mémoire MA2 se distingue donc du plan mémoire MAI de la figure 2 en ce que 30 les transistors TRIJ, TR1J+1 des cellules mémoire jumelles CI J, J+i sont connectés à des lignes de bit différentes RBLJ, RBLJ+1. Comme cela sera vu plus loin, ces deux lignes de bit permettent de mettre en oeuvre un procédé de lecture des cellules mémoire qui ne nécessite pas, pendant la lecture d'une cellule mémoire, d'appliquer une tension négative à la ligne de contrôle de grille CGL11 ou CGL2 de la cellule mémoire jumelle. 35 3021803 23 On notera préalablement que l'ajout d'une ligne de bit supplémentaire dans une structure de deux cellules mémoire jumelles telle que représentée sur la figure 1, implique une augmentation de la surface de la paire de cellules mémoire, considérée en tant que "brique de base" d'un plan mémoire, car celle-ci ne permet pas de recevoir deux lignes de bit. Par 5 contre, une structure de deux cellules mémoire duales jumelles du type représenté sur la figure 2 permet de prévoir les deux lignes de bit RBLJ, RBLJ+1 dédiées à la lecture des cellules mémoire en sus de la ligne de bit EBLJ j+i dédiée à l'effacement des cellules mémoire, sans augmentation de leur surface. Ceci va être montré en relation avec les figures 28 à 32, qui montrent une variante du procédé de fabrication précédemment décrit 10 d'une paire de cellules mémoire formant une "brique de base" du plan mémoire, cette variante permettant de réaliser les deux lignes de bit RBLJ, RBLJ+1 à la place de la ligne de bit RBLJ sans augmentation de la surface de la paire de cellules mémoire. Les étapes initiales du procédé de fabrication, précédemment décrites en relation avec les 15 figures 15 à 21, ne sont pas modifiées. L'étape de la figure 22, de fabrication des lignes de bit RBLJ, EBLJ, est remplacée par l'étape montrée sur la figure 28. Au cours de l'étape de la figure 28, une couche métallique M1 ("métal 1") est déposée sur le substrat puis est gravée pour obtenir d'une part une bande conductrice qui forme ici la 20 ligne de bit EBLJ j-pi (précédemment désignée EBLJ) et d'autre part deux rectangles conducteurs parallèles à la ligne de bit EBLJ J+i, qui forment deux sections de lignes de bit Pl(RBLJ), P1(RBLJ+1). Ces deux sections de lignes de bit s'étendent au-dessus des contacts Cl qui ont été réalisés au-dessus des régions de drain D des transistors TR,J, TR,J+1 au cours de l'étape montrée sur la figure 21. 25 Au cours d'une étape montrée sur la figure 29, une couche diélectrique D4 est déposée sur le substrat, et des orifices sont pratiqués dans la couche D4 au-dessus des sections de lignes de bit Pl(RBLJ), P1(RBLJ+1), puis sont métallisés pour former les contacts C2. 30 Au cours d'une étape montrée sur la figure 30, une couche métallique M2 ("métal 2") est déposée sur le substrat puis est gravée pour obtenir deux autres rectangles conducteurs formant deux sections de lignes de bit P2(RBLJ), P2(RBLi+i) perpendiculaires aux sections Pl(RBLJ), Pl(RBLi+i) et qui s'étendent au-dessus des contacts C2. 3021803 24 Au cours d'une étape montrée sur la figure 31, une couche diélectrique D5 est déposée sur le substrat, et des orifices sont pratiqués dans la couche D5 au-dessus des sections de lignes de bit P2(RBLJ), P2(RBLJ+1), puis sont métallisés pour former les contacts C3. 5 Au cours d'une étape montrée sur la figure 32, une couche métallique M3 ("métal 3") est déposée sur le substrat puis est gravée pour obtenir deux bandes conductrices qui forment les lignes de bit RBLJ et RBLJ+1, la première étant agencée sur les contacts C3 reliés à la région de drain D du transistor TR,J, et la seconde agencée sur les contact C3 reliés à la région de drain D du transistor TR,J+1. Comme le montre la figure 32, les lignes de bit 10 RBLJ et RBLJ+1 sont parallèles à la ligne de bit EBLJ j+i, qui se situe deux niveaux de métal en dessous de celles-ci, et l'ensemble entre dans le gabarit des cellules C,J, C,J+i sans nécessiter une augmentation de leur surface. Les cellules mémoire se programment et s'effacent comme précédemment décrit. Leur 15 lecture se fait par contre par l'intermédiaire des lignes de bit RBLJ, RBLJ+1 d'une manière qui va être décrite. Lecture d'une cellule mémoire via une ligne de bit RBLi ou RBLi-Ei 20 Un procédé de lecture de la cellule mémoire C,J de la figure 27 via le transistor de lecture TR, j et la ligne de bit RBLJ est décrit par le tableau 5 en Annexe. La figure 33 est un schéma électrique identique à celui de la figure 27 dans lequel les valeurs de tensions figurant dans le tableau 5 ont été reportées. Le transistor TRij reçoit sur 25 sa grille de contrôle la tension positive CGV1i, ici de 2 à 3V, et devient passant s'il est dans l'état effacé. Le transistor de sélection ST associé au transistor TRij reçoit la tension de sélection positive SV sur sa grille de contrôle, ici 3V, et est dans l'état passant. La ligne de bit RBLi étant portée à la tension positive RBLVi, ici 1V, et la ligne de source SL étant reliée à la masse (0V), le transistor TRij est traversé par un courant de lecture Ir circule de 30 la ligne de bit vers la ligne de source. Le transistor TRI &+i de la cellule mémoire jumelle reçoit la tension nulle CGV2i. Ce transistor, s'il est dans l'état effacé, peut présenter une tension de seuil proche de zéro voire négative et basculer dans l'état passant. En effet, la ligne de bit RBLi-pi n'est connectée à aucun amplificateur de lecture pendant la lecture du transistor TRij et le transistor TRI &+i n'est pas lu. Ainsi, même en l'absence de tension 35 négative sur la ligne de contrôle de grille CGL2i, le transistor TRI &+i ne peut pas corrompre la lecture du transistor TRij, et réciproquement lors de la lecture du transistor TRi 3021803 25 La figure 34 est le schéma électrique d'une mémoire MEM2 comprenant un plan mémoire MA2 selon l'invention, seules les cellules C,J+1 étant représentées. La mémoire comprend un circuit de contrôle CCT2, un décodeur de ligne de mot RD2, un décodeur de 5 colonne CD2, des amplificateurs de lecture SA et des verrous de programmation BLT2. Le décodeur de ligne de mot RD2 contrôle les tensions appliquées aux lignes de contrôle de grille CGL1' CGL2, et à la ligne de mot WL, en fonction d'une adresse de poids fort A(n-1)-A(x) d'un mot (adresse de ligne). Le décodeur CD2, en combinaison avec les 10 verrous BLT1, contrôle les tensions appliquées aux lignes de bit RBL,, RBL,+1, EBL, J+, en fonction de l'adresse de colonne A(x-1)-A(0) du mot. En mode lecture, le décodeur CD2 relie les amplificateurs de lecture SA aux lignes de bit RBL, connectées aux cellules mémoire devant être lues, et les amplificateurs de lecture fournissent un mot DTR lu dans la mémoire, par exemple de 8 bits BO-B7. Le circuit CCT2 comprend comme le circuit 15 CCT1 précédemment décrit une unité centrale CPU, un générateur de tension VGEN, et des registres d'adresses et de de données. Il exécute des commandes de lecture ou d'écriture, assure le contrôle des décodeurs, la fourniture des tensions nécessaires aux opérations de lecture ou d'écriture (effacement-programmation), la fourniture des adresses de poids fort et de poids faible, et si nécessaire exécute un programme de rafraîchissement 20 des cellules mémoire. Dans un mode de réalisation, le décodeur de ligne de mot RD2 est configure pour pouvoir contrôler distinctement les tensions appliquées aux lignes de contrôle de grille jumelles CGL1' CGL2' qui ont ici la même adresse de poids fort A(n-1)-A(x). Ce contrôle distinct 25 des tensions peut être réservé aux opérations d'effacement, pour appliquer une tension positive à ces cellules mémoire situées sur une page jumelle de celle contenant la ou les cellules mémoire en cours d'effacement (Cf. Figs. 6 et 7). En mode lecture, le décodeur peut par contre appliquer la même tension aux lignes de contrôle de grille jumelles CGL1' CGL2, voire à toutes les lignes de contrôle de grille du plan mémoire pour limiter les 30 commutations de portes logique et donc limiter la consommation électrique de la mémoire, car la sélection des cellules mémoire en lecture est assurée au moyen des lignes de mot WL. Dans un tel mode de réalisation, le décodeur RD2 reçoit, en sus de l'adresse de poids fort 35 A(n-1)-A(x) d'un mot, le bit de plus faible poids A(0) de l'adresse de poids faible A(x-1)- A(0) du mot. Le décodeur RD2 reçoit également du circuit CCT2 un signal d'information 3021803 26 EPR qui lui indique si le décodage d'adresse à effectuer intervient dans le cadre d'une lecture, d'un effacement ou d'une programmation de cellules mémoire. Si le décodage intervient dans le cadre d'un effacement, le décodeur RD2 différencie les deux lignes de contrôle de grille CGL1' CGL2, en fonction du bit A(0). En d'autres termes, le décodeur 5 RD2 sélectionne la ligne de contrôle de grille CGL1, si la ligne de bit RBL, est désignée par l'adresse complète reçue par la mémoire, ou sélectionne la ligne de contrôle de grille CGL2, si la ligne de bit RBL,+, est désignée par l'adresse complète reçue par la mémoire. Dans une variante équivalente, le décodeur peut reçoit un signal du décodeur de colonne CD2, lui indiquant laquelle des deux lignes de contrôle de grille doit être sélectionné. 1() L'homme de l'art pourra naturellement prévoir d'autres mode de réalisation du décodeur, visant par exemple à contrôler distinctement les tensions appliquées aux lignes de contrôle de grille jumelles CGL1 CGL2, en lecture, programmation et effacement. Bien que le second perfectionnement qui vient d'être décrit ait été initialement conçu pour 15 être appliqué à une structure de cellule mémoire selon le premier perfectionnement, telle que montrée sur la figure 2, il apparaîtra clairement à l'homme de l'art que des modes de réalisation de ce second perfectionnement peuvent s'appliquer à d'autres types de cellules mémoire. 20 A titre d'exemple, la figure 35 montre un exemple d'application du second perfectionnement à la structure de cellule mémoire représentée sur la figure 1, et montre un plan mémoire MA2' comprenant quatre cellules mémoire D, J+1, D,J+1, D,J+3 de même structure et de même agencement que les cellules Mij, M,-,j, M,j+1, j+, de la figure 1, mais considérées comme faisant partie de la même page logique, c'est-à-dire ayant la 25 même adresse de poids fort. Les cellules mémoire Dij, sont ainsi des cellules mémoire jumelles et partagent la même grille de sélection CSG. Les cellules mémoire Di j+2, Di j+3 sont des cellules mémoire jumelles et partagent la même grille de sélection CSG. Les grilles de contrôle des transistors à grille flottante T,J, T,J+2 des cellules mémoire Di j, Di j+2 sont connectées à la ligne de contrôle de grille CGL1, et les grilles de contrôle 30 des transistors à grille flottante T,J+1, T,J+3 des cellules mémoire D, J+1, D,J+3 sont connectées à la ligne de contrôle de grille CGL2,. Les bornes de drain des cellules mémoire jumelles Dij, D, J+1, au lieu d'être connectées à la même ligne de bit, sont connectées à des lignes de bit différentes BL,, BL,+,. De même, les bornes de drain des cellules mémoire jumelles D,J+2, D,J+3, au lieu d'être connectées à la même ligne de bit, sont connectées à des 35 lignes de bit différentes BL,+2, BLi+3. 3021803 27 ANNEXE Tableau 1 : Effacement Fowler-Nordheim de Cià via TE,,;, Figs. 5 et 6 Réf. Description Signe Exemple CGV; Tension d'effacement appliquée à la grille de contrôle CGL; des transistors TRjj, TEjj de la cellule mémoire Cij (cellule mémoire sélectionnée en effacement) via la ligne de contrôle de grille CGL; négative -8V CGV.-1 Tension d'inhibition d'effacement appliquée à la grille de contrôle CGLi_I des transistors TRi_I j, TEi_I j de la cellule mémoire Ci_j j (cellule mémoire jumelle non sélectionnée en effacement) via la ligne de contrôle de grille CGL; positive 3V EBLV Tension d'effacement appliquée à la ligne de bit EBL; positive 6V RBLV Tension appliquée à la ligne de bit RBL; - HZ(*) SV Tension de sélection appliquée à la ligne de mot WL._1,, commune aux cellules mémoire jumelles C 1 j, Cij - OV SPV Tension de ligne de source appliquée à toutes les lignes de source SL (ou au plan de source) - OV VB Potentiel électrique du substrat PW - OV CGV* Tension par défaut appliquée à toutes les autres lignes de contrôle de grille CGL positive 3V EBLV* Tension par défaut appliquée aux lignes de bit EBL non sélectionnées - OV RBLV* Tension par défaut appliquée à une ligne de bit RBL non sélectionnée (par exemple "RBL1+1") - OV SV* Tension appliquée aux lignes de mot WL non sélectionnées - OV (*) Haute impédance, i.e. ligne déconnectée du reste du circuit 5 3021803 28 Tableau 2 : Programmation Fowler-Nordheim de Cu via TE,,;, Figs. 8 et 9 Réf. Description Signe Exemple CGV; Tension appliquée à la grille de contrôle CGL; des transistors positive 14V TRjj, TEm de la cellule mémoire Cm (cellule mémoire sélectionnée en programmation) via la ligne de contrôle de grille CGL; CGV.-1 Tension appliquée à la grille de contrôle CGL;_ I des transistors TRi_j j, TEi_j j de la cellule mémoire Ci_i j (cellule mémoire jumelle non sélectionnée en programmation) via la ligne de contrôle de grille CGL; positive 3V EBLV Tension appliquée à la ligne de bit EBL; - OV RBLV Tension appliquée à la ligne de bit RBL; - HZ SV Tension de sélection appliquée à la ligne de mot WL.4,, commune aux cellules mémoire jumelles C 1 j, Cm - OV SPV Tension de ligne de source appliquée à toutes les lignes de source SL (ou au plan de source) - OV VB Potentiel électrique du substrat PW - OV CGV* Tension appliquée à toutes les autres lignes de contrôle de grille CGL positive 3V EBLV* Tension appliquée aux lignes de bit EBL non sélectionnées - 6V RBLV* Tension appliquée aux lignes de bit RBL non sélectionnées - HZ SV* Tension appliquée aux lignes de mot WL non sélectionnées - OV 3021803 29 Tableau 3 : Programmation de Cià par injection, via TRià, Figs. 11 et 12 Réf. Description Signe Exemple CGV; Tension appliquée à la grille de contrôle CGL; des transistors positive 10V TRjj, TEm de la cellule mémoire Cm (cellule mémoire sélectionnée en programmation) via la ligne de contrôle de grille CGL; CGV.-1 Tension appliquée à la grille de contrôle CGL;_ I des transistors TRi_j j, TEi_j j de la cellule mémoire Ci_j j (cellule mémoire jumelle non sélectionnée en programmation) via la ligne de contrôle de grille CGL; - OV EBLV Tension appliquée à la ligne de bit EBL - OV ou plus RBLV Tension appliquée à la ligne de bit RBL; positive 4V SV Tension de sélection appliquée à la ligne de mot WLi_I j commune aux cellules mémoire jumelles C j j, Cm positive 1-2V SPV Tension de ligne de source appliquée à toutes les lignes de source SL (ou au plan de source) - OV VB Potentiel électrique du substrat PW - OV CGV* Tension appliquée à toutes les autres lignes de contrôle de grille CGL - OV EBLV* Tension appliquée aux lignes de bit EBL non sélectionnées - OV RBLV* Tension appliquée aux lignes de bit RBL non sélectionnées - OV SV* Tension appliquée aux lignes de mot WL non sélectionnées - OV 3021803 30 Tableau 4 : Lecture de Cià via TRià, Fig. 13 et 14 Réf. Description Signe Exemple CGV; Tension appliquée à la grille de contrôle CGL; des transistors TRjj, TEjj de la cellule mémoire Ci j (cellule mémoire sélectionnée en lecture) via la ligne de contrôle de grille CGL; positive 2-3V CGVi_I Tension appliquée à la grille de contrôle CGLi_I des transistors TRi_j j, TEi_j j de la cellule mémoire Cil_ j (cellule mémoire jumelle non sélectionnée en lecture) via la ligne de contrôle de grille CGL; négative -2V EBLV Tension appliquée à la ligne de bit EBL; - OV RBLV Tension appliquée à la ligne de bit RBL; positive 1V SV Tension de sélection appliquée à la ligne de mot WLi_i j commune aux cellules mémoire jumelles Cil_ 1, Cm positive 3V SPV Tension de ligne de source appliquée à toutes les lignes de source SL (ou au plan de source) - OV VB Potentiel électrique du substrat PW - OV CGV* Tension appliquée à toutes les autres lignes de contrôle de grille CGL - OV EBLV* Tension appliquée aux lignes de bit EBL non sélectionnées - OV RBLV* Tension appliquée aux lignes de bit RBL non sélectionnées - OV SV* Tension appliquée aux lignes de mot WL non sélectionnées - OV 3021803 31 Tableau 5 : Lecture de Cià via TRià et RBLi, figure 33 Réf. Description Signe Exemple CGV1i Tension appliquée à la grille de contrôle CGL1 des positive 2-3V transistors TRjj, TEjj de la cellule mémoire Ci j (cellule mémoire sélectionnée en lecture) via la ligne de contrôle de grille CGLli CGV2i Tension appliquée à la grille de contrôle CGL2 des OV transistors TR41+1, TEjj+1 de la cellule mémoire Ciel (cellule mémoire jumelle non sélectionnée en lecture) via la ligne de contrôle de grille CGL2i EBLV Tension appliquée à la ligne de bit EBL; ;+1 - OV RBLV, Tension appliquée à la ligne de bit RBL, sélectionnée de la paire de cellules mémoire positive 1V RBLVj+1 Tension appliquée à la ligne de bit RBLj+ non sélectionnée de la paire de cellules mémoire OV SV Tension de sélection appliquée à la ligne de mot WL; commune aux cellules mémoire jumelles Ci1+1, Cil positive 3V SPV Tension de ligne de source appliquée à toutes les lignes de source SL (ou au plan de source) - OV VB Potentiel électrique du substrat PW - OV CGV* Tension appliquée à toutes les autres lignes de contrôle de grille CGL - OV EBLV* Tension appliquée aux lignes de bit EBL non sélectionnées - OV RBLV* Tension appliquée aux lignes de bit RBL non sélectionnées - OV SV* Tension appliquée aux lignes de mot WL non sélectionnées - OV REVENDICATIONS1. Mémoire non volatile (MEM2, MA2) sur substrat semi-conducteur (PW), comprenant : une première cellule mémoire (C,J) comportant un premier transistor à grille flottante (TR,J) relié électriquement à un transistor de sélection (ST) ayant une grille de contrôle verticale enterrée (CSG), le transistor de sélection présentant une région de canal vertical (CH2) s'étendant en regard d'une première face de la grille de contrôle verticale 1() enterrée, une seconde cellule mémoire (C,J+1) comportant un premier transistor à grille flottante (TR,J+1) relié électriquement à un transistor de sélection (ST) ayant la même grille de contrôle (CSG) que le transistor de sélection de la première cellule mémoire (C,J) et présentant une région de canal vertical (CH2') qui s'étend en regard d'une seconde face de 15 la grille de contrôle verticale enterrée, et en face de la région de canal (CH1) du transistor de sélection de la première cellule mémoire (Ci,j), caractérisée en ce qu'elle comporte : - une première ligne de bit (RBLi) reliée électriquement au premier transistor à grille flottante (TR,J) de la première cellule mémoire (C,J), et 20 - une seconde ligne de bit (RBLi+,) reliée électriquement au premier transistor à grille flottante (TR,j+i) de la seconde cellule mémoire (Ci,i+i). 2. Mémoire selon la revendication 1, comprenant : - une première ligne de contrôle de grille (CGL1,) reliée électriquement à une grille de 25 contrôle (CGr, CG) du premier transistor à grille flottante (TR,J) de la première cellule mémoire (C,J), - une seconde ligne de contrôle de grille (CGL2,) reliée électriquement à une grille de contrôle (CGr, CG) du premier transistor à grille flottante (TR, +1) de la seconde cellule mémoire (C j+1), et 30 - des moyens (CCT2, RD2, BLT2, CD2, SA) de lecture des cellules mémoire, configurés pour : - pendant la lecture d'une cellule mémoire, appliquer une tension de sélection positive (CGV) à la ligne de contrôle de grille (CGL1 CGL2,) reliée à la cellule mémoire devant être lue, et 35 - lire la première cellule mémoire par l'intermédiaire de la première ligne de bit ou lire la seconde cellule mémoire par l'intermédiaire de la seconde ligne de bit. 3021803 33 3. Mémoire selon la revendication 2, dans lequel les moyens de lecture des deux cellules mémoire comprennent un décodeur de ligne de mot (RD2) configuré pour : - attribuer aux deux lignes de contrôle de grille (CGL1 CGL2,) une même adresse de ligne 5 (A(n-1)-A(x)), et - pendant la réalisation d'au moins une opération choisie parmi des opérations de lecture, de programmation ou d'effacement de l'une des cellules mémoire, sélectionner la ligne de contrôle de grille (CGL1' CGL2,) à laquelle la cellule mémoire est reliée en fonction d'une part de l'adresse de ligne (A(n-1)-A(x)) des deux lignes de contrôle de grille et d'autre part du bit de plus faible poids (A(0)) d'une adresse de colonne (A(x-1)-A(0)) de la cellule mémoire. 4. Mémoire selon l'une des revendications 1 à 3, dans laquelle chaque cellule mémoire comporte en outre un second transistor à grille flottante (TE,,,, TE,j+i) dont la grille flottante (FGe) est reliée électriquement à la grille flottante (FGr) du premier transistor à grille flottante, et comprenant une région conductrice (IS, n1) reliée électriquement à la borne de conduction (D) du second transistor à grille flottante qui s'étend en regard de sa grille flottante (FGe) par l'intermédiaire d'une couche diélectrique tunnel (D1). 5. Mémoire selon la revendication 4, comprenant une troisième ligne de bit (EBLi,i+,) reliée électriquement à la fois au second transistor à grille flottante (TE,J) de la première cellule mémoire (C,J) et au second transistor à grille flottante (TE,j+i) de la cellule mémoire jumelle (Ci,i+i). 6. Mémoire selon l'une des revendications 4 et 5, dans laquelle les grilles flottantes (FGr, FGe) des premier et second transistors à grille flottante sont formées par une même pièce (CFG) d'un matériau conducteur. 7. Mémoire selon l'une des revendications 4 à 6, dans laquelle la région conductrice (IS) est une région dopée (n1) du substrat (PW). 8. Mémoire selon l'une des revendications 1 à 7, dans lequel la grille de contrôle commune des transistors de sélection des cellules mémoire jumelles est une grille verticale (CSG) enterrée dans le substrat. 3021803 34 9. Circuit intégré sur microplaquette de semi-conducteur, comprenant une mémoire non volatile (MEM2) selon l'une des revendications 1 à 8. 10. Procédé de fabrication d'une mémoire selon l'une des revendications 1 à 8, 5 comprenant les étapes consistant à : - former dans le substrat (PW) des tranchées isolantes (STI) délimitant au moins une première (S1) bande de substrat, - former dans le substrat une tranchée conductrice (P0, CGC) agencée transversalement à la bande de substrat, pour former la grille de contrôle commune aux transistors de sélection 10 des deux cellules mémoire jumelles, - former sur le substrat une grille flottante conductrice (FG, P1) agencée transversalement à la bande de substrat, avec interposition d'une première couche diélectrique (D1), - former une grille de contrôle (CG, CGL,) sur la grille flottante, avec interposition d'une seconde couche diélectrique (D2), pour obtenir un empilement de grilles, 15 - doper la bande de substrat (Si) de chaque côté de l'empilement de grilles, - former dans un premier niveau de métal (M1) deux premières sections (Pl(RBL,), 131(RBL,+,)) de lignes de bit reliées électriquement chacune à une région de drain de l'un des transistors à grille flottante, - former dans un second niveau de métal (M2) deux secondes sections (P2(RBL,), 20 P2(RBL,+,)) de lignes de bit reliées électriquement chacune à l'une des première sections de lignes de bit, et - former dans un troisième niveau de métal (M3) deux lignes de bit (RBL,, RBL,+,) reliées électriquement chacune à l'une des secondes sections de lignes de bit du second niveau de métal. 25 11. Procédé de fabrication selon la revendication 10, comprenant une étape consistant à doper la seconde bande de substrat (S2) avant de former l'empilement de grilles (FG, CG) et avant de doper les deux bandes de substrat (S1, S2) de chaque côté de l'empilement de grilles, pour former une région conductrice (IS, n1) en regard de la grille 30 flottante du second transistor à grille flottante (FG). 12. Procédé de lecture/écriture d'une cellule mémoire parmi une paire de cellules mémoire jumelles C,,,+,) comprenant : - une première cellule mémoire (C,,,) comportant un premier transistor à grille flottante 35 (TR,J) relié électriquement à un transistor de sélection (ST) ayant une grille de contrôle verticale enterrée (CSG), le transistor de sélection de la première cellule mémoire 3021803 35 présentant une région de canal vertical (CH2) s'étendant en regard d'une première face de la grille de contrôle verticale enterrée, - une seconde cellule mémoire (C,J+1) comportant un premier transistor à grille flottante (TR,J+1) relié électriquement à un transistor de sélection (ST) ayant la même grille de 5 contrôle (CSG) que le transistor de sélection de la première cellule mémoire (C,,,) et présentant une région de canal vertical (CH2') qui s'étend en regard d'une seconde face de la grille de contrôle verticale enterrée, et en face de la région de canal (CH1) du transistor de sélection de la première cellule mémoire (Ci,j), procédé caractérisé en ce qu'il comprend les étapes consistant à : 10 - prévoir une première ligne de bit (RBL,) reliée électriquement au premier transistor à grille flottante (TR,J) de la première cellule mémoire (C,J), - prévoir une seconde ligne de bit (RBL,+,) reliée électriquement au premier transistor à grille flottante (TR,j+i) de la seconde cellule mémoire (C,J+,), et - pendant la lecture d'une cellule mémoire : 15 - appliquer une tension de sélection positive (CGV) à la ligne de contrôle de grille (CGL1 , CGL2,) reliée à la cellule mémoire devant être lue, et - lire la première cellule mémoire par l'intermédiaire de la première ligne de bit ou lire la seconde cellule mémoire par l'intermédiaire de la seconde ligne de bit. 20 13. Procédé selon la revendication 12, comprenant les étapes consistant à : - attribuer aux deux lignes de contrôle de grille (CGL1 CGL2,) une même adresse de ligne (A(n-1)-A(x)), - pendant la réalisation d'au moins une opération choisie parmi des opérations de lecture, de programmation ou d'effacement de l'une des cellules mémoire, sélectionner la ligne de 25 contrôle de grille (CGL1' CGL2,) à laquelle la cellule mémoire est reliée en fonction d'une part de l'adresse de ligne (A(n-1)-A(x)) des deux lignes de contrôle de grille et d'autre part du bit de plus faible poids (A(0)) d'une adresse de colonne (A(x-1)-A(0)) de la cellule mémoire. 30