Brevet FR3014266A1 — publié le 20150605

Procédé et dispositif de commande d'un échantillonneur bloqueur Des modes de mise en oeuvre et de réalisation de l'invention concernent la commande de dispositifs électroniques de commutation, en particulier mais non exclusivement pour des applications d'échantillonnage/blocage (« sample and hold ») pour notamment tenir compte des fuites à l'état bloqué de ces dispositifs de commutation. L'invention s' applique avantageusement mais non limitativement aux systèmes à très basse consommation, tels que des microcontrôleurs très basse consommation qui utilisent des références de tension devant être aussi stables que possible. De telles références de tension peuvent être générées par échantillonnage/blocage d'une tension d'entrée sur un condensateur afin de réduire la consommation moyenne. L'invention s'applique également à la caractérisation de fuites de jonctions et de transistors réalisés selon un procédé de fabrication donné. Dans le cas d'une application d'échantillonnage/blocage, un commutateur reçoit en entrée une tension et, pendant une durée d'échantillonnage (« sample ») délivre cette tension à un condensateur connecté sur sa borne de sortie. Pendant la période de blocage (« hold ») le commutateur est ouvert (c'est-à-dire non passant), et, en raison de courants de fuite, le condensateur peut selon les cas, soit se décharger vers la masse, soit se charger vers la tension d'alimentation. Selon un mode de mise en oeuvre et de réalisation, il est proposé de commander un échantillonneur bloqueur en tenant compte de ses fuites dans son état bloqué pour toute température de l'échantillonneur bloqueur. Selon un mode de mise en oeuvre et de réalisation, il est proposé de commander un échantillonneur bloqueur avec un signal impulsionnel périodique dont la période est liée à la variation de tension aux bornes du condensateur de mémorisation, quelles que soient les variations de procédé de fabrication et de tension d'alimentation, ce qui permet d'ajuster cette période en fonction d'une variation maximale désirée de cette tension de telle sorte que la période soit grande à température ambiante, ce qui permet d'obtenir une très basse consommation à cette température ambiante. Selon un autre mode de mise en oeuvre, il est proposé de caractériser un procédé de fabrication en termes de fuites, c'est-à-dire caractériser des fuites de jonctions et de transistors MOS réalisés selon ce procédé de fabrication, et ce de façon très précise et quelle que soit la température. Selon un aspect, il est proposé un procédé de commande d'un échantillonneur bloqueur comportant un module de commutation connecté à un condensateur de mémorisation, le procédé comprenant a) une génération à partir d'un circuit externe audit échantillonneur bloqueur, d' au moins un courant principal représentatif d'au moins un courant de fuite dudit module de commutation dans son état bloqué, b) une délivrance dudit au moins un courant principal à au moins un condensateur auxiliaire, c) une génération d'un signal impulsionnel initial à partir de la charge et de la décharge dudit au moins un condensateur auxiliaire, et d) un déclenchement de la phase d'échantillonnage de l'échantillonneur bloqueur au rythme des impulsions d'un signal impulsionnel tiré du signal impulsionnel initial. Aussi selon un mode de mise en oeuvre, le circuit externe fournit une « image » du module de commutation dans son état bloqué et les impulsions du signal impulsionnel initial sont obtenues à partir de charges successives du ou des condensateurs auxiliaires avec un ou des courants qui sont des courants « image » des courants de fuites des modules de commutation à l'état bloqué. Le signal impulsionnel à partir duquel on commande l'échantillonneur bloqueur peut être le signal impulsionnel initial lui-même ou bien être obtenu par exemple par une division de fréquence du signal impulsionnel initial. La commande de l'échantillonneur bloqueur par un tel signal impulsionnel tient compte de facto de ces fuites, et par conséquent en particulier de leur évolution en fonction de la température. Ainsi il est particulièrement avantageux que l'écart entre deux impulsions soit ajusté pour satisfaire à une caractéristique de fonctionnement de l'échantillonneur bloqueur, par exemple une limite maximale désirée de la variation de tension aux bornes du condensateur de mémorisation pendant l'état bloqué du module de commutation. Cet ajustement peut être effectué en agissant sur certains paramètres du circuit externes, comme par exemple des nombres et tailles de jonctions, des coefficients de recopie de courant, la taille du ou des condensateurs auxiliaires, ou encore la division de la fréquence dudit signal impulsionnel initial. Le signal impulsionnel initial comporte avantageusement des impulsions périodiques dont la période est liée à la variation de tension aux bornes du condensateur de mémorisation pendant l'état bloqué du module de commutation. Et, si l'on ajuste la valeur de la période à la température ambiante, cette période va diminuer avec une augmentation de la température car la période du signal d'horloge ainsi généré est exponentiellement proportionnelle à la température au même titre que les courants de fuite. Le module de commutation peut contenir un seul transistor 25 MOS (NMOS ou PMOS) ou bien deux transistors MOS complémentaires. De même le circuit externe peut comporter un ou deux condensateurs auxiliaires. Ainsi selon un mode de mise en oeuvre dans lequel le module de 30 commutation comporte au moins un transistor MOS, l'étape a) comprend une génération à partir du circuit externe d'au moins un courant initial représentatif d'au moins un courant de fuite dudit transistor MOS dans son état bloqué, ledit au moins un courant principal étant obtenu à partir dudit au moins un courant initial. Selon un mode de mise en oeuvre, dans l'étape c) on charge ledit au moins un condensateur auxiliaire jusqu'à ce que la différence de tension à ses bornes atteigne un seuil, l'atteinte de ce seuil générant un premier front, par exemple un front montant, d'une impulsion du signal impulsionnel initial qui déclenche la décharge dudit au moins un condensateur auxiliaire, cette décharge générant un deuxième front de l'impulsion dans le sens opposé à celui du premier front, par exemple un front descendant. Lorsque le module de commutation comporte un transistor NMOS et un transistor PMOS connectés au condensateur de mémorisation, il est possible selon une variante, que -l'étape a) comprenne une génération à partir du circuit externe d'un premier courant initial représentatif d'au moins un courant de fuite dudit transistor PMOS, le premier courant initial formant un premier courant principal, et une génération d'un deuxième courant initial représentatif d'au moins un courant de fuite dudit transistor NMOS, le deuxième courant initial formant un deuxième courant principal, -l'étape b) comprenne une délivrance du premier courant principal à un premier condensateur auxiliaire et une délivrance du deuxième courant principal à un deuxième condensateur auxiliaire, et -l'étape c) comporte la charge du premier condensateur auxiliaire et la charge du deuxième condensateur auxiliaire jusqu'à ce qu'un seuil soit atteint par la première des deux différences de tension respectivement aux bornes des deux condensateurs auxiliaires, l'atteinte de ce seuil générant un premier front d'une impulsion du signal impulsionnel initial, ce premier front déclenchant la décharge du premier condensateur auxiliaire et du deuxième condensateur auxiliaire, cette décharge générant un deuxième front de l'impulsion dans le sens opposé à celui du premier front. Toujours lorsque le module de commutation comporte un transistor NMOS et un transistor PMOS connectés au condensateur de mémorisation, il est possible selon une autre variante que -l'étape a) comprenne - une génération à partir du circuit externe d'un premier courant initial représentatif d'au moins un courant de fuite dudit transistor PMOS, - une génération d'un deuxième courant initial représentatif d'au moins un courant de fuite dudit transistor NMOS, - une génération d'un premier courant final égal à la différence entre le premier courant initial et le deuxième courant initial si cette différence est positive, ou à zéro si ladite différence est négative, - une génération d'un deuxième courant final égal à la différence entre le deuxième courant initial et le premier courant initial si cette différence est positive, ou à zéro si ladite différence est négative, et - une sommation des deux courants finaux de façon à générer un unique courant principal, -l'étape b) comprenne une délivrance de cet unique courant principal à un unique condensateur auxiliaire, et -l'étape c) comporte la charge dudit unique condensateur auxiliaire jusqu'à ce que la différence de tension à ses bornes atteigne un seuil, l'atteinte de ce seuil générant un premier font d'une impulsion du signal impulsionnel initial, ce premier front déclenchant la décharge dudit unique condensateur auxiliaire, cette décharge générant un deuxième front de l'impulsion dans le sens opposé à celui du premier front. De façon à éviter d'obtenir une différence de courant nulle, il est encore possible selon une autre variante, lorsque le module de commutation comporte un transistor NMOS et un transistor PMOS connectés au condensateur de mémorisation, que -l'étape a) comprenne - une génération à partir du circuit externe d'un premier courant initial représentatif d'au moins un courant de fuite dudit au moins un transistor PMOS, - une génération d'un deuxième courant initial représentatif d'au moins un courant de fuite dudit au moins un transistor NMOS, - une génération d'un premier courant final égal à la différence entre le premier courant initial et le produit du deuxième courant initial par un coefficient inférieur à un si cette différence est positive, ou à zéro si ladite différence est négative, - une génération d'un deuxième courant final égal à la différence entre le deuxième courant initial et le produit du premier courant initial par ledit coefficient si cette différence est positive ou à zéro si ladite différence est négative, et - une sommation des deux courants finaux de façon à générer un unique courant principal positif non nul. -l'étape b) comprenne une délivrance de cet unique courant principal à un unique condensateur auxiliaire, et -l'étape c) comporte la charge dudit unique condensateur auxiliaire jusqu'à ce que la différence de tension à ses bornes atteigne un seuil, l'atteinte de ce seuil générant un premier front d'une impulsion du signal impulsionnel initial, ce premier front déclenchant la décharge dudit unique condensateur auxiliaire, cette décharge générant un deuxième front de l'impulsion dans le sens opposé à celui du premier front. Selon un autre aspect il est proposé un dispositif de commande d'un échantillonneur bloqueur comportant un module de commutation connecté à un condensateur de mémorisation, le dispositif comprenant - un circuit externe audit échantillonneur bloqueur comportant au moins un condensateur auxiliaire, des premiers moyens configurés pour générer au moins un courant principal représentatif d'au moins un courant de fuite dudit module de commutation dans son état bloqué et délivrer ledit au moins un courant principal audit au moins un condensateur auxiliaire, des deuxièmes moyens configurés pour générer un signal impulsionnel initial à partir de la charge et de la décharge dudit au moins un condensateur auxiliaire, et - des moyens de commande configurés pour déclencher la phase d'échantillonnage de l'échantillonneur bloqueur au rythme des impulsions d'un signal impulsionnel tiré du signal impulsionnel initial, l'écart entre deux impulsions du signal impulsionnel étant avantageusement ajusté pour satisfaire à une caractéristique de fonctionnement de l'échantillonneur bloqueur. Selon un mode de réalisation dans lequel le module de commutation comporte au moins un transistor MOS, les premiers moyens comprennent au moins un étage initial associé audit au moins un transistor MOS et configuré pour générer au moins un courant initial représentatif d'au moins un courant de fuite dudit au moins un transistor MOS dans son état bloqué, ledit au moins un courant principal étant obtenu à partir dudit au moins un courant initial. Selon un mode de réalisation les deuxièmes moyens comprennent un premier bloc, connecté audit au moins un condensateur auxiliaire, configuré pour générer un premier front d'une impulsion du signal impulsionnel initial lorsque la différence de tension aux bornes dudit au moins un condensateur auxiliaire atteint un seuil, et un deuxième bloc connecté à la sortie du premier bloc et configuré pour décharger ledit au moins un condensateur auxiliaire en réponse audit premier front, le premier bloc générant alors un deuxième front de l'impulsion dans le sens opposé à celui du premier front. Selon un mode de réalisation dans lequel, le module de commutation comporte un transistor NMOS et un transistor PMOS connectés au condensateur de mémorisation, le circuit externe comprend un premier condensateur auxiliaire et un deuxième condensateur auxiliaire, les premiers moyens comprennent - un premier étage initial associé au transistor PMOS et configuré pour générer un premier courant initial représentatif d'au moins un courant de fuite dudit transistor PMOS, le premier courant initial formant un premier courant principal, et le délivrer au premier condensateur auxiliaire, - un deuxième étage initial associé au transistor NMOS et configuré pour générer un deuxième courant initial représentatif d'au moins un courant de fuite dudit transistor NMOS, le deuxième courant initial formant un deuxième courant principal, et le délivrer au deuxième condensateur auxiliaire, et les deuxièmes moyens comprennent - un premier bloc connecté au premier et au deuxième condensateurs auxiliaires, configuré pour générer un premier front d'une impulsion du signal impulsionnel initial lorsqu'un seuil est atteint par la première des deux différences de tension respectivement aux bornes des deux condensateurs auxiliaires, et - un deuxième bloc connecté à la sortie du premier bloc et configuré pour décharger les deux condensateurs auxiliaires en réponse audit premier front de ladite impulsion, le premier bloc étant confirmé pour générer un deuxième front de l'impulsion dans le sens opposé à celui du premier front en réponse à ladite décharge. Selon un mode de réalisation dans lequel le module de commutation comporte un transistor NMOS et un transistor PMOS connectés au condensateur de mémorisation, le circuit externe comprend un unique condensateur auxiliaire, les premiers moyens comprennent - un premier étage initial associé au transistor PMOS et configuré pour générer un premier courant initial représentatif d'au moins un courant de fuite dudit transistor PMOS, - un deuxième étage initial associé au transistor NMOS et configuré pour générer un deuxième courant initial représentatif d'au moins un courant de fuite dudit transistor NMOS, - un premier étage final configuré pour générer en sortie un premier courant final égal à la différence entre le premier courant initial et le deuxième courant initial si cette différence est positive ou à zéro si ladite différence est négative, - un deuxième étage final configuré pour générer en sortie un deuxième courant final égal à la différence entre le deuxième courant initial et le premier courant initial si cette différence est positive ou à zéro si ladite différence est négative, les sorties des deux étages finaux étant connectées ensemble à une borne de l'unique condensateur auxiliaire, de façon à permettre son chargement avec un courant principal égal à la somme des deux courants finaux, et les deuxièmes moyens comprennent - un premier bloc, connecté à l'unique condensateur auxiliaire, configuré pour générer un premier front d'une impulsion du signal impulsionnel initial lorsque la différence de tension aux bornes de l'unique condensateur auxiliaire atteint un seuil, et - un deuxième bloc connecté à la sortie du premier bloc et configuré pour décharger cet unique condensateur auxiliaire en réponse audit premier front de ladite impulsion, le premier bloc étant configuré pour générer un deuxième front de l'impulsion dans le sens opposé à celui du premier front en réponse à ladite décharge. Selon un autre mode de réalisation dans lequel le module de commutation comporte un transistor NMOS et un transistor PMOS connectés au condensateur de mémorisation, le circuit externe comprend un unique condensateur auxiliaire, les premiers moyens comprennent - un premier étage initial associé au transistor PMOS et configuré pour générer un premier courant initial représentatif d'au moins un courant de fuite dudit transistor PMOS, - un deuxième étage initial associé au transistor NMOS et configuré pour générer un deuxième courant initial représentatif d'au moins un courant de fuite dudit transistor NMOS, - un premier étage final configuré pour générer en sortie un premier courant final égal à la différence entre le premier courant initial et le produit du deuxième courant initial par un coefficient inférieur à un (par exemple compris entre 0,5 et 1) si cette différence est positive ou à zéro si ladite différence est négative, - un deuxième étage final configuré pour générer en sortie un deuxième courant final égal à la différence entre le deuxième courant initial et le produit du premier courant initial par ledit coefficient si cette différence est positive ou à zéro si ladite différence est négative, les sorties des deux étages finaux étant connectées ensemble à une borne de l'unique condensateur auxiliaire, de façon à permettre son chargement avec un courant principal positif non nul égal à la somme des deux courants finaux, et les deuxièmes moyens comprennent - un premier bloc, connecté à l'unique condensateur auxiliaire, configuré pour générer un premier front d'une impulsion du signal impulsionnel initial lorsque la différence de tension aux bornes de l'unique condensateur auxiliaire atteint un seuil, et - un deuxième bloc connecté à la sortie du premier bloc et configuré pour décharger cet unique condensateur auxiliaire en réponse audit premier front de ladite impulsion, le premier bloc étant configuré pour générer un deuxième front de l'impulsion dans le sens opposé à celui du premier front en réponse à ladite décharge. Selon un mode de réalisation l'étage initial associé à un transistor MOS comprend au moins un composant connecté en série entre une borne d'alimentation et la sortie de l'étage initial, la borne d'alimentation étant destinée à recevoir une tension d'alimentation identique à une tension de grille du transistor MOS dans son état bloqué, ledit au moins un composant étant configuré pour délivrer un courant de base représentatif d'au moins un type de fuite du transistor MOS, le courant initial correspondant étant obtenu à partir du courant de base. Le courant de base généré par ledit composant peut être très faible. Aussi il est préférable qu'au moins un des étages initiaux comprennent des moyens de copie de courant avec un coefficient de copie supérieur à 1, connectés entre ledit au moins un composant et la sortie dudit étage initial et configurés pour délivrer le courant initial correspondant. La nature du composant varie selon les types de fuites que l'on souhaite prendre en compte. Ainsi ledit au moins un composant peut comprendre au moins une jonction PN polarisée en inverse, ou bien au moins un transistor auxiliaire MOS de même type de canal que ledit transistor MOS du module de commutation, ayant au moins une de ses deux électrodes de conduction connectée à la sortie de l'étage initial correspondant (l'autre électrode de conduction pouvant être également connectée à la sortie de l'étage initial correspondant ou bien laissée flottante) et ayant sa grille connectée à la borne d'alimentation, ou encore au moins un transistor auxiliaire MOS de même type de canal que ledit transistor MOS du module de commutation, ayant une première électrode de conduction connectée à la borne d'alimentation, une deuxième électrode de conduction connectée à la sortie de l'étage initial correspondant et configuré de façon à être dans un état bloqué. Dans le cas où l'étage initial est associé à un transistor NMOS, il peut comprendre en outre au moins un transistor supplémentaire NMOS dont la grille est connectée audit condensateur de mémorisation, ledit au moins un transistor NMOS supplémentaire étant connecté en série avec ledit au moins un composant. Ceci permet d'avoir un courant de fuite du NMOS stable par rapport à la tension d'alimentation. Ledit au moins un condensateur auxiliaire est avantageusement du même type que le condensateur de mémorisation. Ceci permet ainsi de prendre également en compte les variations du procédé de fabrication du condensateur. Selon un autre aspect il est également proposé un circuit intégré comprenant au moins un échantillonneur bloqueur et au moins un dispositif de commande tel que défini ci-avant. Un tel circuit externe peut également être utilisé pour caractériser un procédé de fabrication en termes de courant de fuite. Ainsi, selon un autre aspect, il est proposé un procédé de caractérisation de fuites d'un procédé de fabrication de transistors MOS, comprenant une génération à partir d'un circuit externe auxdits transistors MOS, d'au moins un courant représentatif d'au moins un courant de fuite d'au moins un transistor MOS à l'état bloqué, une délivrance dudit au moins un courant à au moins un condensateur auxiliaire, une génération d'un signal impulsionnel à partir de la charge et de la décharge dudit au moins un condensateur auxiliaire, et une analyse de l'écart entre les impulsions, cet écart étant d'autant plus faible que lesdites fuites sont importantes. Selon un autre aspect il est proposé un dispositif de caractérisation de fuites d'un procédé de fabrication de transistors MOS, le dispositif comprenant - un circuit externe auxdits transistors MOS comportant au moins un condensateur auxiliaire, des premiers moyens configurés pour générer au moins un courant représentatif d'au moins un courant de fuite d'au moins un transistor MOS dans son état bloqué et délivrer ledit au moins un courant audit au moins un condensateur auxiliaire, des deuxièmes moyens configurés pour générer un signal impulsionnel à partir de la charge et de la décharge dudit au moins un condensateur auxiliaire, et - des moyens d'analyse configurés pour analyser l'écart entre les impulsions, cet écart étant d'autant plus faible que lesdites fuites sont importantes. Le circuit externe est par exemple identique à celui défini ci- avant dans le dispositif de commande d'un échantillonneur bloqueur. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : -les figures 1 à 19 sont relatives à différents modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, la référence CI désigne un circuit intégré incorporant un échantillonneur bloqueur SH comportant un module de commutation possédant dans cet exemple un transistor PMOS T1 et un transistor NMOS T2. Ces deux transistors MOS, sont connectés en parallèle, entre une borne d'entrée BE et une borne de sortie BS. Un condensateur de mémorisation C est connecté à la borne de sortie BS. Comme il est classique en la matière, la borne d'entrée BE reçoit une tension d'entrée VR et les transistors T1 et T2 sont commandés par deux signaux de commande complémentaires A et AN de façon à être tous deux passants ou tous deux bloqués. Pendant une période d'échantillonnage, le module de commutation est dans un état passant de façon à échantillonner la tension d'entrée VR sur le condensateur de mémorisation C. A l'issue de cette période d'échantillonnage, le module de commutation est placé dans un état bloqué et l'on est alors dans une phase de blocage ou de maintien pendant laquelle la tension VREF aux bornes du condensateur de mémorisation C est supposée être stable. Cependant, en raison des courants de fuite du module de commutation à l'état bloqué, le condensateur de mémorisation C peut selon les cas, soit se décharger vers la masse, soit se charger vers la tension d'alimentation, ce qui crée donc une instabilité de la tension VREF- Ces fuites peuvent être de différentes natures. Ainsi, on peut avoir une fuite d'un courant de grille entre la grille et l'électrode de conduction du transistor connectée à la borne de sortie, ou bien un courant de fuite entre les deux électrodes de conduction du transistor, c'est-à-dire entre le drain et la source, ou encore un courant de fuite entre le caisson du transistor et l'électrode de conduction qui est connectée à la borne de sortie au travers de la jonction correspondante, référencée J1 et J2 sur la figure 1. Ces différentes fuites, hormis certains types de fuites de grille, varient exponentiellement en fonction de la température du circuit intégré. Ainsi, elles sont plus importantes à haute température, par exemple 125°C, qu'à température ambiante (25°C typiquement). Par ailleurs, en fonction des variations technologiques du procédé de fabrication, les fuites des jonctions de type N peuvent être supérieures ou inférieures aux fuites de jonctions de type P. En outre, dans le cas d'une référence stable quelle que soit la tension d'alimentation Vdd, les fuites vers la tension d'alimentation Vdd sont proportionnelles à cette tension d'alimentation Vdd tandis que les fuites vers la masse ne sont pas proportionnelles à la tension d'alimentation Vdd. Aussi, est-il prévu que le circuit intégré incorpore en outre un dispositif DIS comprenant un circuit CXT externe à l'échantillonneur bloqueur SH qui va permettre d'élaborer un signal impulsionnel SP destiné à la commande de l'échantillonneur bloqueur, à partir d'éléments qui génèrent des courants représentatifs des fuites du module de commutation de l'échantillonneur bloqueur SH dans son état bloqué. Plus précisément, le circuit externe CXT comprend -au moins un condensateur auxiliaire CX, -des premiers moyens M1 configurés pour générer au moins un courant principal IPR représentatif d'au moins un courant de fuite du module de commutation dans son état bloqué et délivrer ledit au moins un courant principal audit au moins un condensateur auxiliaire CX, et -des deuxièmes moyens M2 configurés pour générer le signal impulsionnel SP à partir de la charge et de la décharge dudit au moins un condensateur auxiliaire CX. Ce signal impulsionnel SP comporte des impulsions IMP périodiques dont la période T est liée à la variation de tension AVREF aux bornes du condensateur de mémorisation pendant l'état bloqué du module de commutation. Par conséquent, il est tout à fait possible d'ajuster cette période, par exemple en agissant sur certains paramètres du circuit externe sur lesquels on reviendra plus en détail ci-après, compte tenu d'une variation maximale désirée de tension aux bornes du condensateur de mémorisation pendant la période de blocage ou de maintien. Et, si cet ajustement est effectué à température ambiante, par exemple lors d'essais en laboratoire ou par simulation, la période du signal d'horloge va de facto diminuer lors d'une augmentation de température puisque le signal impulsionnel est généré à partir des courants du circuit CXT qui sont des images des courants de fuites du bloc de commutation de l'échantillonneur bloqueur SH. Les variations de procédé de fabrication sont également prises en compte. Le dispositif DIS comporte par ailleurs des moyens de commande MCM qui délivrent les signaux de commande A et AN et qui sont configurés pour déclencher la phase d'échantillonnage de l'échantillonneur bloqueur au rythme des impulsions du signal impulsionnel. Puis, à l'issue de cette phase d'échantillonnage, l'échantillonneur SH est placé dans une phase de blocage ou de maintien jusqu'à l'occurrence de l'impulsion IMP suivante. Avant de revenir plus en détail sur les deuxièmes moyens M2 qui comportent deux blocs BLC1 et BLC2, on va décrire plus en détail des modes de réalisation des premiers moyens M1 en se référant maintenant plus particulièrement aux figures 2 à 10. En fait, il est tout à fait possible de générer par les premiers moyens M1 un courant représentatif d'un certain type de fuite voire de plusieurs types de fuites du bloc de commutation. Ainsi, comme illustré sur la figure 2, un premier courant de fuite est le courant hot qui est le courant circulant entre les caissons Bl, B2 des transistors Ti et T2 et les électrodes de conduction E21, E22 connectées à la borne de sortie BS. Ce courant Tic est le courant qui traverse la jonction J1 (J2) en inverse (figure 2). Comme on le voit sur la figure 3, lorsque le transistor PMOS T1 est réalisé dans une technologie substrat massif (« Bulk ») le caisson du transistor T1 est un caisson semiconducteur WN avec sa prise de substrat B1 dopée N+ et la jonction PN J1 est la jonction entre la zone P+ de l'électrode de conduction E21 et le caisson semiconducteur WN. En ce qui concerne le transistor NMOS T2 (figure 4), le caisson de ce transistor est dans la technologie substrat massif, le caisson WP avec sa prise de substrat B2 dopée P+. Ce caisson WP est isolé du substrat SB sous-jacent par une couche NISO polarisée à Vdd. La jonction PN J2 est la jonction entre la zone N+ de l'électrode de conduction E22 et le caisson WP. Les caissons B1 et B2 des transistors T1 et T2 sont ici respectivement polarisés à la tension d'alimentation Vdd et à la masse gnd. Comme illustré sur la figure 5, les premiers moyens M1 comportent un premier étage initial ETI1 associé au transistor PMOS et configuré pour générer à sa borne de sortie BSI1 un premier courant initial IN1 représentatif du courant de fuite Tic du transistor PMOS. Les premiers moyens M1 comportent par ailleurs un deuxième étage initial ETI2 associé au transistor NMOS P2 et configuré pour générer un deuxième courant initial IN2 sur sa borne de sortie BSI2, ce deuxième courant initial étant représentatif là encore du courant de fuite Tic du transistor NMOS. Et, l'étage initial associé à un transistor MOS, en l'espèce l'étage ETI1 et l'étage ETI2, comprend au moins un composant CMP1, CMP2, connecté en série entre une borne d'alimentation (Vdd pour le composant CMP1 et la masse gnd pour le composant CMP2) et la sortie de l'étage initial correspondant BSI1, BSI2. La borne d'alimentation est destinée à recevoir une tension d'alimentation identique à une tension de grille du transistor MOS dans son état bloqué. C'est la raison pour laquelle cette tension d'alimentation est égale à Vdd pour l'étage ETI1 associé au transistor PMOS et à la masse gnd pour l'étage ETI2 associé au transistor NMOS. Et, le composant CMP1, CMP2 est configuré pour délivrer un courant de base IB1, IB2 représentatif du type de fuite désirée du transistor MOS, le courant initial IN1, IN2, étant obtenu à partir du courant de base IB1, IB2. Dans l'exemple illustré sur la figure 5, puisqu'on ne s'intéresse qu'à la fuite de la jonction J1, J2, le composant utilisé est une jonction PN polarisée en inverse. Plus précisément, le composant CMP1 comporte une jonction (diode Dl) dont la cathode est reliée à la tension d'alimentation Vdd tandis que le composant CMP2 comporte une jonction (diode D2) dont l'anode est reliée à la tension d'alimentation gnd. D'une façon générale, de façon à générer des courants qui sont des images les plus fidèles possibles des fuites de l'échantillonneur bloqueur, la taille (surface et périmètre) du composant CMP1 ou CMP2 est préférentiellement proportionnelle à la taille (surface et périmètre) du transistor correspondant T1 ou T2. En général, les courants de base IB1 et IB2 sont très faibles. Aussi, il est préférable que l'un au moins des étages initiaux, en l'espèce les deux étages initiaux ETI1 et ETI2, comprennent des moyens de copie de courant MCP1, MCP2 avec un coefficient de copie supérieur à 1, connectés entre le composant CMP1 et la sortie de l'étage initial ETI1 de façon à délivrer le courant initial IN1 ayant une intensité plus élevée que celle du courant de base IBl. Bien entendu, dans l'exemple décrit ici, l'étage initial peut comporter un seul composant ou bien plusieurs composants identiques connectés en parallèle en fonction de la surface et de la taille souhaitée. Sur la figure 6, on a représenté trois courants de fuite possibles des transistors T1 et T2 à savoir le courant de fuite de grille IGAT, le courant de fuite drain source Ips et le courant de fuite de jonction Tic. Dans ce cas, comme illustré sur la figure 7, le composant CMP1 permettant de délivrer le signal de base représentatif de ces trois courants de fuite comporte au moins un transistor auxiliaire TX1 dont l'électrode de conduction EX11 est reliée à la tension d'alimentation Vdd de même que sa grille GX1. Son électrode de conduction E21 est connectée à la sortie BSI1 de l'étage ETI1 par l'intermédiaire des moyens de courant MCP1. Le transistor PMOS TX1 est donc dans son état bloqué. Le composant CMP2 comporte au moins un transistor auxiliaire NMOS TX2 dont sa grille GX2 et son électrode de conduction EX22 sont connectés à la masse GND et dont l'électrode de conduction E12 est connectée à la sortie BSI2 de l'étage initial ETI2 par l'intermédiaire des moyens de copie de courant MCP2. Là encore, le transistor TX2 est dans un état bloqué. La taille du transistor TX1 et du transistor TX2 est préférentiellement proportionnelle à la taille (surface et périmètre) des transistors Ti et T2. Le composant CMP1 peut à cet égard comporter plusieurs transistors TX1 connectés en parallèle. De même, le composant CMP2 peut comporter plusieurs transistors TX2 connectés en parallèle. La figure 8 illustre le cas où le module de commutation de l'échantillonneur bloqueur SH possède un courant de fuite drain source fortement réduit, voire nul. C'est par exemple le cas d'un échantillonneur bloqueur du type de celui décrit dans la demande de brevet français n° 1361560. En d'autres termes, sur la figure 8, on considère seulement deux types de fuites, à savoir le courant de fuite Iict et le courant de fuite de grille IGAT. Dans ce cas, comme illustré sur la figure 9, le composant utilisé dans les étages initiaux est au moins un transistor MOS ayant préférentiellement ses deux électrodes de conduction drain source connectées ensemble à la sortie de l'étage initial correspondant et ayant sa grille connectée à la borne d'alimentation (Vdd ou gnd). Plus précisément, le composant CMP1 comporte au moins un transistor auxiliaire PMOS TX10 dont la grille GX10 est connectée à la tension d'alimentation Vdd et dont ses deux électrodes de conduction EX110 et EX310 sont connectées ensemble. Par analogie, le composant CMP2 comporte au moins un transistor auxiliaire NMOS TX20 dont la grille GX20 est connectée à la masse gnd et dont les deux électrodes de conduction EX120 et EX220 sont connectées ensemble. Il serait également possible en variante que l'une seulement des électrodes de conduction du transistor TX10 et/ou TX20 soit connectée à la sortie de l'étage initial correspondant, l'autre électrode de conduction étant alors laissée flottante. Comme illustré sur la figure 10, dans le cas d'une tension de référence stable quelle que soit la tension d'alimentation Vdd, il est avantageux de prévoir que l'étage initial ETI2 associé au transistor NMOS T2 comprenne en outre au moins un transistor supplémentaire NMOS TS dont la grille est connectée à une tension de référence fixée, par exemple la tension de référence VREF disponible aux bornes du condensateur de mémorisation C, ce transistor NMOS supplémentaire TS étant connecté en série avec le composant CMP2. Un tel mode de réalisation permet d'avoir un (des) courant(s) de fuite NMOS stable(s) par rapport à la tension d'alimentation Vdd. On se réfère maintenant plus particulièrement à la figure 1 1 , pour décrire un mode de réalisation des deuxièmes moyens M2 du circuit externe CXT. Dans ce mode de réalisation, le circuit externe CXT comporte un premier condensateur auxiliaire CX1 et un deuxième condensateur auxiliaire CX2. La borne de sortie BSI1 du premier étage initial ETI1 est connectée à la borne ND1 du premier condensateur auxiliaire CX1 tandis que la borne de sortie BSI2 de l'étage initial ETI2 est connectée à la borne ND2 du deuxième condensateur auxiliaire CX2. De ce fait, le premier étage initial ETI1 délivre le courant initial IN1 au premier condensateur auxiliaire CX1 de façon à le charger. De même, le deuxième étage initial ETI2 délivre le deuxième courant initial IN2 au deuxième condensateur auxiliaire CX2 de façon à le charger. On voit donc dans ce mode de réalisation que les deux courants initiaux IN1 et IN2 forment ainsi deux courants principaux délivrés par les premiers moyens Ml. Le premier bloc BLC1 des deuxièmes moyens M2 est connecté aux premier et deuxième condensateurs auxiliaires CX1 et CX2 et est configuré pour générer ici un front montant d'une impulsion IMP du signal impulsionnel lorsqu'un seuil est atteint par la première des deux différences de tension respectivement aux bornes des deux condensateurs auxiliaires. Par ailleurs, le deuxième bloc BLC2, connecté à la sortie du premier bloc BLC1 est configuré pour décharger les deux condensateurs auxiliaires en présence de ce front montant de l'impulsion, le premier bloc générant alors le front descendant de l'impulsion en réponse à cette décharge. Plus précisément, le premier bloc BLC1 comporte un premier étage redresseur RCT1 connecté à la borne ND1 du premier condensateur auxiliaire CX1 et configuré pour générer le front montant d'une impulsion lorsque la tension VND 1 aux bornes du premier condensateur auxiliaire atteint un seuil. Le premier bloc BLC1 comporte par ailleurs un deuxième étage redresseur RCT2 connecté à la borne ND2 du deuxième condensateur auxiliaire CX2 et configuré également pour générer le front montant d'une impulsion lorsque la tension aux bornes du deuxième condensateur auxiliaire CX2 atteint un seuil, en l'espèce le même seuil. Cela étant, les fuites de type P et les fuites de type N ne sont généralement pas identiques. Et, selon les cas, les fuites de type P peuvent être plus importantes que les fuites de type N ou l'inverse. En conséquence, selon les cas, le seuil de l'étage redresseur sera atteint en premier soit par la tension VNoi, soit par la tension VND 2 - Aussi, est-il prévu de disposer un circuit logique, en l'espèce une porte logique OU référencée PL, configurée pour délivrer une impulsion en sortie dès lors qu'une impulsion apparaît sur l'une de ses entrées. La sortie de la porte logique PL est reliée d'une part aux moyens de commande MCM de façon à délivrer le signal impulsionnel SP et d'autre part à l'entrée du deuxième bloc BLC2 configuré pour décharger les deux condensateurs auxiliaires CX1 et CX2 lors de l'occurrence de chaque front montant d'impulsion. Plus précisément, le bloc BLC2 comporte un premier transistor additionnel TT1, ici un transistor NMOS, dont la grille est connectée à la sortie de la porte logique PL et dont le drain est connecté au noeud ND1. La source du transistor TT1 est reliée à la masse. De même, le bloc BLC2 comporte un deuxième transistor additionnel TT2 dont la grille est également connectée à la sortie de la porte logique PL, dont le drain est connecté au noeud ND2 et dont la source est connectée à la masse. Ainsi, lors de l'occurrence du front montant d'une impulsion, celui-ci rend passants les transistors TT1 et TT2, ce qui tire les noeuds ND1 et ND2 à la masse et décharge par conséquent les condensateurs auxiliaires CX1 et CX2. Un exemple de réalisation d'étages redresseurs RCT1 et RCT2 est illustré sur la figure 12. Ainsi, l'étage redresseur RCT1 (RCT2) comporte ici un transistor NMOS TCT1 (TCT2) dont la source est reliée à la masse et dont la grille est connectée au noeud correspondant ND1 (ND2). Le drain du transistor TCT1 (TCT2) est connecté à la tension d'alimentation Vdd. Chaque étage redresseur RCT1 (RCT2) comporte par ailleurs un inverseur INV1 (INV2) connecté entre le drain du transistor correspondant TCT1 (TCT2) et une entrée de la porte logique PL. Lorsque la tension aux noeuds ND1, ND2 atteint le seuil de commutation des transistors TCT1, TCT2 (apparition du front montant de l'impulsion) les transistors TCT1 et TCT2 deviennent passants, créant un niveau logique haut (front montant de l'impulsion) aux entrées de la porte PL et permettant d'amorcer la décharge des condensateurs auxiliaires. Lorsque la tension aux noeuds ND1, ND2 devient nulle (décharge des condensateurs auxiliaires) les transistors TCT1 et TCT2 sont bloqués, créant un niveau logique bas (front descendant de l'impulsion) aux entrées de la porte PL. On se réfère maintenant plus particulièrement à la figure 13 pour décrire un exemple de comportement des moyens M2 illustrés sur la figure 11. On suppose sur cette figure que les fuites du type P sont plus importantes que les fuites du type N. En conséquence, comme illustré sur la partie haute de la figure 13, la tension VNDi aux bornes du condensateur auxiliaire CX1 augmente plus rapidement que la tension VND2 . Cette tension augmente en forme de rampe au fur et à mesure de la charge du condensateur auxiliaire CX1. Puis, lorsque cette tension atteint le seuil de commutation TH, qui est ici la tension de seuil du transistor TCT1, celui-ci devient passant. En conséquence, un « 1 » logique est délivré en entrée de la porte logique PL, ce qui génère le front montant FM de l'impulsion IMP du signal SP (partie médiane de la figure 13). Ce front montant déclenche alors la décharge des condensateurs auxiliaires CX1 et CX2, rendant de nouveau bloqués les transistors TCT1 et TCT2, ce qui génère un « 0 » logique aux deux entrées de la porte logique PL et par conséquent le front descendant FD de l'impulsion IMP. Et, comme illustré sur la partie basse de la figure 13, la tension VND2 n'atteint jamais le seuil TH. En conséquence, dans ce cas, la période T du signal impulsionnel SP est définie par les fuites les plus importantes, en l'espèce les fuites de type P. Dans ce mode de réalisation on a supposé que la décharge des condensateurs auxiliaires était très rapide. En pratique une ligne de retard, par exemple plusieurs paires d'inverseurs, est préférentiellement connectée entre la sortie de la porte logique PL et les transistors TT1 et TT2 de sorte à assurer une durée suffisante des transistors TT1 et TT2 à l'état passant pour décharger complètement les condensateurs auxiliaires. La période T du signal impulsionnel SP est proportionnelle à la variation de tension aux bornes du condensateur de mémorisation. De façon à ajuster la valeur de cette période pour limiter la variation à une valeur maximale désirée aux bornes du condensateur de mémorisation, on peut ajuster différents paramètres comme par exemple les tailles des composants CMP1, CMP2 (nombre, surface et périmètre des jonctions par exemple), les coefficients multiplicateurs des moyens de copie de courant, la taille et donc la capacité des condensateurs auxiliaires. Dans les modes de réalisation qui viennent d'être décrits, les courants initiaux délivrés par les étages initiaux formaient directement des courants principaux délivrés aux condensateurs auxiliaires de façon à les charger. Dans les modes de réalisation illustrés sur les figures 14 à 16, et qui vont maintenant être décrits, il est prévu que les premiers moyens M1 comprennent en outre, en aval des étages initiaux, des étages finaux ETF1, ETF2 (figure 14) délivrant respectivement deux courants finaux IF1, IF2 à partir des courants initiaux IN1, IN2 délivrés en sortie BSI1 et BSI2 des étages initiaux. Ces deux courants finaux sont ensuite sommés pour former un unique courant principal IPR délivré à la borne ND d'un unique condensateur auxiliaire CX de façon à le charger. Les deuxièmes moyens M2 comportent alors un seul étage redresseur RCT connecté au noeud ND pour délivrer le signal impulsionnel SP résultant de la charge et de la décharge du condensateur auxiliaire CX, décharge obtenue lors de l'occurrence du front montant de chaque impulsion du signal SP par l'intermédiaire du transistor TT, comme décrit ci-avant. Le premier étage final ETF1 est configuré pour générer le premier courant final IF1 qui est égal - à la différence entre le premier courant initial IN1 et le deuxième courant initial IN2 si cette différence est positive, ou - à 0 si cette différence est négative (en effet, le courant IF1 ne peut pas être négatif). Par analogie, le deuxième étage final ETF2 est configuré pour générer le deuxième courant final IF2 égal - à la différence entre le deuxième courant initial IN2 et le premier courant initial IN1 si cette différence est positive, ou - à 0 si cette différence est négative. Ceci est obtenu par exemple à l'aide de moyens de copie de courants et d'interconnexions spécifiques comme illustré sur la figure 15. Plus précisément, le premier étage final ETF1 comporte des moyens de copie de courant MCP3 connectés entre les moyens de copie de courants MCP1 délivrant le premier courant initial IN1 et la borne de sortie BSF1, ainsi qu'un transistor PMOS TCP3 formant avec l'un des transistors des moyens de copie de courants MCP2, des moyens de copie de courants délivrant également le deuxième courant initial IN2. Le drain du transistor TCP3 est connecté à un noeud ND3 entre les moyens de copie de courant MCP1 et les moyens de copie de courant MCP3. Ainsi, la branche BR1 délivre le premier courant initial IN1 tandis que la branche BR3 délivre le deuxième courant initial IN2. Par conséquent, si la différence IN1-IN2 est positive, alors le courant IN1IN2 circule dans la branche BR2. Dans le cas contraire, aucun courant ne circule dans la branche BR2. Et, de par les moyens de copie de courant MCP3, ayant un coefficient de copie égal à 1, la borne BSF1 de l'étage final ETF1 délivre le premier courant final IF1 qui est égal soit à IN1-IN2 soit à O. Le deuxième étage final ETF2 comporte un transistor NMOS TCP2 formant avec l'un des transistors des moyens de copie de courant MCP1 de nouveaux moyens de copie de courants ayant un coefficient multiplicateur égal à 1 de façon à délivrer également le premier courant initial IN1. La borne de sortie BSF2 du deuxième étage final ETF2 se situe entre la borne BSI2 et le drain du transistor TCP2. Le courant circulant dans la branche BR4 est le premier courant initial IN1 tandis que le courant circulant dans la branche BR5 est le deuxième courant initial IN2. Par conséquent, si la différence IN2-IN1 est positive, alors le courant IN2 circulant dans la branche BR6 connecté à la borne BSF2 est égal à cette différence IN2-IN1. Si par contre le courant IN2 est inférieur au courant IN1, alors le courant IF2 est nul puisqu'il ne peut pas y avoir de courant négatif. Par conséquent, l'unique condensateur auxiliaire CX est chargé soit par le courant principal égal à la différence IN1-IN2 si IN1 est supérieur à IN2 ou bien par le courant principal égal à la différence IN2-IN1 si IN2 est supérieur à IN1. De ce fait, la période du signal impulsionnel va là encore être déterminée en prenant en compte celles des fuites de type P ou de type N qui sont les plus importantes. Il est possible que les courants IN1 et IN2 soient égaux ou très proches. Leur différence peut être proche de 0 alors que ces courants ne sont pas négligeables. De façon à éviter d'avoir le cas échéant, des différences de courants IN1 - IN2 quasi nulles, il est préférable que le premier courant final IF 1 soit égal - à la différence entre le premier courant initial IN1 et le produit du deuxième courant initial IN2 par un coefficient a inférieur à 1, si cette différence est positive, ou - à 0 si cette différence est négative. De même, il est préférable que le deuxième courant final IF2 soit égal - à la différence entre le deuxième courant initial IN2 et le produit du premier courant initial IN1 par ledit coefficient a si cette différence est positive, ou - à 0 si cette différence est négative. Ce coefficient a est par exemple compris entre 0,5 et 1. Matériellement, la structure des étages finaux ETF1 et ETF2 permettant d'obtenir cette différence pondérée est, comme illustrée sur la figure 16, analogue à la structure illustrée sur la figure 15 à la différence près que cette fois-ci, le transistor TCP30, délivrant le courant a IN2 forme avec l'un des transistors des moyens de copie de courant MCP2 des moyens de copie de courant ayant un coefficient multiplicateur égal à a, et que, par analogie, le transistor TCP20 délivrant le courant a IN1 forme avec l'un des transistors des moyens de copie de courant MCP1, des moyens de copie de courant de coefficient multiplicateur a. En résumé, selon un aspect de l'invention, la période du signal impulsionnel est avantageusement: - exponentiellement proportionnelle à la température (au même titre que l'intensité des fuites), - proportionnelle à la variation de tension aux bornes du condensateur de mémorisation, - proportionnelle aux fuites de jonctions de type N (transistor NMOS) quand elles sont plus importantes que les fuites de jonctions de type P (transistor PMOS), et proportionnelle aux fuites de jonctions de type P quand elles sont plus importantes que les fuites de jonctions de type N, - non proportionnelle à la tension d'alimentation (Vdd) quand la référence de tension aux bornes du condensateur de mémorisation fuit vers la masse (gnd) dans le cas d'une tension de référence stable quelle que soit la tension d'alimentation Vdd et dans le cas ou le transistor NMOS TS ayant une tension fixée sur sa grille a été intégré), - proportionnelle à la tension d'alimentation (Vdd) quand la référence de tension aux bornes du condensateur de mémorisation fuit vers cette tension d'alimentation (Vdd). Alors que dans les modes de mise en oeuvre et de réalisation qui viennent d'être décrits, le ou les condensateurs auxiliaires n'étaient déchargés que lors de l'occurrence de chaque impulsion IMP du signal impulsionnel SP, il est possible, comme illustré sur les figures 17 à 18, d'effectuer une décharge supplémentaire du ou des condensateurs auxiliaires CX à l'issue de chaque phase d' échantillonnage. Ceci est obtenu par l'émission d'un signal logique de commande SC qui commande la grille d'un transistor NMOS TTR connecté en parallèle avec le transistor TT commandé par le signal impulsionnel SP. Et, lors de l'émission du signal de commande SC à l'état 1, à l'issue de la phase d'échantillonnage, le transistor TTR devient passant, ce qui décharge le ou les condensateurs auxiliaires CX. En outre, alors que dans les modes de mise en oeuvre et de réalisation qui viennent d'être décrits, le signal impulsionnel SP qui est délivré aux moyens MCM, est obtenu directement à partir des charges et décharges du ou des condensateurs auxiliaires, il est possible en variante de générer un signal impulsionnel initial directement à partir des charges et décharges du ou des condensateurs auxiliaires et d'effectuer une division de fréquence du signal impulsionnel initial dans un diviseur de fréquence classique, par exemple situé juste en amont ou dans les moyens de commande MCM, de façon à générer le signal impulsionnel qui va être utilisé pour la commande de l'échantillonneur bloqueur. Et la valeur du diviseur de fréquence peut être alors un paramètre d'ajustement supplémentaire de l'écart entre les impulsions du signal impulsionnel de façon à obtenir une limite maximale désirée de la variation de tension aux bornes du condensateur de mémorisation. L'invention n'est pas limitée aux modes de mise en oeuvre et de réalisation qui viennent d'être décrits. En effet, ce qui vient d'être décrit est valable quelle que soit la structure du module de commutation de l'échantillonneur bloqueur SH. En particulier, si le module de commutation ne comporte qu'un seul transistor MOS, que ce soit un transistor NMOS ou un transistor PMOS, le circuit externe CXT sera adapté en conséquence et ne comportera par exemple qu'un ou plusieurs composants CMP uniquement représentatifs d'au moins un courant de fuite du transistor NMOS ou PMOS du module de commutation. Par ailleurs, il est bien entendu possible que le circuit intégré comporte plusieurs échantillonneurs bloqueurs, et plusieurs circuits externes respectivement associés à ces différents échantillonneurs bloqueurs. Alors qu'on vient de décrire, à titre d'exemple, une application de l'invention à la commande d'un échantillonneur bloqueur, d'autres applications de l'invention sont possibles comme par exemple la caractérisation de fuites d'un procédé de fabrication de transistors MOS Ceci est explicité schématiquement sur la figure 19. Ainsi, à partir d'un circuit CXT externe aux transistors MOS, d'une structure analogue à celle qui a été décrite ci-avant, on génère (étape 190) au moins un courant représentatif d'au moins un courant de fuite d'au moins un transistor MOS à l'état bloqué. On délivre ce courant à au moins un condensateur auxiliaire CX et on génère (étape 191) un signal impulsionnel à partir de la charge et de la décharge de ce condensateur auxiliaire. Comme indiqué ci-avant, le signal impulsionnel comporte des impulsions périodiques dont la période est liée aux fuites des transistors MOS. Et, cette période est d'autant plus faible que les fuites sont importantes. En conséquence, en procédant à une analyse (étape 192) de cette période, on peut déterminer l'importance des fuites et/ou le type de fuite des transistors MOS ainsi réalisés. Cette caractérisation est très fiable à toute température et permet d'éviter des mesures directes de ces fuites par des (nano) ampèremètres, ce qui est très difficile à température ambiante et quasi impossible à très basse température. Bien entendu on peut générer l'ensemble des différents courants de fuites qui ont été décrits ci-avant et les sélectionner par des commandes externes à l'aide de commutateurs PMOS ou NMOS, afin de n'en utiliser qu'un seul pour la génération du signal impulsionnel et de mesurer la fréquence correspondante. REVENDICATIONS1. Procédé de commande d'un échantillonneur bloqueur comportant un module de commutation (T1, T2) connecté à un condensateur de mémorisation (C), le procédé comprenant a) une génération à partir d'un circuit (CXT) externe audit échantillonneur bloqueur, d'au moins un courant principal (IPR) représentatif d'au moins un courant de fuite dudit module de commutation dans son état bloqué, b) une délivrance dudit au moins un courant principal à au moins un condensateur auxiliaire (CX), c) une génération d'un signal impulsionnel initial (SP) à partir de la charge et de la décharge dudit au moins un condensateur auxiliaire, et, d) un déclenchement de la phase d'échantillonnage de l'échantillonneur blagueur (SH) au rythme des impulsions d'un signal impulsionnel (SP) tiré du signal impulsionnel initial (SP). 2. Procédé selon la revendication 1, comprenant en outre un ajustement de l'écart temporel (T) entre les impulsions du signal impulsionnel (SP) de façon à obtenir une limite maximale désirée de la variation de tension aux bornes du condensateur de mémorisation. 3. Procédé selon la revendication 1 ou 2, dans lequel le module de commutation comportant au moins un transistor MOS (Ti, T2), l'étape a) comprend une génération à partir du circuit externe (CXT) d'au moins un courant initial (IN1, IN2) représentatif d'au moins un courant de fuite dudit transistor MOS dans son état bloqué, ledit au moins un courant principal étant obtenu à partir dudit au moins un courant initial (IN1, IN2). 4. Procédé selon l'une des revendications précédentes, dans lequel dans l'étape c) on charge ledit au moins un condensateur auxiliaire (CX) jusqu'à ce que la différence de tension à ses bornes atteigne un seuil, l'atteinte de ce seuil générant un premier front d'une impulsion (IMP) du signal impulsionnel initial, ce premier font déclenchant la décharge dudit au moins un condensateur auxiliaire, ladite décharge générant un deuxième front de l'impulsion (IMP) dans le sens opposé à celui du premier front. 5. Procédé selon la revendication 3, dans lequel, le module de commutation comportant un transistor NMOS (T2) et un transistor PMOS (Ti) connectés au condensateur de mémorisation (C), l'étape a) comprend une génération à partir du circuit externe d'un premier courant initial (IN1) représentatif d'au moins un courant de fuite dudit transistor PMOS., le premier courant initial (IN1) formant un premier courant principal, une génération d'un deuxième courant initial (1N2) représentatif d'au moins un courant de fuite dudit transistor NMOS, le deuxième courant initial formant un deuxième courant principal, l'étape b) comprend une délivrance du premier courant principal à un premier condensateur auxiliaire (CX1) et une délivrance (CX2) du deuxième courant principal à un deuxième condensateur auxiliaire, et l'étape c) comporte la charge du premier condensateur auxiliaire et la charge du deuxième condensateur auxiliaire jusqu'à ce qu'un seuil soit atteint par la première des deux différences de tension respectivement aux bornes des deux condensateurs auxiliaires (CX1, CX2), l'atteinte de ce seuil générant un premier front d'une impulsion du signal impulsionnel initial, ce premier font déclenchant la décharge du premier condensateur auxiliaire (CX1) et du deuxième condensateur auxiliaire (CX2), ladite décharge générant un deuxième front de l'impulsion dans le sens opposé à celui du premier front. 6. Procédé selon la revendication 3, dans lequel, le module de commutation comportant un transistor NMOS (T2) et un transistor PMOS (Ti) connectés au condensateur de mémorisation, l'étape a) comprend une génération à partir du circuit externe d'un premier courant initial (11.11) représentatif d'au moins un courant de fuite dudit transistor PMOS, une génération d'un deuxième courant initial (IN2) représentatif d'au moins un courant de fuite dudit transistor NMOS, une génération d'un premier courant final (IF1) égal à la différence entre le premier courant initial et le deuxième courant initial si cette différence est positive, ou à zéro si ladite différence est négative, une génération d'un deuxième courant final (1F2) égal à. ladifférence entre le deuxième courant initial et le premier courant initial si cette différence est positive, ou à zéro si ladite différence est négative, et une sommation des deux courants finaux de façon à générer un unique courant principal (IPR), l'étape b) comprend une délivrance de cet unique courant principal à un unique condensateur auxiliaire (CX), et l'étape c) comporte la charge dudit unique condensateur auxiliaire (CX) jusqu'à ce que la différence de tension à ses bornes atteigne un seuil, l'atteinte de ce seuil générant un premier front d'une impulsion du signal impulsionnel initial, ce premier front déclenchant la décharge de l'unique condensateur auxiliaire, ladite décharge générant un deuxième front de l'impulsion dans le sens opposé à celui du premier front. 7. Procédé selon la revendication 3, dans lequel, le module de commutation comportant un transistor NMOS (T2) et un transistor PMOS (T1) connectés au condensateur de mémorisation, l'étape a) comprend une génération à partir du circuit externe (CXT) d'un premier courant initial (IN1) représentatif d'au moins un courant de fuite dudit au moins un transistor PMOS, d'un deuxième courant initial (IN2) représentatif d'au moins un courant de fuite dudit au moins un transistor NMOS, d'un premier courant final (IF1) égal à la différence entre le premier courant initial (IN1) et le produit du deuxième courant initial (IN2) par un coefficient (a) inférieur à un si cette différence est positive, ou à zéro si ladite différence est négative, et d'un deuxième courant final (IF2) égal à la différence entre le deuxième courant initial (IN2) et le produit du premier courant initial (IN1) par ledit coefficient (a) si cette différence est positive, ou à zéro si ladite différence est négative, et une sommation des deux courants finaux de façon à générer un unique courant principal (IPR) non nul, l'étape b) comprend une délivrance de cet unique courant principal à un unique condensateur auxiliaire (CX), et l'étape c) comporte la charge dudit unique condensateur auxiliaire jusqu'à ce que la différence de tension à. ses bornes atteigne un seuil, l'atteinte de ce seuil générant un premier front d'uneimpulsion du signal impulsionnel initial, ce premier font déclenchant la décharge de l'unique condensateur auxiliaire, ladite décharge générant un deuxième front de l'impulsion dans le sens opposé à celui du premier front. 8. Procédé selon la revendication 3 ou l'une des revendications 5 à 7, dans lequel ledit transistor MOS (T2) étant un transistor NMOS, l'étape a) comprend en outre la génération dudit courant initial correspondant à travers au moins un transistor supplémentaire NMOS (TS) du circuit externe dont la grille est connectée audit condensateur de mémorisation. 9. Procédé selon l'une des revendications précédentes, comprenant en outre une décharge supplémentaire dudit au moins un condensateur auxiliaire (CX) à l'issue de la phase d'échantillonnage. 10. Dispositif de commande d'un échantillonneur bloqueur comportant un module de commutation (Ti, T2) connecté à un condensateur de mémorisation (C), le dispositif comprenant - un circuit (CXT) externe audit échantillonneur bloqueur comportant au moins un condensateur auxiliaire (CX), des premiers moyens (M1) configurés pour générer au moins un courant principal représentatif d'au moins un courant de fuite dudit module de commutation dans son état bloqué et délivrer ledit au moins un courant principal audit au moins un condensateur auxiliaire, des deuxièmes moyens (M2) configurés pour générer un signal impulsionnel initial à partir de la charge et de la décharge dudit au moins un condensateur auxiliaire, et - des moyens de commande (MCM) configurés pour déclencher la phase d'échantillonnage de l'échantillonneur bloqueur au rythme des impulsions d'un signal impulsionnel (SP) tiré du signal impulsionnel initial (SP). 11. Dispositif selon la revendication 10, dans lequel l'écart temporel (T) entre les impulsions du signal impulsionnel est ajusté de façon à obtenir une limite maximale désirée de la variation de tension aux bornes du condensateur de mémorisation. 12. Dispositif selon la revendication 10 ou 11, dans lequel le module de commutation comportant au moins un transistor MOS (Tl, T2), les premiers moyens (M1) comprennent au mories un étage initial associé audit au moins un transistor MOS et configuré pour générer au moins un courant initial représentatif d'au moins un courant de fuite dudit au moins un transistor MOS dans son état bloqué, ledit au moins un courant principal étant obtenu à partir dudit au moins un courant initial. 13. Dispositif selon l'une des revendications 10 à 12, dans lequel les deuxièmes moyens (M2) comprennent un premier bloc (BLC1), connecté audit au moins un condensateur auxiliaire, configuré pour générer un premier front d'une impulsion du signal impulsionnel initial lorsque la différence de tension aux bornes dudit au moins un condensateur auxiliaire atteint un seuil, et un deuxième bloc (BLC2) connecté à la sortie du premier bloc et configuré pour décharger ledit au moins un condensateur auxiliaire en réponse audit premier front de ladite impulsion, le premier bloc étant configuré pour générer un deuxième front de l'impulsion dans le sens opposé à celui du premier front en réponse à ladite décharge. 14. Dispositif selon la revendication 12, dans lequel, le module de commutation comportant un transistor NMOS (T2) et un transistor PMOS (T1) connectés au condensateur de mémorisation, le circuit externe comprend un premier condensateur auxiliaire (CX1) et un deuxième condensateur auxiliaire (CX2). les premiers moyens (M1) comprennent un premier étage initial (ETI1) associé au transistor PMOS et configuré pour générer un premier courant initial représentatif d'au moins un courant de fuite dudit transistor PMOS, le premier courant initial formant un premier courant principal, et le délivrer au premier condensateur auxiliaire, un deuxième étage initial (ETI2) associé au transistor NMOS et configuré pour générer un deuxième courant initial représentatif d'au moins un courant de fuite dudit transistor NMOS, le deuxième courant initial formant un deuxième courant principal, et le délivrer au deuxième condensateur auxiliaire, etles deuxièmes moyens (M2) comprennent un premier bloc (BLC1) connecté au premier et au deuxième condensateurs auxiliaires, configuré pour générer un premier front d'une impulsion du signal impulsionnel initial lorsqu'un seuil est atteint par la première des deux différences de tension respectivement aux bornes des deux condensateurs auxiliaires, et un deuxième bloc (BLC2) connecté à la sortie du premier bloc et configuré pour décharger les deux condensateurs auxiliaires en réponse audit premier front de ladite impulsion, le premier bloc étant configuré pour générer un deuxième front de l'impulsion dans le sens opposé à celui du premier front en réponse à ladite décharge. 15. Dispositif selon la revendication 12, dans lequel, le module de commutation comportant un transistor NMOS (T2) et un transistor PMOS (Tl) connectés au condensateur de mémorisation, le circuit externe comprend un unique condensateur auxiliaire (CX), les premiers moyens (M1) comprennent un premier étage initial (ETI1) associé au transistor PMOS et configuré pour générer un premier courant initial représentatif d'au moins un courant de fuite dudit transistor PMOS, un deuxième étage initial (ETI2) associé au transistor NMOS et configuré pour générer un deuxième courant initial représentatif d'au moins un courant de fuite dudit transistor NMOS, un premier étage final (ETF1) configuré pour générer en sortie un premier courant final égal à la différence entre le premier courant initial et le deuxième courant initial si cette différence est positive ou à zéro si ladite différence est négative, un deuxième étage final (ETF2) configuré pour générer en sortie un deuxième courant final égal à la différence entre le deuxième courant initial et le premier courant initial si cette différence est positive ou à zéro si ladite différence est négative, les sorties des deux étages finaux étant connectées ensemble à une borne de l'unique condensateur auxiliaire, de façon à permettre son chargement avec un courant principal égal à la somme des deux courants finaux, etles deuxièmes moyens (M2) comprennent un premier bloc (BLC1), connecté à l'unique condensateur auxiliaire, configuré pour générer un premier front d'une impulsion du signal impulsionnel initial lorsque la différence de tension aux bornes de l'unique condensateur auxiliaire atteint un seuil, et un deuxième bloc (BLC2) connecté à la sortie du premier bloc et configuré pour décharger l'unique condensateur auxiliaire en réponse audit premier front de ladite impulsion, le premier bloc étant configuré pour générer un deuxième front de l'impulsion dans le sens opposé à celui du premier front en réponse à ladite décharge. 16. Dispositif selon la revendication 12, dans lequel, le module de commutation comportant un transistor NMOS (T2) et un transistor PMOS (Tl) connectés au condensateur de mémorisation, le circuit externe comprend un unique condensateur auxiliaire (CX), les premiers moyens (M1) comprennent un premier étage initial (ETI1) associé au transistor PMOS et configuré pour générer un premier courant initial représentatif d'au moins un courant de fuite dudit transistor PMOS, un deuxième étage initial (ETI2) associé au transistor NMOS et configuré pour générer un deuxième courant initial représentatif d'au moins un courant de fuite dudit transistor NMOS, un premier étage final (ETF1) configuré pour générer en sortie un premier courant final égal à la différence entre le premier courant initial et le produit du deuxième courant initial par un coefficient inférieur à un .si cette différence est positive ou à zéro si ladite différence est négative, un deuxième étage final (ETF2) configuré pour générer en sortie un deuxième courant final égal à la différence entre le deuxième courant initial et le produit du premier courant initial par ledit coefficient si cette différence est positive ou à zéro si ladite différence est négative, les sorties des deux étages finaux étant connectées ensemble à une borne de l'unique condensateur auxiliaire, de façon à permettreson chargement avec un courant principal égal à la somme non nulle des deux courants finaux, et les deuxièmes moyens (M2) comprennent un premier bloc (BLC1), connecté à l'unique condensateur auxiliaire, configuré pour générer un premier front d'une impulsion du signal impulsionnel initial lorsque la différence de tension aux bornes de l'unique condensateur auxiliaire atteint un seuil, et un deuxième bloc (BLC2) connecté à la sortie du premier bloc et configuré pour décharger l'unique condensateur auxiliaire en réponse audit premier front de ladite impulsion, le premier bloc étant configuré pour générer un deuxième front de l'impulsion dans le sens opposé à celui du premier front.en réponse à ladite décharge. 17. Dispositif selon la revendication 12 ou l'une des revendications 14 à 16, dans lequel l'étage initial associé à un transistor MOS comprend au moins un composant (CMP1, CMP2) connecté en série entre une borne d'alimentation et la sortie de l'étage initial, la borne d'alimentation étant destinée à recevoir une tension d'alimentation identique à une tension de grille du transistor NMOS dans son état bloqué, ledit au moins un composant étant configuré pour délivrer un courant de base (IB1, IB2) représentatif d'au moins un type de fuite du transistor MOS, le courant initial correspondant étant obtenu à partir du courant de base. 18. Dispositif selon la revendication 17, dans lequel l'un au moins des étages initiaux comprend des moyens de copie de courant (MCP1, MCP2) avec un coefficient de copie supérieur à 1, connectés entre ledit au moins un composant et la sortie dudit étage initial et configurés pour délivrer le courant initial correspondant. 19. Dispositif selon la revendication 17 ou 18, dans lequel ledit au moins un composant (CMP1, CMP2) comprend au moins une jonction PN polarisée en inverse. 20. Dispositif selon la revendication 17 ou 18, dans lequel ledit au moins un composant (CMP1, CMP2) comprend au moins un transistor auxiliaire MOS de même type de canal que ledit transistor MOS du module de commutation, ayant au moins une de ses deuxélectrodes de conduction connectée à la sortie de l'étage initial correspondant et ayant sa grille connectée à la borne d'alimentation. 21. Dispositif selon la revendication 17 ou 18, dans lequel ledit au moins un composant (CMP1, CMP2) comprend au moins un transistor auxiliaire MOS de même type de canal que ledit transistor MOS du module de commutation, ayant une première électrode de conduction connectée à la borne d'alimentation, une deuxième électrode de conduction connectée à la sortie de l'étage initial correspondant et configuré de façon à être dans un état bloqué. 22. Dispositif selon l'une des revendications 17 à 21, dans lequel l'étage initial associé à un transistor NMOS comprend en outre au moins un transistor supplémentaire NMOS (TS) dont la grille est connectée audit condensateur de mémorisation, ledit au moins un transistor NMOS supplémentaire étant connecté en série avec ledit au moins un composant. 23. Dispositif selon l'une des revendications 10 à 22, dans lequel ledit au moins un condensateur auxiliaire (CX) est du même type que le condensateur de mémorisation 24. Dispositif selon l'une des revendications 10 à 23, dans lequel les deuxièmes moyens (M2) sont également configurés pour effectuer une décharge supplémentaire dudit au moins un condensateur auxiliaire à l'issue de la phase d'échantillonnage. 25. Circuit intégré comprenant au moins un échantillonneur blagueur (SH) et au moins un dispositif de commande (DIS) selon l'une des revendications 10 à 24.