Brevet FR3013505A1 — publié le 20150522

Procédé de conversion d'un signal analogique en un signal numérique et convertisseur analogique/numérique correspondant L'invention concerne la microélectronique et plus particulièrement tout circuit nécessitant un réseau de tensions d'échelle de référence comme par exemple les convertisseurs de données analogique/numérique. Parmi les convertisseurs analogique/numérique (CAN), on utilise de manière avantageuse un CAN "flash" dans toutes les applications où une conversion de données rapide est un impératif. Un CAN flash conventionnel comprend un réseau de comparateurs ainsi qu'une échelle résistive comportant de nombreuses résistances. Mais un tel CAN flash conventionnel offre un circuit comparateur complexe et l'échelle passive souffre d'un bruit de retour introduit par les comparateurs. En outre, l'utilisation d'une échelle à faible valeur ohmique conduirait à une forte consommation électrique. Selon un mode de réalisation, un nouveau CAN flash est proposé, qui offre une plus faible consommation de courant, une plus faible complexité et une plus petite surface. De manière avantageuse, selon un mode de réalisation, le CAN emploie une chaîne de comparateurs "silicium sur isolant" (SOI), en particulier des comparateurs silicium sur isolant à substrat ultramince et oxyde enterré (SOI UTBB), comme des cellules inverseuses, par exemple des inverseurs CMOS, et la polarisation d'une grille arrière (plan de masse) à travers le chemin résistif du ou des caissons semiconducteur(s) sous-jacent(s) pour fournir aux inverseurs des tensions de seuil d'inversion différentes. Selon un aspect, il est proposé un procédé de conversion d'un signal analogique en un signal numérique qui comprend : - la fourniture d'une chaîne de cellules inverseuses silicium sur isolant, en particulier de cellules inverseuses silicium sur isolant totalement déserté (FDSOI) à substrat ultramince et oxyde enterré, par exemple des inverseurs CMOS, ayant leurs entrées de cellule inverseuse mutuellement connectées, - l'application d'au moins une différence de tension de polarisation sur au moins un caisson semiconducteur situé sous une couche isolante enterrée (BOX) située sous ladite chaîne de cellules inverseuses de telle manière que la première cellule inverseuse de la chaîne ait la tension de seuil d'inversion la plus basse et que la dernière cellule inverseuse de la chaîne ait la tension de seuil d'inversion la plus élevée, chaque cellule inverseuse ayant une tension de seuil d'inversion supérieure à la tension de seuil d'inversion de la cellule d'inversion précédente dans la chaîne, - la fourniture dudit signal analogique sur toutes les entrées de cellules inverseuses, et - l'obtention dudit signal numérique à partir des signaux de sortie des cellules inverseuses. Les substrats des transistors des cellules inverseuses n'étant pas connectés à la masse ou à l'alimentation, mais couplés audit au moins un caisson semiconducteur à travers la couche isolante enterrée (BOX), l'application de ladite au moins une différence de tension de polarisation sur ledit au moins un caisson semiconducteur conduit à appliquer une tension juste sous la partie de la couche isolante enterrée située sous les transistors de chaque cellule inverseuse, cette tension étant différente d'une cellule inverseuse à l'autre en raison du chemin résistif intrinsèque dudit au moins un caisson semiconducteur. Ceci change ainsi la commande électrostatique des transistors des cellules inverseuses et décale leur tension de seuil et donc la tension de seuil d'inversion des cellules inverseuses. En d'autres termes les transistors des cellules inverseuses ont une polarisation de substrat distincte accessible à travers le chemin résistif intrinsèque dudit au moins un caisson semiconducteur. Selon un mode de réalisation, l'application de ladite au moins une différence de tension de polarisation comprend l'application d'une première tension de polarisation sur une première surface de contact semiconductrice couplée à une première zone dudit au moins un caisson semiconducteur situé sous ladite première cellule inverseuse et d'une deuxième tension de polarisation sur une deuxième surface de contact semiconductrice couplée à une deuxième zone dudit au moins un caisson semiconducteur situé sous ladite dernière cellule inverseuse, lesdites première et deuxième zones étant couplées mutuellement par une zone résistive (chemin) dudit au moins un caisson semiconducteur s'étendant entre lesdites première et deuxième zones. Et le chemin résistif est couplé aux substrats des transistors des cellules inverseuses à travers la couche isolante enterrée (BOX). Chaque cellule inverseuse peut comprendre un inverseur CMOS ou un transistor en montage source commune (NMOS ou PMOS) associé à une charge active ou passive. En outre l'architecture d'une cellule inverseuse peut être une architecture asymétrique (« single ended » en anglais) ou une architecture différentielle. Quand on utilise une architecture différentielle, chaque cellule inverseuse comporte au moins une paire différentielle de transistors MOS du même type dépendant du type de la cellule (c'est-à-dire deux transistors NMOS et/ou deux transistors PMOS). Quand chaque cellule inverseuse comprend un inverseur CMOS, chaque inverseur comprend un groupe d'au moins un (en fonction du type d'architecture (asymétrique ou différentielle)) transistor NMOS et un groupe d'au moins un (en fonction du type d'architecture (asymétrique ou différentielle)) transistor PMOS. Bien qu'il soit possible de disposer les groupes de transistors NMOS des inverseurs et les groupes de transistors PMOS des inverseurs au-dessus d'un même caisson semiconducteur, il est plus simple de disposer les groupes de transistors NMOS de la chaîne d'inverseurs au-dessus d'un premier caisson semiconducteur et de disposer les groupes de transistors PMOS de la chaîne d'inverseurs au-dessus d'un deuxième caisson semiconducteur, qui est différent du premier caisson semiconducteur. Ceci permet en particulier de choisir la famille de transistors, c'est-à-dire de mettre une même famille de transistors au-dessus du caisson correspondant, par exemple des transistors NMOS LVT (Low Threshold Voltage, tension de seuil basse) et des transistors PMOS LVT, ou des transistors NMOS et PMOS RVT (Regular Threshold Voltage, tension de seuil moyenne) ou des transistors NMOS LVT et des transistors PMOS RVT par exemple. Ceci permet aussi une distribution plus facile des différentes tensions de seuil. En outre, en combinaison avec l'agencement des transistors NMOS au-dessus d'un premier caisson semiconducteur et des transistors PMOS au-dessus d'un deuxième caisson semiconducteur, l'application de ladite au moins une différence de tension de polarisation comprend de manière avantageuse : l'application d'une première différence de tension de polarisation sur ledit premier caisson semiconducteur de telle manière que le premier groupe d'au moins un transistor NMOS de la chaîne ait la tension de seuil la plus basse et le dernier groupe d'au moins un transistor NMOS de la chaîne ait la tension de seuil la plus élevée, chaque groupe d'au moins un transistor NMOS ayant une tension de seuil supérieure à la tension de seuil du groupe précédent d'au moins un transistor NMOS dans la chaîne, et l'application d'une deuxième différence de tension de polarisation sur ledit deuxième caisson semiconducteur de telle manière que le premier groupe d'au moins un transistor PMOS de la chaîne ait la tension de seuil la plus élevée en valeur absolue et le dernier groupe d'au moins un transistor PMOS de la chaîne ait la tension de seuil la plus basse en valeur absolue, chaque groupe d'au moins un transistor PMOS ayant une tension de seuil en valeur absolue supérieure à la tension de seuil en valeur absolue du groupe précédent d'au moins un transistor PMOS dans la chaîne. Selon un mode de réalisation, l'application de ladite première différence de tension de polarisation comprend l'application d'une troisième tension de polarisation sur une troisième région de contact semiconductrice couplée à une première zone dudit premier caisson semiconducteur situé sous ledit premier groupe d'au moins un transistor NMOS de la chaîne et l'application d'une quatrième tension de polarisation sur une quatrième région de contact semiconductrice couplée à une deuxième zone dudit premier caisson semiconducteur situé sous ledit dernier groupe d'au moins un transistor NMOS de la chaîne, lesdites première et deuxième zones dudit premier caisson semiconducteur étant couplées mutuellement par une zone résistive (chemin) dudit premier caisson semiconducteur entre lesdites première et deuxième zones, et l'application de ladite deuxième différence de tension de polarisation comprend l'application d'une cinquième tension de polarisation sur une cinquième région de contact semiconductrice couplée à une première zone dudit deuxième caisson semiconducteur situé sous ledit premier groupe d'au moins un transistor PMOS de la chaîne et l'application d'une sixième tension de polarisation sur une sixième région de contact semiconductrice couplée à une deuxième zone dudit deuxième caisson semiconducteur situé sous ledit dernier groupe d'au moins un transistor PMOS de la chaîne, lesdites première et deuxième zones dudit deuxième caisson semiconducteur étant couplées mutuellement par une zone résistive (chemin) dudit deuxième caisson semiconducteur entre lesdites première et deuxième zones. Selon un autre aspect, un convertisseur analogique/numérique silicium sur isolant est proposé, en particulier un convertisseur analogique/numérique silicium sur isolant totalement déserté à substrat ultramince et oxyde enterré, qui comprend : un moyen d'entrée destiné à recevoir un signal analogique, un moyen de sortie destiné à délivrer un signal numérique correspondant, une chaîne de cellules inverseuses silicium sur isolant, en particulier des cellules inverseuses silicium sur isolant totalement déserté à substrat ultramince et oxyde enterré, chaque entrée de cellule inverseuse étant connectée audit moyen d'entrée, les sorties de cellules inverseuses étant connectées audit moyen de sortie, un moyen d'entrée de polarisation couplé à au moins un caisson semiconducteur situé sous une couche isolante enterrée située sous ladite chaîne de cellules inverseuses pour recevoir au moins une différence de tension de polarisation, ladite chaîne de cellules inverseuses étant en outre configurée pour fournir à la première cellule inverseuse de la chaîne, en présence de ladite au moins une tension de polarisation, la tension de seuil d'inversion la plus basse, à la dernière cellule inverseuse de la chaîne la tension de seuil d'inversion la plus élevée et à chaque cellule inverseuse une tension de seuil d'inversion supérieure à la tension de seuil d'inversion de la cellule inverseuse précédente dans la chaîne. Selon un mode de réalisation, le moyen de polarisation d'entrée comprend : une première région de contact semiconductrice destinée à recevoir une première tension de polarisation et couplée à une première zone dudit au moins un caisson semiconducteur situé sous ladite première cellule inverseuse, et une deuxième région de contact semiconductrice destinée à recevoir une deuxième tension de polarisation et couplée à une deuxième zone dudit au moins un caisson semiconducteur situé sous ladite dernière cellule inverseuse, lesdites première et deuxième zones étant couplées mutuellement par une zone résistive (chemin) dudit au moins un caisson semiconducteur qui s'étend entre lesdites première et deuxième zones. Selon un mode de réalisation, chaque cellule inverseuse est un inverseur comprenant un groupe d'au moins un transistor NMOS et un groupe d'au moins un transistor PMOS, et la chaîne des groupes de transistors NMOS des inverseurs est placée au-dessus d'un premier caisson semiconducteur et la chaîne des groupes de transistors PMOS des inverseurs est placée au-dessus d'un deuxième caisson semiconducteur, différent dudit premier caisson semiconducteur, et ledit moyen de polarisation d'entrée comprend : un premier moyen de polarisation d'entrée couplé audit premier caisson semiconducteur pour recevoir une première différence de tension de polarisation et un deuxième moyen de polarisation d'entrée couplé audit deuxième caisson semiconducteur pour recevoir une deuxième différence de tension de polarisation, ladite chaîne de groupes de transistors NMOS étant en outre configurée pour fournir au premier groupe d'au moins un transistor NMOS de la chaîne, en présence de ladite première différence de tension de polarisation, la tension de seuil la plus basse, au dernier groupe d'au moins un transistor NMOS de la chaîne, la tension de seuil la plus élevée, et à chaque groupe d'au moins un transistor NMOS une 10 tension de seuil supérieure à la tension de seuil du groupe précédent d'au moins un transistor NMOS dans la chaîne, ladite chaîne de groupes de transistors PMOS étant en outre configurée pour fournir au premier groupe d'au moins un transistor PMOS de la chaîne, en présence de ladite deuxième différence de 15 tension de polarisation, la tension de seuil la plus élevée en valeur absolue, au dernier groupe d'au moins un transistor PMOS de la chaîne, la tension de seuil la plus basse en valeur absolue, et à chaque groupe d'au moins un transistor PMOS, une tension de seuil en valeur absolue supérieure à la tension de seuil en valeur absolue du groupe 20 précédent d'au moins un transistor PMOS dans la chaîne. Selon un mode de réalisation, ledit premier moyen de polarisation d'entrée comprend une troisième région de contact semiconductrice destinée à recevoir une troisième tension de polarisation et couplée à une première zone dudit premier caisson 25 semiconducteur situé sous ledit premier groupe d'au moins un transistor NMOS de la chaîne et une quatrième région de contact semiconductrice destinée à recevoir une quatrième tension de polarisation et couplée à une deuxième zone dudit premier caisson semiconducteur situé sous ledit dernier groupe d'au moins un transistor 30 NMOS de la chaîne, lesdites première et deuxième zones étant couplées mutuellement par une zone résistive (chemin) dudit premier caisson semiconducteur qui s'étend entre lesdites première et deuxième zones, et ledit deuxième moyen de polarisation d'entrée comprend une cinquième région de contact semiconductrice destinée à recevoir une cinquième tension de polarisation et couplée à une première zone dudit deuxième caisson semiconducteur situé sous ledit premier groupe d'au moins un transistor PMOS de la chaîne et une sixième région de contact semiconductrice destinée à recevoir une sixième tension de polarisation et couplée à une deuxième zone dudit deuxième caisson semiconducteur situé sous ledit dernier groupe d'au moins un transistor PMOS de la chaîne, lesdites première et deuxième zones dudit deuxième caisson semiconducteur étant couplées mutuellement par une zone résistive (chemin) dudit deuxième caisson semiconducteur qui s'étend entre lesdites première et deuxième zones. Bien que cela ne soit pas obligatoire, il est préférable que tous les transistors NMOS aient le même rapport entre la largeur de canal et la longueur de canal. Ceci permet en particulier un réglage plus facile des différentes tensions de seuil. Il est préférable aussi, bien que cela ne soit pas obligatoire, que tous les transistors PMOS aient le même rapport entre la largeur de canal et la longueur de canal. Ici encore, cela permet une distribution plus facile des différentes tensions de seuil. En outre, bien entendu, le rapport associé aux transistors PMOS n'est pas nécessairement égal au rapport associé aux transistors NMOS. Il est aussi préférable que l'espace entre deux cellules inverseuses de la chaîne soit le même. Ceci permet d'avoir un gradient de tensions de seuil constant. Selon un autre aspect, un circuit intégré est également proposé, qui comprend un convertisseur analogique/numérique silicium sur isolant tel que défini ci-dessus. D'autres avantages et caractéristiques de l'invention apparaîtront à la lecture de la description détaillée de modes de réalisation, ceux-ci n'étant en aucun cas limitatifs, et des dessins annexés, dans lesquels : - la figure 1 représente de manière schématique une structure d'un transistor FDSOI UTBB, les figures 2 et 3 représentent de manière schématique différents types de transistors FDSOI UTBB, et les figures 4 à 14 concernent plus particulièrement des modes de réalisation de la présente invention. Des modes de réalisation particuliers de la présente invention utilisant la technologie "FDSOI UTBB" vont maintenant être décrits. Sur la figure 1, le transistor MOS TR est réalisé sur et au-dessus d'un substrat SOI (silicium sur isolant) qui est ici un substrat FDSOI UTBB. Le transistor SOI TR est ainsi appelé "transistor FDSOI UTBB". Il comprend une région de film semiconducteur 4 délimitée latéralement par une région isolante 2. Une couche isolante enterrée 3, connue par l'homme du métier sous le nom de "box", est située sous ladite région de film semiconducteur 4 et au-dessus d'un substrat support 1. Ledit substrat support 1 comprend ici un caisson semiconducteur WLL contenant une électrode enterrée 5 qui est aussi dénommée "plan de masse". Ce plan de masse 5 est situé sous la couche isolante enterrée 3. Généralement, le plan de masse 5 est obtenu par implantation de dopants à haute énergie et présente donc un profil de dopant PRF comme représenté sur la Figure 1. Par conséquent, le plan de masse 5 est plus dopé que la partie restante du caisson WLL. Le caisson WLL comprend en outre une région de contact 7 qui est plus dopée que la partie sous-jacente 6 du caisson WLL. Cette région de contact permet de polariser le caisson semiconducteur WLL et donc le plan de masse 5 qui agit par conséquent pour le transistor comme une "grille arrière". En outre, comme représenté sur la figure 1, pour réaliser cette région de contact 7, la couche isolante 3 a été ouverte. La région de contact 7 est aussi délimitée latéralement par la région isolante 2. Dans une technologie UTBB, l'épaisseur du film semiconducteur 4 vaut environ 10 nanomètres, tandis que l'épaisseur de la couche isolante 3 vaut de 20 à 30 nanomètres environ. Dans une technologie FDSOI UTBB, le film semiconducteur est en outre totalement déserté, ce qui signifie que le dopage du film semiconducteur 4 est celui du matériau semiconducteur intrinsèque, par exemple celui du silicium intrinsèque. Les régions de source et de drain S et D sont généralement réalisées par épitaxie au-dessus du film semiconducteur 4. En outre, conventionnellement, le transistor MOS TR comprend une région de grille isolée 2 comportant un matériau de grille qui peut comprendre par exemple une couche métallique et/ou une couche de silicium polycristallin. Comme représenté de façon schématique sur les figures 2 et 3, il est possible, en fonction du type de caisson, d'avoir différentes familles de transistors MOS. Plus précisément, sur la figure 2, le transistor PMOS est placé au-dessus d'un caisson de type N WP dans un substrat P 1 alors que le transistor NMOS est placé au-dessus d'un caisson de type P WN dans le substrat 1. En conséquence, de tels transistors sont appelés transistors RVT, c'est-à-dire des transistors qui ont une tension de seuil moyenne. En outre, sur la figure 2, cette configuration est une configuration à caisson et plan de masse standard. En comparaison, sur la figure 3, la configuration est ce que l'on appelle une "configuration à caisson et plan de masse inversés". Plus précisément, le transistor PMOS est placé au-dessus d'un caisson de type P WP tandis que le transistor NMOS est placé au-dessus d'un caisson de type N WN. Ces transistors sont ainsi appelés transistors LVT, c'est-à-dire des transistors qui ont des tensions de seuil basses. La figure 4 représente un mode de réalisation d'un convertisseur analogique/numérique CAN SOI UTBB selon l'invention. Plus précisément, le convertisseur analogique/numérique CAN comprend un moyen d'entrée MIN destiné à recevoir un signal analogique Vin et une chaîne d'inverseurs FDSOI UTBB INVI-INVii. Chaque entrée d'inverseur BEi est connectée au moyen d'entrée MIN. Le signal numérique de sortie est obtenu à partir des signaux de sortie d'inverseurs fournis au niveau des sorties des inverseurs BSI-BSn. Chaque inverseur INVi comprend un transistor NMOS TNi dont la source est connectée à une tension plus faible, par exemple la masse, et dont le drain est connecté à la sortie d'inverseur BSi. L'inverseur INVi comprend en outre un transistor PMOS TPi dont la source est connectée à une tension plus élevée, par exemple une tension d'alimentation Vdd, et dont le drain est connecté à la sortie d'inverseur BSi. Dans le présent mode de réalisation, la chaîne de transistors NMOS TN i est placée au-dessus d'un premier caisson semiconducteur WB, tandis que la chaîne de transistors PMOS TPi est placée au-dessus d'un deuxième caisson semiconducteur WA, qui est différent et isolé électriquement du premier caisson semiconducteur WB. Le convertisseur analogique/numérique CAN comprend en outre un premier moyen de polarisation d'entrée ZCB1, ZCB2 couplé audit premier caisson semiconducteur WB pout recevoir une première différence de tension de polarisation VC-VD et un deuxième moyen de polarisation d'entrée ZCA1, ZCA2 couplé au deuxième caisson semiconducteur WA pour recevoir une deuxième différence de tension de polarisation VA-VB. Comme représenté de façon schématique sur la figure 5, la courbe CV de la tension de sortie Vs en fonction de la tension d'entrée VIN d'un inverseur présente un premier niveau haut V2 suivi par un deuxième niveau, inférieur, VI. Le premier niveau V2 correspond à un "1" logique tandis que le deuxième niveau VI correspond à un "0" logique. La sortie logique "1" est obtenue quand la tension d'entrée VIN est inférieure à la tension de seuil d'inversion VTINv de l'inverseur tandis que la sortie logique "0" est obtenue quand la tension d'entrée VIN est supérieure à la tension de seuil d'inversion. De plus, comme représenté sur la figure 6, la chaîne d'inverseurs INVi est configurée en outre pour fournir, en présence des différences de tension de seuil, au premier inverseur INVI de la chaîne, la tension de seuil d'inversion la plus basse VTinvi, au dernier inverseur INV' de la chaîne la tension de seuil d'inversion la plus élevée VTI''', et à chaque inverseur INV, une tension de seuil d'inversion VTinvi supérieure à la tension de seuil d'inversion VTIi de l'inverseur précédent INV1 dans la chaîne. Dans l'exemple de la figure 4, pour obtenir l'évolution de la tension de seuil d'inversion de la figure 6, la chaîne de transistors NMOS TN, est configurée pour fournir, en présence de la différence de tension de polarisation VC-VD, au premier transistor NMOS TNi de la chaîne, la tension de seuil la plus basse VTHNI, au dernier transistor NMOS TN,, de la chaîne, la tension de seuil la plus élevée VTHN', et à chaque transistor NMOS une tension de seuil supérieure à la tension de seuil du transistor NMOS précédent dans la chaîne, comme illustré sur la figure 7. Considérons à présent la chaîne de transistors PMOS. Celle-ci est configurée pour fournir, en présence de la deuxième différence de tension de polarisation VA-VB, au premier transistor PMOS TP1 de la chaîne, la tension de seuil la plus élevée en valeur absolue ( I VTHP1 I) au dernier transistor PMOS TP,, de la chaîne, la tension de seuil la plus basse en valeur absolue (I VTHP,, ), et à chaque transistor PMOS une tension de seuil en valeur absolue supérieure à la tension de seuil en valeur absolue du transistor PMOS précédent dans la chaîne, comme illustré sur la figure 8. Pour ce qui est du premier moyen de polarisation d'entrée, celui-ci comprend une troisième région de contact semiconductrice ZCB1 destinée à recevoir une troisième tension de polarisation VC. Cette région de contact ZCB1 est couplée à une première zone du premier caisson semiconducteur WB situé sous ledit premier transistor NMOS TNI de la chaîne. Le premier moyen de polarisation d'entrée comprend en outre une quatrième région de contact semiconductrice ZCB2 destinée à recevoir la quatrième tension de polarisation VD. Cette quatrième région de contact ZCB2 est couplée à une deuxième zone du premier caisson semiconducteur WB situé sous le dernier transistor NMOS TN,' de la chaîne. Les première et deuxième zones sont couplées mutuellement par la zone résistive (chemin) dudit premier caisson semiconducteur WB qui s'étend entre lesdites première et deuxième zones. En outre, sur la figure 4, les résistances RB1-RB.+1 représentent le chemin résistif du caisson semiconducteur WB entre ladite zone de contact ZCB1 et la zone de contact ZCB2. Par ailleurs, le couplage des substrats de transistors au réseau de polarisation ZCB1-RB1-RBn+1-ZCB2 dans la topologie du circuit plutôt qu'à l'alimentation ou à la masse conduit à appliquer une tension juste sous la partie de la couche isolante située sous chaque transistor NMOS, cette tension étant différente d'un transistor à l'autre en raison du chemin résistif intrinsèque du caisson WB. Cela modifie ainsi la commande électrostatique des transistors et décale leur tension de seuil VTHN. Plus précisément, la tension de seuil VTHN d'un transistor NMOS diminue quand la polarisation de substrat Vb de ce transistor augmente de 0 à Vdd en valeur absolue. Par exemple, dans une technologie FDSOI UTBB à 28 nm, la diminution de la tension de seuil est d'environ 80 mV/V pour les transistors à oxyde de grille mince et d'environ 140 mV/V pour les transistors à oxyde de grille épais. Ainsi, si la tension VC est la tension la plus élevée, par exemple 2 volts, et si VD est la tension la plus basse, par exemple la - masse, la polarisation de substrat du transistor NMOS TN, diminue du premier transistor TNI au dernier transistor TN' en raison du chemin résistif du caisson semiconducteur entre les régions de contact ZCB1 et ZCB2. Par analogie, le deuxième moyen de polarisation d'entrée comprend une cinquième région de contact semiconductrice ZCA1 destinée à recevoir une cinquième tension de polarisation VA. Cette cinquième région de contact semiconductrice ZCA1 est couplée à une première zone du deuxième caisson semiconducteur WA situé sous le premier transistor PMOS de la chaîne. Le deuxième moyen de polarisation d'entrée comprend en outre une sixième région de contact semiconductrice ZCA2 destinée à recevoir la sixième tension de polarisation VB. Cette sixième région de contact semiconductrice ZCA2 est couplée à une deuxième zone du deuxième caisson semiconducteur WA situé sous le dernier transistor PMOS de la chaîne. Ici encore, ces deux régions de contact semiconductrices ZCA1 and ZCA2 sont mutuellement couplées par la zone résistive (chemin) du deuxième caisson semiconducteur WA entre lesdites première et deuxième zones ZCA1 and ZCA2. En outre, les résistances RAi-RAn+i représentent le chemin résistif du caisson semiconducteur WA entre les régions de contact ZCA1 and ZCA2. De plus, par analogie avec la description ci-dessus se rapportant aux transistors NMOS, si VA est la tension la plus élevée en valeur absolue, par exemple 2 volts, et si VB est la phis basse tension absolue, par exemple la masse, le premier transistor PMOS TP1 a la tension de seuil la plus élevée en valeur absolue tandis que le dernier transistor TPn a la plus basse tension de seuil en valeur absolue. Un exemple de topologie d'un tel convertisseur analogique/numérique est montré sur les figures 9 et 10. Plus précisément, les transistors NMOS TNI-TNn sont placés sur et au-dessus de la région de film semiconducteur située au-dessus 4 du caisson semiconducteur WB, tandis que les transistors PMOS TP1- TPii sont réalisés sur et au-dessus d'une autre région de film semiconducteur située au-dessus du caisson semiconducteur WA. Les deux régions de film semiconducteur ainsi que les deux caissons semiconducteurs sont mutuellement isolés par la région isolante 2. Des trous dans la région isolante 2 et dans la couche isolante enterrée sous-jacente 3 permettent de réaliser les régions de contact semiconductrices ZCA1, ZCA2, ZCB1 et ZCB2. En outre, les régions de grille GR de tous les transistors sont mutuellement connectées et cette région de grille comprend une première branche GRN formant les régions de grille des transistors NMOS et une deuxième branche GRP formant les régions de grille des transistors PMOS. Ces deux branches se rejoignent en une branche commune GRA formant le moyen d'entrée MIN destiné à recevoir le signal analogique Vin. Dans cette topologie, le transistor NMOS a un même premier 10 rapport W/L entre la largeur de canal et la longueur de canal. Le transistor PMOS a aussi un même deuxième rapport W/L. Il est bien connu de l'homme du métier que la tension de seuil d'un transistor MOS dépend aussi en premier ordre de la longueur L du transistor et en deuxième ordre de la largeur W du transistor. Ainsi, si 15 tous les transistors d'une chaîne ont le même rapport W/L, par exemple la même valeur de L et la même valeur de W, le réglage des différentes tensions de seuil ne dépend que des différences de tension appliquées aux deux extrémités de la chaîne. De plus, dans ce mode de réalisation, l'espace DD entre deux 20 inverseurs est le même. Ceci permet d'avoir un gradient de tension de seuil d'inversion constant. Il aurait été possible de ne pas avoir la même largeur W et la même longueur L pour les transistors d'une chaîne. Dans ce cas, toutefois, le réglage des différentes tensions de seuil aurait été plus 25 compliqué. * Bien que dans certains modes de réalisation ci-dessus les deux caissons semiconducteurs situés sous les transistors NMOS et les transistors PMOS soient électriquement isolés, il aurait été possible d'avoir deux caissons semiconducteurs différents, mais non 30 électriquement isolés, ayant par exemple un point commun physique à l'endroit où le potentiel électrique est le même pour les deux caissons semiconducteurs. Il aurait également été possible de n'avoir qu'un caisson semiconducteur, situé sous les transistors NMOS et PMOS des inverseurs. Dans les précédents modes de réalisation, chaque comparateur ou cellule inverseuse est un inverseur CMOS dans une architecture asymétrique. Il est toutefois possible d'utiliser un autre type de cellule inverseuse formant un comparateur, comme un transistor en montage source commune (NMOS ou PMOS) associé à une charge active (par exemple un autre transistor fonctionnant dans la région de saturation), éventuellement dans une version en cascode, ou une charge passive, comme une résistance ou un transistor fonctionnant dans la région de triode. Tous les types de comparateurs peuvent aussi avoir une architecture différentielle, comme illustré par exemple sur la figure 11. Sur cette figure, chaque cellule inverseuse CEL1, CEL2, comprend une paire différentielle de transistors NMOS en montage source commune TN11, TN12 ; TN21, TN22 associés à des charges passives, comme des résistances. En outre, comme représenté sur la figure 12, tous les transistors NMOS TN11, TN21, ... ayant leur grille connectée aux entrées + BE1, BE2+, ... partagent le même caisson semiconducteur WB1, tandis que tous les transistors NMOS TN12, TN22, ... ayant leur grille connectée aux entrées - BEY, BE2-, ... partagent le même puits semiconducteur WB2. Les deux caissons WB1, WB2 sont ici mutuellement électriquement isolés, bien que cela ne soit pas obligatoire, comme expliqué plus haut. Deux zones de contact ZCB11, ZCB21 respectivement électriquement couplées aux deux extrémités du caisson WB1 sont respectivement adaptées pour recevoir les tensions VC et VD pour polariser le caisson WB1 avec la différence de tension VC-VD. Deux zones de contact ZCB12, ZCB22 respectivement électriquement couplées aux deux extrémités du caisson WB2 sont respectivement adaptées pour recevoir les tensions VD et VC pour polariser le caisson WB1 avec la différence de tension VD-VC. Il aurait été possible également, comme représenté sur la figure 13, que tous les transistors NMOS partagent un même caisson semiconducteur WB3. Dans cet exemple, on suppose que le convertisseur comprend six cellules inverseuses TN11, TN12 ; ; TN61, TN62. La chaîne des transistors NMOS TN11-TN61 ayant leurs grilles connectées aux entrées + est située dans une première partie du caisson WB3, tandis que la chaîne des transistors NMOS TN12-TN62 ayant leurs grilles connectées aux entrées - est située dans une deuxième partie du caisson WB3, les transistors TN61 et TN12 étant adj acents. En outre, deux régions de contact ZCB 13 et ZCB23 respectivement électriquement couplées aux deux extrémités du caisson WB3 sont respectivement adaptées pour recevoir une tension VC, tandis qu'une troisième région de contact ZCB33 est électriquement couplée à la partie du caisson WB3 située entre les transistors TN61 et TN12 et est adaptée pour recevoir une tension VD. Sur la figure 14, chaque cellule inverseuse CEL1, CEL2, ... est un inverseur CMOS dans une architecture différentielle. Plus précisément, chaque inverseur, par exemple l'inverseur CEL1, comprend une paire différentielle de transistors NMOS, par exemple TN11, TN12, et une paire différentielle de transistors PMOS, par exemple TP11, TP12. En outre, tous les transistors NMOS peuvent partager deux caissons semiconducteurs différents de la même manière que sur la figure 12, ou un même caisson semiconducteur de la même manière que sur la figure 13, tandis que tous les transistors PMOS peuvent partager soit deux autres caissons semiconducteurs différents, soit un autre même caisson semiconducteur. REVENDICATIONS1. Procédé de conversion d'un signal analogique en un signal numérique, comprenant la fourniture d'une chaîne de cellules inverseuses "silicium sur isolant" (INVi) ayant leurs entrées de cellule inverseuse mutuellement connectées, l'application d'au moins une différence de tension de polarisation sur au moins un caisson semiconducteur (WA, WB) situé sous une couche isolante enterrée située sous ladite chaîne de cellules inverseuses de telle manière que la première cellule inverseuse (INVi) de la chaîne ait la tension de seuil d'inversion la plus basse et que la dernière cellule inverseuse (INV') de la chaîne ait la tension de seuil d'inversion la plus élevée, chaque cellule inverseuse ayant une tension de seuil d'inversion supérieure à la tension de seuil d'inversion de la cellule d'inversion précédente dans la chaîne, la fourniture dudit signal analogique sur toutes les entrées de cellule inverseuse, et l'obtention dudit signal numérique à partir des signaux de sortie des cellules inverseuses. 2. Procédé selon la revendication 1, dans lequel l'application de ladite au moins une différence de tension de polarisation comprend l'application d'une première tension de polarisation sur une première surface de contact semiconductrice couplée à une première zone dudit au moins un caisson semiconducteur situé sous ladite première cellule inverseuse (INVi) et d'une deuxième tension de polarisation sur une deuxième surface de contact semiconductrice couplée à une deuxième zone dudit au moins un caisson semicortducteur situé sous ladite dernière cellule inverseuse (INVii), lesdites première et deuxième zones étant couplées mutuellement par une zone résistive dudit au moins un caisson semiconducteur s'étendant entre lesdites première et - deuxième zones. 3. Procédé selon la revendication 1 ou "2, dans lequel chaque cellule inverseuse est un inverseur comprenant un groupe d'au moins un transistor NMOS et un groupe d'au moins un transistor PMOS, et la chaîne des groupes de transistors NMOS (TN) de la chaîne d'inverseurs est disposée au-dessus d'un premier caissonsemiconducteur (WB), la chaîne des groupes de transistors PMOS (TP,) de la chaîne d'inverseurs est disposée au-dessus d'un deuxième caisson semiconducteur (WA), qui est différent dudit premier caisson semiconducteur, et l'application de ladite au moins une différence de tension de polarisation comprend l'application d'une première différence de tension de polarisation (VC-VD) sur ledit premier caisson semiconducteur (WB) de telle manière que le premier groupe d'au moins un transistor NMOS (TNi) de la chaîne ait la tension de seuil la plus basse et le dernier groupe d'au moins un transistor NMOS (TP') de la chaîne ait la tension de seuil la plus élevée, chaque groupe d'au moins un transistor NMOS ayant une tension de seuil supérieure à la tension de seuil du groupe précédent d'au moins un transistor NMOS dans la chaîne, et l'application d'une deuxième différence de tension de polarisation (VA-VB) sur ledit deuxième caisson semiconducteur (WA) de telle manière que le premier groupe d'au moins un transistor PMOS (TP1) de la chaîne ait la tension de seuil la plus élevée en valeur absolue et le dernier groupe d'au moins un transistor PMOS (TP') de la chaîne ait la tension de seuil la plus basse en valeur absolue, chaque groupe d'au moins un transistor PMOS ayant une tension de seuil en valeur absolue supérieure à la tension de seuil en valeur absolue du groupe précédent d'au moins un transistor PMOS dans la chaîne. 4. Procédé selon la revendication 3, dans lequel : l'application de ladite première différence de tension de polarisation (VC-VD) comprend l'application d'une troisième tension de polarisation (VC) sur une troisième région de contact semiconductrice (ZCB1) couplée à une première zone dudit premier caisson semiconducteur situé sous ledit premier groupe d'au moins un transistor NMOS (TNi) de la chaîne et l'application d'une quatrième tension de polarisation (VD) sur une quatrième région de contact semiconductrice (ZCB2) couplée à une deuxième zone dudit premier caisson semiconducteur situé sous ledit dernier groupe d'au moins untransistor NMOS (TN) de la chaîne, lesdites première et deuxième zones dudit premier caisson semiconducteur étant couplées mutuellement par une zone résistive dudit premier caisson semiconducteur qui s'étend entre lesdites première et deuxième zones, et l'application de ladite deuxième différence de tension de polarisation (VA-VB) comprend l'application d'une cinquième tension de polarisation (VA) sur une cinquième région de contact semiconductrice (ZCA1) couplée à une première zone dudit deuxième caisson semiconducteur situé sous ledit premier groupe d'au moins un transistor PMOS (T131) de la chaîne et l'application d'une sixième tension de polarisation (VB) sur une sixième région de contact semiconductrice (ZCA2) couplée à une deuxième zone dudit deuxième caisson semiconducteur situé sous ledit dernier groupe d'au moins un transistor PMOS (TP) de la chaîne, lesdites première et deuxième zones dudit deuxième caisson semiconducteur étant couplées mutuellement par une zone résistive dudit deuxième caisson semiconducteur qui s'étend entre lesdites première et deuxième zones. 5. Procédé selon l'une quelconque des revendications précédentes, dans lequel la fourniture d'une chaîne de cellules inverseuses silicium sur isolant (INVi) comprend la fourniture d'une chaîne de cellules inverseuses silicium sur isolant totalement déserté à substrat ultramince et oxyde enterré (INVi). 6. Convertisseur analogique/numérique "silicium sur isolant" comprenant un moyen d'entrée (MIN) destiné à recevoir un signal analogique, un moyen de sortie t(BSI-BS') destiné à délivrer un signal numérique correspondant, une chaîne de cellules inverseuses silicium sur isolant (INVi), chaque entrée de cellule inverseuse étant connectée audit moyen d'entrée, les sorties de cellules inverseuses étant connectées audit moyen de sortie, un moyen de polarisation d'entrée couplé à au moins un caisson semiconducteur (WA, WB) situé sous une couche isolante enterrée (3) située sous ladite chaîne de cellules inverseuses pour recevoir au moins une différence de tension de polarisation, ladite chaîne de cellules inverseuses étant en outreconfigurée pour fournir à la première cellule inverseuse de la chaîne, en présence de ladite au moins une tension de polarisation, la tension de seuil d'inversion la plus basse, à la dernière cellule inverseuse de la chaîne la tension de seuil d'inversion la plus élevée et à chaque cellule inverseuse une tension de seuil d'inversion supérieure à la tension de seuil d'inversion de la cellule inverseuse précédente dans la chaîne. 7. Convertisseur analogique/numérique "silicium sur isolant" selon la revendication 6, dans lequel ledit moyen de polarisation d'entrée comprend : une première région de contact semiconductrice destinée à recevoir une première tension de polarisation et couplée à une première zone dudit au moins un caisson semiconducteur situé sous ladite première cellule inverseuse (INV1), et une deuxième région de contact semiconductrice destinée à recevoir une deuxième tension de polarisation et couplée à une deuxième zone dudit au moins un caisson semiconducteur situé sous ladite dernière cellule inverseuse (INV.), lesdites première et deuxième zones étant couplées mutuellement par une zone résistive dudit au moins un caisson semiconducteur qui s'étend entre lesdites première et deuxième zones. 8. Convertisseur analogique/numérique "silicium sur isolant" selon la revendication 6, dans lequel chaque cellule inverseuse est un inverseur comprenant un groupe d'au moins un transistor NMOS et un groupe d'au moins un transistor PMOS, et la chaîne des groupes de transistors NMOS (TN,) des inverseurs est placée au-dessus d'un premier caisson semiconducteur (WB) et la chaîne des groupes de transistors PMOS (TP,) des inverseurs est placée au-dessus d'un deuxième caisson semiconducteur (WA), différent dudit premier caisson semiconducteur, et ledit moyen de polarisation d'entrée comprend : un premier moyen de polarisation d'entrée (ZCB1, ZCB2) couplé audit premier caisson semiconducteur pour recevoir une première différence de tension de polarisation (VC-VD) etun deuxième moyen de polarisation d'entrée (ZCA1, ZCA2) couplé audit deuxième caisson semiconducteur pour recevoir une deuxième différence de tension de polarisation (VA-VB), ladite chaîne de groupes de transistors NMOS étant en outre configurée pour fournir au premier groupe d'au moins un transistor NMOS (TNI) de la chaîne, en présence de ladite première différence de tension de polarisation, la tension de seuil la plus basse, au dernier groupe d'au moins un transistor NMOS (TN') de la chaîne, la tension de seuil la plus élevée, et à chaque groupe d'au moins un transistor 10 NMOS une tension de seuil supérieure à la tension de seuil du groupe précédent d'au moins un transistor NMOS dans la chaîne, ladite chaîne de groupes de transistors PMOS étant en outre configurée pour fournir au premier groupe d'au moins un transistor PMOS (TP1) de la chaîne, en présence de ladite deuxième différence 15 de tension de polarisation, la tension de seuil la plus élevée en valeur absolue, au dernier groupe d'au moins un transistor PMOS (TP.) de la chaîne, la tension de seuil la plus basse en valeur absolue, et à chaque groupe d'au moins un transistor PMOS, une tension de seuil en valeur absolue supérieure à la tension de seuil en valeur absolue du groupe 20 précédent d'au moins un transistor PMOS dans la chaîne. 9. Convertisseur analogique/numérique "silicium sur isolant" selon la revendication 8, dans lequel : ledit premier moyen de polarisation d'entrée comprend une troisième région de contact semiconductrice (ZCB1) destinée à 25 recevoir une troisième tension de polarisation et couplée à une première zone dudit premier caisson semiconducteur situé sous ledit premier groupe d'au moins un transistor NMOS de la chaîne et une quatrième région de contact semiconductrice (ZCB2) destinée à recevoir une quatrième tension de polarisation (VD) et couplée à une 30 deuxième zone dudit premier caisson semiconducteur situé sous ledit dernier groupe d'au moins un transistor NMOS de la chaîne, lesdites première et deuxième zones étant couplées mutuellement par une zone résistive dudit premier caisson semiconducteur qui s'étend entre lesdites première et deuxième zones, etledit deuxième moyen de polarisation d'entrée comprend une cinquième région de contact semiconductrice (ZCA1) destinée à recevoir une cinquième tension de polarisation (VA) et couplée à une première zone dudit deuxième caisson semiconducteur situé sous ledit premier groupe d'au moins un transistor PMOS de la chaîne et une sixième région de contact semiconductrice (ZCA2) destinée à recevoir une sixième tension de polarisation (VB) et couplée à une deuxième zone dudit deuxième caisson semiconducteur situé sous ledit dernier groupe d'au moins un transistor PMOS de la chaîne, lesdites première 10 et deuxième zones dudit deuxième caisson semiconducteur étant couplées mutuellement par une zone résistive dudit deuxième caisson semiconducteur qui s'étend entre lesdites première et deuxième zones. 10. Convertisseur analogique/numérique "silicium sur isolant" selon la revendication 8 ou 9, dans lequel tous les transistors NMOS 15 (TN) ont un même rapport entre la largeur de canal et la longueur de canal. 11. Convertisseur analogique/numérique "silicium sur isolant" selon l'une quelconque des revendications 8 à 10, dans lequel tous les transistors PMOS (TP;) ont un même rapport entre la largeur de canal 20 et la longueur de canal. 12. Convertisseur analogique/numérique "silicium sur isolant" selon l'une quelconque des revendications 6 à 11, dans lequel l'espace (DD) entre deux cellules inverseuses de la chaîne est le même. 13. Convertisseur analogique/numérique "silicium sur isolant" 25 selon l'une quelconque des revendications 6 à 12, ayant une architecture différentielle. 14. Convertisseur analogique/numérique "silicium sur isolant" selon la revendication 13, dans lequel chaque cellule inverseuse comporte au moins une paire différentielle de transistors MOS du 30 même type. 15. Convertisseur analogique/numérique "silicium sur isolant" selon l'une quelconque des revendications 6 à 14, qui est un conveFtisseur analogique/numérique (CAN) silicium sur isolant totalement déserté à substrat ultramince et oxyde enterré, et laditechaîne de cellules inverseuses silicium sur isolant (INVi) est une chaîne de cellules inverseuses silicium sur isolant totalement déserté à substrat ultramince et oxyde enterré (INV,). 16. Circuit intégré comprenant un convertisseur analogique/numérique (CAN) "silicium SUT isolant" selon l'une quelconque des revendications 6 à 15.