Brevet FR3019379A1 — publié le 20151002

TRANSISTOR A GRILLE VERTICALE ET STRUCTURE DE PIXEL COMPRENANT UN TEL TRANSISTOR La présente invention concerne les capteurs, notamment en technologie CMOS, et plus particulièrement une structure de pixel photosensible de type éclairée par l'arrière BSI (Back-Side Illumination). De tels capteurs d'image comprennent un réseau de pixels formés 5 dans un substrat semi-conducteur. Chaque pixel comprend une photodiode couplée à un noeud de lecture par un transistor de transfert. Les charges électriques accumulées par la photodiode pendant une durée d'intégration peuvent être transférées à un noeud de lecture par le transistor de transfert. La lecture de la tension des charges accumulées au noeud de lecture est 10 réalisée par un circuit de lecture comprenant généralement un transistor à source suiveuse dont la grille est couplée au noeud de lecture. Le circuit de lecture comprend également un transistor de mise à zéro, également couplé au noeud de lecture, pour remettre à zéro la tension au noeud de lecture après chaque lecture. Pour réduire le nombre de composants, il est connu de 15 partager le circuit de lecture entre plusieurs photodiodes. La sensibilité et donc la qualité du capteur d'image sont notamment liées à la capacité de chaque photodiode à stocker des charges électriques. En particulier, si pendant la durée d'intégration, plusieurs photodiodes ne peuvent plus stocker davantage de charges électriques, et donc atteignent 20 un état de saturation, la qualité de l'image fournie par le capteur d'image en sera affectée. Pour réduire la taille des pixels et augmenter leur sensibilité, il est également connu de former les photodiodes dans l'épaisseur du substrat de manière à pouvoir capter la lumière par la face arrière du substrat 25 (technologie BSI), tandis que les transistors de transfert, les circuits de lecture et les liaisons électriques entre les pixels et un circuit de gestion du capteur d'image sont formés sur la face avant du substrat. De cette manière, la totalité de la face arrière du substrat peut être utilisée pour capter la lumière. 30 Les figures 1 et 2 sont des vue en coupe et de dessus représentant une paire de pixels 1, 2 d'un capteur d'image de type BSI. La figure 3 représente schématiquement un circuit formé par la paire de pixels des figures 2 et 3. Les pixels 1, 2 sont formés dans un substrat 3 de silicium, dans lequel des régions de pixels sont délimitées par des tranchées d'isolation profondes 6 perpendiculaires. Chaque pixel comprend une photodiode PD11, PD12 formée dans une région 4, 5 de type de conductivité P du substrat 3 faiblement dopée, s'étendant depuis la surface du substrat 3 sur la majeure partie de l'épaisseur de ce dernier. Chaque photodiode PD11, PD12 comprend une région 13, 23 de type de conductivité N faiblement dopée, formée dans la région 4, 5. La région 13, 23 s'étend sur la majeure partie de l'épaisseur de la région 4, 5. Des charges résultant de la lumière atteignant la région 4, 5 par la face arrière du substrat 3 s'accumulent dans la région 13, 23. Ces charges sont transférées durant une phase de transfert vers un noeud de lecture 10, 20, par un transistor de transfert T11, T12 comprenant un empilement de grille 11, 21 formé sur la face avant du substrat 3 au dessus de la zone 13, 23. Le noeud de lecture 10, 20 comprend une région de lecture 14, 24 de type N fortement dopée formant une région de conduction du transistor de transfert T11, T12. Durant la phase de transfert, des charges quittent la région 13, 23 par le côté et le dessus, vers le noeud de lecture 10, 20, en passant par un canal produit en appliquant une tension de transfert à la borne 12, 22 de grille 11, 21 du transistor de transfert T11, T12. Pour réduire le nombre de composants par pixel, la paire de pixels 1, 2 comprend un seul transistor de mise à zéro T13 et un seul transistor à source suiveuse T14, les noeuds de lecture 10 et 20 des deux pixels 1, 2 étant interconnectés par une liaison 7. Le transistor T13 comprend un empilement de grille 31, une région de conduction correspondant à la région de lecture 14, partagée avec le transistor de transfert T11 et une région de conduction recevant une tension VRS. Le transistor T14 comprend un empilement de grille 41 connecté aux noeuds de lecture 10, 20 et une région de conduction recevant une tension d'alimentation VSF. La zone du substrat 3 sous l'empilement de grille 41 est séparée de la région de lecture 24 du noeud de lecture 20 par une tranchée peu profonde STI. La quantité de charges accumulée par chacune des photodiodes PD11, PD12 peut être mesurée séparément à l'aide du transistor T14, en commandant successivement les deux transistors de transfert T11, T12, pour transférer les charges accumulées par chaque photodiode au noeud de lecture 10, 20. Entre chaque transfert de charges, le transistor de mise à zéro T13 peut être commandé pour mettre initialiser la tension du noeud de lecture 10, 20. Il est souhaitable d'augmenter la sensibilité des photodiodes d'une telle structure de pixel, sans augmenter la surface de substrat occupée par le pixel. Des modes de réalisation concernent une photodiode comprenant : une région de substrat de type de conductivité P, une région de recueil de charges électriques pour recueillir des charges électriques apparaissant lorsqu'une face arrière de la région de substrat reçoit de la lumière, la région de recueil comportant une région de type de conductivité N formée en profondeur dans la région de substrat, une région de lecture de type de conductivité N, formée dans la région de substrat, et une grille de transfert isolée, disposée dans la région de substrat à côté de la région de type de conductivité N et de la région de lecture, et agencée pour recevoir une tension de grille pour transférer des charges électriques stockées dans la région de recueil vers la région de lecture. Selon un mode de réalisation, la grille de transfert est formée dans une tranchée isolante profonde s'étendant en regard d'une face latérale de la région de type de conductivité N. Selon un mode de réalisation, la photodiode comprend une colonne conductrice reliée à la grille de transfert et traversant une couche isolante pour atteindre une face avant d'un substrat comprenant la région de substrat et la couche isolante. Selon un mode de réalisation, la grille de transfert présente une surface latérale correspondant et disposée en regard d'une moitié droite ou gauche d'une face latérale de la région de type de conductivité N. Selon un mode de réalisation, la grille de transfert s'étend dans la région de substrat sur une profondeur de 1,5 à 3,5 pm, et sur une largeur de 0,1 à 0,3 pm. Selon un mode de réalisation, la grille de transfert est isolée de la région de substrat par une couche isolante d'épaisseur comprise entre 10 et 20 nm. Selon un mode de réalisation, la région de recueil présente une structure symétrique comprenant deux régions de type de conductivité N et deux grilles de transfert disposées chacune entre l'une des deux régions de type de conductivité N et la région de lecture, pour transférer des charges électriques stockées dans la région de recueil vers la région de lecture. Selon un mode de réalisation, la région de recueil présente une structure symétrique dans laquelle la région de type de conductivité N 5 présente une section en forme de U dans un plan parallèle à la face avant de la région de substrat. Selon un mode de réalisation, la grille présente une section en forme de U dans un plan parallèle à la face avant de la région de substrat et est disposée entre les branches de la forme en U de la région de type de 10 conductivité N et autour de la région de lecture. Des modes de réalisation concernent également un pixel de capteur d'image comprenant la photodiode définie précédemment. Selon un mode de réalisation, la région de lecture forme une région de conduction d'un transistor d'initialisation prévu pour initialiser une tension 15 de la région de lecture. Selon un mode de réalisation, le pixel comprend un transistor à source suiveuse comportant une borne de grille reliée à la région de lecture, le transistor à source suiveuse étant formé au dessus de la région de type de conductivité N, une couche isolante étant agencée entre le transistor à 20 source suiveuse et la région de type de conductivité N. Des modes de réalisation concernent également un capteur d'image comprenant plusieurs pixels tels que celui défini précédemment, les pixels étant isolés les uns des autres par des tranchées profondes isolantes ou par des grilles verticales enterrées. 25 Des modes de réalisation concernent également un dispositif électronique comprenant le capteur d'image défini précédemment. Des modes de réalisation concernent également un procédé de fabrication d'un capteur d'image comprenant la formation de pixels, la formation de chaque pixel comprenant des étapes consistant à : former dans 30 une région de substrat de type de conductivité P, une région de recueil de charges électriques pour recueillir des charges électriques apparaissant lorsqu'une face arrière de la région de substrat reçoit de la lumière, la région de recueil comportant une région de type de conductivité N formée dans la région de substrat, former dans la région de substrat une région de lecture 35 de type de conductivité N, former dans la région de substrat une tranchée isolante profonde s'étendant en regard d'une face latérale de la région de type de conductivité N et à côté de la région de lecture, et former une grille de transfert isolée dans la tranchée isolante, la grille de transfert étant agencée pour recevoir une tension de grille pour transférer des charges électriques stockées dans la région de recueil vers la région de lecture. Selon un mode de réalisation, le substrat est de type silicium sur isolant. Selon un mode de réalisation, la région de lecture et une prise de polarisation de caisson sont formées par épitaxie d'un matériau semi10 conducteur dans un trou traversant une couche isolante du substrat pour atteindre la région de substrat. Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés plus en détail dans la description qui suit de modes de réalisation 15 particuliers, faite à titre non-limitatif, en relation avec les figures jointes dans lesquelles : la figure 1 décrite précédemment, est une vue en coupe transversale d'une paire de pixels, selon l'art antérieur, la figure 2 décrite précédemment, est une vue de dessus de la paire 20 de pixels de la figure 1, la figure 3 décrite précédemment, représente schématiquement un circuit électrique formé par la paire de pixels de la figure 1, la figure 4 représente schématiquement un circuit électrique d'un pixel, selon un mode de réalisation, 25 la figure 5 est une vue de dessus d'un pixel formant le circuit électrique de la figure 4, selon un mode de réalisation, les figures 6A, 6B, 6C, 6D, 6E, 6F et 6G sont des vues en coupe du pixel représenté sur la figure 5, selon des plans AN, BB', CC', DD', EE', FF' et GG' indiqués sur la figure 5, 30 la figure 7 est une vue en coupe du pixel suivant un plan HH' parallèle à la surface du substrat, indiqué sur les figures 6A et 6G, les figures 8A, 8B, 8C, 8D, 8E et, 8F sont des vues en coupe transversale d'un substrat, selon un plan II' indiqué sur la figure 5, illustrant des étapes de fabrication du pixel de la figure 5, les figures 8G et 8H sont des vues en coupe transversale du substrat des figures 8A à 8F, selon le plan GG' indiqué sur la figure 5, illustrant des étapes de fabrication du pixel de la figure 5, la figure 9 est une vue de dessus d'un pixel, selon un autre mode de réalisation, la figure 10 est une vue en coupe du pixel de la figure 9, suivant un plan parallèle à la surface du substrat, la figure 11 est une vue de dessus d'un pixel, selon un autre mode de réalisation, la figure 12 est une vue en coupe du pixel de la figure 11, suivant un plan parallèle à la surface du substrat, la figure 13 est une vue de dessus d'un pixel, selon un autre mode de réalisation. La figure 4 représente une structure de pixel selon un mode de réalisation. La structure de pixel PXL comprend deux photodiodes PD1, PD2, deux transistors de transfert T1, T2, un transistor de remise à zéro T3 et un transistor à source suiveuse T4. Le transistor T1 comprend une borne de conduction connectée à la photodiode PD1, et une borne de conduction connectée à un noeud de lecture SN commun. Le transistor T2 comprend une borne de conduction connectée à la photodiode PD2, et une borne de conduction connectée au noeud de lecture SN. Les transistors T1, T2 comprennent chacun une borne de commande recevant un même signal de commande VTG. Le transistor T3 comprend une borne de conduction connectée au noeud de lecture SN, une borne de conduction recevant une tension d'alimentation VRS et une borne de commande recevant un signal de commande RST. Le transistor T4 comprend une borne de commande connectée au noeud de lecture SN, une borne de conduction recevant une tension d'alimentation VSF et une borne de conduction soumise à une tension VX. Les figures 5, 6A, 6B, 6C, 6D, 6E, 6F et 6G représentent la structure de pixel PXL réalisée dans un substrat de type SOI (Silicon On Insulator), selon un mode de réalisation. Le substrat comprend une région de substrat PPW en un matériau semi-conducteur, recouvert sur une face avant d'une mince couche en un matériau isolant IL1. La couche IL1 est recouverte d'une couche isolante IL2 plus épaisse que la couche IL1. La région de substrat PPW peut être de type de conductivité P, faiblement dopé. La structure de pixel PXL peut faire partie d'un capteur comprenant des pixels arrangés en lignes et en colonnes, les lignes de pixels et les colonnes de pixels étant isolées les unes des autres par des tranchées isolantes profondes DTI formées dans le substrat depuis la face avant ou arrière de ce dernier. Le pixel PXL comprend deux caissons PNW1, PNW2 de type de conductivité N faiblement dopés, implantés en profondeur dans la région de substrat PPW pour former avec ce dernier les photodiodes PD1, PD2. Les caissons PNW1, PNW2 s'étendent en profondeur dans la région de substrat PPW, sur la majeure partie de la profondeur des tranchées DTI sous la couche IL1 (entre 75 et 95% de la profondeur des tranchées) et sur la majeure partie de la largeur (entre 85 et 95% de la distance) entre deux tranchées DTI. Les caissons PNW1, PNW2 sont relativement étroits, présentant une largeur inférieure ou voisine du tiers de la distance entre deux tranchées DTI. Ainsi, les caissons PNW1, PNW2 de type de conductivité N sont pincés entre deux régions de type de conductivité P, formant ainsi des régions parallélépipédiques étroites et profondes. Les caissons PNW1, PNW2 peuvent présenter un rapport largeur sur longueur de 1/3. Au dessus d'une zone entre les caissons PNW1, PNW2, la structure de pixel PXL comprend une région de prise de substrat BBP, une région de lecture SNN, un empilement de grille RSG et une région de conduction RSN du transistor de remise à zéro T3 (figures 5, 6A, 6B, 6C, 6F). La région de prise de substrat BBP et la région de lecture SNN sont formées chacune par une couche semi-conductrice remplissant un trou traversant les couches IL1, IL2 et atteignant dans la région de substrat PPW une profondeur correspondant sensiblement à celle des parties hautes des caissons PNW1, PNW2. La région de prise de substrat BBP présente un type de conductivité P fortement dopé, et est reliée à un contact BB de polarisation de substrat au dessus de la couche IL2. La région de lecture SNN présente un type de conductivité N qui peut être fortement dopé dans sa partie supérieure SNN1 (côté face avant du substrat) et moins dopé dans sa partie inférieure SNN2. La région SNN1 est reliée au dessus de la couche IL2 au contact de noeud de lecture SN. L'empilement de grille RSG est formé au dessus d'une région de canal RSP, semi-conductrice, de type de conductivité P, formée dans la couche IL2. L'empilement de grille RSG est relié au dessus de la couche IL2 à un contact recevant la tension de commande RST. La région de conduction RSN de type de conductivité N fortement dopée, est également formée dans la couche IL2. La région RSN est reliée au dessus de la couche IL2 à un contact recevant la tension RSV. Les régions de conduction SNN, BBP au travers des couches IL1, IL2 et les régions de conduction RSP, RSN dans la couche IL2 peuvent être formées par épitaxie d'un matériau semi-conducteur tel quel le silicium. En particulier sur les figures 5, 6B et 6E, le transistor T4 est formé dans la couche isolante IL2, au dessus de l'un des caissons PNW1, PNW2, par exemple le caisson PNW1. Le transistor T3 comprend deux régions de conduction SFN1, SFN2 de type de conductivité N, séparées par une région de canal SFP de type de conductivité P. Un empilement de grille SFG est formé au dessus de la région SFP. La région SFN1 est reliée au dessus de la couche IL2 à un contact soumis à une tension VX. La région SFN2 est reliée au dessus de la couche IL2 à un contact soumis à la tension VSF. Sur les figures 5 et 6B, la région SNN1 et l'empilement de grille SFG sont reliés au contact SN. En particulier sur les figures 5, 6C, 6D, et 6G, la structure de pixel PXL comprend également des grilles verticales profondes TG1, TG2 des transistors de transfert T1, T2, formées entre les caissons PNW1, PNW2. La région de lecture SNN se trouve entre des parties des grilles TG1, TG2 situées au voisinage du centre de la structure de pixel PXL. Les grilles TG1, TG2 sont formées chacune dans une tranchée profonde dont les parois latérales et le fond sont recouverts d'une mince couche de matériau isolant TGI1, TGI2, et qui est remplie d'un matériau conducteur tel que le silicium polycristallin, jusqu'à un niveau inférieure à la couche isolante IL1. La partie supérieure (côté face avant du substrat) de la tranchée formant chacune des grilles TG1, TG2 est remplie d'un matériau isolant. Les grilles TG1, TG2 comprennent chacune une colonne TGC1, TGC2 établissant une liaison électrique entre le matériau conducteur formant les grilles TG1, TG2 et la surface de la couche IL2 le long d'une des tranchées isolantes DTI. Les colonnes TGC1, TGC2 des grilles TG1, TG2 peuvent être reliées entre elles au dessus de la couche IL2 par une liaison conductrice TG. Il est à noter que les colonnes TGC1, TGC2 ne sont pas nécessairement formées le long d'une tranchée DTI, mais peuvent être formées en un autre emplacement au dessus des tranchées dans lesquelles sont formées grilles TG1, TG2. Sur la figure 6G, chaque grille TG1, TG2 s'étend et se trouve en regard de sensiblement toute la hauteur et la moitié droite ou gauche de la face latérale de l'un des caissons PNW1, PNW2, les caissons PNW1, PNW2 eux-mêmes s'étendant sur la majeure partie (entre 85 et 95%) de la distance entre deux tranchées DTI et sur la majeure partie (entre 75 et 95%) de la profondeur des tranchées DTI en dessous de la couche IL1. Dans l'exemple de la figure 7, la région de photodiode formée dans la région de substrat PPW présente une structure symétrique comprenant deux caissons PNW1, PNW2 et deux grilles TG1, TG2, répartis de chaque côté d'un plan de symétrie )(X', ainsi qu'une prise de polarisation BBP et une région de lecture SNN traversées par le plan de symétrie )(X'. Chacune des grilles TG1, TG2 forme dans la région de substrat PPW une région de canal s'étendant entre la grille et le caisson PNW1, PNW2 en regard, et entre le caisson et la région SNN1, SNN2. Ainsi, les grilles TG1, TG2 se trouvent en mesure de drainer efficacement les charges CH accumulées dans les caissons PNW1, PNW2, aussi bien en profondeur qu'en surface des caissons, pour les transmettre à la région de lecture SNN. Ainsi, la région de substrat PPW délimitée sur trois côtés par trois tranchées DTI adjacentes et sur un côté par une des grilles GT1, GT2, forme une région de photodiode ou de recueil de charges électriques. A titre d'exemple, les tranchées d'isolation DTI et les grilles TG1, TG2 peuvent s'étendre sur une profondeur de 1,5 à 3,5 pm, et présenter une largeur de 0,1 à 0,3 pm, par exemple 0,15 pm. La couche isolante TGI1, TGI2 dans les tranchées formant les grilles TG1, TG2 peut présenter une épaisseur de 10 à 20 nm. La largeur d'un pixel (distance entre deux tranchées DTI parallèles consécutives) peut être inférieure à 2 pm, par exemple réduite à 1,1 pm. La structure de pixel qui vient d'être décrite permet de former dans un seul pixel deux photodiodes de la taille de celle représentée sur les figures 1 et 2, et deux grilles de transfert, sans augmenter la surface occupée par le pixel, tout en augmentant la surface de canal des transistors de transfert. Par ailleurs, les grilles de transfert TG1, TG2 s'étendent sensiblement sur toute la hauteur des caissons PNW1, PNW2, ce qui permet de faire remonter efficacement les charges électriques accumulées dans les caissons vers le contact de grille TG sur la face avant du substrat. Les figures 8A à 8H représentent un substrat de type SOI à différentes étapes de fabrication du pixel PXL. Sur la figure 8A, le substrat comprend la région de substrat semi-conducteur PPW, par exemple en silicium, comportant une face avant sur laquelle sont déposées une couche en matériau isolant IL1 tel que de l'oxyde de silicium, et sur la couche IL1, une couche SL en matériau semi-conducteur, par exemple en silicium formée par épitaxie. La figure 8B illustre des étapes de formation de tranchées profondes et de remplissage de ces tranchées par un matériau isolant tel que de l'oxyde de silicium, pour former les tranchées d'isolation DTI et les tranchées GT1, GT2 contenant l'isolant des grilles verticales TGI1, TGI2. La figure 8B illustre également une étape de formation des caissons PNW1, PNW2 entre les tranchées DTI et les tranchées de grille, par implantation de dopants en profondeur dans la région de substrat PPW. La figure 8C illustre une étape de formation d'un trou H1 entre les tranchées GT1, GT2 remplies de matériau isolant. Le trou H1 est réalisé au travers des couches SL et IL1, suffisamment profondément pour atteindre la région de substrat PPW, par exemple à un niveau correspondant à celui de la partie supérieure (côté face avant du substrat) des caissons PNW1, PNW2 dans la région de substrat PPW. Durant cette étape, un autre trou de même profondeur que celle du trou H1 peut être formé pour la prise de caisson BBP. La figure 8D illustre des étapes de formation de la région de conduction SNN du noeud de lecture SN, par remplissage du trou H1 par un matériau semi-conducteur, par exemple du silicium déposé par épitaxie. Le remplissage du trou pour la formation de la prise de caisson BBP peut être également effectué de la même manière lors du remplissage du trou H1. La formation de la région SNN est ensuite réalisée par implantation de dopants dans le matériau remplissant le trou H1, de manière à former la zone SNN1 en surface, plus fortement dopée que la zone SNN2 en profondeur. La formation de la prise de caisson BBP est également réalisée par implantation de dopants appropriés dans le matériau remplissant le trou. La figure 8D illustre également une étape de formation de tranchées GT3, GT4 dans le matériau isolant TGI1, TGI2 remplissant les tranchées GT1, GT2. La formation des tranchées GT3, GT4 est réalisée de manière à laisser une mince couche isolante GTI1, GTI2 sur les parois et le fond des tranchées GT1, GT2. La figure 8E illustre une étape de remplissage partiel des tranchées GT3, GT4 formées dans le matériau isolant TGI1, TG2 par un matériau conducteur tel que du silicium polycristallin. Ainsi, les tranchées GT3, GT4 sont remplies jusqu'à un niveau inférieur à la couche isolante IL1. La figure 8F illustre une étape de remplissage des tranchées GT3, GT4 par un matériau isolant TGI3, tel que de l'oxyde de silicium jusqu'à la face avant de la couche externe SL. La figure 8G illustre une étape de formation de trous H2 dans les couches isolantes TGI3 remplissant la partie supérieure (côté face avant du substrat) des tranchées de grille GT1, GT2, le long des tranchées DTI. La figure 8H illustre une étape de remplissage des trous H2 par le matériau conducteur formant les grilles GT1, GT2, de manière à former les colonnes TGC1, TGC2. Il est à noter que les colonnes TGC1, TGC2 peuvent être formées en remplissant les tranchées GT3, GT4 de matériau conducteur jusqu'à la face avant de la couche SL, en gravant le matériau conducteur dans les tranchées GT3, GT4 jusqu'à un niveau inférieur à la couche isolante IL1, en laissant les colonnes TGC1, TGC2, et en remplissant les trous ainsi formés par un matériau isolant TGI3. Les figures 9 et 10 représentent une structure de pixel PXL1 selon un autre mode de réalisation. Les figures 9 et 10 correspondent à des vues analogues à celles des figures 5 et 7. La structure de pixel PXL1 diffère de la structure de pixel PXL en ce que les caissons PNW1, PNW2 sont reliés entre eux par les parties de leurs faces en regard du côté non recouvert par une grille GT1, GT2, de manière à ne former qu'un seul caisson PNW. Ainsi, le caisson PNW présente une section en forme de U dans un plan parallèle à la face avant de la région de substrat PPW. Le caisson PNW s'étend le long de trois côtés du pixel PXL1 délimité par une première paire de tranchées DTI parallèles et une seconde paire de tranchées perpendiculaires aux tranchées de la première paire. A l'intérieur de la forme en U du caisson PNW, sont formés la région de lecture SNN, les grilles GT1, GT2, et entre les grilles, une région de polarisation de substrat BBP1. Comme pour la structure de pixel PXL, les régions SNN et BBP1 atteignent la région de substrat PPW sous la couche isolante IL1. Le transistor de remise à zéro T3 est donc pivoté de 90° autour de la région SNN, par rapport à la structure de pixel PXL. Ainsi, le transistor T3 comprend une région de conduction formée par la région SNN du transistor T3, une région de conduction RSN1 formée au dessus du caisson PNW, et un empilement de grille RSG1 au dessus d'une région de canal formée entre les régions SNN et RSN1. Les figures 11 et 12 représentent une structure de pixel PXL2 selon un autre mode de réalisation. Les figures 11 et 12 correspondent à des vues analogues à celles des figures 5 et 7. La structure de pixel PXL2 diffère de la structure de pixel PXL1 en ce que les deux grilles verticales enterrées TG1, TG2 sont reliées entre elles par une portion de grille verticale contournant la région de lecture SNN, de manière à ne former qu'une seule grille TTG présentant une section en forme de U dans un plan parallèle à la face avant du substrat PNW. Une seule ou les deux colonnes TGC1, TGC2 peuvent relier la grille TTG à la face avant de la couche IL2. Dans l'exemple des figures 10 et 12, la région de photodiode formée 20 dans la région de substrat PPW présente également une structure symétrique par rapport au plan )(X'. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, l'invention n'est pas limitée à une structure de pixel à deux 25 photodiodes ou une seule photodiode comprenant une région de recueil de charges électriques en forme de U. Pour obtenir une plus grande compacité de la structure de pixel, il peut être prévu de ne former qu'un seul caisson parallélépipédique dans un pixel. Ainsi, la figure 13 représente une structure de pixel qui diffère de la structure de pixel représentée sur la figure 5 en ce 30 qu'elle comporte un seul caisson PNW3, et une seule grille de transfert verticale profonde TG1. Le caisson PNW3 s'étend en profondeur dans une région de substrat PPW3, et sur la majeure partie de l'épaisseur (entre 75 et 95%) et de la largeur (entre 85 et 95%) de celui-ci entre deux tranchées DTI. Le caisson PNW3 présente une largeur inférieure ou voisine de la moitié de 35 la distance entre deux tranchées DTI. Par ailleurs, le transistor de remise à zéro T3 et le transistor à source suiveuse T4 ne sont pas nécessairement formés dans la structure de pixel, mais peuvent être formés en dehors de la région de substrat isolée par les tranchées DTI, dans laquelle est formé le pixel. Par ailleurs, la structure de photodiode associée à une grille de transfert verticale profonde telle que décrite précédemment, peut être utilisée seule dans de nombreuses applications mettant en oeuvre une ou plusieurs photodiodes. Dans ce cas également, les transistors T3 et T4 peuvent être formés ailleurs qu'au dessus de la région de recueil de charges électrique de la photodiode. Il est à noter également que les structures de pixel décrites précédemment peuvent être réalisées, non pas dans un substrat de type SOI, mais un substrat semi-conducteur classique. Dans ce cas, les transistors de remise à zéro T3 et à source suiveuse T4 sont formés de manière à être isolés de la partie de substrat dans laquelle est formée la photodiode par une couche isolante. Il sera également clair pour l'homme du métier que les caractéristiques des divers modes de réalisation précédemment décrits peuvent être combinées de diverses manières.20 REVENDICATIONS1. Photodiode comprenant : une région de substrat (PPW) de type de conductivité P, une région de recueil de charges électriques (PNW1, PNW2) pour recueillir des charges électriques apparaissant lorsqu'une face arrière de la région de substrat reçoit de la lumière, la région de recueil comportant une région de type de conductivité N (PNW1, PNW2) formée en profondeur dans la région de substrat, une région de lecture (SNN) de type de conductivité N, formée dans la région de substrat, et une grille de transfert (TG1, TG2) isolée, disposée dans la région de substrat à côté de la région de type de conductivité N et de la région de lecture, et agencée pour recevoir une tension de grille (VTG) pour transférer des charges électriques stockées dans la région de recueil vers la région de lecture, caractérisé en ce que la grille de transfert (TG1, TG2) est formée dans une tranchée isolante (TGI1, TGI2) profonde s'étendant en regard d'une face latérale de la région de type de conductivité N (PNW1, PNW2). 2. Photodiode selon la revendication 1, comprenant une colonne conductrice (TGC1, TGC2) reliée à la grille de transfert (TG1, TG2) et traversant une couche isolante (IL1) pour atteindre une face avant d'un substrat comprenant la région de substrat (PPW) et la couche isolante. 3. Photodiode selon la revendication 1 ou 2, dans laquelle la grille de 25 transfert (TG1, TG2) présente une surface latérale correspondant et disposée en regard d'une moitié droite ou gauche d'une face latérale de la région de type de conductivité N (PNW1, PNW2). 4. Photodiode selon l'une des revendications 1 à 3, dans laquelle la 30 grille de transfert (TG1, TG2) s'étend dans la région de substrat (PPW) sur une profondeur de 1,5 à 3,5 pm, et sur une largeur de 0,1 à 0,3 pm. 5. Photodiode selon l'une des revendications 1 à 4, dans laquelle la grille de transfert (TG1, TG2) est isolée de la région de substrat (PPW) par une couche isolante d'épaisseur comprise entre 10 et 20 nm. 6. Photodiode selon l'une des revendications 1 à 5, dans laquelle la région de recueil présente une structure symétrique comprenant deux régions de type de conductivité N (PNW1, PNW2) et deux grilles de transfert (TG1, TG2) disposées chacune entre l'une des deux régions de type de conductivité N et la région de lecture (SNN), pour transférer des charges électriques stockées dans la région de recueil vers la région de lecture. 7. Photodiode selon l'une des revendications 1 à 5, dans laquelle la région de recueil présente une structure symétrique dans laquelle la région de type de conductivité N (PNW) présente une section en forme de U dans un plan parallèle à la face avant de la région de substrat (PPW). 8. Photodiode selon la revendication 6, dans laquelle la grille (TG) présente une section en forme de U dans un plan parallèle à la face avant de la région de substrat (PPW) et est disposée entre les branches de la forme en U de la région de type de conductivité N (PNW) et autour de la région de lecture (SNN). 9. Pixel comprenant une photodiode selon l'une des revendications 1 10. Pixel selon la revendication 9, dans lequel la région de lecture (SNN) forme une région de conduction d'un transistor d'initialisation (T3) prévu pour initialiser une tension de la région de lecture. 30 11. Pixel selon la revendication 9 ou 10, comprenant un transistor à source suiveuse (T4) comportant une borne de grille (SFG) reliée à la région de lecture (SNN), le transistor à source suiveuse étant formé au dessus de la région de type de conductivité N (PNW1), une couche isolante (IL1) étant agencée entre le transistor à source suiveuse et la région de type de 35 conductivité N. à 8.25 12. Capteur d'image comprenant plusieurs pixels (PXL, PXL1, PXL2, PXL3) selon l'une des revendications 9 à 11, les pixels étant isolés les uns des autres par des tranchées profondes isolantes (DTI) ou par des grilles verticales enterrées (TG1, TG2). 13. Dispositif électronique comprenant le capteur d'image selon la revendication 12, 14. Procédé de fabrication d'un capteur d'image comprenant la formation de pixels, la formation de chaque pixel comprenant des étapes consistant à : former dans une région de substrat de type de conductivité P (PPW), une région de recueil de charges électriques (PNW1, PNW2) pour recueillir des charges électriques apparaissant lorsqu'une face arrière de la région de substrat reçoit de la lumière, la région de recueil comportant une région de type de conductivité N (PNW1, PNW2) formée dans la région de substrat, former dans la région de substrat une région de lecture (SNN) de type de conductivité N, former dans la région de substrat une tranchée isolante (TGI1, TGI2) profonde s'étendant en regard d'une face latérale de la région de type de conductivité N et à côté de la région de lecture, et former une grille de transfert isolée (TG1, TG2) dans la tranchée isolante, la grille de transfert étant agencée pour recevoir une tension de grille (VTG) pour transférer des charges électriques stockées dans la région de recueil vers la région de lecture. 15. Procédé selon la revendication 14, dans lequel le substrat est de type silicium sur isolant. 16. Procédé selon la revendication 15, dans lequel la région de lecture (SNN) et une prise de polarisation de caisson (BBP) sont formées par épitaxie d'un matériau semi-conducteur dans un trou (H1) traversant une couche isolante (IL1) du substrat pour atteindre la région de substrat (PPW).35