Brevet FR3023411A1 — publié le 20160108

GENERATION LOCALISEE DE CONTRAINTE DANS UN SUBSTRAT SOI DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR La présente description concerne le domaine des structures de transistors formées sur un substrat de type semi-conducteur sur isolant, et plus particulièrement celles dotées d'une zone de canal subissant une déformation ou contrainte mécanique. Par déformation mécanique on entend un matériau qui a son ou ses paramètre(s) de maille cristalline allongé(s) ou écourté(s). Dans le cas où le paramètre de maille déformé est plus important que le paramètre dit « naturel » d'un matériau cristallin, celui-ci est dit en déformation en tension. Lorsque le paramètre de maille déformé est plus petit que le paramètre de maille naturel, le matériau est dit en déformation compressive ou en compression. A ces états de déformation mécanique, on associe des états de contraintes mécaniques. Pour autant, il est également commun de se référer à ces états de déformation comme des états de contraintes mécaniques. Dans la suite de la présente demande, cette notion de déformation (« strain » selon la terminologie anglo-saxonne) sera désignée de façon générique par le terme « contrainte ». Une contrainte appliquée à un matériau semi-conducteur induit une modification de la maille cristalline et donc de sa structure de bande, dont va découler une modification de la mobilité des porteurs dans ce matériau. La mobilité des électrons est augmentée (respectivement diminuée) par une contrainte en tension (respectivement en compression) du matériau semiconducteur dans lequel ils transitent alors que la mobilité des trous sera augmentée (respectivement diminuée) lorsque le semi-conducteur est en compression (respectivement en tension). Pour générer une contrainte dans le canal d'un transistor, une technique dite de mémorisation de contrainte ou SMT (pour « Stress Memorization Technique ») a été développée. Elle consiste tout d'abord à réaliser une amorphisation par implantation ionique du matériau semi-conducteur de zones de source 1 et de drain 2 d'un transistor T (figure 1A). Ensuite, on dépose une couche 8 de mise en contrainte, à base d'un matériau ayant une contrainte mécanique intrinsèque tel que du nitrure de Silicium (SixNy) sur les zones de source et de drain et de manière à recouvrir la grille 4 du transistor, et en particulier ses faces latérales sur lesquelles des espaceurs isolants 5 sont prévus. Puis, un recuit de recristallisation des zones de source 1 et de drain 2 est effectué (figure 1B). Lors de ce recuit de recristallisation des dislocations 9 dans le matériau semi-conducteur liées notamment à la rencontre de différents fronts de recristallisation sont générées au niveau des zones de source et de drain. Ces dislocations induisent une contrainte mécanique dans le matériau susceptible de se propager jusqu'à la zone de canal 3. La contrainte exercée au niveau du canal est mémorisée lors de ce recuit. Ensuite (figure 1C), la couche 8 de mise en contrainte peut être retirée. Une telle méthode est évoquée par exemple dans le document : « Molecular Dynamic Simulation Study of Stress Memorization in Si Dislocations », de Shen et al. IEEE 2012, ou dans le document « Novel Stress Memorization Technology (SMT) for High Electron Mobility Enhancement of Gate Last High-k/Metal Gate Devices », de Lim et al. IEEE 2010, ou encore dans le document « Strain mapping of Si devices with stress memorization processing », de Wang et al. Applied Physics Letters 103 (2013). L'utilisation d'un procédé de type SMT pour mettre en contrainte une zone de canal d'un transistor formée dans la couche superficielle d'un substrat de type semi-conducteur sur isolant pose problème, notamment du fait de l'épaisseur généralement faible de cette couche. Le document US 2011/029110A1 apporte une solution à ce problème en proposant un procédé utilisant une technique de mémorisation de contrainte SMT, dans laquelle les dislocations sont formées dans la couche de support d'un substrat SOI située sous la couche isolante communément appelée de BOX. Cette technique est mise en oeuvre après avoir réalisé la grille du transistor sur le substrat. Ainsi, après avoir formé la grille du transistor, on implante des régions de la couche de support situées de part et d'autre de la grille à l'aplomb des zones de source et de drain. Puis, on dépose une couche de mise en contrainte sur la grille. On effectue ensuite une recristallisation des régions amorphisées de la couche de support qui ne sont pas situées en regard de la grille du transistor. Ce procédé a pour inconvénient que l'étendue de la zone amorphisée dépend nécessairement des dimensions de la grille, ce qui peut poser problème notamment pour des transistors ayant des longueurs de grille importante. Dans ce cas, il pourra en effet s'avérer difficile voire impossible d'imposer une contrainte au centre de la zone de canal du transistor. Il se pose le problème de trouver un nouveau procédé de réalisation d'un transistor à canal contraint sur un substrat de type semi-conducteur sur isolant, qui ne comporte pas les inconvénients mentionnés ci-dessus. EXPOSÉ DE L'INVENTION La présente invention concerne tout d'abord un procédé de réalisation d'un dispositif à transistor et en particulier un procédé pour contraindre une zone de canal d'un transistor sur un substrat de type semi-conducteur sur isolant comprenant une couche de support, une couche semi-conductrice superficielle, et une couche isolante séparant la couche de support et la couche superficielle. La présente invention prévoit ainsi un procédé comprenant des étapes consistant à : - former un masquage sur une première zone de la couche superficielle du substrat dans laquelle une zone de canal d'un transistor est destinée à être réalisée, - rendre amorphe au moins une première région de la couche de support située à l'aplomb d'une zone de la couche superficielle qui n'est pas protégée par le masquage et qui jouxte une deuxième région de la couche de support située à l'aplomb du masquage, - effectuer une re-cristallisation de la première région de la couche de support, de sorte que pendant cette recristallisation, une contrainte mécanique est appliquée sur le substrat par le biais d'une couche de contrainte formée sur le substrat, puis, après avoir retiré le masquage et la couche de contrainte : - former sur la première zone de la couche superficielle dans laquelle une zone de canal d'un transistor est destinée à être réalisée, une grille pour le transistor. Ainsi, on produit des dislocations dans la couche de support pour induire une contrainte mécanique dans la couche superficielle et en particulier dans une zone dans laquelle un canal du transistor est destiné à être réalisé. Ces dislocations sont formées avant de réaliser la grille. L'étendue de la zone dans laquelle sont réalisées les dislocations n'est ainsi pas nécessairement liée aux dimensions de la grille. Une meilleure contrainte de la zone de canal peut être ainsi obtenue, et ce même pour des grilles de dimensions importantes. Selon une possibilité de mise en oeuvre, la couche de contrainte peut être une couche ayant une contrainte intrinsèque, et est déposée après avoir formé le masquage et préalablement à la recristallisation. Selon une variante de mise en oeuvre, le masquage peut être à base d'un matériau contraint et forme la couche de contrainte lors de l'étape de recristallisation. Selon une possibilité de mise en oeuvre du procédé, le masquage peut être formé d'une pluralité de blocs de masquage distincts. La répartition des blocs de masquage est adaptée en fonction de la densité souhaitée de dislocations. Le masquage peut comporter au moins une ouverture disposée entre deux blocs de masquage et dévoilant la première zone dans laquelle un canal d'un transistor est destiné à être réalisé. Ainsi, on peut réaliser des dislocations dans la couche de support au plus prêt de la zone de canal, de manière à davantage contraindre cette dernière. Le masquage peut comporter une ou plusieurs ouvertures entre les blocs de masquage au moins une ouverture du masquage dévoilant une première zone de la couche superficielle, dans laquelle ou sur laquelle une zone de source ou de drain du transistor est réalisée ou destinée à être réalisée. Selon une possibilité de mise en oeuvre du procédé, le masquage peut être formé d'un réseau de blocs de masquage parallèles, le masquage comportant des ouvertures agencées également en un réseau d'ouvertures parallèles. L'orientation des blocs de masquage et des ouvertures peut être prévue en fonction de la direction dans laquelle le courant du transistor est destiné à circuler. Cette orientation peut être avantageusement prévue orthogonale à la direction dans laquelle un courant est destiné à circuler dans la zone de canal. Selon une possibilité de mise en oeuvre du procédé, la couche superficielle peut être prévue à base d'un matériau qui comporte une contrainte intrinsèque, le substrat étant un substrat de type semi-conducteur contraint sur isolant. Dans ce cas, la contrainte mécanique exercée par la couche de contrainte peut être prévue opposée à celle intrinsèque du matériau semi-conducteur. Avec un tel procédé, lorsque le matériau semi-conducteur comporte une contrainte bi-axiale intrinsèque, en appliquant une contrainte mécanique par le biais de la couche de contrainte opposée à celle d'une composante de contrainte intrinsèque du matériau semi-conducteur, on peut transformer la contrainte bi-axiale intrinsèque du matériau semi-conducteur en une contrainte uni-axiale. Par exemple si le matériau semi-conducteur de la couche superficielle comporte une contrainte bi-axiale en compression, une couche de contrainte en tension peut ainsi permettre d'améliorer les performances en termes de courant du transistor. Selon une possibilité de mise en oeuvre, le substrat peut être de type sSiGe01 (« strained Silicon Germanium On lnsulator ») doté d'une couche superficielle de SiGe contraint en compression bi-axiale, la contrainte mécanique appliquée à l'étape c) pouvant être alors une contrainte mécanique en tension. Selon une possibilité de mise en oeuvre du procédé, le transistor peut être avantageusement de type FDSOI (pour « Fully Depleted Silicon On Insulator ») ou UTBB (UTBB pour « Ultra Thin Body and Box »). Ainsi, l'épaisseur de la couche semi-conductrice superficielle peut être inférieure à 25 nm et l'épaisseur de la couche isolante prévue inférieure à 25 nm. Selon une possibilité de mise en oeuvre du procédé, la couche superficielle peut être à base d'un matériau III-V. La présente invention concerne également un dispositif à transistor(s) obtenu à l'aide d'un tel procédé. La présente invention prévoit en outre un dispositif de transistor à canal contraint sur un substrat de type semi-conducteur sur isolant comprenant une couche de support à base de matériau semi-conducteur, une couche semi-conductrice superficielle et une couche isolante séparant la couche de support et la couche superficielle, le dispositif comprenant des dislocations situées sous la couche isolante et dans le matériau semi-conducteur de la couche de support, les dislocations étant disposées en regard de la zone de canal du transistor. Ces dislocations sont prévues pour induire une contrainte dans la zone de canal du transistor. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1C illustrent un procédé de mise en contrainte du canal d'un transistor selon une technique de mémorisation de contrainte (SMT) suivant l'art antérieur ; - les figures 2A-2F illustrent un exemple de procédé pour permettre de contraindre un canal d'un transistor formé sur un substrat de type semi-conducteur sur isolant, dans lequel on forme des dislocations par amorphisation de régions de la couche de support du substrat à travers un masquage puis recristallisation tandis qu'une contrainte mécanique est appliquée sur le support, ces étapes étant réalisées préalablement à la formation de la grille de ce transistor ; - les figures 3A-3D, 4 illustrent une variante de procédé dans laquelle le masquage est sous forme d'une pluralité de blocs disposés en regard de la zone active du transistor ; - la figure 5 illustre une variante de procédé dans laquelle le masquage utilisé lors de l'étape d'amorphisation sert également à contraindre le substrat lors de l'étape de recristallisation ; - la figure 6 illustre une variante de procédé dans laquelle la grille du transistor est formée en regard de plusieurs régions rendues amorphes puis recristallisées de la couche de support du substrat de type semi-conducteur sur isolant ; Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. En outre, dans la description ci-après, des termes qui dépendent de l'orientation, telle que « sous », « sur », « dessous », « dessus », etc. d'une structure s'appliquent en considérant que la structure est orientée de la façon illustrée sur les figures. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un premier exemple de procédé, dans lequel on réalise une mise en contrainte d'un canal de transistor reposant sur un substrat de type semi-conducteur sur isolant va être décrit en liaison avec les figures 2A-2D. Le matériau de départ de ce procédé est ici un substrat de type semi- conducteur sur isolant, par exemple de type SOI (SOI pour « silicon on insulator » ou « silicium sur isolant »). Le substrat comprend ainsi une couche de support 10 semi-conductrice, par exemple à base Si, avec une épaisseur (mesurée dans une direction parallèle à l'axe z d'un repère orthogonal [O ;x ;y ;z] donné sur la figure 2A) qui peut être par exemple comprise entre 40 nm et 750 um. Le substrat comprend en outre une couche isolante 11, par exemple à base de Si02, située sur et en contact avec la couche de support 10. La couche isolante 11 peut être par exemple de type BOX (BOX pour « Buried Oxide ») avec une épaisseur el qui peut être comprise par exemple entre 5 nm et 25 nm. Une couche semi conductrice 12 dite « superficielle », par exemple à base de Si, est disposée sur et en contact avec ladite couche isolante 11. Cette couche semi-conductrice superficielle 12, peut avoir une épaisseur e2 par exemple comprise entre 3 nm et 25nm (figure 2A). On forme tout d'abord sur la couche semi-conductrice superficielle 12, au moins un bloc 14 de masquage, par exemple à base d'oxyde de silicium, ayant une épaisseur qui peut être par exemple comprise entre 60 nm et 120 nm, cette gamme d'épaisseur dépendant de celles des couches superficielle et isolante. Ce bloc 14 de masquage est réalisé en regard d'une première zone 12a de la couche semi-conductrice superficielle 12 dans laquelle le canal du transistor est prévu ou est destiné à être réalisé. Ce bloc 14 de masquage peut avoir une dimension critique D (« par dimension critique » on entend la plus petite dimension d'un motif hormis son épaisseur ou sa hauteur) encore appelée largeur D (mesurée dans une direction parallèle à l'axe x sur la figure 2A) par exemple comprise entre 5 nm et 40 nm. Ensuite (figure 2B), on effectue une amorphisation dite « enterrée » de premières régions 10b de la couche de support 10 situées sous la couche isolante 11 et à l'aplomb de deuxièmes zones 12b de la couche semi-conductrice 12 qui ne sont pas protégées par le masquage 14 et jouxtent ou sont accolées à la première zone 12a de la couche semi-conductrice 12 superficielle. Des zones de source et de drain du transistor peuvent être prévues dans et sur les deuxièmes zones 12b. Les premières régions 10b peuvent être accolées à la couche isolante 11 sous laquelle elles sont situées. L'amorphisation est effectuée de sorte qu'une deuxième région 10a jouxtant les premières régions 10b et située en regard du masquage et protégée par ce dernier, ainsi qu'une troisième région 10c située sous les premières régions 10b conservent leurs structures cristalline. L'amorphisation enterrée peut être effectuée à l'aide d'au moins une étape d'implantation ionique. Selon un exemple de réalisation, lorsque le matériau semi-conducteur amorphisé est du Si, l'implantation ionique des régions 10b est mise en oeuvre à l'aide d'espèces telles que le Si, Ge, As, P, Ar, par exemple selon une dose comprise entre 1014 et 5.1015cm-2 et selon une énergie comprise par exemple entre 5 et 50 keV, la dose et l'énergie choisies dépendant des épaisseurs respectives des couches 12, 11, 10 en présence. La hauteur H (mesurée dans une direction parallèle à l'axe z sur la figure 2B) des régions 10b rendues amorphes dans la couche de support peut être comprise par exemple entre 40 nm et 90 nm. La profondeur des régions amorphes, et en particulier celle à laquelle se trouve un point P situé à l'aplomb d'un flanc latéral 15 du masquage 14, à la frontière entre la première région 10b rendue amorphe, la deuxième et troisième régions 10a, 10c cristallines, conditionne la position verticale d'une dislocation que l'on souhaite générer ultérieurement dans la couche de support et consécutivement celle du champ de déformation qui résultera de cette dislocation et que l'on souhaite imposer à la couche semi-conductrice superficielle 12, en particulier dans sa première zone 12a prévue pour accueillir un canal de transistor. La profondeur des régions amorphes et la hauteur H dépendent des conditions d'implantation choisies. Ensuite (figure 2C), on forme une couche 21 de mise en contrainte encore appelée « couche de contrainte » destinée à induire dans le substrat un type de contrainte donnée. La couche 21 de contrainte est déposée de manière à recouvrir notamment les flancs latéraux 15 du bloc 14 et la couche semi-conductrice superficielle 12. Cette couche de contrainte 21 peut être à base d'un matériau amorphe tel que par exemple du nitrure de silicium (SixNy) ayant une contrainte élastique intrinsèque, par exemple en tension de 1 GPa à 3 GPa. On réalise ensuite une recristallisation des régions 10b de la couche de support 10 qui ont été rendues amorphes (figure 2D). Pour cela, on effectue au moins un recuit thermique à une température qui peut être comprise par exemple entre 500°C et 1100°C dans le cas où la couche isolante 11 est à base de Si02 et la couche de support 10 à base de Si pour le cas SOI. La durée du recuit, adaptée en fonction de la température de recuit choisie, peut être dans ce cas, comprise par exemple entre 5 s et 1 heure, plus la température de recuit étant élevée moins une la durée de recuit nécessaire étant importante. Lors de la recristallisation, des fronts de recristallisation ayant pour origine les régions 10a, 10c dont la structure cristalline a été conservée, se propagent (la propagation étant illustrée par des flèches sur la figure 2D) et sont destinés à se rencontrer. La recristallisation des régions 10b de la couche de support génèrent des défauts, que l'on appelle dislocations, dans le matériau cristallin, susceptibles d'être produits aux lieux 19 de rencontre des fronts de propagation. Ces dislocations induisent un champ de déformation, et donc une contrainte. La contrainte générée s'étend jusque dans la couche superficielle 12 et en particulier dans la première zone 12a de cette couche. A l'issue de cette étape, la contrainte induite par les dislocations est mémorisée. L'intensité de la contrainte subie par la première zone 12a dépend notamment du choix des épaisseurs el, ez, de la couche isolante 11 et de la couche semiconductrice superficielle, de la profondeur d'implantation à laquelle se situe le point P ainsi que des paramètres d'implantations et de recuit de recristallisation (temps, température). On peut alors retirer ensuite la couche de contrainte 21. Ce retrait peut être réalisé par exemple par gravure à l'aide de gravure sèche par exemple de type RIE (pour « Reactive Ion Etching ») ou humide à l'aide d'acide ortho-phosphorique chaud lorsque la couche de contrainte est à base de nitrure de silicium. Puis (figure 2E), on effectue un retrait du bloc de masquage 14. Ce retrait peut être réalisé par exemple par gravure à l'aide de HF lorsque la masquage est par exemple à base d'oxyde de silicium. Ensuite, on forme notamment une grille 32 sur la première zone 12a de la couche superficielle qui a été mise en contrainte et qui est située en regard de la première région 10a de la couche de support et entre les régions 10b rendues amorphes puis recristallisées lors d'étapes précédentes. Pour cela, on peut déposer une couche 31 de diélectrique de grille, par exemple à base de Hf02, puis un bloc de grille 32 sur cette zone 31. Le bloc de grille peut être formé d'un matériau tel que du polysilicium ou de plusieurs matériaux empilés par exemple un matériau métallique tel que du TiN et d'un matériau semi-conducteur tel que du Polysilicium. On peut ensuite former des espaceurs isolants 33, par exemple à base de Si3N4, contre les flancs latéraux de la grille (figure 3F). Pour compléter la formation du transistor, des zones de source et de drain peuvent ensuite être formées (étape non représentée) à l'aide d'une ou plusieurs étapes de croissance de matériau semi-conducteur par épitaxie sur les zones 12b de la couche superficielle. Selon autre exemple de réalisation, on peut avantageusement augmenter la densité des dislocations générées dans la couche de support 10 du substrat en prévoyant un masquage à implantation amorphisante sous forme d'une pluralité de blocs 114 distincts parallèles et espacés entre eux en regard de la première zone 12a de la couche semi-conductrice superficielle 12 dans laquelle le canal du transistor est destiné à être réalisé (figure 3A). En augmentant la densité de dislocations générées dans la couche de support 10, on peut ainsi augmenter le champ de contrainte généré se répercutant dans la couche semi-conductrice superficielle 12. Les blocs de masquage 114 peuvent avoir une forme allongée, par exemple parallélépipédique, prévue en fonction de la forme que l'on souhaite donner à des ouvertures 116 situées entre ces blocs. Selon une possibilité de mise en oeuvre (figure 4 illustrant le masquage selon une vue de dessus), le masquage peut être agencé en un réseau de blocs 114 parallèles, dont le pas est adapté en fonction de la densité de régions que l'on souhaite amorphiser et de dislocations que l'on souhaite ainsi former dans la couche de support 10. L'orientation des blocs peut être en outre prévue en fonction de la direction dans laquelle un courant est destiné à circuler dans la zone canal du transistor. Les ouvertures 116 entre les blocs de masquage peuvent être alors également agencées en un réseau d'ouvertures parallèles. L'orientation des blocs de masquage 114 de sorte que ces derniers s'étendent, dans le sens de leur longueur (définie sur les figures 3A et 4 comme une dimension parallèle à l'axe y), selon un axe A'A orthogonal à un axe B'B (correspondant à celui selon laquelle la longueur du canal est mesurée) par lequel passe par la première zone 12a de la couche superficielle 12 et indiquant la direction dans laquelle un courant I est destiné à circuler dans la première zone 12a entre une zone de source et une zone de drain du transistor. Dans ce mode de réalisation, les blocs de masquage 114 ont une dimension critique D1 également appelée largeur D1 (mesurée parallèlement à l'axe x sur la figure 3A) et un espacement I (correspondant à la dimension critique des ouvertures 116) tels que la somme I+D1 est inférieure à la dimension critique de la grille de du transistor destinée à être réalisée ultérieurement (voir figure 6). La largeur ou dimension critique D1 peut être comprise par exemple entre 15 et 25 nm. L'espacement I entre les blocs de masquage 114 peut être compris par exemple 15 et 25 nm. On effectue ensuite une amorphisation « enterrée » de régions 10b de la couche de support 10 par implantation à travers les ouvertures 116 du masquage situées entre les blocs 114 (figure 3B). Plusieurs ouvertures 116 du masquage peuvent être situées en regard de la zone 12a de la couche superficielle dans laquelle un canal du transistor est prévu. Puis, on forme la couche 21 de mise en contrainte, par dépôt conforme sur les blocs 14 de masquage et sur la couche semi-conductrice superficielle 12. Dans un cas par exemple, où la couche superficielle 12 est à base d'un matériau semi-conducteur contraint, par exemple si le substrat de départ est de type semi-conducteur contraint sur isolant, le matériau de la couche de contrainte mécanique peut être prévu de sorte à appliquer une contrainte mécanique de type opposée à celle du matériau semi-conducteur, par exemple une contrainte en tension lorsque le matériau semi-conducteur est en compression bi-axiale. On peut ainsi limiter la contrainte globale exercée sur le matériau de la couche superficielle 12 dans une direction de l'axe A'A qui est orthogonale à celle dans laquelle un courant est destiné à circuler entre la source et le drain et augmenter ainsi les performances du transistor, en particulier lorsque la longueur du canal est prévue faible par exemple inférieure à 1 um. Par exemple, dans un cas où la couche superficielle est à base d'un matériau semi-conducteur tel que du SiGe contraint ayant une contrainte bi-axiale en compression, par exemple si le substrat de départ est de type sSiGe01 (pour « strained SiGe On lnsulator »), la couche de contrainte 21 peut être à base d'un matériau contraint en tension tel que du SixNy. On effectue ensuite le recuit de recristallisation des régions 10a de la couche de support en se servant d'autres régions 10a, 10c de cette couche dont la structure cristalline a été conservée comme régions de départ à des fronts de recristallisation (figure 3C). On génère ainsi des dislocations induisant des contraintes jusque dans la couche semi-conductrice superficielle 12. On retire ensuite la couche de contrainte 21 et les blocs de masquage 114. Puis, on forme un diélectrique de grille 31 et une grille 32 en regard de plusieurs régions 10b de la couche de support 10 qui ont été rendues amorphes puis recristallisées (figure 3D). D'autres étapes de réalisation d'espaceurs isolants, de formations de zones de source et de drain surélevées peuvent être ensuite effectuées pour compléter la formation du transistor. Selon une autre variante de réalisation, on peut réaliser l'étape d'amorphisation à travers des ouvertures d'un masquage 214 servant à la fois de protection de certaines zones du substrat durant l'implantation ionique et à appliquer une contrainte mécanique sur les couches de support 10 et superficielle 12 du substrat (figure 5). On forme ainsi tout d'abord ce masquage 214 qui peut être à base d'un matériau 215 ayant une contrainte élastique intrinsèque, tel que par exemple SiN, adapté pour induire une contrainte mécanique dans le substrat. On effectue ensuite l'implantation de régions 10a de la couche de support 10 à travers des ouvertures du masquage 214. Puis, on effectue le recuit de recristallisation des régions 10a de la couche de support. On retire ensuite le masquage 121, par exemple par gravure à l'aide d'acide ortho-phosphorique lorsque le masquage est à base de nitrure de silicium SiN. Ensuite, on forme une grille 32 en regard de plusieurs zones 10a qui ont été rendues amorphes puis recristallisées. Des zones de source 41 et de drain 42 peuvent être ensuite réalisées (figure 6). Selon une possibilité de mise en oeuvre de l'un ou l'autre des exemples de procédés qui viennent d'être décrits, le transistor T dont on met en contrainte le canal peut être en technologie FD-SOI (pour « Fully Depleted » Silicon On Insulator) ou UTBB (UTBB pour « Ultra Thin Body and Box ») c'est à dire avec une couche isolante 11 ultra- mince, en particulier d'épaisseur comprise entre 5 nm et 25 nm juste en dessous d'un canal ultra-mince d'épaisseur en particulier comprise entre 3 nm et 25 nm et qui n'est pas dopé. En variante de l'un ou l'autre des exemples qui viennent d'être donnés, on peut avantageusement réaliser le procédé suivant l'invention sur un substrat semi- conducteur sur isolant dont la couche superficielle est à base d'un autre matériau semiconducteur que le Si, par exemple un matériau de type III-V. REVENDICATIONS1. Procédé de réalisation d'un transistor à canal contraint sur un substrat de type semi-conducteur sur isolant comprenant une couche de support, une couche semi-conductrice superficielle et une couche isolante séparant la couche de support et la couche semi-conductrice superficielle, le procédé comprenant des étapes consistant à : a) former un masquage (14, 114, 214) sur une première zone (12a) de la couche semi-conductrice superficielle (12) dans laquelle une zone de canal d'un transistor est destinée à être réalisée, b) rendre amorphe au moins une première région (10b) de la couche de support (10) située à l'aplomb d'une zone de la couche semi-conductrice superficielle qui n'est pas protégée par le masquage, la première région jouxtant une deuxième région (10a) de la couche de support (10) située à l'aplomb du masquage, c) effectuer une recristallisation de la première région (10b) de la couche de support, pendant cette recristallisation, une contrainte mécanique étant appliquée sur le substrat par une couche de contrainte (21, 214) déposée sur le substrat, d) retirer le masquage et la couche de contrainte : e) former sur la première zone (12a) de la couche superficielle, une grille (32) pour le transistor. 2. Procédé selon la revendication 1, dans lequel la couche de contrainte (21) est déposée après avoir formé le masquage (14, 114) et préalablement à la recristallisation. 3. Procédé selon la revendication 1, dans lequel le masquage (214) est à base d'un matériau (215) contraint, le masquage formant la couche de contrainte lors de l'étape c).30 4. Procédé selon l'une des revendication 1 à 3, dans lequel le masquage est formé d'une pluralité de blocs (114, 214) de masquage distincts. 5. Procédé selon l'une des revendications 1 à 4, dans lequel le masquage comporte une ou plusieurs ouvertures (116) dévoilant la première zone (12a) dans laquelle la zone de canal d'un transistor est destinée à être réalisée. 6. Procédé selon l'une des revendications 1 à 5, dans lequel le masquage comporte une ou plusieurs ouvertures entre les blocs de masquage (114, 214), au moins une ouverture (216) du masquage dévoilant une première zone (12b) de la couche superficielle, dans laquelle ou sur laquelle une zone de source ou de drain du transistor est réalisée ou destinée à être réalisée. 7. Procédé selon l'une des revendications 4 à 6, dans lequel les blocs de masquage sont des blocs parallèles allongés qui s'étendent dans le sens de leur longueur dans une direction prédéterminée, cette direction prédéterminée étant prévue orthogonale à un axe donné (B'B) passant par la première zone de la couche superficielle cet axe étant parallèle à une direction dans laquelle un courant est destiné à circuler dans la première zone (12a) entre une zone de source et une zone de drain du transistor. 8. Procédé selon la revendication 7, dans lequel à l'étape a), la couche superficielle est à base d'un matériau semi-conducteur contraint, la contrainte mécanique appliquée par la couche de contrainte à l'étape c) étant une contrainte mécanique de type opposée à celle de ce matériau. 9. Procédé selon la revendication 7 ou 8, dans lequel à l'étape a), le substrat est de type sSiGe01 (« strained Silicon Germanium On insulator ») doté d'une couche superficielle de SiGe contraint en compression bi-axiale, la contrainte mécanique appliquée à l'étape c) par la couche de contrainte étant une contrainte mécanique en tension. 10. Procédé selon l'une des revendications 1 à 7, dans lequel l'épaisseur de la couche semi-conductrice superficielle est inférieure à 25 nm et l'épaisseur de la couche isolante est inférieure à 25 nm. 11. Procédé selon l'une des revendications 1 à 7, la couche superficielle est à base d'un matériau III-V. 12. Transistor sur un substrat de type semi-conducteur sur isolant comprenant une couche de support à base de matériau semi-conducteur, une couche semi-conductrice superficielle et une couche isolante séparant la couche de support et la couche semi-conductrice superficielle, le matériau semi-conducteur de la couche de support comprenant des dislocations, les dislocations étant disposées en regard d'une région de canal du transistor.15