Brevet FR3023653A1 — publié le 20160115

B13501 - DD15506ST 1 CAPTEUR D'IMAGES CMOS À ÉCHANTILLONNAGE MULTIPLE CORRÉLÉ Domaine La présente demande concerne le domaine des capteurs d'images CMOS. Elle vise notamment un capteur d'images CMOS à bruit réduit, adapté à fonctionner dans des conditions de faible 5 luminosité. Exposé de l'art antérieur D'une manière classique, un capteur d'image CMOS comprend des pixels disposés en matrice selon des lignes et des colonnes. Chaque pixel comporte une photodiode utilisée en 10 inverse, dont la capacité de jonction est déchargée par un photo-courant en fonction d'une intensité lumineuse reçue. A la fin d'une période dite d'acquisition d'image ou d'intégration, avant et après laquelle le pixel est réinitialisé par rechargement de sa photodiode, les charges photogénérées 15 accumulées dans la photodiode sont transférées sur un noeud capacitif de lecture du pixel. La mesure du niveau d'éclairement reçu par le pixel s'effectue en mesurant la variation du potentiel du noeud de lecture du pixel, provoquée par le transfert, sur ce noeud, des charges photogénérées dans la 20 photodiode du pixel. En pratique, diverses sources de bruit sont susceptibles d'affecter la mesure, ce qui peut poser problème lorsque B13501 - DD15506ST 2 la quantité de charges photogénérées dans la photodiode est faible, et notamment lorsque le capteur est utilisé dans des conditions de faible luminosité. La figure 1 est un schéma électrique représentant un exemple d'un pixel 100 d'un capteur d'images CMOS. Le pixel 100 comprend une photodiode 101, un noeud d'accumulation K formé par la cathode de la photodiode 101, et un noeud de lecture SN. L'anode de la photodiode 101 est reliée à un noeud d'application d'un potentiel de référence bas GND, par exemple la masse. Le pixel 100 comprend en outre un transistor de transfert 103 dont les noeuds de conduction (source/drain) sont connectés respectivement au noeud K et au noeud SN, un transistor de réinitialisation 105 dont les noeuds de conduction sont connectés respectivement au noeud SN et à un noeud d'application d'un potentiel de référence haut VDD, un transistor de lecture 107 monté en source suiveuse, dont la grille est connectée au noeud SN et dont le drain est relié à un noeud d'application d'un potentiel de référence, et un transistor de sélection 109 dont les noeuds de conduction sont connectés respectivement à la source du transistor de lecture 107 et à une piste conductrice de sortie 111, qui peut être commune à plusieurs pixels du capteur. Dans l'exemple représenté, les transistors 103, 105, 107 et 109 sont des transistors MOS à canal N, et le transistor 107, monté en source suiveuse (ou montage à drain commun), a son drain relié à un noeud d'application d'un potentiel de référence haut, le potentiel VDD dans cet exemple. En fonctionnement, les variations de potentiel du noeud SN sont reportées sur la source du transistor 107 sensiblement à l'identique. Le pixel 100 reçoit des signaux de commande TX, RI et RS appliqués respectivement sur les grilles des transistors 103, 105 et 109. A titre d'exemple, le pixel 100 peut être commandé de la façon suivante : - Pendant une phase d'intégration du pixel (précédée d'une étape de réinitialisation de la photodiode 101), le transistor de 35 transfert 103 est maintenu non passant (signal TX à un état bas B13501 - DD15506ST 3 dans cet exemple) pour isoler le noeud d'accumulation K du noeud de lecture SN. Les charges électriques générées dans la photodiode 101 sous l'effet de la lumière entraînent alors une diminution progressive du potentiel du noeud K. - Avant la fin de la phase d'intégration, le transistor de réinitialisation 105 est rendu passant (signal RST à un état haut dans cet exemple) de façon à réinitialiser le potentiel du noeud de lecture SN au potentiel VDD, puis le transistor 105 est ouvert de façon à isoler le noeud SN du noeud VDD. - Après l'étape de réinitialisation du noeud SN, le potentiel du noeud SN est lu et mémorisé lors d'une première étape de lecture, de façon à constituer une référence pour une étape ultérieure de mesure du niveau de décharge de la photodiode. Pour cela, le transistor de sélection 109 est rendu passant (signal RS à un état haut dans cet exemple), de sorte que le potentiel du noeud SN est reporté sur la piste de sortie 111, par l'intermédiaire des transistors 107 et 109. Le potentiel de la piste 111 est alors lu et mémorisé, via un circuit de lecture non représenté. - Après la première étape de lecture, le transistor de transfert 101 est fermé (signal TG à l'état haut dans cet exemple) de façon à provoquer le transfert des charges photogénérées accumulées dans la photodiode sur le noeud de lecture SN. Le potentiel du noeud SN diminue alors d'une valeur représentative de la quantité de charges photogénérées accumulée dans la photodiode, et donc de l'intensité lumineuse reçue par la photodiode, pendant l'intégration. - Le potentiel du noeud SN, reporté sur la piste de sortie 111 par les transistors 107 et 109, est alors à nouveau lu lors 30 d'une deuxième étape de lecture, par un circuit de lecture non représenté. - La valeur de sortie du pixel est égale à la différence entre le potentiel de réinitialisation VouTi lu sur la piste 111 lors de la première étape de lecture, et le potentiel VouT2 lu sur la 35 piste 111 lors de deuxième étape de lecture, ou potentiel B13501 - DD15506ST 4 signal. Un circuit analogique de soustraction, non représenté, peut être prévu pour calculer cette différence. Cette méthode de lecture, généralement désignée dans la technique par l'acronyme CDS, de l'anglais "Correlated Double Sampling" - échantillonnage double corrélé, permet de s'affranchir au moins en partie de certaines sources de bruit, telles que le bruit de réinitialisation introduit par le transistor 105. Pour réduire d'avantage le bruit du pixel, on a proposé une méthode de lecture désignée dans la technique par l'acronyme CMS, de l'anglais "Correlated Multiple Sampling" - échantillonnage multiple corrélé. La lecture CMS diffère de la lecture CDS essentiellement en ce que : - Après l'étape de réinitialisation du noeud SN et avant le transfert des charges photogénérées sur le noeud SN, le potentiel de réinitialisation sur le noeud SN est lu non pas une fois, mais M fois successivement, où M est un entier supérieur à 1 ; et - Après le transfert des charges photogénérées sur le noeud de 20 lecture SN. Le potentiel signal sur le noeud SN est lu non pas une fois, mais M fois successivement. Les M échantillons du potentiel de réinitialisation d'une part, et les M échantillons du potentiel signal d'autre part, sont moyennés, et la différence entre la moyenne du niveau 25 de réinitialisation et la moyenne du niveau de signal définit la valeur de sortie du pixel. Ce type de méthode lecture est généralement désigné dans la technique par l'acronyme CMS, de l'anglais "Correlated Multiple Sampling" - échantillonnage multiple corrélé. Cette 30 méthode de lecture présente les mêmes avantages en termes de réduction de bruit qu'une lecture de type CDS, et permet de réduire d'avantage le bruit de lecture, lié notamment aux transistors 107 et 109. Des exemples de circuits adaptés à mettre en oeuvre 35 une lecture de type CMS dans un capteur d'images CMOS ont été B13501 - DD15506ST décrits dans l'article intitulé "Column-Parallel Correlated Multiple Sampling Circuits for CMOS Image Sensors and Their Noise Reduction Effects" de Sungho Suh et al. (Sensors 2010, 10, 9139-9154). Ces circuits présentent toutefois divers 5 inconvénients. Dans le circuit de la figure 1 de l'article susmentionné, les M échantillons du potentiel de réinitialisation sont intégrés (c'est-à-dire sommés) dans un premier condensateur, et le signal résultant est mémorisé dans un deuxième condensateur. Les M échantillons du potentiel signal sont ensuite intégrés (sommés) dans le premier condensateur, et le signal résultant est mémorisé dans un troisième condensateur. La différence entre la tension aux bornes du deuxième condensateur et la tension aux bornes du troisième condensateur est alors calculée, et définit la valeur de sortie du pixel. Un inconvénient de ce circuit est que l'accumulation de M échantillons successifs du potentiel de réinitialisation d'une part, et du potentiel signal d'autre part, réduit par un facteur M l'étendue de la plage de dynamique du pixel, c'est-à-dire la plage des niveaux de luminosité que le pixel est capable de discriminer. Dans le circuit de la figure 3 de l'article susmentionné, pour éviter cette réduction de dynamique, il est prévu d'intégrer dans un condensateur non pas les M échantillons successifs du potentiel de réinitialisation (respectivement du potentiel signal), mais la différence entre chaque échantillon du potentiel de réinitialisation (respectivement du potentiel signal) et un potentiel de référence. Un inconvénient de ce circuit réside dans sa complexité et dans sa consommation électrique relativement importante, résultant notamment de la présence d'un comparateur comparant chaque échantillon à un potentiel de référence. De plus, des problèmes de non-linéarité de la valeur de sortie du pixel peuvent se poser. Il a par ailleurs été proposé, dans l'article intitulé 35 "A 1.1e- Temporal Noise 1/3.2-inch 8Mpixel CMOS Image Sensor B13501 - DD15506ST 6 using Pseudo-Multiple Sampling" de Yang Lim et al. (ISSCC 2010 / SESSION 22 / IMAGE SENSORS / 22.2), un capteur d'images CMOS adapté à mettre en oeuvre une lecture de type CMS, dans lequel les M échantillons successifs du potentiel de réinitialisation 5 et les M échantillons successifs du potentiel signal sont d'abord numérisés, et la différence entre la moyenne des échantillons du potentiel de réinitialisation et la moyenne des échantillons du potentiel signal est calculée dans le domaine numérique. Un inconvénient d'un tel capteur réside dans les 10 contraintes de performance (notamment de rapidité) qui pèsent sur les convertisseurs analogique numérique du capteur. Il existe un besoin pour un capteur d'images CMOS adapté à mettre en oeuvre une méthode de lecture de type CMS, ce capteur palliant tout ou partie des inconvénients des capteurs 15 existants. Résumé Ainsi, un mode de réalisation prévoit un capteur d'images CMOS, comportant au moins un pixel et un circuit agencé pour recevoir, sur un premier noeud du circuit, un signal 20 analogique représentatif du niveau de luminosité reçu par le pixel, le circuit étant adapté à acquérir successivement 2n échantillons dudit signal, n étant un entier supérieur ou égal à 1, et à fournir, sur un deuxième noeud du circuit, un signal analogique de valeur égale à la moyenne des valeurs desdits 25 échantillons, sans générer de signal intermédiaire de valeur supérieure à la valeur du plus grand échantillon acquis. Selon un mode de réalisation, le circuit comprend des premier et deuxième condensateurs reliés par des interrupteurs, et est adapté à, successivement : stocker un premier échantillon 30 dans le premier condensateur ; stocker un deuxième échantillon dans le deuxième condensateur ; et relier en parallèle les premier et deuxième condensateurs. Selon un mode de réalisation, le circuit comprend des premier et deuxième interrupteurs, et dans lequel : le deuxième 35 condensateur a une première électrode reliée au premier noeud B13501 - DD15506ST 7 par l'intermédiaire du premier interrupteur, et une deuxième électrode reliée à un noeud d'application d'un potentiel de référence ; et le premier condensateur a une première électrode connectée au deuxième noeud et reliée à la première électrode du deuxième condensateur par l'intermédiaire du deuxième interrupteur, et une deuxième électrode reliée à un noeud d'application du potentiel de référence. Selon un mode de réalisation, n est supérieur ou égal à 2, et le circuit comprend en outre n-1 branches comportant chacune deux interrupteurs en série entre la première électrode du deuxième condensateur et la première électrode du premier condensateur, et un condensateur reliant le point milieu entre les deux interrupteurs de la branche et un noeud d'application du potentiel de référence. Selon un mode de réalisation, le circuit comprend en outre une unité de commande adaptée à commander les interrupteurs de façon à acquérir successivement 2n échantillons de la tension au premier noeud dans les n+1 condensateurs, et à fournir, aux bornes du deuxième condensateur, une tension égale à la moyenne des échantillons acquis. Selon un mode de réalisation, les condensateurs sont de même capacité. Selon un mode de réalisation, le premier noeud du circuit est relié au pixel par l'intermédiaire d'un étage 25 d'amplification. Selon un mode de réalisation, le pixel comprend une photodiode reliée à un noeud de lecture par un transistor de transfert. Selon un mode de réalisation, le capteur comprend un 30 circuit de commande adapté à, lors d'une phase de lecture d'une valeur de sortie du pixel : réinitialiser le noeud de lecture ; commander le circuit pour acquérir 2n échantillons représentatifs du potentiel du noeud de lecture et fournir un premier signal analogique de valeur égale à la moyenne de ces 35 échantillons ; transférer des charges photogénérées accumulées B13501 - DD15506ST 8 dans la photodiode du pixel sur le noeud de lecture par l'intermédiaire du transistor de transfert ; commander le circuit pour acquérir 2n échantillons représentatifs du potentiel du noeud de lecture et fournir un deuxième signal analogique de valeur égale à la moyenne de ces échantillons ; et fournir une valeur de sortie égale à la différence entre les premier et deuxième signaux analogiques. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, 10 seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, est un schéma électrique d'un exemple d'un pixel d'un capteur d'images CMOS ; 15 la figure 2 est un schéma électrique partiel d'un exemple d'un mode de réalisation d'un circuit permettant de mettre en oeuvre une lecture de type CMS dans un capteur d'images CMOS ; la figure 3 est un chronogramme illustrant un exemple 20 de procédé de commande du circuit de la figure 2 ; la figure 4 est un schéma électrique partiel d'un autre exemple d'un mode de réalisation d'un circuit permettant de mettre en oeuvre une lecture de type CMS dans un capteur d'images CMOS ; 25 la figure 5 est un schéma électrique partiel d'un exemple d'un mode de réalisation d'un capteur d'images CMOS adapté à mettre en oeuvre une lecture de type CMS ; et la figure 6 est un chronogramme illustrant un exemple d'un procédé de commande du capteur de la figure 5. 30 Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, les chronogrammes des figures 3 et 6 ne sont pas tracées à l'échelle. B13501 - DD15506ST 9 Description détaillée Selon un aspect des modes de réalisation décrits, on prévoit un capteur d'images CMOS comportant un circuit adapté à calculer, en analogique, la moyenne de M échantillons successifs d'un signal de sortie d'un pixel du capteur, sans générer de valeur intermédiaire supérieure à la plus grande valeur d'échantillon acquise. Un avantage est qu'un procédé de lecture de type CMS peut alors être mis en oeuvre sans que la dynamique du capteur ne soit limitée par le circuit de calcul de moyenne. Dans un mode de réalisation préféré, qui va maintenant être décrit, le circuit de calcul de moyenne est un circuit à capacités commutées, dont le fonctionnement est basé sur le principe suivant : lorsque deux condensateurs de même capacité, chargés respectivement à des tensions V1 et V2, sont mis en parallèle, la tension aux bornes de l'association en parallèle des deux condensateurs prend la valeur (V1+V2)/2. Connecter en parallèle deux condensateurs permet donc de calculer la moyenne de deux valeurs de tension, sans générer de valeur intermédiaire supérieure à la plus grande des deux valeurs de tension. Selon un aspect, on prévoit un circuit de calcul de moyenne exploitant ce principe pour calculer de façon récursive la moyenne de M échantillons du potentiel d'un noeud d'entrée IN du circuit, dans le cas où M est une puissance non nulle de 2, c'est-à-dire M = 2n avec n entier supérieur ou égal à 1. La figure 2 est un schéma électrique d'un exemple d'un mode de réalisation d'un circuit 200 adapté à acquérir et à calculer la moyenne de M=8 échantillons successifs du potentiel d'un noeud d'entrée IN du circuit, sans générer de signal intermédiaire de valeur supérieure à la plus grande valeur d'échantillon acquise. Le circuit 200 comprend un condensateur ci dont une première électrode est reliée au noeud d'entrée IN par un interrupteur si et à un noeud de sortie OUT du circuit par un interrupteur s2, et dont la deuxième électrode est reliée à un noeud d'application d'un potentiel de référence GND, par exemple B13501 - DD15506ST 10 la masse. Le circuit 200 comprend en outre un condensateur cout dont une première électrode est connectée au noeud OUT et dont la deuxième électrode est reliée à un noeud d'application du potentiel de référence GND. Le circuit 200 comprend de plus, en parallèle de l'interrupteur s2, entre la première électrode du condensateur cl et la première électrode du condensateur cout, une première branche comportant deux interrupteurs s3 et s4 en série, le point milieu entre les interrupteurs s3 et s4 étant relié à un noeud d'application du potentiel de référence GND par un condensateur c2, et une deuxième branche comportant deux interrupteurs s5 et s6 en série, le point milieu entre les interrupteurs s5 et s6 étant relié à un noeud d'application du potentiel de référence GND par un condensateur c3. Les noeuds de commande des interrupteurs 51, 52, 53, 15 s4, s5, et s6 sont reliés respectivement à des noeuds d'application de signaux de commande (DI, 011)2, 011)3, 011)4, (1)5 et 01D6. Le circuit 200 comprend en outre une unité de commande 201 (CTRL) adaptée à fournir les signaux de commande 011)3, 011)4, (1)5 et 0D6 des interrupteurs si, s2, s3, s4, s5, et s6. 20 La figure 3 est un chronogramme illustrant un exemple de procédé de commande du circuit de la figure 2, permettant de calculer la moyenne de M=8 échantillons successifs du potentiel VIN du noeud IN. Plus particulièrement, la figure 3 représente l'évolution, en fonction du temps, du potentiel VIN du noeud IN 25 et des signaux (DI, 011)2, 011)3, 011)4, (I)5 et 01D6 de commande des interrupteurs si, s2, 53, 54, s5, et s6. A un instant tl, les interrupteurs si et s3 sont fermés (signaux (1)1 et (I)3 à l'état haut dans l'exemple représenté), tous les autres interrupteurs étant maintenus 30 ouverts (signaux 01D2, 011D4, (1)5 et 01D6 à l'état bas dans cet exemple). Les condensateurs cl et c2 se chargent alors à la valeur du signal VIN. A un instant t2 postérieur à l'instant tl, l'interrupteur 53 est ouvert. La valeur V1 du signal VIN à 35 l'instant t2 est alors mémorisée dans le condensateur c2. La B13501 - DD15506ST 11 tension aux bornes du condensateur cl continue de suivre les évolutions du signal VIN. A un instant t3 postérieur à l'instant t2, l'interrupteur si est ouvert. La valeur V2 du signal VIN à 5 l'instant t3 est alors mémorisée dans le condensateur cl. A un instant t4 postérieur à l'instant t3, l'interrupteur s3 est fermé. La tension aux bornes de chacun des condensateurs cl et c2 prend alors la valeur (V1+V2)/2. A un instant t5 postérieur à l'instant t4, 10 l'interrupteur s3 est ouvert. La valeur (V1+V2)/2 est alors mémorisée dans les condensateurs cl et c2. A un instant t6 postérieur à l'instant t5, les interrupteurs si et s2 sont fermés. Les condensateurs cl et cout se chargent alors à la valeur du signal VIN. 15 A un instant t7 postérieur à l'instant t6, l'interrupteur s2 est ouvert. La valeur V3 du signal VIN à l'instant t7 est alors mémorisée dans le condensateur cout. La tension aux bornes du condensateur cl continue de suivre les évolutions du signal VIN. 20 A un instant t8 postérieur à l'instant t7, l'interrupteur si est ouvert. La valeur V4 du signal VIN à l'instant t8 est alors mémorisée dans le condensateur cl. A un instant t9 postérieur à l'instant t8, l'interrupteur s2 est fermé. La tension aux bornes de chacun des 25 condensateurs cl et cout prend alors la valeur (V3+V4)/2. A un instant t10 postérieur à l'instant t9, l'interrupteur s2 est ouvert. La valeur (V3+V4)/2 est alors mémorisée dans les condensateurs cl et cout. A un instant tu l postérieur à l'instant t10, 30 l'interrupteur s4 est fermé. La tension aux bornes de chacun des condensateurs c2 et cout prend alors la valeur (V1+V2+V3+V4)/4. De plus, à l'instant t11, les interrupteurs su et s5 sont fermés. Les condensateurs cl et c3 se chargent alors à la valeur du signal VIN. B13501 - DD15506ST 12 A un instant t12 postérieur à l'instant t11, l'interrupteur s5 est ouvert. La valeur V5 du signal VIN à l'instant t12 est alors mémorisée dans le condensateur c3. La tension aux bornes du condensateur cl continue de suivre les évolutions du signal VIN. De plus, à l'instant t12, l'interrupteur s4 est ouvert. La valeur (V1+V2+V3+V4)/4 est alors mémorisée dans les condensateurs c2 et cout. A un instant t13 postérieur à l'instant t12, 10 l'interrupteur si est ouvert. La valeur V6 du signal VIN à l'instant t13 est alors mémorisée dans le condensateur cl. A un instant t14 postérieur à l'instant t13, l'interrupteur s5 est fermé. La tension aux bornes de chacun des condensateurs cl et c3 prend alors la valeur (V5+V6)/2. 15 A un instant t15 postérieur à l'instant t14, l'interrupteur s5 est ouvert. La valeur (V5+V6)/2 est alors mémorisée dans les condensateurs cl et c3. A un instant t16 postérieur à l'instant t15, les interrupteurs si et s2 sont fermés. Les condensateurs cl et cout 20 se chargent alors à la valeur du signal VIN. A un instant t17 postérieur à l'instant t16, l'interrupteur s2 est ouvert. La valeur V7 du signal VIN à l'instant t17 est alors mémorisée dans le condensateur cout. La tension aux bornes du condensateur cl continue de suivre les 25 évolutions du signal VIN. A un instant t18 postérieur à l'instant t17, l'interrupteur si est ouvert. La valeur V8 du signal VIN à l'instant t18 est alors mémorisée dans le condensateur cl. A un instant t19 postérieur à l'instant t18, 30 l'interrupteur s2 est fermé. La tension aux bornes de chacun des condensateurs cl et cout prend alors la valeur (V7+V8)/2. A un instant t20 postérieur à l'instant t19, l'interrupteur s2 est ouvert. La valeur (V7+V8)/2 est alors mémorisée dans les condensateurs cl et cout. B13501 - DD15506ST 13 A un instant t21 postérieur à l'instant t20, l'interrupteur s6 est fermé. La tension aux bornes de chacun des condensateurs c3 et cout prend alors la valeur (V5+V6+V7+V8)/4. A un instant t22 postérieur à l'instant t21, 5 l'interrupteur s6 est ouvert. La valeur (V5+V6+V7+V8)/4 est alors mémorisée dans chacun des condensateurs c3 et cout. A un instant t23 postérieur à l'instant t22, l'interrupteur s4 est fermé. La tension aux bornes de chacun des condensateurs c2 et cout prend alors la valeur 10 (V1+V2+V3+V4+V5+V6+V7+V8)/8. La moyenne des 8 échantillons V1 à V8 est alors disponible sur le noeud de sortie OUT du circuit 200. A un instant t24 postérieur à l'instant t23, l'interrupteur s4 peut être ouvert pour permettre la 15 réutilisation du condensateur c2 pour une nouvelle mesure. La figure 4 est un schéma électrique d'un exemple de réalisation du circuit 200 de la figure 2, généralisé au cas M = 2n pour tout n supérieur ou égal à 2. Le circuit 200 de la figure 4 comprend, comme dans 20 l'exemple de la figure 2, deux condensateurs cl et cout et deux interrupteurs si et s2, agencés de la même manière que dans l'exemple de la figure 2 entre le noeud d'entrée IN et le noeud de sortie OUT du circuit. Le circuit 200 de la figure 4 comprend en outre, en 25 parallèle de l'interrupteur s2, n-1 branches comportant chacune deux interrupteurs 52i-1 et 52i en série entre la première électrode du condensateur cl et la première électrode du condensateur cout. Dans chaque branche, le point milieu entre les interrupteurs 52i-1 et 52i est relié à un noeud 30 d'application du potentiel de référence GND par un condensateur ci, où i est un entier allant de 2 à n. Les noeuds de commande des interrupteurs si à 52n sont reliés respectivement à des noeuds d'application de signaux de commande 011)1 à 01D2n. B13501 - DD15506ST 14 Le circuit 200 comprend en outre une unité de commande 201 (CTRL) adaptée à fournir aux interrupteurs si à 52n une séquence de commande adaptée à la mise en oeuvre du calcul, par le circuit 200, de la moyenne de M échantillons successifs du potentiel VIN du noeud IN, et à la fourniture de la valeur moyenne calculée sur le noeud de sortie OUT du circuit, par exemple une séquence de commande du type décrit en relation avec la figure 3. Dans le cas où M=2 (n=1), le circuit 200 comprend par exemple uniquement les condensateurs cl et cout, les interrupteurs si et s2, et une unité de commande 201 (CTRL) adaptée à fournir aux interrupteurs si et s2 une séquence de commande adaptée à la mise en oeuvre du calcul de la moyenne de 2 échantillons successifs du potentiels VIN, et à la fourniture de la valeur moyenne calculée sur le noeud de sortie OUT du circuit. La figure 5 est un schéma électrique partiel d'un exemple d'un mode de réalisation d'un capteur d'images CMOS 500 adapté à mettre en oeuvre une lecture de type CMS. Dans cet exemple, le capteur 500 comprend au moins un pixel 100 du type décrit en relation avec la figure 1. La photodiode 101 du pixel 100 est de préférence une photodiode dite pincée (en anglais "pinned diode"), ou photodiode enterrée. L'utilisation d'une diode pincée permet en effet de réduire le bruit du pixel, et plus particulièrement le bruit lié aux courants d'obscurité et le bruit de réinitialisation. En pratique, le capteur 500 peut comprendre une pluralité de pixels 100 identiques ou similaires. Les pixels 100 peuvent par exemple être disposés selon des lignes et des colonnes. A titre d'exemple, les pixels d'une même colonne sont connectés à une même piste de sortie 111, et les pixels de colonnes distinctes sont connectés à des pistes de sortie 111 distinctes. De plus, à titre d'exemple, les pixels d'une même ligne ont leurs noeuds d'application des signaux de commande TX, RI et RS respectivement interconnectés, ce qui permet de commander les B13501 - DD15506ST 15 pixels du capteur ligne par ligne. Les modes de réalisation décrits ne se limitent toutefois pas à cet agencement particulier des pixels du capteur. De plus, les modes de réalisation décrits sont compatibles avec d'autres structures de pixels que celle décrite en relation avec la figure 1. Dans cet exemple, le capteur 500 comprend un étage d'amplification 501 dont un noeud d'entrée n1 est connecté à la piste de sortie 111 du pixel 100. L'étage d'amplification 501 est adapté à fournir, sur un noeud de sortie n2 de l'étage 501, une tension égale à la tension sur le noeud ni, multipliée par un gain G. L'étage d'amplification 501 permet notamment de réduire le bruit thermique du pixel. Dans l'exemple représenté, l'étage d'amplification 501 comprend un amplificateur 503 dont l'entrée est connectée à un noeud n3 et dont la sortie est connectée au noeud n2. L'étage 501 comprend en outre un condensateur 505 reliant le noeud n1 au noeud n2, un condensateur 507 reliant le noeud n3 au noeud n2, un interrupteur SW1 reliant le noeud n3 au noeud n2 en parallèle du condensateur 507, et un condensateur 509 reliant le noeud n2 à un noeud d'application du potentiel de référence bas GND. Le noeud de commande de l'interrupteur SW1 est relié à un noeud d'application d'un signal de commande AZO. Le gain G de l'étage d'amplification 501 est fonction du rapport entre la capacité du condensateur 505 et la capacité du condensateur 507. L'interrupteur SW1 permet, lorsqu'il est fermé, de remettre à zéro la tension d'offset de l'amplificateur 503. Le capteur 500 comprend en outre un circuit analogique de calcul de moyenne 200, du type décrit en relation avec les figures 2, 3 et 4. Dans l'exemple représenté, le circuit de calcul de moyenne 200 est identique ou similaire au circuit 200 de la figure 2. Ainsi, dans cet exemple, le circuit 200 est adapté à calculer la moyenne de M=8 échantillons successifs du signal d'entrée. Il en résulte, comme cela sera détaillé ci-après, que le capteur 500 est adapté à mettre en oeuvre une méthode de lecture de type CMS, dans laquelle 8 échantillons du B13501 - DD15506ST 16 potentiel de réinitialisation, respectivement du potentiel signal, sont moyennés. L'homme du métier saura toutefois adapter le circuit 200 pour réaliser un capteur adapté à la mise en oeuvre d'une lecture CMS avec un nombre M d'échantillon moyennés différent de 8. Dans l'exemple représenté, le noeud d'entrée IN du circuit 200 est connecté au noeud de sortie n2 de l'étage d'amplification 501. De plus, dans cet exemple, l'électrode du condensateur cout opposée au noeud OUT n'est pas directement connectée à un noeud d'application du potentiel de référence bas GND comme dans l'exemple de la figure 6, mais est connectée à un noeud d'entrée n4 d'un convertisseur analogique numérique simple rampe 511, le noeud n4 pouvant par exemple être amené au potentiel de référence GND pendant une phase de calcul de moyenne. Dans cet exemple, le convertisseur analogique numérique 511 comprend un comparateur dont l'entrée en connectée au noeud n4 et dont la sortie est connectée à un noeud n5, et un interrupteur SW2 reliant le noeud n4 au noeud n5. Le noeud de commande de l'interrupteur SW2 est connecté à un noeud d'application d'un signal de commande AZ1. Le convertisseur analogique 511 comprend en outre un condensateur 515 reliant le noeud n4 à un noeud Viump d'application d'une rampe de tension. Le convertisseur 511 comprend en outre un générateur de rampe, non représenté, adapté à appliquer une rampe de tension sur le noeud VRAmp, et un circuit, non représenté, adapté à échantillonner plusieurs fois successivement l'état du noeud n5 de sortie du comparateur 513 pendant la période d'application de la rampe de tension, de façon à générer un mot numérique représentatif du niveau de tension à l'entrée du convertisseur 511. En pratique, dans le cas d'un capteur comportant plusieurs pixels, l'étage d'amplification 501, le circuit de calcul de moyenne 200 et l'étage de conversion analogique 35 numérique 511, peuvent être partagés par plusieurs pixels du B13501 - DD15506ST 17 capteur. Le capteur 500 comprend par exemple un étage d'amplification 501, un circuit de calcul de moyenne 200, et un étage de conversion analogique numérique 511 par piste de sortie 111, c'est-à-dire par colonne de pixels dans l'exemple susmentionné. La figure 6 est un chronogramme illustrant un exemple d'un procédé de commande du capteur de la figure 5. Dans cet exemple, une lecture de type CMS à M=8 échantillons moyennés est mise en oeuvre. La figure 6 représente plus particulièrement l'évolution, en fonction du temps, du potentiel VsN du noeud de lecture SN du pixel 100, et des signaux de commande RS, RI, TX, AZO, (D1, (1)5, (1)6 et AM du pixel 100, de l'étage d'amplification 501, du circuit de calcul de moyenne 200, et de l'étage de conversion analogique numérique 511. A un instant tl' avant la fin d'une phase d'intégration du pixel 100, le transistor de réinitialisation 105 du pixel est rendu passant (signal RI à l'état haut dans cet exemple) de façon à réinitialiser le potentiel du noeud de lecture SN, puis le transistor 105 est ouvert à un instant t2' postérieur à l'instant tl', de façon à isoler le noeud SN du noeud VDD. A l'instant tl', le transistor de sélection 109 est en outre mis à l'état passant (signal RS à l'état haut dans cet exemple). De plus, à l'instant tl', les interrupteurs SW1 et SW2 sont fermés, ce qui entraine la remise à zéro de l'offset de l'étage d'amplification 501 et de l'étage de conversion analogique numérique 511. A un instant t3' postérieur à l'instant t2', l'interrupteur SW1 est ouvert. La tension aux bornes du condensateur 509 est alors sensiblement égale à la tension sur la piste 111, multipliée par le gain G de l'étage d'amplification, et varie proportionnellement aux variations de la tension sur la piste 111. Entre un instant t4' postérieur à l'instant t3', et un instant t7' postérieur à l'instant t4', une séquence de commande 35 du circuit 200, identique ou similaire à la séquence de commande B13501 - DD15506ST 18 décrite en relation avec la figure 3, est mise en oeuvre. Dans l'exemple représenté, les instants t4' et t7' correspondent respectivement aux instants tl et t24 de la figure 3. A l'issue de cette séquence, le condensateur cout présente à ses bornes une tension VR sensiblement égale à la moyenne de 8 échantillons successifs du signal de sortie de l'étage d'amplification 501. La tension VR est représentative du potentiel de réinitialisation du noeud de lecture SN du pixel, multiplié par le gain G. A un instant t5' postérieur à l'acquisition du dernier échantillon du potentiel de réinitialisation, c'est-à-dire postérieur à l'instant t18 de la séquence de la figure 3, le transistor de transfert 103 du pixel 100 est mis à l'état passant (signal TX à l'état haut dans cet exemple), de façon à transférer les charges photogénérées accumulées dans la photodiode 100 sur le noeud de lecture SN du pixel. Le potentiel du noeud SN diminue alors d'une valeur représentative de la quantité de charges photogénérées accumulée dans la photodiode, et donc de l'intensité lumineuse reçue par la photodiode pendant l'intégration. A un instant t6' postérieur à l'instant t5', le transistor 103 est à nouveau bloqué, de façon à isoler le noeud SN du noeud K. Dans l'exemple représenté, le transfert des charges photogénérées sur le noeud SN est effectué pendant une période de transfert t5'-t6' située entre les instants t18 et t24 de la séquence de calcul de moyenne de la figure 3. Plus particulièrement, dans l'exemple représenté, le transfert des charges photogénérées est effectué entre les instants t18 et t20 de la séquence de la figure 3. Les modes de réalisation décrits ne se limitent toutefois pas à ce cas particulier. A titre de variante, le transfert des charges photogénérées sur le noeud SN peut être effectué après l'instant t7'. Entre un instant t8' postérieur à l'instant t7' et postérieur au transfert des charges photogénérées sur le noeud SN, et un instant t9' postérieur à l'instant t8', une séquence 35 de commande du circuit 200, identique ou similaire à la séquence B13501 - DD15506ST 19 de commande décrite en relation avec la figure 3, est à nouveau mise en oeuvre. Dans l'exemple représenté, les instants t8' et t9' correspondent respectivement aux instants tl et t24 de la figure 3. A l'issue de cette séquence, le condensateur cout présente à ses bornes une tension VS sensiblement égale à la moyenne de 8 échantillons successifs du signal de sortie de l'étage d'amplification 501. La tension VS est représentative du potentiel signal du noeud de lecture SN du pixel, multiplié par le gain G. A l'instant t8', l'interrupteur SW2 est en outre ouvert (signal AM à l'état bas dans cet exemple). Il en résulte que, à partir de l'instant t8', la tension sur le noeud d'entrée n4 du convertisseur analogique numérique 511 est égale à la différence entre la tension aux bornes du condensateur cout à l'instant t8' (c'est-à-dire la tension VR) et la tension aux bornes du condensateur cout à l'instant courant. A l'instant t9', la tension sur le noeud d'entrée n4 du convertisseur analogique numérique 511 est donc sensiblement égale à VR-VS. Cette tension définit une valeur de sortie du pixel, et peut être numérisée par le convertisseur analogique 511, en appliquant une rampe de tension adaptée sur le noeud Viump du convertisseur 511. Un avantage du capteur 500 est qu'il permet de mettre en oeuvre une lecture de type CMS, cette lecture ne limitant pas l'étendue de la plage de dynamique des pixels du capteur, et ce quel que soit le nombre M d'échantillons moyennés lors de la mesure. De plus, le circuit de calcul de moyenne 200 est particulièrement simple à réaliser et présente une consommation 30 électrique relativement faible. En outre, dans l'exemple de la figure 5, l'étage de conversion analogique numérique est avantageusement utilisé pour calculer, dans le domaine analogique, la différence entre le niveau de potentiel de réinitialisation du pixel et le niveau de 35 potentiel signal du pixel. B13501 - DD15506ST 20 Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les modes de réalisation décrits ne se 5 limitent pas à l'exemple particulier décrit en relation avec la figure 5 dans lequel un étage d'amplification est prévu entre la piste de sortie du pixel et l'entrée du circuit de calcul de moyenne. A titre de variante, l'étage d'amplification 501 de l'exemple de la figure 5 peut être omis, ou remplacé par un 10 étage d'amplification différent. De plus, les modes de réalisation décrits ne se limitent pas à l'exemple particulier décrit en relation avec la figure 5, dans lequel la différence entre la moyenne des M échantillons du potentiel de réinitialisation et la moyenne des 15 M échantillons du potentiel signal est calculée au moyen de l'étage de conversion analogique numérique couplé au pixel. A titre de variante, la différence des moyennes peut être calculée par tout autre circuit analogique de soustraction adapté. Par ailleurs, bien que l'on ait décrit un exemple de 20 circuit de calcul de moyenne à base de capacités commutées, les modes de réalisation décrits ne se limitent pas à cet exemple particulier. Plus généralement, tout autre circuit adapté à calculer, en analogique, une moyenne de plusieurs échantillons successifs d'un signal de sortie d'un pixel du capteur, sans 25 générer de signal intermédiaire de valeur supérieure à la valeur du plus grand échantillon, peut être utilisé en remplacement du circuit 200 décrit ci-dessus, par exemple un circuit à base de capacités commutées présentant une architecture différente de celle décrite ci-dessus, ou un circuit à base de transistors. 30 En outre, dans le cas où un circuit de calcul de moyenne à base de capacités commutées du type décrit ci-dessus est utilisé, l'homme du métier saura prévoir d'autres séquences de commande que la séquence de la figure 3 pour acquérir M échantillons de la tension sur le noeud d'entrée IN du circuit, B13501 - DD15506ST 21 et fournir, sur le noeud de sortie OUT du circuit, une tension égale à la moyenne des M échantillons. REVENDICATIONS1. Capteur d'images CMOS (500), comportant au moins un pixel (100) et un circuit (200) agencé pour recevoir, sur un premier noeud (IN) du circuit, un signal analogique représentatif du niveau de luminosité reçu par le pixel (100), 5 le circuit (200) étant adapté à acquérir successivement 2n échantillons dudit signal, n étant un entier supérieur ou égal à 1, et à fournir, sur un deuxième noeud (OUT) du circuit, un signal analogique de valeur égale à la moyenne des valeurs desdits échantillons, sans générer de signal intermédiaire de 10 valeur supérieure à la valeur du plus grand échantillon acquis. 2. Capteur (500) selon la revendication 1, dans lequel le circuit (200) comprend des premier (cout) et deuxième (ci) condensateurs reliés par des interrupteurs (si, s2), et est adapté à, successivement : 15 stocker un premier échantillon dans le premier condensateur (cout) ; stocker un deuxième échantillon dans le deuxième condensateur (cl) ; et relier en parallèle les premier (cout) et deuxième 20 (cl) condensateurs. 3. Capteur (500) selon la revendication 2, dans lequel le circuit (200) comprend des premier (si) et deuxième (s2) interrupteurs, et dans lequel : le deuxième condensateur (cl) a une première électrode 25 reliée au premier noeud (IN) par l'intermédiaire du premier interrupteur (si), et une deuxième électrode reliée à un noeud d'application d'un potentiel de référence (GND) ; et le premier condensateur (cout) a une première électrode connectée au deuxième noeud (OUT) et reliée à la 30 première électrode du deuxième condensateur (cl) par l'intermédiaire du deuxième interrupteur (s2), et une deuxième électrode reliée à un noeud d'application du potentiel de référence (GND).B13501 - DD15506ST 23 4. Capteur (500) selon la revendication 3, dans lequel n est supérieur ou égal à 2, et dans lequel le circuit (200) comprend en outre n-1 branches comportant chacune deux interrupteurs (s2i, s2i+1) en série entre la première électrode du deuxième condensateur (c1) et la première électrode du premier condensateur (cout), et un condensateur (ci) reliant le point milieu entre les deux interrupteurs (s2i, s2i+1) de la branche et un noeud d'application du potentiel de référence (GND). 5. Capteur (500) selon la revendication 4, dans lequel le circuit (200) comprend en outre une unité de commande (201) adaptée à commander les interrupteurs (si, ... s2n) de façon à acquérir successivement 2n échantillons de la tension au premier noeud (IN) dans les n+1 condensateurs (cl, ... cn, cout), et à fournir, aux bornes du deuxième condensateur (cout), une tension égale à la moyenne des échantillons acquis. 6. Capteur (500) selon l'une quelconque des revendi- cations 2 à 5, dans lequel lesdits condensateurs (cl, ... cn, cout) sont de même capacité. 7. Capteur (500) selon l'une quelconque des revendi- cations 1 à 5, dans lequel le premier noeud (IN) du circuit (200) est relié au pixel (100) par l'intermédiaire d'un étage d'amplification (501). 8. Capteur (500) selon l'une quelconque des revendi25 cations 1 à 7, dans lequel ledit pixel (100) comprend une photodiode (101) reliée à un noeud de lecture (SN) par un transistor de transfert (103). 9. Capteur (500) selon la revendication 8, comprenant un circuit de commande adapté à, lors d'une phase de lecture 30 d'une valeur de sortie du pixel (100) : réinitialiser le noeud de lecture (SN) ; commander le circuit (200) pour acquérir 2n échantillons représentatifs du potentiel du noeud de lecture (SN) et fournir un premier signal analogique de valeur égale à 35 la moyenne de ces échantillons ;B13501 - DD15506ST 24 transférer des charges photogénérées accumulées dans la photodiode (101) du pixel (100) sur le noeud de lecture (SN) par l'intermédiaire du transistor de transfert (103) ; commander le circuit (200) pour acquérir 2n 5 échantillons représentatifs du potentiel du noeud de lecture (SN) et fournir un deuxième signal analogique de valeur égale à la moyenne de ces échantillons ; et fournir une valeur de sortie égale à la différence entre les premier et deuxième signaux analogiques.