Brevet FR3017746A1 — publié le 20150821

CELLULE MEMOIRE VERTICALE AYANT UN IMPLANT DRAIN-SOURCE FLOTTANT NON AUTO-ALIGNE La présente invention concerne les cellules mémoire à grille divisée comprenant chacune une section de transistor de sélection et une section de transistor à grille flottante. La section de transistor de sélection comporte une grille de sélection et la section de transistor à grille flottante comporte une grille flottante et une grille de contrôle. Les cellules mémoire dites "à grille divisée" ("split gate") sont classiquement programmées par injection d'électrons chauds (ou "injection de porteurs chauds"). La programmation par électrons chauds présente, par rapport à la programmation par effet tunnel, l'avantage d'être de courte durée, généralement 100 fois plus courte qu'une programmation par effet tunnel. Le temps de programmation d'une cellule mémoire par injection d'électrons chauds est typiquement de l'ordre de quelques microsecondes contre quelques millisecondes pour une programmation par effet tunnel. Lors de la programmation par électrons chauds, les deux sections de transistor de la cellule mémoire coopèrent en vue de l'injection de charges électriques dans la grille flottante. La section de transistor de sélection présente un canal conducteur dans lequel se forme un courant comprenant des électrons à haute énergie cinétique, dits "électrons chauds". Lorsque ce courant atteint le canal conducteur de la section de transistor à grille flottante, une zone d'injection se forme où les électrons à haute énergie sont injectés dans la grille flottante sous l'effet d'un champ électrique transversal créé par la tension appliquée à la grille de contrôle. La figure 1 montre l'agencement d'une cellule mémoire à grille divisée classique Cli,j dans une ligne de mot WLi d'un plan mémoire. La grille de sélection SG de la section de transistor de sélection ST de la cellule mémoire est connectée à une ligne de sélection SLi et la grille de contrôle CG de la section de transistor à grille flottante FGT est connectée à une ligne de contrôle de grille CGLi. Le drain D de la section de transistor de sélection est connecté à une ligne de bit BLi et la source S de la section de transistor à grille flottante FGT est connectée à une ligne de source SCLi. Les lignes de sélection SLi, de contrôle de grille CGLi et de source SCLi sont parallèles et reliées à l'ensemble des cellules mémoire de la ligne de mot. La ligne de bit BLi est transversale aux lignes SLi, CGLi, SCLi et est également connectée à des cellules mémoire appartenant à d'autres lignes de mot (non représentées). La ligne de sélection SLi reçoit une tension de sélection VSi, la ligne de contrôle de grille CGLi reçoit une tension de grille VGi et la ligne de source SCLi reçoit une tension de source VSC. La tension VG est généralement élevée, par exemple 10 V, pour faire apparaître, dans le canal de la section de transistor à grille flottante FGT, un champ électrique transversal favorisant l'injection d'électrons dans la grille flottante. La tension VSC est suffisamment élevée, par exemple 4 V, pour assurer la conduction de la cellule mémoire. La tension VS est généralement fixée à une valeur supérieure à la tension de seuil de la section de transistor de sélection, par exemple entre 1V et 3V. Un courant de programmation traverse la cellule mémoire et la ligne de bit BLi. Un flux d'électrons circulant en sens inverse du courant traverse le canal de la section de transistor de sélection jusqu'à atteindre le point d'injection dans le canal de la section de transistor à grille flottante. En contrepartie de leur bon rendement d'injection, les cellules mémoire à grille divisée présentent l'inconvénient d'occuper une plus grande surface de semiconducteur que les cellules mémoire flash classiques, également programmées par injection d'électrons chauds mais ne comportant qu'une grille de contrôle. Le brevet US 5 495 441 divulgue une cellule mémoire dite "à grille divisée" dont la section de transistor de sélection est agencée verticalement pour diminuer l'encombrement de la cellule mémoire. La figure 2 correspond à la figure 7 de ce document et montre par une vue en coupe la structure d'une telle cellule mémoire. Les signes de référence numériques sur la figure 2 sont ceux de la figure 7 originale du document précité. La cellule mémoire C2 montrée sur la figure 2 comporte une tranchée gravée dans un substrat (27) après formation d'une grille flottante FG (28) en polysilicium (silicium polycristallin) au-dessus du substrat. La tranchée a ensuite été recouverte d'une couche d'oxyde (200a, 200b). Une couche conductrice en polysilicium (26) a ensuite été déposée sur l'ensemble de la cellule mémoire. La couche conductrice (26) présente une partie s'étendant dans la tranchée et formant une grille de sélection verticale SG, une partie s'étendant sur la grille flottante FG (28) formant une grille de contrôle horizontale CG, le reste de la couche conductrice formant une ligne de sélection SL de la cellule mémoire. Une région dopée (21) implantée dans le substrat forme une ligne de bit BL et des régions dopées (20) implantées au fond de la tranchée forment des "lignes de bit de source" SBL ("source bit liges") qui sont parallèles à la ligne de bit BL (21). La cellule mémoire C2 comporte ainsi une section de transistor de sélection ST ayant un canal vertical de longueur Ll, et une section de transistor à grille flottante FGT ayant un canal horizontal de longueur L2, qui coopèrent pour former un transistor ayant un canal de longueur Ll+L2. Les grilles de contrôle CG et de sélection SG des deux sections de transistor FGT, ST sont formées par la même couche conductrice (26) et sont confondues. La cellule mémoire C2 est formée conjointement à une cellule mémoire C2' reliée à la même ligne de sélection SL (26) et à la même ligne de bit BL (21), mais à une "ligne de bit de source" SBL' (20) différente. Comme le montre la figure 3, cette structure de cellule mémoire C2, C2' impose une architecture de plan mémoire très différente de l'architecture conventionnelle montrée sur la figure 1. Les sources S des sections de transistor de sélection ST des deux cellules mémoire jumelles sont reliées aux "lignes de bit de source" SBL (20), SBL' (20) qui sont parallèles à la ligne de bit BL (21). La ligne de sélection SL (26) , les grilles SG (26) et CG (26) des cellules mémoire sont au même potentiel électrique, les grilles SG et CG ne formant donc qu'une grille unique de sélection/contrôle. Cette structure de cellule mémoire offre un faible encombrement grâce à l'agencement vertical de la section de transistor de sélection. En contrepartie, elle implique une multiplication du nombre de lignes de source, sous forme de "lignes de bit de source" SBL, d'où il résulte une multiplication des moyens de commutation de tensions dans le plan mémoire. Par exemple, une ligne de mot comprenant 1024 cellules mémoire nécessitera 512 lignes de bit et 1024 "lignes de bit de source" parallèles aux lignes de bit, contre 1024 lignes de bit et une seule ligne de source dans une architecture conventionnelle du type montré sur la figure 1. D'autre part, les grilles de contrôle CG et de sélection 5 SG étant au même potentiel électrique car formées par la même couche de polysilicium (26), il n'est pas possible de leur appliquer des tensions différentes permettant d'optimiser le rendement d'injection avec l'efficacité qu'offre une cellule mémoire à grille divisée 10 conventionnelle du type représenté sur la figure 1. Enfin, l'oxyde de grille 200a qui recouvre la tranchée est formé en même temps qu'un oxyde latéral 200b qui isole la grille de sélection SG de la grille flottante 15 FG. Il n'est donc pas possible de contrôler séparément l'épaisseur de l'oxyde de grille 200a et celle de l'oxyde latéral 200b. Ce procédé de fabrication offre donc peu de flexibilité pour le contrôle des caractéristiques électriques de la cellule mémoire, notamment son 20 rendement d'injection, sa tension de seuil dans la région de canal vertical Ll, et sa tension de claquage. Il pourrait donc être souhaité de prévoir une structure de cellule mémoire à grille divisée perfectionnée, et un 25 procédé de fabrication d'une telle cellule mémoire. Des modes de réalisation de l'invention concernent une cellule mémoire formée sur substrat semi-conducteur, comprenant une grille de sélection verticale s'étendant 30 dans une tranchée pratiquée dans le substrat, une grille flottante s'étendant au-dessus du substrat, et une grille de contrôle horizontale s'étendant au-dessus de la grille flottante, dans laquelle la grille flottante s'étend également au-dessus d'une partie de la grille de 35 sélection verticale, sur une distance de recouvrement non nulle, la cellule mémoire comprenant une région dopée électriquement flottante, implantée à l'intersection d'une région de canal vertical s'étendant en face de la grille de sélection et d'une région de canal horizontal s'étendant en face de la grille flottante. Selon un mode de réalisation, la tranchée est recouverte d'une couche diélectrique comprenant une région de plus forte épaisseur à proximité de la surface du substrat, et la grille flottante comporte une protubérance qui s'étend en dessous de la surface du substrat dans la région de plus forte épaisseur de la couche diélectrique et présente une face en regard d'une partie de la grille de sélection verticale. Selon un mode de réalisation, la cellule mémoire comprend une couche enterrée formant un plan de source collectif pour la collecte de courants de programmation de la cellule mémoire et de cellules mémoire formées sur le même substrat. Des modes de réalisation de l'invention concernent également un groupe de cellules mémoire comprenant une première et une seconde cellules mémoire selon l'invention, partageant la même grille de sélection verticale. Des modes de réalisation de l'invention concernent également un circuit à mémoire, comprenant un plan 30 mémoire comprenant une pluralité de cellules mémoire selon l'invention. Des modes de réalisation de l'invention concernent également un circuit à mémoire comprenant au moins une 35 cellule mémoire selon l'invention, et des moyens de programmation de la cellule mémoire configurés pour appliquer au substrat, à la grille de sélection verticale, à la grille de contrôle horizontale et à des régions de drain et de source de la cellule mémoire, des potentiels électriques tels que des électrons chauds sont injectés dans la grille flottante. Des modes de réalisation de l'invention concernent également un circuit à mémoire comprenant des cellules mémoire selon le mode de réalisation susdécrit ayant une protubérance qui s'étend en dessous de la surface du substrat dans la région de plus forte épaisseur de la couche diélectrique et qui présente une face en regard d'une partie de la grille de sélection verticale, et des moyens d'effacement de la cellule mémoire par effet tunnel configurés pour appliquer à la grille de sélection verticale et la grille de contrôle horizontale de la cellule mémoire des potentiels électriques tels que des charges électriques sont extraites de la grille flottante et recueillies par la grille de sélection verticale par l'intermédiaire de la protubérance de la grille flottante et du matériau diélectrique s'étendant entre la protubérance et la grille de sélection verticale. Des modes de réalisation de l'invention concernent également un procédé de fabrication sur un substrat semi- conducteur d'une cellule mémoire programmable électriquement, comprenant les étapes consistant à - graver une tranchée dans le substrat, par l'intermédiaire d'un masque dur, déposer sur les parois de la tranchée une première couche diélectrique, déposer sur le substrat une première couche conductrice et graver la première couche conductrice pour former une grille de sélection verticale s'étendant dans la tranchée, déposer sur le substrat une seconde couche diélectrique, déposer sur la seconde couche diélectrique une seconde couche conductrice, et graver la seconde couche conductrice de manière à former une grille flottante, procédé dans lequel la seconde couche conductrice est gravée de manière que la grille flottante recouvre partiellement la grille de sélection verticale sur une distance de recouvrement non nulle, et comportant, avant le dépôt de la première couche diélectrique sur les parois de la tranchée, une étape d'implantation inclinée de dopants dans une région du substrat située en bordure haute de la tranchée et sous le masque dur, l'implantation étant faite par l'intermédiaire d'une paroi verticale de la tranchée, pour former dans la cellule mémoire une région dopée électriquement flottante située à l'intersection d'une région de canal vertical s'étendant en face de la grille de sélection et d'une région de canal horizontal s'étendant en face de la grille flottante. Selon un mode de réalisation, la seconde couche conductrice est gravée à partir d'un plan de photolithographie définissant entre le bord proximal de la grille flottante et le bord proximal correspondant de la grille de sélection verticale une distance de recouvrement théorique au moins égale à une tolérance de photolithographie du procédé de fabrication. Selon un mode de réalisation, le procédé comprend une étape préliminaire consistant à implanter dans le substrat un plan conducteur formant une ligne de source 30 pour la cellule mémoire. Selon un mode de réalisation, le procédé comprend une étape consistant à réaliser dans la couche diélectrique recouvrant la tranchée, une région de plus forte épaisseur située à proximité de la surface du substrat. Selon un mode de réalisation, le procédé comprend 5 une étape consistant à réaliser un creux dans la région de plus forte épaisseur de la couche diélectrique. Selon un mode de réalisation, le creux est conformé de manière à s'étendre en dessous de la surface du 10 substrat et de manière que la grille flottante présente une protubérance s'étendant dans le creux et présentant une face en regard d'une partie de la grille de sélection verticale. 15 Selon un mode de réalisation, le procédé comprend des étapes de dépôt d'une troisième couche diélectrique sur la seconde couche conductrice et de dépôt d'une troisième couche conductrice sur la troisième couche diélectrique, et une étape de gravure simultanée de la 20 troisième couche conductrice et de la seconde couche conductrice, pour former une grille de contrôle horizontale sur la grille flottante. Des modes de réalisation de l'invention concernent 25 également un procédé de fabrication d'un circuit intégré sur plaquette de semi-conducteur, incluant le procédé de fabrication d'une cellule mémoire selon l'invention. Ces objets et caractéristiques de la présente invention 30 seront mieux compris à la lecture de la description suivante de modes de réalisation d'un procédé de fabrication d'une cellule mémoire selon l'invention, et d'exemples de cellules mémoire réalisées selon ce procédé, faite à titre non limitatif en relation avec les 35 figures jointes parmi lesquelles : - la figure 1 précédemment décrite montre une architecture conventionnelle de plan mémoire comprenant des cellules mémoire à grille divisée, - la figure 2 précédemment décrite est une vue en coupe 5 d'une cellule mémoire à grille divisée classique ayant une grille de sélection verticale, - la figure 3 précédemment décrite montre une architecture de plan mémoire recevant la cellule mémoire de la figure 2, 10 - les figures 4 à 18 sont des vues en coupe montrant des étapes d'un procédé de fabrication d'une cellule mémoire selon l'invention, - les figures 19A à 19C montrent des cellules mémoire réalisées au moyen de ce procédé, 15 - les figures 20 et 21 montrent des étapes complémentaires de fabrication d'un circuit intégré comprenant une cellule mémoire selon l'invention, - la figure 22 illustre un procédé de programmation d'une cellule mémoire selon l'invention, 20 - la figure 23 illustre un procédé d'effacement d'une cellule mémoire selon l'invention, - les figures 24 et 25 illustrent un autre procédé d'effacement d'une cellule mémoire selon l'invention, - la figure 26 montre une architecture de plan mémoire 25 comprenant une cellule mémoire selon l'invention, et - la figure 27 montre un exemple de circuit à mémoire comprenant des cellules mémoire selon l'invention. Les figures 4 à 18 montrent, par des vues en coupe, des 30 étapes d'un procédé de fabrication d'une cellule mémoire selon l'invention. Les figures 13A et 13B montrent deux variantes d'une étape de ce procédé. Les figures 14A à 14C et 15A à 15C montrent trois variantes de deux autres étapes de ce procédé. Les figures 19A à 19C montrent les 35 trois variantes C31, C32, C33 d'une cellule mémoire C3 selon l'invention réalisée au moyen de ce procédé et de ses variantes. La cellule mémoire C3 (C31, C32, C33) montrée sur les 5 figures 19A, 19B, 19C comprend une grille flottante horizontale FG formée sur un substrat PW de type P, une grille de contrôle horizontale CG s'étendant sur la grille flottante FG, l'ensemble formant un empilement de grille FG/CG, et une grille de sélection verticale SG 10 formée dans une tranchée 10 pratiquée dans le substrat, la tranchée étant recouverte d'une couche diélectrique Dl. La cellule mémoire C3 est réalisée ici en même temps qu'une cellule mémoire jumelle C3' (C31', C32', C33') utilisant la même grille de sélection SG. 15 La grille flottante FG s'étend au-dessus d'une partie de la grille de sélection SG. La distance Dov entre le bord proximal de la grille flottante FG et le bord proximal correspondant de la grille de sélection SG est ici 20 négative, et est appelée "distance de recouvrement" dans ce qui suit. La cellule mémoire C3 comprend également une région de source nO enterrée de type N, reliée à une ligne de 25 source SCL, une région drain-source flottante nl de type N qui n'est reliée à aucune ligne conductrice ou source de potentiel, et une région de drain n2 de type N destinée à être reliée à une ligne de bit. La cellule mémoire C3 peut être vue comme une combinaison d'un 30 transistor à grille flottante horizontal et d'un transistor de sélection vertical, le transistor à grille flottante horizontal comprenant l'empilement de grille FG/CG, la région n2 comme région de drain et la région nl comme région de source, le transistor de sélection 35 vertical comprenant la grille de sélection verticale SG, la région nl comme région de drain, et la région nO comme région de source. Toutefois, la région de drain-source nl est ici flottante et l'ensemble forme en réalité l'équivalent d'un seul transistor du type à grille divisée, programmable par injection d'électrons chauds et s'étendant entre la région de source nO et la région de drain n2. Ainsi, la région nl est appelée région "drain/source" par analogie avec une structure de cellule mémoire à deux transistors du type précité, mais n'assure pas ici la collecte d'électrons. La région nl est prévue pour améliorer la fiabilité de la cellule mémoire dans le temps, en la protégeant contre certains types de dégradations apparaissant avec son vieillissement, comme cela sera détaillé plus loin. Les variantes C31, C32 de la cellule mémoire C3, représentées sur les figures 19A, 19B, comprennent, dans la couche diélectrique Dl, une région Dl' de plus forte épaisseur, située à proximité de la surface du substrat PW. Dans le mode de réalisation représenté, l'épaisseur de la région Dl' augmente au fur et à mesure que l'on se rapproche de la surface du substrat et présente, vue en coupe, un profil sensiblement en forme de "V", la couche diélectrique Dl présentant un profil correspondant sensiblement en forme de "Y". A titre d'exemple numérique, la couche diélectrique Dl présente une épaisseur de l'ordre de 5 à 10 nm (nanomètres), et la région Dl' une épaisseur de l'ordre de 15 à 20 nm sans sa partie proche de la surface du substrat. Par ailleurs, la face inférieure de la grille flottante FG de la variante C31 de la cellule mémoire C3 comporte une protubérance p15 qui s'étend en dessous de la surface du substrat PW, dans la région Dl' de la couche Dl, et présente une face en regard d'une partie de la grille de sélection SG. La figure 4 montre un stade préliminaire de réalisation de la cellule mémoire C3. Une couche dopée profonde NL a été implantée dans une plaquette de substrat semiconducteur ou wafer WF. Cette couche est par exemple la couche d'isolation de type N d'un caisson de type P formant le substrat PW dans lequel la cellule mémoire est réalisée. Cette couche servira de ligne de source SCL à toutes les cellules mémoire implantées dans le substrat PW, plus précisément un plan de source collectif, apte à collecter les courants de programmation de plusieurs cellules mémoire. Des tranchées d'isolation peu profonde de type STI ("Shallow Trench Isolation"), non visibles sur la figure 4 car situées dans un plan de coupe parallèle à celui de la figure, peuvent avoir été réalisées à la surface du substrat, dans le cadre d'une fabrication collective de plusieurs rangées de cellules mémoire. Une couche d'oxyde sacrificiel SOX a ensuite été déposée à la surface du substrat PW. Au cours d'une étape illustrée sur la figure 5, un masque dur HM1 ("hard mask") est formé sur la couche d'oxyde SOX, par dépôt ou croissance d'une ou plusieurs couches solides, par exemple en oxyde de silicium ou nitrure de silicium ou une combinaison de ces matériaux. Un masque de résine photosensible PH est ensuite déposé sur le masque HM1, puis est développé de manière à former une ouverture 1 dans le masque PH. Au cours d'une étape dont le résultat est illustré sur la figure 6, le masque HM1 a été gravé à travers le masque de résine PH de manière à former une ouverture correspondante 1 dans le masque HM1, et le masque PH a ensuite été retiré. Au cours d'une étape illustrée sur la figure 7, la 5 tranchée 10 est formée dans le substrat PW par gravure de celui-ci à travers l'ouverture 1 du masque HM1. Le procédé de gravure utilisé est de préférence un procédé de gravure sèche non sélectif et anisotrope, tel un procédé de gravure à plasma. La profondeur de la tranchée 10 est ici inférieure à la profondeur d'implantation de la couche dopée NL. A titre d'exemple numérique, la tranchée présente une profondeur de 450 nm et la couche NL est implantée à 750 nm de la surface du substrat. 15 Au cours d'une étape illustrée sur la figure 8A, une poche dopée profonde formant la région nO est implantée dans le substrat par l'intermédiaire de la tranchée 10, au voisinage du fond de la tranchée 10. La région nO est formée par implantation ionique verticale, et reste 20 localisée dans la région du substrat située au voisinage du fond de la tranchée 10. La région nO s'étend jusqu'à la couche dopée NL et servira donc de région de source à la cellule mémoire en voie de formation, tandis que la couche dopée NL servira de ligne de source SCL dans la 25 continuité de la région de source nO. Dans une variante de réalisation, la région nO n'est pas implantée et la tranchée 10 est gravée sur une plus grande profondeur de manière à atteindre la couche NL, qui servira de région de source et de ligne de source. 30 Au cours d'une étape illustrée sur la figure 8B, une poche dopée peu profonde formant la région drain-source flottante n1 est implantée dans une région du substrat PW s'étendant sous le masque dur HM1 et la couche d'oxyde 35 SOX. L'implantation est faite par implantation ionique avec un angle d'inclinaison ("tilt angle ion implantation"), à travers la paroi verticale de la tranchée 10 et en utilisant le masque dur comme masque de dopage, selon un axe d'implantation incliné montré par une flèche Al. L'angle d'inclinaison de l'axe d'implantation Al relativement à un axe vertical VA perpendiculaire au substrat est choisi de manière que la région nl s'étende sous la surface du substrat PW et qu'elle ne s'étende pas trop dans la profondeur du substrat, pour permettre ultérieurement l'apparition, entre les régions nO et nl et en face de la tranchée 10, d'un canal conducteur vertical. Les technologies actuelles offrent un angle d'implantation pouvant atteindre 45° relativement à l'axe vertical VA. Cette étape d'implantation est suivie ici de l'implantation de la région flottante correspondante nl de la cellule jumelle C3', par l'intermédiaire de l'autre paroi verticale de la tranchée 10, selon un axe d'implantation Al' présentant un angle d'inclinaison opposé à celui de l'axe d'implantation Al, relativement à l'axe vertical VA. Au cours d'une étape illustrée sur la figure 9, la couche diélectrique Dl est ensuite formée sur les parois de la 25 tranchée 10, par exemple par croissance d'oxyde. Au cours d'une étape illustrée sur la figure 10, une couche conductrice Pl, par exemple en polysilicium, est déposée sur l'ensemble du substrat, ainsi qu'à 30 l'intérieur de la tranchée 10. Au cours d'une étape illustrée sur la figure 11, la couche P3 est gravée de manière à ne plus subsister à la surface du substrat, sauf à l'intérieur de la tranchée 10 35 où elle forme la grille de sélection SG. Cette étape inclut la gravure simultanée de la couche d'oxyde sacrificiel SOX, ou est suivie d'une étape de gravure humide de la couche SOX. Des étapes suivantes, illustrées sur les figures 12, 13A, 13B, visent à réaliser la région Dl' de plus forte épaisseur dans la couche diélectrique Dl des cellules C31 (Fig. 19A) et C32 (Fig. 19B). A l'étape illustrée sur la figure 12, une couche de diélectrique haute tension DHV est déposée sur l'ensemble du substrat, ici par croissance d'un oxyde thermique tel que du dioxyde de silicium SiO2, par exemple sur une épaisseur de l'ordre de 10 à 15 nm. Ce dépôt peut être effectué en une ou plusieurs étapes et l'oxyde formé provient en partie de l'oxydation du matériau formant le substrat PW, ici du silicium. Cette oxydation fait apparaître la région Dl' au voisinage de la surface du substrat, d'une part par oxydation du matériau du substrat se trouvant en regard de la tranchée 10, ici du silicium, et d'autre part par oxydation du matériau formant la grille verticale SG, ici du polysilicium. Une oxydation égale du silicium et du polysilicium de chaque côté de la couche diélectrique Dl conduit à la forme sensiblement en V de la région Dl'. La durée de cette étape d'oxydation, l'épaisseur de la couche DHV, et les conditions de sa mise en oeuvre permettent de contrôler la profondeur et la largeur de la région Dl'. Il sera noté que cette étape est optionnelle vis-à-vis du procédé de fabrication de la cellule mémoire, mais peut être nécessaire dans le cadre de la réalisation simultanée de transistors haute tension présents dans d'autres parties du circuit dans lequel la cellule mémoire est intégrée. A l'étape montrée sur l'une quelconque des figures 13A, 13B, la couche diélectrique DHV est retirée par gravure, par exemple au moyen d'une technique dite "BOE" ("Buffered Oxide Etch") à base d'acide fluorhydrique (HF). Il s'ensuit un retrait partiel du diélectrique de la région Dl', conduisant à l'apparition d'un creux 15 (figure 13A) ou d'un creux 16 (figure 13B) dont la profondeur dépend des conditions dans lesquelles cette étape de gravure est mise en oeuvre, et peut être contrôlée par l'homme de l'art. Ainsi, dans les exemples de réalisation représentés, la région Dl' de la cellule mémoire C31 en formation (Fig. 13A) présente un creux 15 qui s'étend en regard de la grille enterrée SG, en- dessous de la surface du substrat. Le creux est ici en forme de pointe, en raison de la forme en "V" de la région Dl'. Par contre, la région Dl' de la cellule mémoire C32 en formation (Fig. 13B) ne présente qu'un creux superficiel 16. A l'étape montrée sur l'une quelconque des figures 14A, 14B, 14C, une couche diélectrique tunnel D2, par exemple de l'oxyde de silicium, est déposée sur l'ensemble du substrat, par exemple sur une épaisseur de l'ordre de 7 à 10 nm. La figure 14A montre le profil de la région Dl' après dépôt de la couche diélectrique D2 sur la cellule mémoire en formation C31. Le creux 15 n'est que partiellement rempli par le diélectrique D2 et s'étend toujours en regard de la grille verticale enterrée SG, en-dessous de la surface du substrat. La figure 14B montre le profil de la région Dl' après dépôt de la couche diélectrique D2 sur la cellule mémoire en formation C32. Le creux superficiel 16 est presque complétement rempli par le diélectrique D2. La figure 14C montre le profil de la couche D2 après son dépôt sur la cellule mémoire en formation C33. Le substrat de la cellule mémoire C33, tel que montré sur la figure 11, n'a pas fait l'objet de l'étape de dépôt de diélectrique haute tension et ne comporte donc pas la région Dl'. A l'étape montrée sur l'une quelconque des figures 15A, 15B, 15C, une couche conductrice P2, par exemple en 10 polysilicium, est déposé sur l'ensemble du substrat. La figure 15A montre le profil de la couche P2 après dépôt de celle-ci sur la cellule mémoire en formation C31. La face inférieure de la couche P2 présente la 15 protubérance susmentionnée p15 qui s'étend dans le creux 15 en dessous de la surface du substrat, et présente une face en regard d'une partie de la grille de sélection SG. La figure 15B montre le profil de la couche P2 après dépôt de celle-ci sur la cellule mémoire en formation 20 C32. La face inférieure de la couche P2 présente une protubérance p16 de faible étendue qui s'étend dans le creux superficiel 16. La figure 15C montre le profil de la couche P2 après dépôt de celle-ci sur la cellule mémoire en formation C33. Dans ce mode de réalisation, la 25 face inférieure de la couche P2 ne présente aucune irrégularité. Dans ce qui suit, la protubérance p16 sera considérée comme négligeable et la cellule mémoire C32 comme équivalente à la cellule mémoire C33. 30 Les figures 16, 17 et 18 illustrent des étapes suivantes de fabrication de la cellule C3. La cellule mémoire représentée est la cellule C31 mais ces étapes sont appliquées également aux cellules mémoire C32, C33, qui ne sont pas représentées dans un souci de simplicité. 35 A l'étape illustrée sur la figure 16, la couche D2 est recouverte d'une couche diélectrique D3, par exemple un oxyde dit "interpoly" de type ONO (oxyde-nitrure-oxyde). La couche D3 est ensuite recouverte d'une couche conductrice P3, ici en polysilicium, et la couche P3 est ensuite recouverte par un masque dur HM2. A l'étape illustrée sur la figure 17, le masque dur HM2 est gravé par photolithographie de manière à ne conserver 10 que deux parties de masque HM2-1, HM2-2 correspondant à l'empilement de grille FG/CG à réaliser. A l'étape illustrée sur la figure 18, les couches D2, P2, D3 et P3 sont gravées par gravure sèche anisotrope. Les 15 régions protégées par les parties de masque HM2-1, HM2-2 ne sont pas gravées et forment l'empilement de grilles FG/CG comprenant la couche diélectrique tunnel D2, la grille flottante FG, la couche diélectrique D3, et la grille de contrôle CG. 20 Le positionnement des parties de masque HM2-1, HM2-2 détermine la position de l'empilement de grille FG/CG relativement à la grille verticale SG. Ce positionnement doit être déterminé lors de la conception du plan de 25 photolithographie ("layout") de la cellule mémoire. A cet effet, le concepteur doit définir une distance de recouvrement théorique Dovt correspondant à la distance de recouvrement visée Dov en tenant compte d'une tolérance "T" du procédé de fabrication. La distance de 30 recouvrement obtenue Dov est égale à la distance de recouvrement théorique Dovt plus ou moins cette tolérance, et est donc comprise dans l'intervalle ouvert ]Dovt-T; Dovt+T[ (la tolérance T considérée ici étant une erreur limite qui n'est pas supposée atteinte par le 35 procédé de fabrication). Dans un mode de réalisation, la distance de recouvrement théorique est Dovt=T, pour obtenir une distance de recouvrement Dov comprise dans l'intervalle]0; 2T[. En 5 d'autres termes, les cellules mémoire réalisées présentent, entre le bord proximal de l'empilement de grille FG/CG et le bord proximal correspondant de la grille verticale SG, une distance de recouvrement Dov allant d'une valeur proche de zéro à une valeur proche de 10 2T, la valeur proche de zéro correspondant à un alignement quasi-parfait de l'empilement de grilles relativement à la grille verticale SG. A titre d'exemple, avec un procédé de fabrication 15 permettant de réaliser une grille flottante FG d'une longueur de l'ordre de 120 à 150 nm, une valeur typique de tolérance T est de l'ordre de 20 nm, et la largeur de la grille verticale SG est de l'ordre de 150 à 300 nm. La distance de recouvrement Dov est alors comprise dans 20 l'intervalle ]0 ; 40 nm[. Les figures 19A, 19B, 19C précédemment décrites représentent les trois variantes C31, C32, C33 de la cellule mémoire C3 obtenues après des étapes de 25 finalisation du procédé de fabrication, en particulier : - le retrait des parties de masque HM2-1, HM2-2, - le dépôt d'une couche diélectrique latérale D4 sur les parois verticales de l'empilement de grille FG/DG, et - la formation dans le substrat PW d'une poche dopée 30 formant la région de drain n2, par implantation verticale auto-alignée sur un bord extérieur de l'empilement de grille FG/CG, cette étape permettant de former simultanément la région de drain n2 de la cellule mémoire jumelle C3' (C31', C32', C33'). 35 Ces étapes peuvent être suivies d'étapes complémentaires visant à réaliser un circuit intégré complet. Par exemple, comme montré sur la figure 20, les régions de drain n2 des cellules jumelles C3, C3' sont ensuite reliées à une ligne de bit BL réalisée dans un premier niveau de métal ou "métal 1", par l'intermédiaire d'une traversée conductrice V1 passant à travers une couche diélectrique D5 recouvrant les cellules mémoire. De même, la grille de sélection SG peut être reliée à une ligne de sélection SL formée dans un second niveau de métal ou "métal 2" par l'intermédiaire d'un ensemble de traversées conductrices V2 passant à travers la couche diélectrique D5 et à travers une couche diélectrique D6 recouvrant le niveau de métal "métal 1". Comme montré sur la figure 21, la couche dopée NL en tant que ligne de source SCL, ici un plan de source, peut être reliée par des traversées conductrices V3 à un ensemble de contacts de surface permettant d'appliquer à la couche NL un potentiel de ligne de source. La figure 22 illustre un procédé de programmation de la cellule mémoire C3 par injection d'électrons chauds. La cellule mémoire représentée est la cellule C33 mais le procédé est applicable aux autres variantes C31, C32 de la cellule mémoire. La région de drain n2 reçoit une tension de drain positive VD1, par exemple 4V. La grille de contrôle CG reçoit une tension de programmation positive VG11, par exemple 10V. La grille de sélection SG reçoit une tension de sélection positive VS1, par exemple comprise entre 1 et 3V. La couche dopée NL reçoit une tension de source VSC1 de valeur nulle (masse du circuit). La cellule mémoire jumelle C3', qui est connectée à la même ligne de bit et reçoit donc également la tension VD1, reçoit sur sa grille de contrôle CG une tension d'inhibition de programmation VG12 négative ou nulle, par exemple comprise entre -2V et OV. La polarisation des grilles CG, SG fait apparaître dans 5 la cellule mémoire C3 une région de canal horizontal CH1 s'étendant sous la grille flottante FG, une région de canal vertical CH2 s'étendant en face de la grille de sélection SG. Un courant circule de la région de drain n2 vers la région de source nO de la cellule mémoire. Un 10 flux d'électrons EF circule dans le sens inverse de ce courant, représenté schématiquement par un trait épais sur la figure. Le flux d'électrons EF traverse la région de canal vertical CH2 puis la région de canal CH1 pour rejoindre la région de drain n2. 15 La région drain-source flottante n1 se situe à l'intersection de région de canal vertical CH2 et de la région de canal horizontal CH1. Des études montrent que le flux d'électrons EF contourne la région nl, comme 20 montré très schématiquement sur la figure 22, car la région nl, en raison de son dopage de type N, affaiblit l'énergie cinétique des électrons et forme une région dite "froide" ou peu d'électrons circulent. 25 La région de canal CH1 présente par ailleurs une zone d'injection où des électrons chauds présents dans le flux d'électrons EF sont injectés dans la grille flottante FG sous l'effet d'un champ électrique transversal créé par la tension VG11. Cette région est sensiblement située à 30 l'intersection du canal vertical CH2 et du canal horizontal CH1, près de la grille flottante FG, et se situe ici en bordure de la région n1 puisque les électrons chauds ne la traversent pas. La région dopée nl permet de réduire l'apparition de défauts dans la cellule mémoire avec le vieillissement de celle-ci, ou "cyclage" (c'est-à-dire au fur et à mesure que celle-ci subit des cycles d'effacement et de programmation), et permet également de réduire l'effet de tels défauts sur les propriétés électriques de la cellule mémoire. De tels "défauts" peuvent comprendre des charges fixes, 10 des charges piégées, des charges piégées des états d'interface et d'autres types de charges électriques : - les charges fixes sont des charges électriques apparaissant à l'interface entre le substrat PW et le diélectrique Dl en réponse aux contraintes électriques 15 subies par la cellule mémoire ou induites par phénomène d'oxydation, et pouvant être provoquées par des ruptures de liaisons atomiques comme des liaisons silicium-hydrogène Si-H, - les charges piégées sont des charges électriques 20 stockées dans le volume de la couche diélectrique Dl. L'apparition de ces charges électriques piégées peut être provoquée par la rupture de liaisons atomiques, par exemple des liaisons Si-0 dans le cas d'un diélectrique Dl en oxyde de silicium Si02, ou à des lacunes d'oxygène 25 dans l'oxyde, - les charges piégées des états d'interface sont des charges électriques piégées par les défauts qui résultent de la discontinuité du réseau cristallin, par exemple à l'interface Si-Si02, 30 - des charges électriques peuvent aussi être générées par des impuretés métalliques ou par des défauts causés par radiation, ou encore par des mécanismes de rupture de liaisons atomiques. A la différence des charges fixes ou des charges piégées, ces deux derniers types de charges 35 peuvent évoluer avec le potentiel électrique du substrat et peuvent influencer fortement les caractéristiques électriques de la cellule mémoire. En l'absence de la région nl, ces différents "défauts" modifient progressivement les propriétés électriques de la cellule mémoire, par exemple son rendement de programmation ou d'effacement, sa tension de seuil, sa longueur de canal, etc. Ainsi, par exemple, les charges piégées dans le volume de l'oxyde peuvent affecter les modes de conduction dans l'oxyde et diminuer les performances de la cellule en effacement. Elles sont également susceptibles de provoquer une augmentation des tensions de seuil des régions de transistor à grille flottante et de transistor de sélection, ce qui entraîne alors une diminution du courant de saturation et donc une diminution du rendement d'injection (soit une programmation plus lente ou nécessitant des tensions plus élevées). Les charges piégées des états d'interfaces peuvent également agir sur les propriétés de conduction des deux régions de transistor, notamment leur pente sous la tension de seuil, ce qui se traduit également par une diminution du rendement d'injection et une dégradation des caractéristiques en lecture de la cellule mémoire. Ainsi, la région nl permet de "masquer", soit de neutraliser électriquement, une zone de la cellule mémoire qui est propice à la génération d'états d'interfaces et de charges piégées. En effet, cette zone est d'une part recouverte de la couche diélectrique latérale D4 (Fig. 19A à 19C) qui s'étend sur les bords de l'empilement de grilles FG/CG et est susceptible de recevoir une couche de nitrure pouvant aggraver le "piégeage" de charges. Également, dans le cas du mode de réalisation montré sur la figure 19B, la région Dl' en forme de "V" s'étendant en face de la tranchée 10, subit au cours de la fabrication de la cellule mémoire une succession d'oxydations et de gravures humides qui peuvent altérer sa fiabilité. Cette zone étant rendue électriquement inactive par la région nl, elle n'intervient plus dans la formation du canal CH1 ou CH2 lorsque la cellule mémoire est mise dans l'état conducteur (programmation ou lecture de la cellule mémoire) Comme montré schématiquement sur la figure 22, le flux d'électrons EF traversant la cellule mémoire est dévié et éloigné de cette zone. Sa dégradation éventuelle n'affecte donc plus les propriétés électriques de la cellule mémoire. La région n1 permet également de réduire localement l'intensité des champs électriques pendant les phases de programmation et d'effacement, ceux-ci pouvant accélérer la formation des défauts précités. En contrepartie, la prévision de la région n1 peut avoir pour effet réduire le rendement d'injection de la cellule mémoire relativement à une cellule mémoire qui serait dépourvue de la région nl. Toutefois, cela est largement compensé par les avantages offerts en termes de stabilité de ses propriétés électriques dans le temps. La figure 23 illustre un procédé d'effacement par le canal de la cellule mémoire C3. La cellule mémoire représentée est la cellule C33 mais le procédé est applicable aux variantes C31, C32 de la cellule mémoire. La région n2 reçoit une tension de drain VD2 de valeur nulle. La grille de contrôle CG reçoit une tension d'effacement négative VG21, par exemple -10V. La grille de sélection SG reçoit une tension de sélection positive VS2, par exemple 5 V. La couche dopée NL reçoit une tension de source VSC2 positive, par exemple 5V. Le substrat PW se trouve alors porté à une tension VB égale aux tensions VS2 et VSC2, par exemple 5 V. Des électrons sont arrachés de la grille flottante FG par l'intermédiaire du substrat et sont collectés par la ligne de source NL/SCL. La cellule mémoire jumelle C3' reçoit sur sa grille de contrôle CG une tension d'inhibition d'effacement positive VG22, par exemple 2,5 V. La figure 24 illustre un procédé d'effacement selon l'invention de la cellule mémoire C31, effectué par l'intermédiaire de la grille verticale SG. Ce procédé n'est applicable qu'à la cellule C31 et fait intervenir la protubérance p15 de la grille flottante FG. La région n2 reçoit une tension de drain VD3 de valeur nulle. La grille de contrôle CG reçoit une tension d'effacement négative VG31, par exemple -10V. La grille de sélection SG reçoit une tension de sélection positive VS3, par exemple 5 V. La couche dopée NL reçoit ici une tension de source VSC3 de valeur nulle. La tension VB du substrat PW est donc nulle. La cellule mémoire jumelle C33' reçoit sur sa grille de contrôle CG une tension d'inhibition d'effacement VG32 qui n'est pas nécessairement positive et peut être nulle du fait que la tension VB est elle-même nulle. Sous l'effet de la tension VS3, des électrons sont arrachés de la grille flottante FG par la grille verticale SG, et sont collectés par la ligne de mot à laquelle celle-ci est connectée. Ce processus est illustré plus en détail sur la figure 25. Entre la protubérance p15 et la grille verticale SG s'étend un matériau diélectrique faisant partie de la région Dl', qui comprend en partie du matériau diélectrique de la couche diélectrique D2, et un matériau diélectrique composite D12 qui comprend le matériau diélectrique originel de la couche Dl combiné avec des restes du matériau diélectrique haute tension DHV. La distance entre la protubérance p15 et la grille SG, de l'ordre de quelques dizaines de nanomètres, permet l'apparition de l'effet tunnel entre ces deux éléments. Ce procédé d'effacement par la grille SG, par rapport au procédé d'effacement par le canal, présente divers avantages. Notamment, l'effacement ne s'effectue pas à travers la même région diélectrique que la programmation, ce qui diminue le stress électrique du matériau diélectrique et son vieillissement. Par ailleurs, la cellule mémoire jumelle ne subit pas de stress d'effacement (effacement parasite lent) du fait que la tension de substrat reste nulle, contrairement au procédé d'effacement par le canal. Il sera noté que le plan de coupe de la figure 20, et de façon générale le plan de coupe des figures 4 à 19, 22 à 25, est perpendiculaire au plan de coupe de la figure 2. Sur la figure 20, la ligne de bit BL est parallèle au plan de coupe tandis que la ligne de bit (21) de la figure 2 est perpendiculaire au plan de coupe. De même, la ligne de sélection SL est perpendiculaire au plan de coupe sur la figure 20 et la ligne de sélection, formée par le matériau de grille (26), est parallèle au plan de coupe sur la figure 2. Enfin, les multiples "lignes de bit de source" (20) qu'impose la structure de cellule mémoire de la figure 2 sont remplacées, avec une structure de cellule mémoire selon l'invention, par la couche dopée NL formant ligne de source SCL et plus précisément un plan de source pour toutes les cellules mémoire implantées dans le même caisson PW, apte à collecter les courants de programmation de plusieurs cellules mémoire. La structure de cellule mémoire selon l'invention conduit donc à une architecture de plan mémoire programmable par injection d'électrons chauds plus simple que celle qu'impose la structure de cellule mémoire de la figure 2. La figure 26 montre une telle architecture de plan mémoire. Sont seulement représentées deux paires de cellules mémoire jumelles C3i,, C3i+1,i, respectivement C3i,j+1, C3i+1,j+1. Les cellules mémoire C3i,, C3i,+1 appartiennent à une ligne de mot WLi et les cellules mémoire C3i,1,j, C3i,1,j,1 appartiennent à une ligne de mot jumelle WLili. Les grilles de sélection SG des sections de transistor de sélection ST des cellules mémoire sont reliées à la même ligne de sélection SLi,i+1 et les sources S des quatre cellules mémoire sont reliées à la même de source SCL (formée par la couche enterrée NL). Les grilles de contrôle CG des sections de transistor à grille flottante FGT des cellules mémoire C3i,j et C3i+1,i sont connectées à une ligne de contrôle de grille CGLi, et les grilles de contrôle CG des cellules mémoire C3i+1,i et C3i+1,i+1 sont connectées à une ligne de contrôle de grille CGLiil. Les drains des cellules mémoire jumelles C3i,, C3i+1,i sont reliés à une ligne de bit BLi et les drains des cellules mémoire jumelles C3i,+1, C3i+1,j+1 sont reliés à une ligne de bit BLi-ri. Le plan mémoire ne comprend donc qu'une ligne de bit par rangée verticale de cellules mémoire. Chaque ligne de mot WLi, WLi+i ne comprend qu'une ligne de contrôle de grille CGLi, CGLiil et une ligne de sélection CLi,i+1 commune à la ligne de mot jumelle. La ligne de bit BLi reçoit une tension de drain VDi et la ligne de bit BLj+i reçoit une tension de drain VDiil. La ligne de contrôle de grille CGLi reçoit une tension de grille VGi et la ligne de contrôle de grille CGLiil reçoit une tension de grille VGili. La ligne de sélection SLi,iil reçoit une tension de sélection VSj_iil. La ligne de source commune SCL, ici un plan de source, reçoit la tension de source VSC. Le plan mémoire comporte donc un nombre réduit de lignes d'interconnexion et sa structure s'apparente à celle d'un plan mémoire du type montré sur la figure 1, tout en bénéficiant d'une part de l'avantage qu'offre une cellule mémoire ayant une section de transistor de sélection verticale, en termes d'encombrement, et d'autre part de l'avantage qu'offre le fait d'avoir des grilles de contrôle et de sélection distinctes pour l'optimisation du processus de programmation. Il apparaîtra clairement à l'homme de l'art que le procédé selon l'invention est susceptible de diverses autres variantes de réalisation et applications. Notamment, bien que l'on ait décrit dans ce qui précède la formation de deux cellules mémoire jumelles, un mode de réalisation du procédé selon l'invention peut viser la réalisation de cellules mémoire "unitaires", c'est-à-dire sans cellule mémoire jumelle partageant la même grille de sélection verticale SG. Inversement, des modes de réalisations peuvent viser la réalisation collective et simultanée d'une ou de plusieurs rangées de cellules mémoire jumelles, par exemple dans le cadre de la réalisation d'un circuit à mémoire MEM1 programmable et effaçable électriquement du type montré sur la figure 27. Le circuit MEM1 est réalisé sur une plaquette de semi35 conducteur et forme un circuit intégré IC. Il comprend des lignes de mot jumelles WLi, WLi+i du type montré sur la figure 26, réalisées sur le substrat PW, deux lignes de mot jumelles WLi, WLi+i comportant des cellules mémoire jumelles partageant la même ligne de sélection SLi,iil. Les lignes de sélection SL et les lignes de contrôle de grille CGL sont reliées à un décodeur de ligne de mot WLDEC qui leur applique des tensions d'effacement, de programmation et de lecture de cellules mémoire. Les lignes de bit BL reliées aux régions de drain n2 des cellules mémoire sont reliées à un ensemble de verrous de programmation BLT et à un ensemble d'amplificateurs de lecture SA par l'intermédiaire d'un décodeur de colonne CDEC. Ces éléments sont reliés à un circuit de contrôle CCT qui assure le séquencement d'opérations de programmation et d'effacement conformes à l'un des procédés décrits plus haut. Il apparaîtra clairement à l'homme de l'art qu'une cellule mémoire selon l'invention est susceptible d'être réalisée dans d'autres filières technologiques, les matériaux cités dans la description qui précède, notamment le silicium, de dioxyde de silicium, le polysilicium, n'étant que des exemples. De même, le procédé décrit plus haut, de formation de la région Dl' de la couche diélectrique Dl et de formation de la protubérance p15, ne constitue qu'un exemple de réalisation. D'autres techniques peuvent permettre de réaliser une grille flottante FG comprenant une protubérance permettant d'effacer la cellule mémoire par l'intermédiaire de la grille de sélection. Le procédé décrit présente simplement l'avantage de ne pas nécessiter une étape supplémentaire de fabrication pour réaliser la protubérance, lorsque le dépôt d'un matériau diélectrique haute tension sur le substrat est rendu REVENDICATIONS1. Cellule mémoire (C3, C31, C32, C33) formée sur un substrat semi-conducteur (WF, PW), comprenant une grille de sélection verticale (SG) s'étendant dans une tranchée (10) pratiquée dans le substrat, une grille flottante (FG) s'étendant au-dessus du substrat, et une grille de contrôle horizontale (CG) s'étendant au-dessus de la grille flottante (FG), caractérisée en ce que la grille flottante (FG) s'étend également au-dessus d'une partie de la grille de sélection verticale (SG), sur une distance de recouvrement (Dov) non nulle, et en ce qu'elle comprend une région dopée (nl) électriquement flottante, implantée à l'intersection d'une région de canal vertical (CH2) s'étendant en face de la grille de sélection et d'une région de canal horizontal (CH1) s'étendant en face de la grille flottante. 2. Cellule mémoire (C31, C32) selon la revendication 1, dans laquelle la tranchée (10) est recouverte d'une couche diélectrique (Dl) comprenant une région (Dl') de plus forte épaisseur à proximité de la surface du substrat, et la grille flottante comporte une protubérance (p15) qui s'étend en dessous de la surface du substrat dans la région (Dl') de plus forte épaisseur de la couche diélectrique (Dl) et présente une face en regard d'une partie de la grille de sélection verticale (SG). 3. Cellule mémoire selon l'une des revendications 1 et 2, comprenant une couche enterrée (NL) formant un plan de source collectif (SCL) pour la collecte de courants de programmation de la cellule mémoire et de cellules mémoire formées sur le même substrat. 4. Groupe de cellules mémoire comprenant une première (C3) et une seconde (C3') cellules mémoire selon l'une des revendications 1 à 3, partageant la même grille de sélection verticale (SG). 5. Circuit à mémoire (IC, MEM1), caractérisé en ce qu'il comprend un plan mémoire comprenant une pluralité de cellules mémoire (C31, C32, C33) selon l'une des 10 revendications 1 à 4. 6. Circuit à mémoire (IC, MEM1) comprenant au moins une cellule mémoire selon l'une des revendications 1 à 3, et des moyens (CCT) de programmation de la cellule 15 mémoire configurés pour appliquer au substrat (PW), à la grille de sélection verticale (SG), à la grille de contrôle horizontale (CG) et à des régions de drain (n2) et de source (nO) de la cellule mémoire, des potentiels électriques tels que des électrons chauds sont injectés 20 dans la grille flottante (FG). 7. Circuit à mémoire (IC, MEM1) comprenant des cellules mémoire selon la revendication 2 et des moyens (CCT) d'effacement de la cellule mémoire par effet tunnel 25 configurés pour appliquer à la grille de sélection verticale (SG) et la grille de contrôle horizontale (CG) de la cellule mémoire des potentiels électriques tels que des charges électriques sont extraites de la grille flottante et recueillies par la grille de sélection 30 verticale (SG) par l'intermédiaire de la protubérance (p15) de la grille flottante et du matériau diélectrique (Dl', D2) s'étendant entre la protubérance (p15) et la grille de sélection verticale (SG). 8. Procédé de fabrication sur un substrat semiconducteur (WF, PW) d'une cellule mémoire (C3, C31, C32, C33) programmable électriquement, comprenant les étapes consistant à : - graver une tranchée (10) dans le substrat, par l'intermédiaire d'un masque dur (HM1), - déposer sur les parois de la tranchée une première couche diélectrique (Dl), - déposer sur le substrat une première couche conductrice (Pl) et graver la première couche conductrice pour former une grille de sélection verticale (SG) s'étendant dans la tranchée (10), - déposer sur le substrat une seconde couche diélectrique (D2), - déposer sur la seconde couche diélectrique (D2) une seconde couche conductrice (P2), et - graver la seconde couche conductrice de manière à former une grille flottante (FG), procédé caractérisé en ce que la seconde couche 20 conductrice (P2) est gravée de manière que la grille flottante (FG) recouvre partiellement la grille de sélection verticale (SG) sur une distance de recouvrement (Dov) non nulle, et en ce qu'il comporte, avant le dépôt de la première couche diélectrique (Dl) sur les parois de 25 la tranchée, une étape d'implantation inclinée de dopants dans une région (nl) du substrat (PW) située en bordure haute de la tranchée (10) et sous le masque dur (HM1), l'implantation étant faite par l'intermédiaire d'une paroi verticale de la tranchée (10), pour former dans la 30 cellule mémoire une région dopée (nl) électriquement flottante située à l'intersection d'une région de canal vertical (CH2) s'étendant en face de la grille de sélection (SG) et d'une région de canal horizontal (CH1) s'étendant en face de la grille flottante (FG). 35 9. Procédé selon la revendication 8, dans lequel la seconde couche conductrice (P2) est gravée à partir d'un plan de photolithographie définissant entre le bord proximal de la grille flottante (FG) et le bord proximal correspondant de la grille de sélection verticale (SG) une distance de recouvrement théorique (Dovt) au moins égale à une tolérance de photolithographie (T) du procédé de fabrication. 10. Procédé selon l'une des revendications 8 et 9, comprenant une étape préliminaire consistant à implanter dans le substrat un plan conducteur (nO, NL) formant une ligne de source pour la cellule mémoire. 11. Procédé selon l'une des revendications 8 à 10, comprenant une étape consistant à réaliser dans la couche diélectrique (Dl) recouvrant la tranchée, une région (Dl') de plus forte épaisseur située à proximité de la surface du substrat. 12. Procédé selon la revendication 11, comprenant une étape consistant à réaliser un creux (15, 16) dans la région de plus forte épaisseur (Dl') de la couche 25 diélectrique (Dl). 13. Procédé selon la revendication 12, dans lequel le creux (15) est conformé de manière à s'étendre en dessous de la surface du substrat et de manière que la 30 grille flottante (FG) présente une protubérance (p15) s'étendant dans le creux (15) et présentant une face en regard d'une partie de la grille de sélection verticale (SG). 14. Procédé selon l'une des revendications 8 à 13, comprenant des étapes de dépôt d'une troisième couche diélectrique (D3) sur la seconde couche conductrice (P2) et de dépôt d'une troisième couche conductrice (P3) sur 5 la troisième couche diélectrique (D3), et une étape de gravure simultanée de la troisième couche conductrice (P3) et de la seconde couche conductrice (P2), pour former une grille de contrôle horizontale (CG) sur la grille flottante (FG). 10 15. Procédé de fabrication d'un circuit intégré (IC) sur plaquette de semi-conducteur (WF), incluant le procédé de fabrication d'une cellule mémoire selon l'une des revendications 8 à 14. 15