Brevet FR3011121A1 — publié le 20150327

B12689 - 12-GR1-1123FR01 1 ASSEMBLAGE DE PUCES DE CIRCUITS INTÉGRÉS COMPRENANT UN COMPOSANT DE PROTECTION CONTRE LES SURTENSIONS Domaine La présente demande concerne un assemblage de puces de circuits intégrés comprenant un composant de protection contre les surtensions. Exposé de l'art antérieur La figure 1 illustre un exemple de réalisation d'un assemblage de puces de circuits intégrés. Deux puces 1 et 2, respectivement à gauche et à droite sur la figure, sont montées sur une puce 3 et sont séparées de celle-ci par une plaque d'interposeur 4 en silicium. La puce 1, de même que la puce 2, comprend un substrat de silicium 5 revêtu d'une couche d'oxyde de silicium 6, elle-même revêtue d'une couche de silicium 7. La couche de silicium 7, couramment désignée par le sigle SOI ("Silicon On Isulator" - silicium sur isolant), est revêtue d'une structure d'interconnexion 8 comprenant plusieurs niveaux de métallisation 9 séparés par des couches isolantes. La puce 3 comprend un substrat de silicium 10 revêtu d'une couche d'oxyde de silicium 11, elle-même revêtue d'une 20 couche SOI 12. La couche SOI 12 est revêtue d'une structure B12689 - 12-GR1-1123FR01 2 d'interconnexion 13 comprenant plusieurs niveaux de métallisation 14 séparés par des couches isolantes. Les structures d'interconnexion 8 des puces 1 et 2 sont en regard des structures d'interconnexion 13 de la puce 3. Dans les couches SOI 7 sont formés des composants électroniques non représentés, par exemple des composants logiques. Certains de ces composants électroniques sont reliés entre eux par l'intermédiaire de plots externes 17 des structures d'interconnexion 8, reliés à des extrémités de vias 18, les vias 18 étant reliées à des plots externes 19 de la structure d'interconnexion 13 et traversant la plaque d'interposeur 4. Des composants optoélectroniques, non représentés, sont formés dans la couche SOI 12 de la puce 3. Les figures 2A et 2B sont, respectivement, une vue de dessus et une vue en coupe selon le plan BB d'une portion d'un guide d'onde optique formé dans la couche SOI 12 de la puce 3 de la figure 1. La couche SOI 12 faiblement dopée de type P (P-) comporte une portion entièrement entourée d'oxyde de silicium qui constitue le coeur 20 du guide d'onde optique. Le coeur 20 reposant sur la couche d'oxyde 11 est délimité latéralement par deux tranchées 21 remplies d'oxyde traversant la couche SOI 12 et est recouvert d'une couche d'oxyde supérieure. Dans l'exemple représenté, la couche d'oxyde supérieure comprend une partie centrale 23 encadrée par deux parties latérales 24 plus profondes que la partie centrale 23. La partie centrale 23, moins profonde, résulte par exemple d'une oxydation thermique et les parties latérales 24, correspondent par exemple à des tranchées remplies d'oxyde ne traversant pas la couche SOI 12. Pour des raisons de vitesse de commutation et d'encombrement, les composants électroniques des puces 1 et 2 sont réalisés dans des couches SOI 7 très minces dont les épaisseurs sont par exemple comprises entre 5 et 10 nm. On souhaite protéger certains au moins des composants 35 électroniques des puces 1 et 2 contre des surtensions, par B12689 - 12-GR1-1123FR01 3 exemple lors d'une décharge électrostatique susceptible de survenir alors que les puces 1 et 2 comprenant les composants à protéger ne sont pas encore connectées. De façon générale, on utilise un composant de protection connecté aux bornes du composant à protéger. Ce composant de protection peut être par exemple une diode à avalanche, un transistor bipolaire ou une diode de Shockley unidirectionnelle ou bidirectionnelle. Il serait souhaitable d'inclure les composants de protection dans la couche SOI 7 dans laquelle le composant à protéger est formé. Toutefois, étant donné la faible épaisseur de la couche SOI 7, un composant de protection formé dans cette couche serait endommagé ou détruit par les courants susceptibles de s'écouler lors de la survenance d'une surtension. De ce fait, on est amené à protéger des composants électroniques de circuits intégrés formés dans des couches SOI très minces par des composants de protection discrets externes. Ces composants de protection discrets externes sont par exemple montés sur un circuit imprimé sur lequel est monté le circuit intégré contenant le composant à protéger. La nécessité de recourir à des composants de protection discrets externes entraîne des problèmes d'encombrement et de coût de montage. Il existe donc un besoin pour un dispositif de protection contre les surtensions d'éléments formés dans une 25 couche SOI mince. Résumé Ainsi, un mode de réalisation prévoit un dispositif comprenant des puces de circuits intégrés montées les unes sur les autres, dans lequel au moins un composant de protection 30 d'éléments d'au moins une deuxième puce est formé dans une première puce. Selon un mode de réalisation, les puces sont de type SOI, la première puce comportant une première couche SOI d'une première épaisseur, ladite au moins une deuxième puce comportant B12689 - 12-GR1-1123FR01 4 une deuxième couche SOI d'une deuxième épaisseur inférieure à la première épaisseur. Selon un mode de réalisation, la première puce et ladite au moins une deuxième puce sont accolées directement. Selon un mode de réalisation, la première puce et ladite au moins une deuxième puce sont accolées avec interposition d'une plaque d'interposeur, les faces de chacune des puces portant une couche SOI étant en regard. Selon un mode de réalisation, les circuits intégrés de 10 la première puce comprennent des composants optoélectroniques et les circuits intégrés de ladite au moins une deuxième puce sont de type électronique. Selon un mode de réalisation, au moins un des composants de protection est connecté à des bornes de puces 15 distinctes. Selon un mode de réalisation, ledit au moins un composant de protection est formé dans la première couche SOI et comprend une première région d'un premier type de conductivité, et une deuxième région et une troisième région du 20 deuxième type de conductivité disposées de part et d'autre de la première région, la première région, la deuxième région et la troisième région constituant ensemble un transistor bipolaire. Selon un mode de réalisation, ledit au moins un composant de protection est formé dans la première couche SOI et 25 comprend une première région d'un premier type de conductivité, une deuxième région et une quatrième région respectivement du deuxième type de conductivité et du premier type de conductivité disposées successivement d'un côté de la première région, et une troisième région du deuxième type de conductivité disposée de 30 l'autre côté de la première région, la première région, la deuxième région, la troisième région et la quatrième région constituant ensemble une diode de Shockley unidirectionnelle. Selon un mode de réalisation, ledit au moins un composant de protection est formé dans la première couche SOI et 35 comprend une première région d'un premier type de conductivité, B12689 - 12-GR1-1123FR01 une deuxième région et une quatrième région respectivement du deuxième type de conductivité et du premier type de conductivité disposées successivement d'un côté de la première région, et une troisième région et une cinquième région respectivement du 5 deuxième type et du premier type de conductivité disposées successivement de l'autre côté de la première région, la première région, la deuxième région, la troisième région, la quatrième région et la cinquième région constituant ensemble une diode de Shockley bidirectionnelle. Selon un mode de réalisation, la première région est une partie au moins du coeur d'un guide d'onde formé dans ladite première couche SOI. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une vue en coupe d'un assemblage de deux puces de circuits électroniques intégrés et d'une puce de 20 circuits optoélectroniques intégrés ; la figure 2A est une vue de dessus d'une portion d'un guide d'onde ; la figure 2B est une vue en coupe de la figure 2A selon le plan BB ; 25 la figure 3 est une vue en coupe d'un mode de réalisation d'un assemblage de deux puces de circuits intégrés électroniques et d'une puce de circuits intégrés optoélectroniques comprenant des composants de protection ; la figure 4A est une vue de dessus d'un mode de 30 réalisation d'un composant de protection de type transistor bipolaire ; les figures 4B et 4C sont des vues en coupe de la figure 4A selon le plan BB et le plan CC, respectivement ; B12689 - 12-GR1-1123FR01 6 la figure 5A est une vue de dessus d'un mode de réalisation d'un composant de protection de type diode de Shockley unidirectionnelle ; les figures 5B et 5C sont des vues en coupe de la 5 figure 5A selon le plan BB et le plan CC, respectivement ; la figure 6A est une vue de dessus d'un mode de réalisation d'un composant de protection de type diode de Shockley bidirectionnelle ; et les figures 6B et 6C sont des vues en coupe de la 10 figure 6A selon le plan BB et le plan CC, respectivement. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à 15 l'échelle. Description détaillée On considère ici le cas d'une puce de circuits intégrés comprenant des composants électroniques formés dans une couche SOI de très faible épaisseur (épaisseur de l'ordre de 5 à 20 10 nm). Cette puce est montée sur une puce comprenant des composants optoélectroniques formés dans une couche SOI, la couche SOI comprenant les composants optoélectroniques étant beaucoup plus épaisse (épaisseur de l'ordre de 200 à 400 nm) que la couche SOI comprenant les composants électroniques. On 25 propose ici de former des composants de protection dans la couche SOI la plus épaisse, c'est-à-dire celle comprenant les composants optoélectroniques, pour protéger contre les surtensions des éléments formés dans la couche SOI la plus mince. 30 La figure 3 est une vue en coupe d'un mode de réalisation d'un assemblage de puces de circuits intégrés. L'assemblage de la figure 3 est similaire à l'assemblage de la figure 1. On y trouve deux puces 1 et 2, respectivement à gauche et à droite sur la figure, montées sur une puce 3 et séparées de 35 celle-ci par une plaque d'interposeur 4. Ces puces 1, 2 et 3 B12689 - 12-GR1-1123FR01 7 sont identiques respectivement aux puces 1, 2 et 3 représentées en figure 1 et comportent les mêmes éléments. Les puces 1 et 2 comprennent un substrat 5, une couche isolante 6, une couche SOI 7 et une structure d'interconnexion 8 comprenant différents niveaux de métallisation 9. La puce 3 comprend un substrat 10, une couche isolante 11, une couche SOI 12 et une structure d'interconnexion 13 comprenant différents niveaux de métallisation 14. La couche SOI 7 des puces 1 et 2 contenant des composants électroniques, par exemple des composants logiques, est aussi mince que possible, par exemple entre 5 et 10 nia d'épaisseur dans les technologies actuelles. La couche SOI 12 de la puce contenant des composants optoélectroniques, par exemple le guide d'onde décrit en relation avec les figures 2A et 2B, doit avoir une épaisseur de l'ordre du quart de la longueur d'onde de fonctionnement, par exemple une épaisseur comprise entre 200 et 400 nia. De ce fait, un composant de protection formé dans cette couche SOI 12 pourra supporter un fort courant susceptible de s'écouler lors de la survenance d'une décharge électrostatique sans être détruit ou endommagé. Un élément 25 à protéger contre les surtensions de la puce 1 est relié aux bornes d'un composant de protection 26 formé dans la couche SOI 12 de la puce 3 par l'intermédiaire de plots externes 17 des structures d'interconnexion 8, reliés à des extrémités de vias 18, les vias 18 étant reliées à des plots externes 19 de la structure d'interconnexion et traversant la plaque d'interposeur 4. Un composant de protection 27 formé dans la puce 3 est relié d'une part à une borne de la puce 1 et d'autre part à une 30 borne de la puce 2. Le composant 27 protège des éléments des puces 1 et 2 contre des surtensions différentielles pouvant survenir entre une borne de la puce 1 et une borne de la puce 2. Bien que l'on ait représenté seulement un élément à protéger 25 et deux composants de protection 26 et 27, on notera 35 que de nombreux autres composants de protection pourront être B12689 - 12-GR1-1123FR01 8 formés dans la couche SOI 12 afin de réaliser les protections nécessaires pour des éléments inclus dans les couches SOI 7. Les figures 4A et 4B et 4C sont respectivement une vue de dessus et des vues en coupe de la figure 4A selon un plan BB 5 et selon un plan CC. Ces figures représentent un mode de réalisation d'un composant de protection de type transistor bipolaire. Ce composant est formé dans la couche SOI 12 de la puce 3 des figures 1 et 3 et est associé au guide d'onde décrit en relation avec les figures 2A et 2B. 10 La vue en coupe de la figure 4B est identique à celle de la figure 2B. On y trouve les mêmes éléments, à savoir un guide d'onde constitué d'un coeur 20 en silicium entouré d'oxyde de silicium. Dans les figures 4A et 4C, à gauche d'une partie 30 du 15 coeur 20 et en contact avec celle-ci, une région 32 dopée de type N est formée dans la couche SOI 12. Du côté droit de la partie 30 du coeur 20 et en contact avec celle-ci, une région 34 dopée de type N est formée dans la couche SOI 12. La partie 30 est une portion de la longueur du coeur. 20 Des tranchées 21 suivent le contour de l'ensemble constitué de la région 32, de la région 34 et du coeur 20. Au-dessus de la région 32, une région 36 de silicium fortement dopé de type N (N+) traverse la couche isolante supérieure 24 et fait contact avec la région 32. De la même 25 façon, au-dessus de la région 34, une région 38 de silicium fortement dopé de type N (N+) traverse la couche isolante supérieure 24 et fait contact avec la région 34. La région 32, la partie 30 du coeur 20 et la région 34 constituent respectivement les régions de collecteur, de base et 30 d'émetteur d'un transistor bipolaire dont le collecteur et l'émetteur seront reliés aux bornes de l'élément à protéger. Ce transistor, à base en l'air dans le mode de réalisation représenté, fonctionne en tant que protection entre son collecteur et son émetteur. B12689 - 12-GR1-1123FR01 9 Les figures aA, 5B et 5C sont respectivement une vue de dessus et des vues en coupe de la figure SA selon un plan BB et selon un plan CC. Ces figures représentent un mode de réalisation d'un composant de protection de type diode de Shockley unidirectionnelle (ou thyristor sans gâchette). Ce composant de protection est formé dans la couche SOI 12 de la puce 3 des figures 1 et 3 et est associé au guide d'onde décrit en relation avec les figures 2A et 2B. Les vues des figures SA, 5B et 5C illustrent de mêmes éléments que les vues des figures 4A, 4B et 4C désignés par de mêmes références. A la différence des figures 4A et 4C, dans les figures SA et 5C, une région 40 fortement dopée de type P (P+) remplace la région 38 fortement dopée de type N (Nt). La région 40, la région 34, la partie 30 du coeur 20 et la région 32 constituent respectivement les régions d'anode, de gâchette d'anode, de gâchette de cathode et de cathode d'une diode de Shockley unidirectionnelle. La région d'anode 40 et la région 36, c'est-à-dire la région de cathode 32, seront reliées aux bornes de l'élément à protéger. Subsidiairement, une région de prise de contact fortement dopée de type N (Nt) peut être formée au-dessus de la région 34 afin de relier la région 34 à la région d'anode 40 de la diode de Shockley pour ajuster son seuil de déclenchement. Les figures aA, 6B et 6C sont respectivement une vue de dessus et des vues en coupe de la figure 6A selon un plan BB et selon un plan CC. Ces figures représentent un mode de réalisation d'un composant de protection de type diode de Shockley bidirectionnelle (ou deux thyristors sans gâchette connectés en antiparallèle). Ce composant de protection est formé dans la couche SOI 12 de la puce 3 des figures 1 et 3 et est associé au guide d'onde décrit en relation avec les figures 2A et 2B. Les vues des figures 6A, 6B et 6C illustrent de mêmes éléments que les vues des figures SA, 5B et 5C désignés par de 35 mêmes références. B12689 - 12-GR1-1123FR01 10 Dans les figures 6A. et 6C, une région 42 en silicium fortement dopé de type P (P+) traverse la couche d'oxyde supérieure 24 au-dessus de la région 32 et fait contact avec cette dernière. Une région 44 en silicium fortement dopé de type 5 N (N+) traverse la couche d'oxyde supérieure 24 au-dessus de la région 34 et fait contact avec cette dernière. Dans l'exemple décrit ci-dessus, une portion de la couche d'oxyde supérieure 24 sépare la région 44 de la région 40 fortement dopée de type P (P+). De la même façon, la région 42 est séparée de la région 36 10 par une portion de la couche isolante supérieure 24. La région 40, la région 34, la partie 30 du coeur 20 et la région 32 constituent respectivement les régions d'anode, de gâchette d'anode, de gâchette de cathode et de cathode d'un premier thyristor. La région 42, la région 32, la partie 30 du 15 coeur 20 et la région 34 constituent respectivement les régions d'anode, de gâchette d'anode, de gâchette de cathode et de cathode d'un second thyristor. La région 36 est reliée à la région 42 et la région 40 est reliée à la région 44. Les régions 42 et 40 seront reliées aux bornes de l'élément à protéger. La 20 connexion des deux thyristors en antiparallèle forme une diode de Shockley bidirectionnelle. Dans une filière technologique permettant la réalisation de circuits optoélectroniques sur SOI comprenant par exemple des guides d'onde optiques, des photodiodes de détection 25 et des modulateurs de phase rapides, les dimensions des différentes couches seront : - de 200 à 400 nia, par exemple 300 nia, pour la couche SOI 12, - de 500 nia à 800 nia, par exemple 700 nia, pour la couche d'oxyde 11, et 30 - de l'ordre de la moitié de l'épaisseur de la couche SOI 12 pour la couche d'oxyde supérieure 24, par exemple 150 nia. Dans une filière technologique optoélectronique, on prévoit habituellement la formation de couches, zones ou régions de différents niveaux de dopage. On pourra utiliser ces zones, 35 couches ou régions pour ajuster la tension de claquage des B12689 - 12-GR1-1123FR01 11 composants de protection. Les concentrations en dopage disponibles seront, par exemple : - de 1015 à 1016 at./cm3 pour la couche SOI 12 faiblement dopée de type P (P-), - de l'ordre de 1017 at./cm3 pour les régions dopées de type N, et - supérieures à 1019 at./cm3 pour des régions fortement dopées de type P (P+) et pour des régions fortement dopées de type N (Nt). Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que des modes de réalisation d'assemblage de puces de circuits intégrés aient été décrits ci-dessus en relation avec des puces accolées avec interposition d'une plaque d'interposeur, ces puces pourront être accolées directement. On notera que les puces 1 et 2 peuvent être assemblées avec la puce 3 avant ou après une étape de découpe d'une plaquette sur laquelle la puce 3 est réalisée. Bien que le dispositif représenté en figures 1 et 3 illustre un assemblage de deux puces 1 et 2 avec la puce 3, une seule ou plus de deux puces pourront être montées sur la puce 3. Les types de conductivité indiqués à titre d'exemple en relation avec les modes de réalisation ci-dessus peuvent tous 25 être inversés. Les niveaux de dopage et les différentes épaisseurs de couches indiqués à titre d'exemple pourront être adaptés en fonction des différentes filières technologiques utilisées. Dans des modes de réalisation des composants de 30 protection, un contact jusqu'à la partie 30 du coeur 20 pourra être ajouté afin de polariser cette partie et diverses optimisations pourront être réalisées au niveau des jonctions des régions dopées de type P et dopées de type N afin d'ajuster la tension de claquage des composants de protection et ainsi 35 obtenir le niveau de protection en tension souhaité. B12689 - 12-GR1-1123FR01 12 Dans les modes de réalisation décrit ci-dessus, les composants de protection sont associés à un guide d'onde optique, une partie 30 du coeur 20 du guide d'onde étant utilisée pour former l'une des régions des composants de protection. On pourra tout aussi bien utiliser une partie quelconque de la couche SOI 12 de la puce 3, disjointe du coeur 20 du guide d'onde, pour former cette région des composants de protection. De plus la topographie des divers éléments pourra être 10 modifiée par l'homme de l'art. En particulier les thyristors et les triacs pourront présenter diverses variantes topologiques. Par ailleurs, on a représenté et décrit ici l'invention dans le cas où les puces concernées sont toutes de type SOI, l'une des puces (la puce comprenant des composants 15 optoélectroniques) comporte une couche de SOI plus épaisse que celle des puces comprenant des circuits intégrés "électroniques". On notera que l'invention peut s'appliquer plus généralement au cas où il n'est pas souhaitable de disposer des composants de protection dans une puce particulière montée sur 20 une autre puce. Ceci se produit par exemple dans le cas où la ou les puces "électroniques" sont en un matériau dans lequel il est difficile ou cher de réaliser des composants de protection, par exemple dans le cas où ce matériau est du SiGe ou un semiconducteur du groupe III-V. Ceci se produit également par 25 exemple dans le cas où la ou les surfaces des puces "électroniques" contiennent déjà de très nombreux composants et où l'addition de composants de protection conduirait à des dimensions de puces prohibitives. Enfin, on soulignera à nouveau qu'un avantage de 30 l'insertion de tous les composants de protection de plusieurs puces assemblées dans une seule de ces puces est que cela permet de protéger l'ensemble contre des surtensions différentielles pouvant survenir entre des bornes de différentes puces. REVENDICATIONS1. Dispositif comprenant des puces (1, 2, 3) de circuits intégrés montées les unes sur les autres, dans lequel au moins un composant de protection (26, 27) d'éléments (25) d'au moins une deuxième puce (1, 2) est formé dans une première puce (3). 2. Dispositif selon la revendication 1, dans lequel les puces (1, 2, 3) sont de type SOI, la première puce (3) comportant une première couche SOI (12) d'une première épaisseur, ladite au moins une deuxième puce (1, 2) comportant une deuxième couche SOI (7) d'une deuxième épaisseur inférieure à la première épaisseur. 3. Dispositif selon la revendication 1 ou 2, dans lequel la première puce (3) et ladite au moins une deuxième puce (1, 2) sont accolées directement. 4. Dispositif selon la revendication 2, dans lequel la première puce (3) et ladite au moins une deuxième puce (1, 2) sont accolées avec interposition d'une plaque d'interposeur (4), les faces de chacune des puces portant une couche SOI (7, 12) étant en regard. 5. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel les circuits intégrés de la première puce (3) comprennent des composants optoélectroniques et les circuits intégrés de ladite au moins une deuxième puce (1, 2) sont de type électronique. 6. Dispositif selon l'une quelconque des revendications 1 à 5, dans lequel au moins un des composants de protection (27) est connecté à des bornes de puces (1, 2) distinctes. 7. Dispositif selon l'une quelconque des revendications 2 à 6, dans lequel ledit au moins un composant de protection est formé dans la première couche SOI (12) et comprend : une première région (30) d'un premier type de conductivité, etB12689 - 12-GR1-1123FR01 14 une deuxième région (34) et une troisième région (32) du deuxième type de conductivité disposées de part et d'autre de la première région (30), la première région (30), la deuxième région (34) et la 5 troisième région (32) constituant ensemble un transistor bipolaire. 8. Dispositif selon l'une quelconque des revendications 2 à 6, dans lequel ledit au moins un composant de protection est formé dans la première couche SOI (12) et 10 comprend : une première région (30) d'un premier type de conductivité, une deuxième région (34) et une quatrième région (40) respectivement du deuxième type de conductivité et du premier 15 type de conductivité disposées successivement d'un côté de la première région (30), et une troisième région (32) du deuxième type de conductivité disposée de l'autre côté de la première région (30), 20 la première région (30), la deuxième région (34), la troisième région (32) et la quatrième région (40) constituant ensemble une diode de Shockley unidirectionnelle. 9. Dispositif selon l'une quelconque des revendications 2 à 6, dans lequel ledit au moins un composant de 25 protection est formé dans la première couche SOI (12) et comprend : une première région (30) d'un premier type de conductivité, une deuxième région (34) et une quatrième région (40) 30 respectivement du deuxième type de conductivité et du premier type de conductivité disposées successivement d'un côté de la première région (30), et une troisième région (32) et une cinquième région (42) respectivement du deuxième type et du premier type deB12689 - 12-GR1-1123FR01 15 conductivité disposées successivement de l'autre côté de la première région (30), la première région (30), la deuxième région (34), la troisième région (32), la quatrième région (40) et la cinquième 5 région (42) constituant ensemble une diode de Shockley bidirectionnelle. 10. Dispositif selon l'une quelconque des revendications 7 à 9, dans lequel la première région (30) est une partie au moins du coeur (20) d'un guide d'onde formé dans 10 ladite première couche SOI (12).