Brevet FR3006804A1 — publié le 20141212

PROCEDE D'EFFACEMENT PAR BLOC D'UNE MEMOIRE DE TYPE EEPROM EFFAÇABLE PAR PAGE La présente invention concerne un procédé d'effacement adapté à une mémoire de type EEPROM (Electrically Erasable Programmable ReadOnly Memory) effaçable par page. L'une des principales différences entre une mémoire de type Flash et une mémoire de type EEPROM réside dans la granularité en effacement, c'est-à-dire le nombre minimum de cellules mémoire susceptibles d'être effacées durant un cycle d'effacement. Généralement, la granularité en effacement d'une mémoire EEPROM est de une page ou un octet, tandis que celle d'une mémoire Flash est de un secteur de plusieurs pages dont le nombre dépend de l'architecture de la mémoire. Par ailleurs, la taille physique d'une cellule mémoire est un facteur important distinguant les mémoires de type Flash et EEPROM. La cellule mémoire d'une mémoire de type Flash est typiquement 3 ou 4 fois plus petite qu'une cellule mémoire de type EEPROM. En revanche, l'écriture d'un simple mot dans une mémoire Flash nécessite de reprogrammer un secteur complet de la mémoire. Plusieurs solutions ont été développées pour tenter de bénéficier à la fois de la taille réduite des cellules mémoire de type Flash et de la granularité en effacement réduite des mémoires EEPROM. Généralement, ces solutions consistent à émuler une mémoire EEPROM à l'aide d'une mémoire Flash. Une solution classique consiste à utiliser une mémoire vive (RAM - Random Access Memory) pour stocker un secteur dans lequel un mot doit être écrit. Cette solution met en oeuvre un mécanisme d'écriture d'un mot, configuré pour charger dans la mémoire vive le secteur contenant l'adresse du mot à écrire, et le mot à écrire à cette adresse, pour commander l'effacement dans la mémoire Flash du secteur chargé dans la mémoire vive, et pour transférer le secteur de la mémoire vive vers la mémoire Flash. Cette solution a également été adaptée aux mémoires EEPROM effaçables seulement par page correspondant à une ligne de cellules mémoire de la mémoire, pour réduire la granularité en effacement à la taille d'un mot. Cette solution présente plusieurs inconvénients. Elle nécessite des circuits supplémentaires relativement encombrants, comprenant un circuit de gestion et une mémoire vive. Elle entraine des cycles d'effacement et de programmation non seulement des cellules mémoire à modifier, mais également de toutes les autres cellules mémoire du secteur accédé. Il en résulte une consommation importante d'énergie et de temps par rapport à l'écriture d'un seul mot dans une mémoire EEPROM effaçable par mot. Sachant qu'une cellule mémoire ne peut supporter qu'un nombre limité de cycles d'effacement et de programmation, typiquement, une centaine de milliers de cycles, cette solution a pour effet de réduire considérablement la durée de vie de la mémoire. Par ailleurs, les deux transferts de secteur entre la mémoire Flash et la mémoire vive, augmentent le risque de corruption de donnée. Il peut donc être souhaitable de combiner les avantages des mémoires EEPROM, notamment en terme de granularité en effacement, avec la possibilité offerte par les mémoires Flash d'un effacement étendu à l'échelle d'un secteur complet. Des modes de réalisation concernent un procédé d'effacement d'une mémoire de type EEPROM effaçable par page, le procédé comprenant des étapes consistant à : recevoir par la mémoire une commande associée à un ensemble d'adresses de pages de la mémoire à effacer, chaque page comprenant plusieurs groupes de cellules mémoire formant chacun un mot, pour chaque adresse de l'ensemble d'adresses, sélectionner une ligne de mot correspondant à une page de la mémoire, et déclencher l'effacement simultané de toutes les lignes de mot sélectionnées. Selon un mode de réalisation, le procédé comprend des étapes 25 successives de transmission à un décodeur de ligne de mot de chaque adresse de page de l'ensemble d'adresses. Selon un mode de réalisation, une adresse de page est sélectionnée en passant dans un état actif un verrou connecté à la ligne de mot correspondant à l'adresse de page à sélectionner, le verrou fournissant dans 30 un état actif et sur réception d'un signal de déclenchement d'effacement, une haute tension d'effacement aux grilles de transistors à grille flottante de toutes les cellules mémoire de la ligne de mot. Selon un mode de réalisation, la commande d'effacement est associée à une liste d'adresses de pages à effacer. Selon un mode de réalisation, les adresses de page à effacer sont reçues successivement par la mémoire et transmises au fur et à mesure de leur réception par la mémoire au décodeur de ligne de mot. Selon un mode de réalisation, le procédé comprend des étapes de 5 génération des adresses de page à effacer comprises entre des adresses de début et de fin de bloc à effacer, reçues avec la commande d'effacement. Selon un mode de réalisation, le procédé comprend des étapes de génération des adresses de page à effacer à partir d'une adresse de début ou de fin de bloc à effacer reçue avec la commande d'effacement, le nombre 10 d'adresses de page générées correspondant à un nombre de pages à effacer reçu avec la commande d'effacement. Des modes de réalisation concernent également une mémoire de type EEPROM effaçable par page, comprenant plusieurs pages comprenant chacune plusieurs ensembles de cellules mémoire formant chacun un mot, 15 les cellules mémoire d'une page étant connectées à une même ligne de mot, et à des lignes de bit transversales aux lignes de mot, configurée pour mettre en oeuvre le procédé défini précédemment. Selon un mode de réalisation, la mémoire comprend une interface de commande de type série, apte à recevoir successivement chaque bit formant 20 une commande reçue par la mémoire. Selon un mode de réalisation, la mémoire comprend une interface de commande de type parallèle, apte à recevoir simultanément tous les bits d'un mot d'une commande reçue par la mémoire. Selon un mode de réalisation, la mémoire comprend un décodeur de 25 ligne de mot recevant de chaque adresse de page à effacer de l'ensemble d'adresses, chaque ligne de mot comprenant une ligne de contrôle de grille connectée à un verrou respectif et aux grilles de transistors à grille flottante de toutes les cellules mémoire de la ligne de mot, chaque verrou étant configuré pour basculer d'un état inactif à un état actif sur réception d'un 30 signal de sélection fourni par le décodeur en réponse à une adresse de page, et pour fournir une haute tension d'effacement à la ligne de contrôle de grille à laquelle il est connecté, sur réception à l'état actif d'un signal de déclenchement d'effacement. Selon un mode de réalisation, la mémoire est configurée pour être 35 effaçable par mot. Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente des circuits d'une mémoire EEPROM effaçable par page, les figures 2 à 4 représentent une mémoire EEPROM, effaçable par page, configurée pour exécuter un cycle d'effacement de plusieurs pages, selon divers modes de réalisation, la figure 5 représente un exemple de circuit de verrou de ligne de mot de la mémoire représentée sur la figure 2, 3 ou 4. La figure 1 représente une mémoire EEPROM effaçable par page, et en particulier, un plan mémoire MA et des circuits de décodage XDEC, YDEC. Le plan mémoire MA comprend des cellules mémoire CL agencées en lignes de mot WL et en lignes de bit BL transversales aux lignes de mot, plusieurs lignes de bit formant une colonne de mot C , C . Par souci de clarté, seules quatre lignes de mot et deux colonnes de mot ont été représentées. Chaque cellule mémoire CL comporte de façon classique un transistor à grille flottante FGT en série avec un transistor d'accès AT, ici de type MOS. Les transistors d'accès AT des cellules mémoire sont reliés par leur drain aux lignes de bit BL (j étant un indice compris entre 0 à 7 dans l'exemple de la figure 1). Les cellules mémoire à l'intersection d'une ligne de mot et d'une colonne de mot forment un groupe de cellules mémoire comprenant M cellules mémoire et permettant de mémoriser un mot binaire de M bits (M=8 dans l'exemple de la figure 1). Le décodeur de colonne XDEC comprend des verrous de ligne de bit BLT qui sont connectés aux lignes de bit BL et qui sont pilotés par des signaux de sélection de colonne SLC fournis par un circuit de décodage CDEC. Plus particulièrement, les verrous de ligne de bit BLT des lignes de bit BL d'une même colonne sont pilotés par le même signal de sélection de colonne SLC . Les verrous BLT sont par ailleurs reliés à un bus de donnée DB de la mémoire, et fournissent en phase de programmation de cellules mémoire, une haute tension de programmation par exemple fournie par une pompe de charge. Cette tension de programmation n'est fournie que si le bit correspondant reçu via le bus DB présente la valeur logique de programmation (par exemple la valeur 1), car dans le cas contraire (valeur 0) la cellule mémoire visée doit rester dans l'état effacé. Les grilles des transistors d'accès AT des cellules mémoire d'une même ligne de mot WL sont reliées à une ligne de sélection SEL commune, qui est pilotée par le décodeur de ligne YDEC. Les grilles des transistors FGT des cellules mémoire d'une même ligne de mot WL sont reliées à une ligne de contrôle de grille CGL , qui est également pilotée par le décodeur de ligne YDEC. Le décodeur YDEC comporte ainsi, pour chaque ligne de mot WL , deux sorties distinctes contrôlant respectivement la ligne de sélection SEL et la ligne CGL . Les lignes de source des transistors FGT de toutes les cellules mémoire du plan mémoire MA sont connectées à une ligne de source commune SL. Ainsi, la répartition des cellules mémoire en colonnes C pour obtenir des groupes de cellules mémoire, est déterminée par la distribution des signaux SLC aux verrous de ligne de bit BLT . Il s'ensuit que la ligne de contrôle CGL d'une ligne de mot WL peut être utilisée pour contrôler tous les transistors FGT des cellules mémoire de la ligne de mot. Le décodeur de ligne YDEC et le circuit CDEC reçoivent respectivement les bits de poids fort et les bits de poids faible d'une adresse circulant sur un bus d'adresse AD relié à un registre d'adresse ADRG. Le décodeur YDEC transmet des signaux de commande aux lignes CGL et aux lignes SEL . Le circuit CDEC fournit les signaux de sélection de colonne SLC aux verrous de ligne de bit BLT . Ces divers signaux dépendent de l'adresse présente sur le bus AD. Comme les verrous BLT reçoivent les signaux de sélection de colonne SLC , tous les verrous BLT d'une même colonne C sont activés simultanément, ce qui permet de programmer simultanément les cellules mémoire d'un même groupe. Le mot à écrire dans les cellules mémoire d'un groupe sélectionné est fourni par un bus de donnée DB comportant plusieurs lignes de transmission, chaque ligne étant connectée à tous les verrous de ligne de bit BLT d'un même rang j. Par ailleurs, tous les verrous de ligne de bit BLT sont reliés à des amplificateurs de lecture RDA par l'intermédiaire d'un bus de lecture RDB. Pour chaque colonne C et chaque ligne de mot WL , une opération de programmation des cellules mémoire est réalisée à l'aide des verrous de ligne de bit BLT qui pilotent les lignes de bit BL de la colonne sélectionnée, et du décodeur YDEC de lignes de mot WL qui pilote la ligne de contrôle de grille CGL et la ligne de sélection SEL de la ligne de mot sélectionnée. En revanche, une opération d'effacement de cellules mémoire porte sur la totalité d'une ligne de mot, puisqu'elle est réalisée seulement à l'aide du décodeur YDEC qui pilote la ligne de contrôle de grille CGL et la ligne de sélection SEL de la ligne de mot sélectionnée. En effet, l'effacement des cellules mémoire d'une ligne de mot WL est effectué en appliquant à la ligne CGL de contrôle de grille correspondante une tension positive Vpp1, par exemple fournie par une pompe de charge. La tension Vpp1 est par exemple comprise entre 12 et 18 V (par exemple 15 V). Simultanément, les autres lignes de contrôle de grille CGL (avec I i), par exemple les lignes CGL et CGL , et toutes les lignes de sélection SEL sont portées à un potentiel de référence Vref1, par exemple égal à 0 volt (reliées à la masse). En outre, toutes les lignes de bit BL sont simultanément portées à un potentiel flottant FL ou à haute impédance, ou bien au potentiel Vref1. Une opération de programmation de cellules mémoire CL1, CL2 appartenant à un groupe M préalablement effacé situé dans une colonne 20 C et appartenant à la ligne de mot WL , comprend les opérations suivantes : appliquer une tension régulée Vpp2 à la ligne SEL de la ligne de mot WL , tandis que les lignes de sélection des autres lignes de mot sont portées au potentiel de référence Vref1, et 25 appliquer une tension égale à Vpp2 - Vtn aux lignes de bits BL des cellules mémoire CL1, CL2 à programmer, tout en portant toutes les autres lignes de bits au potentiel de référence Vref1 ou à un potentiel flottant, Vtn étant la tension de seuil des transistors AT, appliquer une tension régulée Vref2 négative, par exemple fournie par une 30 pompe de charge, à la ligne de contrôle de grille CGL de la ligne de mot WL , et porter les lignes de source SL à un potentiel flottant. La tension Vref2 est comprise entre 0 et -15 V. La tension Vpp2 est comprise entre 4 et 17 V. La tension Vtn est de l'ordre de 1 V lorsque Vpp2 est de 35 l'ordre de 4 V, et de l'ordre de 3 V lorsque Vpp2 est de l'ordre de 17 V. Les lignes de source SL peuvent être portées alternativement à une tension fixée à 0 V si Vref2 est suffisamment négatif (typiquement inférieur à -5 V), et dans le cas contraire, à une tension voisine de 5 à 7 V. Les valeurs des signaux de contrôle pendant des opérations d'effacement et de programmation sont résumées dans le tableau 1 suivant. Tableau 1 Opération EFFACEMENT PROGRAMMATION Signal de contrôle SEL Vref1 Vpp2 SEL (H) Vref1 Vref1 CG Vpp1 Vref2 CG (H) Vref1 Vref1 BL Flottant Vpp2-Vtn BL (n~k) Flottant Flottant SL Vref1 Flottant La figure 2 représente une mémoire MEM1, de type EEPROM effaçable par bloc de plusieurs pages, selon un mode de réalisation. La mémoire MEM1 comprend le plan mémoire MA et les décodeurs XDEC, YDEC présentés sur la figure 1. Le décodeur YDEC comprend un circuit de décodage RDEC, des verrous de ligne de mot WLT connectés chacun à une ligne de contrôle de grille CGL et des verrous de contrôle de sélection SLT connectés chacun à une ligne de contrôle de grille SEL des transistors de sélection AT de la ligne de mot WL . La mémoire MEM1 comprend également un circuit de contrôle LCT, un registre-compteur d'adresse ADRC, un autre registre d'adresse FADR, un registre de donnée DTRG, des amplificateurs de lecture RDA et un comparateur CMP. Le circuit LCT est configuré pour recevoir des commandes transmises à la mémoire MEM1, ainsi que des mots lus dans la mémoire à transmettre à l'extérieur de la mémoire en réponse à une commande de lecture. Une commande reçue par la mémoire comprend un code de commande CMD, et selon le code de commande, des opérandes qui peuvent comprendre une ou plusieurs adresses et éventuellement des données. Le code de commande peut être défini sur un octet, et les adresses peuvent être définies sur un ou plusieurs octets, selon la capacité de la mémoire. Les registres ADRC, FADR sont reliés au circuit LCT pour recevoir des adresses figurant dans des commandes reçues par la mémoire MEM1. Le registre ADRC est également relié au circuit de décodage RDEC. Le registre ADRC est configuré pour s'incrémenter sur réception d'un signal de commande fourni par le circuit LCT. Les deux registres ADRC et FADR sont connectés au comparateur CMP qui est configuré pour comparer les adresses figurant dans les registres ADRC et FADR et pour fournir un signal de comparaison CS au circuit LCT. Le registre DTRG est relié au circuit LCT pour recevoir un mot à écrire associé à une commande d'écriture d'un mot. Le registre DTRG est également relié au décodeur XDEC pour fournir les bits d'un mot à écrire aux verrous de ligne de bit reliés à des cellules mémoire sélectionnées en écriture. Le registre DTRG est également relié aux amplificateurs de lecture RDA pour recevoir les bits lus dans des cellules mémoire sélectionnées en lecture. Les différents éléments de la mémoire MEM1 sont sous le contrôle du circuit LCT lequel peut être réalisé à l'aide d'une simple machine d'état à états finis. En particulier, le circuit LCT est configuré pour lire chaque code de commande CMD reçu par la mémoire MEM1. L'interface d'entrée/sortie de la mémoire MEM1 peut être de type série ou parallèle. Selon un mode de réalisation, la mémoire MEM1 est configurée pour recevoir et exécuter des commandes d'effacement de bloc, comprenant des adresses de début et de fin d'un bloc à effacer, ces adresses étant transférées respectivement dans les registres ADRC, FADR. Le traitement d'une commande d'effacement de bloc peut être effectué de la manière suivante. Après décodage du code de la commande CMD d'effacement de bloc, le circuit LCT commande le chargement dans les registres ADRC et FADR des adresses de début et de fin de bloc, associées au code de commande. Le circuit LCT commande ensuite la transmission au circuit RDEC de l'adresse (ou seulement des bits de poids fort de l'adresse correspondant à une adresse de page) dans le registre ADRC. Cette transmission peut par exemple être déclenchée par la désélection de la mémoire MEM1. La réception de l'adresse par le circuit RDEC déclenche l'activation du verrou de ligne de mot WLT de la ligne de mot WL correspondant à l'adresse reçue par le décodeur RDEC. Ensuite, jusqu'à ce que le signal de comparaison CS issu du comparateur CMP indique une égalité du contenu des registres ADRC et FADR, le circuit LCT commande l'incrémentation de l'adresse dans le registre ADRC et la transmission de cette adresse incrémentée au circuit RDEC. L'incrémentation du registre ADRC est effectuée à chaque fois de manière à ce que le registre contienne l'adresse de la page suivante. Ainsi, à chaque incrémentation du registre ADRC, un nouveau verrou de ligne de mot WLT est activé. Lorsque le signal CS indique une égalité des adresses dans les registres ADRC et FADR, le circuit LCT active une commande d'effacement en commandant les décodeurs XDEC, YDEC pour fournir au plan mémoire MA les tensions d'effacement indiquées dans le tableau 1. Toutes les cellules mémoire des lignes de mots WL connectées aux verrous de ligne de mot WLT précédemment activés sont ainsi effacées simultanément. Une itération incluant une incrémentation du registre ADRC peut être effectuée typiquement en 50 ns, soit 50 ps pour un bloc de mille pages, ce qui est bien inférieur au temps d'effacement de quelques millisecondes généralement imparti. Bien entendu, la génération des adresses des pages du bloc à effacer peut être effectuée dans un ordre inverse, c'est-à-dire en partant de l'adresse de fin du bloc. A cet effet, l'adresse de fin du bloc à effacer est décrémentée jusqu'à atteindre l'adresse de la première page du bloc. La figure 3 représente une mémoire MEM2, de type EEPROM effaçable par bloc de plusieurs pages, selon un autre mode de réalisation. La mémoire MEM2 diffère de la mémoire MEM1 en ce qu'elle comprend un compteur CNT relié au circuit LCT. Le compteur CNT fournit au circuit de contrôle LCT un signal de fin de comptage CE indiquant si la valeur du compteur est nulle. La mémoire MEM2 est configurée pour recevoir des commandes d'effacement de bloc de plusieurs pages, comprenant un code de commande CMD, une adresse de début et un nombre de pages du bloc à effacer. Le compteur CNT est configuré pour recevoir un nombre de pages à effacer transmis avec une commande d'effacement de bloc. Le nombre de pages à effacer peut être défini sur un ou plusieurs octets selon la capacité de la mémoire. Après décodage du code de la commande CMD d'effacement de bloc, le circuit LCT commande le chargement de l'adresse de début de bloc dans le registre ADRC, et du nombre de pages du bloc dans le compteur CNT en tant que valeur de comptage initiale. Le circuit LCT commande ensuite la transmission au circuit RDEC de l'adresse (ou seulement des bits de poids fort de l'adresse correspondant à une adresse de page) dans le registre ADRC. Cette transmission peut par exemple être déclenchée par la désélection de la mémoire MEM2. La réception de l'adresse par le circuit RDEC déclenche l'activation du verrou de ligne de mot WLT de la ligne de mot WL correspondant à l'adresse reçue par le décodeur RDEC. Ensuite tant que le signal de comptage CE issu du compteur CNT indique que la compteur CNT n'est pas nulle, le circuit LCT commande l'incrémentation de l'adresse dans le registre ADRC et la transmission de cette adresse incrémentée au circuit RDEC, et la décrémentation du compteur CNT. L'incrémentation du registre ADRC est effectuée à chaque fois de manière à ce que le registre contienne l'adresse de la page suivante. Ainsi, à chaque incrémentation du registre ADRC, un nouveau verrou de ligne de mot WLT est activé. Lorsque le signal CE indique que la valeur du compteur CNT est nulle, le circuit LCT active l'effacement du bloc en commandant les décodeurs XDEC, YDEC pour fournir au plan mémoire MA les tensions d'effacement indiquées dans le tableau 1, et ainsi effacer simultanément toutes les cellules mémoire des lignes de mots WL connectées aux verrous de ligne de mot WLT précédemment activés. Selon une variante de réalisation, le nombre de pages à effacer peut être chargé dans un registre supplémentaire, par exemple le registre FADR, le compteur CNT étant initialisé à 0 et comparé au contenu du registre supplémentaire à chaque incrémentation du registre ADRC. Bien entendu, la commande d'effacement de bloc peut être associée, non pas à l'adresse de début du bloc à effacer, mais à l'adresse de fin du bloc. Dans ce cas, l'adresse de fin de bloc peut être chargée dans le registre ADRC qui est ensuite décrémenté pour générer toutes les adresses de page du bloc. La figure 4 représente une mémoire MEM3, de type EEPROM effaçable par ensemble de plusieurs pages, selon un autre mode de réalisation. La mémoire MEM3 est configurée pour recevoir des commandes 35 d'effacement de plusieurs pages, comprenant un code de commande CMD, et les adresses des pages à effacer. Après décodage du code de la commande CMD d'effacement de pages, le circuit LCT commande successivement le chargement des adresses des pages à effacer dans le registre ADRC. Ce chargement peut être effectué au fur et à mesure de la réception des adresses de page à effacer par le circuit LCT. A chaque chargement d'une nouvelle adresse dans le registre ADRG, cette adresse (ou seulement des bits de poids fort de l'adresse correspondant à une adresse de page) est transmise au circuit RDEC. La réception de l'adresse par le circuit RDEC déclenche l'activation du verrou de ligne de mot WLT de la ligne de mot WL correspondant à l'adresse reçue par le décodeur RDEC. Ainsi, les verrous de ligne de mot WLT correspondant aux adresses des pages à effacer sont activés successivement. A la désélection de la mémoire MEM3, marquant la fin de la transmission des adresses de page à effacer, le circuit LCT active l'effacement en commandant les décodeurs XDEC, YDEC pour fournir au plan mémoire MA les tensions d'effacement indiquées dans le tableau 1, et ainsi effacer simultanément toutes les cellules mémoire des lignes de mots WL connectées aux verrous de ligne de mot WLT activés. Selon un mode de réalisation, les caractéristiques de plusieurs des 20 mémoires MEM1, MEM2 et MEM3 sont combinées dans une seule mémoire capable de traiter plusieurs des commandes d'effacement d'un ensemble de pages précédemment décrites. Ainsi ces commandes comprenant : une commande d'effacement d'un bloc défini par des adresses de début et de fin de bloc (figure 2), 25 une commande d'effacement d'un bloc défini par une adresse de début de bloc et une taille de bloc défini par exemple par un nombre de pages (figure 3), et une commande d'effacement d'un ensemble de pages définies chacune par une adresse de page (figure 4). 30 Ces commandes peuvent comprendre chacune un code de commande CMD distinct. Pour pouvoir exécuter ces commandes, la mémoire peut comprendre le registre-compteur ADRC, un autre registre-compteur FADR qui peut recevoir soit l'adresse de fin du bloc, soit le nombre de pages du bloc, et le comparateur CMP pour comparer les valeurs des 35 deux registres ADRC et FADR. La figure 5 représente des circuits d'un verrou de ligne de mot WLT , selon un exemple de réalisation. Le verrou WLT comprend deux inverseurs IN1, 1N2 montés tête-bêche et assurant la fonction de verrou proprement-dite, une porte logique AG1 de type ET, et des transistors N1 à N3 de type MOS à canal n. L'entrée de l'inverseur 1N1 et la sortie de l'inverseur 1N2 sont connectées à une borne de drain du transistor N1 et à une entrée de la porte AG1. Le transistor N1 comprend une borne de source reliée à la masse et une borne de grille recevant un signal d'initialisation RST. La sortie de l'inverseur 1N1 et l'entrée de l'inverseur 1N2 sont connectées à une borne de drain du transistor N2. Le transistor N2 comprend une borne de grille recevant un signal de décodage DCD issu du circuit de décodage RDEC, et une borne de source connectée à une borne de drain du transistor N3. Le transistor N3 comprend une borne de grille recevant un signal de synchronisation SYN du circuit LCT, et une borne de source connectée à la masse. Une autre entrée de la porte AG1 reçoit un signal de commande d'effacement ERS. La sortie de la porte AG1 est connectée à un circuit de décalage de niveau LS (level shifter) recevant par ailleurs une tension Vpp issue d'une pompe de charge de la mémoire. La sortie du circuit LS est connectée à la ligne de contrôle de grille CGL d'une ligne de mot WL . Les signaux RST, SYN et ERS sont fournis aux verrous WLT par le circuit LCT. Le verrou formé par les inverseurs 1N1, 1N2 passe à l'état haut à l'apparition d'une impulsion simultanée dans les signaux DCD et SYN, rendant passant les transistors N2 et N3. La sortie de l'inverseur 1N1 et l'entrée de l'inverseur 1N2 sont alors mis à la masse. La sortie de l'inverseur 1N2 et l'entrée de l'inverseur 1N1 passent donc à l'état haut. Le verrou formé par les inverseurs 1N1, 1N2 est mis à l'état bas par une impulsion du signal RST, rendant passant le transistor N1. L'entrée de l'inverseur IN1 et la sortie de l'inverseur 1N2 sont alors mises à la masse. La sortie de l'inverseur 1N1 et l'entrée de l'inverseur 1N2 passent donc à l'état haut. Avant de traiter une commande d'effacement CMD reçue, le circuit LCT commande l'initialisation des verrous WLT au moyen d'une impulsion du signal RST. A chaque fois qu'une nouvelle adresse est décodée par le décodeur RDEC, l'un des signaux DCD devient actif, et une impulsion du signal SYN est générée pour faire passer à l'état haut le verrou WLT recevant le signal DCD à l'état actif. Lorsque tous les verrous WLT correspondant aux pages à effacer sont à l'état haut, le circuit LCT déclenche l'effacement des pages ou lignes de mot WL ainsi sélectionnées en commandant une pompe de charge pour fournir la tension Vpp1 au circuit LS et en activant le signal ERS. L'activation du signal ERS a pour effet de faire basculer à l'état haut la sortie de la porte AG1, et donc de transmettre la tension d'effacement Vpp1 fournie au circuit LS à toutes les lignes de contrôle de grille CGL des lignes de mot WL sélectionnées par la mise à l'état haut des verrous WLT correspondants. Une commande d'effacement par ensemble de plusieurs pages ou lignes de mot peut ainsi être mise en oeuvre simplement à l'aide d'un décodeur de ligne YDEC modifié, de un ou deux registres supplémentaires, et éventuellement d'un comparateur CMP. Il est ainsi possible d'émuler des commandes d'effacement d'une mémoire Flash série avec une EEPROM, avec une granularité en effacement par page et non par secteur. Par ailleurs, l'effacement d'un bloc de plusieurs pages n'est pas limité à un secteur complet comme dans une mémoire Flash, ni à des pages contiguës d'un seul secteur, mais peut porter sur plusieurs secteurs et des pages non contiguës de différents secteurs non nécessairement contigus. Il en résulte des gains de temps et d'énergie. En effet, lors d'une programmation de plusieurs pages, les cycles d'effacement des pages à programmer peuvent être regroupés en un cycle unique, la programmation des pages étant effectuée en un cycle de programmation par page. Il en résulte un gain de temps proche de 2. Les adresses de début et de fin de bloc, et les adresses de pages des commandes d'effacement peuvent être spécifiées dans les commandes d'effacement reçues par la mémoire sous la forme d'adresses de mot. Dans ce cas, seuls les bits de poids fort correspondant à l'adresse d'une page sont pris en compte par le décodeur RDEC. Les adresses de page peuvent également être spécifiées dans les commandes d'effacement sous la forme d'adresses de page, c'est-à-dire comprenant seulement les bits de poids fort d'une adresse de mot correspondant à l'adresse d'une page. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, l'invention ne s'applique pas uniquement aux mémoires EEPROM présentant une granularité en effacement à l'échelle d'une page ou ligne de mot. En effet, l'une et/ou l'autre des commandes d'effacement par ensemble de plusieurs pages peuvent également être mises en oeuvre dans une mémoire EEPROM effaçable par mot. Dans une telle mémoire qui est par exemple décrite dans le brevet EP1 727 152, les sources des cellules mémoire sont interconnectées par colonne de mot de manière à pouvoir fournir une tension de source d'inhibition d'effacement aux cellules mémoire appartenant aux colonnes de mots qui ne doivent pas être effacées. Lors de l'exécution d'une commande d'effacement par ensemble de pages, toutes les sources des cellules mémoire de la mémoire sont mises à la tension Vref1. La présente invention n'est pas non plus limitée au traitement d'une commande d'effacement, sachant qu'une commande de programmation inclut un effacement préalable des pages ou des mots à programmer. L'interface d'entrée/sortie de la mémoire peut être de type série ou parallèle. La taille maximum du bloc à effacer qui peut atteindre la taille de la mémoire, n'est limitée que par la sortance de la pompe de charge fournissant la haute tension aux lignes de contrôle de grille CGL . Par ailleurs, d'autres moyens de stockage que les verrous de ligne de mot peuvent être mis en oeuvre pour mémoriser la sélection d'une ligne de mot. Ces moyens de stockage peuvent par exemple comprendre des cellules de registre reliées chacune à une ligne de mot. REVENDICATIONS1. Procédé d'effacement d'une mémoire de type EEPROM effaçable par page, le procédé comprenant des étapes consistant à : recevoir par la mémoire une commande (CMD) associée à un ensemble d'adresses de pages de la mémoire à effacer, chaque page 5 comprenant plusieurs groupes de cellules mémoire formant chacun un mot, pour chaque adresse de l'ensemble d'adresses, sélectionner une ligne de mot (WL ) correspondant à une page de la mémoire, et déclencher l'effacement simultané de toutes les lignes de mot sélectionnées. 10 2. Procédé selon la revendication 1, comprenant des étapes successives de transmission à un décodeur de ligne de mot (RDEC) de chaque adresse de page de l'ensemble d'adresses. 15 3. Procédé selon l'une des revendications 1 et 2, dans lequel une adresse de page est sélectionnée en passant dans un état actif un verrou (WLT ) connecté à la ligne de mot (WL ) correspondant à l'adresse de page à sélectionner, le verrou fournissant dans un état actif et sur réception d'un signal de déclenchement d'effacement (ERS), une haute tension 20 d'effacement aux grilles de transistors à grille flottante (FGT) de toutes les cellules mémoire de la ligne de mot. 4. Procédé selon l'une des revendications 1 à 3, dans lequel la commande d'effacement (CMD) est associée à une liste d'adresses de 25 pages à effacer. 5. Procédé selon la revendication 4, dans lequel les adresses de page à effacer sont reçues successivement par la mémoire (MEM3) et transmises au fur et à mesure de leur réception par la mémoire au décodeur de ligne de 30 mot (RDEC). 6. Procédé selon l'une des revendications 1 à 5, comprenant des étapes de génération des adresses de page à effacer comprises entre desadresses de début et de fin de bloc à effacer, reçues avec la commande d'effacement. 7. Procédé selon l'une des revendications 1 à 6, comprenant des étapes de génération des adresses de page à effacer à partir d'une adresse de début ou de fin de bloc à effacer reçue avec la commande d'effacement, le nombre d'adresses de page générées correspondant à un nombre de pages à effacer reçu avec la commande d'effacement. 8. Mémoire de type EEPROM effaçable par page, comprenant plusieurs pages comprenant chacune plusieurs ensembles de cellules mémoire formant chacun un mot, les cellules mémoire d'une page étant connectées à une même ligne de mot, et à des lignes de bit transversales aux lignes de mot, caractérisée en ce qu'elle est configurée pour mettre en oeuvre le procédé selon l'une des revendications 1 à 7. 9. Mémoire selon la revendication 8, comprenant une interface de commande de type série, apte à recevoir successivement chaque bit formant 20 une commande reçue par la mémoire. 10. Mémoire selon la revendication 8, comprenant une interface de commande de type parallèle, apte à recevoir simultanément tous les bits d'un mot d'une commande reçue par la mémoire. 25 11. Mémoire selon l'une des revendications 8 à 10, comprenant un décodeur de ligne de mot (RDEC) recevant de chaque adresse de page à effacer de l'ensemble d'adresses, chaque ligne de mot (WL ) comprenant une ligne de contrôle de grille (CGL ) connectée à un verrou (WLT ) 30 respectif et aux grilles de transistors à grille flottante (FGT) de toutes les cellules mémoire de la ligne de mot, chaque verrou étant configuré pour basculer d'un état inactif à un état actif sur réception d'un signal de sélection (DCD ) fourni par le décodeur en réponse à une adresse de page, et pour fournir une haute tension d'effacement (Vpp1) à la ligne de contrôle de grilleà laquelle il est connecté, sur réception à l'état actif d'un signal de déclenchement d'effacement (ERS). 12. Mémoire selon l'une des revendications 8 à 11, configurée pour être effaçable par mot.