Brevet FR3007198A1 — publié le 20141219

Composant, par exemple transistor NMOS, à région active à contraintes en compression relâchées, et procédé de fabrication L'invention concerne les circuits intégrés, et plus particulièrement le relâchement des contraintes en compression d'une région active, par exemple celle d'un transistor NMOS. Dans un circuit intégré, les transistors sont réalisés dans et sur une région active semiconductrice, par exemple du silicium, entourée d'une région électriquement isolante, par exemple une tranchée remplie par exemple de dioxyde de silicium. Le fait de réaliser un transistor MOS à l'intérieur d'une région isolante conduit par nature à l'obtention d'une région active contrainte en compression de par la présence à sa périphérie de la région isolante. Et si une région active contrainte en compression favorise les performances d'un transistor PMOS, elle provoque par contre une dégradation des performances d'un transistor NMOS, notamment en termes de mobilité des porteurs. Par ailleurs, la réalisation de transistors rapides impose des longueurs et largeurs de canal petites et les structures généralement réalisées présentent une densité importante, ce qui conduit à des dimensions de régions actives très petites, voire minimales pour la technologie considérée. Il est donc extrêmement difficile voire impossible, d'augmenter les dimensions des régions actives des transistors NMOS dans le but de relâcher leurs contraintes en compression, compte tenu de la densité recherchée des structures réalisées. Selon un mode de réalisation, il est proposé de diminuer autant que possible les contraintes en compression dans la région active d'un composant défavorablement sensible aux contraintes en compression, par exemple un transistor NMOS, ou bien une résistance active c'est à dire formée dans une région active dont la valeur résistive peut varier avec les contraintes en compression, et ce sans modifier les caractéristiques des transistors PMOS. Selon un aspect, il est proposé un circuit intégré comprenant un substrat et au moins un composant défavorablement sensible aux contraintes en compression, par exemple un transistor NMOS, disposé au moins partiellement au sein d'une région active du substrat limitée par une région isolante. Selon une caractéristique générale de cet aspect, ladite région isolante comporte au moins une zone dans laquelle elle possède deux domaines isolants mutuellement séparés par une région de séparation formée par une partie du substrat. Ainsi, selon cet aspect, on réalise au sein de la région isolante un mur de séparation formé par une partie du substrat dont le but est d'absorber une partie des contraintes générées par la région isolante. Par ailleurs, puisque ce mur est réalisé au sein de la région isolante, sa réalisation est totalement transparente pour le concepteur du circuit intégré puisque ce dernier détermine simplement les dimensions de la région active et de la région isolante sans se préoccuper du contenu de cette région isolante, c'est-à-dire en l'espèce de la présence d'un mur dans cette région isolante. En effet, ce mur est mécaniquement actif pour permettre une absorption des contraintes mais totalement électriquement inactif. Et, la définition de l'emplacement de ce mur est avantageusement effectuée directement et automatiquement au niveau de la génération du masque de région active sans intervention du concepteur et sans que transistor par exemple. Le composant défavorablement ce mur de séparation interfère avec le sensible aux contraintes de compression de sa région active peut être un transistor NMOS ou bien une résistance active c'est à dire formée dans ladite région active, sans que ces deux exemples ne soient limitatifs. Par ailleurs une région isolante supplémentaire est disposée au- dessus du composant, de la région active et de la région isolante, et sépare le composant du premier niveau de métallisation. Et ladite région ou mur de séparation est avantageusement recouverte également par ladite région isolante supplémentaire. Selon un mode de réalisation, ladite région de séparation possède une face supérieure située sensiblement au même niveau que ladite face supérieure de la région active et débouche dans une région inférieure du substrat. En d'autres termes, la profondeur de ce mur de séparation est sensiblement égale à la profondeur de la région isolante. De façon à permettre un relâchement plus efficace des contraintes en compression dans la région active, le domaine isolant situé le plus près de ladite région active présente un volume inférieur ou égal à celui du domaine isolant le plus éloigné de la région active. Selon un mode de réalisation, ladite région de séparation entoure au moins partiellement ladite région active. Par ailleurs, selon un mode de réalisation, la région de grille du transistor possède une partie s'étendant au-dessus de la région isolante en dehors et à une distance minimale de ladite zone de la région isolante, c'est-à-dire de la zone contenant ladite région ou mur de séparation. En effet, non seulement cette région ou mur de séparation ne doit pas se situer sous la ligne de polysilicium, par exemple, de la région de grille du transistor, de façon à ne pas créer un transistor parasite, mais également à une distance minimale de cette ligne de polysilicium de façon à respecter les règles de conception (Design Rules Manual) de la technologie considérée et d'éviter les effets parasites. Comme indiqué ci-avant, une région isolante supplémentaire est disposée au-dessus du composant, de la région active et de la région isolante, et sépare le composant du premier niveau de métallisation. Et, selon un autre mode de réalisation, ledit circuit intégré comprend au moins une région de contact traversant ladite région isolante supplémentaire et venant contacter au moins la face supérieure d'une portion de ladite région isolante, ladite au moins une région de contact étant formée d'au moins un matériau différent des matériaux formant ladite région isolante et ladite région isolante supplémentaire. Cette région de contact peut avoir la forme d'un mur pouvant entourer au moins partiellement ledit composant. Ledit au moins un matériau formant la région de contact peut comprendre un métal, par exemple du tungstène, ou bien du polysilicium sans que ces deux exemples ne soient limitatifs. En effet, les inventeurs ont observé que la réalisation d'un contact traversant ladite région isolante supplémentaire et notamment la couche inférieure isolante (connue par l'homme du métier sous l'acronyme anglo-saxon CESL : Contact Etch Stop Layer) de cette région isolante supplémentaire pour venir simplement au contact de la région isolante, voire pénétrer très légèrement cette région isolante en raison d'une sur-gravure, permettait également de relâcher les contraintes en compression dans la région active du composant. En effet ledit au moins un matériau, par exemple un métal, formant cette région de contact est généralement un matériau contraint en tension. Cette région de contact, par exemple métallique, dont l'emplacement est défini sur le masque « contacts », est mécaniquement actif pour le relâchement des contraintes mais électriquement inactif puisqu'une des extrémités est en contact avec une région isolante. Et une telle région de contact, par exemple métallique, peut par exemple être réalisée sur un endroit de la région isolante où il n'est pas possible pour des raisons dimensionnelles de réaliser un mur de séparation, le mur de séparation étant réalisé quant à lui dans un autre endroit de la région isolante. Ainsi un composant, par exemple un transistor NMOS, équipé d'un mur de séparation et d'au moins une telle région de contact métallique, présente une région active encore plus relâchée en contraintes en compression. Il est toutefois préférable pour relâcher encore davantage les contraintes en compression, que la région de contact, par exemple métallique, pénètre notamment en profondeur, dans ladite portion de la région isolante. Par ailleurs, il s'avère avantageux que ladite portion de région isolante au contact de laquelle vient ledit contact, par exemple métallique, ou dans laquelle pénètre ledit contact, appartienne à celui des domaines isolants séparés par le mur de séparation, qui est situé le plus près de ladite région active. Ainsi, dans ce mode de réalisation, on prévoit la combinaison d'un mur de séparation au sein de la région isolante et d'un contact, par exemple métallique, venant au moins au contact voire pénétrant dans, le domaine isolant situé le plus près de la région active. On obtient alors une efficacité notable dans le relâchement des contraintes en compression de la région active. Lorsque le circuit intégré comprend une région isolante supplémentaire comportant une couche isolante inférieure (couche CESL par exemple) en compression disposée au dessus du composant, de la région active et de la région isolante, cette couche isolante inférieure en compression au dessus du transistor et de la région isolante contribue aussi à la présence des contraintes en compression dans la région active. Aussi un relâchement de contraintes en compression dans ladite région active peut être obtenu par au moins une excroissance disposée au-dessus d'au moins une partie de ladite région isolante et en-dessous de ladite couche isolante inférieure en compression. En d'autres termes cette excroissance soulève localement ladite couche isolante inférieure en compression, ce qui permet donc un relâchement de contraintes en compression dans ladite région active. Lorsque le composant est un transistor NMOS, ladite excroissance présente avantageusement une structure analogue à celle de la région de grille du transistor. Cette excroissance peut entourer au moins partiellement le composant par exemple une résistance active. Cela étant lorsque le composant est un transistor NMOS, dont la région de grille possède une partie s'étendant au dessus de la région isolante, cette partie de région de grille est au moins à une distance minimale de ladite excroissance, de façon à ne pas créer de structure parasite et à respecter les règles de conception (DRM) de la technologie considérée. Cette excroissance, dont l'emplacement est défini sur le masque « poly », est mécaniquement active pour le relâchement des contraintes mais électriquement inactive car non électriquement connectée. Selon un autre aspect, il est proposé un procédé de fabrication d'un composant défavorablement sensible aux contraintes en compression, par exemple un transistor NMOS, comprenant une réalisation dans un substrat, d'une région isolante limitant une région active du substrat, et une réalisation du composant au moins partiellement dans la région active. Selon une caractéristique générale de cet autre aspect, la réalisation de ladite région isolante comprend, dans au moins une zone de cette région isolante, une réalisation de deux domaines isolants mutuellement séparés par une région de séparation formée par une partie du substrat. Selon un mode de mise en oeuvre, la réalisation des deux domaines comprend une formation dans le substrat de deux tranchées séparées et un remplissage de ces tranchées par au moins un matériau isolant. Selon un mode de mise en oeuvre, la définition de l'emplacement desdites deux tranchées est effectuée sur le masque de région active. Selon un mode de mise en oeuvre, le procédé comprend en outre la réalisation d'une région isolante supplémentaire au-dessus du composant, de la région active et de la région isolante, et une réalisation d'au moins une région de contact, par exemple métallique, traversant ladite région isolante supplémentaire et venant contacter au moins la face supérieure d'une portion de ladite région isolante, ladite au moins une région de contact étant formée d'au moins un matériau différent des matériaux formant ladite région isolante et ladite région isolante supplémentaire. Selon un autre mode de mise en oeuvre, le procédé comprend en outre une réalisation au dessus du composant, de la région active et de la région isolante, d'une région isolante supplémentaire comportant une couche isolante inférieure en compression, et une réalisation d'au moins une excroissance au-dessus d'au moins une partie de ladite région isolante et en-dessous de ladite couche isolante inférieure en compression. Lorsque le composant est un transistor NMOS, ladite excroissance présente une structure analogue à celle de la région de grille du transistor et est réalisée simultanément à ladite région de grille. Selon un autre aspect il est proposé une utilisation d'au moins une région de séparation formée d'une partie d'un substrat incorporant une région active d'un composant défavorablement sensible aux contraintes en compression dans ladite région active pour séparer en deux domaines isolants au moins une partie d'une région isolante limitant ladite région active pour obtenir un relâchement de contraintes en compression dans ladite région active. Selon un autre aspect il est proposé une utilisation - d'au moins une région de séparation, formée d'une partie d'un substrat incorporant une région active d'un composant défavorablement sensible aux contraintes en compression dans ladite région active, pour séparer en deux domaines isolants au moins une partie d'une région isolante limitant ladite région active, et - d'au moins une région de contact, par exemple métallique, traversant une région isolante supplémentaire disposée au dessus du composant, de la région active et de la région isolante, formée d'au moins un matériau différent des matériaux formant ladite région isolante et ladite région isolante supplémentaire, et venant contacter au moins la face supérieure d'une portion de ladite région isolante, pour obtenir un relâchement de contraintes en compression dans ladite région active. Selon un autre aspect il est proposé une utilisation - d'au moins une région de séparation formée d'une partie d'un substrat incorporant une région active d'un composant défavorablement sensible aux contraintes en compression dans ladite région active, pour séparer en deux domaines isolants au moins une partie d'une région isolante limitant ladite région active, - d'au moins une région de contact traversant une région isolante supplémentaire comportant une couche isolante inférieure en compression disposée au dessus du composant, de la région active et de la région isolante et comportant une couche isolante inférieure en compression, formée d'au moins un matériau différent des matériaux formant ladite région isolante et ladite région isolante supplémentaire, et venant contacter au moins la face supérieure d'une portion de ladite région isolante et - d'au moins une excroissance disposée au-dessus d'au moins une partie de ladite région isolante et en-dessous de ladite couche isolante inférieure en compression, pour obtenir un relâchement de contraintes en compression dans ladite région active. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre schématiquement un transistor NMOS de l'art antérieur, - la figure 2 illustre un mode de réalisation d'un transistor NMOS selon l'invention, - la figure 3 illustre schématiquement une réalisation d'une région isolante selon l'art antérieur, - la figure 4 illustre un mode de mise en oeuvre d'un procédé de réalisation d'une région isolante selon l'invention, et - les figures 5 à 13 illustrent schématiquement d'autres modes de réalisation d'un circuit intégré selon l'invention. Dans tout ce qui suit, le composant défavorablement sensible aux contraintes en compression est un transistor NMOS. Sur la figure 1, la référence TRN désigne un transistor NMOS dont la région active 10 se situe au sein d'un substrat semiconducteur 1, par exemple en silicium. La région active est entourée d'une région isolante 2, par exemple du type tranchée. Le transistor TRN, faisant partie d'un circuit intégré CI, comporte classiquement une région de grille 3. Par ailleurs, la région de grille 3, la région active 10 et la région isolante 2 sont recouvertes d'une région isolante supplémentaire 4 comportant classiquement une couche inférieure isolante 40, par exemple en nitrure de silicium, également dénommée par l'homme du métier sous l'acronyme anglosaxon CESL (Contact Etch Stop Layer) La région isolante supplémentaire 4 comporte également au moins une autre couche au- dessus de la couche 40, par exemple au moins une couche 42 en dioxyde de silicium. Le transistor TRN est réalisé ici dans une technologie 90 nanomètres et la distance D entre la région de grille 3 et la région isolante 2, c'est-à-dire la longueur de la région de source ou de drain, est ici égale à 0,15 micromètre. Par rapport au transistor TRN de la figure 1, le transistor TRN selon le mode de réalisation illustré sur la figure 2, comporte, au sein de la région isolante 2, une région de séparation 11, formée par une partie du substrat 1, et séparant la région isolante 2 en deux domaines isolants 20 et 21. La région de séparation est également recouverte par ladite région isolante supplémentaire 4. Par ailleurs, la face supérieure du mur de séparation 11 se situe sensiblement au même niveau que la face supérieure de la région active 10 et ce mur de séparation débouche dans la partie inférieure du substrat 1. La largeur LG1 de la région de séparation 11 est ici égale à la dimension critique CD (Critical Dimension) de la technologie considérée, en l'espèce 0,11 micromètres. Cette dimension critique est la dimension minimale d'une ligne de région active. La largeur LG2 du domaine isolant 20 est ici égale l'espacement minimum entre deux régions actives définie par les règles de conception (DRM : Design Rules Manual) de la technologie considérée, en l'espèce 0,14 micromètre pour une technologie 90 nanomètres. Cette région de séparation absorbe les contraintes produites par le domaine isolant 21 et, de ce fait, les contraintes dans la région active 10 ne résultent essentiellement que du domaine isolant 20 qui a un volume réduit par rapport au volume total de la région isolante 2 dans la configuration de l'art antérieur illustré sur la figure 1. Ainsi, ce mode de réalisation de la figure 2 permet d'obtenir un gain de mobilité de 20% par rapport à un transistor TRN classique de l'art antérieur tel que celui illustré sur la figure 1. La figure 3 illustre schématiquement la réalisation de la région isolante 2 délimitant la zone active 10 du transistor TRN de la figure 1. On dépose sur le substrat 1 une bicouche 70 (oxyde de silicium/nitrure de silicium) surmonté d'une couche de résine photosensible 71 que l'on insole à travers un masque MSK dit « masque d'active » ou « masque de région active », qui va permettre de déterminer les contours de la région isolante 2 et par conséquent ceux de la région active. Puis, après développement de la résine, on effectue une gravure du bicouche 70 et du substrat 1 en utilisant la partie restante de la résine 71 comme masque dur de façon à obtenir une tranchée 6 qui va être remplie de matériau isolant de façon à former la région isolante 2 du transistor TRN. Par rapport à cet art antérieur, le procédé selon un mode de mise en oeuvre de l'invention prévoit (figure 4) de définir au niveau du masque d'active MSK, les emplacements des deux domaines isolants séparés par la région de séparation (mur de séparation). Plus précisément, après insolation et développement de la résine 71, il subsiste sur le bicouche 70 des blocs de résine qui vont être utilisés comme masques durs pour la réalisation de deux tranchées 60 et 61 dans le bicouche 70 et le substrat 1. Ces deux tranchées sont de facto séparées par le mur de séparation 11 et seront remplies du matériau isolant pour réaliser les deux domaines isolants 20 et 21 du transistor de la figure 2. On notera ici que les tranchées 60 et 61 se situent à l'intérieur du contour de la région isolante 6. Et c'est ce contour qui est défini par le concepteur lorsqu'il définit la dimension des régions actives. Par conséquent, le fait de prévoir au niveau du masque MSK deux tranchées dans cette région isolante est totalement transparent pour le concepteur et ce d'autant plus que le mur de séparation 11 est électriquement inactif. La définition de ces tranchées s'effectue avantageusement de façon automatique au niveau de la génération du masque d'active en tenant compte de différentes dimensions sur lesquelles on reviendra plus en détails ci-après. Le circuit intégré CI illustré sur la figure 5 comporte deux transistors NMOS TRNA, TRNB. Le transistor TRNA comporte une région active 10A entourée par la région isolante 2 et le transistor TRNB comporte la région active 10B entourée également par la région isolante 2. Le transistor TRNA comporte une région de grille 3A formée par exemple par une ligne de polysilicium. Cette région de grille 3A comporte une partie 30A située au-dessus de la région active 10A, une partie 31A débordant au-delà d'une première extrémité de la région active et permettant une prise de contact sur la région de grille et une autre partie 32A débordant au-delà d'une deuxième extrémité de la région active. La région de grille 3B du transistor TRNB présente une structure analogue à la région de grille 3A. Plus précisément, elle comporte une partie centrale 30B située au-dessus de la région active 10B et deux parties 31B et 32B débordant au-delà de cette région active 10B. La zone 8 représente la zone d'implantation N+ des deux transistors NMOS. On voit par ailleurs que le circuit intégré CI comporte, autour des deux transistors TRNA et TRNB, une région de séparation 11 ménagée au sein de la région isolante 2 et séparant celle-ci en plusieurs paires de domaines isolants 20, 21. Dans ce mode de réalisation, l'espace ESP entre les deux régions actives 10A et 10B n'est pas suffisant pour permettre la formation d'une région de séparation entre ces deux régions actives. En effet, cet espace doit être au minimum égal à deux fois l'espacement minimum LG2 entre deux régions actives augmenté de la dimension critique LG1, soit 0,39 micromètre pour une technologie 90 nanomètres. Par ailleurs, les parties 31A, 32A, 31B et 32B des régions de grille 3A et 3B se situent en dehors de la zone dans laquelle est située la région de séparation 11. Plus précisément, ces parties ne chevauchent pas une partie du mur de séparation 11 de façon à ne pas former un transistor parasite, et la distance D3 entre une extrémité de la région de séparation 11 et une partie de région de grille, par exemple la partie 32A, doit être supérieure à une distance minimale, par exemple 0,05 micromètre dans la technologie considérée, en l'espèce la technologie 90 nanomètres. Ainsi les dimensions LG1, LG2, D3 et ESP sont utilisées automatiquement dans l'outil informatique de génération du masque d'active pour déterminer en fonction des emplacements des différentes régions actives 10 et régions isolantes 2, les localisations possibles du ou des murs de séparation au sein de ces régions isolantes ainsi que les géométries et dimensions du ou de ces murs de séparation. Et ceci s'effectue de façon automatique sans intervention du concepteur du circuit et de façon totalement transparente pour lui. Dans les modes de réalisation illustrés sur les figures 6 et 7, le relâchement des contraintes dans la région active 10 du transistor TRN est obtenu par un contact métallique 9 traversant la région isolante supplémentaire 4 pour venir, dans le cas présent, pénétrer à l'intérieur de la région isolante 2. Cela étant, les inventeurs ont observé que même si le contact métallique 9 ne traverse que la région isolante 4, et notamment la couche CESL 40, sans pénétrer dans la région isolante 2, comme illustré sur les figures 8 et 9, on obtient néanmoins un relâchement des contraintes en compression dans la région active 10 du transistor TRN par rapport aux contraintes en compression de la région 10 du transistor TRN de la figure 1. Et ceci est vrai que la couche 40 soit une couche en compression ou une couche en tension car dans ce dernier cas le matériau utilisé pour la région de contact 9 est généralement un matériau lui-même en tension. Et les inventeurs ont observé que la combinaison d'une couche 40 en tension traversée par une région de contact elle-même en tension permettait d'augmenter la tension dans la région de canal ce qui permet d'augmenter la mobilité des électrons. A titre indicatif, un tel mode de réalisation (figures 8 et 9) permet d'obtenir un gain de mobilité de 20% par rapport à un transistor TRN de l'art antérieur tel que celui illustré sur la figure 1. Le gain de mobilité est plus important pour le mode de réalisation des figures 6 et 7 et dépend de la profondeur de pénétration du contact 9 dans la région isolante 2. Un tel contact métallique 9 est réalisé de façon analogue aux contacts métalliques destinés à venir contacter les régions de source, drain et grille du transistor pour les relier à un niveau de métallisation de la partie d'interconnexion (BEOL : Back End Of Lines) du circuit intégré. Cela étant, ce contact métallique 9, dont l'emplacement est défini sur le masque « contacts », et dont la géométrie peut être différente de celle des contacts classiques destinés à contacter les régions de source, de drain et de grille, est mécaniquement actif pour le relâchement des contraintes mais électriquement inactif puisqu'une des extrémités est en contact avec une région isolante. L'utilisation de contacts métalliques venant au contact de la région isolante 2, voire pénétrant dans cette région isolante 2, est particulièrement intéressante lorsque l'espace entre deux régions actives de deux transistors NMOS n'est pas suffisant pour la réalisation d'un mur de séparation 11. En effet, les contraintes dimensionnelles à respecter pour la réalisation d'un contact métallique sont moins sévères que celles régissant la réalisation d'un mur de séparation 11. Ainsi dans la technologie 90 nm par exemple, la largeur minimale D2 d'une région de contact 9 est égale à 0.12 micromètre et la distance minimale Dl entre une région de contact 9 et le bord de région active est égale à 0.10 micromètre Par analogie avec la génération du masque d'active, les dimensions Dl et D2 sont utilisées automatiquement dans l'outil informatique de génération du masque « contacts » pour déterminer en fonction des emplacements des différentes régions actives 10 et régions isolantes 2, les localisations possibles du ou des régions de contact 9 venant contacter ou pénétrer dans ces régions isolantes ainsi que les géométries et dimensions du ou de ces régions de contact. Et là encore ceci s'effectue de façon automatique sans intervention du concepteur du circuit et de façon totalement transparente pour lui. Une configuration combinant mur de séparation 11 et mur de contact 9 est illustrée notamment sur la figure 10 de façon très schématique. Sur cette figure 10, les deux régions actives 10A et 10B de deux transistors NMOS sont séparées par un espace ESP insuffisant pour réaliser un mur de séparation 11. Dans ce cas, on réalise un contact métallique 9 s'étendant entre les deux régions actives 10A et 10B et venant soit au contact de la région isolante 2, soit pénétrant dans cette région isolante. Par ailleurs, on peut, en combinaison, comme illustré sur la figure 10, réaliser autour de la partie restante de la région active 10B, un mur de séparation 11 au sein de la région d'isolation 2 de façon à définir deux domaines isolants 20 et 21. Alors que dans le mode de réalisation des figures 6 à 10, le contact, par exemple métallique, venait au contact de la région isolante 2 ou pénétrait dans cette région isolante 2, le contact, par exemple métallique, 9 peut également, comme illustré sur la figure 11, venir au contact ou pénétrer dans l'un des deux domaines isolants 20 et 21 de la région isolante 2 séparée par le mur de séparation 11. Cela étant, il est préférable que ce contact métallique vienne au contact du domaine isolant 20 situé le plus proche de la région active 10 de façon à rendre encore plus efficace le relâchement des contraintes dans la région active. Et, à titre indicatif, le gain de mobilité d'un transistor TRN tel que celui illustré sur la figure 11 est de 50% par rapport au transistor TRN de la figure 1. Dans les modes de réalisation illustrés sur les figures 12 et 13, la couche isolante inférieure 40 est une couche contrainte en compression. Et le relâchement des contraintes dans la région active 10 du transistor TRN est obtenu par une excroissance 12 reposant sur la région isolante et située sous la couche isolante inférieure 40. En d'autres termes cette excroissance soulève localement la couche isolante inférieure 40, ce qui permet un relâchement des contraintes en compression dans la région active 10. Comme illustré sur la figure 12, lorsque le composant défavorablement sensible aux contraintes en compression est un transistor NMOS TRN, cette excroissance a avantageusement une structure analogue à celle de la région de grille 3 du transistor. Cette excroissance comprend alors par exemple du polysilicium dans sa partie centrale 120. Dans la technologie 90 nm par exemple, la largeur minimale D4 de la partie centrale d'une excroissance 12 est égale à 0,1 micromètre et la distance minimale D5 entre une partie centrale d'une excroissance 12 et le bord de région active est égale à 0,05 micromètre. Le circuit intégré de la figure 13 présente une structure identique à celle illustrée sur la figure 5. Dans ce mode de réalisation, l'espace ESP entre les deux régions actives 10A et 10B n'est pas suffisant pour permettre la formation d'une excroissance entre ces deux régions actives. En effet, cet espace doit être au minimum égal à deux fois l'espacement minimum D5 augmenté de la largeur minimale D4, soit 0,20 micromètre pour une technologie 90 nanomètres. Par contre il s'avère possible de réaliser une excroissance 12 sur la région isolante 2 qui entoure partiellement les deux régions actives 10A et 10B avec toutefois des précautions à prendre au niveau des régions de grilles. Plus précisément, les parties 31A, 32A, 31B et 32B des régions de grille 3A et 3B se situent au dessus de la région isolante, et de façon à ce que une excroissance 12 ne forme pas une structure parasite, la distance D6 entre une extrémité de l'excroissance 12 et une partie de région de grille, par exemple la partie 32A, doit être supérieure à une distance minimale, par exemple 0,14 micromètre dans la technologie considérée, en l'espèce la technologie 90 nanomètres. La réalisation de l'excroissance 12 s'effectue simultanément à la réalisation de la région de grille 3 et avec des étapes de réalisation identiques à celles utilisées pour la réalisation de cette région de grille. Plus précisément après avoir réalisé par dépôt et gravure la partie centrale de la région de grille 3 et la partie centrale 120 de l'excroissance 12, on flanque ces parties centrales de régions latérales isolantes ou espaceurs. Puis on réalise la région isolante supplémentaire 4 avec la couche inférieure 40 en compression. L'emplacement et la géométrie de la partie centrale 120 en polysilicium de l'excroissance 12 sont définis au niveau du masque « poly » utilisé pour définir les emplacements et géométries des régions de grille des transistors. Aussi par analogie avec la génération du masque d'active, les dimensions D4, D5 et D6 sont utilisées automatiquement dans l'outil informatique de génération du masque « poly » pour déterminer en fonction des emplacements des différentes régions actives 10 et régions isolantes 2, les localisations possibles du ou des excroissances 12 ainsi que les géométries et dimensions du ou de ces excroissances. Et là encore ceci s'effectue de façon automatique sans intervention du concepteur du circuit et de façon totalement transparente pour lui. Bien entendu il est possible de combiner au sein d'un circuit intégré mur de séparation et/ou région de contact et/ou excroissance. Si par exemple dans le mode de réalisation de la figure 13, la valeur de l'espace ESP entre les deux régions actives est inférieure à 2LG2 + LG1 (0,39 micromètre dans la technologie 90 nanomètres) et inférieure à 2D1 + D2 (0,32 micromètres dans la technologie 90 nanomètres), alors on ne peut pas réaliser à cet endroit de mur de séparation ni de région de contact mais si cet espace est toutefois supérieur à 2D5 + D4 (0,20 micromètre dans la technologie 90 nanomètres) on peut insérer une excroissance 12 entre ces deux régions actives 10A et 10B. Et tout en plaçant une excroissance 12 entre ces deux régions actives, il serait possible par exemple de remplacer l'excroissance périphérique 12 de la figure 13 par un mur de séparation 11. REVENDICATIONS1. Circuit intégré, comprenant un substrat (1) et au moins un composant défavorablement sensible aux contraintes en compression(TRN) disposé au moins partiellement au sein d'une région active (10) du substrat (1) limitée par une région isolante (2), caractérisé en ce que ladite région isolante (2) comporte au moins une zone dans laquelle elle possède deux domaines isolants (20, 21) mutuellement séparés par une région de séparation (11) formée par une partie du substrat. 2. Circuit intégré selon la revendication 1, dans lequel la région active (10) possède une face supérieure et ladite région de séparation (11) possède une face supérieure située sensiblement au même niveau que ladite face supérieure de la région active (10) et débouche dans une région inférieure du substrat (1). 3. Circuit intégré selon l'une des revendications précédentes, dans lequel le domaine isolant (20) situé le plus près de ladite région active (10) présente un volume inférieur ou égal à celui du domaine isolant (21) le plus éloigné de la région active (10). 4. Circuit intégré selon l'une des revendications précédentes, dans lequel ladite région de séparation (11) entoure au moins partiellement ladite région active (10). 5. Circuit intégré selon l'une des revendications précédentes, comprenant en outre une région isolante supplémentaire (4) disposée au dessus du composant, de la région active (10) et de la région isolante (2), et ladite région de séparation (11) est recouverte par ladite région isolante supplémentaire (4). 6. Circuit intégré selon la revendication 5, comprenant en outre au moins une région de contact (9) traversant ladite région isolante supplémentaire (4) et venant contacter au moins la face supérieure d'une portion de ladite région isolante (2), ladite au moins une région de contact étant formée d'au moins un matériau différent des matériaux formant ladite région isolante (2) et ladite région isolante supplémentaire (4). 7. Circuit intégré selon la revendication 6, dans lequel ladite région de contact (9) comprend un métal. 8. Circuit intégré selon la revendication 6 ou 7 dans lequel la région de contact (9) pénètre dans ladite portion de ladite région isolante (2). 9. Circuit intégré selon l'une des revendications 6 à 8, dans lequel ladite portion de région isolante appartient au domaine isolant 10 (20) le plus près de ladite région active.11. 10. Circuit intégré selon l'une des revendications 5 à 9, dans lequel ladite région isolante supplémentaire (4) comporte une couche isolante inférieure en compression (40), et le circuit intégré comprend en outre au moins une excroissance (12) disposée au-dessus d'au 15 moins une partie de ladite région isolante (2) et en-dessous de ladite couche isolante inférieure en compression (40). 11. Circuit intégré selon l'une des revendications précédentes, dans lequel ledit au moins un composant est un transistor NMOS (TRN). 20 12. Circuit intégré selon la revendication 11 prise en combinaison avec l'une des revendications 1 à 4, dans lequel la région de grille (3A) du transistor (TRNA) possède une partie (32A) s'étendant au dessus de la région isolante (2) en dehors et à une distance minimale de ladite zone de la région isolante contenant les 25 domaines isolants (20, 21). 13. Circuit intégré selon les revendications 10 et 11, dans lequel ladite excroissance présente une structure analogue à celle de la région de grille du transistor (TRN). 14. Circuit intégré selon la revendication 13, dans lequel la 30 région de grille (3A) du transistor (TRNA) possède une partie (32A) s'étendant au dessus de la région isolante (2) au moins à une distance minimale de ladite excroissance. 15. Procédé de fabrication d'un composant défavorablement sensible aux contraintes en compression, comprenant une réalisationdans un substrat, d'une région isolante limitant une région active du substrat, et une réalisation du composant au moins partiellement dans la région active, caractérisé en ce que la réalisation de ladite région isolante comprend, dans au moins une zone de cette région isolante, une réalisation de deux domaines isolants (20, 21) mutuellement séparés par une région de séparation (11) formée par une partie du substrat. 16. Procédé selon la revendication 15, dans lequel la réalisation des deux domaines comprend une formation dans le substrat, de deux tranchées séparées (60, 61) et un remplissage de ces tranchées par au moins un matériau isolant. 17. Procédé selon la revendication 16, dans lequel la définition de l'emplacement desdites deux tranchées est effectuée sur le masque de région active (MSK). 18. Procédé selon l'une des revendications 15 à 17, comprenant en outre une réalisation d'une région isolante supplémentaire (4) au dessus du composant, de la région active, de la région isolante et de la région de séparation (11). 19. Procédé selon la revendication 18, comprenant en outre une réalisation d'au moins une région de contact (9) traversant ladite région isolante supplémentaire et venant contacter au moins la face supérieure d'une portion de ladite région isolante (2), ladite au moins une région de contact étant formée d'au moins un matériau différent des matériaux formant ladite région isolante (2) et ladite région isolante supplémentaire (4). 20. Procédé selon l'une des revendications 18 ou 19, comprenant en outre une réalisation d'une couche isolante inférieure en compression (40) au sein de ladite région isolante supplémentaire (4) et une réalisation d'au moins une excroissance au-dessus d'au moins une partie de ladite région isolante (2) et en-dessous de ladite couche isolante inférieure en compression (40). 21. Procédé selon l'une des revendications 15 à 20, dans lequel ledit au moins un composant est un transistor NMOS (TRN). 22. Procédé selon les revendications 20 et 21, dans lequel ladite excroissance présente une structure analogue à celle de la région de grille du transistor (TRN) et est réalisée simultanément à ladite région de grille. 23. Utilisation d'au moins une région de séparation (11) formée d'une partie d'un substrat incorporant une région active (10) d'un composant défavorablement sensible aux contraintes en compression dans ladite région active, pour séparer en deux domaines isolants au moins une partie d'une région isolante limitant ladite région active pour obtenir un relâchement de contraintes en compression dans ladite région active. 24. Utilisation selon la revendication 23 de ladite au moins une région de séparation (11), et d'au moins une région de contact (9) traversant une région isolante supplémentaire (4) disposée au dessus du composant, de la région active (10) et de la région isolante (2), formée d'au moins un matériau différent des matériaux formant ladite région isolante (2) et ladite région isolante supplémentaire (4), et venant contacter au moins la face supérieure d'une portion de ladite région isolante (2), pour obtenir un relâchement de contraintes en compression dans ladite région active. 25. Utilisation selon la revendication 23 ou 24 de ladite au moins une région de séparation (11), et d'au moins une excroissance disposée au-dessus d'au moins une partie de ladite région isolante (2) et en-dessous d'une couche isolante inférieure en compression (40) d'une région isolante supplémentaire (4) disposée au dessus du composant, de la région active (10) et de la région isolante (2), pour obtenir un relâchement de contraintes en compression dans ladite région active.