Brevet FR2999746A1 — publié le 20140620

PROCEDE DE GENERATION D'UNE TOPOGRAPHIE D'UN CIRCUIT INTEGRE FDS01 L'invention concerne les circuits intégrés, et en particulier les circuits intégrés réalisés sur un substrat de type silicium sur isolant (SOI). La technologie SOI consiste à séparer une fine couche de silicium (quelques nanomètres) sur un substrat en silicium par une couche d'isolant relativement épaisse (quelques dizaines de nanomètres en règle générale). Les circuits intégrés réalisés en technologie SOI présentent un certain nombre d'avantages. De tels circuits présentent généralement une plus faible consommation électrique pour des performances équivalentes. De tels circuits induisent également des capacités parasites plus faibles, qui permettent d'améliorer la vitesse de commutation. De plus, le phénomène de déclenchement parasite (latchup en langue anglaise) rencontré par les transistors CMOS en technologie Bulk peut être évité. De tels circuits s'avèrent donc particulièrement adaptés pour des applications de type SOC ou MEMS. On constate également que les circuits intégrés SOI sont moins sensibles aux effets des radiations ionisantes et s'avèrent ainsi plus fiables dans des applications où de telles radiations peuvent induire des problèmes de fonctionnement, notamment dans des applications spatiales. Les circuits intégrés SOI peuvent notamment comprendre des mémoires vives de type SRAM ou des portes logiques. La réduction de la consommation statique de portes logiques tout en augmentant leur vitesse de basculement fait l'objet de nombreuses recherches. Certains circuits intégrés en cours de développement intègrent à la fois des portes logiques à faible consommation et des portes logiques à vitesse de basculement élevée. Pour générer ces deux types de portes logiques sur un même circuit intégré, on rabaisse la tension de seuil de certains transistors des portes logiques à accès rapide, et on augmente la tension seuil d'autres transistors des portes logiques à faible consommation. En technologie Bulk, la modulation du niveau de tension de seuil de transistors de même type est effectuée en différenciant le niveau de dopage de leur canal. Cependant, en technologie FDS01 (pour Fully Depleted Silicium On Insulator en langue anglaise, désignant du silicium sur isolant totalement déplété), le dopage du canal est quasiment nul (1015 cm-3). Ainsi, le niveau de dopage du canal des transistors ne peut donc pas présenter de variations importantes, ce qui empêche de différencier les tensions de seuil par ce biais. Une solution proposée dans certaines études pour réaliser des transistors de même type à tensions de seuil distinctes est d'intégrer différents matériaux de grille pour ces transistors. Cependant, la réalisation pratique d'un tel circuit intégré s'avère techniquement délicate et économiquement prohibitive. ICG10738 FR Depot Texte.doc Afin de disposer de tensions de seuil distinctes pour différents transistors en technologie FDSOI, il est également connu d'utiliser un plan de masse polarisé disposé entre une couche d'oxyde isolante mince et le substrat de silicium (techologie dite UTBOX). En jouant sur le dopage des plans de masse et sur leur polarisation, on peut définir une gamme de tensions de seuil pour les différents transistors. On pourra ainsi disposer de transistors à faible tension de seuil dits LVT (typiquement 400mV), de transistors à haute tension de seuil dits HVT (typiquement 550mV) et de transistors à tension de seuil moyenne dits SVT (typiquement 450mV). Certaines publications ont proposé des évolutions de structures des circuits intégrés FDSOI. Un problème pratique qui se pose avec toute évolution technologique portant sur de tels circuits est que les outils de conception existant peuvent s'avérer incompatibles ou nécessiter d'importants développements informatiques. Ainsi, dans l'industrie, les concepteurs de circuits électroniques des fabricants de semi-conducteurs utilisent la conception assistée par ordinateur (CAO). Les grands circuits sont en effet trop complexes pour être conçus à la main et nécessitent des outils informatiques adéquats, notamment pour éviter les risques d'erreurs de conception. En effet, pour les noeuds technologiques actuelles, de nombreux paramètres doivent être pris en compte pour éviter un dysfonctionnement ou une destruction des circuits. La CAO utilise une spécification fonctionnelle en entrée. Cette spécification fonctionnelle décrit le fonctionnement voulu du circuit, ainsi que des contraintes non fonctionnelles (surface, coût, consommation...). La CAO fournit une représentation sous forme d'un fichier informatique en sortie (généralement au format GDSII ou, plus récemment, OASIS). Ce fichier informatique définit les dessins des masques du circuit intégré à réaliser, de sorte que ces masques puissent être fabriqués. Les masques réalisés servent alors à la fabrication du circuit dans les unités de fabrication de semi- conducteurs pendant des étapes de photolithographie. La CAO est divisée en plusieurs étapes. En partant de la spécification fonctionnelle du circuit, on définit le concept et l'architecture globale du circuit intégré lors d'une première étape. On modélise ainsi à très haut niveau le système complet (matériel et logiciel) afin de valider en termes de performance l'architecture choisie par rapport aux besoins de l'application. L'architecture du circuit intégré est généralement conçue en langage Verilog, VHDL, SPICE ou autres. On réalise ensuite une étape d'optimisation (appelée floorplanning en langue anglaise). Durant cette étape, on crée une carte des emplacements des 40 portes logiques sur la puce, les sources et les mises à la masse, les ICG10738 FR Depot Texte.doc entrées/sorties, et les circuits macros (composants complexes comme les processeurs, DSP, mémoires, etc.). On réalise ensuite une synthèse logique du circuit. Dans cette étape, on modélise le circuit au niveau transfert de registre (pour Register Transfer Level (RTL) en langue anglaise). Cette modélisation revient à décrire l'implémentation du circuit intégré sous forme d'éléments séquentiels et de combinaisons logiques entre les différentes entrées/sorties des éléments séquentiels et des entrées/sorties primaires du circuit intégré. La modélisation fournit un réseau composé de portes logiques et d'éléments rudimentaires. Cette modélisation est généralement codée avec un langage dédié tel que le Verilog ou le VHDL. La modélisation RTL est automatiquement synthétisable en portes logiques combinatoires (portes ET, OU, multiplexeur, etc.) et séquentielles (bascules D synchrones, etc.) issues d'une bibliothèque de cellules standard (standard cell library en langue anglaise). L'emplacement des éléments n'est pas encore spécifié à ce stade et se présente sous forme de liste d'éléments nécessaires pour réaliser les fonctions désirées. On réalise ensuite une synthèse de comportement du circuit, également appelée synthèse de haut niveau ou synthèse algorithmique. On simule alors le comportement temporel du modèle RTL généré. On détermine chaque signal d'interconnexion en fonction de stimuli d'entrée décrits (généralement dans le même langage que le modèle RTL). Si le circuit à simuler contient un processeur, on définit un programme exécutable correspondant sous forme d'un contenu binaire de mémoire. La mémoire contenant le code programme et les données (FLASH ou SRAM par exemple) peut aussi être modélisée avec un même langage, mais à un niveau d'abstraction plus élevé que le RTL. La synthèse algorithmique n'est pas forcément suffisante pour garantir l'absence d'erreur de conception pour les raisons suivantes car : -la génération des stimuli est faite par le concepteur et ne permet pas de réaliser des tests fonctionnels exhaustifs pour des questions de temps ; -les simulateurs logiques sont relativement lents. Pour un circuit complexe, plusieurs jours de simulation peuvent être nécessaires, ce qui limite le nombre de simulations réalisables. Lors d'une étape de synthèse logique, on transforme le modèle RTL du circuit en une description au niveau des portes logiques (génération de la gate netlist en langue anglaise). On dispose à cet effet d'une bibliothèque de portes logiques disponibles. Cette bibliothèque rassemble généralement plusieurs centaines d'éléments logiques (comme des portes ET, OU, bascules, etc.). Cette bibliothèque dépend de la finesse de gravure du circuit (par exemple 32 nm ou 22 nm) et des règles de dessin des cellules en fonction du procédé de fabrication du fabriquant. ICG10738 FR Depot Texte.doc L'utilisateur doit également fournir des contraintes de synthèse logique, telles que la fréquence de fonctionnement du circuit, ses conditions (gamme de tension d'alimentation, gamme de température, dispersion des délais de traversée des portes liées au procédé de fabrication), les contraintes de temps de départ et d'arrivée sur les entrées primaires et secondaires du circuit, le modèle de charge lié aux fils d'interconnexion qui relieront les portes ou la taille maximale du circuit sur le substrat en silicium. Les outils de synthèse travaillent généralement sur des circuits intégrés numériques synchrones dont les éléments séquentiels sont cadencés par une seule horloge. Éventuellement, il peut y avoir plusieurs domaines d'horloge, regroupant un ensemble d'éléments séquentiels et combinatoires. L'outil de synthèse logique d'un circuit synchrone procède généralement en plusieurs étapes : -transformation du modèle RTL en éléments logiques combinatoires et 15 séquentiels génériques (indépendamment de la bibliothèque cible) suivant des algorithmes mathématiques ; -remplacement des éléments logiques génériques par ceux issus de la bibliothèque cible. Pour cela, il choisit les éléments logiques respectant les contraintes de temps et d'espace données par l'utilisateur. Des calculs d'analyse 20 de délais sont alors réalisés sur tous les chemins logiques du circuit afin de s'assurer qu'ils respectent les contraintes de temps (fréquence de fonctionnement du circuit). Si les résultats ne sont pas concluants, l'outil essaye d'utiliser d'autres portes disponibles dans la bibliothèque pour arriver au résultat souhaité. Il est ainsi courant dans une bibliothèque d'avoir de nombreuses 25 portes réalisant la même fonction logique mais avec des tailles et des sortances différentes ; -lorsque les contraintes de temps sont remplies, l'outil de synthèse dispose de certaines marges de temps sur certains chemins. Il peut alors optimiser la conception du circuit en remplaçant certaines portes par d'autres 30 moins gourmandes en consommation et en taille de silicium tout en continuant à respecter les contraintes de temps. La synthèse logique fournit un fichier informatique représentant l'instanciation des portes de la bibliothèque cible et leur interconnexion et représentant le circuit intégré (gate netlist). Il existe différents formats de ce type 35 de représentation, notamment le format Verilog, le format VHDL ou le format EDIF. La synthèse logique est suivie d'une étape de placement/routage (place and route en langue anglaise). Durant cette étape, les différents composants du circuit intégré définis dans la gate netlist sont automatiquement placées et 40 connectées en fonction du problème à résoudre. Le placement/routage est un problème d'optimisation difficile qui nécessite des techniques métaheuristiques. ICG10738 FR Depot Texte.doc L'étape de placement/routage est ensuite suivie de la génération de la topographie des masques de gravure. Lors de la synthèse logique d'un circuit en technologie UTBOX-FDSOI, afin d'affecter au minimum le processus de conception et les outils de CAO déjà 5 disponibles, il est connu d'effectuer une étape de placement/routage de cellules standard sélectionnées dans une bibliothèque incluant des composants en technologie Bulk. Des transformations automatisées sont alors effectuées postérieurement à cette étape de placement/routage, pour convertir le circuit défini en technologie Bulk en circuit en technologie UTBOX-FDSOI. Une telle 10 transformation automatisée peut notamment être effectuée suite à l'étape de placement/routage, pour procéder à la génération de la topographie des masques de gravure, un grand nombre de paramètres des cellules standard pouvant être identiques en technologie Bulk ou en technologie UTBOX-FDSOI. La synthèse logique du circuit en technologie UTBOX-FDSOI peut 15 également être effectuée avec une étape de placement/routage de cellules standard sélectionnées dans une bibliothèque incluant directement des composants de type UTBOX-FDSOI. Les cellules standard d'une telle bibliothèque incluent pour la plupart un couple d'un transistor nMOS et d'un transistor pMOS réalisés dans une couche 20 supérieure de Silicium. Cette couche de Silicium surplombe une couche d'oxyde isolante, d'épaisseur dite ultra-fine, typiquement inférieure à 50nm. Un plan de masse ou grille arrière est ménagé sous la couche d'oxyde du nMOS et un plan de masse ou grille arrière est ménagé sous la couche d'oxyde du pMOS. Chaque plan de masse est polarisé par l'intermédiaire d'un caisson respectif 25 passant sous une tranchée d'isolation profonde. La tension de seuil des transistors est ajustée notamment en appliquant des tensions de polarisation appropriées sur les caissons. Afin de démultiplier les possibilités d'ajustement des tensions de seuil, le dopage du plan de masse peut être de type N ou de type P, que ce soit pour le transistor nMOS ou le transistor pMOS. Les plans de 30 masse des transistors pMOS sont polarisés par un caisson à dopage de type N. Les plans de masse des transistors nMOS sont polarisés par un caisson à dopage de type P. Une telle association des caissons et des transistors sera nommée par la suite PPNN. En outre, alors que le caisson des pMOS est usuellement polarisé à une 35 tension Vdd et que le caisson des nMOS est usuellement polarisé à une tension Gnd, ces tensions peuvent être modulées pour adapter les tensions de seuil des transistors. Une polarisation dite FBB (pour Forward Back Biasing en langue anglaise) peut notamment être appliquée. Une telle polarisation consiste à appliquer Gnd+AV sur le caisson des nMOS et Vdd-AV sur le caisson des 40 pMOS. A l'usage, la variation de tension AV appliquée est limitée. En effet, on ICG10738 FR Depot Texte.doc conserve AV inférieur à une valeur Vdd/2 pour éviter une jonction de diode conduisant en direct entre le caisson de type P et le caisson de type N. Pour permettre davantage d'amplitude de la valeur AV (et ainsi abaisser la tension de seuil afin d'accroître la vitesse de commutation de certains 5 transistors), il a été proposé de polariser les plans de masse des pMOS par des caissons à dopage de type P, et de polariser les plans de masse des nMOS par des caissons à dopage de type N. Une telle association des caissons et des transistors sera nommée par la suite PNNP. Cependant, alors que l'association PPNN permet de générer la topographie du circuit relativement aisément par 10 l'automatisation de modifications d'une topographie issue du placement/routage de cellules standard de type Bulk, il n'en est pas de même pour une association PNNP. Si on se contente de réaliser un placement/routage de cellules standard Bulk ou PPNN, puis d'inverser automatiquement les dopages des caissons de 15 toutes les cellules standard visées lors de la génération de la topographie des masques, on se retrouve avec un certain nombre de cellules standard non fonctionnelles. Les cellules de répétition (dites Well tap en langue anglaise) et les diodes de protection contre les effets d'antenne (de telles diodes sont notamment désignées par le terme Diod antenna' en langue anglaise, pour 20 protéger contre le phénomène d'accumulation de charges durant le processus de fabrication aussi appelé `Antenna effect' en langue anglaise) ne peuvent ainsi pas fonctionner correctement avec une simple inversion du dopage de leur caisson. Avec les polarisations appliquées à leur caisson, les cellules de répétition formeraient des diodes polarisées en direct. Les diodes de protection 25 ne formeraient plus de diode et seraient non fonctionnelles. Pour générer la topographie des masques, le concepteur doit alors remplacer ces cellules standard par des cellules standard spécifiques, puis relancer une étape de placement/routage pour adapter les interconnexions de ces cellules standard avec des lignes métalliques de niveaux supérieurs ou 30 déplacer certaines cellules standard. Cependant, une nouvelle étape de placement/routage est longue et fastidieuse et rallonge la durée du processus de conception du circuit. Par conséquent, la génération d'une topographie de masques PNNP s'avère nettement plus fastidieuse que la génération d'une topographie de masques 35 PPNN. L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un procédé de génération d'une topographie numérique de circuit intégré, comprenant les étapes de : -placement automatique des cellules standard dans au moins une rangée 40 de la topographie du circuit intégré, lesdites cellules standard comprenant au moins : ICG10738 FR Depot Texte.doc -une première cellule standard comprenant un transistor nMOS ménagé à l'aplomb d'un caisson à dopage de type P, et comprenant un transistor pMOS ménagé à l'aplomb d'un caisson à dopage de type N, le caisson de type P et le caisson de type N étant disposés de part et d'autre d'un axe de la rangée ; et -une deuxième cellule standard incluant une diode de protection contre les effets d'antenne ou une cellule de répétition, ladite deuxième cellule comportant un caisson à dopage de type P disposé dans l'alignement du caisson de type P du transistor nMOS et comportant un caisson à dopage de type N disposé dans l'alignement du caisson de type N du transistor pMOS, la deuxième cellule comportant un élément de connexion métallique inférieur couplé à son caisson à dopage de type P ; -routage automatique des cellules standard placées, le routage incluant la création d'une interconnexion entre l'élément de connexion métallique inférieur et un élément de connexion métallique supérieur disposé à l'aplomb de 15 l'élément de connexion métallique inférieur ; -remplacement de la deuxième cellule standard par une troisième cellule standard comportant un caisson à dopage de type P disposé dans l'alignement du caisson de type P du transistor nMOS et comportant un caisson à dopage de type N disposé dans l'alignement du caisson de type N du transistor pMOS, la 20 troisième cellule comportant un élément de connexion métallique inférieur s'étendant de part et d'autre dudit axe et couplée au caisson à dopage de type N et couplée à l'élément de connexion métallique supérieur ; -inversion automatique du type de dopage des caissons desdites première et troisième cellules standard ; 25 -génération d'une topographie numérique de masques de gravure pour la fabrication d'un circuit intégré de type FDS01 UTBOX incluant les première et troisième cellules standard ayant été soumises à l'inversion automatique de dopage. Selon une variante, l'étape de génération de la topographie inclut la 30 génération de masques de gravure pour la formation d'une couche d'isolant de type UTBOX sous les transistors nMOS et pMOS et pour la formation de plans de masse respectifs entre la couche d'isolant et les caissons des transistors nMOS et pMOS, le type de dopage de chacun de ces plans de masse étant opposé au type de dopage du caisson de son transistor. 35 Selon une autre variante, lesdites première et deuxième cellules standard sont du type FDSOI UTBOX. Selon une autre variante : -ladite deuxième cellule standard est une cellule de répétition comportant un autre élément de connexion métallique inférieur interconnecté à son caisson 40 à dopage de type N; ICG10738 FR Depot Texte.doc -le routage inclut la création d'une interconnexion entre l'autre élément de connexion métallique inférieur et un autre élément de connexion métallique supérieur disposé à l'aplomb de l'autre élément de connexion métallique inférieur ; -la troisième cellule de remplacement comporte un autre élément métallique inférieur s'étendant de part et d'autre dudit axe et interconnectée au caisson à dopage de type P et interconnectée à l'élément de connexion métallique supérieur. Selon encore une variante, ladite deuxième cellule standard est une 10 diode de protection. Selon encore une autre variante, l'inversion automatique est précédée de l'inclusion d'un marqueur d'inversion automatique dans les première et troisième cellules standard. L'invention porte également sur un circuit intégré comprenant des 15 première et deuxième cellules de type FDS01 UTBOX disposées dans une rangée, dans lequel : -la première cellule comprend un transistor nMOS disposé à l'aplomb et au-dessus d'un plan de masse et d'un caisson à dopage de type N, et comprenant un transistor pMOS disposé à l'aplomb et au-dessus d'un plan de 20 masse et d'un caisson à dopage de type P, le caisson de type N et le caisson de type P étant disposés de part et d'autre d'un axe de la rangée ; -la deuxième cellule inclut une diode de protection contre les effets d'antenne ou une cellule de répétition, ladite deuxième cellule comportant un caisson à dopage de type P disposé dans l'alignement du caisson de type P du 25 transistor pMOS et comportant un caisson à dopage de type N disposé dans l'alignement du caisson de type N du transistor nMOS, la deuxième cellule comportant un élément de connexion métallique inférieur couplé à son caisson à dopage de type P et couplé à un élément de connexion métallique d'un niveau supérieur disposé à l'aplomb du caisson à dopage de type N, l'élément de 30 connexion métallique inférieur s'étendant de part et d'autre dudit axe. Selon une variante, le circuit intégré comprend un circuit de polarisation configuré pour appliquer une tension sur le caisson dopé N du transistor nMOS et pour appliquer une tension sur le caisson dopé P du transistor pMOS, la tension sur le caisson dopé N étant supérieure à la tension sur le caisson dopé 35 P. Selon encore une variante, le plan de masse du transistor nMOS présente un dopage de type P et le plan de masse du transistor pMOS présente un dopage de type N. Selon une autre variante, l'élément de connexion métallique inférieur est 40 couplé à son caisson à dopage de type P par l'intermédiaire d'un via et par ICG10738 FR Depot Texte.doc l'intermédiaire d'une couche à dopage de type N et dont le niveau de dopage est supérieur à celui des plans de masse des transistor nMOS et pM0S. D'autres caractéristiques et avantages de l'invention ressortiront 5 clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : -la figure 1 est une vue en coupe d'une cellule incluant des transistors selon une topographie PPNN ; -la figure 2 est une vue en coupe d'une cellule incluant des transistors 10 selon une topographie PNNP; -les figures 3a et 3b sont des vues de dessus d'un exemple de cellule standard de diode de protection pour une topographie PPNN ; -la figure 4 est une vue en coupe de côté de la cellule standard de la figure 3 ; 15 -les figures 5a et 5b sont des vues de dessus d'une cellule standard de diode de protection pour une topographie PNNP selon un mode de réalisation de l'invention ; -la figure 6 est une vue en coupe de côté de la cellule standard de la figure 5 ; 20 -les figures 7a et 7b sont des vues de dessus d'un exemple de cellule standard de cellule de répétition pour une topographie PPNN ; -la figure 8 est une vue en coupe de côté de la cellule standard de la figure 7 ; -les figures 9a et 9b sont des vues de dessus d'une cellule standard de 25 cellule de répétition pour une topographie PNNP selon un mode de réalisation de l'invention ; -la figure 10 est une vue en coupe de côté de la cellule standard de la figure 9 ; -la figure 11 est un logigramme d'un exemple de mise en oeuvre d'un 30 procédé de génération d'une topographie numérique de circuit intégré selon l'invention. Dans le cadre de la conception de circuits intégrés de type FDSOIUTBOX avec une polarisation de type FBB, l'invention vise à faciliter la 35 génération d'une topographie de masques lorsque les transistors nMOS sont destinés à surplomber un caisson de type N et lorsque les transistors pMOS sont destinés à surplomber un caisson de type P. L'invention propose de remplacer des cellules standard de cellules de répétition ou de diodes de protection contre les effets d'antenne, par des cellules standard nouvellement 40 définies, avant de procéder à une inversion des types de dopage d'un ensemble de caissons. Dans ces nouvelles cellules standard, un élément de connexion ICG10738 FR Depot Texte.doc métallique s'étend de part et d'autre de l'axe d'une rangée de cellules, c'est-à-dire à l'aplomb à la fois du caisson de type N et du caisson de type P de la cellule standard. L'élément de connexion métallique est interconnecté à un caisson de type N avant l'inversion des types de dopage. Ainsi, on peut éviter de réaliser une étape de placement/routage après l'inversion des types de dopage des caissons. En effet, une fois le routage réalisé avec un premier jeu de cellules standard, les modifications effectuées sur les cellules standard de type cellule de répétition ou diode de protection contre les effets d'antenne n'affectent pas la définition des interconnexions avec les éléments de connexion métallique dans les niveaux supérieurs. Des circuits intégrés optimisés peuvent ainsi être générés par une adaptation relativement simple de processus de conception utilisés en technologie Bulk ou pour des topographies PPNN. La figure 1 représente un exemple d'une cellule incluant un couple de transistors nMOS in et pMOS 1 p. Les transistors in et 1 p sont réalisés en technologie FDSOI, selon une topographie PPNN. Les transistors in et lp sont réalisés sur une couche de substrat de silicium 101. Les transistors 1 n et lp comprennent des couches isolantes enterrées respectives 103n et 103p, séparées de la couche de substrat 101 par l'intermédiaire de plans de masse respectifs 102n et 102p et de caissons 112n et 112p. Les couches isolantes 103n et 103p sont surmontées par une couche active de silicium. La couche active de silicium du transistor in comporte une source, un canal 104n et un drain. La couche active de silicium du transistor lp comporte une source, un canal 104p et un drain. Les plans de masse 102n et 102p permettent d'améliorer le contrôle électrostatique du transistor en limitant la pénétration des champs électriques générés par le drain et la source sous le canal 104n ou 104p. La réduction du couplage électrostatique latéral réduit les effets canaux courts et limite l'effet de déplétion par le drain DIBL. Les canaux 104n et 104p sont recouverts respectivement par des couches d'oxyde de grille 105n et 105p. Les oxydes de grille 105n et 105p sont surmontés par des empilements de grille respectifs comprenant des couches métalliques 108n et 108p et des couches de polysilicium 111n et 111p. Les empilements sont délimités latéralement par des espaceurs 110n et 110p. Des tranchées d'isolation 121, 122 et 123 sont placées autour des transistors ln et lp. Pour permettre le contrôle de la tension de seuil des transistors, les couches isolantes 103n et 103p présentent une épaisseur dite ultra-fine, typiquement comprise entre 10 et 100nm. Les plans de masse 102n et 102p sont polarisés par l'intermédiaire respectivement des caissons 112n et 112p. Les plans de masse des transistors ICG10738 FR Depot Texte.doc 2 999 746 11 in et lp illustrés présentent une polarisation de type FBB (pour Forward Back Biasing en langue anglaise). Au lieu d'être polarisé à la masse, le plan de masse 102n est polarisé à 0+AV. Au lieu d'être polarisé à Vdd, le plan de masse 102p est polarisé à Vdd-AV. 5 Le plan de masse 102n présente un dopage de type P et le plan de masse 102p présente un dopage de type N. Les caissons 112n et 112p présentent des dopages respectifs de type P et de type N. La polarisation des plans de masse 102n et 102p se fait par des cellules de répétition (non illustrées) par l'intermédiaire des caissons 112n et 112p respectivement. 10 De telles cellules standard s'avèrent inappropriées lorsque AV > Vdd/2 car la tension du caisson 112n est alors supérieure à la tension du caisson 112p, ce qui aboutit à former une diode polarisée en direct. De telles cellules standard sont donc incompatibles avec une telle polarisation des plans de masse dite FFBB (pour Full Forward Back Biasing). Une telle polarisation est 15 destinée à abaisser la tension de seuil des transistors in et 1 p et donc à accroître leur rapidité pour certaines applications. Un tel circuit comporte également des cellules standard de diodes de protection contre les effets d'antenne et/ou des cellules de répétition accolées à 20 de telles cellules standard de transistor. Une cellule standard de diode de protection ou de cellule de répétition est ainsi accolée dans une même rangée à une cellule standard de transistor. La cellule standard de diode de protection ou de la cellule de répétition comporte ainsi un caisson à dopage de type N disposé dans l'alignement du caisson à dopage de type N d'un transistor accolé, et un 25 caisson à dopage de type P disposé dans l'alignement du caisson à dopage de type P d'un transistor accolé. La figure 3a illustre en vue de dessus une cellule standard d'une diode de protection 3 selon une topographie PPNN. La figure 3b illustre en vue de dessus 30 différentes couches d'une telle cellule standard. La figure 4 est une vue en coupe transversale d'une telle cellule standard. Une telle cellule standard est destinée à être accolée à une cellule standard de transistor telle qu'illustrée à la figure 1 La cellule standard de diode 3 comporte ainsi un caisson 301 à dopage 35 de type N et un caisson 302 à dopage de type P. Le caisson 301 est en contact avec le caisson 302 au niveau d'un axe correspondant à l'axe d'une rangée de cellules standard. Les motifs 311 correspondent à du polysillicium. Un élément de polarisation 321 est disposé à l'aplomb du caisson 302 et forme une connexion électrique avec ce caisson 302. L'élément de polarisation 321 40 comporte une couche à dopage de type N (disposée sensiblement à la même profondeur que le plan de masse d'un transistor adjacent et présentant un ICG10738 FR Depot Texte.doc dopage typiquement supérieur à celui de ce plan de masse). L'élément de polarisation 321 peut également comporter une couche supérieure de NiSi pour réaliser une étape de silicidation. La cellule standard 3 comporte également un élément de connexion métallique inférieur 341, disposé à l'aplomb de l'élément de polarisation 321 et du caisson 302. L'élément de connexion métallique inférieur 341 est connecté électriquement à l'élément de polarisation 321 par l'intermédiaire d'un ou plusieurs vias 331. L'élément de polarisation 321 est isolé transversalement par l'intermédiaire de tranchées d'isolation 351 et 352. L'élément de connexion métallique inférieur 341 est connecté à un 10 élément de connexion métallique supérieur 342 par l'intermédiaire d'un via 332. L'élément de connexion métallique supérieur 342 est introduit dans la topographie numérique du circuit lors d'une étape de routage. La figure 7a illustre en vue de dessus une cellule standard d'une cellule 15 de répétition selon une topographie PPNN. La figure 7b illustre en vue de dessus différentes couches d'une telle cellule standard. La figure 8 est une vue en coupe transversale d'une telle cellule standard. Une telle cellule standard est destinée à être accolée à une cellule standard de transistor telle qu'illustrée à la figure 1 20 La cellule standard de cellules de répétition 4 comporte ainsi un caisson 401 à dopage de type N et un caisson 402 à dopage de type P. Le caisson 401 est en contact avec le caisson 402 au niveau d'un axe correspondant à l'axe d'une rangée de cellules standard. Les motifs 411 correspondent à du polysillicium. Un élément de polarisation 421 est disposé à l'aplomb du caisson 25 402 et forme une connexion électrique avec ce caisson 402. Un élément de polarisation 422 est disposé à l'aplomb du caisson 401 et forme une connexion électrique avec ce caisson 401. L'élément de polarisation 421 comporte une couche à dopage de type N (disposée sensiblement à la même profondeur que le plan de masse d'un transistor adjacent et présentant un dopage typiquement 30 supérieur à celui de ce plan de masse). L'élément de polarisation 421 peut également comporter une couche supérieure de NiSi pour réaliser une étape de silicidation. L'élément de polarisation 422 comporte une couche à dopage de type N (disposée sensiblement à la même profondeur que le plan de masse d'un transistor adjacent et présentant un dopage typiquement supérieur à celui 35 de ce plan de masse). L'élément de polarisation 422 peut également comporter une couche supérieure de NiSi pour réaliser une étape de silicidation. La cellule standard 4 comporte également un élément de connexion métallique inférieur 441, disposé à l'aplomb de l'élément de polarisation 421 et du caisson 402. L'élément de connexion métallique inférieur 441 est connecté électriquement à 40 l'élément de polarisation 421 par l'intermédiaire d'un ou plusieurs vias 431. La cellule standard 4 comporte également un élément de connexion métallique ICG10738 FR Depot Texte.doc inférieur 443, disposé à l'aplomb de l'élément de polarisation 422 et du caisson 401. L'élément de connexion métallique inférieur 443 est connecté électriquement à l'élément de polarisation 422 par l'intermédiaire d'un ou plusieurs vias 432. L'élément de polarisation 421 est isolé transversalement par 5 l'intermédiaire de tranchées d'isolation 452 et 453. L'élément de polarisation 422 est isolé transversalement par l'intermédiaire de tranchées d'isolation 451 et 452. La tranchée d'isolation 452 isole les éléments de polarisation 421 et 422. L'élément de connexion métallique inférieur 441 est connecté à un élément de connexion métallique supérieur (non illustré) par l'intermédiaire d'un 10 via (non illustré). L'élément de connexion métallique inférieur 443 est connecté à un élément de connexion métallique supérieur 444 par l'intermédiaire d'un via 434. Les éléments de connexion métallique supérieurs sont introduits dans la topographie numérique du circuit lors d'une étape de routage. 15 Pour obtenir une topographie de type PNNP, on peut utiliser les cellules standard de type PPNN des transistors, dont celles de l'exemple de la figure 1 et envisager de réaliser une inversion automatique des types de dopage des caissons des cellules standard. En partant de la cellule de la figure 1, on obtient la cellule illustrée à la figure 2. 20 Les transistors 1 n et 1 p de la figure 2 sont réalisés en technologie FDSOI, selon une topographie PNNP. Les transistors in et lp de la figure 2 sont identiques à ceux de la figure 1, à l'exception du type de dopage de leur caisson. Les caissons 112n et 112p présentent des dopages respectifs de type N et de type P. Les connexions de polarisation des caissons 112p et 112n des 25 transistors de la figure 1 sont conservées, en conservant la connexion entre ces caissons et des éléments de connexion métalliques dans des niveaux supérieurs. De telles cellules standard permettent de polariser le plan de masse 102p par l'intermédiaire du caisson 112p avec une tension Vdd-AV et de polariser le plan de masse 102n par l'intermédiaire du caisson 112n avec une 30 tension 0+AV, avec AV > Vdd/2 car la tension du caisson 112n à dopage de type P est alors inférieure à la tension du caisson 112p. On évite ainsi de créer une jonction de diode polarisée en direct entre le caisson 112n et le caisson 112p. 35 L'inversion automatique des types de dopage des cellules standard pour des diodes de protection contre les effets d'antenne ou des cellules standard de cellules de répétition s'avère par contre inappropriée. Si une inversion des types de dopage est réalisée automatiquement sur des cellules telles qu'illustrées à la figure 4 ou 8 comme sur des cellules telles qu'illustrée à la figure 1, la 40 topographie du circuit intégré s'avère non fonctionnelle à ce stade. En effet, la fonctionnalité des diodes de protection est altérée, et les polarisations des ICG10738 FR Depot Texte.doc 2 999 746 14 cellules de répétition sont inappropriées. Postérieurement à l'inversion des types de dopage, une étape de placement/routage devrait être à nouveau exécutée pour résoudre ces problèmes de conception. La figure 11 représente un logigramme de différentes étapes de génération d'une topographie numérique de circuit intégré selon un exemple de mise en oeuvre l'invention. Lors d'une étape 500, on place automatiquement des cellules standard dans une rangée de la topographie du circuit intégré. Ces cellules standard comprennent au moins une cellule de transistors (telle qu'illustrée à la figure 1) et une cellule de diode de protection (telle qu'illustrée à la figure 4) ou une cellule de répétition (telle qu'illustrée à la figure 8) selon une topographie PPNN. Les cellules standard de la diode de protection ou de la cellule de répétition comportent au moins un élément de connexion métallique inférieur. Lors d'une étape 502, on réalise le routage automatique des cellules standard placées à l'étape 500, le routage incluant : -la création d'un élément de connexion métallique supérieur à l'aplomb de l'élément de connexion métallique inférieur ; -la création d'une interconnexion entre l'élément de connexion métallique 20 inférieur et l'élément de connexion métallique supérieur. Lors d'une étape 504, on remplace automatiquement la cellule standard de la diode de protection ou de la cellule de répétition par une cellule standard spécifique. La cellule standard spécifique comporte des caissons présentant les mêmes types de dopage que la cellule standard qu'elle remplace. Par 25 conséquent, la cellule standard spécifique comporte un caisson à dopage de type P disposé dans l'alignement du caisson à dopage de type P du transistor nMOS et comporte un caisson à dopage de type N disposé dans l'alignement du caisson à dopage de type N du transistor pM0S. Dans cette cellule standard spécifique, au moins un élément de connexion métallique inférieur s'étend de 30 part et d'autre de l'axe de la rangée. Cet élément de connexion métallique inférieur est interconnecté au caisson à dopage de type N de la cellule spécifique et reste interconnecté avec l'élément de connexion métallique supérieur. Lors d'une étape 506, on réalise l'inversion automatique du type de 35 dopage des caissons de la cellule standard de transistors et de la cellule standard de diode de protection ou de cellule de répétition. Lors d'une étape 508, on génère la topographie numérique des masques de gravure selon une technologie FDS01 UTBOX pour la fabrication du circuit intégré. 40 ICG10738 FR Depot Texte.doc La figure 5a illustre en vue de dessus une cellule standard d'une diode de protection 3 selon une topographie PNNP, après inversion du type de dopage des caissons. Une telle cellule standard ne diffère donc de la cellule standard spécifique utilisée pour le remplacement de la cellule standard illustrée à la figure 4 que par le type de dopage de ses caissons. La figure 5b illustre en vue de dessus différentes couches d'une telle cellule standard. La figure 6 est une vue en coupe transversale d'une telle cellule standard. Une telle cellule standard est destinée à jouxter une cellule standard de transistors telle qu'illustrée à la figure 2. La cellule standard de diode 3 comporte ainsi un caisson 301 à dopage de type P et un caisson 302 à dopage de type N. Le caisson 301 est en contact avec le caisson 302 au niveau d'un axe correspondant à l'axe d'une rangée de cellules standard. Les motifs 311 correspondent à du polysillicium. Un élément de polarisation 321 est disposé à l'aplomb du caisson 301 et forme une connexion électrique avec ce caisson 301. L'élément de polarisation 321 comporte une couche à dopage de type N (disposée sensiblement à la même profondeur que le plan de masse d'un transistor adjacent et présentant un dopage typiquement supérieur à celui de ce plan de masse). L'élément de polarisation 321 peut également comporter une couche supérieure de NiSi pour réaliser une étape de silicidation. La cellule standard 3 comporte également un élément de connexion métallique inférieur 341. L'élément de connexion métallique inférieur 341 s'étend de part et d'autre de l'axe de la rangée. L'élément de connexion métallique inférieur 341 est interconnecté au caisson 301 à dopage de type P par l'intermédiaire d'un ou plusieurs vias 331. L'élément 341 est interconnecté à l'élément de connexion métallique supérieur 342 par l'intermédiaire du via 332, l'élément 342 et le via 332 ayant été définis lors d'une étape de routage antérieure. Afin de permettre la mise en oeuvre d'une automatisation de l'inversion du type de dopage des caissons 301 et 302, la cellule standard spécifique de la diode de protection 3 comporte un marqueur. Ce marqueur est ici mis en oeuvre sous la forme d'une couche de marquage 361. Lorsqu'un script d'inversion de type de dopage des caissons est exécuté, l'identification d'un tel marqueur signale au script que le type de dopage des caissons de la cellule doit être inversé. La figure 9a illustre en vue de dessus une cellule standard d'une cellule de répétition selon une topographie PNNP, après inversion du type de dopage des caissons. La figure 9b illustre en vue de dessus différentes couches d'une telle cellule standard. Une telle cellule standard ne diffère donc de la cellule standard spécifique utilisée pour le remplacement de la cellule standard illustrée à la figure 6 que par le type de dopage de ses caissons. La figure 10 est une ICG10738 FR Depot Texte.doc vue en coupe transversale d'une telle cellule standard. Une telle cellule standard est destinée à être accolée à une cellule standard de transistor telle qu'illustrée à la figure 2. La cellule standard de cellules de répétition 4 comporte ainsi un caisson 5 401 à dopage de type P et un caisson 402 à dopage de type N. Le caisson 401 est en contact avec le caisson 402 au niveau d'un axe correspondant à l'axe d'une rangée de cellules standard. Les motifs 411 correspondent à du polysilicium. Un élément de polarisation 421 est disposé à l'aplomb du caisson 401 et forme une connexion électrique avec ce caisson 401. Un élément de 10 polarisation 422 est disposé à l'aplomb du caisson 402 et forme une connexion électrique avec ce caisson 402. L'élément de polarisation 421 comporte une couche à dopage de type N (disposée sensiblement à la même profondeur que le plan de masse d'un transistor adjacent et présentant un dopage typiquement supérieur à celui de ce plan de masse). L'élément de polarisation 421 peut 15 également comporter une couche supérieure de NiSi pour réaliser une étape de siliciuration. L'élément de polarisation 422 comporte une couche à dopage de type N (disposée sensiblement à la même profondeur que le plan de masse d'un transistor adjacent et présentant un dopage typiquement supérieur à celui de ce plan de masse). L'élément de polarisation 422 peut également comporter 20 une couche supérieure de NiSi pour réaliser une étape de siliciuration. La cellule standard 4 comporte également un élément de connexion métallique inférieur 441. L'élément de connexion métallique inférieur 441 s'étend de part et d'autre de l'axe de la rangée. L'élément de connexion métallique inférieur 441 est interconnecté au caisson 401 à dopage de type P par 25 l'intermédiaire d'un ou plusieurs vias 432. L'élément 441 est interconnecté à un élément de connexion métallique supérieur (non illustré) par l'intermédiaire d'un via (non illustré). La cellule standard 4 comporte également un élément de connexion métallique inférieur 443. L'élément de connexion métallique inférieur 443 s'étend 30 de part et d'autre de l'axe de la rangée. L'élément de connexion métallique inférieur 443 est interconnecté au caisson 402 à dopage de type N par l'intermédiaire d'un ou plusieurs vias 433. L'élément 443 est interconnecté à un élément de connexion métallique supérieur 444 par l'intermédiaire d'un via 434, l'élément 444 et le via 434 ayant été définis lors d'une étape de routage 35 antérieure. Afin de permettre la mise en oeuvre d'une automatisation de l'inversion du type de dopage des caissons 401 et 402, la cellule standard spécifique de la cellule de répétition 4 comporte un marqueur. Ce marqueur est ici mis en oeuvre sous la forme d'une couche de marquage 461. Lorsqu'un script d'inversion de 40 type de dopage des caissons est exécuté, l'identification d'un tel marqueur ICG10738 FR Depot Texte.doc signale au script que le type de dopage des caissons de la cellule doit être inversé. Les couches correspondant à une technologie FDS01 UTBOX sont présentes dans les cellules standard de transistor placé lors de l'étape 500 de l'exemple. Les couches correspondant à une technologie FDS01 UTBOX peuvent également être introduites seulement lors de l'étape 508, si les cellules standard de transistors placées lors de l'étape 500 correspondent à une technologie Bulk. Pour réaliser l'inversion automatique du type de dopage des caissons des cellules standard de transistors lors de l'étape 506, on pourra introduire un marqueur correspondant dans ces cellules standard, par exemple lors de l'étape 500. Comme pour les cellules de diode de protection et pour les cellules de répétition, un tel marqueur peut être mis en oeuvre sous la forme d'une couche intégrée dans la cellule standard. L'invention permet de concevoir aisément à circuits intégrés combinant à la fois une partie de circuit avec une topographie de type PNNP présentant une vitesse optimisée, et une partie de circuit avec une topographie de type PPNN présentant une consommation électrique optimisée. La topographie numérique du circuit intégré pourra être réalisée sous tout format de fichier numérique approprié. L'invention s'applique bien entendu à tous types de circuits logiques, 25 notamment les portes logiques et les mémoires de type SRAM. ICG10738 FR Depot Texte.doc REVENDICATIONS1. Procédé de génération d'une topographie numérique de circuit intégré, comprenant les étapes de : -placement automatique des cellules standard dans au moins une rangée de la topographie du circuit intégré, lesdites cellules standard comprenant au moins : -une première cellule standard comprenant un transistor nMOS (1n) ménagé à l'aplomb d'un caisson (112n) à dopage de type P, et comprenant un transistor pMOS (1p) ménagé à l'aplomb d'un caisson (112p) à dopage de type N, le caisson de type P et le caisson de type N étant disposés de part et d'autre d'un axe de la rangée ; et -une deuxième cellule standard incluant une diode (3) de protection contre les effets d'antenne ou une cellule de répétition (4), ladite deuxième cellule comportant un caisson (302, 402) à dopage de type P disposé dans l'alignement du caisson de type P du transistor nMOS et comportant un caisson (301,401) à dopage de type N disposé dans l'alignement du caisson de type N du transistor pM0S, la deuxième cellule comportant un élément de connexion métallique inférieur (341, 441) couplé à son caisson (302, 402) à dopage de type P; -routage automatique des cellules standard placées, le routage incluant la création d'une interconnexion entre l'élément de connexion métallique inférieur (341, 441) et un élément de connexion métallique supérieur (342) disposé à l'aplomb de l'élément de connexion métallique inférieur ; -remplacement de la deuxième cellule standard par une troisième cellule standard comportant un caisson à dopage de type P disposé dans l'alignement du caisson de type P du transistor nMOS et comportant un caisson à dopage de type N disposé dans l'alignement du caisson de type N du transistor pM0S, la troisième cellule comportant un élément de connexion métallique inférieur (341, 441) s'étendant de part et d'autre dudit axe et couplée au caisson à dopage de type N et couplée à l'élément de connexion métallique supérieur (342) ; -inversion automatique du type de dopage des caissons desdites première et troisième cellules standard ; -génération d'une topographie numérique de masques de gravure pour la fabrication d'un circuit intégré de type FDS01 UTBOX incluant les première et troisième cellules standard ayant été soumises à l'inversion automatique de dopage. 2. Procédé de génération d'une topographie numérique de circuit intégré selon la revendication 1, dans lequel l'étape de génération de la topographie inclut la génération de masques de gravure pour la formation d'une couche ICG10738 FR Depot Texte.doc d'isolant de type UTBOX sous les transistors nMOS et pMOS et pour la formation de plans de masse respectifs entre la couche d'isolant et les caissons des transistors nMOS et pMOS, le type de dopage de chacun de ces plans de masse étant opposé au type de dopage du caisson de son 5 transistor. 3. Procédé de génération d'une topographie numérique de circuit intégré selon la revendication 1, dans lequel lesdites première et deuxième cellules standard sont du type FDS01 UTBOX. 10 4. Procédé de génération d'une topographie numérique de circuit intégré selon l'une quelconque des revendications 1 à 3, dans lequel : -ladite deuxième cellule standard est une cellule de répétition (4) comportant un autre élément de connexion métallique inférieur (443) interconnecté à son 15 caisson (401) à dopage de type N ; -le routage inclut la création d'une interconnexion entre l'autre élément de connexion métallique inférieur (443) et un autre élément de connexion métallique supérieur (444) disposé à l'aplomb de l'autre élément de connexion métallique inférieur (443) ; 20 -la troisième cellule de remplacement comporte un autre élément métallique inférieur s'étendant de part et d'autre dudit axe et interconnectée au caisson à dopage de type P et interconnectée à l'élément de connexion métallique supérieur (444). 5. Procédé de génération d'une topographie numérique de circuit intégré selon l'une quelconque des revendications 1 à 3, dans lequel ladite deuxième cellule standard est une diode de protection (3). 6. Procédé de génération d'une topographie numérique de circuit intégré selon 30 l'une quelconque des revendications précédentes, dans lequel l'inversion automatique est précédée de l'inclusion d'un marqueur d'inversion automatique dans les première et troisième cellules standard. 7. Circuit intégré comprenant des première et deuxième cellules de type FDS01 35 UTBOX disposées dans une rangée, dans lequel : -la première cellule comprend un transistor nMOS (1n) disposé à l'aplomb et au-dessus d'un plan de masse (102n) et d'un caisson (112n) à dopage de type N, et comprenant un transistor pMOS (1p) disposé à l'aplomb et au-dessus d'un plan de masse (102p) et d'un caisson (112p) à dopage de type P, le caisson de type N et le caisson de type P étant disposés de part et d'autre d'un axe de la rangée ; ICG10738 FR Depot Texte.doc-la deuxième cellule inclut une diode (3) de protection contre les effets d'antenne ou une cellule de répétition (4), ladite deuxième cellule comportant un caisson (301, 401) à dopage de type P disposé dans l'alignement du caisson de type P du transistor pMOS et comportant un caisson (302,402) à dopage de type N disposé dans l'alignement du caisson de type N du transistor nMOS, la deuxième cellule comportant un élément de connexion métallique inférieur (341, 441) couplé à son caisson (302, 402) à dopage de type P et couplé à un élément de connexion métallique d'un niveau supérieur disposé à l'aplomb du caisson à dopage de type N, l'élément de connexion métallique inférieur s'étendant de part et d'autre dudit axe. 8. Circuit intégré selon la revendication 7, comprenant un circuit de polarisation configuré pour appliquer une tension sur le caisson dopé N du transistor nMOS et pour appliquer une tension sur le caisson dopé P du transistor pMOS, la tension sur le caisson dopé N étant supérieure à la tension sur le caisson dopé P. 9. Circuit intégré selon la revendication 7 ou 8, dans lequel le plan de masse du transistor nMOS présente un dopage de type P et dans lequel le plan de masse du transistor pMOS présente un dopage de type N. 10. Circuit intégré selon l'une quelconque des revendications 7 à 9, dans lequel l'élément de connexion métallique inférieur est couplé à son caisson à dopage de type P par l'intermédiaire d'un via et par l'intermédiaire d'une couche à dopage de type N et dont le niveau de dopage est supérieur à celui des plans de masse des transistor nMOS et pMOS. ICG10738 FR Depot Texte.doc