Brevet FR3006833A1 — publié le 20141212

B12565 - 12-GR1-1063 1 CIRCUIT ET PROCEDE DE CONVERSION DE SIGNAL- Domaine La présente demande concerne un circuit et un procédé pour réaliser une conversion de signal, et en particulier un circuit et un procédé pour convertir des signaux différentiels de faible tension en un signal de sortie asymétrique (non-différentiel). Exposé de l'art antérieur Dans les domaines de l'échantillonnage de signaux et d'autres applications à haute fréquence, on utilise souvent des 10 signaux de synchronisation pouvant atteindre 10 GHz ou plus pour commander des commutateurs ou d'autres éléments de circuits. Un exemple est un circuit d'échantillonnage, comme un circuit de suivi et de maintien appelé aussi circuit suiveurbloqueur d'un convertisseur analogique-numérique (ADC). Dans un 15 tel ADC, le circuit suiveur-bloqueur est commandé par un'signal d'horloge pour mémoriser un signal d'entrée à un instant donné. Dans certains modes de réalisation, le signal de synchronisation est généré en convertissant des signaux différentiels a faible bruit, par exemple fournis par de la logique CML (logique en 20 mode de courant). En effet, la transmission différentielle à faible bruit est souvent la solution préférée pour transmettre des signaux de synchronisation à haute fréquence à travers un B12565 - 12-GR1-1063 2 circuit intégré. La génération du signal de synchronisation sur la base d'un signal différentiel à faible tension implique habituellement l'amplification du signal pour générer un signal asymétrique ayant une excursion de tension correspondant à la technologie de transistor utilisée dans les commutateurs du circuit récepteur. Cependant, un problème est que les solutions existantes pour convertir de tels signaux différentiels en un signal asymétrique à pleine excursion ont tendance à ajouter de la gigue au signal de synchronisation. Il existe donc un besoin dans la technique d'un circuit de conversion amélioré. Résumé Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou 15 plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un circuit comprenant : un premier transistor ayant un premier noeud de courant principal couplé à un premier signal de tension, un noeud de commande couplé à un deuxième signal de tension et un deuxième noeud de 20 courant principal couplé à un noeud de sortie du circuit ; un deuxième transistor ayant un premier noeud de courant principal couplé à un troisième signal de tension, un noeud de commande couplé à un quatrième signal de tension et un deuxième noeud de courant principal couplé au noeud de sortie du circuit ; et une 25 circuiterie adaptée à générer les premier, deuxième, troisième et quatrième signaux de tension sur' la base d'une paire de signaux d'entrée différentiels, dans laquelle les premier et deuxième signaux de tension sont tous les deux référencés par rapport à une première tension d'alimentation et dans laquelle 30 les troisième et quatrième signaux de tension sont tous les deux référencés par rapport à une deuxième tension d'alimentation. Selon un mode de réalisation, ladite circuiterie est adaptée à : générer le premier signal de tension en décalant la première tension d'alimentation d'une quantité déterminée par 35 les niveaux relatifs des premier et deuxième signaux de la paire B12565 - 12-GR1-1063 3 de signaux différentiels ; générer le deuxième signal de tension en décalant la première tension d'alimentation d'une quantité déterminée par les niveaux relatifs des premier et deuxième signaux ; générer le troisième signal de tension en décalant là deuxième tension d'alimentation d'une quantité déterminée par les niveaux relatifs des premier et deuxième signaux ; et générer le quatrième signal de tension en décalant la deuxième tension d'alimentation d'une quantité déterminée par les niveaux relatifs des premier et deuxième signaux. Selon un mode de réalisation, ladite circuiterie comprend : une première branche générant le premier signal de tension et comprenant une résistance couplée à la première tension d'alimentation et en série avec un transistor contrôlé par le premier signal ; une deuxième branche générant le deuxième signal de tension et comprenant une résistance couplée à la première tension d'alimentation et en série avec un transistor contrôlé par le deuxième signal ; une troisième branche générant le troisième signal de tension et comprenant une résistance couplée à la deuxième tension d'alimentation et en série avec un transistor contrôlé par le premier signal ; et une quatrième branche générant le quatrième signal de tension et comprenant une résistance couplée à la deuxième tension d'alimentation et en série avec un transistor contrôlé par le deuxième signal. Selon un mode de réalisation, ladite circuiterie comprend en outre : un troisième transistor couplé entre la première tension d'alimentation et le noeud de commande du premier transistor, un noeud de counande du troisième transistor étant couplé à un noeud entre la résistance et le transistor de 30 la deuxième branche ; et un quatrième transistor couplé entre la deuxième tension d'alimentation et le noeud de commande du deuxième transistor, un noeud de commande du quatrième transistor étant couplé à un noeud entre la résistance et le transistor de la quatrième branche. B12565 - 12-GR1-1063 4 Selon un mode de réalisation, chaque signal de la paire de signaux d'entrée différentiels a une excursion de tension inférieure à 0,6 V. Selon un mode de réalisation, chaque signal de la paire de signaux d'entrée différentiels 'a une première excursion de tension, et un signal de sortie généré sur le noeud de sortie a une deuxième excursion de tension supérieure à la première excursion de tension. Selon un mode de réalisation, le noeud de sortie est 10 couplé à un noeud de commande d'un cinquième transistor. Selon un mode de réalisation, le circuit comprend en outre un circuit suiveur-bloqueur comprenant : le cinquième transistor couplé entre un noeud d'entrée et un noeud de sortie du circuit suiveur-bloqueur ; et 15 un condensateur couplé au noeud de sortie du circuit suiveur-bloqueur. Selon un mode de réalisation, le cinquième transistor est un transistor MOS. Selon un mode de réalisation, le premier transistor 20 est un transistor MOS à canal P, et le deuxième transistor est un transistor MOS à canal N. Selon un autre mode de réalisation, on prévoit un convertisseur analogique-numérique comprenant le circuit susmentionné. 25 Selon un autre mode de réalisation, on prévoit un procédé pour convertir une paire de signaux d'entrée différentiels par un circuit, le procédé comprenant : générer des premier, deuxième, troisième et quatrième signaux de tension sur la base de la paire de signaux d'entrée différentiels, les 30 premier et deuxième signaux de tension étant tous les deux référencés par rapport à une première tension d'alimentation et les troisième et quatrième signaux de tension étant tous les deux référencés par rapport à une deuxième tension d'alimentation ; appliquer le premier signal de tension à un 35 premier noeud de courant principal d'un premier transistor et le B12565 - 12-GR1-1063 deuxième signal de tension à un noeud de commande du premier transistor, un deuxième noeud de courant principal du premier transistor étant couplé à un noeud de sortie du circuit ; et appliquer le troisième signal de tension à un premier noeud de 5 courant principal d'un deuxième transistor et un quatrième signal de tension à un noeud de commande du deuxième transistor, un deuxième noeud de courant principal du deuxième transistor étant couplé au noeud de sortie du circuit. Brève description des dessins Les caractéristiques et avantages susmentionnés, et d'autres, apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnés à titre d'illustration et non de limitation, en référence aux dessins joints dans lesquels : la figure 1 représente un circuit pour convertir des signaux différentiels en un signal asymétrique à pleine excursion ; la figure 2 illustre schématiquement un circuit selon un mode de réalisation de la présente description ; la figure 3 est un chronogramme représentant des signaux dans le mode de réalisation de la figure 2 selon un exemple de réalisation ; la figure 4 illustre plus en détail le circuit de la figure 2 selon un exemple de réalisation ; la figure 5 illustre une variante du circuit de la figure 4 selon un exemple de réalisation ; la figure 6 est un chronogramme représentant des signaux dans le circuit de la figure 5 selon un exemple de réalisation ; et la figure 7 illustre un convertisseur analogique- numérique à entrelacement temporel selon un mode de réalisation de la présente description. Description détaillée Le terme "signal à pleine excursion" est utilisé ici 35 pour indiquer que les niveaux le plus haut et le plus bas du B12565 - 12-GR1-1063 6 signal sont appropriés pour activer et désactiver dés transistors recevant le signal. Par exemple, le niveau haut correspond à la tension d'alimentation VDD du circuit et le niveau bas correspond à la tension de masse GND du circuit, chacun ayant 5 une tolérance égale à +/- 10 % de la tension d'alimentation VDD. La figure 1 reproduit sensiblement le circuit représenté en figure 5 de la demande de brevet US2010/0176868. Un circuit suiveur-bloqueur comprend un transistor NMOS 102 ayant son drain couplé à un signal d'entrée IN, et sa source couplée à 10 la masse par l'intermédiaire d'un condensateur 104. La grille du transistor 102 est couplée à une tension d'alimentation par l'intermédiaire d'un commutateur 106, et aussi à la masse par l'intermédiaire d'un transistor NMOS 108. La grille du transistor 108 est en outre couplée à la masse par l'inter- 15 médiaire d'un commutateur 110, et au drain d'un transistor PMOS 112. La source du transistor 112 est couplée à un noeud 114 recevant une tension alternative Vcp. La grille du transistor 112 est couplée à un noeud 116 recevant une tension alternative VcN. Les tensions Vcp et % sont des signaux différentiels. 20 En fonctionnement, pendant une phase de suivi, le commutateur 106 est conducteur, de sorte que la grille du transistor 102 est couplée à la tension d'alimentation. En outre, le commutateur 110 est conducteur, de sorte que le transistor 108 est non conducteur, et les signaux Vcp et % sont 25 par exemple haut et bas respectivement, de sorte que le transistor 112 est non conducteur. Au début de la phase de maintien, les commutateurs 106 et 110 sont ouverts. En outre, les signaux Vcp et %s'inversent, Vcp devenant haut et VCN devenant bas, de sorte que le transistor 30 112 devient conducteur. Ainsi le transistor 108 est activé, tirant vers le bas la tension sur la grille du transistor 102, et isolant ainsi le condensateur 104 du signal d'entrée IN. Bien que le transistor 112 de la figure 1 soit dans une certaine mesure protégé du bruit présent sur la tension 35 d'alimentation, un inconvénient du circuit de la figure 1 est B12565 - 12-GR1-1063 7 que le noeud de source du transistor 108 n'est pas protégé et va recueillir du bruit de masse, ce -qui conduit à la présence de bruit sur la grille du transistor 102. En outre, lorsqu'un état haut doit être appliqué sur la grille du transistor 102, la grille du transistor 102 est connectée directement à la tension d'alimentation par l'intermédiaire du commutateur 106, et n'est par conséquent pas protégée contre le bruit présent sur cette tension d'alimentation. La présence d'un tel bruit sur la grille du transistor 10 102 va altérer sa tension grille-source et affecter l'instant d'échantillonnage appliqué par le transistor 102. Toute variation dans ce temps d'échantillonnage est extrêmement non souhaitable puisque le signal d'entrée échantillonné par le circuit suiveur-bloqueur ne va plus être échantillonné à 15 l'instant correct. La figure 2 illustre un circuit 200 selon un exemple de réalisation de la présente invention. Comme cela va être décrit plus en détail ci-après, le circuit 200 convertit une paire de signaux d'entrée différentiels CP, CN en un signal de 20 synchronisation asymétrique CLK, et en particulier convertit une excursion de tension de chacun des signaux différentiels, qui est par exemple relativement faible, en une excursion de tension adaptée aux transistors à commander. Par exemple, les signaux différentiels CP, CN sont des 25 signaux à faible bruit ayant chacun une excursion de tension égale à 0,6 V ou moins. Une excursion de tension typique de ces signaux sera d'environ 0,4 V, mais dans certains cas elle pourrait être aussi faible que 0,15 V. De tels signaux sont par exemple fournis par des éléments de logique CML (logique en mode 30 de courant) qui permettent de transmettre des signaux à haute fréquence, par exemple jusqu'à 10 GHz ou plus, à travers un circuit intégré. Le circuit 200 comprend un transistor 202, qui est par exemple un transistor PMOS, couplé en série avec un autre 35 transistor 204, qui est par exemple un transistor NMOS. Les B12565 - 12-GR1-1063 8 transistors 202 et 204 ont par exemple chacun un de leurs noeuds de courant principaux, par exemple leurs drains, couplés conjointement à un noeud de sortie 206. L'autre noeud de courant principal du transistor 202, par exemple sa source, est couplée 5 pour recevoir un signal de tension CNVDD. Le noeud de commande du transistor 202 est couplé de façon à recevoir un signal de tension CPVDD. L'autre noeud de courant principal du transistor 204, par exemple sa source, est couplé de façon à recevoir un signal de tension CNGND. Le noeud de commande du transistor 204 10 est couplé de façon à recevoir un signal de tension CP - GND - Le noeud de sortie 206 fournit une sortie de signal de synchronisation CLK à un autre bloc de circuit 208. Le signal CLK a par exemple une excursion de tension sensiblement égale à celle se trouvant entre la tension d'alimentation VDD et la 15 masse, l'excursion étant par exemple comprise entre 0,5 V et 2,5 V. Le bloc de circuit 208 comprend par exemple un circuit suiveur-bloqueur, un mélangeur, ou d'autres circuits sous le contrôle du signal de synchronisation CLK. 20 Les signaux de tension CNVDD et CPvDD sont générés par le circuit 210 sur la base des signaux d'entrée différentiels CP et CN, et sont référencés à la tension d'alimentation VDD. Par exemple, le signal CNVDD est généré en décalant la tension d'alimentation VDD d'une quantité basée sur les signaux CP et 25 CN, et le signal CPwm est généré en décalant la tension d'alimentation VDD d'une quantité basée sur les signaux CP et CN. Par exemple, chacun des signaux CNVDD et CPvDD est décalé par rapport à la tension d'alimentation VDD d'une quantité basée sur les niveaux relatifs des signaux CP et CN. Comme on va le 30 décrire plus en détail ci-après, un gain est aussi par exemple appliqué lors de la génération des signaux CNVDD et CP VDD. VDD. Les signaux de tension CNGND et CPGND sont générés par le circuit 212 sur la base des signaux d'entrée différentiels CP et CN, et sont référencés à la tension de masse GND. Par 35 exemple, le signal CNGND est généré en décalant la tension de B12565 - 12-GR1-1063 9 masse GND d'une quantité basée sur les signaux CP et CN, et .le signal CPGND est généré en décalant la tension de masse GND d'une quantité basée sur les signaux CP et CN. Par exemple, chacun des signaux CNGND et CPGND est décalé par rapport à la tension de masse GND d'une quantité basée sur les niveaux relatifs des signaux CP et CN. Comme on va le décrire plus en détail ci-après, un gain est aussi par exemple appliqué lors de la génération des signaux CNGND et CPGND. On va maintenant décrire plus en détail le 10 fonctionnement du circuit de la figure 2 en faisant référence au chronogramme de la figure 3. La figure 3 illustre un chronogramme 302 représentant un exemple des signaux CN (représenté par une ligne en trait plein) et CP (représenté par une ligne en pointillés). Dans 15 l'exemple de la figure 3, le signal CN est initialement à un niveau haut VH, tandis que le signal CP est à un niveau bas VL. À un instant d'échantillonnage t' le signal CN passe du niveau VH au niveau VL, le signal CP passe du niveau VL au niveau VH. La différence entre les niveaux VL et VH correspond à l'excursion de 20 tension de chacun des signaux d'entrée différentiels CP et CN. La valeur de mode commun de ces signaux est par exemple à un niveau situé au milieu entre la tension d'alimentation VDD et la tension de masse, par exemple à VDD/2. La figure 3 illustre un autre chronogramme 304 25 représentant des exemples des signaux CNviDD, CNGND, CP -vro et CPGND. Pendant que le signal CN est haut et le signal CP est bas, le signal CNvDD est par exemple au niveau ou à proximité de la tension d'alimentation VDD, et le signal CPGND est par exemple au niveau ou à proximité de la tension de masse. Le signal CP - VDD 30 est décalé par rapport à la tension d'alimentation VDD d'une valeur de décalage VA. De façon similaire, le signal CNGND est décalé par rapport à la tension de masse GND d'une valeur de décalage VB. A l'instant d'échantillonnage ts, lorsque le signal CN 35 passe à l'étape bas et le signal CP passe à l'état haut, le B12565 - 12-GR1-1063 10 signal CPviDD passe à un niveau égal à ou à proximité de la tension d'alimentation VDD, et le signal CNGND passe à une valeur située au niveau ou à proximité de la tension de mase GND. Le signal CNvIDD passe à un niveau décalé par rapport à la tension d'alimentation VDD de la valeur de décalage VA. De façon similaire, le signal CPGND passe à un niveau décalé par rapport à la tension de masse GND de la valeur de décalage VB. Ainsi, pendant que le signal CP est bas et le signal CN est haut, le transistor 202 va voir une tension grille-source VGS égale à -VA, et va par conséquent être conducteur. Le transistor 204 par contre va voir une tension VGS égale à -VB, et va ainsi être non conducteur. La tension sur le noeud de sortie 206 va par conséquent être sensiblement au niveau de CNvDD, en d'autres termes sensiblement au niveau de la tension d'alimentation VDD. Pendant que le signal CP est haut et le signal CN est bas, le transistor 202 va voir une tension VGS de VA, et va par conséquent être non conducteur. Le transistor 204 par contre va voir une tension VGS de VS, et va ainsi être conducteur. Ainsi, la tension sur le noeud de sortie 206 va être sensiblement au niveau de CNGND, en d'autres termes sensiblement au niveau de la tension de masse GND. Chacune des valeurs de décalage VA et VB est par exemple égale à une valeur comprise entre 0,4 V et 0,6 V. La figure 4 illustre plus en détail le circuit de la figure 2 selon un exemple de réalisation. Dans l'exemple de la figure 4 le bloc de circuit 208 est un circuit suiveur-bloqueur comprenant un transistor 402, qui est par exemple un transistor NMOS, couplé entre un noeud d'entrée 404 et un noeud de sortie 406. Le noeud de sortie 406 est couplé à la masse par l'intermédiaire d'un condensateur 408. Le noeud de commande du transistor 402 est couplé au noeud de sortie 206 entre les transistors 202 et 204. La figure 4 illustre aussi un exemple des circuits 210 et 212. 2565 - 12-GR1-1063 11 Le circuit 210 comprend une branche comportant un transistor 410, par exemple un transistor NMOS, et une résistance 412 couplée en série entre un noeud 414 et la tension d'alimentation VDD. Le noeud 414 est à son tour couplé à la masse par l'intermédiaire d'une source de courant 416. Le circuit 210 comprend en outre une autre branche comportant un transistor 418, par exemple un transistor NMOS, et une résistance 420 couplée en série entre le noeud 414 et la tension d'alimentation VDD. Le noeud de commande du transistor 410 est couplé de façon à recevoir le signal d'entrée CP, et le noeud de commande du transistor 418 est couplé de façon à recevoir le signal d'entrée CN. Un noeud 422 entre le transistor 410 et la résistance 412 est couplé par l'intermédiaire d'une ligne 424 à la source du transistor 202 pour fournir le signal de tension CNvDD. Un noeud 426 entre le transistor 418 et la résistance 420 est couplé par l'intermédiaire d'une ligne 428 au noeud de commande du transistor 202 pour fournir le signal de tension CPVDD. Le circuit 212 comprend une branche comportant un transistor 430, par exemple un transistor PMOS, et une résistance 432 couplée en série entre un noeud 434 et la tension de masse GND. Le noeud 434 est à son tour couplé à la tension d'alimentation VDD par l'intermédiaire d'une source de courant 436. Le circuit 212 comprend en outre une autre branche comportant un-transistor 438, par exemple un transistor PMOS, et une résistance 440 couplée en série entre le noeud 434 et la tension de masse GND. Le noeud de commande du transistor 430 est couplé de façon à recevoir le signal d'entrée CP, et le noeud de commande du transistor 438 est couplé de façon à recevoir le signal d'entrée CN. Un noeud 442 entre le transistor 430 et la résistance 432 est couplé par l'intermédiaire d'une ligne 444 à la source du transistor 204 pour fournir le signal de tension ONGND. Un noeud 446 entre le transistor 438 et la résistance 440 est couplé par l'intermédiaire d'une ligne 448 au noeud de B12565 - 12-GR1-1063 12 commande du transistor 204 pour fournir le signal de tension CPGND En fonctionnement, pendant que le signal d'entrée CP est bas et le signal d'entrée CN est haut, une proportion relativement élevée du courant de la source de courant 416 va être dirigée vers la résistance 420, et une proportion relativement faible du courant de la source de courant 416 va être dirigée vers la résistance 412. De façon similaire, une proportion relativement élevée du courant de la source de courant 436 va être dirigée vers la résistance 432, et une proportion relativement faible du courant de la source de courant 436 va être dirigée vers la résistance 440. Par conséquent, le signal de tension ONvDD va être sensiblement au niveau de la tension d'alimentation VDD et le signal de tension CPGND va être sensiblement au niveau de la tension de masse. La tension sur le noeud 426 va cependant être égale à la tension d'alimentation VDD moins la chute de tension dans la résistance 420. En supposant que la résistance 420 a une résistance R, la tension sur le noeud 426 va par conséquent être égale à VDD-RIAI où 'A est le courant passant dans le transistor 418 en fonction du courant de la source de courant 416 et des niveaux relatifs des signaux différentiels CP et CN. De façon similaire, la tension sur le noeud 442 va être égale à la tension de masse GND plus la chute de tension dans la résistance 432. Err supposant que la résistance 432 a aussi une résistance R, la tension sur le noeud 442 va par conséquent être égale à GND+RIB, où 'g est le courant passant dans le transistor 430 en fonction du courant de la source de courant 436 et des niveaux relatifs des signaux différentiels CP et CN. Pendant que le signal d'entrée CP est haut et le signal d'entrée CN est bas, une proportion relativement élevée du courant de la source, de courant 416 va être dirigée vers la résistance 412, et une proportion relativement faible du courant de la source de courant 416 va être dirigée vers la résistance 35 420. De façon similaire, une proportion relativement élevée du B12565 - 12-GR1-1063 13 courant de la source de courant 436 va être dirigée vers la résistance 440, et une proportion relativement faible du courant de la source de courant 436 va être dirigée vers la résistance 432. Par conséquent, le signal de tension CPVDD va être sensiblement au niveau de la tension d'alimentation VDD et le signal de tension CNGND va être sensiblement au niveau de la tension de masse. La tension sur le noeud 422 va cependant être égale à la tension d'alimentation VDD moins la chute de tension dans la résistance 412. En supposant que la résistance 412 a une résistance R, la tension sur le noeud 422 va par conséquent être égale à VDD-RIA, où 'A est maintenant le courant passant dans le transistor 410 en fonction du courant de la soùrce de courant 416 et des niveaux relatifs des signaux différentiels CP et CN. De façon similaire, la tension sur le noeud 446 va être égale à la tension de masse GND plus la chute de tension dans la résistance 440. En supposant que la résistance 440 a aussi une résistance R, la tension sur le noeud 446 va par conséquent être égale à GND+RIB, où 1B est maintenant le courant passant dans le transistor 438 en fonction du courant de la source de courant 436 et des niveaux relatifs des signaux différentiels CP et CN. Comme cela apparaîtra clairement à l'homme de l'art, le niveau de courant fourni par les sources de courant 416, 436 et les valeurs des résistances 412, 420, 432 et 440 peuvent être choisis de façon à assurer un gain différentiel des signaux différentiels CR.JDD, CNvDD et CPGND, CNoptm par rapport aux signaux différentiels CP et CN. Par exemple, la valeur de résistance R de chacune des résistances .412, 420, 432 et 440 est dans Une plage comprise entre 100 ohms et 1 kilo ohms. La figure 5 illustre une partie du circuit de la figure 4, et illustre une variante qui peut être appliquée. Comme cela est illustré, plutôt que la ligne 428 de la figure 4 soit couplée directement au noeud de commande du transistor 202, elle est couplée au noeud de commande d'un 35 transistor 502, par exemple un transistor NMOS, qui est couplé B12565 - 12-GR1-1063 14 par ses noeuds de courant principaùx entre la tension d'alimentation VDD et un noeud 504 couplé au noeud de commande du transistor 202. Le noeud 504 est par exemple en outre couplé à la masse par l'intermédiaire d'une source de courant 506. De façon similaire, plutôt que la ligne 448 de la figure 4 soit couplée directement au noeud de commande du transistor 204, elle est couplée au noeud de commande d'un transistor 512, par exemple un transistor PMOS, qui est couplé par ses noeuds de courant principaux entre la tension de masse GND et un noeud 514 couplé au noeud de commande du transistor 204. Le noeud 514 est en outre couplé à la tension d'alimentation VDD par l'intermédiaire d'une source de courant 516. Les transistors 502 et 512 ont pour effet de décaler les niveaux de tension correspondants CPvDD et CPGND des tensions grille-source VGS de ces transistors, comme cela va être maintenant décrit plus en détail en référence au chronogramme de la figure 6. La figure 6 représente un chronogramme 602 avec un exemple des signaux CP et CN, qui est le même exemple que celui 20 de la figure 3 et ne va pas être décrit de nouveau en détail. La figure 6 représente aussi un chronogramme 604 illustrant les signaux correspondants CNvDD, CNGND, CPGND et CP=. Comme cela est illustré, par rapport au chronogramme 304 de la figure 3, le signal Wiro est décalé de la tension grille-source 25 VGS du transistor 502, ce qui conduit à une augmentation de la tension grille-source vue par le transistor 202 à une valeur W=VAA-Vw pendant que le signal CP est bas, et à une diminution à une valeur VA"=VA-VGS pendant que CP est haut. En outre, le signal CPGND est décalé de la tension grille-source VGS du 30 transistor 512, de sorte que la tension grille-source vue par le transistor 204 est réduite à VBr=VB-VGs pendant que CP est bas, et augmentée à VB"=VB+VGs pendant que CP est haut. Les tensions augmentées VA' et VB" vont garantir que le transistor 202 ou le transistor 204 est conducteur même si les 35 excursions de tension sur les noeuds 422, 426 et sur les noeuds B12565 - 12-GR1-1063 15 442, 446 sont très faibles. En outre, la vitesse et les performances des transistors 202, 204 vont être améliorées. La réduction des tensions V13' et VA" est acceptable étant donné que la tension VGS du transistor 204 va encore être négative ou 5 proche de zéro lorsque ce transistor doit être non conducteur, et la tension VGS du transistor 202 va encore être positive ou proche de zéro lorsque ce transistor doit être non conducteur. La figure 7 illustre un dispositif convertisseur analogique-numérique 700 comprenant un circuit tel que décrit 10 dans les modes de réalisation susmentionnés. En particulier, le dispositif ADC 700 comprend un circuit suiveur-bloqueur TH, par exemple comprenant le circuit de la figure 2, 4 ou 5 décrit précédemment. Le circuit suiveur-bloqueur reçoit un signal de tension d'entrée VIN à échantillonner, et une paire de signaux de 15 synchronisation différentiels CP, CN. La sortie du circuit suiveur-bloqueur TH est couplée à un ou plusieurs blocs convertisseurs analogique-numérique ADC1 à ADCN. Par exemple, le dispositif ADC 700 est un ADC à approximations successives comportant une pluralité de blocs convertisseurs fonctionnant en 20 parallèle sur un même niveau de tension d'entrée échantillonné. Les sorties de ces blocs ADC sont couplés à des entrées correspondantes d'un multiplexeur 704, qui combine ces sorties pour former une sortie de données à n bits D001 sur des lignes 706 de l'ADC, où n est par exemple égal à 6. Plus généralement, 25 les valeurs numériques générées par chacun des ADC, et le signal de sortie de données Dow/ ont une longueur comprise entre 4 et 16 bits. Un avantage des modes de réalisations décrits ici est qu'on peut convertir une paire de signaux différentiels à faible 30 tension en un signal asymétrique à pleine excursion par un circuit simple et avec l'ajout de très peu de bruit. En effet, en réalisant la conversion par une paire CMOS, dont chaque élément reçoit des signaux référencés par rapport à l'une des tensions d'alimentation sur deux de ses trois bornes, tout bruit 35 présent sur la tension d'alimentation va être supprimé par ces B12565 - 12-GR1-1063 16 transistors. En outre, le circuit décrit ici a avantageusement un fonctionnement symétrique sur les fronts montants et descendants des signaux différentiels, ce qui signifie qu'une modification du rapport cyclique du signal de synchronisation va être évitée ou au moins être réduite. Avec la description ainsi faite d'au moins un mode de réalisation illustratif de l'invention, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, bien que dans les circuits représentés dans les diverses figures, les tensions d'alimentation haute et basse soient à VDD et la masse, il est clair que l'on pourrait utiliser toute tension adaptée, qui peut dépendre de la technologie des transistors. En outre, il sera clair pour l'homme de l'art que les transistors représentés comme étant des transistors MOS à canal P pourraient être remplacés dans des variantes de réalisation par des transistors MOS à canal N, et vice versa. En outre, les divers transistors pourraient être mis en oeuvre dans d'autres technologies de transistors que la technologie MOS, comme la technologie bipolaire. En outre, il sera clair pour l'homme de l'art que les diverses fonctionnalités des modes de réalisation décrits ici pourraient être recombinées, dans des variantes de réalisation, 25 selon des combinaisons quelconques. REVENDICATIONS1. Circuit comprenant-: un premier transistor (202) ayant un premier noeud de courant principal couplé à un premier signal de tension (CNvDD) un noeud de commande couplé à un deuxième signal de tension (CPVDD) et un deuxième noeud de courant principal couplé à un noeud de sortie (206) du circuit ; 'un deuxième transistor (204) ayant un premier noeud de courant principal couplé à un troisième signal- de tension (CNGND), un noeud de commande couplé à un quatrième signal de tension (CPGND) et un deuxième noeud de courant principal couplé au noeud de sortie du circuit ; et une circuiterie (210, 212) adaptée à générer les premier, deuxième, troisième et quatrième signaux de tension sur la base d'une paire de signaux d'entrée différentiels (CP, CN), dans laquelle les premier et deuxième signaux de tension sont tous les deux référencés par rapport à une première tension d'alimentation (VDD) et dans laquelle les troisième et quatrième signaux de tension sont tous les deux référencés par rapport à une deuxième tension d'alimentation (GND). 2. Circuit selon la revendication 1, dans lequel ladite circuiterie (210, 212) est adaptée à : générer le premier signal de tension (CNvw) en décalant la première tension d'alimentation (VDD) d'une quantité déterminée par les niveaux relatifs des premier et deuxième 25 signaux (CP, CN) de la paire de signaux différentiels générer le deuxième signal de tension (CPVDD) en décalant la première tension d'alimentation (VDD) d'une quantité déterminée par les niveaux relatifs des premier et deuxième signaux (CP, CN) ; 30 générer le troisième signal de tension (CNGND) en décalant la deuxième tension d'alimentation (GND) d'une quantité déterminée par les niveaux relatifs des premier et deuxième Signaux (CP, CN) ; etB12565 - 12-GR1-1063 18 générer le quatrième signal de tension (CPGND) en déhalant la deuxième tension d'alimentation (GND) d'une quantité déterminée par les niveaux relatifs des premier et deuxième signaux (CP, CN). 3. Circuit selon la revendication 2, dans lequel ladite circuiterie (210, 212) comprend : une première branche générant le premier signal de tension et comprenant une résistance (412) couplée à la première tension d'alimentation (VDD) et en série avec un transistor (410) contrôlé par le premier signal (CP) ; une deuxième branche générant le deuxième signal de tension et comprenant une résistance (420) couplée à la première tension d'alimentation (VDD) et en série avec un transistor (418) contrôlé par le deuxième signal (CN) ; une troisième branche générant le troisième signal de tension et comprenant une résistance (432) couplée à la deuxième tension d'alimentation (GND) et en série avec un transistor (430) contrôlé par le premier signal (CP) ; et une quatrième branche générant le quatrième signal de 20 tension et comprenant une résistance (440) couplée à la deuxième tension d'alimentation (GND) et en série avec un transistor (438) contrôlé par le deuxième signal (CN). 4. Circuit selon la revendication 3, dans lequel ladite circuiterie (210, 212) comprend en outre 25 un troisième transistor (502) couplé entre la première tension d'alimentation (VDD) et le noeud de commande du premier transistor, un noeud de commande du troisième transistor étant couplé à un noeud (426) entre la résistance (420) et le transistor (418) de la deuxième branche ; et 30 un quatrième transistor (512) couplé entre la deuxième tension d'alimentation (GND) et le noeud de commande du deuxième transistor, un noeud de commande du quatrième transistor étant couplé à un noeud (446) entre la résistance (440) et le transistor (438) de la quatrième branche.B12565 - 12-GR1-1063 19 5. Circuit selon l'une quelconque des revendications 1 à 4, dans lequel chaque signal de la paire de signaux d'entrée différentiels a une excursion de tension inférieure à 0,6 V. 6. Circuit selon l'une quelconque des revendications 1 5 à 5, dans lequel chaque signal de la paire de signaux d'entrée différentiels a une première excursion de tension, et dans lequel un signal de sortie généré sur le noeud de sortie a une deuxième excursion de tension supérieure à la première excursion de tension. 10 7. Circuit selon l'une quelconque des revendications 1 à 6, dans lequel le noeud de sortie (206) est couplé à un noeud de commande d'un cinquième transistor (402). 8. Circuit selon la revendication 7, comprenant en outre un circuit suiveur-bloqueur (208) comprenant : 15 le cinquième transistor (402) couplé entre un noeud d'entrée (404) et un noeud de sortie (406) du circuit suiveurbloqueur ; et un condensateur (408) couplé au noeud de sortie (406) du circuit suiveur-bloqueur. 20 9. Circuit selon les revendications 7 ou 8, dans lequel le cinquième transistor est un transistor MOS. 10. Circuit selon l'une quelconque des revendications 1 à 9, dans lequel le premier transistor (202) est un transistor MOS à canal P, et le deuxième transistor (204) est un transistor 25 MOS à canal N. 11. Convertisseur analogique-numérique comprenant le circuit de l'une quelconque des revendications 1 à 10. 12. Procédé pour convertir une paire de signaux d'entrée différentiels (CN, CP) par un circuit, le procédé 30 comprenant : générer des premier, deuxième, troisième et quatrième signaux de tension sur la base de la paire de signaux d'entrée différentiels (CN, CP), les premier et deuxième signaux de tension étant tous les deux référencés par rapport à une 35 première tension d'alimentation (VDD) et les troisième etB12565 - 12-GR1-1063 20 quatrième signaux de tension étant tous les deux référencés par rapport à une deuxième tension d'alimentation (GND) ; appliquer le premier signal de tension (CNvDD) à un premier noeud de courant principal d'un premier transistor (202). et le deuxième signal de tension (CPvaD) à un noeud de commande du premier transistor, un deuxième noeud de courant principal du premier transistor étant couplé à un noeud de sortie (206) du circuit ; et appliquer le troisième signal de tension (ONGI,D) à un premier noeud de courant principal d'un deuxième transistor (204) et un quatrième signal de tension (CPGND) à un noeud de commande du deuxième transistor, un deuxième noeud de courant principal du deuxième transistor étant couplé au noeud de sortie du circuit.