Brevet FR3000839A1 — publié le 20140711

PROCÉDÉ DE FABRICATION D'UN TRANSISTOR MOS VERTICAL La présente invention concerne un procédé de fabrication d'un transistor MOS vertical, et un transistor fabriqué par ce procédé. L'invention concerne également une cellule mémoire comprenant un tel transistor. Les circuits intégrés sont traditionnellement fabriqués avec des transistors planaires. Toutefois, les 10 transistors verticaux se généralisent, car ils permettent de réduire la taille des transistors et peuvent plus facilement être empilés, par exemple pour des applications à cellules mémoires empilées. Les figures lA et 1B sont des vues en coupe 15 illustrant les étapes conventionnelles de fabrication d'un transistor vertical. La figure 1A illustre une étape Si, au cours de laquelle un substrat semi-conducteur 1 comprenant une région dopée 2 sert de base à une structure de transistor vertical. Des couches 20 diélectriques 3 (3-1, 3-2, 3-3) sont déposées sur la surface supérieure du substrat, et une couche conductrice 4 comprenant des bords latéraux extérieurs 4' est formée dans la couche diélectrique 3-2. Un trou 5 est ensuite gravé à travers les couches diélectriques 3 et la couche 25 conductrice 4, exposant un bord latéral intérieur 4" de la couche conductrice et une portion 1' de la surface supérieure du substrat. La figure 1B illustre une étape S2, au cours de laquelle une oxydation thermique est réalisée. Un oxyde 30 de grille 6 se forme sur le bord latéral intérieur 4" de la couche conductrice et un oxyde de fond 7 se forme également sur la portion 1' de la surface supérieure du substrat. Un matériau semi-conducteur peut ensuite être déposé dans le trou 5, formant un transistor MOS vertical 35 (« métal-oxyde-semi-conducteur »),. Cependant, à moins qu'il n'ait été retiré préalablement, l'oxyde de fond 7 empêche le contact électrique entre le matériau semi-conducteur dans le trou et la région dopée 2. Par conséquent, l'oxyde de fond 7 peut être gravé, par exemple au moyen d'un procédé de gravure par ions réactifs, mais l'oxyde de grille 6 est 5 susceptible d'être endommagé lors du processus de gravure. Une alternative consiste à former une cavité au- dessous de la structure du transistor, remplie d'un « matériau sacrificiel », tel que du nitrure, qui ne s'oxyde pas et peut ensuite être retiré au moyen d'un 10 procédé de gravure humide. La cavité peut ensuite être remplie à nouveau d'un matériau semi-conducteur. Cependant, le produit chimique utilisé pour la gravure peut contaminer les surfaces du transistor, et le faible diamètre et la profondeur totale du trou 5 limitent 15 l'accès à la cavité en vue de la gravure et du remplissage à nouveau. Il peut donc être souhaitable de fournir un autre procédé de fabrication d'un transistor vertical. Des modes de réalisation de l'invention concernent 20 un procédé de fabrication d'un transistor MOS vertical, comprenant les étapes consistant à : former, au-dessus d'une surface de semi-conducteur, une couche conductrice dans au moins une couche diélectrique ; graver un trou à travers au moins la couche conductrice, le trou exposant 25 un bord latéral intérieur de la couche conductrice et une portion de la surface de semi-conducteur ; former un oxyde de grille sur le bord latéral intérieur de -la couche conductrice et un oxyde de fond sur la portion de la surface de semi-conducteur ; former une paroi latérale 30 de protection contre la gravure sur le bord latéral du trou, la paroi latérale recouvrant l'oxyde de grille et une région extérieure de l'oxyde de fond, laissant une région intérieure de l'oxyde de fond exposée ; graver la région intérieure exposée de l'oxyde de fond jusqu'à 35 atteindre la surface de semi-conducteur ; et déposer un matériau semi-conducteur dans le trou. Selon un mode de réalisation, le procédé comprend en outre une étape consistant à former, dans la surface de semi-conducteur, une région dopée comprenant des dopants d'un premier type de conductivité. Selon un mode de réalisation, le procédé comprend en outre une étape consistant à diffuser les dopants de la région dopée dans le matériau semi-conducteur dans le trou pour former une borne de conduction du transistor. Selon un mode de réalisation, la paroi latérale de 10 protection contre la gravure est un matériau semiconducteur, et le procédé comprend une étape consistant à doper la paroi latérale de protection contre la gravure avec des dopants d'un second type de conductivité. Selon un mode de réalisation, le procédé comprend en 15 outre les étapes consistant à : implanter des dopants d'un premier type de conductivité dans la surface supérieure du matériau semi-conducteur ; et diffuser les dopants dans le trou pour former une borne de conduction du transistor. 20 Selon un mode de réalisation, le procédé comprend en outre, après formation de l'oxyde de grille, les étapes consistant à : former une couche de stockage de charge recouvrant l'oxyde de grille ; et former une couche d'oxyde tunnel recouvrant la couche de stockage de 25 charge. Des modes de réalisation de l'invention concernent également un transistor comprenant : une couche conductrice formée dans au moins une couche diélectrique au-dessus d'une surface de semi-conducteur ; un trou 30 traversant au moins la couche conductrice et exposant un bord latéral intérieur de la couche conductrice et une portion de la surface de semi-conducteur ; un oxyde de grille formé sur le bord latéral intérieur de la couche conductrice ; et un matériau semi-conducteur -dans le 35 trou. Le transistor comprend en outre une paroi-latérale de protection contre la gravure sur le bord latéral du trou, entre l'oxyde de grille et le matériau semi- conducteur ; et une région extérieure d'un oxyde de fond formée entre le bas de la paroi latérale de protection contre la gravure et la surface de semi-conducteur. Selon un mode de réalisation, le transistor comprend 5 en outre une région dans la surface de semi-conducteur comprenant des dopants d'un premier type de conductivité. Selon un mode de réalisation, la paroi latérale de protection contre la gravure est un matériau semiconducteur comprenant des dopants d'un second type de 10 conductivité. Selon un mode de réalisation, le transistor comprend en outre une couche de stockage de charge et une couche d'oxyde tunnel entre l'oxyde de grille et la paroi latérale de protection contre la gravure. 15 Des modes de réalisation de l'invention concernent également une cellule mémoire comprenant un élément de stockage de données et un transistor de sélection selon un mode de réalisation de l'invention. Selon un mode de réalisation, l'élément de stockage 20 de données est un transistor selon un mode de réalisation de l'invention. Des modes de réalisation de l'invention concernent également un plan de cellules mémoires selon un mode de réalisation de l'invention. 25 Des modes de réalisation de l'invention concernent également un dispositif comprenant un circuit intégré comprenant un transistor selon un mode de réalisation de l'invention. Des modes de réalisation de la présente invention 30 font maintenant l'objet d'une description faite à titre non limitatif en relation avec les dessins joints, parmi lesquels : - Les figures lA et 1B, précédemment décrites, illustrent des premières étapes d'un procédé de fabrication 35 conventionnel d'un transistor vertical, - Les figures 2A à 2F illustrent des étapes d'un procédé de fabrication d'un transistor vertical selon un mode de réalisation de l'invention, - La figure 3 illustre un transistor selon un autre mode de réalisation de l'invention, - La figure 4 illustre un plan de cellules mémoires, chacune comprenant un transistor selon un mode de réalisation de l'invention, - Les figures 5A et 5B sont des vues en coupe suivant des axes perpendiculaires d'une cellule mémoire selon un mode de réalisation de l'invention, - Les figures 6A et 6E sont des vues en coupe suivant des axes perpendiculaires d'une cellule mémoire selon un autre mode de réalisation de l'invention, et - La figure 7 illustre un dispositif comprenant un circuit intégré selon un mode de réalisation de l'invention. Les figures 1A, 1B, et les figures 2A à 2F illustrent des étapes d'un procédé de fabrication d'un 20 transistor MOS vertical Tl selon un mode de réalisation de l'invention. On notera que, pour faciliter la description, les étapes sont décrites ci-après en relation avec la fabrication d'un transistor NMOS, mais sont également applicables a la fabrication d'un 25 transistor PMOS. En outre, bien que déjà décrites dans le préambule en relation avec les figures 1A, 13, les étapes Si, S2 seront à nouveau décrites plus en détail. La figure lA illustre une étape Si au cours de laquelle un substrat semi-conducteur 1, de type de 30 conductivité P, est dopé avec des dopants de type de conductivité N pour former une région dopée 2. Une couche diélectrique 3-1 est ensuite formée sur la surface du substrat 1 au moyen d'un procédé d'oxydation thermique et « TEOS » (Tétra-éthyl-ortho-silicate). Une couche 35 conductrice 4, telle que du silicium polycristallin ou du « polysilicium », comprenant des bords latéraux extérieurs gravés 4', est ensuite formée dans une seconde couche diélectrique 3-2. Enfin, une troisième couche diélectrique 3-3 est formée au-dessus de la seconde couche diélectrique 3-2, toujours par un procédé d'oxydation thermique et de couverture TEOS. Un trou 5 est ensuite gravé à travers les couches diélectriques 3 et la couche conductrice 4. Cette étape est réalisée de manière conventionnelle, par exemple par dépôt et formation de motif d'un masque de gravure (non eprésenté), qui est ensuite retiré. La gravure du trou 5 définit un bord latéral intérieur 4" de la couche conductrice 4 et expose une portion l' de la surface supérieure du substrat 1. Facultativement, une implantation de dopants de type de conductivité. N+ est réalisée à ce stade dans le bord latéral intérieur ,4" en vue d'un dopage de la grille. La surface supérieure du substrat 1 est implantée également. Une telle implantation permet de stabiliser la tension de seuil du transistor final, ainsi que de doper plus fortement la région 2 dans la zone s'étendant au-dessous du trou. La figure 1B illustre une étape S2 au cours de laquelle une oxydation thermique est réalisée, formant un oxyde de grille 6 sur le bord latéral intérieur 4" de la couche conductrice, et un oxyde de fond 7 sur la portion 1' de la surface du substrat 1. La figure 2A illustre une étape S3 au cours de laquelle une couche de protection contre la gravure 8 est déposée de manière conforme. La couche 8 comprend : une première portion latérale 8' recouvrant la surface supérieure de la troisième couche diélectrique 3-3 ; une 30 portion verticale 8" recouvrant le bord latéral du trou 5, l'oxyde de grille 6, et une. région extérieure 7' de l'oxyde de fond 7 ; et une troisième portion latérale 8" recouvrant une région intérieure 7" de l'oxyde de fond 7. La couche de protection contre la gravure 8 est par 35 exemple une couche mince de semi-conducteur, tel que du polysilicium, déposée par dépôt chimique en phase vapeur. Une implantation de dopants de type de conductivité P est ensuite réalisée dans la couche de protection contre la gravure 8 en vue d'un dopage du canal. Un traitement thermique facultatif peut ensuite être réalisé. La figure 2B illustre une étape S4 au cours de laquelle une gravure anisotrope sèche de la couche de protection contre la gravure 8 est réalisée, retirant la portion 8' recouvrant la surface supérieure de la couche diélectrique 3-3 et la portion 8" recouvrant la région intérieure 7" de l'oxyde de fond 7. La portion verticale 10 8" reste comme paroi latérale de protection -contre la gravure 9, recouvrant le bord latéral du trou, l'oxyde de grille 6, et la région extérieure 7' de l'oxyde de fond. La région intérieure 7" de l'oxyde de fond 7 est ainsi exposée. 15 La figure 20 illustre une étape S5 au cours de laquelle une gravure sèche de l'oxyde de fond 7 est réalisée. La région intérieure exposée 7" de l'oxyde de fond est gravée jusqu'à ce que la surface supérieure du substrat 1 soit à nouveau exposée. L'oxyde de grille 6 et 20 la région extérieure 7' de l'oxyde de fond ne sont pas gravés du fait de la présence de la paroi latérale 9, qui peut être légèrement gravée sur ses bords supérieurs. La figure 2D illustre une étape S6 au cours de laquelle un matériau semi-conducteur 10, tel qu'un 25 silicium polycristallin légèrement dopé P, est déposé dans le trou au moyen d'un procédé de film haute température. Le matériau semi-conducteur 10 remplit la région entre la paroi latérale de protection contre la gravure 9 et établit un contact électrique avec la région 30 dopée 2 du substrat semi-conducteur 1. La figure 2E illustre une étape S7 au cours de laquelle une diffusion thermique est réalisée. Les dopants de type N dans la région dopée 2 se diffusent verticalement vers le haut dans la portion inférieure du 35 matériau semi-conducteur 10 dans le trou, formant une première borne de conduction CT (source, drain) du transistor. Les dopants de type P dans la paroi latérale de protection contre la gravure peuvent également se diffuser légèrement. Des dopants de type N sont ensuite implantés dans la surface supérieure du matériau semiconducteur 10. La figure 2F illustre une étape S8 au cours de laquelle une autre diffusion thermique est réalisée. Les dopants de type N implantés dans la surface supérieure du matériau semi-conducteur 10 se diffusent verticalement vers le bas dans le matériau semi-conducteur dans le trou 10 5, formant source) du des bornes d'un canal conducteur une seconde borne de conduction CT' (drain, transistor. Le transistor T1 comprend ainsi de conduction dopées N CT, CT' de chaque côté dopé P CH, qui comprend le matériau semidopé P 10 et la paroi latérale de protection 15 contre la gravure dopée P 9. Les jonctions entre le canal dopé P et les bords des bornes de conduction CT, CT' sont à peu près au niveau des bords inférieur et supérieur respectivement de l'oxyde de grille 6. Comme le montre la figure 2F, la diffusion de 20 dopants de la région dopée 2 dans le matériau semiconducteur 10 a créé une borne de conduction CT dont la forme est similaire à celle d'un « champignon », dans laquelle les bords latéraux de la borne ont contre-dopé la portion inférieure de la paroi latérale dopée P 9 et 25 le matériau légèrement dopé P 10 dans le trou. De manière similaire, la diffusion de dopants de la surface supérieure a créé une borne de conduction CT' dans laquelle les bords latéraux de la borne ont contre-dopé la portion supérieure de la paroi latérale dopé P 9 et le 30 matériau légèrement dopé P 10 dans le trou. La couche conductrice 4 forme une grille et est séparée du canal CH au moyen de l'oxyde de grille 6. Le transistor Ti présente une largeur de canal égale à la circonférence C du trou, et une longueur dé canal égale à 35 la hauteur H de l'oxyde de grille 6. Le transistor MOS vertical Tl présente ainsi une largeur de canal plus importante (la circonférence ou le périmètre du trou 5) qu'un transistor planaire traditionnel. Par conséquent, le transistor Ti permet la circulation d'un courant plus élevé,, par exemple entre 10 et 100 pA, ce qui est souhaitable dans les applications avec cellules mémoire, telles que la mémoire résistive (RRAM) et la mémoire à changement de phase (PCRAM). A titre d'exemple numérique, les couches diélectriques 3-1, 3-2, 3-3 présentent des épaisseurs de 50 nm, 100 nm, 100 nm respectivement. La couche conductrice présente une largeur de 100 nm. Le trou 5 a un diamètre compris entre 65 et 200 nm, et une profondeur totale de 250 nm. L'oxyde de grille 6 et l'oxyde de fond 7 présentent des épaisseurs de 2 à 3 nm. La couche de contre la gravure 8 et la paroi latérale de contre la gravure 9 présentent des épaisseurs protection 15 protection de 15 nm. La figure 3 illustre une vue en coupe d'un transistor T2 selon un autre mode de réalisation de l'invention. Le transistor T2 est du type à stockage de 20 charge ou à « grille flottante ». Par souci de clarté, seuls les contours des bornes de conduction CT, CT' sont illustrés. Par rapport au transistor T1, le transistor T2 comprend en outre une couche de stockage de charge 18 et une couche d'oxyde tunnel 19 interposées entre l'oxyde de 25 grille 6 et la paroi latérale de protection contre la gravure 9. La couche de stockage de charge 18 est par exemple une couche mince de semi-conducteur, tel que du polysilicium, une couche de nitrure, ou une couche comprenant des nano-cristaux tels que des grains de 30 silicium. La couche d'oxyde 19 est par exemple un Diélectrique Interpoly (IPD). La couche de stockage de charge 18 et la couche d'oxyde tunnel 19 peuvent être déposées et gravées successivement de manière sélective. La région extérieure 7' de l'oxyde de fond est 35 interposée entre les bords inférieurs de la couche de stockage de charge 18, de la couche d'oxyde tunnel 19 et de la paroi latérale de protection contre la gravure 9, et la surface supérieure du substrat 1. On peut noter que dans ce mode de réalisation, la paroi latérale de protection contre la gravure 9 ne recouvre pas directement l'oxyde de grille 6, mais peut être comprise comme étant intercalée entre le matériau semi-conducteur 10 et l'oxyde de grille 6, tout en recouvrant la région extérieure 7' de l'oxyde de fond. La figure 4 illustre une mémoire non volatile MEM comprenant un plan MA de cellules mémoires résistives MC, 10 M lignes de mots WLm (WL0à WL1,4_1), M lignes de source SL, (SLoà N lignes de bits BLn (BL0 à BL1,1_1), un décodeur de ligne RDEC, et un décodeur de colonne CDEC. Le plan MA comprend MxN cellules mémoires MC agencées en lignes et en colonnes. Chaque cellule mémoire MC est 15 couplée au décodeur de ligne RDEC par une ligne de mots WLm et au décodeur de colonne CDEC par une ligne de bits BLn. Chaque cellule mémoire MC comprend un élément de stockage de données SE et un transistor de sélection Ti. Le transistor Tl comprend une borne de commande G 20 couplée à la ligne de mots WLm, une première borne de conduction CT (S) reliée à la terre au moyen d'une ligne de source SLm, et une seconde borne de conduction CT' (D) couplée à une première borne de l'élément de stockage correspondant SE. L'élément de stockage a une 25 seconde borne couplée à la ligne de bits EL. Les figures 5A et 5E sont des vues en coupe suivant des axes perpendiculaires d'une cellule mémoire MC1 comprenant un transistor Ti selon un mode de réalisation de l'invention. La vue illustrée à la figure 5A traverse 30 une ligne de mots WLm, tandis que la vue illustrée à la figure 5E est suivant la direction de la ligne de mots WLm. Par souci de clarté, les références du transistor Ti ne sont pastoutes représentées dans les figures 5A, 5E. La cellule mémoire MC1 comprend le transistor Ti et 35 un élément de stockage résistif SEl. Le transistor Ti comprend un saliciure 11 formé sur la surface supérieure du matériau semi-conducteur 10, et des éléments d'espacement 12 sur les bords gravés du matériau semiconducteur 10. L'élément de stockage résistif SE1 comprend une électrode inférieure 13-1, une électrode supérieure 13-2, et un matériau résistif 14 entre les électrodes. L'électrode inférieure 13-1 est couplée au moyen d'une plaque support inférieure 15-1 et d'un contact inférieur 16-1 à la borne de conduction CT' du transistor Tl. 10 L'électrode supérieure 13-2 est couplée au moyen d'une plaque supérieure 15-2 et d'un contact supérieur 16-2 à une ligne conductrice 17. Chacun des éléments 13-1, 13-2, 14, 15-1, 15-2, 16-1, 16-2, 17 est formé dans une ou plusieurs couches diélectriques, non représentées par 15 souci de clarté. La couche conductrice 4 sert de ligne de mots WIm, reliant des cellules mémoires adjacentes. La région dopée 2 est couplée à la première borne de conduction CT du transistor Tl et peut servir soit de ligne de source SLm 20 soit de ligne de bits BLn, une telle cellule mémoire ayant généralement un fonctionnement symétrique. Dans un mode de réalisation, la région dopée 2 forme une ligne de source et est connectée à la masse. Des isolations par tranchée peu profonde (STI) 18 sont 25 formées facultativement dans le substrat semi-conducteur 1 pour séparer des pages de cellules mémoires adjacentes. La ligne conductrice 17 forme une ligne de bits. Toutefois, de telles cellules mémoires résistives ont généralement un fonctionnement symétrique, de sorte 30 qu'il est possible d'intervertir la désignation de « ligne de source » et de « ligne de bits ». De cette manière, dans un mode de réalisation, la région dopée 2 forme une ligne de bits, et des isolations par tranchée peu profonde sont prévues pour séparer des lignes de bits 35 adjacentes. Le chemin de conduction 17 forme ainsi une ligne de source et est connecté à la masse. Les figures 6A et 6B sont des vues en coupe suivant des axes perpendiculaires d'une cellule mémoire MC2 selon un autre mode de réalisation de l'invention. La vue illustrée à la figure 6A traverse une ligne de mots WL,, tandis que la vue illustrée à la figure 6B est suivant la direction de la ligne de mots WLm. La cellule mémoire MC2 comprend un transistor Tl' et l'élément de stockage résistif SE1 tels que précédemment décrits en relation avec les figures 5A, 5E. Le transistor Ti' diffère du transistor Ti uniquement en ce que, au lieu que les bords latéraux extérieurs 4' de la couche conductrice soient gravés avant le dépôt de la troisième couche diélectrique 3-3, comme illustré à la figure 1A, la couche diélectrique 3-3, la couche conductrice 4 et le matériau semi-conducteur 10 sont gravés en même temps, par exemple après l'étape S8 illustrée à la figure 2F. Un saliciure 11' est formé sur les bords latéraux extérieurs 4' de la couche conductrice 4 et sur la surface supérieure et les bords latéraux extérieurs de la borne conductrice 10. Des éléments d'espacement 12 sont ensuite formés sur les bords de la borne conductrice 10, de la couche diélectrique 3-3 et de la couche conductrice 4. La figure 7 illustre schématiquement un dispositif 25 DV comprenant un circuit intégré IC. Le circuit intégré comprend un transistor Ti, Tl', T2 selon l'invention. Le transistor peut appartenir à un plan de cellules mémoires formant une mémoire, qui peut être utilisée pour mémoriser aussi bien du code (en particulier des 30 programmes-applications) que des données d'application. Le dispositif DV peut être une carte à puce sans contact, une étiquette, un téléphone mobile, un assistant personnel numérique, etc., et peut en outre comprendre un circuit d'interface de communication sans contact auquel 35 la mémoire est- connectée. ,Le circuit d'interface peut être un circuit d'interface NFC (Near Field Communication) connecté à une bobine d'antenne, configuré pour échanger des données par couplage 'inductif et modulation de charge. Le dispositif DV peut être configure pour communiquer avec un dispositif externe, tel qu'une carte sans contact ou un lecteur d'étiquette, 5 un point de vente, un autre téléphone mobile NFC, etc. Il apparaîtra clairement à l'homme de l'art que l'invention est susceptible de divers autres modes de réalisation et applications. Dans un mode de réalisation de l'invention, une 10 cellule mémoire comprend un transistor Ti ou T1' comme transistor de sélection et un ou plusieurs transistors T2 comme élément de stockage de données, empilés les uns sur les autres. Dans un autre mode de réalisation de l'invention, une cellule mémoire comprend un transistor 15 conventionnel, tel qu'un transistor planaire, comme transistor de sélection et un ou plusieurs transistors T2 comme élément de stockage de données. Dans un mode de réalisation d'une cellule mémoire résistive, l'élément de stockage résistif SEI est formé 20 directement sur le matériau conducteur 10, sans intercaler la couche de saliciure 11, 11', la plaque support inférieure 15-1 et le contact inférieur 16-1. Dans certains modes de réalisation, la mémoire MEM peut être une mémoire autre qu'une mémoire résistive 25 (RRAM) ou une mémoire de stockage de charge (EEPROM), telle qu'une mémoire à changement de phase (PCRAM), une mémoire magnétique (MRAM), une mémoire ferromagnétique (FRAM), une mémoire statique (SRAM), une mémoire dynamique (DRAM), et équivalents. 30 En outre, bien que les transistors Ti, Ti' aient été décrits en relation avec des éléments de stockage de données pour former des cellules mémoire, il apparaîtra clairement à l'homme de l'art que les transistors peuvent être utilisés seuls (c'est-à-dire sans élément de 35 stockage de données) pour d'autres applications. Il va également de soi que les épaisseurs de chaque couche 3-1, 3-2, 3-3, 4, et la largeur du trou 5 sont sélectionnées selon les besoins, en fonction du procédé de fabrication, des propriétés du transistor souhaitées, et des éventuels procédés de diffusion et/ou d'implantation mis en oeuvre. A titre d'exemple numérique, la première couche diélectrique 3-1 a une épaisseur comprise entre 10 et 50 nm, la couche conductrice 4 et la couche diélectrique 3-2 ont une épaisseur comprise entre 50 et 250 nm, et la troisième couche 3-3 a une épaisseur comprise entre 50 et 100 nm. Il est dans les compétences de l'homme de l'art de sélectionner les concentrations de dopage, les profondeurs d'implantation, la température et le temps de diffusion, etc., pour obtenir les propriétés de transistor souhaitées. En outre,' les procédés de fabrication du transistor 15 peuvent être réalisés de différentes manières, comme il apparaîtra clairement à l'homme de l'art. Dans un mode de réalisation, plutôt que de déposer un matériau semiconducteur 10 dans le trou gravé, le matériau semiconducteur est formé par croissance épitaxiale. Dans ce 20 cas, le matériau semi-conducteur est dopé avec des dopants du premier ou du second type de conductivité pendant sa croissance. D'autres procédés de formation des couches diélectriques peuvent également être réalisés. Par 25 exemple, au lieu de former la première couche diélectrique 3-1 au moyen d'un procédé TEOS, il est possible de mettre en oeuvre un Oxyde à Haute Température (HTO). De manière similaire, au lieu d'utiliser un procédé de couverture TEOS pour former la troisième 30 couche diélectrique 3-3, un procédé de masque dur peut être mis en oeuvre. Dans un mode de réalisation, plutôt que d'avoir deux couches diélectriques séparées 3-2 et 3-3, une seule couche diélectrique est déposée sur la couche conductrice 4. 35 Dans un mode de réalisation, après le dépôt du matériau semi-conducteur 10, une gravure sèche est réalisée pour retirer le matériau semi-conducteur s'étendant au-dessus de la surface supérieure de la couche diélectrique 3-3. Le matériau semi-conducteur 10 dans le trou 5 reste en place. Il va également de soi que le trou 5 n'est pas nécessairement circulaire. Il peut prendre n'importe quelle autre forme, telle qu'un -carré ou un polygone, pouvant être obtenue par des procédés conventionnels de fabrication de semi-conducteurs. Dans un mode de réalisation, au lieu de former la région dopée 2 avant de déposer la première couche diélectrique 3-1, la zone du substrat 1 s'étendant au-dessous du trou 5 est implantée localement après la gravure du trou 5. Dans un mode de réalisation, au lieu de former le transistor Ti, Tr, T2 directement au-dessus du substrat semi-conducteur 1, de sorte qu'un trou gravé expose la surface supérieure du substrat, le transistor est formé au-dessus d'une autre surface de semiconducteur, tel un matériau semi-conducteur cristallin déposé formant un chemin de conduction ou une borne de conduction. Dans certains modes de réalisation, les couches diélectriques 3-1, 3-3 ne sont pas gravées' à la même étape que la gravure du bord latéral intérieur 4" de la couche conductrice 4. En d'autres termes, la première couche diélectrique 3-1 est déposée, gravée et remplie avec un matériau semi-conducteur dopé de type de conductivité N formant une première borne de conduction. La couche conductrice 4 est ensuite déposée, recouvrant la première couche diélectrique 3-1 et la borne de conduction, et un trou est gravé jusqu'à atteindre la surface supérieure de la première borne de conduction. L'oxydation est ensuite réalisée, formant un oxyde de grille sur les bords latéraux intérieurs de la couche conductrice et sur la surface supérieure du matériau semi-conducteur formant la borne de conduction. La paroi latérale de protection contre la gravure 9 et le matériau semi-conducteur 10 sont ensuite déposés comme décrit précédemment, et font l'objet d'un dopage ou d'une implantation avec des dopants de type de conductivité P pour former le canal CH. La troisième couche diélectrique 3-3 est ensuite déposée au-dessus de la couche 5 conductrice 4 et du canal, et gravée et remplie de manière similaire avec un matériau semi-conducteur dopé de type de conductivité N pour former la seconde borne de conduction CT'. Par conséquent, la paroi latérale de protection contre la gravure 9 ne recouvre pas 10 nécessairement les bords de la/des couche(s) diélectrique(s) 3-1, 3-3. Enfin, l'homme de l'art peut choisir des matériaux appropriés pour la fabrication des transistors et cellules mémoire selon la présente invention. Le substrat 15 1 peut être du silicium, de l'arséniure de gallium, du germanium, du silicium de germanium, du silicium sur isolant, ou autres matériaux de substrat similaires. Les couches diélectriques 3 peuvent être du dioxyde de silicium (Si02), du nitrure, de l'oxyde-nitrure-oxyde 20 (ONO), du verre de borosilicate (BSG), du verre de borophosphosilicate (BPSG), du verre de phosphosilicate (PSG), ou autres matériaux diélectriques similaires. Le matériau semi-conducteur 10 peut être un matériau semi-conducteur amorphe, un matériau semi-conducteur 25 polycristallin, ou un matériau semi-conducteur cristallin (c'est-à-dire monocristallin). Dans le cas d'un matériau polycristallin ou amorphe, il peut être cristallisé par un processus de cristallisation après dépôt, en fonction des effets d'interface, par exemple avec le substrat 30 semi-conducteur, et du profil de température et de temps. REVENDICATIONS1. Procédé de fabrication d'un transistor NOS vertical (Ti, Ti', T2), comprenant les étapes consistant 5 à : - former (Si), au-dessus d'une surface de semiconducteur (1), une couche conductrice (4) dans au moins une couche diélectrique (3, 3-1, 3-2, 3-3) ; - graver (Si) un trou (5) à travers au moins la 10 couche conductrice, le trou exposant un bord latéral intérieur (4") de la couche conductrice et une portion (1') de la surface de semi-conducteur (1) ; - former (S2) un oxyde de grille (6) sur le bord latéral intérieur (4") de la couche conductrice et un 15 oxyde de fond (7) sur la portion (1') de la surface de semi-conducteur ; - former (S3, S4) une paroi latérale de protection contre la gravure (9) sur le bord latéral du trou (5), la paroi latérale recouvrant l'oxyde de grille (6) et une 20 région extérieure (7') de l'oxyde de fond (7), laissant une région intérieure (7'') de l'oxyde de fond exposée ; - graver (S5) la région intérieure exposée (7") de l'oxyde de fond jusqu'à atteindre la surface de semiconducteur ; et 25 - déposer (S6) un matériau semi-conducteur (10) dans le trou. 2. Procédé selon la revendication 1, comprenant en outre une étape consistant à former (Si), dans la surface 30 de semi-conducteur (1), une région dopée (2) comprenant des dopants d'un premier type de conductivité (N, P). 3. Procédé selon la revendication 2, comprenant en outre une étape consistant à diffuser (S7) les dopants de 35 la région dopée (2) dans le matériau semi-conducteur (10) dans le trou (5) pour former une borne de conduction (CT, S, D) du transistor. 4. Procédé selon l'une des revendications 1 à 3, dans lequel la paroi latérale de protection contre la gravure (9) est un matériau semi-conducteur, et comprenant une étape consistant à doper (S3) la paroi latérale de protection contre la gravure (9) avec des dopants d'un second type de conductivité (P, N). 5. Procédé selon l'une des revendications 1 à 4, 10 comprenant en outre les étapes consistant à : - implanter (S7) des dopants d'un premier type de conductivité (N, P) dans la surface supérieure du matériau semi-conducteur (10) ; et - diffuser (S8) les dopants dans le trou (5) pour 15 former une borne de conduction (CT', D, S) du transistor. 6. Procédé selon l'une des revendications 1 à 5, comprenant en outre, après formation (S2) de l'oxyde de grille (6), les étapes consistant à : 20 - former une couche de stockage de charge (18) recouvrant l'oxyde de grille ; et - former une couche d'oxyde tunnel (19) recouvrant la couche de stockage de charge. 25 7. Transistor (Tl, Ti', T2) comprenant : - une couche conductrice (4) formée dans au moins une couche diélectrique (3, 3-1, 3-2, 3-3) au-dessus d'une surface de semi-conducteur (1) ; - un trou (5) traversant au moins la couche 30 conductrice et exposant un bord latéral intérieur (4") de la couche conductrice et une portion (1') de la surface de semi-conducteur (1) ; - un oxyde de grille (6) formé sur le bord latéral intérieur (4") de la couche conductrice ; et 35 - un matériau semi-conducteur (10) dans le trou (5), caractérisé en ce qu'il comprend en outre :- une paroi latérale de protection contre la gravure (9) sur le bord latéral du trou, entre l'oxyde de grille (6) et le matériau semi-conducteur (10) ; et - une région extérieure (7') d'un oxyde de fond (7) 5 formée entre le bas de la paroi latérale de protection contre la gravure et la surface de semi-conducteur. 8. Transistor (Ti, Ti', T2) selon la revendication 7, comprenant en outre une région (2) dans la surface de 10 semi-conducteur (1) comprenant des dopants d'un premier type de conductivité (N, P). 9. Transistor (Ti, Ti', T2) selon l'une des revendications 7 ou 8, dans lequel la paroi latérale de 15 protection contre la gravure (9) est un matériau semiconducteur comprenant des dopants d'un second type de conductivité (P, N). 10. Transistor (Ti, Ti', T2) selon l'une des 20 revendications 7 à 9, comprenant en outre une couche de stockage de charge (18) et une couche d'oxyde tunnel (19) entre l'oxyde de grille (6) et la paroi latérale de protection contre la gravure (9). 25 11. Cellule mémoire (MC1, MC2) comprenant un élément de stockage de données (SE1, T2) et un transistor de sélection (Ti, Tl') selon l'une des revendications 7 à 10. 30 12. Cellule mémoire selon la revendication 12, dans laquelle l'élément de stockage de données est un transistor (T2) selon la revendication 10. 13. Plan (MA) de cellules mémoires (MC1, M02) selon 35 l'une des revendications 11 ou 12. 14. Dispositif (DV) comprenant un circuit intégré (IC) comprenant un transistor (Ti, Ti', T2) selon l'une des revendications 7 à 10.