Brevet FR3009149A1 — publié le 20150130

B12572 - 12-GR1-1064 1 ELEMENT A RETARD VARIABLE Domaine La présente demande concerne le domaine des circuits à retard variable. Arrière-plan On utilise souvent des circuits ou des cellules à retard pour appliquer un retard à un signal d'entrée, et en particulier pour provoquer des transitions d'un signal numérique à retarder. Dans la technologie CMOS (MOS complémentaire), on utilise souvent un inverseur comme circuit à retard. On utilise souvent des circuits ou des cellules à retard ayant un retard variable dans des applications dans lesquelles une constante de temps doit être ajustée, comme dans des DLL (boucle à verrouillage de retard), des oscillateurs en anneau, des TDC (convertisseurs temps-vers-numérique), et des modulateurs de largeur d'impulsion. Souvent, le retard est variable parmi plusieurs durées fixes, et la complexité du circuit de retard augmente quand le nombre de durées sélectionnables augmente. En outre, pour assurer un tel retard variable, on ajoute souvent des composants actifs dans le chemin du signal, ce qui conduit à l'ajout de gigue. Il y a une difficulté technique pour obtenir un circuit à retard variable d'une complexité relativement faible, B12572 - 12-GR1-1064 2 ayant une haute vitesse et une faible gigue, qui permette un ajustement temporel relativement fin du retard dans une plage relativement large, et/ou qui soit adapté à des applications à tension relativement basse. Résumé Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un circuit de retard comprenant : un premier transistor d'un premier type de conductivité comportant : un noeud de commande couplé à un noeud d'entrée du circuit de retard ; un premier noeud de courant principal couplé à une première tension d'alimentation ; et un deuxième noeud de courant principal couplé à un noeud de sortie du circuit de retard ; un deuxième transistor d'un deuxième type de conductivité comportant : un noeud de commande couplé au noeud d'entrée ; un premier noeud de courant principal couplé à une deuxième tension d'alimentation ; et un deuxième noeud de courant principal couplé au noeud de sortie ; et un circuit de polarisation agencé pour générer des première et deuxième tensions de commande différentielles, pour appliquer la première tension de commande différentielle à un autre noeud de commande du premier transistor et pour appliquer la deuxième tension de commande différentielle à un autre noeud de commande du deuxième transistor. Selon un mode de réalisation, le circuit de polarisation est agencé pour ajuster un retard du circuit de retard en modifiant des niveaux de tension des première et deuxième tensions de commande différentielles. Selon un mode de réalisation, le circuit de polari- sation comprend un amplificateur différentiel. Selon un mode de réalisation, le circuit de retard comprend en outre un circuit de commande agencé pour fournir un signal de commande au circuit de polarisation pour contrôler les 35 niveaux des première et deuxième tensions de conEende différen- B12572 - 12-GR1-1064 3 tielles en fonction d'un retard à appliquer par le circuit de retard. Selon un mode de réalisation, chacun des premier et deuxième transistors a une structure SOI (semiconducteur sur 5 isolant), et les autres noeuds de commande sont couplés à des grilles arrière des premier et deuxième transistors. Selon un mode de réalisation, les premier et deuxième transistors comprennent une couche semiconductrice isolée de la grille arrière par une couche d'isolant. 10 Selon un mode de réalisation, au moins l'un des premier et deuxième transistors comprend un caisson de type P formant ladite grille arrière, et le caisson de type P est isolé d'un substrat de type P par un caisson profond de type N. Selon un mode de réalisation, le premier noeud de 15 courant principal du premier transistor est couplé à la première tension d'alimentation par l'intermédiaire d'un troisième transistor du premier type de conductivité ayant un noeud de commande ; et le premier noeud de courant principal du deuxième transistor est couplé à la deuxième tension d'alimentation par 20 l'intermédiaire d'un quatrième transistor du deuxième type de conductivité ayant un noeud de commande. Selon un mode de réalisation, le circuit de polarisation est en outre agencé pour appliquer la première tension de commande différentielle à un autre noeud de commande du 25 troisième transistor et pour appliquer la deuxième tension de commande différentielle à un autre noeud de commande du quatrième transistor. Selon un mode de réalisation, chacun des noeuds de commande des troisième et quatrième transistors est couplé au 30 noeud d'entrée. Selon un mode de réalisation, le noeud de commande du troisième transistor est adapté à recevoir une troisième tension de commande et le noeud de commande du quatrième transistor est adapté à recevoir une quatrième tension de commande. B12572 - 12-GR1-1064 4 Selon un autre aspect, on prévoit un dispositif électronique comprenant : le circuit de retard susmentionné ; et une circuiterie couplée au noeud de sortie du circuit de retard. Selon un mode de réalisation, ladite circuiterie fournit un signal de contre-réaction au circuit de polarisation. Selon un autre aspect, on prévoit un procédé pour contrôler le retard d'un circuit de retard, le procédé comprenant : générer des première et deuxième tensions de commande différentielles ; appliquer la première tension de commande différentielle à un autre noeud de commande d'un premier transistor d'un premier type de conductivité comportant : un noeud de commande couplé à un noeud d'entrée du circuit de retard ; un premier noeud de courant principal couplé à une première tension d'alimentation ; et un deuxième noeud de courant principal couplé à un noeud de sortie du circuit de retard et appliquer la deuxième tension de commande différentielle à un autre noeud de commande d'un deuxième transistor d'un deuxième type de conductivité comportant : un noeud de commande couplé au noeud d'entrée ; un premier noeud de courant principal couplé à une deuxième tension d'alimentation ; et un deuxième noeud de courant principal couplé au noeud de sortie. Selon un mode de réalisation, le procédé comprend en outre la modification des niveaux de tension des première et deuxième tensions de commande différentielles en fonction d'un ajustement de retard à appliquer par le circuit de retard. Brève description des dessins Les caractéristiques et avantages susmentionnés, et d'autres, apparaîtront clairement avec la description détaillée 30 suivante de modes de réalisation, donnée à titre illustratif et non limitatif, en référence aux dessins joints dans lesquels : la figuré 1 illustre schématiquement un circuit de retard selon un mode de réalisation de la présente description ; la figure 2 est un chronogramme illustrant un exemple 35 de signaux dans le circuit de la figure 1 ; B12572 - 12-GR1-1064 la figure 3 illustre schématiquement un circuit de retard selon un autre mode de réalisation de la présente description ; la figure 4 est une vue en coupe d'un transistor du 5 circuit de retard de la figure 1 ou 3 ; et la figure 5 illustre schématiquement un dispositif selon un exemple de réalisation de la présente description. Description détaillée La figure 1 illustre schématiquement un circuit de 10 retard 100 selon un exemple de réalisation. Le circuit de retard 100 comprend des transistors 102 et 104 ayant des types de conductivité différents et formant un inverseur. Le transistor 102 est par exemple un transistor MOS à canal P (PMOS), et a l'un de ses noeuds de courant principaux, 15 par exemple sa source, couplé à une tension d'alimentation VDD, et son autre noeud de courant principal, par exemple son drain, couplé à un noeud de sortie 106 du circuit de retard 100. Le transistor 104 est par exemple un transistor MOS à canal N (NMOS), et a l'un de ses noeuds de courant principaux, par 20 exemple sa source, couplée à la tension de masse GND, et son autre noeud de courant principal, par exemple son drain, couplé au noeud de sortie 106. Chacun des transistors 102, 104 a son noeud de commande couplé à un noeud d'entrée 108 pour recevoir un signal d'entrée IN à retarder. 25 Le circuit de retard 100 comprend en outre un circuit de polarisation 110, agencé pour générer des tensions de commande différentielles VBG_ and VBG+, pour ajuster le retard appliqué au signal d'entrée IN par les transistors respectifs 102, 104. En particulier, chacun des transistors 102, 104 30 comprend un autre noeud de commande 112, 114 respectivement. Par exemple, les transistors 102, 104 ont des structures SOI (silicium sur isolant), et les autres noeuds de commande 112, 114 correspondent à des grilles arrière des transistors. La tension de commandè VBG_ est fournie à l'autre noeud de commande 35 112 du transistor 102, et la tension de commande VBG+ est B12572 - 12-GR1-1064 6 fournie à l'autre noeud de commande 114 du transistor 104. Le circuit de polarisation 110 génère par exemple les tensions de commande VBG+ et VBG_ sur la base d'un signal de commande d'entrée VoTRL, qui est par exemple un signal de commande non différentiel ou différentiel. Le signal de commande VoTRI, est par exemple un signal de contre-réaction, bien qu'il puisse en plus ou à la place être basé sur une ou plusieurs valeurs prédéterminées stockées dans une mémoire (non représentée en figure 1). En fonctionnement, une variation des tensions de conmande différentielles VBG+, VBG_ provoque une modification des caractéristiques de conduction des transistors 102, 104, comme on le va le décrire maintenant en faisant référence à la figure 2. La figure 2 est un chronogramme illustrant un exemple du signal d'entrée IN sur le noeud 108, et du signal de sortie OUT correspondant sur le noeud 106, pour différents niveaux des tensions de commande différentielles VBG+, VBG_. Le signal d'entrée IN est représenté par un premier chronogramme 202, et comprend un front montant 204 et un front descendant 206, s'étendant entre des niveaux bas et haut qui sont par exemple la tension de masse et la tension VDD, respectivement. Chacun des fronts 204, 206 a une pente, le temps de montée et de descente étant par exemple d'environ 10 ps. Un signal de sortie OUT est représenté par un deuxième chronogramme 208 en figure 2, correspondant au cas dans lequel le signal de commande VCTRL est par exemple à un niveau neutre, par exemple environ 0,5 V, et les tensions de commande VBG_ et VHG+ sont ainsi aussi à des niveaux neutres, par exemple chacune égale à sensiblement la moitié de la tension d'alimentation, en d'autres termes environ VDD/2. Un front descendant 210 du signal de sortie OUT dans le chronogramme 208 est déclenché par le front montant 204 du signal_ 'entrée IN. Le front descendant 210 commence par exemple 35 à descendre lorsque la tension de seuil VTHn du transistor 104 B12572 - 12-GR1-1064 7 est croisée par le signal d'entrée IN et la tension de seuil VTHp du transistor 102 est croisée par le signal d'entrée IN. Dans l'exemple de la figure 2, les tensions de seuil VTHn et VTHp sont toutes les deux au niveau du point milieu entre la tension d'alimentation VDD et la masse, par exemple chacune à environ 0,5 V, bien que dans des variantes de réalisation, elles puissent être à des niveaux différents, qui pourrait être différents l'un de l'autre. La pente du front descendant 210 a par exemple environ le même gradient que le front 204, mais de sens opposé, en supposant une sortance de 2 à partir du noeud de sortie 106, en d'autres termes, en supposant que le signal de sortie OUT sur le noeud 106 pilote les grilles de deux autres inverseurs (non illustrés en figure 1). Le front descendant 210 est ainsi retardé d'un temps td par rapport au front montant 204, mesuré par exemple entre le point milieu du front montant 204 et le point milieu du front descendant 210. De façon similaire, un front montant 212 du signal de sortie OUT dans le schéma 208 est déclenché par le front descendant 206 du signal d'entrée IN. Le front montant 212 commence par exemple à monter lorsque la tension de seuil VTHp du transistor 102 est croisée par le signal d'entrée IN et la tension de seuil VTHn du transistor 104 est croisée par le signal d'entrée IN. La pente du front montant 212 a par exemple environ le même gradient que le front 206, mais de sens opposé, en supposant ici encore une sortance de 2 à partir du noeud de sortie 106. Le front montant 212 est ainsi aussi retardé d'un temps td par rapport au front descendant 206, mesuré par exemple entre le point milieu du front descendant 206 et le point milieu du front montant 212. Un signal de sortie modifié OUT' est représenté par un autre chronogramme 214 correspondant au cas dans lequel le signal de commande VoTRI, est à un niveau relativement haut, par exemple à environ 1 V, et les tensions de countande VBG+ et VBG_ sont à des niveaux par exemple de 1 V et 0 V, respectivement. B12572 - 12-GR1-1064 8 Le front descendant 216 du signal de sortie OUT' dans le chronogramme 214 est similaire au front descendant 210, excepté qu'il a un gradient plus abrupt en raison du niveau plus grand de la tension VBG+ et du niveau plus faible de la. tension 5 VBG-- En outre, le front descendant 216 commence à descendre lorsque la tension de seuil modifiée VTHn' du transistor 104 est croisée par le signal d'entrée IN, ultérieurement aidé par le croisement de la tension de seuil modifiée VTHp' du transistor 102 par le signal d'entrée IN. La tension de seuil modifiée 10 VTHn' est inférieure à la tension de seuil VTHn en raison de l'augmentation du niveau de tension VBG+, et est par exemple à environ 0,4 V. Le front descendant 216 est ainsi retardé d'un temps td' par rapport au front montant 204, le temps td' étant plus court que td. 15 Le front montant 218 du signal de sortie OUT' dans le schéma 214 est similaire au front montant 212, excepté qu'il a aussi un gradient plus abrupt, en raison du niveau plus grand de la tension VBG+ et du niveau plus faible de la tension VBG_. En outre, le front montant 218 commence à monter lorsque la tension 20 de seuil modifiée VTHp' du transistor 102 est croisée par le signal d'entrée IN, ultérieurement aidé par le croisement de la tension de seuil modifiée VTHn' du transistor 104 par le signal d'entrée IN. La tension de seuil modifiée VTHp' est supérieure à la tension de seuil VTHp en raison de la diminution du niveau de 25 tension VBG_, et est par exemple à environ 0,6 V. Le front montant 218 est ainsi aussi retardé d'un temps td' par rapport au front descendant 206. En raison de la nature différentielle des tensions de commande VBG_ et VBG+, les retards modifiés td' des fronts 30 descendant et montant 216, 218 sont par exemple sensiblement égaux entre eux. Le signal de sortie modifié OUT" est représenté par un autre chronogramme 220 correspondant au cas dans lequel le signal de commande VCTRL est à un niveau relativement bas, par B12572 - 12-GR1-1064 9 exemple à environ 0 V, et les signaux VBG+ et VBG_ sont à des niveaux par exemple de 0 V et 1 V, respectivement. Le front descendant 222 du signal de sortie OUT" dans le schéma 220 est similaire au front descendant 210, excepté qu'il a un gradient réduit en raison du niveau plus faible de la tension VBG+ et du niveau plus élevé de la tension VBG_. La tension de seuil modifiée VTHp" du transistor 102 est croisée d'abord par le signal d'entrée IN, ce qui entraîne que le noeud 106 devient à haute impédance, sans changer le niveau de tension du signal de sortie OUT". Le front descendant 222 commence à descendre seulement lorsque la tension de seuil modifiée VTHn" du transistor 104 est croisée par le signal d'entrée IN. La tension de seuil modifiée VTHn" est supérieure à la tension de seuil VTHn en raison de la diminution du niveau de tension VBG+, et est par exemple d'environ 0,6 V. Le front descendant 222 est ainsi retardé d'un temps td" par rapport au front montant 204, le temps td" étant plus long que le temps td. Le front montant 224 du signal de sortie OUT" dans le chronogramme 220 est similaire au front montant 212, excepté qu'il a aussi un gradient réduit, en raison du niveau plus faible de la tension VBG+ et du niveau plus grand de la tension VBG_. Les tensions de seuil modifiées VTHn" du transistor 104 sont d'abord croisées par le signal d'entrée IN, ce qui entraîne que le noeud 106 devient à haute impédance, sans changer de façon significative le niveau de tension du signal de sortie OUT". Le front montant 224 commence à monter lorsque la tension de seuil modifiée VTHp" du transistor 102 est croisée par le signal d'entrée IN. La tension de seuil modifiée VTHp" est inférieure à la tension de seuil VTHp en raison de l'augmentation du niveau de tension VBG_, et est par exemple à environ 0,4 V. Le front montant 224 est ainsi aussi retardé d'un temps td" par rapport au front descendant 206. En raison de la nature différentielle des tensions de commande VBG_ et VBG+, les retards modifiés td" des fronts B12572 - 12-GR1-1064 10 descendant et montant 222, 224 sont par exemple sensiblement égaux entre eux. Les présents inventeurs ont découvert que la variation des tensions de commande différentielles VBG+, VBG- peut permettre d'obtenir une variation du retard d'environ +/- 10 %. En effet, dans l'exemple susmentionné, le retard td est par exemple d'environ 10 ps, le retard td' est par exemple d'environ 9 ps, et le retard td" est d'environ 11 ps. La figure 3 illustre un circuit de retard 300 selon un 10 autre exemple, qui est similaire au circuit 100 de la figure 1, et les éléments similaires portent les mêmes références numériques et ne seront pas décrits de nouveau en détail. Une différence est que le circuit de retard 300 comprend en plus un transistor 302, par exemple un transistor 15 PMOS, couplé par ses noeuds de courant principaux entre le transistor 102 et la tension d'alimentation, et un transistor 304, par exemple un transistor NMOS, couplé par ses noeuds de courants principaux entre le transistor 104 et la masse. Le transistor 302 a son noeud de commande, par exemple 20 sa grille, couplé soit au noeud d'entrée 108, soit à un niveau de tension variable VBIAsp, qui peut être utilisé pour contrôler le courant dans le transistor 102, et fournir ainsi un ajustement supplémentaire du retard du circuit de retard. Le transistor 302 comprend aussi un autre noeud de commande 312, 25 par exemple une grille arrière, qui reçoit la même tension de commande VBG_ que l'autre noeud de commande 112 du transistor 102. De façon similaire, le transistor 304 a son noeud de commande, par exemple sa grille, couplé soit au noeud d'entrée 30 108, soit à un niveau de tension variable V BIASN, qui peut être utilisé pour contrôler le courant dans le transistor 104, et fournir ainsi un ajustement supplémentaire du-retard du circuit de retard. Le transistor 304 comprend aussi un autre noeud de commande 314, par exemple une grille arrière, qui reçoit la même B12572 - 12-GR1-1064 11 tension de commande VBG+ que l'autre noeud de commande 114 du transistor 104. La figure 4 est une vue en coupe d'un transistor NMOS qui est par exemple utilisé pour mettre en oeuvre le transistor 104 de la figure 1, et/ou les transistors 104 et 304 de la figure 3. Il sera clair pour l'homme de l'art que la structure pourrait être adaptée en une mise en oeuvre PMOS pour mettre en oeuvre le transistor 102 de la figure 1, et/ou les transistors 102 et 302 de la figure 3. Dans l'exemple de la figure 4, le transistor a une structure du type silicium sur isolant complètement déplété (FDSOI). En particulier, le transistor comprend un empilement de grille 402 formé sur un film mince de silicium bordé de chaque côté par des régions d'isolation 404, 406, qui sont par exemple des isolations à tranchée peu profonde (STI). Le film de silicium a par exemple une épaisseur comprise entre 5 et 10 nm. Le film de silicium comprend une région de silicium centrale 408 directement en dessous de l'empilement de grille 402 et formant une région de canal, et des régions fortement dopées de type N 410 et 412 de chaque côté de la région 408 formant la source et le drain du transistor. Une couche d'isolant 414 est formée en dessous du film de silicium et s'étend jusqu'aux régions d'isolation 404, 406 de chaque côté. La couche d'isolant 414 est par exemple une couche de BOX (oxyde enterré) constituée de Si02, et qui a par exemple une épaisseur comprise entre 20 et 30 nm. Un caisson 416 est par exemple formé en dessous de la couche isolante 414, et assure une grille arrière du dispositif. Une région fortement dopée 418 est par exemple formée entre la région d'isolation 406 et une autre région d'isolation 420, et contacte le caisson 416. La région 418 forme l'autre noeud de commande, ou grille arrière, du dispositif qui permet au caisson 416 d'être polarisé par la tension de commande VBG+- La figure 4 illustre le cas dans lequel le caisson 416 35 est un caisson de type P (PWELL) et le contact 418 est une B12572 - 12-GR1-1064 12 région de type P fortement dopée. Dans un tel cas, un caisson profond de type N (DNWELL) 421 s'étend par exemple en dessous du PWELL 416, isolant le PWELL 416 du substrat de type P 422. L'interface latérale entre le PWELL 416 et le NWELL profond 421 5 est par exemple positionné directement en dessous des régions d'isolation 404 et 420, et le NWELL profond 421 par exemple s'étend latéralement vers l'extérieur jusqu'à d'autres régions d'isolation 424, 426 de chaque côté. Une région de type N fortement dopée 428 est par exemple formée entre les tranchées 10 d'isolation 404 et 424, et assure une région de contact pour le NWELL 421, qui est par exemple couplée à VDD. Il sera clair pour l'homme de l'art que dans des variantes de réalisation, le PWELL 416 et la région P+ 418 pourraient être remplacés par un NWELL et une région N+ dans une 15 mise en oeuvre NMOS ou PMOS, et dans un tel cas le NWELL profond 421 pourrait par exemple être omis, le caisson 416 étant formé directement sur le substrat de type P 422. La figure 5 illustre un exemple d'un dispositif électronique 500 comprenant un circuit de retard 502, qui par 20 exemple correspond au circuit de retard 100 de la figure 1 ou au circuit de retard 300 de la figure 3. La sortie du circuit de retard 502 est couplée à un autre circuit 504, qui par exemple comprend des éléments formant, avec le circuit de retard 502, une DLL (boucle à verrouillage de retard), un oscillateur en 25 anneau, un TDC (convertisseur temps-vers-numérique), un modulateur de largeur d'impulsions, ou un autre circuit qui pourrait utiliser un élément à retard variable. Comme cela est représenté par une flèche en pointillés dans la figure 5, une sortie du circuit 504 peut être renvoyée vers l'entrée du 30 circuit de retard 502. Le dispositif électronique 500 comprend aussi par exemple un bloc de commande 506 pour générer le signal de commande VCTRL vers le circuit de retard 502. Dans certains modes de réalisation, comme cela est représenté par une flèche 35 en pointillés entre les blocs 504 et 506 en figure 5, le bloc de B12572 - 12-GR1-1064 13 commande 506 peut recevoir un signal de contre-réaction provenant du circuit 504, sur la base duquel le signal de commande VCTRL est généré. Par exemple, le signal de contre-réaction provenant du circuit 504 indique un ajustement temporel, et le bloc de commande 506 modifie le signal de commande VcTRL sur la base du signal de contre-réaction pour ajuster le retard du circuit de retard 502. Un avantage des modes de réalisation décrits ici est qu'on a prévu de façon simple un circuit de retard ayant un retard variable. En outre, le circuit de retard assure un contrôle fin du retard sur une plage relativement large, par exemple allant jusqu'à +/- 10 % du retard normal d'un inverseur. En outre, le circuit de retard est adapté à des applications à faible tension. Un autre avantage est qu'aucun composant ne doit être ajouté dans le chemin du signal, ce qui conduit à une gigue relativement faible. Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, bien que dans les circuits représentés dans les diverses figures, les tensions d'alimentation haute et basse soient à VDD et à la masse, il sera clair que toute tension adaptée pourrait être utilisée, celle-ci pouvant dépendre de la technologie des transistors. En outre, il sera clair pour l'homme de l'art que les transistors représentés comme étant des transistors MOS à canal P pourraient être remplacés dans des variantes de réalisation par des transistors MOS à canal N, et vice versa. En outre, les divers transistors pourraient être mis en oeuvre dans d'autres technologies de transistors que la technologie MOS, comme la technologie HEMT (transistors à mobilité électronique élevée). En outre, il sera clair pour l'homme de l'art que les divers éléments des modes de réalisation décrits ici pourraient être recombinés, dans des variantes de réalisation, selon des 35 combinaisons quelconques. REVENDICATIONS1. Circuit de retard comprenant : un premier transistor (102) d'un premier type de conductivité comportant : un noeud de commande couplé à un noeud d'entrée (108) du circuit de retard ; un premier noeud de courant principal couplé à une première tension d'alimentation (VDD) ; et un deuxième noeud de courant principal couplé à un noeud de sortie (106) du circuit de retard ; un deuxième transistor (104) d'un deuxième type de conductivité comportant : un noeud de commande couplé au noeud 10 d'entrée (108) ; un premier noeud de courant principal couplé à une deuxième tension d'alimentation (GND) ; et un deuxième noeud de courant principal couplé au noeud de sortie (106) ; et un circuit de polarisation (110) agencé pour générer des première et deuxième tensions de commande différentielles 15 (VBG-, VBG+ ), pour appliquer la première tension de commande différentielle à un autre noeud de commande (112) du premier transistor et pour appliquer la deuxième tension de commande différentielle à un autre noeud de commande (114) du deuxième transistor. 20 2. Circuit de retard selon la revendication 1, dans lequel le circuit de polarisation est agencé pour ajuster un retard du circuit de retard en modifiant des niveaux de tension des première et deuxième tensions de commande différentielles. 3. Circuit de retard selon la revendication 1 ou 2, 25 dans lequel le circuit de polarisation comprend un amplificateur différentiel. 4. Circuit de retard selon l'une quelconque des revendications 1 à 3, comprenant en outre un circuit de commande agencé pour fournir un signal de commande au circuit de 30 polarisation pour contrôler les niveaux des première et deuxième tensions de commande différentielles en fonction d'un retard à appliquer par le circuit de retard. 5. Circuit de retard selon l'une quelconque des revendications 1 à 4, dans lequel chacun des premier et deuxièmeB12572 - 12-GR1-1064 15 transistors a une structure SOI (semiconducteur sur isolant), et dans lequel les autres noeuds de commande sont couplés à des grilles arrière des premier et deuxième transistors. 6. Circuit de retard selon la revendication 5, dans 5 lequel les premier et deuxième transistors comprennent une couche semiconductrice (408) isolée de la grille arrière par une couche (414) d'isolant. 7. Circuit de retard selon la revendication 5 ou 6, dans lequel au moins l'un des premier et deuxième transistors 10 comprend un caisson de type P (416) formant ladite grille arrière, et dans lequel le caisson de type P est isolé d'un substrat de type P (422) par un caisson profond de type N (421). 8. Circuit de retard selon l'une quelconque des revendications 1 à 7, dans lequel : 15 le premier noeud de courant principal du premier transistor est couplé à la première tension d'alimentation par l'intermédiaire d'un troisième transistor (302) du premier type de conductivité ayant un noeud de commande ; et le premier noeud de courant principal du deuxième 20 transistor est couplé à la deuxième tension d'alimentation par l'intermédiaire d'un quatrième transistor (304) du deuxième type de conductivité ayant un noeud de commande. 9. Circuit de retard selon la revendication 8, dans lequel le circuit de polarisation (110) est en outre agencé pour 25 appliquer la première tension de commande différentielle à un autre noeud de commande (312) du troisième transistor et pour appliquer la deuxième tension de commande différentielle à un autre noeud de commande (314) du quatrième transistor. 10. Circuit de retard selon la revendication 8 ou 9, 30 dans lequel chacun des noeuds de commande des troisième et quatrième transistors (302, 304) est couplé au noeud d'entrée (108). 11. Circuit de retard selon la revendication 8 ou 9, dans lequel le noeud de commande du troisième transistor (302) 35 est adapté à recevoir une troisième tension de commande (VBIASP)B12572 - 12-GR1-1064 16 et le noeud de commande du quatrième transistor (304) est adapté à recevoir une quatrième tension de commande (VBIABN)- 12. Dispositif électronique comprenant : le circuit de retard selon l'une quelconque des 5 revendications 1 à 11 ; et une circuiterie (504) couplée au noeud de sortie (106) du circuit de retard. 13. Dispositif électronique selon la revendication 12, dans lequel ladite circuiterie (504) fournit un signal de 10 contre-réaction au circuit de polarisation. 14. Procédé pour contrôler le retard d'un circuit de retard, le procédé comprenant : générer des première et deuxième tensions de commande différentielles (VBG_, VBG+) ; 15 appliquer la première tension de commande différen- tielle à un autre noeud de commande (112) d'un premier transistor (102) d'un premier type de conductivité comportant : un noeud de commande couplé à un noeud d'entrée (108) du circuit de retard ; un premier noeud de courant principal couplé à une 20 première tension d'alimentation (VDD) ; et un deuxième noeud de courant principal couplé à un noeud de sortie (106) du circuit de retard ; et appliquer la deuxième tension de commande différentielle à un autre noeud de commande (114) d'un deuxième 25 transistor (104) d'un deuxième type de conductivité comportant : un noeud de commande couplé au noeud d'entrée (108) ; un premier noeud de courant principal couplé à une deuxième tension d'alimentation (GND) ; et un deuxième noeud de courant principal couplé au noeud de sortie (106). 30 15. Procédé selon la revendication 14, comprenant en outre la modification des niveaux de tension des première et deuxième tensions de commande différentielles en fonction d'un ajustement de retard à appliquer par le circuit de retard.