Brevet FR3006519A1 — publié le 20141205

- 1 - Elévateur de tension avec optimisation de puissance pour panneaux solaires photovoltaïques DESCRIPTION DE L'INVENTION Ces circuits sont destinés à réaliser des élévateurs de tension commutés de type dc-dc, avec optimisation de la puissance d'entrée et de la puissance de sortie, pour les panneaux solaires photovoltaïques. Ces nouveaux circuits élévateurs de tension sont alimentés par un panneau solaire photovoltaïque, et régulent leur puissance d'entrée automatiquement à la valeur qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque, en fonction de sa charge, de l'éclairement et des caractéristiques électriques du panneau solaire photovoltaïque. La tension de sortie de ces circuits élévateurs de tension commutés de type dc-dc est supérieure à la tension du panneau solaire photovoltaïque, et permet par exemple et selon le type de panneau solaire photovoltaïque, d'alimenter des circuits, de charger des batteries, ou de fournir de l'énergie sur le réseau électrique public ou domestique. Ce type d'application est traditionnellement réalisé par plusieurs circuits séparés, dont un circuit élévateur de tension commutés de type dc-dc, deux convertisseurs analogique digital (dits ADC) dont l'un mesure la tension de sortie du panneau solaire photovoltaïque et dont l'autre mesure le courant de sortie du panneau solaire photovoltaïque, et d'un microcontrôleur qui, d'abord effectue la multiplication des codes de sorties digitaux des deux convertisseurs analogique digital afin (dits ADC) afin de calculer la puissance de sortie du panneau solaire photovoltaïque, puis ensuite définit un algorithme afin de converger vers la valeur de puissance d'entrée qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque. Ces nouveaux circuits présentés ici, permettent à la fois d'avoir une tension de sortie plus élevée que la tension de sortie du panneau solaire photovoltaïque, et d'obtenir les puissances d'entrée et de sortie qui correspondent au maximum de puissance disponible du panneau solaire photovoltaïque, avec des rendements de puissance élevés. Contrairement aux circuits traditionnels, ces nouveaux circuits sont totalement analogiques et indépendants, ce qui permet de réduire leur coût et leur surface, de réduire leur courant de consommation, et d'améliorer leur fiabilité. DOMAINE TECHNIQUE DE L'INVENTION Avec cette l'invention, les circuits présentés se rapportent généralement aux circuits implémentés sur une seule puce de circuits mixtes (digital et analogique), dans les nouvelles technologies (nano technologies) CMOS, et dans les technologies CMOS plus anciennes (et peu coûteuses). Plus spécifiquement mais non exclusivement, la révélation actuelle se rapporte aux circuits de gestion de la puissance sur une seule puce dans les applications des panneaux solaires photovoltaïques. La description qui suit fait référence à ces champs d'application pour des facilités d'illustration uniquement. Ces circuits sont destinés à réaliser des élévateurs de tension commutés de type dc-dc, avec optimisation de la puissance d'entrée et de la puissance de sortie, pour les panneaux solaires photovoltaïques. Ces nouveaux circuits élévateurs de tension sont alimentés par un panneau solaire photovoltaïque, et régulent leur puissance d'entrée automatiquement à la valeur qui -2 - correspond au maximum de puissance disponible du panneau solaire photovoltaïque. La tension de sortie de ces circuits élévateurs de tension commutés de type dc-dc est supérieure à la tension du panneau solaire photovoltaïque, et permet par exemple et selon le type de panneau solaire photovoltaïque, d'alimenter des circuits, de charger des batteries, ou de fournir de l'énergie sur le réseau électrique public ou domestique. ETAT DE LA TECHNIQUE ANTERIEURE Ce type d'application est traditionnellement réalisé par plusieurs circuits séparés, dont un circuit élévateur de tension commutés de type dc-dc, deux convertisseurs analogique digital (dits ADC) dont l'un mesure la tension de sortie du panneau solaire photovoltaïque et dont l'autre mesure le courant de sortie du panneau solaire photovoltaïque, et d'un microcontrôleur qui, d'abord effectue la multiplication des codes de sorties digitaux des deux convertisseurs analogique digital afin (dits ADC) afin de calculer la puissance de sortie du panneau solaire photovoltaïque, puis ensuite définit un algorithme afin de converger vers la valeur de puissance d'entrée qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque. Ces circuits traditionnels sont alors relativement complexes, ce qui augmente leur coût et leur surface, augmente leur courant de consommation, et limite leur fiabilité. DESCRIPTION BREVE DE L'INVENTION Ces circuits sont destinés à réaliser des élévateurs de tension commutés de type dc-dc, avec optimisation de la puissance d'entrée et de la puissance de sortie, pour les panneaux solaires photovoltaïques. Ces nouveaux circuits élévateurs de tension sont alimentés par un panneau solaire photovoltaïque, et régulent leur puissance d'entrée automatiquement à la valeur qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque. La tension de sortie de ces circuits élévateurs de tension commutés de type dc-dc est supérieure à la tension du panneau solaire photovoltaïque, et permet, par exemple et selon le type de panneau solaire photovoltaïque, d'alimenter des circuits, de charger des batteries, ou de fournir de- l'énergie sur le réseau électrique public ou domestique. Ces nouveaux circuits présentés ici, permettent à la fpis d'avoir une tension de sortie plus élevée que la tension de sortie du panneau solaire photovoltaïque, et d'obtenir les puissances d'entrée et de sortie qui correspondent au maximum de puissance disponible du panneau solaire photovoltaïque en fonction de sa charge, de l'éclairement et des caractéristiques électriques du panneau solaire photovoltaïque, avec des rendements de puissance élevés. BREVE PRESENTATION DES FIGURES Les figures d'accompagnement, qui sont incorporées dans ce brevet, illustrent une ou plusieurs implémentations de la présente invention et, associées avec la description détaillée, servent à expliquer les principes et les réalisations de l'invention. Dans les figures attachées: - 3 - La figure 1 (FIG. 1) est un schéma électrique du nouveau circuit élévateur de tension commuté de type dc-dc avec optimisation de la puissance d'entrée et de la puissance de sortie, pour les panneaux solaires photovoltaïques. La figure 2 (FIG. 2) est une variante du schéma électrique de la figure 1 (FIG. 1), concernant la mesure du courant de sortie du panneau solaire photovoltaïque. La figure 3 (FIG. 3) est une variante du schéma électrique de la figure 1 (FIG. 1), concernant la contre-réaction de la boucle d'optimisation de la puissance d'entrée et de la puissance de sortie. La figure 4 (FIG. 4) est une variante du schéma électrique de la figure 3 (FIG. 3), concernant la mesure du courant de sortie du panneau solaire photovoltaïque. DESCRIPTION DETAILLEE DE L'INVENTION Ces circuits sont destinés à réaliser des élévateurs de tension commutés de type dc-dc, avec optimisation de la puissance d'entrée et de la puissance de sortie, pour les panneaux solaires photovoltaïques. Ces nouveaux circuits élévateurs de tension sont alimentés par un panneau solaire photovoltaïque, et régulent leur puissance d'entrée automatiquement à la valeur qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque. La tension de sortie de ces circuits élévateurs de tension commutés de type dc-dc est supérieure à la tension du panneau solaire photovoltaïque, et permet, par exemple et selon le type de panneau solaire photovoltaïque, d'alimenter des circuits, de charger des batteries, ou de fournir de l'énergie sur le réseau électrique public ou domestique. Ceux qui ont de la compétence dans ce domaine à l'état de l'art se rendront compte que la description détaillée qui suit de la présente invention est d'illustration seulement et n'est pas limitative de quelque façon. D'autres modes de réalisation de la présente invention se suggéreront aisément à de telles personnes bénéficiant des avantages de cette invention. Les références détaillent des réalisations de la présente invention, comme illustré dans les schémas joints. Le cas échéant, les mêmes indicateurs de référence seront employés dans tous les schémas et dans la description détaillée qui suit, pour se rapporter à la même chose ou aux pièces semblables. Dans un intérêt de clarté, tous les dispositifs courants des réalisations décrites ci-dessus ne sont pas montrés et décrits. Bien entendu, dans le développement de telles implémentations, de nombreuses décisions spécifiques devront être prise selon l'application et les contraintes liées au marché, étant donné que ces buts spécifiques varieront d'une exécution à l'autre et d'un réalisateur à l'autre. D'ailleurs, un tel effort de développement pourrait être complexe et long, mais néanmoins serait une entreprise courante de ceux qui ont de la compétence dans ce domaine à l'état de l'art. En se tournant maintenant vers les figures :40 - 4 - - La figure 1 (FIG. 1) est un schéma électrique du nouveau circuit élévateur de tension commuté de type dc-dc avec optimisation de la puissance d'entrée et de la puiè'sànde de sortie, pour les panneaux solaires photovoltaïques. Le circuit est constitué d'un panneau solaire photovoltaïque PV (1) sont la tension de sortie est dénommée VPV, et dont le courant de sortie est dénommé IPV. Chaque panneau solaire photovoltaïque a sa caractéristique qui lie VPV à IPV, qui est de type diode. Ainsi, la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque a un maximum pour une certaine valeur de la tension VPV et du courant IPV, étant donné VPV est une fonction exponentielle décroissante du courant IPV. Le rôle de notre circuit est d'optimiser automatiquement la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque qui l'alimente, en régulant cette puissance à la valeur qui correspond au maximum de puissance disponible du panneau solaire photovoltaïque. Une résistance RS (7) convertit le courant IPV en une tension VRS : VRS=IPV*RS. Un circuit de gain (de gain G) convertit cette tension différentielle VRS en une tension VS par rapport à la masse: VS=G*VRS=G*IPV*RS. L'étage de sortie du circuit élévateur de tension commuté de type dc-dc est constitué d'une inductance Li (8), d'une diode de puissance D1 (9), d'une capacité Cl (10), d'un transistor nmos de puissance MN1 (6), et d'une charge R1 (11). La tension de sortie du circuit élévateur de tension commuté de type dc-dc est dénommée VOUT, et son courant de sortie est dénommé IOUT: IOUT=VOUT/R1. Le rendement en puissance du circuit élévateur de tension commuté de type dc-dc est R=(VOUT*IOUT)/(VPV*IPV). Ce rendement peut facilement être proche de 100% (rendement idéal). Ce circuit élévateur de tension commuté de type dc-dc a un contrôle de type PVVM (signifiant MLI ou Modulation de Largeur d'Impulsions), dont la référence de fréquence est définie par un générateur de rampe RAMP (2), qui délivre un signal VRAMP en dent de scie à la fréquence de commutation du convertisseur dc-dc. Un comparateur en tension (3) compare ce signal de rampe VRAMP à la tension VFB de contre-réaction de la boucle de régulation du circuit, et génère un signal digital CMP de type PVVM à un circuit digital DIG (4). Ce signal digital DIG est transformé en un signal de faible impédance VGN par un circuit (5) afin de piloter la grille VGN du transistor nmos de puissance MN1 (6) avec des temps de montée et de descente suffisamment rapides. Un pont diviseur résistif formé de deux résistances R2 (12) et R3 (13) transforme la tension de sortie VPV du panneau solaire photovoltaïque en une tension VIN plus faible, afin de pas casser les circuits alimentés par l'alimentation VDD de faible valeur : VIN=VPV*R3/(R2+R3). Deux sources de courant égales IB1 (14) et IB2 (16) traversent un transistor nmos MN2 (15) monté en diode. Ainsi, une nouvelle tension VG est générée à partir de la tension VIN : VG=VIN+Vtn, où Vtn est la tension de seuil du transistor nmos. Cette tension VG est aussi la tension la tension de grille d'un transistor nmos MN4 (18). Un amplificateur différentiel de tension (17) et un transistor nmos MN3 (19) permettent de définir la tension de drain VD du transistor nmos MN4 (18) : VD=VS= G*IPV*RS. Etant donné que VD est choisie de faible valeur (quelques centaines de millivolts) et que VG est choisie de relative grande - 5 - valeur (quelques volts), le transistor MN4 (18) se trouve dans sa zone linéaire, et génère alors un courant de drain ID=Uo*Cox*(W/L)*(VG-Vtn)*VD, où Uo est la mobilité du transistor nmos, Cox est la capacité de grille du transistor nmos, et W et L sont les dimensions du transistor nmos. Un miroir de courant pmos de gain K est formé de deux transistors pmos MP1 (20) et MP2 (21). Ainsi, le courant de sortie IPOW de ce miroir de courant est défini par l'équation suivante : IPOW=K*ID=K* Uo*Cox*(W/L)*(VG-Vtn)*VD= K* Uo*Cox*(W/L)* VPV* G*IPV*RS*R3/(R2+R3) IPOW=[VPV*IPV]*[ K* Uo*Cox*(W/L)* G *RS*R3/(R2+R3)] Ainsi, ce courant IPOW est proportionnel à la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque PV (1). Ce courant IPOW constitue donc une mesure de la puissance de sortie du 10 panneau solaire photovoltaïque. Un circuit à capacité commutés est piloté par quatre phases digitales consécutives et périodiques 00, 01, 02, 03 qui sont décrites dans le diagramme en bas de la figure 1 (FIG. 1), et qui pilotent quatre interrupteurs: l'interrupteur SW1 (22) n'est fermé que pendant la phase (131 ; l'interrupteur SW2 (24) n'est fermé que pendant la phase EDO ; l'interrupteur SW3 (25) n'est fermé que pendant la 15 phase 02 ; l'interrupteur SW4 (27) n'est fermé que pendant la phase 01. Pendant la première phase (IVO), la capacité C2 (23) est déchargée par l'interrupteur SW2 (24). Pendant la seconde phase el), la capacité C3 (26) est déchargée par l'interrupteur SW4 (27), et la capacité C2 (23) est chargée par le courant IPOW à travers l'interrupteur SW1 (22). Pendant la troisième phase (02), la capacité C3 (26) est chargée par le courant IPOW à travers l'interrupteur SW3 (25). 20 En dénommant Ts (Ts est choisie plus grande que la période de commutation du convertisseur élévateur de tension de type dc-dc) la période des signaux digitaux 0, 01, 02,03, Tc130 le temps pendant lequel 00 est à l'état haut, Tc131 le temps pendant lequel 01 est à l'état haut, Tc132 le temps pendant lequel 02 est à l'état haut, Tc133 le temps pendant lequel (133 est à l'état haut, VC2 la tension aux bornes de la capacité C2 (23), VC3 la tension aux bornes de la capacité C3 (26), t un 25 instant où 00 monte, nous pouvons écrire les équations suivantes: VC2(t + T-130) =0 VC2(t + To110 + T01) = IPOW(t + Tc130)*TED1/C2 VC2(t + T(1)0 + Tc13.1 + 1-(1)2) = IPOW(t + Tc1)0)*T01/C2 VC3(t + T(1)0 + TÇI)1) = 0 30 VC3(t + Tc130 + Tc131 + TO2) = IPOW(t + TOO + TED1)*T02/C3 Un comparateur (28) compare les tensions VC3 et VC2 à tout instant. Une bascule digitale (29) mémorise la sortie de ce comparateur (28) à chaque événement de la phase 03, et génère deux signaux digitaux complémentaires DPOW et DPOWZ (DPOWZ est le signal digital inverse de DPOW) : 35 DPOW = signe (VC3-VC2) (t + TOO + TO1 + T02 + T43) DPOW = signe (VC3-VC2) (t + T(130 + Tc131 + T(132) Où signe (S) (t) désigne le signe du signal S désigné à l'instant t. En prenant T(1)1/C2= T2/C3, soit par exemple C2=C3 et TI1)1=1-0.2, nous obtenons : DPOW = signe ([IPOW(t + TOO + Tc131)*T11)2/C3] - [IPOW(t + TED0)*Til)1/C2]) - 6 - DPOW = [T(131/C2] * signe (IPOW(t + Tc1)0 + Tel) - IPOW(t + Tc130)) Ainsi DPOW est à l'état haut lorsque le courant IPOW augmente dans le temps, et DPOW est à l'état bas lorsque le courant IPOW diminue dans le temps. Etant donné que le courant IPOW est proportionnel à la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque, le signal DPOW est à l'état haut lorsque la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque augmente. Autrement dit, le signal DPOW désigne le sens de variation dans le temps de la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque. L'étage de génération de la tension VFB de contre-réaction de la boucle de régulation du circuit est constitué de deux sources de courant IB3 (30), 1B4(31), de deux interrupteurs SW5 (32) et SW6 (33), et d'une capacité C4 (34). L'interrupteur SW5 (32) est fermé lorsque le signal DPOW est l'état haut, ce qui a pour effet de faire augmenter la tension VFB. L'interrupteur SW6 (33) est fermé lorsque le signal DPOWZ est l'état haut (c'est-à-dire lorsque le signal DPOW est à l'état bas), ce qui a pour effet de faire diminuer la tension VFB. Ainsi, lorsque la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque diminue, le signal DPOW est à l'état bas, et la tension VFB diminue. Alors le rapport cyclique DC du signal CMP (et également du signal VGN qui est en phase avec le signal CMP) de type PWM diminue. Or, l'équation du convertisseur dc-dc élévateur de tension donne l'équation suivante entre ses tensions d'entrée et de sortie : VOUT =VPV/(1-DC) En supposant un rendement en puissance idéal (100%) du convertisseur dc-dc élévateur de tension, nous avons une puissance de sortie POWER du panneau solaire photovoltaïque qui est égale à la puissance de sortie du convertisseur dc-dc élévateur de tension: POWER=VPV*IPV=VOUT*IOUT Etant donné que VOUT=IOUT*R1, nous avons: POWER=VPV*IPV=VOUT2 /R1= VPV2/(1-DC) 2/R1 Donc VPV=IPV*(1-DC) 2*R1 Et-POWER= IPV2*(1-DC) 2*R1 IPV est le courant de sortie du panneau solaire photovoltaïque, mais également le courant de l'inductance L1 (8). En supposant que IPV est fixe (car il varie lentement dans le temps, comparativement à la boucle de régulation de la puissance) : si le rapport cyclique DC diminue, alors la puissance POWER augmente. En résumé, lorsque la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque diminue, le signal DPOW est à l'état bas, et la tension VFB diminue. Alors le rapport cyclique DC du signal CMP (et également du signal VGN) de type PWM diminue, et la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque augmente. Ceci crée donc une boucle qui tend à maximiser la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque, et à également à maximiser la puissance de sortie du circuit élévateur de tension commuté de type dc-dc. Ce circuit comporte: - 7 - Une inductance L1 (8), dont la borne positive est connectée à la borne positive du panneau solaire photovoltaïque (1) qui est aussi l'entrée VPV du circuit. La borne négative du panneau solaire photovoltaïque (1) est connectée à la masse. Un transistor nmos de puissance MN1 (6) dont le drain est connecté à la borne négative de l'inductance L1 (8), et dont la source est connectée à la masse. Une diode de puissance D1 (9) dont l'anode est connectée à la borne négative de l'inductance L1 (8), et dont la cathode est connectée à la sortie VOUT du circuit. Une capacité Cl (10) qui est connectée entre la sortie VOUT du circuit et la masse. Un circuit (5), dont la sortie pilote la grille du transistor nmos de puissance MN1 (6). Un circuit digital (4), dont la sortie est connectée à l'entrée du circuit (5). Un comparateur différentiel de tension (3), dont la sortie est connectée à l'entrée du circuit digital (4). Un générateur de tension en forme de rampe (2), dont la sortie est connectée à l'entrée négative du comparateur différentiel de tension (3). Un pont diviseur résistif formé de deux résistance R2 (12) et R3 (13). La borne positive de la résistance R2 (12) est connectée à la borne positive du panneau solaire photovoltaïque (1). La borne négative de la résistance R2 (12) est connectée à la borne positive de la résistance R3 (13). La borne négative de la résistance R3 (13) est connectée à la masse. Un transistor nmos MN2 (15), dont la grille est connectée au drain, et dont la source est connectée à la borne positive de la résistance R3 (13). Deux sources de courant IB1 (14) et IB2 (16), qui ont la même valeur. La source de courant IB1 (14) est connectée au drain du transistor MN2 (15). La source de courant IB2 (16) est connectée à la source du transistor MN2 (15). Un transistor nmos MN4 (18) dont la source est connectée à la masse, et dont la grille est connectée au drain du transistor nmos MN2 (15). Le transistor MN4 (18) est polarisé en zone linéaire. Un transistor nmos MN3 (19), dont la source est connectée au drain du transistor nmos MN4 (18). Un amplificateur différentiel de tension (17), dont la sortie est connectée à la grille du transistor nmos MN3 (19), et dont l'entrée négative est connectée à la source du transistor nmos MN3 (19). Un miroir de courant formé de deux transistors pmos MP1 (20) et MP2 (21). Les sources des transistors pmos MP1 (20) et MP2 (21) sont connectées à l'alimentation VDD. Les grilles des transistors pmos MP1 (20) et MP2 (21) et le drain du transistor pmos MP1 (20) sont connectés au drain du transistor nmos MN3 (19). Deux capacités 02 (23) et C3 (26), dont les bornes négatives sont connectées à la masse. Un interrupteur SWO (24) qui est connecté entre la borne positive et la borne négative de la capacité C2 (23) et qui est fermé pendant une première phase cDO. -8- - Un interrupteur SW4 (27) qui est connecté entre la borne positive et la borne négative de la capacité 03 (26) et qui est fermé pendant une deuxième phase 01. Un interrupteur SW1 (22) qui est connecté entre le drain du transistor pmos MP2 (21) et la borne positive de la capacité 02 (24) et qui est fermé pendant la deuxième phase 01 Un interrupteur SW3 (25) qui est connecté entre le drain du transistor pnnos MP2 (21) et la borne positive de la capacité 03 (26) et qui est fermé pendant une troisième phase 02. Un comparateur différentiel de tension (28), dont l'entrée positive est connectée à la 10 borne positive de la capacité C3 (26), et dont l'entrée négative est connectée à la borne positive de la capacité 02 (24). Une bascule digitale (29) dont l'entrée est connectée à la sortie du comparateur différentiel de tension (28), et qui mémorise son entrée lors d'une quatrième phase 03. Deux sources de courant IB3 (30) et IB4 (31), deux interrupteurs SW5 (32) et SW6 15 (33), et une capacité C4 (34). La capacité C4 (34) a sa borne négative connectée à la masse, et a sa borne positive connectée aux bornes positives des interrupteurs SW5 (32) et SW6 (33) et à l'entrée positive du comparateur différentiel de tension (3). La borne négative de l'interrupteur SW5 (32) est connectée à la source de courant IB3 (30). La borne négative de l'interrupteur SW6 (33) est connectée à la source de 20 courant IB4 (31). L'interrupteur SW5 (32) est fermé lorsque la sortie de la bascule digitale (29) est à l'état haut. L'interrupteur SW6 (33) est fermé lorsque la sortie de la bascule digitale (29) est à l'état bas. Une résistance RS (7) de faible valeur, qui est insérée entre la borne positive du panneau solaire photovoltaïque (1) et la borne positive de l'inductance L1 (8). Un bloc 25 de gain (35) convertit la tension différentielle aux bornes de la résistance RS (7) en une tension par rapport à la masse. La sortie du bloc de gain (35) est connectée à l'entrée positive de l'amplificateur différentiel de tension (17). - La figure 2 (FIG. 2) est une variante du schéma électrique de la figure 1 (FIG. 1), concernant la 30 mesure du courant de sortie du panneau solaire photovoltaïque. Dans ce circuit, la résistance de mesure du courant d'entrée RS (36) est placée entre la source du transistor nmos de puissance MN1 (6) et la masse. Lorsque le transistor nmos de puissance MN1 (6) conduit (VGN est à l'état haut), son courant est égal à IPV. Ce circuit permet ainsi d'avoir une mesure du courant IPV du panneau solaire photovoltaïque, sans 35 ajouter le bloc de gain (7) du circuit de la figure 1 (FIG. 1). Ainsi, les équations et le principe du circuit sont les même que pour le circuit de la figure 1 (FIG. 1). Ce circuit comporte: - 9 - Une inductance L1 (8), dont la borne positive est connectée à la borne positive du panneau solaire photovoltaïque (1) qui est aussi l'entrée VPV du circuit. La borne négative du panneau solaire photovoltaïque (1) est connectée à la masse. Un transistor nmos de puissance MN1 (6) dont le drain est connecté à la borne négative de l'inductance L1 (8), et dont la source est connectée à la masse. Une diode de puissance D1 (9) dont l'anode est connectée à la borne négative de l'inductance L1 (8), et dont la cathode est connectée à la sortie VOUT du circuit. Une capacité 01(10) qui est connectée entre la sortie VOUT du circuit et la masse. Un circuit (5), dont la sortie pilote la grille du transistor nmos de puissance MN1 (6). Un circuit digital (4), dont la sortie est connectée à l'entrée du circuit (5). Un comparateur différentiel de tension (3), dont la sortie est connectée à l'entrée du circuit digital (4). Un générateur de tension en forme de rampe (2), dont la sortie est connectée à l'entrée négative du comparateur différentiel de tension (3). Un pont diviseur résistif formé de deux résistance R2 (12) et R3 (13). La borne positive de la résistance R2 (12) est connectée à la borne positive du panneau solaire photovoltaïque (1). La borne négative de la résistance R2 (12) est connectée à la borne positive de la résistance R3 (13). La borne négative de la résistance R3 (13) est connectée à la masse. Un transistor nmos MN2 (15), dont la grille est connectée au drain, et dont la source est connectée à la borne positive de la résistance R3 (13). Deux sources de courant IB1 (14) et IB2 (16), qui ont la même valeur. La source de courant IB1 (14) est connectée au drain du transistor MN2 (15). La source de courant IB2 (16) est connectée à la source du transistor MN2 (15). Un transistor nmos MN4 (18) dont la source est connectée à la masse, et dont la grille est connectée au drain du transistor nmos MN2 (15). Le transistor MN4 (18) est polarisé en zone linéaire. Un transistor nmos MN3 (19), dont la source est connectée au drain du transistor nmos MN4 (18). Un amplificateur différentiel de tension (17), dont la sortie est connectée à la grille du transistor nmos MN3 (19), et dont l'entrée négative est connectée à la source du transistor nmos MN3 (19). Un miroir de courant formé de deux transistors pmos MP1 (20) et MP2 (21). Les sources des transistors pmos MP1 (20) et MP2 (21) sont connectées à l'alimentation VDD. Les grilles des transistors pmos MP1 (20) et MP2 (21) et le drain du transistor pmos MP1 (20) sont connectés au drain du transistor nmos MN3 (19). Deux capacités 02 (23) et 03 (26), dont les bornes négatives sont connectées à la masse. Un interrupteur SVVO (24) qui est connecté entre la borne positive et la borne négative ce la capacité C2 (23) et qui est fermé pendant une première phase cI30. - 10 - Un interrupteur SW4 (27) qui est connecté entre la borne positive et la borne négative de la capacité C3 (26) et qui est fermé pendant une deuxième phase 01. - Un interrupteur SW1 (22) qui est connecté entre le drain du transistor pmos MP2 (21) et la borne positive de la capacité 02 (24) et qui est fermé pendant la deuxième phase 01. Un interrupteur SW3 (25) qui est connecté entre le drain du transistor pmos MP2 (21) et la borne positive de la capacité C3 (26) et qui est fermé pendant une troisième phase 02. Un comparateur différentiel de tension (28), dont l'entrée positive est connectée à la borne positive de la capacité C3 (26), et dont l'entrée négative est connectée à la borne positive de la capacité 02 (24). - Une bascule digitale (29) dont l'entrée est connectée à la sortie du comparateur différentiel de tension (28), et qui mémorise son entrée lors d'une quatrième phase 03. - Deux sources de courant IB3 (30) et IB4 (31), deux interrupteurs SW5 (32) et SW6 (33), et une capacité 04 (34). La capacité 04 (34) a sa borne négative connectée à la masse, et a sa borne positive connectée aux bornes positives des interrupteurs SW5 (32) et SW6 (33) et à l'entrée positive du comparateur différentiel de tension (3). La borne négative de l'interrupteur SW5 (32) est connectée à la source de courant IB3 (30). La borne négative de l'interrupteur SW6 (33) est connectée à la source de courant IB4 (31). L'interrupteur SW5 (32) est fermé lorsque la sortie de la bascule digitale (29) est à l'état haut. L'interrupteur SW6 (33) est fermé lorsque la sortie de la bascule digitale (29) est à l'état bas. Une résistance RS (36) de faible valeur, qui est insérée entre la source du transistor nmos de puissance MN1 (6) et la masse. La borne positive de la résistance RS (36) est connectée à l'entrée positive de l'amplificateur différentiel de tension (17). - La figure 3 (FIG. 3) est une variante du schéma électrique de la-figure 1 (FIG. 1), concernant la contre-réaction de la boucle d'optimisation de la puissance d'entrée et de la puissance de sortie. Dans ce circuit, les sources de courants IB3 (30) et IB4 (31), les interrupteurs SW5 (32) et SW6 (33), et la capacité 04 (34) sont remplacées par un compteur digital (37) et un convertisseur digital analogique (DAC) (38). Le compteur digital (37) compte lorsque son entrée DPOW est à l'état haut (le code de sortie DFB du compteur augmente), et décompte lorsque son entrée DPOW est à l'état bas (le code de sortie DFB du compteur diminue). Le convertisseur digital analogique (DAC) (38) convertit le code digital de sortie DFB du compteur digital (37) en une tension analogique VFB qui suit une fonction monotone croissante en fonction du code digital DFB. Lorsque la puissance de sortie (VPV*IPV) du panneau solaire photovoltaïque diminue, le signal DPOW est à l'état bas. Alors, le compteur digital (37) réduit son code digital de sortie DFB, et le convertisseur digital analogique (DAC) (38) réduit sa tension de sortie VFB. Ainsi, les équations et le principe du circuit sont les même que pour le circuit de la figure 1 (FIG. 1). Ce circuit comporte: Une inductance L1 (8), dont la borne positive est connectée à la borne positive du panneau solaire photovoltaïque (1) qui est aussi l'entrée VPV du circuit. La borne négative du panneau solaire photovoltaïque (1) est connectée à la masse. Un transistor nmos de puissance MN1 (6) dont le drain est connecté à la borne négative de l'inductance L1 (8), et dont la source est connectée à la masse. Une diode de puissance D1 (9) dont l'anode est connectée à la borne négative de 10 l'inductance L1 (8), et dont la cathode est connectée à la sortie VOUT du circuit. Une capacité C1 (10) qui est connectée entre la sortie VOUT du circuit et la masse. Un circuit (5), dont la sortie pilote la grille du transistor nmos de puissance MN1 (6). Un circuit digital (4), dont la sortie est connectée à l'entrée du circuit (5). Un comparateur différentiel de tension (3), dont la sortie est connectée à l'entrée du 15 circuit digital (4). Un générateur de tension en forme de rampe (2), dont la sortie est connectée à l'entrée négative du comparateur différentiel de tension (3). Un pont diviseur résistif formé de deux résistance R2 (12) et R3 (13). La borne positive de la résistance R2 (12) est connectée à la borne positive du panneau solaire 20 photovoltaïque (1). La borne négative de la résistance R2 (12) est connectée à la borne positive de la résistance R3 (13). La borne négative de la résistance R3 (13) est connectée à la masse. Un transistor nmos MN2 (15), dont la grille est connectée au drain, et dont la source est connectée à la borne positive de la résistance R3 (13): 25 Deux sources de courant IB1 (14) et IB2 (16), qui ont la même valeur. La source de co.urant IB1 (14) est connectée au drain du transistor MN2 (15). La source de courant IB2 (16) est connectée à la source du transistor MN2 (15). Un transistor nmos MN4 (18) dont la source est connectée à la masse, et dont la grille est connectée au drain du transistor nmos MN2 (15). Le transistor MN4 (18) est 30 polarisé en zone linéaire. Un transistor nmos MN3 (19), dont la source est connectée au drain du transistor nmos MN4 (18). Un amplificateur différentiel de tension (17), dont la sortie est connectée à la grille du transistor nmos MN3 (19), et dont l'entrée négative est connectée à la source du 35 transistor nmos MN3 (19). Un miroir de courant formé de deux transistors pmos MP1 (20) et MP2 (21). Les sources des transistors pmos MP1 (20) et MP2 (21) sont connectées à l'alimentation VDD. Les grilles des transistors pmos MP1 (20) et MP2 (21) et le drain du transistor pmos MP1 (20) sont connectés au drain du transistor nmos MN3 (19). 40 Deux capacités C2 (23) et C3 (26), dont les bornes négatives sont connectées à la masse. - 12 - Un interrupteur SWO (24) qui est connecté entre la borne positive et la borne négative de la capacité 02 (23) et qui est fermé pendant une première phase (1)0. Un interrupteur SW4 (27) qui est connecté entre la borne positive et la borne négative de la capacité C3 (26) et qui est fermé pendant une deuxième phase Un interrupteur SW1 (22) qui est connecté entre le drain du transistor pmos MP2 (21) et la borne positive de la capacité C2 (24) et qui est fermé pendant la deuxième phase 431. Un interrupteur SW3 (25) qui est connecté entre le drain du transistor pmos MP2 (21) et la borne positive de la capacité 03 (26) et qui est fermé pendant une troisième phase c1)2. Un comparateur différentiel de tension (28), dont l'entrée positive est connectée à la borne positive de la capacité C3 (26), et dont l'entrée négative est connectée à la borne positive de la capacité 02 (24). Une bascule digitale (29) dont l'entrée est connectée à la sortie du comparateur différentiel de tension (28), et qui mémorise son entrée lors d'une quatrième phase (1)3. Un compteur digital (37) et un convertisseur digital analogique (38). Le compteur digital a son entrée digitale connectée à la sortie de la bascule digitale (29), compte lorsque son entrée est à l'état haut, décompte lorsque son entrée est à l'état bas. Le convertisseur digital analogique (38) convertit le signal digital de sortie du compteur digital (37) en une tension analogique qui est une fonction monotone croissante du code digital de sortie du compteur digital (37). La sortie du convertisseur digital analogique (38) est connectée à l'entrée positive du comparateur différentiel de tension (3)- Une résistance RS (7) de faible valeur, qui est insérée entre la borne positive du panneau solaire photovoltaïque (1) et la borne positive de l'inductance L1 (8). Un bloc de gain (35) convertit la tension différentielle aux bornes de la résistance RS (7) en une tension par rapport à la masse. La sortie du bloc de gain (35) est connectée à l'entrée positive de l'amplificateur différentiel de tension (17). - La figure 4 (FIG. 4) est une variante du schéma électrique de la figure 3 (FIG. 3), concernant la mesure du courant de sortie du panneau solaire photovoltaïque. Dans ce circuit, la résistance de mesure du courant d'entrée RS (36) est placée entre la source du transistor nmos de puissance MN1 (6) et la masse. Lorsque le transistor nmos de puissance MN1 (6) conduit (VGN est à l'état haut), son courant est égal à IPV. Ce circuit permet ainsi d'avoir une mesure du courant IPV du panneau solaire photovoltaïque, sans ajouter le bloc de gain (7) du circuit de la figure 3 (FIG. 3). Ainsi, les équations et le principe du circuit sont les même que pour le circuit de la figure 3 (FIG. 3). Ce circuit comporte: - 13 - Une inductance L1 (8), dont la borne positive est connectée à la borne positive du panneau solaire photovoltaïque (1) qui est aussi l'entrée VPV du circuit. La borne négative du panneau solaire photovoltaïque (1) est connectée à la masse. Un transistor nmos de puissance MN1 (6) dont le drain est connecté à la borne négative de l'inductance L1 (8), et dont la source est connectée à la masse. Une diode de puissance D1 (9) dont l'anode est connectée à la borne négative de l'inductance L1 (8), et dont la cathode est connectée à la sortie VOUT du circuit. Une capacité C1 (10) qui est connectée entre la sortie VOUT du circuit et la masse. Un circuit (5), dont la sortie pilote la grille du transistor nmos de puissance MN1 (6y. Un circuit digital (4), dont la sortie est connectée à l'entrée du circuit (5). Un comparateur différentiel de tension (3), dont la sortie est connectée à l'entrée du circuit digital (4). Un générateur de tension en forme de rampe (2), dont la sortie est connectée à l'entrée négative du comparateur différentiel de tension (3). Un pont diviseur résistif formé de deux résistance R2 (12) et R3 (13). La borne positive de la résistance R2 (12) est connectée à la borne positive du panneau solaire photovoltaïque (1). La borne négative de la résistance R2 (12) est connectée à la borne positive de la résistance R3 (13). La borne négative de la résistance R3 (13) est connectée à la masse. Un transistor nmos MN2 (15), dont la grille est connectée au drain, et dont la source est connectée à la borne positive de la résistance R3 (13). Deux sources de courant IB1 (14) et IB2 (16), qui ont la même valeur. La source de courant IB1 (14) est connectée au drain du transistor MN2 (15). La source de courant IB2 (16) est connectée à la source du transistor MN2 (15). Un transistor nmos MN4 (18) dont la source est connectée à la masse, et dont la grille est connectée au drain du transistor nmos MN2 (15). Le transistor MN4 (18) est polarisé en zone linéaire. Un transistor nmos MN3 (19), dont la source est connectée au drain du transistor nmos MN4 (18). Un amplificateur différentiel de tension (17), dont la sortie est connectée à la grille du transistor nmos MN3 (19), et dont l'entrée négative est connectée à la source du transistor nmos MN3 (19). Un miroir de courant formé de deux transistors pmos MP1 (20) et MP2 (21). Les sources des transistors pmos MP1 (20) et MP2 (21) sont connectées à l'alimentation VDD. Les grilles des transistors pmos MP1 (20) et MP2 (21) et le drain du transistor pmos MP1 (20) sont connectés au drain du transistor nmos MN3 (19). Deux capacités C2 (23) et C3 (26), dont les bornes négatives sont connectées à la masse. Un interrupteur SVVO (24) qui est connecté entre la borne positive et la borne négative de la capacité C2 (23) et qui est fermé pendant une première phase (1)0. - 14 - Un interrupteur SW4 (27) qui est connecté entre la borne positive et la borne négative de la capacité C3 (26) et qui est fermé pendant une deuxième phase el. Un interrupteur SW1 (22) qui est connecté entre le drain du transistor pmos MP2 (21) et la borne positive de la capacité C2 (24) et qui est fermé pendant la deuxième phase cI31. Un interrupteur SW3 (25) qui est connecté entre le drain du transistor pmos MP2 (21) et la borne positive de la capacité C3 (26) et qui est fermé pendant une troisième phase (1)2. Un comparateur différentiel de tension (28), dont l'entrée positive est connectée à la borne positive de la capacité C3 (26), et dont l'entrée négative est connectée à la borne positive de la capacité C2 (24). Une bascule digitale (29) dont l'entrée est connectée à la sortie du comparateur différentiel de tension (28), et qui mémorise son entrée lors d'une quatrième phase (1)3. Un compteur digital (37) et un convertisseur digital analogique (38). Le compteur digital a son entrée digitale connectée à la sortie de la bascule digitale (29), compte lorsque son entrée est à l'état haut, décompte lorsque son entrée est à l'état bas. Le convertisseur digital analogique (38) convertit le signal digital de sortie du compteur digital (37) en une tension analogique qui est une fonction monotone croissante du code digital de sortie du compteur digital (37). La sortie du convertisseur digital analogique (38) est connectée à l'entrée positive du comparateur différentiel de tension (3). Une résistance RS (36) de faible valeur, qui est insérée entre la source du transistor nnnos de puissance MN1 (6) et la masse. La borne positive de la résistance RS (36) est connectée à l'entrée positive de l'amplificateur différentiel de tension (17).25