Brevet FR3003367A1 — publié le 20140919

ESTIMATION DE LA FIABILITE D'UN CIRCUIT LOGIQUE DESCRIPTION DOMAINE TECHNIQUE La présente invention concerne les circuits logiques, et plus particulièrement l'estimation de leur fiabilité. Les circuits logiques sont aujourd'hui de plus en plus petits. Cette réduction d'échelle a un impact négatif sur la fiabilité des systèmes électroniques et les rend plus assujettis aux erreurs. Les concepteurs et utilisateurs de ces systèmes ont en conséquence besoin de connaître l'impact que peuvent avoir ces erreurs sur le fonctionnement du circuit pour déterminer s'il respecte les contraintes de fiabilité requises par l'application et pour prendre les mesures correctives le cas échéant. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Les solutions d'estimation de la fiabilité des circuits numériques peuvent être classées en deux grandes familles : les techniques analytiques et les techniques d'injection de fautes. La solution d'estimation de la fiabilité d'un circuit numérique la plus répandue est l'injection de fautes et la comparaison du comportement du circuit par rapport à un circuit de référence exempt de fautes. L'injection de fautes peut être mise en oeuvre de deux manières principales : par expérimentation ou par simulation. L'expérimentation requiert l'existence de circuits réels, exposés à des sources de fautes provoquées ou naturelles. La simulation repose sur une approche logicielle d'injection de fautes, c'est-à-dire, par la modification de la valeur du bit à l'endroit où la faute est supposée avoir lieu. Elle peut s'appliquer dans la phase de conception ce qui lui confère un avantage considérable par rapport à l'expérimentation en termes de coût de projet. Il existe plusieurs approches d'injection logicielle de fautes. Quelles qu'elles soient, ces approches souffrent du problème de précision, du fait d'un temps de simulation exponentiellement dépendant du nombre de cas de fautes considérés. Dans la réalité, seul un sous-ensemble des fautes est traité, ce qui n'est pas suffisant car toutes les fautes simples et aussi les fautes multiples peuvent se produire. En outre, il n'y a pas de méthode formelle permettant de préciser quel sous- ensemble de fautes est représentatif et les fautes non évaluées peuvent avoir un impact important sur le comportement du circuit. Les techniques analytiques d'estimation de la fiabilité des circuits numériques reposent sur des modèles probabilistes des blocs de base du circuit, en leur attribuant une probabilité d'erreur et en estimant à partir de cela la probabilité d'erreur du circuit global. Il existe des solutions permettant le traitement de fautes simples ou multiples. Certaines de ces approches ont une complexité de mise en oeuvre linéaire avec le nombre de blocs de base, comme par exemple dans "Signal probability for reliability evaluation of logic circuits," Microelectronics Reliability, vol. 48, no. 8-9, pp. 1586 - 1591, 2008, de D. T. Franco, M. C. Vasconcelos, L. Naviner, and J.-F. Naviner, ce qui permet l'analyse de circuits complexes mais la précision de l'estimation dépend de la nature du circuit (problème de fan-out reconvergent). D'autres méthodes, comme par exemple dans le document FR 2 958 470, constituent une référence en termes de précision de l'estimation. Cependant, la complexité de calcul inhérente aux approches analytiques précises limite leur application aux circuits de très petite taille. Par ailleurs, ces approches ne s'appliquent qu'aux circuits combinatoires. Les solutions d'estimation existantes n'offrent qu'une réponse partielle au problème posé dans la mesure où leurs complexités de mise en oeuvre restreignent leurs utilisations à des circuits de très petite taille, à seul un sous-ensemble des types de circuits (par exemple, des blocs combinatoires) ou n'apportent qu'une estimation peu précise. EXPOSÉ DE L'INVENTION L'invention vise à résoudre les problèmes de la technique antérieure en fournissant un procédé d'estimation de la fiabilité d'un circuit logique, caractérisé en ce qu'il comporte les étapes de : - décomposition du circuit en sous-ensembles, - association à chaque sous-ensemble d'une valeur de faute représentant le nombre de fautes que le sous-ensemble peut produire, - association à chaque sous-ensemble d'une fonction d'analyse comportant au moins une entrée recevant au moins une valeur d'entrée indiquant combien de fautes peuvent atteindre le sous-ensemble, et au moins une sortie délivrant au moins une valeur de sortie indiquant combien de fautes peuvent sortir du sous-ensemble, la au moins une valeur de sortie étant déterminée en fonction de la au moins une valeur d'entrée et de la valeur de faute. Grâce à l'invention, il est possible d'estimer de manière efficace et réaliste la fiabilité du circuit logique avant même qu'il ne soit fabriqué. L'invention permet l'analyse de circuits combinatoires et/ou séquentiels selon une approche globale, représentative des circuits numériques réels. L'invention prend en compte les cas de fautes simples et multiple. Là aussi, l'approche est globale et plus représentative des technologies avancées. La complexité de mise en oeuvre de l'invention est linéaire avec le nombre de composants. L'invention est applicable à des circuits complexes comportant un grand nombre de composants. L'invention peut être mise en oeuvre sur une plateforme matérielle (ex. FPGA) ce qui permet une accélération de la simulation par rapport à une mise en oeuvre logicielle. L'invention est naturellement intégrable dans un flot de conception classique et ne nécessite aucune modification dans le flot de développement. En effet, les informations nécessaires pour mettre en oeuvre l'invention sont déjà disponibles dans le flot de conception du circuit logique. L'invention est automatisable, c'est-à-dire que la transformation/modélisation ainsi que l'analyse peuvent être mises en oeuvre par un programme logiciel. L'invention fournit des informations sur la susceptibilité du circuit en fonction du temps. L'analyse du comportement du circuit est fine et riche. Elle permet de connaître l'évolution de la fiabilité du circuit en fonctions des configurations des entrées du circuit, et ce à chaque cycle d'horloge. L'invention permet d'identifier les blocs les plus critiques du circuit ce qui permet de mettre en oeuvre une stratégie d'amélioration de fiabilité sélective. Selon une caractéristique préférée, le procédé d'estimation de la fiabilité d'un circuit logique selon l'invention comporte en outre les étapes de : - calcul d'amont en aval des valeurs de sortie de chaque sous-ensemble, - détermination d'une fiabilité du circuit à partir de la au moins une valeur de sortie calculée par la fonction d'analyse du sous-ensemble le plus en aval. Ces calculs sont relativement simples et rapides à effectuer, car ils concernent chacun ou sous-ensemble du circuit, dont la taille et la complexité sont choisies par l'utilisateur. Selon une caractéristique préférée, la fonction d'analyse est adaptée pour générer un signal de contrôle qui indique à une autre fonction d'analyse d'un sous- ensemble connecté en aval qu'elle a terminé son analyse. Selon une caractéristique préférée, fonction d'analyse est adaptée pour recevoir un signal de contrôle qui indique qu'une autre fonction d'analyse d'un sous-ensemble connecté en amont a terminé son analyse. Ainsi les calculs sont effectués d'amont en aval. Selon des caractéristiques alternatives, le sous-ensemble est une porte logique ou un élément de mémorisation ou un assemblage de portes logiques et d'éléments de mémorisation. En effet, l'invention s'applique pour différentes tailles de sous-ensembles, que l'utilisateur choisit en fonction de la complexité du circuit logique. L'invention concerne aussi un dispositif d'estimation de la fiabilité d'un circuit logique, caractérisé en ce qu'il comporte : - des moyens de décomposition du circuit en sous-ensembles, - des moyens d'association à chaque sous-ensemble d'une valeur de faute représentant le nombre de fautes que le sous-ensemble peut produire, - des moyens d'association à chaque sous-ensemble d'une fonction d'analyse comportant au moins une entrée recevant au moins une valeur d'entrée indiquant combien de fautes peuvent atteindre le sous-ensemble, et au moins une sortie délivrant au moins une valeur de sortie indiquant combien de fautes peuvent sortir du sous-ensemble, la au moins une valeur de sortie étant déterminée en fonction de la au moins une valeur d'entrée et de la valeur de faute. Le dispositif selon l'invention présente des avantages analogues à ceux précédemment exposés. Dans un mode particulier de réalisation, les étapes du procédé selon l'invention sont mises en oeuvre par des instructions de programme d'ordinateur. En conséquence, l'invention vise aussi un programme d'ordinateur sur un support d'informations, ce programme étant susceptible d'être mis en oeuvre dans un ordinateur, ce programme comportant des instructions adaptées à la mise en oeuvre des étapes d'un procédé tel que décrit ci-dessus. Ce programme peut utiliser n'importe quel langage de programmation, et être sous la forme de code source, code objet, ou de code intermédiaire entre code source et code objet, tel que dans une forme partiellement compilée, ou dans n'importe quelle autre forme souhaitable. L'invention vise aussi un support d'informations lisible par un ordinateur, et comportant des instructions de programme d'ordinateur adaptées à la mise en oeuvre des étapes d'un procédé tel que décrit ci-dessus. Le support d'informations peut être n'importe quelle entité ou dispositif capable de stocker le programme. Par exemple, le support peut comporter un moyen de stockage, tel qu'une ROM, par exemple un CD ROM ou une ROM de circuit microélectronique, ou encore un moyen d'enregistrement magnétique, par exemple une disquette ou un disque dur. D'autre part, le support d'informations peut être un support transmissible tel qu'un signal électrique ou optique, qui peut être acheminé via un câble électrique ou optique, par radio ou par d'autres moyens. Le programme selon l'invention peut être en particulier téléchargé sur un réseau de type Internet. Alternativement, le support d'informations peut être un circuit intégré dans lequel le programme est incorporé, le circuit étant adapté pour exécuter ou pour être utilisé dans l'exécution du procédé selon l'invention. BRÈVE DESCRIPTION DES DESSINS D'autres caractéristiques et avantages apparaîtront à la lecture d'un mode de réalisation préféré donné à titre d'exemple non limitatif, décrit en référence aux figures dans lesquelles : La figure 1 représente un procédé d'estimation de la fiabilité d'un circuit logique selon l'invention, La figure 2 représente une mise en oeuvre de l'estimation de la fiabilité d'un circuit logique, selon l'invention La figure 3a représente un circuit logique dont on veut estimer la fiabilité selon l'invention, La figure 3b représente une mise en oeuvre de l'estimation de la fiabilité du circuit logique de la figure 3a, selon l'invention, et La figure 4 représente un dispositif d'estimation de la fiabilité d'un circuit logique selon l'invention. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Selon un mode de réalisation préféré représenté aux figures 1 et 2, le procédé d'estimation de la fiabilité d'un circuit logique comporte des étapes El à E5. L'étape El est la décomposition du circuit en sous-ensembles. Un sous- ensemble SE est une portion de circuit et constitue donc lui-même un circuit logique. Le sous-ensemble peut comporter seulement une porte logique, ou seulement un élément de mémorisation ou être un assemblage de portes logiques et d'éléments de mémorisation. Le sous-ensemble comporte N entrées et M sorties. L'étape suivante E2 est l'association à chaque sous-ensemble d'une valeur de faute gf représentant le nombre de fautes que le sous-ensemble peut produire. L'étape suivante E3 est l'association à chaque sous-ensemble d'une fonction d'analyse FA comportant au moins une entrée recevant au moins une valeur d'entrée indiquant combien de fautes peuvent atteindre le sous-ensemble, et au moins une sortie délivrant au moins une valeur de sortie indiquant combien de fautes peuvent sortir du sous-ensemble, la au moins une valeur de sortie étant déterminée en fonction de la au moins une valeur d'entrée et de la valeur de faute. Le nombre d'entrées et donc de valeurs d'entrée de la fonction d'analyse FA est égal au nombre N d'entrées du sous-ensemble SE. De manière similaire, le nombre de sorties et donc de valeurs de sortie de la fonction d'analyse FA est égal au nombre M de sorties du sous-ensemble SE. L'étape suivante E4 est le calcul d'amont en aval des valeurs de sortie de la fonction d'analyse de chaque sous-ensemble. Une valeur de sortie est calculée pour chacun des signaux de sortie de chaque sous-ensemble. Une fonction d'analyse commence ses calculs après réception de signaux de contrôle SC générés par les fonctions d'analyse des sous-ensembles connectés en amont. Lorsqu'elle a terminé ses calculs, une fonction d'analyse génère un signal de contrôle SC et le transmet à la fonction d'analyse du ou des sous-ensemble(s) connecté(s) en aval. L'étape suivante E5 est la détermination d'une fiabilité du circuit à partir de la au moins une valeur de sortie calculée par la fonction d'analyse du sous-ensemble le plus en aval. En référence à la figure 3a, un circuit de logique combinatoire comporte trois portes. Deux entrées El et E2 du circuit sont les entrées respectives de deux portes « NON », ou inverseurs, 1 et 2 en parallèle. Les deux sorties respectives 51 et S2 des deux inverseurs sont reliées aux deux entrées E31 et E32 d'une porte « ET)> 3. La sortie S3 de la porte « ET)> est la sortie du circuit logique. En référence à la figure 3b, on applique le procédé d'estimation selon l'invention au circuit de la figure 3a. On décompose le circuit logique en trois sous- ensembles chacun constitué d'un élément logique. Ainsi, un premier sous-ensemble SE1 comporte la porte 1, un second sous-ensemble SE2 comporte la porte 2 et un troisième sous-ensemble SE3 comporte la porte 3. On a ici décomposé le circuit au niveau le plus fin, celui de la porte logique, mais bien entendu, la décomposition d'un circuit peut être faite à un niveau de granularité plus élevé. De manière générale, un sous-ensemble est une portion du circuit logique dont on veut estimer la fiabilité. Le sous-ensemble est donc lui-même un circuit logique. On associe à chaque sous-ensemble une valeur de faute représentant le nombre de fautes que le sous-ensemble peut produire. Les inverseurs 1 et 2 reçoivent respectivement la valeur de faute gf1 et gf2 valant 1. En effet, la valeur de faute d'un sous-ensemble est considérée par rapport à celle d'un inverseur, qui est prise comme référence. Il existe plusieurs métriques possibles pour déterminer la valeur de faute d'un sous-ensemble. Par exemple, on considère la surface du sous-ensemble. En prenant toujours comme référence un inverseur auquel une valeur de faute égale à 1 est affectée, si un sous-ensemble a une surface quatre fois plus grande, sa valeur de faute sera 4. La porte « ET)> 3 reçoit la valeur de faute gf3 valant 2. Une fonction d'analyse est définie pour chaque sous-ensemble. La fonction d'analyse traduit la capacité de masquage de faute du sous-ensemble, c'est-à- dire la possibilité qu'une entrée fausse ne provoque pas une sortie fausse du sous- ensemble. La capacité de masquage d'un inverseur est nulle. Ainsi, la valeur de sortie ofs1 de la fonction d'analyse FA1 s'exprime en fonction de la valeur d'entrée ifs1 de la fonction d'analyse et de la valeur de faute gf1 du sous-ensemble SE1 : ofs1 = ifs1 + gf1. De manière similaire, la valeur de sortie ofs2 de la fonction d'analyse FA2 s'exprime en fonction de la valeur d'entrée ifs2 de la fonction d'analyse et de la valeur de faute gf2 du sous-ensemble SE2 : ofs2 = ifs2 + gf2. Les valeurs de sorties ofs1 et ofs2 constituent les valeurs d'entrée ifs31 et ifs32 de la fonction d'analyse FA3. La valeur de sortie ofs3 de la fonction d'analyse FA3 s'exprime en fonction de ses valeurs d'entrée et de la valeur de faute gf3 du sous-ensemble SE3 : ofs3 = f(ifs31, ifs32, gf3) où f représente la fonction d'analyse. On peut aussi écrire cette expression sous la forme : ofs3 = ifs31.w31 + ifs32.w32 + (ifs31 +ifs32).w3 + gf3 où w31, w32 et w3 sont des facteurs de pondération. D'une manière générale, pour un sous-ensemble ayant plusieurs entrées, la fonction d'analyse prend en compte les fautes individuelles sur chacune des entrées et les fautes multiples, c'est-à- dire les fautes simultanées sur deux entrées, trois entrées, etc. La fonction d'analyse f est par exemple implémentée sous la forme d'un automate fini. En variante, la fonction d'analyse est mise en oeuvre par un circuit combinatoire ou une table de référence. Dans le cas d'une mise en oeuvre de la fonction d'analyse par automate fini, et pour le cas du sous-ensemble SE3 de la figure 3b, l'automate fini présente cinq états, qui sont : attente, erreur sur l'entrée E31, erreur sur l'entrée E32, erreurs sur les deux entrées, et terminé. A l'état d'attente, on a ofs3 = gf3 = 2. En passant à l'état suivant d'erreur sur l'entrée E31, la valeur de sortie ofs3 est incrémentée d'une valeur qui dépend d'une quantité de fautes sur le signal de l'entrée E31. La valeur d'incrémentation est déterminée empiriquement et vaut par exemple 0.5. En passant à l'état suivant d'erreur sur l'entrée E32, la valeur de sortie ofs3 est incrémentée d'une valeur qui dépend d'une quantité de fautes sur le signal de l'entrée E32. Dans cet exemple, les sous-circuits SE1 et SE2 étant identiques, la valeur d'incrémentation est la même que la précédente et vaut également 0.5. Il est possible d'affecter des poids différents aux entrées du sous- ensemble. L'état suivant d'erreurs simultanées sur l'entrée E31 et sur l'entrée E32 est considéré comme moins probable. La valeur d'incrémentation est donc inférieure aux précédentes, et vaut par exemple 0.25. A l'état suivant, dit terminé, le calcul de la valeur ofs3 est achevé : ofs3 = 2 + 0.5 + 0.5 + 0.25 = 3.25 Pour déterminer la fiabilité du circuit, on suppose que le circuit est analogue à une chaîne d'inverseurs, en l'occurrence 3.25 inverseurs. En supposant qu'une porte avec une valeur de faute valant 1 est équivalente à une porte de fiabilité q égale à 99.999%, alors la fiabilité R du circuit est égale à : R = es3 = 0.999993.25 = 0.9999675 La fiabilité a été calculée en se basant sur une probabilité, cependant d'autres métriques sont possibles. Par exemple, la fiabilité peut être exprimée par un taux d'erreur moyen ou un taux d'erreurs maximal accepté. Les calculs sont effectués de sous ensemble en sous-ensemble, successivement d'amont vers aval. Pour cela, la fonction d'analyse d'un sous-ensemble est adaptée pour générer un signal de contrôle qui indique à une autre fonction d'analyse d'un sous-ensemble connecté en aval qu'elle a terminé son analyse. Seul le dernier sous-ensemble n'a pas besoin de générer ce signal de contrôle. De manière correspondante, la fonction d'analyse d'un sous-ensemble est adaptée pour recevoir un signal de contrôle qui indique qu'une autre fonction d'analyse d'un sous-ensemble connecté en amont a terminé son analyse. Seul le sous-ensemble le plus en amont n'a pas besoin de recevoir ce signal de contrôle. Ainsi, les sous-ensembles SE1 et 5E2 sont tous les deux les sous- ensembles les plus en amont. Ils n'ont pas besoin de recevoir un signal de contrôle d'un autre sous-ensemble pour effectuer leurs calculs. Lorsque les sous-ensembles SE1 et 5E2 ont terminé leurs calculs respectifs, ils génèrent chacun un signal de contrôle qu'ils transmettent au sous-ensemble SE3 pour lui indiquer qu'ils ont terminé. Le sous-ensemble SE3 ne commence ses calculs que lorsqu'il a reçu les signaux de contrôle des sous-ensembles qui lui sont connectés en amont. Les circuits numériques séquentiels contiennent des éléments combinatoires et des bascules. Les bascules n'ont pas de capacité de masquage logique de faute. Ainsi, une bascule, et par conséquent un sous-ensemble constitué de bascules, qui a une valeur de faute gf et qui reçoit une valeur d'entrée ifs, a une valeur de sortie ofs donnée par ofs = ifs + gf. Une bascule est donc modélisée par un élément de mémoire pour stocker la valeur de faute gf et un additionneur pour réaliser le calcul de la valeur de sortie ofs. Par rapport au circuit séquentiel d'origine, dont les composants reçoivent un signal d'horloge, il n'est pas possible d'effectuer les calculs selon l'invention sur la base de ce même signal d'horloge. Des signaux de contrôle spécifiques sont alors utilisés pour que les calculs soient effectués d'amont en aval, comme précédemment. Ces signaux de contrôle sont analogues à ceux d'un circuit combinatoire. La figure 4 représente un mode de réalisation particulier de dispositif d'estimation de la fiabilité d'un circuit logique, selon l'invention. Le dispositif d'estimation de la fiabilité d'un circuit logique comporte : - des moyens de décomposition du circuit en sous-ensembles, - des moyens d'association à chaque sous-ensemble d'une valeur de faute représentant le nombre de fautes que le sous-ensemble peut produire, - des moyens d'association à chaque sous-ensemble d'une fonction d'analyse comportant au moins une entrée recevant au moins une valeur d'entrée indiquant combien de fautes peuvent atteindre le sous-ensemble, et au moins une sortie délivrant au moins une valeur de sortie indiquant combien de fautes peuvent sortir du sous-ensemble, la au moins une valeur de sortie étant déterminée en fonction de la au moins une valeur d'entrée et de la valeur de faute. Le dispositif d'estimation de la fiabilité d'un circuit logique a la structure générale d'un ordinateur. Il comporte notamment un processeur 100 exécutant un programme d'ordinateur mettant en oeuvre le procédé selon l'invention, une mémoire 101, une interface d'entrée 102 et une interface de sortie 103. Ces différents éléments sont classiquement reliés par un bus 105. L'interface d'entrée 102 est reliée au moteur et est destinée à recevoir les informations nécessaires au test du clapet. Le processeur 100 exécute les traitements précédemment exposés. Ces traitements sont réalisés sous la forme d'instructions de code du programme d'ordinateur qui sont mémorisées par la mémoire 101 avant d'être exécutées par le processeur 100. La mémoire 101 mémorise en outre les valeurs calculées. L'interface de sortie 103 est reliée à une interface qui fournit à un utilisateur l'estimation de la fiabilité du circuit logique. Annexe : Liste de documents d'art antérieur : [1] D. T. Franco, M. C. Vasconcelos, L. Naviner, and J.-F. Naviner, "Signal probability for reliability evaluation of logic circuits," Microelectronics Reliability, vol. 48, no. 8-9, pp. 1586 - 1591, 2008. [2] K. N. Patel, I. L. Markov, and J. P. Hayes, "Evaluating circuit reliability under probabilistic gate-level fault models," In International Workshop on Logic Synthesis, IWLS, 2003, pp. 59-64. [3] S. Krishnaswamy, G. Viamontes, I. Markov, and J. Hayes, "Accurate reliability evaluation and enhancement via probabilistic transfer matrices," Design, Automation and Test in Europe, 2005. Proceedings, march 2005, pp. 282 - 287 Vol. 1. [4] J. Torras Flaquer, J-M. Daveau, L. Naviner, P. Roche, Procédé d'estimation de la fiabilité d'un circuit électronique, système informatique et produit programme d'ordinateur correspondants, brevet n°810-1155FR, 2010. [5] C. Lopez-Ongil, M. Garcia-Valderas, M. Portela-Garcia, L.Entrena « Autonomous fault emulation: a new FPGA-based acceleration system for hardness evaluation », IEEE Transactions on nuclear science, Vol. 54, n° 1, February 2007. [6] M.A. Aguirre, V. Baena, J. TOmbs, M. Violante, « A new approach to estimate the effect of single event transients in complex circuits », IEEE Transactions on nuclear science, Vol. 54, n° 4, August 2007. [7] J.R. Azambuja, S. Pagliarini, M. Altieri, F. Lima Kastensmidt, M. Hübner, J. Becker, G. Foucard, R. Valazco "A fault tolerant approach to detect transient faults in microprocessors based on a non-intrusive reconfigurable hardware", IEEE Transactions on nuclear science, Vol. 59, n° 4, August 2012.30 REVENDICATIONS1. Procédé d'estimation de la fiabilité d'un circuit logique, caractérisé en ce qu'il comporte les étapes de : - décomposition du circuit en sous-ensembles (SE, SE1, 5E2, 5E3), - association à chaque sous-ensemble d'une valeur de faute (gf, gf1, gf2, gf3) représentant le nombre de fautes que le sous-ensemble peut produire, - association à chaque sous-ensemble d'une fonction d'analyse (FA, FA1, FA2, FA3) comportant au moins une entrée recevant au moins une valeur d'entrée indiquant combien de fautes peuvent atteindre le sous-ensemble, et au moins une sortie délivrant au moins une valeur de sortie indiquant combien de fautes peuvent sortir du sous-ensemble, la au moins une valeur de sortie étant déterminée en fonction de la au moins une valeur d'entrée et de la valeur de faute. 2. Procédé d'estimation de la fiabilité d'un circuit logique selon la revendication 1, caractérisé en ce qu'il comporte en outre les étapes de : - calcul d'amont en aval des valeurs de sortie de chaque sous-ensemble, - détermination d'une fiabilité du circuit à partir de la au moins une valeur de sortie calculée par la fonction d'analyse du sous-ensemble le plus en aval. 20 3. Procédé d'estimation de la fiabilité d'un circuit logique selon la revendication 1 ou 2, caractérisé en ce que la fonction d'analyse est adaptée pour générer un signal de contrôle qui indique à une autre fonction d'analyse d'un sous-ensemble connecté en aval qu'elle a terminé son analyse. 25 4. Procédé d'estimation de la fiabilité d'un circuit logique selon l'une quelconque des revendications 1 à 3, caractérisé en ce que la fonction d'analyse est adaptée pour recevoir un signal de contrôle qui indique qu'une autre fonction d'analyse d'un sous-ensemble connecté en amont a terminé son analyse. 5. Procédé d'estimation de la fiabilité d'un circuit logique selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le sous-ensemble est une porte logique. 6. Procédé d'estimation de la fiabilité d'un circuit logique selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le sous-ensemble est un élément de mémorisation. 7. Procédé d'estimation de la fiabilité d'un circuit logique selon l'une quelconque des revendications 1 à 4, caractérisé en ce que le sous-ensemble est un assemblage de portes logiques et d'éléments de mémorisation. 8. Dispositif d'estimation de la fiabilité d'un circuit logique, caractérisé en ce qu'il comporte : - des moyens de décomposition du circuit en sous-ensembles, - des moyens d'association à chaque sous-ensemble d'une valeur de faute représentant le nombre de fautes que le sous-ensemble peut produire, - des moyens d'association à chaque sous-ensemble d'une fonction d'analyse comportant au moins une entrée recevant au moins une valeur d'entrée indiquant combien de fautes peuvent atteindre le sous-ensemble, et au moins une sortie délivrant au moins une valeur de sortie indiquant combien de fautes peuvent sortir du sous-ensemble, la au moins une valeur de sortie étant déterminée en fonction de la au moins une valeur d'entrée et de la valeur de faute. 9. Programme d'ordinateur comportant des instructions pour l'exécution des étapes du procédé selon l'une quelconque des revendications 1 à 7 lorsque ledit programme est exécuté par un ordinateur. 10. Support d'enregistrement lisible par un ordinateur sur lequel est enregistré un programme d'ordinateur comprenant des instructions pour l'exécution des étapes du procédé selon l'une quelconque des revendications 1 à 7.5