Brevet FR3007867A1 — publié le 20150102

NEURONE ARTIFICIEL COMPRENANT UNE MEMOIRE RESISTIVE L'invention concerne un neurone artificiel comprenant une mémoire résistive. Elle s'applique au domaine des réseaux de neurones artificiels et 5 de l'informatique cognitive. Ces réseaux sont schématiquement inspirés des réseaux de neurones biologiques dont ils imitent le fonctionnement. Le domaine technique des réseaux de neurones et de l'informatique cognitive gagne en importance ces dernières années. Des applications potentielles sont à l'étude notamment pour la robotique, l'analyse de données 10 à grande échelle et des systèmes autonomes intelligents et le calcul bioinspirés. Les réseaux de neurones artificiels sont composés essentiellement de neurones interconnectés entre eux par des synapses. Les synapses sont habituellement mises en oeuvre par des mémoires numériques ou des composants résistifs dont la conductance varie en fonction de la tension ou 15 du courant appliquée à leurs bornes. Deux techniques connues peuvent être utilisées pour mettre en oeuvre la stochasticité dans les systèmes neuromorphiques. Elles sont décrites dans l'article de M.Suri et al. intitulé CBRAM devices as binary synapses for lowpower stochastic neuromorphic systems: Auditory (Cochlea) and visuel 20 (Retina) cognitive processing applications, International Electron Devices Meeting (IEDM) pp.10.3.1-10.3.4 (2012),. La première technique consiste à introduire la stochasticité à l'aide de circuits générateurs de nombres aléatoires PRNG (Pseudo-Random Noise Generator). Ces circuits occupent grande surface de silicium et sont 25 complexes à concevoir. Ainsi, si le nombre de synapses et de neurones dans le réseau neuronal est élevé, une grande partie de la surface de la puce électronique mettant en oeuvre le système neuromorphique sera consacrée à la mise en oeuvre de circuits générateurs de nombres aléatoires externes. En effet, un grand nombre de transistors est nécessaire à la mise en oeuvre des 30 différentes portes logiques des circuits PNRG. Si les circuits générateurs de nombres aléatoires sont mis en oeuvre à l'extérieur de la puce électronique du système neuromorphique, le phénomène de dissipation de puissance peut alors devenir important. La deuxième technique utilise les propriétés physiques de dispositifs à base de mémoires résistives utilisés pour la mise en oeuvre des synapses. 5 Le principal inconvénient de cette deuxième technique est son manque de flexibilité. Les conditions de programmation utilisées pour obtenir une commutation d'un état à un autre intrinsèque probabiliste ou stochastique dépendent de la technologie et des matériaux utilisés pour fabriquer les dispositifs synaptiques. Ainsi, si des dispositifs de type CBRAM (Conductive10 Bridge Random Access Memory) sont choisis, leurs conditions de programmation intrinsèques ne pourront pas être réutilisées pour une autre technologie synaptique. De plus, les dispositifs synaptiques peuvent se dégrader lorsqu'ils sont utilisés fréquemment. En conséquence, leurs conditions de programmation peuvent changer au cours du temps. 15 Un des buts de l'invention est notamment de remédier aux inconvénients précités. A cet effet l'invention a pour objet un circuit pour la mise en oeuvre d'un neurone artificiel, ledit circuit comprenant un intégrateur d'un signal d'entrée 20 de manière à produire un signal de tension Vmem, un générateur de signal produisant une impulsion de sortie lors du déclenchement du circuit c'est-à-dire lorsque la tension Vmem est supérieure ou égale à une tension Vth prédéterminée, le neurone comprenant en outre un module de contrôle stochastique comprenant une mémoire résistive configurable soit en un état 25 de haute résistance appelé état de charge soit en un état de basse résistance appelé état de décharge, la mémoire résistive étant adaptée de manière à ce que la tension Vmem soit maintenue suite à l'intégration du signal d'entrée lorsque la mémoire résistive est configurée en état de charge, la mémoire résistive étant en outre adaptée de manière à abaisser la tension 30 Vmem lorsqu'elle est configurée en état de décharge, la mémoire résistive étant configurée par défaut en état de charge et contrôlée de manière à ce qu'elle bascule en état de décharge lorsqu'une impulsion de sortie est produite. L'état de charge correspond par exemple à l'état de haute résistance et l'état de décharge à l'état de basse résistance. La mémoire résistive est choisie par exemple parmi les technologies suivantes : CBRAM, PMC, EMC, PCM, OXRAM, MRAM, STT-RAM. Un basculement de l'état de charge vers l'état de décharge est contrôlé par exemple par le module de contrôle stochastique en modifiant la tension appliquée aux bornes de la mémoire résistive. La commutation est mise en oeuvre par exemple en contrôlant la tension aux bornes de la mémoire résistive à l'aide d'un composant 01 fonctionnant comme un interrupteur configuré en circuit fermé dans l'état de décharge et en circuit ouvert dans l'état de charge. Le composant 01 fonctionnant par exemple comme un interrupteur est un 15 transistor. Le transistor 01 est par exemple de type MOSFET. Une impulsion de contrôle de la commutation est par exemple générée en même temps qu'une impulsion de sortie de manière à configurer le composant 01 en circuit fermé. 20 La mémoire résistive est par exemple réinitialisée en état de charge après chaque basculement vers l'état de décharge. Cette réinitialisation est par exemple effectuée dès que l'émission d'une impulsion de sortie est terminée. L'intégrateur est par exemple mis en oeuvre par une capacité Cmem 25 reliée à la masse. La mémoire résistive est par exemple bipolaire. La mémoire résistive est par exemple unipolaire. L'invention a aussi pour objet un système neuromorphique comprenant un ensemble d'au moins un neurone d'entrée, un ensemble d'au moins un 30 neurone de sortie et un réseau de synaptique, ledit réseau synaptique reliant les neurones d'entrées aux neurones de sorties, l'ensemble d'au moins un neurone d'entrée et/ou l'ensemble d'au moins un neurone de sortie étant mis en oeuvre par au moins un circuit selon l'un des revendications précédentes. D'autres caractéristiques et avantages de l'invention apparaîtront à l'aide de la description qui suit donnée à titre illustratif et non limitatif, faite en regard des dessins annexés parmi lesquels : la figure 1 représente un synoptique fonctionnel d'un réseau de neurones artificiel selon l'art antérieur ; la figure 2 donne un exemple de système neuromorphique pouvant mettre en oeuvre l'invention ; la figure 3 illustre schématiquement le principe d'un dispositif neuronal de type LIF ; la figure 4 présente de manière simplifiée l'architecture d'un neurone artificiel de type S-LIF ; la figure 5 illustre les deux états d'une mémoire résistive de type CBRAM ainsi que la dispersion des valeurs de résistance associées à ces états ; la figure 6a illustre schématiquement une mémoire CBRAM après que le filament se soit cassé ; la figure 6b représente la distribution de probabilité de la hauteur restante h du filament après rupture exprimée en nanomètres ; la figure 6c représente la distribution de probabilité du temps Tset de passage de l'état de basse résistance à l'état de haute résistance exprimé en millisecondes ; la figure 6d représente la distribution de probabilité de la tension Vset appliquée aux bornes de la mémoire résistive CBRAM ; la figure 7 donne un exemple de circuit mettant en oeuvre un neurone artificiel de type S-LIF ; la figure 8 illustre le fonctionnement stochastique d'un neurone S-LIF ; la figure 9 comprend cinq courbes présentant chacune une succession d'impulsions de sortie d'un neurone artificiel ; la figure 10 représente un exemple de circuit mettant en oeuvre un neurone artificiel de type S-LIF utilisant une mémoire résistive unipolaire. La figure 1 représente un synoptique fonctionnel d'un réseau de neurones artificiel selon l'art antérieur. Une pluralité de neurones d'entrée 101, 102, 103, 104 sont connectés à une pluralité de neurones de sortie 110, 120 par l'intermédiaire d'une pluralité de synapses artificielles 111, 112, 113, 114, 121, 122, 123, 124. Une synapse artificielle peut être réalisée au moyen d'un dispositif memristif appelée aussi mémoire résistive dont la conductance G varie en fonction du courant ou de la tension appliquée à ses bornes. Une synapse 111 a l'un de ses deux terminaux connecté à un neurone d'entrée 101 et l'autre terminal connecté à un neurone de sortie 110. Un neurone artificiel est un composant actif qui peut présenter simultanément ou séparément les fonctions de neurone d'entrée et/ou de neurone de sortie. Un neurone artificiel est appelé neurone d'entrée lorsqu'il est connecté en aval d'une synapse et neurone de sortie lorsqu'il est connecté en amont d'une synapse. Les neurones artificiels peuvent être actifs ou inactifs. Sur la figure 1, à titre d'exemple, les neurones d'entrée 101, 102 sont considérés actifs et les neurones d'entrée 103, 104 inactifs. De même le neurone de sortie 110 est actif alors que le neurone de sortie 120 est inactif. Un neurone est actif lorsqu'à l'instant considéré, il émet une impulsion. La durée de son état « actif » peut être prédéterminée. La figure 2 donne un exemple de système neuromorphique pouvant 30 mettre en oeuvre l'invention. Un tel système peut être implémenté sur un unique circuit dédié, sur un circuit programmable ou en utilisant une combinaison des deux. Ainsi certaines parties peuvent être mises en oeuvre par logiciel et d'autres à l'aide d'architectures dédiées. Ce système se compose de quatre blocs principaux. Un premier bloc 200 met en oeuvre une matrice mémoire non volatile ou une mémoire de type « crossbar ». Un bloc 201 comprenant des neurones d'entrée est utilisé pour la génération de signaux d'entrée qui seront injectés dans le bloc de mémoire 200. Différents types de modèles de neurones peuvent être utilisés. A titre d'exemple, des neurones de type LIF « Leaky Integrate-and-Fire » peuvent être utilisés. D'autres types de neurones artificiels comme par exemple les neurones S-LIF (Stochastically-firing LIF) peuvent être avantageusement utilisés. Les neurones d'entrées peuvent être stimulés par un bloc 202 générant des signaux de stimulation habituellement désignés par le mot anglais « spikes ». Ce bloc émule par exemple l'oreille interne et en particulier la cochlée. D'autres applications pouvant être également considérées. Un autre exemple est d'utiliser une rétine artificielle comme bloc de stimulation 202. De manière plus générale, le bloc 202 peut être une source de tout type de données numériques ou analogiques, asynchrones ou synchrones utilisées comme entrée pour effectuer une reconnaissance de formes, de classification de motifs ou de traitement du signal. Ce modèle peut être fondé sur un modèle biologique. Un bloc 206 comprenant des neurones de sortie est utilisé pour générer les signaux de sortie 204 du système neuromorphique. Ces neurones génèrent dans certains cas des signaux 205, 208 permettant de mettre en oeuvre un apprentissage par la matrice de mémoire comprenant les synapses. Un générateur de nombres aléatoires 207 peut être utilisé dans le but d'implémenter dans une partie du circuit mémoire tout type de règle d'apprentissage probabiliste ou stochastique, comme par exemple une règle STDP. La complexité des blocs de neurones 201 dépend de la fonctionnalité implémentée dans le réseau de neurones et des modèles biologiques choisis 5 pour le programmer. Des dispositifs neuronaux notamment de type LIF ou SLIF peuvent être utilisés pour la mise en oeuvre du bloc 201. La figure 3 illustre schématiquement le principe d'un dispositif neuronal de type LIF. 10 Des signaux électriques provenant par exemple des synapses d'un 300 passe par un intégrateur 301 dont la fonction est de sommer les entrées synaptiques ou courants entrants à l'aide de composants tels que des condensateurs. Cette intégration conduit à une augmentation du potentiel de la membrane du neurone. 15 Un bloc 302 de détection à seuil est également utilisé. Lorsque le potentiel de la membrane atteint une valeur de seuil prédéfinie, le neurone de sortie génère une impulsion de sortie. Après que le neurone ait tiré, c'est-à-dire qu'il ait généré une telle impulsion de sortie, le potentiel de membrane remonte à une valeur de repos appelé état initial. 20 Un neurone LIF fonctionne de manière déterministe. En effet, une impulsion de sortie est émise dès que le potentiel de membrane atteint une valeur de seuil prédéfinie. Dans la suite de la description, un nouveau type de neurone artificiel appelé neurone LIF à déclenchement stochastique est décrit. Ce type de 25 neurone peut être désigné en utilisant l'acronyme S-LIF (stochastically firing LIF). La figure 4 présente de manière simplifiée l'architecture d'un neurone artificiel de type S-LIF. 30 Un neurone artificiel de type S-LIF peut recevoir en entrée des signaux électriques provenant par exemple de synapses. Comme pour le cas d'un neurone de type LIF, un neurone de type S-LIF comprend un intégrateur 401 et un bloc 402 de détection à seuil et de génération d'impulsion de sortie. En outre, il comprend un module 403 de contrôle stochastique neurone. Ce type de neurone artificiel permet d'obtenir un déclenchement stochastique des impulsions de sortie. Pour cela, le déclenchement du neurone, c'est-à-dire la génération d'une impulsion de sortie, n'est pas parfaitement synchronisé avec l'instant où la valeur de seuil Vth est dépassée par la tension du signal de l'intégration. En effet, une impulsion de sortie est générée après un retard Tset correspondant au temps nécessaire pour faire basculer la mémoire résistive avec une tension donnée, la valeur de ce retard variant d'une émission d'impulsion de sortie à l'autre en fonction d'une distribution de probabilité donnée. Pour cela, un module 403 de contrôle stochastique du neurone associé à cette distribution peut être avantageusement utilisé. Ce module peut être mis en oeuvre grâce à une mémoire résistive, ce type de mémoire comprenant des propriétés de commutation stochastique. La technologie CBRAM aussi appelée PMC (Programmable Metallization Cell) ou EMC (Electrochemical Metallization Cell) est prise comme exemple de mémoire résistive dans la suite de la description, mais l'invention est aussi applicable à d'autres types de mémoires résistives à technologies nanométriques, comme par exemple les technologies PCM (Phase Change Memory) ou OXRAM « Oxide Based Memory ». Elle peut en outre être appliquée à des mémoires magnétiques comme les MRAM (Magnetoresistive Random-Access Memory) ou à des mémoires STT-RAM (Spin-Transfer Torque Random Access Memory). La figure 5 illustre les deux états d'une mémoire résistive de type CBRAM ainsi que la dispersion des valeurs de résistance associées à ces 30 états. Les abscisses de cette figure correspondent au logarithme en base 10 de la résistance de la mémoire CBRAM. La valeur de conductance C exprimée en millisiemens (mS) et également indiquée. Les ordonnées correspondent au pourcentage d'essais de commutation de la mémoire résistive ayant permis d'obtenir une valeur de résistance donnée. Le principe de ce type de mémoire résistive s'appuie sur la formation d'un filament conducteur permettant une transition entre un état bas et un état haut de résistance. Une mémoire résistive CBRAM est de type bipolaire car une tension positive doit être appliquée à ses bornes pour obtenir l'état bas de résistance et une tension négative pour obtenir l'état haut de résistance. Cependant, les valeurs de résistance obtenues après avoir commuté la mémoire d'un état à l'autre ne sont pas toujours les mêmes. La figure 5 montre deux pics 500, 501 correspondant respectivement aux valeurs de résistance associée aux états bas et haut . L'existence d'un phénomène de dispersion des valeurs de résistance au voisinage de ces deux pics 500, 501 est révélée par cette figure. En effet, d'autres valeurs de résistance peuvent être obtenues que celles associées aux deux pics principaux 500, 501 du fait de l'existence de pics secondaires dispersés autour desdits deux pics principaux. Ainsi, cela montre que la commutation de l'état haut vers l'état bas et contraire n'est pas entièrement déterministe car deux distributions statistiques apparaissent au voisinage des deux pics principaux 500, 501. La figure 6a illustre schématiquement une mémoire CBRAM après que le filament se soit cassé. Une mémoire résistive de type CBRAM possède une électrode en métal actif électrochimiquement comme de l'argent (Ag) 600. Du cuivre (Cu) peut être également utilisé pour mettre en oeuvre cette électrode. Des ions Ag+ de grande mobilité dérivent dans une couche conductrice 601, par exemple en sulfure de germanium (GeS2), et sont rejetés au niveau d'une cathode 602 par exemple en tungstene (W). Cela conduit à la croissance de dendrites Ag 603, c'est-à-dire à la constitution d'un filament à haute conductivité. Lorsque ce filament existe, le circuit CBRAM est dans un état de basse résistance. En effet, la résistance R du circuit est alors très faible. Par conséquent, sa conductance G=1/R est très élevée. Lorsqu'une inversion de polarité de tension est appliquée aux bornes de la cellule CBRAM, une dissolution électrochimique du pont conducteur se produit et le circuit est alors en état de haute résistance. On parle alors de réinitialisation du système. En en état de haute résistance, la résistance du circuit est élevée et par conséquent sa conductance G=1/R est faible. Le passage de l'état de basse résistance à l'état de haute résistance est rendu possible grâce au contrôle de la rupture du filament. Cependant, il apparaît qu'une portion du filament peut subsister. Une telle portion de hauteur h est représentée sur la figure 6a. Ce phénomène introduit un caractère stochastique dans le comportement de la mémoire CBRAM lors du passage vers l'état de haute résistance. Les figures 6b, 6c et 6d correspondent à trois distributions statistiques de paramètres physiques d'une mémoire résistive CBRAM. Ces distributions ont été calculées après avoir déclenché la commutation de l'état de haute résistance vers l'état de basse résistance, c'est-à-dire après avoir appliqué la tension ou le courant adapté pour que le filament de la mémoire résistive soit créé à partir d'un hauteur initiale du filament conducteur génère en façon stochastique pendant la phase du RESET. . La figure 6b représente la distribution de probabilité de la hauteur restante h du filament après rupture exprimée en nanomètres (nm). La figure 6c représente la distribution de probabilité du temps Tset de passage de l'état de haute résistance à l'état de basse résistance exprimé en microsecondes (us). La figure 6d représente la distribution de probabilité de la tension Vset appliquée aux bornes de la mémoire résistive CBRAM. II apparaît que la commutation d'un état vers un autre n'est pas parfaitement déterministe notamment pour le cas des mémoires résistives de type CBRAM ou PMC ou EMC mais également pour d'autres types de mémoires résistives, notamment les mémoires , PCM, OXRAM, MRAM ou STT-RAM. La figure 7 donne un exemple de circuit mettant en oeuvre un neurone artificiel de type S-LIF. L'architecture présentée se compose de plusieurs blocs fonctionnels. Certains blocs peuvent se retrouver dans des architectures de neurones artificiels classiques de type LIF. Une source de courant 710 est représentée et correspond au courant d'entrée injecté par le réseau synaptique dans le neurone artificiel. Le circuit comprend également un bloc d'intégration 700 composé d'un condensateur Cmem relié à la masse. Un bloc 701 joue le même rôle que le bloc 402. Il peut être mis en oeuvre par exemple à l'aide d'un comparateur de tensions 706. La tension Vmem de sortie du bloc d'intégration 700 est comparée avec une tension seuil Vth. La tension seuil Vth peut-être générée par un générateur de tension 707. Le comparateur 706 génère un signal de déclenchement lorsque la tension Vmem dépasse la tension seuil Vth. Ce signal de déclenchement correspond par exemple à un signal binaire comprenant deux états '0' et '1'. Ledit signal est transmis à un générateur d'impulsion de sortie 702 qui produit une impulsion 711 à chaque fois que signal de déclenchement est transmis avec par exemple l'état 1. Ce signal de sortie peut être ensuite injecté dans une couche de synapse d'un système neuromorphique. Il apparaît que les différents blocs composant l'architecture d'un neurone artificiel de type LIF se retrouvent dans cet exemple de neurone artificiel de type S-LIF. Le circuit comprend également un bloc 703 composé d'une mémoire résistive 708 et d'un transistor 01. Ce transistor est par exemple de type MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor). L'homme du métier peut aisément choisir de manière alternative d'autres technologies permettant de mettre en oeuvre une fonction de type interrupteur ou de sélecteur. D'autres types de transistors que des MOSFET peuvent notamment être utilisés pour cela. La mémoire résistive 708 est reliée à la ligne de tension Vmem d'une part et au transistor 01 d'autre part. Initialement, la mémoire résistive 708 est placée dans son état de haute résistance. Le courant d'entrée en provenance des synapses entre dans le neurone artificiel. Cela a pour conséquence de faire augmenter la charge du condensateur Cmem et donc d'augmenter la tension Vmem. Lorsque la tension Vmem atteint la valeur seuil Vth, le comparateur 706 génère alors un signal de déclenchement et une impulsion de sortie 711 est alors produite 702. En parallèle de l'impulsion de sortie est générée une impulsion de tension Vout 720 permettant de contrôler le transistor 01 et appelée impulsion de contrôle de la commutation vers l'état de basse résistance. Lorsque la tension Vout et appliquée au niveau de la grille du transistor 01, celui-ci joue le rôle d'un interrupteur en position fermée et la mémoire résistive 708 commute de son état de haute résistance vers son état de basse résistance. La tension Vout doit donc être adapté pour que le transistor 01 passe en position fermée lorsque lui est appliquée, c'est-à-dire dès que le neurone est déclenché et qu'il génère une impulsion de sortie. L'impulsion de contrôle 720 de tension Vout peut être identique à l'impulsion de sortie 711, mais un autre type de signal peut également être généré de manière à ce qu'il fasse commuter le transistor le transistor 01 au moment du déclenchement du neurone. Avant chaque déclenchement du neurone, la mémoire résistive doit être réinitialisée dans son état de haute résistance. Dans un mode de réalisation, cette réinitialisation est effectuée dès que l'émission d'une 25 impulsion de sortie est terminée. Dans cet exemple, la mémoire résistive est de type bipolaire. Ainsi, l'opération de réinitialisation peut être effectuée à l'aide de deux transistors Q2, Q3 et d'un bloc de retard 704. Après que la mémoire résistive soit passée dans son état bas de résistance, l'élément de retard 704 produit une 30 impulsion retardée de tension par exemple égale à Vout en entrée de Q2 et Q3. Le transistor Q2 est positionné de manière à relier l'anode de la mémoire résistive à la masse 721 lorsque celui jour le rôle d'un interrupteur en position fermée. Le transistor Q3 est positionné de manière à relier I le cathode de la mémoire résistive à la sortie du générateur de retard 704 de manière à ce que l'impulsion de sortie générée en sortie dudit générateur soit appliquée à le cathode de la mémoire résistive. Le transistor Q3 peut être remplacé par une ligne reliant directement une sortie du générateur de retard 704 à le cathode de la mémoire résistive. Ce mécanisme permet d'inverser la polarité aux bornes de la mémoire résistive. En effet, lorsque 01 passe en position ouverte, la tension augmente sur la cathode de la mémoire résistive CBRAM. Cela se traduit par une chute de tension et la commutation de la mémoire résistive dans son état de haute résistance. L'impulsion nécessaire pour réinitialiser la mémoire résistive CBRAM peut être choisie plus courte que l'intervalle minimum entre deux impulsions d'entrée de manière à assurer que tous les signaux d'entrée seront pris en compte par l'intégrateur. La figure 8 illustre le fonctionnement stochastique d'un neurone S-LIF. La courbe du haut représente les évolutions de la tension Vmem et la courbe du bas représente la tension appliquée au niveau de la grille du transistor 20 01. Dans cet exemple, un signal d'entrée correspondant à une succession d'impulsions 800 est utilisé. Une première phase D1 de fonctionnement est illustrée. Durant cette phase, 01 joue le rôle d'un interrupteur en position ouverte. Ainsi, le condensateur Cmem se charge et la tension Vmem 25 augmente lorsqu'une impulsion de signal 800 est présente en entrée du neurone. Dans une deuxième phase D2 appelée aussi cycle de décharge, la grille du transistor 01 est activée à l'aide d'une impulsion de contrôle de tension Vout. 01 joue alors le rôle d'un interrupteur en position fermée. La 30 mémoire résistive CBRAM 708 passe alors de l'état de haute résistance à l'état de basse résistance. En effet, la tension Vmem est appliquée à l'anode de la CBRAM et une opération de SET de la mémoire résistive est activée. Dans la suite de la description, une opération dite de SET correspond à la commutation de la mémoire résistive d'un état de haute résistance haut à un état de basse résistance et une opération dite de RESET correspond à la commutation de la mémoire résistive d'un état de basse résistance à un état de haute résistance. La faible résistance de la mémoire résistive 708 induite par l'opération de SET ainsi que la position fermée de l'interrupteur 01 permet au courant de circuler vers la masse 721. Cela a pour conséquence de faire baisser de 10 la tension Vmem et de décharger le condensateur Cmem. La diminution de la tension Vmem peut être estimée en calculant la durée totale pendant laquelle le courant circule à travers la CBRAM commutée. Cette durée correspond à la différence entre la largeur L de l'impulsion de contrôle et le temps Tset requis par la CBRAM pour passer à 15 l'état de basse résistance. Comme la valeur de Tset pour les mémoires résistives ne sont pas constantes et suivent une distribution statistique (Figure 6c), le comportement de ce neurone artificiel n'est pas déterministe. La variation statistique du temps Tset est due à des facteurs physiques tels que la dissolution du filament à l'intérieur de la mémoire comme illustré 20 précédemment (Figure 6b). Il est à noter que ce type de phénomène se produit également notamment pour les mémoires résistives de type CBRAM, PMC, EMC, PCM, OXRAM, MRAM ou STT-RAM. Les variations de la durée Tset ont pour conséquence de faire varier le temps de décharge lorsqu'une impulsion de contrôle est émise. Ainsi, en 25 fonction de la valeur réelle de Tset au moment de la commutation de la mémoire CBRAM, des durées de charge différentes seront requises avant que l'émission du pic de sortie suivant ne soit déclenchée. Cela signifie que pour le cycle de décharge suivant, l'état initial de la capacité de membrane sera différent. En conséquence, la quantité de courant entrant est variable 30 pour charger Vmem au niveau de Vth entre deux cycles de déclenchement du neurone. Ainsi le caractère aléatoire du temps Tset permet un fonctionnement stochastique du neurone, c'est-à-dire non déterministe. Afin d'illustrer ce phénomène, trois courbes associées à des durées Tset différentes ont été représentées 801, 802, 803. La figure 9 comprend cinq courbes présentant chacune une succession d'impulsions de sortie d'un neurone artificiel. Comme pour la figure 8, le signal d'entrée choisi correspond à une succession d'impulsions, deux impulsions successives étant espacées d'un intervalle constant. La courbe 900 représente le signal de sortie d'un neurone artificiel dans lequel la valeur de Tset est fixe et se situe dans la partie droite de la distribution présentée sur la figure 6c. Cela correspond au cas où le temps de passage de l'état haut vers l'état bas de résistance est important. Ainsi, la capacité Cmem se décharge peu pendant la durée l'impulsion de sortie et la tension Vmem atteint rapidement le seuil Vth. En conséquence, le signal de sortie correspond à une succession d'impulsions émises à fréquence élevée. La courbe 901 représente également le signal de sortie d'un neurone artificiel S-LIF mais avec une valeur Tset fixe se situant au centre de la distribution représentée figure 6c. La valeur de Tset est donc plus importante que celle choisie pour obtenir la courbe 900. En conséquence, la fréquence d'émission des impulsions de sortie est moins importante. La courbe 902 suit le même principe et correspond au cas où la valeur de Tset est prise dans la partie gauche de la distribution représentée figure 6c. La courbe 903 correspond au cas d'un neurone artificiel de type LIF. Quand un tel neurone se déclenche, la capacité Cmem est entièrement déchargée et la tension Vmem s'annule. Le temps de charge pour que le neurone émette à nouveau une nouvelle impulsion de sortie est alors maximum. La courbe 904 correspond au cas réel d'un neurone artificiel de type 30 S-LIF. A la différence des résultats obtenus avec les courbes 900, 901 et 902 pour lesquelles une valeur constante de Tset était choisie, ici cette valeur peut varier d'un déclenchement à l'autre du neurone. Dans cet exemple, une première impulsion de sortie 910 est émise suivie d'une deuxième impulsion 920. L'espacement entre ces deux 5 impulsions est la conséquence d'une valeur de Tset égale à celle utilisée pour générer la courbe 901. Ensuite, la deuxième impulsion de sortie 920 est émise suivie d'une troisième impulsion 930. L'espacement entre ces deux impulsions est la conséquence d'une valeur de Tset égale à celle utilisée pour générer la courbe 900. La troisième impulsion de sortie 930 est émise 10 suivie d'une quatrième impulsion 940. L'espacement entre ces deux impulsions est la conséquence d'une valeur de Tset égale à celle utilisée pour générer la courbe 902. La figure 10 représente un exemple de circuit mettant en oeuvre un 15 neurone artificiel de type S-LIF utilisant une mémoire résistive unipolaire. Comme pour le cas du circuit illustré à l'aide de la figure 7, l'architecture présentée se compose de plusieurs blocs fonctionnels. Certains blocs peuvent se retrouver dans des architectures de neurones artificiels classiques de type LIF. Une source de courant 1010 est représentée et 20 correspond au courant d'entrée injecté par le réseau synaptique dans le neurone artificiel. Le circuit comprend également un bloc d'intégration 1000 composé d'un condensateur Cmem relié à la masse. Un bloc 1001 joue le même rôle que le bloc 402. Il peut être mis en oeuvre par exemple à l'aide d'un comparateur de tensions 1006. La tension Vmem de sortie du bloc 25 d'intégration 1000 est comparée avec une tension seuil Vth. La tension seuil Vth peut-être générée par un générateur de tension 1007. Le comparateur 1006 génère un signal de déclenchement lorsque la tension Vmem dépasse la tension seuil Vth. Ledit signal est transmis à un générateur d'impulsion de sortie 1002 qui produit une impulsion de sortie 1011 à chaque fois que le 30 signal de déclenchement est transmis avec par exemple l'état 1. Cette impulsion de sortie peut être ensuite injectée dans une couche de synapse d'un système neuromorphique. Le circuit comprend également un bloc 1003 composé d'une mémoire résistive 1008 et d'un transistor 01 . La mémoire résistive 1008 est reliée à la ligne de tension Vmem d'une part et au transistor 01 d'autre part. Dans cet exemple, la mémoire résistive est de type unipolaire. Un commutateur S1 pouvant être commandé par l'élément de retard 1004 suffit réinitialiser la mémoire résistive dans son état de haute résistance suite au déclenchement du neurone. Ce mode de réalisation a pour avantage d'être simple à mettre en 10 oeuvre. En effet, l'utilisation de transistors supplémentaires tels que Q2 et Q3 n'est plus nécessaire. REVENDICATIONS1- Circuit pour la mise en oeuvre d'un neurone artificiel, ledit circuit comprenant un intégrateur (401, 700, 1000) d'un signal d'entrée (400, 710, 1010) de manière à produire un signal de tension Vmem, un générateur de signal (402, 701, 1001) produisant une impulsion de sortie (711, 1011) lors du déclenchement du circuit c'est-à-dire lorsque la tension Vmem est supérieure ou égale à une tension Vth prédéterminée (707, 1007), le neurone comprenant en outre un module de contrôle stochastique (403, 1003) comprenant une mémoire résistive (708, 1008) configurable soit en un état de haute résistance appelé état de charge soit en un état de basse résistance appelé état de décharge, la mémoire résistive (708, 1008) étant adaptée de manière à ce que la tension Vmem soit maintenue suite à l'intégration du signal d'entrée lorsque la mémoire résistive est configurée en état de charge, la mémoire résistive (708, 1008) étant en outre adaptée de manière à abaisser la tension Vmem lorsqu'elle est configurée en état de décharge, la mémoire résistive (708, 1008) étant configurée par défaut en état de charge et contrôlée de manière à ce qu'elle bascule en état de décharge lorsqu'une impulsion de sortie est produite. 2- Circuit selon la revendication 1 dans lequel l'état de charge correspond à l'état de haute résistance et l'état de décharge à l'état de basse résistance. 3- Circuit selon l'une des revendications précédentes dans lequel la mémoire résistive (708, 1008) est choisie parmi les technologies suivantes : CBRAM, PMC, EMC, PCM, OXRAM, MRAM, STT-RAM. 4- Circuit selon la revendication 3 dans lequel un basculement de l'état de charge vers l'état de décharge est contrôlé par le module decontrôle stochastique (403, 1003) en modifiant la tension appliquée aux bornes de la mémoire résistive. 5- Circuit selon la revendication 4 dans lequel la commutation est mise en oeuvre en contrôlant la tension aux bornes de la mémoire résistive à l'aide d'un composant 01 fonctionnant comme un interrupteur configuré en circuit fermé dans l'état de décharge et en circuit ouvert dans l'état de charge. 6- Circuit selon la revendication 5 dans lequel le composant 01 fonctionnant comme un interrupteur est un transistor. 7- Circuit selon la revendication 6 dans lequel le transistor 01 est de type MOSFET. 8- Circuit selon l'une des revendications 5 à 7 dans lequel une impulsion de contrôle de la commutation est générée en même temps qu'une impulsion de sortie de manière à configurer le composant 01 en circuit fermé. 9- Circuit selon l'une des revendications précédentes dans lequel la mémoire résistive est réinitialisée en état de charge après chaque basculement vers l'état de décharge. 10- Circuit selon la revendication 9 dans lequel cette réinitialisation est effectuée dès que l'émission d'une impulsion de sortie est terminée. 11- Circuit selon l'une des revendications précédentes dans lequel l'intégrateur (700, 1000) est mis en oeuvre par une capacité (Cmem) reliée à la masse. 12- Circuit selon l'une des revendications précédentes dans lequel la mémoire résistive est bipolaire. 13- Circuit selon l'une des revendications précédentes dans lequel la mémoire résistive est unipolaire. 14- Système neuromorphique comprenant un ensemble d'au moins un neurone d'entrée, un ensemble d'au moins un neurone de sortie et un réseau de synaptique, ledit réseau synaptique reliant les neurones d'entrées aux neurones de sorties, l'ensemble d'au moins un neurone d'entrée et/ou l'ensemble d'au moins un neurone de sortie étant mis en oeuvre par au moins un circuit selon l'un des revendications précédentes.