Brevet FR3011150A1 — publié le 20150327

CIRCUIT DE DECHARGE ELECTROSTATIQUE Des modes de réalisation de la présente divulgation concernent de manière générale le domaine des circuits intégrés, et plus particulièrement une circuiterie de décharge électrostatique (ESD) et des techniques associées. La présente circuiterie de décharge électrostatique (ESD) peut subir un 5 courant d'appel élevé lorsqu'une alimentation électrique a un temps de montée rapide et, dans certains cas, elle peut subir une oscillation en raison d'une rétroaction de gain au cours d'un fonctionnement normal d'une puce. Des techniques et des configurations pour fournir une protection ESD stable avec un courant d'appel réduit pour une alimentation à montée rapide peuvent être souhaitables. 10 Un objet de la présente invention consiste à proposer une circuiterie de décharge électrostatique (ESD). A cet effet, le circuit comprend : un premier noeud couplé à un noeud de tension d'alimentation et à un noeud de masse ; un premier transistor couplé au premier noeud et au noeud de tension 15 d'alimentation ; un deuxième transistor couplé au premier noeud et au noeud de masse ; un deuxième noeud couplé au premier transistor et au deuxième transistor ; un troisième transistor couplé au deuxième noeud ; et un troisième noeud couplé au troisième transistor, dans lequel une première 20 période de temps pour charger le premier noeud est inférieure à une deuxième période de temps pour décharger le troisième noeud. Dans certains modes de réalisation, il est également possible d'utiliser une ou plusieurs des caractéristiques suivantes : - la circuiterie ESD comprend un quatrième transistor couplé au troisième 25 noeud, dans lequel la deuxième période de temps pour décharger le troisième noeud commence lorsque le troisième transistor est réglé dans un état hors tension et se termine lorsque le quatrième transistor est réglé dans un état sous tension ; - le premier noeud de la circuiterie EDS est couplé à une grille du premier transistor et à une grille du deuxième transistor, le deuxième noeud est couplé à un 30 drain du premier transistor et à un drain du deuxième transistor ; une source du premier transistor est couplée au noeud de tension d'alimentation ; et une source du deuxième transistor est couplée au noeud de masse ; - le deuxième noeud de la circuiterie EDS est couplé à une grille ou une base du troisième transistor, le troisième noeud est couplé à une source ou un émetteur du troisième transistor et à un drain du quatrième transistor, un drain ou un collecteur du troisième transistor est couplé au noeud de tension d'alimentation, et une source du quatrième transistor est couplée à la tension de masse ; - la circuiterie ESD comprend en outre un cinquième transistor couplé au troisième noeud, dans lequel le troisième noeud est couplé à une grille du cinquième transistor, un sixième transistor couplé au cinquième transistor, dans lequel une grille du cinquième transistor est couplée à une grille du sixième transistor, un septième transistor couplé au cinquième transistor, dans lequel la grille du cinquième transistor est couplée à une grille du septième transistor, et un noeud de verrou couplé au sixième transistor, au septième transistor et au quatrième transistor, dans lequel le noeud de verrou est couplé à un drain du sixième transistor, un drain du septième transistor et une grille du quatrième transistor ; - la deuxième période de temps de la circuiterie EDS est au moins sept fois supérieure à la première période de temps ; - la première période de temps de la circuiterie EDS a une valeur inférieure à 1 microseconde (Ms) et la deuxième période de temps est supérieure à la première période de temps ; - la circuiterie ESD comprend en outre une ou plusieurs résistances ou un ou plusieurs condensateurs couplés à l'un ou aux deux du premier noeud et du troisième noeud, dans lequel une résistance ou une capacité d'au moins le premier noeud ou le troisième noeud est basée sur les une ou plusieurs résistances ou un ou plusieurs condensateurs ; - la circuiterie ESD comprend un ou plusieurs autres transistors couplés à l'un ou aux deux du premier noeud et du troisième noeud, dans lequel une résistance ou une capacité d'au moins le premier noeud ou le troisième noeud est basée sur les un ou plusieurs autres transistors ; - le troisième transistor de la circuiterie EDS est un transistor à trois puits ou un transistor à silicium sur isolant (SOI). Un autre objet de l'invention prévoit un procédé de fabrication d'une circuiterie de décharge électrostatique (EDS) comprenant le couplage d'un premier noeud à un noeud de tension d'alimentation et à un noeud de masse, le couplage d'un premier transistor au premier noeud et au noeud de tension d'alimentation, le couplage d'un deuxième transistor au premier noeud et au noeud de masse, le couplage d'un deuxième noeud au premier transistor et au deuxième transistor, le couplage d'un troisième transistor au deuxième noeud, et le couplage d'un troisième noeud au troisième transistor, dans lequel une première période de temps pour charger le premier noeud est inférieure à une deuxième période de temps pour décharger le troisième noeud. Dans certains modes de réalisation, il est également possible d'utiliser une ou plusieurs des caractéristiques suivantes : - le procédé comprend le couplage d'un quatrième transistor au troisième transistor, dans lequel la deuxième période de temps pour décharger le troisième noeud commence lorsque le troisième transistor est réglé dans un état hors tension et se termine lorsque le quatrième transistor est réglé dans un état sous tension ; - le premier noeud est couplé à une grille du premier transistor et à une grille du deuxième transistor, le deuxième noeud est couplé à un drain du premier transistor et à un drain du deuxième transistor, une source du premier transistor est couplée au noeud de tension d'alimentation, et une source du deuxième transistor est couplée au noeud de masse ; - le deuxième noeud est couplé à une grille ou une base du troisième transistor, le troisième noeud est couplé à une source ou un émetteur du troisième transistor et à un drain du quatrième transistor, un drain ou un collecteur du troisième transistor est couplé au noeud de tension d'alimentation, et une source du quatrième transistor est couplée à la tension de masse ; - le procédé comprend en outre le couplage d'un cinquième transistor au troisième noeud, dans lequel le troisième noeud est couplé à une grille du cinquième transistor, le couplage d'un sixième transistor au cinquième transistor, dans lequel une grille du cinquième transistor est couplée à une grille du sixième transistor, le couplage d'un septième transistor au cinquième transistor, dans lequel la grille du cinquième transistor est couplée à une grille du septième transistor, et le couplage d'un noeud de verrou au sixième transistor, au septième transistor et au quatrième transistor, dans lequel le noeud de verrou est couplé à un drain du sixième transistor, un drain du septième transistor et une grille du quatrième transistor ; - la deuxième période de temps est au moins sept fois supérieure à la première période de temps ; - la première période de temps est inférieure à 1 microseconde (us) et la deuxième période de temps est supérieure à la première période de temps ; - le procédé comprend en outre le couplage d'une ou plusieurs résistances ou un ou plusieurs condensateurs à l'un ou aux deux du premier noeud et du troisième noeud, dans lequel une résistance ou une capacité d'au moins le premier noeud ou le troisième noeud est basée sur les une ou plusieurs résistances ou un ou plusieurs condensateurs ; - le procédé comprend en outre le couplage d'un ou plusieurs autres transistors à l'un ou aux deux du premier noeud et du troisième noeud, dans lequel une résistance ou une capacité d'au moins le premier noeud ou le troisième noeud est basée sur les un ou plusieurs autres transistors. Un autre objet de l'invention est un système comprenant un module amplificateur de puissance comprenant une puce, la puce comprenant une liaison d'énergie configurée pour fournir un noeud de tension d'alimentation pour le fonctionnement de la puce, une liaison de masse configurée pour fournir un noeud de masse, et un verrouillage de décharge électrostatique (ESD) couplé au noeud de tension d'alimentation et au noeud de masse, le verrouillage ESD comprenant un premier noeud couplé au noeud de tension d'alimentation et au noeud de masse, un premier transistor couplé au premier noeud et au noeud de tension d'alimentation, un deuxième transistor couplé au premier noeud et au noeud de masse, un deuxième noeud couplé au premier transistor et au deuxième transistor, un troisième transistor couplé au deuxième noeud, et un troisième noeud couplé au troisième transistor, dans lequel une première période de temps pour charger le premier noeud est inférieure à une deuxième période de temps pour décharger le troisième noeud. Dans certains modes de réalisation, il est également possible d'utiliser une ou plusieurs des caractéristiques suivantes : - le verrouillage ESD du système comprend en outre un quatrième transistor couplé au troisième transistor, dans lequel la deuxième période de temps pour décharger le troisième noeud commence lorsque le troisième transistor est réglé dans un état hors tension et se termine lorsque le quatrième transistor est réglé dans un état sous tension. Des modes de réalisation de la présente divulgation vont être décrits en détail ci-après en référence aux dessins annexés sur lesquels les éléments structurels identiques portent des numéros de référence identiques. Des modes de réalisation sont illustrés à titre d'exemple, et non pas à titre de limitation, sur les figures des dessins annexés. La figure 1 illustre schématiquement une puce comprenant une circuiterie de décharge électrostatique (ESD) selon divers modes de réalisation. La figure 2 illustre schématiquement une circuiterie ESD selon divers modes de réalisation. La figure 3 illustre schématiquement une configuration en variante d'une circuiterie ESD selon divers modes de réalisation. La figure 4 illustre schématiquement une configuration en variante d'une circuiterie ESD selon divers modes de réalisation. La figure 5 illustre schématiquement une configuration en variante d'une circuiterie ESD selon divers modes de réalisation. La figure 6 illustre schématiquement une configuration en variante d'une circuiterie ESD selon divers modes de réalisation. La figure 7 illustre schématiquement une configuration en variante d'une circuiterie ESD selon divers modes de réalisation. La figure 8a illustre schématiquement une configuration en variante d'une circuiterie ESD selon divers modes de réalisation. La figure 8b illustre schématiquement une configuration en variante d'une circuiterie ESD selon divers modes de réalisation. La figure 9 illustre schématiquement un graphique, faisant office d'exemple, d'intensité d'un noeud de tension d'alimentation dans le temps pour la circuiterie ESD de la figure 2, selon divers modes de réalisation. La figure 10 illustre schématiquement un graphique, faisant office d'exemple, 30 de tension de divers noeuds dans le temps pour la circuiterie ESD de la figure 2, selon divers modes de réalisation. La figure 11 est un organigramme d'un procédé de fabrication ou de conception d'une circuiterie ESD selon divers modes de réalisation. La figure 12 illustre schématiquement un système, faisant office d'exemple, comprenant une puce comportant une circuiterie ESD selon divers modes de réalisation. Des modes de réalisation de la présente divulgation décrivent une circuiterie 5 de décharge électrostatique (ESD) ainsi que des techniques et des configurations associées. Dans la description détaillée ci-après, il est fait référence aux dessins annexés, qui font partie de la présente divulgation, sur lesquels les parties identiques portent des numéros de référence identiques et sur lesquels des modes de réalisation permettant de mettre en pratique le sujet de la présente divulgation sont représentés à 10 titre d'exemple. Il faut bien comprendre que d'autres modes de réalisation peuvent être utilisés et que des modifications structurelles ou logiques peuvent être apportées sans sortir du périmètre de la présente divulgation. C'est pourquoi la description détaillée ci-après ne doit pas être considérée dans un sens limitatif. Le périmètre des modes de réalisation est défini par les revendications annexées et leurs équivalences. 15 Dans le cadre de la présente divulgation, l'expression « A et/ou B » signifie (A), (B) ou (A et B). Dans le cadre de la présente divulgation, l'expression « A, B et/ou C » signifie (A), (B), (C), (A et B), (A et C), (B et C) ou (A, B et C). La description peut utiliser les expressions « dans un mode de réalisation » ou « dans des modes de réalisation », qui peuvent chacune faire référence à un ou 20 plusieurs du même mode de réalisation ou de différents modes de réalisation. En outre, les termes « comprenant », « comportant », « ayant » et leurs dérivés sont synonymes dans le cadre des modes de réalisation de la présente divulgation. Le terme « couplé » peut faire référence à une liaison directe, une liaison indirecte ou une communication indirecte. 25 Le terme « couplé à » et ses dérivés peuvent être utilisés dans les présentes. « Couplé » peut avoir une ou plusieurs des significations suivantes. « Couplé » peut signifier que deux éléments ou plus sont en contact physique ou électrique direct. Néanmoins, « couplé » peut également signifier que deux éléments ou plus sont en contact indirect entre eux, tout en coopérant ou en étant en interaction l'un avec 30 l'autre. Ce terme peut également signifier qu'un ou plusieurs autres éléments sont couplés ou reliés entre les éléments qui sont dits couplés l'un à l'autre. La figure 1 illustre schématiquement une puce 100 comprenant une circuiterie de décharge électrostatique (ESD) selon divers modes de réalisation. Dans certains modes de réalisation, la puce 100 peut comprendre une circuiterie ESD sous la forme d'un ou plusieurs verrouillages ESD transitoires (ce à quoi il est fait ci-après référence en tant que « verrouillages ESD 102 »). Les verrouillages ESD 102 peuvent être configurés pour protéger une autre circuiterie 110 sur la puce contre des 5 événements ESD comme par exemple un choc statique ou une autre poussée de puissance. L'autre circuiterie 110 peut comprendre par exemple un ou plusieurs transistors, une ou plusieurs cellules de mémoire ou un ou plusieurs autres dispositifs actifs et/ou une circuiterie d'interconnexion pour acheminer des signaux électriques à destination ou en provenance des dispositifs actifs, ou n'importe quelle autre 10 circuiterie qui peut être sensible à un événement ESD. Dans certains modes de réalisation, les verrouillages ESD 102 peuvent être formés sur un côté actif de la puce 100 en utilisant des techniques de fabrication de semi-conducteurs comme par exemple une technologie de semi-conducteurs à oxydes métalliques complémentaires (CMOS) ou une autre technologie adaptée. Les 15 verrouillages ESD 102 peuvent être disposés adjacents ou entre des liaisons électriques 104 et des liaisons de masse 106 de la puce 100. Par exemple, dans certains modes de réalisation, une ou plusieurs des liaisons électriques peuvent être couplées au noeud de tension d'alimentation (VDD ou VSS) dans la circuiterie ESD 200 des figures 2 à 8 et une ou plusieurs des liaisons de masse 106 peuvent être 20 couplées au noeud de Masse (GND) dans la circuiterie ESD 200 des figures 2 à 8. Les liaisons électriques 104 et les liaisons de masse 106 peuvent comprendre par exemple des structures d'interconnexion ou des contacts comme des bosses, des piliers, des traces, des traversées, des plots ou d'autres structures adaptées et peuvent être configurées pour fournir respectivement une tension d'alimentation et une masse 25 pour le fonctionnement de la puce (par exemple, le traitement, l'envoi/réception de signaux d'entrée/sortie, la mémorisation d'informations, l'exécution de code, etc.). Tel que cela est utilisé dans les présentes, une « masse » peut représenter n'importe quelle tension appropriée, y compris une tension non nulle. Dans le mode de réalisation illustré, les liaisons électriques 104, les liaisons 30 de masse 106 et les verrouillages ESD 102 sont disposés dans une région périphérique de la puce 100 et l'autre circuiterie 110 est disposée dans une région centrale de la puce 100. Dans d'autres modes de réalisation, les liaisons électriques 104, les liaisons de masse 106, les verrouillages ESD 102 et/ou l'autre circuiterie 110 peuvent être agencés dans des configurations appropriées autres que celle illustrée. La figure 2 illustre schématiquement une circuiterie ESD 200 selon divers modes de réalisation. La circuiterie ESD 200 peut représenter par exemple un 5 verrouillage ESD des verrouillages ESD 102 représentés sur la figure 1. Dans certains modes de réalisation, la circuiterie ESD 200 comprend un noeud de tension d'alimentation positive (ci-après « VDD ») et un noeud de masse (ci-après « GND »). Dans certains modes de réalisation, le VDD peut être couplé à une ou plusieurs des liaisons électriques 104 et le GND peut être couplé à une ou plusieurs des liaisons de 10 masse 106 comme cela est décrit en référence à la figure 1. Selon divers modes de réalisation, la circuiterie ESD 200 peut comprendre un premier noeud, ni, couplé au VDD et au GND, un premier transistor, Mi, couplé au premier noeud n1 et au VDD, un deuxième transistor, M2, couplé au premier noeud n1 et au GND, un deuxième noeud, n2, couplé au premier transistor Ml et au 15 deuxième transistor M2, un troisième transistor, M3, couplé au deuxième noeud n2 et un troisième noeud, n3, couplé au troisième transistor M3. Dans certains modes de réalisation, la circuiterie ESD 200 peut en outre comprendre un quatrième transistor, M4, couplé au troisième noeud n3, un cinquième transistor, M5, couplé au troisième noeud n3, un sixième transistor M6 couplé au troisième noeud n3, un septième 20 transistor M7 couplé au troisième noeud n3 et un noeud de verrou configuré pour coupler le quatrième transistor M4 au troisième noeud n3, comme cela est représenté. Dans certains modes de réalisation, le premier noeud n1 peut être couplé à un inverseur comprenant le premier transistor, Mi, et le deuxième transistor, M2, comme cela est représenté. Le premier noeud n1 peut être couplé à une grille du 25 premier transistor MI et du deuxième transistor M2, une source du premier transistor Ml peut être couplée au VDD, une source du deuxième transistor M2 peut être couplée au GND, et un drain du premier transistor M1 peut être couplé à un drain du deuxième transistor M2, comme cela est représenté. Le deuxième noeud n2 peut être couplé à un drain du premier transistor M1 et à un drain du deuxième transistor M2. 30 Dans certains modes de réalisation, le troisième transistor M3 peut servir de suiveur de source. Le deuxième noeud n2 peut être couplé à une grille du troisième transistor M3. Un drain du troisième transistor M3 peut être couplé au VDD. Le troisième noeud n3 peut être couplé à une source du troisième transistor M3 et à un drain du quatrième transistor M4. Une source du quatrième transistor M4 peut être couplée au GND. Dans certains modes de réalisation, le troisième noeud n3 peut être couplé à une grille du cinquième transistor M5, une grille du sixième transistor M6 et une grille du septième transistor M7. Le noeud de verrou peut être couplé à un drain du sixième transistor, un drain du septième transistor et une grille du quatrième transistor. Selon divers modes de réalisation, une ou plusieurs résistances et/ou un ou plusieurs condensateurs peuvent être couplés à un ou plusieurs du premier noeud n1 et du troisième noeud n3. Une résistance ou une capacité des noeuds n1 et/ou n3 peut être basée, au moins en partie, sur les une ou plusieurs résistances ou un ou plusieurs condensateurs. Par exemple, une résistance du premier noeud n1 peut être déterminée sur la base d'une ou plusieurs résistances (ci-après « R1 ») couplées au premier noeud n1 et une capacité du premier noeud n1 peut être déterminée sur la base d'un ou plusieurs condensateurs (ci-après « Cl ») couplés au premier noeud ni. La résistance et la capacité du troisième noeud n3 peuvent être déterminées sur la base d'une ou plusieurs résistances (ci-après « R2 ») et d'un ou plusieurs condensateurs (ci-après « C2 ») couplés au troisième noeud n3. Dans certains modes de réalisation, la capacité du troisième noeud n3 peut être principalement basée sur une capacité de grille du cinquième transistor M5 et des condensateurs comme C2 ne sont pas forcément nécessaires dans la circuiterie ESD 200. Selon divers modes de réalisation, R1 et Cl peuvent être réglés ou configurés pour fournir une première période de temps (par exemple une constante Tl) pour charger le premier noeud ni. R2 et C2 peuvent être réglés ou configurés pour fournir une deuxième période de temps (par exemple une constante T2) pour décharger le troisième noeud n3. Dans certains modes de réalisation, la première période de temps (par exemple T1) peut être inférieure à la deuxième période de temps (par exemple T2) pour fournir une circuiterie ESD 200 d'un verrouillage ESD transitoire ayant une stabilité améliorée et un courant d'appel réduit par rapport à d'autres verrouillages ESD transitoires. Par exemple, une première période de temps (par exemple T1) plus courte peut limiter un courant d'appel dans la circuiterie ESD 200 et une deuxième période de temps plus longue (par exemple T2) peut permettre un déchargement complet d'une capacité ESD externe (par exemple 100 picoFarads pour un modèle de corps humain) à travers la circuiterie ESD 200. La circuiterie ESD 200 peut avoir la stabilité d'un verrouillage à 1 inverseur et maintenir un niveau de protection ESD tout en réduisant le courant d'appel d'un facteur d'environ 105 pour une alimentation avec un temps de montée de 1 microseconde (Ms). Dans certains modes de réalisation, la première période de temps peut 5 commencer lorsque le VDD est mis sous tension pour fournir une tension d'alimentation et se terminer lorsque Cl est chargé à un point auquel le deuxième noeud n2 est suffisamment bas pour mettre le troisième transistor M3 hors tension. La deuxième période de temps peut commencer lorsque le troisième transistor M3 est réglé dans un état hors tension et peut se terminer lorsque le quatrième transistor M4 10 est réglé dans un état sous tension (mise sous tension normale). La première période de temps et la deuxième période de temps peuvent être configurées en utilisant d'autres techniques appropriées dans d'autres modes de réalisation. Dans certains modes de réalisation, la deuxième période de temps peut être environ d'un ordre de grandeur supérieur à la première période de temps. Par 15 exemple, dans certains modes de réalisation, la deuxième période de temps peut être au moins sept fois plus grande que la première période de temps. Dans certains modes de réalisation, la première période de temps peut avoir une valeur de 30 nanosecondes (ns) à 300 ns et la deuxième période de temps peut avoir une valeur de 300 ns à 3000 ns. Dans un mode de réalisation, la première période de temps peut 20 être d'environ 40 ns et la deuxième période de temps peut être d'environ 800 ns. Dans un autre mode de réalisation, la première période de temps peut être de 100 ns et la deuxième période de temps peut être d'environ 1000 ns. Dans un mode de réalisation, la première période peut être de 180 ns et la deuxième période de temps peut être de 1230 ns. Dans un mode de réalisation, la première période de temps a 25 une valeur inférieure à 1 microseconde et la deuxième période de temps est supérieure à la première période de temps. La première période de temps et la deuxième période de temps peuvent avoir une grande diversité d'autres valeurs appropriées dans d'autres modes de réalisation. Selon certains modes de réalisation, R1 et Cl peuvent créer une première 30 période de temps plus courte, ce qui permet à la tension du deuxième noeud n2 de n'être élevée que lorsque VDD (par exemple 5 volts (V)) a un temps de montée rapide (par exemple inférieur à 1 p s). Lorsque la tension du deuxième noeud n2 devient élevée, le troisième transistor M3 peut être mis sous tension et tirer une tension du troisième noeud n3 vers le haut de sorte que le cinquième transistor M5 puisse réduire l'intensité ESD (par exemple environ 1,33 ampère (A) dans certains modes de réalisation). La première période de temps peut amener la tension du deuxième noeud n2 à devenir rapidement basse, en mettant le troisième transistor M3 hors tension. La deuxième période de temps plus longue créée par R2 et C2 (et/ou la capacité de grille du cinquième transistor M5) peut décharger une tension du troisième noeud n3 à une vitesse plus lente. L'utilisation de la première période de temps et de la deuxième période de temps de cette manière peut limiter le courant d'appel tout en permettant un déchargement complet d'un condensateur ESD externe (par exemple 100 picoFarads pour un modèle de corps humain) à travers la circuiterie ESD 200. Une capacité de grille du cinquième transistor M5 peut être supérieure à une capacité de grille d'autres transistors dans la circuiterie ESD 200 pour régler la deuxième période de temps plus longue de manière avantageuse afin de décharger le troisième noeud n3. L'utilisation de la capacité de grille du cinquième transistor pour fournir principalement une capacité afin de régler la deuxième période de temps peut économiser de la surface sur la puce (par exemple la puce 100 de la figure 1) pour la circuiterie ESD 200. Le noeud de verrou peut assurer qu'une grille du cinquième transistor M5 soit rapidement tirée à la masse par le quatrième transistor M4 au cours d'un fonctionnement normal une fois que la grille du cinquième transistor M5 est déchargée à une tension de seuil du cinquième transistor M5. Dans certains modes de réalisation, la stabilité de la circuiterie ESD 200 contre toute oscillation peut être améliorée parce qu'un inverseur unique peut commander le troisième transistor T3. Dans certains modes de réalisation, le troisième transistor T3 peut avoir un gain de tension inférieure à 1. Dans un premier mode de réalisation de la circuiterie ESD 200, le premier transistor M1 peut avoir une largeur de 40 microns et une longueur de canal de 0,6 micron, le deuxième transistor M2 peut avoir une largeur de 10 microns et une longueur de canal de 0,6 micron, le troisième transistor M3 peut avoir une largeur de 40 microns et une longueur de canal de 0,6 micron, le quatrième transistor M4 peut avoir une largeur de 10 microns et une longueur de canal de 0,6 micron, le cinquième transistor M5 peut avoir une largeur de 2000 microns et une longueur de canal de 0,6 micron, le sixième transistor M6 peut avoir une largeur de 2 microns et une longueur de canal de 0,6 micron et le septième transistor M7 peut avoir une largeur de 10 microns et une longueur de canal de 0,6 micron. Dans le premier mode de réalisation, R1 peut avoir une résistance efficace de 400 000 ohms et R2 peut avoir une résistance efficace de 200 000 ohms. Dans d'autres modes de réalisation, les transistors (par exemple Ml, M2, etc.) et/ou les résistances (par exemple R1, R2) peuvent avoir d'autres valeurs appropriées. Les autres valeurs appropriées peuvent inclure des valeurs nominales différentes de ce qui a été susmentionné, mais elles peuvent avoir la même valeur relative (par exemple supérieure ou inférieure) par comparaison avec d'autres transistors ou d'autres résistances de la circuiterie ESD 200. Par exemple, dans certains modes de réalisation, la largeur du premier transistor peut être supérieure à la largeur du deuxième transistor, ce qui peut augmenter un point de commutation de l'inverseur constitué par les transistors M1 et M2. Le cinquième transistor M5 peut avoir une largeur sensiblement supérieure à la largeur des autres transistors dans la circuiterie ESD 200. Le sixième transistor M6 peut avoir une largeur inférieure à une largeur du 15 septième transistor M7, ce qui peut réduire un point de commutation de l'inverseur constitué par les transistors M6 et M7. Dans un deuxième mode de réalisation de la circuiterie ESD 200, le premier transistor M1 peut avoir une largeur de 40 microns et une longueur de canal de 0,7 micron, le deuxième transistor M2 peut avoir une largeur de 10 microns et une 20 longueur de canal de 0,7 micron, le troisième transistor M3 peut avoir une largeur de 20 microns et une longueur de canal de 0,7 micron, le quatrième transistor M4 peut avoir une largeur de 10 microns et une longueur de canal de 0,7 micron, le cinquième transistor M5 peut avoir une largeur de 2880 microns et une longueur de canal de 0,7 micron, le sixième transistor M6 peut avoir une largeur de 2 microns et une longueur 25 de canal de 0,7 micron et le septième transistor M7 peut avoir une largeur de 10 microns et une longueur de canal de 0,6 micron. Dans le deuxième mode de réalisation, R1 peut avoir une résistance efficace d'environ 400 000 ohms et R2 peut avoir une résistance efficace d'environ 200 000 ohms. Dans d'autres modes de réalisation, les transistors (par exemple Ml, M2, etc.) et/ou les résistances (par 30 exemple R1, R2) peuvent avoir d'autres valeurs appropriées. La figure 3 illustre schématiquement une configuration en variante d'une circuiterie ESD 300 selon divers modes de réalisation. La circuiterie ESD 300 peut correspondre à des modes de réalisation décrits en relation avec la circuiterie ESD 200 de la figure 2, sauf que les une ou plusieurs résistances R1 de la figure 2 ont été remplacées par un ou plusieurs autres transistors (ci-après « huitième transistor M8 »). Selon divers modes de réalisation, une résistance du premier noeud n1 peut être basée sur le huitième transistor M8. Le huitième transistor M8 peut comprendre une source couplée au VDD, un drain couplé au premier noeud n1 et une grille couplée au GND, comme cela est représenté. Dans certains modes de réalisation, le huitième transistor M8 peut être un transistor à effet de champ de type P (PFET). Le remplacement de R1 de la circuiterie ESD 200 par le huitième transistor M8 peut réduire la surface de puce dans la circuiterie ESD 300 par rapport à la circuiterie ESD 200. La figure 4 illustre schématiquement une configuration en variante d'une circuiterie ESD 400 selon divers modes de réalisation. La circuiterie ESD 400 peut correspondre à des modes de réalisation décrits en relation avec la circuiterie ESD 300 de la figure 3, sauf que les une ou plusieurs résistances R2 de la figure 3 ont été remplacées par un ou plusieurs autres transistors (ci-après « neuvième transistor M9 »). Selon divers modes de réalisation, une résistance du troisième noeud n3 peut être basée sur le neuvième transistor M9. Le neuvième transistor M9 peut comprendre une source couplée au GND, un drain couplé au troisième noeud n3 et une grille couplée au troisième noeud n3, comme cela est représenté. Dans certains modes de réalisation, le neuvième transistor M9 peut être un transistor à tension de seuil nulle. Le remplacement de R2 de la circuiterie ESD 300 par le neuvième transistor M9 peut réduire la surface de puce dans la circuiterie ESD 400 par rapport à la circuiterie ESD 300. La figure 5 illustre schématiquement une configuration en variante d'une circuiterie ESD 500 selon divers modes de réalisation. La circuiterie ESD 500 peut correspondre à des modes de réalisation décrits en relation avec la circuiterie ESD 400 de la figure 4, sauf que les un ou plusieurs condensateurs Cl et C2 de la figure 4 ont été remplacés par un ou plusieurs autres transistors (ci-après respectivement « dixième transistor M10 » et « onzième transistor Mil »). Selon divers modes de réalisation, une capacité du premier noeud n1 et/ou du troisième n3 peut être basée sur le dixième transistor M10 et/ou le onzième transistor M11. Le dixième transistor M10 peut comprendre une source couplée au GND, un drain couplé au GND et une grille couplée au premier noeud ni, comme cela est représenté. Le onzième transistor Mll peut comprendre une source couplée au GND, un drain couplé au GND et une grille couplée au troisième noeud n3, comme cela est représenté. Une capacité de grille du dixième transistor M10 et du onzième transistor Mll peut être configurée, réglée ou sélectionnée pour fournir une première période 5 de temps (par exemple Tl) du premier noeud n1 et une deuxième période de temps (par exemple T2) du troisième noeud n3 comme cela est décrit en relation avec la circuiterie ESD 200 de la figure 2. Dans certains modes de réalisation, le neuvième transistor M9 peut être un transistor à tension de seuil nulle. Le remplacement de Cl et C2 de la circuiterie ESD 400 par le dixième transistor M10 et le onzième transistor 10 Mll peut réduire la surface de puce dans la circuiterie ESD 500 par rapport à la circuiterie ESD 400. Dans un mode de réalisation correspondant au premier mode de réalisation décrit en relation avec la circuiterie ESD 200 de la figure 2, le huitième transistor M8 peut avoir une largeur de 2 microns et une longueur de canal de 10 microns, le 15 neuvième transistor M9 peut avoir une largeur de 1 micron et une longueur de canal de 20 microns, le dixième transistor M10 peut avoir une largeur de 10 microns et une longueur de canal de 10 microns, le onzième transistor Mll peut avoir une largeur de 80 microns et une longueur de canal de 10 microns. Les transistors M8 à Mll peuvent avoir d'autres dimensions appropriées dans d'autres modes de réalisation. 20 La figure 6 illustre schématiquement une configuration en variante d'une circuiterie ESD 600 selon divers modes de réalisation. La circuiterie ESD 600 peut correspondre à des modes de réalisation décrits en relation avec la circuiterie ESD 500 de la figure 5, sauf que le troisième transistor M3 de la figure 5 a été remplacé par un transistor à trois puits (TWL). 25 Le transistor à trois puits TWL peut comprendre une source couplée au troisième noeud n3, un drain couplé au VDD et une grille couplée au deuxième noeud n2, comme cela est représenté. En outre, un corps du transistor à trois puits TWL peut être couplé au troisième noeud n3, comme cela est représenté. Dans certains modes de réalisation, le transistor à trois puits TWL peut être un transistor isolé, par 30 exemple un corps du transistor est isolé du silicium en vrac. Dans certains modes de réalisation, le transistor à trois puits TWL peut être isolé du vrac au moyen d'un processus de silicium sur isolant (SOI). Dans certains modes de réalisation, le transistor à trois puits peut être un transistor SOI. Dans certains modes de réalisation, le transistor à trois puits TWL peut être un FET de type N (NFET). Dans certains modes de réalisation, le remplacement du troisième transistor M3 de la figure 5 par le transistor à trois puits TWL peut réduire un effet de corps et/ou une tension transitoire de crête dans la circuiterie ESD 600 (par exemple lorsque le deuxième noeud n2 est en montée et le troisième transistor M3 tire le troisième noeud n3 vers le haut). Dans un mode de réalisation correspondant au premier mode de réalisation décrit en relation avec la circuiterie ESD 200 de la figure 2, le transistor à trois puits TWL peut avoir des dimensions similaires à celles du troisième transistor M3. La figure 7 illustre schématiquement une configuration en variante d'une circuiterie ESD 700 selon divers modes de réalisation. La circuiterie ESD 700 peut correspondre à des modes de réalisation décrits en relation avec la circuiterie ESD 500 de la figure 5, sauf que le troisième transistor M3 de la figure 5 a été remplacé par un transistor bipolaire Ql. Le transistor bipolaire Q1 peut comprendre un émetteur couplé au troisième noeud n3, un collecteur couplé au VDD et une base couplée au deuxième noeud n2, comme cela est représenté. Dans certains modes de réalisation, le transistor bipolaire Q1 peut être constitué selon un processus BiCMOS. Dans certains modes de réalisation, le remplacement du troisième transistor M3 de la figure 5 par le transistor à trois puits TWL peut réduire une tension transitoire de crête dans la circuiterie ESD 700 (par exemple lorsque le deuxième noeud n2 est en montée et le troisième transistor M3 tire le troisième noeud n3 vers le haut). La figure 8a illustre schématiquement une configuration en variante d'une circuiterie ESD 800a selon divers modes de réalisation. La circuiterie ESD 800a peut représenter une reconfiguration de la circuiterie ESD 200 de la figure 2 pour protéger un noeud de tension d'alimentation négative (VSS), comme cela est représenté. Les composants de la circuiterie ESD 800a peuvent correspondre à des modes de réalisation décrits en relation avec la circuiterie ESD 200 de la figure 2. Divers composants de la circuiterie ESD 800a peuvent être remplacés par des composants en variante comme cela est décrit en référence aux figures 3 à 7. La figure 8b illustre schématiquement une configuration en variante d'une circuiterie ESD 800b selon divers modes de réalisation. La circuiterie ESD 800b peut représenter une configuration simplifiée de la circuiterie ESD 200 de la figure 2 où les transistors M2, M3 et le noeud n2 ont été éliminés de la circuiterie. Dans certains modes de réalisation, la circuiterie ESD 800b peut être davantage simplifiée. Par exemple, le verrou formé par les transistors M4, M6 et M7 peut être facultatif dans certains modes de réalisation et/ou peut être remplacé par une autre circuiterie appropriée. La figure 9 illustre schématiquement un graphique exemplaire 900 de l'intensité (I) d'un noeud de tension d'alimentation (par exemple VDD) dans le temps pour la circuiterie ESD 200 de la figure 2, selon divers modes de réalisation. L'intensité est représentée en microampères (1.1A) et le temps est représenté en microsecondes (ris). Sur le graphique 900, l'intensité représente le courant d'appel pour une alimentation de 5 V ayant un temps de montée de 1 microseconde avec une résistance en série R de 20 ohms. Comme cela est représenté, la crête de l'intensité est inférieure ou égale à 250 MA. La tension d'alimentation (par exemple VDD de la circuiterie ESD 200) peut atteindre une tension de crête d'environ 5,5 V et peut se décharger rapidement sans oscillation, comme cela peut se produire avec une circuiterie ESD comportant plusieurs inverseurs. Une première crête dans le temps peut correspondre à la première période de temps (par exemple T1) et la deuxième crête dans le temps peut correspondre à la deuxième période de temps (par exemple T2). L'intensité tombe à environ 0 MA à 1 ils lorsque le noeud de verrou devient élevé, en tirant le noeud n3 à GND. La figure 10 illustre schématiquement un graphique 1000, faisant office d'exemple, de la tension de divers noeuds dans le temps pour la circuiterie ESD 200 de la figure 2, selon divers modes de réalisation. En particulier, une tension de VDD, le premier noeud ni, le deuxième noeud n2 et le troisième noeud n3 sont représentés. La tension est représentée en volts (V) et le temps est représenté en ils. Le graphique 1000 peut représenter une tension dans le temps pour une configuration selon le deuxième mode de réalisation décrit en relation avec la circuiterie ESD 200 de la figure 2 en réponse à un événement ESD de modèle de corps humain En référence aux figures 2 et 10, initialement, une impulsion ESD est 30 appliquée avec un temps de montée de 10 ns, ce qui amène le VDD à augmenter rapidement à une crête d'environ 5,5 V. Une tension du premier noeud n1 peut être en retard en raison de la première période de temps (par exemple T1 = 180 ns), ce qui amène une tension du deuxième noeud n2 à suivre VDD vers le haut puis vers le bas. Une tension du troisième noeud n3 peut être tirée vers le haut à environ 3,7 V par le troisième transistor M3, en mettant le cinquième transistor M5 sous tension. L'intensité peut avoir une crête à environ 1,33 ampère (A) (par exemple ID = 2000 V/1,5K ohms) comme cela est déterminé par un événement ESD de modèle de corps humain de 2000 V. VDD commence à décliner rapidement de la tension de crête en mettant le troisième transistor M3 hors tension. Le troisième noeud n3 décline de sa crête en fonction de la deuxième période de temps (par exemple T2 = 1,23 Ms) en déchargeant complètement la capacité ESD externe avant de mettre le cinquième transistor M5 hors tension. La tension du deuxième noeud n2 peut descendre rapidement lorsque VDD devient inférieur à environ deux fois la tension de crête du premier noeud (par exemple environ 2,4 V). La figure 11 est un organigramme d'un procédé 1100 pour fabriquer ou concevoir une circuiterie ESD selon divers modes de réalisation. Le procédé 1100 peut correspondre à des modes de réalisation décrits en référence aux figures 1 à 10. A 1102, le procédé 1100 peut comprendre le couplage d'un premier noeud (par exemple le premier noeud n1 des figures 2 à 8) à un noeud de tension d'alimentation (par exemple VDD des figures 2 à 7 ou VSS de la figure 8a) et un noeud de masse (par exemple GND des figures 2 à 8). A 1104, le procédé 1100 peut comprendre le couplage d'un premier transistor (par exemple le premier transistor M1 des figures 2 à 7 ou le deuxième transistor M2 de la figure 8a) au premier noeud et au noeud de tension d'alimentation. A 1106, le procédé 1100 peut comprendre le couplage d'un deuxième transistor (par exemple le deuxième transistor M2 des figures 2 à 7 ou le premier transistor M1 de la figure 8a) au premier noeud et au noeud de masse. A 1108, le procédé 1100 peut comprendre le couplage d'un deuxième noeud (par exemple le deuxième noeud n2 des figures 2 à 8) au premier transistor et au deuxième transistor. A 1110, le procédé 1100 peut comprendre le couplage d'un troisième transistor (par exemple le troisième transistor M3 des figures 2 à 5, 8 ou le transistor à trois puits TWL ou le transistor SOI de la figure 6 ou le transistor bipolaire Q1 de la figure 7) au deuxième noeud. A 1112, le procédé 1100 peut comprendre le couplage d'un troisième noeud (par exemple le troisième noeud n3 des figures 2 à 8) au troisième transistor. A 1114, le procédé 1100 peut comprendre le couplage d'un quatrième transistor (par exemple le quatrième transistor M4 des figures 2 à 8) au troisième noeud. A 1116, le procédé 1100 peut comprendre le couplage d'un cinquième transistor (par exemple le cinquième transistor M5 des figures 2 à 8) au troisième noeud. A 1118, le procédé 1100 peut comprendre le couplage d'un sixième transistor (par exemple le sixième transistor M6 des figures 2 à 8) au troisième noeud. A 1120, le procédé 1100 peut comprendre le couplage d'un septième transistor (par exemple le septième transistor M7 des figures 2 à 8) au troisième noeud. A 1122, le procédé 1100 peut comprendre le couplage d'un noeud de verrou (par exemple le noeud de verrou des figures 2 à 8) au quatrième transistor, au sixième transistor et au septième transistor. A 1124, le procédé 1100 peut comprendre le 10 couplage d'une ou plusieurs résistances (par exemple R1 et/ou R2 des figures 2, 3 et 8) ou d'un ou plusieurs condensateurs (par exemple Cl et/ou C2 des figures 2 à 4, 8) à l'un ou aux deux du premier noeud et du troisième noeud. A 1126, le procédé 1100 peut comprendre le couplage d'un ou plusieurs autres transistors (par exemple le huitième transistor M8 des figures 3 à 7, le neuvième transistor M9 des figures 4 à 7, 15 le dixième transistor M10 des figures 5 à 7 ou le onzième transistor Mil des figures à 7) à l'un ou aux deux du premier noeud et du troisième noeud. Diverses opérations sont décrites sous la forme de plusieurs opérations discrètes, l'une après l'autre, de la manière la plus utile possible pour comprendre le sujet revendiqué. Néanmoins, l'ordre de la description ne doit pas être interprété 20 comme impliquant que ces opérations doivent forcément se dérouler dans l'ordre indiqué. En particulier, ces opérations ne doivent pas forcément être effectuées dans l'ordre de leur présentation. Des opérations décrites peuvent être effectuées dans un ordre différent de celui du mode de réalisation décrit. Diverses autres opérations peuvent être effectuées et/ou des opérations décrites peuvent être omises dans 25 d'autres modes de réalisation. Des modes de réalisation d'une circuiterie ESD décrits dans les présentes et des appareils (par exemple la puce 100 de la figure 1) comprenant une telle circuiterie ESD peuvent être incorporés dans divers autres appareils et systèmes. La figure 12 illustre schématiquement un système 1200, faisant office d'exemple, 30 comprenant une puce 100 comportant une circuiterie ESD (par exemple la circuiterie ESD 200, 300, 400, 500, 600, 700 ou 800 respectivement des figures 2, 3, 4, 5, 6, 7 ou 8) selon divers modes de réalisation. Comme cela est illustré, le système 1200 comprend un module amplificateur de puissance (PA) 1202 qui peut être un module PA de radiofréquences (RF) dans certains modes de réalisation. Le système 1200 peut comprendre un émetteur-récepteur 1204 couplé au module amplificateur de puissance 1202 comme cela est illustré. Le module amplificateur de puissance 1202 peut comprendre une puce 100 comportant une circuiterie ESD comme cela a été décrit dans les présentes. Le module amplificateur de puissance 1202 peut recevoir un signal d'entrée RF, RFin, de l'émetteur-récepteur 1204. Le module amplificateur de puissance 1202 peut amplifier le signal d'entrée RF, RFin, pour fournir le signal de sortie RF, RFout. Le signal d'entrée RF, RFin, et le signal de sortie RF, RFout, peuvent tous les deux faire partie d'une chaîne de transmission, respectivement Tx - Rfin et Tx - Rfout sur la figure 12. Le signal de sortie RF, RFout, amplifié peut être fourni à un module de commutation d'antenne (ASM) 1206, qui effectue une transmission hertzienne (OTA) du signal de sortie RF, RFout, par l'intermédiaire d'une structure d'antenne 1208. L'ASM 1206 peut également recevoir des signaux RF par l'intermédiaire de la structure d'antenne 1208 et coupler les signaux RF reçus, Rx, à l'émetteur-récepteur 1204 le long d'une chaîne de réception. Dans divers modes de réalisation, la structure d'antenne 1208 peut comprendre une ou plusieurs antennes directionnelles et/ou omnidirectionnelles, y compris par exemple une antenne dipolaire, une antenne unipolaire, une antenne à plaque, une antenne en boucle, une antenne à microbande ou n'importe quel autre type d'antenne approprié pour une émission-réception OTA de signaux RF. Le système 1200 peut être n'importe quel système comprenant une amplification de puissance. Une circuiterie de la puce 100 peut fournir un dispositif de commutation efficace pour des applications de commutation de puissance comprenant des applications de conditionnement de puissance comme par exemple des convertisseurs de courant alternatif (CA) en courant continu (CC), des convertisseurs CC-CC, des convertisseurs CC-CA et des éléments similaires. Dans divers modes de réalisation, le système 1200 peut être particulièrement utile pour une amplification de puissance à une puissance de radiofréquences élevée et à haute fréquence. Par exemple, le système 1200 peut être approprié pour un ou plusieurs de communications terrestres et satellitaires et de systèmes radar et éventuellement dans diverses applications industrielles et médicales. Plus spécifiquement, dans divers modes de réalisation, le système 1200 peut être l'un sélectionné d'un dispositif radar, un dispositif de communication satellitaire, un combiné mobile, une station de base de téléphonie cellulaire, une radio de diffusion ou un système amplificateur de télévision. Bien que certains modes de réalisation aient été illustrés et décrits dans les présentes à des fins de description, une grande diversité de modes de réalisation ou de mises en oeuvre alternatifs et/ou équivalents conçus pour atteindre les mêmes objectifs peuvent être substitués à des modes de réalisations représentés et décrits sans sortir du périmètre de la présente divulgation. La présente demande est destinée à englober toutes les adaptations et les variations des modes de réalisation abordés dans les présentes. Les modes de réalisation décrits dans les présentes ne doivent être limités que par les revendications annexées et leurs équivalences. REVENDICATIONS1. Circuiterie de décharge électrostatique (ESD) (200, 300, 400, 500, 600, 700, 800a, 800b), comprenant : un premier noeud (n1) couplé à un noeud de tension d'alimentation (VDD, VSS) et à un noeud de masse (GND) ; un premier transistor (M1) couplé au premier noeud (n1) et au noeud de tension d'alimentation (VDD, VSS) ; un deuxième transistor (M2) couplé au premier noeud (n1) et au noeud de masse (GND) ; un deuxième noeud (n2) couplé au premier transistor (M1) et au deuxième transistor 10 (M2) ; un troisième transistor (M3) couplé au deuxième noeud (n2) ; et un troisième noeud (n3) couplé au troisième transistor (M3), dans laquelle une première période de temps ('r 1) pour charger le premier noeud (n1) est inférieure à une deuxième période de temps (T2) pour décharger le troisième noeud (n3). 15 2. Circuiterie ESD (200, 300, 400, 500, 600, 700, 800a, 800b) selon la revendication 1, comprenant en outre : un quatrième transistor (M4) couplé au troisième noeud (n3), dans lequel la deuxième période de temps (T2) pour décharger le troisième noeud (n3) commence lorsque le 20 troisième transistor (M3) est réglé dans un état hors tension et se termine lorsque le quatrième transistor (M4) est réglé dans un état sous tension. 3. Circuiterie ESD (200, 300, 400, 500, 600, 700, 800a, 800b) selon la revendication 2, dans laquelle : 25 le premier noeud (n1) est couplé à une grille du premier transistor (M1) et à une grille du deuxième transistor (M2) ; le deuxième noeud (n2) est couplé à un drain du premier transistor (M1) et à un drain du deuxième transistor (M2) ; une source du premier transistor (M1) est couplée au noeud de tension d'alimentation 30 (VDD, VSS) ; et une source du deuxième transistor (M2) est couplée au noeud de masse (GND),dans laquelle : le deuxième noeud (n2) est facultativement couplé à une grille ou une base du troisième transistor (M3) ; le troisième noeud (n3) est facultativement couplé à une source ou un émetteur du troisième transistor (M3) et à un drain du quatrième transistor (M4) ; un drain ou un collecteur du troisième transistor (M3) est facultativement couplé au noeud de tension d'alimentation (VDD, VSS) ; et une source du quatrième transistor (M4) est facultativement couplée à la tension de masse. 4. Circuiterie ESD (200, 300, 400, 500, 600, 700, 800a, 800b) selon la revendication 2, comprenant en outre : un cinquième transistor (M5) couplé au troisième noeud (n3), dans laquelle le troisième noeud (n3) est couplé à une grille du cinquième transistor (M5) ; un sixième transistor (M6) couplé au cinquième transistor (M5), dans laquelle une grille du cinquième transistor (M5) est couplée à une grille du sixième transistor (M6) ; un septième transistor (M7) couplé au cinquième transistor (M5), dans laquelle la grille du cinquième transistor (M5) est couplée à une grille du septième transistor (M7) ; et un noeud de verrou couplé au sixième transistor (M6), au septième transistor (M7) et au quatrième transistor (M4), dans lequel le noeud de verrou est couplé à un drain du sixième transistor (M6), un drain du septième transistor (M7) et une grille du quatrième transistor (M4). 5. Circuiterie ESD (200, 300, 400, 500, 600, 700, 800a, 800b) selon la revendication 1, dans laquelle : la première période de temps ('r 1) a une valeur inférieure à 1 microseconde (p s) ; et la deuxième période de temps (T2) est supérieure à la première période de temps ('r1), dans laquelle la deuxième période de temps ('r2) est facultativement au moins sept fois supérieure à la première période de temps (T1). 6. Circuiterie ESD (200, 300, 400, 500, 600, 700, 800a, 800b) selon la revendication 1, comprenant en outre : une ou plusieurs résistances (R1, R2) ou un ou plusieurs condensateurs (C1, C2) couplés à l'un ou aux deux du premier noeud (n1) et du troisième noeud (n3), dans 5 laquelle une résistance ou une capacité d'au moins le premier noeud (n1) ou le troisième noeud (n3) est basée sur les une ou plusieurs résistances (R1, R2) ou un ou plusieurs condensateurs (Cl, C2) ; et/ou un ou plusieurs autres transistors couplés à l'un ou aux deux du premier noeud (n1) et du troisième noeud (n3), dans laquelle une résistance ou une capacité d'au moins le 10 premier noeud (n1) ou le troisième noeud (n3) est basée sur les un ou plusieurs autres transistors. 7. Circuiterie ESD (200, 300, 400, 500, 600, 700, 800a, 800b) selon la revendication 1, dans laquelle le troisième transistor (M3) est un transistor à trois puits ou un 15 transistor à silicium sur isolant (SOI). 8. Procédé de fabrication d'une circuiterie de décharge électrostatique (EDS) comprenant : le couplage d'un premier noeud (n1) à un noeud de tension d'alimentation (VDD, 20 VSS) et à un noeud de masse (GND) ; le couplage d'un premier transistor (MI) au premier noeud (n1) et au noeud de tension d'alimentation (VDD, VSS) ; le couplage d'un deuxième transistor (M2) au premier noeud (n1) et au noeud de masse (GND) ; 25 le couplage d'un deuxième noeud (n2) au premier transistor (M1) et au deuxième transistor (M2) ; le couplage d'un troisième transistor (M3) au deuxième noeud (n2) ; et le couplage d'un troisième noeud (n3) au troisième transistor (M3), dans lequel une première période de temps (T1) pour charger le premier noeud (n1) est inférieure à 30 une deuxième période de temps (T2) pour décharger le troisième noeud (n3). 9. Procédé selon la revendication 8, comprenant en outre :le couplage d'un quatrième transistor (M4) au troisième transistor (M3), dans lequel la deuxième période de temps (T2) pour décharger le troisième noeud (n3) commence lorsque le troisième transistor (M3) est réglé dans un état hors tension et se termine lorsque le quatrième transistor (M4) est réglé dans un état sous tension. 10. Procédé selon la revendication 9, dans lequel : le premier noeud (n1) est couplé à une grille du premier transistor (M1) et à une grille du deuxième transistor (M2) ; le deuxième noeud (n2) est couplé à un drain du premier transistor (M1) et à un drain 10 du deuxième transistor (M2) ; une source du premier transistor (M1) est couplée au noeud de tension d'alimentation (VDD, VSS) ; et une source du deuxième transistor (M2) est couplée au noeud de masse (GND), dans lequel : 15 le deuxième noeud (n2) est facultativement couplé à une grille ou une base du troisième transistor (M3) ; le troisième noeud (n3) est facultativement couplé à une source ou un émetteur du troisième transistor (M3) et à un drain du quatrième transistor (M4) ; un drain ou un collecteur du troisième transistor (M3) est facultativement couplé au 20 noeud de tension d'alimentation (VDD, VSS) ; et une source du quatrième transistor (M4) est facultativement couplée à la tension de masse. 11. Procédé selon la revendication 9, comprenant en outre : 25 le couplage d'un cinquième transistor (M5) au troisième noeud (n3), dans lequel le troisième noeud (n3) est couplé à une grille du cinquième transistor (M5) ; le couplage d'un sixième transistor (M6) au cinquième transistor (M5), dans lequel une grille du cinquième transistor (M5) est couplée à une grille du sixième transistor (M6) ; 30 le couplage d'un septième transistor (M7) au cinquième transistor (M5), dans lequel la grille du cinquième transistor (M5) est couplée à une grille du septième transistor (M7) ; etle couplage d'un noeud de verrou au sixième transistor (M6), au septième transistor (M7) et au quatrième transistor (M4), dans lequel le noeud de verrou est couplé à un drain du sixième transistor (M6), un drain du septième transistor (M7) et une grille du quatrième transistor (M4). 12. Procédé selon la revendication 8, dans lequel : la première période de temps ('ri) est inférieure à 1 microseconde (Ms) ; et la deuxième période de temps ('r2) est supérieure à la première période de temps (T1), dans lequel la deuxième période de temps (T2) est au moins sept fois supérieure à la 10 première période de temps (Tl). 13. Procédé selon la revendication 8, comprenant en outre : le couplage d'une ou plusieurs résistances ou un ou plusieurs condensateurs à l'un ou aux deux du premier noeud (n1) et du troisième noeud (n3), dans lequel une résistance 15 ou une capacité d'au moins le premier noeud (n1) ou le troisième noeud (n3) est basée sur les une ou plusieurs résistances ou un ou plusieurs condensateurs ; et/ou le couplage d'un ou plusieurs autres transistors à l'un ou aux deux du premier noeud (n1) et du troisième noeud (n3), dans lequel une résistance ou une capacité d'au moins le premier noeud (n1) ou le troisième noeud (n3) est basée sur les un ou 20 plusieurs autres transistors. 14. Système comprenant : un module amplificateur de puissance comprenant une puce (100), la puce (100) comprenant : 25 une liaison d'énergie (104) configurée pour fournir un noeud de tension d'alimentation (VDD, VSS) pour le fonctionnement de la puce (100) ; une liaison de masse (106) configurée pour fournir un noeud de masse (GND) ; et un verrouillage de décharge électrostatique (ESD) (102) couplé au noeud de tension d'alimentation (VDD, VSS) et au noeud de masse (GND), le verrouillage ESD (102) 30 comprenant : un premier noeud (n1) couplé au noeud de tension d'alimentation (VDD, VSS) et au noeud de masse (GND);un premier transistor (M1) couplé au premier noeud (n1) et au noeud de tension d'alimentation (VDD, VSS) ; un deuxième transistor (M2) couplé au premier noeud (n1) et au noeud de masse (GND) ; un deuxième noeud (n2) couplé au premier transistor (M1) et au deuxième transistor (M2) ; un troisième transistor (M3) couplé au deuxième noeud (n2) ; et un troisième noeud (n3) couplé au troisième transistor (M3), dans lequel une première période de temps (T1) pour charger le premier noeud (n1) est inférieure à une 10 deuxième période de temps (r2) pour décharger le troisième noeud (n3). 15. Système selon la revendication 14, dans lequel le verrouillage ESD (102) comprend en outre : un quatrième transistor (M4) couplé au troisième transistor (M3), dans lequel la 15 deuxième période de temps (T2) pour décharger le troisième noeud (n3) commence lorsque le troisième transistor (M3) est réglé dans un état hors tension et se termine lorsque le quatrième transistor (M4) est réglé dans un état sous tension.