Brevet FR3009633A1 — publié le 20150213

B12804 - 13-R0-0434 1 COMMUNICATION SUR BUS I2C Domaine La présente demande concerne de façon générale les circuits électroniques et, plus particulièrement, les circuits incluant une ou plusieurs mémoires EEPROM connectées à un bus I2C. Exposé de l'art antérieur Un bus I2C est un bus bifilaire normalisé (UM10204- I2C-Bus specification, usermanual REV.4-13 February 2012). Les mémoires EEPROM font partie des dispositifs susceptibles d'être raccordés à un bus I2C pour stocker des données provenant d'autres dispositifs connectés au bus ou pour fournir des données à ces dispositifs. Un dispositif souhaitant écrire ou lire des données dans une mémoire EEPROM présente, sur le bus, une adresse de dispositif esclave permettant à la mémoire EEPROM de s'identifier ainsi que l'adresse de lecture ou d'écriture des données dans la mémoire. Dans le cas d'une écriture, le dispositif présente, sur le bus, une série de données. Dans le cas d'une lecture, c'est la mémoire EEPROM qui présente sur le bus, la série de données lues. Le bus I2C est un bus série comportant deux conducteurs respectivement destinés à véhiculer des données et B12804 - 13-R0-0434 2 un signal de synchronisation. Le débit du bus est fixé par la fréquence des signaux de synchronisation qui, en pratique, est limitée pour des questions structurelles des dispositifs connectés au bus ou pour des questions de consommation. Résumé Un mode de réalisation de la présente description vise à pallier tout ou partie des inconvénients des systèmes comportant une mémoire EEPROM sur un bus I2C. Un autre mode de réalisation vise à accroître le débit 10 de communication entre une mémoire EEPROM et un dispositif connecté à un bus I2C. Un autre mode de réalisation vise une solution configurable compatible avec un fonctionnement existant sur bus I2C. 15 Plus généralement, un mode de réalisation vise à permettre à un dispositif esclave connecté à un bus I2C de fonctionner avec un débit de communication accru sur requête d'un dispositif maître. Ainsi, un mode de réalisation prévoit un système de 20 communication, comportant : un bus I2C ; au moins un premier dispositif connecté au bus ; au moins un deuxième dispositif connecté au bus ; et au moins une liaison directe de données, autre que le 25 bus, entre les deux dispositifs. Selon un mode de réalisation, on prévoit un premier mode de fonctionnement dans lequel des données ne transitent entre les deux dispositifs que par le bus I2C et un deuxième mode de fonctionnement dans lequel des données transitent par le 30 bus I2C et par ladite liaison directe. Selon un mode de réalisation, le deuxième mode de fonctionnement est activé par le premier dispositif en commutant les états de la ou des liaisons directes. Un mode de réalisation prévoit également un dispositif 35 adapté au système ci-dessus, comportant : B12804 - 13-R0-0434 3 une première borne d'entrée-sortie destinée à un signal de synchronisation I2C ; une deuxième borne d'entrée-sortie destinée à un signal de données I2C ; et au moins une troisième borne d'entrée-sortie de données. Selon un mode de réalisation, la ou les troisièmes bornes sont chacune directement reliées à une desdites liaisons entre les dispositifs. Selon un mode de réalisation, le dispositif comporte en outre un circuit de gestion interne exploitant les états respectifs présents sur la ou les troisièmes bornes. Selon un mode de réalisation, le dispositif comporte en outre une mémoire EEPROM. On prévoit également un procédé de communication entre un premier dispositif et un deuxième dispositif d'un tel système, dans lequel les états des signaux présents sur la ou lesdites liaisons directes correspondent, pendant un premier octet d'une trame I2C, aux états des trois bits de rang 1 à 3 d'un octet de sélection de dispositif d'une trame I2C. Selon un mode de réalisation, une commutation du premier mode vers le deuxième mode est provoquée par un changement d'état du signal présent sur la liaison directe concernée pendant un bit d'accusé-réception qui suit ledit premier octet. Selon un mode de réalisation, ledit changement d'état est individualisé par liaison directe pour sélectionner le nombre de liaisons directes utilisées dans le deuxième mode. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, 30 seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une représentation schématique d'un système comportant des dispositifs électroniques connectés à un 35 bus I2C ; B12804 - 13-R0-0434 4 la figure 2 illustre, de façon très schématique, une trame de communication sur un bus I2C ; la figure 3 est une représentation, sous forme de blocs, d'un mode de réalisation d'un système à débit de 5 communication accru entre un dispositif et une mémoire EEPROM ; la figure 4 illustre, de façon schématique, le contenu d'un octet d'adressage d'une trame I2C ; la figure 5 représente, de façon très schématique, un mode de réalisation d'un circuit de mémoire EEPROM ; 10 la figure 6 illustre, sous forme de chronogrammes, un mode de mise en oeuvre d'un procédé de communication entre un circuit maître et un circuit esclave ; la figure 7 illustre, sous forme de chronogrammes, un autre mode de mise en oeuvre du procédé de communication entre 15 un circuit maître et un circuit esclave ; la figure 8 illustre de façon très schématique un exemple de connexion d'une mémoire ; et la figure 9 illustre de façon très schématique un autre exemple de connexion d'une mémoire. 20 Description détaillée De mêmes éléments ont été désignés par de mêmes références aux différentes figures dont les chronogrammes ont été tracés sans respect d'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisations qui 25 vont être décrits et représentés et seront détaillés. En particulier, le fonctionnement d'un bus I2C n'a été détaillé que partiellement, les modes de réalisation décrits étant, pour le reste, compatibles avec le fonctionnement usuel d'un bus I2C. De plus, la nature des données échangées entre un dispositif et une 30 mémoire EEPROM n'a pas non plus été détaillée, les modes de réalisations décrits étant là encore compatibles avec les utilisations usuelles de communication sur bus I2C. La figure 1 est une représentation schématique d'un système comportant plusieurs dispositifs ou circuits électro35 niques connectés à un bus 1, de type I2C. Le système peut être B12804 - 13-R0-0434 un téléphone (=bile, DECT ou autre), un équipement de radio ou télédiffusion, un ordinateur, et plus généralement n'importe quel équipement traitant des données numériques. Un bus I2C comporte deux conducteurs SDA et SCL, 5 respectivement destinés à véhiculer des données et un signal de synchronisation. Le protocole I2C est normalisé. Plusieurs dispositifs électroniques devant communiquer entre eux sont connectés au bus 1. Le plus souvent, ces dispo- sitifs incluent un microcontrôleur 12 et divers circuits ou dispositifs 14 (DEVI), 16 (DEV2), par exemple des mémoires volatiles ou non, des décodeurs, des processeurs de traitement, des capteurs, etc. Dans les exemples visés par la présente description, un ou plusieurs circuits 3 de mémoire non volatile reprogrammables (EEPROM) sont connectés au bus 1. Dans la représentation de la figure 1, seuls les conducteurs du bus 1 ont été représentés. En pratique, le système comprend généralement d'autres constituants et les circuits 12, 14, 16 et 3 peuvent être connectés à divers conducteurs d'alimentation, et à d'autres bus d'adresses, de données et de commandes qui n'ont pas été représentés. La figure 2 représente un exemple de trame 2 de communication entre un dispositif ou circuit maître vers un circuit esclave. On fera par la suite référence à un microcontrôleur 12 25 comme circuit maître et à une mémoire EEPROM 3 comme circuit esclave, mais ce qui va être décrit s'applique plus généralement à tout circuit adapté à communiquer sur un bus I2C. D'après la norme I2C, une trame commence par une condition de démarrage 21 (S), suivie d'une octet de sélection 30 22 dont une première partie 221 (SLAVE ADDRESS), sur 7 bits, identifie la mémoire destinataire et dont une deuxième partie 222 (R/-W) sur un 1 bit, identifie par son état 1 ou 0 (niveau logique) l'opération à effectuer (lecture R ou écriture W). Chaque octet transmis sur le bus I2C est suivi d'un bit 23 (A) 35 positionné par le récepteur et dont l'état indique au micro- B12804 - 13-R0-0434 6 contrôleur (ou au dispositif émetteur) la réception ou non de l'octet par le récepteur. En fait, ce bit 23 est au repos dans un état (N), état logique 1, indicateur d'une absence de réception et, quand il a reçu l'octet, le dispositif récepteur change l'état de ce bit vers un état (A), état logique 0, que l'émetteur décode comme un accusé de réception. Dans le cas d'une écriture, une fois le circuit esclave sélectionné (adressé), un ou deux octets 24 (ADD) qui suivent servent à identifier l'adresse d'écriture dans ce circuit. Dans le cas d'une lecture, ces deux octets d'adresse sont absents, l'adresse ayant été communiqué à la mémoire lors de la trame précédente (trame d'écriture interrompue). Puis, les données sont transmises par octets 25 (DATAi avec i compris entre 1 et n). Un bit d'accusé et réception 23, généré par le dispositif recevant les données, suit chaque octet d'adresses ou de données transmis. La fin de la trame est repérée par une condition d'arrêt 26 (P) positionnée par le dispositif maître. Dans le cas d'une écriture, les bits de données 25 sont transmis du dispositif maître vers le dispositif esclave. Dans le cas d'une lecture des données en mémoire, les octets 25 sont transmis du dispositif esclave vers le dispositif maître. Un problème que l'on rencontre avec les communications usuelles sur bus I2C, qu'il s'agisse d'une mémoire ou de tout autre dispositif, est que le débit est en pratique limité. En effet, s'agissant d'un bus série, ce débit est conditionné par la fréquence d'horloge de communication des données sur le bus. Que ce soit pour des raisons techniques ou pour éviter d'accroître de trop la consommation du circuit, cette fréquence d'horloge n'excède en général pas quelques centaines de kHz. Dans certaines applications, il serait souhaitable de disposer d'un débit plus important. Par exemple, dans le cas d'une mémoire EEPROM, on peut souhaiter programmer tout ou partie du contenu en fin de fabrication ou avant la mise en service et bénéficier d'un débit 35 plus important. B12804 - 13-R0-0434 7 Toutefois, il reste dans ce cas souhaitable de pouvoir rebasculer la mémoire dans un mode de fonctionnement normal de sorte qu'une mémoire donnée, programmée en fin de fabrication, peut être utilisée de façon non modifiée par rapport à l'utilisation du bus I2C normalisé. Selon un autre exemple, on peut souhaiter utiliser un mémoire intégrant, y compris dans son environnement définitif, les deux fonctions bas et haut débit. Pour être compatible avec un fonctionnement I2C, on 10 doit alors utiliser les octets présents dans une trame normalisée. Par ailleurs, pour être compatible avec le protocole I2C, on ne dispose pas de codes opératoires ou instructions autres que le bit 222 (R/-W). 15 La figure 3 est une représentation schématique, sous forme de blocs et partielle, d'un mode de réalisation d'un système de communication entre un microcontrôleur 12 et une mémoire 3 par bus I2C, disposant d'une capacité accrue en terme de débit. En plus du bus I2C, on prévoit entre un et trois 20 conducteurs supplémentaires 40, 41 et 42 reliant le micro- contrôleur 12 (bornes 120, 121 et 122) et la mémoire 3. Le circuit mémoire 3 comporte donc au moins une borne d'entrée-sortie de données supplémentaire, connectée en interne à un circuit non représenté de commande du plan mémoire à des fins de 25 programmation et de lecture. Dans l'exemple de la figure 3, on prévoit trois bornes 30, 31 et 32 en plus des bornes connectées aux conducteurs SDA et SCL. Les conducteurs supplémentaires 40 à 42 sont destinés à véhiculer des données en parallèle aux données véhiculées par 30 le conducteur SDA du bus, ce qui accroît, dans un rapport de 2 à 4 le débit de la transmission. L'utilisation de ces conducteurs supplémentaires est transparente, en ce sens qu'une mémoire 3 connectée à un micro-contrôleur usuel (dépourvu des ports supplémentaires de liaison 35 aux conducteurs 40 à 42) fonctionne normalement en exploitant le B12804 - 13-R0-0434 8 protocole I2C et qu'une mémoire usuelle (dépourvue de bornes 30 à 32 de raccordement des conducteurs supplémentaires 40 à 42) connectée à un microcontrôleur 12 pourvu de bornes 120 à 122 fonctionne normalement selon le protocole I2C. Ainsi, on prévoit que la mémoire 3 puisse avoir deux modes de fonctionnement, un mode standard I2C et un mode à haut débit utilisant une ou plusieurs des trois bornes supplémentaires 30, 31 ou 32 qui la relient au conducteur 40 à 42. La figure 4 illustre, de façon schématique, un octet 10 22 de sélection de circuit esclave et d'indication de l'opération à effectuer. Les quatre premiers bits de poids fort (B4, B5, B6 et B7) sont destinés à contenir l'adresse du dispositif esclave et sont positionnés, par le microcontrôleur, pour sélectionner la 15 mémoire connectée sur le bus. Les trois bits suivants Bi, B2 et B3 ont une utilisation qui dépend de la capacité en termes de nombre d'adresses de la mémoire et contiennent, selon la taille de la mémoire, soit une partie de l'adresse des données dans celle-ci, soit des bits de sélection d'un circuit mémoire parmi 20 plusieurs. Le bit de poids faible 222 (BO) identifie la nature (lecture ou écriture) de l'opération à effectuer. En fait, l'octet 24 (figure 2) où les deux octets 24 de la trame I2C conditionnent la capacité d'adressage de la mémoire (1 octet limite à 16 kbits, 2 octets limitent à 512 25 kbits). Il est toutefois possible d'étendre cette capacité d'adressage jusqu'à 4 mégabits en utilisant de 1 à 3 bits de l'octet 22 de sélection du dispositif esclave (les trois bits Bi, B2, B3 du champ 221 d'adresse). Les mémoires EEPROM fonctionnant sous bus I2C peuvent 30 donc être réparties en deux grandes catégories. Les mémoires dont la capacité requiert d'utiliser, en plus des un ou deux octets d'adresses 24 de la trame I2C, un ou plusieurs bits de l'octet de sélection 22, et les mémoires pour lesquelles les un ou deux octets d'adresses 24 de la trame I2C suffisent. En 35 pratique, la première catégorie concerne les mémoires de plus de B12804 - 13-R0-0434 9 2 kbits (4 kbits et plus) si on utilise un seul octet d'adresse 24 (mode d'adressage dit I2C) et des mémoires de plus de 512 kbits (1 méga bits et plus) si l'on utilise deux octets d'adresse 24 (mode d'adressage dit I2C étendu). Les bits Bi, B2, B3 qui ne sont pas utilisés comme complément d'adresse dans le circuit mémoire peuvent servir de bits de sélection d'un circuit mémoire parmi plusieurs ayant les mêmes bits de poids fort d'adresse (bits B7, B6, B5 et B4). Dans ce cas, les bits B1 à B3 utilisés comme bits de sélection de circuit sont positionnés dans un état interprétable par le circuit mémoire en début de trame. La figure 5 représente, sous forme de blocs, le schéma simplifié d'un mode de réalisation d'une mémoire EEPROM. La mémoire 3 comporte un réseau matriciel 35 (MATRIX + DEC) de cellules mémoires associé à des décodeurs de rangées et de colonnes, et un circuit 37 (CTRL) de commande fournissant les signaux d'adresses, de données et de commande, ainsi que d'alimentation au bloc 35. Le circuit 37 est relié, d'une part à deux bornes d'entrée-sortie 33 et 34, destinées à être reliées au bus I2C et, dans cet exemple, à trois bornes d'entrée-sortie 30, 31 et 32 pour le mode haut débit. Le circuit 37 interprète les états (décode les signaux) présents sur les différentes bornes 30 à 34 pour déterminer le mode de fonctionnement et lire ou écrire des 25 données dans le réseau 35. Côté microcontrôleur 12 (figure 3), celui-ci positionne les états E0, El et E2 des bornes 120, 121 et 122. La figure 6 illustre, sous forme de chronogrammes, un premier exemple de mise en oeuvre d'un mode haut débit 30 exploitant le protocole I2C. Ces chronogrammes représentent respectivement des exemples d'allures du signal SCL, du signal SDA, et des états respectifs E2, El et E0. Les états E0, El et E2 sont utilisés, une fois la mémoire sélectionnée par un début de trame, pour lui indiquer B12804 - 13-R0-0434 10 quelle(s) borne(s) 30 à 32 utiliser en plus de la borne 34 pour les adresses et les données. Dans l'exemple de la figure 6, on suppose que le microcontrôleur souhaite doubler le débit de lecture dans la 5 mémoire, c'est-à-dire utiliser un des conducteurs 40 à 42, en plus du conducteur SDA. On suppose un début de trame S et l'envoi d'une commande de lecture à une mémoire ayant l'adresse 1010 (bits B7 à B4) et des bits de sélection B3, B2, Bi, aux états 010. Le 10 dernier bit de l'octet 22, à l'état 1, indique une demande de lecture. Pendant l'octet 22, le microcontrôleur positionne les signaux E0, El et E2 dans les états des bits Bi, B2 et B3. Pendant le bit d'accusé réception (ACK) positionné par le dispositif esclave, le microcontrôleur change l'état du 15 signal E0, El ou E2 (ici El) sur le conducteur qu'il souhaite utiliser pour le haut débit. Cela indique à la mémoire qu'elle doit exploiter également sa borne 31 (en plus du conducteur SDA). Une fois cette configuration effectuée, la mémoire et le microcontrôleur utilisent le ou les conducteurs 40 à 42 définis 20 pour échanger des adresses et des données. On est donc en présence de deux liaisons série, chacune respectant le protocole d'une trame I2C. Dans l'exemple de la figure 6, on suppose l'envoi d'un octet 10101010 sur le conducteur SDA et d'un octet 11100101 sur 25 le conducteur 41. Dans le cas d'une lecture, l'adresse ayant été communiqué à la mémoire lors de la trame précédente, les octets sont directement des octets de données. L'interprétation des signaux sur les conducteur SDA et 41 s'effectue en respectant le protocole I2C. Ainsi, c'est comme si le bus de communication 30 comportait un signal de synchronisation et deux signaux de données. La figure 7 illustre un autre exemple dans lequel les trois conducteurs 40 à 42 sont utilisés pour accroître le débit. On suppose une commande d'écriture avec l'envoi, par le 35 dispositif maître, de l'adresse esclave 1010000 (bits B7 à B1). B12804 - 13-R0-0434 11 Comme dans le mode de réalisation de la figure 6, le microcontrôleur positionne les états E0 à E2 pour qu'ils soient, pendant l'octet 22, identiques aux bits B1 à B3. Pendant le bit d'accusé réception ACK positionné par la mémoire, le micro- contrôleur change les états respectifs E0, El et E2 (dans ces exemples, les passe à l'état 1). Cela indique à la mémoire que le microcontrôleur va envoyer des adresses et des données sur les trois conducteurs 40 à 42 en plus du bit SDA. Dans l'exemple représenté, au cours des huit périodes d'horloge (signal SCL) qui suivent, le dispositif maître envoie, sur le conducteur SDA l'octet 01010011, sur le conducteur E2 l'octet 00000000, sur le conducteur El l'octet 11111110, et sur le conducteur E0 l'octet 11001100. Puis, le microcontrôleur envoi un état haut (1) sur les différents fils lors du bit 25 d'accusé-réception (ACK). La gestion décrite des conducteurs 40 à 42 permet de respecter le protocole I2C tout en augmentant le débit. En particulier, il est possible, pour le dispositif maître de sélectionner, à chaque trame, le nombre de conducteurs addition- nels utilisés, ce qui permet, par exemple, de respecter la granularité d'adressage de la mémoire qui doit rester par octet. En fait, il suffit que le microcontrôleur sélectionne celui ou ceux des signaux E0 à E2 dont il change l'état pendant le bit d'accusé-réception qui suit le premier octet de la trame. On notera que, même si les bits B1 à B3 sont utilisés comme bits d'adresses de poids fort des données dans la mémoire, il reste possible d'utiliser les signaux E0 à E2 pour un débit accru. En effet, la sélection du mode s'effectuant en inversant l'état du signal sur le bit d'accusé-réception, la mémoire a déjà reçu les bits B1 à B3 contenus dans la trame. De plus, le microcontrôleur force, de préférence, les états E0 à E2 aux niveaux des bits B1 à B3 pendant le premier octet de la trame I2C, ce qui permet que les signaux sont stables avant la commutation éventuelle de passage en mode haut débit. B12804 - 13-R0-0434 12 La configuration d'une mémoire peut prendre différentes formes selon l'utilisation faite des bornes 30 à 32. La figure 8 représente un exemple selon lequel, dans l'environnement définitif de la mémoire 3, les bornes 30 à 32 5 sont raccordées à la masse. En variante, elles sont connectées au potentiel positif d'alimentation (état 1). Cela illustre un cas où le mode haut débit est utilisé, lors de la fabrication des mémoires pour stocker initialement des données ou en mode test. Puis, en fonctionnement, la mémoire est utilisée de façon 10 standard. En effet, le circuit de commande 37 de la mémoire ne détectera jamais un changement d'état des signaux E0 à E2 lors d'un accusé-réception qui suit le premier octet d'une trame. La figure 9 représente un autre exemple selon lequel, dans l'environnement définitif de la mémoire 3, les bornes 30 à 15 32 sont connectées aux conducteurs 40 à 42, donc au microcontrôleur. Cela permet une sélection du mode de communication (bas ou haut débit) sur commande du microcontrôleur en commutant les signaux E0 à E2 en fonction du nombre d'octets devant être traités en parallèle, la sélection s'effectuant à 20 chaque trame de communication. Un avantage des modes de réalisation qui ont été décrits est qu'ils permettent d'augmenter le débit de communication entre une mémoire et un microcontrôleur au standard I2C. Un autre avantage est que les solutions décrites sont 25 compatibles avec une utilisation standard du protocole I2C. Un autre avantage est de sélectionner le mode de fonctionnement de la mémoire par sa connexion dans son environnement définitif. On peut ainsi fabriquer, en grande série, des mémoires telles que décrites ci-dessus et, reporter au montage 30 de ces mémoires dans leur environnement définitif le choix entre une mémoire standard et une mémoire à débit accru. Divers modes de réalisations ont été décrits, diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que le mode de réalisation préféré exploite au 35 plus trois liaisons directes afin d'exploiter les états E0 à E2 B12804 - 13-R0-0434 13 correspondant aux niveaux des bits B1 à B3, on pourra prévoir des liaisons additionnelles. Toutefois, la compatibilité avec le protocole I2C est alors limitée. Par ailleurs, la mise en oeuvre pratique des modes de réalisations décrits et la constitution du circuit du coté mémoire pour interpréter les états respectifs des signaux présents sur les bornes 30 à 32 est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus. REVENDICATIONS1. Système de communication, comportant : un bus I2C (1) ; au moins un premier dispositif (12) connecté au bus ; au moins un deuxième dispositif (3) connecté au bus ; et au moins une liaison directe (40, 41, 42) de données, autre que le bus, entre les deux dispositifs. 2. Système selon la revendication 1, comportant un premier mode de fonctionnement dans lequel des données ne 10 transitent entre les deux dispositifs que par le bus I2C et un deuxième mode de fonctionnement dans lequel des données tran- sitent par le bus I2C et par ladite liaison directe. 3. Système selon la revendication 2, dans lequel le deuxième mode de fonctionnement est activé par le premier 15 dispositif en commutant les états de la ou des liaisons directes. 4. Dispositif (3, 12) adapté au système selon l'une quelconque des revendications 1 à 3, comportant : une première borne d'entrée-sortie (34, 124) destinée 20 à un signal de synchronisation I2C ; une deuxième borne d'entrée-sortie (33, 123) destinée à un signal de données I2C ; et au moins une troisième borne d'entrée-sortie (30, 31, 32 ; 120, 121, 122) de données. 25 5. Dispositif selon la revendication 4, dans lequel la ou les troisièmes bornes (30, 31, 32 ; 120, 121, 122) sont chacune directement reliées à une desdites liaisons (40, 41, 42) entre les dispositifs. 6. Dispositif selon la revendication 4 ou 5, compor30 tant en outre un circuit (37) de gestion interne exploitant les états respectifs présents sur la ou les troisièmes bornes (30, 31, 32). 7. Dispositif selon l'une quelconque des revendications 4 à 6, comportant une mémoire EEPROM.B12804 - 13-R0-0434 15 8. Procédé de communication entre un premier dispositif (12) et un deuxième dispositif (3) d'un système selon l'une quelconque des revendications 1 à 3, dans lequel les états des signaux présents sur la ou lesdites liaisons directes correspondent, pendant un premier octet d'une trame I2C, aux états des trois bits de rang 1 à 3 d'un octet de sélection de dispositif d'une trame I2C. 9. Procédé selon la revendication 8, dans lequel une commutation du premier mode vers le deuxième mode est provoquée par un changement d'état du signal présent sur la liaison directe concernée pendant un bit d'accusé-réception qui suit ledit premier octet. 10. Procédé selon la revendication 9, dans lequel ledit changement d'état est individualisé par liaison directe pour 15 sélectionner le nombre de liaisons directes utilisées dans le deuxième mode.