Brevet FR3002688A1 — publié le 20140829

DOMAINE TECHNIQUE DE L'INVENTION La présente invention concerne un procédé de fabrication de dispositifs microélectroniques de type différents sur une même plaque et, plus particulièrement, un procédé permettant de former des couche de contact desdits dispositifs microélectroniques différents en rendant les couches de contact plus homogènes et uniformes en termes, par exemple, d'épaisseur, de composition, et de rugosité, etc. ETAT DE LA TECHNIQUE Les performances des dispositifs microélectroniques CMOS (acronyme de l'anglais « Complementary Metal Oxide Semiconductor ») sont étroitement liées à la réduction de la résistance des contacts électriques. L'amélioration du procédé de siliciuration auto-alignée est un des points clés pour atteindre les caractéristiques exigées pour le futur noeud technologique. Le procédé de siliciuration est en effet une réaction entre une couche métallique et une couche semi-conductrice permettant de limiter la résistance d'accès aux source et drain d'un transistor. Le matériau de la couche métallique peut être choisi parmi des métaux et des alliages tels qu'un alliage à base de nickel. A l'heure actuelle, la couche métallique permettant la réaction de siliciuration est généralement réalisée par dépôt physique en phase vapeur (PVD, acronyme de l'anglais « physical vapor deposition ») sur la totalité de la surface supérieure continue de la plaquette de support des dispositifs à fabriquer. Ensuite, sous l'effet d'un traitement thermique, la couche métallique réagit préférentiellement avec des zones semi-conductrices plutôt qu'avec celles diélectriques. A cette étape, le recuit de formation d'une couche siliciure est réalisé. Un retrait sélectif est ensuite effectué préférentiellement par voie chimique pour retirer la portion de la couche métallique n'ayant pas réagi. Un nouveau traitement thermique est réalisé afin d'obtenir directement une couche d'un composé intermétallique ou d'une solution solide, ce qui est la phase la plus intéressante d'un point de vue métallurgie et électrique. Pourtant, le procédé ci-dessus présente des inconvénients majeurs présentés ci-dessous : (1) De nombreuses étapes sont nécessaires avant la réalisation de la siliciuration. (2) Ce procédé implique une consommation élevée de métal, résultant de l'étape de dépôt de la couche métallique sur la surface entière de la plaquette et de l'étape de retrait sélectif pour retirer les parties de la couche métallique n'ayant pas réagi lors du premier traitement thermique. Une portion importante de la couche métallique est donc perdue. (3) Le dépôt uniforme de la couche métallique en fond de tranchée à fort aspect ratio est difficile à réaliser par procédé PVD. (4) Le dépôt réalisé par le procédé PVD crée un effet d'ombrage en fonction de la densité des motifs. Afin de remédier en tout ou partie aux inconvénients ci-dessus, une autre solution propose un procédé de formation d'une couche métallique réalisé par la voie chimique et plus particulièrement par méthode autocatalytique sans apport de courant (de l'anglais « electroless deposition ») encore appelée voie électrochimique non assistée, au lieu de par procédé PVD. Ce procédé permet de déposer une couche métallique (ou une couche d'un matériau d'alliage) à faibles coûts sur la surface supérieure de la plaquette ou à l'intérieur de structures complexes. Par ailleurs, ce procédé permet, sous certaines conditions spécifiques, de déposer une couche métallique de façon sélective selon le substrat employé. L'inconvénient principal de ce procédé réside dans le fait que l'étape de formation de la couche métallique est considérablement dépendante de la nature du substrat utilisé, par exemple un substrat de type de semi-conducteur tels que le silicium dopé de type n, celui de type p, le silicium-germanium (SiGe), une solution solide de silicium contenant du carbone (Si(C)), et les matériaux III-V. Les matériaux III-V sont ici définis comme comprenant au moins un élément faisant partie des éléments des colonnes III et V de la classification périodique des éléments. En fonction de différentes natures de substrats, il est donc difficile d'obtenir une couche métallique identique sur des dispositifs intégrant des substrats différents tels que des substrats de matériaux semi-conducteurs différemment dopés par des type de dopants différents et/ou présentant des concentrations différentes, voire des matériaux semi-conducteurs différents. En effet, la morphologie (i.e. la rugosité, la taille de grain, la densité de grain) et/ou l'épaisseur critique (i.e. l'épaisseur à partir de laquelle la couche métallique est continue) seront différentes selon les matériaux employés, ce qui entraînera des difficultés d'intégration de ce procédé dans les dispositifs puisqu'une relation directe existe entre les caractéristiques des couches métalliques et la performance des contacts formés par la suite ; par exemple : - une forte rugosité conduit à une augmentation de la résistance. - l'épaisseur non-uniforme de la couche métallique conduit à une séquence de phases formées différentes et donc potentiellement à une variation non-désirée des résistances de contact. Il existe donc un besoin pour un procédé permettant d'optimiser les paramètres de dépôt d'une couche métallique pour un substrat donné, le procédé s'adaptant à des substrats comprenant des matériaux différents en surface. De plus, les dimensions des dispositifs à base de silicium diminuant, l'utilisation de nouveaux matériaux tels que le Si 1-xGex et une solution solide de silicium contenant du carbone est souvent nécessaire pour améliorer la mobilité des porteurs de charge et optimiser les performances des dispositifs CMOS de dimensions équivalentes à 20nm (pour nanomètre, 10-9 mètre) et sub-20nm. Vue la tendance prévue du noeud technologique, le dépôt d'une couche métallique dans une tranchée à fort aspect ratio (rapport de forme) pourrait être une étape importante pour un procédé futur de fabrication des dispositifs microélectroniques. RESUME DE L'INVENTION La présente invention permet de remédier en tout ou partie aux inconvénients des techniques actuellement connues. En particulier, un aspect de l'invention est relatif à un procédé de fabrication d'un dispositif microélectronique comportant, sur la base d'un substrat, une formation d'une première couche d'un premier matériau semi-conducteur sur une première zone d'une surface supérieure du substrat ; une formation d'une deuxième couche d'un deuxième matériau semi-conducteur différent du premier matériau semi-conducteur ; sur une deuxième zone distincte de la première zone de la surface supérieure du substrat ; une formation d'un revêtement intermédiaire fait du premier matériau semi- conducteur, réalisée après la formation de la deuxième couche, sur au moins une partie de la deuxième couche ; une formation d'une couche métallique au dessus du revêtement intermédiaire et de la première couche par voie autocatalytique ; une formation d'une première couche de contact d'un premier composé intermétallique ou solution solide comprenant au moins une portion de la première couche et une portion de la couche métallique, et une formation d'une deuxième couche de contact d'un deuxième composé intermétallique ou solution solide comprenant au moins une portion de la deuxième couche, une portion de la couche métallique et le revêtement intermédiaire. Un avantage potentiel de l'invention est de pallier au moins en partie des problèmes mentionnés ci-dessus en uniformisant les couches de différents matériaux semi-conducteurs sur une même plaque en ajoutant un revêtement intermédiaire (par exemple de 1 à 200 nm et préférentiellement de 1 à 5 nm) d'un desdits matériaux semi-conducteurs sur l'autre matériau semi-conducteur. Ce procédé permet ainsi d'obtenir une formation des couches de contact plus homogènes et uniformes par exemple en termes d'épaisseur, de composition, de rugosité, etc, et ce de manière sélective ou non. BREVE DESCRIPTION DES FIGURES Les buts, objets, ainsi que les caractéristiques et avantages de l'invention ressortiront mieux de la description détaillée d'un mode de réalisation de cette dernière qui est illustré par les dessins d'accompagnement suivants dans lesquels : La figure 1 résume des étapes de fabrication de dispositifs microélectroniques selon le procédé de l'invention. Les figures 2a à 2e montrent les structures obtenues à l'issue des principales étapes de fabrication de transistors de deux types différents sur une même plaque selon un premier mode de réalisation de l'invention. Les figures 3a à 3f montrent les structures obtenues à l'issue des principales étapes réalisées pour former deux couches de contacts d'un dispositif laser hybride III-V selon un deuxième mode de réalisation de l'invention. Les dessins sont donnés à titre d'exemples et ne sont pas limitatifs de l'invention. Ils constituent des représentations schématiques de principe destinées à faciliter la compréhension de l'invention et ne sont pas nécessairement à l'échelle des applications pratiques. En particulier les épaisseurs relatives des différentes couches et films ne sont pas représentatives de la réalité. DESCRIPTION DETAILLEE L'invention s'adresse à la fabrication de tout dispositif tel que notamment, ceux indiqués précédemment. Ces fabrications impliquant des substrats ici définis comme des structures à au moins une couche de matériau, très avantageusement du type semi-conducteur, et formant un empilement ou encore une tranche de matériau(x) semi-conducteur(s). Le substrat peut former tout ou partie du dispositif microélectronique final ou être un élément intermédiaire au moins partiellement éliminé en cours de fabrication, par exemple en servant de support ou poignée pour la réalisation et/ou le transfert de couches fonctionnelles. On entend par surface supérieure du substrat une partie du substrat exposée vers l'extérieur et typiquement l'une des deux faces délimitant l'épaisseur du substrat. La surface supérieure est avantageusement non plane du fait de la présence de parties de dispositifs ou encore de masques, par exemple. Une portion ou zone de la surface supérieure peut donc être en creux ou en protubérance relativement à d'autres portions ou zones de la surface supérieure. Le terme « épaisseur » est employé pour définir une dimension dans le sens des empilements des couches du dispositif fabriqué. Le terme « largeur » est utilisé pour décrire une dimension orientée transversalement à l'épaisseur. Les vocables du type « en-dessus, au-dessus, superposé, sous-jacente » ou équivalents, servent à décrire une position relative de deux parties du dispositif suivant la dimension en épaisseur de ce dernier. Ils n'impliquent pas systématiquement que les parties en question soient en contact et, par exemple, immédiatement au-dessus ou en-dessous. Les expressions du type « égal, inférieur, supérieur » s'entendent de comparaisons entre des grandeurs, ces comparaisons pouvant accommoder certaines tolérances, notamment selon l'échelle de grandeur des valeurs comparées et les incertitudes de mesure. Des valeurs sensiblement égales, inférieures ou supérieures entre dans le cadre d'interprétation de l'invention. Avant d'entamer une revue détaillée de modes de réalisation de l'invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées selon toutes associations ou alternativement : la formation du revêtement intermédiaire est effectuée de sorte à obtenir une épaisseur du revêtement intermédiaire dont l'épaisseur maximale dépend de l'architecture du dispositif microélectronique à réaliser, telle qu'une épaisseur préférentiellement inférieure à 10 nm pour un transistor de type MOS et une épaisseur préférentiellement inférieure à 200 nm pour un dispositif laser hybride III-V. le revêtement intermédiaire est totalement consommé lors de l'étape de formation des première et deuxième couches de contact. l'épaisseur du revêtement intermédiaire est supérieure à 1 nm. la formation des première et deuxième couches de contact comprend la réalisation d'un traitement thermique. le procédé comprenant, après la réalisation du traitement thermique, la réalisation d'un enlèvement d'une partie de la couche métallique n'ayant pas réagi lors du traitement thermique. le traitement thermique est réalisé lors d'une durée de 10 à 600 secondes minutes et à une température entre 250 degré °C et 500 °C. Le traitement thermique est préférentiellement un recuit thermique rapide RTP (de l'anglais « rapid thermal process »), ou un recuit laser sous gaz neutre tel que l'argon (Ar), l'hélium (He), le hydrogène (N2) ou à l'aide d'un réducteur tel que l'hydrogène gazeux (H2). Ledit traitement thermique est réalisé à une pression comprise par exemple entre 1 et 2 atm (atmospheres). la couche métallique est formée sur le premier matériau semi-conducteur, en dehors de zones diélectriques de la surface supérieure du substrat. au moins l'un des premier et deuxième matériaux semi-conducteurs est choisi parmi des matériaux suivant : le silicium, une solution solide de silicium contenant du carbone, le germanium, le silicium-germanium, des matériaux III-V composés d'éléments des colonnes III et/ou V du tableau périodique standard des éléments. l'un des premier et deuxième matériaux semi-conducteurs est choisi parmi le silicium, une solution solide de silicium contenant du carbone, le germanium et le silicium-germanium ; l'autre des premier et deuxième matériaux semi-conducteurs est choisi parmi des matériaux III-V composés d'éléments des colonnes III et/ou V du tableau périodique standard des éléments. les premier et deuxième matériaux semi-conducteurs sont choisis parmi des matériaux suivant : le silicium, une solution solide de silicium contenant du carbone, le germanium. les premier et deuxième matériaux semi-conducteurs sont choisis parmi des matériaux III-V composés d'éléments des colonnes III et/ou V du tableau périodique standard des éléments. l'épaisseur de la couche métallique est supérieure à 1 nm et dépend de celle du revêtement intermédiaire. le procédé comprend, avant la formation de la deuxième couche, un dépôt d'un masque sur la surface supérieure en dehors de la deuxième zone de la surface supérieure du substrat de sorte que la deuxième couche soit formée uniquement en deuxième zone de la surface supérieure du substrat. La formation du revêtement intermédiaire est réalisée avant l'enlèvement du masque. La figure 1 résume des étapes 210 à 260 de fabrication de dispositifs microélectroniques selon le procédé de l'invention. Les figures 2a à 2e illustrent les principales étapes 210 à 260 de fabrication de transistors de deux types différents sur une même plaque encore dénommée substrat selon un premier mode de réalisation de l'invention. Deux transistors 101 et 102, respectivement de type NMOS et de type PMOS, seront illustrés dans les figures 2a à 2e afin de faciliter la compréhension. L'invention n'est pas limitée au nombre de transistors illustrés et certaines des couches mentionnées ci-dessous peuvent ne pas être présentes ou d'autres couches peuvent être rajoutées sans pour autant sortir du cadre de la présente invention. La figure 2a montre la structure de départ d'un substrat 112 selon un premier mode de réalisation de l'invention. Le plus souvent les circuits intégrés tels que les transistors 101, 102 sont réalisés à partir d'un substrat élaborés de type dit SOI, acronyme de l'anglais « silicon on insulator », c'est-à-dire « silicium sur isolant » et plus généralement « semiconducteur sur isolant ». Dans la figure 2a on retrouve le substrat 112 de type SOI comprenant un substrat initial 113 surmonté d'une couche isolante 114 et d'une couche superficielle 146. Le substrat initial 113 est le plus souvent une tranche homogène de silicium. La couche isolante 114 est préférentiellement une couche d'oxyde enterrée 114 qui assure l'isolation des composants qui seront fabriqués dans la fine couche superficielle 116 de semi-conducteur présente sur la couche enterrée 114. La couche superficielle 146 est constituée le plus souvent de silicium monocristallin. L'isolation des transistors 101, 102 est complétée par la réalisation de tranchées latérales d'isolation dites STI 239, acronyme de l'anglais « shallow trench isolation » c'est-à-dire « tranchées d'isolation peu profondes ». Elles atteignent la couche d'oxyde enterrée 114 pour englober chacun des transistors dans une couche continue d'oxyde 114. Ces tranchées, qui ne sont pas nécessaires à la compréhension de l'invention, ne sont pas représentées en détail. Un empilement de grille 160a, formé sur la couche superficielle 146, comprend au moins une grille 124a, un masque dur (non illustré en figures) recouvrant la surface supérieure de la grille 124a et des espaceurs 410a recouvrant les flancs de la grille 124a. Un empilement de grille 160b, formé également sur la couche superficielle 146, comprend au moins une grille 124b, un masque dur (non illustré en figures) recouvrant la surface supérieure de la grille 124b et des espaceurs 410b recouvrant les flancs de la grille 124b. Lesdits masques durs sont configurés pour protéger les grilles 124a, 124b lors de la formation des sources et drains tels que des couches 201, 202 (illustrées ultérieurement) par épitaxie ou l'implantation des jonctions n et p. Lesdits masques durs sont également utilisés lors de la réalisation de l'étape 230 (illustrée ultérieurement) de formation d'un revêtement intermédiaire 205. Le matériau de la grille 124a peut être différent de celui de la grille 124b. Le matériau des espaceurs 410a peut également être différent de celui des espaceurs 410b. Ces empilements de grille 160a, 160b, qui ne sont pas nécessaires à la compréhension de l'invention, ne sont pas représentées en détail. L'invention n'est pas limitée aux exemples précédents de réalisation de la préparation du substrat 112, des STI 239, des formations des empilements de grille 160a, 160b et de la préparation de la surface supérieure de la couche superficielle 146 du substrat 112. La figure 2b montre la structure obtenue à l'issue de l'étape 210 de formation d'une première couche 201 d'un premier matériau semi-conducteur sur une première zone pour le transistor 101.35 L'étape 210 consiste à déposer un masque 233 et former ensuite la première couche 201 sur la première zone de la surface supérieure du substrat 112 en dehors de l'empilement de grille 160a. On notera que le terme « zone » peut s'appliquer à toute partie de surface de toutes formes et dimensions adaptées à l'application. Elle peut être en une ou plusieurs portions espacées. Avant de former la première couche 201, un masque 233 est préférentiellement déposé en dehors de la première zone de la surface supérieure du substrat 112 pour que la première couche 201 soit formée uniquement en première zone de la surface supérieure du substrat 112. Plus précisément, le masque 233 est préférentiellement déposé sur une deuxième zone de la surface supérieure du substrat 112 pour couvrir entièrement et protéger ainsi l'empilement de grille 160b et la deuxième zone de la surface supérieure de la couche superficielle 146. Le matériau du masque 233 est par exemple de SiO2. La formation de la première couche 201 est ensuite effectuée sur la première zone par un procédé tel que l'épitaxie sélective du premier matériau semi-conducteur. Cette première couche 201 est destinée à participer à la formation d'une première couche de contact 281 (décrite ultérieurement). Ce premier matériau semi-conducteur est différent d'un deuxième matériau semi-conducteur utilisé pour former ultérieurement une autre couche de contact 282 (décrite ultérieurement). De manière préférentielle mais non limitative, au moins l'un parmi les premier et deuxième matériaux semi-conducteur sont choisis parmi des matériaux suivants : le silicium, une solution solide de silicium contenant du carbone, le germanium, le silicium-germanium, des matériaux composés d'éléments des colonnes III et/ou V de la classification périodique des éléments des éléments, selon les besoins. De manière plus avantageuse mais non limitative, au moins l'un desdits premier et deuxième matériaux semi-conducteurs est choisi parmi les matériaux suivants : le silicium, une solution solide de silicium contenant du carbone, le germanium et le silicium-germanium; l'autre desdits premier et deuxième matériaux semi-conducteurs est choisi parmi des matériaux composés d'éléments des colonnes III et/ou V du tableau périodique standard des éléments.35 Ainsi, la première couche 201 est formée de part et d'autre de l'empilement de grille 160a sur la première zone du substrat 112. De manière préférentielle mais non limitative, l'épaisseur de la première couche est de 5 à 20 nm (nanomètres). Le masque 233 est ensuite retiré après la formation de la première couche 201. L'invention n'est pas limitée au cas précédent pour lequel il y a la réalisation du masque 233 ni aux modes de réalisation de la première couche 201. La figure 2c montre la structure obtenue à l'issue des étapes 220, 230 respectivement de formation d'une deuxième couche 202 et de formation d'un revêtement intermédiaire 205. Cette deuxième couche 202 est destinée à participer à la formation de la deuxième couche de contact 282 (décrite ultérieurement). De la même façon de la réalisation de l'étape 210, l'étape 220 consiste à déposer un masque 231 et former ensuite la deuxième couche 202 sur la deuxième zone de la surface supérieure du substrat 112 en dehors de l'empilement de grille 160b. 20 Avant de former la deuxième couche 202, un masque 231 est préférentiellement déposé en dehors de la deuxième zone de la surface supérieure du substrat 112 pour que la deuxième couche 202 soit formée uniquement en deuxième zone de la surface supérieure du substrat 112. Plus précisément, le masque 231 est 25 préférentiellement déposé sur une première zone de la surface supérieure du substrat 112 pour couvrir entièrement et protéger ainsi l'empilement de grille 160a et la première zone de la surface supérieure de la couche superficielle 146. Le matériau du masque 231 est par exemple du SiO2. 30 La formation de la deuxième couche 202 est ensuite effectuée de manière telle que l'épitaxie sélective du deuxième matériau semi-conducteur. Pour rappel, le deuxième matériau semi-conducteur est différent que le premier matériau semiconducteur. 15 Ainsi, la deuxième couche 202 est formée de part et d'autre de l'empilement de grille 160b sur la deuxième zone du substrat 112. De manière préférentielle mais non limitative, l'épaisseur de la deuxième couche est de 5 à 20 nm. L'invention n'est pas limitée à la réalisation du masque 231 ni aux modes de réalisation de la deuxième couche 202. L'étape 230 consiste à former un revêtement intermédiaire 205 fait du premier matériau semi-conducteur, sur la deuxième couche 202. L'épaisseur maximale du revêtement intermédiaire 205 dépend préférentiellement de l'architecture du dispositif microélectronique à réaliser. Dans ce mode de réalisation des transistors 101 et 102, le revêtement intermédiaire 205 est une fine couche d'épaisseur comprise préférentiellement entre 1 et 10 nm et préférentiellement entre 1 et 5 nm, déposée préférentiellement de façon sélective sur la deuxième couche 202. Le revêtement intermédiaire 205 est formé de part et d'autre de l'empilement de grille 160b et peut être cristallin ou non, épitaxié ou non. L'invention n'exclut pas que le revêtement intermédiaire 205 soit déposé sur d'autre zones exposées à la surface du dispositif à ce moment du procédé. Par exemple, une partie de grille de transistor (en polysilicium notamment) peut être aussi recouverte et subir le traitement thermique pour améliorer ses propriétés. Lors d'une étape ultérieure 260 de formation de deux composés intermétalliques ou solutions solides (décrits ultérieurement), il sera important de faire réagir la totalité de ce revêtement intermédiaire 205 avec une couche métallique 207a, 207b (formée à l'étape ultérieure 250) dont l'épaisseur sera ajustée en conséquence. Le masque 231 est retiré après la formation de la deuxième couche 202 et du revêtement intermédiaire 205. L'invention n'est pas limitée aux exemples de réalisation du revêtement intermédiaire 205. La figure 2d montre la structure obtenue à l'issue de l'étape 250 de formation d'une couche métallique 207a, 207b respectivement pour les transistors 101, 102. Afin de faciliter la réalisation de l'étape 250, une étape 240 de préparation des surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205 est réalisée avant l'étape 250. Cette étape 240 est optionnelle selon la nature du premier matériau et les type de dispositifs à réaliser. Un exemple de la réalisation de l'étape 240 composée de quatre étapes 310 à 340 sera illustré ci-dessous. L'invention n'est pas limitée aux modes de réalisation de l'étape optionnelle 240 ; c'est-à-dire l'étape 240 ne comprend pas nécessairement toutes les quatre étapes 310 à 340 et pourrait être réalisée autrement. L'étape 310 consiste à nettoyer la surface supérieure de la structure obtenue après la réalisation de l'étape 230 comprenant les surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205. Une solution de nettoyage par exemple d'acide fluorhydrique est utilisée à cette étape. L'étape 320 de sensibilisation des surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205 est réalisée en utilisant une solution de sensibilisation par exemple une solution acide de sel d'étain. Cette solution de sensibilisation peut également contenir un additif modifiant les propriétés d'adsorption des ions étain. Un exemple de formation de la composition de la solution de sensibilisation est décrit dans le tableau ci-dessous : Solution aqueuse SnCl2 (chlorure HCI (chlorure H20 d'étain(II)), 2H20 d'hydrogène) 2,26 g (gramme) 0.8 mL (millilitre) 100 mL L'étape 330 d'activation des surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205 est ensuite réalisée en utilisant une solution d'activation par exemple de palladium. La composition de la solution d'activation peut être variée et adaptée selon la nature d'un premier matériau semi-conducteur à employer. Deux exemples de formation de la composition de la solution d'activation sont décrits dans les deux tableaux ci-dessous : L'application de la solution d'activation sur le silicium et le silicium-germanium (SiGe): Solution PdC12 (palladium(II) chloride), 2H20 HCI CH3COOH H2O aqueuse (acide acétique) 0,02 g 0,02 mL 100 mL 100 mL L'application de la solution d'activation sur le silicium : Solution HF 1% CH3COOH HCI 37% PdAc H20 aqueuse 99% 149,8 g 251,50 g 2,7 g 0,0509 g 95,95 g L'application de la solution d'activation sur le silicium, le SiGe, l'oxyde de silicium (Si0x), le nitrure de silicium (SixNy) Solution aqueuse PdC12, 2H20 HCI 37% H20 0,02 g 0.02 mL 200 mL La solution d'activation est avantageusement configurée pour activer les zones des surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205 sur lesquelles une couche métallique 207a, 207b est à former, et, préférentiellement pour ne pas activer des zones telles que les parties diélectriques. Cela permet de rendre sélective la formation de la couche métallique 207a, 207b. Ensuite, l'étape 340 de rinçage post-activation des surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205 est effectuée. Cette étape 340 peut être réalisée de différentes manières telles qu'un rinçage EDI (abrégée de « Electrodesionisation ») uniquement, un rinçage EDI sous ultrasons, ou un rinçage réalisé dans des bains successifs de EDI / HF / EDI. Cette étape 340 permet d'optimiser la réalisation de l'étape suivante 250 comportant par exemple un dépôt du nickel (Ni) par voie électrochimique non assistée et ce en fonction de l'intégration et du substrat. Ensuite, l'étape 250 de formation d'une couche métallique 207a, 207b respectivement pour les transistors 101, 102 est effectuée. Cette étape 250 consiste à former la couche métallique 207a, 207b au dessus du revêtement intermédiaire 205 et de la première couche 201 par voie électrochimique non assistée (de l'anglais « electroless deposition »). Une solution utilisée dans un bain contenant par exemple un sel de métal, un agent réducteur, un agent complexant et un stabilisateur est utilisée afin d'effectuer une réaction chimique pour former ensuite la couche métallique 207a, 207b. Par exemple, la couche métallique 207a, 207b de matériau à base du nickel (Ni) est obtenue à l'issue de la réalisation d'un bain de nickel par voie électrochimique non assistée en utilisant une solution telle qu'une solution commerciale Xenolyte Ni HP par le fabriquant ATOTECH. Cette solution Xenolyte comporte un sel de métal, un agent réducteur, un agent complexant et un stabilisateur. Les conditions de réalisation d'un bain, telles que la température et le Potentiel hydrogène (pH), dépendent des facteurs de la solution commerciale ou la solution formulée tels que la composition du bain, les concentrations des différents constituants du bain, etc. Prenons l'exemple ci-dessus, la réaction chimique est effectuée entre 60 et 80 °C selon les substrats 112 employés et préférentiellement entre 70 et 75 °C. Le matériau de la couche métallique 207a, 207b peut être un métal ou un alliage, selon la solution à appliquer choisie. L'épaisseur de la couche métallique 207a, 207b est déterminée en fonction de celle du revêtement intermédiaire 205 et devrait être préférentiellement supérieure à une épaisseur seuil (i.e. entre 1 à 20 nm) correspondant à l'épaisseur nécessaire pour consommer totalement le revêtement intermédiaire 205 lors de la réalisation de l'étape suivante 260 de formation de première et deuxième couches de contact 281, 282. Afin de déterminer ladite épaisseur seuil de la couche métallique 207a, 207b, Une possibilité est de calculer le volume Vat d'un atome du matériau pour chacune couche i telle que le revêtement intermédiaire (RI) 205, la couche métallique (CM) 207a et 207b, les couches de contact (CC) 281, 282 (formées ultérieurement à l'étape 260). Les valeurs Vat pour les trois couches ci-dessus sont donc respectivement représentées comme VatRI, V _ atCM, Vatcc Un exemple de calcul sur la valeur Vat est présenté dans les formules ci-dessous : Vat = VMa' / Nat Où VMa' représente le volume de la maille cristalline du matériau de la couche i, et Nat représente le nombre d'atome par maille du matériau de la couche i. Deux exemples de calcul de la valeur VMa' : - Phase cubique : VMa' = a3 - Phase orthorhombique : VMa' = a*b*c Où a, b et c représentent les paramètres de maille. Ainsi, les valeurs VatRI, VatCM, Vatcc peuvent être obtenues et, par conséquent, ladite épaisseur seuil de la couche métallique 207a, 207b pourra être obtenue en calculant le ratio de volume tel que Vatcm / VatRI présenté dans le tableau ci-dessous : RI (revêtement + CM (couche métallique CC (couches de contact intermédiaire 205) 207a, 207b) 281, 282) VatRI VatCM VatCC 1 VatCM / VatRI VatCC/ VatRI Le tableau ci-dessous présente deux exemples chiffrés avec le premier matériau semi-conducteur du revêtement intermédiaire 205 est le silicium : RI (revêtement + CM (couche métallique CC (couches de intermédiaire 205) 207a, 207b) contact 281, 282) Matériau 2 Si Ni NiSi2 Ratio de 1 VatCM / (2 x VatR5 = VatCC / (2 x VatR5 = volume 0.27 1.97 Matériau Si Ni NiSi Ratio de 1 VatCM / Vat = VatCC / Vat = volume 0.55 1.2 Où: VatNi = (3.535.10-10)3 / 4 = 1.10435.10-29 Vat (5.4309.10-10)3 / 8 = 2.00228.10-29 vatNiSi2 = (5.406.10-10) / 4 = 3.94974.10-29 vatNisi = (5.23*3.258*7.04.10-10) / 4 = 2.41202.10-29 Le tableau ci-dessous présente plus d'exemples chiffrés avec le premier matériau semi-conducteur du revêtement intermédiaire 205 est le silicium : RI (revêtement CM (couche métallique CC (couches de intermédiaire 205) 207a, 207b) contact 281, 282) / siliciure formé Si Ni NiSi 1 0.55 1.2 2 Si Ni NiSi2 1 0.27 1.97 Si 2 Pd Pd2Si 1 1.47 1.76 Si Pt PtSi 1 0.74 1.47 Si 2 Co Co2Si 1 1.1 1.61 2Si Ti TiSi2 2.24 0.45 Le tableau ci-dessous présente des exemples chiffrés avec le premier matériau semi-conducteur du revêtement intermédiaire 205 est le germanium : RI (revêtement CM (couche métallique CC (couches de intermédiaire 205) 207a, 207b) contact 281, 282) / Germaniure formé Ge Ni NiGe 1 0.46 0.41 Ge 2 Ni Ni2Ge 1 0.97 0.62 Ge Pd PdGe 1 0.65 0.43 Ge Pt PtGe 1 0.67 0.45 Pour faciliter la compréhension, trois exemples d'une séquence de réalisation des étapes 240 (comportant des étapes 310 à 340) et 250 sont brièvement décrit ci- dessous. Plusieurs fluides, comme indiquées dans les trois tableaux ci-dessous, sont avantageusement appliquées successivement aux surfaces supérieures de la première couche 201 et du revêtement intermédiaire 205. Les paramètres utilisables respectivement correspondants à chaque fluide sont également indiqués dans les tableaux de phases successives ci-dessous. L'application des fluides se commence par l'acide et se termine par de l'eau désionisée (EDI) ou par de l'eau H20. Le premier exemple d'une séquence de réalisation des étapes 240 (comportant des étapes 310 à 340) et 250 : Solution HF 1% (acide Sn2+ H20 Pd2+ H20 Ni2+ EDI aqueuse fluorhydrique) Durée 10 600 10 120 10 30 10 (secondes) Température (°C) Température TA TA TA TA 75 TA ambiante (TA) Le deuxième exemple : Solution HF 1% Sn2+ H2O Pc12+ H2O HF H2O Ni2+ EDI aqueuse 0.1% Durée 10 600 10 30 10 10 10 20 10 (secondes) Température (°C) Température TA TA TA TA TA TA 75 TA ambiante (TA) Le troisième exemple : Solution HF 1% Sn2+ H2O Pc12+ H20/US N i2+ EDI aqueuse Durée 10 600 10 120 120 30 10 (secondes) Température (°C) Température TA TA TA TA 75 TA ambiante (TA) A l'issue de cette étape 340, plusieurs fonctions, telles que l'élimination des résidus de solution utilisée (i.e. le premier exemple), l'élimination du palladium (i.e. le deuxième exemple) sur l'oxyde de silicium (Si0x) ou le nitrure de silicium (SixNy) pour obtenir un dépôt de nickel uniquement sur les substrats semi-conducteurs (Si, SiGe), et l'amélioration de la qualité telle que l'épaisseur et la rugosité plus faibles de la couche métallique 207a, 207b formée ultérieurement (par dépôt du nickel par exemple), sont obtenues selon des modes de réalisations différents. Ainsi, la couche métallique 207a, 207b est donc formée de façon sélective sur le premier matériau semi-conducteur plutôt que sur des éléments diélectriques tels que les STI 239, les espaceurs 410a, 410b et les masques durs recouvrant les grilles 124a, 124b. Cela dépend de la solution de Pd utilisée et/ou du rinçage associé tel que les trois rinçages mentionnés ci-dessus dans la description concernant l'étape 340. La couche métallique 207a, 207b est donc formée vis-à-vis des STI 239 et également des espaceurs 410a, 410b. La portion 207a de la couche métallique est positionnée au-dessus de la première couche 201 et formée autour de l'empilement de grille 160a. La portion 207b de la couche métallique est positionnée au dessus du revêtement intermédiaire 205 et formée autour de l'empilement de grille 160b. Selon l'invention, les empilements de grille 160a, 160b ne sont pas couverts par la couche métallique 207a, 207b, ce qui permet de réduire la quantité du matériau de la couche métallique perdue par rapport à un procédé connu. Pour rappel, selon un procédé connu de dépôt PVD, les empilements de grille sont totalement couverts par une couche métallique. Pourtant, lors d'une étape suivante de recuit (décrite ultérieurement), les parties de la couche métallique recouvrant les empilements de grille ne réagiront pas avec des zones diélectriques telles que les espaceurs 410a, 410b et les masques durs (non illustré en figures) recouvrant respectivement les surfaces supérieures des grilles 124a, 124b ; c'est-à- dire lesdites parties de la couche métallique sont non-désirées et seront perdues, ce qui entraînera à une consommation inutile du matériau de la couche métallique au cours de l'étape de recuit. De plus, la séquence de fabrication des dispositifs est simplifiée car le procédé de l'invention ne nécessite plus systématiquement de retirer lesdites parties de la couche métallique n'ayant pas réagi. La figure 2e montre la structure obtenue à l'issue de l'étape 260 de formation de première et deuxième couches de contact 281, 282 respectivement pour les transistors 101, 102. Ces couches de contact 281, 282 sont de façon générale des portions de dispositifs, servant avantageusement à la conduction électrique, issues du procédé de l'invention. L'étape 260 consiste à réaliser préférentiellement un traitement thermique de sorte à former les deux couches de contact comprenant : - la première couche de contact 281 d'un premier composé intermétallique ou solution solide composé des deux matériaux suivants : le matériau de la couche métallique 207a et le premier matériau semi-conducteur d'au moins une portion supérieure de la première couche 201 ; - la deuxième couche de contact 282 d'un deuxième composé intermétallique ou solution solide composé des trois matériaux suivants : le matériau de la couche métallique 207b, le premier matériau semi-conducteur dans lequel est fait le revêtement intermédiaire 205 et le deuxième matériau semi-conducteur d'au moins une portion supérieure de la deuxième couche 202. Les paramètres de ce recuit sont déterminés selon les premier et/ou deuxième matériaux semi-conducteurs et/ou le matériau de la couche métallique 207a, 207b employés. Les premier et deuxième composés intermétalliques ou solutions solides obtenus peuvent être soit un composé intermétallique (entre un métal et un matériau semi-conducteur) soit un alliage métal/semi-conducteur. Il peut typiquement s'agir d'une siliciuration lorsqu'un des premier et deuxième matériaux est ou comprend du silicium. Prenant un exemple préférentiel où le premier matériau ou le deuxième matériau est choisi parmi le silicium, le silicium-germanium (SiGe) ou le silicium carbone (SiC), le traitement thermique est effectué par exemple à une température 250 °C à 500 °C pendant 10 à 120 seconds pour provoquer une réaction de siliciuration et obtenir ainsi les premier et deuxième composés intermétalliques ou solutions solides qui sont deux siliciures différents. Grace à l'utilisation du revêtement intermédiaire 205, lors d'un seul traitement thermique, les deux couches de contact 281, 282, pourtant de différentes compositions, peuvent être plus homogènes et uniformes au niveau de l'épaisseur, de la composition, de la rugosité, etc. De plus, comme mentionné ci-dessus, le revêtement intermédiaire 205 est totalement consommé lors du traitement thermique pour ne pas perturber les fonctionnalités des transistors 101, 102. Ce procédé de l'invention peut être également employé pour d'autres applications telles que des dispositifs laser hybride III-V. L'expression « III-V » vise, comme mentionné ci-dessus, des matériaux comprenant au moins un élément faisant partie des éléments des colonnes III et V de la classification périodique des éléments. La formation des deux couches de contacts 581, 582 d'un dispositif laser hybride III-V selon un deuxième mode de réalisation de l'invention sera illustrée en figures 3a à 3f et décrite brièvement par la suite.35 La figure 3a montre la structure de départ comprenant une couche de matériau diélectrique 317, un empilement de couches III-V 509 au dessus d'une deuxième couche 502. L'empilement de couches III-V 509 dont la couche supérieure est une première couche 501 comprend plusieurs couches tampons (de l'anglais « buffer layers ») déposées successivement au dessus de la première couche 501. La première couche 501 est d'un premier matériau semi-conducteur et destinée à participer à la formation d'une première couche de contact 581. La deuxième couche 502 d'un deuxième matériau semi-conducteur est destinée à participer à la formation d'une deuxième couche de contact 582. Selon ce mode de réalisation de fabrication d'un dispositif laser hybride III-V, les premier et deuxième matériaux semi-conducteurs sont avantageusement choisis parmi des matériaux composés d'éléments des colonnes III et V du tableau périodique standard des éléments. Par exemple, la première couche 501, déposée au dessus des couches tampon « InGaAs », est d'un premier matériau semi-conducteur « InGaAs » composé de matériaux tels que l'indium, le gallium et l'arsenic. Le deuxième matériau semi-conducteur de la deuxième couche 502 est préférentiellement d'un matériau « InP » composé de phosphure et d'indium. La couche de matériau diélectrique 317 recouvre la surface supérieure de la deuxième couche 502 et de la première couche 501. Elle est de matériau diélectrique tel que l'oxyde de silicium (SiO2, SiOC) et le nitrure de silicium (SixNy). L'invention n'est pas limitée aux matériaux non plus aux manières de réalisation de l'empilement de couches 509, de la deuxième couche 502 et de la couche de matériau diélectrique 317. La figure 3b montre la structure obtenue à l'issue d'une étape de formation de deux cavités 321a, 321b. Une gravure sélective est réalisée en s'arrêtant respectivement sur la surface supérieure de la première 501 et sur celle de la deuxième couche 502 pour mettre à nu une première zone de la première couche 501 en fond de la cavité 321a et une deuxième zone de la deuxième couche 502 en fond de la cavité 321b, comme illustré en figure 3b. L'invention n'est pas limitée à l'ordre des réalisations des première et deuxième couches 501, 502. La figure 3c montre la structure obtenue à l'issue de l'étape 230 de formation d'un revêtement intermédiaire 505 en fond de la cavité 321b. A cette étape 230, le revêtement intermédiaire 505 est formé préférentiellement par épitaxie sélective sur la surface supérieure de la deuxième zone mise à nu de la deuxième couche 502. Le revêtement intermédiaire 505 est du premier matériau semi-conducteur en présentant une fine épaisseur comprise par exemple entre 1 et 200 nm. La figure 3d montre la structure obtenue à l'issue de l'étape 250 de formation d'une couche métallique 507a, 507b respectivement sur la première zone mise à nue de la première couche 501 en fond de la cavité 321a et sur le revêtement intermédiaire 505 en fond de la cavité 321b. La réalisation de cette étape 250 est déjà détaillée dans la description du premier mode de réalisation. La figure 3e montre la structure obtenue à l'issue de l'étape 260 de formation des première et deuxième couches de contact 581, 582 respectivement en fond des cavité 321a, 321b. La réalisation de cette étape 260 est déjà détaillée dans la description du premier mode de réalisation. La figure 3f montre la structure obtenue de formation des contacts 217a, 217b. Après la réalisation du procédé de l'invention, selon des applications différentes, des procédés standards peuvent être utilisés sur la structure obtenue comme illustré en figure 3e, par exemple la formation des contacts 217a, 217b comprenant par exemple le dépôt diélectrique, la photolithographie ou la gravure des contacts et le nettoyage de fond de contact, etc. En bref, le procédé de l'invention peut présenter les avantages ci-dessous : (1) L'uniformité des couches de contact en termes de la rugosité et de l'épaisseur grâce à l'utilisation d'un revêtement intermédiaire, ce qui mène à la résistance de contact réduite et non variée. (2) La flexibilité en termes de la densité des motifs et de dimension réduite des dispositifs. (3) L'optimisation des paramètres de formation d'une couche métallique pour un substrat donné : cet optimum sera différent selon des substrats de matériaux différents. Des caractéristiques telles que l'épaisseur et la rugosité de la couche métallique déposée sont également dépendantes de la couche superficielle du substrat employé sur laquelle elle est déposée. De plus, l'invention a la flexibilité en termes des matériaux à employer car le matériau de la couche métallique est moins dépendant du matériau de la couche superficielle du substrat employé. (4) La flexibilité en termes de dépôt de la couche métallique dans des structures à fort aspect ratio (rapport de forme). (5) La réduction de la consommation de matériau de la couche métallique et par conséquent la simplification de la séquence de fabrication des dispositifs. L'invention n'est pas limitée aux modes de réalisation précédemment décrits mais s'étend à tout mode de réalisation couvert par les revendications. REVENDICATIONS1. Procédé de fabrication d'un dispositif microélectronique comportant, sur la base d'un substrat (112): - une formation d'une première couche (201) d'un premier matériau semi- conducteur, sur une première zone d'une surface supérieure du substrat (112) ; - une formation d'une deuxième couche (202) d'un deuxième matériau semi- conducteur différent du premier matériau semi-conducteur, sur une deuxième zone distincte de la première zone de la surface supérieure du substrat (112) ; caractérisé par le fait qu'il comprend, après la formation de la deuxième couche (202) : - une formation d'un revêtement intermédiaire (205) fait du premier matériau semiconducteur, sur au moins une partie de la deuxième couche (202); - une formation d'une couche métallique (207a, 207b) au dessus du revêtement intermédiaire (205) et de la première couche (201) par voie électrochimique non assistée ; - une formation d'une première couche de contact (281) d'un premier composé intermétallique ou solution solide comprenant au moins une portion de la première couche (201) et une portion de la couche métallique, et la formation d'une deuxième couche de contact (282) d'un deuxième composé intermétallique ou solution solide comprenant au moins une portion de la deuxième couche (202), une portion de la couche métallique (207a, 207b) et le revêtement intermédiaire (205). 2. Procédé selon la revendication précédente dans lequel le revêtement intermédiaire (205) est totalement consommé lors de l'étape de formation des première et deuxième couches de contact (281, 282). 3. Procédé selon l'une quelconque des revendications précédentes 1 ou 2 dans lequel la formation du revêtement intermédiaire (205) est effectuée de sorte à obtenir une épaisseur du revêtement intermédiaire (205) inférieure à 200 nm. 4. Procédé selon l'une quelconque des revendications 1 à 3 dans lequel l'épaisseur du revêtement intermédiaire (205) est supérieure à 1 nm. 5. Procédé selon l'une quelconque des revendications 1 à 4 dans lequel la formation des première et deuxième couches de contact (281, 282) comprend la réalisation d'un traitement thermique. 6. Procédé selon la revendication 5 comprenant, après la réalisation du traitement thermique, la réalisation d'un enlèvement d'une partie de la couche métallique (207a, 207b) n'ayant pas réagi lors du traitement thermique. 7. Procédé selon la revendication 6 dans lequel le traitement thermique est réalisé lors d'une durée de 10 à 600 secondes et à une température entre 250 degré (° C) et 500 °C. 8. Procédé selon l'une des revendications 1 à 7 dans lequel la couche métallique (207a, 207b) est formée sur le revêtement intermédiaire (205), en dehors de zones diélectriques de la surface supérieure du substrat (112). 9. Procédé selon l'une quelconque des revendications 1 à 8 dans lequel au moins l'un parmi les premier et deuxième matériaux semi-conducteurs est choisi parmi des matériaux suivant : le silicium, une solution solide de silicium contenant du carbone, le germanium, le silicium-germanium, des matériaux composés d'éléments des colonnes III et V du tableau périodique standard des éléments. 10. Procédé selon la revendication 9 dans lequel l'un des premier et deuxième matériaux semi-conducteurs est choisi parmi le silicium, le germanium, une solution solide de silicium contenant du carbone, et le silicium-germanium ; l'autre des premier et deuxième matériaux semi-conducteurs est choisi parmi des matériaux composés d'éléments des colonnes III et V du tableau périodique standard des éléments. 11. Procédé selon la revendication 9 dans lequel les premier et deuxième matériaux semi-conducteurs sont choisis parmi des matériaux suivant : le silicium, une solution solide de silicium contenant du carbone, le germanium. 12. Procédé selon la revendication 9 dans lequel les premier et deuxième matériaux semi-conducteurs sont choisis parmi des matériaux composés d'éléments des colonnes III et V du tableau périodique standard des éléments. 13. Procédé selon l'une quelconque des revendications 1 à 12 dans lequel l'épaisseur de la couche métallique (207a, 207b) est supérieure à 1 nm. 14. Procédé selon l'une quelconque des revendications 1 à 13 comprenant, avant la formation de la deuxième couche (202), un dépôt d'un masque (231) sur la surface supérieure en dehors de la deuxième zone de la surface supérieure du substrat (112) de sorte que la deuxième couche (202) soit formée uniquement en deuxième zone de la surface supérieure du substrat (112). 15. Procédé selon la revendication 14 dans lequel la formation du revêtement intermédiaire (205) est réalisée avant la réalisation de l'enlèvement du masque lo (231).