Brevet FR3005309A1 — publié le 20141107

TRANSISTORS A NANOFILS ET PLANAIRES COINTEGRES SUR SUBSTRAT SOI UTBOX DESCRIPTION DOMAINE TECHNIQUE La présente invention a trait au domaine de la micro-électronique, et se rapporte plus particulièrement à celui de la réalisation de transistors dont la structure semi-conductrice du canal est sous forme d'une pluralité de nano-fils semi-conducteurs parallèles juxtaposés sur un substrat de type semi-conducteur sur isolant. Elle prévoit notamment de réaliser des transistors de type différents sur un même substrat semi-conducteur sur isolant dont une ou plusieurs régions ont été modifiées. L'invention s'applique par exemple à la mise en oeuvre de transistors de type finFET ou trigate co-intégrés sur un même substrat semi- conducteur sur isolant que des transistors à grille planaire de type FDSOI. ART ANTERIEUR Afin notamment d'augmenter la densité d'intégration par rapport aux transistors MOSFET classiques, de nouvelles structures de transistors dont le canal est formé d'un ou plusieurs barreaux semi-conducteurs parallèles sont apparues. Les transistors de type communément appelé « finFET » comportent par exemple un canal formé d'un ou de plusieurs barreaux ou ailerons semi-conducteurs sous forme de nano-fils juxtaposés qui s'étendent parallèlement au substrat sur lequel ce ou ces nano-fils est ou sont disposé(s). Le document « Spacer FinFET: nanoscale double-gate CMOS technology for the terabit era » de Choi et al., Solid-State Electronics, vol. 46, pp. 1595-1601, 2002) divulgue par exemple un procédé de réalisation d'un transistor finFET à nano-fils de taille réduite obtenus par gravure à travers un masque dont les motifs, appelés « espaceurs », sont formés par dépôt conforme d'une couche contre un plot sacrificiel ayant une épaisseur inférieure à la dimension critique du plot. La structure de grille de transistors à nano-fils est généralement non-planaire et prévue de manière à enrober le ou les nanofils, et en particulier à s'étendre sur les faces latérales des nano-fils. Le transistor de type communément appelé « Trigate » a par exemple une structure de grille partiellement enrobante autour d'un ou plusieurs nano-fil(s) qui est agencée contre les flancs du ou des nano-fil(s) ainsi que sur leur face supérieure. Le document US 6°914°295 B2 divulgue par exemple un procédé de réalisation d'un tel transistor tri-Gate. Par rapport à une structure de grille planaire pour laquelle la grille s'étend uniquement dans une direction parallèle au canal, la surface de contact grille-canal est améliorée, ce qui a pour principal avantage de réduire les courants de fuite lorsque le transistor est à l'état bloqué ou « off ». On peut ainsi prévoir des longueurs de grille plus petites qu'avec des architectures de grille 2 0 planaires tout en conservant des performances électriques identiques. Par ailleurs, dans le domaine des transistors à structure de grille planaire, les transistors de type communément appelés FDSOI (FDSOI pour « Fully Depleted Silicon On insulator »), réalisés sur un substrat de type semi-conducteur sur isolant ont pour avantage par rapport aux transistors MOS classiques de 25 pouvoir présenter une tension de seuil VT modulable par couplage électrostatique encore appelé couplage capacitif. Pour cela, on fait varier le potentiel appliqué sur la couche de support semi-conductrice du substrat de type semi-conducteur sur isolant sur lequel ces transistors sont formés. Pour permettre d'obtenir un couplage entre cette couche de support et le canal des transistors, on peut mettre en oeuvre un substrat SOI avec une couche mince ou ultra-mince d'oxyde enterré (BOX ou « burried oxide » selon la terminologie anglo-saxonne). Cependant, cette couche isolante peut s'avérer inadaptée pour des transistors à nano-fils. Il se pose le problème de trouver un nouveau procédé de réalisation d'une structure de transistor à nano-fils semi-conducteurs, qui permette de pouvoir co-intégrer cette structure sur un substrat de type semi- conducteur sur isolant, avec un ou plusieurs transistors de type différent en particulier de type planaire(s). EXPOSÉ DE L'INVENTION La présente invention prévoit la réalisation d'un dispositif microélectronique sur un substrat de type semi-conducteur sur isolant comprenant la formation d'au moins une structure de canal d'au moins un transistor d'un premier type, ladite structure étant formée d'un ou plusieurs barreau(x) semi-conducteur(s) juxtaposés, sur une zone diélectrique donnée qui est différente du reste de la couche isolante du substrat. Par substrat de type semi-conducteur sur isolant, on entend un substrat comportant une couche de support semi-conductrice, une couche isolante sur ladite couche de support et ladite fine couche semi-conductrice reposant sur ladite couche isolante. Pour obtenir la zone diélectrique donnée, le matériau de ladite couche isolante du substrat est tout d'abord retiré dans une région dans laquelle lesdits barreaux semi-conducteurs sont situés. Un remplacement par un matériau diélectrique donné peut être ensuite effectué afin de réaliser une zone diélectrique de remplacement différente du reste de ladite couche isolante du substrat, dont l'épaisseur et la composition peuvent être adaptées spécifiquement au premier type de transistor. Ainsi, la présente invention concerne un procédé de réalisation d'un dispositif microélectronique comprenant des étapes de : a) réalisation, par gravure à travers une ouverture d'un premier masque située en regard d'une région donnée d'une fine couche semiconductrice d'un substrat semi-conducteur sur isolant, d'un ou plusieurs barreau(x) semi-conducteur(s) destinés à former au moins un canal ou plusieurs canaux de transistor(s) d'un premier type, b) retrait d'une zone de ladite couche isolante dudit substrat dans le prolongement de ladite ouverture de manière à libérer lesdits barreaux semi-conducteurs. Les barreaux semi-conducteurs sont également appelés « nanofils » lorsqu'ils ont une dimension critique inférieure à 1 iim. La couche isolante est à base d'un matériau ayant une première constante diélectrique k1. Selon une possibilité de mise en oeuvre, le matériau de la couche isolante peut être du Si02. Avantageusement, le procédé comprend en outre, après l'étape b), une étape consistant à déposer en regard de ladite ouverture, un matériau diélectrique donné en remplacement de ladite zone de ladite couche isolante retirée à l'étape b). Ce matériau diélectrique de remplacement a une épaisseur et/ou une composition différente de l'épaisseur et/ou de la composition de ladite zone de ladite couche isolante retirée à l'étape b). Ainsi, en regard des barreaux semi-conducteurs, on forme une zone diélectrique spécifique différente de la couche isolante initiale du substrat de type semi-conducteur sur isolant. Avantageusement, le matériau diélectrique donné de remplacement est un matériau diélectrique ayant une composition et une épaisseur prévues pour permettre un couplage électrostatique ou capacitif entre ladite couche de support et lesdits barreau(x) semi-conducteur(s). Selon une possibilité de mise en oeuvre du procédé, le matériau diélectrique donné de remplacement a une constante diélectrique k2 telle que k2 > Ici. Ce matériau diélectrique donné de remplacement peut être du SixNy ou un diélectrique de type « high-k ». Avantageusement, au moins une tranchée d'isolation entre ladite région donnée et la dite autre région de la fine couche semi-conductrice peut être réalisée. Cette tranchée d'isolation peut être de type STI (STI pour « Shallow Trench Isolation » ou tranchée d'isolation peu profonde). Avantageusement, le ou les barreau(x) semi-conducteur(s) sont formés à l'étape a) par gravure de la fine couche semi-conductrice à travers un ou plusieurs blocs d'un deuxième masque recouvrant partiellement ladite ouverture dudit premier masque, et réalisé par : - formation d'un ou plusieurs plots sacrificiels de dimension critique ni donnée sur ladite région donnée, - formation d'un ou plusieurs blocs de dimension critique Dc2 Les blocs du deuxième masque peuvent avoir une extrémité reposant sur le premier masque et qui est située à l'extérieur d'une région délimitée par ladite ouverture dudit premier masque. Cette disposition peut permettre de faciliter un retrait ultérieur du deuxième masque. Selon une possibilité de mise en oeuvre du procédé, à l'étape b) une autre zone de ladite couche isolante située en regard d'une autre région de ladite fine couche semi-conductrice peut être protégée par ledit premier masque et conservée. En regard de cette autre zone, au moins un transistor d'un deuxième type, différent dudit premier type peut être alors prévu. Ladite autre zone de ladite couche isolante qui a été conservée peut avoir une épaisseur et une composition adaptées au deuxième type de transistor. Ainsi, selon l'invention, une co-intégration de transistors du premier type dont le canal est formé de barreaux parallèles juxtaposés en regard de ladite zone diélectrique spécifique, et d'au moins un transistor d'un deuxième type, différent du premier type, en regard de ladite zone conservée intacte de ladite couche isolante peut être réalisée. Le transistor du premier type peut être par exemple un transistor de type tri-gate ou finFET à structure de grille enrobante, tandis que le ou les transistors du deuxième type peut ou peuvent être par exemple des transistors MOS à structure de grille planaire. Avantageusement, ladite couche isolante du substrat peut être fine ou ultrafine et avoir une épaisseur inférieure à 20 nm. Ainsi, selon une possibilité de mise en oeuvre, le ou les transistors du deuxième type peut ou peuvent être par exemple de type FDSOI. Selon un autre aspect, la présente invention concerne également un dispositif microélectronique doté : - d'un substrat comprenant une fine couche semi-conductrice reposant sur une couche isolante, ladite couche isolante reposant sur une couche de support semi-conductrice, - d'au moins un premier transistor d'un premier type comprenant une région adaptée à former un canal formé d'un ou plusieurs barreaux juxtaposés dans et/ou sur ladite fine couche semi-conductrice et une grille enrobante disposée sur lesdits barreaux et autour des faces latérales desdits barreaux, ledit canal dudit premier transistor étant disposé au-dessus et en regard d'une zone modifiée du substrat, ou sur une zone modifiée du substrat à base d'un matériau diélectrique donné différent de celui de la couche isolante. Le matériau diélectrique donné de la zone modifiée du substrat peut avoir une constante diélectrique k2 tel que k2>k1 avec k1 la constante diélectrique du matériau de ladite couche isolante. Le matériau diélectrique donné de la zone modifiée du substrat peut également avoir une composition et une épaisseur prévues pour permettre un couplage capacitif entre ledit canal dudit premier transistor et ladite couche de support semi-conductrice. Cela permet notamment de pouvoir moduler la tension de seuil dudit premier transistor. La couche isolante du substrat peut être à base de Si02 et avoir une épaisseur inférieure à 25 nm ou à 20 nm. Ainsi, le substrat peut être doté d'une couche isolante de type UTBOX. Avantageusement, le dispositif peut comprendre au moins un deuxième transistor dont la zone de canal est formée dans une région de la fine couche semi-conductrice disposée sur et en contact de ladite couche isolante du substrat. La couche isolante peut avoir une composition et une épaisseur prévues pour permettre un couplage capacitif entre le canal dudit deuxième transistor et ladite couche de support semi-conductrice dudit substrat. Avantageusement, le dispositif peut comprendre au moins un autre transistor dont la zone de canal est formée dans une région semiconductrice disposée sur et contact de la couche de support semi-conductrice du substrat. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - la figure 1 illustre un exemple de dispositif microélectronique mis en oeuvre suivant l'invention sur un substrat semi-conducteur sur isolant, comprenant un transistor à nano-fils juxtaposés reposant sur une première région isolante et un transistor à structure de grille planaire reposant sur une deuxième région isolante appartenant à la couche isolante dudit substrat ; - les figures 2A-20, 3A-3L, 4A-4J illustrent un exemple de procédé suivant l'invention de réalisation d'un dispositif microélectronique à transistors doté d'au moins un transistor à nano-fils et d'au moins un transistor à structure de grille planaire co-intégrés sur un substrat SOI ; - les figures 5A-5C, et 6A-6B illustrent un exemple de réalisation d'un dispositif microélectronique à transistors doté d'au moins un transistor à nano-fils sur une zone diélectrique en remplacement de la couche isolante d'un substrat SOI d'un substrat et d'au moins un autre transistor sur une région semi-conductrice en remplacement de la fine couche semiconductrice et de la couche isolante du substrat SOI ; Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS La figure 1 illustre un dispositif microélectronique formé à partir d'un substrat semi-conducteur sur isolant comprenant une couche de support semi-conductrice 100, une fine couche isolante 101 disposée sur et en contact de la couche de support semi-conductrice 100 et une fine couche semi-conductrice 104 disposée sur et en contact de la couche isolante 101. Dans une première région du substrat, un transistor T1 d'un type donné, par exemple MOSFET FDSOI comporte un canal C1 et des régions de source S1 et de drain D1 formées dans ladite fine couche semi-conductrice 104. La grille G1 de ce transistor a une structure planaire dans le sens où elle est sous forme d'une zone qui s'étend parallèlement au plan principal du substrat et parallèlement à la zone de canal C1. Le plan principal du substrat est défini ici et dans tout le reste de la description comme un plan passant par le substrat et parallèle au plan [O ; In du repère [0 ; j ; ] indique sur la figure 1. La zone de canal C1 du transistor T1 est disposée sur et en contact d'une zone de ladite couche isolante à base d'un matériau diélectrique 102 de constante diélectrique k1 et séparée de la couche de support 100 par cette zone. La zone de la couche isolante 101 séparant le canal C1 de la couche 100 de support est prévue dans cet exemple avec une composition et une épaisseur permettant de mettre en oeuvre un couplage capacitif entre le canal C1 et ladite couche de support semi-conductrice. Ce couplage peut être tel qu'une variation de potentiel appliqué sur la couche 100 entraine une variation de la tension de seuil VT1 du transistor T1 de l'ordre de 100mV. La couche isolante 101 peut être par exemple à base de Si02 et d'épaisseur inférieure à 20 nm. Dans une deuxième région du substrat séparée de la première région par des tranchées d'isolement 160 de type STI (de l'anglais Shallow Trench Isolation), un transistor T2 d'un type différent, par exemple de type communément appelé « finFET » ou de type communément appelé « triGate » comporte un canal C2 formé d'une pluralité de barreaux semi-conducteurs ou « nano-fils » réalisés par gravure de ladite fine couche semi-conductrice 104, et qui sont donc juxtaposés dans un même plan parallèle au plan principal du substrat. La grille G2 de ce transistor T2 a une structure enrobante et recouvre les faces latérales (dans cet exemple des faces orthogonales au plan [0 ; ]) et la face supérieure des nano-fils (dans cet exemple une face parallèle au plan [0 ; i;7]). Le canal C2 du transistor T2 est disposé sur et en contact d'une zone à base d'un matériau diélectrique 142 différent de celui 102 de la zone en regard de laquelle se trouve le premier transistor T1 et de constante diélectrique k2 telle que k2> La constante diélectrique k2 du matériau diélectrique 142 est supérieure à celle k1 du diélectrique 102 afin de permettre un meilleur couplage électrostatique entre le canal C2 et le substrat. La zone de matériau diélectrique 142 séparant le canal C2 de la couche 100 de support est prévue, dans cet exemple, avec une composition et une épaisseur permettant de mettre en oeuvre un couplage capacitif entre ce canal C2 et ladite couche de support semi-conductrice. La zone de matériau diélectrique 142 peut être par exemple à base de Si3N4 ou d'un matériau diélectrique high-k tel que du Hf02 ou du HfSiOxNy et d'épaisseur inférieure à 25 nm ou à 20 nm. Ce couplage peut être tel qu'une variation de potentiel appliquée sur la couche 100 entraine une variation de la tension de seuil VT2 du transistor T2. Un tel type de dispositif peut être appliqué à la réalisation d'un circuit logique à haute performance et basse consommation. Un exemple de procédé de réalisation d'un dispositif microélectronique à transistors, va être décrit en liaison avec les figures 2A-20 (sur lesquelles le dispositif en cours de réalisation est représenté selon une vue en coupe transversale XX'), les figures 3A-3L (sur lesquelles le dispositif en cours de réalisation est représenté selon une vue de dessus), les figures 4A-4J (sur lesquelles le dispositif en cours de réalisation est représenté selon une vue en coupe transversale Y'Y ou Z'Z). Le matériau de départ de ce procédé (figure 2A) peut être un substrat de type semi-conducteur sur isolant formé de la couche de support 100 à base de matériau semi-conducteur, par exemple du silicium, la couche de support étant recouverte de la couche isolante 101 à base du matériau diélectrique 102, de constante diélectrique k1 par exemple du Si02, elle-même recouverte de la fine couche semi-conductrice 104. La couche isolante 101 peut être en particulier une couche mince ou ultra-mince de type communément appelé « thin-BOX » (BOX pour « Burried Oxide ») ou « ultra-thin BOX» (UTB), et ainsi avoir une épaisseur qui peut être inférieure à plusieurs dizaines de nanomètres ou à 20 nm, par exemple de l'ordre de 10 nm. La fine couche semi-conductrice 104 peut être par exemple à base de Ge ou de SiGe, ou de Si, en particulier d'orientation ou et avoir une épaisseur qui peut être inférieure à 20 nm, par exemple de l'ordre de 12 nm. Dans une première région A du substrat, et en particulier de la couche 104, au moins un transistor d'un type donné, par exemple de type « finFET » ou « trigate », doté d'un canal sous forme d'un ou plusieurs barreaux parallèles juxtaposés, est destiné à être réalisé, tandis que dans une ou plusieurs autre(s) région(s) (non représentée(s) sur la figure 2A) un ou plusieurs transistors de type différent, par exemple de type à structure de grille planaire sont destinés à être formés. Sur le substrat 100, on forme tout d'abord un premier masque 106 comprenant une ouverture 107 délimitant la première région A et dévoilant la fine couche semi-conductrice 104. Le premier masque 106 peut être par exemple à base de nitrure de silicium et avoir une épaisseur comprise par exemple entre plusieurs nanomètres et plusieurs dizaines de nanomètres, par exemple de l'ordre de 30 nm (figures 2B et 3A). Ensuite, on forme une couche 109 dite de « masque dur », par exemple à base d'un métal tel que du TiN, de manière à recouvrir de manière conforme le premier masque 106 et la première région A de la fine couche semiconductrice 104 dévoilée par l'ouverture 107. La couche 109 de masque dur a une épaisseur qui peut être comprise entre plusieurs nanomètres ou dizaines de nanomètres, par exemple de l'ordre 10 nm (figure 2C). Puis (figures 3B, 2D, et 4A), on réalise un bloc sacrificiel par exemple par dépôt d'un empilement d'une couche à base de carbone réalisée par dépôt SoC (pour « Spin On Carbon ») et de Si-Arc et d'une résine que l'on insole par exemple à l'aide d'un faisceau d'électrons (« e-beam » selon la terminologie anglo-saxonne) puis que l'on grave ensuite. Le bloc sacrificiel est composé de premiers plots 110a, 110b, 110c, 110d, 110e, parallélépipédiques parallèles entre eux et juxtaposés, ces premiers plots s'étendant dans une première direction (la première direction étant dans cet exemple celle du vecteur du repère [0 ; ; k ] donné sur les figures 3B et 2D) parallèle au plan principal du substrat. Le bloc sacrificiel est également composé de deuxièmes plots parallélépipédiques 1101, 1102, joignant les extrémités des premiers plots 110a, 110b, 110c, 110d, 110e, et s'étendant dans une deuxième direction (dans cet exemple celle du vecteur ), orthogonale à ladite première direction. Certains plots 110a, 110b, 110c ont une portion formée en regard de l'ouverture 107 du masque 106 dévoilant la première région A de la fine couche semi-conductrice 104, tandis que d'autres blocs 110d, 110e, 1101, 1102 sont disposés autour de ladite première région A et en regard du masque 106. Les plots 110a, 110b, 110c, 110d, 110e, 1101, 1102, formant le bloc sacrificiel peuvent avoir une dimension critique Dc1 par exemple de l'ordre de 20 nm (la dimension critique étant définie ici et tout au long de la description comme la plus petite dimension d'un élément mesurée dans un plan parallèle au plan principal du substrat, i.e. parallèle au plan [0 ; ] donné par exemple sur la figure 3B). On réalise ensuite un dépôt conforme d'un matériau 121, qui peut être diélectrique et par exemple à base de nitrure de silicium, et recouvre notamment les flancs ou faces latérales de ces plots 110a, 110b, 110c, 110d, 110e, et 1101, 1102. L'épaisseur de matériau 121 déposée peut être par exemple de l'ordre de 10 nm. Par retrait partiel du matériau 121, on forme des blocs 123 de masquage également appelés « espaceurs » 123, contre les flancs latéraux du bloc sacrificiel et entourant ce dernier. Ces espaceurs 123 ont une dimension critique Dc2, par exemple de l'ordre d'une dizaine de nanomètres, plus faible que la dimension critique Dc1 des plots formant le bloc sacrificiel et pouvant être sensiblement égale à l'épaisseur déposée de matériau 121 (figures 3C, 2E, 4B). Les espaceurs 123 peuvent être réalisés par gravure avec arrêt sur la couche de masque dur 109. Dans le cas, par exemple, où les espaceurs 123 sont à base de nitrure et la couche de masque dur 109 est à base d'un métal tel que le TiN cette gravure peut être effectuée à l'aide d'un plasma N202 par exemple. On effectue ensuite un retrait du bloc sacrificiel, tandis que les espaceurs 123 sont quant à eux conservés (figures 3D, 2F, 4C). Pour cela, une gravure plasma 02 peut être réalisée. On reproduit ensuite (figures 3E, 2G, 4D) les motifs des espaceurs 123 dans la couche 109 de masque dur. On forme ainsi dans cette couche 109 des blocs 125 de masque dur dans le prolongement des espaceurs 123. Ces blocs 125 sur lesquels reposent les espaceurs 123 ont des dimensions et en particulier une dimension critique sensiblement égale à celle Dc2 des espaceurs 123. Cette étape peut être réalisée par le biais d'une gravure anisotrope de la couche de masque dur 109 par exemple à l'aide de BCI3/C12. On dévoile ainsi à nouveau le premier masque 106, ainsi que la première région A de la fine couche semi-conductrice 104 du substrat. Les blocs 125 surmontés des espaceurs 123 forment un deuxième masque 126 disposé au-dessus du premier masque 106, et dont des portions sont situées en regard et recouvrent partiellement l'ouverture 107 du premier masque 106. On peut ensuite reproduire les motifs du deuxième masque 126 dans la fine couche semi-conductrice 104 (figures 3F, 2H, 4E), afin de former des barreaux semi-conducteurs 1301, 1302, 1303, 1304, 1305, 1306, encore appelés « fils » (ou nano-fils lorsque leur dimension critique est inférieure à 1 iim), ou « ailettes » (« fin » selon la terminologie anglo-saxonne), de dimension critique Dc3 sensiblement égale à Dc2. Les barreaux semi-conducteurs 1301, 1302, 1303, 1304, 1305, 1306 réalisés peuvent ainsi avoir une dimension critique Dc3 telle que Dc3 Dc2 et de l'ordre de plusieurs nanomètres, par exemple de l'ordre de 10 nm. Les barreaux semi-conducteurs 1301, 1302, 1303, 1304, 1305, 1306, juxtaposés peuvent être répartis selon un pas par exemple de l'ordre de 35 nm. Pour réaliser cette étape, une gravure anisotrope est effectuée à travers le premier masque 106 et le deuxième masque 126 en s'arrêtant sur la fine couche isolante 101 du substrat. Cette gravure peut être réalisée par exemple à l'aide de CF4 et de HBr/02. On peut ensuite retirer le deuxième masque 126. Pour cela, on peut effectuer tout d'abord un retrait des espaceurs 123 (figures 3G, 21, 4F), par exemple par gravure à l'aide de HF. Puis, (figures 3H, 2J, 4G, la figure 4G illustrant cette fois une vue en coupe transversale ZZ' indiquée sur la figure 3H), on retire ensuite les blocs 125 de la couche de masque dur 109, pour ne conserver que les barreaux semiconducteurs 1301, 1302, 1303, 1304, 1305, 1306. On effectue ensuite un retrait de la fine couche isolante 101 du substrat en regard de la première région A et à travers l'ouverture 107 du premier masque 106. Ce retrait peut être réalisé par exemple par gravure chimique à l'aide de HF. A l'issue de ce retrait, une portion des barreaux semiconducteurs 1301, 1302, 1303, 1304, 1305, 1306 située dans la première région A est libérée. Les barreaux semi-conducteurs 1301, 1302, 1303, 1304, 1305, 1306 sont ainsi suspendus et maintenus par des zones de la fine couche semi-conductrice 104 non-gravées et situées à l'extérieur de la première région A délimitée par l'ouverture 107 du premier masque 106. Les portions des barreaux semiconducteurs 1301, 1302, 1303, 1304, 1305, 1306 libérées ont des faces supérieure 131, inférieure 132 et latérales 133, 134 dévoilées dans le prolongement de l'ouverture 107. On peut effectuer ensuite (figures 31, 2K, 4H) un dépôt d'un matériau diélectrique 142 différent de celui 102 de la fine couche isolante 101. Le matériau diélectrique 142 peut en particulier avoir une constante diélectrique k2 supérieure à celle k1 de la fine couche isolante 101 du substrat. Le matériau diélectrique 142 déposé peut être par exemple un nitrure de silicium ou un matériau de type communément appelé « high-k ». Le dépôt peut être éventuellement réalisé de manière à combler l'ouverture 107 du masque dur 106 et éventuellement entourer les barreaux semi-conducteurs 1301, 1302, 1303, 1304, 1305, 1306. Dans ce cas, une étape de polissage communément appelée « planarisation » ou CMP (CMP pour « Chemical Mechanical Polishing ») on effectue alors un retrait du matériau diélectrique 142 située au dessus de la face supérieure du premier masque 106 (figures 3J, 2L, 41). Un retrait partiel du matériau diélectrique 142 est ensuite effectué de manière à dévoiler la face supérieure 131 et les faces latérales 133, 134, des barreaux 1301, 1302, 1303, 1304, 1305, 1306 semi-conducteurs. Ce retrait partiel peut être éventuellement effectué jusqu'à atteindre le niveau de la face supérieure des zones restantes de la fine couche isolante 101, correspondant au niveau de la face inférieure 132 des barreaux 1301, 1302, 1303, 1304, 1305, 1306. Dans ce cas, la zone de matériau diélectrique 142 réalisée sous et en regard des barreaux 1301, 1302, 1303, 1304, 1305, 1306.a une épaisseur sensiblement égale à celle de la couche isolante 101. La zone restante de matériau diélectrique 142 remplace alors la région de la fine couche isolante 101 de BOX qui a été retirée auparavant. Ensuite, on effectue un retrait du premier masque 106, par exemple à l'aide de Hf (figures 2M, 3K, 4J). On forme ensuite des zones d'isolation, par exemple de type STI autour de la première région A et d'autres régions B et D de la fine couche semiconductrice 104 dans lesquelles d'autres structures de transistors ont été réalisées ou sont destinées à être réalisées. Les zones d'isolation peuvent être réalisées par formation de tranchées 160 autour des régions A, B, D, puis par dépôt d'un matériau diélectrique 161 tel que du Si02 dans ces tranchées 160. Sur la figure 20, une première zone d'isolation sépare la première région A dans laquelle les barreaux semi-conducteurs 1301, 1302, 1303, 1304, 1305, 1306 ont été réalisés d'une deuxième région B dans laquelle des transistors à structure de grille planaire, par exemple de type FDSOI, sont destinés à être réalisées ou en cours de formation. Une deuxième zone d'isolation sépare la première région A d'une troisième région D dans lesquelles un ou plusieurs autres structures ou composants ont été réalisées ou sont destinées à être réalisées. Ensuite, des étapes de dépôt d'un diélectrique de grille, puis d'un matériau de grille sur les barreaux semi-conducteurs 1301, 1302, 1303, 1304, 1305, 1306 et sur la région B de la fine couche semi-conductrice 104, ainsi qu'une gravure de ce diélectrique de grille et de ce matériau de grille peuvent être effectuées. On forme ainsi des grilles de transistors, et notamment une ou plusieurs grille(s) de type planaire qui s'étendent parallèlement à la fine couche semi-conductrice 104 du substrat dans la deuxième région B et au moins une grille enrobante disposée autour des faces latérales 133, 134 et sur la face supérieure des barreaux semi-conducteurs 1301, 1302, 1303, 1304, 1305, 1306. Une variante de réalisation est illustrée sur les figures 5A-5C et 6A-6B. Pour cette variante, le matériau de départ peut être le substrat de type semi-conducteur sur isolant de l'exemple de procédé précédemment décrit, formé de la couche de support 100 à base de matériau semi-conducteur, recouverte de la couche isolante 101 à base de matériau diélectrique 102, de constante diélectrique k1, elle-même recouverte de la fine couche semi- conductrice 104. Dans une première région A de la couche 104, un transistor d'un type donné, par exemple de type « finFET » ou « trigate », doté d'un canal sous forme de barreaux parallèles juxtaposés, est destiné à être réalisé, tandis que dans une autre région B', au moins un transistor de type différent, par exemple de type à structure de grille planaire est destiné à être formé. On réalise tout d'abord une couche de masque dur 201, par exemple à base d'oxyde de silicium de type Te0S, sur la fine couche semiconductrice 104. Puis, un masque 203, par exemple à base de résine photosensible en regard de la première région A de la fine couche semiconductrice 104 est ensuite formé sur la couche de masque dur 203, l'autre région B' étant quant à elle dévoilée (figure 5A). On effectue ensuite une gravure de la couche de masque dur 201, de la fine couche semi-conductrice 104, et de la couche isolante 101 à travers le masque 203. On retire ainsi la couche isolante 101 dans l'autre région B' du substrat, de manière à dévoiler une zone de la couche de support 101 située dans cette deuxième région du substrat de type semi-conducteur sur isolant (figure 5B). On peut ensuite retirer le masque 203 de résine, puis former une région semi-conductrice 204 sur la zone dévoilée de la couche de support 101. Cette région semi-conductrice 204 peut être réalisée par exemple par croissance par épitaxie (figure 5C). Dans l'autre région B' du substrat, la région semi-conductrice 204 forme ainsi une région modifiée de type substrat massif (« bulk » selon la terminologie anglo-saxonne). On ainsi formé un substrat de type semiconducteur sur isolant modifié comportant une région semi-conductrice 204 reposant directement sur la couche de support 100. Ensuite, on peut effectuer un procédé tel que décrit précédemment en liaison avec les figures 2A-20, 3A-3L, 4A-4J, afin de former une structure de canal de transistor à barreaux 1301, 1302, 1303, 1304, 1305, 1306 dans la première région A (figure 6A). On peut ainsi réaliser dans la première région A un transistor T2 comportant un canal formé d'une pluralité de barreaux semi-conducteurs formées sur une zone à base du matériau diélectrique 142, différent de celui de la couche isolante 101 du substrat de type semi-conducteur sur isolant. Dans l'autre région B' modifiée une structure de transistor planaire T'1 dont la structure de canal est située dans la région semi-conductrice 204 est formée. Les régions A et B' peuvent être co-intégrées avec une troisième région D du substrat semi-conducteur isolant dont la couche isolante 101 a été gardée intacte. Dans cette troisième région D, un transistor T3 dont le canal est prévu dans la fine couche semi-conductrice 104 du substrat peut être formé (figure 6B). REVENDICATIONS1. Procédé de réalisation d'un dispositif microélectronique comprenant des étapes consistant à : a) réaliser dans une première région (A) d'une fine couche semi-conductrice (104) d'un substrat située en regard d'une ouverture (107) d'un premier masque (106), un ou plusieurs barreau(x) semi-conducteur(s) (1301,...,1306) destinés à former au moins un canal ou plusieurs canaux de transistor(s) d'un premier type, ledit substrat étant un substrat de type semi- conducteur sur isolant comportant une couche de support (100) sur laquelle repose une couche isolante (101), ladite fine couche semi-conductrice (104) reposant sur ladite couche isolante (101), b) retrait d'une zone de la couche isolante (101) dans le prolongement de ladite ouverture (107) dudit premier masque (106) de manière à libérer lesdits barreaux semi-conducteurs (1301,...,1306). 2. Procédé de réalisation d'un dispositif microélectronique selon la revendication 1, le procédé comprenant en outre une étape consistant à remplacer ladite zone retirée de ladite couche isolante par un matériau diélectrique donné (142) ayant une composition et une épaisseur prévues pour permettre un couplage électrostatique ou capacitif entre ladite couche de support (100) et lesdits barreau(x) semi-conducteur(s) M01i-4305). 3. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 ou 2 dans lequel ladite couche isolante (101) est à base d'un premier matériau (102) ayant une première constante diélectrique le procédé comprenant en outre une étape consistant à remplacer ladite zone de ladite couche isolante retirée à l'étape b) par un matériau diélectrique donné (142) ayant une deuxième constante diélectrique k2 telle que k2 > k1.SP 53285 ALP-G 21 4. Procédé de réalisation d'un dispositif microélectronique selon la revendication 1 à 3, dans lequel ledit ou lesdits un ou plusieurs barreau(x) semi-conducteur(s) sont formés à l'étape a) par gravure de la fine couche semi- conductrice à travers un ou plusieurs blocs d'un deuxième masque (126) recouvrant partiellement ladite ouverture (107) dudit premier masque (106), la réalisation du deuxième masque (126) comprenant des étapes consistant à: - former un ou plusieurs plots sacrificiels (110) de dimension critique Dc1, - former un ou plusieurs blocs (123) de masquage de dimension critique Dc2 5. Procédé de réalisation d'un dispositif microélectronique selon la revendication 4, dans lequel, la réalisation dudit deuxième masque (126) comprend en outre, après réalisation dudit premier masque (106) et préalablement à l'étape a), des étapes consistant à : - déposer une couche (109) de masque dur sur ledit premier masque (106) et dans ladite ouverture (107), - graver la couche (109) de masque dur à travers lesdits blocs (123) de dimension critique Dc2 de manière à former des blocs de masque dur (125) dans le prolongement desdits blocs (123). 6. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 4 ou 5, dans lequel lesdits blocs (123) sont disposés de manière à avoir des extrémités reposant sur ledit premier masque (106).SP 53285 ALP-G 22 7. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à 6, comprenant en outre au moins une étape consistant à : - réaliser au moins une tranchée d'isolation (160) entre ladite région donnée (A) et la dite autre région (B,C) de ladite fine couche semi- conductrice. 8. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à 7, ladite couche isolante (101) étant à base de SiO2 et ayant une épaisseur inférieure à 20 nm. 9. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à 8, dans lequel à l'étape b) une autre zone de la couche isolante (101) située en regard d'une deuxième région (B) de ladite fine couche semi-conductrice (104) dans laquelle au moins un autre canal de transistor d'un deuxième type est destiné à être formé est conservée. 10. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à 8, comprenant en outre des étapes de : - retrait d'une autre zone de la couche isolante (101) de manière à dévoiler une région donnée de la couche de support (100), - croissance d'une région semi-conductrice (204) sur ladite région donnée de la couche de support (100), au moins un canal de transistor étant destiné à être formé dans ladite région semi-conductrice (204). 11. Dispositif microélectronique comprenant : - un substrat comprenant une fine couche semi-conductrice (104) reposant sur une couche isolante (101), ladite couche isolante reposant sur une couche de support (100) semi-conductrice,SP 53285 ALP-G 23 - au moins un premier transistor (T2) d'un premier type comprenant une région adaptée à former un canal (C2), la région comprenant un ou plusieurs barreaux juxtaposés disposée dans et/ou sur ladite fine couche semiconductrice (104) et une grille enrobante (G2) disposée sur lesdits barreaux et autour des faces latérales desdits barreaux, ledit canal dudit premier transistor étant agencé sur une zone à base d'un matériau diélectrique (142) donné différent de celui de ladite couche isolante. 12. Dispositif microélectronique selon la revendication 11, ladite zone de ladite couche isolante étant à base de SiO2 et ayant une épaisseur inférieure à 20 nm. 13. Dispositif microélectronique selon l'une des revendications 11 ou 12, comprenant au moins un deuxième transistor (T3) dont la zone de canal est formée dans une région (C) de la fine couche semi- conductrice (104) disposée sur et en contact de la couche isolante (101) du substrat. 14. Dispositif microélectronique selon la revendication 13, ladite couche isolante (101) ayant une composition et une épaisseur prévues pour permettre un couplage capacitif entre le canal dudit deuxième transistor (T3) et ladite couche de support semi-conductrice dudit substrat. 15. Dispositif microélectronique selon l'une des revendications 11 à 14, comprenant au moins un autre transistor (T1) dont la zone de canal est formée dans une région semi-conductrice (204) disposée sur et contact de la couche de support semi-conductrice du substrat.SP 53285 ALP-G 24 16. Dispositif microélectronique selon l'une des revendications 11 à 15, ledit matériau diélectrique donné (142) ayant une composition et une épaisseur prévues pour permettre un couplage capacitif entre ledit canal (C2) dudit premier transistor (T2) et ladite couche de support semi- conductrice dudit substrat et/ou ledit matériau diélectrique donné (142) ayant une constante diélectrique k2 telle que k2>k1, avec k1 la constante diélectrique du matériau (102) de couche isolante.