Brevet FR3000347A1 — publié le 20140627

Procédé de lecture d'un dispositif d'imagerie L'invention concerne un procédé de lecture d'un dispositif d'imagerie destiné à la prise d'image dans un détecteur comprenant un grand nombre de points photosensibles appelés pixels généralement 5 organisés en matrice. Dans un détecteur, un pixel représente l'élément sensible élémentaire du détecteur. Chaque pixel convertit un rayonnement électromagnétique, ou un flux de charges pour un photoconducteur, auquel il est soumis en un signal électrique. Les signaux électriques issus des 10 différents pixels sont collectés lors d'une phase de lecture de la matrice puis numérisés de manière à pouvoir être traités et stockés pour former une image. Les pixels sont souvent formés d'une zone photosensible délivrant un courant de charges électriques en fonction du flux de photons qu'elle reçoit, et d'un circuit électronique de traitement de ce courant. La zone 15 photosensible comprend généralement un élément photosensible, ou photodétecteur, qui peut par exemple être une photodiode, une photorésistance ou un phototransistor. On trouve des matrices photosensibles de grandes dimensions qui peuvent posséder plusieurs millions de pixels. 20 Un détecteur de rayonnement peut être utilisé pour l'imagerie de rayonnements ionisants, et notamment les rayonnements X ou y, dans le domaine médical, par exemple pour la détection d'images radiologiques, ou celui du contrôle non destructif dans le domaine industriel. Les éléments photosensibles permettent de détecter un rayonnement électromagnétique 25 visible ou proche du visible. Ces éléments ne sont pas, ou peu, sensibles au rayonnement incident au détecteur. On utilise alors fréquemment un convertisseur de rayonnement appelé scintillateur qui convertit le rayonnement incident, par exemple un rayonnement X, en un rayonnement dans une bande de longueurs d'onde auxquelles sont sensibles les éléments 30 photosensibles présents dans les pixels. Une alternative consiste à réaliser l'élément photosensible dans un autre matériau, appelé photoconducteur, réalisant la conversion directe du rayonnement X en charges électriques. C'est le cas par exemple des matrices dans lesquelles un premier substrat pixellisé en Tellurure de Cadmium (CdTe) est connecté pixel par pixel à un circuit de lecture CMOS qui ne possède donc plus la fonction de détection. Il est connu de réaliser un circuit électronique de traitement au moyen d'un suiveur de tension permettant de lire les charges accumulées 5 dans l'élément photosensible, charges formant un photosignal. Une source de courant assure l'alimentation du pixel pendant sa lecture. Pour améliorer la qualité de l'image utile et réduire le niveau de bruit dans l'image utile, on peut effectuer une lecture de chacun des pixels de la matrice en double échantillonnage corrélé, bien connu dans la littérature 10 anglo-saxonne sous le nom de Correlated Double Sampling (CDS). Ce procédé consiste à réaliser deux opérations de lectures successives d'un même pixel, la première, sans le photosignal, juste après une remise à zéro, la seconde, avec le photosignal, sans qu'il y ait eu de remise à zéro entre ces deux lectures. Une soustraction des niveaux obtenus lors de chacune 15 des opérations de lecture permet de s'affranchir du niveau de bruit lié à la remise à zéro du pixel. La proximité temporelle des deux opérations de lecture permet de s'affranchir de certaines dérives en température du détecteur. Un inconvénient majeur de la lecture en double échantillonnage 20 corrélé est l'allongement du temps de lecture du détecteur. En effet, il est nécessaire pour une ligne de la matrice de réaliser les deux opérations de lecture ainsi que l'opération de remise à zéro avant d'entamer la lecture de la ligne suivante. En supposant que les opérations de lecture et de remise à zéro occupent chacune une même durée, la lecture complète de la matrice 25 en double échantillonnage corrélé nécessite trois fois plus de temps qu'une lecture simple sans double échantillonnage. L'invention vise à améliorer la lecture de la matrice en double échantillonnage corrélé en réduisant le temps nécessaire à la lecture de 30 l'ensemble des lignes de la matrice. A cet effet, l'invention a pour objet un procédé de lecture d'un dispositif d'imagerie destiné à la prise d'image et comprenant plusieurs pixels organisés en lignes et en colonnes formant une matrice, les pixels d'une même colonne étant reliés à un conducteur de colonne permettant de lire 35 successivement des photosignaux acquis par les pixels de la colonne, le procédé consistant pour chacun des pixels à réaliser une phase de lecture en double échantillonnage corrélé, la phase de lecture comprenant une opération de remise à zéro du pixel suivie de deux opérations de lecture, la première, sans photosignal, et la seconde avec le photosignal, caractérisé en ce que pour les pixels d'une même colonne, une opération de lecture du pixel d'une première ligne est réalisée simultanément avec une opération de remise à zéro du pixel d'une seconde ligne. Grâce à l'invention le temps nécessaire à la remise à zéro (et transfert pour un 4T) d'une ligne est masqué par la lecture d'une autre ligne, 10 ce qui permet de réduire la durée de la lecture complète de la matrice tout en conservant les avantages de la lecture en double échantillonnage corrélé. L'invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description détaillée d'un mode de réalisation 15 donné à titre d'exemple, description illustrée par le dessin joint dans lequel : la figure 1 représente un exemple de matrice de pixels dans laquelle l'invention peut être mise en oeuvre ; la figure 2 représente sous forme de chronogramme des signaux de pilotage de la lecture et de la remise à zéro pour quatre lignes 20 consécutives de la matrice de la figure 1 ; la figure 3 représente un exemple de circuit permettant le pilotage d'une matrice selon le chronogramme de la figure 2 ; les figures 4 et 5 représentent des variantes de chronogramme de signaux de pilotage de la matrice de la figure 1 25 la figure 6 représente un autre exemple de matrice de pixels dans laquelle l'invention peut être mise en oeuvre ; la figure 7 représente sous forme de chronogramme des signaux de pilotage de la matrice de la figure 6. Par souci de clarté, les mêmes éléments porteront les mêmes 30 repères dans les différentes figures. La figure 1 représente schématiquement une matrice de deux lignes et deux colonnes pour simplifier la compréhension. Quatre pixels sont formés, chacun à l'intersection d'une ligne et d'une colonne. Il est bien entendu que les matrices réelles sont généralement beaucoup plus grandes et possèdent un grand nombre de lignes et de colonnes. Chaque pixel comprend une zone photosensible représentée ici par une photodiode D et un circuit électronique de traitement formé de trois 5 transistors Ti, T2 et T3. Sur la figure 1, les repères de la photodiode D et des trois transistors sont suivi de deux coordonnées (i,j) pouvant prendre le rang de la ligne pour i et le rang de la colonne pour j. Dans la pratique ce type de pixel peut comprendre d'autres composants, notamment d'autres transistors. C'est pourquoi ce pixel est aussi appelé pixel de type 3T, car 10 possédant au moins trois transistors dont la fonction de chacun va être décrite plus loin. De façon générale, il est connu de réaliser des matrices de pixels comprenant des transistors mettant en oeuvre des semi-conducteurs complémentaires en silicium cristallin connus dans la littérature anglo- 15 saxonne par leur abréviation CMOS pour : « Complementary Metal Oxide Semiconductor ». L'invention ne se limite pas à ce type de transistors, on peut par exemple la mettre en oeuvre pour des matrices comprenant des transistors à effet de champ à couches minces connus dans la littérature anglo-saxonne sous le nom de TFT pour : « Thin-film transistor ». Les 20 transistors de type TFT peuvent être à base d'oxydes métalliques comme par exemple les transistors à base d'oxyde amorphe ou cristallin d'indium, de gallium et de zinc connus sous leur abréviation anglo-saxonne : IGZO. D'autres familles de transistors de type TFT peuvent être mises en oeuvre comme par exemple les TFT organiques, les TFT en silicium amorphe ... 25 Les pixels d'une même colonne ou plus généralement d'une même rangée partagent un transistor T5 et un circuit de lecture S situés en extrémité de colonne. Le transistor T5 et le circuit de lecture S sont reliés aux pixels de la colonne au moyen d'un conducteur Col. Les pixels d'une même ligne sont raccordés à quatre conducteurs véhiculant des signaux Phi_ligne, 30 Vdd, V_ran et Phi_ran permettant de commander chacune des lignes de pixels. Le transistor Ti permet de réinitialiser la tension de la cathode de la photodiode D, à la tension V_ran, lors d'une opération de remise à zéro pendant laquelle le signal de commande Phi_ran est actif. Lors d'une phase de prise d'image, intervenant après une opération de remise à zéro, l'éclairement reçu par la photodiode D fait décroître le potentiel de sa cathode. Cette phase de prise d'image est suivie d'une phase de lecture pendant laquelle, on lit le potentiel de la photodiode D. Pour ce faire, on rend passant le transistor T3, qui a donc un rôle d'interrupteur, grâce à la commande Phi_ligne appliquée à sa grille. Le transistor T2 fonctionne en suiveur, et le transistor T5 fonctionne en source de courant. Les transistors T2 et T5 forment alors un étage suiveur de tension qui recopie la tension présente sur la cathode de la photodiode D, et la reproduit, à un décalage près, sur l'entrée du circuit de lecture S en extrémité de colonne. Pour réaliser sa recopie, le transistor T2 nécessite un courant de polarisation circulant dans son drain et sa source. Ce courant est imposé par un générateur de courant formé par un transistor T5 commun ou non à plusieurs pixels. Dans l'exemple représenté, le transistor T5 est commun à une colonne de pixels. La tension Vs présente à l'entrée du circuit de lecture S peut s'exprimer : Vs = Vp - VT - K (1) Où Vp est la tension de la cathode de la photodiode, VT est la 20 tension seuil du transistor T2, et K est une constante liée entre autres à la valeur du courant délivré par le transistor T5. Les tensions V_ran et Vdd peuvent être identiques. Les circuits d'adressage, généralement des registres à décalage, générant les signaux de commande Phi_ligne et Phi_ran ne sont pas 25 représentés sur la figure 1 et sont disposés en extrémité de ligne. Les différentes sorties des circuits de lecture S des différentes colonnes sont ensuite multiplexées par un étage non représenté sur la figure, de façon à obtenir un signal vidéo d'une ligne ou d'une portion de ligne. 30 Il est aussi possible de n'utiliser qu'un seul transistor T5 source de courant, pour toute la matrice, à condition de le commuter successivement sur les différentes colonnes, au fur et à mesure de la lecture de ces mêmes colonnes. La lecture en double échantillonnage corrélé consiste à réaliser pour un pixel donné deux opérations de lecture, la première, sans le photosignal, juste après une opération de remise à zéro, la seconde avec le photosignal, sans qu'il y ait eu de remise à zéro entre ces deux lectures. 5 Dans le cas de la matrice de la figure 1 possédant des pixels de type 3T, une opération de prise d'image au cours de laquelle le photosignal apparait à la cathode de la diode D se fait entre les deux opérations de lecture. Tous les pixels d'une même ligne sont lus simultanément. Au cours d'une opération de lecture, le transistor T3 est rendu passant au moyen du signal Phi_ligne. 10 Au cours d'une opération de remise à zéro, le transistor Ti est rendu passant au moyen du signal Phi_ran. La figure 2 représente, sous forme de chronogramme, le signal de lecture Phi_ligne et le signal de remise à zéro Phi_ran pour quatre lignes consécutives 1,1+1, 1+2 et 1+3 de la matrice représentée sur la figure 1. Les 15 signaux Phi_ligne et Phi_ran sont des signaux logiques pouvant prendre deux états. Par commodité, on représente un signal dans un état logique haut lorsque ce signal rend le transistor correspondant passant. Il ne s'agit là que d'une convention et les valeurs de tensions des états logiques dépendent du type de transistor utilisé. 20 Pour la ligne 1, on enchaine pour une trame t une opération de remise à zéro 11t, une première opération de lecture 12t, une opération de prise d'image 13t et une seconde opération de lecture 14t. Après l'opération de lecture 14t, on reprend l'opération de remise à zéro 1141 et la première opération de lecture 1241 pour la trame suivante t+1. Sur la figure 2, apparait 25 également une opération de lecture 14t-t, correspondant à la trame précédente t-1 juste avant l'opération de remise à zéro 11t. Pour la ligne 1+1, on enchaine une opération de remise à zéro 15t, une première opération de lecture 16t, une opération de prise d'image 17t et une seconde opération de lecture 18t. Pour la ligne 1+1, on retrouve également d'une part l'opération de 30 lecture 18t_t de la trame précédente t-1 et d'autre part l'opération de remise à zéro 1541 et l'opération de lecture 1641 de la trame suivante t+1. Selon l'invention, l'opération de lecture 18t_t et l'opération de remise à zéro 11t sont réalisées simultanément. De même l'opération de lecture 12t et l'opération de remise à zéro 15t sont réalisées simultanément. Pour simplifier la 35 compréhension de l'invention on considère que les durées des opérations de lecture et de remise à zéro sont égales. Dans la pratique, une des opérations peut nécessiter une durée d'ouverture du transistor correspondant plus longue. On se cale sur l'opération la plus longue. Par ailleurs, pour une même ligne, on peut prévoir un léger temps mort entre les opérations de lecture et de remise à zéro afin d'éviter que les transistors Ti et T2 conduisent simultanément ce qui conduirait à lire une tension influencée par V_ran sur le conducteur de colonne Col à la place des seules charges accumulées sur la cathode de la photodiode D. Pour les lignes 1+2 et 1+3, on retrouve le même enchainement des signaux de lecture et de remise à zéro que pour les lignes 1 et 1+1 sans aucune simultanéité de signaux entre les deux paires de lignes. Plus précisément, pour la ligne 1+2, un second signal de lecture 19t_t de la trame t-1 intervient après le premier signal de lecture 16t de la trame t. De façon plus générale, on a simultanéité d'une lecture et d'une remise à zéro pour deux lignes consécutives. Le pilotage des signaux de lecture et de remise à zéro peut se faire au moyen d'un circuit logique programmable, comme par exemple un réseau de portes programmables in situ bien connu dans la littérature anglo-saxonne sous le nom de FPGA, pour : « Field-Programmable Gate Array ». Il est également possible de piloter ces deux signaux au moyen d'un circuit intégré spécialisé, bien connu dans la littérature anglo-saxonne sous le nom d'ASIC pour : « Application-Specific Integrated Circuit ». Un exemple d'un tel circuit spécialisé 20 est représenté sur la figure 3. Dans cet exemple, ce circuit permet de piloter les signaux de deux lignes. Il est bien entendu possible de mettre en oeuvre un circuit spécialisé pilotant un plus grand nombre de lignes et/ou d'autres fonctions. Le circuit 20 comprend quatre bascules D 21, 22, 23 et 24 ainsi que deux cellules OU 25 et 26. Les entrées d'horloge CP des quatre bascules 21, 22, 23 et 24 reçoivent un signal d'horloge extérieur CK et les entrées de remise à zéro CD des quatre bascules 21, 22, 23 et 24 reçoivent un signal de remise à zéro extérieur RST. L'entrée D de la bascule 24 reçoit un signal d'entrée IN provenant d'un autre circuit spécialisé pilotant les deux lignes 1-2 et 1-1. La sortie Q de la bascule 24 est reliée à l'entrée D de la bascule 23 et à une première entrée de la cellule 26. La sortie Q de la bascule 23 délivre le signal Phi_ran (I), est reliée à l'entrée D de la bascule 22 et à une première entrée de la cellule 25. La sortie Q de la bascule 22 délivre le signal Phi_ran (1+1), est reliée à l'entrée D de la bascule 21 et à une seconde entrée de la cellule 26. La sortie Q de la bascule 21 est relié à une seconde entrée de la cellule 25 et délivre un signal de sortie OUT destiné à former le signal IN du circuit spécialisé pilotant les lignes 1+2 et 1+3. La sortie de la cellule 25 délivre le signal Phi_ligne (1+1) et la sortie de la cellule 26 délivre le signal Phi_ligne (1). Les figures 2 et 3 décrivent une simultanéité d'opérations de lecture et de remise à zéro pour deux lignes consécutives. Autrement dit, les lignes 1, 1+1, 1+2 et 1+3 sont consécutives. Cela permet de simplifier le pilotage des signaux Phi_ligne et Phi_ran correspondants. A titre de variante, il est possible de mettre en oeuvre la simultanéité pour des lignes non consécutives. La figure 4 décrit la simultanéité entre deux lignes paires 1 et 1+2 et entre deux lignes impaires 1+1 et 1+3. Pour ne pas surcharger la figure, seule une partie du chronogramme a été représentée, sans les opérations de prise d'image. Autrement dit, on saute une ligne pour réaliser la simultanéité. Un saut de lignes plus important est également possible. Cette variante permet d'éviter la commande de lignes successives, Cette variante permet d'éviter que la commande d'une ligne ne perturbe la ligne voisine. Plus précisément, on évite que la remise à zéro d'une ligne ne perturbe la lecture d'une ligne voisine. La figure 5 décrit une autre variante dans laquelle la simultanéité n'est pas symétrique. Dans cette variante, pour la ligne 1+2, la seconde opération de lecture 51t_t de la trame t-1 est réalisée simultanément avec l'opération de remise à zéro 52t de la trame t pour la ligne I. La première opération de lecture 53t_t de la trame t-1 pour la ligne 1+3 est réalisée simultanément avec l'opération de remise à zéro 54t de la trame t pour la ligne 1+1. La première opération de lecture 55t de la trame t pour la ligne 1+2 est réalisée simultanément avec l'opération de remise à zéro 56t de la trame t pour la ligne 1+3. La figure 6 décrit représente schématiquement un autre exemple 35 de matrice de deux lignes et deux colonnes de pixels de type 4T. Comme précédemment, Il est bien entendu que les matrices réelles sont généralement beaucoup plus grandes et possèdent un grand nombre de lignes et de colonnes. Les pixels de type 4T comprennent en plus de la photodiode D et des trois transistors Ti, T2 et T3 précédemment décrits à l'aide de la figure1, un quatrième transistor T4 ainsi qu'une capacité de stockage C. On utilise avantageusement une jonction PN polarisée en inverse pour réaliser cette capacité. Un condensateur peut également être mis en oeuvre. On utilise généralement une diode D pincée, bien connue dans la littérature anglo-saxonne sous le nom de « pinned diode ». Le transistor T4 permet d'isoler la photodiode D et la capacité de stockage C. Le transistor T4 est piloté par un signal de transfert de ligne Tx propre à chaque ligne de la matrice. Les matrices formées de pixels de type 4T sont mieux adaptées au double échantillonnage corrélé. En effet, pour une même trame, les deux opérations de lecture d'un pixel peuvent être réalisées après l'opération de prise d'image. Entre les deux opérations de lecture, on intercale une opération de transfert des charges de la diode D vers la capacité de stockage C. Avant la première opération de lecture, on effectue l'opération de remise à zéro du pixel au moyen du transistor Ti piloté par le signal Phi_ran. Cette opération de remise à zéro n'agit que sur la capacité de stockage C, pas sur la diode D. De façon générale, on regroupera sous l'appellation pixel de type 4T des pixels comprenant le transistor T4 permettant un transfert de charge entre une photodiode D et une capacité de stockage C, quelque soient les fonctions et transistors supplémentaires que peut avoir ce pixel. De même, on peut dire que les pixels de type 4T forment un sous ensemble des pixels de type 3T puisque tous les pixels de type 4T comprennent au moins les trois transistors caractéristiques des pixels de type 3T. La figure 7 représente sous forme de chronogramme des signaux de pilotage de quatre lignes consécutives de la matrice de la figure 6. Sur cette figure, l'opération de prise d'image n'apparait pas, car l'ensemble des commandes intervient après cette opération. Pour la ligne 1, on enchaine une opération de remise à zéro 71, une première opération de lecture 72, une opération de transfert de charge 73 de la diode D vers la capacité de stockage C et une seconde opération de lecture 74. Pour la ligne 1+1, on enchaine une opération de remise à zéro 75, une première opération de lecture 76, une opération de transfert de charge 77 de la diode D vers la capacité de stockage C et une seconde opération de lecture 78. Pour la ligne 1+2, on enchaine une opération de remise à zéro 79, une première opération de lecture 80, une opération de transfert de charge 81 de la diode D vers la capacité de stockage C et une seconde opération de lecture 82. Pour la ligne 1+3, on enchaine une opération de remise à zéro 83, une première opération de lecture 84, une opération de transfert de charge 85 de la diode D vers la capacité de stockage C et une seconde opération de lecture 86. Selon l'invention, on réalise simultanément une opération de lecture et une opération de remise à zéro sur deux lignes différentes. Plus précisément, l'opération de lecture 72 de la ligne 1 et l'opération de remise à zéro 75 de la ligne 1+1 sont simultanées. L'opération de lecture 78 de la ligne 1+1 et l'opération de remise à zéro 79 de la ligne 1+2 sont simultanées. L'opération de lecture 80 de la ligne 1+2 et l'opération de remise à zéro 83 de la ligne 1+3 sont simultanées. Avantageusement, Pour un pixel de type 4T, pour les pixels d'une même colonne, une opération de lecture du pixel d'une première ligne est réalisée simultanément avec une opération de transfert de charge du pixel d'une seconde ligne. Dans l'exemple représenté, on réalise simultanément d'une part l'opération de transfert de charge 73 de la ligne 1 et l'opération de lecture 76 de la ligne 1+1 et d'autre part la seconde opération de lecture 74 de la première ligne 1 et l'opération de transfert de charge 77 de la deuxième ligne 1+1. De même, l'opération de transfert de charge 81 et la première opération de lecture 84 sont réalisées simultanément. La seconde opération de lecture 82 et l'opération de transfert de charge 85 sont réalisées simultanément. Dans les deux modes de réalisation mettant en oeuvre des pixels de type 3T ou 4T, les différentes lignes pour lesquelles on réalise des opérations simultanées de lecture et de remise à zéro peuvent être 30 consécutives ou non. REVENDICATIONS1. Procédé de lecture d'un dispositif d'imagerie destiné à la prise d'image et comprenant plusieurs pixels organisés en lignes et en colonnes formant une matrice, les pixels d'une même colonne étant reliés à un conducteur de colonne (Col(j)) permettant de lire successivement des 5 photosignaux acquis par les pixels de la colonne, le procédé consistant pour chacun des pixels à réaliser une phase de lecture en double échantillonnage corrélé, la phase de lecture comprenant une opération de remise à zéro du pixel (11, 15; 71, 75) suivie de deux opérations de lecture (12, 14, 16, 18; 72, 74, 76, 78), la première, sans photosignal, et la seconde avec le 10 photosignal, caractérisé en ce que pour les pixels d'une même colonne, une opération de lecture du pixel (12; 72) d'une première ligne (1) est réalisée simultanément avec une opération de remise à zéro du pixel (15 ; 75) d'une seconde ligne (1+1). 15 2. Procédé selon la revendication 1, caractérisé en ce que les pixels sont de type 3T, en ce que pour une première ligne (1), on enchaine pour une trame courante (t) une opération de remise à zéro (11t) une première opération de lecture (12t), une opération de prise d'image (13t) et une seconde opération de lecture (14t) et pour une trame postérieure (t+1) à 20 la trame courante (t) une opération de remise à zéro (1-141), en ce que pour une seconde ligne (1+1), on enchaine pour une trame antérieure (t-1) à la trame courante (t), une seconde opération de lecture (18t_i), pour la trame courante (t) une opération de remise à zéro (15t), une première opération de lecture (16t,) une opération de prise d'image (17t) et une seconde opération 25 de lecture (18t), en ce que la seconde opération de lecture (18t_i) de la seconde ligne (1+1) pour la trame antérieure (t-1) et l'opération de remise à zéro (11t) de la première ligne (1) pour la trame courante (t) sont réalisées simultanément, et en ce que la première opération de lecture (12t) de la première ligne (1) pour la trame courante (t) et l'opération de remise à zéro 30 (15t) de la seconde ligne (1+1) pour la trame courante (t) sont réalisées simultanément. 3. Procédé selon la revendication 1, caractérisé en ce que les pixels sont de type 4T, et en ce que pour les pixels d'une même colonne, uneopération de lecture (74, 76) du pixel d'une première ligne (I) est réalisée simultanément avec une opération de transfert de charge (77, 73) du pixel d'une seconde ligne (1+1). 4. Procédé selon la revendication 3, caractérisé en ce que pour une première ligne (I), on enchaine une opération de remise à zéro (71), une première opération de lecture (72), une opération de transfert de charge (73) et une seconde opération de lecture (74), en ce que pour une deuxième ligne (1+1), on enchaine une opération de remise à zéro (75), une première opération de lecture (76), une opération de transfert de charge (77) et une seconde opération de lecture (78), en ce que pour une troisième ligne (1+2), on enchaine une opération de remise à zéro (79), une première opération de lecture (80), une opération de transfert de charge (81) et une seconde opération de lecture (82), en ce que la première opération de lecture (72) de la première ligne (I) et l'opération de remise à zéro (75) de la seconde ligne (1+1) sont réalisées simultanément et en ce que l'opération de lecture (78) de la deuxième ligne (1+1) et l'opération de remise à zéro (79) de la troisième ligne (1+2) sont réalisées simultanément. 5. Procédé selon la revendication 4, caractérisé en ce que l'opération de transfert de charge (73) de la première ligne (I) et la première opération de lecture (76) de la deuxième ligne (1+1) sont réalisées simultanément et en ce que la seconde opération de lecture (74) de la première ligne (I) et l'opération de transfert de charge (77) de la deuxième ligne (1+1) sont réalisées simultanément. 6. Procédé selon l'une des revendications précédentes, caractérisé en ce que les différentes lignes pour lesquelles on réalise des opérations simultanées de lecture et de remise à zéro sont consécutives. 7. Procédé selon l'une des revendications précédentes, caractérisé en ce que les différentes lignes pour lesquelles on réalise des opérations simultanées de lecture et de remise à zéro ne sont pas consécutives.