Brevet FR3007575A1 — publié le 20141226

PROCEDE DE FABRICATION D'UN TRANSISTOR BIPOLAIRE VERTICAL COMPATIBLE AVEC LES PROCEDES DE FABRICATION CMOS La présente invention concerne la fabrication de circuits intégrés sur substrat semi-conducteur, et plus particulièrement, un procédé de fabrication d'un transistor bipolaire compatible avec les procédés de fabrication CMOS (Complementary Metal Oxide Semiconductor). Généralement, la formation de transistors bipolaires verticaux dans un circuit CMOS requiert un nombre important de masques et d'étapes de fabrication supplémentaires. Ces étapes supplémentaires concernent notamment la formation de zones dopées pour réaliser l'émetteur, la base et le collecteur du transistor bipolaire à différentes profondeurs dans le substrat semi-conducteur. Ces étapes ne sont généralement pas utiles pour former des transistors CMOS qui sont généralement réalisés à la surface du substrat. Certaines techniques de formation d'un transistor bipolaire exploitent la formation de caissons isolés qui sont réalisés pour les transistors CMOS. Les transistors bipolaires obtenus par ces techniques présentent généralement des performances insuffisantes, notamment en termes de gain et de tenue en fréquence, pour la plupart des applications. En effet, les étapes de formation de ces caissons sont optimisées pour la formation de transistors CMOS, mais pas pour la formation de transistors bipolaires. Il est également connu de réaliser dans des circuits CMOS des transistors bipolaires pouvant atteindre un gain plus élevé, de l'ordre de 100, et une tenue en fréquence de quelques dizaine de GHz. Ainsi la figure 1 représente en coupe transversale un exemple d'un transistor bipolaire de type PNP formé dans un substrat semi-conducteur. Le transistor bipolaire comprend une base BW formée par un caisson dopé N, un caisson d'isolation NISO, dopé N, réalisé en profondeur, et un collecteur réalisé par plusieurs couches de dopages différents, formées entre le caisson de base BW et le caisson d'isolation. Dans cet exemple, le collecteur comprend un caisson PPW dopé P+, formé au dessus du caisson NISO, et un autre caisson PW dopé P, formé entre les caissons PPW et BW. L'émetteur du transistor bipolaire est formé par une couche en polysilicium ET dopée P, déposée sur le caisson de base BW. Les flancs de l'émetteur ET sont protégés par des espaceurs isolants SP. Une prise de base est réalisée par une zone BD dopée N+ formée dans le caisson de base BW autour de l'émetteur ET, et surmontée d'une couche de métal de connexion. Une prise 5 de collecteur CPD est formée par une région dopée P+, isolée du caisson de base BW par une tranchée isolante STI. La prise de collecteur CPD est formée dans un caisson CLW dopé P, assurant la liaison électrique entre la prise de collecteur CPD et le caisson PPW. Le caisson NISO est polarisé au moyen d'une prise de caisson formée par une zone NPD, dopée N+, reliée 10 électriquement à la couche NISO par deux caissons SLW et SNW, dopés N+. Contrairement aux transistors CMOS, la fabrication de ce transistor nécessite la formation d'un nombre important de caissons dopés, et donc nécessite un grand nombre de masques et d'étapes de dopage. En outre, ce 15 transistor occupe également une surface de substrat importante. Il est souhaitable de réaliser un transistor bipolaire ayant des performances élevées, notamment en terme de gain et de tenue en fréquence. Il est également souhaitable de réduire le nombre de masques et le nombre d'étapes de fabrication à ajouter aux étapes de fabrication de 20 transistors CMOS sur un substrat semi-conducteur. Des modes de réalisation concernent un procédé de fabrication d'un transistor bipolaire, le procédé comprenant des étapes consistant à: former au moins une tranchée d'isolation pour isoler une région centrale d'une région périphérique dans un substrat semi-conducteur, et isoler les régions 25 centrale et périphérique du reste du substrat, former un premier caisson par un dopage d'un premier type, dans la région périphérique, réaliser une région de collecteur en formant un second caisson par un dopage du premier type, dans la région centrale, le second caisson étant en contact avec le premier caisson sous la tranchée d'isolation, réaliser une région de base en 30 formant un troisième caisson par un dopage d'un second type au dessus du second caisson en surface du substrat, former une grille de transistor CMOS sur la région centrale pour délimiter avec la tranchée d'isolation une première région et une seconde région, former une région de prise de collecteur et une région d'émetteur par un fort dopage du premier type, respectivement dans 35 le premier caisson et dans la première région, et former une région de prise de base par un fort dopage du second type, dans la seconde région. Selon un mode de réalisation, le substrat présente un dopage du premier type, le procédé comprenant une étape de formation d'un caisson d'isolation par un dopage du second type en profondeur dans le substrat, sous les premier et second caissons. Selon un mode de réalisation, le caisson d'isolation est formé lors d'étapes de formation d'un circuit CMOS dans le substrat. Selon un mode de réalisation, le procédé comprend la formation d'une première et d'une seconde tranchées d'isolation, la première tranchée entourant la région centrale, et la seconde tranchée entourant la région de prise de collecteur et la première tranchée. Selon un mode de réalisation, les tranchées d'isolation, le premier caisson, la grille, et les régions fortement dopées sont réalisées lors d'étapes de formation d'un circuit CMOS dans le substrat. Selon un mode de réalisation, les second et troisième caissons sont réalisés à l'aide d'un même masque. Selon un mode de réalisation, le second caisson est plus fortement dopé en profondeur que proche de la surface du substrat. Selon un mode de réalisation, le premier caisson est plus fortement dopé en surface qu'en profondeur dans le substrat. Des modes de réalisation concernent également un transistor bipolaire intégrable dans une structure de circuit intégré de type CMOS, le transistor comprenant : au moins une tranchée d'isolation isolant une région centrale d'une région périphérique dans un substrat semi-conducteur, et isolant les régions centrale et périphérique du reste du substrat, un premier caisson présentant un dopage d'un premier type, formé dans la région, une région de collecteur formée par un second caisson présentant un dopage du premier type, dans la région centrale et en contact avec le premier caisson sous la tranchée d'isolation, une région de base formée par un troisième caisson présentant un dopage d'un second type, dans le second caisson en surface du substrat, une grille de transistor CMOS formée sur la région centrale, délimitant avec la tranchée d'isolation une première région et une seconde région, une région de prise de collecteur et une région d'émetteur présentant un fort dopage du premier type, respectivement dans le premier caisson et dans la première région, et une région de prise de base présentant un fort dopage du second type dans la seconde région. Selon un mode de réalisation, le transistor bipolaire comprend une première et une seconde tranchées d'isolation, la première tranchée entourant la région centrale, et la seconde tranchée entourant la région de prise de collecteur et la première tranchée. Selon un mode de réalisation, la grille entoure la région d'émetteur, et la région de prise de base entoure la grille. Selon un mode de réalisation, la région d'émetteur, la grille et la région de prise de base sont alignées et entourées par la première tranchée d'isolation. Selon un mode de réalisation, la région d'émetteur, la grille, la région de prise de base et la région de prise de collecteur sont alignées et entourées par la tranchée d'isolation qui isole la région de prise de base de la région de prise de collecteur. Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 décrite précédemment, représente schématiquement en coupe transversale un transistor bipolaire, selon l'art antérieur, les figures 2 à 6 représentent schématiquement en coupe transversale un substrat semi-conducteur à différentes étapes de fabrication d'un transistor bipolaire de type PNP, selon un mode de réalisation, la figure 7 représente schématiquement en coupe transversale un substrat semi-conducteur comprenant un transistor bipolaire de type NPN, selon un mode de réalisation, la figure 8 représente des courbes concentration de dopage en fonction de la profondeur dans le substrat, les figures 9 à 11 représentent schématiquement en vue de dessus, le substrat semi-conducteur où est formé un transistor bipolaire, selon divers modes de réalisation, la figure 12 représente des courbes illustrant les performances des transistors bipolaires des figures 6 et 7. Les figures 2 à 6 représentent un circuit intégré sur un substrat semi- conducteur WF, à différentes étapes d'un procédé de fabrication d'un transistor bipolaire de type PNP, selon un mode de réalisation. Le substrat WF peut être en silicium dopé P. La figure 2 illustre des premières étapes du procédé de fabrication. Durant ces étapes, sont formés des tranchées d'isolation STI, un caisson d'isolation enterré NISO, réalisé en profondeur dans le substrat WF, et des caissons NW, PW dopés N et P réalisés entre la surface supérieure du substrat WF et le caisson NISO. Les tranchées STI comprennent une tranchée 11 permettant d'isoler une région centrale CA d'une région périphérique PA. Les tranchées STI comprennent également une tranchée 12 permettant d'isoler les régions centrale CA et périphérique PA du reste du substrat WF, et notamment d'une prise de polarisation du caisson NISO (décrite plus loin). Les tranchées 11, 12 peuvent être réalisées par des moyens classiques, par exemple en gravant une couche de résine photosensible au travers d'un masque, et par 10 gravure au plasma au travers de la couche de résine. Les tranchées sont ensuite remplies d'un matériau électriquement isolant tel que l'oxyde de silicium, la couche d'oxyde étant ensuite planarisée par polissage mécanique ou chimique, pour ne laisser le matériau isolant que dans les tranchées. Le caisson enterré NISO peut être réalisé par implantation ionique ou 15 par diffusion d'un matériau dopant approprié. Les régions du substrat WF où ne doit pas être formé le caisson étant protégées par une couche de résine photosensible gravée. Les caissons PW et NW s'étendent entre la couche NISO et la surface supérieure du substrat WF. Le caisson PW est réalisé dans la région 20 périphérique PA entre les tranchées 11 et 12 et sous une partie des tranchées 11, 12 pour former une prise de collecteur. Le caisson NW est formé entre la tranchée 12 et une tranchée 13 et sous une partie des tranchées 12, 13. Le caisson NW est prévu pour relier électriquement la couche NISO à une prise de polarisation de la couche NISO formée à la 25 surface du substrat WF entre les tranchées 12 et 13. Les caissons PW et NW peuvent être en contact l'un avec l'autre sous la tranchée 12. Les caissons PW et NW peuvent être réalisés chacun par implantation ionique ou diffusion d'un matériau dopant approprié au travers d'une couche de résine photosensible préalablement gravée pour ne laisser apparentes que les 30 régions devant être dopées. La figure 3 illustre des étapes suivantes du procédé de fabrication. Ces étapes consistent à former successivement dans la région centrale CA délimitée par la tranchée 11, des caissons de collecteur CPW1, CPW2, dopés P, et un caisson de base BNW dopé N, pour former des régions de 35 collecteur et de base du transistor bipolaire. Le caisson CPW1 atteint le caisson NISO et le caisson PW sous la tranchée 11. Le caisson CPW2 est formé au dessus du caisson CPW1 et limité latéralement par la tranchée 11. Ainsi, le caisson PW assure un lien électrique entre le collecteur formé par les caissons CPW1, CPW2, et la surface du substrat entre les tranchées 11 et 12. Le caisson CPW2 présente un dopage moins concentré que le caisson CPW1. Le caisson BNW est formé entre le caisson CPW2 et la surface supérieure du substrat. Les caissons CPW1, CPW2 et BNW peuvent être formés par implantation ionique ou diffusion d'un matériau dopant approprié au travers d'une couche de résine photosensible préalablement gravée à l'aide d'un même masque pour ne laisser apparente que les régions devant être dopées. Dans la figure 3, le masque ne couvre pas la région centrale CA et une partie de la tranchée 11 adjacente à la région CA. Il est à noter que la couche NISO permet d'isoler électriquement les 15 caissons PW et CPW1 du reste du substrat WF qui présente le même type de dopage que ces derniers. La figure 4 illustre des étapes suivantes du procédé. Ces étapes consistent à former une grille GT sur le caisson de base BNW, à former des régions fortement dopées P+ d'émetteur EPD et de prise de collecteur CPD, 20 et à former des régions fortement dopées N+ de prise de base BND et de prise de polarisation SND du caisson NISO. La grille GT est réalisée de manière à séparer une région d'émetteur EPD d'une région de prise de base BND, à la surface du substrat WF dans la région centrale CA délimitée par la tranchée 11. La grille GT peut être 25 réalisée d'une manière classique en formant à la surface du substrat WF une couche d'oxyde GO, et en déposant et en gravant une couche en polysilicium sur le substrat WF. La couche GO peut être réalisée par oxydation thermique d'une mince couche superficielle du substrat WF. La couche en polysilicium peut être gravée au travers d'un masque déposé et 30 gravé sur cette couche. Les régions EPD, CPD peuvent être réalisées simultanément par implantation ionique ou diffusion d'un matériau dopant approprié au travers d'une couche de résine photosensible préalablement gravée pour ne laisser apparentes que les régions devant être dopées. Les régions BND, SND sont 35 réalisées simultanément d'une manière analogue, à l'aide d'un autre matériau dopant approprié. Il est à noter que la grille GT et les tranchées 11, 12 permettent de séparer les régions EPD et BND, et les régions CPD et SND, et de se prémunir d'éventuels défauts d'alignement de masques, lors la formation de ces dernières. La figure 5 illustre des étapes suivantes du procédé. Cette étape consiste à former un espaceur SP de paroi latérale autour de la grille GT. L'espaceur SP est formé classiquement par dépôt sur le substrat WF d'une couche en un matériau isolant telle que l'oxyde de silicium ou le nitrure de silicium, et par gravure anisotrope par plasma de la couche isolante. La figure 6 illustre une étape suivante du procédé consistant à former des contacts CT sur les régions dopées EPD, BND, CPD, SND et sur la grille GT, afin permettre la connexion de ces régions au reste d'un circuit formé dans le substrat WF. Il est à noter que la couche NISO est généralement requise pour former des transistors CMOS, et en particulier pour isoler du reste du substrat les caissons PW utilisés pour former des transistors CMOS à canal N. Par ailleurs, les tranchées STI, les caissons PW, NW, les régions dopées EPD, BND, CPD et SND à la surface du substrat, et la grille GT, peuvent être formés en même temps que ceux requis pour former les transistors CMOS. Il en résulte que pour réaliser des transistors bipolaires dans un circuit CMOS, seules les étapes de formation des caissons CPW1, CPW2 et BNW doivent être ajoutées au procédé de fabrication. Ainsi, les étapes à ajouter font intervenir un seul masque de photolithographie supplémentaire et comprennent des étapes de dépôt et de gravure d'une couche de résine photosensible au travers du masque supplémentaire, et de formation de trois dopages différents au travers de la couche de résine ainsi gravée. La figure 7 représente un transistor bipolaire de type NPN, selon un mode de réalisation. Le transistor bipolaire de la figure 7 diffère de celui représenté sur la figure 6 en ce que les dopages des différentes régions formant le transistor sont inversés entre les types P et N. La couche NISO n'est ici pas présente en raison du fait que les caissons CNW1 et NW présentent un dopage de type différent de celui du substrat de type P, et donc sont déjà isolés du substrat. La prise de polarisation SND du caisson NISO est ainsi remplacée par une prise de polarisation SPD du substrat WF. Plus précisément, le transistor de la figure 7 comprend : des caissons CNW1, CNW2 dopés N, formant une région de collecteur au dessus de la couche NISO, dans la région centrale CA isolée par la tranchée 11, une grille GT formée sur la région centrale CA, un caisson BPW dopé P, formant une région de base dans la région centrale CA, et entre le caisson CNW2 et la surface supérieure du substrat WF, avec une région de prise de base BPD dopée P+ d'un côté de la grille GT, et des régions d'émetteur END et de prise de collecteur CND, dopées N+, formées respectivement dans la région de base d'un autre côté de la grille GT, et entre les tranchées 11 et 12. A noter qu'en ajustant la tension de polarisation de la grille GT, il peut être possible de modifier le gain du transistor de la figure 6 ou 7. La figure 8 représente des courbes C11, C12, C13 de variation de la concentration de dopant Cd en fonction de la profondeur Dp dans le substrat, de différentes régions du transistor bipolaire de la figure 6, selon un exemple de réalisation. La courbe C11 correspond au dopage du caisson NISO qui peut être réalisé à l'aide d'un dopage de phosphore, dont la concentration Cd est située entre environ 1 et 4.1017 /cm3 à des profondeurs Dp situées entre environ 0,8 et 1,4 pm, où la concentration maximum est atteinte à environ 1,1 pm. La courbe C12 correspond aux régions EPD, CPW1 et CPW2 qui peuvent être réalisées à l'aide d'un seul dopage de bore. La région EPD est située entre la surface du substrat WF et une profondeur d'environ 0,1 pm. La concentration en dopant de la région EPD diminue d'environ 1020 à la surface du substrat, à environ 1017 /cm3 à une profondeur d'environ 0,1 pm. Le caisson CPW2 est situé sensiblement entre les profondeurs Dp d'environ 0,1 pm et 0,44 pm où la concentration Cd de dopant varie entre environ 1,5 et 10.101° /cm3, la valeur de concentration minimum étant atteinte à environ 0,2 pm. Le caisson CPW1 est situé sensiblement à des profondeurs Dp situées entre environ 0,44 et 0,8 pm où la concentration Cd de dopant varie entre environ 1 et 4.1017 /cm3, la concentration maximum étant atteinte à environ 0,65 pm. La région EPD et les caissons CPW1 et CPW2 peuvent donc être réalisés avec le même dopant en ajustant la concentration en fonction de la profondeur dans le substrat. Les caissons CPW1, CPW2 peuvent être réalisés au cours d'une même étape de dopage à l'aide d'un même masque de résine photosensible. La courbe C13 correspond au caisson BNW qui peut être réalisé à l'aide d'un dopage d'arsenic, dont la concentration Cd présente une valeur maximum à environ 3.1017 /cm3 à une profondeur Dp située à environ 0,1 pm de la surface du substrat WF. A la surface du substrat et à une profondeur d'environ 0,2 pm, la concentration en dopant du caisson BNW chute à environ 5.1016 /cm3. La région BND peut être réalisée à l'aide du même dopant, avec une concentration qui peut correspondre à celle de la région EPD entre la surface du substrat et la profondeur (à environ 0,1 pm) où la concentration en dopant dans le caisson BNW est maximum. Pour le transistor NPN de la figure 7, la courbe C12 peut correspondre aux régions CNW1, CNW2 et END, et la courbe C13 peut correspondre au caisson BPW, en remplaçant le bore par le phosphore, et l'arsenic par l'indium. La figure 9 représente en vue de dessus le substrat WF dans lequel est réalisé le transistor bipolaire, selon un mode de réalisation. Le transistor bipolaire présente une structure concentrique dans laquelle la région centrale CA est entourée de la région périphérique PA. Cette structure comprend en partant du centre de la structure, la région d'émetteur ED (EPD, END), la grille GT formée autour de la région ED, la région de prise de base BD (BND, NPD) formée autour de la grille GT, la tranchée 11 formée autour de la région BD, la région de prise de collecteur CD (CPD, CND) formée autour de la tranchée 11, la tranchée 12 formée autour de la région CD, et la région de prise de polarisation SD du caisson NISO ou du substrat WF, formée autour de la tranchée 12. Dans l'exemple de la figure 9, la structure présente une forme carrée ou rectangulaire. Cette structure peut alternativement être de forme circulaire ou elliptique. La figure 10 représente en vue de dessus le substrat WF dans lequel est réalisé le transistor bipolaire, selon un autre mode de réalisation. Le transistor bipolaire de la figure 10 diffère de celui représenté figure 9 en ce qu'il présente une structure allongée dans laquelle une tranchée d'isolation STI entoure la région centrale CA et la région périphérique PA, en passant entre ces deux régions. La tranchée STI est entourée par la région SD de prise de polarisation du caisson NISO ou du substrat WF. Dans la région 300 75 75 10 centrale CA, la région d'émetteur ED, la grille GT et la région de prise de base BD sont alignées et présentent chacune une forme rectangulaire. La région périphérique dans laquelle est formée la prise de collecteur CD est réduite à un rectangle aligné avec la région centrale et situé du côté de la 5 région de prise de base BD. La figure 11 représente en vue de dessus le substrat WF dans lequel est réalisé le transistor bipolaire, selon un autre mode de réalisation. Le transistor bipolaire de la figure 11 diffère de celui représenté figure 9 en ce que la région centrale CA présente une forme allongée. Dans la région 10 centrale CA, la région d'émetteur ED, la grille GT et la région de prise de base BD sont alignées et présentent chacune une forme rectangulaire. A noter que dans les transistors des figures 10 et 11, la grille GT peut être plus large que les régions d'émetteur ED et de prise de base BD. La figure 12 représente des courbes Cl, C2 de variation du gain G 15 des transistors des figures 6 et 7 en fonction de la différence de potentiel Vbe appliquée entre la base et l'émetteur des transistors. D'après la courbe Cl, le gain G du transistor PNP (figure 6) atteint une valeur maximum voisine de 80 lorsque la tension Vbe est située entre environ 0,2 et 0,4 V, et diminue pour atteindre une valeur inférieure à 10 lorsque la tension Vbe est supérieure à 20 0,96 V. D'après la courbe C2, le gain G du transistor NPN (figure 7) atteint une valeur maximum voisine de 120 lorsque la tension Vbe est située entre 0,4 et 0,5 V, et diminue pour atteindre une valeur inférieure à 10 lorsque la tension Vbe est supérieure à 0,96 V. La figure 12 représente également des courbes C3, C4 de variation 25 de tenue en fréquence des transistors des figures 6 et 7 en fonction de la différence de potentiel Vbe appliquée entre la base et l'émetteur des transistors. D'après les courbes C3, C4, la tenue en fréquence des transistors PNP et NPN atteint un pic vers 20 GHz aux environs d'une tension Vbe égale à 0,8 V. De part et d'autre de ce pic, la fréquence diminue 30 rapidement pour atteindre une valeur inférieure à 2 GHz aux tensions Vbe inférieures à environ 0,6 V et supérieures à environ 1 V. A noter que la courbe C4 relative au transistor NPN de la figure 7 est légèrement plus large et plus élevée (d'environ 1 GHz) que la courbe C3, et son pic est situé à une valeur inférieure d'environ 0,2 V. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, l'invention n'est pas limitée à la fabrication de circuits CMOS, mais peut s'appliquer à la fabrication d'autres types de circuits intégrés. Par ailleurs, il va de soi que l'invention n'est pas limitée à la fabrication d'un transistor bipolaire dans un substrat dopé P. Dans le cas où le substrat est dopé N, tous les dopages réalisés dans la structure de la figure 6, y compris celui du substrat, peuvent être inversés entre les types P et N, pour former un transistor bipolaire de type NPN. De même, tous les dopages réalisés dans la structure de la figure 7, y compris celui du substrat, peuvent être inversés entre les types P et N, pour former un transistor bipolaire de type PNP. En outre, la partie du circuit comprenant la tranchée 13 et le caisson NW sur la figure 6 ou le caisson PW sur la figure 7, n'appartient pas au transistor bipolaire proprement-dit, et donc ne doit pas être prise en considération pour définir la structure du transistor bipolaire. REVENDICATIONS1. Procédé de fabrication d'un transistor bipolaire, le procédé comprenant des étapes consistant à: former au moins une tranchée d'isolation (STI, 11, 12) pour isoler une région centrale (CA) d'une région périphérique (PA) dans un substrat semi- conducteur (WF), et isoler les régions centrale et périphérique du reste du substrat, former un premier caisson (PW, NW) par un dopage d'un premier type, dans la région périphérique, réaliser une région de collecteur en formant un second caisson 10 (CPW1, CPW2, CNW1, CNW2) par un dopage du premier type, dans la région centrale, le second caisson étant en contact avec le premier caisson sous la tranchée d'isolation, réaliser une région de base en formant un troisième caisson (BNW, BPW) par un dopage d'un second type au dessus du second caisson en 15 surface du substrat, former une grille de transistor CMOS (GT) sur la région centrale pour délimiter avec la tranchée d'isolation une première région et une seconde région, former une région de prise de collecteur (CPD, CND) et une région 20 d'émetteur (EPD, END) par un fort dopage du premier type, respectivement dans le premier caisson et dans la première région, et former une région de prise de base (BND, BPD) par un fort dopage du second type, dans la seconde région. 25 2. Procédé selon la revendication 1, dans lequel le substrat présente un dopage du premier type, le procédé comprenant une étape de formation d'un caisson d'isolation (NISO) par un dopage du second type en profondeur dans le substrat (WF), sous les premier et second caissons (PW, CPW1, CPW2). 30 3. Procédé selon la revendication 2, dans lequel le caisson d'isolation (NISO) est formé lors d'étapes de formation d'un circuit CMOS dans le substrat (WF). 4. Procédé selon l'une des revendications 1 à 3, comprenant la formation d'une première et d'une seconde tranchées d'isolation (11, 12), la première tranchée entourant la région centrale (CA), et la seconde tranchée entourant la région de prise de collecteur (CD) et la première tranchée. 5. Procédé selon l'une des revendications 1 à 4, dans lequel les tranchées d'isolation (STI), le premier caisson (PW, NW), la grille (GT), et les régions fortement dopées sont réalisées lors d'étapes de formation d'un circuit CMOS dans le substrat (WF). 6. Procédé selon l'une des revendications 1 à 5, dans lequel les second (CPW1, CPW2, CNW1, CNW2) et troisième (BNW, BPW) caissons sont réalisés à l'aide d'un même masque. 7. Procédé selon l'une des revendications 1 à 6, dans lequel le second caisson (CPW1, CPW2, CNW1, CNW2) est plus fortement dopé en profondeur que proche de la surface du substrat (WF). 8. Procédé selon l'une des revendications 1 à 7, dans lequel le premier caisson (PW, NW) est plus fortement dopé en surface qu'en profondeur dans le substrat (WF). 9. Transistor bipolaire intégrable dans une structure de circuit intégré de type CMOS, le transistor comprenant : au moins une tranchée d'isolation (STI, 11, 12) isolant une région centrale (CA) d'une région périphérique (PA) dans un substrat semiconducteur (WF), et isolant les régions centrale et périphérique du reste du substrat, un premier caisson (PW, NW) présentant un dopage d'un premier type, formé dans la région, une région de collecteur formée par un second caisson (CPW1, CPW2, CNW1, CNW2) présentant un dopage du premier type, dans la région centrale et en contact avec le premier caisson sous la tranchée d'isolation,une région de base formée par un troisième caisson (BNW, BPW) présentant un dopage d'un second type, dans le second caisson en surface du substrat, une grille de transistor CMOS (GT) formée sur la région centrale, délimitant avec la tranchée d'isolation une première région et une seconde région, une région de prise de collecteur (CPD, CND) et une région d'émetteur (EPD, END) présentant un fort dopage du premier type, respectivement dans le premier caisson et dans la première région, et une région de prise de base (BND, BPD) présentant un fort dopage du second type dans la seconde région. 10. Transistor bipolaire selon la revendication 9, comprenant une première et une seconde tranchées d'isolation (11, 12), la première tranchée entourant la région centrale (CA), et la seconde tranchée entourant la région de prise de collecteur (CD) et la première tranchée (11). 11. Transistor bipolaire selon la revendication 10, dans lequel la grille (GT) entoure la région d'émetteur (ED), et la région de prise de base (BD) entoure la grille. 12. Transistor bipolaire selon la revendication 10, dans lequel la région d'émetteur (ED), la grille (GT) et la région de prise de base (BD) sont alignées et entourées par la première tranchée d'isolation (11). 13. Transistor bipolaire selon la revendication 9, dans lequel la région d'émetteur (ED), la grille (GT), la région de prise de base (BD) et la région de prise de collecteur (CD) sont alignées et entourées par la tranchée d'isolation (STI) qui isole la région de prise de base de la région de prise de collecteur. 30