Brevet FR2999799A1 — publié le 20140620

B12134FR - 12-GR1-0425FR01 1 TRANSISTOR BIPOLAIRE À HÉTÉRCOONCTION Domaine de l'invention La présente invention concerne un transistor bipolaire à hétéroj onction, et son procédé de fabrication. Exposé de l'art antérieur Pour les applications à haute fréquence, les transistors bipolaires, et en particulier les transistors bipolaires à hétéroj onction (HBT) offrent souvent une solution préférée. Il est connu d'intégrer des transistors bipolaires à hétérojonction avec des procédés CMOS standards, de sorte qu'un ou plusieurs HBT peuvent être mis en oeuvre dans un procédé CMOS avec relativement peu de masques de photolithographie supplémentaires. Cependant, dans des technologies CMOS avancées, comme les technologies 28 nm ou au-delà, l'intégration de transistors bipolaires à hétéroj onction devient nettement plus difficile en raison de contraintes comme la limitation de la hauteur maximum autorisée du dispositif, qui est en général incompatible avec les structures HBT connues, ou conduit à un procédé complexe et coûteux. Il y a donc un besoin général dans la technique pour obtenir un transistor bipolaire à hétéroj onction amélioré et un procédé de fabrication d'un transistor bipolaire à hétéro- B12134FR - 12-GR1-0425FR01 2 jonction permettant une intégration avec des technologies CMOS avancées. Résumé Un objet de modes de réalisation de la présente 5 invention est de résoudre au moins partiellement un ou plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un procédé comprenant les étapes suivantes : exposer la surface d'un substrat de silicium dans une première région entre des première et deuxième 10 tranchées d'isolation ; graver le substrat de silicium dans la première région pour former un évidement entre les première et deuxième tranchées d'isolation ; et former dans l'évidement une base d'un transistor bipolaire à hétérojonction par croissance épitaxiale sélective d'un film comprenant du SiGe. 15 Selon un mode de réalisation, le fond de l'évidement est situé entre 20 et 80 nm en dessous de la surface du substrat de silicium. Selon un mode de réalisation, le fond de l'évidement est situé entre 50 et 70 nui en dessous de la surface du substrat 20 de silicium. Selon un mode de réalisation, la formation de la base comprend la croissance du film dans l'évidement jusqu'à un niveau inférieur ou égal à celui de la surface du substrat de silicium. 25 Selon un mode de réalisation, le procédé comprend en outre la formation d'un émetteur du transistor bipolaire en déposant un matériau d'émetteur dans la première région pardessus la base. Selon un mode de réalisation, le procédé comprend en 30 outre, avant la formation de la base : former les première et deuxième tranchées d'isolation dans le substrat de silicium, et une troisième tranchée d'isolation de telle sorte que la deuxième tranchée d'isolation soit située entre les première et troisième tranchées d'isolation et espacée de celles-ci ; 35 déposer une ou plusieurs couches sur le substrat de silicium ; B12134FR - 12-GR1-0425FR01 3 et graver une ouverture dans lesdites une ou plusieurs couches pour exposer le substrat dans la première région entre les première et deuxième tranchées d'isolation, l'ouverture exposant partiellement une surface supérieure de chacune des première et deuxième tranchées d'isolation. Selon un mode de réalisation, la troisième tranchée d'isolation est moins profonde que les première et deuxième tranchées d'isolation. Selon un mode de réalisation, le procédé comprend en 10 outre, une étape de photolithographie pour graver lesdites une ou plusieurs couches pour former un empilement de grille d'au moins un transistor NOS. Selon un mode de réalisation, le procédé comprend en outre, avant la formation de la base, la formation par 15 implantation d'ions d'un collecteur enterré du transistor bipolaire à un certain niveau dans le substrat de silicium inférieur à la base. Selon un autre aspect, on prévoit un transistor bipolaire à hétéroj onction comprenant une région de base 20 comprenant du SiGe formée dans un évidement dans un substrat de silicium entre des première et deuxième tranchées d'isolation. Selon un mode de réalisation, l'évidement a une profondeur comprise entre 20 et 80 nm. Selon un mode de réalisation, l'évidement a une 25 profondeur comprise entre 50 et 70 nm. Selon un mode de réalisation, le transistor comprend en outre un émetteur formé directement sur la base. Selon un autre aspect, on prévoit un circuit intégré comprenant le transistor bipolaire à hétéroj onction susmen30 tionné ; et au moins un transistor NOS. Brève description des dessins Les fonctionnalités et avantages susmentionnées, et d'autres, apparaîtront plus clairement à la lecture de la description détaillée suivante de modes de réalisation, donnée à B12134FR - 12-GR1-0425FR01 4 titre d'illustration et non de limitation, en faisant référence aux dessins joints dans lesquels : la figure 1 est une vue en coupe d'un circuit intégré connu comprenant un transistor bipolaire ; la figure 2 est une vue en coupe d'une portion d'un circuit intégré comprenant un transistor bipolaire à hétéroj onction selon un exemple de réalisation de la présente invention ; et les figures 3A à 31 sont des vues en coupe d'un 10 circuit intégré à diverses étapes pendant la fabrication d'un transistor bipolaire à hétérojonction selon un exemple de réalisation de la présente invention. Comme cela est usuel dans le cas de dessins de structures de semiconducteurs, les diverses figures ne sont pas 15 représentées à l'échelle. Description détaillée de modes de réalisation de la présente description La figure 1 est une vue en coupe reproduisant la figure 19 de la publication de demande de brevet US 20 US2011/0057266. Comme cela est illustré sur le côté gauche de la figure 1, un substrat semi-conducteur comprend un transistor bipolaire ayant une région de sous-collecteur 32 connectée à un contact de collecteur par l'intermédiaire d'un passage de sous- 25 collecteur 31, et formée en dessous d'une région de collecteur 30. Une base épitaxiale 60A est formée s'étendant vers le haut à partir de la surface du substrat semiconducteur, sur le collecteur 30. Un émetteur 70 est formé s'étendant vers le haut à partir de la base 60A, et une portion de base extrinsèque 30 polycristalline 60B est aussi formée par-dessus la base 60A sur chaque côté de l'émetteur 70. Comme cela est illustré sur le côté droit de la figure 1, deux dispositifs CMOS sont aussi formés, chacun comportant un empilement de' grille 50 comprenant une couche de matériau 35 diélectrique 40, une couche métallique 42, des couches de B12134FR - 12-GR1-0425FR01 matériau semiconducteur 44 et 46, et une région d'alliage métal-semiconducteur de grille 89. Bien que la structure de la figure 1 fournisse un exemple de transistor bipolaire ayant une base épitaxiale 5 intégrée à l'aide d'un procédé CMOS, un inconvénient de cette solution est la hauteur totale du dispositif. En effet, la base épitaxiale 60A et l'émetteur 70 sont empilés au-dessus du substrat semiconducteur, ce qui conduit à un dispositif relativement haut. Un autre inconvénient de la structure de la 10 figure 1 est qu'elle est très compliquée à fabriquer. La figure 2 est une vue en coupe d'un circuit intégré 200 comprenant un transistor bipolaire à hétérojonction selon un mode de réalisation de la présente invention. Un substrat semiconducteur 202, formé par exemple en 15 silicium de type P, comporte des tranchées d'isolation peu profondes (STI) 204 et 206 délimitant le dispositif bipolaire sur chaque côté, et une STI 208 positionnée entre les STI 204 et 206. Les tranchées d'isolation sont des tranchées remplies d'un matériau diélectrique, par exemple du dioxyde de silicium. Une 20 région de collecteur enterré 212 est positionnée entre les STI 204 et 208, ayant un niveau supérieur à une profondeur comprise entre 20 et 80 nm en dessous de la surface 213 du substrat de silicium, et un niveau inférieur compris entre 200 et 300 nm en dessous de la surface 213 du substrat de silicium. Par exemple, 25 le collecteur 212 a une épaisseur comprise entre 150 et 250 nm. La STI 208 sépare la base du dispositif d'une région de contact de collecteur 214, qui s'étend par exemple jusqu'à une profondeur comprise entre 30 et 150 nm par rapport à la surface 213 du substrat de silicium. Les STI 204, 206 et 208 s'étendent 30 toutes par exemple jusqu'à une profondeur comprise entre 150 et 300 nm par rapport à la surface 213 du substrat de silicium, par exemple environ 250 nm. Comme cela est représenté par une ligne en trait interrompu 210 en figure 2, dans certains modes de réalisation la STI 208 peut être moins profonde que les STI 204 35 et 206, s'étendant par exemple jusqu'à une profondeur comprise B12134FR - 12-GR1-0425FR01 6 entre 50 et 150 nm, de sorte qu'un chemin de conduction plus court est prévu entre la région de contact de collecteur 214 et la portion du collecteur formée sous la base du transistor bipolaire. Une base 216 au moins partiellement enterrée est formée par un film épitaxial comprenant du SiGe, par exemple constitué de SiGeC, bien qu'on puisse utiliser d'autres matériaux. Optionnellement, la base 216 comprend une couche de couverture en Si. La base enterrée s'étend par exemple à partir 10 de la surface 213 du substrat de silicium dans le substrat jusqu'à une profondeur comprise entre 20 et 80 nm, par exemple entre 50 et 70 nm. La largeur de la base, qui correspond à la distance entre les STI 204 et 208, est par exemple comprise entre 200 et 300 nm. 15 Un émetteur du HBT comprend une zone 218 s'étendant sur une courte distance dans le film de la base 216, et un émetteur 220 formant un empilement 221 sur une région de la base 216. La zone 218 correspond par exemple à une zone dans laquelle des ions de dopage, par exemple de type N, ont migré de 20 l'émetteur 220 dans le film de la base 216 à travers une ouverture formée dans une couche de masque dur 219A, 219B présente en bas de l'émetteur 220. La largeur de cette ouverture est par exemple comprise entre 40 et 80 nm. La largeur de l'émetteur 220 est par exemple comprise entre 80 et 200 nm. 25 L'empilement d'émetteur 221 comporte par exemple une première couche d'espaceurs 222 et une deuxième couche d'espaceurs 224 formées sur chaque côté. La largeur totale des espaceurs sur chaque côté de l'empilement 221 est par exemple comprise entre 10 et 20 nm. 30 En dessous des espaceurs 222, 224 sur chaque côté de l'empilement d'émetteur 221 est par exemple prévue une base extrinsèque 226. En outre, entre les bords des espaceurs et les STI 204 et 208 sur chaque côté de l'empilement d'émetteur 221, des couches de siliciure métallique 228 et 230 sont présentes 35 pour faire un contact avec la base. En outre, une couche de B12134FR - 12-GR1-0425FR01 7 siliciure 232 est présente sur la région N+ 214 pour le contact de collecteur, et une couche de siliciure 234 est présente sur l'émetteur 220 pour le contact d'émetteur. Comme cela est illustré, un contact de base 236 fait par exemple contact avec la couche de siliciure 228 sur un côté de l'empilement d'émetteur 221, un contact d'émetteur 238 fait par exemple contact avec la siliciure 234 sur l'émetteur, et un contact de collecteur 240 fait par exemple contact avec la siliciure 232 sur la région N+ 214. La hauteur, indiquée par une flèche 242 en figure 2, du haut de l'empilement d'émetteur 221 par rapport à la surface 213 du substrat de silicium, mesurée par exemple à partir de la surface supérieure aplanie de la STI 204, est par exemple comprise entre 50 et 70 nm. La hauteur des contacts, par rapport au sommet de l'empilement d'émetteur, est par exemple comprise entre 150 et 200 nm. Cela donne une hauteur totale, indiquée par une flèche 244 en figure 2, du dispositif comprenant les contacts 236, 238 et 240, comprise entre 200 et 250 nm. Une telle hauteur totale est possible grâce à la base enterrée 216, qui par exemple he s'étend pas plus haut que la surface 213 du substrat 202. La base 216 a par exemple une épaisseur d'environ 50 nm, et une telle base formée au-dessus de la surface du substrat va généralement amener une hauteur totale du dispositif au-dessus du substrat 202 supérieure à 250 nm, et en général de 300 nm ou plus. Un procédé pour former le transistor bipolaire à hétéroj onction de la figure 2, au côté d'un transistor MOS, va maintenant être décrit en référence aux vues en coupe des figures 3A à 31. Dans l'exemple des figures 3A à 31, le transistor MOS est un transistor MOS à canal N (NMOS), mais l'homme de l'art saura comment adapter le procédé pour former un ou plusieurs transistors MOS à canal P en plus ou à la place d'un ou plusieurs transistors NMOS. En outre, le procédé décrit a pour résultat la formation d'un transistor bipolaire NPN, mais B12134FR - 12-GR1-0425FR01 8 l'homme de l'art saura comment adapter le procédé pour former un transistor bipolaire PNP. La figure 3A est une vue en coupe d'un dispositif semi-conducteur à une phase intermédiaire de fabrication, comprenant un substrat semiconducteur 202, par exemple en silicium. Les STI 204, 206 et 208 de la figure 2 sont déjà présentes, ainsi qu'une autre STI 302. Chacune des STI 204, 206 et 302 a par exemple une largeur comprise entre 150 et 300 nm au niveau de son point le plus large, alors que la STI 208 a par exemple une largeur comprise entre 100 et 150 nm au niveau de son point le plus large. Dans le mode de réalisation de la figure 3A, chacune des STI 204 à 208 et 302 a la même profondeur, comprise par exemple entre 150 et 300 nm à partir de la surface 213 du substrat de silicium, bien que dans des variantes de réalisation, comme cela a été décrit précédemment, la STI 208 puisse être moins profonde que les autres STI. Des couches successives 304 à 310 sont formées sur le substrat 202, recouvrant les STI. Comme cela apparaîtra clairement dans la suite, ces couches forment l'empilement de grille d'un ou plusieurs transistors MOS. Les couches comprennent, dans l'ordre en commençant à partir de la surface du substrat 202 : une couche 304 en un matériau diélectrique, par exemple du SiON, formée sur le substrat 202, et ayant par exemple une épaisseur comprise entre 2 et 10 nm ; une couche 306 d'un autre matériau diélectrique, par exemple du HfSiON, et ayant par exemple une épaisseur comprise entre 1 et 3 nm ; une couche 308 en métal, par exemple du lanthanum et ayant par exemple une épaisseur comprise entre 1 et 3 nm ; une couche 310 de TiN, ayant par exemple une épaisseur comprise entre 5 et 10 nm ; et une couche 312 de silicium amorphe aSi ayant par exemple une épaisseur comprise entre 10 et 50 nm. Il sera clair pour l'homme de l'art que les couches susmentionnées ne sont que des exemples, et que le nombre de couches 'et le matériau utilisé pour chaque couche pourraient changer en fonction des caracté- ristiques souhaitées pour les transistors NOS. B12134FR - 12-GR1-0425FR01 9 La figure 3B illustre une étape suivante dans laquelle une couche de masque dur 314 puis une couche de matériau d'épargne de photolithographie 316 sont déposées sur la couche de silicium amorphe 312. Une opération de photolithographie est ensuite utilisée pour graver une ouverture 318 dans les couches 306 à 316, s'arrêtant au niveau de la couche diélectrique 304, qui est par exemple un oxyde tel que SiON. La zone de l'ouverture 318 correspond à une zone dans laquelle le transistor bipolaire doit être formé, et s'étend par exemple 10 entre les STI 204 et 206. En outre, la zone gravée 318 chevauche par exemple la surface supérieure des STI 204 et 206 sur chaque côté. Une étape d'implantation de collecteur est ensuite réalisée dans l'ouverture 318 pour former la région de 15 collecteur enterré 212. Par exemple, on utilise une implantation d'arsenic pour former un collecteur de type N. La région de collecteur enterré résultante 212 a par exemple une surface supérieure située entre 20 et 80 nm en dessous de la surface 213 de la structure de silicium, et s'étend par exemple jusqu'à une 20 profondeur comprise entre 200 et 300 nm. La figure 30 illustre une étape suivante dans laquelle un masque dur est déposé, comprenant par exemple une couche d'oxyde 322 recouvert d'une couche de nitrure 324. Dans des variantes de réalisation, une couche d'oxyde plus épaisse 25 pourrait être utilisée pour assurer un masque dur seulement en oxyde. L'étape de photolithographie est utilisée pour ouvrir le masque dur dans une région 326, entre les STI 204 et 208, et par exemple exposant partiellement la surface supérieure de ces STI sur chaque côté. 30 Une autre opération de gravure est ensuite réalisée pour faire un évidement 328 entre les STI 204 et 208. Par exemple, le fond de l'évidement 328, représenté par une ligne 325 en figure 30, est situé entre 50 et 70 nm en dessous de la surface 213 du substrat de silicium. Le produit de gravure est 35 par exemple du HCl. B12134FR - 12-GR1-0425FR01 10 La profondeur de l'évidement est par exemple choisie de telle sorte qu'une couche 327 de matériau de substrat de type P reste au fond de l'évidement 328, recouvrant le collecteur 212. Cette couche 327 a par exemple une épaisseur comprise entre 5 10 et 30 nm. Cette couche 327 définit la jonction base-collecteur. Dans des variantes de réalisation, par exemple pour obtenir un dopage de collecteur élevé au niveau de la jonction base-collecteur, l'évidement 328 pourrait s'étendre dans le collecteur 212. Par exemple, le fond 325 de l'évidement pourrait 10 se situer à une profondeur plus grande en dessous de la surface 213 du substrat de silicium 202, et/ou le haut du collecteur 212 pourrait être moins profond. La figure 3D illustre une étape suivante dans laquelle on utilise par exemple une croissance épitaxiale sélective (SEG) 15 pour former la base au moins partiellement enterrée 216 du HBT. Par exemple, la couche épitaxiale croit sélectivement sur le silicium au fond de l'évidement 328, et pas sur les surfaces diélectriques, comme les STI 204, 208 et le masque dur 324. Dans une variante, la couche épitaxiale croit sélectivement à une 20 vitesse plus grande sur la couche de silicium au fond de l'évidement 328 que sur les couches diélectriques, et une gravure, utilisant par exemple HC1, est réalisée pour retirer le produit de la croissance sur les couches diélectriques. Dans tous les cas, les conditions pour obtenir une telle croissance 25 épitaxiale, comme le débit de gaz et la température, sont bien connues de l'homme de l'art. Dans certains modes de réalisation, la base épitaxiale 216 est constituée d'un film de SiGeC, qui est ensuite par exemple dopé avec du bore. Dans des variantes de réalisation, il 30 serait possible de former d'autres types de films de silicium épitaxiaux formant la base, comme par exemple un film de Si ou de SiGe dopé. En outre, dans certains modes de réalisation, la base 216 peut comprendre une couverture de silicium, et la densité de germanium dans la base peut être graduelle. B12134FR - 12-GR1-042501 11 Dans certains modes de réalisation, l'épaisseur de film formant la base 216 est inférieure ou égale à la profondeur de l'évidement 328 en dessous de la surface 213 du substrat 202. Ainsi, la surface supérieure de la base 216 est en dessous ou au 5 même niveau que la surface 213 du substrat 202. Dans des variantes de réalisation, le film formant la base 216 pourrait s'étendre jusqu'à un niveau supérieur à celui de la surface du substrat 202, en d'autres termes dépassant les surfaces supérieures des STI 204 et 208 sur chaque côté, de sorte qu'elle 10 est seulement partiellement enterrée. Optionnellement, après la formation de la base 216, une étape additionnelle d'implantation de collecteur peut aussi être réalisée à ce stade, pour implanter une portion du collecteur 212 directement sous la base 216. 15 La figure 3E illustre une étape suivante dans laquelle un autre masque dur est déposé sur le dispositif, par exemple comprenant une couche d'oxyde 330 et une couche de nitrure 332. Une opération de photolithographie est ensuite réalisée pour ouvrir le masque dur dans une région 334 dans une région de la 20 base 216. La largeur de la région 334 est par exemple comprise entre 40 et 75 nm, et définit la largeur du doigt d'émetteur. Une couche de silicium 335 est ensuite par exemple déposée sur le dispositif, et est par exemple dopée in situ pour être du type N, par exemple avec de l'arsenic. La couche de 25 silicium 335 a par exemple une épaisseur comprise entre 50 et 100 nm, ou dans le cas où le haut de la base 216 est au même niveau que la surface 213 du substrat de silicium 202, comprise entre 50 et 70 nm. Une couche de résine 336 est par exemple ensuite déposée sur la couche 335. 30 La figure 3F illustre une étape suivante dans laquelle une étape de photolithographie est utilisée pour graver la résine et définir l'émetteur 220 du HBT, formé sur le matériau de silicium dopé de la couche 335. La gravure s'arrête par exemple au niveau de la couche d'oxyde 330. La largeur de 35 l'émetteur est par exemple supérieure à la largeur de la région B12134FR - 12-GR1-0425FR01 12 334, et ainsi des portions de 219A et 219B de la couche de nitrure 332 restent par exemple dans l'empilement d'émetteur, une sur chaque côté de l'ouverture 334. Une implantation passant à travers la couche d'oxyde 330 est ensuite par exemple réalisée afin de former la base extrinsèque 226 dans des régions supérieures de la base 216 sur chaque côté de l'émetteur 220. La base extrinsèque 226 a par exemple une épaisseur comprise entre 20 et 40 nm, et est par exemple une région fortement dopée de type P+ dans le cas où le 10 HBT est un transistor bipolaire NPN. Le collecteur est par exemple protégé de l'implantation par la couche de nitrure 324, et l'émetteur 220 est protégé par la couche de résine 336. La figure 3G illustre une étape suivante dans laquelle la résine a été décapée et les couches d'oxyde et de nitrure 15 322, 324 et 330 ont par exemple été retirées par une gravure humide. La couche de masque dur 314 a aussi été retirée. Une autre couche de masque dur 337 est ensuite déposée, et on utilise une étape de photolithographie pour former l'empilement de grille du transistor MOS sur le côté 20 droit de la structure. En particulier, des régions 338 et 339 sont gravées sur chaque côté d'une région 340 dans laquelle l'empilement de grille est formé de portions 304A à 312A des couches 304 à 312. L'empilement de grille est par exemple à égale distance des STI 206 et 302. La région 336 s'étend par 25 exemple jusqu'à la STI 206. La figure 3H illustre une étape suivante dans laquelle le masque dur 337 et retiré, et des espaceurs sont formés sur chaque côté de l'empilement de grille MOS et de l'empilement d'émetteur. Par exemple, deux couches d'espaceurs sont formées. 30 En particulier, des espaceurs 222 sont formés sur chaque côté de l'empilement d'émetteur et sur chaque côté de l'empilement de grille MOS, puis d'autres espaceurs 224 forment une deuxième couche sur chacun des espaceurs 222. Les espaceurs 222 et 224 sont par exemple formés en des oxydes différents. B12134FR - 12-GR1-0425FR01 13 Des régions de source/drain sont ensuite par exemple implantées en utilisant un autre masque (non illustré en figure 31), qui par exemple forment non seulement des régions de source/drain de type N fortement dopées 341 et 342 sur chaque côté des espaceurs de l'empilement de grille MOS 343, mais pénètrent aussi dans le substrat entre les STI 208 et 206, pour former la région de type N fortement dopée 242 utilisée pour connecter électriquement le collecteur 212. En outre, bien que cela ne soit pas illustré dans les figures, une autre opération d'implantation de collecteur pourrait être réalisée à ce stade en utilisant un autre masque, par exemple pour réduire la résistance dans le collecteur et améliorer les performances dynamiques du HBT. Un recuit d'activation source/drain du transistor MOS 15 provoque par exemple l'entraînement des éléments dopants se trouvant dans l'émetteur 220 vers une zone adjacente de la base 216, comme cela est référencé 218 en figure 3H. Les siliciures métalliques 228, 230 et 234 pour les contacts du HBT, et les siliciures 344, 346 et 348 respec- 20 tivement pour les contacts de source/drain et de grille du transistor MOS sont ensuite par exemple formées par dépôt d'un métal, comme du Ni ou du Ti, et en réalisant un recuit. La figure 31 illustre encore une autre étape dans laquelle les contacts 236, 238 et 240 contactant respectivement 25 les siliciures de base, d'émetteur et de collecteur 228, 234 et 232 du HBT sont formés, ainsi que des contacts 350, 352 est 354 contactant respectivement les siliciures 344, 346 et 348 de source/drain et de grille du transistor MOS. Ainsi, avantageusement, on a décrit un procédé de 30 fabrication d'un transistor bipolaire à hétérojonction ayant non seulement un collecteur enterré, mais aussi une base au moins partiellement enterrée. Cela est obtenu en gravant le substrat de silicium là où la base doit être formée, avant de former la base par croissance épitaxiale d'un film comprenant du SiGe. 35 Cela amène avantageusement une réduction de la hauteur totale du B12134FR - 12-GR1-0425FR01 14 dispositif HBT. En outre, le procédé ne nécessite que relativement peu de masques additionnels par rapport à un procédé CMOS, ce qui signifie que le HBT est formé à un coût relativement faible. Bien qu'on ait décrit un certain nombre de modes de réalisation de la présente invention, il sera clair pour l'homme de l'art qu'il y a de nombreuses autres modifications et variantes qui pourraient être appliquées. Par exemple, il sera clair pour l'homme de l'art que l'ordre de certaines étapes du procédé peut être changé, par exemple celui des étapes d'implantation, et qu'une ou plusieurs étapes additionnelles pourraient être réalisées pendant le procédé. En outre, il sera clair pour l'homme de l'art que les diverses dimensions sont données dans la présente invention seulement à titre d'exemple, et que les dimensions peuvent être adaptées en fonction des caractéristiques à obtenir pour le dispositif. REVENDICATIONS1. Procédé comprenant les étapes suivantes : exposer la surface d'un substrat de silicium (202) dans une première région (326) entre des première et deuxième tranchées d'isolation (204, 208) ; graver le substrat de silicium dans la première région pour former un évidement (328) entre les première et deuxième tranchées d'isolation ; et former dans l'évidement une base (216) d'un transistor bipolaire à hétéroj onction par croissance épitaxiale sélective 10 d'un film comprenant du SiGe. 2. Procédé selon la revendication 1, dans lequel le fond de l'évidement (325) est situé entre 20 et 80 nm en dessous de la surface (213) du substrat de silicium. 3. Procédé selon la revendication 1, dans lequel le 15 fond de l'évidement (325) est situé entre 50 et 70 nm en dessous de la surface (213) du substrat de silicium. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la formation de la base comprend la croissance du film dans l'évidement jusqu'à un niveau inférieur ou égal à 20 celui de la surface (213) du substrat de silicium (202). 5. Procédé selon l'une quelconque des revendications 1 à 4, comprenant en outre la formation d'un émetteur (218, 220) du transistor bipolaire en déposant un matériau d'émetteur dans la première région par-dessus la base. 25 6. Procédé selon l'une quelconque des revendications 1 à 3, comprenant en outre, avant la formation de la base : former les première et deuxième tranchées d'isolation (204, 208) dans le substrat de silicium, et une troisième tranchée d'isolation (206) de telle sorte que la deuxième 30 tranchée d'isolation (208) soit située entre les première et troisième tranchées d'isolation et espacée de celles-ci ; déposer une ou plusieurs couches (304 à 308) sur le substrat de silicium ; etB12134FR - 12-GR1-0425FR01 16 graver une ouverture (326) dans lesdites une ou plusieurs couches pour exposer le substrat dans la première région entre les première et deuxième tranchées d'isolation, l'ouverture exposant partiellement une surface supérieure de chacune des première et deuxième tranchées d'isolation. 7. Procédé selon la revendication 6, dans lequel la deuxième tranchée d'isolation (208) est moins profonde que les première et troisième tranchées d'isolation (204, 206). 8. Procédé selon les revendications 6 ou 7, comprenant 10 en outre une étape de photolithographie pour graver lesdites une ou plusieurs couches pour former un empilement de grille d'au moins un transistor MOS. 9. Procédé selon l'une quelconque des revendications 1 à 8, comprenant en outre, avant la formation de la base, la 15 formation par implantation d'ions d'un collecteur enterré du transistor bipolaire à un certain niveau, dans le substrat de silicium, inférieur à la base. 10. Transistor bipolaire à hétérojonction comprenant une région de base (216) comprenant du SiGe formé dans un 20 évidement (328) dans un substrat de silicium entre des première et deuxième tranchées d'isolation (204, 208). 11. Transistor selon la revendication 10, dans lequel l'évidement a une profondeur comprise entre 20 et 80 nm. 12. Transistor selon la revendication 10, dans lequel 25 l'évidement a une profondeur comprise entre 50 et 70 nm. 13. Transistor selon l'une quelconque des revendications 10 à 12, comprenant en outre un émetteur (220) formé directement sur la base. 14. Circuit intégré comprenant : 30 le transistor bipolaire à hétérojonction de l'une quelconque des revendications 10 à 13 ; et au moins un transistor MOS.