Brevet FR3003071A1 — publié le 20140912

MÉMOIRE COMPRENANT UN CIRCUIT POUR DÉTECTER UNE IMPULSION TRANSITOIRE SUR UNE LIGNE DE MÉMOIRE La présente invention concerne une mémoire comprenant un circuit pour détecter une impulsion transitoire sur une ligne de mémoire, et un procédé de détection d'une impulsion transitoire sur une ligne de mémoire d'une telle mémoire. La figure 1 illustre un circuit intégré IC comprenant une mémoire conventionnelle MEM et un contrôleur hôte HC. La mémoire MEM peut être de n'importe quel type, notamment EEPROM, Flash, EPROM, OTP (« programmable une seule fois »), MTP (« programmable plusieurs fois »), ROM (« mémoire morte »), etc. La mémoire MEM comprend un plan MA de cellules mémoire MC (une seule d'entre elles étant illustrée à la figure 1), M lignes de mots WLm (WL0 à WLm_ 1), N lignes de bits BLn (3L0 à BLN-1) un décodeur de ligne RDEC, un décodeur de colonne CDEC, un groupe de verrous de programmation PL, un groupe de transistors de sélection de colonne CST, un groupe d'amplificateurs de lecture SA, et un circuit de commande CCT. Chaque cellule mémoire est connectée à une ligne de mots WLm et à une ligne de bits BLn. Les lignes de mots WLm sont couplées sur une extrémité au décodeur de ligne 25 RDEC, et les lignes de bits EL n sont couplées sur une extrémité aux verrous de programmation PL et sur l'autre extrémité aux amplificateurs de lecture SA au moyen des transistors de sélection de colonne CST. Ces derniers sont contrôlés par le décodeur de colonne CDEC par 30 l'intermédiaire de lignes de sélection de colonne CSL. Le circuit de commande CCT est couplé au contrôleur hôte HC, aux entrées des verrous de programmation PL, et aux sorties des amplificateurs de lecture SA via un bus ES. Le circuit de commande CCT reçoit des commandes de 35 lecture, de programmation ou d'effacement ÇMD envoyées par le contrôleur hôte HC. De telles commandes comprennent des adresses ADD de cellules mémoire et des données à écrire. Les adresses peuvent être divisées en une portion de poids fort ADDm et une portion de poids faible ADDL. Le circuit de commande fournit la portion de poids fort ADDm au décodeur de ligne et la portion de poids faible ADDL au décodeur de colonne CDEC pour sélectionner les cellules mémoire. Pour réaliser une opération de lecture, de programmation ou d'effacement sur une ou plusieurs cellules mémoire sélectionnées, une valeur de tension, par exemple de 5 V ou plus, est appliquée à la ligne de mots WLm couplée aux cellules mémoire. Les lignes de mots non sélectionnées sont généralement connectées à la masse. Cependant, de tels circuits intégrés IC peuvent faire l'objet d'attaques visant à découvrir les données sensibles et/ou à influer sur les opérations en cours. Dans une attaque connue sous le nom d'« injection de fautes laser », une source laser produit un faisceau laser avec une longueur d'onde et une profondeur de pénétration sélectionnables. Le faisceau laser est ciblé précisément sur une zone spécifique du dispositif, et permet d'atteindre une haute précision de synchronisation qui ne détruit pas le dispositif, de sorte que l'attaque est reproductible. Des sondes entrent en contact avec le dispositif, permettant à un attaquant de déduire des données ou d'analyser une opération en cours. En particulier, la mémoire MEM peut faire l'objet d'une attaque, par exemple en entrée du décodeur de ligne RDEC ou à l'intérieur des circuits du décodeur de ligne contrôlant chaque ligne de mots. De ce fait, une impulsion transitoire (un signal passant à une valeur de 1 logique) peut apparaître sur une ou plusieurs lignes de mots lorsque la ligne de mots n'est pas utilisée pour une opération de mémoire. De ce fait, des données peuvent être programmées ou effacées de manière involontaire. Etant donné que la mémoire est généralement utilisée pour mémoriser des données importantes, telles que l'identification de clés, des codes, des données d'application, etc., l'intégrité des données mémorisées dans et extraites de la mémoire est très importante et si elle n'est pas assurée, cela peut donner lieu à des pannes du système. Il pourrait donc être souhaité de détecter une impulsion transitoire se produisant sur une ligne de mémoire. Des modes de réalisation de l'invention concernent une mémoire comprenant : un circuit de commande, un plan de cellules mémoire, chaque cellule mémoire étant couplée à une ligne de bits et à au moins une ligne de mémoire, la mémoire comprenant en outre un circuit de détection d'impulsion transitoire couplé à au moins une ligne de mémoire et configuré : pour recevoir un signal de commande d'opération envoyé par le circuit de commande, le signal de commande d'opération indiquant si une opération est activée ou désactivée pour la ligne de mémoire, et pour fournir un signal de détection d'impulsion transitoire lorsqu'un signal sur la ligne de mémoire passe à une première valeur logique lorsque le signal d'opération est désactivé. Selon un mode de réalisation, une ligne de mots, une ligne de ligne d'effacement. Selon un mode de 'réalisation, le circuit détection comprend en outre : des moyens pour détecter que le signal sur la ligne de mémoire est à la première 30 valeur logique, des moyens pour mémoriser la première est la ligne de mémoire contrôle de grille OU une de valeur logique détectée en tant que signal d'état mémorisé, et des moyens pour comparer le signal d'état mémorisé avec le signal de la ligne de mémoire. Selon un mode de réalisation, le moyen de 35 mémorisation est un circuit à verrouillage comprenant une entrée de verrou couplée à la ligne de mémoire, une entrée de réinitialisation recevant le signal d'opération, et une sortie de verrou fournissant le signal d'état mémorisé. Selon un mode de réalisation, le verrou comprend une première porte inverseuse et une seconde porte inverseuse, les portes inverseuses étant couplées de manière croisée de telle sorte que la première porte inverseuse a son entrée couplée à l'entrée de verrou et sa sortie couplée à la sortie de verrou, et la seconde porte inverseuse a son entrée couplée à la sortie de verrou et sa sortie. couplée à l'entrée de verrou. Selon un mode de réalisation, le moyen de mémorisation comprend en outre un transistor d'un premier type de conductivité,, couplé sur une borne conductrice à la sortie de verrou, sur une autre borne conductrice à une alimentation en tension ou à la terre, selon son type de conductivité, et recevant sur sa borne de commande le signal de commande d'opération, afin de réinitialiser le signal d'état mémorisé du verrou. Selon un mode de réalisation, le moyen de détection comprend un premier 'transistor d'un premier type de conductivité et un second transistor d'un second type de conductivité, le premier transistor est couplé sur une borne conductrice à la ligne de mémoire, sur une autrè borne conductrice à la borne de commande du second transistor, et reçoit sur sa borne de commande le signal de commande d'opération, et le second transistor est couplé sur une borne conductrice à l'entrée du verrou, et sur une autre borne conductrice à une alimentation en tension ou à la terre, selon son type de conductivité. Selon un mode de réalisation, le verrou comprend une première porte logique NON-ET et une seconde porte logique NON-ET, les portes logiques étant couplées de 35 manière croisée de telle sorte que la première porte a une entrée couplée à l'entrée de verrou, une entrée couplée à la sortie de la seconde porte, et sa sortie couplée à la sortie de verrou, et la seconde porte a une entrée couplée à la sortie de verrou, une entrée recevant le signal de commande d'opération pour réinitialiser le verrou, et sa sortie couplée à l'entrée de verrou. Selon un mode de réalisation, le moyen de comparaison est une porte logique couplée sur une entrée à la ligne de mémoire pour recevoir le signal de la ligne de mémoire, recevant sur une autre entrée le signal d'état de verrouillage mémorisé, et fournissant en sortie un signal de détection d'impulsion transitoire lorsque le signal d'état mémorisé n'est pas égal au signal de la ligne de mémoire. Selon un mode de réalisation, le circuit de détection d'impulsion transitoire comprend en outre un circuit de mémorisation d'impulsion transitoire comprenant une entrée de verrou couplée à la sortie des moyens de comparaison, une entrée de réinitialisation recevant un signal de réinitialisation, et une sortie fournissant un signal d'impulsion transitoire mémorisé lorsque le signal de détection d'impulsion transitoire est activé. Selon un mode de réalisation, la mémoire comprend une pluralité de circuits de détection d'impulsion transitoire, dans laquelle le signal d'impulsion transitoire mémorisé d'un circuit de mémorisation d'impulsion transitoire est fourni en entrée à un circuit de mémorisation d'impulsion transitoire suivant, de telle sorte qu'un signal d'impulsion transitoire mémorisé est propagé aux circuits de mémorisation d'impulsion transitoire restants. Des modes de réalisation de l'invention concernent également un procédé de détection d'une impulsion 35 transitoire sur une ligne de mémoire d'une mémoire, la mémoire comprenant un plan de cellules mémoire, chacune étant couplée à une ligne de bits et à une ligne de mémoire, un circuit de commande, et au moins un circuit de détection d'impulsion transitoire couplé à une ligne de mémoire, le procédé comprenant : la fourniture, au moyen du cirCuit de commande, d'un signal de commande d'opération au circuit de détection d'impulsion transitoire, le signal de commande d'opération indiquant si une opération est activée ou désactivée pour la ligne de mémoire, et la fourniture, au moyen du circuit de détection, d'un signal de détection d'impulsion transitoire lorsqu'un signal présent sur la ligne est à une première valeur logique lorsque le signal d'opération est désactivé. Selon un mode de réalisation, le procédé comprend en outre les étapes consistant à : détecter que le signal sur la ligne de mémoire est à la première valeur logique, - mémoriser la première valeur logique détectée en tant que signal d'état mémorisé, et comparer le signal 20 d'état mémorisé avec le signal de la ligne de mémoire. Selon un mode de réalisation, le procédé comprend en outre les étapes consistant à : recevoir le signal de détection d'impulsion transitoire, mémoriser le signal de détection d'impulsion transitoire, fournir en sortie le 25 signal d'impulsion transitoire mémorisé, recevoir un signal de réinitialisation, et réinitialiser le signal d'impulsion transitoire mémorisé. Selon un mode de réalisation, le procédé comprend en outre les étapes consistant à : détecter un changement du 30 premier état logique à un second état logique sur la ligne de mémoire, et déterminer si le signal de commande d'opération est activé. Des modes de réalisation d'une mémoire comprenant un circuit de détection d'impulsion transitoire et un 35 procédé de détection d'une impulsion transitoire selon l'invention seront décrits dans ce qui suit à titre non limitatif en relation avec les figures jointes, parmi lesquelles : - La figure 1, précédemment décrite, est une vue 5 schématique d'une mémoire conventionnelle, - La figure 2 est une vue schématique d'une mémoire comprenant un circuit de détection d'impulsion transitoire selon un mode de réalisation de l'invention, - La figure 3 illustre un circuit de détection 10 d'impulsion transitoire selon un mode de réalisation, La figure 4 est un chronogramme illustrant une détection d'impulsion transitoire au moyen du circuit illustré à la figure 3, - La figure 5 illustre une variante du circuit de 15 détection d'impulsion transitoire illustré à la figure 4, - La figure 6 est un chronogramme illustrant une détection d'impulsion transitoire au moyen du circuit illustré à la figure 5, - La figure 7 illustre une variante du circuit de 20 détection d'impulsion transitoire illustré à la figure 5, - La figure 8 est un chronogramme illustrant une détection d'impulsion transitoire au moyen du circuit illustré à la figure 7, - La figure 9 illustre un circuit de détection 25 d'impulsion transitoire selon un autre mode de réalisation, - La figure 10 illustre une variante du circuit de détection d'impulsion transitoire illustré à la figure 9, La figure 11 illustre une variante du circuit de 30 détection d'impulsion transitoire illustré à la figure 10, et - La figure 12 illustre un circuit de détection d'impulsion transitoire selon Un autre mode de réalisation. La figure 2 illustre un circuit intégré IC1 comprenant une mémoire MEM1 et un contrôleur hôte HC. La mémoire MEM1 peut être de n'importe quel type, notamment EEPROM, Flash, EPROM, OTP (« programmable une seule 5 fois »), MTP (« programmable plusieurs fois »), ROM (« mémoire morte »), etc. Comme décrit précédemment en relation avec la figure 1, la mémoire MEM1 comprend un plan MA1 de cellules mémoire MC (une seule d'entre elles étant illustrée à la figure 1), M lignes de mots WLm (WL0 10 à WLm_i), N lignes de bits EL n (BL0 à ELN-1), un décodeur de ligne RDEC, un décodeur de colonne CDEC, un groupe GP de circuits de détection DC, un groupe de verrous de programmation PL, un groupe de transistors de sélection de colonne CST, un groupe d'amplificateurs de lecture SA, 15 et un circuit de commande CCT. Chaque cellule mémoire est connectée à une ligne de mots WLm et à une ligne de bits BLn. Les lignes de mots WLm sont couplées sur une extrémité au décodeur de ligne RDEC, et sur l'autre extrémité à un circuit de détection 20 d'impulsion transitoire DC du groupe GP de circuits de détection. Le circuit de commande CCT est également couplé au groupe GP de circuits de détection DC, et fournit à celui-ci un ou plusieurs signaux de commande d'opération OP et reçoit de celui-ci un ou plusieurs 25 signaux de détection d'impulsion transitoire DET. Comme cela sera décrit plus loin en relation avec certains modes de réalisation de l'invention, le contrôleur hôte peut également fournir un signal de réinitialisation RST au groupe de circuits de détection d'impulsion 30 transitoire DC. Par conséquent, chaque circuit de détection d'impulsion transitoire DC détecte qu'un signal présent sur la ligne de mots WL à laquelle, il est couplé est passé à une première valeur logique (1) et détermine, au 35 moyen du signal de commande d'opération OP, si la première valeur logique est le résultat d'une opération de mémoire « autorisée », telle qu'une opération de lecture, d'écriture ou d'effacement réalisée sur la ligne de mots. Si ce n'est pas le cas, le circuit de détection considère alors qu'une impulsion transitoire s'est produite, et le signal de détection d'impulsion transitoire DET est fourni. Afin de simplifier la description, les modes de réalisation de l'invention seront décrits en relation avec une détection d'une impulsion transitoire sur une ligne de mots, mais sont également applicables à d'autres lignes, telles qu'une ligne de contrôle de grille ou une ligne d'effacement (non représentée), du plan mémoire et, en général, à toute ligne qui ne nécessite pas de phase de pré-charge, telle qu'une ligne de bits. La figure 3 illustre un circuit de détection d'impulsion transitoire DC1 selon un premier mode de réalisation de l'invention. Le circuit de détection d'impulsion transitoire DC1 est couplé à une ligne de mots WLm du plan mémoire MA1, m étant l'index de ligne de mots de 0 à M-1 de la totalité des M lignes de mots. Par souci de clarté, seule une ligne de mots est illustrée, mais il va de soi que le circuit DC1 peut être pourvu de chaque ligne de mots (WL0 à WL1,1-1) Çlu plan mémoire, ou sinon, seulement de certaines lignes de mots, telles que celles correspondant à une zone mémoire sécurisée. Le circuit de détection DC1 comprend un noeud d'entrée Ni couplé à la ligne de mots WLm et un noeud de sortie N6 fournissant un signal de détection d'impulsion transitoire DETm. Le circuit de détection comprend en outre un circuit de détection d'état Cl, un circuit de mémorisation d'état C2, et un circuit de détection de changement d'état C3. Le circuit de détection d'état Cl comprend un transistor PMOS Ti et un transistor NMOS T2. Le 35 transistor Ti est couplé sur une borne de conduction (S) au noeud Ni, sur une autre borne de conduction (D) à un noeud N2, et reçoit sur sa borne de commande (G) un signal de commande d'opération OPm. Le transistor T2 est couplé sur une borne de conduction (S) à la terre, sur une autre borne de conduction (D) à un noeud N3 (noeud d'entrée de verrou), et sur sa borne de commande (G) au noeud N2. Le circuit de mémorisation d'état C2 comprend un verrou Li pour mémoriser l'état détecté au moyen du circuit Cl et un transistor NMOS T3 pour réinitialiser le verrou Li. Le verrou Li comprend le noeud d'entrée de verrou N3, un noeud de sortie de verrou N4, une première porte inverseuse Gl, et une seconde porte inverseuse G2. Les portes Gl, G2 sont couplées de manière croisée de telle sorte que la porte G1 a une entrée couplée au noeud N3 et une sortie couplée au noeud N4, et que la porte G2 a une entrée couplée au noeud N4 et une sortie couplée au noeud N3. Le transistor T3 est couplé sur une borne de conduction (S) à la terre, sur une autre borne de conduction (D) au noeud N4, et reçoit sur sa borne de commande (G) le signal de commande d'opération OPm. Le circuit de détection de changement d'état 03 comprend une porte inverseuse G3 et une porte logique ET à deux entrées G4. La porte G3 est couplée en entrée au noeud Ni, recevant un signal d'état de ligne de mots courant CSm de la ligne de mots WLm, et en sortie à un noeud N5, fournissant un signal d'état de ligne de mots courant inversé /CSm. La porte G4 est couplée sur une entrée au noeud N5, sur son autre entrée au noeud N4 du circuit 02, et en sortie au noeud de sortie N6. La figure 4 est un chronogramme du fonctionnement du circuit de détection DC1 illustré à la figure 3. La figure 4 illustre les valeurs logiques du signal de commande d'opération OPm, du signal d'état de ligne de mots courant CSm (c'est-à-dire, l'état de la ligne de mots WLm à un instant donné), du signal d'état de ligne de mots courant inversé /CSm, du signal d'état mémorisé SSm, et du signal de détection DETm. A un instant tO, tel que la mise sous tension (initialisation) de la mémoire MEM ou à la fin d'une opération précédente réalisée sur la ligne de mots WLm ou sur une autre ligne de mots, le signal de commande OPm est mis sur le 1 logique. Le transistor Ti est mis dans l'état non conducteur ou « bloqué », et le transistor T3 est mis dans l'état conducteur, reliant le noeud N4 à la 10 terre. Le verrou Li est par conséquent initialisé à 0, de telle sorte que l'état mémorisé SSm est mis sur le 0 logique. Le signal d'état de ligne de mots CSm sur la ligne de mots WLm est à 0, et le signal inversé /CSm est à 1. La porte G4 reçoit les signaux /CSm=1 et SSm=0 en 15 entrée, de telle sorte que le signal de détection DETm est à 0 en sortie du circuit de détection DC1. A un instant tl, le signal de commande OPm est remis à 0 et le signal d'état de ligne de mots CSm reste à O. Le transistor Ti est à présent mis dans l'état 20 conducteur tandis que le transistor T3 est bloqué. Le transistor T2 applique le signal CSm=0 présent au niveau du noeud Ni à la borne de commande du transistor T2, de telle sorte qu'il est également bloqué. L'état mémorisé SSm du verrou reste à O. La porte G4 continue à recevoir 25 les signaux /CSm=1 et SSm=0 en entrée, de telle sorte que le signal de détection DETm reste à O. A un instant t2, le signal d'état de ligne de mots CSm passe à 1 du fait de l'application d'une tension sur la ligne de mots. Le signal /CSm passe à 0 après un léger 30 retard. Le transistor T1 est toujours conducteur étant donné que le signal d'opération OPm reste à 0, et le transistor Ti applique à présent la valeur logique 1 à la borne de commande du transistor T2, le mettant dans un état conducteur. Le noeud N3 est relié à la terre, tandis 35 que le transistor T3 est toujours bloqué par le signal OPm à O. Le signal mémorisé SSm au niveau du noeud de sortie de verrou N4 passe à 1 après un léger retard. La porte G4 reçoit ainsi les signaux /CSm=0 et SSm=1 en entrée, de telle sorte que le signal de détection DETm reste à O. A un instant t3, le signal de commande OPm est mis à 1. Le transistor Ti est à nouveau bloqué, et le transistor T3 est mis dans un état conducteur, reliant le noeud N4 à la terre de telle sorte que le signal d'état mémorisé SSm est remis à O. Le signal d'état de ligne de mots CSm est ensuite également remis à 0 par le circuit de commande CCT, terminant l'opération (lecture, programmation, effacement) sur la ligne de mots WLm. La porte G4 reçoit les signaux /CSm=1 et SSm=0 en entrée, de telle sorte que le signal de détection DETm reste à O. Par conséquent, le signal à 1 apparaissant sur la ligne de mots WLm n'était pas le résultat d'une impulsion transitoire sur la ligne de mots. Peu après cela, le signal OPm est remis à 0, mettant le transistor Tl dans l'état conducteur et bloquant le transistor T3. A un instant t4, le signal d'état de ligne de mots CSm repasse à nouveau à 1. Le signal de ligne de mots inversé /CSm passe à 0 après un léger retard. Le signal de commande OPm est à 0, de telle sorte que le transistor T1 est dans un état conducteur et que le transistor T3 est bloqué. Le transistor T1 applique la valeur logique 1 à la borne de commande du transistor T2, le mettant dans un état conducteur. Le noeud N3 est relié à la terre, et le signal SSm au niveau du noeud de sortie de verrou N4 passe à 1 après un léger retard. La porte G4 reçoit ainsi les signaux /CSm=0 et SSm=1 en entrée, de telle sorte que le signal de détection DETm reste à O. A un instant t5, le signal d'état de ligne de mots CSm repasse à O. Le signal /CSm passe à 1, mais étant 35 donné que le signal de commande OPm n'a pas été activé par le circuit de commande, le noeud N4 n'a pas été remis à 0, de telle sorte que l'état mémorisé de la ligne de mots est inchangé et que l'état mémorisé SSm reste à 1. La porte G4 reçoit à présent les signaux /CSm=1 et SSm=1 en entrée. Le signal de détection DETm passe à 1, notifiant qu'une impulsion transitoire a été détectée sur la ligne de mots. A un instant t6, le signal de commande OPm est mis à 1, par exemple en raison de l'exécution en cours d'une opération sur une autre ligne de mots. Le transistor Ti est à nouveau bloqué, et le transistor T3 est à nouveau dans l'état conducteur, reliant le noeud N4 à la terre de telle sorte que le signal d'état mémorisé SSm est remis à O. La porte G4 reçoit ainsi /CSm=1 et SSm=0 en entrée, de telle sorte que le signal de détection DETm repasse à O. Peu après cela, le signal OPm est remis à 0, mettant le transistor T1 dans l'état conducteur et bloquant le transistor T3. Dans certains modes de réalisation de l'invention, il peut être souhaitable de verrouiller le signal de détection d'impulsion transitoire DETm de sorte que la détection d'impulsion transitoire reste activée même après la réinitialisation de l'état mémorisé SSm causée par le retour à 1 du signal de commande OPm. La figure 5 illustre un circuit de détection DC1' selon un autre mode de réalisation de l'invention. Le circuit de détection DC1' est similaire au circuit de détection DC1 illustré et décrit en relation avec la figure 3, les mêmes références désignant les mêmes composants. En plus des circuits Cl, C2, C3, le circuit de détection DC1' comprend en outre un circuit de mémorisation d'impulsion transitoire C4. Le circuit de mémorisation d'impulsion transitoire 04 reçoit en entrée le signal de détection d'impulsion transitoire DETm et le mémorise jusqu'à ce qu'il soit réinitialisé par un signal de réinitialisation RSTm. Le signal de réinitialisation RSTm est fourni par le contrôleur hôte et initialisé lors de la mise sous tension et après chaque détection d'impulsion transitoire, afin de remettre à 0 le signal d'impulsion transitoire mémorisé. Le circuit de mémorisation d'impulsion transitoire 04 comprend un verrou L2 et deux transistors NMOS T4, T5. Le verrou L2 comprend un noeud d'entrée de verrou N7, un noeud de sortie de verrou N8, une première porte 10 inverseuse G5, et une seconde porte inverseuse G6. Les portes G5, G6 sont couplées de manière croisée de telle sorte que la porte G5 a une entrée couplée au noeud N7 et une sortie couplée au noeud N8, et que la porte G6 a une entrée couplée au noeud N8 et une sortie couplée au noeud 15 N7. Le transistor T4 est couplé sur une borne de conduction (S) à la terre, sur une autre borne de conduction (D) au noeud N7, et sur sa borne de commande (G) au noeud N6, la sortie de la porte G4. Le transistor T5 est couplé sur une borne de conduction (S) à la terre, 20 sur une autre borne de conduction (D) au noeud N8, et reçoit sur sa borne de commande (G) le signal de réinitialisation RSTm. La figure 6 est un chronogramme du fonctionnement du circuit de détection DC1' illustré à la figure 5. La 25 figure 6 illustre les valeurs logiques du signal de commande d'opération OPm, le signal d'état de ligne de mots courant CSm, le signal d'état de ligne de mots courant inversé /CSm, le signal d'état mémorisé SSm, le signal de détection DETm, le signal d'impulsion 30 transitoire mémorisé GLTm, et le signal de réinitialisation RSTm. En outre, la figure 5 illustre uniquement le cas d'une détection d'impulsion transitoire étant donné que le cas d'une opération de mémoire conventionnelle (lecture, programmation, effacement) est 35 réalisé de la même manière que celle illustrée et décrite en relation avec la figure 4, avec en plus le fait que, aucune impulsion transitoire n'ayant été détectée, le signal de réinitialisation RSTm et le signal d'impulsion transitoire mémorisé GLTm restent à 0, et qu'ainsi, il n'est pas nécessaire de réinitialiser le circuit de sortie d'impulsion transitoire. A un instant t7, le signal d'état de ligne de mots CSm passe à 1. Le signal /CSm passe à 0 après un léger retard. Le signal de commande OPm est à 0, de telle sorte que le transistor Ti est dans un état conducteur et que le transistor T3 est bloqué. Le transistor Ti applique la valeur logique 1 à la borne de commande du transistor T2, le mettant dans un état conducteur. Le noeud N3 est relié à la terre, et le signal SSm au niveau du noeud de sortie de verrou N4 passe à 1 après un léger retard. La porte G4 reçoit ainsi les signaux /CSm=0 et SSm=1 en entrée, de telle sorte que le signal de détection DETm reste à O. A un instant t8, le signal d'état de ligne de mots CSm repasse à O. Le signal /CSm passe à 1, mais l'état mémorisé de la ligne de mots reste inchangé, de telle sorte que SSm reste à 1. La porte G4 reçoit à présent /CSm=1 et SSm=1 en entrée. Le signal de détection DETm passe à 1, notifiant qu'une impulsion transitoire a été détectée sur la ligne de mots. La valeur logique 1 est appliquée à la borne de commande du transistor T4, le mettant dans un état conducteur. Le noeud N7 est couplé à la terre, et la sortie de la porte inverseuse G5 passe à 1 après un bref retard. Par conséquent, le verrou L2 est mis à 1 au niveau du noeud N8, et le signal d'impulsion transitoire mémorisé GLTm est mis à 1. A un instant t9, le signal de commande OPm est mis à 1. Le transistor T1 est à nouveau bloqué, et le transistor T3 est à nouveau dans l'état conducteur, reliant le noeud N4 à la terre de telle sorte que le signal d'état mémorisé SSm est remis à O. La porte G4 reçoit ainsi /CSm=1 et SSm=0 en entrée, de telle sorte que le signal de détection DETm repasse à 0 et est T4, le signal 1. Peu appliqué à la borne de commande du transistor mettant dans un état bloqué. Toutefois, le 5 d'impulsion transitoire mémorisé GLTm reste après cela, le signal de commande OPm repasse à O, mettant le transistor Ti dans l'état conducteur et bloquant le transistor T3. A un instant t10, le signal de réinitialisation RSTm 10 est mis à 1. Le transistor T5 est mis dans un état conducteur, reliant le noeud N8 à la terre. Le signal d'impulsion transitoire mémorisé GLTm repasse à 0, tandis que les autres signaux ne sont pas affectés. Peu après cela, le signal de réinitialisation RSTm est remis à 0, 15 mettant le transistor T5 dans un état bloqué. Dans certains modes de réalisation de l'invention, il peut être souhaitable de fournir un signal de commande global OP pour une pluralité de circuits de détection, plutôt que des signaux de commande individuels OPm (OPO, 20 OP1_ OP1,4_1) correspondant à chaque ligne de mots du plan mémoire. Cela peut être effectué par exemple dans le but de simplifier la gestion du signal de commande d'opération, ainsi que pour éviter d'avoir à prévoir par exemple un second décodeur de ligne pour décoder une 25 adresse ADD reçue du circuit de commande. En outre, il peut être souhaitable de fournir en sortie un signal de détection global DET et/ou un signal d'impulsion transitoire global GLT pour la totalité du plan mémoire, plutôt que d'en fournir un par ligne de mots (DETm, 30 GLTm). Ces deux aspects seront illustrés conjointement dans ce qui suit pour simplifier la description, mais peuvent être mis en oeuvre indépendamment les uns des autres. La figure 7 illustre une pluralité de lignes de mots 35 WLO, WL1,4_1, chacune étant couplée à un circuit de détection DC1" selon un autre mode de réalisation de l'invention, les circuits de détection DC1" formant le groupe GP de circuits de détection. Les circuits de détection DC1" sont similaires au circuit de détection DC1' illustré et décrit en relation avec la figure 5, avec les exceptions suivantes - les signaux d'impulsion transitoire- mémorisés GLTm de chaque circuit de détection sont couplés ensemble, de telle sorte qu'une impulsion transitoire détectée par 10 tout circuit de détection est propagée au reste du groupe GP de circuits de détection et fournie sous forme de signal de détection d'impulsion transitoire global GLT unique ; - le signal de commande d'opération OP est commun à tous 15 les circuits de détection ; et - le signal de réinitialisation RST est commun à tous les circuits de détection. En outre, les circuits de détection DC1" comprennent chacun un circuit de mémorisation d'impulsion 20 transitoire 04', qui diffère du circuit de mémorisation d'impulsion transitoire C4 illustré et décrit en relation avec la figure 5 uniquement en ce qu'il comprend en outre un transistor NMOS T6 couplé sur une borne de conduction (S) à la terre, sur une autre borne de conduction (D) au 25 noeud N7, et en ce que sa borne de commande (G) reçoit le signal d'impulsion transitoire mémorisé fourni par le circuit de détection DC1" couplé à la ligne de mots Wim,1 précédente. De manière similaire, chaque noeud de sortie N8 est couplé à la borne de commande du transistor T6 du 30 circuit de détection DC1" couplé à la ligne de mots WL,1 suivante. Par conséquent, si un quelconque signal d'impulsion transitoire mémorisé GLTm passe à 1, le transistor T6 du circuit de détection suivant est mis dans un état 35 conducteur, reliant le noeud d'entrée N7 du verrou L2 à la terre et mettant le noeud de sortie de verrou N8 à 1, de telle sorte que le signal d'impulsion transitoire verrouillé se propage à la totalité du groupe restant GP de circuits de détection, qu'une impulsion transitoire ait été détectée ou non sur les autres lignes. On peut noter que le circuit de détection DC1" couplé à la première ligne de mots WLO du plan mémoire comprend une borne de commande du transistor T6 reliée à la terre GND. En variante, la première ligne de mots WLO peut être couplée à un circuit de détection DC1' tel que décrit en relation avec la figure 5, c'est-à-dire, sans le transistor T6. Les lignes de mots suivantes WL1 à WLM1 sont ensuite couplées chacune au circuit de détection DC1". La figure 8 est un chronogramme du fonctionnement du circuit de détection DC1" illustré à la figure 7. La figure 8 illustre les valeurs logiques du signal de commande global OP, du signal d'impulsion transitoire global GLT, du signal de réinitialisation RST, des signaux CSO, SSO, DETO, GLTO, en relation avec la ligne de mots WLO, et des signaux CS1, SS1, DET1, GLT1 en relation avec la ligne de mots WL1. A un instant t12, le signal d'état de ligne de mots CSO passe à 1 tandis que le signal de commande 25 d'opération OP est à O. Le signal SSO passe à 1 après un léger retard, et le signal de détection DETO reste à O. A un instanÉ t13, le signal d'état de ligne de mots CS1 passe également à 1 tandis que le signal de commande OP reste à O. Le signal SS1 passe à 1 après un léger 30 retard, et le signal de détection DET1 reste à O. A un instant t14, le signal d'état de ligne de mots CS1 repasse à O. L'état mémorisé SS1 de la ligne de mots WL1 reste inchangé, de telle sorte que le signal de détection DET1 passe à 1. Le signal d'impulsion 35 transitoire mémorisé GLT1 est mis à 1 et se propage à travers les circuits de détection reliés aux lignes de mots suivantes, c.-à-d. WL2 à WL1,4_1. Le signal d'impulsion transitoire global GLT passe.à 1 en sortie du dernier circuit de détection. A un instant t15, le signal de commande d'opération OP est mis à 1. Les signaux d'état mémorisés SSO, SS1 sont remis à 0, et le signal d'état de ligne de mots CSO et le signal de détection DET1'repassent à O. Néanmoins, les signaux d'impulsion transitoire mémorisés GLT1_ et le signal d'impulsion transitoire global GLT restent à 1. Le signal d'état de ligne de mots CSO repasse à O. A un instant t16, le signal de réinitialisation RST est mis à 1, reliant les noeuds de sortie N8 à la terre. Les signaux d'impulsion transitoire GLT1... GLT repassent à 0, tandis que les autres signaux ne sont pas affectés. Peu après cela, le signal de réinitialisation RST est remis à 0, mettant les transistors T5 dans un état bloqué. Par conséquent, une impulsion transitoire sur une ou plusieurs lignes de mots est détectable tandis qu'une ligne de mots est utilisée pour une opération de mémoire. A un instant t17, le signal d'état de ligne de mots CSO passe à 1 tandis que le signal de commande OP est à O. Le signal SSO pàsse à 1 après un léger retard, et le signal de détection DETO reste à O. A un instant t18, le signal d'état de ligne de mots CS1 repasse à O. L'état mémorisé SSO de la ligne de mots WLO reste inchangé, et le signal de détection DETO passe à 1. Le signal d'impulsion transitoire mémorisé GLTO est mis à 1 et se propage à travers les circuits de détection reliés aux lignes de mots suivantes (WL1 à WL1,1_1). De cette manière, les signaux d'impulsion transitoire mémorisés GLT1... sont mis à 1, même si une impulsion transitoire n'a pas été détectée sur sa ligne de mots WL1.... Le signal d'impulsion transitoire global GLT passe à 1 en sortie du dernier circuit de détection. A un instant t19, le signal de commande d'opération OP est mis à 1. Le signal d'état mémorisé SSO est remis à 0, et le signal de détection DETO repasse à O. Néanmoins, les signaux d'impulsion transitoire GLTO, GLT1 GLT restent à 1. A un instant t20, le signal de réinitialisation RST est mis à 1, reliant les noeuds de sortie N8 à la terre. Les signaux d'impulsion transitoire GLTO, GLT repassent à 0, tandis que les autres signaux ne sont pas affectés. Peu après cela, le signal de réinitialisation RST est remis à 0, mettant les transistors T5 dans un état bloqué. Ce mode de réalisation illustre ainsi qu'une impulsion transitoire sur une ou plusieurs lignes de mots est détectable tandis que les autres lignes de mots sont utilisées pour une opération de mémoire. La figure 9 illustre un circuit de détection d'impulsion transitoire de ligne de mots DC2 selon un autre mode de réalisation de l'invention. Le circuit de détection DC2 comprend un noeud d'entrée N11 couplé à une ligne de mots WLm, un noeud de sortie N15 fournissant un signal de détection d'impulsion transitoire DETm, une porte inverseuse G11, un circuit de réinitialisation, de mémorisation et de détection d'état C11, et un circuit de détection de changement d'état C12. Par souci de clarté, seule une ligne de mots WLm est illustrée, mais il va de soi que le circuit DC2 peut être pourvu de chaque ligne de mots (WL0 à WLm_i) du plan mémoire. La porte inverseuse Gll est couplée sur son entrée au noeud Nll et sur sa sortie à un noeud N12. Le circuit de mémorisation Cll comprend un verrou L11 comprenant un noeud d'entrée de verrou N12, un noeud intermédiaire N13, un noeud de sortie de verrou N14, une première porte NON-ET à deux entrées G12, et une seconde porte NON-ET à deux entrées G13. Les portes G12, G13 sont couplées de manière' croisée de telle sorte que la porte G12 a une entrée couplée au noeud N12, l'autre entrée couplée au noeud N13, et une sortie couplée au noeud N14, tandis que la porte G13 a une entrée couplée au noeud N14, l'autre éntrée recevant un signal d'opération inversé /0Pm, et une 5 sortie couplée au noeud N13. Le circuit de détection de changement 012 comprend une porte NON-ET à deux entrées G14 couplée sur une entrée au noeud N12, sur une entrée au noeud N14, et en sortie au noeud N15. Le fonctionnement du circuit de détection DC2 est 10 similaire à celui illustré dans le chronogramme de la figure 4, à l'exception du fait que le signal d'opération /0Pm est normalement à 1 et passe à 0 pour réinitialiser l'état mémorisé SSm du verrou L11. En outre, le signal de détection /DETm est à 1 en fonctionnement normal et passe 15 à 0 lorsqu'une impulsion transitoire est détectée. La figure 10 illustre un circuit de détection DC2' selon un autre mode de réalisation de l'invention. Le circuit de détection DC2' est similaire au circuit de détection D02 illustré et décrit en relation avec la 20 figure 9, les mêmes références désignant les mêmes composants. En plus des circuits C11, C12, le circuit de détection DC2' comprend en outre un circuit de mémorisation d'impulsion transitoire 013. Le circuit de mémorisation d'impulsion transitoire 013 reçoit en entrée 25 le signal de détection d'impulsion transitoire /DETm et le mémorise jusqu'à être réinitialisé par un signal de réinitialisation inversé /RSTm. Le signal de réinitialisation est initialisé lors de la mise sous tension et après chaque détection d'impulsion 30 transitoire, afin de réinitialiser le signal d'impulsion transitoire mémorisé, et il est normalement à l'état haut. Le circuit de mémorisation d'impulsion transitoire 013 comprend un verrou L12 comprenant une première porte 35 NON-ET à deux entrées G15, une seconde porte NON-ET à deux entrées G16, un noeud intermédiaire N16, et un noeud de mémorisation de verrou N17. Les portes G15, G16 sont couplées de manière croisée de telle sorte que la porte G15 a une entrée couplée au noeud N15, l'autre entrée couplée au noeud N17, et une sortie couplée au noeud N16, tandis que la porte G16 a une entrée couplée au noeud N16,, l'autre entrée recevant le signal de réinitialisation inversé /RSTm, et une sortie couplée au noeud N17. Le fonctionnement du circuit de détection 002' est similaire à celui illustré dans le chronogramme de la figure 6, à l'exception du fait que le signal d'opération /0Pm et le signal de réinitialisation /RSTm sont normalement à 1 et passent à 0 pour réinitialiser l'état mémorisé SSm et l'impulsion transitoire mémorisée /GLTm respectivement. En outre, le signal de détection /DETm et le signal d'impulsion transitoire mémorisé /GLTm sont normalement à 1 et passent à 0 lorsqu'une impulsion transitoire est détectée. La figure 11 illustre une pluralité de lignes de mots WLO, WL1..., chacune étant couplée à un circuit de détection 002" selon un autre mode de réalisation de l'invention, les circuits de détection 002" formant le groupe GP de circuits de détection. Les circuits de détection 002" sont similaires au 25 circuit de détection DC2' illustré et décrit en relation avec la figure 10, avec les exceptions suivantes : - les impulsions transitoires mémorisées /GLTm de chaque de telle par tout groupe GP de signal circuit de détection sont couplées ensemble sorte qu'une impulsion transitoire détectée 30 circuit de détection est propagée au reste du de circuits de détection et fournie sous forme de détection d'impulsion transitoire global /GLT unique ; - le signal de commande d'opération /OP est commun à tous les circuits de détection ; et - le signal de réinitialisation /RST est commun à tous les circuits de détection. Les circuits de détection D02" comprennent ainsi chacun un circuit à verrouillage d'impulsion transitoire 013', qui diffère du circuit à verrouillage 013 illustré et décrit en relation avec la figure 10 uniquement en ce que le verrou L12' comprend une porte NON-ET à trois entrées G15' au lieu de la porte NON-ET à deux entrées G15. La porte G15' a ainsi une entrée couplée à son propre noeud d'entrée de verrou N15, une entrée couplée à son propre noeud de sortie de verrou N17, et une entrée couplée au noeud de sortie N17 du circuit de détection couplé à la ligne de mots précédente WL,i. De manière similaire, chaque noeud de sortie N17 est couplé à une M entrée de la porte G15' du circuit de détection DC2" couplé à la ligne de mots suivante WL,-,0_1. Par conséquent, si un quelconque signal d'impulsion transitoire mémorisé GLTm passe à 0, la porte NON-ET N15' de chaque circuit de détection suivant propage l'impulsion transitoire 20 détectée à travers la totalité du groupe restant de circuits de détection de ligne de mots, qu'une impulsion transitoire soit ou non détectée sur ces lignes de mots. Le circuit de détection DC2" couplé à la première ligne de mots WLO du plan mémoire a une des entrées de sa 25 porte N15' reliée à une source de tension VS. En variante, la première ligne de mots WLO peut être couplée à un circuit de détection DC2' tel que décrit en relation avec la figure 10, c'est-à-dire, avec une porte NON-ET à deux entrées N15. Les lignes de mots suivantes WL1 à WL1,4_1 30 sont ensuite couplées chacune au circuit de détection DC2". La figure 12 illustre une pluralité de lignes de mots WLO, WL1,4_1, chacune étant couplée à un circuit de détection DC3 selon encore un autre mode de 35 réalisation de l'invention. Plutôt que de détecter et de mémoriser un état de signal haut de la ligne de mots, qui est ensuite comparé à l'état de signal courant de la ligne de mots, le circuit de détection D03 détecte un front descendant d'un signal présent sur la ligne de mots pendant des périodes où le signal de commande d'opération est désactivé. Le circuit de détection D03 comprend ainsi un noeud d'entrée N21 couplé à une ligne de mots et un noeud de sortie N23 fournissant un signal de détection d'impulsion 10 transitoire /DET. Le circuit de détection comprend un circuit de mémorisation et de détection de front descendant 021. Un circuit de mémorisation d'impulsion transitoire C13, tel que celui décrit en relation avec la figure 10, peut également être prévu en sortie du circuit 15 021 pour verrouiller un signal de détection d'impulsion transitoire. Le circuit 021 comprend une porte inverseuse G21 et un circuit de « bascule » D1. La bascule D1 comprend une entrée d'horloge CK, une entrée de données D, une entrée 20 de réinitialisation /R, et une sortie inversée /Q. L'entrée CK est couplée au noeud d'entrée N21 au moyen de la porte inverseuse G21, qui fournit le signal de ligne de mots inversé /CSm. L'entrée D reçoit un signal d'activation de détection DEN, qui peut varier entre le 0 25 et le 1 logique, ou être en permanence sur 1, telle la tension d'alimentation. L'entrée de réinitialisation /R reçoit le signal de commande inversé /OP, et la sortie /Q fournit le signal de détection inversé /DET. .Lorsque le signal /OP est mis à 0, la bascule D1 est 30 initialisée et le signal de détection /DET sur la sortie /Q est mis à 1. Lorsque le signal /OP est mis à 1, un front descendant d'un signal sur la ligne de mots est détecté, et la bascule D1 met la sortie /Q à O. L'homme de l'art comprendra que la détection d'un 35 signal sur une ligne de mots à une valeur logique élevée (1), lorsqu'elle n'est pas « autorisée » par le circuit de commande, peut être réalisée différemment. Par exemple, dans une variante de réalisation impliquant la détection d'un front descendant, plutôt que la réinitialisation de la bascule D1 par le signal de commande OP, un signal détecté à front descendant est mis à 1 et simplement comparé, par exemple à l'aide d'une porte logique ET, à la valeur du signal d'opération OP. De manière similaire, plutôt que de détecter un front descendant, un front montant peut être détecté, selon les valeurs logiques des signaux. Dans un autre mode de réalisation, le signal de commande d'opération est mis à 1 pendant toute l'opération réalisée sur la ligne de mots, et le signal d'état de ligne de mots CSm est simplement comparé au signal d'opération. Dans un mode de réalisation, au lieu d'appliquer le signal de commande d'opération OP aux bornes de commande des deux transistors Ti, T3 illustrés aux figures 3, 5, 7, le signal peut être divisé en signaux individuels, par exemple un signal d'activation de détection appliqué aux bornes de commande des transistors Ti, et un signal de réinitialisation d'état mémorisé appliqué aux bornes de commande des transistors T3. Le signal d'activation de détection peut par conséquent être maintenu à la valeur logique 1 pour bloquer le transistor Ti lorsqu'il n'est pas souhaitable de mettre en oeuvre la détection d'impulsion transitoire, et peut passer à 0 pour activer la détection d'impulsion transitoire. Dans un mode de réalisation, plutôt que de propager un signal d'impulsion transitoire mémorisé, par exemple GLTO, à une pluralité de circuits suivants de détection d'impulsion transitoire, tels qu'illustrés aux figures 7, 11 et 12, les signaux de détection DETO, DETNi_l_ ou les signaux d'impulsion transitoire mémorisés GLTO, GLT1,1_1 peuvent être fournis individuellement en entrée d'une ou de plusieurs portes logiques OU, de telle sorte que si un quelconque signal passe à 1, un signal de sortie passe également à 1. Il va également de soi qu'en général, les transistors (Ti, T2, T3, T4, T5, T6) peuvent être de type opposé, que les signaux OP, OS, /CS, SS, RST, DET, GLT peuvent être inversés, et que différentes portes logiques, configurations de verrou, etc., peuvent être 10 mises en oeuvre, comme le sait l'homme de l'art. L'homme de l'art comprendra que le signal d'état de ligne de mots CS au 0 logique peut se référer à un état connecté à la masse de la ligne de mots, tandis qu'un signal OS à 1 se réfère à une tension appliquée à la 15 ligne de mots. En outre, un seuil de tension peut être fixé, en-deçà duquel il est considéré que le signal est à O. L'homme de l'art comprendra que, bien que le signal de commande d'opération OP, /OP, le signal de 20 réinitialisation RST, /RST, le signal de détection DET, /DET, et le signal d'impulsion transitoire mémorisé GLT, /GLT aient été illustrés et décrits dans ce qui précède comme étant envoyés par le circuit de commande OCT et fournis à celui-ci, ils peuvent également être envoyés 25 par le contrôleur hôte HO et fournis à celui-ci. En particulier, les signaux DET, /DET, GLT, /GLT, sont de préférence communiqués au contrôleur hôte, afin qu'il puisse prendre les mesures de sécurité appropriées, telles que la répétition d'une opération, l'effacement de 30 cellules mémoire, le blocage du fonctionnement du dispositif, l'activation d'un drapeau, etc. REVENDICATIONS1. Mémoire (MEM1) comprenant : - un circuit de commande (CCT, HC), - un plan (MA1) de cellules mémoire (MC), chaque cellule mémoire étant couplée à une ligne de bits (BLn) et à au moins une ligne de mémoire (WLm), caractérisée en ce que la mémoire comprend en outre un circuit de détection d'impulsion transitoire (DC, DC1, 10 DC1', DC1", DC2, DC2', D02", DC3) couplé à au moins une ligne de mémoire et configuré : - pour recevoir un signal de commande d'opération (OP, OPm, /OP, /0Pm) envoyé par le circuit de commande, le signal de commande d'opération indiquant si une opération 15 est activée ou désactivée pour la ligne de mémoire, et - pour fournir un signal de détection d'impulsion transitoire (DET, DETm, /DETm, GLT, GLTm, /GLTm) lorsqu'un signal (CSm) sur la ligne de mémoire passe à une première valeur logique (1, 0) lorsque le signal 20 d'opération est désactivé. 2. Mémoire selon la revendication 1, dans laquelle la ligne de mémoire est une ligne de mots, une ligne de contrôle de grille ou une ligne d'effacement. 25 3. Mémoire selon la revendication 2, dans laquelle le circuit de détection (DC1, DC1', DC1", D02, DC2', DC2") comprend en outre : - des moyens pour détecter (Cl, C11) que le signal (CSm) 30 sur la ligne de mémoire (WLm) est à la première valeur logique, - des moyens pour mémoriser (02, C11) la première valeur logique détectée en tant que signal d'état mémorisé (SSm), et- des moyens pour comparer (03, 012) le signal d'état mémorisé (SSm) avec le signal (CSm) de la ligne de mémoire. 4. Mémoire selon la revendication 3, dans laquelle le moyen de mémorisation (02, C11) est un circuit à verrouillage (L1, L11) comprenant une entrée de verrou (N3, N12) couplée à la ligne de mémoire, une entrée de réinitialisation (T3) recevant le signal d'opération (OP, OPm, /OP, /0Pm), et une sortie de verrou (N4, N14) fournissant le signal d'état mémorisé (SSm). 5. Mémoire selon la revendication 4, dans laquelle le verrou (L1) comprend une première porte inverseuse (G1) et une seconde porte inverseuse (G2), les portes inverseuses (G1, G2) étant couplées de manière croisée de telle sorte que la première porte inverseuse a son entrée couplée à l'entrée de verrou (N3) et sa sortie couplée à la sortie de verrou (N4), et la seconde porte inverseuse a son entrée couplée à la sortie de verrou et sa sortie couplée à l'entrée de verrou. 6. Mémoire selon la revendication 5, dans laquelle le moyen de mémorisation comprend en outre un transistor (T3) d'un premier type de conductivité (N, P), couplé sur une borne conductrice à la sortie de verrou (N4), sur une autre borne conductrice à une alimentation en tension ou à la terre, selon son type de conductivité, et recevant sur sa borne de commande le signal de commande d'opération, afin de réinitialiser le signal d'état mémorisé du verrou. 7. Mémoire selon l'une des revendications 5 ou 6, dans laquelle le moyen de détection (Cl) comprend un premier transistor (Ti) d'un premier type de conductivité(P, N) et un second transistor (T2) d'un second type de conductivité (N, P), et dans laquelle : - le premier transistor (Ti) est couplé sur une borne conductrice à la ligne de mémoire (Ni), sur une autre borne conductrice à la borne de commande du second transistor (T2), et reçoit sur sa borne de commande le signal de commande d'opération (OP, OPm), et - le second transistor (T2) est couplé sur une borne conductrice à l'entrée du verrou (N3), et sur une autre 10 borne conductrice à une alimentation en tension ou à la terre, selon son type de conductivité. 8. Mémoire selon la revendication 5, dans laquelle le verrou comprend une première porte logique NON-ET 15 (G12) et une seconde porte logique NON-ET (G13), les portes logiques étant couplées de manière croisée de telle sorte que la première porte a une entrée couplée à l'entrée de verrou (N12), une entrée couplée à la sortie (N13) de la seconde porte, et sa sortie couplée à la 20 sortie de verrou (N14), et que la seconde porte a une entrée couplée à la sortie de verrou (N14), une entrée recevant le signal de commande d'opération (OP, OPm) pour réinitialiser le verrou, et sa sortie couplée à l'entrée de verrou (N13). 25 9. Mémoire selon l'une des revendications 5 à 8, dans laquelle le moyen de comparaison est une porte logique (G4, G14) couplée sur une entrée (Ni, N5, N11, N12) à la ligne de mémoire (WLm) pour recevoir le signal 30 (CSm) de la ligne de mémoire, recevant sur une autre entrée le signal d'état de verrouillage mémorisé (SSm), 'et fournissant en sortie un signal de détection d'impulsion transitoire (DETm) lorsque le signal d'état mémorisé n'est pas égal au signal (CSm) de la ligne de 35 mémoire. 10. Mémoire selon la revendication 9, dans laquelle le circuit de détection d'impulsion transitoire comprend en outre un circuit de mémorisation d'impulsion 5 transitoire (C4, 04', 013, 013') comprenant une entrée de verrou (N6, N15) couplée à la sortie des moyens de comparaison (G4, G14), une entrée de réinitialisation recevant un signal de réinitialisation (RST, RSTm), et une sortie (N8, N16) fournissant un signal d'impulsion 10 transitoire mémorisé (GLT, GLTm) lorsque le signal .de détection d'impulsion transitoire (DETm, /DETm) est activé. 11. Mémoire selon la revendication 10, comprenant 15 une pluralité de circuits de détection d'impulsion transitoire (Dol'', DC2", DC3), dans laquelle le signal d'impulsion transitoire mémorisé d'un circuit de mémorisation d'impulsion transitoire (04, 04', 013, 013') est fourni en entrée à un circuit de mémorisation 20 d'impulsion transitoire suivant, de telle sorte qu'un signal d'impulsion transitoire mémorisé est propagé aux circuits de mémorisation d'impulsion transitoire restants. 25 12. Procédé de détection d'une impulsion transitoire sur une ligne de mémoire d'une mémoire (MEM1), la mémoire comprenant : - un plan (MA1) de cellules mémoire (MC), chacune étant couplée à une ligne de bits (BLn) et à une ligne de 30 mémoire (WLm), - un circuit de commande (CCT, HO), et - au moins un circuit de détection d'impulsion transitoire (DC, DC1, DC1', DC1", DC2, D02', D02", DC3) couplé à une ligne de mémoire', 35 le procédé comprenant :- la fourniture, au moyen du circuit de commande, d'un signal de commande d'opération (OP, OPm, /OP, /0Pm) au circuit de détection d'impulsion transitoire, le signal de commande d'opération indiquant si une opération est activée ou désactivée pour la ligne de mémoire, et - la fourniture, au moyen du circuit de détection, d'un signal de détection d'impulsion transitoire (DET, DETm, /DETm, GLT, GLTm, /GLTm) lorsqu'un signal (CSm) présent sur la ligne est à une première valeur logique (1, 0) lorsque le signal d'opération est désactivé. 13. Procédé selon la revendication 12, comprenant en outre les étapes consistant à : - détecter que le signal (CSm) sur la ligne de mémoire 15 est à la première valeur logique, - mémoriser la première valeur logique détectée en tant que signal d'état mémorisé (SSm), et - comparer le signal d'état mémorisé avec le signal (CSm) de la ligne de mémoire. 20 14. Procédé selon la revendication 13, comprenant en outre les étapes consistant à : - recevoir le signal de détection d'impulsion transitoire (DETm), 25 - mémoriser le signal de détection d'impulsion transitoire (GLTm), - fournir en sortie le signal d'impulsion transitoire mémorisé (GLTm), - recevoir un signal de réinitialisation (RST, /RST), et 30 réinitialiser le signal d'impulsion transitoire mémorisé. 15. Procédé selon la revendication 12, comprenant en outre les étapes consistant à :- détecter un changement du premier état logique (1, 0) à un second état logique (0, 1) sur la ligne de mémoire, et - déterminer si le signal de commande d'opération est activé.