Brevet FR3001085A1 — publié le 20140718

Dispositif semiconducteur bidirectionnel de protection contre les décharges électrostatiques, utilisable sans circuit de déclenchement. L'invention concerne les circuits intégrés, et plus particulièrement les dispositifs semiconducteurs bidirectionnels de protection contre les décharges électrostatiques (ESD : Electrostatic Discharge), réalisés dans une technologie CMOS au sein d'un substrat de silicium massif (« bulk » en langue anglaise) et utilisables sans circuit de déclenchement. Dans le domaine de la microélectronique, une décharge électrostatique peut se produire tout au long de la vie d'un circuit intégré, et constituer un vrai problème pour la fiabilité de ce circuit intégré, ainsi qu'une cause majeure de défaillance. Une décharge électrostatique se traduit généralement par un pic de courant plus ou moins important et plus ou moins court. Un dispositif de protection ESD doit donc évacuer ce pic de courant. Par ailleurs, ce pic de courant induit dans le dispositif de protection une contrainte thermique. Un élément classique de protection ESD comporte un triac. La réalisation d'un tel élément de protection dans une technologie du type substrat massif permet aisément la dissipation de la chaleur générée par l'impulsion ESD à travers les contacts et le substrat massif dans lequel est réalisé l'élément de protection. Par ailleurs, généralement, les dispositifs de protection ESD du type triac, sont associés à des circuits de déclenchement, par exemple des transistors MOS dont la grille et le substrat sont connectés à la masse (transistors GGNMOS), reliés à leur gâchette. Cette présence de circuit de déclenchement permet de diminuer la tension de déclenchement du dispositif de protection. La tension de déclenchement d'un tel dispositif est la tension appliquée entre les deux bornes du dispositif à partir de laquelle le dispositif commence à conduire. Mais la présence de circuit de déclenchement a un impact négatif sur l'encombrement surfacique de l'ensemble. Et en particulier lorsque le dispositif de protection est réalisé dans une technologie CMOS donnée sur substrat massif (« bulk »), l'absence de circuit de déclenchement conduit à des tensions de déclenchement élevées, qui peuvent être supérieures à la tension de claquage d'un transistor réalisé dans ladite technologie et qui est susceptible d'être protégé par ce dispositif de protection. Selon un mode de réalisation, il est proposé un dispositif de protection ESD, en particulier un triac, réalisé dans une technologie CMOS donnée, utilisable sans circuit de déclenchement et ayant une tension de déclenchement plus faible que celle d'un triac classique, et notamment inférieure à la tension de claquage d'un transistor réalisé dans ladite technologie et susceptible d'être protégé par ce dispositif de protection. Un autre paramètre d'un dispositif de protection ESD, en particulier un triac, est sa tension de maintien c'est-à-dire la tension minimale pour que le dispositif, ayant déclenché, reste conducteur. Selon un autre mode de réalisation il est proposé un dispositif de protection ESD, en particulier un triac, réalisé dans une technologie CMOS donnée, que ce soit sur substrat massif ou sur silicium sur isolant (SOI : « Silicon On Insulator), utilisable sans circuit de déclenchement et ayant une tension de maintien plus élevée que celle d'un triac classique. Selon un aspect, il est proposé un circuit intégré, réalisé sur un substrat massif semiconducteur dans une technologie CMOS donnée, comprenant un dispositif semiconducteur de protection destiné à protéger contre des décharges électrostatiques un composant réalisé dans ladite technologie CMOS et comportant au moins un transistor MOS. Le dispositif de protection comporte un doublet de thyristors à gâchettes flottantes connectés en parallèle et tête-bêche, chaque thyristor comportant une paire de régions d'électrodes, les deux thyristors ayant respectivement deux gâchettes distinctes et une région semiconductrice de gâchette commune, le produit des gains en courant des deux transistors de chaque thyristor étant supérieur à 1, et chaque région d'électrode de l'un au moins des thyristor ayant une dimension, comptée perpendiculairement à la direction d'espacement des deux électrodes de la paire correspondante, ajustée de façon à conférer audit thyristor une tension de déclenchement intrinsèque inférieure à la tension de claquage dudit au moins un transistor dudit composant. Les deux thyristors montés tête bêche permettent d'avoir un dispositif de protection bidirectionnel. Par ailleurs, la gâchette commune permet d'avoir un dispositif compact. Et, il n'est pas nécessaire d'avoir un élément déclencheur externe pour déclencher le dispositif. En effet, une simple application d'un potentiel sur l'anode ou la cathode d'un thyristor conduit à un déséquilibre thermodynamique du dispositif et à une répartition du potentiel sur la totalité du dispositif, ce qui conduit à polariser les jonctions autorisant une injection de porteur minoritaires ou majoritaires selon les cas, ce qui conduit à une mise en conduction des transistors bipolaires du dispositif avec, lorsque le produit des gains en courant des deux transistors de chaque thyristor est supérieur à 1, une amplification, entretenue par une réaction positive, des courants de base des transistors, jusqu'à obtenir un fonctionnement en mode saturé de ces transistors. On obtient alors un déclenchement efficace du dispositif lui permettant d'assurer efficacement son rôle de protection ESD. En outre, les inventeurs ont observé que l'ajustement de cette dimension comptée perpendiculairement à la direction d'espacement des deux électrodes, que l'on peut désigner comme étant la largeur d'électrode, permet d'ajuster la tension de déclenchement du thyristor concerné. Et une augmentation de cette largeur d'électrode se traduit par une diminution de la tension de déclenchement du thyristor. Généralement, compte tenu du caractère bidirectionnel du dispositif, il est préférable que chaque région d'électrode des deux thyristors ait une dimension, comptée perpendiculairement à la direction d'espacement des deux électrodes de la paire correspondante, ajustée de façon à conférer aux deux thyristors des tensions respectives de déclenchement intrinsèques inférieures à la tension de claquage d'un transistor réalisé dans ladite technologie CMOS. Cela étant, il est possible d'ajuster de façon identique ou différente les tensions de déclenchement des deux thyristors de façon à avoir des tensions de déclenchement identiques ou différentes selon le signe de l'impulsion ESD. Plus particulièrement, selon un mode de réalisation permettant d'avoir des tensions de déclenchement différentes pour les deux thyristors, ladite dimension des régions d'électrodes de l'un des thyristors est différente de ladite dimension des régions d'électrodes de l'autre thyristor. A titre d'exemple, lorsque le dispositif de protection est réalisé dans une technologie CMOS 28 nm ou 32 nm, et que le transistor à protéger est un transistor à oxyde de grille épais, ayant typiquement une épaisseur supérieure à 3 nanomètres, par exemple 6,5 nanomètres, ladite dimension est avantageusement supérieure à 6 microns. En effet, la tension de claquage d'un tel transistor se situe entre 6 et 8V. Avec une dimension de 6 microns, la tension de déclenchement du dispositif de protection se situe entre 4 et 5V. Selon un mode de réalisation, la dimension de la région de gâchette commune, comptée parallèlement à ladite direction d'espacement, est supérieure à la dimension minimale définie par les règles de conception de ladite technologie. En effet les inventeurs ont en outre observé que l'ajustement de cette dimension de région de gâchette commune, que l'on peut désigner comme étant la longueur de gâchette, permet d'ajuster la tension de maintien du dispositif. Et une augmentation de cette longueur de gâchette se traduit par une augmentation de la tension de maintien du dispositif. Cela étant cette caractéristique peut être aussi considérée indépendamment de celle relative à la largeur d'électrode. En d'autres termes, selon un autre aspect il est proposé un circuit intégré, réalisé dans une technologie CMOS donnée, comprenant un dispositif semiconducteur de protection contre des décharges électrostatiques comportant un doublet de thyristors à gâchettes flottantes connectés en parallèle et tête-bêche, chaque thyristor comportant une paire de régions d'électrodes, le produit des gains en courant des deux transistors de chaque thyristor étant supérieur à 1, et les deux thyristors ayant respectivement deux gâchettes distinctes et une région semiconductrice de gâchette commune ayant une dimension, comptée parallèlement à la direction d'espacement des électrodes de chaque paire, supérieure à la dimension minimale définie par les règles de conception de ladite technologie. Ces règles de conception sont généralement désignées par l'homme du métier sous l'acronyme anglo-saxon DRM (« Design Rules Manual »). L'augmentation des largeurs d'électrodes d'un triac pour diminuer ses tensions de déclenchement bidirectionnel est valable que le triac soit réalisé dans une technologie de substrat massif ou dans une technologie SOI. Cela étant, dans une technologie SOI, la tension de déclenchement intrinsèque (sans circuit de déclenchement) d'un triac est déjà très faible. Enfin, dans une technologie SOI, et tout particulièrement dans la technologie FDSOI, il peut y avoir jusqu'à six décades de différence entre la concentration de dopants d'une zone N+ d'un triac, et celle d'une zone de type P intrinsèque, ce qui conduit alors à une zone désertée extrêmement grande de la jonction PN associée et donc à une quasi absence de marche d'énergie, ce qui conduit à des tensions de déclenchement pouvant être très faibles. C'est la raison pour laquelle l'augmentation des largeurs d'électrodes s'applique tout particulièrement à un triac réalisé dans une technologie substrat massif dans laquelle il présente intrinsèquement une tension de déclenchement élevée. Par contre l'augmentation de la longueur de gâchette pour augmenter la tension de maintien est intéressante quelle que soit le type de technologie (« bulk » ou SOI par exemple). Outre l'augmentation de sa longueur, le région de gâchette commune peut comprendre au moins une zone prise dans le groupe formé par une zone ayant le même type de conductivité que celui la région de gâchette commune mais dopée plus fortement que la région de gâchette commune, une zone ayant le type de conductivité opposé à celui de la région de gâchette commune éventuellement dopée plus fortement que la région de gâchette commune, une région électriquement isolante. Ceci contribue à l'augmentation de la tension de maintien. Plus particulièrement, la région de gâchette commune peut comprendre trois zones prises parmi ledit groupe, deux zones identiques encadrant une zone différente. On peut par exemple avoir une séquence de zones P+-N+-P+, ou bien P+-isolant-P+. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels les figures 1 à 14 illustrent schématiquement différents modes de réalisation d'un dispositif selon l'invention. Généralement, pour protéger un composant contre les décharges électrostatiques (« Electrostatic Discharges » : ESD selon un acronyme anglosaxon), on connecte ce composant aux deux bornes d'un dispositif de protection. Ce composant, réalisé en technologie CMOS, comprend généralement un ou plusieurs transistors MOS. Lorsque le composant n'est pas en fonctionnement, il peut être soumis à une décharge électrostatique se traduisant typiquement par une impulsion très brève de courant Il convient alors que cette impulsion de courant circule à travers le dispositif de protection et non à travers le composant à protéger. Le dispositif vise par conséquent à absorber cette impulsion de courant et à éviter les surtensions aux bornes du composant. Un tel dispositif de protection ESD comporte par exemple un triac. Bien que l'invention s'applique à tout type de structure de triac, on va maintenant décrire en se référant plus particulièrement aux figures 1 à 7, un premier exemple de structure. Plus précisément, dans cet exemple, le triac TRC à gâchette commune unique GH comporte (figure 1) un premier caisson semi conducteur CS1 ayant un premier type de conductivité, par exemple type de conductivité N, formant la gâchette commune GH des deux thyristors du triac et deux deuxièmes caissons semi conducteurs CS20 et CS21 ayant un deuxième type de conductivité opposé au premier, ici le type de conductivité P. Ces deux caissons CS20 et CS21 sont disposés de part et d'autre du premier caisson CS1. Par ailleurs, une zone dopée N+ et une zone dopée P+, mutuellement en contact, contactent toutes les deux le caisson CS20 et forme l'électrode Al du triac TRC. De même, une zone dopée P+ et une zone dopée N+, mutuellement en contact, contactent toutes les deux le deuxième caisson CS21 et forment la deuxième électrode A2 du triac TRC. Les électrodes Al et A2 du triac forment alors les deux bornes entre lesquelles sera connecté le composant à protéger. Les zones P+ et N+ sont isolées du premier caisson CS1 par des tranchées d'isolation TIS, du type tranchée d'isolation peu profonde (STI: Shalow Trench Isolation). De même, des tranchées d'isolation TIS isolent latéralement vers l'extérieur, les zones N+ et P+ du triac TRC. Chaque paire de zones (N+, P+) mutuellement en regard et séparée par le caisson CS1 forme, avec les couches P et N sous-jacentes un demi triac (thyristor). Par ailleurs, une couche semi conductrice enterrée CSC (dopée N et communément désignée par « couche Niso ») contacte les premier et deuxièmes caissons du triac TRC. Des puits PTS dopés N sont disposés latéralement par rapport aux caissons CS20 et CS21 et viennent contacter la couche enterrée CSC. Cette couche enterrée est elle-même disposée dans un caisson P (non représenté à des fins de simplification) Le triac, qui est une structure double P-N-P-N, comprend donc ici deux doigts DG1, DG2 respectivement réalisés de façon intégrée au sein des caissons semiconducteurs mentionnés ci-avant. Les deux thyristors TH1 et TH2 sont connectés tête-bêche, ont des gâchettes flottantes et ont une région semiconductrice CS1 de gâchette commune N flottante. Par ailleurs le thyristor TH1 à une gâchette P (caisson CS20), flottante, distincte de la gâchette P (caisson CS21), flottante, du thyristor TH2. Dans le cas où l'anode 13+ du thyristor TH2, est portée à un potentiel positif par rapport à la masse, il se crée alors un déséquilibre thermodynamique dans le thyristor qui provoque une répartition du potentiel sur la totalité du thyristor, conduisant à polariser les jonctions PN et autoriser par conséquent une injection de porteurs minoritaires (ici, les électrons), qui conduit à une mise en conduction des transistors bipolaires du thyristor. Dans le cas où un potentiel négatif par rapport à la masse est appliqué sur l'anode du thyristor TH2, et par conséquent sur la cathode du thyristor TH1, il y a également une répartition du potentiel sur la totalité du thyristor TH1 qui conduit à polariser les jonctions et autoriser une injection de porteurs minoritaires (ici les trous), qui conduit à une mise en conduction des transistors bipolaires du thyristor THi1. Plus précisément, dans l'un ou l'autre des cas, compte tenu de la structure à deux transistors rebouclés d'un thyristor, l'injection de porteurs au niveau de la base de l'un des transistors du thyristor conduit, lorsque le produit des gains en courant (gains (3) des deux transistors du thyristor est supérieur à 1, à l'obtention d'une boucle de réaction positive entretenue, provoquant une amplification du courant de base injecté dans chacun des transistors du thyristor et conduisant au fonctionnement des transistors du thyristor en mode saturé. Wla désigne la largeur d'électrodes du thyristor TH1 (comptée perpendiculairement à la direction d'espacement DES des électrodes), et Wlb désigne la largeur d'électrodes du thyristor TH2 (comptée perpendiculairement à la direction d'espacement DES des électrodes. Dans cet exemple Wla est égal à Wlb, mais ces deux valeurs peuvent être différentes afin de rendre non symétrique la réponse du dispositif. Le triac TRC est réalisé ici dans une technologie substrat massif CMOS 28 nm ou 32 nm et le ou les transistors du composant protégé par ce triac sont des transistors MOS réalisés dans cette technologie et ayant des oxydes de grilles épais, typiquement supérieurs à 3 nanomètres. Dans de telles technologies, la tension de claquage d'un tel transistor à oxyde de grille épais est de l'ordre de 6 à 8 volts. Par ailleurs classiquement dans de telles technologies les largeurs W1a0 et W1b0 sont de l'ordre de 3 microns ce qui conduit à des tensions de déclenchement intrinsèques (sans circuit de déclenchement) de l'ordre de 7 volts. La courbe CVO (figure 2) est une évolution classique courant tension positifs d'un triac ayant une tension de déclenchement VDC et une tension de maintien VH (l'évolution serait analogue en négatif). Lorsque que l'on augmente W1a0 et W1b0 pour obtenir les valeurs Wla et Wlb, on diminue la tension de déclenchement du triac pour obtenir une valeur VDC1 plus faible que VDC (On suppose ici que W1 a et Wlb restent égales conduisant à des tensions de déclenchement identiques quel que soit le signe de l'impulsion ESD). Ceci permet une diminution de la tension de déclenchement de l'ordre de 1 à quelques volts. A titre indicatif, on choisira dans les technologies CMOS 28 nm et 32 nm, les largeurs Wla et Wlb supérieures ou égales à 6 microns. Pour 6 microns on obtient une diminution de la tension de déclenchement de l'ordre de 2 volts qui se situe alors entre 4 et 5V. Sur la figure 1, W2m désigne la longueur de la région de gâchette commune GH comptée parallèlement à la direction d'espacement entre les deux régions TIS et Lgm désigne la dimension de la région de gâchette commune comptée parallèlement à la direction d'espacement entre les deux caissons CS20 et CS21. W2m et LGm sont les dimensions minimales imposées par les règles de conception (DRM) de la technologie concernée. Ainsi pour une technologie CMOS 28 nm, W2m est égal à 0,129 micron et Lgm est égal à 0,227 micron et la tension de maintien VH est de l'ordre de 1,2 volts. Pour une technologie CMOS 32 nm, W2m est égal à 0,148 micron et Lgm est égal à 0,26 micron et la tension de maintien VH est de l'ordre de 1,2 volts. Comme illustré sur la figure 2, lorsque l'on augmente W2 et par conséquent Lg (figure3), on augmente la tension de maintien dont la valeur passe de VH à VH1. Ainsi pour une technologie CMOS 28 nm, et avec une valeur W2 égal à 2 microns, on obtient une tension de maintien VH1 est de l'ordre de 1,7 volts. Bien entendu si on augmente à la fois W1 et W2, les deux effets mentionnés ci-avant se conjuguent. Alors que le mode de réalisation de la figure 3 ne comportait qu'une augmentation de longueur de la région de gâchette commune, il est possible d'insérer dans cette région de gâchette commune au moins une zone prise dans le groupe formé par une zone ayant le même type de conductivité que celui la région de gâchette commune mais dopée plus fortement que la région de gâchette commune, une zone ayant le type de conductivité opposé à celui de la région de gâchette commune éventuellement dopée plus fortement que la région de gâchette commune, une région électriquement isolante. On peut alors augmenter davantage la tension de maintien du triac. Des exemples de telles variantes de réalisation sont illustrés sur les figures 4 à 7. Ainsi sur la figure 4, la région CS1 de gâchette commune comprend une zone Z1 dopée N+, c'est-à-dire de même type de conductivité que celui de la gâchette commune mais plus fortement dopée. Une telle zone modifie le champ d'accélération des porteurs dans le sens d'un freinage et de par l'augmentation de la concentration de dopants on augmente la recombinaison des porteurs minoritaires ce qui contribue à l'augmentation de la tension de maintien. Sur la figure 5, la région CS1 de gâchette commune comprend une zone Z2 dopée P+, c'est-à-dire de type de conductivité opposé à celui de la gâchette commune et ici plus fortement dopée, bien que le caractère plus important du dopage ne soit pas indispensable. Une telle zone augmente la recombinaison des porteurs minoritaires par augmentation du libre parcours moyen dû à la zone de charge d'espace et contribue donc à l'augmentation de la tension de maintien. Sur la figure 6, la région CS1 de gâchette commune comprend une zone Z3 isolante, par exemple du type tranchée peu profonde. Une telle zone augmente le libre parcours moyen de nature topologique des porteurs ce qui augmente la recombinaison des porteurs minoritaires et contribue à l'augmentation de la tension de maintien. Il est également possible, comme illustré sur la figure 7 que la région de gâchette commune comprenne trois zones prises parmi le groupe de zones mentionné ci-avant, avec deux zones identiques encadrant une zone différente. Ceci permet de conjuguer les effets mentionnés ci-avant. Plus précisément, sur la figure 7 on a une séquence de zones Z2-Z3-Z2. On se réfère maintenant plus particulièrement aux figures 8 et suivantes pour décrire d'autres modes de réalisation du dispositif de protection selon l'invention. Sur la figure 8, la référence DTHi désigne un doublet de deux thyristors THi1 et THi2, connectés en parallèle et montés tête bêche de façon à former un triac dont les gâchettes des deux thyristors sont flottantes. Plus précisément le dispositif comprend une couche semiconductrice commune SB ayant ici le type de conductivité N. Cette couche est ici un caisson N implanté dans un substrat massif P. Le doublet DTHi de thyristors est formé dans et au dessus de la couche semiconductrice SB. Plus précisément, deux caissons CSi, ayant le type de conductivité P, sont réalisés dans la couche SB, par exemple par implantation. Ces deux caissons sont mutuellement espacés. Au contact des deux caissons CSi1 et CSi2, sont respectivement réalisées par implantation deux premières zones semiconductrices Zill et Zi12, ces deux premières zones étant dopées N+. Par ailleurs, une deuxième zone semiconductrice Zi21, dopée P+, et également réalisée par implantation dans la couche SB, entoure la première zone semiconductrice Zi 11 et est électriquement isolée de cette zone Zill par une tranchée isolante TIS. De même, une deuxième zone semiconductrice Zi22, également dopée P+, entoure la première zone semiconductrice Zi12 et est isolée de celle-ci par une tranchée isolante TIS. Une connexion électrique CNXi1, par exemple une métallisation du premier niveau de métal (métal M1) du circuit intégré, relie électriquement la première zone semiconductrice Zi 11 et la deuxième zone semiconductrice Zi21 au dessus de la couche SB. De même, une connexion électrique CNXi2 (également au niveau de métal M1 par exemple) relie la première zone semiconductrice Zi12 et la deuxième zone semiconductrice Zi22. On voit donc que le doublet DTHi comporte un premier thyristor THi1 du type PNPN. Plus précisément, l'anode P du thyristor THi1 est formée par la deuxième zone semiconductrice Zi21 et la cathode de ce thyristor est formée par la première zone semiconductrice Zi12. Le thyristor comporte une gâchette N et une gâchette P. La gâchette N est formée par la couche SB tandis que la gâchette P est formée par le caisson CSi2. Le deuxième thyristor THi2 est également de type PNPN. Son anode est formée par la deuxième zone semiconductrice Zi22, et sa cathode par la première zone semiconductrice Zi 11. Le deuxième thyristor présente également une gâchette N et une gâchette P. La gâchette N du thyristor THi2 est également formée par la couche SB et est donc commune avec la gâchette N du thyristor THi1. La gâchette P du thyristor THi2 est formée par le caisson CSi1 et est distincte de la gâchette P du thyristor THi1. Les gâchettes P des thyristors et la gâchette commune N sont flottantes. De par les connexions électriques CNXi 1 et CNXi2, l'anode du thyristor THi1 est connectée électriquement à la cathode du thyristor THi2 et l'anode du thyristor THi2 est connectée électriquement à la cathode du thyristor THi1. Une première borne BDi1 du doublet de thyristor DTHi est formée par l'anode du thyristor THi1 et la cathode du thyristor THi2. La deuxième borne BDi2 du doublet DTHi est formée par l'anode du thyristor THi2 et la cathode du thyristor THi1. Les bornes BDi1 et BDi2 forment alors les deux bornes entre lesquelles sera connecté le composant à protéger. Le fonctionnement du dispositif de la figure 8 est analogue à celui du dispositif de la figure 1. Ainsi dans le cas où la deuxième borne BDi2, et par conséquent l'anode du thyristor THi2, est portée à un potentiel positif par rapport à la masse, il se crée alors un déséquilibre thermodynamique dans le thyristor qui provoque une répartition du potentiel sur la totalité du thyristor, conduisant à polariser les jonctions PN et autoriser par conséquent une injection de porteurs minoritaires (ici, les électrons), qui conduit à une mise en conduction des transistors bipolaires du thyristor. Dans le cas où un potentiel négatif par rapport à la masse est appliqué sur la borne BDi2, et par conséquent sur la cathode du thyristor THi1, il y a également une répartition du potentiel sur la totalité du thyristor THi1 qui conduit à polariser les jonctions et autoriser une injection de porteurs minoritaires (ici les trous), qui conduit à une mise en conduction des transistors bipolaires du thyristor THi1. Plus précisément, dans l'un ou l'autre des cas, compte tenu de la structure à deux transistors rebouclés d'un thyristor, l'injection de porteurs au niveau de la base de l'un des transistors du thyristor conduit, lorsque le produit des gains en courant (gains (3) des deux transistors du thyristor est supérieur à 1, à l'obtention d'une boucle de réaction positive entretenue, provoquant une amplification du courant de base injecté dans chacun des transistors du thyristor et conduisant au fonctionnement des transistors du thyristor en mode saturé. Le dispositif DIS illustré sur la figure 9 permet de protéger huit noeuds d'un circuit intégré, contre des impulsions ESD. Il comporte une structure particulièrement compacte de huit doublets de thyristors DTH1-DTH8 agencés en réseau matriciel comportant ici trois lignes et trois colonnes de premières zones semiconductrices Zlk respectivement entourées par leurs deuxièmes zones semiconductrices correspondantes Z2k auxquelles elles sont respectivement connectées électriquement par des métallisations. Plus précisément, la première zone semiconductrice centrale Z10, entourée par la deuxième zone semiconductrice correspondante Z20 et disposée au contact du caisson sous-jacent correspondant, sont communes à tous les thyristors, et la première zone semiconductrice centrale Z10 connectée électriquement à la deuxième zone Z20 forme la première borne du dispositif DIS destinée à être connectée à la masse. Les autres premières zones semiconductrices Z 11-Z 18 entourées par leurs deuxièmes zones Z21-Z28 et situées au voisinage immédiat de la deuxième zone centrale commune Z20, forment respectivement les huit deuxièmes bornes du dispositif, et sont respectivement destinées à être connectées aux huit noeuds à protéger. Huit composants respectivement connectés entre les huit noeuds et la masse peuvent ainsi être protégés. Le dispositif DTHi illustré en coupe sur la figure 8 est par exemple celui comportant sur la figure 9 les zones Z10 et Z18 (cathodes des deux thyristors) respectivement entourées par les zones Z20 et Z28 (anodes des deux thyristors). W1 désigne la largeur d'électrodes des thyristors (comptée perpendiculairement à la direction d'espacement DES des électrodes). Le triac TRC est réalisé ici dans une technologie substrat massif CMOS 28 nm ou 32 nm. Là encore, lorsque que l'on augmente W1 par rapport à une valeur classique, on diminue la tension de déclenchement du triac. Par analogie à ce qui a été expliqué en référence aux figures 1 et 2, on choisira dans les technologies CMOS 28 nm et 32 nm une valeur W1 supérieure ou égale à 6 microns, qui permet de protéger efficacement sans circuit de déclenchement externe des composants incorporant des transistors MOS à oxydes de grilles épais. Par analogie à ce qui a été décrit pour la structure de la figure 1, W2m désigne sur la figure 8, la longueur de la région de gâchette commune GH comptée parallèlement à la direction d'espacement entre les deux électrodes Zi21 et Zi22 des deux thyristors et Lgm désigne la dimension de la région de gâchette commune comptée parallèlement à la direction d'espacement entre les deux caissons CSil et CSi2. W2m et LGm sont les dimensions minimales imposées par les règles de conception (DRM) de la technologie concernée. Ainsi pour une technologie CMOS 28 nm, W2m est égal à 0,227um et Lgm est égal à 0,325um et la tension de maintien VH est de l'ordre de 1,6V. Pour une technologie CMOS 32 nm, W2m est égal à 0,26um et Lgm est égal à 0,372um et la tension de maintien VH est de l'ordre de 1,5V. Par analogie à ce qui a été décrit ci-avant pour la structure de la figure 3, lorsque l'on augmente W2 et par conséquent Lg (figure10), on augmente la tension de maintien du triac. Comme dans les modes de réalisation illustrés sur les figures 4 à 7, il est possible d'insérer dans cette région de gâchette commune au moins une zone prise dans le groupe formé par une zone ayant le même type de conductivité que celui la région de gâchette commune mais dopée plus fortement que la région de gâchette commune, une zone ayant le type de conductivité opposé à celui de la région de gâchette commune éventuellement dopée plus fortement que la région de gâchette commune, une région électriquement isolante. On peut alors augmenter davantage la tension de maintien du triac. Des exemples de telles variantes de réalisation sont illustrés sur les figures 11 à 14. Ainsi sur la figure 11, la région de gâchette commune comprend une zone Z100 dopée N+, c'est-à-dire de même type de conductivité que celui de la gâchette commune mais plus fortement dopée. Cette zone Z100 entoure les électrodes Zi21 et Zi22. Là encore une telle zone Z100 modifie le champ d'accélération des porteurs dans le sens d'un freinage ce qui augmente la recombinaison des porteurs minoritaires et contribue à l'augmentation de la tension de maintien. Sur la figure 12, la région de gâchette commune comprend une zone Z200 dopée P+, c'est-à-dire de type de conductivité opposé à celui de la gâchette commune et ici plus fortement dopée, bien que le caractère plus important du dopage ne soit pas indispensable. Cette zone Z200 entoure les électrodes Zi21 et Zi22. Là encore une telle zone augmente la recombinaison des porteurs minoritaires et contribue à l'augmentation de la tension de maintien. Sur la figure 13, la région de gâchette commune comprend une zone Z300 isolante, par exemple du type tranchée peu profonde. Cette zone Z300 entoure les électrodes Zi21 et Zi22. Là encore une telle zone augmente le libre parcours moyen des porteurs ce qui augmente la recombinaison des porteurs minoritaires et contribue à l'augmentation de la tension de maintien. Il est également possible, comme illustré sur la figure 14 que la région de gâchette commune comprenne trois zones prises parmi le groupe de zones mentionné ci-avant, avec deux zones identiques encadrant une zone différente. Ceci permet de conjuguer les effets mentionnés ci-avant. Plus précisément, sur la figure 14 on a une séquence de zones Z200-Z100-Z200.5 REVENDICATIONS1. Circuit intégré, réalisé sur un substrat massif semiconducteur dans une technologie CMOS donnée, comprenant un dispositif semiconducteur de protection destiné à protéger contre des décharges électrostatiques un composant réalisé dans ladite technologie CMOS et comportant au moins un transistor MOS, le dispositif de protection comportant un doublet de thyristors gâchettes flottantes (THi1, THi2) connectés en parallèle et tête-bêche, chaque thyristor comportant une paire de régions d'électrodes, les deux thyristors ayant respectivement deux gâchettes distinctes (CSi 1, CSi2) et une région semiconductrice de gâchette commune (SB), le produit des gains en courant des deux transistors de chaque thyristor étant supérieur à 1, et chaque région d'électrode de l'un au moins des thyristor ayant une dimension (W1), comptée perpendiculairement à la direction d'espacement (DES) des deux électrodes de la paire correspondante, ajustée de façon à conférer audit thyristor une tension de déclenchement intrinsèque (VDC1) inférieure à la tension de claquage dudit au moins un transistor dudit composant. 2. Circuit intégré selon la revendication 1, dans lequel chaque région d'électrode des deux thyristors a une dimension (Wla, Wlb), comptée perpendiculairement à la direction d'espacement des deux électrodes de la paire correspondante, ajustée de façon à conférer aux deux thyristors des tensions respectives de déclenchement intrinsèques inférieures à la tension de claquage d'un transistor réalisé dans ladite technologie CMOS. 3. Circuit intégré selon la revendication 2, dans lequel ladite dimension (Wla) des régions d'électrodes de l'un des thyristors est différente de ladite dimension (Wlb) des régions d'électrodes de l'autre thyristor. 4. Circuit intégré selon l'une des revendications précédentes, réalisé dans une technologie CMOS 28 nm ou 32 nm et dans lequel ladite dimension est supérieure à 6 microns. 5. Circuit intégré selon l'une des revendications précédentes, dans lequel la dimension (W2, Lg)) de la région de gâchette commune, comptée parallèlement à ladite direction d'espacement, est supérieure à la dimension minimale (W2m, Lgm) définie par les règles de conception de ladite technologie. 6. Circuit intégré, réalisé dans une technologie CMOS donnée, comprenant un dispositif semiconducteur de protection contre des décharges électrostatiques comportant un doublet de thyristors à gâchettes flottantes (THi1, THi2) connectés en parallèle et tête-bêche, chaque thyristor comportant une paire de régions d'électrodes, les deux thyristors ayant respectivement deux gâchettes distinctes (CSi 1, CSi2) et une région semiconductrice de gâchette commune (SB) ayant une dimension (W2, Lg2), comptée parallèlement à la direction d'espacement des électrodes de chaque paire, supérieure à la dimension minimale (W2m, Lgm) définie par les règles de conception de ladite technologie. 7. Circuit intégré selon la revendication 5 ou 6, dans lequel la région de gâchette commune comprend au moins une zone prise dans le groupe formée par une zone (Z1, Z100) ayant le même type de conductivité que celui la région de gâchette commune mais dopée plus fortement que la région de gâchette commune, une zone (Z2, Z200) ayant le type de conductivité opposé à celui de la région de gâchette commune éventuellement dopée plus fortement que la région de gâchette commune, une région (Z3, Z300) électriquement isolante. 8. Circuit intégré selon la revendication 7, dans lequel la région de gâchette commune comprend trois zones prises parmi ledit groupe, deux zones identiques encadrant une zone différente. 9. Circuit intégré selon la revendication 6, réalisé sur un substrat massif semiconducteur.