Brevet FR3006520A1 — publié le 20141205

- 1 - Elévateur de tension de type mode courant pwm avec générateur de rampe imbriqué et annulation d'offset DESCRIPTION DE L'INVENTION Ces circuits sont destinés à réaliser des élévateur de tension de type dc-dc en mode courant pwm (signifiant MLI ou Modulation de Largeur d'Impulsions) avec un générateur de rampe imbriqué et une annulation d'offset (signifiant décalage) en tension, qui peuvent être utilisés dans les domaines de la gestion de la puissance et dans les domaines des panneaux solaires photovoltaïques. Dans ces domaines qui demandent des forts courants de charge, les architectures d'élévateur de tension de type dc-dc en mode courant pwm sont plus appropriés que les architectures d'élévateur de tension de type dc-dc en mode tension pwm, étant donné la stabilité de leur boucle de contre- réaction, et leur réponse transitoire. Ce type de circuit est traditionnellement réalisé un élévateur de tension de type dc-dc en mode courant pwm, incluant un circuit élévateur de tension de type dc-dc classique, un circuit de générateur de rampe en dent de scie, et un circuit optionnel d'annulation d'offset en tension. Ces circuits traditionnels nécessitent également un comparateur différentiel de tension qui fonctionne à un mode commun d'entrée proche de zéro volt, étant donné qu'il compare une mesure en tension, avec une mesure en courant qui est multipliée par une résistance de petite valeur dont la tension différentielle est proche de zéro volt. De plus, à cause du mode commun d'entrée de ce comparateur différentiel de tension qui est proche de zéro volt, un offset en tension est systématiquement dans la tension de sortie de l'élévateur de tension. Ces nouveaux circuits présentés ici, permettent d'éliminer le circuit de générateur de rampe en dent de scie, en l'imbriquant directement dans la boucle de contre-réaction de la mesure en courant, ce qui réduit le courant de consommation du circuit et réduit la surface et le cout du circuit. De plus, le mode commun du comparateur différentiel de tension est augmenté à une valeur appropriée, ce qui permet à la fois de pouvoir utiliser un circuit de comparateur différentiel de tension simplifié qui a un courant de consommation réduit et une taille réduite, et permet également d'éliminer l'offset en tension qui est systématiquement crée en sortie des circuits traditionnels. Enfin, l'offset en tension qui résulte des dissymétries du circuit peuvent être facilement annulées sans ajout de circuit supplémentaire dédié. DOMAINE TECHNIQUE DE L'INVENTION Avec cette l'invention, les circuits présentés se rapportent généralement aux circuits implémentés sur une seule puce de circuits mixtes (digital et analogique), dans les nouvelles technologies (nano technologies) CMOS, et dans les technologies CMOS plus anciennes (et peu coûteuses). Plus spécifiquement mais non exclusivement, la révélation actuelle se rapporte aux circuFts de gestion de la puissance sur une seule puce dans les applications de gestion de puissance tels que les générateurs d'alimentation en tension, et les applications de panneaux solaires photovoltaïques. La description qui suit fait référence à ces champs d'application pour des facilités d'illustration uniquement. - 2 - Ces circuits sont destinés à réaliser des élévateur de tension de type dc-dc en mode courant pwm avec un générateur de rampe imbriqué et une annulation d'offset en tension, qui peuvent être utilisés dans les domaines de la gestion de la puissance et dans les domaines des panneaux solaires photovoltaïques. Dans ces domaines qui demandent des forts courants de charge, les architectures d'élévateur de tension de type dc-dc en mode courant pwm sont plus appropriés que les architectures d'élévateur de tension de type dc-dc en mode tension pwm, étant donné la stabilité de leur boucle de contre-réaction, et leur réponse transitoire. ETAT DE LA TECHNIQUE ANTERIEURE Ce type de circuit est traditionnellement réalisé un élévateur de tension de type dc-dc en mode courant pwm, incluant un circuit élévateur de tension de type dc-dc classique, un circuit de générateur de rampe en dent de scie afin de stabiliser la boucle de contre-réaction, et un circuit optionnel d'annulation d'offset en tension. Ces circuits traditionnels nécessitent également un comparateur différentiel de tension qui fonctionne à un mode commun d'entrée proche de zéro volt, étant donné qu'il compare une mesure en tension, avec une mesure en courant qui est multipliée par une résistance de petite valeur dont la tension différentielle est proche de zéro volt. De plus, à cause du mode commun d'entrée de ce comparateur différentiel de tension qui est proche de zéro volt, un offset en tension est systématiquement dans la tension de sortie de l'élévateur de tension. DESCRIPTION BREVE DE L'INVENTION Ces circuits sont destinés à réaliser des élévateur de tension de type dc-dc en mode courant pwm avec un générateur de rampe imbriqué et une annulation d'offset en tension, qui peuvent être utilisés dans les domaines de la gestion de la puissance et dans les domaines des panneaux solaires photovoltaïques. Dans ces domaines qui demandent des forts courants de charge, les architectures d'élévateur de tension de type dc-dc en mode courant pwm sont plus appropriés que les architectures d'élévateur de tension de type dc-dc en mode tension pwm, étant donné la stabilité de leur boucle de contre-réaction, et leur réponse transitoire. Ces nouveaux circuits présentés ici, comparativement aux circuits traditionnels, permettent d'éliminer le circuit de générateur de rampe en dent de scie, en l'imbriquant directement dans la boucle de contre-réaction de la mesure en courant, ce qui réduit le courant de consommation du circuit et réduit la surface et le cout du circuit. De plus, le mode commun du comparateur différentiel de tension est augmenté à une valeur appropriée, ce qui permet à la fois de pouvoir utiliser un circuit de comparateur différentiel de tension simplifié qui a un courant de consommation réduit et une taille réduite, et permet également d'éliminer l'offset en tension qui est systématiquement crée en sortie des circuits traditionnels. Enfin, l'offset en tension qui résulte des dissymétries du circuit peuvent être facilement annulées sans ajout de circuit supplémentaire dédié. BREVE PRESENTATION DES FIGURES - 3 - Les figures d'accompagnement, qui sont incorporées dans ce brevet, illustrent une ou plusieurs implémentations de la présente invention et, associées avec la description détaillée, servent à expliquer les principes et les réalisations de l'invention. Dans les figures attachées:, La figure 1 (FIG. 1) est tin schéma électrique du nouveau circuit élévateur de tension de type mode courant pwm avec générateur de rampe imbriqué et annulation d'offset. DESCRIPTION DETAILLEE DE L'INVENTION Ces circuits sont destinés à réaliser des élévateur de tension de type dc-dc en mode courant pwm avec un générateur de rampe imbriqué et une annulation d'offset en tension, qui peuvent être utilisés dans les domaines de la gestion de la puissance et dans les domaines des panneaux solaires photovoltaïques. Dans ces domaines qui demandent des forts courants de charge, les architectures d'élévateur de tension de type dc-dc en mode courant pwm sont plus appropriés que les architectures d'élévateur de tension de type dc-dc en mode tension pwm, étant donné la stabilité de leur boucle de contre-réaction, et leur réponse transitoire. Ceux qui ont de la compétence dans ce domaine à l'état de l'art se rendront compte que la description détaillée qui suit de la présente invention est d'illustration seulement et n'est pas limitative de quelque façon. D'autres modes de réalisation de la présente invention se suggéreront aisément à de telles personnes bénéficiant des avantages de cette invention. Les références détaillent des réalisations de la présente invention, comme illustré dans les schémas joints. Le cas échéant, les mêmes indicateurs de référence seront employés dans tous les schémas et dans la description détaillée qui suit, pour se rapporter à la même chose ou aux pièces semblables. Dans un intérêt de clarté, tous les dispositifs courants des réalisations décrites ci-dessus ne sont pas montrés et décrits. Bien entendu, dans le développement de telles implémentations, de nombreuses décisions spécifiques devront être prise selon l'application et les contraintes liées au marché, étant donné que ces buts spécifiques varieront d'une exécution à l'autre et d'un réalisateur à l'autre. D'ailleurs, un tel effort de développement pourrait être complexe et long, mais néanmoins serait une entreprise courante de ceux qui ont de la compétence dans ce domaine à l'état de l'art. En se tournant maintenant vers les figures : - La figure 1 (FIG. 1) est un schéma électrique du nouveau circuit élévateur de tension de type mode courant pwm avec générateur de rampe imbriqué et annulation d'offset, Le circuit est d'abord constitué de la partie classique et traditionnelle d'un circuit élévateur de tension de type mode courant pwm, constituée des éléments (1) (2) (3) (4) (5) (6) (7) (8) (9) (10) (11) (12) (13) (14) (15) et (16). L'alimentation du circuit est dénommée VDD, et la sortie en tension du circuit est dénommée VOUT qui est une tension supérieure à VDD (circuit élévateur de tension). L'étage de puissance du circuit est constitué d'une inductance Ll (1), d'une diode de puissance Dl (2), d'une capacité de découplage Cl (3), et d'un transistor nmos de puissance MN1 (4). Une résistance RS (5) est placée sur la source du transistor nmos de puissance MN1 (4) afin de mesure - 4 - son courant qui est aussi le courant de l'inductance lorsque ce transistor nmos est passant (lorsque sa tension de grille VGN est à l'état haut). Le courant de la résistance RS (5) est ainsi transformé en une tension VRS qui est la tension de mesure en courant du circuit élévateur de tension de type mode courant pwm. Un pont diviseur formé des résistances R1 (12) et R2 (13) génère une tension VFB qui est proportionnelle à la tension VOUT du circuit. Un amplificateur différentiel de tension (16) et deux résistances R3 (14) et R4 (15) amplifient cette tension VFB en une tension VFB2 qui est la tension de mesure en tension du circuit élévateur de tension de type mode courant pwm. La tension de référence VREF permet de définir la valeur de la tension VOUT de sortie. Dans les circuits traditionnels, un comparateur différentiel de tension (11) compare la somme d'une tension en forme de rampe en dent de scie (pour respecter un critère de stabilité de la boucle de contre-réaction) et de la tension VRS de mesure en courant du circuit élévateur de tension de type mode courant pwm, avec la tension VFB2 qui est la tension de mesure en tension du circuit élévateur de tension de type mode courant pwm. La sortie digitale de ce comparateur différentiel de tension (11) est dénommée CMP. Un générateur de pulse (signifiant générateur de signal carré) (10) génère un signal digital PULSE en forme de pulse qui est à l'état haut pendant une petite fraction de sa période (signal de faible rapport cyclique). Une bascule R-S est constituée des portes logiques NOR (8) et (9) et de l'inverseur (7). Un circuit (6) permet de générer une tension de sortie VGN, qui est en phase avec son signal digital d'entrée, et qui permet de piloter la grille du transistor nmos de puissance MN1 (4) avec des pentes appropriées. Le circuit traditionnel fonctionne alors ainsi : lorsque le signal PULSE est à l'état haut, quel que soit l'état du signal CMP (PULSE est prioritaire devant CMP), la sortie de la bascule R-S donne un signal VGN à l'état haut (il s'agit du set de la bascule R-S), ce qui rend passant le nmos de puissance MN1 (4) qui charge alors l'inductance L1 (1). La tension VRS augmente alors avec une pente positive de dérivée constante (cette pente est égale à VDD/L1). Si t=0 est l'instant où le signal PULSE passe l'état haut, nous pouvons écrire l'équation suivante : VRS = tIRS*VDD/L1] + VRSO où VRSO est la VRS à l'instant t=0 VRS est alors un signal périodique de rampe en dent de scie. Etant donné que RS est une résistance de faible valeur (quelques milli ohm à quelques centaines de milli ohm, choisie selon le courant maximum de l'inductance), la tension VRS est une tension de faible valeur (quelques centaines de milli volts). Dans le circuit traditionnel, en considérant que la tension VFB2 varie lentement (plus lentement que le courant de l'inductance et que la période de commutation du convertisseur dc-dc), le comparateur (11) commute sa sortie à l'état bas, lorsque la tension VRS, qui augmente, dépasse la tension VFB2. Alors la sortie de la bascule R-S donne un signal VGN à l'état bas (il s'agit du reset de la bascule R-S, étant donné que le signal PULSE est à l'état bas à ce moment), ce qui coupe le nmos de puissance MN1 (4), et recharge la capacité Cl (3) par le courant continu de l'inductance Li (1). Le signal VGN, le courant de l'inductance Li (1) et la tension de sortie vou-p sont alors des signaux de type PWM qui commutent à la fréquence du signal PULSE. - 5 - Dans le circuit traditionnel, la tension moyenne de VRS (dénommée VRS_AVG, de faible valeur quelques centaines de milli volts) , le gain de l'étage amplificateur de tension R4/R3 formé par l'amplificateur différentiel de tension (16) et les deux résistance R3 (14) et R4 (15) définissent la tension de mode commun d'entrée du comparateur différentiel de tension (11) qui est égal à VRS_AVG, et la valeur de la tension VOUT de sortie grâce aux équations suivantes : l(R4) = (VREF-VRS_AVG)/R4 l(R3) = l(R4) VFB = VREF + [I(R3)*R3] = VREF + [(VREF-VRS_AVG)*(R3/R4)] I(R2) = VFB/R2 l(R1) = l(R3) + l(R2) = [(VREF-VRS_AVG)/R4] + [VREF/R2] + [(VREF-VRS_AVG)*(R3/R4)/R2] VOUT = VFB + [I(R1)*R1] VOUT = VREF + [(VREF-VRS_AVG)*(R3/R4)] + [(VREF-VRS_AVG)*R1/R4] + [VREF*R1/R2] + [(VREF-VRS_AVG)*R1* (R3/R4)/R2] Alors VOUT = VOUT_IDEAL + VOUT_ERROR Avec VOUT_IDEAL = VREF * [1+(R1/R2)] est la valeur attendue idéalement pour VOUT (pont diviseur R1, R2) Et VOUT_ERROR = (VREF-VRS_AVG) * [(R3/R4) + ((R1/R4)*(1+(R3/R2))] En conclusion de ces équations, dans le circuit traditionnel, le comparateur différentiel de tension (11) doit pouvoir fonctionner avec un mode commun d'entrée proche de zéro volt (VRS_AVG). De plus, dans le circuit traditionnel, un offset (VOUT_ERROR) est systématiquement crée sur la tension de sortie VOUT. Dans le circuit traditionnel, la solution pour réduire cet offset est de choisir un gain R4/R3 très grand (R3/R4 est très petit) et de choisir des valeurs de résistances de R1 et R2 beaucoup plus petites que la résistance R4. Ceci a pour effet de dégrader la stabilité du circuit (gain R4/R3 très grand), et d'augmenter le courant de consommation du circuit (résistances R1 et R2 petites). Dans notre nouveau circuit, un amplificateur différentiel de tension (26), un transistor nmos MN2 (25), une résistance R6 (27) et un transistor pmos MP2 (28) monté en diode, crée un courant l(R6) = [VREF-Vsg(MP2)]/R6 Un miroir de courant formé de deux transistors pmos MP3 (24) et MP4 (23) recopie ce courant avec un gain K: l(MP4)=K* l(R6) = KIVREF-Vsg(MP2)]/R6 Ce courant traverse un transistor MP1 (17) dont la grille est connectée à la tension VRS, en série avec une résistance R5 (18) pour générer une tension VRS2 : VRS2 = VRS+VCM Avec VCM = Vsg(MP1)+[R5* l(MP4)] La capacité C3 (19) filtre dans le temps les variations de la tension de mode commun VCM générée. Un générateur de pulse (22) qui est à l'état haut signal pendant une petite fraction de sa période (signal de faible rapport cyclique) et qui a la même période que le signal PULSE qui définit la fréquence de tommutation du convertisseur dc-dc pwm, permet de décharger périodiquement la capacité C2 (21). Ainsi, cette capacité C2 (21) est déchargée par l'interrupteur SVV1 (20) fermé - 6 - pendant un court instant lorsque le générateur de pulse (22) est à l'état haut, et elle est chargée par le courant constant l(MP4) lorsque l'interrupteur SW1 (20) est ouvert c'est-à-dire lorsque le générateur de pulse (22) est à l'état bas. Ainsi, la tension différentielle aux bornes de la capacité C2 (21) est un signal périodique en forme de rampe en dent de scie à la fréquence de commutation du convertisseur dc-dc. Cette tension différentielle en forme de rampe en dent de scie est ajoutée à la tension VRS de mesure en courant, ceci est fait de manière imbriquée sur la même branche de circuit. Ainsi, dans notre nouveau circuit, la partie formée par le transistor pmos MP4 (23), l'interrupteur SW1 (20), la capacité C2 (21), la résistance R5 (18) et le transistor pmos MP1 (17) forme à la fois un générateur de rampe (à pente croissante, afin de stabiliser le convertisseur dc-dc de type mode courant pwm) imbriqué dans la boucle de contre-réaction du convertisseur dc-dc, et une adaptation du mode commun du comparateur différentiel en tension (11) qui aura pour effet (comme montré dans les équations ci-dessous) d'annuler l'offset systématique en tension qui existe dans le circuit traditionnel. Les équations suivantes peuvent être écrites : VCM = Vsg(MP1)+[R5* l(MP4)] = Vsg(MP1)+[ KIVREF-Vsg(MP2)]*(R5/R6)] En choisissant L(MP1)=L(MP2) et W(MP1)=K*W(MP2) où W et L désignent les tailles des transistors pmos MP1 (17) et MP2 (28), et étant donné que l(MP1)=K*1(MP2) grâce au miroir de courant de gain K qui est formé des deux transistors pmos MP3 (24) et MP4 (23), nous avons 20 Vsg(MP1)=Vsg(MP2) Et en choisissant K=R6/R5 (c'est-à-dire R6=K*R5), nous obtenons VCM = VREF Alors étant donné que VRS2RAMP=V(C2)+VCM+VRS, et que V(C2) est l'amplitude du signal de rampe en dent de scie qui a une faible valeur (inférieure à quelque centaines de milli volts), et que VRS est une tension de faible valeur (inférieure à quelque centaines de milli volts), nous avons une 25 tension de mode commun VRS2RAMP_AVG du comparateur différentiel de tension (11) qui est presque égale à VREF : VRS2RAMP_AVG = VREF. Ainsi, dans notre nouveau circuit, contrairement au circuit traditionnel, le mode commun d'entrée (VRS2RAMP_AVG = VREF) du comparateur différentiel de tension (11) n'est pas nul (ou proche de zéro), ce qui permet d'utiliser un circuit de comparateur différentiel de tension (11) simplifié qui a 30 un courant de consommation réduit et une taille réduite. Aussi, les équations de la tension de sortie VOUT du convertisseur dc-dc deviennent : VOUT = VOUT_IDEAL + VOUT_ERROR Avec VOUT_IDEAL = VREF * [1+(R1/R2)] est la valeur attendue idéalement pour VOUT (pont diviseur R1, R2) 35 Et VOUT_ERROR = (VREF- VRS2RAMP_AVG) * [(R3/R4) + ((R1/R4)*(1+(R3/R2))] = 0 Ainsi, l'offset systématique VOUT_ERROR sur la tension de sortie VOUT qui existe dans le circuit traditionnel est annulé par notre nouveau circuit, et VOUT = VOUT_IDEAL = VREF * [1+(R1/R.2)]. Un autre avantage de notre circuit est de pouvoir également et facilement annuler les dissymétries du circuit sans ajout de circuit supplémentaire dédié : en effet, si on dénomme VOFFSET l'offset lié 40 aux dissymétries du circuit, équivalent ramené en entrée du comparbteur différentiel de tension - 7 - (11), l'offset ajouté à la tension idéale de sortie est : VOUT_ERROR = (VREF- VRS2RAMP_AVG + VOFFSET)* [(R3/R4) + ((R1/R4)*(1+(R3/R2))] VCM = Vsg(MP1)+[R5* l(MP4)] = Vsg(MP1)+[ KIVREF-Vsg(MP2)r(R5/R6)] Etant donné que Vsg(MP1)=Vsg(MP2), l'équation ci-dessus devient: VCM = Vsg(MP1)+[ KIVREF-Vsg(MP1)]*(R5/R6)] Etant donné que VRS2RAMP_AVG = VCM, nous obtenons: VOUT_ERROR = VERROR * H Où VERROR = VREF - Vsg(MP1) - (KIVRÉF-Vsg(MP1)]*(R5/R6)) + VOFFSET Et H=(R3/R4) + ((R1/R4)*(1+(R3/R2)) VERROR = ([VREF - Vsg(MP1)] * [1- K*(R5/R6)]) + VOFFSET Ainsi, l'offset VERROR lié aux dissymétries (VOFFSET) du circuit peut être annulé en ajustant et choisissant la résistance R6 tel que : K*(R5/R6) = 1 + [VOFFSET/ (VREF - Vsg(MP1))] Ce circuit comporte: Une inductance Ll (1), dont la borne positive est connectée à l'alimentation VDD du circuit. Une diode de puissance D1 (2) dont l'anode est connectée à la borne négative de l'inductance Ll (1), et dont la cathode est connectée à la sortie VOUT du circuit. Une capacité Cl (3) qui est connectée entre la sortie VOUT du circuit et la masse. Une résistance RS (5) de petite valeur, dont la borne négative est connectée à la masse. Un transistor nmos de puissance MN1 (4) dont le drain est connecté à la borne négative de l'inductance Ll (1), et dont la source est connectée à la borne positive de la résistance RS (5). Un circuit (6) dont la sortie pilote la grille du transistor nmos de puissance MN1 (4). Un générateur de signal digital en forme de pulse (10), deux portes NOR (8) et (9), et un inverseur (7). Le générateur de signal digital en forme de pulse (10) a sa sortie connectée à la première entrée de la porte NOR (9). La sortie de la porte NOR (8) est connectée à la deuxième entrée de la porte NOR (9). La sortie de la porte NOR (9) est connectée à la fois à la deuxième entrée de la porte NOR (8) et à l'entrée de l'inverseur (7). La sortie de l'inverseur (7) est connectée à l'entrée du circuit (6). Un comparateur différentiel de tension (11), dont la sortie est connectée à la première entrée de la porte NOR (8). Un pont diviseur résistif formé de deux résistance R1 (12) et R2 (13). La borne positive de la résistance R1 (12) est connectée à la sortie VOUT du circuit. La borne négative de la résistance R1 (12) est connectée à la borne positive de la résistance R2 (13). La borne négative de la résistance R2 (13) est connectée à la masse. Un amplificateur différentiel de tension (16) et deux résistances R3 (14) et R4 (15). La résistance R3 (14) a sa borne positive connectée à la borne positive de la résistance R2 (13). La résistance R3 (14) a sa borne négative connectée à la fois à la borne - 8 - positive de la résistance R4 (15) et à l'entrée négative de l'amplificateur différentiel de tension (16). La borne négative de la résistance R4 (15) est connectée à la fois à sortie de l'amplificateur différentiel de tension (16) et à l'entrée négative du comparateur différentiel de tension (11). L'entrée positive de l'amplificateur différentiel de tension (16) est connectée à la référence de tension VREF du circuit. Un amplificateur différentiel de tension (26), un transistor nmos MN2 (25), un transistor pmos MP2 (28), et une résistance R6 (27). Le transistor pmos MP2 (28) a sa grille et son drain connectés à la masse. Le transistor pmos MP2 (28) a sa source connectée à la borne négative de la résistance R6 (27). Le transistor nmos MN2 (25) a sa source 10 connectée à la fois à la borne positive de la résistance R6 (27) et à l'entrée négative de l'amplificateur différentiel de tension (26). L'amplificateur différentiel de tension (26) a son entrée positive connectée à la référence de tension VREF du circuit. L'amplificateur différentiel de tension (26) a sa sortie connectée à la grille du transistor nmos MN2 (25). 15 Un miroir de courant formé de deux transistors pmos MP3 (24) et MP4 (23). Les transistors pmos MP3 (24) et MP4 (23) ont leurs sources connectées à l'alimentation VDD du circuit. Les transistors pmos MP3 (24) et MP4 (23) ont leurs grilles connectées à la fois au drain du transistor pmos MP3 (24) et au drain du transistor nmos MN2 (25). Un transistor pmos MP1 (17), une résistance R5 (18), deux capacités C3 (19) et C2 20 (21), un interrupteur SW1 (20), un générateur de signal digital en forme de pulse (22). Le générateur de signal digital en forme de pulse (22) a la même fréquence que le générateur de signal digital en forme de pulse (10) et commande l'ouverture et la fermeture de l'interrupteur SW1 (20). L'interrupteur SW1 (20) est connecté en parallèle avec la capacité C2 (21). La borne positive de la capacité C2 (21) est connectée à la 25 fois au drain du transistor pmos MP4 (23) et à l'entrée positive du comparateur différentiel de tension (11). La borne négative de la capacité C2 (21) est connectée à la fois à la borne positive de la résistance R5 (18) et à la borne positive de la capacité C3 (19). La borne négative de la résistance R5 (18) est connectée à la source du transistor pmos MP1 (17). Le drain du transistor pmos MP1 (17) est connecté à la masse. La 30 grille du transistor pmos MP1 (17) est connectée à la fois à la borne négative de la capacité C3 (19) et à la borne positive de la résistance RS (5). REVENDICATIONS1. Elévateur de tension de type mode courant pwm (ou MLI, signifiant modulation de largeur d'impulsions) avec générateur de rampe imbriqué et annulation d'offset, caractérisé en ce qu'il est un circuit commuté de type dc-dc élévateur de tension de type mode courant pwm dont le générateur de rampe en dent de scie est imbriqué dans la boucle de contre-réaction de la mesure en courant du convertisseur dc-dc, et dont le mode commun du comparateur différentiel de tension est non nul et augmenté à une valeur appropriée qui permet de pouvoir utiliser un circuit de comparateur différentiel de tension simplifié, et qui permet d'éliminer l'offset en tension qui est systématiquement crée en sortie des circuits traditionnels, et qui permet aussi d'annuler l'offset en tension qui résulte des dissymétries du circuit sans ajout de circuit supplémentaire dédié, et en ce qu'il comporte : - une inductance L1 (1), dont la borne positive est connectée à l'alimentation VDD du circuit - une diode de puissance D1 (2) dont l'anode est connectée à la borne négative de l'inductance L1 (1), et dont la cathode est connectée à la sortie VOUT du circuit - une capacité Cl (3) qui est connectée entre la sortie VOUT du circuit et la masse - une résistance RS (5) de petite valeur, dont la borne négative est connectée à la masse - un transistor nmos de puissance MN1 (4) dont le drain est connecté à la borne négative de l'inductance L1 (1), et dont la source est connectée à la borne positive de la résistance RS (5) - un circuit (6) dont la sortie pilote la grille du transistor nmos de puissance MN1 (4) - un générateur de signal digital en forme de pulse (10), deux portes NOR (8) et (9), et un inverseur (7), ledit générateur de signal digital en forme de pulse (10) a sa sortie connectée à la première entrée de la porte NOR (9), ladite porte NOR (8) a sa sortie connectée à la deuxième entrée de la porte NOR (9), ladite porte NOR (9) a sa sortie connectée à la fois à la deuxième entrée de la porte NOR (8) et à l'entrée de l'inverseur (7), ledit inverseur (7) a sa sortie connectée à l'entrée du circuit (6) - un comparateur différentiel de tension (11), dont la sortie est connectée à la première entrée de la porte NOR (8) - un pont diviseur résistif formé de deux résistance R1 (12) et R2 (13), ladite résistance R1 (12) a sa borne positive connectée à la sortie VOUT du circuit, ladite résistance R1 (12) a sa borne négative connectée à la borne positive de la résistance R2 (13), ladite résistance R2 (13) a sa borne négative connectée à la masse - un amplificateur différentiel de tension (16) et deux résistances R3 (14) et R4 (15), ladite résistance R3 (14) a sa borne positive connectée à la borne positive de la résistance R2 (13), ladite résistance R3 (14) a sa borne négative connectée à la fois à la borne positive de la résistance R4 (15) et à l'entrée négative de l'amplificateur différentiel de tension (16), la dite résistance R4 (15) a sa borne négative connectée à la fois à sortie de l'amplificateur différentiel de tension (16) et à l'entrée-négative du comparateur différentiel de tension (11), ledit amplificateur différentiel de tension (16) a son entrée positive connectée à la référence de tension VREF du circuit- 10 - - un amplificateur différentiel de tension (26), un transistor nmos MN2 (25), un transistor pmos MP2 (28), et une résistance R6 (27), ledit transistor pmos MP2 (28) a sa grille et son drain connectés à la masse, ledit transistor pmos MP2 (28) a sa source connectée à la borne négative de la résistance R6 (27), ledit transistor nmos MN2 (25) a sa source connectée à la fois à la borne positive de la résistance R6 (27) et à l'entrée négative de l'amplificateur différentiel de tension (26), ledit amplificateur différentiel de tension (26) a son entrée positive connectée à la référence de tension VREF du circuit, ledit amplificateur différentiel de tension (26) a sa sortie connectée à la grille du transistor nmos MN2 (25) - un miroir de courant formé de deux transistors pmos MP3 (24) et MP4 (23), lesdits transistors pmos MP3 (24) et MP4 (23) ont leurs sources connectées à l'alimentation VDD du circuit, lesdits transistors pmos MP3 (24) et MP4 (23) ont leurs grilles connectées à la fois au drain du transistor pmos MP3 (24) et au drain du transistor nmos MN2 (25) - un transistor pmos MP1 (17), une résistance R5 (18), deux capacités C3 (19) et C2 (21), un interrupteur SW1 (20), un générateur de signal digital en forme de pulse (22), ledit générateur de signal digital en forme de pulse (22) a la même fréquence que le générateur de signal digital en forme de pulse (10) et commande l'ouverture et la fermeture de l'interrupteur SW1 (20), ledit interrupteur SW1 (20) est connecté en parallèle avec la capacité C2 (21), ladite capacité C2 (21) a sa borne positive connectée à la fois au drain du transistor pmos MP4 (23) et à l'entrée positive du comparateur différentiel de tension (11), ladite capacité 02 (21) a sa borne négative connectée à la fois à la borne positive de la résistance R5 (18) et à la borne positive de la capacité C3 (19), ladite résistance R5 (18) a sa borne négative connectée à la source du transistor pmos MP1 (17), ledit transistor pmos MP1 (17) a son drain connecté à la masse, ledit transistor pmos MP1 (17) a sa grille connectée à la fois à la borne négative de la capacité C3 (19) et à la borne positive de la résistance RS (5)25