Brevet FR2979467A1 — publié le 20130301

DISPOSITIF MICROELECTRONIQUE DOTE DE CELLULES MÉMOIRES RESISTIVES EMPILEES DESCRIPTION DOMAINE TECHNIQUE La présente invention se rapporte au domaine de la microélectronique, et plus particulièrement à celui des mémoires, et a pour but de présenter une mémoire formée de cellules empilées et dotées chacune d'au moins un élément mémoire à résistance variable et non-volatile, ainsi qu'un procédé de réalisation d'une telle mémoire. La présente invention apporte des améliorations notamment en termes de densité 15 d'intégration. ART ANTÉRIEUR Des cellules mémoires dites « résistives » permettent de conférer aux dispositifs mémoires un caractère non volatile tout en en ayant un faible 20 encombrement. Il existe plusieurs types de cellules mémoires résistives parmi lesquelles figurent les cellules STTRAM (pour « Spin-transfer torque random access memory »), les cellules PCRAM (pour « Phase- 25 change random access memory »), les cellules PMC (pour « programmable metallization cell ») , les cellules MRAM (pour « Magnetic Random Access Memory »), et les cellules RRAM (pour « Resistive Random Access memory »). Ces cellules mémoires ont un principe commun 30 de fonctionnement : leurs changements d'états sont dus à des changements de résistivité d'un matériau disposé entre deux électrodes. Il est connu de regrouper de telles cellules mémoires sous forme d'un matrice ou 5 « crossbar » ou d'une série d'éléments de mémorisation à résistance variable. Le document US 2007/0242496 présente un dispositif de mémoire résistive comprenant une pluralité de cellules dotées chacun d'un élément à 10 mémoire résistive mis en série avec un transistor de sélection. Dans un tel dispositif, les cellules sont disposées côte à côte sur un substrat. Il se pose le problème de réaliser une mémoire à cellules mémoires résistives ayant une 15 densité d'intégration améliorée. EXPOSÉ DE L'INVENTION La présente invention concerne tout d'abord un dispositif microélectronique mémoire comprenant une pluralité d'étages superposés formant une pile donnée, 20 au moins un étage donné de ladite pile étant formé d'au moins un élément mémoire à résistance variable comprenant une zone de matériau de résistivité variable interposée entre une première électrode et une deuxième électrode, et d'au moins un transistor interrupteur 25 comprenant une structure semi-conductrice formant au moins un canal, ledit élément mémoire et ledit transistor interrupteur étant connectés entre eux en parallèle par l'intermédiaire d'une première ligne conductrice sur laquelle ledit élément mémoire et ledit 30 transistor interrupteur reposent et d'une deuxième ligne conductrice. La pile donnée peut comprendre au moins un autre étage formé d'au moins un autre élément mémoire à résistance variable et d'au moins un autre transistor interrupteur, ledit autre élément mémoire et ledit autre transistor interrupteur étant connectés entre eux en parallèle par l'intermédiaire de ladite deuxième ligne conductrice, et d'une troisième ligne conductrice. Le dispositif mémoire suivant l'invention 10 peut ainsi comprendre plusieurs étages mémoires superposés. Selon une possibilité de mise en oeuvre, ladite première ligne conductrice formant ou étant connectée à une ligne de bit de la mémoire. 15 Selon une possibilité de mise en oeuvre, la pile donnée peut appartenir à un ensemble de plusieurs piles juxtaposées d'étages mémoires superposés, le dispositif comprenant en outre des moyens de sélection de pile permettant de sélectionner une pile parmi ledit 20 ensemble de piles juxtaposées. Selon une possibilité de mise en oeuvre, l'ensemble de piles juxtaposées peut avoir un agencement matriciel en un ensemble de lignes de piles et en un ensemble de colonnes de piles, lesdits moyens 25 de sélection de pile comprenant au moins un transistor de sélection connecté à ladite pile donnée, ledit transistor de sélection ayant une grille connectée à une ligne conductrice de sélection de pile partagée par des piles d'une ligne donnée de piles. Le transistor de sélection peut avoir en outre une électrode connectée à une ligne de mot partagée par des piles de ladite ligne donnée. La pile donnée peut appartenir également à 5 une colonne donnée dudit agencement matriciel, ladite première ligne conductrice et ladite deuxième ligne conductrice dudit étage donné étant partagées par une pluralité d'autres étages mémoires appartenant respectivement à d'autres piles de ladite colonne 10 donnée. Selon une possibilité de mise en oeuvre, la pile donnée peut appartenir également à une colonne donnée dudit agencement matriciel, le transistor interrupteur dudit étage donné comprenant une grille 15 connectée à une ligne de polarisation de grille, partagées par une pluralité de grilles de transistors interrupteurs appartenant à d'autres étages mémoires d'autres piles de ladite colonne donnée. Selon une possibilité de mise en oeuvre, la 20 pile donnée peut s'étendre dans une direction donnée, ladite structure semi-conductrice dudit transistor interrupteur appartenant audit étage donné s'étendant dans ladite direction donnée. Selon une possibilité, la structure semi25 conductrice peut être partagée par plusieurs transistors interrupteurs de ladite pile donnée. La présente invention concerne également un procédé de réalisation d'un dispositif microélectronique de mémoire comprenant une pluralité 30 d'étages mémoires superposés et formant au moins une pile comprenant des étapes de : a) formation sur une première ligne conductrice d'un premier élément mémoire à résistance variable d'un étage mémoire donné comprenant une zone de matériau de résistivité variable interposée entre une première électrode et une deuxième électrode, b) formation sur ladite première ligne conductrice d'une structure semi-conductrice destinée à former au moins un canal d'un premier transistor interrupteur dudit étage mémoire donné, ledit premier élément mémoire et ladite structure semi-conductrice dudit premier transistor interrupteur étant destinés à être connectés par l'intermédiaire de ladite première ligne conductrice et d'une deuxième ligne conductrice. Selon une possibilité de mise en oeuvre du 15 procédé dans lequel ladite pile donnée s'étend dans une direction donnée, ladite structure semi-conductrice dudit premier transistor interrupteur peut être formée de manière à s'étendre dans ladite direction donnée. Selon une possibilité de mise en oeuvre, 20 préalablement à l'étape b), le procédé peut comprendre des étapes de : - formation sur une première couche isolante réalisée sur ladite première ligne conductrice d'une zone métallique en regard de ladite première 25 ligne conductrice, - formation d'une deuxième couche isolante sur ladite zone métallique, - formation d'un trou traversant la deuxième couche isolante, ainsi que la première couche 30 isolante, le trou étant réalisé de manière à avoir un fond dévoilant ladite première ligne conductrice et au moins une paroi verticale dévoilant ladite zone métallique, l'étape b) comprenant le remplissage dudit trou à l'aide d'un matériau semi-conducteur de manière à former ladite structure semi-conductrice, ladite structure étant entourée d'au moins une portion restante de ladite zone métallique formant une grille dudit premier transistor interrupteur. Selon une possibilité de mise en oeuvre du procédé, le trou peut être réalisé de manière à traverser une portion de ladite zone métallique, au moins une portion restante de ladite zone métallique étant dévoilée par ladite paroi verticale du trou. Selon un possibilité de mise en oeuvre, la zone métallique peut être formée à partir d'une couche 15 métallique dans laquelle la deuxième électrode dudit élément mémoire est également réalisée. Après l'étape b), le procédé peut comprendre : la formation d'une deuxième ligne conductrice en contact avec ladite deuxième électrode 20 dudit premier élément mémoire et avec ladite structure semi-conductrice. Selon une possibilité de mise en oeuvre, le procédé peut comprendre en outre, après la formation de ladite deuxième ligne conductrice, des étapes de : 25 - formation sur ladite deuxième ligne conductrice d'au moins un deuxième élément mémoire à résistance variable comprenant une zone de matériau de résistivité variable interposée entre une première électrode et une deuxième électrode, 30 - formation sur ladite deuxième ligne conductrice d'une deuxième structure semi-conductrice verticale destinée à former un canal d'un deuxième transistor interrupteur, - formation d'une troisième ligne conductrice en contact avec ladite deuxième électrode dudit deuxième élément mémoire et ladite deuxième structure semi-conductrice dudit deuxième transistor interrupteur. Selon une possibilité de mise en oeuvre, avant l'étape b), le procédé peut comprendre : la 10 formation d'une deuxième ligne conductrice sur ladite deuxième couche isolante en contact avec ladite deuxième électrode dudit élément mémoire et ladite structure semi-conductrice. Selon une possibilité de mise en oeuvre, 15 préalablement à la formation dudit trou, ladite deuxième ligne conductrice peut réalisée sur ladite deuxième couche isolante. Le procédé peut alors comprendre en outre des étapes de : - formation sur ladite deuxième ligne 20 conductrice d'au moins un deuxième élément mémoire à résistance variable comprenant une zone de matériau de résistivité variable interposée entre une première électrode et une deuxième électrode, ledit trou étant réalisé en outre de manière à traverser ladite deuxième 25 ligne conductrice, ladite structure formée à l'étape b) étant en contact avec ladite première ligne métallique et ladite deuxième ligne métallique. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à 30 la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1B illustrent un exemple de dispositif mémoire suivant l'invention formé d'une 5 pluralité d'étages mémoires empilés et dotés chacun d'une cellule mémoire résistive ; - les figures 2A-2D illustrent différents modes de fonctionnement de cet exemple de dispositif mémoire ; 10 - les figures 3A-3D illustrent un exemple de dispositif mémoire suivant l'invention formé de plusieurs piles d'étages mémoires juxtaposées, les piles étant agencées selon une matrice de piles ; - les figures 4A-4K illustrent un premier 15 exemple de procédé de réalisation d'un dispositif mémoire suivant l'invention ; - les figures 5A-5C illustrent un deuxième exemple de procédé de réalisation d'un dispositif mémoire suivant l'invention ; 20 - les figures 6A-6M illustrent un troisième exemple de procédé de réalisation d'un dispositif mémoire suivant l'invention ; - les figures 7A-7B illustrent deux exemples d'empilements mémoires mis en oeuvre à l'aide 25 d'un procédé de réalisation suivant l'invention ; Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. 30 Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de dispositif microélectronique 5 de mémoire non-volatile à structure verticale suivant l'invention, va à présent être donné en liaison avec les figures LA-1B. Cette mémoire est non-volatile et dotée de k étages N1 Nk de cellules mémoires C1 Ck ou 10 éléments de mémorisation Ci,_,Ck empilé(e)s. Ces k étages N1 Nk de cellules mémoires C1,...,Ck peuvent ainsi former une pile d'une mémoire ayant un agencement matriciel et comportant plusieurs piles telle que celle représentée sur les figures lA 15 et 1B. Un étage de cette pile est formé d'une cellule mémoire à résistance variable ou modulable également appelée élément mémoire, et d'un élément interrupteur associé qui est sous la forme d'un 20 transistor interrupteur. L'élément mémoire et le transistor interrupteur sont connectés en parallèle. Suivant l'état dans lequel se trouve l'interrupteur, « ouvert » ou « fermé », auquel il est associé, un élément mémoire peut être ou non 25 sélectionné au sein de la pile auquel il appartient. La pile peut comprendre ainsi k étages mémoires chacun des étages pouvant être doté d'un élément mémoire parmi k éléments mémoire Ck superposés, et d'un élément interrupteur parmi k 30 éléments interrupteurs superposés. Un étage mémoire peut également comporter deux lignes conductrices parmi un ensemble de lignes conductrices Llf ..., Lk superposées, ces deux lignes permettant de connecter en parallèle un élément mémoire C1,...,Ck et un transistor interrupteur Ti,..., Tk. Les éléments mémoire C1,...,Ck peuvent être formés chacun d'un empilement mémoire comprenant une première zone conductrice 112 formant une première électrode surmontée d'une zone 118 à base d'un matériau donné dont la résistivité est destinée à être modulée, cette zone 118 étant elle-même surmontée d'une zone conductrice formant une deuxième électrode 121. La résistance de la zone 118 peut être ainsi modifiée en fonction de la manière dont la première électrode 112 et la deuxième électrode 121 sont polarisées. L'empilement mémoire peut être par exemple prévu de sorte que la résistance de la zone 118 peut être modifiée, et passer d'un état dit « de haute résistance » à un état dit « de faible résistance », par établissement de chemins conducteurs en appliquant des potentiels adaptés sur la première électrode 112 et la deuxième électrode 121. Le matériau donné de la zone 118 peut être par exemple un matériau diélectrique, en particulier lorsque les cellules ou éléments mémoires C1,...,Ck sont de type RRAM (RRAM for « resistive random access memory »). Les transistors interrupteurs Ti,-,Tk comprennent chacun une zone de canal et des zones de source et de drain formées dans une structure semi- conductrice 132 qui peut être sous forme d'un barreau vertical. Par « vertical » on entend ici que la direction de la structure correspond à la direction dans laquelle la pile d'éléments de mémorisation Ci,-,Ck et de transistors Tk s'étend c'est à dire une direction définie par le vecteur du repère orthogonal [0;i; j ;ii] sur la figure 1A. Les transistors interrupteurs comportent également une grille sous forme d'au moins une zone conductrice 122 disposée autour du barreau semi-conducteur 132. Au sommet de la pile d'étages 1\11,...,Nk un transistor de sélection 190 de pile, peut être prévu. Ce transistor 190 peut être destiné à fonctionner en interrupteur et comporte une électrode 191 connectée à une ligne Lk disposée au sommet de l'empilement parmi l'ensemble des lignes conductrices Llf ..., Lk, une électrode 195 connectée à une ligne de mot (non représentée sur les figures 1A-1B) ainsi qu'une grille 193 connectée à une ligne de sélection de pile (la ligne de sélection de pile n'étant pas non plus représentée sur les figures 1A-1B). La première ligne conductrice L1 sur laquelle repose la pile peut quant à elle jouer le rôle d'une, ou être connectée à une, ligne de bit. Sur les figures 2A-2D, différents modes de 25 fonctionnement d'une pile d'éléments mémoires C1,...,Ck telle que décrite précédemment, vont à présent être donnés. Dans le mode de fonctionnement illustré sur la figure 2A, le transistor de sélection 190 est 30 polarisé par l'intermédiaire d'une ligne de mot et d'une ligne de sélection de pile (la ligne de mot et la ligne de sélection n'étant pas représentés sur les figures 2A-2B) de sorte que ce transistor 190 est bloqué, la colonne d'étages mémoires 1\11,...,Nk, n'étant alors pas sélectionnée. Dans ce mode de fonctionnement, les transistors interrupteurs TI,...,Tk sont également bloqués. Dans le mode de fonctionnement illustré sur la figure 2B, le transistor de sélection 190 est également polarisé de manière à être équivalent à un interrupteur ouvert, la pile d'étages mémoires 1\11,-,Nk, n'étant pas sélectionnée, les transistors interrupteurs Ti,...,Tk étant quand à eux fermés. Un tel mode peut être mis en oeuvre afin de limiter les perturbations dans les cellules mémoires situées en-dessous de ce transistor de sélection 190 d'être perturbées par d'autres éléments du dispositif. Dans le mode de fonctionnement illustré sur la figure 2C, le transistor de sélection 190 est polarisé de sorte qu'il est équivalent à un interrupteur fermé. Les transistors Ti,...,Tk sont quand à eux également équivalents à des interrupteurs fermés. Ce mode de fonctionnement peut être utilisé par exemple avant un mode de programmation dans lequel on provoque l'ouverture du transistor en parallèle d'un point mémoire résistif que l'on souhaite programmer ou lire. Dans le mode de fonctionnement illustré sur la figure 2D, le transistor de sélection 190 est également polarisé de sorte qu'il est équivalent à un interrupteur fermé. La pile d'étages mémoires 1\11,-,Nk, est ainsi sélectionnée. Parmi les transistors interrupteurs un transistor interrupteur donné Ti appartenant à un étage donné Ni est polarisé de manière à être bloqué ou à fonctionner comme un interrupteur ouvert, tandis que les autres transistors sont polarisés de manière à fonctionner comme des interrupteurs fermés. Ainsi, un élément mémoire donné Ci appartenant à l'étage donné Ci de ladite pile a été sélectionné. On peut alors écrire, ou effacer, ou lire des données dans cet élément mémoire donné. Sur les figures 3A-3D, un exemple de dispositif microélectronique matriciel d'une mémoire suivant l'invention est donné. Cette mémoire est agencée en une matrice m*n, formée de m rangées, que l'on appellera « lignes », de piles, entrecroisées avec n rangées, que l'on appellera « colonnes », de piles. Sur la figure 3A, cette mémoire est représentée selon une vue de dessus et comporte m lignes de mot WL1,...,WLm chacune pouvant être connectée à une ligne donnée de piles. Les lignes de mot WL1,...,WLm peuvent être disposées de manière à surmonter les piles de ladite ligne donnée de piles. La mémoire comporte également n lignes de bits BL1,...,BLn, chacune des lignes de bit pouvant être connectée à une colonne donnée de piles et pouvant être disposée de manière à être surmontée par les piles appartenant à cette colonne donnée de piles. Au sein d'une colonne de piles, les transistors interrupteurs appartenant à des piles différentes mais situés respectivement dans des étages de même niveau, ont des grilles connectées entre elles par l'intermédiaire d'une ligne de polarisation appelée ligne de sélection de grille. Sur la figure 3B, une colonne donnée de la matrice est représentée selon une vue en coupe transversale (ladite coupe transversale suivant un plan de coupe passant par le segment A'A indiqué sur la figure 3A et qui est orthogonal au plan de cette figure 3A ou au plan [0; i ;ii] du repère orthogonal [0; i ;J;ii] indiqué sur cette figure). Dans une pile donnée de cette colonne, un transistor interrupteur appartenant à un étage donné Ni d'une pile donnée d'une colonne de piles donnée, comporte une grille connectée à une ligne de sélection de grille GSLi partagée par plusieurs autres transistors interrupteurs situés dans d'autres piles de ladite colonne donnée, au même niveau que le dit étage Ni donné. Ainsi, une pile de k étages mémoires est connectée à k lignes de sélection de grilles GSL1,..., GSLk. Sur la figure 3C, une colonne donnée de la matrice est représentée selon une vue en coupe transversale (ladite coupe transversale suivant un plan de coupe passant par le segment B'B indiqué sur la figure 3A et qui est orthogonal au plan de cette figure 3A ou au plan [0; i ;If] du repère orthogonal [0;1; j;k ] indiqué sur cette figure). Les piles de cette colonne, reposent sur une même ligne de bit BL1, chaque pile étant surmontée par une ligne de mot WL1,...,WLm. Sur la figure 3D, une ligne donnée de la matrice est représentée selon une vue en coupe transversale (ladite coupe transversale suivant un plan de coupe passant par le segment C'C indiqué sur la figure 3A et qui est orthogonal au plan de cette figure 3A c'est à dire au plan [0; ;If] du repère orthogonal [0; i ;J;ii]. Les piles de cette ligne, reposent respectivement sur des lignes de bit BLn et sont surmontées chacune par une même ligne de mot WL1 et une même ligne de sélection de pile PSL1. Un premier exemple de réalisation d'un dispositif de mémoire suivant l'invention va à présent être donné en liaison avec les figures 4A-4K. Ce dispositif peut être réalisé à partir d'une ligne métallique 107 par exemple à base de cuivre, qui peut être disposée dans une couche isolante 105, par exemple à base de SiO2 et séparée de cette couche isolante 105 par l'intermédiaire d'une couche barrière de diffusion 106, par exemple à base de TaN ou de TiN (figure 4A). La ligne métallique 107 peut être destinée à former une électrode inférieure pour une cellule mémoire ou un élément mémoire d'une mémoire résistive. Une zone métallique 109 est ensuite formée sur la ligne métallique 107. Cette zone métallique 109 peut servir de contact ohmique pour un transistor interrupteur (figure 4B). On forme ensuite une couche de matériau diélectrique 113, par exemple à base de SiO2 (figure 4C), dans laquelle on réalise au moins une ouverture 115 traversant la couche diélectrique 113 ainsi que la zone métallique 109, cette ouverture 115 dévoilant la ligne métallique 107 (figure 4D). On dépose ensuite une couche d'un matériau de résistivité variable, qui peut être destinée par exemple à former un électrolyte solide d'un élément de mémoire résistive. Cette couche peut être à base d'un matériau diélectrique 117 tel que par exemple un oxyde d'Hafnium, ou un oxyde de Tantale, ou un oxyde de Tungstène, ou un oxyde de Silicium, ou un oxyde d'Aluminium, ou un oxyde de Titane, ou un oxyde de Nickel, ou un oxyde de Cobalt, ou un oxyde d'un autre métal de transition, ou un verre de chalcogénure tel que par exemple du GeS., ou du GeTe. (figure 4E). Cette couche est ensuite gravée, de manière à conserver une zone 118 au niveau de l'ouverture 115 et qui est en contact avec la ligne métallique 107. Puis, on forme une couche métallique, par exemple à base de TiN ou de TaN ou de Ru, ou de Pt, ou 15 d'Ir, dans laquelle on réalise des zones conductrices 121, 122 par gravure, une première zone conductrice 121 étant disposée sur et en contact avec la zone 118, tandis qu'une deuxième zone conductrice 122 est disposée à côté de la première zone conductrice 121 et 20 en regard de la ligne métallique 107. La première zone conductrice 121 est ainsi prévue pour former une électrode supérieure de la cellule mémoire résistive tandis que la deuxième zone conductrice 122 est quant à elle destinée à former une électrode de grille du 25 transistor interrupteur (figure 4F). On forme ensuite une autre couche de matériau diélectrique 125, par exemple à base de SiO2 (figure 4G), puis on réalise un trou 131 dévoilant la zone métallique 109 et traversant la couche 30 diélectrique 125, puis la deuxième zone conductrice 122 ainsi que la couche diélectrique 113. Les parois du trou 131 dévoilent des portions 121a de la zone conductrice 122 (figure 4H). On dépose ensuite un matériau semiconducteur 133 dans le trou 131, de manière à réaliser 5 une structure semi-conductrice sous forme d'un barreau 132 vertical. Dans cette structure semi-conductrice, au moins une zone de canal, au moins une zone de source et au moins une zone de drain pour le transistor interrupteur (figure 41). Le transistor interrupteur 10 peut être par exemple de type JFET à canal vertical. Par « vertical », on entend ici une direction orthogonale au support ou au plan principal du support sur lequel le dispositif est réalisé, c'est-à-dire une direction définie par le vecteur j du 15 repère orthogonal [0;i; j ;k]. Le barreau 132 est entouré de portions 121a issues de la zone conductrice 122 traversée par le barreau 132. Ces portions 121a forment une grille pour le transistor interrupteur à structure semi-conductrice verticale (figure 4J). 20 On peut ensuite effectuer une étape de polissage afin de retirer du matériau semi-conducteur dépassant au dessus de la couche diélectrique 125. Puis, on dépose une couche de matériau conducteur 134, par exemple un matériau métallique tel 25 que du Ti ou du Ta. On grave ensuite la couche de matériau conducteur 134, puis on forme une couche isolante 135, puis une ouverture dans cette couche isolante 135 dévoilant la couche de matériau conducteur 134. Dans cette ouverture, on forme une couche barrière 30 de diffusion 136 ainsi qu'une deuxième ligne métallique 137 (figure 4K). On peut ensuite réitérer le procédé qui vient d'être décrit un nombre k-1 de fois (avec k supérieur ou égal à 1) afin de réaliser k cellules mémoires empilées associées chacune à un transistor interrupteur. Dans l'exemple qui vient d'être décrit, la ligne métallique 107, peut être destinée à former à la fois une ligne de bit et une électrode inférieure pour l'élément mémoire. Un deuxième exemple de procédé de réalisation d'un dispositif mémoire suivant l'invention va à présent être donné en liaison avec les figures 5A-5C. Ce procédé diffère du précédent en ce que 15 l'ouverture 115 à travers la couche diélectrique 113 est réalisée de manière à dévoiler le dessus de la zone métallique 109, cette zone n'étant, dans cet exemple de réalisation, pas gravée à travers l'ouverture 115 (figure 5A). 20 On forme ensuite une zone d'électrolyte solide 118 en contact avec la zone métallique 109, puis la première zone conductrice 121 destinée à former une électrode supérieure de mémoire résistive et la deuxième zone conductrice 122 destinée à former une 25 électrode de grille du transistor interrupteur associé. Puis, on réalise les zones de canal, de source et de drain pour ce transistor, par remplissage d'un trou à l'aide de matériau semi-conducteur, de manière à réaliser une structure semi-conductrice sous 30 forme d'un barreau vertical (figure 5B). On réalise ensuite la deuxième ligne métallique en contact avec le transistor interrupteur et connectée avec l'électrode supérieure de la cellule de mémoire résistive (figure 5C). On peut ensuite réitérer le procédé qui vient d'être décrit un nombre donné de fois afin de réaliser d'autres étages d'une pile d'étages mémoires, chaque étage étant pourvu d'une cellule mémoire ou d'un élément mémoire à résistance modulable connecté(e) en parallèle avec un transistor interrupteur. Un troisième exemple de procédé de réalisation d'un dispositif mémoire suivant l'invention va à présent être donné en liaison avec les figures 6A-6M. On réalise tout d'abord un dispositif tel qu'illustré sur la figure 6A, comprenant une ligne métallique 107 par exemple à base de cuivre disposée dans une couche isolante 105, et séparée de cette couche isolante 105 par l'intermédiaire d'une couche barrière de diffusion 106, par exemple à base de TaN ou de TiN. Ensuite, une zone métallique 109 est réalisée sur la ligne métallique 107 et permet de former un contact ohmique pour un transistor (figure 6B). On forme ensuite une couche de matériau diélectrique 113, par exemple à base de SiO2 (figure 6C), dans laquelle une ouverture 115 dévoilant la ligne métallique 107 est réalisée (figure 6D). Puis, on dépose une couche destinée à former un électrolyte solide de mémoire résistive. Cette couche peut être à base d'un matériau diélectrique 117 tel que par exemple un oxyde de métal de transition, ou un verre de chalcogénure (figure 6E). Cette couche est ensuite gravée, de manière à conserver une zone 118 formant un électrolyte solide au niveau de l'ouverture 115 et qui est en contact avec la ligne métallique 107. Puis, on forme une couche métallique, par exemple à base de TiN ou de TaN ou de Ru ou de Pt ou d'Ir, dans laquelle on réalise des zones conductrices 121, 122 par gravure, une première zone conductrice 121 étant disposée sur et en contact avec la zone 118 formant un électrolyte solide, tandis qu'une deuxième zone conductrice 122 est disposée à côté de la première zone conductrice 121 et en regard de la ligne métallique 107. La première zone conductrice 121 est prévue pour former une électrode supérieure de la cellule mémoire résistive tandis que la deuxième zone conductrice 122 est quant à elle prévue pour former une électrode de grille du transistor (figure 6F). Puis, on dépose une couche barrière de diffusion 223 de métal qui peut être par exemple à base de TaN ou de TiN (figure 6G). On forme ensuite une couche isolante 225, 25 par exemple à base de SiO2 Une étape de polissage de cette couche isolante 225 peut être réalisée (figure 6H). On forme ensuite une ouverture dévoilant la première zone conductrice 121 et traversant la couche 30 barrière 223. On remplit cette ouverture par un matériau métallique tel que par exemple du cuivre, de manière à former une zone métallique 227 en contact avec l'électrode supérieure de la cellule mémoire résistive. Une étape de polissage ou de planarisation peut être ensuite effectuée (figure 61). Puis, on forme une zone métallique 229 reposant sur la couche isolante 225 et en contact avec la zone métallique 227. On réitère ensuite les étapes décrites précédemment en liaison avec les figures 6B-6I de manière à former une pile de cellules mémoires résistives chacune juxtaposée avec une électrode de grille d'un transistor interrupteur. Le nombre de fois que ces étapes sont réitérées dépend du nombre d'étages que l'on souhaite conférer au dispositif (figure 6K). Ensuite, une fois cet empilement réalisé, on effectue un trou 231 traversant l'empilement jusqu'à atteindre la ligne métallique 107. Ce trou 231 est réalisé de manière à traverser les zones conductrices destinées à former des électrodes de grilles de transistors interrupteur, et notamment à traverser la deuxième zone conductrice 122. On remplit alors ce trou 231 d'un matériau semi-conducteur 233. Le trou 231 remplit de matériau semi-conducteur forme un via ou un élément semi-conducteur 232 vertical destiné à former des zones de canal et des zones de sources et de drains pour des transistors, les grilles de ces transistors étant quant à elles formées par les zones conductrices telles que la zone conductrice 122 traversée par l'élément semi-conducteur 232 vertical. Sur les figures 7A et 7B des exemples d'empilements d'une structure telle que celle dont la réalisation a été décrite précédemment en liaison avec les figures 5A-5K sont donnés. Le dispositif de la figure 7A comporte par exemple 8 étages N1,..., N8, empilés chaque étage étant formé d'une structure comportant un élément mémoire résistif à résistance variable mis en parallèle avec un transistor interrupteur, tandis que celui de la figure 7B comporte 4 étages N1,..., N4, empilés chaque étage étant formé d'une structure comportant un élément mémoire résistif à résistance variable, mis en parallèle avec un transistor interrupteur. Dans les exemples de dispositifs donnés sur ces figures, les piles sont surmontées chacune d'un transistor de sélection 190 dont la grille est commandée par une ligne de sélection de pile, et dont la source est commandée par une ligne de mot.20 REVENDICATIONS1. Dispositif microélectronique mémoire comprenant une pluralité d'étages (1\11,...,NJ superposés formant une pile donnée, au moins un étage donné de ladite pile étant formé d'au moins un élément mémoire (C1,...,Ck) à résistance variable comprenant une zone (118) de matériau de résistivité variable interposé entre une première électrode (112) et une deuxième électrode (121), et d'au moins un transistor interrupteur comprenant une structure semi-conductrice (132, 232) formant au moins un canal, ledit élément mémoire et ledit transistor interrupteur étant connectés entre eux en parallèle par l'intermédiaire d'une première ligne conductrice sur laquelle ledit élément mémoire et ledit transistor interrupteur reposent et d'une deuxième ligne conductrice. 2. Dispositif microélectronique mémoire 20 selon la revendication 1, dans lequel ladite pile donnée comprend au moins un autre étage formé d'au moins un autre élément mémoire à résistance variable et d'au moins un autre transistor interrupteur, ledit autre élément mémoire et ledit autre transistor 25 interrupteur étant connectés entre eux en parallèle par l'intermédiaire de ladite deuxième ligne conductrice, et d'une troisième ligne conductrice. 3. Dispositif microélectronique mémoire 30 selon l'une des revendications 1 ou 2, dans lequel lapremière ligne conductrice forme ou est connectée à une ligne de bit. 4. Dispositif microélectronique mémoire 5 selon l'une des revendications 1 à 3, dans lequel ladite pile donnée appartient à un ensemble de plusieurs piles juxtaposées d'étages mémoires superposés, le dispositif comprenant en outre des moyens de sélection de pile (190, PSL1,-,PSLm). 10 5. Dispositif microélectronique mémoire selon la revendication 4, dans lequel ledit ensemble de piles juxtaposées a un agencement matriciel en lignes de piles et en colonnes de piles, lesdits moyens de 15 sélection de pile comprenant au moins un transistor de sélection (190) connecté à ladite pile donnée, ledit transistor de sélection ayant une grille (193) connectée à une ligne conductrice de sélection de pile (PS1,1,...PSLm) partagée par des piles d'une ligne donnée 20 de piles, ledit transistor de sélection ayant en outre une électrode connectée à une ligne de mot (WL1,-,WLm) partagée par des piles de ladite ligne donnée. 6. Dispositif microélectronique mémoire 25 selon la revendication 5, dans lequel ladite pile donnée appartient également à une colonne donnée dudit agencement matriciel, ladite première ligne conductrice et ladite deuxième ligne conductrice dudit étage donné étant partagées par une pluralité d'autres étages 30 mémoires appartenant respectivement à d'autres piles de ladite colonne donnée. 7. Dispositif microélectronique mémoire selon la revendication 5 ou 6, dans lequel ladite pile donnée appartient également à une colonne donnée dudit agencement matriciel, le transistor interrupteur dudit étage donné comprenant une grille connectée à une ligne de polarisation de grille (GSL1,....,GSLk), partagée par une pluralité de grilles de transistors interrupteurs appartenant à d'autres étages mémoires d'autres piles de ladite colonne donnée. 8. Dispositif microélectronique mémoire selon l'une des revendications 1 à 7, dans lequel ladite pile donnée s'étend dans une direction donnée, ladite structure semi-conductrice (132, 232) dudit transistor interrupteur appartenant audit étage donné s'étendant dans ladite direction donnée. 9. Dispositif microélectronique mémoire selon la revendication 8, dans lequel ladite structure 20 semi-conductrice (232) est partagée par plusieurs transistors interrupteurs de ladite pile donnée. 10. Procédé de réalisation d'un dispositif microélectronique de mémoire comprenant une pluralité 25 d'étages mémoires superposés (1\11,...,NJ et formant au moins une pile comprenant des étapes de : a) formation sur une première ligne conductrice (107,107-109) d'un premier élément mémoire à résistance variable d'un étage mémoire donné 30 comprenant une zone (118) de matériau de résistivitévariable interposée entre une première électrode (112) et une deuxième électrode (121), b) formation sur ladite première ligne conductrice d'une structure semi-conductrice (132,232) 5 destinée à former au moins un canal d'un premier transistor interrupteur dudit étage mémoire donné, ledit premier élément mémoire et ladite structure semiconductrice dudit premier transistor interrupteur étant destinés à être connectés par l'intermédiaire de ladite 10 première ligne conductrice (107,107-109) et d'une deuxième ligne conductrice (134). 11. Procédé selon la revendication 10, dans lequel ladite pile donnée s'étend dans une direction 15 donnée, ladite structure semi-conductrice dudit premier transistor interrupteur étant formée de manière à s'étendre dans ladite direction donnée. 12. Procédé selon la revendication 10 ou 20 11, comprenant, préalablement à l'étape b), des étapes de : - formation sur une première couche isolante (113) réalisée sur ladite première ligne conductrice d'une zone métallique (122) en regard de 25 ladite première ligne conductrice (107, 107-109), - formation d'une deuxième couche isolante (125) sur ladite zone métallique, - formation d'un trou (131) traversant la deuxième couche isolante, ainsi que la première couche 30 isolante, le trou étant réalisé de manière à avoir un fond dévoilant ladite première ligne conductrice et aumoins une paroi verticale dévoilant ladite zone métallique, l'étape b) comprenant le remplissage dudit trou à l'aide d'un matériau semi-conducteur de manière à former ladite structure semi-conductrice, ladite structure étant entourée d'au moins une portion restante de ladite zone métallique formant une grille dudit premier transistor interrupteur. 13. Procédé selon la revendication 12, le trou étant réalisé de manière à traverser une portion de ladite zone métallique (122), au moins une portion restante (122a) de ladite zone métallique étant dévoilée par ladite paroi verticale du trou (131). 14. Procédé selon la revendication 12 ou 13, dans lequel ladite zone métallique (122) est formée à partir d'une couche métallique dans laquelle la deuxième électrode (121) dudit élément mémoire est également réalisée. 15. Procédé selon l'une des revendications 11 à 14, comprenant en outre après l'étape b) : la formation d'une deuxième ligne conductrice en contact avec ladite deuxième électrode dudit premier élément mémoire et avec ladite structure semi-conductrice. 16. Procédé selon la revendication 15, comprenant en outre, après la formation de ladite deuxième ligne conductrice, des étapes de : - formation sur ladite deuxième ligne conductrice d'au moins un deuxième élément mémoire àrésistance variable comprenant une zone de matériau de résistivité variable interposée entre une première électrode et une deuxième électrode, - formation sur ladite deuxième ligne 5 conductrice d'une deuxième structure semi-conductrice verticale destinée à former un canal d'un deuxième transistor interrupteur, - formation d'une troisième ligne conductrice en contact avec ladite deuxième électrode 10 dudit deuxième élément mémoire et ladite deuxième structure semi-conductrice dudit deuxième transistor interrupteur. 17. Procédé selon l'une des revendication 15 11 à 14, comprenant en outre, avant l'étape b) : la formation d'une deuxième ligne conductrice sur ladite deuxième couche isolante en contact avec ladite deuxième électrode dudit élément mémoire et ladite structure semi-conductrice. 20 18. Procédé selon la revendication 17, dans lequel, préalablement à la formation dudit trou, ladite deuxième ligne conductrice est réalisée sur ladite deuxième couche isolante, le procédé comprenant en 25 outre des étapes de : - formation sur ladite deuxième ligne conductrice d'au moins un deuxième élément mémoire à résistance variable comprenant une zone de matériau de résistivité variable interposée entre une première 30 électrode et une deuxième électrode, ledit trou (231) étant réalisé en outre de manière à traverser laditedeuxième ligne conductrice, ladite structure (232) formée à l'étape b) étant en contact avec ladite première ligne métallique et ladite deuxième ligne métallique.