Brevet FR2986371A1 — publié le 20130802

B11459 - 11-GR4-1021FRO1 - DD13301VR 1 PROCÉDÉ DE FORMATION D'UN VIA CONTACTANT PLUSIEURS NIVEAUX DE COUCHES SEMICONDUCTRICES Domaine de l'invention La présente invention concerne des circuits intégrés comportant des composants répartis sur plusieurs niveaux. De tels circuits intégrés comprennent un empilement d'au moins deux couches semiconductrices séparées par une couche isolante. On parle d'intégration en trois dimensions (3D), et de circuits intégrés 3D. Exposé de l'art antérieur De façon générale, dans les circuits intégrés, on cherche continuellement à augmenter la densité de composants. Une solution consiste à fabriquer des circuits intégrés comportant des composants répartis sur plusieurs niveaux de couches semiconductrices. La figure 1 est une vue en coupe représentant de façon 15 schématique un exemple de circuit intégré 3D comportant des transistors répartis sur deux niveaux de couches semiconductrices. Une couche de silicium 1 du niveau inférieur comprend des transistors MOS Tl, isolés latéralement les uns des autres, 20 dont un seul est représenté. Chaque transistor Tl comprend une grille 3 isolée de la couche 1 par un isolant de grille 5, et B11459 - 11-GR4-1021FR01 - DD13301VR 2 des espaceurs 7 entourant la grille. Des régions de source et de drain 9 s'étendent dans la couche 1 de part et d'autre de la grille 3. Une couche de siliciure métallique 11 recouvre la surface supérieure des régions de source et de drain 9. La couche de siliciure 11 peut éventuellement également recouvrir les surfaces latérales des régions de source et de drain. Une couche isolante 15 sépare la couche de silicium 1 du niveau inférieur d'une autre couche de silicium 21 du niveau supérieur. Comme la couche de silicium 1, la couche de silicium 21 comprend des transistors MOS T2, isolés latéralement les uns des autres, dont un seul est représenté. Chaque transistor T2 comprend une grille 23 isolée de la couche 21 par un isolant de grille 25, des espaceurs 27 et des régions de source et de drain 29. Une couche de siliciure métallique 31 recouvre la surface supérieure des régions de source et de drain 29, et éventuellement également les surfaces latérales de ces régions de source et de drain. Une couche isolante 35 recouvre la couche 21 et les transistors T2. Dans certaines applications, on souhaite connecter la 20 région de source ou de drain d'un transistor situé sur la couche semiconductrice du niveau supérieur à la région de source ou de drain d'un transistor situé sur la couche semiconductrice du niveau inférieur. Pour cela, on veut former un via contactant la couche semiconductrice du niveau supérieur et la couche 25 semiconductrice du niveau inférieur. Les figures 2A et 2B sont des vues en coupe illustrant de façon schématique des étapes successives d'un procédé de formation d'un via contactant deux niveaux de couches semiconductrices. 30 La figure 2A illustre une structure 3D du type de celle illustrée en figure 1 après la formation d'une ouverture 41 permettant d'accéder à la couche 21 du niveau supérieur et à la couche 1 du niveau inférieur. Avant la formation de l'ouverture 41, une étape préalable de masquage a été réalisée 35 pour protéger les régions qu'on ne souhaite pas graver. B11459 - 11-GR4-1021FR01 - DD13301VR 3 L'ouverture 41 a été formée par un procédé de gravure anisotrope, par exemple par gravure par plasma. A la fin de la gravure, le fond de l'ouverture 41 atteint une portion de la couche de siliciure 11 recouvrant la couche 1 du niveau inférieur. Le procédé de gravure est choisi de façon à graver sélectivement les couches isolantes 35, 15 mais pas la couche de silicium 21 recouverte de siliciure 31. Cependant, si la couche de silicium 21 du niveau supérieur est très mince, par exemple d'épaisseur nettement inférieure à l'épaisseur de la couche isolante 15, les couches 21, 31 risquent, comme cela est illustré, d'être partiellement ou totalement éliminées lors la formation de l'ouverture 41. La figure 2B illustre la structure 3D après remplissage de l'ouverture 41 par un matériau conducteur 48. obtient un via 49 contactant la couche 21 du niveau supérieur la couche 1 du niveau inférieur. Si la couche 21 du niveau supérieur a été entièrement éliminée à l'étape précédente, le contact sur la couche 21 est pris uniquement par la surface latérale 46, 47 des couches 21, 31. La surface de contact est beaucoup plus faible que si le contact était pris sur la surface supérieure de la couche 21 recouverte de siliciure 31, et ce d'autant plus que les couches 21, 31 sont très minces. Il en résulte que le contact électrique entre le via 49 et la région de source ou de drain de la couche 21 du niveau supérieur n'est pas bien établi. Une solution pour éviter l'élimination des couches 21, 31 du niveau supérieur lors de la formation de l'ouverture 41 consiste à augmenter l'épaisseur des régions de source et de drain 29, après la formation des espaceurs 27 et avant la formation de la couche de siliciure 31, par épitaxie localisée. Cependant, ceci entraîne une augmentation de la capacité parasite entre la grille et les régions de source et de drain des transistors du niveau supérieur, ce qui n'est pas souhaitable. de le On et B11459 - 11-GR4-1021FRO1 - DD13301VR 4 Résumé Ainsi, un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de formation d'un via contactant plusieurs niveaux de couches semiconductrices palliant au moins en partie certains des inconvénients des procédés décrits ci-dessus. Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de formation d'un via contactant deux niveaux de couches semiconductrices, permettant de protéger la couche semiconductrice du niveau supérieur pendant la formation de l'ouverture permettant d'accéder aux deux niveaux. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de formation d'un via reliant une première couche d'un niveau supérieur et une seconde couche d'un niveau inférieur, les deux couches étant entourées d'un matériau isolant, le procédé comprenant les étapes suivantes : a) former une ouverture jusqu'à atteindre un bord de la première couche, l'ouverture débordant latéralement par rapport audit bord ; b) former une couche d'un matériau de protection seulement sur ledit bord ; c) poursuivre la formation de ladite ouverture en gravant sélectivement le matériau isolant jusqu'à atteindre la seconde couche du niveau inférieur ; et d) remplir l'ouverture d'au moins un matériau conducteur de contact. Selon un mode de réalisation de la présente invention, le matériau de protection est un matériau conducteur. Selon un mode de réalisation de la présente invention, à l'étape b), la couche du matériau conducteur de protection est formée par dépôt autocatalytique. Selon un mode de réalisation de la présente invention, les première et seconde couches sont des couches de silicium recouvert d'un siliciure métallique. Selon un mode de réalisation de la présente invention, le siliciure métallique est à base d'un métal choisi dans le 35 groupe comprenant le platine et le nickel. B11459 - 11-GR4-1021FRO1 - DD13301VR Selon un mode de réalisation de la présente invention, l'épaisseur du matériau isolant séparant la première couche et les grilles de transistors formés sur la seconde couche est comprise entre 10 et 500 nm ; l'épaisseur de la première couche 5 est comprise entre 5 et 150 nm ; et à l'étape b), on forme une couche du matériau de protection d'épaisseur comprise entre 10 et 50 nm. Selon un mode de réalisation de la présente invention, le matériau conducteur de protection est choisi dans le groupe 10 comprenant le platine et le nickel. Selon un mode de réalisation de la présente invention, le matériau conducteur de contact est du tungstène. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que 15 d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, est une vue en coupe représentant de façon schématique un exemple de circuit 20 intégré 3D comportant deux niveaux de couches semiconductrices ; les figures 2A et 2B, décrites précédemment, sont des vues en coupe illustrant de façon schématique des étapes successives d'un procédé de formation d'un via contactant deux niveaux de couches semiconductrices ; et 25 les figures 3A à 3D sont des vues en coupe illustrant de façon schématique des étapes successives d'un procédé de formation d'un via contactant deux niveaux de couches semiconductrices. Par souci de clarté, de mêmes éléments ont été 30 désignés par de mêmes références dans les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. B11459 - 11-GR4-1021FRO1 - DD13301VR 6 Description détaillée Les figures 3A à 3D sont des vues en coupe illustrant de façon schématique des étapes successives d'un procédé de formation d'un via contactant deux niveaux de couches semi5 conductrices. La figure 3A représente une structure 3D du type de celle illustrée en figure 1 après la formation d'une ouverture 51 jusqu'à atteindre un bord de la couche de siliciure métallique 31 recouvrant la couche de silicium 21 du niveau 10 supérieur, l'ouverture 51 débordant latéralement par rapport au bord de la couche 31. Avant la formation de l'ouverture 51, une étape préalable de masquage a été réalisée pour protéger les régions qu'on ne souhaite pas graver. L'ouverture 51 a été formée par un procédé de gravure anisotrope, par exemple par 15 gravure par plasma. A titre d'exemple d'ordre de grandeur, l'épaisseur de la couche de silicium 21 est comprise entre 5 et 150 nm, par exemple de l'ordre de 6 nm. La couche de siliciure métallique 31 est par exemple à base de platine et/ou de nickel, et son 20 épaisseur est par exemple comprise entre 5 et 30 nm, par exemple de 2 à 3 nm. Les couches isolantes 15 et 35 sont par exemple en oxyde de silicium. L'épaisseur de la couche isolante 15 située entre les grilles 3 et la couche 21 est par exemple comprise entre 10 et 500 nm, par exemple de l'ordre de 100 nm. 25 A titre d'exemple d'ordre de grandeur, la largeur (ou diamètre) de l'ouverture 51 est comprise entre 20 et 300 nm, par exemple de l'ordre de 100 nm, et la largeur de la portion de l'ouverture 51 débordant latéralement par rapport au bord de la couche 31 est par exemple comprise entre 10 et 150 nm, par 30 exemple de l'ordre de 50 nm. La figure 3B illustre la structure 3D après une étape de formation d'une couche d'un matériau conducteur de protection 53 au fond de l'ouverture 51 formée à l'étape précédente, seulement sur le bord de la couche de siliciure 31. La couche 53 35 peut être formée par une technique de dépôt autocatalytique, B11459 - 11-GR4-1021FRO1 - DD13301VR 7 couramment appelé dépôt "electroless". Le matériau conducteur de la couche 53 est par exemple un matériau métallique, par exemple du platine ou du nickel. L'épaisseur de la couche du matériau conducteur de protection 53 est par exemple comprise entre 10 et 5 50 nm, par exemple de l'ordre de 20 nm. A l'étape illustrée en figure 3A, la gravure peut éventuellement avoir légèrement découvert la surface latérale de la couche de siliciure 31 en surgravant la couche isolante 35. Dans ce cas, il se forme aussi une couche du matériau conducteur de protection 53 sur la 10 portion découverte de cette surface latérale. La figure 3C illustre la structure 3D après approfondissement de l'ouverture 51 jusqu'à atteindre la couche de siliciure métallique 11 recouvrant la couche de silicium 1 du niveau inférieur. Le procédé de gravure est choisi pour graver 15 les couches isolantes 35 et 15 sélectivement par rapport au matériau conducteur de protection 53, au siliciure 31 et au silicium. L'épaisseur de la couche du matériau conducteur de protection 53 formée à l'étape précédente a été choisie en fonction de l'épaisseur de la couche isolante 15, de façon à 20 protéger les couches 21, 31 du niveau supérieur pendant l'approfondissement de l'ouverture 51. En outre, la largeur de la portion de l'ouverture 51 débordant latéralement par rapport au bord de la couche 31 a été choisie de sorte que, dans le cas où la couche du matériau conducteur de protection 53 s'est aussi 25 formée sur la surface latérale de la couche 31, celle-ci n'empêche pas l'approfondissement de l'ouverture 51. La couche 53 peut être partiellement éliminée lors de l'approfondissement de l'ouverture 51, mais la couche 31 reste protégée. La figure 3D illustre la structure 3D après le 30 remplissage de l'ouverture 51 par un matériau conducteur de contact 58, par exemple du tungstène. On obtient ainsi un via 59 contactant la couche 21 du niveau supérieur et la couche 1 du niveau inférieur. L'ouverture 51 peut éventuellement être remplie par plusieurs couches de matériaux conducteurs, ou par B11459 - 11-GR4-1021FR01 - DD13301VR 8 une ou plusieurs couches de matériau conducteur tapissant les parois de l'ouverture et par un matériau isolant. Un avantage d'un procédé du type de celui décrit en relation avec les figures 3A à 3D réside dans le fait que le matériau conducteur de protection n'est formé que sur le bord de la couche du niveau supérieur, à distance de la grille. Un tel procédé n'entraîne donc pas d'augmentation de la capacité parasite entre la grille et les régions de source et de drain des transistors du niveau supérieur. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que l'on ait décrit un procédé au cours duquel on forme un via contactant une région de source ou de drain d'une couche semiconductrice d'un niveau supérieur et une région de source ou de drain d'une couche semiconductrice d'un niveau inférieur, le procédé s'applique bien entendu à la formation d'un via contactant des régions quelconques de deux niveaux de couches semiconductrices. En outre, l'invention peut s'appliquer à une structure 3D comprenant plus de deux niveaux de couches semiconductrices. En outre, bien que l'on ait décrit que le matériau de protection est un matériau conducteur, ce qui correspond au mode de réalisation préféré de l'invention, on pourra envisager d'utiliser un matériau de protection isolant, par exemple un oxyde. REVENDICATIONS1. Procédé de formation d'un via (59) reliant une première couche (21) d'un niveau supérieur et une seconde couche (1) d'un niveau inférieur, les deux couches étant entourées d'un matériau isolant (35, 15), le procédé comprenant les étapes suivantes : a) former une ouverture (51) jusqu'à atteindre un bord de la première couche, l'ouverture débordant latéralement par rapport audit bord ; b) former une couche d'un matériau de protection (53) 10 seulement sur ledit bord ; c) poursuivre la formation de ladite ouverture en gravant sélectivement le matériau isolant jusqu'à atteindre la seconde couche du niveau inférieur ; et d) remplir l'ouverture d'au moins un matériau 15 conducteur de contact (58). 2. Procédé selon la revendication 1, dans lequel le matériau de protection (53) est un matériau conducteur. 3. Procédé selon la revendication 2, dans lequel, à l'étape b), la couche du matériau conducteur de protection (53) 20 est formée par dépôt autocatalytique. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel les première et seconde couches sont des couches de silicium (21, 1) recouvert d'un siliciure métallique (31, 11). 25 5. Procédé selon la revendication 4, dans lequel le siliciure métallique est à base d'un métal choisi dans le groupe comprenant le platine et le nickel. 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel : 30 l'épaisseur du matériau isolant (15) séparant la première couche (21) et les grilles (3) de transistors formés sur la seconde couche (1) est comprise entre 10 et 500 nm ; l'épaisseur de la première couche (21) est comprise entre 5 et 150 nm ; etB11459 - 11-GR4-1021FRO1 - DD13301VR 10 à l'étape b), on forme une couche du matériau de protection (53) d'épaisseur comprise entre 10 et 50 nm. 7. Procédé selon l'une quelconque des revendications 2 à 6, dans lequel le matériau conducteur de protection (53) est 5 choisi dans le groupe comprenant le platine et le nickel. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel le matériau conducteur de contact (58) est du tungstène.