Brevet FR2979468A1 — publié le 20130301

Le présent document concerne un procédé de gestion d'une mémoire programmable électriquement, comprenant notamment l'écriture ou programmation, et/ou l'effacement de la mémoire. Il concerne aussi une partie d'une mémoire et une mémoire en tant que telles, permettant la mise en oeuvre d'un tel procédé de gestion. De plus, il concerne un procédé de fabrication d'une telle partie de mémoire. Enfin, il concerne un dispositif ou système électronique qui comprend au moins une telle mémoire programmable électriquement. Selon une architecture répandue de l'état de la technique, une mémoire effaçable et programmable électriquement de type EEPROM comprend des cellules mémoires, comprenant chacune un transistor à grille flottante et un transistor d'accès de type MOS, organisées dans un plan mémoire selon une matrice de n X m cellules disposées en n rangées (ou lignes) et m colonnes, chacune se trouvant à l'intersection d'une ligne de mots et d'une ligne de bit. Dans une telle structure de l'état de la technique, on appelle page physique de la mémoire un ensemble de cellules mémoires connectées à une même ligne de mots, sur une rangée. Le plan mémoire d'une telle mémoire est un ensemble de pages. La figure 1 représente un exemple d'une partie de mémoire EEPROM selon une telle architecture. Plus précisément, cette partie de mémoire représentée comprend deux colonnes et quatre rangées, auxquelles sont associées les quatre lignes de mot WL, à WL,+3. Sur chacune de ces rangées, chaque colonne comprend en fait huit lignes de bit (respectivement BLO à BL7 et BL8 à BL15) reliées à huit cellules mémoires. Dans cet exemple représenté, ces huit cellules disposées à chaque intersection d'une colonne et d'une rangée forment ainsi un octet de mémoire. La figure 2 représente plus précisément un tel octet de mémoire. Chaque cellule mémoire de cet octet, telle que la cellule C10 mise en évidence, comprend un transistor à grille flottante FGT et un transistor d'accès AT comme rappelé ci-dessus. Ce dernier a sa grille G connectée à la ligne de mot WL,, son drain D connecté à une ligne de bit BLo et sa source S connectée au drain D du transistor à grille flottante FGT. Ce dernier a sa source connectée à une ligne de source LS et sa grille de contrôle G connectée à une ligne de contrôle de grille CGLo, par l'intermédiaire d'un transistor de contrôle de grille CGTo, dont la grille est reliée à la ligne de mot WL,, dont le drain D est connecté à la ligne de sélection de grille CGLo et dont la source S est connectée à un potentiel commun aux huit grilles de contrôle des transistors à grille flottante FGT. La ligne de sélection de grille CGLo s'étend sur toutes les pages du plan mémoire, de manière similaire aux lignes de bit, et relie les grilles des transistors à grille flottante de chaque cellule d'une même colonne par l'intermédiaire du transistor de contrôle de grille CGT. En remarque, une ligne de source LS s'étend de manière similaire pour relier les sources de chaque cellule à la même tension de source, comme explicité précédemment. Dans une telle mémoire, chaque cellule Cij, peut contenir une information binaire, qui peut être modifiée par une opération de programmation, qui consiste à piéger des charges électriques dans la grille flottante du transistor FGT, ou par une opération d'effacement, qui consiste à extraire des charges de cette grille flottante : ces opérations d'effacement ou de programmation d'une cellule mémoire, plus exactement du transistor à grille flottante FGT de la cellule, se font par exemple par effet tunnel (effet Fowler Nordheim). En résultat, un transistor FGT effacé présente une tension de seuil supérieure à celle du transistor programmé. Lorsqu'une tension de lecture Vread choisie entre ces deux valeurs de tension de seuil est appliquée sur la grille de contrôle d'un tel transistor FGT, il reste bloqué s'il est dans un état effacé et passant s'il est dans un état programmé, ce qui permet de détecter facilement son état et de lui associer une valeur binaire représentant un bit de donnée mémorisée. Selon une méthode courante de l'état de la technique, l'effacement collectif des transistors FGT est obtenu en appliquant une tension de 15 à 20 V sur la grille de contrôle des transistors FGT par l'intermédiaire du transistor de contrôle de grille CGTo, pendant que la ligne de source est à 0 et que le drain des transistors FGT est à un potentiel flottant. La programmation individuelle de transistors FGT est obtenue en appliquant la tension de programmation Vpp sur les drains des transistors FGT via les transistors d'accès AT, pendant que la grille de contrôle des transistors FGT est à 0 et que la ligne de source est à un potentiel flottant. La figure 3 représente plus globalement et schématiquement un plan d'une telle mémoire EEPROM, comprenant huit colonnes de 8 bits et 32 rangées, soit un total de 2048 bits. Chaque ligne de mot WL, du plan mémoire, non représentée, est contrôlée par un signal de tension délivré par une sortie d'un décodeur de ligne RDEC. Chaque ligne de sélection de colonne CGLJ reçoit une tension à partir d'un verrou de colonne, non représenté, en coopération avec un décodeur de colonne CDEC. De même, Chaque ligne de bit BLj est reliée à un verrou de programmation, non représenté, et à un décodeur de colonne CDEC, pour lui envoyer le signal nécessaire à une opération voulue. Enfin, chaque ligne de source LS est connectée à un potentiel flottant. Sur cette figure, le plan mémoire comprend ainsi plusieurs pages successivement disposées sur les différentes rangées, chaque page, dont la page P, considérée, comprenant donc huit octets, dont les deux octets 010 et 011 mis en évidence à titre d'exemple, qui sont disposés aux intersections de cette rangée i avec les colonnes 0 et 1, et sont associés chacun à une ligne de contrôle de grille CGLo, CGLi. Dans la pratique, une telle mémoire programmable est associée à un 30 procédé de programmation qui gère des commandes d'écriture pour engendrer des cycles de programmation dont une étape préalable comprend la définition d'une adresse de départ d'écriture d'une certaine donnée dans la mémoire. Cette adresse consiste en la définition de la rangée d'écriture concernée, ainsi que la colonne de début d'écriture. Ensuite, une autre étape préalable, comprend l'activation de tous les verrous de lignes de bit dont les bits sont concernés par l'écriture pour procéder ensuite au cycle de programmation. Lors de ce dernier, tous les verrous nécessaires de la mémoire ont été activés. Ensuite, chaque cycle de programmation comprend d'abord un cycle d'effacement de tous les bits des octets concernés par l'écriture puis un cycle d'écriture en tant que tel, dans lesquels le potentiel de programmation Vpp de la mémoire est porté à sa valeur de programmation, ce qui permet finalement la programmation simultanée et automatique de tous les bits devant prendre la valeur « 1 », tels que définis par les données à mémoriser. Dans la pratique, un tel cycle d'écriture est mis en oeuvre en commençant l'écriture des données à mémoriser à la première colonne d'une certaine rangée choisie, et la taille des données à mémoriser reste inférieure ou égale à la taille d'une page. Si toutefois le début de programmation est engagé sur une colonne intermédiaire du plan mémoire et que la fin de la rangée est atteinte, c'est-à-dire que la colonne 7 est entièrement écrite, en reprenant l'exemple lié à la figure 3, la programmation utilise alors la colonne 0 et ainsi de suite sur la même rangée. Toutes les données sont donc écrites sur la même page P, correspondant à l'unique rangée i adressée par le cycle d'écriture. Cette solution présente ainsi l'inconvénient de ne pas positionner systématiquement toutes les données dans un ordre croissant des adresses des bits de la mémoire, ce qui complique fortement l'organisation et l'exploitation de ces données mémorisées. Pour pallier à cet inconvénient, les cycles de programmation d'une mémoire électronique nécessitent de prévoir de ne pas dépasser la fin d'une rangée lors d'un cycle de programmation, qui utilise à cet effet de préférence le début d'une rangée du plan mémoire comme adresse initiale de mémorisation. Cette contrainte d'écriture représente toutefois un manque de souplesse dans l'exploitation d'une mémoire électriquement programmable. Ainsi, il existe un besoin d'amélioration de la programmation d'une mémoire électriquement programmable qui permette de répondre à l'inconvénient mentionné ci-dessus. A cet effet, l'invention repose sur un procédé de programmation électrique d'une mémoire non volatile, dans lequel un cycle de programmation comprend l'adressage préalable de cellules mémoires à partir d'une adresse initiale de la mémoire correspondant à une première rangée i et une colonne j d'un plan mémoire, caractérisé en ce qu'il comprend de plus l'adressage de cellules mémoires sur une seconde rangée consécutive i+1 lorsque la fin de la première rangée i est atteinte, pour finalement mémoriser des données sur des bits d'adresses consécutives et croissantes sur deux rangées consécutives i, i+1. Le procédé de programmation électrique d'une mémoire non volatile peut comprendre une étape de modification automatique de l'état de lignes de sélection de ligne de mot globale, qui passent d'un premier état « 0 - 1 » au second état opposé « 1 - 0 », lorsque la fin de la première rangée i est atteinte, de sorte à adresser les cellules de la rangée successive i+1 à partir de la première colonne du plan mémoire pour la poursuite de la phase de positionnement de verrous d'écriture de la mémoire. Le procédé de programmation électrique d'une mémoire non volatile peut comprendre une étape de détection de la fin de la première rangée i du plan mémoire puis une étape d'activation d'au moins un interrupteur pour poursuivre l'adressage de la seconde rangée i+1 consécutive.30 Le procédé de programmation électrique peut mettre en oeuvre le changement de rangée en reliant une même ligne de mot globale à une première ligne de mot locale de la dernière colonne de la première rangée i puis à la ligne de mot locale de la première colonne de la seconde rangée i+1. Le procédé de programmation électrique d'une mémoire non volatile peut comprendre une incrémentation continue des bits du plan mémoire pour des données à mémoriser de taille supérieure à celle d'une page du plan mémoire, comprenant les étapes suivantes : - lorsque la taille des données traitées dépasse la taille d'une page du plan mémoire, alors la ligne de mot globale est incrémentée, et on passe d'une première ligne de mot globale à une seconde ligne de mot globale consécutive ; - Dans le même temps, inversion des valeurs de sortie (r-1)r et r(r+1) d'un verrou de sélection de ligne de mot globale, de sorte que la ligne de mot locale qui était reliée à la première ligne de mot globale soit reliée à la seconde ligne de mot globale. L'invention porte aussi sur un plan mémoire pour mémoire non volatile programmable électriquement, comprenant des cellules mémoires réparties en colonnes et rangées, caractérisé en ce qu'il comprend un dispositif apte à la mise en oeuvre du procédé de programmation tel que décrit précédemment. Les cellules mémoires d'une rangée i et d'une colonne j peuvent être reliées à une ligne de mot locale et à des lignes de bit, et le plan mémoire peut comprendre au moins un interrupteur de sorte à pouvoir relier ou non la ligne de mot locale à une tension de programmation. Le plan mémoire peut comprendre deux interrupteurs pilotés respectivement par deux lignes de sélection de ligne de mot globale de sorte à pouvoir relier ou non la ligne de mot locale à une tension de programmation ou à une tension de non programmation. Chaque ligne de mot locale peut ne s'étendre que sur une colonne sur une rangée i, et être liée à la grille d'un transistor de chaque cellule de la colonne, dont le drain est connecté à une ligne de bit. La liaison à la tension de programmation d'une ligne de mot locale peut être obtenue par une liaison à une ligne de mot globale s'étendant sur toute la longueur du plan mémoire, apte à une liaison électrique avec toutes les colonnes du plan mémoire. Le plan mémoire peut comprendre par colonne deux lignes de sélection de ligne de mot globale et un verrou de ligne de sélection de ligne de mot globale qui permet de fournir en sortie deux signaux logiques opposés appliqués à chacune de ces deux lignes de sélection de ligne de mot globale, afin de sélectionner une rangée à programmer parmi deux rangées possibles i, i+1 lorsqu'une ligne de mot globale est adressée par une commande d'écriture. Chaque cellule mémoire peut comprendre un transistor à grille flottante et un transistor d'accès dont la grille est connectée à la ligne de mot locale, le drain D est connecté à une ligne de bit et la source connectée au drain du transistor à grille flottante, dont la grille de contrôle est connectée à une ligne de contrôle de grille, par l'intermédiaire d'un transistor de contrôle de grille, dont la grille est reliée à la ligne de mot locale. L'invention porte aussi sur une mémoire non volatile programmable électriquement, caractérisée en ce qu'elle comprend au moins un plan mémoire tel que décrit ci-dessus. La mémoire peut être de type EEPROM. L'invention porte aussi sur un dispositif électronique caractérisé en ce qu'il 5 comprend au moins une mémoire non volatile programmable électriquement telle que décrite ci-dessus. Enfin, l'invention porte sur un procédé de fabrication d'un plan mémoire de mémoire non volatile programmable électriquement, caractérisé en ce qu'il 10 comprend la réalisation de : - conducteurs formant des lignes de mot globales s'étendant sur toute la longueur du plan mémoire, - conducteurs formant les lignes de mot locales s'étendant sur une seule colonne d'une rangée du plan mémoire, 15 - transistors formant des interrupteurs disposés entre les lignes de mot globales et les lignes de mot locales, - conducteurs formant des lignes de sélection de ligne de mot globale, s'étendant dans la direction sensiblement perpendiculaire aux lignes de mot globales, et liés auxdits 20 transistors formant les interrupteurs pour leur transmettre des signaux de commande de leur configuration. Ces objets, caractéristiques et avantages de la présente invention seront exposés en détail dans la description suivante d'un mode d'exécution 25 particulier fait à titre non-limitatif en relation avec les figures jointes parmi lesquelles : La figure 1 représente schématiquement la structure d'une partie de mémoire programmable électriquement selon un état de la technique. 30 La figure 2 représente schématiquement un octet de la mémoire programmable électriquement selon l'état de la technique. La figure 3 représente schématiquement une mémoire selon l'état de la technique. La figure 4 représente schématiquement la structure d'une partie de mémoire programmable électriquement selon un mode de réalisation de l'invention. La figure 5 représente schématiquement une mémoire programmable électriquement selon un mode de réalisation de l'invention. La figure 6 représente schématiquement un verrou de ligne de sélection de ligne de mot globale pour une mémoire programmable électriquement selon un mode de réalisation de l'invention. La figure 7 représente schématiquement un exemple de fonctionnement du procédé de programmation selon un mode de réalisation de l'invention. La figure 8 représente schématiquement un verrou de ligne de sélection de ligne de mot globale pour une mémoire programmable électriquement selon une variante du mode de réalisation de l'invention. Sur les différentes figures, les mêmes références sont utilisées pour des raisons de clarté et compréhension. Un mode de réalisation repose sur un procédé de programmation qui met en oeuvre le principe de changement de rangée d'écriture lors d'un cycle d'écriture. Ainsi, la solution garantit l'incrémentation continue de tous les bits adressés quelle que soit l'adresse de départ d'adressage d'un plan mémoire lors d'un cycle d'écriture. Un mode de réalisation d'une architecture de mémoire apte à la mise en oeuvre d'un tel procédé de programmation va maintenant être décrit. La figure 4 représente à titre d'exemple une colonne de huit bits sur quatre rangées (ou lignes) i-1 à i+2 d'une mémoire EEPROM selon une telle architecture. La mémoire comprend toujours huit lignes de bit (respectivement BLO à BL7) reliées respectivement aux huit cellules mémoires de chaque rangée. Selon le mode de réalisation, chaque ligne de mot précédemment décrite en référence à l'état de la technique est remplacée par d'une part une ligne de mot locale WLI, par rangée i, qui s'étend sur une seule colonne (un octet dans le cas représenté) et d'autre part par une ligne de mot globale W141,14, qui s'étend sur toute la longueur du plan mémoire, et est susceptible d'être reliée à deux rangées successives i, i+1, comme cela va être expliqué. Le plan mémoire comprend de plus pour chaque colonne deux lignes de sélection de ligne de mot globale BSWLg (r-1 )r et BSWI_gr(r+i), qui prennent deux valeurs de tension opposées, dites « 0 » ou « 1 » par convention, la valeur « 0 » correspondant à une tension nulle ou très basse et la valeur « 1 » à une tension de programmation Vpp, de sorte à piloter chacune respectivement un transistor MOS, remplissant une fonction d'interrupteur K(r-1),r, Kr(r+1), au niveau de chaque octet. Ces deux interrupteurs permettent, selon leur configuration, de relier la ligne de mot locale WLI, d'un octet particulier à la ligne de mot globale supérieure W14,41 ou inférieure WLg,_i,,. Par exemple, si la ligne de mot globale WLg,,,+1 reçoit une tension de programmation lors d'un cycle d'écriture, tel que rappelé précédemment, et que la ligne de sélection de ligne de mot globale BSWLg (r-1 )r prend la valeur 0 et que la ligne de sélection de ligne de mot globale BSWLgr(r+1) prend la valeur 1, alors les deux interrupteurs K(r-1)r, Kr(r+1) prennent une configuration qui relie électriquement la ligne de mot locale WLI, de la rangée i à la ligne de mot globale WLg,,,,i. Il en résulte que lorsqu'une ligne de mot globale particulière est sélectionnée, en vue d'une étape de programmation, de manière similaire au fonctionnement de l'état de la technique, il est possible de la relier à la ligne de mot locale d'une rangée supérieure ou inférieure, ce qui permet en fait de programmer les cellules sur deux rangées successives distinctes, donc d'adresser deux rangées successives du plan mémoire lors d'une même opération de programmation, d'un même cycle de programmation. Ensuite, le reste de l'architecture au niveau d'un octet particulier reste similaire à la description en rapport avec l'état de la technique. chaque cellule mémoire comprend un transistor à grille flottante et un transistor d'accès dont la grille est connectée à la ligne de mot locale, le drain est connecté à une ligne de bit BL, et la source connectée au drain du transistor à grille flottante, dont la grille de contrôle est connectée à une ligne de contrôle de grille, par l'intermédiaire d'un transistor de contrôle de grille CGT,, dont la grille est reliée à la ligne de mot locale WLI,, le drain est connecté à une ligne de sélection de grille et dont la source S est connectée au potentiel commun à toutes les grilles de contrôle des transistors à grille flottante de l'octet. Ainsi, cette architecture présente l'avantage de rester compatible avec le procédé de programmation de l'état de la technique, la ligne de mot locale remplissant la même fonction que la ligne de mot de l'état de la technique, tout en apportant la possibilité de changement de rangée d'écriture. La figure 5 représente plus globalement et schématiquement un plan mémoire d'une mémoire EEPROM selon le mode de réalisation, comprenant huit colonnes de 8 bits et 32 rangées, soit un total de 2048 bits. Ce plan mémoire se distingue donc sur cette représentation par rapport à celui de l'état de la technique représenté sur la figure 3 par l'ajout des lignes de sélection de ligne de mot globale BSWLg pour chaque colonne, comme cela a été explicité ci-dessus. Les lignes de mot du plan mémoire ne sont pas détaillées et la structure particulière décrite ci-dessus n'est pas représentée. La réalisation de ce plan mémoire comprend de plus un verrou Vj de sélection de ligne de mot par colonne, dont une réalisation est représentée sur la figure 6 à titre d'exemple et dont le fonctionnement sera détaillé par la suite, qui permet en sortie de fixer les deux signaux (r-1)r et r(r+1), soit les valeurs 0 et 1 opposées selon la convention choisie, qui sont transmis aux deux lignes de sélection de ligne de mot globale BSWL(r_i)r et BSWLr(r+l). Un procédé de fabrication d'un plan mémoire d'une telle mémoire, sous forme de circuit intégré, comprend les étapes habituelles de fabrication, notamment des cellules mémoires par des transistors sur des circuits intégrés, mais ajoute la réalisation des conducteurs particuliers suivants, selon un procédé semblable à celui utilisé pour la réalisation des autres conducteurs du circuit intégré : les lignes de mot globales s'étendent sur toute la longueur du plan mémoire, et sont reliées par des interrupteurs, réalisés par des transistors supplémentaires, à des lignes de mot locales, qui ne s'étendent plus sur toute la longueur du plan mémoire mais sur une seule colonne, contrairement à l'état de la technique, et qui se résument finalement au noeud commun à toutes les grilles des transistors d'accès AT d'un même octet et à la grille du transistor de contrôle de grille CGT de cet octet ; les lignes de sélection de ligne de mot globale, qui s'étendent sur tout le plan mémoire dans la direction sensiblement perpendiculaire, de sorte à assurer une liaison de commande desdits transistors supplémentaires formant les interrupteurs pour leur transmettre des signaux de commande. L'architecture de mémoire décrite ci-dessus permet la mise en oeuvre d'un procédé de programmation avantageux. Selon un mode de réalisation, le procédé de programmation met en oeuvre des cycles de programmation standardisés par exemple connus par leur dénomination anglo-saxonne de « page write ». Chaque cycle de programmation comprend les étapes préalables suivantes : - sélection d'une adresse initiale Aiu d'un plan mémoire par sa rangée i et sa colonne j ; - les verrous des bits de la rangée i et de la colonne j sont alors activés les premiers, en fonction des données à mémoriser, puis ceux des bits des colonnes suivantes sur la même rangée i, jusqu'à atteindre la fin de la rangée, en incrémentant l'adresse des bits dans le sens croissant sur la même rangée, comme dans l'état de la technique ; - ensuite, l'activation des verrous se poursuit en repartant de la première colonne, comme dans l'état de la technique, mais sur la rangée suivante i+1, par modification automatique de l'état des lignes de sélection de ligne de mot globale qui passent d'un premier état « 0 - 1 » au second état « 1- 0 » (les valeurs « 1 » et « 0 » sont des conventions pour appeler les deux états possibles des signaux binaires présents sur les deux lignes de sélection de ligne de mot globales associées à une colonne, et peuvent être inversées ou dénommées différemment), jusqu'à atteindre l'adresse finale Af(;+i)jf, où jf représente la colonne finale, qui dépend du nombre d'octets à programmer. Ensuite, le cycle de programmation peut ainsi finalement programmer les bits sélectionnés pour mémoriser les données, qui se retrouvent sur la mémoire sur des bits d'adresse croissante, éventuellement sur deux lignes 30 consécutives. Par ce procédé, il est ainsi garanti que toutes les données sont écrites sur des adresses successives. Ce procédé permet ainsi à un cycle de programmation de gérer automatiquement l'incrémentation de la rangée d'écriture, en supplément de l'incrémentation automatique déjà existante pour l'adressage des colonnes. La figure 7 illustre schématiquement le fonctionnement d'un tel procédé. Les données à mémoriser lors d'un cycle de programmation le sont d'abord dans la zone E de la mémoire, qui comprend la rangée i à partir de la colonne j sélectionnée, soit l'adresse initiale Ai,j. Ensuite, la suite des données à mémoriser se trouve dans la zone F de cette mémoire, qui est située sur la rangée i+1 à partir de la première colonne, jusqu'à l'adresse finale Af(;+i)jf. En remarque, la zone A qui regroupe les rangées inférieure i-1 et supérieure i+2 aux rangées i et i+1 n'est pas concernée par ce cycle d'écriture, leurs lignes de mot locales ne pouvant pas être reliées à la ligne de mot globale WLgi,i+i activée lors de ce cycle. De plus, on note que la zone B qui représente les premières colonnes de la rangée i n'est pas impactée par l'opération, contrairement au procédé de l'état de la technique. Chaque verrou Vj de sélection de ligne de mot, représenté sur la figure 6, associé aux deux lignes de sélection de ligne de mot globale de chaque colonne j, reçoit la valeur 1 sur son entrée « col » lorsque la colonne à laquelle il appartient est adressée, et reçoit dans un premier temps la valeur nulle sur son entrée « set » tant que la dernière colonne de la rangée i n'est pas atteinte, donc sur la zone E du plan mémoire si on se réfère à la figure 7. Ensuite, lors de la détection de cette dernière colonne, cette valeur « set » du verrou prend une seconde valeur « 1 », par l'intermédiaire par exemple d'un flip flop non représenté, ce qui permet d'inverser les valeurs de sortie (r-1)r et r(r+1) pour les verrous des colonnes initiales sélectionnées, de la zone F en référence à la figure 7, et donc de procéder au changement de rangée du plan mémoire, selon le mécanisme explicité précédemment. La figure 8 représente une variante de réalisation d'un verrou de sélection de ligne de mot, adapté pour une incrémentation continue et infinie des adresses du plan mémoire, sur la base d'une fonction supplémentaire d'incrémentation des lignes de mot globales de la mémoire. Dans cette variante, si la taille des données à mémoriser dépasse celle d'une page, le procédé de programmation comprend les étapes préalables supplémentaires suivantes lors d'un cycle de programmation : - lorsque la taille des données traitées dépasse la taille d'une page du plan mémoire, alors la ligne de mot globale est incrémentée, et on passe de la ligne de mot globale WLgi(;+i) à WLg(;+1)0+2) ; - dans le même temps, la variable « Not Invert » en entrée du composant Xor du verrou Vi, qui remplace un inverseur de la réalisation précédente illustrée par la figure 6, comme représenté sur la figure 8, passe de 0 à 1, ce qui inverse les valeurs de sortie (r-1)r et r(r+1) du verrou, de sorte que la ligne de mot locale WL1(i+1) soit reliée à la ligne de mot globale WLg(;+1)0+2) ; - Ensuite, lorsque la fin de la rangée i+1 est atteinte, la variable « set » du verrou Vj est de nouveau modifiée, comme explicité précédemment, et la ligne de mot locale WLI(i+2) devient reliée à la ligne de mot globale WLg(;+1)0+2) et les étapes explicitées précédemment sont poursuivies. Dans cette variante, le procédé permet ainsi l'activation des verrous pour toutes les données à mémoriser, même si leur taille dépasse celle d'une page mémoire, en incrémentant systématiquement l'adresse des bits considérés dans la mémoire. En remarque, lorsqu'un verrou de sélection de ligne de mot est activé dans cette phase d'activation, il est d'abord systématiquement réinitialisé (fonction reset) avant son positionnement final dans l'une de ses deux positions possibles, selon les étapes explicitées ci- dessus. Enfin, lorsque toutes les données à mémoriser ont été traitées, le cycle d'écriture en tant que tel du cycle de programmation induit la mémorisation de toutes les dernières données correspondant à la taille d'une page, les données précédentes n'étant pas mémorisées. Le procédé de gestion de la mémoire électronique décrit précédemment a été mis en oeuvre à l'aide d'une mémoire dont l'architecture a été aménagée. Toutefois, cette architecture a été décrite à titre d'exemple et de manière non limitative. Il est possible d'imaginer d'autres réalisations, comportant par exemple une autre organisation, avec d'autres conducteurs et avec au moins un interrupteur interne pour offrir la possibilité de changer de rangées de la mémoire lors d'un cycle d'écriture. Enfin, cette solution a été décrite pour une mémoire non volatile de type EEPROM mais elle pourrait aussi être implémentée dans un autre type de mémoire électronique. REVENDICATIONS: 1. Procédé de programmation électrique d'une mémoire non volatile, dans lequel un cycle de programmation comprend l'adressage préalable de cellules mémoires à partir d'une adresse initiale (Ai,j) de la mémoire correspondant à une première rangée i et une colonne j d'un plan mémoire, caractérisé en ce qu'il comprend de plus l'adressage de cellules mémoires sur une seconde rangée consécutive i+1 lorsque la fin de la première rangée i est atteinte, pour finalement mémoriser des données sur des bits d'adresses consécutives et croissantes sur deux rangées consécutives i, i+1. 2. Procédé de programmation électrique d'une mémoire non volatile selon la revendication précédente, caractérisé en ce qu'il comprend une étape de modification automatique de l'état de lignes de sélection de ligne de mot globale, qui passent d'un premier état « 0 - 1 » au second état opposé « 1 - 0 », lorsque la fin de la première rangée i est atteinte, de sorte à adresser les cellules de la rangée successive i+1 à partir de la première colonne du plan mémoire pour la poursuite de la phase de positionnement de verrous d'écriture de la mémoire. 3. Procédé de programmation électrique d'une mémoire non volatile selon la revendication 1 ou 2, caractérisé en ce qu'il comprend une étape de détection de la fin de la première rangée i du plan mémoire puis une étape d'activation d'au moins un interrupteur pour poursuivre l'adressage de la seconde rangée i+1 consécutive. 4. Procédé de programmation électrique d'une mémoire non volatile selon l'une des revendications 1 à 3, caractérisé en ce qu'il met en oeuvre le changement de rangée en reliant une même ligne de mot globale (WLg,,,,i) à une première ligne de mot locale (WLI,) de ladernière colonne de la première rangée i puis à la ligne de mot locale (WLI,+i) de la première colonne de la seconde rangée i+1. 5. Procédé de programmation électrique d'une mémoire non volatile selon la revendication précédente, caractérisé en ce qu'il comprend une incrémentation continue des bits du plan mémoire pour des données à mémoriser de taille supérieure à celle d'une page du plan mémoire, comprenant les étapes suivantes : - lorsque la taille des données traitées dépasse la taille d'une page du plan mémoire, alors la ligne de mot globale (W140-0)) est incrémentée, et on passe d'une première ligne de mot globale (WLgi(i+i)) à une seconde ligne de mot globale (WLg(;+1)(,+2)) consécutive ; - Dans le même temps, inversion des valeurs de sortie (r- 1)r et r(r+1) d'un verrou (Vi) de sélection de ligne de mot globale, de sorte que la ligne de mot locale WL1(;+1) qui était reliée à la première ligne de mot globale soit reliée à la seconde ligne de mot globale. 6. Plan mémoire pour mémoire non volatile programmable électriquement, comprenant des cellules mémoires (Cu) réparties en colonnes et rangées, caractérisé en ce qu'il comprend un dispositif apte à la mise en oeuvre du procédé de programmation selon l'une des revendications précédentes. 7. Plan mémoire pour mémoire non volatile programmable électriquement selon la revendication précédente, caractérisé en ce que les cellules mémoires (Cu) d'une rangée i et d'une colonne j sont reliées à une ligne de mot locale (WLI, ) et à des lignes de bit (BLj), et en ce qu'il comprend au moins un interrupteur (K(r-1)r; Kr(r+1)) de sorteà pouvoir relier ou non la ligne de mot locale (WLI,) à une tension de programmation. 8. Plan mémoire pour mémoire non volatile programmable électriquement selon la revendication précédente, caractérisé en ce qu'il comprend deux interrupteurs (K(r-1)r, Kr(r+1)) pilotés respectivement par deux lignes de sélection de ligne de mot globale (BSWL(r-i)r, BSWI-r(r+i)) de sorte à pouvoir relier ou non la ligne de mot locale (WLI,) à une tension de programmation ou à une tension de non programmation. 9. Plan mémoire pour mémoire non volatile programmable électriquement selon la revendication 7 ou 8, caractérisé en ce que chaque ligne de mot locale (WLI,) ne s'étend que sur une colonne sur une rangée i, et en ce qu'elle est liée à la grille (G) d'un transistor de chaque cellule de la colonne, dont le drain (D) est connecté à une ligne de bit (BLj). 10.Plan mémoire pour mémoire selon la revendication 8 ou 9, caractérisé en ce que la liaison à la tension de programmation d'une ligne de mot locale (WLI,) est obtenue par une liaison à une ligne de mot globale (W14114) s'étendant sur toute la longueur du plan mémoire, apte à une liaison électrique avec toutes les colonnes du plan mémoire. 11.Plan mémoire pour mémoire selon les revendications 8 et 10, caractérisé en ce qu'il comprend par colonne deux lignes de sélection de ligne de mot globale (BSWL(r-1)r, BSWI-r(r+1)) et un verrou (Vi) de ligne de sélection de ligne de mot globale qui permet de fournir en sortie deux signaux logiques ((r-1)r, r(r+1)) opposés appliqués à chacune de ces deux lignes de sélection de ligne de mot globale, afin de sélectionner une rangée à programmer parmi deux rangéespossibles i, i+1 lorsqu'une ligne de mot globale (WLg,,i+i) est adressée par une commande d'écriture. 12.Plan mémoire pour mémoire selon l'une des revendications 7 à 11, caractérisé en ce que chaque cellule mémoire (Cu) comprend un transistor à grille flottante (FGT) et un transistor d'accès (AT) dont la grille (G) est connectée à la ligne de mot locale (WLI, ), le drain D est connecté à une ligne de bit (BLJ) et la source (S) connectée au drain (D) du transistor à grille flottante (FGT), dont la grille de contrôle (G) est connectée à une ligne de contrôle de grille (CGL), par l'intermédiaire d'un transistor de contrôle de grille (CGT,), dont la grille est reliée à la ligne de mot locale (WU). 13.Mémoire non volatile programmable électriquement, caractérisée en ce qu'elle comprend au moins un plan mémoire pour mémoire selon l'une des revendications 6 à 12. 14. Mémoire selon la revendication précédente, caractérisée en ce qu'elle est de type EEP ROM. 15. Dispositif électronique caractérisé en ce qu'il comprend au moins une mémoire non volatile programmable électriquement selon l'une des revendications 13 ou 14. 16.Procédé de fabrication d'un plan mémoire de mémoire non volatile programmable électriquement selon l'une des revendications 6 à 12, caractérisé en ce qu'il comprend la réalisation de : a. conducteurs formant des lignes de mot globales (WLgi,i+i) s'étendant sur toute la longueur du plan mémoire, b. conducteurs formant des lignes de mot locales (WLI,) s'étendant sur une seule colonne d'une rangée du plan mémoire,c. transistors formant des interrupteurs (K(r-1)r, Kr(r+1)) disposés entre les lignes de mot globales et les lignes de mot locales, d. conducteurs formant des lignes de sélection de ligne de mot globale (BSWL(r-l)r, BSWLr(r+l)), s'étendant dans la direction sensiblement perpendiculaire aux lignes de mot globales, et liés auxdits transistors formant les interrupteurs pour leur transmettre des signaux de commande de leur configuration.