Brevet FR2984604A1 — publié le 20130621

B11-4936FR 1 Dispositif électronique compact de protection contre les décharges électrostatiques L'invention concerne les dispositifs électroniques, et notamment ceux destinés à la protection de noeuds d'un circuit contre les décharges électrostatiques (ESD : ElectroStatic Discharge), par exemple ceux incorporés dans les cellules d'entrée/sortie d'un circuit intégré. L'utilisation de technologies CMOS avancées, par exemple l'utilisation de technologies inférieures ou égales à 65 nanomètres, et en particulier les technologies 45 ou 32 nanomètres, conduit à l'utilisation de tensions d'alimentation de plus en plus faibles. Un dispositif électronique de protection contre les décharges électrostatiques comportant un triac et des moyens de déclenchement utilisant des transistor MOS capables en présence d'une impulsion de courant, résultant par exemple d'une décharge électrostatique, de fonctionner dans un mode hybride incluant un fonctionnement du type MOS dans un mode sous-seuil et un fonctionnement du transistor bipolaire parasite, est décrit dans la demande de brevet internationale n° PCT/EP2011/050740 (W02011089179). Le principe d'un fonctionnement hybride d'un transistor MOS a été mis en évidence dans l'article de Ph. Galy et V. Berland intitulé « Ideal Gummel curves simulation of high current gain vertical NPN BIMOS transistor », INT. J. ELECTRONICS, 1996, vol. 80 N°6,717- 726. Cet article est une étude théorique effectuée sur un transistor à structure verticale présentant une longueur de grille (longueur de canal) de l'ordre du micron et validée par des simulations, sans qu'une quelconque application d'un tel fonctionnement hybride soit mentionnée. Un composant micro électronique tétrapode conjuguant l'effet bipolaire et l'effet MOS dans un mode de fonctionnement hybride de façon à améliorer le gain en courant, a également été décrit dans la demande de brevet français n° 2 784 503. Un tel composant est présenté comme résistant aux radiations ionisantes et il est précisé d'une façon générale qu'il peut être employé pour des applications grand public, spatial et/ou militaire, dans les domaines numérique et analogique, sans qu'une quelconque application du fonctionnement hybride du composant soit mentionnée. La demande de brevet internationale précitée n° PCT/EP2011/050740 montre qu'il est particulièrement intéressant d'utiliser ce principe de fonctionnement hybride du transistor notamment pour la réalisation d'un dispositif soumis à une impulsion de courant, en particulier un dispositif de protection d'un composant contre les décharges électrostatiques qui se traduisent par des impulsions de courant entre les deux bornes du dispositif en raison d'une différence de tension impulsionnelle entre ces deux bornes. Ce fonctionnement hybride est obtenu lorsque le transistor est configuré de façon à ce que la grille du transistor MOS soit polarisée avec une tension inférieure à sa tension de seuil et à ce que la différence de tension substrat-source du transistor MOS soit positive. Cette différence de tension positive est par exemple obtenue lorsque le substrat du transistor MOS, qui forme la base intrinsèque du transistor bipolaire parasite est polarisée avec une tension non nulle alors que la source du transistor MOS est reliée à la masse. Pour autant que les conditions de configuration du transistor soient réalisées pour obtenir ce fonctionnement hybride, celui-ci peut apparaître pour des longueurs de grille relativement grande par exemple 1 micron, mais toutefois dans ce cas de façon peu significativement utilisable industriellement. Par contre avec l'évolution des technologies, la base du transistor bipolaire parasite se réduit, ce qui est le cas en particulier pour les technologies inférieures ou égales à 65 nanomètres, et plus particulièrement pour les technologies inférieures à 50 nanomètres, par exemple les technologies 45 nanomètres et 32 nanomètres, conférant une importance plus grande au comportement bipolaire parasite du transistor MOS. Il devient alors possible de faire fonctionner de façon significative, au moins transitoirement au début de l'impulsion de courant, le transistor MOS sous sa tension de seuil et simultanément, de faire fonctionner le transistor bipolaire parasite. Et, dans un tel fonctionnement hybride, le gain en courant du transistor bipolaire, contrôlé par la tension de grille du transistor MOS, peut devenir important jusqu'à atteindre plusieurs décades. Ainsi, ce fonctionnement hybride permet à un tel dispositif de pouvoir être avantageusement utilisé efficacement en tant que moyens de déclenchement d'un triac pour la protection contre les décharges électrostatiques, ce qui conduit à abaisser le seuil de déclenchement du triac de façon significative, pour le faire passer de 8 volts environ à 5 volts environ. Selon un aspect, il est proposé un dispositif de protection contre les décharges électrostatiques, formant un réseau de protection ESD particulièrement compact et offrant une protection ESD totalement symétrique. Selon un aspect, il est proposé un dispositif de protection d'un ensemble de N noeuds contre les décharges électrostatiques, N étant supérieur ou égal à 3, le dispositif comprenant un ensemble de N blocs possédant respectivement N premières bornes respectivement connectées aux N noeuds et N deuxièmes bornes connectées ensemble pour former une borne commune ; chaque bloc comporte au moins un transistor MOS incluant un transistor parasite, connecté entre ses deux bornes et configuré pour, en présence d'une impulsion de courant entre les deux bornes, fonctionner au moins transitoirement dans un mode hybride incluant un fonctionnement du type MOS dans un mode sous-seuil et un fonctionnement du transistor bipolaire. Ainsi, un tel dispositif présente l'avantage d'être particulièrement compact et de permettre, grâce à une connexion en étoile, de protéger N noeuds contre des décharges électrostatiques, tout en étant réversible vis-à-vis du sens de l'impulsion ESD, de façon à fournir une protection ESD totalement symétrique. En fonction de l'application envisagée, et en particulier de l'intensité de l'impulsion ESD, on peut ajuster la largeur des transistors MOS des blocs. Cela étant, afin d'éviter d'augmenter de façon trop importante la largeur des transistors MOS, il est préférable, dans certains cas, d'adjoindre au dispositif de protection, un élément déclenchable possédant au moins une électrode de commande, par exemple un triac, connecté entre chaque paire de noeuds, les électrodes de commande de tous les éléments déclenchables étant connectés à la borne commune. Dans ce cas, les blocs précités participent au déclenchement des éléments déclenchables, par exemple les triacs. Quelle que soit l'application envisagée (avec ou sans élément déclenchable), les blocs présentent de préférence une même structure mais cette structure peut prendre différentes formes, notamment certaines de celles décrites dans la demande de brevet internationale précitée n° PCT/EP2011/050740. Ainsi, il est possible de laisser flottants le substrat et la grille du transistor MOS, ou bien de les connecter ensemble sans que la grille et sans que le substrat soient directement connectés à la première borne correspondante. Deux noeuds sont dits « directement connectés» ou « directement couplés » lorsque la connexion ou le couplage entre ces deux noeuds est réalisé sans composant intermédiaire connecté ou couplé entre ces deux noeuds. En effet dans ce cas les polarisations de grille et de substrat requises pour avoir un fonctionnement hybride, sont obtenues en présence de l'impulsion de courant par le biais des capacités drain-substrat et drain-grille. Plus précisément pour des technologies CMOS inférieures à 1 micron, par exemple 250 nanomètres, et de façon encore plus significative pour des technologies inférieures à 65 nanomètres, par exemple 45 nanomètres, un transistor MOS ayant son substrat et sa grille flottants ou bien connectés ensemble sans que la grille et sans que le substrat soient directement connecté à la borne correspondante, va passer au moins transitoirement dans son mode fonctionnement hybride en présence d'une impulsion de courant résultant d'une décharge électrostatique. Ces modes de réalisation s'appliquent tout particulièrement mais non exclusivement à des transistors présentant des oxydes de grille épais, par exemple de l'ordre de 50 Angstrôms. Cela étant de tels modes de réalisations présentent un seuil de déclenchement faible, ce qui peut être gênant pour certaines applications. En effet même si le dispositif est efficace pour une protection ESD, il peut alors se déclencher plus facilement en présence d'un pic accidentel de courant lors du fonctionnement du composant à protéger alimenté entre une tension Vdd et la masse par exemple, c'est-à-dire en régime établi. Ce seuil de déclenchement peut alors être avantageusement contrôlé par un circuit de commande, comportant par exemple au moins une résistance, qui va contribuer à contrôler la valeur de la tension appliquée sur le substrat et/ou la grille du transistor. Plus précisément, selon un mode de réalisation, il est également possible que chaque bloc comprenne en outre un circuit de commande configuré pour, en présence d'une impulsion de courant entre les deux bornes, appliquer une première tension non nulle sur le substrat du transistor MOS et une deuxième tension inférieure à la tension de seuil sur la grille du transistor MOS. Ce circuit de commande est avantageusement configuré pour appliquer une première tension inférieure à une tension limite correspondant à une tension substrat-source de saturation du transistor bipolaire parasite. Là encore, le circuit de commande peut être réalisé de différentes façons. Ainsi, selon un mode de réalisation, chaque bloc comprend un transistor MOS ayant sa première électrode couplée à la première borne, sa deuxième électrode couplée à ladite borne commune, sa grille couplée à son substrat sans être directement couplée à la première borne, et un élément résistif couplé entre le substrat du premier transistor MOS et la première borne. Une telle structure permet de pouvoir conjuguer simultanément les effets bipolaires et MOS tout en les amplifiant et en réduisant les courants de fuite. Par ailleurs avec une telle configuration du transistor, celui-ci va passer en présence d'une décharge électrostatique, au moins transitoirement au début de la décharge électrostatique, dans son mode de fonctionnement hybride car les conditions de polarisation du substrat et de la grille pour obtenir un fonctionnement hybride sont au moins transitoirement satisfaites. Cela étant même si ce fonctionnement hybride apparaît avec une telle configuration pour des technologies de 1 micron (longueur de grille de 1 micron), il devient de plus en plus significativement intéressant dans les applications de protection ESD notamment, avec la diminution des longueurs de grilles. Ainsi de tels dispositifs de protection ESD ont été réalisés avec des technologies 250 nanomètres. Ces dispositifs de protection ESD s'avèrent par ailleurs particulièrement adaptés aux technologies avancées, comme par exemple les technologies 65 nanomètres et moins, en particulier la technologie 32 nanomètres. Selon un autre aspect, il est proposé une cellule d'entrée/sortie du circuit intégré, comprenant un plot d'entrée/sortie, une première borne d'alimentation, une deuxième borne d'alimentation, et un dispositif de protection tel que défini ci-avant, destiné à protéger le plot d'entrée/sortie, la première borne d'alimentation et la deuxième borne d'alimentation. Selon un autre aspect, il est également proposé un circuit intégré comprenant au moins une cellule d'entrée/sortie telle que définie ci-avant. D' autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : les figures 1 à 14 illustrent schématiquement différents modes de réalisation relatifs à différents aspects de l'invention. Sur la figure 1, la référence DIS désigne un dispositif électronique formant, dans cette variante de réalisation, un dispositif de protection de trois noeuds NDP, NDN et PLT, d'une cellule d'entrée/sortie IOCL d'un circuit intégré. Un composant CMP du circuit intégré est, dans cet exemple, connecté entre les deux bornes NDP et NDN ainsi qu'au plot d'entrée/sortie PLT. A titre d'exemple non limitatif, de telles cellules d'entrée/sortie IOCL peuvent être disposées, comme illustré sur la figure 2, au sein d'un anneau RNG à la périphérie du circuit intégré CI. Ces cellules IOCL peuvent par exemple faire transiter les tensions d'alimentation et/ou des signaux de données à destination et/ou en provenance de blocs fonctionnels BLG1-BLG3 du circuit intégré. A titre indicatif, lorsque le composant CMP est en fonctionnement, la borne BP peut être reliée à une tension Vp positive et la borne BN peut être reliée à une tension Vn négative ou égale à zéro (la masse). Lorsque le composant CMP n'est pas en fonctionnement, il peut être soumis à une décharge électrostatique se traduisant typiquement par une réponse ESD dans la gamme de 1 à 100 nanosecondes. Typiquement cela correspond par exemple à une différence de potentiel impulsionnelle appliquée entre deux bornes de la cellule au travers d'un circuit équivalent R-L-C, dont le pic de tension se produit au bout de 100 nanosecondes avec une intensité de 1 à 4 kiloVolts HBM, par exemple 4 kVolts HBM pour 2,5 ampères. On rappelle ici que les lettres HBM sont l'abréviation de l'acronyme anglosaxon « Human Body Model » bien connu de l'homme du métier dans le domaine de la protection contre les décharges électrostatiques et désignent notamment un circuit électrique visant à modéliser une décharge électrostatique délivré par un être humain et habituellement utilisé pour tester la sensibilité des dispositifs aux décharges électrostatiques. Ce circuit électrique HBM, qui est le circuit R-L-C équivalent mentionné ci-avant et auquel on applique une forte tension, comporte notamment un condensateur de 100 picofarad qui se décharge à travers une résistance de 1,5 kilo-ohms dans le dispositif à tester. Ainsi, dans le cas présent, une décharge électrostatique de 4 kilovolts HBM signifie que l'on applique au circuit électrique HBM une différence de potentiel de 4 kilovolts. Il convient alors que cette impulsion de courant circule à travers le dispositif DIS et non à travers le composant CMP à protéger. Le dispositif DIS vise par conséquent à absorber cette impulsion de courant et à éviter les surtensions aux bornes du composant CMP. Si l'on se réfère maintenant plus particulièrement à la figure 3, on voit que le dispositif DIS comporte ici trois blocs BLC1-BLC3. Chaque bloc comporte une première borne BPi et une deuxième borne, toutes les deuxièmes bornes des blocs étant connectées ensemble pour former une borne commune BC. Les premières bornes BP1-BP3 des trois blocs BLC1-BLC3 sont respectivement connectées aux trois noeuds à protéger, à savoir le noeud PLT, le noeud NDP et le noeud NDN. Chaque bloc PLCi comporte un transistor NMOS TRi dont la première électrode Eli est connectée à la borne BPi et dont la grille GRi est connectée au substrat Bi (ou « bulk » selon une dénomination anglosaxonne bien connue de l'homme du métier) du transistor sans être connectée directement à la borne PBi. Par ailleurs, un élément résistif Ri est connecté entre le substrat Bi du transistor TRi et la borne BPi. La grille GRi est donc connectée à la borne BPi uniquement par l'intermédiaire de la résistance Ri. Ce dispositif présente comme on le verra plus en détail ci-après une configuration réversible vis-à-vis de la polarité de la décharge électrostatique. En présence d'un potentiel haut sur la borne BP et d'un potentiel bas sur la borne BC, c'est-à-dire correspondant à une impulsion de courant allant de la borne BPi vers la borne BC, l'électrode Eli du transistor TRi est son drain tandis que l'électrode E2i du transistor TRi est sa source. Dans le cas d'une polarité inverse, c'est-à-dire avec un potentiel haut sur la borne BC et un potentiel bas sur la borne BPi, la deuxième électrode E2i du transistor TRi forme le drain de ce transistor tandis que la première électrode Eli de ce transistor forme sa source. Chaque transistor TRi inclut un transistor bipolaire parasite dont le collecteur correspond au drain D du transistor NMOS, dont l'émetteur correspond à la source S du transistor MOS, dont la base correspond au substrat B du transistor NMOS. Chaque transistor TRi est ici configuré pour, en présence d'une impulsion de courant entre les deux bornes BP et BC, fonctionner au moins transitoirement dans un mode hybride qui inclut un fonctionnement du type MOS dans un mode sous-seuil et un fonctionnement du transistor bipolaire parasite. Dans ce mode hybride, la tension grille-source VGS du transistor MOS reste inférieure à la tension de seuil VT du transistor tandis qu'on applique une tension entre le substrat B et la source S du transistor TRi une tension VBS non nulle de façon à activer le transistor bipolaire parasite. Cela étant, on applique de préférence sur le substrat B du transistor TRi une tension inférieure à une tension limite de façon à éviter de mettre le transistor bipolaire parasite en saturation. A titre indicatif, cette tension limite est ici de l'ordre de 0,7 volt. Ainsi, en appliquant une tension sur le substrat B du transistor TRi, on active le transistor bipolaire parasite tandis qu'on contrôle le gain en courant f3 de ce transistor bipolaire parasite par l'intermédiaire de la tension appliquée sur la grille du transistor TR. En présence d'une décharge électrostatique positive entre le noeud PLT et le noeud NDN, c'est-à-dire donnant lieu à une différence de potentiel positive entre la borne BP1 et la borne BP3 (donnant lieu à une impulsion de courant allant de la borne BP1 vers la borne BP3) le courant circule, au début de l'impulsion, à travers la résistance R1 et, lorsque la tension dépasse la tension de seuil de la diode (environ 0,6 volt), à travers la diode passante de la jonction substrat-source (électrode E21) du transistor TR1. Il convient de noter également que, au moins transitoirement au début de l'impulsion, le transistor TRI passe dans un mode de fonctionnement hybride en raison notamment de la connexion entre le substrat B1 et la grille GR1. L'impulsion de courant se transmet donc au niveau de la borne commune BC par le biais du transistor TR1. De ce fait, le transistor TR3 passe au moins transitoirement au début de l'impulsion, dans son mode de fonctionnement hybride. En effet la décharge électrostatique est transmise par le biais de la capacité drain-substrat CDB sur le substrat du transistor TR3 et par la capacité drain-grille CDG sur la grille du transistor TR3. L'impulsion de courant est transformée par la résistance R3 en une tension substrat-source VBS et en une tension grille-source VGS. La présence de la capacité CDB, qui est très grande par rapport à la capacité CDG ainsi que la connexion entre le substrat et la grille du transistor TR3 permet d'avoir des effets bipolaire et MOS conjugués et amplifiés. En effet puisque la capacité CDB est très grande par rapport à la capacité CDG, l'impulsion transmise sur la grille est plus faible que celle transmise sur le substrat. La présence de la connexion entre la grille et le substrat permet à la grille de se polariser davantage (par le biais de l'impulsion transmise via la capacité CDG et par le biais de l'impulsion transmise sur le substrat) et par conséquent d'amplifier ces effets conjugués, car plus la tension de grille se rapproche de la tension de seuil du transistor MOS, plus le gain en courant augmente. Par ailleurs, plus le produit R3 par CDB est élevé, plus la tension ou seuil de déclenchement du dispositif de protection est faible. Ainsi, en fonction de la technologie utilisée, on choisira notamment la valeur de R3 de façon à avoir un seuil de déclenchement acceptable compatible avec un fonctionnement sous-seuil du transistor MOS. A titre indicatif, pour une technologie 40 nanomètres (longueur de grille à 40 nanomètres), on a une capacité CDB=10-1° F/m et une capacité CEG égale à 10-13 F/m. On choisira alors par exemple une résistance R3 comprise entre 100 ohms et 100 kiloohms, par exemple égale à 1000 ohms. Bien entendu si la tension de grille-source du transistor TR3 devient supérieure à la tension de seuil du transistor MOS, celui-ci passe dans un mode de fonctionnement du type MOS. Bien entendu, ce qui vient d'être décrit pour une décharge électrostatique positive est identique pour une décharge électrostatique négative, les rôles des transistors TR1 et TR3 étant inversés de même que les rôles des résistances R1 et R3. Par ailleurs, ce qui vient d'être décrit pour une décharge électrostatique entre les noeuds PLT et NDN s'applique pour une décharge électrostatique entre les noeuds PLT et NDP, les rôles des transistors TR1 et TR2 et des résistances R1 et R2 étant identiques aux rôles qui viennent d'être décrits pour les transistors TR1 et TR3 et R1 et R3 dans le cas d'une décharge électrostatique entre les noeuds PLT et NDN. De même, dans le cas d'une décharge électrostatique entre les noeuds NDP et NDN, quel que soit le sens de cette décharge, ce sont cette fois-ci les transistors TR2 et TR3 et les résistances R2 et R3 qui vont avoir un fonctionnement analogue à ce qui vient d'être décrit pour les transistors TR1 et TR3 et les résistances R1 et R3. En régime établi, c'est-à-dire lorsque le composant à protéger est en fonctionnement, avec par exemple une tension d'alimentation Vdd présente à la borne BP2 et la masse présente à la borne BP3, la résistance R2 et la jonction substrat-source du transistor TR2 permettent de tirer le potentiel de la borne commune BC à un niveau haut. Par ailleurs, la jonction substrat-drain du transistor TR3 est non passante puisque le potentiel du substrat B3 du transistor TR3 est tiré à la masse par l'intermédiaire de la résistance R3. De ce fait, la grille GR3 est également tirée à la masse. Le transistor TR3 est donc bloqué. Le dispositif DIS ne se déclenche donc pas en régime établi. Dans le cas où des courants relativement importants doivent être absorbés par le dispositif de protection DIS, il est particulièrement avantageux, comme illustré sur la figure 4, que celui-ci comporte en outre plusieurs éléments déclenchables, tels que des triacs TRCi, possédant chacun au moins une électrode de commande ou gâchette GHi, et connectés entre chaque paire de noeuds. Ainsi, dans l'exemple illustré sur la figure 4, puisque trois noeuds sont à protéger, il y a trois triacs TRC1-TRC3 respectivement connectés entre les noeuds NDP et PLT, PLT et NDN et NDP et NDN. Par ailleurs, les électrodes de commande, ici les gâchettes GHi, de tous les éléments déclenchables (triacs) TRCi sont connectées à la borne commune BC. Dans le cas d'une décharge électrostatique se produisant entre le noeud NDP et le noeud PLT (potentiel haut sur NDP et potentiel bas sur PLT), l'impulsion électrostatique se propage par l'intermédiaire du bloc BLC2 comme expliqué ci avant, jusqu'à la borne commune BC, puis par l'intermédiaire du bloc BLC1 jusqu'au plot PLT, comme expliqué ci avant. En conséquence, la gâchette GH1 du triac TRC1 est tirée vers la masse, ce qui provoque son déclenchement. La majeure partie de l'impulsion ESD peut alors transiter à travers le triac TRC1. En effet, à titre indicatif, c'est un courant de l'ordre de 100 milliampères qui passe à travers le transistor TR2 du bloc BLC2 tandis que c'est un courant de quelques ampères, typiquement deux ampères, qui passe à travers le triac, lors de l'impulsion ESD. Lors d'une impulsion ESD allant du noeud NDN vers le noeud PLT, ce sont cette fois-ci les blocs BLC3 et BLC1 qui permettent au début de l'impulsion ESD la création d'un chemin vers la masse, provoquant le tirage vers la masse de la gâchette GH2 du triac TRC2 et par conséquent son déclenchement. Lors d'une impulsion ESD allant du noeud PLT vers le noeud NDP, l'impulsion ESD se propage vers le noeud NDP par les blocs BLC1 et BLC2, provoquant par conséquent le tirage vers la masse de la gâchette du triac TRC1 et donc son déclenchement. Pour une impulsion ESD allant du noeud NDN vers le noeud NDP, ce sont les blocs BLC3 et BLC2 qui vont propager cette impulsion vers la masse et provoquer le tirage vers cette masse de la gâchette GH3 du triac TRC3, et par conséquent son déclenchement. Pour une impulsion ESD allant du noeud NDP au noeud NDN, ce sont cette fois-ci les blocs BLC2 puis BLC3 qui propagent l'impulsion vers la masse, provoquant donc le tirage vers celle-ci de la gâchette GH3 du triac TRC3 et par conséquent son déclenchement. Enfin, pour une impulsion ESD allant du noeud PLT au noeud NDN, ce sont les blocs BLC1 puis BLC3 qui propagent l'impulsion ESD vers la masse, provoquant cette fois-ci un déclenchement de la gâchette GH2 du triac TRC2 qui va permettre le transit de l'impulsion ESD puisque c'est le chemin le plus court. Bien qu'il soit possible d'utiliser tout type de triac, il est particulièrement avantageux, notamment pour des raisons d'encombrement, d'utiliser un triac à gâchette unique du type de celui illustré sur la figure 5. Plus précisément, dans cet exemple, le triac TRC à gâchette unique GH comporte un premier caisson semi conducteur CS1 ayant un premier type de conductivité, par exemple type de conductivité N, formant la gâchette GH du triac et deux deuxièmes caissons semi conducteurs CS20 et CS21 ayant un deuxième type de conductivité opposé au premier, ici le type de conductivité P. Ces deux caissons CS20 et CS21 sont disposés de part et d'autre du premier caisson CS1. Par ailleurs, une zone dopée N+ et une zone dopée P+, mutuellement en contact, contactent toutes les deux le caisson CS20 et forme l'électrode A2 du triac TRC. De même, une zone dopée P+ et une zone dopée N+, mutuellement en contact, contactent toutes les deux le deuxième caisson CS21 et forment l'électrode Al du triac TRC. Les zones P+ et N+ sont isolées du premier caisson CS1 par des tranchées d'isolation TIS, du type tranchée d'isolation peu profonde (STI: Shalow Trench Isolation). De même, des tranchées d'isolation TIS isolent latéralement vers l'extérieur, les zones N+ et P+ du triac TRC. Chaque paire de zones (N+, P+) mutuellement en regard et séparée par le caisson CS1 forme, avec les couches P et N sous-jacente un demi triac (thyristor). Par ailleurs, une couche semi conductrice enterrée CSC (dopée N et communément désignée par « couche Niso ») contacte les premier et deuxièmes caissons du triac TRC. Des puits PTS dopés N sont disposés latéralement par rapport aux caissons CS20 et CS21 et viennent contacter la couche enterrée CSC. Le triac, qui est une structure double P-N-P-N, comprend donc ici deux doigts DG1, DG2 respectivement réalisés de façon intégrée au sein des caissons semiconducteurs mentionnés ci-avant. Il est connu, comme illustré sur la figure 6, notamment par la demande de brevet internationale précitée, de réaliser au sein d'un même doigt, par exemple le doigt DG1, un demi triac ainsi que le bloc BLC correspondant. Plus précisément, sur la figure 6, est représentée sur la partie inférieure droite, une demi structure de triac du type de celle illustrée sur la figure 5, avec à l'extrémité du doigt DG1 le transistor TR du bloc BLC. Et, on remarque ici que la résistance R du bloc BLC est formée par la résistance du caisson Pwell s'étendant entre le substrat du transistor et l'anode (zone P+) du demi triac. De même, la grille est reliée à cette résistance R par une connexion sur une région dopée P+ du caisson Pwell. Le mode de réalisation de la figure 7 offre une réalisation sur silicium particulièrement compacte. En effet, comme illustré sur cette figure, les trois triacs et les trois blocs sont réalisés de façon intégrée au sein de quatre doigts semiconducteurs alors que dans l'art antérieur, six doigts auraient été nécessaires pour réaliser les trois triacs. Plus précisément, le doigt DG1 incorpore un demi triac ainsi que le bloc BLC2. Le doigt DG2 incorpore un demi triac et le bloc BLC1. Le doigt DG3 incorpore un demi triac ainsi que le bloc BLC3. Enfin, le quatrième doigt DG4 contient également un demi triac. Ainsi, le triac TRC1 est formé par les deux doigts DG1 et DG2. Le triac TRC2 est formé par les deux doigts DG2 et DG3 et le triac TRC3 est formé par les deux doigts DG3 et DG4. Bien entendu, des connexions métalliques, non représentées ici, vont permettre d'interconnecter les différentes gâchettes à la borne commune. Alors que dans les modes de réalisation précédents, on a décrit un mode particulier de réalisation pour chaque bloc BLCi, d'autres modes de réalisation sont possibles pour ces blocs. Ceci est représenté d'une façon générale sur la figure 8, dans une variante utilisant des triacs. Mais c'est également le cas pour une variante n'utilisant pas de triac. Ainsi la structure de chaque bloc BLCi peut être différente pour autant qu'elle permette au moins transitoirement un fonctionnement du transistor MOS correspondant dans son mode hybride en présence d'une impulsion ESD en fonction du sens de l' impulsion. Plus précisément, comme illustré sur la figure 9, le substrat et la grille du transistor MOS peuvent être laissés flottants. L'effet bipolaire et MOS est obtenu alors par le couplage capacitif grille-substrat formé par les condensateurs CDB et CEG. Sur cette figure 9 on n'a représenté à des fins de simplification que le bloc BLC en supposant que la première électrode du transistor TR est son drain D. De façon à avoir un effet amplifié, on peut en outre, comme illustré sur la figure 10, relier électriquement la grille GR et le substrat B du transistor TR. Ces modes de réalisation sont particulièrement intéressants pour les transistors TR présentant des oxydes de grille épais, typiquement de l'ordre de 50 Angstrôms. Cela étant, ces modes de réalisation offrent des seuils de déclenchement très faibles en raison d'une résistance très grande entre le substrat et la masse (absence de connexion entre le substrat et la masse) et entre la grille et la masse (absence de connexion entre la grille et la masse). Un tel seuil de déclenchement très faible peut être préjudiciable dans certaines applications, en particulier lorsque le composant à protéger injecte du courant dans un autre composant, car cette injection peut conduire à un déclenchement intempestif du dispositif DIS. C'est la raison pour laquelle il est préférable d'utiliser les modes de réalisation décrits ci-avant et présentant une résistance entre le substrat et la borne BPi. En effet l'ajustement de la valeur de cette résistance permet de relever la valeur du seuil de déclenchement. Un autre mode de réalisation du bloc BLC est illustré sur la figure 11. Sur cette figure, on voit que le bloc BLC comporte une diode D connectée entre la grille et le substrat du transistor TR. Plus précisément, la cathode de la diode est reliée à la grille du transistor, tandis que l'anode est reliée au substrat du transistor et également à la résistance R. Cette diode va permettre de retarder la décharge de la capacité de grille du transistor correspondant à la fin de l'impulsion ESD ce qui permet au transistor TR de rester passant plus longtemps et ce qui permet de diminuer considérablement un éventuel pic de tension résiduel en fin d'impulsion. Sur la figure 12, la diode a été remplacée par un transistor auxiliaire TA. Le transistor TA est ici un transistor NMOS ayant sa grille connectée à son substrat, et une première électrode connectée à la grille du transistor TR tandis que l'autre électrode est connectée à l'élément résistif R. Un tel transistor additionnel va donc, lors de l'impulsion ESD, amplifier le fonctionnement hybride du transistor TR et, en fin d'impulsion ESD, retarder la décharge de la capacité de grille du transistor TR. Dans ce mode de réalisation, l'amplification du fonctionnement hybride du transistor TR est plus rapide que dans le mode de réalisation de la figure 11, car dans le mode de réalisation de la figure 11, il faut attendre d'avoir franchi la tension de seuil de la diode pour pouvoir amplifier le fonctionnement hybride du transistor TR alors que la présence du transistor additionnel TA qui passe lui-même au moins transitoirement dans son mode de fonctionnement hybride permet de s'affranchir de la contrainte de la tension de seuil de la diode et d'amplifier plus rapidement. Dans le mode de réalisation de la figure 13, l'élément additionnel, ici une diode, qui permet de retarder la décharge de la capacité de grille en fin d'impulsion ESD, est maintenant connecté entre le substrat du transistor correspondant et l'élément résistif correspondant. Plus précisément, la cathode de la diode D est connectée au substrat du transistor TR et l'anode est reliée à la résistance R. Par ailleurs, le transistor TR a son substrat directement connecté à sa grille. De par cette connexion directe entre le substrat et la grille, on obtient donc un fonctionnement hybride amplifié du transistor correspondant lors d'une impulsion ESD. Par ailleurs, la diode permet là encore de retarder la décharge de la capacité de grille du transistor en fin d'impulsion ESD. Et, cette capacité va cette fois-ci se décharger dans le substrat du transistor, ce qui va contribuer au fonctionnement hybride du transistor en fin d'impulsion ESD et permettre notamment un encaissement plus rapide de la décharge ESD. En d'autres termes, dans ce mode de réalisation on a un effet conjugué MOS-bipolaire du transistor TR au début de l'impulsion ESD et à la fin de l'impulsion ESD. En variante, la diode D pourrait être remplacée par un transistor auxiliaire TA du type de celui illustré sur la figure 12. Ce qui vient d'être décrit pour trois noeuds peut se généraliser à N noeuds, N étant supérieur ou égal à 3. Ceci est illustré très schématiquement sur la figure 14, où le dispositif DIS est destiné à protéger i noeuds N1-Ni à l'aide d'un réseau de protection en étoile dans lesquels tous les blocs BLCi sont d'une part respectivement connectés aux différents noeuds, et d'autre part, à une borne commune BC. Dans l'exemple de réalisation de la figure 14, la structure de chaque bloc BLCi est analogue à celle qui a été décrite notamment en référence à la figure 3. Bien entendu, on pourrait utiliser toute autre structure de bloc BLCi comme par exemple celle décrite en référence aux figures 9 à 13. De même, on peut compléter le dispositif DIS en y adjoignant des éléments déclencheurs, tels que des triacs, en connectant un triac entre chaque paire de noeuds, et en reliant toutes les électrodes de commande (gâchettes) de ces triacs à la borne commune BC. Bien entendu, bien que dans les exemples décrits ci-avant, on ait des transistors NMOS, l'invention s'applique également à des transistors PMOS de façon duale. Par ailleurs l'invention qui vient d'être décrite s'applique à tous types de technologie intégrée, que ce soit une technologie sur substrat massif ou bien une technologie du type silicium sur isolant (SOI : « Silicon On Insulator » selon un acronyme anglosaxon bien connu de l'homme du métier). A titre indicatif le gain de surface apporté par le dispositif de protection selon l'invention est de l'ordre de 30% par rapport à un dispositif classique, avec une simplification des circuit déclencheurs lorsque des triacs sont utilisés. REVENDICATIONS1. Dispositif de protection d'un ensemble de N noeuds contre les décharges électrostatiques, N étant supérieur ou égal à trois, comprenant un ensemble de N blocs (BLCi) possédant respectivement N premières bornes (BPi) respectivement connectées aux N noeuds (PLT, NDP, NDN) et N deuxièmes bornes connectées ensemble pour former une borne commune (BC), chaque bloc comportant au moins un transistor MOS (TRi) incluant un transistor parasite, connecté entre ses deux bornes et configuré pour en présence d'une impulsion de courant entre les deux bornes fonctionner au moins transitoirement dans un mode hybride incluant un fonctionnement du type MOS dans un mode sous seuil et un fonctionnement du transistor bipolaire. 2. Dispositif selon la revendication 1, dans lequel chaque bloc (BLCi) comprend un transistor MOS (TRi) ayant sa première électrode couplée à la première borne (BPi), sa deuxième électrode couplée à ladite borne commune (BC), sa grille couplée à son substrat sans être directement couplée à la première borne, et un élément résistif (Ri) couplé entre le substrat (Bi) du transistor MOS et la première borne (BPi). 3. Dispositif de protection d'un ensemble de N noeuds contre les décharges électrostatiques, comprenant un ensemble de N blocs (BLCi) possédant respectivement N premières bornes (BPi) respectivement connectées aux N noeuds et N deuxièmes bornes connectées ensemble pour former une borne commune (BC), chaque bloc (BLCi) comprenant un transistor MOS (TRi) ayant sa première électrode couplée à la première borne (BPi), sa deuxième électrode couplée à ladite borne commune (BC), sa grille couplée à son substrat sans être directement couplée à la première borne, et un élément résistif (Ri) couplé entre le substrat du transistor MOS (TRi) et la première borne (BPi). 4. Dispositif selon l'une des revendications précédentes, comprenant en outre un élément déclenchable, (TRCi) possédant au moins une électrode de commande (GHi), et connecté entre chaquepaire de noeuds, les électrodes de commande de tous éléments déclenchables (TRCi) étant connectée à ladite borne commune. 5. Dispositif selon la revendication 4 pour la protection de trois noeuds, dans lequel chaque élément déclenchable (TRCi) est un triac comprenant deux doigts, et les six doigts des trois triacs et les trois blocs sont réalisés de façon intégrée au sein de quatre caissons semiconducteurs (DG1, DG4). 6. Dispositif selon l'une des revendications précédentes, dans lequel la longueur de la grille de chaque transistor MOS (TRi) est inférieure à 1 micromètre. 7. Cellule d'entrée/sortie d'un circuit intégré, comprenant un plot d'entrée/sortie (PLT), une première borne d'alimentation (NDP), une deuxième borne d'alimentation (NDN), et un dispositif (DIS) selon l'une des revendications précédentes destiné à protéger ledit plot d'entrée/sortie, la première borne d'alimentation et la deuxième borne d' alimentation. 8. Circuit intégré comprenant au moins une cellule d'entrée/sortie (IOCL) selon la revendication 7.