Brevet FR2978557A1 — publié le 20130201

STRUCTURE DE TEST DE TRANSISTOR La présente invention concerne un procédé et une structure de caractérisation des propriétés d'un transistor. Les circuits intégrés fabriqués dans des substrats semi-conducteurs comprennent généralement des millions de transistors pour le traitement des signaux analogiques ou numériques. Les transistors MOS comprennent des régions lourdement dopées de type N ou P formant une source et un drain dans un substrat ou un puits dopé à l'opposé de type P ou N, qui peut être polarisé par une borne de substrat. Une fine couche de dioxyde de silicium SiO2, ou une pile de matériaux diélectrique, recouvre la zone entre la source et le drain. Une grille est formée sur le dessus de la couche de dioxyde de silicium pour contrôler un canal s'étendant entre la source et le drain. Les propriétés d'un transistor comprennent différents paramètres physiques tels que l'épaisseur de l'oxyde de grille, les niveaux de dopage, la longueur et la largeur de la grille, et les matériaux utilisés pour fabriquer le transistor. Avec l'avancée de la technologie, ces propriétés sont souvent modifiées pour obtenir un fonctionnement plus rapide, une plus petite taille de transistor, une consommation énergétique plus faible, etc. Cependant, une fois que les transistors sont fabriqués, ces propriétés peuvent différer de celles attendues, et des effets indésirables peuvent également survenir, par exemple une capacité parasite accrue en raison d'un oxyde d'isolation plus fin entre la grille et le substrat semi-conducteur. Ainsi, avant de mettre en oeuvre un nouveau transistor prototype dans la production de circuits intégrés, il est d'abord nécessaire de caractériser ses propriétés de telle sorte qu'il puisse être modélisé avec précision dans une bibliothèque de composants pour une utilisation ultérieure. A cet effet, des "structures de test" sont fréquemment utilisées pour caractériser les propriétés du transistor. A titre d'illustration, la figure 1 représente une plaquette de semi-conducteur 1 comprenant une pluralité de structures de test de transistor 2, chacune comprenant une pluralité de transistors prototypes (non représentés) reliés électriquement à des plages de test Pi. Les propriétés des transistors au sein d'une structure de test 2 sont sensiblement identiques, alors qu'elles varient d'une structure de test à l'autre. Afin de caractériser ces propriétés, la plaquette de semi-conducteur est placée dans un dispositif de test, où les transistors sont soumis à des tests électriques en courant continu (DC) et en courant alternatif (AC). La figure 2 est un schéma de principe illustrant plus en détails une structure de test conventionnelle 2. La structure de test 2 comprend une structure de test DC 2-1 et une structure de test AC 2-2. La structure de test 2-1 comprend des transistors TDC1, TDC2... TDCM et des plages P1, P2, P3, P4. La structure de test 2-2 comprend des transistors TAC1, TAC2... TACN et des plages P5, P6, P7. Les transistors TAC et TDC sont supposés être identiques et avoir été fabriqués en suivant les mêmes étapes de fabrication. Le transistor TDC1 présente un drain D relié à la plage P1, une grille G reliée à la plage P2, une source S reliée à la plage P3, et une borne de substrat B relié à la plage P4. Les autres transistors TDC2-TDCM ne sont pas reliés aux plages et forment des transistors de conformité par rapport au transistor TDC1. Par transistors de conformité, on entend que de tels transistors sont simplement fabriqués afin de garantir une bonne conformité du transistor TDC1 par rapport aux spécifications de conception, car il est difficile de fabriquer un seul transistor isolé qui respecte les spécifications souhaitées. En effet, de nombreuses étapes de fabrication, telles que la réalisation de motifs par photolithographie, la gravure, ou le polissage mécanicochimique, sont sensibles aux effets de densité des motifs et/ou de proximité des motifs. Ainsi, les caractéristiques (épaisseur du matériau, dimensions critiques) d'un transistor isolé seraient différentes des caractéristiques d'un transistor similaire ayant des transistors voisins. De nombreux autres transistors doivent par conséquent être fabriqués à proximité du transistor en question. Les sources S et les drains D des transistors TAC1-TACN sont interconnectés et reliés à la plage P5, leurs grilles G reliées à la plage P6, et leurs bornes de substrat B reliés à la plage P7. Puisque la source S et le drain D de chaque transistor sont court-circuités, chaque transistor est équivalent à un "condensateur MOS". Le nombre de transistors interconnectés prévus dans la structure de test 2-2 dépend de la taille du transistor, et peut varier de quelques dizaines à quelques milliers de transistors. Une telle structure de test 2 présente l'inconvénient d'occuper un espace important sur la surface du substrat. En particulier, la surface des plages est actuellement de l'ordre de 100 x 100 microns, avec une distance minimale de 100 microns entre deux plages. La surface et la distance entre les plages ne peuvent pas être facilement réduites puisque les plages doivent être accessibles aux pointes de la sonde d'une carte de sonde. Par conséquent, la taille de la plage régit la taille des structures de test, et détermine ainsi combien de structures de test peuvent être prévues sur une plaquette de semi-conducteur. Il peut par conséquent être souhaité de prévoir une structure de test DC et AC qui occupe une plus petite surface sur une plaquette de semi-conducteur. Des modes de réalisation de la présente invention concernent un structure de test pour caractériser les propriétés d'un transistor, la structure de test comprenant : une structure de test en courant continu pour tester les propriétés en courant continu du transistor, comprenant des premières plages de test, au moins un premier transistor couplé aux premières plages de test, et un groupe de transistors de conformité pour garantir la conformité du premier transistor avec les spécifications de conception, une structure de test en courant alternatif pour tester les propriétés en courant alternatif du transistor, comprenant des secondes plages de test et des transistors couplés aux secondes plages de test, les structures de test en courant continu et en courant alternatif présentant des plages de test communes formant à la fois les premières et des secondes plages de test. Selon un mode de réalisation, le groupe de transistors de conformité de la structure de test en courant continu comprend des transistors de la structure de test en courant alternatif. Selon un mode de réalisation, les transistors sont des transistors MOS présentant des bornes de source, de drain et de grille, et les transistors de la structure de test en courant alternatif ont leurs bornes de source et de drain interconnectées. Selon un mode de réalisation, les transistors sont des transistors bipolaires présentant des bornes de collecteur, de base et d'émetteur, et les transistors de la structure de test en courant alternatif ont leurs bornes de collecteur et d'émetteur interconnectées. Selon un mode de réalisation, la structure de test comprend une plage de test couplée aux bornes de contrôles des transistors de la première structure de test et de la seconde structure de test. Selon un mode de réalisation, la structure de test comprend une plage de test couplée aux bornes de conduction des transistors de la première structure de test et de la seconde structure de test. Selon un mode de réalisation, la structure de test comprend une plage de test couplée à une borne de substrat des transistors de la première structure de test et de la seconde structure de test. Des modes de réalisation de la présente invention concernent une plaquette de semi-conducteur comprenant au moins une structure de test selon l'invention. Des modes de réalisation de la présente invention concernent un procédé de caractérisation des propriétés d'un transistor, comprenant les étapes consistant à : prévoir une plaquette de semi-conducteur comprenant des transistors agencés dans au moins une structure de test selon l'invention, placer la plaquette de semi-conducteur dans un dispositif de test, connecter le dispositif de test aux plages de test de la structure de test, appliquer un programme de test en courant continu à la structure de test, puis appliquer un programme de test en courant alternatif à la structure de test. Des modes de réalisations de la présente invention vont maintenant être décrits à titre non limitatif, en relation avec les figures jointes parmi lesquelles : - la figure 1, précédemment décrite, représente une plaquette de semi-conducteur comprenant une pluralité de structures de test, - la figure 2, précédemment décrite, est un schéma de principe d'une structure de test, - la figure 3 est un schéma de principe d'une structure de test selon un premier mode de réalisation de l'invention, - la figure 4 est un schéma de principe d'une structure de test selon un second mode de réalisation de l'invention, - la figure 5 est un schéma de principe d'une structure de test selon un troisième mode de réalisation de 35 l'invention, - la figure 6 est un schéma de principe d'une structure de test selon un quatrième mode de réalisation de l'invention, - la figure 7 est une vue de dessus de la topographie 5 d'une structure de test selon un mode de réalisation de l'invention, - la figure 8 représente une plaquette de semi-conducteur comprenant des structures de test selon l'invention, et - la figure 9 est un diagramme d'un procédé de 10 caractérisation de transistor selon l'invention. La figure 3 est un schéma de principe d'une structure de test 10 selon un premier mode de réalisation de l'invention. La structure de test 10 comprend une structure de test DC 10-1, une structure de test AC 10-2, 15 et des plages de test P11, P12, P13, P14. Les structures de test DC et AC 10-1, 10-2 comprennent des transistors NMOS prototypes TA, c'est-à-dire des transistors semi-conducteurs à effet de champ présentant un canal N dans un puits P ou un substrat P. Chaque transistor présente 20 une grille (borne de contrôle), une source et un drain (bornes de conduction) et une borne de substrat connectée à son substrat. La structure de test DC 10-1 comprend un transistor TA1 dont le drain D est relié à la plage P11, 25 la grille G est reliée à la plage P12, la source S est reliée à la plage P13, et la borne de substrat est reliée à la plage P14. La structure de test AC 10-2 comprend des transistors TA2, TA3... TAN dont les grilles G sont reliées à la plage P12, les sources S et les drains D 30 sont reliés à la plage P13, et les bornes de substrat B sont reliées à la plage P14. Par conséquent, les plages P12, P13, P14 sont communes aux structures de test 10-1, 10-2, ce qui permet de réduire le nombre de plages de test nécessaires et ainsi la surface occupée par les 35 plages de test. De plus, les transistors TA2-TAN de la structure de test AC 10-2 forment des transistors de conformité par rapport au transistor TA1 de la structure de test DC 10-1, pour garantir la conformité du transistor TAI avec les spécifications de conception. Ainsi, la structure de test 10-1 ne nécessite pas de transistor de conformité supplémentaire et la surface occupée par les transistors est réduite de presque 50%. La figure 4 illustre une variante 20 de structure de test 10 dans laquelle les transistors NMOS TA sont remplacés par des transistors PMOS TB, c'est-à-dire des transistors présentant un canal P dans un puits N ou un substrat N. La structure de test 20 comprend une structure de test DC 20-1 et une structure de test AC 20-2. La structure de test DC 20-1 comprend un transistor TB1 dont la source S est reliée à la plage P11, la grille G est reliée à la plage P12, le drain D est reliée à la plage P13, et la borne de substrat est reliée à la plage P14. La structure de test AC 20-2 comprend des transistors TB2, TB3... TBN dont les grilles G sont reliées à la plage P12, les sources S et les drains D sont reliés à la plage P13, et les bornes de substrat B sont reliées à la plage P14. Les transistors TB2 à TBN forment également des transistors de conformité par rapport au transistor TB1 de la structure de test 20-1. La figure 5 illustre une autre variante 30 de structure de test 10 dans laquelle les transistors NMOS TA sont remplacés par des transistors prototypes bipolaires TC, ici des transistors NPN. Chaque transistor comprend une base B (borne de contrôle), ici un substrat dopé P, un collecteur C dopé N et un émetteur E dopé N (bornes de conduction). La structure de test 30 comprend des plages de test P11, P12, P13, une structure de test DC 30-1 et une structure de test AC 30-2. La structure de test DC 30-1 comprend un transistor TC1 dont le collecteur C est relié à la plage P11, la base B est reliée à la plage P12, l'émetteur E est relié à la plage P13. La structure de test AC 30-2 comprend des transistors TC2, TC3... TCN, dont les bases sont reliées à la plage P12, les collecteurs C et les émetteurs E sont reliés à la plage P13. La figure 6 est un schéma de principe d'un autre exemple d'une structure de test 40 selon l'invention. La structure de test 40 comprend une structure de test DC 40-1, une structure de test AC 40-2, et des plages de test P11, P12, P13, P14, P15. La structure de test DC 40-1 comprend des transistors NMOS TD1, TD2... TDM. Le transistor TD1 présente un drain relié à la plage P11, une grille reliée à la plage P12, une source reliée à la plage P13, et un substrat relié à la plage P14. Les autres transistors TD2-TDM ne sont pas électriquement reliés aux plages et sont simplement prévus en tant que transistors de conformité. La structure de test AC 40-2 comprend des transistors NMOS TE1, TE2... TEN. Les sources et les drains de ces transistors sont reliés à la plage P13, leurs substrats sont reliés à la plage P14 et leurs grilles sont reliées à la plage P15. Il est clair pour l'homme de l'art que la structure de test selon l'invention est susceptible d'autres modes de réalisation. Par exemple, les structures de test DC et AC ne peuvent avoir qu'une plage en commun, par exemple la plage reliée au substrat, ou la plage reliée aux sources et aux drains des transistors de la structure de test AC et à la source ou au drain du transistor de la structure de test DC. Les bornes de substrat B peuvent être reliées aux sources S des transistors, et la plage P14 ne pas être prévue. Les sources et les drains des transistors des structures de test AC peuvent être reliés à des plages de test séparées. En particulier, l'invention peut s'appliquer aux transistors SOI (silicon-on-insulator = silicium sur isolant), par exemple un transistor SOI de type "floating body SOI" présentant des plages de drain, de grille, de source et de côté arrière de la plaquette ; un transistor SOI de type "body-contacted SOI" présentant des plages de drain, de grille, de source, de côté arrière et de substrat, ou un transistor SOI de type "bulk SOI" présentant des plages de drain, de grille, de source et de substrat. Une structure MOS isolée peut présenter des plages supplémentaires, par exemple une pour l'isolation et une pour le substrat. La figure 7 est une vue de dessus d'une topographie de transistor L1 correspondant à un mode de réalisation de la structure de test de la figure 3 comprenant quatre transistors TAI, TA2, TA3, TA4 (TAN). La topographie L1 comprend un polygone actif NP, un polygone de grille GP, un polygone de contact au substrat BP, et deux polygones en métal M1, M2. Le polygone actif NP est dans un premier plan, le polygone de grille GP et le polygone de contact au substrat BP sont dans un second plan au-dessus du premier plan, et les polygones en métal M1, M2 sont dans un troisième plan au-dessus du second plan. Les premier, second et troisième plans sont séparés les uns des autres par des couches diélectriques, non illustrées. Le polygone actif NP présente une forme rectangulaire et est une région de silicium dopée N d'un substrat de silicium de type P, formant les régions de source et de drain des transistors TA1, TA2, TA3, TA4. La topographie L1 est du type "multi doigts", le polygone de grille GP comprenant plusieurs rectangles longs et fins ou "doigts" F1, F2, F3, F4 de matériau de siliciure polycrystallin s'étendant sur tout le polygone actif NP. Le doigt F1 forme une grille G1 entre un drain Dl et une source S1 du transistor TAI, le doigt F2 forme une grille G2 entre une source S2 et un drain D2 du transistor TA2, le doigt F3 forme une grille G3 entre un drain D3 et une source S3 du transistor TA3, et le doigt F4 forme une grille G4 entre une source S4 et un drain D4 du transistor TA4. Les doigts sont connectés les uns aux autres par des polygones rectangulaires via leurs extrémités supérieures et inférieures. Le polygone de contact au substrat BP est en métal et forme un anneau entourant le polygone actif NP et le polygone de grille GP. Les contacts CP traversant la couche diélectrique relient électriquement le polygone BP au substrat, de telle sorte qu'une tension de polarisation peut être appliquée au besoin au substrat. Le polygone en métal M1 est un polygone rectangulaire s'étendant verticalement sur tout le polygone actif NP. Le polygone en métal M1 comprend également des contacts CP traversant la couche diélectrique pour relier électriquement le polygone M1 au polygone actif NP, formant la connexion vers le drain Dl du transistor TA1. Le polygone de métal M2 comprend un premier polygone rectangulaire s'étendant horizontalement en bas de la topographie, et des doigts rectangulaires longs et fins F5, F6, F7, F8 s'étendant verticalement dans le polygone actif NP. Chaque doigt comprend des contacts CP traversant la couche diélectrique pour relier électriquement les doigts au polygone actif NP, formant des contacts de source et de drain. Le doigt F5 forme les connexions vers les sources S1, S2 des transistors TA1, TA2, le doigt F6 forme les connexions vers les drains D2, D3 des transistors TA2, TA3, le doigt F7 forme les connexions vers les sources S3, S4 des transistors TA3, TA4, et le doigt F8 forme la connexion vers le drain D4 du transistor TA4. Les plages de test P11, P12, P13, P14, non illustrées sur la figure 7, se situent sur une couche supérieure en métal. La plage de test P11 est électriquement reliée au polygone M1 pour permettre à la sonde d'accéder au drain Dl du transistor TA1. De la même façon, la plage de test P2 est électriquement reliée au polygone de grille GP pour permettre à la sonde d'accéder aux grilles G1, G2, G3, G4 des transistors. La plage de test P13 est électriquement reliée au polygone en métal M2 pour permettre à la sonde d'accéder aux sources Sl, S2, S3, S4 et aux drains D2, D3, D4. La plage de test P14 est électriquement reliée au polygone BP pour permettre à la sonde d'accéder aux substrats des transistors. Ainsi, les signaux d'entrée et de sortie pour le test en courant continu et alternatif des transistors sont formés par des interconnexions qui traversent les couches diélectriques supérieures pour connecter les polygones BP, GP, Ml, M2 aux conducteurs électriques supérieurs. Il est clair pour l'homme de l'art que les structures de test selon l'invention peuvent être mises en oeuvre de diverses manières. Par exemple, dans un mode de réalisation, la topographie du transistor peut être une topographie "un doigt", au lieu d'une topographie "multi doigts" telle que celle illustrée sur la figure 7. La figure 8 illustre une plaquette de semi- conducteur W comprenant une pluralité de structures de test de transistor 10 ou 20, chacune comprenant une pluralité de transistors reliés électriquement à des plages de test Pi. Les propriétés des transistors au sein de chaque structure de test sont sensiblement identiques, alors qu'elles peuvent varier d'une structure de test à l'autre. En raison du nombre réduit de plages par structure de test, davantage de structures sont capables de tenir sur la plaquette de semi-conducteur en utilisant des plages Pi présentant une taille et un espacement conventionnels. La figure 9 est un diagramme décrivant schématiquement un procédé de caractérisation des propriétés d'un transistor. Le procédé comprend des étapes S1, S2,...S7. A 35 l'étape Si, une plaquette de semi-conducteur W tel que celui illustré sur la figure 8 est fabriqué. A l'étape S2, la plaquette est placée dans un dispositif de test. A l'étape S3, les pointes de la sonde du dispositif de test sont appliquées aux plages de test Pi d'une structure de test. A l'étape S4, un programme de test DC est lancé sur la structure de test par l'intermédiaire des plages de test Pi. A l'étape S5, les signaux de test DC sont reçus par le dispositif de test par l'intermédiaire des plages de test. De tels signaux peuvent ensuite être numérisés, traités et/ou enregistrés. A l'étape S6, un programme de test AC est lancé sur la structure de test. A l'étape S7, les signaux de test AC sont reçus par le dispositif de test par l'intermédiaire des plages de test, et peuvent ensuite être numérisés, traités et/ou enregistrés. Les étapes S3-S7 peuvent ensuite être répétées avec une autre structure de test présente sur la plaquette. Dans certains modes de réalisation, le dispositif de test peut comprendre un capacimètre/voltmètre, un voltmètre, un ampèremètre, une source de tension de polarisation AC, une source de tension de polarisation DC, une carte de sonde présentant des pointes de sonde, un support de substrat, une unité de traitement, une unité d'affichage, et une interface utilisateur. Les tests DC et AC peuvent être effectués en appliquant des tensions et la masse aux bornes des transistors via les plages de test et les pointes de sonde, et en mesurant les signaux électriques. Pour les tests DC, une tension Vgs entre la grille et la source, un courant de drain Id passant par un canal créé entre la source et le drain, et une tension Vds entre le drain et la source peuvent être mesurés afin de déterminer le fonctionnement du transistor en appliquant des valeurs adaptées aux plages de test. Pour les tests AC, une tension DC présélectionnée, par exemple 15 mV, peut être appliquée, avec un signal AC superposé pour mesurer une capacité de grille. Il est possible de faire varier la tension DC pour mesurer l'amplitude et la phase de courant et obtenir une capacité constante par rapport à une mesure de tension pour divers niveaux de polarisation. Il est possible de faire varier la fréquence AC de 10 kHz à 10 MHz. Une basse fréquence peut être utilisée pour déterminer des caractéristiques "quasiment statiques". Une haute fréquence peut être utilisée pour déterminer des caractéristiques dynamiques. La capacité parasite, la longueur de canal, la mobilité, les pièges d'interface, le profile de dopage du substrat, et l'épaisseur de l'oxyde peuvent être déterminés grâce à de tels tests. 14 REVENDICATIONS1. Structure de test (10, 20, 30, 40) pour caractériser les propriétés d'un transistor (TA, TB, TC, 5 TD, TE), la structure de test comprenant : - une structure de test en courant continu (10-1, 20-1, 30-1, 40-1) pour tester les propriétés en courant continu du transistor, comprenant des premières plages de test (P11, P12, P13, P14), au moins un premier transistor 10 (TAI, TB1, TC1, TD1) couplé aux premières plages de test, et un groupe de transistors de conformité (TA2-TAN, TB2-TBN, TC2-TCN, TD2-TDM) pour garantir la conformité du premier transistor avec les spécifications de conception, - une structure de test en courant alternatif (10-2, 20- 15 2, 30-2, 40-2) pour tester les propriétés en courant alternatif du transistor, comprenant des secondes plages de test (P12, P13, P14, P15) et des transistors (TA2-TAN, TB2-TBN, TC2-TCN, TE1-TEN) couplés aux secondes plages de test, 20 caractérisée en ce que les structures de test en courant continu et en courant alternatif présentant des plages de test communes (P12, P13, P14) formant à la fois les premières et des secondes plages de test. 25 2. Structure de test selon la revendication 1, dans laquelle le groupe de transistors de conformité de la structure de test en courant continu comprend des transistors (TA2-TAN, TB2-TBN, TC2-TCN) de la structure de test en courant alternatif (10-2, 20-2, 30-2). 30 3. Structure de test (10, 20, 40) selon l'une des revendications 1 ou 2, dans laquelle : - les transistors sont des transistors MOS (TA, TB, TD, TE) présentant des bornes de source, de drain et de 35 grille, et - les transistors de la structure de test en courant alternatif ont leurs bornes de source et de drain interconnectées. 4. Structure de test (30) selon l'une des revendications 1 à 2, dans laquelle : - les transistors sont des transistors bipolaires (TC) présentant des bornes de collecteur, de base et d'émetteur, et - les transistors de la structure de test en courant alternatif ont leurs bornes de collecteur et d'émetteur interconnectées. 5. Structure de test (10, 20, 30) selon l'une des revendications 1 à 4, comprenant une plage de test (P12) couplée aux bornes de contrôles (G, B) des transistors de la première structure de test (10-1, 20-1, 30-1) et de la seconde structure de test (10-2, 20-2, 30-2). 6. Structure de test (10, 20, 30) selon l'une des revendications 1 à 5, comprenant une plage de test (P13) couplée aux bornes de conduction (S, D, C, E) des transistors de la première structure de test (10-1, 20-1, 30-1) et de la seconde structure de test (10-2, 20-2, 30- 2). 7. Structure de test (10, 20) selon l'une des revendications 1 à 6, comprenant une plage de test (P14) couplée à une borne de substrat des transistors de la première structure de test (10-1, 20-1) et de la seconde structure de test (10-2, 20-2). 8. Plaquette de semi-conducteur (W) comprenant au moins une structure de test (10, 20, 30, 40) selon l'une des 35 revendications 1 à 7. 9. Procédé de caractérisation des propriétés d'un transistor, comprenant les étapes consistant à : - prévoir (Si) une plaquette de semi-conducteur (W) comprenant des transistors agencés dans au moins une structure de test (10, 20, 30, 40) selon l'une des revendications 1 à 7, - placer (S2) la plaquette de semi-conducteur dans un dispositif de test, - connecter (S3) le dispositif de test aux plages de test (Pi) de la structure de test, - appliquer (S4) un programme de test en courant continu à la structure de test (10, 20, 30, 40), puis - appliquer (S6) un programme de test en courant 15 alternatif à la structure de test.