Brevet FR2982101A1 — publié le 20130503

B11132 - 11-GR2-0352bR01 1 ETALONNAGE D'UN ADC ENTRELACÉ DOMAINE DE L'INVENTION La présente invention concerne un convertisseur analogique-numérique (ADC) entrelacé et un procédé pour réaliser 5 une conversion analogique-numérique. ARRIÈRE-PLAN La figure 1 illustre un exemple d'ADC entrelacé comprenant quatre sous-convertisseurs ADC1 à ADC4. Chacun des sous-convertisseurs est couplé à une ligne d'entrée 102 par 10 l'intermédiaire d'un commutateur correspondant 104 à 107, contrôlé par un signal de synchronisation respectif 41 à 44, ces signaux ayant des déphasages respectifs. Ainsi, chacun des sous-convertisseurs ADC1 à ADC4 échantillonne un signal d'entrée Vin sur la ligne d'entrée 102 à un instant différent, et fournit un 15 signal de sortie correspondant Dl à D4 à des entrées respectives d'un multiplexeur (MUX) 108. Le multiplexeur 108 génère un signal de données de sortie Dout sur une ligne 110 en sélectionnant périodiquement chacun des signaux de sortie Dl à D4 tour à tour. 20 Ainsi, en prévoyant les quatre sous-convertisseurs ADC1 à ADC4 entrelacés dans le temps, le signal d'entrée Vin peut être échantillonné à une vitesse égale à quatre fois celle B11132 - 11-GR2-0352bR01 2 d'un seul ADC, et ainsi la fréquence d'échantillonnage Fs peut être quatre fois plus élevée. Afin d'obtenir un signal de sortie numérique Dout de haute qualité, il serait souhaitable que les sous-convertisseurs ADC1 à ADC4 soient bien adaptés entre eux, par exemple en ce qui concerne leurs décalages de tension et leurs gains respectifs. Cependant, ces paramètres peuvent varier, en raison par exemple de variations PVT (processus de fabrication, tension, température), ou d'autres facteurs. Afin de corriger de telles désadaptations, une possi- bilité serait de prévoir une phase d'étalonnage pour chaque sous-convertisseur. Cependant, un problème lié à une telle solution est qu'elle implique une interruption du fonctionnement de l'ADC entrelacé ou une réduction de sa fréquence d'échantil- lonnage, l'une et l'autre étant tout aussi peu souhaitables en raison de la réduction résultante en performances et/ou qualité de l'ADC entrelacé. Il y a aussi des problèmes techniques dans l'étalonnage des sous-convertisseurs pour corriger efficacement une 20 désadaptation sans introduire davantage de bruit. RÉSUMÉ Un objet de modes de réalisation de la présente invention est de résoudre au moins partiellement un ou plusieurs problèmes de l'art antérieur. 25 Selon un aspect, on prévoit un convertisseur analogique- numérique (ADC) entrelacé comprenant : des premier, deuxième et troisième sous-convertisseurs ; un bloc de commande agencé pour contrôler le premier sous-convertisseur pour échantillonner un signal de test et le deuxième sous-convertisseur pour 30 échantillonner un signal d'entrée pendant une première période d'échantillonnage, et pour contrôler le deuxième sous-convertisseur pour échantillonner le signal de test et le troisième sous-convertisseur pour échantillonner le signal d'entrée pendant une deuxième période d'échantillonnage. B11132 - 11-GR2-0352FR01 3 Selon un mode de réalisation, le bloc de commande comprend : un premier élément de retard synchrone pour générer un premier signal d'échantillonnage contrôlant le premier sous-convertisseur ; un deuxième élément de retard synchrone pour générer un deuxième signal d'échantillonnage contrôlant le deuxième sous-convertisseur ; et un troisième élément de retard synchrone pour générer un troisième signal d'échantillonnage contrôlant le troisième sous-convertisseur ; les premier, deuxième et troisième éléments de retard synchrones étant couplés en série. Selon un autre mode de réalisation, le bloc de commande comprend en outre un circuit de contournement pour coupler sélectivement une sortie du premier élément de retard synchrone à une entrée du troisième élément de retard synchrone, contournant ainsi le deuxième élément de retard synchrone. Selon un autre mode de réalisation, le circuit de contournement comprend un multiplexeur comprenant une première entrée couplée à la sortie du premier élément de retard synchrone, une deuxième entrée couplée à la sortie du deuxième élément de retard synchrone, et une sortie couplée à l'entrée du troisième élément de retard synchrone. Selon un autre mode de réalisation, chacun des premier, deuxième et troisième sous-convertisseurs comprend un condensateur d'échantillonnage et un commutateur contrôlé par le signal d'échantillonnage correspondant pour coupler le condensateur d'échantillonnage à une tension de masse. Selon un autre mode de réalisation, l'ADC entrelacé comprend en outre un générateur de signal de test agencé pour générer le signal de test. Selon un autre mode de réalisation, le générateur de signal de test comprend l'un des éléments suivants : une boucle à verrouillage de phase ; et un convertisseur numérique-analogique. Selon un autre mode de réalisation, l'ADC entrelacé 35 comprend en outre une première mémoire agencée pour mémoriser B11132 - ll-GR2-0352tR01 4 des premières données de test générées par le premier sous-convertisseur, et une deuxième mémoire agencée pour mémoriser des deuxièmes données de test générées par le deuxième ou le troisième sous-convertisseur. Selon un autre mode de réalisation, l'ADC entrelacé comprend en outre un bloc de calcul couplé aux première et deuxième mémoires, et agencé pour comparer les premières et deuxièmes données de test et pour générer un signal de commande sur la base de la comparaison. Selon un autre mode de réalisation, l'ADC entrelacé comprend en outre un circuit d'étalonnage comprenant un retard programmable. Selon un autre aspect, on prévoit un dispositif électronique comprenant l'ADC entrelacé susmentionné. Selon encore un autre aspect, on prévoit un procédé pour tester un ADC entrelacé comprenant des premier, deuxième et troisième sous-convertisseurs, le procédé comprenant les étapes suivantes : pendant une première période d'échantillonnage, contrôler par un bloc de commande le premier sous-convertisseur 20 pour échantillonner un signal de test et le deuxième sous- convertisseur pour échantillonner un signal d'entrée ; et pendant une deuxième période d'échantillonnage, contrôler par le bloc de commande le deuxième sous-convertisseur pour échantillonner le signal de test et le troisième sous-convertisseur pour 25 échantillonner le signal d'entrée. Selon un mode de réalisation, le contrôle du deuxième sous-convertisseur pendant la première période d'échantillonnage comprend la génération d'un signal d'échantillonnage en contournant un élément de retard synchrone. 30 Selon encore un autre aspect, on prévoit un procédé pour tester le biais statique dans au moins un sous-convertisseur d'un ADC entrelacé, comprenant le procédé susmentionné, dans lequel le signal de test comprend un signal périodique généré par un générateur de signal de test. B11132 - 11-GR2-0352tR01 Selon encore un autre aspect, on prévoit un procédé de mesure de gain, de décalage en tension, de biais et/ou de largeur de bande dans au moins un sous-convertisseur d'un ADC entrelacé, comprenant le procédé susmentionné. 5 BRÈVE DESCRIPTION DES DESSINS Les objets, caractéristiques, aspects et avantages susmentionnés de l'invention, et d'autres, apparaîtront clairement à la lecture de la description détaillée suivante de modes de réalisation, donnée à titre d'illustration et non de limita- tion en faisant référence aux dessins joints dans lesquels : la figure 1 (décrite précédemment) illustre un exemple d'ADC entrelacé ; la figure 2 illustre un ADC entrelacé selon un exemple de réalisation de la présente invention ; la figure 3 illustre plus en détail un bloc de commande de l'ADC entrelacé de la figure 2 selon un exemple de réalisation de la présente invention ; la figure 4 est un chronogramme illustrant des impulsions de synchronisation dans le circuit de la figure 3 selon un 20 exemple de réalisation de la présente invention ; la figure 5 illustre plus en détail un circuit d'entrée d'un sous-convertisseur ADC de la figure 2 selon un exemple de réalisation de la présente invention ; la figure 6 illustre un ADC entrelacé selon un autre 25 exemple de réalisation de la présente invention ; la figure 7A illustre un circuit d'étalonnage selon un exemple de réalisation de la présente invention ; la figure 7B illustre un circuit d'étalonnage selon l'autre exemple de réalisation de la présente invention ; et 30 la figure 8 illustre un dispositif électronique selon un mode de réalisation de la présente invention. DESCRIPTION DÉTAILLÉE Dans la description qui suit, seuls les éléments utiles pour la compréhension des divers modes de réalisation 35 seront décrits en détail. D'autres aspects, tels que le type B11132 - 11-GR2-035201 6 particulier et la forme particulière du circuit de conversion analogique vers numérique, n'ont pas été décrits en détail, les modes de réalisation suivants s'appliquant à une large gamme de types de convertisseurs, connue des convertisseurs en pipeline ou des ADC SAR (à approximations successives). La figure 2 illustre un ADC entrelacé 200 selon un exemple de réalisation. L'ADC entrelacé 200 comporte quatre sous-convertisseurs fonctionnant en parallèle pour échantillonner un signal d'entrée Vin, mais comprend un bloc convertisseur 202 comprenant cinq sous-convertisseurs ADCO à ADC4. Cette redondance matérielle permet de mettre périodiquement hors-ligne l'un des sous-convertisseurs pour le tester, sans interrompre la séquence d'échantillonnage du signal d'entrée. L'entrée de chaque sous-convertisseur ADCO à ADC4 est couplée à chacune de deux lignes d'entrée 203 et 204 par l'intermédiaire d'un multiplexeur 205. La ligne d'entrée 203 reçoit un signal d'entrée analogique Vin à convertir, tandis que la ligne d'entrée 204 reçoit un signal de test analogique Vtest à appliquer à un sous-convertisseur en cours de test. Le multiplexeur 205 comprend des commutateurs 206 à 210 couplant les sous-convertisseurs ADCO à ADC4 respectivement à la ligne d'entrée 203, et des commutateurs 214 à 218 couplant les sous-convertisseurs ADCO à ADC4 respectivement à la ligne d'entrée 204. Les commutateurs 206 à 210 sont contrôlés par des signaux de synchronisation (1)/10 à 4/14, tandis que les commutateurs 214 à 218 sont contrôlés par des signaux de synchronisation (I)to à ,t4. Chacun des sous-convertisseurs ADCO à ADC4 reçoit aussi un signal de synchronisation (I)e0 à 4e4, qui contrôle l'instant d'échantillonnage de chaque sous-convertisseur. Ces signaux sont générés par un bloc de commande 220, sur la base d'un signal d'horloge (h TFs , qui est par exemple un signal d'horloge à la fréquence d'échantillonnage Fs. Les sorties DO à D4 des sous-convertisseurs ADCO à 35 ADC4 sont fournies à des entrées correspondantes d'un multi- B11132 - 11-GR2-035201 7 plexeur (MUX) 222, qui sélectionne tour à tour certaines sorties pour former un signal de données de sortie Dout sur une ligne de sortie 223. Le multiplexeur 222 fournit aussi un signal de sortie de test Dtest sur des lignes 224, à un bloc d'étalonnage (CALIBRATION BLOCK) 226. Le signal Dtest correspond à la sortie du sous-convertisseur qui est en cours de test à un instant donné. Le bloc d'étalonnage 226 génère un signal de commande, en réponse au signal de sortie de test, qui est utilisé pour étalonner un ou plusieurs des sous-convertisseurs ADCO à ADC4 du bloc 202, comme on va le décrire plus en détail ci-après. Le signal de test Vtest sur la ligne 204 et le signal de données de test résultant Dtest fourni au bloc d'étalonnage 226 permettent par exemple de réaliser une ou plusieurs mesures parmi des mesures de décalage de tension, de gain, de biais statique et de largeur de bande. Le bloc d'étalonnage 226 est adapté à faire la correction appropriée au sous-convertisseur correspondant, comme on va le décrire plus en détail ci-après. Le nombre de bits formant chaque signal de sortie DO à D4 et chacun des signaux de données de sortie Dout et Dtest va 20 dépendre de la taille des sous-convertisseurs ADCO à ADC4, et peut être un nombre quelconque égal ou supérieur à 2. Bien sûr, alors que la figure 2 illustre l'exemple de cinq sous-convertisseurs, plus généralement il pourrait y avoir N+M sous-convertisseurs, N étant le nombre de sous-convertis- 25 seurs fonctionnant en parallèle à chaque instant, en d'autres termes N étant le nombre de fois où le signal d'entrée est échantillonné pendant le cycle de conversion d'un convertisseur donné. Par exemple, N pourrait être un nombre quelconque égal ou supérieur à 2. M est le nombre de sous-convertisseurs addi- 30 tionnels, qui pourrait être égal à 1, ou qui dans certains modes de réalisation pourrait être supérieur à 1, si par exemple on souhaite prévoir quelques convertisseurs de rechange à utiliser si l'un des sous-convertisseurs présentent un dysfonctionnement. La figure 3 illustre plus en détail le bloc de 35 commande 220 de la figure 2, selon un mode de réalisation. B11132 - 11-GR2-0352FR01 8 Comme cela est illustré, les signaux de synchronisation .d?ec, à (I)e4 sont fournis au niveau de sorties de cinq bascules de type D correspondantes, 300 à 304 respectivement. Chacune de ces bascules 300 à 304 reçoit sur son entrée de données la sortie Q d'une bascule D respective 310 à 314. Cinq multiplexeurs à deux entrées 320 à 324 ont leurs sorties couplées aux entrées de données des bascules 310 à 314 respectivement. Le multiplexeur 320 est optionnel, et joue le rôle d'assurer un équilibrage du côté entrant du circuit, de telle sorte que le noeud d'entrée de la bascule D 310 a des caractéristiques similaires à celles des autres bascules 311 à 314. Un autre multiplexeur à deux entrées 325 est aussi optionnel, et a par exemple sa sortie couplée à un bloc de charge (LOAD) 326 et ses première et deuxième entrées couplées à la sortie Q des bascules D 313 et 314 respectivement. Le bloc de charge 326 a par exemple des caractéristiques d'entrée similaires à celles d'une bascule de type D. Ainsi, le multiplexeur 325 et le bloc de charge 326 jouent un rôle d'équilibrage du circuit de telle sorte que les noeuds de sortie des bascules D 313 et 314 ont des caractéristiques similaires aux noeuds de sortie des autres bascules 310 à 312. Les deux entrées du multiplexeur 320 sont couplées à des sorties respectives d'un bloc de génération d'impulsions (PULSE GEN) 327. Les premières entrées de multiplexeurs 321 à 324 sont couplées respectivement aux sorties Q des bascules 310 à 313. La deuxième entrée du multiplexeur 321 est couplée à la même sortie du bloc de génération d'impulsions 327 que la première entrée du multiplexeur 320. Les deuxièmes entrées des multiplexeurs 322 à 324 sont couplées aux sorties Q des bascules 310 à 312 respec- tivement. Les multiplexeurs 320 à 325 sont contrôlés par des signaux de commande SO à S5 respectivement, qui sont fournis par un bloc de commande de multiplexeur (MUX CTRL) 328. Chacune des bascules D 300 à 304 et 310 à 314 est par exemple synchronisée par le signal d'horloge (Ws (non illustré 35 en figure 3). B11132 - 11-GR2-0352bR01 9 La mise en oeuvre du bloc de commande 220 de la figure 3 est adaptée à l'exemple de cinq sous-convertisseurs, mais bien sûr il sera clair pour l'homme de l'art que ce circuit pourrait aussi être adapté pour un nombre différent de sous-conver- tisseurs, en ajoutant des bascules et des multiplexeurs entre le multiplexeur 325 et la charge 326, ou en supprimant un ou plusieurs des multiplexeurs et des bascules. On va maintenant décrire le fonctionnement du circuit de la figure 3 en référence au chronogramme de la figure 4. La figure 4 illustre l'exemple des signaux de synchro- nisation (40 to (1)e4 et (I)Fs, et des signaux de commande de correspondants 4)110 à (1)114 commutateur et (1)t0 à (1)t4' qui sont représentés regroupés sur des rangées notées (1)ni et (1)ti en figure 4. Dans l'exemple de la figure 4, chacun des sous- convertisseurs ADCO à ADC4 de la figure 2 est testé tour à tour sur un certain nombre de cycles d'échantillonnage. Le bloc générateur d'impulsions 327 génère une impulsion sur sa première sortie pour déclencher chaque cycle d'échantillonnage. Pendant un premier cycle d'échantillonnage SC1, le sous-convertisseur ADCO est testé, et les sous-convertisseurs ADC1 à ADC4 effectuent un échantillonnage du signal d'entrée Vin. Ainsi, pendant le cycle SC1, le signal (1)-L0 est haut. Pendant le premier cycle d'échantillonnage, les multiplexeurs 320 et 322 à 325 sont contrôlés par les signaux de commande SO et S2 à S5 respectivement pour sélectionner leurs premières entrées, tandis que le multiplexeur 321 est contrôlé pour sélectionner sa deuxième entrée, couplée à la sortie du bloc générateur d'impulsions 327. Ainsi, le bloc générateur d'impul- sions 327 génère une impulsion pour déclencher le premier cycle d'échantillonnage SC1, et deux périodes du signal d'horloge (I)Fs plus tard, les signaux de commande (I)e0 et Tel présenteront des impulsions hautes survenant au même instant. L'impulsion de signal d'échantillonnage (1)e0 est une impulsion de test contrô- lant le sous-convertisseur ADCO pour échantillonner le signal de B11132 - 11-GR2-0352FR01 10 test Vtest. L'impulsion de signal d'échantillonnage (1)el est une première période d'échantillonnage "1" du signal d'entrée Vin pendant le cycle d'échantillonnage SC1, et ainsi le signal (1)111 est haut. Bien que cela ne soit pas représenté en figure 4, au même instant où les signaux d'échantillonnage (1)e0 et (I)el passent à l'état haut, le signal sur la sortie de la bascule 312 va passer à l'état haut. Ainsi, sur le front montant suivant du signal d'horloge (Ws, le signal d'échantillonnage (1)e2 sur la sortie de la bascule 302 va passer à l'état haut, ce qui est noté comme période d'échantillonnage "2" du cycle d'échantillonnage SC1, et le signal 4n2 est haut. La sortie de la bascule 313 va aussi passer à l'état haut, de sorte que sur le front montant suivant du signal d'horloge 4'Fs, le signal d'échan- tillonnage (1)e3 sur la sortie de la bascule 303 va passer à l'état haut, ce qui est noté comme période d'échantillonnage "3" du cycle d'échantillonnage SC1, et le signal (1)/13 est haut. La sortie de la bascule 314 va aussi passer à l'état haut, et ainsi sur le front montant suivant du signal d'horloge (Ws, le signal d'échantillonnage (I)e4 sur la sortie de la bascule 304 va passer à l'état haut, ce qui est noté comme période d'échantillonnage "4" du cycle d'échantillonnage SC', et le signal 4n4 est haut. Cela termine le cycle d'échantillonnage SC1. Pendant le cycle d'échantillonnage suivant SC2, le sous-convertisseur ADCO est testé de nouveau, et ainsi la séquence d'impulsions des signaux (1)e0 à (1)e4 est la même que pour le cycle d'échantillonnage SC1. Comme cela est indiqué par des marques d'interruptions en figure 4, à la suite du cycle d'échantillonnage SC2, il peut y avoir un nombre quelconque de cycles d'échantillonnage additionnels dans lesquels le sous-convertisseur ADCO est testé. Plus généralement, chaque convertisseur peut être testé sur un ou plusieurs cycles d'échantillonnage. Le cycle d'échantillonnage suivant illustré en figure 35 4, qui est le cycle d'échantillonnage de rang L, L dépendant du B11132 - 11-GR2-0352FR01 11 nombre de cycles pendant lesquels le sous-convertisseur ADCO a été testé. Pendant le cycle d'échantillonnage de rang L, le sous-convertisseur ADC1 est testé, et ainsi le signal (1)ti est haut. En outre, les multiplexeurs 320, 321 et 323 à 325 sont contrôlés par les signaux de commande SO, S1 et S3 à S5 respectivement pour sélectionner leurs premières entrées, tandis que le multiplexeur 322 est contrôlé pour sélectionner sa deuxième entrée, couplée à la sortie de la bascule D 310. Ainsi, les signaux de commande (Pei et (1)e2 ont des impulsions hautes au même instant. L'impulsion du signal d'échantillonnage 1e1 est une impulsion de test contrôlant le sous-convertisseur ADC1 pour échantillonner le signal de test Vtest. Ainsi, le signal (I)ti est aussi haut. L'impulsion de signal d'échantillonnage (1)e2 est une période d'échantillonnage "2" du cycle d'échantillonnage SCL, et ainsi le signal 4n2 est haut. Sur les fronts montants suivants du signal d'échantillonnage (Ws, des périodes d'échantillonnage "3" et "4" du cycle d'échantillonnage SCL sont fournies par les signaux d'échantillonnage (1)e3 et 4e4, terminant le cycle d'échantillonnage SCL. Comme cela est indiqué par des marques d'interruptions en figure 4, il peut y avoir un ou plusieurs autres cycles d'échantillonnage dans lesquels le sous-convertisseur ADC2 est testé. Les sous-convertisseurs restants ADC2 à ADC4 sont ensuite testés de façon similaire en contournant ces sous-convertisseurs pendant les cycles correspondants et en utilisant le sous-convertisseur suivant dans la séquence pour réaliser l'opération d'échantillonnage du signal d'entrée Vin. En particulier, dans le cycle d'échantillonnage suivant SCQ représenté en figure 4, le sous-convertisseur ADC2 est testé pendant un ou plusieurs cycles d'échantillonnage. Dans un but de brièveté, les opérations de test suivantes du sous-convertisseur ADC3 ne sont pas illustrées en figure 4. Ensuite, pendant un cycle d'échantillonnage de rang Q, SCQ, représenté en figure 4, le dernier sous-convertisseur ADC4 est testé, et ce test peut se B11132 - 11-GR2-0352IR01 12 poursuivre pendant un ou plusieurs cycles d'échantillonnage, terminant ainsi les opérations de test des cinq sous-convertisseurs ADCO à ADC4. Une fois que chacun des sous-convertisseurs a été testé, l'échantillonnage du signal d'entrée Vin peut continuer en utilisant la totalité des sous-convertisseurs, chacun des multiplexeurs 320 à 325 étant contrôlé de façon à sélectionner sa première entrée. Ainsi, comme cela est illustré en figure 4 par le cycle d'échantillonnage SCR, les périodes d'échantil- lonnage "1" à "4" pendant ces cycles d'échantillonnage sont réalisées par les sous-convertisseurs ADCO à ADC3 respectivement, et comme cela est illustré par le cycle d'échantillonnage suivant SCR+1, les périodes d'échantillonnage "1" et "2" du cycle d'échantillonnage suivant sont réalisées par les sous- convertisseurs ADC4 et ADCO respectivement. Un avantage de cette séquence est qu'elle est simple à mettre en oeuvre et que l'étalonnage des sous-convertisseurs peut être recommencé à n'importe quel moment, sans altérer la vitesse de fonctionnement de l'un quelconque des sous-convertisseurs. La figure 5 illustre un exemple de circuit d'entrée 500 du sous-convertisseur ADC1 accompagné des commutateurs d'entrée 215 et 207. Les autres sous-convertisseurs ADCO et ADC2 à ADC4 peuvent comprendre un circuit identique. Comme cela est représenté en figure 5, les conuuta- teurs 215 et 207 sont couplés en un noeud d'entrée 502, qui lui-même est couplé à l'entrée d'un amplificateur opérationnel 504, par l'intermédiaire d'un condensateur d'échantillonnage Cs. L'entrée de l'amplificateur 504 est aussi couplée à la masse par l'intermédiaire d'un commutateur d'échantillonnage 506, qui contrôle l'échantillonnage du sous-convertisseur, sous le contrôle du signal d'échantillonnage dr)el. La sortie de l'amplificateur 504 sur la ligne 505 est par exemple fournie à un autre circuit de conversion de l'ADC (non représenté en figure 5) pour réaliser la conversion analogique-numérique. La sortie est aussi B11132 - 11-GR2-0352FR01 13 renvoyée vers le noeud d'entrée 502 par l'intermédiaire d'un commutateur 508. Le sous-convertisseur ADC1 possède deux modes principaux de fonctionnement : une phase d'échantillonnage et une 5 phase de conversion. Pendant la phase d'échantillonnage, le signal 4e1 est affirmé, accompagné de l'un ou l'autre des signaux (1)-t1 et 1)111, selon que le sous-convertisseur doit échantillonner le signal d'entrée Vin ou le signal de test Vtest. Pendant cette phase 10 d'échantillonnage, le commutateur 508 du chemin de retour est non conducteur. Pendant la phase de conversion, le noeud d'entrée 502 est isolé des lignes d'entrée 203 et 204 en désactivant les commutateurs 215 et 207. Le commutateur d'échantillonnage 506 15 est aussi non conducteur, et le chemin de retour 508 est connecté, par l'activation du transistor 508. Ainsi, la sortie de l'amplificateur 504 concorde avec la tension mémorisée sur le condensateur d'échantillonnage Cs, et est utilisée pour piloter le circuit de conversion suivant du sous-convertisseur ADC1. 20 Comme cela a été indiqué précédemment, ce circuit de conversion pourrait être de divers types, comme un ADC SAR (à approximations successives) ou un ADC en pipeline. La figure 6 illustre un ADC entrelacé 600 selon un autre mode de réalisation. Les éléments identiques aux éléments 25 de la figure 2 ont été notés avec les mêmes références, et ne seront pas décrits en détail de nouveau. L'ADC entrelacé 600 comprend le bloc sous-convertisseur 202 et les multiplexeurs 205 et 220 (MUX) de la figure 2. Le signal de test Vtest sur une ligne 212 est fourni par un 30 générateur de signal de test (TEST SIGNAL GEN) 602, qui est contrôlé par un bloc de commande (CONTROL BLOCK) 604. Le générateur de signal de test 602 fournit aussi un signal de test Vtest à une entrée d'un bloc de commutation 605, qui reçoit sur une deuxième entrée le signal d'entrée Vin, et a sa sortie 35 couplée à la ligne 203. Le générateur 602 est par exemple B11132 - 11-GR2-0352FR01 14 synchrone, et peut être mis en oeuvre par une boucle à verrouillage de phase. Dans une variante, le générateur 602 pourrait être mis en oeuvre par un convertisseur numérique-analogique, par exemple avec un filtre de sortie. Les lignes de sortie de test 223 du multiplexeur 220 de la figure 2 comprennent, dans l'exemple de la figure 6, une sortie 223A couplée à une RAM (mémoire à accès aléatoire) 606, et une sortie 223B couplée à une RAM 608, bien qu'on puisse utiliser d'autres types de mémoire. Les RAM 606 et 608 ont des sorties couplées à un bloc de calcul (CALC BLOCK) 610, qui fournit par exemple deux signaux de commande numériques sur des lignes de commande 612 et 614 respectivement, vers le bloc sous-convertisseur 202. En fonctionnement, l'un des sous-convertisseurs ADCO à ADC4 est par exemple sélectionné comme convertisseur idéal, en d'autres termes comme la référence par rapport à laquelle les autres sous-convertisseurs sont adaptés. Par exemple, ce rôle est joué par ADCO. Ainsi, ADCO est par exemple le premier ADC à être testé par le signal de test Vtest, et les données de test résultant de ce test sont mémorisées dans la RAM 606. Lorsque chacun des autres sous-convertisseurs ADC1 à ADC4 est testé, les résultats correspondants sont mémorisés dans la RAM 608, et sont comparés aux résultats mémorisés dans la mémoire 606 par le bloc de calcul 610 afin de générer les signaux de commande sur les lignes 612 et/ou 614. Le signal de test Vtest est par exemple un signal périodique, qui pourrait avoir la forme d'une sinusoïde, ou d'autres formes comme celle d'une onde triangulaire ou d'une onde en dents de scie. Le générateur de signal de test 602 de la figure 6 permet par exemple de faire des mesures de biais statique et/ou de largeur de bande dans chacun des sous-convertisseurs ADCO à ADC4. B11132 - 11-GR2-0352bR01 15 Pour tester le biais statique, le signal de test Vtest est par exemple fourni au sous-convertisseur en cours de test par l'intermédiaire de la ligne 204. La largeur de bande de chaque sous-convertisseur résulte, au moins dans une certaine mesure, des éléments résistifs et capacitifs des commutateurs du multiplexeur 205. Etant donné que des variations de largeur de bande peuvent affecter les mesures de biais, la largeur de bande du chemin de test par la ligne 204 est par exemple testé pour chaque sous- convertisseur ADCO à ADC4. Cependant, pour mesurer la largeur de bande du chemin du signal d'entrée Vin, le signal de test est par exemple fourni au sous-convertisseur en cours de test par l'intermédiaire de la ligne 203, c'est-à-dire par l'intermédiaire du commutateur 207 de la figure 4 qui est utilisé pour recevoir le signal effectif Vin à convertir. Le bloc de commutation 605 est contrôlé par un signal de commande S pour connecter le signal de test Vtest à la ligne 203 lorsque le test de largeur de bande doit être réalisé. Le bloc de commutation 605 est par exemple agencé pour avoir une faible impédance de sortie qui est indépendante de l'entrée sélectionnée. Par exemple, le bloc de commutation 605 comprend un amplificateur. Bien sûr, pendant cette période de test, l'ADC entrelacé est par exemple dans un mode d'étalonnage dans lequel il ne convertit pas le signal d'entrée Vin. Pour tester la largeur de bande, certaines fréquences relativement élevées ftest du signal de test Vtest sont par exemple générées par le générateur de signal de test 602, et l'atténuation du signal dans chaque sous-convertisseur en cours de test pour une plage desdites fréquences est par exemple comparée à l'atténuation du signal résultant du même signal de test appliqué au sous-convertisseur de référence ADCO. Des biais statiques résultent de différences dans le retard du signal d'échantillonnage fourni à chaque sous-convertisseur. Dans un exemple, le biais statique est estimé et B11132 - 11-GR2-0352b'ROl 16 corrigé de la façon décrite ci-après en utilisant un signal de test sinusoïdal. Après l'application d'un signal de test Vtest sinusoïdal au sous-convertisseur de référence, et le traitement des données de test Dtest résultantes pour extraire un éventuel décalage, le signal de référence x(t) peut être considéré comme ayant l'équation suivante : x(t)=aesin(2*n*f*t) où a0 est le gain du sous-convertisseur de référence, qui dans cet exemple est le sous-convertisseur ADCO, f est la fréquence du signal de test sinusoïdal, et t est le temps de l'échantillon. Le nombre d'échantillons du signal de test va dépendre de facteurs tels que le bruit dans le système, et pourrait être de plusieurs milliers ou plus. Ensuite, en utilisant un processus similaire pour le sous-convertisseur ADCn à tester, les données de sortie peuvent être considérées comme ayant l'équation suivante : yn(t)=an*sin(2*n*f*(t+n*Te+Stn)) où an est le gain du sous-convertisseur n, f est la fréquence du signal de test sinusoïdal, t est le temps de l'échantillon, Te est le retard idéal entre les périodes d'échantillonnage, c'est-à-dire la période du signal d'horloge (Ws, et ôtn est le biais temporel du sous-convertisseur ADCn par rapport au convertisseur de référence ADCO. Le nombre d'échantillons du signal de test pris par chacun des convertisseurs ADCn est par exemple le même que le nombre utilisé pour tester le convertisseur de référence ADCO. La multiplication du signal x(t) par le signal y(t) va avoir pour résultat un signal comprenant la somme des fréquences et la différence des fréquences de ces signaux. Ainsi, sur la base de la moyenne z=mean(x*y/aCan) de cette somme pour un nombre total de périodes, la valeur de ôtn peut être déterminée de la façon suivante : âtn=1/(2*n*f)*arccos(2*z)-nTe. B11132 - 11-GR2-03521R01 17 Ce test est par exemple réalisé pour un signal de test de fréquence relativement basse, par exemple dans la plage de 300 à 400 MHz, puis est répété pour un signal de test de fréquence relativement élevée, par exemple dans une plage de fréquence de 1 GHz ou plus. On va maintenant décrire des exemples de circuit d'étalonnage du sous-convertisseur ADC1, en référence aux figures 7A et 7B. Des circuits similaires pourraient être prévus dans les autres sous-convertisseurs ADCO et ADC2 à ADC4. La figure 7A illustre un exemple de circuit d'éta- lonnage 700 du sous-convertisseur ADC1 pour ajuster l'instant d'échantillonnage du signal (e1 fourni au commutateur 506 de la figure 5, sur la base du signal de commande provenant du bloc de calcul 610 de la figure 6. Cela permet de corriger une discordance de biais. En particulier, un retard programmable (PROGRAMABLE DELAY) 702 est couplé dans le chemin du signal d'échantillonnage (1)e1, ce qui permet de sélectionner un retard, par exemple en couplant un ou plusieurs inverseurs dans le chemin de retard. La sélection est réalisée par l'intermédiaire d'un signal de commande numérique ou d'un signal de commande analogique ou des deux. Le signal de commande numérique est par exemple fourni directement par les lignes de commande numériques 612 provenant du bloc de calcul 610, tandis que le signal de commande analogique est fourni par un convertisseur numérique- analogique (DAC) 706, qui convertit le signal numérique sur la ligne 612 en un signal de commande analogique. Par exemple, le signal de commande numérique assure un contrôle grossier du retard, et le signal de commande analogique assure un contrôle fin du retard. La figure 7B illustre un autre exemple de circuit d'étalonnage 750 du sous-convertisseur ADC1 selon un autre exemple, qui peut être inclus en tant que variante ou en plus du circuit 700. Le circuit 750 assure une compensation de largeur de bande, par exemple à la fois pour le chemin du signal d'entrée Vin et pour le chemin du signal de test Vtest. B11132 - 11-GR2-0352FR01 18 Comme cela a été mentionné précédemment, la largeur de bande de chaque sous-convertisseur ADCO à ADC4 est déterminée au moins dans une certaine mesure par les éléments résistifs et capacitifs du circuit d'entrée 500, qui constitue effectivement un filtre RC. Une compensation de largeur de bande est par exemple appliquée au circuit d'entrée du signal d'entrée Vin en utilisant un bloc de commande (CTRL VBULK) 752, qui contrôle la tension de substrat Vbulk du transistor d'entrée 207 de ADC1 sur la base du signal de commande numérique présent sur les lignes 612 provenant du bloc de calcul 610 de la figure 6. Ainsi, le bloc de commande 752 comprend par exemple un convertisseur numérique-analogique, et/ou un autre circuit pour générer le niveau de tension analogique à appliquer au noeud de substrat du transistor 207. Le transistor 207 est couplé entre la ligne d'entrée 203 fournissant le signal d'entrée Vin et le circuit d'entrée 500 de la figure 5. En faisant varier sa tension de substrat, on peut aussi faire varier sa résistance à l'état passant Ron, ce qui conduit à une modification de la bande passante du convertisseur. Le noeud de grille du transistor 207 est par exemple contrôlé par un circuit de commande optionnel (BOOTSTRAP) 754 couplé entre le noeud de grille et la tension d'alimentation VDD. Le circuit de commande est activé par le signal de commande (n1 pour appliquer une tension de grille au noeud de grille du transistor 207. De façon similaire, on peut appliquer une compensation de largeur de bande au circuit d'entrée du signal de test Vtest en utilisant un bloc de commande (CTRL VBULK) 756, qui contrôle la tension de substrat Vbulk du transistor d'entrée 215 de ADC1 sur la base du signal de commande numérique présent sur les lignes 612 provenant du bloc de calcUl 610 de la figure 6. Ainsi, le bloc de commande 756 comprend par exemple un convertisseur numérique-analogique, et/ou d'autres circuits pour générer le niveau de tension analogique à appliquer au noeud de substrat du transistor 215. Le transistor 215 est couplé entre B11132 - 11-GR2-0352FR01 19 la ligne d'entrée 204 fournissant le signal de test Vtest et le circuit d'entrée 500 de la figure 5. En faisant varier sa tension de substrat, on peut aussi faire varier sa résistance à l'état passant Ron, ce qui conduit à une modification de la bande passante du circuit de test du convertisseur. Bien que cela ne soit pas représenté en figure 7B, le noeud de grille du transistor 215 peut être contrôlé par un circuit d'amorçage de façon similaire au transistor 207. La figure 8 illustre un dispositif électronique 800 10 comprenant un ADC entrelacé 802, qui est par exemple l'ADC 200 de la figure 2 ou l'ADC 600 de la figure 6. Le dispositif électronique 800 est par exemple un dispositif portable conne un téléphone mobile, un ordinateur portable, une caméra numérique, une console de jeu portable ou similaire, ou un autre type de 15 dispositif électronique. Un avantage du fait de modifier la tension de substrat du commutateur d'entrée d'un sous-convertisseur de l'ADC entrelacé est que la largeur de bande du sous-convertisseur peut être modifiée, conduisant ainsi à une adaptation améliorée entre 20 les sous-convertisseurs. En outre, ce procédé et ce circuit d'étalonnage peuvent être mis en oeuvre de façon simple, sans affecter défavorablement d'autres paramètres du sous-convertisseur, comme le biais statique. Un avantage des modes de réalisation décrits ici pour 25 contrôler l'échantillonnage des sous-convertisseurs est qu'un ou plusieurs sous-convertisseurs peuvent être contournés afin de permettre de les tester, sans risquer d'altérer les caractéristiques du signal d'échantillonnage lorsqu'il est acheminé vers un convertisseur différent. En outre, l'ADC entrelacé peut 30 continuer à fonctionner normalement pendant le test de chaque sous-convertisseur, sans réduction des performances. Avec la description ainsi faite d'au moins un mode de réalisation illustratif de l'invention, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme 35 de l'art. B11132 - 11-GR2-0352hR01 20 Par exemple, l'homme de l'art remarquera que de nombreuses variantes peuvent être appliquées aux circuits décrits en relation avec les divers modes de réalisation. Par exemple, bien que les divers colimutateurs soient représentés comme étant des transistors MOS, on pourrait utiliser d'autres technologies de transistors. En outre, il sera clair pour l'homme de l'art que les bascules 300 à 304 de la figure 3 pourraient être omises, les signaux d'échantillonnage (1)e0 a (I)e4 étant fournis directement par les sorties des bascules 310 à 314. En outre, il sera clair pour l'homme de l'art que les mémoires 606 et 608 de la figure 6 pourraient être mises en oeuvre par des dispositifs de mémoire séparés tels que des mémoires à accès aléatoire (RAM) ou par une seule RAM. En outre, il sera clair pour l'homme de l'art que les fonctionnalités décrites en relation avec les divers modes de réalisation pourraient, dans des variantes de réalisation, être combinées sous diverses formes de combinaisons, et que les blocs fonctionnels des divers modes de réalisation pourraient être mis en oeuvre sous forme de matériel, de logiciel ou d'une de leurs combinaisons. REVENDICATIONS1. Convertisseur analogique-numérique (ADC) entrelacé comprenant : des premier, deuxième et troisième sous-convertisseurs (ADCO à ADC2) ; un bloc de commande (220) agencé pour contrôler le premier sous-convertisseur pour échantillonner un signal de test (Vtest) et le deuxième sous-convertisseur pour échantillonner un signal d'entrée (Vin) pendant une première période d'échantillonnage, et pour contrôler le deuxième sous-convertisseur pour échantillonner le signal de test et le troisième sous-convertisseur pour échantillonner le signal d'entrée pendant une deuxième période d'échantillonnage. 2. ADC entrelacé selon la revendication 1, dans lequel le bloc de commande comprend : un premier élément de retard synchrone (310) pour générer un premier signal d'échantillonnage ((l)e) contrôlant le premier sous-convertisseur ; un deuxième élément de retard synchrone (311) pour générer un deuxième signal d'échantillonnage ((l)el) contrôlant le 20 deuxième sous-convertisseur ; et un troisième élément de retard synchrone (312) pour générer un troisième signal d'échantillonnage (1)e2) contrôlant le troisième sous-convertisseur ; les premier, deuxième et troisième éléments de retard synchrones étant couplés en série. 25 3. ADC entrelacé selon la revendication 2, dans lequel le bloc de commande comprend en outre un circuit de contournement (322) pour coupler sélectivement une sortie du premier élément de retard synchrone (310) à une entrée du troisième élément de retard synchrone (312), contournant ainsi le deuxième 30 élément de retard synchrone (311). 4. ADC entrelacé selon la revendication 3, dans lequel le circuit de contournement comprend un multiplexeur (322) comprenant une première entrée couplée à la sortie du premier élément de retard synchrone, une deuxième entrée couplée à laB11132 - 11-GR2-0352bR01 22 sortie du deuxième élément de retard synchrone, et une sortie couplée à l'entrée du troisième élément de retard synchrone. 5. ADC entrelacé selon l'une quelconque des revendications 1 à 4, dans lequel chacun des premier, deuxième et troisième sous-convertisseurs comprend un condensateur d'échantillonnage (Cs) et un commutateur (506) contrôlé par le signal d'échantillonnage correspondant pour coupler le condensateur d'échantillonnage (Cs) à une tension de masse. 6. ADC entrelacé selon l'une quelconque des revendi10 cations 1 à 5, comprenant en outre un générateur de signal de test (602) agencé pour générer le signal de test (Vtest). 7. ADC entrelacé selon la revendication 6, dans lequel le générateur de signal de test comprend l'un des éléments suivants : 15 une boucle à verrouillage de phase ; et un convertisseur numérique-analogique. 8. ADC entrelacé selon l'une quelconque des revendications 1 à 7, comprenant en outre une première mémoire (606) agencée pour mémoriser des premières données de test générées 20 par le premier sous-convertisseur, et une deuxième mémoire (608) agencée pour mémoriser des deuxièmes données de test générées par le deuxième ou le troisième sous-convertisseur. 9. ADC entrelacé selon la revendication 8, comprenant en outre un bloc de calcul (610) couplé aux première et deuxième 25 mémoires, et agencé pour comparer les premières et deuxièmes données de test et pour générer un signal de commande sur la base de la comparaison. 10. ADC entrelacé selon l'une quelconque des revendications 1 à 9, comprenant en outre un circuit d'étalonnage (700) 30 comprenant un retard programmable. 11. Dispositif électronique comprenant l'ADC entrelacé de l'une quelconque des revendications 1 à 10. 12. Procédé pour tester un ADC entrelacé comprenant des premier, deuxième et troisième sous-convertisseurs (ADCO à 35 ADC2), le procédé comprenant les étapes suivantes :B11132 - 11-GR2-0352.bR01 23 pendant une première période d'échantillonnage, contrôler par un bloc de commande (220) le premier sous-convertisseur pour échantillonner un signal de test (Vtest) et le deuxième sous-convertisseur pour échantillonner un signal d'entrée (Vin) ; et pendant une deuxième période d'échantillonnage, contrôler par le bloc de commande le deuxième sous-convertisseur pour échantillonner le signal de test et le troisième sous-convertisseur pour échantillonner le signal d'entrée. 13. Procédé selon la revendication 12, dans lequel le contrôle du deuxième sous-convertisseur pendant la première période d'échantillonnage comprend la génération d'un signal d'échantillonnage (4)e1) en contournant un élément de retard synchrone (311). 14. Procédé pour tester le biais statique dans au moins un sous-convertisseur d'un ADC entrelacé, comprenant le procédé des revendications 12 ou 13, dans lequel le signal de test comprend un signal périodique généré par un générateur de signal de test. 15. Procédé de mesure de gain, de décalage en tension, de biais et/ou de largeur de bande dans au moins un sous-convertisseur d'un ADC entrelacé, comprenant le procédé des revendications 12 ou 13.