Brevet FR2978842A1 — publié le 20130208

Des agencements de circuit pour le contrôle de plausibilité de signaux de capteur, connus de l'état de la technique, englobent en règle générale, deux unités 20 de capteur identiques dont les signaux de capteur sont surveillés ou contrôlas en redondance par une unité de trait et de c La figure 1 montre une représentation synoptique schématique d'un premier exemple de réalisation d'un , agencement de circuit conforme à l'invention. ° figure 2 montre une représenta- synoptique d'une variante d'exemple de isation d'un ageo de circuit élargi, conforme à l'invention. figure montre un diag 25 _wae d'un y: ~e de réalisation d'un m-ôle d 30 1, le d'un capteur SD1, SD2 fées en plausibilité, respectivement le signal de contrôle de pl lité PSI positif, sont délivrés pour la poursuite du uraitement, un processus de niveau supérieur ou un processus suivant. Si les premières et les deuxièmes données de capteur SD1, SD2 ne sont pas plausibles, aucun signal de sortie n'est délit- sortie carat ion s'er par 25 de co_.` rôle de p 3 ausi sort ou bien on délivre un signal de non plausible. La peut par _émentaire d'un néci t if. De pré _ correspondent aux aux deuxièmes données de capteur SD1, SD2, rep 15 pre deu unité de délivrer, en-dehors des données de capteur SD1, SD2 contrôlées en plausibil premières 20 en plus au moins un signal de commande AS22, AS24. Un de AS22 peut englot un signal rdre de lez _: et rés' son, prései e de piausibiii c pour deuxièmes données de capte-0 SD1, SD2, la ride 24' peut tement et de sée sous forme de 20 té de capteur nouvelle mesure >remiers signaux de une telle opération de retour à ial de la première unité de capteur 1O', il est possible de ramener dans un état initial la première unité de traitement et de commande 14' par exemple oprocesseur et le premier d'effacer les premières ockées dans des registre ou s d'un dérou étape de dépar 19 ' 15 capteur 12 ace a éta init__ 1 _ ur aride microprocesseur et le de réaliwe sous forme élément de capteur 22, et,ou d'effacer les deux èdonnées de capteur SD2 stockées dans des registres ou des mémoires, et/ou de retourner, lors d'un déroulement de programme ou de procédé, à une etape de départ. 20 Sur la base de l'ordre de délivrance, la eml unité traitement et commande 14', peut données de capteur SD1 en tant fées cr.. lausibilité, positif, ce 14.2 d gns 7 I' .terméd- Dans une étape de précédé 510.1, des premiers signaux de capteur 12.1 sont relevés par un premier élément de capteur 12. Dans une étape de précédé 510.2, des deuxièmes signaux de capteur 22.1 sont relevés par 20 un deuxième élément de capteur 22. Conformé ?nt â l'invention, dans l'étape de 20.1, _ pre ers signaux de captes 22.1 du 12, t ar une ait conne `L. des don: _le capteur SDl, SD2 correspondantes. prédéterminée. D'après l'exemple de réalisation représenté sur la figure 3, dans l'étape de procédé S60 est délivré au s un signal de sortie, lorsque les premières et les 20 deuxièmes données de capteur SD1, SD2 sont plausibles Ce signal de sortie peut être délivré par l- première e unité de ti =ment t de c. Ide 14, englobe remiè ~s ou les délivrer à la première unité de traitement et de commande 14', le deuxième signal de commande AS24, qui 20 peut produire un retour à l'état initial de la première unité de capteur 10' ou une nouvelle mesure des naux de capteur 12.1. Il est de ssible que la première unité d traiter:- nt de 14' délivre la deux unité de et de 24', le trois eus, retour négatif. En supp éd- 290 optic -elle représentée en pointillés, deux_ unité de traitement de commande ' peut premier al de 22 à la ère uni; 14'. Par l'intermédiaire du on indique avantageuse rst à que les do__ de capteur SD1, SD2 déterminées sont plausibles, et/ou que les données de capteur SD1, SD2 déterminées ont été 20 délivrées par la deuxième unité de capteur 20', et/ou que raiteu de signal s'est déroulé correctement. Les .es de réalisation représentés, pur. Il et- réalisa-capteur