Brevet FR2989221A1 — publié le 20131011

Le présent document concerne un condensateur agencé dans un circuit intégré, particulièrement adapté pour une implémentation dans un composant fabriqué selon une technologie de type CMOS, et notamment une intégration au sein d'une mémoire non volatile programmable électriquement comme une mémoire Flash ou EEPROM. Un tel condensateur peut par exemple être utilisé pour former une pompe de charge pour générer une haute tension nécessaire à l'alimentation d'une mémoire non volatile. II est connu de réaliser des condensateurs dans des structures CMOS à partir de deux couches conductrices en polysilicium (c'est-à-dire du silicium polycristallin) et silicium dopé séparées par une couche isolante en oxyde. Une telle implémentation est par exemple avantageusement utilisée au sein d'une mémoire non volatile. Une telle mémoire comprend une zone mémoire proprement dite, dans laquelle des cellules mémoires comprenant en général des transistors sont agencées en lignes et colonnes. Il est courant de devoir utiliser des hautes tensions, de l'ordre de 10 V, pour programmer ou éventuellement effacer ces cellules mémoires, pour par exemple stocker ou déstocker des charges électriques dans la grille flottante d'un transistor à grille flottante d'une telle cellule mémoire. Les circuits d'alimentation externes utilisés pour alimenter des mémoires non volatiles fournissent rarement cette haute tension. Le plus souvent, cette haute tension est fournie, à partir d'une alimentation générale basse tension, puis par un circuit élévateur de tension, de type pompe de charge par exemple agencée à l'intérieur de la mémoire non volatile. Une pompe de charge est habituellement réalisée à partir d'une multitude de condensateurs, comme selon l'architecture de Dickson dans laquelle, pour fournir une explication simplifiée, plusieurs condensateurs se déchargent successivement les uns dans les autres en cascade pour finalement fournir une tension de sortie plus élevée que la tension d'entrée. Dans une telle implémentation, il est donc nécessaire de prévoir des condensateurs supportant des hautes tensions. A titre d'exemple, une mémoire non volatile utilisant des transistors à grille flottante exige une tension de programmation ou d'effacement de l'ordre de 18 V, bien supérieure à la basse tension d'alimentation qui est de l'ordre de 3 V. Pour cela, la mémoire non volatile utilise généralement un circuit élévateur de tension de type pompe de charge pour passer de 3 à 18 V quand cela est nécessaire. La figure 1 représente ainsi une mémoire non volatile 1 de technologie CMOS qui comprend une zone dans laquelle différents condensateurs sont agencés, pour former un circuit élévateur de tension 2, comme explicité précédemment. Les caractéristiques de ces condensateurs sont définies par la structure CMOS formant la mémoire et leur nombre est défini de sorte à atteindre l'élévation de tension nécessaire. Comme cela apparaît sur cette figure 1, une telle solution présente l'inconvénient que le circuit élévateur de tension 2 occupe une surface importante, de l'ordre de 30% de la surface totale de la mémoire non volatile. Naturellement, il existe un besoin permanent de réduire l'encombrement de tous les composants électroniques, comme les mémoires non volatiles. Pour cela, un objet de l'invention est de proposer un condensateur haute tension qui permet de réduire l'encombrement des structures existantes. A cet effet, l'invention repose sur un condensateur sur circuit intégré, comprenant un substrat comprenant une zone intégrant du silicium sur isolant (SOI), caractérisé en ce qu'il comprend au moins un contact reliant la couche conductrice de silicium positionnée sur la couche isolante de la zone du substrat à une bande en matériau conducteur positionnée dans une couche au-dessus du substrat, apte à une liaison à un potentiel, et en ce qu'il comprend au moins un autre contact reliant une couche conductrice positionnée sous la couche isolante à une bande en matériau conducteur positionnée dans une couche au-dessus du substrat, apte à une liaison à un autre potentiel, de sorte à pouvoir former un condensateur par les deux couches conductrices situées de part et d'autre de la couche isolante du substrat. Le condensateur sur circuit intégré peut comprendre un élément d'isolation latéral disposé entre les contacts pour garantir l'isolation entre la couche conductrice de silicium positionnée sur la couche isolante et le au moins un autre contact reliant la couche conductrice positionnée sous la couche isolante à une bande en matériau conducteur. Le au moins un autre contact reliant la couche conductrice positionnée sous la couche isolante à une bande en matériau conducteur peut se trouver positionné hors de la zone du substrat intégrant du silicium sur isolant. La couche isolante peut comprendre une épaisseur inférieure ou égale à 30 nm. Elle peut être en oxyde de silicium (S102). L'invention porte aussi sur un circuit élévateur de tension, caractérisé en ce qu'il comprend au moins un condensateur tel que décrit ci-dessus. Le circuit élévateur de tension peut comprendre plusieurs condensateurs tels que décrits ci-dessus, formant une capacité comprise entre 1 et 2 fF/pm2. Le circuit élévateur de tension peut comprendre plusieurs couches 30 superposées au substrat comprenant des bandes conductrices horizontales séparées par des zones isolantes, formant des condensateurs du circuit élévateur de tension dans un plan horizontal. Le circuit élévateur de tension peut comprendre plusieurs bandes parallèles en matériau conducteur, alternativement reliées à un potentiel différent, de sorte à former plusieurs condensateurs reliés en parallèle. Le circuit élévateur de tension peut comprendre un substrat comprenant une zone centrale intégrant du silicium sur isolant (SOI) dans laquelle sont agencés plusieurs condensateurs tels que décrits ci-dessus, une zone principale construite sur un caisson (NWELL ; PWELL) intégrant des contacts hors de la zone centrale pour relier électriquement la couche inférieure appartenant au caisson (NWELL ; PWELL) et disposée sous la couche isolante de la zone centrale à un potentiel. Enfin, l'invention porte aussi sur une mémoire non volatile caractérisée en ce qu'elle comprend un circuit élévateur de tension tel que décrit ci-dessus. Ces objets, caractéristiques et avantages de la présente invention seront exposés en détail dans la description suivante d'un mode de réalisation particulier fait à titre non-limitatif en relation avec les figures jointes parmi lesquelles : La figure 1 représente schématiquement en vue de dessus une mémoire non volatile selon un état de la technique. La figure 2 représente schématiquement une vue de dessus au niveau d'une 25 première couche M1 d'une partie d'un élévateur de tension comprenant des condensateurs selon un mode de réalisation de l'invention. La figure 3 représente schématiquement une vue de côté d'une coupe selon un plan vertical B-B d'une partie d'un élévateur de tension comprenant des 30 condensateurs selon le mode de réalisation de l'invention. 20 La figure 4 représente schématiquement la structure d'un condensateur selon le mode de réalisation de l'invention. Un mode de réalisation détaillé va maintenant être décrit dans le cadre d'une implémentation en combinaison avec une mémoire non volatile programmable, à titre d'exemple non limitatif. La figure 2 représente la partie d'une mémoire non volatile qui participe à la fonction d'élévateur de tension, formant plus précisément une pompe de charge, et plus précisément un ensemble de capacités disposées en parallèle participant à une telle fonction. Cette partie comprend une zone principale 11 construite sur un caisson de type NWELL, selon la dénomination anglo-saxonne couramment utilisée. Cette zone principale est entourée d'éléments 13 reliés à la masse et remplissant une fonction d'isolation par rapport à l'environnement, disposés sur un caisson de type PWELL. Elle comprend de plus plusieurs bandes 16, 17 parallèles en matériau conducteur, dans le plan horizontal au niveau d'une première couche Ml, séparées par des zones en matériau isolant. Ces bandes 16, 17 sont alternativement reliées électriquement respectivement à une première bande conductrice orthogonale 14 et à une seconde bande conductrice orthogonale 15, formant deux structures en forme de peignes imbriqués. Les premières bandes 16 sont électriquement reliées et portées à un même premier potentiel V1 et les secondes bandes 17 sont électriquement reliées et portées à un même second potentiel V2. Cette zone principale 11 comprend de plus une zone 12 centrale construite selon la technologie de semiconducteur sur isolant (SOI), couramment dénommée FDSOI pour la dénomination anglo-saxonne de « Fully Depleted Silicon On Insulator ». Elle intègre l'ensemble des bandes conductrices 16, 17 à l'exception de deux bandes conductrices 16 disposées latéralement, dans une zone en structure CMOS conventionnelle, hors de la structure de type FDSOI. La figure 3 illustre selon un plan vertical perpendiculaire aux bandes conductrices 16, 17 la structure de l'élévateur de tension. On retrouve une première couche M1 de la structure, décrite en rapport avec la figure 2, intégrant latéralement les parties des éléments 13 portées au potentiel neutre (masse), et une alternance des sections des bandes 16, 17 portées respectivement aux potentiels V1, V2. Ces différentes parties sont séparées par une zone isolante intermédiaire, formant électriquement des structures correspondant à des condensateurs C1. Ces différents condensateurs sont électriquement reliés entre eux selon une disposition en parallèle, puisqu'ils ont tous leurs deux bornes respectives reliées entre elles comme cela apparaît sur la figure. Il apparaît sur la figure 3 que cette structure comprend trois autres couches M2 à M4 superposées et parallèles à la couche M1 décrite ci-dessus, d'agencement similaire, formant des condensateurs supplémentaires, disposés de même en parallèle entre eux. Sur chaque couche successive, les bandes conductrices sont orientées de manière perpendiculaire, ce qui explique pourquoi la troisième couche M3 se présente comme la première Ml, permettant de visualiser les condensateurs C3, alors que la seconde et la quatrième ne montrent qu'une seule bande 17, qui s'étend dans la même direction que le plan de coupe, de manière perpendiculaire aux bandes 16, 17 des couches Ml, M3. Finalement, toutes ces couches M1 à M4 forment une multitude de condensateurs de même structure, permettant de participer à une structure d'élévateur de tension. Les propriétés de chaque condensateur sont identiques et définies par l'épaisseur I de l'élément diélectrique entre les deux contacts formés par deux bandes 16, 17 successives. Cette épaisseur est de l'ordre de l'ordre de 50 nm, ce qui permet de former des condensateurs dont la capacité est de l'ordre de 5 fF/pm2. Toutes ces couches M1 à M4 formant notamment des condensateurs en partie supérieure du dispositif, comme décrit ci-dessus, sont superposées à un substrat 10 de circuit intégré. Elles forment une structure alternant des bandes conductrices métalliques et des zones isolantes par exemple un oxyde, comme cela a été vu : une telle structure est parfois dénommée MOM dans l'état de la technique pour Métal - Oxyde -Métal. Selon ce mode de réalisation, des seconds types de condensateurs sont formés au niveau du substrat grâce à la structure de type FDSOI disposée dans une zone centrale 12 du substrat 10, en profitant de la couche isolante 28, par exemple en oxyde de silicium SI02, autour de laquelle sont disposées deux couches conductrices qui forment les deux contacts d'un condensateur supplémentaire. La couche supérieure 27 est en silicium dopé N, et la couche inférieure 26 est de même un silicium monocristallin dopé de type N. Cette couche inférieure 26 appartient au caisson NWELL qui est porté au potentiel V1. Les deux couches conductrices 26, 27 entourant la couche isolante 28 sont respectivement reliées aux deux potentiels V1, V2. Pour cela, la couche supérieure 27 est reliée au potentiel V2 par des contacts électriques 37 la reliant à au moins une bande conductrice 17 de la couche M1 décrite précédemment. Sur l'exemple illustré, deux contacts électriques 37 sensiblement verticaux sont utilisés. En variante, tout autre nombre supérieur ou égal à un peut être utilisé. De manière similaire, la couche inférieure 26 est reliée au potentiel V1 par des contacts électriques 36 latéraux, la reliant aux bandes latérales conductrices 16 de la couche M1 disposées hors de la zone centrale 12. Des zones isolantes 20 de type STI sont disposées aux extrémités de la partie active 12, pour isoler la couche supérieure 27 et éviter sa liaison avec les éléments 16, 36 au potentiel V1. La liaison électrique de la couche inférieure 26 du condensateur supplémentaire est ainsi portée au potentiel V1 par une liaison électrique aménagée dans le caisson NWELL sous au moins une zone isolante 20 latérale, dite connexion enterrée. Avantageusement, la surface supérieure du substrat 10 est traitée pour former une couche conductrice de siliciure 30 et améliorer la liaison électrique avec les contacts 36, 37 verticaux mentionnés précédemment. Naturellement, plusieurs condensateurs équivalents selon ce second type sont agencés sur la surface du substrat 10, et reliés électriquement les uns aux autres et aux condensateurs du premier type décrits précédemment pour finalement former un circuit électrique remplissant la fonction de pompe de charge. Ces condensateurs sont isolés latéralement par les caissons 29 de type PWELL portés au potentiel neutre par l'intermédiaire des éléments 13 mentionnés précédemment. L'ensemble du substrat 10 repose enfin sur une couche neutre dite couche de substrat 33. La figure 4 illustre schématiquement le second type de condensateur obtenu en profitant de la présence de la couche isolante 28 spécifique de la structure formée par la technologie FDSOI. Cette couche isolante 28 présente une épaisseur e de l'ordre de 25 nm, plus généralement inférieure ou égale à 30 nm, et de préférence comprise entre 20 et 30 nm inclus, ce qui permet de former une capacité de l'ordre de 1,37 fF/pm2, pouvant supporter facilement une tension de l'ordre de 6 V. De manière plus générale, l'agencement permet d'atteindre une capacité comprise entre 1 et 2 f Fipm2. Ainsi, il apparaît naturellement que les condensateurs ajoutés selon ce second type permettent d'obtenir un complément de structure performant. Ainsi, l'ajout de ces condensateurs du second type dans la structure globale de l'élévateur de tension permet d'obtenir une structure d'encombrement global nettement réduit par rapport aux solutions de l'état de la technique. Il en résulte qu'une implémentation pour réaliser un élévateur de tension d'une mémoire non volatile permet de réduire fortement la surface globale de la mémoire, ce qui est très avantageux. Naturellement, les illustrations précédentes sont des exemples de réalisation fournis à titre non limitatif. La structure représentée aux figures 2 et 3 pourrait comprendre tout autre nombre de bandes conductrices et/ou de couches superposées. Les dopages utilisés peuvent être en variante de type N ou P. D'autre part, le condensateur du second type a été intégré dans un élévateur de tension de mémoire non volatile à titre d'exemple. Il pourrait naturellement être utilisé pour tout former un élévateur de tension de tout autre circuit intégré, ou plus généralement pour former un condensateur sur un circuit intégré, pour toute autre utilisation qu'un élévateur de tension, de préférence pour une utilisation nécessitant une tension élevée.