Brevet FR2986356A1 — publié le 20130802

B11476 - 11-R0-0918 1 DISPOSITIF DE PROTECTION D'UN CIRCUIT INTÉGRÉ CONTRE DES ATTAQUES EN FACE ARRIÈRE Domaine de l'invention La présente invention concerne un dispositif de protection d'un circuit intégré contre les attaques extérieures et, en particulier, contre les attaques réalisées depuis la face 5 arrière du circuit intégré. Exposé de l'art antérieur Il peut être souhaitable de protéger un circuit intégré contre les attaques extérieures qui visent, par exemple, à déterminer la structure et le fonctionnement du circuit 10 intégré, à accéder à des données confidentielles stockées dans le circuit intégré ou encore à perturber le fonctionnement du circuit. Un exemple d'attaque consiste à graver partiellement les couches isolantes depuis la face avant du circuit intégré pour accéder à des pistes métalliques des derniers niveaux de 15 métallisation et à créer des plots métalliques connectés à ces pistes pour mesurer les signaux qui y transitent. Le circuit intégré peut comprendre un dispositif de protection qui permet de détecter qu'une attaque est réalisée et qui peut alors commander l'arrêt du circuit intégré, ou encore 20 l'effacement de données confidentielles. B11476 - 11-R0-0918 2 Un exemple de dispositif de protection contre les attaques réalisées du côté de la face avant du circuit intégré met en oeuvre des pistes métalliques des derniers niveaux de métallisation du circuit intégré qui recouvrent les pistes métal- ligues transmettant des signaux "utiles". Un dispositif de détection est adapté à détecter une rupture de ces pistes, ce qui correspond à une attaque. Toutefois, ce dispositif de protection est inefficace contre les attaques du côté de la face arrière du circuit intégré. Les figures 1 et 2 illustrent un exemple d'attaque d'un circuit intégré 10 du côté de la face arrière. La figure 1 est une coupe schématique d'un exemple de circuit intégré classique. Le circuit intégré 10 comprend un substrat 12 en un matériau semiconducteur recouvert sur une face 13 par un empilement de couches isolantes 14, 16 (seules deux couches isolantes sont représentées en figures 1 et 2). Des pistes métalliques 18, 20 sont formées entre les couches isolantes 14 et 16. Dans le substrat 12 sont formées une région 22 dopée de type P et une région 24 dopée de type N qui s'étendent depuis la face 13. Les régions 22 et 24 forment des caissons qui sont séparés latéralement l'un de l'autre par une région isolante 25 formée dans le substrat 12, par exemple selon un procédé d'isolation par tranchées profondes ou STI (Shallow Trench Isolation). A titre d'exemple, on a représenté un transistor Tl à canal P au niveau du caisson 24 et un transistor T2 à canal N au niveau du caisson 22. De façon classique, chaque transistor Tl, T2 comprend une portion isolante 26 recouvrant le substrat 12 et formant l'isolant de grille du transistor Tl, T2, surmontée d'une portion 27 d'un matériau semiconducteur formant la grille du transistor Tl, T2. Des espaceurs 28 entourent la grille 27 et des régions dopées 30 sont disposées de part et d'autre de la grille 27 dans le caisson correspondant pour former les régions de source et de drain du transistor Tl, T2. B11476 - 11-R0-0918 3 A titre d'exemple, la piste métallique 18 est connectée aux grilles 27 par des vias conducteurs 34 traversant la couche isolante 14 et la piste métallique 20 est connectée à la région 30 de drain ou de source du transistor Tl par un via conducteur 36 traversant la couche isolante 14. La figure 2 est une coupe similaire à la figure 1 après la réalisation d'une attaque du circuit 10 par la face arrière. Une telle attaque consiste à graver localement le substrat 12 depuis la face arrière du circuit 10. La gravure locale du substrat 12 peut consister à définir dans le substrat 12 des ouvertures successives de plus en plus profondes et étroites, les dernières ouvertures étant réalisées au moyen d'un faisceau d'ions focalisé ou FIB (Focused Ion Beam). Une fois que le fond 38 de la dernière ouverture affleure la région isolante 25, des ouvertures 39 sont formées dans le substrat 12 et/ou dans la couche isolante 14. Les ouvertures 39 sont alors remplies d'un matériau conducteur pour former des vias 40, 42, 44. Des plots de contact 46, 48, 50 sont ensuite formés sur le fond 38, chaque plot de contact recouvrant l'un des vias 40, 42, 44. A titre d'exemple, le via 40 relie le plot 46 à une région 30 de drain ou de source du transistor T2, le via 42 relie le plot 48 à la piste métallique 18 et le via 44 relie le plot 50 au via 36. L'attaque ainsi décrite permet donc d'accéder à des signaux présents dans des zones actives du circuit intégré et/ou au niveau de pistes du premier niveau de métallisation du circuit intégré. Un exemple de dispositif de protection qui vise à empêcher les attaques du côté de la face arrière d'un circuit intégré comprend un boîtier encapsulant le circuit intégré et associé à un circuit de détection d'une ouverture indésirable du boîtier. Toutefois, un tel dispositif de protection est particulièrement encombrant et a un coût de fabrication élevé. Résumé Un objet d'un mode de réalisation de la présente 35 invention est de prévoir un dispositif de protection d'un B11476 - 11-R0-0918 4 circuit intégré contre des attaques par la face arrière relativement simple. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un tel dispositif compatible avec 5 d'autres dispositifs de détection d'attaques connus. Ainsi, un mode de réalisation de la présente invention prévoit un circuit intégré comprenant : un substrat semiconducteur d'un premier type de conductivité en surface duquel est défini au moins un caisson d'un deuxième type de 10 conductivité délimité latéralement, sur deux parois opposées, par des régions du premier type de conductivité ; au moins une région du deuxième type de conductivité qui s'étend dans le substrat semiconducteur sous le caisson ; et un système de détection d'une variation de la résistance du substrat entre 15 chaque association de deux régions du premier type de conductivité adjacentes. Selon un mode de réalisation de la présente invention, le système de détection comprend un générateur d'au moins une différence de potentiel appliquée entre les deux régions du 20 premier type de conductivité adjacentes et un système de comparaison à un seuil du courant circulant entre les deux régions du premier type de conductivité adjacentes. Selon un mode de réalisation de la présente invention, le circuit comprend au moins deux caissons d'un deuxième type de 25 conductivité délimités latéralement, sur deux parois opposées, par des régions du premier type de conductivité, une des région du premier type de conductivité étant commune aux deux caissons, le générateur appliquant une première différence de potentiel entre la région du premier type de conductivité commune et une 30 première région du premier type de conductivité et une deuxième différence de potentiel entre la région du premier type de conductivité commune et une deuxième région du premier type de conductivité. B11476 - 11-R0-0918 Selon un mode de réalisation de la présente invention, la première différence de potentiel et la deuxième différence de potentiel sont égales. Selon un mode de réalisation de la présente invention, 5 le système de comparaison à un seuil du courant circulant entre les deux régions du premier type de conductivité adjacentes comprend : entre deux bornes d'application d'une tension d'alimentation, une première branche comprenant un premier transistor en série avec la résistance dont on souhaite détecter une variation, et une deuxième branche comprenant un deuxième transistor en série avec un générateur d'un courant de référence ; un amplificateur opérationnel dont une borne d'entrée est connectée au point milieu entre le premier transistor et la résistance, dont une deuxième borne d'entrée est connectée à une tension de référence, et dont la sortie commande les premier et deuxième transistors. Selon un mode de réalisation de la présente invention, le circuit comprend en outre des zones fortement dopées du premier type de conductivité formées en surface des régions du 20 premier type de conductivité. Selon un mode de réalisation de la présente invention, le circuit comprend en outre un système de protection du circuit intégré si une détection d'une variation de la résistance du substrat entre deux régions fortement résistives est réalisée. 25 Selon un mode de réalisation de la présente invention, le premier type de conductivité est le type P et le deuxième type de conductivité est le type N. Selon un mode de réalisation de la présente invention, le substrat semiconducteur est un substrat massif. 30 Selon un mode de réalisation de la présente invention, le substrat semiconducteur est constitué d'une couche de matériau semiconducteur épitaxiée sur un support semiconducteur. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que 35 d'autres seront exposés en détail dans la description suivante B11476 - 11-R0-0918 6 de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures 1 et 2, précédemment décrites, illustrent un exemple classique d'attaque du côté de la face arrière d'un 5 circuit intégré ; les figures 3 et 4 sont respectivement une vue en coupe et une vue de dessous schématique d'un exemple de circuit intégré muni d'un dispositif de protection selon un mode de réalisation de la présente invention ; 10 la figure 5 est une vue en coupe du circuit des figures 3 et 4 lors la réalisation d'une attaque par la face arrière ; et la figure 6 illustre un circuit électronique de détection d'une attaque associé au dispositif des figures 3 et 4 15 selon un mode de réalisation de la présente invention. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à 20 l'échelle. Description détaillée Pour détecter la réalisation d'attaques par la face arrière d'un circuit, on prévoit de définir, sous les zones actives d'un circuit intégré, un chemin dont la résistance est 25 mesurée, un changement de cette résistance étant synonyme de la réalisation d'une gravure de la face arrière et donc d'une attaque sur le circuit. Les figures 3 et 4 sont, respectivement, une vue en coupe et une vue de dessous schématiques d'un exemple de 30 réalisation d'un circuit intégré 60 muni d'un dispositif de protection selon un mode de réalisation. Le dispositif comprend un substrat semiconducteur 62 dans lequel sont formées des zones actives. Dans l'exemple représenté, le substrat 62 est une couche épitaxiée sur un 35 support semiconducteur 64. On notera que, à titre de variante, B11476 - 11-R0-0918 7 le substrat 62 peut être un substrat massif faiblement résistif, sans couche épitaxiée supérieure. Dans l'exemple représenté, le substrat 62 et le support 64 sont dopés de type P. A titre d'exemple d'application numérique, le substrat 62 et le support 64 pourront être dopées à une concentration de dopants telle que leurs résistivité soit de l'ordre de 10 Q.cm, par exemple comprise entre 8 et 12 Q.cm. Dans une portion supérieure du substrat 62 sont formés des caissons semiconducteurs 66 dopés de type N (NW) qui constituent des zones actives du circuit dans lesquelles les composants électronique sont formés. Les zones actives 66 sont séparées par des tranchées 68 (PW), dopées de type P, qui permettent l'isolement entre les zones actives. Comme on le verra ci-après, les régions 68 participent également à la détection d'attaques par la face arrière. A titre d'exemple d'application numérique, les tranchées 68 peuvent être dopées à une concentration de dopants telle que leurs résistivités soient de l'ordre de 0,1 Q.cm, par exemple comprise entre 0,08 et 0,12 Q.cm. Les tranchées 68 pénètrent dans le substrat sur une profondeur similaire ou égale à celle des zones actives 66. En dessous de chaque zone active 66 est formée une région 70 (DNW) dopée du même type de conductivité que la zone active, moins dopée que la zone active 66. Les concentrations de dopants des régions 66 et 70 peuvent être proches l'une de l'autre. A titre d'exemple, la résistivité de la région 70 peut être de l'ordre du double de la résistivité de la région 68. Pour former les régions 66 et 70 de la structure des figures 3 et 4, on peut : - réaliser une première implantation de dopants à une première énergie et avec une première concentration de dopants pour former les régions 66, puis B11476 - 11-R0-0918 8 - réaliser une deuxième implantation de dopants avec une deuxième énergie et une deuxième concentration de dopants pour former les régions 70. Dans ce cas, la deuxième énergie d'implantation est 5 supérieure à la première, et la deuxième concentration de dopants est inférieure à la première. Comme on le voit mieux dans la vue de dessous de la figure 4, les zones actives 66 et les régions 70 dopées de type N s'étendent en surface du substrat en bandes disjointes, 10 parallèles dans l'exemple représenté. A titre d'exemple, les bandes présentent une longueur comprise entre 0,5 et 1,5 mm, par exemple une longueur de 1 mm. Les régions PW 68, quant à elles, forment des bandes parallèles aux bandes 66/70 et d'une longueur similaire ou égale aux bandes 66/70. 15 En surface des tranchées 68, et entre deux zones actives 66, des régions 72, P+, de faible épaisseur et fortement dopées du même type de conductivité que les tranchées 68 peuvent être prévues. Les régions 72 assurent la prise d'un contact électrique amélioré sur les tranchées 68. Des plots de contact 20 74 en un matériau conducteur peuvent être formés sur les régions 72 pour appliquer un potentiel sur les régions 68 sous-jacentes. On notera que les plots 74 sont en pratique constitués de vias conducteurs formés dans un empilement d'interconnexion qui s'étend en surface du dispositif. 25 A l'aide du dispositif des figures 3 et 4, on prévoit de détecter une attaque par la face arrière en surveillant la valeur de la résistance R de chacun des chemins reliant deux plots 74 adjacents et passant par le substrat 62, c'est-à-dire passant sous une région DNW 70. 30 Pour cela, on prévoit d'appliquer une différence de potentiel entre deux plots 74 adjacents et de mesurer le courant circulant entre ces deux plots, qui est image de la résistance du chemin défini ci-dessus. Dans l'exemple représenté, un plot 74 sur deux est 35 polarisé à une tension non nulle, les autres plots 74 étant B11476 - 11-R0-0918 9 polarisés à une tension de référence, par exemple la masse. Ainsi, dans l'exemple des figures 3 et 4, un premier plot 74 reçoit une tension de référence, un deuxième plot une tension non nulle Vsensel, un troisième plot la tension de référence, un quatrième plot une tension non nulle Vsense2, etc. En pratique, les tensions Vsensel, Vsense2, Vsense3 peuvent être de même valeurs. Du fait de l'application d'une différence de potentiel entre deux plots 74 voisins, un courant circule entre ces plots 74. En pratique, ce courant circule depuis un plot 74 polarisé à une tension non nulle, dans les régions P+ 72 et PW 68 sous-jacentes de ce plot, dans le substrat 62 le long de la région DNW 70 et sous celle-ci, puis dans les régions PW 68 et P+ 72 situées sous le plot 74 polarisé à la tension de référence. Pour le bon fonctionnement du dispositif, on prévoit des tensions de polarisation Vsensel, Vsense2, Vsense3 maximales appliquées sur les plots 74 inférieures à la tension de seuil de jonction PN entre la région 68 et la zone active 66, et à la tension de seuil de jonction PN entre le substrat 62 et les régions 70. En pratique, on peut prévoir des tensions Vsensel, Vsense2, Vsense3 comprises entre 0,3 et 0,6 V. A titre d'exemple d'applications numériques, on l'espace entre zones actives 66, et donc entre caissons DNW 70, peut être compris entre 0,8 et 1,2 pin, par exemple de 1 gm. La largeur de chaque zone active 66, en surface du substrat, et donc des caissons enterrés DNW 70, peut être comprise entre 80 et 120 gm, par exemple de 100 gm. La profondeur des zones actives NW 66 et des zones dopées de type P, PW, 68, peut être comprise entre 0,8 et 1,2 gm, par exemple de 1 gm, et la profondeur des zones DNW 70 être comprise entre 1,6 et 2,4 gm, par exemple de 2 gm. Comme cela est illustré plus en détail dans la figure 4, pour appliquer en pratique les polarisations aux régions 72, une ligne de masse 76 peut être formée dans un niveau de 35 métallisation d'un empilement d'interconnexion formé sur le B11476 - 11-R0-0918 10 circuit, au-dessus des bandes formant les régions 68/72. La ligne de masse est connectée aux régions 72 par l'intermédiaire de vias traversants 78. Les tensions Vsensel, Vsense2 et Vsense3 peuvent être appliquées sur les régions 72 correspondantes à chaque bout de bande 72. Quand aucune attaque n'est en cours, la résistance entre deux plots adjacents d'application d'une différence de potentiel est la somme des résistances suivantes : - la résistance des régions 72 qui peut être considérée comme 10 négligeable compte tenu du fort dopage de cette zone par rapport au dopage du substrat 62 ; - la résistance de la région dopée de type P (PW) 68 dont l'expression est : PPW-ePW/LPWWPW ppw étant la résistivité de la région 68, epW étant la profondeur de la région 68 (comprise 15 entre 0,8 et 1,2 pin, par exemple égale à 1 gm) et Lpw et Wpw les dimensions de cette région en surface du dispositif de la figure 4 (largeur comprise entre 0,8 et 1,2 gm, par exemple égale à 1 gm, et longueur comprise entre 0,5 et 1,5 mm, par exemple égale à 1 mm). En pratique, cette résistance est de l'ordre de 20 quelques ohms et apparaît négligeable ; - la résistance d'une bande dans le substrat semiconducteur 62 qui contourne la zone DNW 70 et qui relie les deux régions d'application de la tension Vsense2 et de la tension de référence. Cette résistance a, en première approximation, la 25 valeur suivante : o62'e62/1-162*W62 P62 étant la résistivité du substrat 62, e62 étant la distance entre les deux régions PW 68 en contournant la région 70, approximable à la largeur des zones actives 66 (comprise entre 80 et 120 gm, par exemple égale à 100 gm) et L62 et W62 les dimensions de la section d'une bande 30 contournant la région 70, que l'on peut approximer, dans le cas de la figure 3 où le substrat 62 est épitaxié sur un support 64, à l'aire d'une bande sous les régions DNW 70 (largeur comprise entre 0,8 et 1,2 gm, par exemple égale à 1 gm, correspondant à l'épaisseur de substrat 62 sous les régions DNW 70, et longueur 35 comprise entre 0,5 et 1,5 mm, par exemple égale à 1 mm). On B11476 - 11-R0-0918 11 notera que, dans le cas où le substrat 62 est un substrat massif, le calcul de cette dernière résistance est plus complexe. Dans tous les cas, on cherche ici à détecter une variation de la résistance du chemin contournant chaque région DNW 70, quelque soit la valeur initiale de la résistance R (une mesure préalable de la résistance R avant attaque peut être prévue). En pratique, avec les dimensions proposées ci-dessus, on obtient une résistance R entre les points d'application de la tension Vsense et la masse de l'ordre de 10 kS2. En outre, dans le cas de la figure 4 où le dispositif comprend une alternance de nombreuses zones actives NW 66 et de nombreuses régions d'isolement PW 68, deux résistances calculées de la façon ci-dessus sont placées en parallèle du fait des deux points d'application de la tension de référence de part et d'autre d'un plot d'application d'une tension Vsense. Ainsi, la résistance entre une borne à une tension Vsense et la masse a une valeur totale de l'ordre de 5 kS2. Lorsqu'une attaque est réalisée sur la face arrière du 20 dispositif, une portion du support 64 et du substrat 62 est éliminée par gravure, et la résistance sur au moins une portion des chemins électriques ci-dessus augmente. La figure 5 est une vue en coupe illustrant la réalisation d'une attaque par faisceau d'ions lourds (FIB) sur 25 un circuit selon un mode de réalisation. Une telle attaque est réalisée sur une surface localisée de la face arrière du circuit intégré, et la réduction par la face arrière de l'épaisseur du support 64 et du substrat 62 se fait généralement sur des largeurs de l'ordre de la 30 centaine de micromètres, dimensions facilement détectables par le dispositif proposé ici. Lors d'une attaque de ce genre, au moins une portion du support 64 et du substrat 62 est éliminée. En outre, les étapes de gravure par bombardement d'ions lourds sont généralement prévues pour s'arrêter sur une 35 interface entre deux régions dopées de types de conductivités B11476 - 11-R0-0918 12 différents, ou sur une région isolante. Dans le cas de la structure proposée ici, l'attaque de type FIB s'arrêtera probablement à l'interface entre le substrat 62 et un caisson DNW 70. Cette stratégie est adoptée car elle permet d'enlever de la matière depuis la face arrière jusqu'à des régions dopées enterrées proches de la surface de la couche semiconductrice dans laquelle sont formés les composants électroniques, ce qui limite la profondeur des derniers puits d'accès aux différents signaux du circuit intégré. Lors de la réalisation d'une attaque par la face arrière, une tranchée 80 est formée dans le support 64 et le substrat 62, ce qui provoque une variation de la résistance R' du chemin défini ci-dessus. Ceci modifie donc la valeur du courant qui circule dans ce chemin, cette variation étant détectable. En effet, si on considère qu'une attaque est réalisée au niveau du centre d'une zone active NW 68, et que cette attaque forme une tranchée 80 de 100 pin de côté, avec les applications numériques ci-dessus, on obtient une résistance entre une borne d'application d'une tension Vsense et la masse de l'ordre de 11,1 kQ, soit une résistance totale, du fait des deux résistances en parallèle, de l'ordre de 5,55 kQ (soit encore une variation de la valeur de la résistance initiale de l'ordre de 5 %). On notera que la variation des dimensions et des résistivités des différentes régions du chemin dont la résistance est mesurée peut moduler quelque peu ce pourcentage, et la valeur de la résistance initiale du dispositif. La figure 6 illustre un circuit de détection d'une 30 attaque selon un mode de réalisation. Entre deux bornes d'application d'une tension de référence, par exemple une borne à une tension Vdd non nulle et la masse, sont placés un premier transistor MOS de type P, Pl, en série avec une résistance R qui représente la résistance du 35 chemin dans le circuit intégré défini ci-dessus. Le point milieu B11476 - 11-R0-0918 13 entre le transistor MOS Pl et la résistance R est au potentiel Vsense. Ce point milieu est connecté sur une entrée non inverseuse d'un amplificateur opérationnel 82, alimenté par la tension d'alimentation Vdd. La borne inverseuse de l'ampli- ficateur opérationnel est connectée à la masse par l'intermédiaire d'une source d'une tension de référence Vref. La sortie de l'amplificateur opérationnel 82 est connectée à la grille du premier transistor Pl, et également à la grille d'un deuxième transistor P2. Entre les deux bornes d'application de la tension Vdd sont placés le transistor P2 et une source de courant d'une valeur Iref. La sortie du circuit de comparaison, Vout, est connectée au point milieu entre la source de courant Iref et le deuxième transistor P2. La tension Vref et le courant Iref sont choisis pour assurer le fonctionnement décrit ci-après. La tension Vref peut être choisie légèrement inférieure à la tension de seuil de jonctions PN classiques, soit légèrement inférieure à 0,6 V. En fonctionnement normal, c'est-à-dire sans attaque par la face arrière, l'amplificateur opérationnel 82 et le transistor Pl imposent une tension Vsense égale à Vréf. Le courant Il dans la branche comprenant la résistance R est égal à une valeur Vsense/R, supérieure à Iref. Du fait du miroir de courant entre les transistors Pl et P2, le courant 12 dans le transistor P2 est égal à Il, supérieur au courant Iref. La tension Vout est alors à un état haut (Vdd). Lorsque la résistance dans le chemin défini ci-dessus passe à R', supérieure à R, c'est-à-dire qu'une attaque est réalisée sur le circuit, le courant il dans la branche comprenant cette résistance diminue, et passe à une valeur inférieure à Iref. Du fait du miroir de courant entre les transistors Pl et P2, le courant 12 dans le transistor P2 est égal à Il, inférieur à Iref. La tension Vout est alors à un état bas. B11476 - 11-R0-0918 14 Ainsi, en spécifiant correctement le courant Iref, on peut détecter des variations de résistance dans la branche comprenant la résistance R. On notera que tout type de circuit permettant la mesure d'une résistance par mesure du courant qui la traverse pourra être utilisé à la place du circuit de la figure 6 pour détecter une attaque par faisceau d'ions lourds (FIB) sur le dispositif des figures 3 et 4. Si une attaque est détectée à l'aide du dispositif ci- dessus, le circuit intégré peut comprendre un dispositif qui commande l'arrêt du circuit intégré, ou encore l'effacement de données confidentielles. Avantageusement, la structure proposée ici est compatible avec des structures de détection d'autres types d'attaques par la face arrière, par exemple de détection de verrou dans le circuit (en anglais "latch up") ou de dispositifs anti-bruit. En outre, ce dispositif procure l'avantage d'une détection d'attaque dès le début de celle-ci, puisque la résistance R varie dès que la structure de la face arrière du dispositif est altérée. Il permet également la détection d'une attaque en tout endroit de la face arrière du circuit intégré si la structure proposée ici est déployée sur l'ensemble des zones actives. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on pourra prévoir de connecter un plot 74 sur deux non pas à la masse mais à un potentiel non nul. Les applications numériques données ici, que ce soit 30 pour les dimensions des différentes régions ou pour les résistivités de celles-ci, sont également données à titre d'exemple non limitatif. On notera également que le principe de mesure de la résistance du substrat sous une région DNW 70 s'applique 35 également à un dispositif dans lequel une seule zone active NW B11476 - 11-R0-0918 15 66 (et donc une seule région 70), est prévue dans le substrat, si on souhaite détecter la réalisation d'une attaque par la face arrière uniquement au niveau de cette zone active. En outre, on notera que l'ensemble des types de conductivité des différentes régions du dispositif des figures 3 et 4 pourront être inversés par rapport à ce qui a été décrit, tant que la jonction entre le chemin de résistance R et les régions 70 reste bloquée. En outre, divers modes de réalisation avec diverses 10 variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive. REVENDICATIONS1. Circuit intégré comprenant : un substrat semiconducteur (62) d'un premier type de conductivité en surface duquel est défini au moins un caisson d'un deuxième type de conductivité (66) délimité latéralement, sur deux parois opposées, par des régions du premier type de conductivité (68) ; au moins une région du deuxième type de conductivité (70) qui s'étend dans le substrat semiconducteur (62) sous ledit caisson (66) ; et un système de détection d'une variation de la résistance du substrat (62) entre chaque association de deux régions du premier type de conductivité (68) adjacentes. 2. Circuit selon la revendication 1, dans lequel le système de détection comprend un générateur d'au moins une différence de potentiel (Vsensel, Vsense2, Vsense3) appliquée entre lesdites deux régions du premier type de conductivité (68) adjacentes et un système de comparaison à un seuil (Iref) du courant circulant entre lesdites deux régions du premier type de conductivité (68) adjacentes. 3. Circuit selon la revendication 2, comprenant au moins deux caissons d'un deuxième type de conductivité (66) délimités latéralement (62), sur deux parois opposées, par des régions du premier type de conductivité (68), une desdites région du premier type de conductivité étant commune auxdits deux caissons, le générateur appliquant une première différence de potentiel (Vsensel) entre la région du premier type de conductivité commune (68) et une première région du premier type de conductivité (68) et une deuxième différence de potentiel (Vsense2) entre la région du premier type de conductivité commune (68) et une deuxième région du premier type de conductivité (68). 4. Circuit selon la revendication 3, dans lequel la première différence de potentiel (Vsensel) et la deuxième différence de potentiel (Vsense2) sont égales.B11476 - 11-R0-0918 17 5. Circuit selon l'une quelconque des revendications 2 à 4, dans lequel le système de comparaison à un seuil du courant circulant entre lesdites deux régions du premier type de conductivité (68) adjacentes comprend : entre deux bornes d'application d'une tension d'ali- mentation (Vdd), une première branche comprenant un premier transistor (Pl) en série avec la résistance (R) dont on souhaite détecter une variation, et une deuxième branche comprenant un deuxième transistor (P2) en série avec un générateur d'un courant de référence (Iref) ; un amplificateur opérationnel (82) dont une borne d'entrée est connectée au point milieu entre le premier transistor (Pl) et ladite résistance (R), dont une deuxième borne d'entrée est connectée à une tension de référence (Vref), 15 et dont la sortie commande les premier et deuxième transistors (Pl, P2). 6. Circuit selon l'une quelconque des revendications 1 à 5, comprenant en outre des zones fortement dopées du premier type de conductivité (72) formées en surface des régions du 20 premier type de conductivité (68). 7. Circuit selon l'une quelconque des revendications 1 à 6, comprenant en outre un système de protection du circuit intégré si une détection d'une variation de la résistance du substrat (62) entre deux régions fortement résistives (68) est 25 réalisée. 8. Circuit selon l'une quelconque des revendications 1 à 7, dans lequel le premier type de conductivité est le type P et le deuxième type de conductivité est le type N. 9. Circuit selon l'une quelconque des revendications 1 30 à 8, dans lequel le substrat semiconducteur (62) est un substrat massif. 10. Circuit selon l'une quelconque des revendications 1 à 8, dans lequel le substrat semiconducteur (62) est constitué d'une couche de matériau semiconducteur épitaxiée sur un support 35 semiconducteur (64).