Brevet FR2978609A1 — publié le 20130201

B11-1719FR 1 Procédé de fabrication d'une liaison électrique, en particulier une liaison électrique d'une structure intégrée tridimensionnelle, et dispositif correspondant L'invention concerne les circuits intégrés et plus particulièrement les liaisons électriques réalisées au sein d'assemblages entre deux circuits intégrés formant des structures intégrées tridimensionnelles. De manière classique, afin de réaliser un assemblage de la face arrière d'un premier circuit intégré et de la face avant d'un deuxième circuit intégré, des liaisons traversantes électriquement conductrices (« TSV : Through Silicon Via » selon un vocable anglo-saxon bien connu de l'homme du métier) sont réalisées au sein du premier circuit intégré. Des piliers de cuivre (« copper pillars » en langue anglaise) en contact électrique avec les liaisons traversantes électriquement conductrices sont ensuite réalisés sur la face arrière du premier circuit intégré. Ces piliers sont assemblés avec des plots de cuivre disposés sur la face avant du deuxième circuit intégré. Les piliers de cuivre et les plots de cuivre formant des liaisons sont disposés au sein d'une résine comblant l'espace entre les deux circuits intégrés (« wafer level under fill » en langue anglaise). L'utilisation de liaisons en cuivre entre les circuits intégré a pour inconvénient de limiter la densité de liaisons réalisable entre deux circuits intégrés. En effet, les résines utilisées lors de la croissance par dépôt électrochimique des plots et des piliers de cuivre ne permettent pas de rapprocher les liaisons. Par ailleurs, le coefficient de dilatation thermique du cuivre, de l'ordre de 16 parties par million par degré Celsius, est très supérieur à celui du silicium des circuits intégrés assemblés (2,6 parties par million par degré Celsius). Ainsi, les liaisons en cuivre peuvent induire, après des étapes de fabrication sous des températures élevées ou lors du fonctionnement du dispositif, des contraintes mécaniques susceptibles de provoquer l'apparition de fissures. Selon un mode de mise en oeuvre et de réalisation, il est proposé réduire les défaillances dues à l'utilisation du cuivre dans les liaisons entre deux circuits intégrés et d'augmenter la densité de liaisons entre deux circuits intégrés. Selon un aspect, il est proposé un procédé de réalisation d'au moins une liaison électrique au sein d'un support semi-conducteur comportant du silicium et ayant une première face, le procédé comprenant : - une réalisation d'au moins une cavité dans le support depuis la première face, - un remplissage de ladite au moins une cavité par un matériau électriquement conducteur de façon à obtenir un premier pilier électriquement conducteur, - une gravure du support depuis une deuxième face opposée à la première de manière à atteindre le fond du premier pilier et à former au moins un deuxième pilier de silicium saillant à côté du premier pilier, - une formation d'une couche continue électriquement conductrice sur ledit deuxième pilier saillant, sur le fond du premier pilier et sur la partie du support située entre les deux piliers de façon à réaliser ladite au moins une liaison électrique. Le premier pilier électriquement conducteur forme ainsi une liaison traversante électriquement conductrice, par exemple du type « TSV-middle », c'est-à-dire une liaison formée après les composants constituant la partie bien connue de l'homme du métier sous l'acronyme anglo-saxon de « FEOL : Front End Of Line ». Le deuxième pilier comporte du silicium, dont le coefficient de dilatation thermique est inférieur à celui du cuivre. Ainsi, les variations de température induisent des contraintes mécaniques réduites, et le risque d'apparition de fissures est diminué. Par ailleurs, l'étape de gravure permettant de former le deuxième pilier en silicium peut comprendre une formation d'un plot de résine sur la deuxième face et une gravure de la deuxième face. Le deuxième pilier en silicium sera disposé sous le plot de résine. La résine utilisée lors de cette étape permet d'obtenir une densité de piliers de silicium supérieure à celle des piliers de cuivres obtenus par dépôt électrochimique. A titre d'exemple, on pourra utiliser la résine vendue sous la dénomination commerciale JSR-RFRIX-335H par la société américaine JSR Micro, cette résine étant couramment utilisée dans les procédés de gravure sèche des liaisons traversantes électriquement conductrices réalisés dans des substrats de silicium. Le procédé peut comprendre en outre une formation d'une couche d'un alliage à basse température de fusion à l'extrémité dudit deuxième pilier de silicium recouvert par ladite couche continue électriquement conductrice. Avantageusement, le procédé comprend en outre après l'obtention du premier pilier et avant la gravure du support, un amincissement du support. Cet amincissement permet notamment de déterminer la hauteur des piliers de silicium. A titre d'exemple, le support peut avoir une épaisseur initiale de l'ordre de 700 micromètres, le premier pilier peut avoir une hauteur de l'ordre de 80 micromètres, et on peut amincir le support jusqu'à obtenir une épaisseur totale de l'ordre de 100 micromètres. L'étape de gravure correspond alors à une gravure de 20 micromètres de silicium et le deuxième pilier de silicium a une hauteur de 20 micromètres. Le pilier peut préférentiellement être plus étroit à son extrémité qu'à sa base. Ainsi, les parois du deuxième pilier sont en pente, ce qui facilite la formation de la couche continue électriquement conductrice et des couches d'accroches. L'homme du métier saura choisir les paramètres de l'étape de gravure pour former des parois en pente. A cet effet, la gravure peut comprendre une gravure ionique réactive. La formation de la couche continue électriquement conductrice et la formation d'une couche d'un alliage à basse température de fusion peuvent comprendre des étapes de dépôt électrochimique. On peut assembler ledit support avec un circuit intégré additionnel possédant une zone conductrice en contact avec la couche d'un alliage à basse température de fusion. Selon un autre aspect, il est proposé un dispositif intégré, comprenant : - un support semi-conducteur comportant du silicium, - au moins un premier pilier électriquement conducteur s'étendant au sein du support et débouchant sur une face du support, - au moins un deuxième pilier de silicium situé à côté du premier pilier et saillant de ladite face, - une couche continue électriquement conductrice sur ledit deuxième pilier saillant, sur le fond du premier pilier et sur la partie du support entre les deux piliers de façon à réaliser une liaison électrique. Le dispositif peut comprendre en outre une couche d'un alliage à basse température de fusion à l'extrémité dudit deuxième pilier de silicium recouvert par ladite couche électriquement conductrice. Ledit deuxième pilier de silicium peut être plus étroit à son extrémité qu'à sa base. Selon encore un autre aspect, il est proposé une structure intégrée tridimensionnelle, comprenant ledit dispositif et un circuit intégré additionnel possédant une zone conductrice en contact avec la couche d'un alliage à basse température de fusion. D'autres avantages et caractéristiques de l'invention apparaîtront à l'étude de la description détaillée de modes de mise en oeuvre et de réalisation, pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : - les figures 1 à 7 illustrent schématiquement différentes étapes d'un mode de mise en oeuvre d'un procédé et un mode de réalisation d'une structure intégrée tridimensionnelle selon l'invention. Sur la figure 1, on a représenté un support semi-conducteur SC. Le support semi-conducteur SC comprend une face avant Fl au voisinage de laquelle un réseau d'interconnexion ITX (connu par l'homme du métier sous l'acronyme anglo-saxon de « BEOL : Back End Of Line ») est réalisé au dessus d'une partie dite FEOL non représentée ici. Plusieurs premiers piliers traversants électriquement conducteurs PCU ont été formés avant la réalisation du réseau d'interconnexion ITX. Les premiers piliers PCU sont des liaisons traversantes du type « TSV-middle », et ont par exemple une largeur de l'ordre de la dizaine de micromètres et une hauteur de l'ordre de 80 micromètres. Les premiers piliers PCU sont réalisés au moyen d'une étape de formation de cavités et d'une étape de remplissage par du cuivre. Le support semi-conducteur SC peut avoir une épaisseur initiale de l'ordre 700 micromètres, et une étape d'amincissement, postérieure à la réalisation du réseau d'interconnexion ITX peut être mise en oeuvre afin d'obtenir une épaisseur finale de l'ordre de 100 micromètres. Ainsi, le premier pilier, ayant une hauteur de 80 micromètres, a un fond disposé à une distance de l'ordre de 20 micromètres de la face F2 opposée à la face Fl. Sur la face F2, on a formé pour chaque premier pilier PCU des plots de résine RES1. Les plots de résine sont disposés respectivement à côté d'un premier pilier PCU et les plots RES1 ont été réalisés au cours d'une étape de photolithographie. Sur la figure 2, on a représenté le support semi-conducteur SC après une étape de gravure du support depuis la face F2. Les plots de résine RES1 ont été retirés et ces plots ont protégé le silicium du support semi-conducteur lors de la gravure de manière à former des deuxième piliers en silicium PSI disposés en saillie de la surface F22 obtenue après la gravure. La surface F22 comprend par ailleurs le fond des premiers piliers PCU dont le matériau conducteur est mis à nu. L'étape de gravure comprend une gravure ionique réactive permettant par exemple de graver 20 micromètres de silicium (jusqu'à atteindre le fond des premiers piliers PCU). L'homme du métier saura choisir les paramètres de l'étape de gravure pour obtenir des deuxièmes piliers en silicium PSI ayant une extrémité moins large que la base. Ces paramètres peuvent être par exemple la composition du gaz du plasma de gravure, la pression du gaz, la puissance utilisée et le temps de gravure. A titre d'exemple non limitatif, les deuxièmes piliers en silicium PSI peuvent avoir une base ayant une largeur LB de l'ordre de 20 micromètres et une extrémité ayant une largeur LE de l'ordre de 10 micromètres. On obtient ainsi des deuxièmes piliers de silicium PSI robustes, et sur lesquels on peut déposer des couches continues. Afin de former une couche continue électriquement conductrice sur le fond des premiers piliers PCU, sur les deuxièmes piliers de silicium PSI, des plots de résine RES2 ont été formés sur la face F22 (figure 3). Les plots de résine ont été formés au dessus d'une couche d'accroche du cuivre réalisée préalablement non représentée ici et formée sur la face F22 et les deuxièmes piliers de silicium PSI. Cette couche d'accroche peut comprendre de manière classique une première couche de tantale et/ou de nitrure de tantale (TaN) servant de barrière de diffusion du cuivre et une deuxième couche de cuivre permettant d'obtenir un contact électrique lors de dépôts électrochimiques ultérieurs. Ces couches peuvent par exemple être déposées par des étapes de dépôts physiques en phase vapeur bien connues de l'homme du métier sous l'acronyme anglo-saxon de « PVD : Physical Vapor Deposition ». On peut ensuite former pour chaque couple de premier et de deuxième pilier une couche continue électriquement conductrice CC (figure 4). Les couches continues électriquement conductrices comprennent du cuivre et sont obtenues par dépôt électrochimique, les plots de résine RES2 empêchant localement la croissance de cuivre. On obtient ainsi des liaisons électriques comprenant pour chaque liaison un premier pilier conducteur PCU, un deuxième pilier en silicium PSI et une couche conductrice CC relient électriquement le premier pilier PCU à l'extrémité des piliers de silicium PSI. Afin de connecter le support SC, on va former une couche d'un alliage à basse température de fusion à l'extrémité des piliers PSI. Une étape de formation d'un masque de résine RES3 est mise en oeuvre (figure 5). On protège ainsi la face F22 et les couches conductrices CC, sauf au voisinage de l'extrémité EXTR de chaque deuxième pilier de silicium PSI. Afin de mettre en oeuvre un dépôt électrochimique ultérieur, la couche d'accroche utilisée lors de la croissance des couches conductrices CC est conservée. On peut alors mettre en oeuvre un dépôt électrochimique d'une couche d'un alliage à basse température de fusion SAC sur la partie EXTR non protégée par la résine RES3 (figure 6). Cette couche peut comprendre un alliage étain-argent-cuivre (Sn-Ag-Cu), par exemple d'une épaisseur de l'ordre de 1 à 2 micromètres. La couche continue conductrice CC peut avoir une épaisseur par exemple de l'ordre de 5 micromètres. Ainsi, lors d'une fusion de la couche SAC, le cuivre de la couche continue conductrice CC pourra être consommé, en d'autres termes, des atomes de cuivres de la couche conductrice seront noyés dans l'alliage après la fusion. On peut alors retirer la résine RES3 et la couche d'accroche utilisée lors des étapes de dépôt électrochimique. On obtient un dispositif intégré comprenant un support semi-conducteur comportant du silicium SC, au moins un premier pilier électriquement conducteur PCU au sein du support débouchant sur une face F22 du support, au moins un deuxième pilier de silicium PSI situé à côté du premier pilier PCU et saillant de ladite face F22, une couche continue électriquement conductrice sur ledit deuxième pilier saillant PSI, sur le fond du premier pilier PCU et sur la parie du support entre les deux piliers de façon à réaliser une liaison électrique et, une couche d'un alliage à basse température de fusion à l'extrémité dudit deuxième pilier de silicium recouvert par ladite couche électriquement conductrice. Sur la figure 7, on a représenté une structure intégrée tridimensionnelle STR comprenant ledit support SC connecté à un circuit intégré additionnel CIA. Le circuit intégré additionnel CIA comporte un réseau d'interconnexion ITXA disposé au dessus d'un support semi-conducteur SCA. Le circuit intégré additionnel CIA comporte également deux zones de contact ZC connectées respectivement aux couches d'alliage à basse température de fusion SAC lors d'une fusion de cette couche. Une résine RES4 est disposée entre le support SC et le circuit intégré additionnel CIA. La résine RES4 forme la couche bien connue de l'homme du métier sous le nom de « Wafer Level Under-Fill ». La structure intégrée tridimensionnelle STR comporte des liaisons électriques reliant des lignes métalliques des réseaux d'interconnexion ITX et ITXA, chaque liaison comportant un premier pilier PCU, une couche continue conductrice CC, un deuxième pilier de silicium PSI, une couche d'alliage à basse température de fusion SAC et une zone de contact ZC d'un circuit intégré additionnel. Selon un aspect de l'invention, l'utilisation de pilier de silicium entre les supports semi-conducteurs et les circuits intégrés permet d'obtenir des piliers ayant un coefficient de dilatation thermique plus faible et voisin des coefficients de dilatation thermique des supports et des circuits intégrés qu'ils connectent. REVENDICATIONS1. Procédé de réalisation d'au moins une liaison électrique au sein d'un support semi-conducteur (SC) comportant du silicium et ayant une première face, le procédé comprenant : - une réalisation d'au moins une cavité dans le support (SC) depuis la première face, - un remplissage de ladite au moins une cavité par un matériau électriquement conducteur de façon à obtenir un premier pilier électriquement conducteur (PCU), - une gravure du support (SC) depuis une deuxième face (F2) opposée à la première de manière à atteindre le fond du premier pilier (PCU) et à former au moins un deuxième pilier de silicium (PSI) saillant à côté du premier pilier (PCU), - une formation d'une couche continue électriquement conductrice (CC) sur ledit deuxième pilier saillant (PSI), sur le fond du premier pilier (PCU) et sur la partie du support située entre les deux piliers de façon à réaliser ladite au moins une liaison électrique. 2. Procédé selon la revendication 1, comprenant en outre une formation d'une couche d'un alliage à basse température de fusion (SAC) à l'extrémité dudit deuxième pilier de silicium (PSI) recouvert par ladite couche continue électriquement conductrice (CC). 3. Procédé selon la revendication 1 ou 2, comprenant en outre après l'obtention du premier pilier (PCU) et avant la gravure du support, un amincissement du support. 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel ledit deuxième pilier de silicium (PSI) est plus étroit à son extrémité qu'à sa base. 5. Procédé selon l'une quelconque des revendications précédentes, dans lequel ladite gravure comprend une gravure ionique réactive. 6. Procédé selon l'une quelconque des revendications 2 à 5, dans lequel la formation de la couche continue électriquementconductrice (CC) et la formation d'une couche d'un alliage à basse température de fusion (SAC) comprennent des étapes de dépôt électrochimique. 7. Procédé selon l'une quelconque des revendications 2 à 6, dans lequel on assemble ledit support avec un circuit intégré additionnel (CIA) possédant une zone conductrice en contact avec la couche d'un alliage à basse température de fusion. 8. Dispositif intégré comprenant : - un support semi-conducteur (SC) comportant du silicium, - au moins un premier pilier électriquement conducteur (PCU) s'étendant au sein du support et débouchant sur une face du support (F22), - au moins un deuxième pilier de silicium (PSI) situé à côté du premier pilier (PSI) et saillant de ladite face (F22), - une couche continue électriquement conductrice (CC) sur ledit deuxième pilier saillant (PSI), sur le fond du premier pilier (PCU) et sur la partie du support entre les deux piliers de façon à réaliser une liaison électrique. 11. Dispositif selon la revendication 8, comprenant en outre une couche d'un alliage à basse température de fusion (SAC) à l'extrémité (EXTR) dudit deuxième pilier de silicium recouvert par ladite couche électriquement conductrice. 12. Dispositif selon la revendication 8, dans lequel ledit deuxième pilier de silicium (PSI) est plus étroit à son extrémité qu'à sa base. 13. Structure intégrée tridimensionnelle, comprenant un dispositif selon la revendication 9 ou 10 et un circuit intégré additionnel (CIA) possédant une zone conductrice (ZC) en contact avec la couche d'un alliage à basse température de fusion.