Brevet FR2989219A1 — publié le 20131011

B11555 - DD12952ST 1 CIRCUIT DE TRAITEMENT DE PIXELS Domaine de l'invention La présente invention concerne un circuit et un procédé de traitement de pixels, et en particulier un circuit et un procédé pour exécuter une fonction sur la base d'une 5 pluralité de valeurs de pixels lues dans un réseau de pixels. Arrière plan Le traitement de valeurs de pixels d'une image capturée implique en général la lecture des valeurs de pixels 10 dans un réseau de pixels sous forme analogique, la conversion de ces valeurs de pixels analogiques en valeurs de pixels numériques, la mémorisation des valeurs de pixels numériques dans une mémoire, puis l'utilisation d'un processeur d'images, comme par exemple un FPGA (Réseau de Portes Programmable sur 15 Site), pour traiter les valeurs numériques. Un inconvénient de ce type de traitement numérique de pixels est qu'il est relativement exigeant en termes de puissance de traitement et de ressources et/ou qu'il est consommateur de temps. 20 On a proposé de réaliser au moins certains traitements de pixels pendant la conversion numérique des valeurs de pixels analogiques. En particulier, le document intitulé "An Archi- B11555 - DD12952ST 2 tecture for Low-Power Real Time Image an Analysis Using 3D Silicon Technology", de Lisa Mcllarth et Paul Zavracky, décrit un système basé sur des convertisseurs analogique-numérique Sigma-Delta (ADC Sigma-Delta). La figure 1 reproduit la figure 6 du document de Macllarth. Les sorties d'un réseau de capteurs photo sont fournies en parallèle à des ADC Sigma-Delta, chacun d'eux étant prévu pour un pixel. Les sorties des ADC Sigma-Delta sont ensuite fournies à un réseau d'accumulateurs à 8 bits, qui 10 convertit les impulsions produites par les convertisseurs Sigma-Delta en valeurs numériques qui sont mémorisées dans une RAM (Memoire à Accès Aléatoire). Un ADC Sigma-Delta génère un flux d'impulsions, le nombre d'impulsions étant proportionnel à la valeur analogique 15 échantillonnée. Les accumulateurs à 8 bits comptent le nombre d'impulsions afin de générer une valeur numérique proportionnelle à la valeur de pixel analogique. Mcllarth décrit certaines opérations de pixels relativement basiques qui peuvent être réalisées lors de la conversion des signaux Sigma-Delta en 20 valeurs numériques. Par exemple, afin de déterminer la différence entre deux pixels, les signaux Sigma-Delta correspondants sont couplés respectivement aux entrées positive et négative d'un compteur montée/descente. Il y a un certain nombre d'inconvénients avec une 25 telle solution basée sur des ADC Sigma-Delta. En particulier, le besoin de prévoir un convertisseur Sigma-Delta par pixel rend l'architecture relativement consommatrice en termes de surface de silicium. En outre, alors que Mcllarth suggère que les sorties de plusieurs ADC Sigma-Delta soient multiplexées vers 30 chaque accumulateur, une telle mise en oeuvre serait plutôt limitée, étant donné que tout les signaux Sigma-Delta sont générés dans la même période temporelle. En outre, afin de réaliser plus d'une seule opération sur chaque valeur de pixel, il serait nécessaire de coupler la 35 sortie de chaque ADC Sigma-Delta à plusieurs accumulateurs. La B11555 - DD12952ST 3 charge et la décharge répétées de ces sorties conduirait à une forte consommation d'énergie. Résumé Un objet des modes de réalisation de la présente invention est de résoudre au moins partiellement un ou plusieurs problèmes de l'art antérieur. Selon un aspect, on prévoit un circuit de traitement de pixels comprenant : un premier convertisseur à rampe couplé à une première ligne de colonne d'un réseau de pixels et agencé pour affirmer un premier signal de commande pendant une durée basée sur une première valeur de pixel lue par l'intermédiaire de la première ligne de colonne pendant une première phase de lecture ; un deuxième convertisseur à rampe couplé à une deuxième ligne de colonne du réseau de pixels et agencé pour affirmer un deuxième signal de commande pendant une durée basée sur une deuxième valeur de pixel lue par l'intermédiaire de la deuxième ligne de colonne pendant la première phase de lecture ; et un premier circuit de commande de compteur adapté à contrôler 20 un premier compteur pour générer une première valeur numérique en fonction d'au moins les première et deuxième valeurs de pixels en faisant varier, sur la base d'au moins les premier et deuxième signaux de commande pendant la première phase de lecture, la vitesse avec laquelle le premier compteur est 25 incrémenté. Selon un mode de réalisation, le premier circuit de commande de compteur est adapté à contrôler le premier compteur pour qu'il soit incrémenté à une première vitesse pendant que les premier et deuxième signaux de commande sont tous deux 30 affirmés et à une deuxième vitesse pendant que seul le premier signal de commande est affirmé. Selon un autre mode de réalisation, le premier circuit de commande de compteur est adapté à contrôler le premier compteur pour qu'il soit incrémenté à une troisième vitesse 35 pendant que seul le deuxième signal de conEande est affirmé. B11555 - DD12952ST 4 Selon un autre mode de réalisation, le premier circuit de commande de compteur comprend au moins un registre mémorisant au moins un coefficient, lesdites vitesses étant déterminées par ledit au moins un coefficient. Selon un autre mode de réalisation, le premier circuit de commande de compteur comprend au moins un bus d'entrée sur lequel est fourni au moins un coefficient, lesdites vitesses étant déterminées par ledit au moins un coefficient. Selon un autre mode de réalisation, les première et 10 deuxième vitesses varient pendant la première phase de lecture. Selon un autre mode de réalisation, le premier convertisseur à rampe est en outre agencé pour affirmer le premier signal de commande pendant une durée basée sur une première valeur de pixel lue par l'intermédiaire de la première 15 ligne de colonne pendant une deuxième phase de lecture ; le deuxième convertisseur à rampe est en outre agencé pour affirmer le deuxième signal de commande pendant une durée basée sur une deuxième valeur de pixel lue par l'intermédiaire de la deuxième ligne de colonne pendant la deuxième phase de lecture ; et le 20 premier circuit de commande de compteur est adapté à contrôler le premier compteur pour générer la première valeur numérique en fonction d'au moins les première et deuxième valeurs de pixels lues pendant la première phase de lecture et les première et deuxième valeurs de pixels lues pendant la deuxième phase de 25 lecture, en faisant varier, sur la base des premier et deuxième signaux de commande pendant les première et deuxième phases de lecture, la vitesse avec laquelle le premier compteur est incrémenté. Selon un autre mode de réalisation, le premier circuit 30 de commande de compteur est adapté à : contrôler le premier compteur pendant la première phase de lecture pour qu'il soit incrémenté à une première vitesse pendant que les premier et deuxième signaux de commande sont tous deux affirmés et à une deuxième vitesse pendant qu'un seul des premier et deuxième 35 signaux de commande est affirmé ; et contrôler le premier B11555 - DD12952ST compteur pendant la deuxième phase de lecture pour qu'il soit incrémenté à une troisième vitesse pendant que les premier et deuxième signaux de commande sont tous deux affirmés et à une quatrième vitesse pendant qu'un seul des premier et deuxième 5 signaux de commande est affirmé. Selon un autre mode de réalisation, le circuit de traitement de pixels comprend en outre : un troisième convertisseur à rampe couplé à une troisième ligne de colonne du réseau de pixels et agencé pour affirmer un troisième signal de commande pendant une durée basée sur une troisième valeur de pixel lue par l'intermédiaire de la troisième ligne de colonne pendant la première phase de lecture ; le premier circuit de commande de compteur étant adapté à contrôler le premier compteur pour générer la première valeur numérique en fonction d'au moins les première, deuxième et troisième valeurs de pixels en faisant varier, sur la base d'au moins les premier, deuxième et troisième signaux de commande pendant la première phase de lecture, la vitesse avec laquelle le premier compteur est incrémenté. Selon un autre mode de réalisation, le circuit de trai- tement de pixels comprend en outre : un deuxième circuit de commande de compteur adapté à contrôler un deuxième compteur pour générer une deuxième valeur numérique en fonction d'au moins les deuxième et troisième valeurs de pixels en faisant varier, sur la base d'au moins les deuxième et troisième signaux de commande pendant la première phase de lecture, la vitesse avec laquelle le deuxième compteur est incrémenté. Selon un autre mode de réalisation, le premier circuit de commande de compteur est en outre adapté à contrôler un troisième compteur pour générer une troisième valeur numérique en fonction d'au moins les première et deuxième valeurs de pixels en faisant varier, sur la base d'au moins les premier et deuxième signaux de commande pendant la première phase de lecture, la vitesse avec laquelle le troisième compteur est incrémenté. B11555 - DD12952ST 6 Selon un autre mode de réalisation, le premier circuit de commande de compteur est adapté à faire varier la vitesse avec laquelle le premier compteur est incrémenté en réalisant l'une des étapes suivantes : générer des valeurs d'incrément et les fournir au premier compteur ; et ajuster la fréquence d'un signal d'horloge contrôlant le premier compteur. Selon un autre mode de réalisation, le circuit de traitement de pixels comprend en outre un circuit logique adapté à déterminer lequel des premier et deuxième signaux de commande est affirmé pendant la durée la plus longue en déterminant au moins l'un des cas suivants : si l'un ou l'autre des premier et deuxième signaux de commande est le seul signal de commande à être affirmé ; si l'un ou l'autre des premier et deuxième signaux de commande est le seul signal de commande à ne pas être affirmé. Selon un autre aspect, on prévoit un dispositif de traitement d'images comprenant le circuit de traitement de pixels susmentionné, le dispositif de capture d'images comportant : un premier circuit intégré comprenant le réseau de pixels et les premier et deuxième convertisseurs à rampe ; et un deuxième circuit intégré empilé avec le premier circuit intégré et comprenant le premier circuit de commande de compteur, les premier et deuxième signaux de commande étant transmis du premier circuit intégré vers le deuxième circuit intégré par l'inteimédiaire d'une ou plusieurs interconnexions. Selon un autre aspect, on prévoit un procédé de traitement de valeurs de pixels comprenant, pendant une première phase de lecture : affirmer, par un premier convertisseur à rampe, un premier signal de commande pendant une durée basée sur une première valeur de pixel lue par l'intermédiaire d'une première ligne de colonne d'un réseau de pixels ; affirmer, par un deuxième convertisseur à rampe, un deuxième signal de commande pendant une durée basée sur une deuxième valeur de pixel lue par l'intermédiaire d'une deuxième ligne de colonne du réseau de pixels, et générer une valeur numérique en fonction B11555 - DD12952ST 7 d'au moins les première et deuxième valeurs de pixels en faisant varier, par un premier circuit de commande de compteur sur la base d'au moins l'un des premier et deuxième signaux de commande, la vitesse avec laquelle le premier compteur est incrémenté. Brève description des dessins Les objets, caractéristiques, aspects et avantages susmentionnés de l'invention, et d'autres, apparaîtront clairement à la lecture de la description suivante de modes de réali- sation, donnée à titre d'illustration et non de limitation en référence aux dessins joints, dans lesquels : la figure 1 (décrite précédemment) illustre une architecture de traitement d'images connue ; la figure 2A illustre schématiquement un circuit de 15 traitement de pixels selon un exemple de réalisation ; la figure 2B illustre schématiquement plus en détail une cellule de pixel du circuit de la figure 2A selon un exemple de réalisation ; la figure 2C illustre schématiquement plus en détail 20 un convertisseur à rampe du circuit de la figure 2A selon un exemple de réalisation ; la figure 3 est un chronogramme représentant des signaux dans les circuits des figures 2B et 2C selon un exemple de réalisation ; 25 la figure 4 est un schéma temporel représentant des signaux dans le circuit de la figure 2A selon un exemple de réalisation ; la figure 5A représente un noyau de convolution selon un exemple de réalisation ; 30 la figure 5B représente l'application du noyau de convolution de la figure 5A à une portion d'image selon un exemple de réalisation ; la figure 6A illustre schématiquement un circuit de traitement de pixels selon encore un autre exemple de réali35 sation ; B11555 - DD12952ST 8 la figure 6B illustre plus en détail un circuit de commande de compteur et un bloc de compteurs de la figure 6A selon un exemple de réalisation ; la figure 7 est un chronogramme représentant des 5 signaux dans le circuit des figures 6A et 6B selon un exemple de réalisation ; la figure 8 illustre plus en détail le circuit de commande de compteur de la figure 6A selon une variante de réalisation ; 10 la figure 9A illustre un circuit pour détecter une valeur de pixel minimum et/ou maximum selon un exemple de réalisation ; les figures 9B et 9C sont des chronogrammes représentant un exemple de signaux dans le circuit de la figure 15 9A selon un exemple de réalisation ; et la figure 10 illustre schématiquement dans une vue en perspective une architecture de traitement tridimensionnelle selon un exemple de réalisation. Dans les dessins, des éléments similaires portent les 20 mêmes références. Description détaillée La figure 2A illustre un circuit 200 pour traiter des données de pixels selon un exemple de réalisation. Des cellules de pixel 202, dont deux sont représentées 25 en figure 2A, forment une i-ème colonne COLi d'un réseau de pixels (non illustré en figure 2A). Chaque cellule de pixels 202 de la colonne COLi comporte une sortie couplée à une ligne de colonne correspondante 204-i du réseau de pixels. La ligne de colonne 204-i est par exemple couplée à la masse par l'inter- 30 médiaire d'une source de courant 206, et est aussi couplée par une connexion 208 à un convertisseur à rampe 210-i associé à la colonne i. Le convertisseur à rampe 210-i reçoit aussi un signal de rampe VRAmp sur une ligne 211. Un signal de sortie VCi du convertisseur à rampe 210-i 35 est fourni sur une ligne de sortie 212, qui est couplée à une B11555 - DD12952ST 9 entrée d'un circuit de commande de compteur 214-i associé à la colonne i. Le circuit de commande de compteur 214-i comporte aussi une autre entrée couplée par une ligne 216 pour recevoir un autre signal de commande VCj au niveau de la sortie d'un 5 autre convertisseur à rampe 210-j associé à une j-ième colonne (non illustrée) du réseau de pixels. Le convertisseur à rampe 210-j reçoit aussi le signal de rampe VRAmp par l'intermédiaire de la ligne 211, et comprend aussi une autre entrée couplée par l'intermédiaire d'une ligne 218 à une ligne de colonne 204-j 10 (aussi non représentée en figure 2) de la j-ième colonne. Le circuit de commande de compteur 214-i comprend par exemple une mémoire 228 mémorisant des coefficients a et b, comme cela va être décrit plus en détail ci-après. Une sortie du bloc de commande de compteur 214-i est 15 couplée à un compteur 220-i associé à la colonne i. En particulier, le circuit de commande de compteur 214-i fournit une valeur d'incrément variable INC sur une ligne 222 à une entrée de données du compteur 220-i et/ou le circuit de commande de compteur 214-i fournit un signal d'horloge variable VCLK sur 20 une ligne 224 à une entrée d'horloge du compteur 220-i. Dans certains modes de réalisation, seule la valeur d'incrément variable INC est prévue, et la ligne d'entrée d'horloge 224 reçoit un signal d'horloge standard CLK. A titre de variante, seul le signal d'horloge variable VCLK est fourni par le bloc de 25 commande de compteur, et aucune valeur d'incrément variable n'est fournie, un incrément unité étant réalisé par le compteur sur chaque coup d'horloge. A titre de variante, on pourrait prévoir à la fois une valeur d'incrément variable et un signal d'horloge variable. Dans tous les cas, la valeur d'incrément 30 variable INC et/ou le signal d'horloge variable VCLK commandent la vitesse avec laquelle le compteur 220-i s'incrémente dans le temps, comme on va le décrire plus en détail dans la suite. Une sortie 226 du compteur 220-i fournit des données de pixels. Comme on va l'expliquer plus en détail ci-après, ces 35 données de pixels fournissent le résultat d'une fonction B11555 - DD12952ST 10 appliquée à au moins une valeur de pixel lue dans chacune des ième et j-ème colonnes du réseau de pixels. Le réseau de pixels de la figure 2A comprend par exemple des centaines ou même des milliers de colonnes, et bien que cela ne soit pas représenté en figure 2, chacune de ces colonnes est par exemple associée à un convertisseur à rampe 210, un circuit de commande de compteur 214, et un compteur 220. Les i-ème et j-ième colonnes pourraient être des colonnes quelconques du réseau de pixels, par exemple des colonnes adja- centes. Par exemple, le réseau de pixels fait partie du module de caméra d'un dispositif de capture d'images et/ou d'un dispositif de capture de vidéo, comme un appareil photo numérique ou une caméra vidéo numérique, un téléphone mobile tel qu'un smartphone comportant une caméra intégrée, une webcam d'un ordinateur personnel, un ordinateur portable ou une tablette, ou un autre dispositif de la sorte. En fonctionnement, le réseau de pixels est par exemple lu rangée par rangée. Par exemple, le réseau de pixels fonctionne dans un mode d'obturateur déroulant, dans lequel la période d'intégration de chaque ligne de pixels est échelonnée dans le temps. De cette façon, peu après la fin de la période d'intégration de chaque ligne de pixels, les valeurs de pixels correspondantes sont lues. A titre de variante, les cellules de pixels du réseau de pixels pourraient être adaptées pour capturer une image instantanée, en d'autres termes pour appliquer un obturateur global. Dans un tel cas, chaque cellule de pixel comprend par exemple un dispositif de mémorisation, comme un condensateur, pour mémoriser la valeur de pixel jusqu'à ce que sa ligne soit lue. Pendant chaque phase de lecture, une valeur de pixel est lue par l'intermédiaire de chacune des lignes de colonnes 204-i, 204-j, et est convertie par les convertisseurs à rampe correspondants 210-i, 210-j en signaux de commande affirmés pendant une durée basée sur les niveaux des valeurs de pixels. B11555 - DD12952ST 11 En particulier, les convertisseurs à rampe 210-i, 210-j génèrent respectivement des signaux de commande VCi, VCj, chacun d'eux étant affirmé pendant une durée basée sur la valeur de pixel correspondante. Le circuit de commande de compteur 214-i est adapté à recevoir ces signaux de commande VCi et VCj, et à faire varier la vitesse avec laquelle le compteur 220-i est incrémenté en fonction de ces signaux de commande. En fonction de la façon dont ce contrôle est réalisé, diverses fonctions peuvent être exécutées sur les valeurs de pixels. Par exemple, dans un mode de réalisation, le circuit de commande de compteur 214-i est adapté à réaliser simplement une addition des deux valeurs de pixels, comme cela est représenté dans le tableau I ci-après. Le tableau I représente, dans une troisième colonne, un exemple de valeur d'incrément INC qui pourrait être générée pour chacun des quatre états possibles des signaux VCi, VCj représentés dans la première et la deuxième colonne du tableau I. En particulier, le compteur 220-i est incrémenté de un seulement lorsque l'un des signaux de commande VCi, VCj est affirmé, et de deux lorsque les deux signaux de commande VCi, VCj, sont affirmés. Le tableau I représente aussi dans une quatrième colonne, représentant, à titre de variante, la fréquence du signal d'horloge VCLK qui pourrait être fournie au compteur par le circuit de commande de compteur 214-i sur la base des signaux de commande VCi, VCj. La fréquence f est par exemple une fraction de la fréquence d'horloge normale du dispositif. VCi VCj VALEUR INC FREQ VCLK 0 0 0 0 1 0 1 f 0 1 1 f 1 1 2 2f TABLEAU I30 B11555 - DD12952ST 12 Dans un exemple de variante, on pourrait obtenir une somme de valeurs de pixels pondérée en utilisant les valeurs d'incrément ou les valeurs de fréquence d'horloge indiquées dans le tableau II ci-dessous, dans lequel a est b sont des coef- ficients utilisés pour pondérer les valeurs de pixels. Par exemple, les coefficients a et b sont mémorisés dans la mémoire 228 du circuit de commande de compteur 214-i décrit précédemment. VCi VCj VALEUR INC FREQ VCLK 0 0 0 0 1 0 a af 0 1 b bf 1 1 a+b (a+b)f TABLEAU II Dans encore un autre exemple, on pourrait réaliser une soustraction entre une valeur de pixel et une autre en utilisant les valeurs d'incrément du tableau III ci-après, dans lequel le coefficient a est par exemple égal à 1, ou une autre valeur pour appliquer une pondération. Une soustraction pourrait aussi être formée sur la base d'une variation du signal d'horloge VCLK. Par exemple, le compteur comprend une entrée de commande indiquant s'il faut compter vers le haut, ou compter vers le bas, contrôlée en fonction du signe de la valeur d'incrément. En même temps, la fréquence de l'horloge VCLK est égale à af, et ainsi déterminée par la pondération a. VCi VCj VALEUR INC 0 0 0 1 0 a 0 1 -a 1 1 0 TABLEAU III25 B11555 - DD12952ST 13 Dans certains modes de réalisation, les pondérations varient pendant le temps où les signaux VCi, VCj sont affirmés, permettant ainsi d'appliquer d'autres fonctions, comme la fonction logarithme ou la fonction exponentielle, aux valeurs de pixels. Le fonctionnement du circuit de traitement de pixels 200 de la figure 2A va maintenant être décrit plus en détail en référence aux figures 2B, 2C et 3. La figure 2B illustre un exemple d'un circuit formant 10 les cellules de pixels 202. Une photodiode 230 est couplée par un transistor MOS 232 à un noeud de détection 234. Le transistor 232 est contrôlé au niveau de son noeud de grille par un signal de porte de transfert TG. Le noeud de détection 234 est couplé au noeud de grille d'un transistor MOS 236, dont le drain est 15 couplé à une tension d'alimentation VDD, et dont la source est couplée à la ligne de colonne 204-i par l'intermédiaire d'un transistor de lecture 238 contrôlé au niveau de son noeud de grille par un signal de lecture READ. Un transistor de réinitialisation 240 est couplé entre le noeud de détection 234 20 et la tension d'alimentation VDD, et est contrôlé au niveau de son noeud de grille par un signal de réinitialisation RST. Le circuit de pixel de la figure 2B est un circuit de pixel 4T, et son fonctionnement est bien connu de l'homme de l'art, et ne va pas être décrit en détail. En bref, à la fin 25 d'une phase d'intégration d'un réseau de pixels, le transistor de transfert 232 est utilisé pour transférer des charges négatives accumulées par une photodiode vers le noeud de détection 234. Ensuite, pendant une opération de lecture suivante ou simultanée, réalisée rangée par rangée dans le réseau de pixels, 30 sous le contrôle des signaux READ et RST, la tension sur le noeud de détection 234 est fournie sur la ligne de colonne 204i, par l'intermédiaire du transistor de détection 236 et du transistor de lecture 238. On pourrait utiliser d'autres types de circuit de 35 pixels, comme des circuits 3T ou 2,5T, qui fonctionnent de B11555 - DD12952ST 14 manière similaire à un circuit 4T, comme cela est connu de l'homme de l'art. En outre, comme cela a été indiqué précédemment, des circuits de pixels adaptés à fonctionner dans un mode d'obturateur global pourraient aussi être utilisés, comme des cellules de pixels ayant par exemple un dispositif de mémorisation pour mémoriser la valeur de pixel jusqu'à ce qu'elle soit lue. La figure 2C illustre un exemple du convertisseur à rampe 210-i. Le convertisseur à rampe 210-j peut être mis en oeuvre par le même circuit. Un tel circuit est par exemple décrit plus en détail dans la publication intitulée "Continuous Time Column Parallel Readout for CMOS Image Sensor", G.G Storm et al., 2007 International image sensor workshop, 6-10 juin 2007, considéré ici comme connu. Comme cela est illustré dans la figure 2C, la ligne d'entrée 208 reçoit une valeur de pixel Vpixi lue dans une cellule de pixels sélectionnée de la colonne COLi, et est couplée par l'intermédiaire d'un condensateur C1 à une borne d'entré 250 d'un amplificateur 252. Le noeud 250 est aussi couplé par un condensateur C2 à la ligne 211 recevant le signal de rampe VRAmp. Le noeud de sortie 254 de l'amplificateur 252 est couplé, par l'intermédiaire d'un chemin de contre-réaction comprenant un commutateur 256, au noeud d'entrée 250. Le noeud de sortie 254 de l'amplificateur 252 est en outre couplé par l'intermédiaire d'un condensateur C3 à un noeud d'entrée 258 d'un autre amplificateur 260. Le noeud de sortie de l'amplificateur 260 est couplé à la ligne 212 et fournit le signal de commande VCi de la figure 2A. Ce noeud de sortie est aussi couplé, par l'intermédiaire d'un chemin de contre-réaction comprenant un commutateur 262, au noeud d'entrée 258. Les commutateurs 256 et 262 sont contrôlés par des signaux AZ1 et AZ2 respectivement. Le fonctionnement des circuits des figures 2B et 2C va maintenant être décrit en référence au chronogramme de la figure 35 3. B11555 - DD12952ST 15 La figure 3 est un chronogramme illustrant des exemples des signaux suivants : le signal de lecture READ, le signal de réinitialisation RST et signal de porte de transfert TG de la cellule de pixels 202 de la figure 2A, le signal Vpixi, un signal Vg à l'entrée de l'amplificateur 252, le signal VCi, les signaux de commutation AZ1, AZ2 et le signal de rampe Vip du convertisseur à rampe de la figure 2C. Initialement, les signaux READ, RST, AZ1 et AZ2 sont tous affirmés par exemple à un instant tO au début d'une phase 10 de lecture n, bien que dans des variantes de réalisation les activations de ces signaux pourraient être décalées les unes par rapport aux autres, dans un ordre d'activation quelconque. Ainsi, la valeur au niveau du noeud de détection d'une cellule de pixel sélectionnée est fournie sur la ligne 208 pour fournir 15 une première valeur du signal Vpixi. En particulier, le signal VPIXi passe par exemple à un niveau 302 correspondant à la tension de réinitialisation et au bruit. Lorsque les signaux AZ1 et AZ2 sont hauts, les amplificateurs 252 et 260 deviennent équilibrés et amènent la tension Vg sur le noeud 250 à monter à 20 un niveau Vrefl. Un front descendant du signal de réinitialisation arrête ensuite le bruit sur le signal Vpixi, mais le niveau de réinitialisation est maintenu. A un instant tl, un front descendant du signal AZ1 ouvre le commutateur 256, créant une injection de charge vers 25 Vg, de telle sorte que la tension Vg sur le noeud 250 tombe à un niveau appelé Vref2 en figure 3. Ensuite, un front descendant du signal AZ2 provoque l'ouverture du commutateur 262, de sorte que le condensateur C3 mémorise la sortie 254 de l'amplificateur 252. 30 Ensuite, à un instant t2 le signal TG est activé, amenant la tension Vg à tomber à un niveau Vref2 -LWpixi. Cette chute de tension AVRixi correspond à ce qu'on appelle ici la "valeur de pixel" de la cellule de pixel et représente le signal capturé. Le front montant du signal TG à l'instant t2 provoque 35 aussi un front montant 304 du signal VCi sur la sortie de B11555 - DD12952ST 16 l'amplificateur 260. Peu de temps après, à un instant t3, le signal de rampe Vppp commence à monter, par exemple de façon linéaire, bien que d'autres formes du signal de rampe soient possibles, comme une forme quadratique ou exponentielle. Cela entraîne une montée correspondante de la tension Vg. Lorsque la tension Vg atteint le niveau Vref2, la sortie de l'amplificateur 260 descend à l'état bas, comme cela est représenté par le front descendant 306 du signal VCi en figure 3. Ainsi, le signal VCi comporte une impulsion P1 de durée Di qui dépend du niveau de la valeur de pixel qui a été lue. A la fin de la phase de lecture n à un instant t4, les signaux READ et TG sont par exemple mis à l'état bas, et les signaux Vpixi, Vg et VRAmp descendent par exemple à l'état bas. On notera que dans l'exemple de la figure 3, le début 15 de l'impulsion Pl n'est pas synchronisé avec le début de la rampe Vpp, et ainsi la durée de l'impulsion Di a un décalage temporel additionnel constant égal à t3-t2. Dans des variantes de réalisation, le début de l'impulsion P1 pourrait être synchronisé avec le début du signal de rampe Vppp. 20 Les signaux suivants en figure 3 représentent une phase de lecture suivante n+1, dans laquelle la rangée n+1 du réseau de pixels est par exemple lue. Les signaux sont les mêmes que dans la phase de lecture n, et ont été notés avec les mêmes références numériques avec l'ajout d'une apostrophe, et ne vont 25 pas être décrits de nouveau en détail. Dans la phase de lecture n+1, le signal VCi comporte une impulsion P2 de durée Di', basée sur la nouvelle valeur de pixel qui est lue. La figure 4 illustre des exemples du signal VCi provenant du convertisseur à rampe 210-i et du signal VCj 30 provenant du convertisseur à rampe 210-j de la figure 2A pendant des phases de lecture consécutives n et n+1, des exemples des signaux INC et VCLK générés par le circuit de commande de compteur 241-i, et un exemple d'une valeur de comptage COUNT mémorisée dans le compteur 220-i. B11555 - DD12952ST 17 Dans la première phase de lecture n, chacun des signaux VCi et VCj a par exemple un front montant 402 et 404 respectivement, descendant sensiblement en même temps. Dans l'exemple de la figure 4, le circuit de commande de compteur 214-i est adapté à réaliser une simple addition des valeurs de pixels correspondant aux signaux VCi et VCj sur les deux phases de lecture n et n+1. Dans un exemple, le circuit de commande de compteur 214-i génère le signal d'incrément INC sur la base des signaux VCi et VCj. Lorsque les signaux VCi et VCj sont tous les deux à l'état bas, le signal INC est égal à zéro, et ainsi la valeur COUNT n'est pas incrémentée. Lorsque les deux signaux VCi et VCj sont à l'état haut, le signal d'incrément INC est égal à 2. Lorsqu'un seul des signaux VCi et VCj est à l'état haut, le signal d'incrément INC est égal à 1. Ainsi, pendant la phase de lecture n en figure 3, le signal d'incrément est égal à 2 entre l'instant des fronts montants 402, 404 et l'instant d'un front descendant 406 du signal VCi, et égal à 1 entre l'instant du front descendant 406 du signal VCi et l'instant d'un front descendant 408 du signal VCj. Pendant la phase de lecture suivante n+1, le signal d'incrément INC est égal à 2 entre l'instant des fronts montants 410, 412 des signaux VCi, VCj et l'instant d'un front descendant 414 du signal VCj, et égal à 1 entre l'instant du front descendant 414 du signal VCj et l'instant d'un front descendant 416 du signal VCi. Dans un exemple de variante, le circuit de commande de compteur 214-i génère le signal d'horloge VCLK sur la base du signal VCi et du signal VCj. Lorsque les signaux VCi et VCj sont tous les deux à l'état bas, le signal VCLK n'a pas de fronts d'horloge, et ainsi la valeur COUNT n'est pas incrémentée. Lorsque les deux signaux VCi et VCj sont à l'état haut, le signal d'horloge VCLK a une fréquence relativement élevée de 2f. Lorsqu'un seul des signaux VCi et VCj est haut, le signal d'horloge VCLK a une fréquence inférieure f. Ainsi, pendant la phase de lecture n en figure 3, le signal d'horloge est à une B11555 - DD12952ST 18 fréquence égale à 2f entre l'instant des fronts montants 402, 404 et l'instant du front descendant 406 du signal VCi, et égale à f entre l'instant du front descendant 406 du signal VCi et l'instant du front descendant 408 du signal VCj. Pendant la phase de lecture suivante n+1, le signal d'horloge INC est à une fréquence égale à 2f entre l'instant des fronts montants 410, 412 des signaux VCi, VCj et l'instant du front descendant 414 du signal VCj, et égale à f entre l'instant du front descendant 414 et l'instant du front descendant 416 du signal VCi. Quelle que soit la technique de commande utilisée, sur la base du signal INC ou du signal VCLK, le signal de compte COUNT va monter à une première vitesse pendant les périodes dans lesquelles les deux signaux VCi et VCj sont à l'état haut, et à une deuxième vitesse inférieure pendant qu'un seul des signaux VCi et VCj est à l'état haut. Si le compteur 220-i n'est pas réinitialisé entre les phases de lecture n et n+1, le compte est accumulé comme cela est représenté en figure 4. A titre de variante, la valeur du compte pourrait être réinitialisée, selon la fonction qui doit être appliquée. Un autre exemple de fonction appliquée à des valeurs de pixels va maintenant être décrit en référence aux figures 5A, 5B, 6A, 6B, 7 et 8. La figure 5A illustre un exemple de noyau 502 qui définit une fonction à appliquer à des pixels voisins dans une image. Dans l'exemple de la figure 5A, le noyau est un noyau de convolution appliqué aux pixels d'un sous-bloc de trois par trois pixels. Le noyau définit neuf coefficients a à i. En particulier, dans l'exemple de la figure 5A, les coefficients a, b et c sont appliqués aux colonnes de gauche, du milieu et de droite d'une rangée de pixels supérieure, les coefficients d, e et f sont appliqués aux colonnes de gauche, du milieu et de droite d'une rangée centrale de pixels, et les coefficients g, h et i sont appliqués aux colonnes de gauche, du milieu et de droite d'une rangée inférieure de pixels. B11555 - DD12952ST 19 La figure 5B illustre un exemple de partie 504 d'une image capturée du réseau de pixels, qui a une largeur de sept colonnes et une hauteur de six colonnes. Un exemple de valeur de pixel lue dans chaque cellule est donné, représenté sous forme de valeurs numériques entières entre 0 et 6, bien qu'en réalité les valeurs pixels soient bien sûr des niveaux de tension analogiques qui peuvent être des niveaux situés dans une plage relativement grande. Comme cela est illustré en figure 5B, on suppose que le noyau est disposé sur un bloc de pixels correspondant à des colonnes adjacentes COL1, COL2 et COL3, et des rangées adjacentes ROW1, ROW2 et ROW3 de la portion d'image 504. Dans cet exemple, les valeurs de pixels de ce bloc correspondant aux positions des coefficients a à i du noyau 502 sont égales à 5, 1, 1, 1, 1, 2, 6, 1, 2. Lorsque le noyau est appliqué, le résultat est par exemple associé au pixel central dans le sous-bloc. Ainsi, dans l'exemple de la figure 5B, le pixel de la colonne COL2, rangée ROW2, devient par exemple égal à : Pix2,2 = 5a+b+c+d+e+2f+6g+h+2i Dans un exemple, les coefficients a, c, g et i sont égaux à 0, les coefficients b, d, f et h sont égaux à 1 et le coefficient e est égal à 5. Ainsi, dans un tel exemple, le pixel Pix2,2 est par exemple égal à 10. Dans des exemples de variante, il y a de nombreux autres types de noyaux qui peuvent être appliqués, par exemple un noyau comme celui décrit précédemment mais avec les coefficients b, d, f et h égaux à -1 au lieu de 1, ou un noyau ayant tous les coefficients a à i égaux à 1 pour réaliser une addition simple des neuf valeurs de pixels. Lorsque qu'il est appliqué à une image entière, le noyau 502 et appliqué à tous les pixels de sorte que chaque pixel se voit assigner une valeur basée sur les pixels qui l'entourent. Pour les pixels situés au bord de l'image, pour lesquels les valeurs de pixel ne vont pas être disponibles pour toutes les trois fois trois entrées du noyau, on utilise par exemple des valeurs d'entrée par défaut pour les valeurs B11555 - DD12952ST 20 manquantes, ou dans certains cas aucune valeur de pixel modifiée n'est prévue pour ces pixels, l'image résultante étant par conséquent légèrement plus petite que l'image initiale. La figure 6A illustre une partie d'un réseau de 5 pixels, accompagnée d'un circuit de traitement de données de pixels, pour appliquer le noyau de convolution trois par trois 502 de la figure 5A. Quatre colonnes COLO à COL3 de cellules de pixels 202 sont illustrées, qui sont par exemple les trois colonnes du côté gauche d'un réseau de pixels. Trois rangées 10 ROW n-1, ROW n et ROW n+1 de cellules de pixels sont aussi illustrées, qui correspondent par exemple aux trois rangées du bas du réseau de pixels. Les lignes de colonne 204-0, 204-1, 204-2, et 204-3 correspondent respectivement aux colonnes COL1 à COL3, et sont 15 chacune couplée à un convertisseur à rampe correspondant 210-0, 210-1, 210-2 et 210-3. Ces convertisseurs à rampe 210-0 à 210-3 fournissent des signaux de comilende VCO, VC1, VC2 et VC3 respectivement. Chacune des colonnes COLO à COL3 comporte, associée à elle, un circuit de commande de compteur respectif 20 214-0, 214-1, 214-2 et 214-3. Dans cet exemple, chaque signal VCi est fourni au circuit de commande de compteur de la colonne correspondante et aux circuits de commande de compteur des colonnes adjacentes de chaque côté. En particulier, le signal VCO est fourni aux circuits de commande de compteur 214-0 et 25 214-1, le signal VC1 est fourni aux circuits de commande de compteur 214-0, 214-1 et 214-2, le signal VC2 est fourni aux circuits de commande de compteur 214-1, 214-2 et 214-3, etc. Chaque circuit de commande de compteur 214-0 à 214-3 commande un bloc de compteurs correspondant 602-0 à 602-3, dont chacun 30 fournit une valeur de pixel résultant de la convolution, en particulier les valeurs PIX0,n_1 à PIX3,n_l, correspondant aux colonnes COLO à COL3 et à la rangée n-1. La figure 6B illustre plus en détail le circuit de commande de compteur 214-1 et le bloc de compteurs 602-1 de la 35 figure 6A selon un exemple. Les autres circuits de commande de B11555 - DD12952ST 21 compteur et les autres blocs de compteurs de la figure 6A ont par exemple la même structure. Comme cela est illustré, le signal VCO provenant du convertisseur à rampe 210-0 sur la ligne 204-0 est couplé à une entrée de validation (EN) de chacun de trois registres 602, 604 et 606, qui mémorisent respectivement les coefficients a, d et g du noyau de la figure 5A. De façon similaire, le signal VC1 provenant du convertisseur à rampe 210-1 sur la ligne 204-1 est couplé à une entrée de validation (EN) de chacun de trois registres 608, 610 et 612, qui mémorisent respectivement les coefficients b, e et h du noyau de la figure 5A. De façon similaire, le signal VC2 provenant du convertisseur à rampe 2102 sur la ligne 204-2 est couplé à une entrée de validation (EN) de chacun de trois registres 614, 616 et 618, qui mémorisent respectivement les coefficients c, f et i du noyau de la figure 5A. Les sorties des registres 602, 608 et 614 sont couplées à des entrées correspondantes d'un additionneur de trois valeurs 620, les sorties des registres 604, 610 et 616 sont couplées à des entrées correspondantes d'un additionneur de trois valeurs 622, et les sorties des registres 606, 612 et 618 sont couplées à des entrées correspondantes d'un additionneur de trois valeurs 624. Chacune des sorties des additionneurs 620, 622 et 624 est fournie à des entrées correspondantes de trois multiplexeurs 626, 628 et 630. Les sorties des multiplexeurs 626, 628 et 630 sont respectivement couplées à une entrée de compteurs respectifs 632, 634 et 636 du bloc de compteurs 602-1, et fournissent des valeurs d'incrément INCA, INCB et INCC respectivement. Chacun des compteurs 632 à 636 est contrôlé par un signal d'horloge CLK, et reçoit aussi par exemple un signal de réinitialisation correspondant RA, RB et Rc respectivement. La sortie du compteur 632 est par exemple couplée à une bascule 638 contrôlée par un signal d'horloge COUTA- De 35 façon similaire, la sortie du compteur 634 est par exemple B11555 - DD12952ST 22 couplée à une bascule 640 contrôlée par un signal d'horloge COUTB, et la sortie du compteur 636 est par exemple couplée à une bascule 642 contrôlée par un signal d'horloge CouTc. Les bascules 638, 640 et 642 mémorisent par exemple les résultats des compteurs et fournissent la valeur de pixel à l'instant approprié. Dans des variantes de réalisation, ces bascules pourraient être omises. Dans le cas du circuit de commande de compteur 214-0, qui reçoit seulement les deux signaux VCO et VC1, les registres 10 602, 604 et 606 sont par exemple omis, et une valeur par défaut est par exemple ajoutée à la valeur de compte atteinte par chaque compteur 632, 634 et 636. Dans des variantes de réalisation, le circuit de commande de compteur 214-0 et le bloc de compteurs 602-0 pourraient être omis. 15 On va maintenant décrire le fonctionnement des circuits des figures 6A et 6B en référence au chronogramme de la figure 7. La figure 7 illustre des exemples des signaux de commande VCO, VC1 et VC2, du signal d'incrément INCA, de la 20 valeur de compte CNTRA du compteur 632, du signal d'horloge COUTA, et du signal de réinitialisation RA. Trois phases de lecture successives n-1, n et n+1 sont illustrées, pendant lesquelles sont lues les rangées n-1, n, n+1 du réseau de pixels. 25 Dans l'exemple de la figure 7, les signaux de commande VCO, VC1 et VC2 n'ont pas leurs fronts montants ou descendants synchronisés entre eux, ce qui n'affecte pas le fonctionnement du circuit. Pendant le cycle de lecture n-1, pendant que le signal 30 VCO est affirmé, la valeur d'incrément INCA contient le coefficient a, pendant que le signal VC1 est affirmé, la valeur d'incrément INCA contient le coefficient b et pendant que le signal VC2 est affirmé, la valeur d'incrément INCA contient le coefficient c. Cela est obtenu en utilisant les signaux VCO à 35 VC2 pour valider les registres correspondants 602, 608 et 614 de B11555 - DD12952ST 23 la figure 6B, en utilisant l'additionneur 620 pour additionner les coefficients, et le multiplexeur 626 pour passer la sortie de l'additionneur 620 au compteur 632. Dans l'exemple de la figure 7, initialement seul le signal VCO est affirmé, et le signal INCA est égal à seulement le coefficient a. Ensuite, les trois signaux VCO à VC2 sont affirmés, et le signal INCA est égal à a+b+c. Ensuite, seul le signal VC1 est affirmé, et ainsi le signal INCA est égal à seulement b. Pendant le cycle de lecture n suivant, le multiplexeur 10 626 couple la sortie de l'additionneur 622 au compteur 632, et ainsi le signal INCA est basé sur les registres 604, 610 et 616 mémorisant respectivement les coefficients d, e et f. Ainsi, pendant que le signal VCO est affirmé, la valeur d'incrément INCA contient le coefficient d, pendant que le signal VC1 est 15 affirmé, la valeur d'incrément INCA contient le coefficient e et pendant que le signal VC2 est affirmé, la valeur d'incrément INCA contient le coefficient f. Pendant le cycle de lecture suivant, n+1, le multiplexeur 626 couple la sortie de l'additionneur 624 au compteur 20 632, et ainsi le signal INCA est basé sur les registres 606, 612 et 618 qui mémorisent respectivement les coefficients g, h et i. Ainsi, pendant que le signal VCO est affirmé, la valeur d'incrément INCA contient le coefficient g, pendant que le signal VC1 est affirmé, la valeur d'incrément INCA contient le 25 coefficient h et pendant que le signal VC2 est affirmé, la valeur d'incrément INCA contient le coefficient i. Le signal CNTRA représente la valeur de compte mémorisée par le compteur 632 pendant les trois phases de lecture n-1, n et n+1. Comme cela est illustré, la vitesse avec laquelle 30 la valeur de compte augmente varie en fonction de celui des signaux VCO, VC1 et VC2 qui est actif, et aussi en fonction de valeurs supposées des coefficients a à i. Le signal COUTA passe à l'état haut à la fin de la phase de lecture n+1, et ainsi entraîne la sortie de la valeur 35 accumulée que le compteur 632 a atteinte. En outre, le signal de B11555 - DD12952ST 24 réinitialisation RA passe par exemple à l'état haut peu de temps après, réinitialisant ainsi la valeur de compte du compteur 632 à zéro. Les opérations représentées pendant les cycles de lecture n-1, n et n+1 en figure 7 en relation avec le signal INCA se répètent par exemple tous les trois cycles de lecture jusqu'à ce que toutes les rangées du réseau de pixels aient été lues. Les autres signaux INCB et INCC en figure 6B qui contrôlent les compteurs 634 et 636 sont générés de façon similaire au signal INCA, excepté que lorsque le compteur 632 est couplé par l'intermédiaire du multiplexeur 626 à la sortie de l'additionneur 620, le compteur 634 est couplé par l'intermédiaire du multiplexeur 628 à la sortie de l'additionneur 622, et le compteur 636 est couplé par l'intermédiaire du multiplexeur 630 à la sortie de l'additionneur 624. Ensuite, lorsque le compteur 632 est couplé par l'intermédiaire du multiplexeur 626 à la sortie de l'additionneur 622, le compteur 634 est couplé par l'intermédiaire du multiplexeur 628 à la sortie de l'additionneur 624, et le compteur 636 est couplé par l'intermédiaire du multiplexeur 630 à la sortie de l'additionneur 620. Finalement, lorsque le compteur 632 est couplé par l'intermédiaire du multiplexeur 626 à la sortie de l'additionneur 624, le compteur 634 est couplé par l'intermédiaire du multiplexeur 628 à la sortie de l'additionneur 620, et le compteur 636 est couplé par l'intermédiaire du multiplexeur 630 à la sortie de l'additionneur 622. De cette manière, les trois compteurs 632, 634 et 636 fournissent tour à tour, pendant des phases de lecture successives, une valeur de pixel correspondant à la précédente rangée à lire. En outre, les signaux COUTB et RB, et les signaux COUTC et RC, sont affirmés à la fin des cycles de lecture correspondants. Par exemple, les signaux COUTB et RB sont affirmés à la fin du cycle de lecture n-1 en figure 7, et à la fin de chaque troisième cycle de lecture ensuite, et les B11555 - DD12952ST 25 signaux COUTc et Rc sont affirmés à la fin du cycle de lecture n, et à la fin de chaque troisième cycle ensuite. La figure 8 illustre le circuit de commande de compteur 214-0 selon un exemple de réalisation dans lequel les 5 coefficients sont fournis par l'intermédiaire de trois bus, plutôt que d'être mémorisés dans des registres. En particulier, un bus BUS1 fournit les coefficients a, d et g, un bus BUS2 fournit les coefficients b, e et h, et un bus BUS3 fournit les coefficients c, f et i. Les bus BUS1, BUS2 et BUS3 sont respec10 tivement couplés à une première entrée de multiplexeurs 802, 804 et 806 respectivement. Une deuxième entrée des multiplexeurs 802, 804 et 806 est couplée à la masse. Les multiplexeurs 802, 804 et 806 sont respectivement contrôlés par les signaux VCO, VC1 et VC2. 15 Lorsque le signal VCO est haut, le multiplexeur 802 couple les coefficients a, d et g à des premières entrées d'additionneurs 620, 622 et 624 respectivement. Lorsque le signal VCO est bas, ces entrées sont couplées à la masse. De façon similaire, lorsque le signal VC1 est haut, le multiplexeur 20 804 couple les coefficients b, e et h à des deuxièmes entrées des additionneurs 620, 622 et 624 respectivement. Lorsque le signal VC1 est bas, ces entrées sont couplées à la masse. Lorsque le signal VC2 est haut, le multiplexeur 806 couple les coefficients c, f et i aux troisièmes entrées des additionneurs 25 620, 622 et 624 respectivement. Lorsque le signal VC2 est bas, ces entrées sont couplées à la masse. Ainsi, le fonctionnement du circuit de commande de compteur 214-0 de la figure 8 est similaire à celui de la figure 6B, excepté qu'un contrôle externe des coefficients peut être 30 prévu en temps réel, permettant ainsi d'appliquer des noyaux plus complexes. Les exemples de circuit des figures 6A et 6B et 8 correspondent à un mode de réalisation dans lequel les circuits de commande de compteur génèrent des valeurs d'incrément plutôt 35 que des signaux d'horloge à fréquence variable VCLK. La façon B11555 - DD12952ST 26 dont les circuits de la figure 6A et 6B pourraient être adaptés pour générer à la place un signal d'horloge à fréquence variable sera claire pour l'homme de l'art. Par exemple, les sorties des multiplexeurs 626, 628 et 630 pourraient être couplées aux entrées d'horloge des compteurs correspondants 632, 634 et 636, par l'intermédiaire d'oscillateurs à commande numérique, qui sont utilisés pour convertir les valeurs numériques en signaux d'horloge d'une fréquence correspondante. En plus de réaliser une fonction sur une pluralité de 10 valeurs de pixels comme cela a été décrit précédemment, les signaux de commande VCO, Vol et VC2 peuvent être utilisés pour réaliser d'autres fonctions, dont des exemples vont être maintenant décrits en référence aux figures 9A, 9B et 9C. La figure 9A illustre un exemple de circuit 900 pour 15 déterminer une valeur de pixel minimum ou maximum des valeurs de pixels associées aux signaux de commande VCO, VC1 et VC2. Les trois signaux VCO, VC1 et VC2 sont couplés à des entrées d'un bloc logique 902, dont la sortie est couplée à une première entrée de chacune de trois portes ET 904, 906 et 908. Une 20 deuxième entrée de chacune des portes 904, 906 et 908 reçoit les signaux VCO, VC1 et VC2 respectivement. Pour détecter une valeur de pixel maximum, le bloc logique 902 détecte le moment où un seul des signaux de commande VCO, VC1 et VC2 est haut. Ainsi, lorsque l'un des signaux SO, S1 25 et S2 provenant des portes 904, 906 et 908 passe à l'état haut, cela indique celui des trois signaux VCO, VC1 et VC2 qui est haut et ce signal correspond à la valeur de pixel maximum. Pour détecter une valeur de pixel minimum, le bloc logique 902 détecte le moment où un seul des signaux de commande 30 VCO, VC1 et VC2 est bas. Dans ce cas, lorsque deux des signaux SO, S1 et S2 provenant des portes 904, 906 et 908 passe à l'état haut mais que l'un reste bas, le signal qui reste bas indique la valeur de pixel ayant la valeur la plus faible. En effet, comme cela est représenté par les chrono-35 grammes des figures 9B et 9C, indépendamment du fait que les B11555 - DD12952ST 27 signaux de commande VCO, VC1 et VC2 soient synchronisés au début ou à la fin de leurs impulsions respectives, la durée d'impulsion minimum correspond au pixel pour lequel le signal de commande est le premier à passer à l'état bas ou le dernier à passer à l'état haut, et la durée d'impulsion maximum correspond au pixel pour lequel le signal de commande est le dernier à passer à l'état bas ou le premier à passer à l'état haut. La figure 10 illustre un exemple d'un dispositif de capture d'image tridimensionnel 1000 mettant en oeuvre le circuit de traitement de pixels décrit ici. Le dispositif 1000 comprend un circuit intégré 1002 comprenant le réseau de pixels des cellules de pixels 202, et des convertisseurs à rampe 210-i et 210-j, un convertisseur à rampe étant associé à chaque colonne. Le dispositif 1000 comprend en outre un circuit intégré 1004 empilé avec le circuit intégré 1002, et comprenant les circuits de commande de compteur et les compteurs associés à chaque colonne. Le circuit intégré 1004 contient aussi par exemple une mémoire pour mémoriser des données de pixels traitées et/ou un processeur d'image numérique. Dans l'exemple dans lequel de la lumière tombe sur le réseau de pixels par le dessus en figure 10, le circuit intégré 1004 est par exemple formé en-dessous du circuit intégré 1002, en d'autres termes sur le côté opposé à celui où la lumière arrive sur le réseau de pixels. Entre les circuits intégrés 1002 et 1004, des inter- connexions 1006 sont formées et sont utilisées pour la transmission des signaux de commande VCi, VCj, ou ceux de chaque colonne, à partir du circuit intégré 1002 vers le circuit intégré 1004. Par exemple, les interconnexions pourraient être formées par des piliers conducteurs, ou par des vias formés dans un substrat intermédiaire (non illustré en figure 10), ou dans tout autre processus d'interconnexion connu pour des circuits intégrés superposés. Un avantage des modes de réalisation décrits ici est 35 qu'une fonction peut être appliquée à des valeurs de pixels lues B11555 - DD12952ST 28 dans un réseau de pixels, en même temps que la conversion analogique vers numérique, de façon efficace en terme d'énergie. En particulier, en utilisant des convertisseurs à rampe pour générer des signaux de commande activés pendant des durées basées sur les valeurs de pixels lues, de tels signaux de commande peuvent être dupliqués et transmis avec une consommation d'énergie minimale, puisque cela implique simplement la charge de lignes de sortie une fois au début d'une impulsion, puis la décharge des lignes à la fin d'une impulsion. En outre, de tels signaux sont avantageusement transformés de façon simple en signaux de commande pour contrôler un compteur et ainsi générer une valeur numérique résultant de la fonction appliquée. Un autre avantage des modes de réalisation décrits ici est que chaque convertisseur à rampe et chaque circuit de commande de compteur peut être partagé par toutes les cellules de pixel d'une même colonne, conduisant ainsi à une solution relativement compacte. Un autre avantage des modes de réalisation décrits ici est que, dans le cas où le bloc de commande de compteur 214-i commande le compteur 220-i avec une valeur d'incrément, la fréquence d'horloge du signal d'horloge CLK utilisé pour cadencer le compteur 220-i ou les compteurs 632, 634 et 636 de chaque bloc de compteurs 602 peut être ajustée afin de modifier la résolution des valeurs numériques résultantes. En outre, en diminuant la fréquence, la consommation d'énergie peut être réduite. Bien qu'on ait décrit ici un certain nombre de modes de réalisation particuliers, il sera clair pour l'homme de l'art que diverses modifications pourraient être appliquées. Par exemple, bien que des exemples de fonctions impli- quant deux, quatre ou neuf valeurs de pixels aient été décrits, il sera clair que les principes décrits ici pourraient être étendus à des fonctions impliquant un nombre quelconque de valeurs de pixels. B11555 - DD12952ST 29 En outre, il sera clair pour l'homme de l'art que toutes les fonctionnalités décrites en relation avec l'un quelconque des modes de réalisation pourraient être combinées avec d'autres fonctionnalités décrites dans une combinaison 5 quelconque. Par exemple, le bus décrit en relation avec la figure 8 pourrait être utilisé dans le mode de réalisation de la figure 2A pour fournir les deux coefficients a et b, par exemple sous forme d'une entrée additionnelle vers le circuit de commande de compteur 214-i, auquel cas le registre 228 pourrait 10 être omis. Il sera aussi clair que l'exemple du convertisseur à rampe de la figure 2C n'est qu'un exemple, et qu'il y a d'autres variantes de types de convertisseurs à rampe qui pourraient être utilisées pour générer les signaux de commande VCi et VCj. Par 15 exemple, on pourrait utiliser un convertisseur dit "à double rampe". Il sera également clair pour l'homme de l'art que chaque fois qu'un signal est décrit comme étant à l'état haut ou à l'état bas, ou présentant un front montant ou descendant, 20 l'inverse pourrait être mis en oeuvre. En outre, lorsqu'un signal est décrit comme étant affirmé, il sera clair pour l'homme de l'art que cela pourrait correspondre à un état logique haut ou un état logique bas. REVENDICATIONS1. Circuit de traitement de pixels comprenant : un premier convertisseur à rampe (210-i) couplé à une première ligne de colonne (204-i) d'un réseau de pixels et agencé pour affirmer un premier signal de commande (VCi) pendant une durée basée sur une première valeur de pixel (AVEDIxi) lue par l'intermédiaire de la première ligne de colonne pendant une première phase de lecture ; un deuxième convertisseur à rampe (210-j) couplé à une deuxième ligne de colonne (204-j) du réseau de pixels et agencé pour affirmer un deuxième signal de commande (VCi) pendant une durée basée sur une deuxième valeur de pixel (AVpixi) lue par l'intermédiaire de la deuxième ligne de colonne pendant la première phase de lecture ; et un premier circuit de commande de compteur (214-i) adapté à contrôler un premier compteur pour générer une première valeur numérique en fonction d'au moins les première et deuxième valeurs de pixels en faisant varier, sur la base d'au moins les premier et deuxième signaux de commande pendant la première phase de lecture, la vitesse avec laquelle le premier compteur (220-i) est incrémenté. 2. Circuit de traitement de pixels selon la revendication 1, dans lequel le premier circuit de commande de compteur est adapté à contrôler le premier compteur pour qu'il soit incrémenté à une première vitesse pendant que les premier et deuxième signaux de commande sont tous deux affirmés et à une deuxième vitesse pendant que seul le premier signal est affirmé. 3. Circuit de traitement de pixels selon cation 2, dans lequel le premier circuit de commande est adapté à contrôler le premier compteur pour incrémenté à une troisième vitesse pendant que seul signal de commande est affirmé. 4. Circuit de traitement de pixels selon cation 2 ou 3, dans lequel le premier circuit de de commande la revendide compteur qu'il soit le deuxième la revendi- commande deB11555 - DD12952ST 31 compteur comprend au moins un registre (215) mémorisant au moins un coefficient (a, b, a+b), dans lequel lesdites vitesses sont déterminées par ledit au moins un coefficient. 5. Circuit de traitement de pixels selon la revendi5 cation 2 ou 3, dans lequel le premier circuit de commande de compteur comprend au moins un bus d'entrée (BUS1, BUS2, BUS3) sur lequel est fourni au moins un coefficient (a, b, a+b), lesdites vitesses étant déterminées par ledit au moins un coefficient. 10 6. Circuit de traitement de pixels selon l'une quelconque des revendications 2 à 5, dans lequel les première et deuxième vitesses varient pendant la première phase de lecture. 7. Circuit de traitement de pixels selon l'une quelconque des revendications 1 à 6, dans lequel : 15 le premier convertisseur à rampe (210-i) est en outre agencé pour affirmer le premier signal de commande (VCi) pendant une durée basée sur une première valeur de pixel (AVpixi) lue par l'intermédiaire de la première ligne de colonne pendant une deuxième phase de lecture ; 20 le deuxième convertisseur à rampe (210-j) est en outre agencé pour affirmer le deuxième signal de commande (VCi) pendant une durée basée sur une deuxième valeur de pixel (VPIXi) lue par l'intermédiaire de la deuxième ligne de colonne pendant la deuxième phase de lecture ; et 25 le premier circuit de commande de compteur (214-i) est adapté à contrôler le premier compteur pour générer la première valeur numérique en fonction d'au moins les première et deuxième valeurs de pixels lues pendant la première phase de lecture et les première et deuxième valeurs de pixels lues pendant la 30 deuxième phase de lecture, en faisant varier, sur la base des premier et deuxième signaux de commande pendant les première et deuxième phases de lecture, la vitesse avec laquelle le premier compteur (220-i) est incrémenté.1555 - DD12952ST 32 8. Circuit de traitement de pixels selon la revendication 7, dans lequel le premier circuit de commande de compteur est adapté à : contrôler le premier compteur pendant la première phase de lecture pour qu'il soit incrémenté à une première vitesse pendant que les premier et deuxième signaux de commande sont tous deux affirmés et à une deuxième vitesse pendant qu'un seul des premier et deuxième signaux de commande est affirmé ; et contrôler le premier compteur pendant la deuxième phase de lecture pour qu'il soit incrémenté à une troisième vitesse pendant que les premier et deuxième signaux de commande sont tous deux affirmés et à une quatrième vitesse pendant qu'un seul des premier et deuxième signaux de commande est affirmé. 9. Circuit de traitement de pixels selon l'une quel- conque des revendications 1 à 8, comprenant en outre : un troisième convertisseur à rampe couplé à une troisième ligne de colonne (204-3) du réseau de pixels et agencé pour affirmer un troisième signal de commande pendant une durée basée sur une troisième valeur de pixel (AVpix3) lue par l'intermédiaire de la troisième ligne de colonne pendant la première phase de lecture ; dans lequel le premier circuit de commande de compteur est adapté à contrôler le premier compteur pour générer la première valeur numérique en fonction d'au moins les première, deuxième et troisième valeurs de pixels en faisant varier, sur la base d'au moins les premier, deuxième et troisième signaux de commande pendant la première phase de lecture, la vitesse avec laquelle le premier compteur est incrémenté. 10. Circuit de traitement de pixels selon la revendi- cation 9, comprenant en outre : un deuxième circuit de commande de compteur adapté à contrôler un deuxième compteur pour générer une deuxième valeur numérique en fonction d'au moins les deuxième et troisième 35 valeurs de pixels en faisant varier, sur la base d'au moins lesB11555 - DD12952ST 33 deuxième et troisième signaux de commande pendant la première phase de lecture, la vitesse avec laquelle le deuxième compteur (632, 634, 636) est incrémenté. 11. Circuit de traitement de pixels selon l'une quel-5 conque des revendications 1 à 10, dans lequel le premier circuit de commande de compteur est en outre adapté à contrôler un troisième compteur (602-1) pour générer une troisième valeur numérique en fonction d'au moins les première et deuxième valeurs de pixels en faisant varier, sur la base d'au moins les 10 premier et deuxième signaux de commande pendant la première phase de lecture, la vitesse avec laquelle le troisième compteur (602-1) est incrémenté. 12. Circuit de traitement de pixels selon d'une quelconque des revendications 1 à 11, dans lequel le premier circuit 15 de commande de compteur est adapté à faire varier la vitesse avec laquelle le premier compteur est incrémenté en réalisant l'une des étapes suivantes : générer des valeurs d'incrément et les fournir au premier compteur ; et 20 ajuster la fréquence d'un signal d'horloge (CLK) contrôlant le premier compteur. 13. Circuit de traitement de pixels selon d'une quelconque des revendications 1 à 12, comprenant en outre un circuit logique (900) adapté à déterminer lequel des premier et 25 deuxième signaux de commande est affirmé pendant la durée la plus longue en déterminant au moins l'un des cas suivants : si l'un ou l'autre des premier et deuxième signaux de commande est le seul signal de commande à être affirmé ; si l'un ou l'autre des premier et deuxième signaux de 30 commande est le seul signal de commande à ne pas être affirmé. 14. Dispositif de capture d'images comprenant le circuit de traitement de pixels de l'une quelconque des revendications 1 à 13, de dispositif de capture d'images comportant : un premier circuit intégré (1002) comprenant le réseau 35 de pixels et les premier et deuxième convertisseurs à rampe ; etB11555 - DD12952ST 34 un deuxième circuit intégré (1004) empilé avec le premier circuit intégré et comprenant le premier circuit de commande de compteur, les premier et deuxième signaux de commande étant transmis du premier circuit intégré vers le deuxième circuit intégré par l'intermédiaire d'une ou plusieurs interconnexions (1006). 15. Procédé de traitement de valeurs de pixels compre- nant : pendant une première phase de lecture : affirmer, par un premier convertisseur à rampe (210-i), un premier signal de commande (VCi) pendant une durée basée sur une première valeur de pixel (AVpixi) lue par l'intermédiaire d'une première ligne de colonne d'un réseau de pixels ; affirmer, par un deuxième convertisseur à rampe (21015 j), un deuxième signal de commande (VCi) pendant une durée basée sur une deuxième valeur de pixel (AVpixi) lue par l'intermédiaire d'une deuxième ligne de colonne du réseau de pixels ; et générer une valeur numérique en fonction d'au moins les 20 première et deuxième valeurs de pixels en faisant varier, par un premier circuit de commande de compteur sur la base d'au moins l'un des premier et deuxième signaux de commande, la vitesse avec laquelle le premier compteur (220-i) est incrémenté.