Brevet FR2979167A1 — publié le 20130222

Domaine technique La présente invention concerne des procédés de formation de structures semi-conductrices liées en utilisant des techniques d'intégration tridimensionnelle (3D), et des structures semiconductrices liées formées par ces procédés. Contexte L'intégration tridimensionnelle (3D) de deux structures semi-conductrices ou plus peut apporter un certain nombre d'avantages dans des applications microélectroniques. Par exemple, une intégration tridimensionnelle de composants microélectroniques peut résulter en une amélioration de la performance électrique et de la consommation d'énergie tout en réduisant l'aire de l'empreinte du dispositif. Voir, par exemple, P. Garrou, et al., « The Handbook of 3D Integration », Wiley-VCH (2008). L'intégration tridimensionnelle de structures semi-conductrices peut s'effectuer par la liaison d'une puce semi-conductrice à une ou plusieurs puces semiconductrices supplémentaires (c'est-à-dire, puce à puce (D2D)), d'une puce semi-conductrice à une ou plusieurs tranches semi-conductrices (c'est-à-dire, puce à tranche semi-conductrice (D2W)), ainsi que d'une tranche semi-conductrice à une ou plusieurs tranches semi-conductrices supplémentaires (c'est-à-dire, tranche semi-conductrice à tranche semi-conductrice (W2W)), ou une combinaison de celles-ci. Les techniques de liaison utilisées pour lier une structure semi-conductrice à une autre structure semiconductrice peuvent être classées de différentes manières, la première étant qu'une couche de matériau intermédiaire est prévue entre les deux structures semi-conductrices pour les lier l'une à l'autre, et la deuxième étant que l'interface de liaison permet à des électrons (c'est-à-dire, à un courant électrique) de traverser l'interface. Les « procédés dits de liaison directe » sont des procédés dans lesquels une liaison chimique solide à solide directe est établie entre deux structures semi-conductrices pour les lier l'une à l'autre sans utiliser de matériau de liaison intermédiaire entre les deux structures semiconductrices pour les lier l'une à l'autre. Des procédés de liaison directe métal-métal ont été développés pour lier un matériau métallique sur une surface d'une première structure semi-conductrice à un matériau métallique sur une surface d'une deuxième structure semi-conductrice. Les procédés de liaison directe métal-métal peuvent également être classés en fonction de la plage de température dans laquelle chacun est effectué. Par exemple, certains procédés de liaison directe métal-métal sont effectués à des températures relativement élevées, résultant en une fusion au moins partielle du matériau métallique au niveau de l'interface de liaison. Ces processus de liaison directe peuvent être indésirables pour une utilisation pour la liaison de structures semi-conductrices traitées qui comprennent une ou plusieurs structures de dispositif, étant donné que les températures relativement élevées peuvent affecter de manière négative les structures de dispositif précédemment formées. Les procédés de « liaison par thermocompression 5 sont des procédés de liaison directe dans lesquels une pression est appliquée entre les surfaces de liaison à des températures élevées entre deux cents degrés Celsius (200 °C) et environ cinq cent degrés Celsius (500 °C), et souvent entre environ trois cent degrés 10 Celsius (300 °C) et environ quatre cents degrés Celsius (400 °C). Des procédés de liaison directe supplémentaires ont été développés qui peuvent être effectués à des températures de deux cents degrés Celsius (200 °C) ou 15 moins. Ces processus de liaison directe effectués à des températures de deux cents degrés Celsius (200 °C) ou moins sont appelés ici procédés de liaison directe « à température ultra faible ». Les procédés de liaison directe à température ultra faible peuvent être mis en 20 oeuvre en retirant soigneusement les impuretés superficielles et les composés de surface (par exemple, des oxydes natifs), et en augmentant l'aire de contact étroit entre les deux surfaces à l'échelle atomique. L'aire de contact étroit entre les deux surfaces est 25 généralement obtenue en polissant les surfaces de liaison pour réduire la rugosité de surface jusqu'à des valeurs proches de l'échelle atomique, en appliquant une pression entre les surfaces de liaison, ce qui résulte en une déformation plastique, ou à la fois en 30 polissant les surfaces de liaison et en appliquant une pression pour obtenir cette déformation plastique. Certains procédés de liaison directe à température ultra faible peuvent être mis en oeuvre sans appliquer de pression entre les surfaces de liaison au niveau de 35 l'interface de liaison, tandis qu'une pression peut être appliquée entre les surfaces de liaison au niveau de l'interface de liaison dans d'autres procédés de liaison directe à température ultra faible afin d'obtenir une résistance de liaison appropriée au niveau de l'interface de liaison. Les procédés de liaison directe à température ultra faible dans lesquels une pression est appliquée entre les surfaces de liaison sont souvent appelés dans l'art procédés de « liaison assistée de surfaces » ou « SAB ». Ainsi, telles qu'utilisées ici, les expressions « liaison assistée de surfaces » et « SAB » désignent et comprennent n'importe quel processus de liaison directe dans lequel un premier matériau est directement lié à un deuxième matériau en plaçant le premier matériau en butée contre le deuxième matériau et en appliquant une pression entre les surfaces de liaison au niveau de l'interface de liaison à une température de deux cents degrés Celsius (200 °C) ou moins. Les substrats en silicium (Si) et en verre sont généralement perçus comme des substrats de base sur lesquels des dispositifs à semi-conducteurs peuvent être fabriqués pour obtenir une performance de bande passante élevée, et pour une utilisation lors d'une intégration tridimensionnelle hétérogène de premier niveau. Les dispositifs d'interposition sont généralement des structures planes qui comprennent des couches de matériau, qui sont interposées entre deux puces et/ou tranches semi-conductrices différentes ou plus dans des processus d'intégration tridimensionnelle. Les dispositifs d'interposition sont utilisés dans des étapes de traitement intermédiaires pendant une intégration de circuit intégré tridimensionnelle (3D-IC). Les objectifs principaux pour les dispositifs d'interposition en silicium sont le plus grand besoin pour des interconnexions de puce à boîtier à haute densité, une adaptation de coefficient de dilatation thermique (CTE) (par exemple, Si sur Si), et une plus grande implantation de dispositifs passifs (par exemple, résistances, inductances, etc.) dans le 5 dispositif d'interposition. Par exemple, les dispositifs d'interposition peuvent incorporer des trous d'interconnexion traversant le substrat (TSV), ainsi que des condensateurs de découplage et des régulateurs de tension. De plus, des facteurs de forme 10 très réduits peuvent être obtenus sur un dispositif d'interposition en silicium. Généralement, les dispositifs d'interposition en silicium sont amincis après la formation des trous d'interconnexion traversant le substrat (TSV) et des 15 couches de redistribution (RDL) dans et sur les dispositifs d'interposition en silicium. Ces processus d'amincissement impliquent souvent un gaspillage de silicium coûteux. De plus, les dispositifs d'interposition sont habituellement amincis alors que 20 les TSV et les couches RDL sont remplis de cuivre. Une contrainte mécanique peut se développer dans le dispositif d'interposition après la fabrication des TSV et des couches RDL, et après l'amincissement du dispositif d'interposition. Cette contrainte peut 25 provoquer un voilement du dispositif d'interposition et peut résulter en une fracture ou un autre dommage mécanique du dispositif d'interposition. Un dispositif d'interposition voilé peut également voiler la puce totalement testée (KGD) qui peut être montée sur celui- 30 ci, affectant ainsi de manière significative la productivité de dispositifs pouvant être mis en oeuvre fabriqués sur ou par-dessus le dispositif d'interposition. 35 Bref résumé Ce résumé est fourni pour introduire une sélection de concepts sous une forme simplifiée. Ces concepts sont décrits plus en détail dans la description détaillée de modes de réalisation exemplaires de l'invention ci-dessous. Ce résumé n'est pas destiné à identifier des caractéristiques principales ou des caractéristiques essentielles de l'objet revendiqué, il n'est pas destiné non plus à être utilisé pour limiter l'étendue de l'objet revendiqué. Dans certains modes de réalisation, la présente description comprend des techniques d'intégration tridimensionnelle qui utilisent un substrat récupérable, et peut fournir des solutions pour surmonter les défis limitant la productivité généralement rencontrés du fait du développement de contraintes dans les dispositifs d'interposition. De plus, certains modes de réalisation peuvent impliquer des techniques de liaison directe pour permettre le positionnement et la liaison à faible température et faible pression de structures dans des processus d'intégration tridimensionnelle. Dans certains modes de réalisation, la présente invention comprend des procédés de formation de structures semi-conductrices liées. Selon ces procédés, une première structure de substrat peut être prévue laquelle comprend une couche relativement mince de matériau sur un corps de substrat relativement épais. Une pluralité d'interconnexions traversant la tranche semi-conductrice peuvent être formées à travers la couche relativement mince de matériau de la première structure de substrat. Au moins une structure semiconductrice traitée peut être liée sur la couche relativement mince de matériau de la première structure de substrat d'un côté de celle-ci opposé au corps de substrat relativement épais, et au moins une caractéristique conductrice de ladite au moins une structure semi-conductrice traitée peut être couplée électriquement à au moins une interconnexion traversant la tranche semi-conductrice de la pluralité d'interconnexions à travers la tranche semiconductrice. Une deuxième structure de substrat peut être liée sur ladite au moins une structure semiconductrice traitée d'un côté de celle-ci opposé à la première structure de substrat. Le corps de substrat relativement épais de la première structure de substrat peut être retiré, laissant la couche relativement mince de matériau de la première structure de substrat liée à ladite au moins une structure semi-conductrice traitée. Au moins une interconnexion traversant la tranche semi- conductrice de la pluralité d'interconnexions à travers la tranche semi-conductrice peut être couplée électriquement à une caractéristique conductrice d'une autre structure. Dans des modes de réalisation supplémentaires, la 20 présente invention comprend des structures semiconductrices liées formées par des procédés tels que présentés ici. Par exemple, un mode de réalisation d'une structure semi-conductrice liée de la présente invention peut comprendre une première 25 structure de substrat comprenant une pluralité d'interconnexions traversant la tranche semi- conductrice et s'étendant à travers une couche relativement mince de matériau, et un corps de substrat relativement épais temporairement lié à la couche de 30 matériau. Une pluralité de structures semi-conductrices traitées peuvent être couplées électriquement à la pluralité d'interconnexions traversant la tranche semiconductrice, et une deuxième structure de substrat peut être temporairement liée sur la pluralité de structures semi-conductrices traitées d'un côté de celles-ci opposé à la première structure de substrat. Brève description des dessins Bien que la description se termine par des revendications montrant particulièrement et revendiquant distinctement ce qui est considéré comme des modes de réalisation de l'invention, les avantages des modes de réalisation de l'invention peuvent être plus facilement établis à partir de la description de certains exemples de modes de réalisation de l'invention lorsqu'elle est lue conjointement avec les dessins joints, sur lesquels : les figures lA à 1L sont des vues en coupe transversale simplifiées de structures semiconductrices et représentent la formation d'une structure semi-conductrice liée selon des modes de réalisation exemplaires de l'invention ; les figures 2A à 2C sont des vues en coupe transversale simplifiées de structures semiconductrices et sont utilisées pour décrire des modes de réalisation supplémentaires de procédés de formation de structures semi-conductrices liées de l'invention ; et les figures 3A à 3D sont des vues en coupe transversale simplifiées de structures semiconductrices et sont utilisées pour décrire encore d'autres modes de réalisation de procédés de formation de structures semi-conductrices liées de l'invention. Description détaillée Les illustrations présentées ici ne sont pas considérées comme des vues réelles d'une structure semi-conductrice, d'un dispositif, d'un système, ou 35 d'un procédé particulier, mais sont des représentations simplement idéalisées qui sont utilisées pour décrire des modes de réalisation de l'invention. Les titres utilisés ici ne doivent pas être considérés comme limitant l'étendue des modes de réalisation de l'invention tels que définis par les revendications qui suivent et leurs équivalents légaux. Les concepts décrits dans un quelconque titre spécifique sont généralement applicables dans d'autres sections dans la description entière. Telle qu'utilisée ici, l'expression « structure semi-conductrice » désigne et comprend n'importe quelle structure qui est utilisée pour la formation d'un dispositif à semi-conducteurs. Les structures semiconductrices comprennent, par exemple, des puces et des tranches semi-conductrices (par exemple, des substrats de support et des substrats de dispositif), ainsi que des ensembles ou des structures composites qui comprennent deux puces et/ou tranches semi-conductrices ou plus intégrées de manière tridimensionnelle les unes aux autres. Les structures semi-conductrices comprennent également des dispositifs à semiconducteurs totalement fabriqués, ainsi que des structures intermédiaires formées pendant la fabrication de dispositifs à semi-conducteurs. Telle qu'utilisée ici, l'expression « structure semi-conductrice traitée » désigne et comprend n'importe quelle structure semi-conductrice qui comprend une ou plusieurs structures de dispositif au moins partiellement formées. Les structures semi30 conductrices traitées sont un sous-ensemble de structures semi-conductrices, et toutes les structures semi-conductrices conductrices. Telle qu'utilisée ici, l'expression « structure traitées sont des structures semi- 35 semi-conductrice liée » désigne et comprend n'importe quelle structure qui comprend deux structures semiconductrices ou plus qui sont attachées les unes aux autres. Les structures semi-conductrices liées sont un sous-ensemble de structures semi-conductrices, et toutes les structures semi-conductrices liées sont des structures semi-conductrices. En outre, les structures semi-conductrices liées qui comprennent une ou plusieurs structures semi-conductrices traitées sont également des structures semi-conductrices traitées. Telle qu'utilisée ici, l'expression « structure de dispositif » désigne et comprend n'importe quelle partie d'une structure semi-conductrice traitée, c'est-à-dire, comprend ou définit au moins une partie d'un composant actif ou passif d'un dispositif à semi- conducteurs à former sur ou dans la structure semiconductrice. Par exemple, les structures de dispositif comprennent des composants actifs et passifs de circuits intégrés, tels que des transistors, des transducteurs, des condensateurs, des résistances, des lignes conductrices, des trous d'interconnexion conducteurs, et des pastilles de contact conductrices. Telle qu'utilisée ici, l'expression « interconnexion traversant la tranche semi- conductrice » ou « TWI » désigne et comprend n'importe quel trou traversant conducteur s'étendant à travers au moins une partie d'une première structure semiconductrice qui est utilisé pour réaliser une interconnexion structurelle et/ou électrique entre la première structure semi-conductrice et une deuxième structure semi-conductrice à travers une interface entre la première structure semi-conductrice et la deuxième structure semi-conductrice. Les interconnexions traversant la tranche semi-conductrice sont également appelées dans l'art par d'autres 35 expressions, telles que « trous d'interconnexion à travers le silicium », « trous d'interconnexion à travers le substrat », « trous d'interconnexion à travers la tranche semi-conductrice », ou des abréviations de ces expressions, telles que « TSV » ou 5 « TWV ». Les TWI s'étendent généralement à travers une structure semi-conductrice dans une direction généralement perpendiculaire aux surfaces principales généralement plates de la structure semi-conductrice (c'est-à-dire, dans une direction parallèle à l'axe 10 « Z »). Selon certains modes de réalisation de l'invention, les structures de substrat récupérables sont temporairement liées à des structures semiconductrices et utilisées dans la formation de 15 structures semi-conductrices liées. Les structures de substrat récupérables sont retirées des structures semi-conductrices à différents points dans le processus de formation des structures semi-conductrices liées. Les structures de substrat récupérables peuvent 20 fournir un support pour des dispositifs d'interposition tout au long des étages de processus. De plus, une interface séparable entre elles peut être conçue afin de commander le rapport d'aspect du TSV et l'épaisseur du dispositif d'interposition finale (c'est-à-dire, 25 qu'un dispositif d'interposition plus mince résulte en un rapport d'aspect de TSV plus faible). Les figures lA à 1C illustrent la fabrication d'une structure de substrat 120 (figure 1C) qui peut être utilisée dans certains modes de réalisation de 30 l'invention. En faisant référence à la figure 1A, une structure de substrat 100 est prévue qui comprend une couche relativement mince de matériau 102 sur un corps de substrat relativement épais 104. Dans certains modes de réalisation, la structure de substrat 100 peut 35 comprendre un substrat à l'échelle de la tranche semi- conductrice ayant un diamètre moyen de plusieurs centaines de millimètres ou plus. A titre d'exemple et non de limitation, la couche relativement mince de matériau 102 peut avoir une épaisseur moyenne d'environ deux cent microns (200 pm) ou moins, d'environ cent microns (100 pm) ou moins ou même d'environ cinquante microns (50 pm) ou moins. Le corps de substrat relativement épais 104 peut avoir une épaisseur moyenne, par exemple, entre environ trois cent microns (pm) et 750 microns ou plus. La couche relativement mince de matériau 102 peut comprendre un matériau semi-conducteur tel que, par exemple, du silicium ou du germanium. Un tel matériau semi-conducteur peut être un matériau polycristallin ou au moins sensiblement composé d'un matériau monocristallin, et peut être dopé ou non dopé. Dans des modes de réalisation supplémentaires, la couche relativement mince de matériau 102 peut comprendre une céramique, telle qu'un oxyde (par exemple, de l'oxyde de silicium (Si02), de l'oxyde d'aluminium (A1203), etc.), un nitrure (par exemple, du nitrure de silicium (Si3N4), du nitrure de bore (BN), etc.) , ou un oxynitrure (par exemple, de l'oxynitrure de silicium (SION)). Le corps de substrat relativement épais 104 peut avoir une composition différente de celle de la couche relativement mince de matériau 102, mais peut comprendre lui-même un matériau semi-conducteur ou une céramique comme mentionné en relation avec la couche mince de matériau 102. Dans des modes de réalisation supplémentaires, le corps de substrat relativement épais 104 peut comprendre un métal ou un alliage de métaux. Dans certains modes de réalisation, la couche 35 relativement mince de matériau 102 peut être 13 2979167 temporairement attachée au corps de substrat relativement épais 104 en utilisant des techniques de liaison temporaire telles que celles présentées dans la demande de brevet US n° 12/837 326, qui a été déposée 5 le 15 juillet 2010 au nom de Sadaka et d'autrese4t rée - . - - - r-444-1 Le corps de substrat relativement épais 104 peut comprendre une partie récupérable et réutilisable de la 10 structure de substrat 100, comme examiné plus en détail ci-dessous. En faisant référence à la figure 1B, une pluralité d'interconnexions traversant la tranche semiconductrice 112 peuvent être formées à travers la 15 couche relativement mince de matériau 102 pour former la structure de substrat 110 de la figure 1B. Divers processus pour former les interconnexions traversant la tranche semi-conductrice 112 sont connus dans l'art et peuvent être utilisés dans des modes de réalisation de 20 la présente invention. En tant qu'exemple non limitatif, une couche de masque dessinée peut être prévue sur la surface principale exposée de la couche mince de matériau 102. La couche de masque dessinée peut comprendre des ouvertures s'étendant à travers 25 celle-ci aux emplacements auxquels on souhaite former les interconnexions traversant la tranche semiconductrice 112 à travers la couche mince de matériau 102. Un processus de gravure (par exemple, un processus de gravure chimique humide isotrope ou un processus de 30 gravure ionique réactive à sec anisotrope) peut ensuite être utilisé pour graver des trous traversants à travers la couche mince de matériau 102. Un autre exemple peut comprendre le perçage au laser de la surface principale exposée de la couche mince de 35 matériau 102 pour former des trous traversants. Après avoir formé les trous traversants, la couche de masque dessinée peut être retirée, et les trous traversants peuvent être remplis d'un ou de plusieurs métaux ou alliages de métaux conducteurs (par exemple, de cuivre ou d'un alliage de cuivre), ou de silicium polycristallin, pour former les interconnexions traversant la tranche semi-conductrice 112. Par exemple, un ou plusieurs d'un processus de dépôt physique en phase vapeur (PVD), d'un processus de dépôt chimique en phase vapeur (CVD), d'un processus de dépôt chimique sans courant et d'un processus de dépôt électrolytique peuvent être utilisés pour fournir le matériau conducteur dans les trous traversants et former les interconnexions traversant la tranche semi- conductrice 112. Après avoir formé la pluralité d'interconnexions traversant la tranche semi-conductrice 112 à travers la couche relativement mince de matériau 102, une ou plusieurs couches de redistribution (RDL) 122 peuvent être formées sur la couche mince de matériau 102 d'un côté de celle-ci opposé au corps de substrat relativement épais 104 pour former la structure de substrat 120 montrée sur la figure 1C. Comme cela est connu dans l'art, des couches de redistribution peuvent être utilisées pour redistribuer les emplacements de caractéristiques électriques d'un premier dispositif ou structure de manière à recevoir un motif de caractéristiques conductrices sur un autre dispositif ou structure à coupler à celui-ci. Autrement dit, une couche de redistribution peut avoir un premier motif de caractéristiques conductrices sur un premier côté de la couche de redistribution et un deuxième motif différent de caractéristiques conductrices sur un deuxième côté opposé de la couche de redistribution. Comme montré sur la figure 1C, la couche de redistribution 122 peut comprendre une pluralité de caractéristiques conductrices 124 qui sont disposées dans un matériau diélectrique 126 et entourées par celui-ci. Les caractéristiques conductrices 124 peuvent comprendre un ou plusieurs de pastilles conductrices, de lignes ou pistes conductrices s'étendant latéralement et de trous d'interconnexion conducteurs s'étendant verticalement. En outre, la couche de redistribution 122 peut comprendre une pluralité de couches formées séquentiellement les unes sur les autres, chaque couche comprenant des caractéristiques conductrices 124 et le matériau diélectrique 126, et les caractéristiques conductrices 124 d'une couche peuvent être en contact physique et électrique direct avec les caractéristiques conductrices 124 dans les couches adjacentes, de sorte que les caractéristiques conductrices 124 de la couche de redistribution 122 s'étendent continûment à travers le matériau diélectrique 126 d'un côté de la couche de redistribution 122 jusqu'au côté opposé de la couche de redistribution 122. Du côté de la couche de redistribution 122 adjacent à la couche relativement mince de matériau 102 et aux interconnexions traversant la tranche semi-conductrice 112, les caractéristiques conductrices 124 de la couche de redistribution 122 peuvent être disposées en un motif qui est complémentaire d'un motif en lequel les interconnexions traversant la tranche semi-conductrice 112 sont disposées, de sorte que les interconnexions traversant la tranche semi-conductrice 112 soient en contact physique et électrique direct avec les caractéristiques conductrices 124 correspondantes de la couche de redistribution 122. Le motif des caractéristiques conductrices 124 de la couche de redistribution 122 peut être redistribué à travers l'épaisseur de la couche de redistribution 122 d'un côté de celle-ci à l'autre, comme décrit ci-dessus. La couche de redistribution 122 peut fournir la capacité de former un motif d'acheminement personnalisé. Par exemple, des couches de redistribution personnalisées peuvent être formées en un motif qui est une image miroir du motif de couches de métallisation sur une structure ou des structures semi-conductrices traitées qui seront liées ultérieurement sur la surface de la couche relativement mince de matériau 102. La couche de redistribution 122 peut également fournir des capacités de « fan-in » et/ou de « fan-out ». Par exemple, avec des couches de redistribution de fan-in, la structure de dispositif (par exemple, un dispositif de puce) limite l'aire disponible pour des contacts et des structures de dispositifs passifs, en plus d'autres limitations du fait des effets de proximité des structures de dispositif. Avec des couches de redistribution de fan-out, les limitations de fan-in peuvent être éliminées, ce qui fournit une flexibilité d'acheminement en utilisant un traitement de dorsal CMOS standard. Les dispositifs passifs formés dans ces couches de redistribution peuvent utiliser la disponibilité de métaux épais et de diélectriques à faible k. Par conséquent, ils peuvent présenter des caractéristiques de fonctionnement qui sont améliorées comparées à celles des dispositifs passifs fabriqués sur la structure de dispositif (par exemple, un dispositif de puce). En faisant référence à la figure 1D, après avoir formé la couche de redistribution 122, au moins une structure semi-conductrice traitée 132A peut être liée à la couche relativement mince de matériau 102 de la structure de substrat 120 d'un côté de celle-ci opposé au corps de substrat relativement épais 104 pour former une structure 130. Par exemple, ladite au moins une structure semi-conductrice traitée 132A peut être liée directement à la couche de redistribution 122, comme montré sur la figure 1D. Dans certains modes de réalisation, une pluralité de structures semi-conductrices traitées 132A, 132B, 132C peuvent être liées à la couche de redistribution 122 sur la couche relativement mince de matériau 102 de la structure de substrat 120 d'un côté de celle-ci opposé au corps de substrat relativement épais 104, comme montré sur la figure 1D. La pluralité de structures semi-conductrices traitées 132A, 132B, 132C peuvent être disposées latéralement les unes à côté des autres le long d'un plan commun orienté parallèlement à une surface principale de la première structure de substrat 120, comme montré sur la figure 1D. Autrement dit, chacune de la pluralité de structures semiconductrices traitées 132A, 132B, 132C peut occuper une aire différente sur la structure de substrat 120, et peut être positionnée de sorte qu'un plan puisse être dessiné parallèlement à une surface principale de la première structure de substrat 120 qui passe à travers chacune des structures semi-conductrices traitées 132A, 132B, 132C. Lesdites une ou plusieurs structures semiconductrices traitées 132A, 132B, 132C peuvent comprendre, par exemple, des puces semi-conductrices (fabriquées à partir de silicium ou d'autres matériaux semi-conducteurs), et peuvent comprendre un ou plusieurs de processeurs de signaux électroniques, de dispositifs de mémoire, de systèmes microélectromécaniques (MEMS), et de dispositifs optoélectroniques (par exemple, des diodes électroluminescentes, des lasers, des photodiodes, des cellules solaires, etc.). Pour lier les structures semi-conductrices traitées 132A, 132B, 132C à la structure de substrat 5 120, les caractéristiques conductrices 134 des structures semi-conductrices traitées 132A, 132B, 132C peuvent être couplées électriquement aux caractéristiques conductrices 124 de la couche de redistribution 122 et aux interconnexions traversant la 10 tranche semi-conductrice 112 s'étendant à travers la couche relativement mince de matériau 102. Le processus de liaison utilisé pour lier les structures semi-conductrices traitées 132A, 132B, 132C à la structure de substrat 120 peut être effectué à une 15 température ou des températures d'environ 400 °C ou moins. Dans certains modes de réalisation, les structures semi-conductrices traitées 132A, 132B, 132C peuvent être liées à la structure de substrat 120 en utilisant un processus de liaison directe par 20 thermocompression effectué à une température ou des températures d'environ 400 °C ou moins. Dans des modes de réalisation supplémentaires, les structures semiconductrices traitées 132A, 132B, 132C peuvent être liées à la structure de substrat 120 en utilisant un 25 processus de liaison directe à température ultra faible effectué à une température ou des températures d'environ 200 °C ou moins. Dans certains cas, le processus de liaison peut être effectué à peu près à température ambiante. L'exécution du processus de 30 liaison à ces températures plus faibles permet d'éviter un dommage involontaire des structures de dispositif dans les structures semi-conductrices traitées 132A, 132B, 132C. En plus, le processus de liaison peut comprendre un processus de liaison assistée de surfaces 35 dans certains modes de réalisation. Le processus de liaison directe peut comprendre un processus de liaison directe oxyde-oxyde (par exemple, dioxyde de silicium à dioxyde de silicium) et/ou un processus de liaison directe métal-métal (par exemple, cuivre à cuivre). Dans certains modes de réalisation, des structures semi-conductrices traitées supplémentaires peuvent être empilées sur les structures semi-conductrices traitées 132A, 132B, 132C et couplées électriquement et physiquement à celles-ci en utilisant un ou plusieurs processus d'intégration tridimensionnelle (3D). Des exemples de ces processus sont décrits ci-dessous en faisant référence aux figures lE à 1H. En faisant référence à la figure lE, après avoir lié les structures semi-conductrices traitées 132A, 132B, 132C à la structure de substrat 120, un matériau diélectrique à faible contrainte 138 peut être déposé sur les structures semi-conductrices traitées 132A, 132B, 132C et autour de celles-ci pour former la structure 140 de la figure 1E. Le matériau diélectrique 138 peut comprendre, par exemple, un matériau polymérique ou un oxyde (par exemple, un oxyde de silicium), et peut être déposé en utilisant, par exemple, un processus de centrifugation ou un processus de dépôt chimique en phase vapeur (CVD) ou un processus de dépôt physique en phase vapeur (PVD). Le matériau diélectrique 138 peut être déposé d'une manière conforme sur la structure 130 de la figure 1D de sorte qu'une surface principale exposée 139 du matériau diélectrique 138 comprenne des pics et des creux. Les pics peuvent être situés sur les structures semi-conductrices traitées 132A, 132B, 132C, et les creux peuvent être situés dans les régions entre les structures semi-conductrices traitées 132A, 132B, 132C, comme montré sur la figure 1E. En faisant référence à la figure 1F, la surface principale exposée 139 du matériau diélectrique 138 peut être aplanie, et une partie du matériau diélectrique 138 peut être retirée pour exposer les structures semi-conductrices traitées 132A, 132B, 132C à travers le matériau diélectrique 138 et former la structure 150 montrée sur la figure 1F. Par exemple, un processus de gravure chimique (humide ou sèche), un processus de polissage mécanique, ou un processus de polissage chimico-mécanique (CMP) peut être utilisé pour aplanir la surface principale 139 du matériau diélectrique 138, retirer une partie du matériau diélectrique 138, et exposer les structures semiconductrices traitées 132A, 132B, 132C à travers le matériau diélectrique 138. Dans certains modes de réalisation, les structures semi-conductrices traitées 132A, 132B, 132C peuvent comprendre des structures semi-conductrices traitées de différentes hauteurs. Dans un tel cas, l'égalisation du matériau diélectrique 138 peut être effectuée pour exposer la structure semi-conductrice traitée avec la plus grande hauteur, suivie d'une combinaison d'un amincissement de puce et d'un polissage de diélectrique pour aplanir la structure 150. Comme montré sur la figure 1G, une pluralité supplémentaire d'interconnexions traversant la tranche semi-conductrice 162 peuvent être formées au moins partiellement à travers les structures semiconductrices traitées 132A, 132B, 132C pour former la structure 160. Les interconnexions traversant la tranche semi-conductrice 162 supplémentaires peuvent être formées à travers les structures semi-conductrices traitées 132A, 132B, 132C des surfaces principales exposées de celles-ci jusqu'aux caractéristiques conductrices 134 dans les structures semi-conductrices traitées 132A, 132B, 132C. Les interconnexions traversant la tranche semi-conductrice 162 peuvent être formées comme décrit précédemment en relation avec la formation des interconnexions traversant la tranche semi-conductrice 112. Cependant, les processus peuvent être limités à des températures d'environ 400 °C ou moins pour éviter d'endommager les structures de dispositif dans les structures semi-conductrices traitées 132A, 132B, 132C. En faisant référence à la figure 1H, après avoir formé les interconnexions traversant la tranche semiconductrice 162 supplémentaires, les processus décrits ci-dessus en relation avec les figures 1D à 1G peuvent être utilisés pour réaliser les structures semi- conductrices traitées 132D, 132E, 132F supplémentaires verticalement sur les structures semi-conductrices traitées 132A, 132B, 132C et former la structure semiconductrice liée 170 montrée sur la figure 1H. En tant qu'exemple, une structure semi-conductrice traitée 132D peut être liée directement à la structure semi- conductrice traitée 132A, une structure semiconductrice traitée 132E peut être directement liée à la structure semi-conductrice traitée 132B, et une structure semi-conductrice traitée 132F peut être directement liée à la structure semi-conductrice traitée 132C. Ces processus de liaison peuvent être limités à des températures d'environ 400 °C ou moins pour éviter d'endommager les structures de dispositif dans les structures semi-conductrices traitées 132A à 132F, et peuvent comprendre un processus de liaison directe sans thermocompression ou un processus de liaison directe à température ultra faible. En outre, dans certains modes de réalisation, les processus de liaison directe peuvent comprendre des processus de liaison assistée de surfaces. Dans cette configuration, les structures semiconductrices traitées 132D, 132E, 132F sont respectivement disposées verticalement sur les structures semi-conductrices traitées 132A, 132B, 132C le long de lignes orientées perpendiculairement aux surfaces principales de la première structure de substrat 120. Par exemple, la structure semiconductrice traitée 132A et la structure semiconductrice traitée 132D sont disposées verticalement l'une sur l'autre le long d'une ligne commune orientée perpendiculairement aux surfaces principales de la première structure de substrat 120. Autrement dit, la structure semi-conductrice traitée 132A et la structure semi-conductrice traitée 132D sont disposées de sorte qu'une ligne commune puisse être dessinée perpendiculairement aux surfaces principales de la première structure de substrat 120 à travers chacune de la structure semi-conductrice traitée 132A et de la structure semi-conductrice traitée 132D. Après avoir lié les structures semi-conductrices traitées 132D, 132E, 132F aux structures semiconductrices traitées 132A, 132B, 132C, des interconnexions traversant la tranche semi-conductrice 172 supplémentaires peuvent être formées au moins partiellement à travers les structures semi- conductrices traitées 132D, 132E, 132F. Les interconnexions traversant la tranche semi-conductrice 172 supplémentaires peuvent être formées à travers les structures semi-conductrices traitées 132D, 132E, 132F des surfaces principales exposées de celles-ci jusqu'aux interconnexions traversant la tranche semiconductrice 162 ou jusqu'à d'autres caractéristiques conductrices des structures semi-conductrices traitées 132A, 132B, 132C. Les interconnexions traversant la tranche semi-conductrice 172 peuvent être formées comme décrit précédemment en relation avec la formation des interconnexions traversant la tranche semi-conductrice 112. Cependant, les processus peuvent être limités à des températures d'environ 400 °C ou moins pour éviter 5 d'endommager les structures de dispositif dans les structures semi-conductrices traitées 132A à 132F. Les processus décrits ci-dessus en relation avec les figures 1D à 1G peuvent être répétés une ou plusieurs fois supplémentaires selon les souhaits pour 10 intégrer verticalement un nombre quelconque de couches supplémentaires de structures semi-conductrices traitées sur les structures semi-conductrices traitées 132A à 132F dans un processus d'intégration tridimensionnelle (3D). 15 En faisant référence à la figure 1I, une deuxième structure de substrat 182 peut être liée sur les structures semi-conductrices traitées 132A à 132F d'un côté de celles-ci opposé à la première structure de substrat 120 pour former la structure semi-conductrice 20 liée 180 montrée sur la figure II. La deuxième structure de substrat 182 peut avoir une composition au moins sensiblement homogène, ou elle peut comprendre une structure à couches multiples comprenant des couches de matériaux ayant différentes 25 compositions. En tant qu'exemples non limitatifs, la deuxième structure de substrat 182 peut comprendre un matériau semi-conducteur tel que, par exemple, du silicium ou du germanium. Un tel matériau semiconducteur peut être un matériau polycristallin ou au 30 moins sensiblement composé d'un matériau monocristallin, et peut être dopé ou non dopé. Dans des modes de réalisation supplémentaires, la deuxième structure de substrat 182 peut comprendre une céramique, tel qu'un oxyde (par exemple, de l'oxyde de 35 silicium (Si02), de l'oxyde d'aluminium (A1203), etc.) un nitrure (par exemple, du nitrure de silicium (Si3N4) , du nitrure de bore (BN) , etc.) , ou un oxynitrure (par exemple, de l'oxynitrure de silicium (SiON)). La deuxième structure de substrat 182 peut également comprendre un métal ou un alliage de métaux dans certains modes de réalisation. La deuxième structure de substrat 182 peut avoir une épaisseur moyenne, par exemple, entre environ 1,5 micron (pm) et plusieurs centimètres. Dans certains modes de réalisation, la deuxième structure de substrat 182 peut être temporairement attachée à la structure semi-conductrice 170 de la figure 1H en utilisant des techniques telles que celles décrites dans la demande de brevet US susmentionnée n° 12/837 326, déposée le 15 juillet 2010 au nom de Sadaka et d'autres. La deuxième structure de substrat 182 peut être directement liée aux surfaces exposées d'un ou de plusieurs matériaux diélectriques 174 des structures semi-conductrices traitées 132D à 132F, et aux interconnexions traversant la tranche semiconductrice 172 des structures semi-conductrices traitées 132D à 132F. En faisant référence à la figure 1J, après la liaison temporaire de la deuxième structure de substrat 182 à la structure semi-conductrice 170 (figure 1H), le corps de substrat relativement épais 104 de la première structure de substrat 120 peut être séparé ou autrement retiré, laissant la couche relativement mince de matériau 102 et les interconnexions traversant la tranche semi-conductrice 112 s'étendant à travers celle-ci liées à la couche de redistribution 122 et aux structures semi-conductrices traitées 132A à 132F. Par exemple, le corps de substrat relativement épais 104 peut être séparé de la couche relativement mince de matériau 102 et récupéré d'une manière qui ne provoque pas un dommage important ou irréparable du corps de substrat relativement épais 104. En option, un bossage conducteur 192 peut être prévu sur l'extrémité exposée de chacune des interconnexions traversant la tranche semi-conductrice 112 pour former la structure semi-conductrice liée 190 de la figure 1J. Les bossages conducteurs 192 peuvent comprendre un métal conducteur ou un alliage de métaux, tel qu'un alliage de soudure pouvant être refondu, et peuvent être utilisés pour faciliter un couplage structurel et électrique des interconnexions traversant la tranche semi-conductrice 112 de la structure semiconductrice liée 190 à des caractéristiques conductrices d'une autre structure 202, qui peut être, ou comprendre, un substrat ou dispositif de niveau plus élevé. Par exemple, comme montré sur la figure 1K, la structure semi-conductrice liée 190 de la figure 1J peut être couplée structurellement et électriquement à la structure 202. Par exemple, la structure 202 peut comprendre une autre structure semi-conductrice traitée ou une carte de circuit imprimé. Comme montré sur la figure 1J, la structure 202 peut comprendre une pluralité de caractéristiques conductrices 204 et un matériau diélectrique 206 environnant. Les caractéristiques conductrices 204 peuvent comprendre des pastilles de liaison, par exemple. Les bossages conducteurs 192 peuvent être alignés avec les caractéristiques conductrices 204 et en butée contre celles-ci. Les bossages conducteurs 192 peuvent être chauffés pour amener le matériau des bossages conducteurs 192 à fondre de nouveau, après quoi le matériau peut être refroidi et solidifié, formant de ce fait une liaison structurelle et électrique entre les interconnexions traversant la tranche semi-conductrice 112 et les caractéristiques conductrices 204 de la structure 202. En faisant référence à la figure 1L, après le couplage structurel et électrique des interconnexions traversant la tranche semi-conductrice 112 et des caractéristiques conductrices 204 de la structure 202, la deuxième structure de substrat 182 (figure 1K) peut être retirée pour former la structure semi-conductrice liée 210 montrée sur la figure 1L. Après avoir retiré, des structures semi- conductrices liées, chacun du corps de substrat relativement épais 104 de la première structure de substrat 120 et de la deuxième structure de substrat 182, le corps de substrat relativement épais 104 et/ou la deuxième structure de substrat 182 peuvent être récupérés et réutilisés. Par exemple, le corps de substrat relativement épais 104 et/ou la deuxième structure de substrat 182 peuvent être réutilisés une ou plusieurs fois dans des procédés de formation de structures semi-conductrices liées (par exemple, une structure semi-conductrice liée similaire à la structure semi-conductrice liée 210 de la figure 1L) comme décrit précédemment ici. La structure semi-conductrice liée 210 de la figure 1L peut en outre être traitée selon les besoins ou les souhaits afin de rendre la structure semiconductrice liée 210 appropriée pour son utilisation attendue. En tant qu'exemple non limitatif, un revêtement de protection ou un matériau d'encapsulation peut être prévu sur au moins une partie de la structure semi-conductrice liée 210, et/ou un matériau de liaison protecteur peut être prévu entre la structure 202 et la couche de matériau 102 entre et autour des bossages conducteurs 192. Dans certains modes de réalisation de l'invention, une ou plusieurs des structures de substrat qui sont temporairement liées aux structures semi-conductrices et finalement retirées de celles-ci pendant les procédés de formation des structures semi-conductrices liées comme décrit ici peuvent comprendre un substrat de semi-conducteur sur isolant (Se0I), tel qu'un substrat de silicium sur isolant (SOI). Par exemple, la figure 2A illustre un exemple d'un substrat de semi-conducteur sur isolant 300 qui peut être utilisé dans des modes de réalisation de l'invention. Le substrat de semi-conducteur sur isolant 300 comprend une couche de matériau semi-conducteur 302 disposée sur une couche d'isolant diélectrique 303, qui peut être disposée sur un corps de substrat relativement épais 304. Dans ces structures de substrat, la couche d'isolant 303 est souvent appelée couche « enfouie », telle qu'une couche « d'oxyde enfoui ». La couche de matériau semi-conducteur 302 et la couche d'isolant 303 peuvent être relativement minces comparées au corps de substrat relativement plus épais 304. A titre d'exemple et non de limitation, la couche de matériau semi-conducteur 302 peut avoir une épaisseur moyenne d'environ dix microns (10 pirt) ou moins, d'environ cent nanomètres (100 nm) ou moins, ou même d'environ dix nanomètres (10 nm) ou moins. La couche d'isolant 303 peut avoir une épaisseur moyenne d'environ un micron (1 pm) ou moins, d'environ deux cent nanomètres (200 nm) ou moins ou même d'environ dix nanomètres (10 nm) ou moins. Le corps de substrat relativement épais 304 peut avoir une épaisseur moyenne, par exemple, entre environ sept cent cinquante microns (pm) et plusieurs centimètres. La couche de matériau semi-conducteur 302 peut comprendre un matériau semi-conducteur tel que, par exemple, du silicium ou du germanium. Un tel matériau semi-conducteur peut être un matériau polycristallin ou 5 au moins sensiblement composé d'un matériau monocristallin, et peut être dopé ou non dopé. La couche d'isolant 303 peut comprendre une céramique, telle qu'un oxyde (par exemple, l'oxyde de silicium (Si02), l'oxyde d'aluminium (A1203), etc.), un nitrure 10 (par exemple, le nitrure de silicium (Si3N4) , le nitrure de bore (BN), etc.), ou un oxynitrure (par exemple, de l'oxynitrure de silicium (SiON)). Le corps de substrat relativement épais 304 peut avoir une composition différente de celle de la couche de 15 matériau semi-conducteur 302 et/ou de la couche d'isolant 303, mais peut lui-même comprendre un matériau semi-conducteur ou une céramique comme mentionné en relation avec la couche de matériau semiconducteur 302 et la couche d'isolant 303. Dans des 20 modes de réalisation supplémentaires, le corps de substrat relativement épais 304 peut comprendre un métal ou un alliage de métaux, bien que du silicium ou un autre matériau sélectionné pour présenter un CTE correspondant puisse être souhaitable. 25 En faisant référence à la figure 2B, une pluralité d'interconnexions traversant la tranche semi- conductrice 312 peuvent être formées à travers la couche de matériau semi-conducteur 302, comme examiné précédemment en relation avec les interconnexions 30 traversant la tranche semi-conductrice 112 en faisant référence à la figure 1B, pour former la structure de substrat 310 montrée sur la figure 2B. Après avoir formé les interconnexions traversant la tranche semiconductrice 312 à travers la couche de matériau semi- 35 conducteur 302, la structure de substrat 310 peut être traitée comme décrit précédemment en faisant référence aux figures 1C à lI pour former la structure semiconductrice liée 380 montrée sur la figure 2C. La structure semi-conductrice liée 380 est sensiblement similaire à la structure semi-conductrice liée 180 de la figure lI, mais comprend la structure de substrat 310 de la figure 2B, avec une couche de redistribution 122 sur celle-ci substituée à la première structure de substrat 120. Après avoir formé la structure semi-conductrice liée 380 de la figure 2C, la couche d'isolant 303 et le corps de substrat 304 peuvent être retirés de la structure semi-conductrice liée 380, comme décrit précédemment. Le corps de substrat 304 peut être récupéré et réutilisé, comme décrit précédemment ici. Après avoir retiré la couche d'isolant 303 et le corps de substrat 304, la structure semi-conductrice liée résultante peut être traitée comme décrit précédemment en faisant référence aux figures 1J à 1L. Comme mentionné précédemment, en relation avec la figure 1K, dans certains modes de réalisation, la structure supplémentaire 202 à laquelle la structure semi-conductrice liée 190 de la figure 1J peut être attachée peut comprendre une autre structure semi- conductrice traitée. Un exemple d'un tel procédé est décrit ci-dessous en faisant référence aux figures 3A à 3D. La figure 3A illustre une structure semiconductrice liée 400 qui peut être formée à partir de la structure semi-conductrice liée 180 en retirant le corps de substrat 104 de la première structure de substrat 120 de celle-ci, comme décrit précédemment ici en relation avec les figures lI et 1J, mais sans prévoir les bossages conducteurs 192 (figure 1J) sur les interconnexions traversant la tranche semiconductrice 112. En faisant référence à la figure 3B, une structure semi-conductrice traitée 412 supplémentaire peut être directement liée à la couche de matériau 102, aux interconnexions traversant la tranche semi-conductrice 112, ou à la fois à la couche de matériau 102 et aux interconnexions traversant la tranche semi-conductrice 112. A titre d'exemple et non de limitation, la structure semi-conductrice traitée 412 supplémentaire peut comprendre une puce semi-conductrice, et peut comprendre un ou plusieurs d'un processeur de signal électronique, d'un dispositif de mémoire et d'un dispositif optoélectronique (par exemple, une diode électroluminescente, un laser, une photodiode, une cellule solaire, etc.). Le processus de liaison directe utilisé pour lier la structure semi-conductrice traitée 412 supplémentaire à la couche de matériau 102 et/ou aux interconnexions traversant la tranche semi-conductrice 112 peut être effectué à une température ou des températures d'environ 400 °C ou moins. Dans certains modes de réalisation, le processus de liaison peut comprendre un processus de liaison directe par thermocompression effectué à une température ou des températures d'environ 400 °C ou moins. Dans des modes de réalisation supplémentaires, le processus de liaison peut comprendre un processus de liaison directe à température ultra faible effectué à une température ou des températures d'environ 200 °C ou moins. Dans certains cas, le processus de liaison peut être effectué à peu près à température ambiante. De plus, le processus de liaison peut comprendre un processus de liaison assistée de surfaces dans certains modes de réalisation. Le processus de liaison directe peut comprendre un processus de liaison directe oxyde-oxyde (par exemple, dioxyde de silicium à dioxyde de Silicium) et/ou un processus de liaison directe métal- métal (par exemple, cuivre à cuivre). Comme montré sur la figure 3B, les interconnexions traversant la tranche semi-conductrice 414 supplémentaires peuvent être formées à travers la structure semi-conductrice traitée 412 supplémentaire. 10 Les interconnexions traversant la tranche semi- conductrice 414 supplémentaires peuvent être formées à travers la structure semi-conductrice traitée 412 avant ou après la liaison directe de la structure semiconductrice traitée 412 supplémentaire à la couche de 15 matériau 102 et/ou aux interconnexions traversant la -tranche semi-conductrice-I12. Au-moins-une-partie-des interconnexions traversant la tranche semi-conductrice 414 peuvent s'étendre vers les interconnexions traversant la tranche semi-conductrice 112 dans la 20 couche de matériau 102 et peuvent être couplées structurellement et électriquement à celles-ci. En option, un bossage conducteur 416 peut être prévu sur l'extrémité exposée de chacune des interconnexions traversant la tranche semi-conductrice 25 414 pour former la structure semi-conductrice liée 410 de la figure 3B, comme décrit précédemment en relation avec les bossages conducteurs 192 en faisant référence à la figure 1J. En faisant référence à la figure 3C, la structure 30 semi-conductrice liée 410 de la figure 3B peut être couplé structurellement et électriquement à une structure 422. Par exemple, la structure 422 peut comprendre une autre structure semi-conductrice traitée ou une carte de circuit imprimé. Comme montré sur la 35 figure 3C, la structure 422 peut comprendre une pluralité de caractéristiques conductrices 424 et un matériau diélectrique 426 environnant. Les caractéristiques conductrices 424 peuvent comprendre des pastilles de liaison, par exemple. Les bossages conducteurs 416 peuvent être alignés avec les caractéristiques conductrices 424 et en butée contre celles-ci. Les bossages conducteurs 416 peuvent être chauffés pour amener le matériau des bossages conducteurs 416 à fondre de nouveau, après quoi le matériau peut être refroidi et solidifié, formant de ce fait une liaison structurelle et électrique entre les interconnexions traversant la tranche semi-conductrice 414 et les caractéristiques conductrices 424 de la structure 422. En faisant référence à la figure 3D, après le couplage structurel et électrique des interconnexions traversant la tranche semi-conductrice 414 et des caractéristiques conductrices 424 de la structure 422, la deuxième structure de substrat 182 (figure 3C) peut être retirée pour former la structure semi-conductrice liée 430 montrée sur la figure 3D. Par exemple, un processus de division mécanique, un processus de gravure, ou une combinaison de ces processus peut être utilisé pour retirer la deuxième structure de substrat 182 pour former la structure semi-conductrice liée 430. Après avoir retiré, des structures semi- conductrices liées, chacun du corps de substrat relativement épais 104 de la première structure de substrat 120 et de la deuxième structure de substrat 182, le corps de substrat relativement épais 104 et/ou la deuxième structure de substrat 182 peuvent être récupérés et réutilisés, comme examiné précédemment ici. La structure semi-conductrice liée 430 de la 35 figure 3D peut en outre être traitée selon les besoins ou les souhaits afin de rendre la structure semiconductrice liée 430 appropriée pour son utilisation attendue. En tant qu'exemple non limitatif, un revêtement de protection ou un matériau d'encapsulation peut être prévu sur au moins une partie de la structure semi-conductrice liée 430, et/ou un matériau de liaison protecteur peut être prévu entre la structure 422 et la structure semi-conductrice traitée 412 entre et autour des bossages conducteurs 416. Selon les procédés décrits ci-dessus, en maintenant la deuxième structure de substrat 182 liée aux structures semi-conductrices traitées 132A à 132F jusqu'à ce que les structures semi-conductrices liées 200, 420 aient été liées aux structures 202, 422 supplémentaires, un voilement, une fissuration et un autre dommage qui pourraient apparaître dans les structures semi-conductrices liées du fait, par exemple, de différences de coefficients de dilatation thermique des divers matériaux et dispositifs de celles-ci, peuvent être évités ou réduits. Des modes de réalisation exemplaires non limitatifs supplémentaires de l'invention sont décrits ci-dessous. Mode de réalisation 1 : un procédé de formation d'une structure semi-conductrice liée, consistant à : fournir une première structure de substrat comprenant une couche relativement mince de matériau sur un corps de substrat relativement épais ; former une pluralité d'interconnexions traversant la tranche semi- conductrice à travers la couche relativement mince de matériau de la première structure de substrat ; lier au moins une structure semi-conductrice traitée sur la couche relativement mince de matériau de la première structure de substrat d'un côté de celle-ci opposé au corps de substrat relativement épais et coupler électriquement au moins une caractéristique conductrice de ladite au moins une structure semi-conductrice traitée à au moins une interconnexion traversant la 0 tranche semi-conductrice de la pluralité d'interconnexions traversant la tranche semiconductrice ; lier une deuxième structure de substrat sur ladite au moins une structure semi-conductrice traitée d'un côté de celle-ci opposé à la première structure de substrat ; retirer le corps de substrat relativement épais de la première structure de substrat et laisser la couche relativement mince de matériau de la première structure de substrat liée à ladite au moins une structure semi-conductrice traitée ; et coupler électriquement au moins une interconnexion traversant la tranche semi-conductrice de la pluralité d'interconnexions traversant la tranche semi- conductrice à une caractéristique conductrice d'une autre structure. Mode de réalisation 2 : le procédé selon le mode de réalisation 1, consistant en outre à retirer la deuxième structure de substrat après le couplage électrique de ladite au moins une interconnexion traversant la tranche semi-conductrice de la pluralité d'interconnexions traversant la tranche semi- conductrice à la caractéristique conductrice de ladite autre structure. Mode de réalisation 3 : le procédé selon le mode de réalisation 1 ou le mode de réalisation 2, dans lequel la fourniture de la première structure de 30 substrat comprend en outre la liaison temporaire de la couche relativement mince de matériau au corps de substrat relativement épais, et dans lequel le retrait du corps de substrat relativement épais de la première structure de substrat et le fait de laisser la couche 35 relativement mince de matériau de la première structure de substrat liée à ladite au moins une structure semiconductrice traitée consistent à séparer le corps de substrat relativement épais de la couche relativement mince de matériau. Mode de réalisation 4 : le procédé selon l'un quelconque des modes de réalisation 1 à 3, consistant en outre à former au moins une couche de redistribution sur la couche relativement mince de matériau de la première structure de substrat du côté de celle-ci opposé au corps de substrat relativement épais avant de lier ladite au moins une structure semi-conductrice traitée sur la couche relativement mince de matériau de la première structure de substrat, et dans lequel la liaison de ladite au moins une structure semi- conductrice traitée sur la couche relativement mince de matériau de la première structure de substrat consiste à lier ladite au moins une structure semi-conductrice traitée à la couche de redistribution. Mode de réalisation 5 : le procédé selon l'un quelconque des modes de réalisation 1 à 4, dans lequel la liaison de ladite au moins une structure semiconductrice traitée sur la couche relativement mince de matériau de la première structure de substrat consiste à lier ladite au moins une structure semi-conductrice 25 traitée sur la couche relativement mince de matériau de la première structure de substrat à une température ou des températures au-dessous d'environ 400 °C. Mode de réalisation 6 : le procédé selon l'un quelconque des modes de réalisation 1 à 5, dans lequel 30 la liaison de ladite au moins une structure semiconductrice traitée sur la couche relativement mince de matériau de la première structure de substrat consiste à lier ladite au moins une structure semi-conductrice traitée sur la couche relativement mince de matériau de 35 la première structure de substrat en utilisant un processus de liaison directe à température ultra faible. Mode de réalisation 7 : le procédé selon l'un quelconque des modes de réalisation 1 à 6, dans lequel 5 la liaison de ladite au moins une structure semiconductrice traitée sur la couche relativement mince de matériau de la première structure de substrat consiste à lier une pluralité de structures semi-conductrices traitées sur la couche relativement mince de matériau 10 de la première structure de substrat. Mode de réalisation 8 : le procédé selon le mode de réalisation 7, dans lequel au moins certaines structures semi-conductrices traitées de la pluralité de structures semi-conductrices traitées sont disposées 15 latéralement les unes à côté des autres le long d'un plan commun orienté parallèlement à une surface principale de la première structure de substrat. Mode de réalisation 9 : le procédé selon le mode de réalisation 8, dans lequel au moins certaines 20 structures semi-conductrices traitées de la pluralité de structures semi-conductrices traitées sont disposées verticalement les unes sur les autres le long d'une ligne commune orientée perpendiculairement à une surface principale de la première structure de 25 substrat. Mode de réalisation 10 : le procédé selon le mode de réalisation 7, dans lequel au moins certaines structures semi-conductrices traitées de la pluralité de structures semi-conductrices traitées sont disposées 30 verticalement les unes sur les autres le long d'une ligne commune orientée perpendiculairement à une surface principale de la première structure de substrat. Mode de réalisation 11 : le procédé selon l'un 35 quelconque des modes de réalisation 1 à 10, consistant en outre à sélectionner ladite autre structure pour qu'elle comprenne une autre structure semi-conductrice traitée. Mode de réalisation 12 : le procédé selon l'un 5 quelconque des modes de réalisation 1 à 11, consistant en outre à sélectionner ladite autre structure pour qu'elle comprenne une carte de circuit imprimé. Mode de réalisation 13 : le procédé selon l'un quelconque des modes de réalisation 1 à 12, consistant 10 en outre à sélectionner la première structure de substrat pour qu'elle comprenne un substrat de semiconducteur sur isolant (Se0I). Mode de réalisation 14 : le procédé selon le mode de réalisation 13, consistant en outre à sélectionner 15 la première structure de substrat pour qu'elle comprenne un substrat de silicium sur isolant (SOI). Mode de réalisation 15 : le procédé selon l'un quelconque des modes de réalisation 1 à 14, consistant en outre à former une pluralité supplémentaire 20 d'interconnexions traversant la tranche semiconductrice à travers ladite au moins une structure semi-conductrice traitée après avoir lié ladite au moins une structure semi-conductrice traitée sur la couche relativement mince de matériau de la première 25 structure de substrat. Mode de réalisation 16 : le procédé selon l'un quelconque des modes de réalisation 1 à 15, consistant en outre à réutiliser au moins l'un de la deuxième structure de substrat et du corps de substrat 30 relativement épais de la première structure de substrat dans un procédé de formation d'une structure semiconductrice liée. Mode de réalisation 17 : une structure intermédiaire formée pendant la fabrication d'une 35 structure semi-conductrice liée, comprenant : une première structure de substrat, comprenant : une pluralité d'interconnexions traversant la tranche semiconductrice s 'étendant à travers une couche relativement mince de matériau ; et un corps de substrat relativement épais lié temporairement à la couche de matériau ; une pluralité de structures semiconductrices traitées couplées électriquement à la pluralité d'interconnexions traversant la tranche semiconductrice ; et une deuxième structure de substrat liée temporairement sur la pluralité de structures semi-conductrices traitées d'un côté de celles-ci opposé à la première structure de substrat. Mode de réalisation 18 : la structure intermédiaire selon le mode de réalisation 17, dans 15 laquelle la première structure de substrat comprend un substrat de semi-conducteur sur isolant (Se0I). Mode de réalisation 19 : la structure intermédiaire selon le mode de réalisation 17 ou le mode de réalisation 18, dans laquelle la couche 20 relativement mince de matériau a une épaisseur moyenne d'environ cent nanomètres (100 nm) ou moins. Mode de réalisation 20 : la structure intermédiaire selon l'un quelconque des modes de réalisation 17 à 19, dans laquelle au moins certaines 25 structures semi-conductrices traitées de la pluralité de structures semi-conductrices traitées sont disposées latéralement les unes à côté des autres le long d'un plan commun orienté parallèlement à une surface principale de la première structure de substrat. 30 Mode de réalisation 21 : la structure intermédiaire selon l'un quelconque des modes de réalisation 17 à 20, dans laquelle au moins certaines structures semi-conductrices traitées de la pluralité de structures semi-conductrices traitées sont disposées 35 verticalement les unes sur les autres le long d'une ligne commune orientée perpendiculairement à une surface principale de la première structure de substrat. Les modes de réalisation exemplaires de l'invention décrits ci-dessus ne limitent pas l'étendue de l'invention, étant donné que ces modes de réalisation sont simplement des exemples de modes de réalisation de l'invention, qui est définie par l'étendue des revendications jointes et leurs équivalents légaux. Tous les modes de réalisation équivalents sont destinés à être inclus dans l'étendue de la présente invention. En effet, diverses variantes de l'invention, en plus de celles montrées et décrites ici, telles que d'autres combinaisons utiles des éléments décrits, deviendront évidentes aux hommes du métier à partir de la description. Autrement dit, une ou plusieurs caractéristiques d'un mode de réalisation exemplaire décrit ici peuvent être combinées avec une ou plusieurs caractéristiques d'un autre mode de réalisation exemplaire décrit ici pour réaliser des modes de réalisation supplémentaires de l'invention. Ces variantes et modes de réalisation sont également destinés à tomber dans l'étendue des revendications jointes. REVENDICATIONS1. Procédé de formation d'une structure semiconductrice liée, consistant à : fournir une première structure de substrat (100, 300) comprenant une couche relativement mince de matériau (102, 302) sur un corps de substrat relativement épais (104, 304) ; former une pluralité d'interconnexions traversant 10 la tranche semi-conductrice (112, 312) à travers la couche relativement mince de matériau (102, 302) de la première structure de substrat (100, 300) ; lier au moins une structure semi-conductrice traitée (132), sur la couche relativement mince de 15 matériau (102, 302) de la première structure de substrat (100, 300) d'un côté de celle-ci opposé au corps de substrat relativement épais (104, 304) et coupler électriquement au moins une caractéristique conductrice (134) de ladite au moins une structure 20 semi-conductrice traitée (132) à au moins une interconnexion traversant la tranche semi-conductrice (112, 312) de la pluralité d'interconnexions traversant la tranche semi-conductrice (112, 312) ; lier une deuxième structure de substrat (182), sur 25 ladite au moins une structure semi-conductrice traitée (132) d'un côté de celle-ci opposé à la première structure de substrat (100, 300) ; retirer le corps de substrat relativement épais (104, 304) de la première structure de substrat (100, 30 300) et laisser la couche relativement mince de matériau (102, 302) de la première structure de substrat (100, 300) liée à ladite au moins une structure semi-conductrice traitée (132) ; et coupler électriquement au moins une interconnexion 35 traversant la tranche semi-conductrice (112, 312) de lapluralité d'interconnexions traversant la tranche semiconductrice (112, 312) à une caractéristique conductrice (204, 414) d'une autre structure (202, 422). 2. Procédé selon la revendication 1, consistant en outre à retirer la deuxième structure de substrat (182) après le couplage électrique de ladite au moins une interconnexion traversant la tranche semi-conductrice (112, 312) de la pluralité d'interconnexions traversant la tranche semi-conductrice (112, 312) à la caractéristique conductrice (204, 414) de ladite autre structure (202, 422). 3. Procédé selon la revendication 1, dans lequel la fourniture de la première structure de substrat (100, 300) comprend en outre le fait de lier temporairement la couche relativement mince de matériau (102, 302) au corps de substrat relativement épais (104, 304), et dans lequel le retrait du corps de substrat relativement épais (104, 304) de la première structure de substrat (100, 300) et le fait de laisser la couche relativement mince de matériau (102, 302) de la première structure de substrat (100, 300) liée à ladite au moins une structure semi-conductrice traitée (132) comprennent le fait de séparer le corps de substrat relativement épais (104, 304) de la couche relativement mince de matériau (102, 302). 4. Procédé selon la revendication 1, consistant en outre à former au moins une couche de redistribution (122), sur la couche relativement mince de matériau (102, 302) de la première structure de substrat (100, 300) du côté de celle-ci opposé au corps de substrat relativement épais (104, 304) avant la liaison deladite au moins une structure semi-conductrice traitée (132) sur la couche relativement mince de matériau (102, 302) de la première structure de substrat (100, 300), et dans lequel la liaison de ladite au moins une structure semi-conductrice traitée (132) sur la couche relativement mince de matériau (102, 302) de la première structure de substrat (100, 300) comprend le fait de lier ladite au moins une structure semiconductrice traitée (132) à la couche de redistribution (122). 5. Procédé selon la revendication 1, dans lequel la liaison de ladite au moins une structure semiconductrice traitée (132) sur la couche relativement mince de matériau (102, 302) de la première structure de substrat (100, 300) comprend le fait de lier ladite au moins une structure semi-conductrice traitée (132) sur la couche relativement mince de matériau (102, 302) de la première structure de substrat (100, 300) à une température ou des températures au-dessous d'environ 400 °C. 6. Procédé selon la revendication 1, dans lequel la liaison de ladite au moins une structure semi25 conductrice traitée (132) sur la couche relativement mince de matériau (102, 302) de la première structure de substrat (100, 300) comprend la liaison de ladite au moins une structure semi-conductrice traitée (132) sur la couche relativement mince de matériau (102, 302) de 30 la première structure de substrat (100, 300) en utilisant un processus de liaison directe à température ultra faible. 7. Procédé selon la revendication 1, dans lequel 35 la liaison de ladite au moins une structure semi-conductrice traitée (132) sur la couche relativement mince de matériau (102, 302) de la première structure de substrat (100, 300) comprend le fait de lier une pluralité de structures semi-conductrices traitées (132A, 132B, 132C, 132D, 132E, 132F) sur la couche relativement mince de matériau (102, 302) de la première structure de substrat (100, 300). 8. Procédé selon la revendication 7, dans lequel au moins certaines structures semi-conductrices traitées (132) de la pluralité de structures semiconductrices traitées (132A, 132B, 132C, 132D, 132E, 132F) sont disposées latéralement les unes à côté des autres le long d'un plan commun orienté parallèlement à une surface principale de la première structure de substrat (100, 300). 9. Procédé selon la revendication 8, dans lequel au moins certaines structures semi-conductrices traitées (132) de la pluralité de structures semiconductrices traitées (132A, 132B, 132C, 132D, 132E, 132F) sont disposées verticalement les unes sur les autres le long d'une ligne commune orientée perpendiculairement à une surface principale de la première structure de substrat (100, 300). 10. Procédé selon la revendication 7, dans lequel au moins certaines structures semi-conductrices traitées (132) de la pluralité de structures semi- conductrices traitées (132A, 132B, 132C, 132D, 132E, 132F) sont disposées verticalement les unes sur les autres le long d'une ligne commune orientée perpendiculairement à une surface principale de la première structure de substrat (100, 300).35 11. Procédé selon la revendication 1, comprenant en outre le fait de sélectionner ladite autre structure (202, 422) pour qu'elle comprenne une autre structure semi-conductrice traitée. 12. Procédé selon la revendication 1, comprenant en outre le fait de sélectionner ladite autre structure (202, 422) pour qu'elle comprenne une carte de circuit imprimé. 13. Procédé selon la revendication 1, consistant en outre à sélectionner la première structure de substrat (100, 300) pour qu'elle comprenne un substrat de semi-conducteur sur isolant (Se0I). 14. Procédé selon la revendication 13, comprenant en outre le fait de sélectionner la première structure de substrat (100, 300) pour qu'elle comprenne un substrat de silicium sur isolant (SOI). 15. Procédé selon la revendication 1, comprenant en outre le fait de former une pluralité supplémentaire d'interconnexions traversant la tranche semiconductrice (162, 172) à travers ladite au moins une structure semi-conductrice traitée (132) après avoir lié ladite au moins une structure semi-conductrice traitée (132) sur la couche relativement mince de matériau (102, 302) de la première structure de substrat (100, 300). 16. Procédé selon la revendication 1, comprenant en outre le fait de réutiliser au moins l'un de la deuxième structure de substrat (182) et du corps de substrat relativement épais (104, 304) de la premièrestructure de substrat (100, 300) dans un procédé de formation d'une structure semi-conductrice liée. 17. Structure intermédiaire formée pendant la 5 fabrication d'une structure semi-conductrice liée, comprenant : une première structure de substrat (100, 300), comprenant : une pluralité d'interconnexions traversant la 10 tranche semi-conductrice (112, 312), et s'étendant à travers une couche relativement mince de matériau (102, 302) ; et un corps de substrat relativement épais (104, 304) lié temporairement à la couche de matériau (102, 302) ; 15 une pluralité de structures semi-conductrices traitées (132) couplées électriquement à la pluralité d'interconnexions traversant la tranche semiconductrice (112, 312) ; et une deuxième structure de substrat (182) liée 20 temporairement sur la pluralité de structures semiconductrices traitées (132) d'un côté de celles-ci opposé à la première structure de substrat (100, 300). 18. Structure intermédiaire selon la 25 revendication 17, dans laquelle la première structure de substrat (100, 300) comprend un substrat de semiconducteur sur isolant (Se0I). 19. Structure intermédiaire selon la 30 revendication 17, dans laquelle la couche relativement mince de matériau (102, 302) a une épaisseur moyenne d'environ dix nanomètres (10 nm) ou moins. 20. Structure intermédiaire selon la 35 revendication 17, dans laquelle au moins certainesstructures semi-conductrices traitées (132) de la pluralité de structures semi-conductrices traitées (132) sont disposées latéralement les unes à côté des autres le long d'un plan commun orienté parallèlement à une surface principale de la première structure de substrat (100, 300). 21. Structure intermédiaire selon la revendication 20, dans laquelle au moins certaines structures semi-conductrices traitées (132) de la pluralité de structures semi-conductrices traitées (132) sont disposées verticalement les unes sur les autres le long d'une ligne commune orientée perpendiculairement à une surface principale de la première structure de substrat (100, 300).