Brevet FR2978258A1 — publié le 20130125

PROCEDE ET CIRCUIT D'AJUSTEMENT D'UNE FREQUENCE D'HORLOGE L'invention concerne un procédé d'ajustement d'une fréquence d'horloge d'oscillateur et un circuit d'ajustement de fréquence d'horloge d'oscillateur. En particulier, l'invention concerne un procédé permettant d'ajuster automatiquement la fréquence d'horloge d'un dispositif USB (Universal Serial Bus) et un dispositif USB comprenant un tel circuit d'ajustement de fréquence d'horloge. La norme USB est basée sur une spécification technique détaillant des communications entre un contrôleur hôte (tel qu'un ordinateur personnel) et un dispositif, par exemple un clavier, une souris, un appareil photo numérique, une mémoire externe, etc. via une interface appelée port USB. La norme USB 2.0 définit différents débits de transfert de données, y compris un mode bas débit à 1,5 Mb/sec avec une marge de précision de ±1,5%. Comme le contrôleur hôte n'envoie pas de signal d'horloge au dispositif, le dispositif doit générer son propre signal d'horloge avec suffisamment de précision pour respecter le débit de transfert de données USB exigé. Un oscillateur à cristaux de quartz peut être prévu, mais cette solution ne convient pas aux applications à faible coût et occupe trop d'espace. Une solution alternative est de baser la génération des cycles d'horloge sur un signal de synchronisation envoyé par l'hôte, par exemple un signal de début de trame ou un signal d'entretien "Keep Alive" envoyé en l'absence de trafic pour empêcher le dispositif d'entrer dans un état de veille. Dans ce cas, l'intervalle de temps entre deux signaux de synchronisation consécutifs est de 1 ms. Pour un dispositif USB fonctionnant avec une fréquence d'horloge de 6000 KHz, une marge de précision de ±1,5% donne une marge de fréquence de ± 90 KHz, rendant entre 5910 et 6090 cycles d'horloge par intervalle de temps de 1 ms. La figure 1 illustre un circuit d'ajustement de fréquence d'horloge 1 comprenant un oscillateur 2 et une unité d'étalonnage 3. L'oscillateur 2 génère un signal d'horloge CLK qui est fourni à l'unité d'étalonnage 3. Lorsque l'unité d'étalonnage 3 reçoit une première occurrence d'un signal de synchronisation SNC, elle commence à compter le nombre de cycles du signal d'horloge CLK sur son entrée jusqu'à la prochaine occurrence du signal de synchronisation, où elle s'arrête de compter. L'unité d'étalonnage 3 détermine la différence entre le nombre compté de cycles et le nombre souhaité de cycles, puis fournit un signal de contrôle S à l'oscillateur 3, qui augmente ou diminue sa fréquence en conséquence. A ce moment, le "pas de fréquence" de l'oscillateur, le changement de fréquence en sortie de l'oscillateur 2 en raison de l'application du signal de contrôle S, est inconnu. Cela résulte du fait que le fonctionnement de l'oscillateur peut varier avec le temps, par exemple en raison d'une augmentation de température, altérant le fonctionnement de l'oscillateur. Ainsi, la fréquence souhaitée sera typiquement trop élevée ou trop basse après la première phase d'ajustement. Le nombre de cycles d'horloge est par conséquent recompté lors du prochain intervalle de temps afin de déterminer le pas de fréquence de l'oscillateur. L'unité d'étalonnage 3 fournit à nouveau le signal de contrôle S à l'oscillateur 3 pour obtenir la fréquence souhaitée après le second intervalle de temps. I1 peut par conséquent être souhaité de prévoir un circuit capable d'ajuster la fréquence d'un oscillateur après un seul intervalle de temps. Des modes de réalisation de la présente invention concernent un procédé d'ajustement d'une fréquence d'horloge d'oscillateur, comprenant les étapes consistant à : fournir un premier oscillateur, appliquer une première valeur de consigne au premier oscillateur, et déterminer une première valeur de fréquence d'oscillateur. Le procédé comprend en outre les étapes consistant à : fournir un second oscillateur, appliquer une seconde valeur de consigne au second oscillateur, déterminer une seconde valeur de fréquence d'oscillateur, déterminer une nouvelle valeur de consigne de fréquence à partir des première et seconde valeurs de fréquence, des première et seconde valeurs de consigne, et d'une valeur de fréquence souhaitée, et appliquer la nouvelle valeur de consigne de fréquence à l'un des oscillateurs. Selon un mode de réalisation, le procédé comprend également les étapes consistant à : compter le nombre de cycles d'horloge du premier oscillateur dans un intervalle de temps afin de déterminer la première valeur de fréquence, et compter le nombre de cycles d'horloge du second oscillateur durant l'intervalle de temps afin de déterminer la seconde valeur de fréquence. Selon un mode de réalisation, l'étape consistant à déterminer la nouvelle valeur de consigne comprend en outre les étapes consistant à : déterminer une première différence entre la première valeur de fréquence et la seconde valeur de fréquence, déterminer une seconde différence, entre la première valeur de consigne de fréquence et la seconde valeur de consigne de fréquence, diviser la première différence par la seconde différence afin d'obtenir un pas de fréquence, déterminer une troisième différence, entre la première ou la seconde valeur de fréquence et la valeur de fréquence souhaitée, diviser la troisième différence par le pas de fréquence afin d'obtenir une valeur de correction, et ajouter la valeur de correction à la première valeur de consigne afin d'obtenir la nouvelle valeur de consigne. Selon un mode de réalisation, l'étape consistant à déterminer la nouvelle valeur de consigne comprend en outre les étapes consistant à : déterminer une première différence entre la première valeur de fréquence et la seconde valeur de fréquence, multiplier la première valeur de consigne par une différence entre la valeur de fréquence souhaitée et la seconde valeur de fréquence afin d'obtenir un premier produit, multiplier la seconde valeur de consigne par une différence entre la valeur de fréquence souhaitée et la première valeur de fréquence afin d'obtenir un second produit, ajouter le premier produit et le second produit afin d'obtenir une première somme, et diviser la première somme par la première différence afin d'obtenir la nouvelle valeur de consigne. Selon un mode de réalisation, l'étape consistant à déterminer une valeur de fréquence d'oscillateur d'un oscillateur comprend en outre les étapes consistant à : recevoir un signal de synchronisation, et compter un nombre de cycles d'horloge de l'oscillateur entre deux occurrences consécutives du signal de synchronisation. Selon un mode de réalisation, le procédé comprend en outre l'étape consistant à ajuster la fréquence du second oscillateur afin de maintenir une différence de fréquence par rapport au premier oscillateur. Selon un mode de réalisation, le procédé comprend en outre l'étape consistant à sélectionner la seconde valeur de consigne de fréquence de telle sorte que la différence entre la première valeur de consigne et la seconde valeur de consigne est une puissance de deux. s Des modes de réalisation de la présente invention concernent également un circuit d'ajustement de fréquence d'horloge comprenant : un premier oscillateur pour générer un premier signal d'horloge et pouvant être réglé sur une première valeur de consigne de fréquence, des moyens pour déterminer la fréquence du premier oscillateur dans un intervalle de temps, et des moyens pour ajuster la fréquence du premier oscillateur en fonction de la fréquence déterminée. Le circuit comprend en outre : un second oscillateur pour générer un second signal d'horloge et pouvant être réglé sur une seconde valeur de consigne de fréquence, des moyens pour déterminer la fréquence du second oscillateur dans l'intervalle de temps, les moyens d'ajustement déterminent une nouvelle valeur de consigne de fréquence à partir des première et seconde valeurs de fréquence, des première et seconde valeurs de consigne, et d'une valeur de fréquence souhaitée, et des moyens pour appliquer la nouvelle valeur de consigne de fréquence à l'un des oscillateurs. Selon un mode de réalisation, les moyens pour déterminer la fréquence sont des compteurs, chacun recevant en entrée un des signaux d'horloge, et fournissant en sortie une valeur de décompte représentative du nombre de cycles d'horloge comptés dans un intervalle de temps. Selon un mode de réalisation, le premier oscillateur et le second oscillateur sont des oscillateurs en anneau, chacun comprenant M circuits à retard, M multiplexeurs, et un inverseur. Selon un mode de réalisation, le circuit comprend en outre des registres pour stocker les valeurs de consigne. Selon un mode de réalisation, le circuit reçoit des signaux de synchronisation délimitant l'intervalle de temps. Selon un mode de réalisation, le signal de synchronisation est un signal d'entretien envoyé en respectant la norme USB 2.0. Des modes de réalisation de la présente invention concernent également un procédé d'ajustement de la fréquence d'horloge d'un dispositif USB, comprenant les étapes consistant à : fournir un dispositif USB comprenant un circuit d'ajustement de fréquence d'horloge selon l'invention, recevoir un signal de synchronisation au moyen d'une interface de communication du dispositif USB, et mettre en oeuvre le procédé selon l'invention. Des modes de réalisation de la présente invention concernent également un dispositif fonctionnant en accord avec la norme USB 2.0 et comprenant : un circuit d'interface pour recevoir un signal de données comprenant un signal de synchronisation, et un microcontrôleur relié au circuit d'interface et à un circuit d'ajustement de fréquence d'horloge selon l'invention. Des modes de réalisations de la présente invention vont maintenant être décrits à titre non limitatif, en relation avec les figures jointes parmi lesquelles : - La figure 1 précédemment décrite illustre un circuit d'ajustement de fréquence d'horloge conventionnel, - La figure 2 représente sous forme de blocs un dispositif comprenant un circuit d'ajustement de fréquence d'horloge d'oscillateur selon un mode de réalisation de l'invention, - La figure 3 est un graphique de la relation entre la valeur de fréquence de l'oscillateur et la valeur de consigne de l'oscillateur pour le circuit d'ajustement de fréquence de la figure 2, - La figure 4 est un schéma de principe d'un oscillateur présent dans le circuit d'ajustement de fréquence de la figure 2, - La figure 5 est un schéma de principe d'un mode de réalisation du circuit d'ajustement de fréquence de la figure 2, - La figure 6 est un organigramme d'un procédé de détermination d'une valeur de correction de fréquence selon le mode de réalisation de la figure 5, et - La figure 7 est un schéma de principe d'un autre mode de réalisation du circuit d'ajustement de fréquence de la figure 2. La figure 2 représente un dispositif DV comprenant une interface de communication ICT, un microcontrôleur MC, et un circuit d'ajustement de fréquence d'horloge CFC selon un mode de réalisation de l'invention. Le dispositif DV est relié à un contrôleur hôte HC via le circuit d'interface ICT au moyen d'un bus BS. Le microcontrôleur MC est relié au circuit d'interface ICT et au circuit CFC au moyen de fils de connexion. Le circuit CFC comprend un oscillateur OSC1, un oscillateur OSC2, un circuit de détermination de fréquence d'oscillateur DCT1, un circuit de détermination de fréquence d'oscillateur DCT2, et un circuit de calcul de fréquence FCT. Les oscillateurs OSC1, OSC2 sont chacun réglés sur une "valeur de consigne" de fréquence S1, S2, respectivement. La valeur de consigne correspond à un ajustement de fréquence (retard) qui peut être appliqué à l'oscillateur pour ajuster sa fréquence, à la hausse ou à la baisse, en sortie. Un signal de données DS est envoyé et reçu du contrôleur hôte HC et du dispositif DV au moyen du bus BS. Un signal de synchronisation SNC, tel qu'un signal d'entretien ou un signal de début de trame selon la norme USB 2.0, est inclus dans le signal de données et transféré au microcontrôleur MC via le circuit d'interface ICT. Le microcontrôleur MC transfère ensuite le signal SNC au circuit CFC. Le signal de synchronisation SNC définit des intervalles de temps, un intervalle de temps représentant le temps entre deux occurrences ou impulsions consécutives du signal SNC. Le microcontrôleur MC fournit également, au circuit de calcul de fréquence FCT, une valeur de fréquence souhaitée F3 correspondant à la fréquence de signal d'horloge requise pour ses besoins en termes de transfert de données, par exemple 6000 KHz. Lors d'un premier intervalle de temps Oti, l'oscillateur OSC1 fonctionne avec une valeur de consigne S1, et génère un signal d'horloge CLK1 présentant une valeur de fréquence F1. Le signal d'horloge CLK1(F1) est fourni au microcontrôleur MC pour ses besoins et au circuit DCT1. Le circuit de détermination DCT1 détermine la fréquence du signal d'horloge en entrée et fournit en sortie la fréquence F1 au circuit FCT. L'oscillateur OSC2 fonctionne avec une valeur de consigne S2, et génère un signal d'horloge CLK2 présentant une valeur de fréquence F2. Le signal d'horloge CLK2(F2) est fourni au circuit DCT2. Le circuit de détermination DCT2 détermine la fréquence du signal d'horloge en entrée et fournit en sortie la fréquence F2 au circuit FCT. Le circuit de calcul de fréquence FCT calcule ensuite une nouvelle valeur de consigne Sr à partir des valeurs de fréquence F1, F2, des valeurs de consigne S1, S2, et de la valeur de fréquence souhaitée F3. La nouvelle valeur de consigne Sr est appliquée à l'oscillateur OSC1 lors d'un intervalle de temps suivant Ati+1 afin d'obtenir la fréquence souhaitée F3 en sortie de l'oscillateur OSC1. De manière optionnelle, une nouvelle valeur de consigne S2' peut être déterminée et appliquée à l'oscillateur OSC2 de façon similaire. La figure 3 est un graphique illustrant la relation entre les valeurs de fréquence F et les valeurs de consigne S des oscillateurs OSC1, OSC2 lors d'un intervalle de temps At,. Un point P1 correspond à la fréquence Fl de l'oscillateur OSC1 et à sa valeur de consigne S1. Un point P2 correspond à la fréquence F2 de l'oscillateur OSC2 et à sa valeur de consigne S2. Une courbe de réponse RC est extrapolée entre les points Pl, P2. Un point P3 correspond à la fréquence souhaitée F3 de l'oscillateur OSC1 et à la nouvelle valeur de consigne si' à appliquer à l'oscillateur OSC1 lors de l'intervalle de temps suivant Oti,l afin d'obtenir ladite fréquence souhaitée. Dans ce mode de réalisation, les oscillateurs OSC1, OSC2 sont illustrés comme présentant des fréquences F1, F2 et des valeurs de consigne S1, S2 respectivement supérieures et inférieures à la fréquence souhaitée F3 et à la valeur de consigne Sl'. Il sera compris que dans d'autres modes de réalisation les fréquences F1, F2 et les valeurs de consigne S1, S2 peuvent toutes être supérieures ou inférieures à la fréquence F3, la valeur de consigne S1'. Par conséquent, la valeur de consigne Sr peut être déterminée à l'aide des valeurs F1, S1, F2, S2, F3 en exploitant les relations entre les points P1, P2, P3. Par exemple, il est bien connu que pour trouver la pente m d'une ligne définie par deux points p1(x1, yl) et p2(x2, y2), il est possible d'utiliser l'équation générale suivante : m=(yl-y2)/(xl-x2) dans laquelle m est la pente et x1, x2, yl, y2 sont les coordonnées des deux points pl, p2. Le circuit d'ajustement de fréquence d'horloge CFC, et plus particulièrement le circuit de calcul de fréquence FCT illustré plus haut dans la figure 2, calcule la nouvelle valeur de consigne de fréquence Sr afin d'obtenir la fréquence souhaitée F3 en mettant en oeuvre les équations illustrées ci-après. Spécifiquement, la nouvelle valeur de consigne S1' peut être calculée grâce aux équations suivantes et aux première et seconde valeurs de fréquence F1, F2, aux première et seconde valeurs de consigne S1, S2, et à la valeur de fréquence souhaitée F3. La pente m de la courbe de réponse RC passant par les points Pl, P2, P3 est égale à : !éq- 11 m=(F1-F3) / (Sl-S1')=(F3-F2) / (Sl'-S2)=(F1-F2) / (S1-S2) En utilisant uniquement le premier terme de l'équation 1, la pente m est égale à : [éq. 2] m= (F1-F3) / (S1-S1' ) Ce qui résout S1' . [éq. 3] S1'=S1+(F1-F3)/m Le terme (F1-F3)/m est une "correction" CR qui est ajoutée à si. Cette correction CR peut être une valeur négative, qui dépend des points P1, P2 qui sont inférieurs ou supérieurs au point P3. Dans ce cas, la valeur de consigne S1 de l'oscillateur OSC1 est diminuée au lieu d'être augmentée afin d'obtenir la nouvelle valeur de consigne S1'. Puisque F1, F2, S1, S2 sont des valeurs connues, la pente m de la courbe de réponse RC peut être directement calculée en utilisant le dernier terme de l'équation 1 comme suit : [éq. 4] m= (F1-F2) / (S1-S2) Par conséquent, la nouvelle valeur de consigne Sr peut être calculée en remplaçant l'équation 4 dans l'équation 3 comme suit : [éq. 5] S1'=51+ (F1-F3) / [ (Fl-F2) / (Sl-S2) ] La figure 4 est un schéma de principe d'un oscillateur OSC, représentatif de chaque oscillateur OSC1, OSC2 selon un mode de réalisation de l'invention. L'oscillateur OSC est un oscillateur en anneau comprenant une porte inverseuse IG, M circuits à retard DL1 à DLM, et M circuits multiplexeurs MUX1 à MUXM, pour un total M de paires retard-multiplexeur DL-MUX. Le nombre maximum M de paires retard-multiplexeur peut aller de quelques paires à une centaine ou davantage, selon le degré de précision requis, l'espace disponible pour l'oscillateur, etc. Chaque multiplexeur MUX1 à MUXM présente une entrée recevant un signal depuis son circuit à retard DL1 à DLM correspondant, et une entrée recevant un signal qui contourne le circuit à retard. Chaque multiplexeur est contrôlé par la valeur de consigne, par exemple un signal de contrôle CS°, CS1r" CSM obtenu à partir d'un décodage (non représenté sur la figure 4) de la valeur de consigne. La porte inverseuse IG se situe après le dernier multiplexeur MUXM et fournit le signal d'horloge oscillant CLK, qui est également fourni à la première paire retard-multiplexeur DLI-MUX1, A titre d'exemple, pour un oscillateur comprenant un total de M=32 paires retard-multiplexeur, une valeur de consigne S=10 conduira dix des multiplexeurs à sélectionner l'entrée de son circuit à retard correspondant, diminuant la fréquence en sortie de l'oscillateur de dix fois le retard du circuit à retard Iz DL. S'il est ultérieurement nécessaire d'augmenter la fréquence de l'oscillateur, la valeur de consigne peut être abaissée, par exemple à S=8 afin de désélectionner deux des circuits à retard, augmentant la fréquence en sortie de deux fois la valeur du retard. Ainsi, selon la valeur de consigne de l'oscillateur, un nombre correspondant de multiplexeurs sélectionnent l'entrée retardée. Un pas de fréquence FS est défini comme le résultat en sortie de l'oscillateur de la différence de nombre de cycles d'horloge N en raison d'un ajustement d'une seule valeur de consigne (en sélectionnant ou désélectionnant un circuit à retard DL de l'oscillateur). Il doit être compris que plus la valeur de consigne est élevée, plus il y a de multiplexeurs activés pour sélectionner les entrées retardées, plus le retard est important, et ainsi plus le nombre de cycles d'horloge est faible et plus la fréquence d'horloge est basse. Lors d'une phase de conception des oscillateurs, le retard de chaque circuit à retard est calculé, et le nombre de cellules à retard est choisi de telle sorte que la fréquence cible peut être atteinte dans toutes les conditions de travail meilleur scénario, scénario typique et pire scénario. Le nombre de circuits retard-multiplexeurs qui peuvent être sélectionnés par les signaux de contrôle parmi le nombre total M de paires retard-multiplexeur disponibles pour un oscillateur est compris entre un nombre minimum Smin et un nombre maximum Smax. En général, le nombre minimum Smin est égal à zéro et le nombre maximum Sr. est égal au nombre total M de paires retard-multiplexeur, mais en fonction de la conception et de la fabrication de l'oscillateur, ces valeurs peuvent différer. Par exemple, il peut être trouvé que pour que l'oscillateur soit capable d'atteindre la fréquence cible, au moins cinq circuits à retard doivent toujours être sélectionnés, dans ce cas Smin=5 . De préférence, la sélection des circuits à retard conduit à un changement linéaire correspondant de la fréquence en sortie de l'oscillateur. De plus, les oscillateurs OSC1, OSC2 sont de préférence conçus pour être aussi identiques que possible, pour obtenir la meilleure précision possible dans le calcul de la nouvelle ou des nouvelles valeurs de consigne. La figure 5 est un schéma de principe d'un circuit d'ajustement de fréquence d'horloge CFC1 selon un mode de réalisation de l'invention. Le circuit CFC1 comprend les oscillateurs OSC1, OSC2, les circuits de détermination de fréquence DCT1, DCT2, et un circuit de calcul de fréquence FCT1. Lors d'un premier intervalle de temps At,, l'oscillateur OSC1 fonctionne avec une valeur de consigne S1, et génère un signal d'horloge CLK1 présentant une valeur de fréquence F1. Le signal d'horloge CLKl(F1) est fourni au microcontrôleur MC (non représenté) pour ses besoins et au circuit DCT1. Le circuit de détermination DCT1 est, dans ce mode de réalisation, un compteur recevant en entrée le signal de synchronisation SNC et le signal d'horloge CLK1. Lors de la réception d'une première occurrence du signal de synchronisation SNC, le circuit DCT1 commence à compter le nombre de cycles d'horloge du signal d'horloge CLK1 sur son entrée. Lors de la réception d'une seconde occurrence du signal de synchronisation SNC, le circuit DCT1 arrête de compter le nombre de cycles d'horloge et fournit ensuite en sortie une valeur de décompte de cycles d'horloge N1 au circuit de calcul de fréquence FCT1. De la même façon, l'oscillateur OSC2 fonctionne avec une valeur de consigne S2, et génère un signal d'horloge CLK2 présentant une valeur de fréquence F2. Le signal d'horloge CLK2(F2) est fourni au circuit DCT2, qui reçoit également en entrée le signal de synchronisation SNC et compte le nombre de cycles d'horloge du signal d'horloge CLK2 pendant deux occurrences du signal de synchronisation. Le circuit de détermination DCT2 fournit en sortie une valeur de décompte de cycles d'horloge N2 au circuit de calcul de fréquence FCT1. Le circuit FCT1 comprend un registre REG1, un registre REG2, et une unité de calcul CUl. Les registres REG1, REG2 reçoivent chacun en entrée la valeur de consigne actuelle de l'oscillateur OSC1, OSC2 (ici les valeurs de consignes S1, S2), le signal de synchronisation SNC, et un signal d'initialisation INT fourni par le microcontrôleur MC par exemple. Initialement, pour la première utilisation du dispositif, le registre REG1, REG2 est chargé avec une valeur de consigne déterminée par exemple par le microcontrôleur, et l'oscillateur OSC1, OSC2 est également réglé sur cette valeur de consigne. Puis, sur réception d'une occurrence du signal de synchronisation SNC, le registre REG1, REG2 est chargé avec la valeur de consigne actuelle S1, S2 de l'oscillateur OSC1 et fournit en sortie la valeur S1, S2 à l'unité de calcul CU1. L'unité de calcul CU1 comprend un comparateur 11, un comparateur 12, un comparateur 13, un diviseur 14, un diviseur 15, un sommateur 16, et un sommateur 17. Le comparateur 11 reçoit sur une entrée la valeur de décompte N1 du circuit DCT1 et sur une autre entrée la valeur de décompte souhaitée N3 du microcontrôleur MC (non représenté sur la figure 5). Le comparateur 11 compare les deux valeurs, et détermine laquelle est la plus grande. C'est-à-dire, si la fréquence Fl de l'oscillateur OSC1 doit être augmentée ou diminuée pour atteindre la fréquence souhaitée F3. En fonction de cette comparaison, le comparateur 11 effectue N3-N1 ou N1-N3, et fournit en sortie une différence ANx, représentant une différence entre la valeur de décompte réelle N1 de l'oscillateur OSC1 et la valeur de décompte souhaitée N3 de l'oscillateur OSC1. Le comparateur 12 reçoit sur une entrée la valeur de décompte N1 du circuit DCT1 et sur une autre entrée la valeur de décompte N2 du circuit DCT2. Le comparateur 12 effectue N2-N1 ou Nl-N2, en fonction de l'oscillateur OSC1, OSC2 qui présente la valeur de décompte la plus élevée, et fournit en sortie une différence ANr, représentant la différence de valeur de décompte N1, N2 des oscillateurs OSC1, OSC2. Le comparateur 13 reçoit sur une entrée la valeur de consigne S1 du registre REG1, et sur une autre entrée la valeur de consigne S2 du registre REG2. Selon l'oscillateur qui présente la valeur de consigne la plus élevée, le comparateur 13 effectue S2-S1 ou S1-S2, et fournit en sortie une différence de valeurs de consigne AS, représentant la différence de valeurs de consigne S1, S2 des oscillateurs OSC1, OSC2. Le diviseur 14 reçoit sur une entrée la différence ANr du comparateur 12, et sur une autre entrée la différence AS du comparateur 13. Le diviseur 14 effectue une division de la première entrée par la seconde entrée ANr/AS, afin de trouver la pente m, tel qu'illustré dans l'équation 4 ci-dessus. La pente correspond au pas de fréquence FS entre les deux oscillateurs OSC1, OSC2. Le diviseur 15 reçoit sur une entrée la différence ANx du comparateur 11, et sur une autre entrée le pas de fréquence FS du diviseur 14. Le diviseur 15 effectue une division de la première entrée par la seconde entrée ANx/FS, afin de trouver la correction CR selon l'équation 3 ci-dessus. Le sommateur 16 reçoit sur une entrée la correction CR du diviseur 15, et sur une autre entrée la valeur de consigne S1 du registre REG1. Ensuite, le sommateur 16 ajoute la correction CR ou la soustrait en fonction de la valeur de consigne S1, en accord avec l'équation 3. Le sommateur 16 fournit ensuite la nouvelle valeur de consigne Sr à l'oscillateur OSC1, qui ajuste sa fréquence en conséquence afin d'obtenir le décompte souhaité N3. La nouvelle valeur de consigne Sr est également chargée dans le registre REG1 (non représenté sur la figure 5), en remplaçant la valeur de consigne précédente S1. Le sommateur 17 reçoit sur une entrée la correction CR du diviseur 15, et sur une autre entrée la valeur de consigne S2 du registre REG2. Le sommateur 17 ajoute la correction CR ou la soustrait en fonction de la valeur de consigne S2, puis fournit la nouvelle valeur de consigne S2' à l'oscillateur OSC2, qui ajuste sa fréquence en conséquence. La nouvelle valeur de consigne S2' est également chargée dans le registre REG2 (non représenté sur la figure 5), en remplaçant la valeur de consigne précédente S2. Il est préférable mais non nécessaire de modifier la valeur de consigne S2 de l'oscillateur OSC2 chaque fois que la valeur de consigne S1 de l'oscillateur OSC1 est modifiée afin de maintenir une différence de valeurs de consigne et ainsi de fréquences en sortie de chaque oscillateur. De plus, il est préférable de ne pas régler les valeurs de consigne de chaque oscillateur de telle sorte qu'elles soient égales à la même valeur. Autrement, si la différence de valeurs de consigne OS=O, une correction ne peut être calculée (division par zéro) par le diviseur 14 même si les nombres de cycle d'horloge N diffèrent pour un intervalle de temps donné. Dans un mode de réalisation, la différence AS entre S1 et S2 est choisie de telle sorte qu'elle est toujours une puissance de 2. Cela simplifie la division par le diviseur 14 pour trouver le pas de fréquence FS, puisque diviser un nombre par deux revient à un déplacement d'un bit vers la droite du résultat, le bit le plus faible étant soit négligé soit déplacé en position décimale. Ce mode de réalisation donne un diviseur à cycle pour un faible coût. Par exemple, si S1 est réglé sur 0, alors S2 peut être réglé sur 2, 4, 8, 16, 32, etc. pour obtenir une différence AS=IS1-S21=2x. Ainsi, après l'application d'une correction CR à l'oscillateur OSC1, l'oscillateur OSC2 peut également être ajusté pour maintenir une différence d'une puissance de deux 2X avec l'oscillateur OSC1. De préférence, une différence maximum AS est maintenue entre les valeurs de consigne S1, S2 pour une meilleure précision. Exemples numériques A titre de premier exemple, il est supposé que lors de l'intervalle de temps Ati, N1=6500, 51=16, N2=5500, 52=24, et N3=6000. L'unité de calcul CU1 calcule ANx=500, ANr=1000, et A5=8. Le pas de fréquence FS=1000/8=125, et la correction CR=500/125=4. La nouvelle valeur de consigne Sr est égale à 16+4=20 pour augmenter le retard de l'oscillateur OSC1 et obtenir le décompte souhaité de N3=6000, qui correspond à la fréquence F3 de 6000 KHz. L'oscillateur OSC2 peut être augmenté de la même correction pour une valeur de consigne S2'=28 afin de maintenir une différence de fréquence AS entre les deux oscillateurs OSC1, OSC2. Lors de l'intervalle de temps suivant At,,I, N1=6000, 51=20, N2=5100, 52=28, et N3=6000. Comme la différence ONx entre le décompte N1 de l'oscillateur OSC1 et le décompte souhaité N3 de l'oscillateur OSC1 est égale à 0, la fréquence de l'oscillateur OSC1 ne nécessite pas d'être ajustée et l'ajustement de la fréquence de l'oscillateur est atteinte après un seul intervalle de temps. la Si pour un intervalle de temps At,,+ ultérieur les fréquences des oscillateurs OSC1, OSC2 commencent à dériver, par exemple en raison d'une augmentation de température lors du fonctionnement, la différence entre le décompte N1 de l'oscillateur OSC1 et le décompte attendu N3 ne sera plus égale à zéro, et l'ajustement de fréquence peut être effectué à nouveau. I1 sera également compris qu'un nombre non entier peut être calculé pour la valeur de consigne Sl'. Dans ce cas, la valeur de consigne Si' appliquée à l'oscillateur OSC1 peut être arrondie au nombre entier suivant ou précédent, puisqu'il n'est pas possible d'ajouter ou de soustraire une fraction d'un circuit à retard DL. Le décompte réel en sortie de l'oscillateur ne sera pas exactement égal au décompte souhaité, mais sera très certainement dans la plage de précision acceptable de l'oscillateur. A titre d'exemple afin d'illustrer ce dernier point, il est supposé que N1=6100, 51=20, N2=6600, 52=4, et N3=6000. L'unité de calcul CU1 calcule ONx=100, ANr=500, et M=16. Le pas de fréquence FS=500/16=31,25, et la correction CR=100/31,25=3,2, qui est arrondie à 3. La nouvelle valeur de consigne Sr est réglée à 23 pour diminuer la fréquence de l'oscillateur OSC1 afin d'obtenir un décompte d'environ 6006, qui est dans la plage de précision comprise entre 5910 et 6090 pour un transfert de donnée d'une précision de ± 1,5% de la fréquence souhaitée, tel qu'exigé par la norme USB 2.0. La figure 6 est un diagramme d'un procédé de calcul de correction CR selon un mode de réalisation. Le procédé illustré sur la figure 6 comprend des étapes ST1 à ST6 utilisant le diviseur 15 de la figure 5 dans le cas où le pas de fréquence FS n'est pas un nombre entier. Dans ce mode de réalisation, un simple diviseur à décalage tel que le diviseur 14 n'est pas utilisé. Un diviseur dichotomique est utilisé, qui nécessite plusieurs cycles mais présente un faible coût. Lors de l'étape ST1, la correction CRi est réglée sur (Smax+Smin) /2. Lors de l'étape ST2, une différence absolue entre le produit de la correction et du pas de fréquence CRi*FS et la différence ONx entre N1 et N3 est comparée avec le pas de fréquence FS divisé par deux. Si la différence absolue est inférieure à la moitié du pas de fréquence FS, la correction est adaptée à l'ajustement de fréquence et le procédé de calcul de la correction est terminé. La correction CRi est fournie aux sommateurs 16, 17. Sinon, si la réponse lors de l'étape ST2 est non, on détermine lors de l'étape ST3 si le produit CRi*FS est supérieur à la différence ONx. Si la réponse est oui, la correction doit être diminuée, et on passe à l'étape ST4. Sinon, si la réponse à l'étape ST3 est non, la correction doit être augmentée, et on passe à l'étape ST5. Lors de l'étape ST4, la correction est diminuée en réglant une nouvelle correction CRi+i égale à la somme des corrections CRi, Smin, divisée par deux. On retourne à l'étape ST2, où la nouvelle valeur de correction CRi+1 est utilisée. Sinon, lors de l'étape ST5, la correction est augmentée en réglant une nouvelle correction CRi+1 égale à la somme des corrections CRi, Smax, divisée par deux. Le procédé retourne à l'étape ST2. A titre d'exemple, si Smin=O, Smax 32, FS=60, et ANx=500, alors CR1=16, et le calcul à l'étape ST2 donne 116*60-5001=460, supérieur à 60/2=30. Le résultat du calcul à l'étape ST13 est que la correction doit être diminuée. A l'étape ST15, la nouvelle correction CR2= (16+0) /2=8. Le procédé retourne à l'étape ST2, où le calcul I8*60-5001=20, inférieur à 30. La correction de 8 est par conséquent ajoutée à la valeur de consigne S1 et la valeur de consigne S2 ou soustraite à la valeur de consigne S1 et la valeur de consigne S2. Il est clair pour l'homme de l'art que le procédé d'ajustement de la fréquence d'horloge d'un oscillateur peut être effectué différemment en utilisant les fréquences F1, F2, les valeurs de consigne S1, S2, et la valeur de fréquence souhaitée F3. Si l'équation 1 est considérée à nouveau, la multiplication croisée des deux premiers termes donne : (éq. 6] (Fl-F3) * (Sl' -S2) _ (F3-F2) * (S1-Sl' ) Après avoir multiplié les deux binômes de chaque côté, en regroupant les termes Sr d'un côté, et en excluant les termes S on obtient le résultat : [éq- 7] S1'=[Sl* (F3-F2)+S2* (Fl-F3) ] / (F1-F2) La figure 7 est un schéma de principe d'un circuit d'ajustement de fréquence d'horloge CFC2 selon un autre mode de réalisation de l'invention, mettant en oeuvre le calcul de l'équation 7. Le circuit CFC2 comprend les oscillateurs OSC1, OSC2, des circuits de détermination de fréquence DCT1, DCT2, un tableau de correspondances LUT, et un circuit de calcul de fréquence FCT2. Le circuit de calcul de fréquence FCT2 comprend les registres REG1, REG2, et une unité de calcul CU2. Les oscillateurs OSC1, OSC2, les circuits DCT1, DCT2, et les registres REG1, REG2 présentent les mêmes entrées et sorties que celles décrites en relation avec la figure 5, et ne seront pas décrits à nouveau. L'unité de calcul CU2 comprend un comparateur 21, un comparateur 22, un comparateur 23, un multiplicateur 24, un sommateur 26, et un diviseur 27. Le comparateur 21 reçoit sur une entrée la valeur de décompte N1 du circuit DCT1, et sur une autre entrée la valeur de décompte souhaitée N3 du microcontrôleur MC (non représenté sur la figure 7). Le comparateur 21 compare les deux valeurs, et détermine laquelle est la plus grande. En fonction de cette comparaison, le comparateur 21 effectue N3-N1 ou Nl-N3, et fournit en sortie une différence AN1, représentant une différence souhaitée de décompte de l'oscillateur entre la valeur de décompte N1 de l'oscillateur OSC1 et la valeur de décompte souhaitée N3 de l'oscillateur OSC1. Le comparateur 22 reçoit sur une entrée la valeur de décompte N1 du circuit DCT1, et sur une autre entrée la valeur de décompte N2 du circuit DCT2. Selon l'oscillateur qui présente la fréquence la plus élevée, le comparateur 22 effectue N2-N1 ou Nl-N2, et fournit en sortie une différence ON, représentant une différence réelle de décompte de l'oscillateur. Le comparateur 23 reçoit sur une entrée la valeur de décompte N2 du circuit DCT2, et sur une autre entrée la valeur de décompte souhaitée N3. Le comparateur 23 compare les deux valeurs, et effectue N3-N2 ou N2-N3, et fournit en sortie une différence AN2, représentant une différence souhaitée de décompte de l'oscillateur entre la valeur de décompte N2 de l'oscillateur OSC2 et la valeur de décompte souhaitée N3 de l'oscillateur OSC1. Le multiplicateur 24 reçoit sur une entrée la différence ON2 du comparateur 23, et sur une autre entrée la valeur de consigne S1 du registre REG1. Le multiplicateur 24 multiplie ces deux valeurs, et fournit le produit Sl*AN2 en sortie. De façon similaire, le multiplicateur 25 reçoit sur une entrée la différence AN1 du comparateur 21, et sur une autre entrée la valeur de consigne S2 du registre REG2. Le multiplicateur 25 multiplie ces deux valeurs, et fournit le produit S2*ON1 en sortie. Le sommateur 26 reçoit sur une entrée le produit Sl*AN2 du multiplicateur 24, et sur une autre entrée le produit S2*AN1 du multiplicateur 25. Le sommateur 26 ajoute ces deux produits, et fournit la somme S1*AN2+S2*AN1 en sortie. Enfin, le diviseur 27 reçoit sur une entrée la somme Sl*ON2+S2*AN1 du sommateur 26, et sur une autre entrée la différence ON du comparateur 22. I1 divise la première entrée par la seconde, et fournit le résultat, la nouvelle valeur de consigne S1', à l'oscillateur OSC1 et au registre REG1. L'oscillateur OSC1 modifie sa fréquence en conséquence, et le registre REG1 remplace la valeur de consigne S1 par 1a nouvelle valeur de consigne S1' (non illustré sur la figure 7). La table de correspondances LUT reçoit en entrée la nouvelle valeur de consigne Sr et fournit en sortie une nouvelle valeur de consigne S2' correspondante, qui est fournie à l'oscillateur OSC2 et au registre REG2 (non illustré sur la figure 7). A titre d'exemple numérique final illustrant le second mode de réalisation de l'invention, les mêmes valeurs que le premier exemple numérique sont utilisées pour illustrer le fait que les mêmes résultats peuvent être obtenus de diverses autres façons. Il est ainsi encore supposé que N1=6500, S1=16, N2=5500, 52=24, et N3=6000. L'unité de calcul CU2 calcule AN1=500, ON=1000, et AN2=500. S1*AN2=8000, S2*AN1=12000, la somme des deux termes est 20000, et la nouvelle valeur de consigne Sr est égale à 20000/1000=20, ce qui correspond au même résultat que celui obtenu précédemment. La nouvelle valeur de consigne Sr est fournie à la table de correspondances LUT, qui fournit une nouvelle valeur de consigne S2'=28 en sortie à l'oscillateur OSC2 et au registre REG2 (non représenté sur la figure 7). Il est clair pour l'homme de l'art que divers autres modes de réalisation de l'invention peuvent être prévus. En particulier, des modes de réalisations alternatifs d'un oscillateur peuvent être prévus. Par exemple, au lieu d'un oscillateur en anneau comprenant M circuits à retard et seulement un inverseur, chaque oscillateur peut comprendre une pluralité d'inverseurs qui sont sélectionnés ou désélectionnés en conséquence. De plus, il sera compris par l'homme de l'art que les oscillateurs OSC1, OSC2 ne sont pas nécessairement des oscillateurs en anneau, mais peuvent être n'importe quel type d'oscillateur dont la fréquence peut être ajustée en pas de fréquence réguliers, et que les circuits de détermination de fréquence d'oscillateur DCT1, DCT2 peuvent être n'importe quel moyen permettant de déterminer la fréquence d'un oscillateur autrement qu'en comptant le nombre de cycles d'horloge. Les registres REG1, REG2 ne sont pas nécessairement une partie de l'unité de calcul de fréquence FCT, et peuvent se situer à l'extérieur de ce circuit. La nouvelle valeur de consigne de fréquence Sr peut être calculée par rapport à la seconde valeur de consigne S2, mais pour une précision optimale, il est préférable de calculer Sr par rapport à la valeur de consigne S1. Le procédé d'ajustement de la fréquence de l'oscillateur peut également inclure une étape de comparaison de la valeur de décompte N1 avec une première et/ou une seconde valeur seuil, par exemple 5910 et 6090 dans l'exemple décrit ci-dessus. Si la valeur de décompte N1 est inférieure ou supérieure aux valeurs seuil, alors le procédé d'ajustement peut être effectué, sinon, le procédé n'est pas effectué avant que la valeur de décompte N1 se trouve en dehors de la ou des valeurs seuil acceptables. De plus, il sera compris que dans la description qui précède, la valeur de fréquence souhaitée de 6000 KHz a été fournie à titre d'exemple uniquement, et que toute autre valeur de fréquence souhaitée peut être utilisée. Enfin, les termes "fréquence" F et "décompte" N peuvent généralement être échangés dans les équations et les dessins. 2s REVENDICATIONS1. Procédé d'ajustement d'une fréquence d'horloge d'oscillateur, comprenant les étapes consistant à : - fournir un premier oscillateur (OSC1), - appliquer une première valeur de consigne (S1) au premier oscillateur, déterminer une première valeur de fréquence d'oscillateur (F1), caractérisé en ce qu'il comprend en outre les étapes consistant à : - fournir un second oscillateur (OSC2), - appliquer une seconde valeur de consigne (S2) au second oscillateur, - déterminer une seconde valeur de fréquence d'oscillateur (F2), - déterminer une nouvelle valeur de consigne de fréquence (Sl') à partir des première et seconde valeurs de fréquence (Fl, F2), des première et seconde valeurs de consigne (S1, S2), et d'une valeur de fréquence souhaitée (F3), et - appliquer la nouvelle valeur de consigne de fréquence (Sl') à l'un des oscillateurs (OSC1). 2. Procédé selon la revendication 1, comprenant également les étapes consistant à : - compter le nombre de cycles d'horloge (Nl) du premier oscillateur (OSC1) dans un intervalle de temps (M].) afin de déterminer la première valeur de fréquence (F1), et - compter le nombre de cycles d'horloge (N2) du second oscillateur (OSC2) durant l'intervalle de temps (AtJ afin de déterminer la seconde valeur de fréquence (F2). 3. Procédé selon l'une des revendications 1 ou 2, dans lequel l'étape consistant à déterminer la nouvellevaleur de consigne (S1') comprend en outre les étapes consistant à : - déterminer une première différence (ANr) entre la première valeur de fréquence et la seconde valeur de fréquence (Fl, F2), - déterminer une seconde différence (AS), entre la première valeur de consigne de fréquence et la seconde valeur de consigne de fréquence (Sl, S2), - diviser la première différence par la seconde différence afin d'obtenir un pas de fréquence (FS), - déterminer une troisième différence (ANx), entre la première ou la seconde valeur de fréquence (F1, F2) et la valeur de fréquence souhaitée (F3), - diviser la troisième différence (ANx) par le pas de fréquence (FS) afin d'obtenir une valeur de correction (CR), et - ajouter la valeur de correction (CR) à la première valeur de consigne (S1) afin d'obtenir la nouvelle valeur de consigne (S1'). 4. Procédé selon l'une des revendications 1 ou 2, dans lequel l'étape consistant à déterminer la nouvelle valeur de consigne comprend en outre les étapes consistant à : - déterminer une première différence (AN) entre la première valeur de fréquence et la seconde valeur de fréquence (F1, F2), - multiplier la première valeur de consigne (S1) par une différence (AN2) entre la valeur de fréquence souhaitée (F3) et la seconde valeur de fréquence (F2) afin d'obtenir un premier produit (Sl*AN2), - multiplier la seconde valeur de consigne (S2) par une différence (AN1) entre la valeur de fréquence souhaitée (F3) et la première valeur de fréquence (Fl) afin d'obtenir un second produit (S2*AN1),- ajouter le premier produit (Sl*AN2) et le second produit (S2*ON1) afin d'obtenir une première somme (Sl*ON2+S2*AN1), et - diviser la première somme (Sl*AN2+S2*ON1) par la première différence (ON) afin d'obtenir la nouvelle valeur de consigne (Sl'). 5. Procédé selon l'une des revendications 1 à 4, dans lequel l'étape consistant à déterminer une valeur de fréquence d'oscillateur d'un oscillateur comprend en outre les étapes consistant à : - recevoir un signal de synchronisation (SNC), et - compter un nombre de cycles d'horloge (N1, N2) de l'oscillateur (OSC1, OSC2) entre deux occurrences consécutives du signal de synchronisation. 6. Procédé selon l'une des revendications 1 à 5, comprenant en outre l'étape consistant à ajuster la fréquence du second oscillateur (OSC2) afin de maintenir une différence de fréquence par rapport au premier oscillateur (OSC1). 7. Procédé selon la revendication 6, comprenant en outre l'étape consistant à sélectionner la seconde valeur de consigne de fréquence (S2') de telle sorte que la différence entre la première valeur de consigne et la seconde valeur de consigne est une puissance de deux. 8. Circuit d'ajustement de fréquence d'horloge comprenant : - un premier oscillateur (OSC1) pour générer un premier signal d'horloge (CLK1) et pouvant être réglé sur une première valeur de consigne de fréquence (S1), - des moyens pour déterminer (DCT1) la fréquence du premier oscillateur dans un intervalle de temps (Ati), et- des moyens pour ajuster (FCT, FCT1, FCT2) la fréquence (F1) du premier oscillateur en fonction de la fréquence déterminée, caractérisé en ce qu'il comprend en outre : - un second oscillateur (OSC2) pour générer un second signal d'horloge (CLK2) et pouvant être réglé sur une seconde valeur de consigne de fréquence (S2), - des moyens pour déterminer (DCT2) la fréquence du second oscillateur dans l'intervalle de temps (Oti), - les moyens d'ajustement déterminent une nouvelle valeur de consigne de fréquence (S1') à partir des première et seconde valeurs de fréquence (F1, F2), des première et seconde valeurs de consigne (S1, S2), et d'une valeur de fréquence souhaitée (F3), et - des moyens pour appliquer la nouvelle valeur de consigne de fréquence (S1') à l'un des oscillateurs (OSC1). 9. Circuit selon la revendication 8, dans lequel les moyens pour déterminer la fréquence (DCT1, DTC2) sont des compteurs, chacun recevant en entrée un des signaux d'horloge (CLK1, CLK2), et fournissant en sortie une valeur de décompte (N1, N2) représentative du nombre de cycles d'horloge comptés dans un intervalle de temps 10. Circuit selon l'une des revendications 8 ou 9, dans lequel le premier oscillateur et le second oscillateur (OSC1, OSC2) sont des oscillateurs en anneau, chacun comprenant M circuits à retard (DL), M multiplexeurs (MUX), et un inverseur (IG1). 11. Circuit selon l'une des revendications 8 à 10, comprenant en outre des registres (REG1, REG2) pour stocker les valeurs de consigne (Sl, S2, Sl', S2'). 12. Circuit selon l'une des revendications 8 à 11, dans lequel le circuit reçoit des signaux de synchronisation (SNC) délimitant l'intervalle de temps (,àt,). 13. Circuit selon la revendication 12, dans lequel le signal de synchronisation (SNC) est un signal d'entretien envoyé en respectant la norme USB 2.0. 14. Procédé d'ajustement de la fréquence d'horloge d'un dispositif USB (DV), comprenant les étapes consistant à : - fournir un dispositif USB comprenant un circuit d'ajustement de fréquence d'horloge (CFC, CFC1, CFC2) selon l'une des revendications 8 à 13, - recevoir un signal de synchronisation (SNC) au moyen d'une interface de communication (ICT) du dispositif USB, et mettre en oeuvre le procédé selon l'une des revendications 1 à 7. 15. Dispositif (DV) fonctionnant en accord avec la norme USB 2.0 et comprenant : - un circuit d'interface (ICT) pour recevoir un signal de données (DS) comprenant un signal de synchronisation (SNC), et - un microcontrôleur (MC) relié au circuit d'interface et à un circuit d'ajustement de fréquence d'horloge (CFC, CFC1, CFC2) selon l'une des revendications 8 à 13.