Brevet FR2998408A1 — publié le 20140523

MATRICE DE CELLULES MEMOIRE STATIQUE A ACCES ALEATOIRE DOMAINE DE L'INVENTION La présente invention se rapporte à des cellules mémoire statique à accès aléatoire, autrement appelées SRAM (Static Random Access Memory), reposant sur une architecture de type 8T ou 10T, c'est-à-dire une cellule mémoire comprenant 8 ou 10 transistors à effet de champ, permettant de réduire considérablement les courants de fuite dans une cellule et éventuellement de réduire la consommation d'une matrice de telles cellules mémoire. L'invention trouve notamment application dans les systèmes nécessitant une longue durée de vie et une faible consommation électrique, comme par exemple les implants médicaux, l'électronique des dispositifs portables et les capteurs sans fil ou de façon générale les dispositifs autonomes en énergie. ARRIERE-PLAN TECHNOLOGIQUE Le stockage de l'information dans les cellules mémoire statiques à accès aléatoire (autrement dit les SRAM) est de plus en plus confronté au problème d'économies d'énergie qui suscite de nombreux développements dans l'industrie informatique. Par ailleurs, une diminution de la consommation doit aller de pair avec une conservation des performances des cellules mémoire, en garantissant une excellente stabilité en lecture et en écriture, et une durée de vie et une vitesse adaptées aux besoins de l'utilisateur. Depuis les premiers modèles de cellules SRAM s'appuyant sur des architectures de type 6T (c'est-à-dire constituées de 6 transistors), les cellules ayant un port de lecture séparé ont permis de faire des progrès en matière de réduction de la consommation électrique. C'est sur cette séparation entre chemin de lecture et chemin d'écriture que repose le concept des cellules SRAM de type 8T et 10T. La figure 1 représente une cellule SRAM de type 8T connue. Dans cette cellule, l'information binaire 0 ou 1 est stockée dans le coeur de la cellule SRAM constituée de deux inverseurs montés en tête-bêche 1, 1001 qui peuvent être accédés en écriture grâce à deux transistors d'activation dits pass gate 2. Ces transistors pass gate sont connectés par leurs drains de part et d'autre des deux inverseurs 1, 1001, tandis que leurs sources sont reliées respectivement à une ligne de bits en écriture 4 (communément référencée comme WBL pour « write bit line ») et une ligne de bits en écriture inverse 5 (communément référencée comme WBL pour « inverse write bit line »). L'activation des transistors pass gate 2 se fait à l'aide d'une ligne de mots en écriture 3 (communément référencée comme WWL pour « write word line »), reliée aux grilles des deux transistors pass gate 2. La lecture de l'information stockée dans les deux inverseurs 1, 1001 se fait par l'intermédiaire de deux transistors supplémentaires. Le premier transistor 6 est relié par sa grille à l'un des points de jonction des deux inverseurs 1, 1001. Le drain de ce premier transistor est connecté à une masse, pouvant être une masse virtuelle ou bien même une borne portée à un potentiel haut selon les cas, tandis que sa source est reliée au drain d'un second transistor 7. Ce second transistor est relié via sa source à une ligne de bits en lecture 9 (communément référencée comme RBL pour « read bit line »). La grille de ce second transistor est quant à elle reliée à une ligne de mots en lecture 8 (communément référencée comme RWL pour « read word line »). Ainsi, pour lire le contenu de la cellule SRAM, il suffit d'activer la grille du second transistor 7 via la ligne de mots en lecture 8 et recueillir l'information qui passe dans la ligne de bits en lecture 9. Des perfectionnements sont souhaitables afin de diminuer d'avantage les tensions d'alimentation nécessaires au fonctionnement d'une matrice de cellules SRAM, tout en conservant de bonnes performances en écriture et lecture. Notamment, deux caractéristiques doivent être optimisées : la stabilité en écriture, aussi communément référencée comme WM pour « Write Margin » et la stabilité en lecture, aussi communément référencée comme SNM pour « Static Noise Margin ». La SNM et le WM sont deux composantes essentielles qui définissent la stabilité de la cellule mémoire. Les courbes caractéristiques de WM et SNM en fonction de la tension d'alimentation VDD indiquent généralement une dégradation de la valeur de ces deux paramètres à mesure que la tension VDD diminue. Ainsi, pour une cellule SRAM 6T gravée selon une technologie 32 nm, les valeurs de WM et SNM dans la cellule (ou plutôt dans le volume de ladite cellule aussi appelé « bulk ») sont nulles à partir d'une tension VDD inférieure à 0,6 V. Or la réduction de la tension VDD, dont le carré est lié à l'énergie dynamique consommée par la cellule, est l'un des leviers qui permet de réduire la consommation électrique d'une matrice de cellules SRAM. En effet, l'équation de l'énergie totale consommée par une mémoire SRAM s'écrit E=Edyn + Estat. En diminuant VDD, on réduit donc quadratiquement l'énergie dynamique consommée par la cellule. Lorsque la tension VDD est réduite, le courant de lecture ION devient très faible et par conséquent le rapport de ce courant de lecture sur le courant de fuite IOFF (rapport noté IoN/IoFF) diminue considérablement. Or ce rapport détermine le nombre de cellules que l'on peut empiler par colonne, puisqu'au-delà d'un certain nombre de cellules le rapport IoNiloFF devient inférieur à 1, ce qui noie le courant de lecture dans le courant de fuite et empêche la lecture de l'information contenue dans la matrice. Pour cette raison, il est avantageux de trouver une solution permettant d'avoir une cellule SRAM à faible courant de fuite et fonctionnant à très basse tension afin d'éviter une limitation du nombre de cellules par colonne. L'utilisation d'un port de lecture séparé du port d'écriture permet d'obtenir une bonne stabilité en lecture à très basse tension. Ainsi la SNM reste supérieure à 0 jusqu'à des tensions d'alimentation VDD supérieures à 0,3 V. D'autre part, l'utilisation de transistors à très faible tension de seuil (également appelés « low threshold voltage » ou low VT transistors) pour les transistors pass gate permet d'obtenir une bonne stabilité en écriture à très basse tension. De cette manière, la WM reste supérieure à 0 pour des tensions d'alimentation VDD supérieures à 0,3 V. Il apparaît donc que la séparation du port de lecture a permis de réduire la tension minimale VDD jusqu'à 0,3 V contre 0,6 V dans le cas des cellules SRAM de type 6T gravées à l'aide d'une technologie CMOS 32 nm. Cependant, la réduction de la tension d'alimentation minimale s'est accompagnée d'une diminution du courant de lecture ainsi que d'une variation globale et locale des courants de lecture plus importante. L'un des obstacles à la réalisation de cellules SRAM performantes à basse tension est la présence de courants de fuite. Il existe deux sources principales de courants de fuite dans les cellules SRAM de type 8T et 10T lorsque les cellules sont en mode rétention d'information également appelé mode « hold ». D'une part, il y a un courant de fuite entre la ligne de bits pré-chargée à VDD et le noeud interne de la cellule SRAM, qui est à la masse. Cette première source de courant de fuite est considérablement réduite en utilisant deux transistors de chaque côté des transistors pass gate. Ceci est par exemple le cas dans les transistors de type 10T, et permet d'avoir un chemin résistif diminuant ce courant de fuite. D'autre part, il existe un courant de fuite dans le port de lecture, qui correspond au courant IOFF responsable de la limitation IoN/I0FF. Ce courant est par exemple représenté par une flèche allant du transistor depuis la RBL au voisinage du transistor 7 vers la masse du transistor 6 sur les figures 2, 3, et 4. Il est possible de réduire ce second courant de fuite en reliant les transistors de lecture d'une ligne de la matrice de cellules SRAM à une masse virtuelle pouvant être connectée soit à la masse, soit à une tension d'alimentation haute. Ceci a notamment pour effet de réduire légèrement les courants de fuite sur les lignes de mots non-sélectionnées, en mode « hold ». La figure 2, représentation schématique simplifiée d'une portion de colonne d'une matrice de cellules SRAM, illustre un problème qui survient lors de la lecture via la ligne de bits en lecture 9 de l'information contenue dans une cellule mémoire sélectionnée via une ligne de mots en lecture 8. Les fuites de courant via les transistors de lecture 6, 7 peuvent être limitées en connectant entre eux les drains des premiers transistors 6 d'une ligne de la matrice de cellules SRAM, formant une ligne de masse virtuelle 10 (référencée dans les figures sous la dénomination XRWL). La terminaison d'une telle ligne 10 formant une masse virtuelle est composée d'un inverseur permettant de porter la masse virtuelle à une tension d'alimentation haute (représentée sous l'appellation VDD sur les figures 3 à 10) lorsque la ligne ne contient pas de cellules SRAM sélectionnées en lecture et de porter la masse virtuelle à la masse dans le cas contraire. Ceci est illustré sur la figure 3, qui représente de manière simplifiée une portion de colonne de cellule SRAM lue via la ligne de bits en lecture 9, alors que seules les cellules de la première ligne représentée sont sélectionnées en lecture. Ces améliorations imposent néanmoins d'absorber des courants sur la ligne de la masse virtuelle 10 pouvant être élevés, notamment lorsque la matrice est composée d'un nombre important de colonnes. La figure 4, représentant de manière simplifiée une portion de matrice de cellules SRAM connue, illustre ce problème. Les courants évacués sur les lignes non sélectionnées sont négligeables, du fait de la connexion des lignes de masse virtuelle 10 à une tension d'alimentation haute. Cependant, sur les lignes sélectionnées, l'addition des courants issus de toutes les cellules SRAM peut donner lieu à des courants élevés. L'une des solutions envisageables connue pour permettre d'absorber des courants importants dans le cadre de ce type d'architecture SRAM connu, proposée par Naveen Verma et Anantha P. Chandrakasan ("A 256 kb 65 nm 8T Subthreshold SRAM Employing Sense-Amplifier Redundancy," IEEE Journal of Solid-State Circuits, pp. 141-149, January 2008), consiste à placer en série avec l'inverseur de la ligne de masse virtuelle 10 un amplificateur formant un « booster ». Malgré tous ces perfectionnements, les performances en terme de tension d'alimentation requises pour faire fonctionner une telle matrice de cellules SRAM, ainsi que la durée de vie d'une telle matrice sont perfectibles au regard d'applications nécessitant une forte longévité et une grande autonomie, et ce sans agrandir ou alourdir considérablement l'architecture d'une matrice de cellules SRAM. D'autre part, des perfectionnements visant à réduire d'avantage les courants de fuite, permettant ainsi d'augmenter le nombre de cellules présentes dans une matrice, sont souhaitables. RESUME DE L'INVENTION Le but de la présente invention est de proposer une architecture pour une matrice de cellules mémoire statique à accès aléatoire fonctionnant à très basse tension à partir d'architectures de type 8T et 10T qui diminue les fuites de courant résolvant ainsi les limitations en terme de consommation d'énergie pour les cellules moitié-sélectionnées (half-selected). L'invention propose notamment une architecture de cellules mémoire de type 8T et 10T qui permet de travailler à très basse tension, comprise entre 0,28 V et 0,3 V, tout en permettant : - d'avoir un nombre important de cellules par colonne, - d'éviter les problèmes dus à une consommation dynamique dans les cellules moitié-sélectionnées, - d'avoir un courant de fuite total de la cellule très faible par rapport aux cellules de l'arrière-plan technologique. Pour y parvenir, la présente invention a pour objet une matrice de cellules mémoire statique à accès aléatoire, chaque cellule mémoire comprenant au moins huit transistors 20 agencés de manière à former : ^ deux inverseurs montés en tête-bêche, comprenant quatre transistors ; ^ deux transistors d'activation, dits transistors pass gate, dont les drains sont connectés de part et d'autre desdits inverseurs, les sources desdits deux transistors pass gate étant connectées respectivement à une ligne de bits en 25 écriture et une ligne de bits en écriture inverse, et les grilles desdits deux transistors pass gate étant connectées à une ligne de mots en écriture ; ^ deux transistors de lecture reliés en série, à savoir un premier transistor de lecture et un second transistor de lecture, la source du second transistor de lecture étant reliée au drain du premier transistor de lecture, la grille du premier 30 transistor de lecture étant reliée à l'un des points de jonction desdits inverseurs, la source du premier transistor de lecture étant reliée à une première ligne de mots en lecture, la grille du second transistor de lecture étant reliée à une seconde ligne de mots en lecture de ladite matrice, la source du second transistor de lecture étant reliée à une ligne de bits en lecture. 35 Selon un autre mode de réalisation il est proposé une matrice de cellules mémoire statique à accès aléatoire, dans laquelle chaque cellule mémoire statique à accès aléatoire est constituée de dix transistors, agencés de manière à former : ^ deux inverseurs montés en tête-bêche, comprenant quatre transistors ; ^ deux transistors d'activation, dits transistors pass gate, dont les drains sont connectés de part et d'autre desdits inverseurs, les sources desdits deux transistors pass gate étant connectées à deux transistors d'écriture, et les grilles desdits deux transistors pass gate étant connectées à une première ou seconde ligne de mots ; ^ lesdits deux transistors d'écriture dont les drains sont connectés de part et d'autre desdits transistors d'activation, les sources sont connectées respectivement à une ligne de bits en écriture et une ligne de bits en écriture inverse, et les grilles sont connectées à une seconde ou première ligne de mots; ^ deux transistors de lecture reliés en série, à savoir un premier transistor de lecture et un second transistor de lecture, la source du second transistor de lecture étant reliée au drain du premier transistor de lecture, la grille du premier transistor de lecture étant reliée à l'un des points de jonction desdits inverseurs, la source du premier transistor de lecture étant reliée à une première ligne de mots en lecture, la grille du second transistor de lecture étant reliée à une seconde ligne de mot en lecture de ladite matrice, la source du second transistor de lecture étant reliée à une ligne de bits en lecture. Notamment, la matrice de cellules mémoire statique à accès aléatoire est telle que les premières lignes de mots en lecture de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les lignes de ladite matrice, et les secondes lignes de mots en lecture de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les colonnes de ladite matrice. Selon un autre mode de réalisation, la matrice de cellules mémoire statique à accès aléatoire est telle que les premières lignes de mots en lecture de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les colonnes de ladite matrice, et les secondes lignes de mots en lecture de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les lignes de ladite matrice. Selon un autre mode de réalisation, la matrice de cellules mémoire statique à accès aléatoire est telle que la première ligne de mots relie les grilles des transistors d'activation dits transistors pass gate et relie entre elles ces grilles dans les cellules mémoire de la matrice selon une ligne de la matrice, et la seconde ligne de mots relie les grilles des transistors d'écriture, et relie entre elles ces grilles des transistors d'écriture dans les cellules mémoire de la matrice selon une colonne de la matrice. Selon un autre mode de réalisation, la matrice de cellules mémoire statique à accès aléatoire est telle que la seconde ligne de mots relie les grilles des transistors d'activation dits transistors pass gate et relie entre elles ces grilles dans les cellules mémoire de la matrice selon une colonne de la matrice, et la première ligne de mots relie les grilles des transistors d'écriture, et relie entre elles ces grilles des transistors d'écriture dans les cellules mémoire de la matrice selon une ligne de la matrice. Selon un autre mode de réalisation, la matrice de cellules mémoire statique à accès aléatoire comporte sur chacune des secondes lignes de mot en lecture de la matrice un générateur de tension apte à générer une tension d'alimentation prenant les valeurs +VDD ou -VDD, ledit générateur de tension étant apte à porter la ligne de mots en lecture secondaire à une tension égale à +VDD ou égale à -VDD. Selon un autre mode de réalisation, la matrice de cellules mémoire statique à accès aléatoire est telle que chacune des premières lignes de mots en lecture relie les sources des premiers transistors de l'ensemble de deux transistors de lecture entre eux ainsi qu'à une porte de transmission formant un interrupteur, commandée par une tension portée au potentiel de la masse ou bien à une tension d'alimentation haute. Notamment, la matrice de cellules mémoire statique à accès aléatoire comporte sur chacune des premières lignes de mot en lecture de la matrice un inverseur relié en série à la porte de transmission, l'inverseur étant apte à porter la première ligne de mots en lecture à la masse ou bien à une tension d'alimentation haute. DESCRIPTION SOMMAIRE DES FIGURES L'invention sera mieux comprise à la lecture de la description qui suit, donnée uniquement à titre d'exemple, et réalisée en relation avec les dessins annexés, dans lesquels les mêmes références désignent des éléments identiques ou analogues et dans lesquels : la figure 1 est un schéma électrique d'une cellule mémoire SRAM de type 8T connue; et La figure 2 est un schéma électrique d'une portion de colonne de matrice de cellules SRAM de type 8T connue; et - La figure 3 est un autre schéma électrique d'une portion de colonne de matrice de cellules SRAM de type 8T connue; et La figure 4 est un schéma électrique d'une portion de matrice de cellules SRAM de type 8T connue; et - La figure 5 est un schéma électrique d'une cellule SRAM de type 8T, selon un premier mode de réalisation; et - La figure 6 est un schéma électrique d'une cellule SRAM de type 10T, selon un second mode de réalisation ; et La figure 7 est un schéma électrique d'une portion de matrice de cellules SRAM de type 10T, selon un troisième mode de réalisation ; et - La figure 8 est un schéma électrique d'une cellule SRAM de type 8T, selon un quatrième mode de réalisation ; et - La figure 9 est un schéma électrique d'une portion de matrice de cellules SRAM de type 8T, selon un cinquième mode de réalisation ; et - La figure 10 est un schéma électrique d'une portion de matrice de cellules SRAM de type 8T, selon le quatrième mode de réalisation ; et - La figure 11 est un schéma électrique d'une cellule SRAM de type 10T, selon un sixième mode de réalisation ; et - La figure 12 est un schéma électrique d'une portion de matrice de cellules SRAM de type 10T, selon un septième mode de réalisation. Certains éléments de ces figures ont été agrandis pour faciliter leur compréhension et peuvent par conséquent ne pas être à l'échelle. DESCRIPTION DETAILLEE DE L'INVENTION Il va à présent être décrit une architecture pour matrices de cellules mémoire statique à accès aléatoire (SRAM, soit « Static Random Access Memory »), reposant en grande partie sur une architecture de type 8T ou 10T, c'est-à-dire comprenant respectivement 8 ou 10 transistors. Pour permettre une diminution supplémentaire significative des courants de fuite dans les matrices de cellules SRAM non sélectionnées, et pour diminuer d'avantage les tensions d'alimentation des cellules SRAM, la présente invention propose de procéder à une sélection croisée en ligne et colonne pour bloquer les courants de fuite depuis les cellules que l'on ne souhaite pas lire. La figure 5 représente une cellule mémoire SRAM s'appuyant sur une architecture de type 8T. Dans une matrice de cellules mémoire SRAM selon ce mode de réalisation privilégié, la sélection croisée s'opère grâce à une première ligne de mots en lecture 208 et une seconde ligne de mots en lecture 210. La première ligne de mots en lecture 208 relie toutes les sources des premiers transistors de lecture 6 d'une matrice de cellules mémoire selon les colonnes de la matrice de cellules SRAM. D'autre part la seconde ligne de mots en lecture 210 relie les grilles des seconds transistors de lecture 7 entre elles suivant les lignes de la matrice de cellules mémoire SRAM. La ligne de mots en lecture 210 peut être alimentée à une tension +VDD ou une tension -VDD. La tension +VDD alimente les lignes comprenant des cellules auxquelles on souhaite accéder en écriture ou bien des cellules en mode rétention d'information (aussi appelé mode « hold »). La tension -VDD alimente les lignes ne comprenant pas de telles cellules, c'est-à-dire des lignes comprenant des cellules non sélectionnées. En affectant la valeur +VDD à une ligne 210, on porte les transistors 7 à l'état passant. Pour sélectionner dans la matrice de cellules mémoire SRAM, une cellule située sur la ligne ainsi portée à +VDD, il suffit d'activer la colonne sur laquelle se situe la cellule en question. Cette colonne correspond à une première ligne de bits 208. Dans la pratique, la ligne de bits 210 est portée à +VDD ou -VDD à l'aide d'un élément, par exemple un générateur de tension 211. En portant la ligne de bits 210 à la tension +VDD, ce générateur de tension 211 rend passant tous les transistors 7 des cellules SRAM situées sur cette ligne. Cependant, seule la cellule située à l'intersection de cette première 208 et seconde 210 lignes de mots en lecture sera lue. Sur les lignes 210 contenant uniquement des cellules non-sélectionnées, une tension de valeur -VDD est appliquée. Ceci permet de réduire considérablement le courant de fuite IOFF à très basse tension s'échappant autrement via le transistor 7. En diminuant ainsi ce courant de fuite Iorr, la limitation du nombre de cellules par colonne, liée à une diminution du rapport IoN/I0FF, est évitée, et il devient possible d'augmenter le nombre de cellules dans la matrice. Le principe de cette sélection est illustré à la figure 7, sur une variante de réalisation présentée ci-après. Cette architecture présente l'avantage de ne pas avoir recours à une porte de transmission, et de ne sélectionner qu'un seul mot au niveau de chaque ligne. D'autre part, elle permet de réduire le courant de fuite 'OFF au niveau du port de lecture et donc d'assurer un nombre de cellules suffisamment élevé par colonne, compris entre 64 et 128 cellules et avantageusement encore plus. Le courant de fuite total d'une cellule non sélectionnée, construite selon cette architecture, est réduit globalement d'un rapport 10 par rapport à celui observé dans une cellule 8T classique. Une autre variante de la présente invention consiste à remplacer l'architecture de type 8T pour chacune des cellules SRAM par une architecture de type 10T, comme représenté sur les figures 6, 7, 11 et 12. En utilisant deux transistors pass gate de chaque côté de la cellule mémoire le chemin résistif entre les lignes de bits et la cellule mémoire augmente. Ceci permet de réduire d'avantage le courant de fuite entre la ligne de bits et le noeud interne de la cellule mémoire, et constitue le principal avantage conféré par l'utilisation d'une cellule mémoire SRAM de type 10T par rapport à une cellule mémoire de type 8T. D'autre part, les cellules mémoire SRAM de type 10T permettent d'utiliser la technique d'entrelacement de bits de données (aussi appelée bit interleaving), augmentant la résistance des paquets de données aux éventuelles pertes. La figure 6 est une représentation schématique d'une cellule mémoire SRAM de type 10T selon un mode de réalisation de l'invention. On y voit des éléments similaires à ceux de la cellule mémoire issue d'une architecture de type 8T. En particulier, cette cellule comprend deux inverseurs reliés tête-bêche 1, 1001, formant le coeur de la cellule mémoire dans lequel l'information binaire 0 ou 1 est stockée. Elle comprend également deux transistors pass gate 2, dont les grilles sont reliées à une seconde ligne de mots 104 (référencée YWL). Les drains de ces transistors pass gate sont reliés aux points de jonction des inverseurs 1, 1001. Les sources de ces transistors pass gate sont reliées à deux transistors d'écriture 221, 222. La seconde ligne de mots 104 connecte toutes les cellules SRAM d'une même colonne de la matrice. Les transistors d'écriture 221, 222 ont leurs grilles reliées à une première ligne de mots 3 (référencée XWL). Les drains des deux transistors d'écriture 221, 222 sont reliés aux sources des deux transistors pass gate 2 tandis que les sources des deux transistors d'écriture 221, 222 sont reliées respectivement à une ligne de bits 204 et une ligne de bits inverse 105. Cette architecture peut présenter une variante dans laquelle la seconde ligne de mots 104 (YWL) et la première ligne de mots 3 (XWL) sont inversées. Ainsi la seconde ligne de mots 104 relie les grilles des transistors d'écriture 221 et 222, tandis que la première ligne de mots 3 relie les grilles des transistors pass gate 2. Cette seconde variante est représentée sur les figures 7 et 12. Le circuit de lecture des cellules mémoire SRAM des figures 7 et 12 est identique à celui de la cellule SRAM décrite précédemment, à savoir qu'il comprend deux transistors de lecture 6, 7, dont la source du premier 6 est reliée au drain du second 7. Le drain du premier transistor de lecture 6 est relié à une première ligne de mots en lecture 208 (référencée YRWL), agencée suivant une colonne de la matrice de cellules SRAM. La grille du premier transistor de lecture 6 est reliée à l'un des points de jonction des deux transistors, tandis que le second transistor de lecture 7 a sa grille reliée à une seconde ligne de mots en lecture 210 (référencée XRWL). La source du second transistor de lecture 7 est reliée à la ligne de bits en lecture 9. La figure 7 illustre, sur une portion de matrice de cellules SRAM, le principe d'une sélection de cellule dont on veut lire le contenu. Sur cette figure, l'architecture choisie pour les cellules de type 10T est sensiblement identique à celle de la figure 6 précédemment décrite. À titre illustratif, dans les cellules SRAM représentées dans cette portion de matrice, les premières lignes de mots 3 (XWL) reliant les transistors pass gate 2, ont été permutées avec les secondes lignes de mots 104 (YWL) reliant les grilles des transistors 221, 222 de chaque cellule entre elles. Cette permutation est sans conséquence sur le fonctionnement et les performances de la matrice de cellules mémoire SRAM. Ainsi, les premières lignes de mots en lecture 2080, 2081 relient les sources des premiers transistors de lecture 6, 600, 601, 602 entre elles suivant les colonnes de la matrice ; tandis que les secondes lignes de mots en lecture 210, 2101 relient les grilles des seconds transistors de lecture 7, 700, 701, 702 entre elles suivant les lignes de ladite matrice. Lorsqu'une première ligne de mots en lecture 2081 sélectionne une colonne sur laquelle se situe une cellule SRAM dont l'utilisateur souhaite lire le contenu, il suffit de porter le potentiel des grilles desdits seconds transistors de lecture 7 à la tension +VDD. Ceci rend passants les seconds transistors de lecture 7, 702 de la ligne sur laquelle se situe la cellule SRAM en question. Les autres lignes, celles ne contenant pas de cellules SRAM devant être lues, sont portées à la tension -VDD, ce qui permet de réduire considérablement les courants de fuite comme expliqué précédemment. D'autres modes de réalisation de l'invention sont envisageables. L'un des modes envisageables consiste à permuter les premières et secondes lignes de bits en lecture. Ainsi, comme représenté sur la figure 8, la ligne de mots en lecture 108 (référencée YRWL sur la figure 8) relie les cellules SRAM selon des colonnes et non selon des lignes de la matrice. La figure 8 représente une cellule mémoire SRAM s'appuyant sur une architecture de type 8T comprenant une ligne de masse virtuelle 10, une porte de transmission 12 et une seconde ligne de mots en lecture 108. La ligne de masse virtuelle 10 forme une première ligne de mots en lecture. La porte de transmission 12 est reliée en série avec un inverseur 11. La seconde ligne de mots en lecture 108 relie les cellules de la matrice suivant une colonne de la matrice de cellules SRAM. La sélection par les colonnes des cellules SRAM permet d'avoir un faible courant généré sur la ligne de masse virtuelle 10, 100 et donc de ne pas avoir recours à des moyens nécessitant un apport d'énergie supplémentaire pour absorber ce courant. Dans la mesure où une ligne de masse virtuelle 10, 100 est présente sur chaque ligne de la matrice, on ne porte au potentiel de la masse que les lignes de masse virtuelle 10 sur lesquelles des cellules SRAM sont sélectionnées. Ainsi, le croisement d'une seconde ligne de mots en lecture 1081, par laquelle un ensemble de cellules SRAM est sélectionné, avec une ligne de masse virtuelle 10 portée au potentiel de la masse, permet d'optimiser la répartition du courant dans une matrice de cellules SRAM et donc limiter partiellement les pertes électriques rencontrées dans certaines solutions existantes. Cependant, comme illustré sur la figure 9, représentant de manière simplifiée une portion de matrice de cellules SRAM selon un mode de réalisation particulier, la sélection des cellules SRAM par les colonnes peut permettre à des charges parasites IoFF d'être injectées dans la ligne de bits en lecture 9. Sur cette figure 9, la ligne de masse virtuelle 10, représentée en trait gras, est mise au potentiel de la masse, tandis que les autres lignes de masse virtuelle 100 sont portées au potentiel VDD. La ligne de mots en lecture 1081, représentée en trait gras sélectionne la colonne sur laquelle se situe la cellule mémoire SRAM dont on souhaite lire le contenu. Les autres lignes de mots en lecture 1080 ne sont pas activées. La figure 10 représente une variante de réalisation dans laquelle des portes de transmission 12, 120 sont placées sur chaque ligne de masse virtuelle 10, 100. Sur cette figure 10, la ligne de masse virtuelle 10, représentée en trait gras, est portée au potentiel de la masse grâce à une porte de transmission 12 en position ouverte (représentée avec un encadré figurant l'inscription « ON »). Les autres lignes de masse virtuelle 100, ne contiennent pas de cellules dont on souhaite lire le contenu. La ligne de mots en lecture 1081, représentée en trait gras, est active car elle correspond à une colonne contenant une cellule mémoire SRAM dont on veut lire le contenu. Les autres lignes de mots en lecture 1080 ne sont pas actives et ne contiennent pas de cellules mémoire dont on souhaiterait lire le contenu. Dans ce mode de réalisation, la porte de transmission 12, 120 peut permettre un blocage du courant de fuite plus efficace encore sur les lignes de masse virtuelle 100 vers les secondes lignes de mots en lecture 1081, 1080. Cette porte de transmission 12, 120 est commandée par une tension reliée soit à une tension d'alimentation haute, en mode passant, soit à la masse en mode bloqué. La figure 11 représente l'équivalent de ce mode de réalisation alternatif dans une cellule mémoire SRAM de type 10T. Dans une telle configuration, comme précédemment, la ligne de masse virtuelle 10 relie les sources des premiers transistors de lecture 6 entre elles suivant les lignes de la matrice de cellules SRAM, tandis que la seconde ligne de mots en lecture 108 relie les grilles des seconds transistors de lecture 7 entre elles suivant les colonnes de la matrice de cellules SRAM. La figure 12 représente une portion de matrice de cellules mémoire SRAM selon un mode de réalisation de l'invention, dans laquelle les connexions entre les différentes cellules permettent de mettre en évidence le fonctionnement de la matrice. En effet, comme représenté sur la figure 12, la première colonne 1080 n'est pas sélectionnée, ce qui est indiqué par un carré contenant le chiffre 0. La seconde colonne 1081 est, elle, sélectionnée comme l'indique le carré correspondant contenant le chiffre 1, entouré en pointillés pour indiquer clairement sa fonction de sélection. Ainsi pour lire l'information contenue dans la cellule à l'intersection entre la première ligne et la seconde colonne de la portion de matrice représentée, on met la porte de transmission 12 de la première ligne dans l'état passant, comme indiqué par l'encadré figurant l'inscription « ON », entouré en pointillés. Concomitamment on met la porte de transmission 120 de la seconde ligne dans l'état bloqué, comme indiqué par l'encadré figurant l'inscription « OFF ». De cette manière, les fuites de courant sont limitées, et il est possible d'accéder de façon optimisée au contenu d'une cellule mémoire de la matrice. Dans ce cas de figure, il s'agit de la cellule mémoire entourée en pointillés sur la figure 12. Le principe d'une sélection croisée du port de lecture telle que décrite dans les différents modes de réalisation ci-avant peut s'appliquer à d'autres architectures de cellules mémoire SRAM. Par exemple, il est possible d'adapter une cellule mémoire SRAM dite de K. Roy, telle que décrite dans l'article de Ik Joon Chang et al., « A 32 kb 10T Sub-Threshold SRAM Array With Bit-Interleaving and Differential Read Scheme in 90 nm CMOS », Solid-State Circuits, IEEE Journal of, vol.44, n°2, pp.650-658, Feb. 2009. Pour y appliquer le principe de la sélection croisée, il suffit de connecter les sources des transistors notés NL et NR dans cette publication, initialement portés à la masse, à une ligne de mots reliant les drains de ces transistors selon les colonnes de la matrice de cellules mémoire SRAM. Grâce à ces perfectionnements, les cellules mémoires SRAM permettent d'aboutir à des performances acceptables à des tensions d'alimentation pouvant descendre jusqu'à 0,3 V, ce qui correspond à un progrès non négligeable par rapport à l'art antérieur. La stabilité en lecture (Sound Noise Margin) ainsi que la stabilité en écriture (Write Margin), sont ainsi assurées jusqu'à 0,3 V. L'invention permet donc d'apporter les principaux avantages suivants : - réduire considérablement les courants de fuite dans les cellules moitié-sélectionnées d'une matrice de cellules mémoire SRAM ; et - permettre grâce à cette réduction des courants de fuite, d'augmenter le rapport IoN/IoFF, et donc permettre d'augmenter le nombre de cellules SRAM présentes dans une matrice sans être autant limité par la faiblesse du rapport IoN/I0FF que dans les cellules existantes, - assurer une WM et une SNM suffisante pour des tensions d'alimentation VDD pouvant descendre jusqu'à 0,3 V. REVENDICATIONS1. Matrice de cellules mémoire statique à accès aléatoire, chaque cellule mémoire comprenant au moins huit transistors agencés de manière à former : ^ deux inverseurs (1, 1001) montés en tête-bêche, comprenant quatre transistors ; ^ deux transistors d'activation (2), dits transistors pass gate, dont les drains sont connectés de part et d'autre desdits inverseurs (1, 1001), les sources desdits deux transistors pass gate étant connectées respectivement à une ligne de bits en écriture (4) et une ligne de bits en écriture inverse (5), et les grilles desdits deux transistors pass gate étant connectées à une ligne de mots en écriture (3) ; ^ deux transistors de lecture (6, 7) reliés en série, à savoir un premier transistor de lecture (6) et un second transistor de lecture (7), la source du second transistor de lecture (7) étant reliée au drain du premier transistor de lecture (6), la grille du premier transistor de lecture (6) étant reliée à l'un des points de jonction desdits inverseurs (1, 1001), la source du premier transistor de lecture (6) étant reliée à une première ligne de mots en lecture (10, 208), la grille du second transistor de lecture (7) étant reliée à une seconde ligne de mots en lecture (108, 210) de ladite matrice, la source du second transistor de lecture (7) étant reliée à une ligne de bits en lecture (9). 2. Matrice de cellules mémoire statique à accès aléatoire, dans laquelle chaque cellule mémoire statique à accès aléatoire est constituée de dix transistors, agencés de manière à former : ^ deux inverseurs (1, 1001) montés en tête-bêche, comprenant quatre transistors ; ^ deux transistors d'activation (2), dits transistors pass gate, dont les drains sont connectés de part et d'autre desdits inverseurs (1, 1001), les sources desdits deux transistors pass gate (2) étant connectées à deux transistors d'écriture (221, 222), et les grilles desdits deux transistors pass gate (2) étant connectées à une première ou seconde ligne de mots (3, 104); ^ lesdits deux transistors d'écriture (221, 222) dont les drains sont connectés de part et d'autre desdits transistors d'activation (2), les sources sont connectées respectivement à une ligne de bits en écriture (204) et une ligne de bits en écriture inverse (105), et les grilles sont connectées à une seconde ou première ligne de mots (104, 3); 10 3. 15 4. 20 25 5. 30 6. 35 ^ deux transistors de lecture (6, 7) reliés en série, à savoir un premier transistor de lecture (6) et un second transistor de lecture (7), la source du second transistor de lecture (7) étant reliée au drain du premier transistor de lecture (6), la grille du premier transistor de lecture (6) étant reliée à l'un des points de jonction desdits inverseurs (1, 1001), la source du premier transistor de lecture (6) étant reliée à une première ligne de mots en lecture (10, 208), la grille du second transistor de lecture (7) étant reliée à une seconde ligne de mots en lecture (108, 210) de ladite matrice, la source du second transistor de lecture (7) étant reliée à une ligne de bits en lecture (9). Matrice de cellules mémoire statique à accès aléatoire selon la revendication 1 ou 2, dans laquelle les premières lignes de mots en lecture (10) de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les lignes de ladite matrice, et les secondes lignes de mots en lecture (108) de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les colonnes de ladite matrice. Matrice de cellules mémoire statique à accès aléatoire selon la revendication 1 ou 2, dans laquelle les premières lignes de mots en lecture (208) de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les colonnes de ladite matrice, et les secondes lignes de mots en lecture (210) de ladite matrice de cellules mémoire relient les cellules mémoire entre elles suivant les lignes de ladite matrice. Matrice de cellules mémoire statique à accès aléatoire selon la revendication 2, dans laquelle la première ligne de mots (3) relie les grilles des transistors d'activation dits transistors pass gate (2) et relie entre elles lesdites grilles dans les cellules mémoire de la matrice selon une ligne de la matrice, et la seconde ligne de mots (104) relie les grilles des transistors d'écriture (221, 222), et relie entre elles lesdites grilles desdits transistors d'écriture (221, 222) dans les cellules mémoire de la matrice selon une colonne de la matrice. Matrice de cellules mémoire statique à accès aléatoire selon la revendication 2, dans laquelle la seconde ligne de mots (104) relie les grilles des transistors d'activation dits transistors pass gate (2) et relie entre elles lesdites grilles dans les cellules mémoire de la matrice selon une colonne de la matrice, et la première ligne de mots (3) relie les grilles des transistors d'écriture (221, 222), et relie entreelles lesdites grilles desdits transistors d'écriture (221, 222) dans les cellules mémoire de la matrice selon une ligne de la matrice. 7. Matrice de cellules mémoire statique à accès aléatoire selon la revendication 4, comportant sur chacune des secondes lignes de mot en lecture (210) de ladite matrice un générateur de tension (211) apte à générer une tension d'alimentation prenant les valeurs +VDD ou -VIDE), ledit générateur de tension (211) étant apte à porter la ligne de mots en lecture secondaire à une tension égale à +VDD ou égale à -VDD. 8. Matrice de cellules mémoire statique à accès aléatoire selon la revendication 3, dans laquelle chacune des premières lignes de mots en lecture (10) relie les sources des premiers transistors (6) de l'ensemble de deux transistors de lecture (6, 7) entre eux ainsi qu'à une porte de transmission (12) formant un interrupteur, commandée par une tension portée au potentiel de la masse ou bien à une tension d'alimentation haute. 9. Matrice de cellules mémoire statique à accès aléatoire selon la revendication 8, comportant sur chacune des premières lignes de mot en lecture (10) de ladite matrice un inverseur (11) relié en série à la porte de transmission (12), ledit inverseur (11) étant apte à porter la première ligne de mots en lecture (10) à la masse ou bien à une tension d'alimentation haute.25