Brevet FR2979737A1 — publié le 20130308

CELLULE MÉMOIRE SRAM NON VOLATILE AMELIOREE DESCRIPTION DOMAINE TECHNIQUE L'invention se rapporte au domaine des 5 mémoires, et en particulier à celui des mémoires statiques à accès aléatoire SRAM (SRAM pour « static random access memory »). Elle concerne une structure de cellule mémoire statique à accès aléatoire, qui est non- 10 volatile et qui est en outre améliorée en termes notamment de rapidité d'amorçage ou de réamorçage, de densité d'intégration, d'immunité au bruit, et de consommation statique. L'invention s'applique notamment à la 15 réalisation de circuits intégrés programmables dotés de moyens de commutation commandés par des éléments de mémorisation, ainsi qu'à la réalisation de matrices de cellules mémoires. ÉTAT DE LA TECHNIQUE ANTÉRIEURE 20 Une cellule mémoire SRAM classique comprend généralement deux inverseurs connectés selon une configuration de bascule et deux transistors d'accès TA et TA' connectés à des lignes de bit BL et BL', et commandés par une ligne de mot WL. 25 Les caractéristiques recherchées pour une cellule mémoire sont : - une bonne stabilité lors des différentes opérations de lecture, d'écriture, de rétention, effectuées sur la cellule, - un courant de conduction ou de charge le 5 plus important possible pour donner à la cellule une vitesse de fonctionnement élevée, - une taille de cellule minimale pour permettre de réaliser une mémoire avec une densité d'intégration de cellules importante, 10 - un courant en rétention le plus faible possible afin de minimiser la puissance consommée statique. Ces critères sont contradictoires entre eux et amènent les concepteurs de mémoires à faire des 15 compromis. Les cellules SRAM à six transistors appelées cellules « 6T », présentent de bonnes performances en termes de rapidité, d'immunité au bruit et de consommation statique. 20 Sur la figure 1, un exemple de structure de cellule SRAM à 6 transistors est donné. Dans cet exemple, la bascule est mise en oeuvre par des transistors de charge TL, TL' connectés à un potentiel +V, et des transistors de conduction TD, 25 TD' connectés au potentiel de masse. Les cellules mémoires SRAM à quatre transistors dites cellules « 4T » ont quant à elles un encombrement plus réduit. Parmi ces cellules 4T figure une cellule de type dit « 4T-2R », munie de deux 30 résistances remplaçant les transistors de charge de la cellule 6T. Sur la figure 2, un exemple de structure de cellule SRAM de type 4T-2R est donné. Cette cellule comporte des transistors de conduction TD, TD' connectés au potentiel de masse. Les cellules SRAM trouvent de nombreuses applications. Il est connu notamment d'utiliser des cellules mémoires SRAM dans différents modules d'un circuit logique programmable de type FPGA (FPGA pour « field-programmable gate array »). Dans un bloc logique 10 d'un exemple de circuit programmable de type FPGA illustré sur la figure 3, des cellules mémoires SRAM 11, 12, permettent par exemple de commander des moyens multiplexeurs 13, 15, tandis qu'une bascule 17 est formée de cellules mémoire SRAM 19. Dans un bloc de commutation 20, permettant de connecter entre elles des lignes conductrices horizontales et/ou verticales, des transistors interrupteurs 22 peuvent être commandés chacun par une cellule mémoire 24 de type SRAM. Dans un bloc de connexion 230, des transistors 32 permettant de faire le lien entre des lignes conductrices peuvent être également commandés chacun par une cellule mémoire 34 de type SRAM. L'une ou l'autre des cellules mémoires 6T ou 4T-2R citées précédemment, ont un caractère volatile, de sorte que lorsque l'alimentation est éteinte ou coupée, la cellule perd l'information qu'elle contient. Au niveau des circuits FPGA, ce caractère volatile des cellules mémoires SRAM se traduit par un manque de rapidité d'amorçage à chaque démarrage. Par ailleurs, dans certains modules où le nombre de cellules mémoires est important, l'utilisation de mémoires 4T-2R ou 6T pose par ailleurs des problèmes d'encombrement. Il se pose le problème de trouver une nouvelle structure de mémoire cellule mémoire SRAM présentant un caractère non volatile et dont l'encombrement est réduit. EXPOSÉ DE L'INVENTION La présente invention concerne une cellule de mémoire statique à accès aléatoire non-volatile, comprenant : au moins un premier noeud de stockage, et au moins un deuxième noeud de stockage, caractérisée en ce qu'elle comprend en outre des moyens de mémorisation résistifs connectés au premier noeud de stockage et au deuxième noeud de stockage, les moyens de mémorisation résistifs ayant une résistance variable et étant formés d'au moins une zone de matériau de résistivité variable interposée entre des électrodes. Le matériau de résistivité variable peut être par exemple un matériau diélectrique tel qu'un oxyde de métal de transition ou un verre de 25 chacolgénure. Les moyens de mémorisation peuvent comprendre une première cellule de mémorisation connectée audit premier noeud et une deuxième cellule de mémorisation connectée audit deuxième noeud. La cellule peut comprendre en outre : un premier transistor de conduction dont la grille est connectée au premier noeud de stockage et un deuxième transistor de conduction dont la grille est connectée au deuxième noeud de stockage. La première pluralité de transistors peut comprendre en outre : un premier transistor d'accès connecté entre le premier noeud et une première ligne de bit et un deuxième transistor d'accès connecté entre le deuxième noeud de stockage et une deuxième ligne de bit, le premier transistor d'accès et le deuxième transistor d'accès étant connectés à une ligne de mot. Les moyens de mémorisation peuvent comprendre au moins une cellule mémoire RRAM (RRAM pour « Resistive random-access memory » mémoire résistive à accès aléatoire) ou PCM (PCM pour « Phase Change memory » ou mémoire à changement de phase) ou CBRAM (CBRAM pour « Conductive Bridging Random Access Memory ») ou oxRAM. La cellule peut comprendre en outre des moyens pour modifier le ou les états mémorisés par les moyens de mémorisation dotés d'une ligne de polarisation. La présente invention concerne également un 25 dispositif microélectronique de mémoire vive à accès aléatoire comprenant une pluralité de cellules telles que définies plus haut. La présente invention concerne également un circuit logique programmable comprenant au moins un 30 bloc de commutation ou d'interconnexion doté d'une pluralité de cellules telles que définies plus haut. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - la figure 1 illustre une structure de cellule SRAM à 6 transistors suivant l'art antérieur, - la figure 2 illustre une structure de 10 cellule SRAM suivant l'art antérieur dotée de 4 transistors et de deux résistances connectées aux noeuds de stockage, - la figure 3 illustre différents modules d'un circuit intégré programmable intégrant des 15 cellules SRAM, - la figure 4 illustre une structure de cellule mémoire SRAM suivant l'invention, comportant 2 éléments de mémorisation à résistance variable conférant notamment à la cellule SRAM un caractère non-volatile, 20 - la figure 5 illustre un exemple de chronogramme de fonctionnement d'une cellule mémoire suivant l'invention, - les figures 6A et 6B illustrent un exemple de topologie d'une cellule mémoire SRAM non- 25 volatile suivant l'invention, - les figures 7A et 7B illustrent un exemple de bloc de commutation, en particulier pour circuit logique programmable, doté de transistors interrupteurs commandés par une cellule mémoire SRAM 30 non-volatile suivant l'invention, - les figures 8A et 8B illustrent un exemple de bloc d'interconnexion, en particulier pour circuit logique programmable, doté de transistors interrupteurs commandés par une cellule mémoire SRAM non-volatile suivant l'invention, - les figures 9A-9B illustrent des exemples de structures d'éléments de mémorisation résistifs et à résistance variable, Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une 15 échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de structure de cellule mémoire 100 suivant l'invention est illustrée sur la figure 4. 20 Cette cellule 100 est de type SRAM (SRAM pour « static random access memory ») et est non volatile, de sorte qu'elle peut conserver ses données mémorisées après extinction ou coupure de son alimentation. 25 Elle est dotée de 4 transistors TAI, TA2, TD1, TD2, qui peuvent être réalisés par exemple en technologie MOS (MOS pour « Metal Oxide Semi- conductor » ou « semi-conducteur à oxyde de métal »). La cellule comporte deux noeuds T et F de 30 stockage de données complémentaires, ainsi qu'un premier transistor d'accès TA1 au premier noeud T, et un deuxième transistor d'accès TA2 au deuxième noeud F. Le premier transistor d'accès TA1 et le deuxième transistor d'accès TA2 peuvent être par exemple de type NMOS et comporter chacun une grille connectée à une ligne de mot WL. Suivant la manière dont la ligne de mot WL est polarisée, les transistors d'accès TA1 et TA2 permettent ou bloquent l'accès aux noeuds T et F de stockage. Les transistors d'accès TAI, TA2, sont ainsi agencés afin de permettre d'accéder aux noeuds de stockage T et F, lors d'une phase de lecture ou d'écriture de la cellule 100, et de bloquer cet accès lorsque la cellule 100 est dans un mode de rétention d'information. Le drain du premier transistor d'accès TA1 est relié au premier noeud T, tandis que le drain du deuxième transistor d'accès TA2 est relié au deuxième noeud F. La source du premier transistor d'accès TA1 est reliée à une première ligne de bit BL1, tandis que la source du deuxième transistor d'accès TA2 est reliée à une deuxième ligne de bit BL2. Les lignes de bits BL1 et BL2 permettent de transmettre des données à écrire dans la cellule 100. La cellule 100 comprend également un premier transistor de conduction TD1, ainsi qu'un deuxième transistor de conduction TD2, les transistors de conduction TD1 et TD2, pouvant être par exemple de type NMOS. La grille du premier transistor de conduction TD1 est connectée au deuxième noeud F de stockage, tandis que la grille du deuxième transistor de conduction TD2 est connectée au premier noeud T de stockage. Les sources des transistors de conduction TD1, TD2 sont connectées entre elles et à un potentiel de référence ou de masse. Le drain du deuxième transistor de conduction TD2 et le drain du premier transistor de conduction TD1 sont reliés respectivement au deuxième noeud de stockage F et au premier noeud de stockage T de la cellule 100. Afin de conférer un caractère non-volatile à la cellule mémoire 100, une première cellule mémoire 10 N1 et une deuxième cellule mémoire N2 sont connectées respectivement au premier noeud T et au deuxième noeud F. La première cellule N1 et la deuxième cellule N2 peuvent être des cellules mémoire de type RRAM (RRAM pour « resistive random access memory ») ou 15 de type PCM (PCM pour « Phase Change memory ») PCRAM (PCRAM pour « mémoire à accès aléatoire à changement de phase ») ou oxRAM, et être ainsi formées chacune d'une zone diélectrique disposée entre deux électrodes et dont la conductivité peut être contrôlée en fonction de 20 la polarisation desdites électrodes. Les cellules N1 et N2 sont connectées chacune par le biais d'une électrode à une ligne de potentiel Vdd, et ont une autre électrode connectée à un noeud de stockage de la cellule SRAM. 25 La ligne de polarisation Vdd sert de ligne de commande de l'état des cellules N1 et N2. Un exemple de fonctionnement d'une telle cellule est illustré sur le chronogramme de la figure 5. Pour effectuer une opération d'écriture, 30 par exemple afin de mettre le premier noeud N1 a une valeur logique égale à '1', on peut appliquer sur la première ligne de bit BL1 un potentiel VBp tandis que la ligne de potentiel Vdd est mise à un potentiel VDp, avec VDp choisi supérieur à VDD, VDD étant un potentiel d'alimentation appliqué sur la ligne de polarisation vdd en fonctionnement normal de la cellule 100, en particulier lorsque cette dernière est dans un mode de rétention, et VDp - VBp étant choisie suffisamment élevée pour permettre de placer la première cellule N1 dans un état de faible résistance également appelé état « LRS » (cycle Ti sur la figure 5). Lors de cette opération d'écriture, la deuxième ligne de bit BL2 est quant à elle maintenue au potentiel de masse Vss, la deuxième cellule N2 étant maintenue dans un état de résistance élevée également appelé état « HRS ». Le potentiel VDD peut être par exemple de l'ordre de 1V tandis que le potentiel Vss peut être par exemple de l'ordre de OV ou à la masse. La première cellule N1 étant dans un état de faible résistance, le premier noeud T est mis à un potentiel sensiblement égal au potentiel VDD. Le transistor de conduction TD2 est alors mis à l'état passant ou « ON », ce qui a tendance à placer le deuxième noeud F à la masse et à rendre le 25 premier transistor de conduction TD1 passant. Tant qu'il n'y a pas de reprogrammation de la cellule 100, les états respectifs du premier noeud T et du deuxième noeud F sont maintenus. En cas de coupure ou d'extinction 30 d'alimentation (cycle T2 sur la figure 5) l'état des noeuds T et R est retrouvé lorsque l'alimentation est restaurée (cycle 13 sur la figure 5). Une phase de remise à l'état initial ou reset (cycle 14 sur la figure 5) est mise en oeuvre avant de modifier l'état mémorisé dans les noeuds T et R. Pour cela, la première ligne de bit BL1 peut être mise à un potentiel VBe tandis que le potentiel appliqué sur la ligne de polarisation VDD peut être égal à VDe, avec VDe - VBe suffisamment faible pour permettre de placer la première cellule N1 dans un état de résistance élevée (HRS). La cellule mémoire peut être prévue de sorte qu'une réinitialisation de l'état mémorisé de la cellule est effectuée en appliquant sur ladite ligne de polarisation et sur une seule des lignes de bits, des potentiels prévus de manière à placer les moyens de mémorisation dans un état de haute résistance. Une opération de lecture (non représentée sur la figure 5) peut être réalisée par exemple en pré- chargeant les lignes de bits BL1 et BL2 à un potentiel, par exemple de l'ordre de 1 Volt équivalent à une valeur logique égale à '1', et en rendant passant les transistors d'accès TA1 et TA2. Une opération d'écriture (non représentée 25 sur la figure 5) d'une donnée logique '0' peut être réalisée par exemple en effectuant une polarisation des lignes de bits BL1, BL2 inverse de celle prévue pour l'opération d'écriture d'une donnée logique '1' précédemment décrite. 30 Lors de cette opération d'écriture, la première ligne de bit BL1 peut être maintenue au potentiel de masse VSS, tandis que la deuxième ligne de bit BL2 peut être mise au potentiel VBp. Un premier exemple de topologie de cellule mémoire SRAM non volatile suivant l'invention est illustrée sur les figures 6A, 6B (la cellule 100 étant représentée sur cette figure sans tenir compte de règles de dessin de circuits). Les zones de source et de drain des transistors d'accès TAI, TA2, et de conduction TD1, TD2 sont formées respectivement dans des zones de diffusion 201, 202, 203, 204, tandis que les grilles des transistors d'accès TAI, TA2, et des transistors de conduction TD1, TD2 sont réalisées respectivement à l'aide de lignes de polysilicium 211, 212, 213, 214 surmontant respectivement les zones de diffusion 201, 202, 203, 204. Les lignes de bits BL1, BL2, ainsi que des connexions entre la première cellule N1 et le premier transistor d'accès TAI, entre la première cellule N1 et 20 la grille du deuxième transistor de conduction TD2, entre la deuxième cellule N2 et le deuxième transistor d'accès TA2, entre la deuxième cellule N2 et la grille du premier transistor de conduction TD1, peuvent être réalisées dans un premier niveau métallique M1 25 d'interconnexion. La ligne de mot WL, la ligne de polarisation VDD, la ligne de masse GND, des connexions entre la première cellule N1 et la grille du deuxième transistor de conduction TD2, entre la deuxième cellule N2 et la 30 grille du premier transistor de conduction TD1, peuvent être, quant à elles, réalisées dans un deuxième niveau métallique M2 d'interconnexions qui peut être situé au dessus du premier niveau métallique Ml. La première cellule N1 et la deuxième cellule N2 peuvent avoir chacune une électrode supérieure connectée à une ligne de polarisation Vdd, réalisée dans le deuxième niveau métallique M2. Les électrodes inférieures de la première cellule N1 et de la deuxième cellule N2, sont quant à elles connectées respectivement à une zone métallique appartenant au d'interconnexion appartenant au d'interconnexion. Dans premier niveau et à une autre premier niveau métallique M1 zone métallique métallique M1 une cellule mémoire SRAM à 6 transistors mise en oeuvre suivant l'art antérieur, des zones de diffusion supplémentaires pour des transistors de charge, par exemple des zones de diffusion de type N lorsque les transistors de charge sont de type PMOS sont généralement prévues. Dans une cellule mémoire suivant l'invention, la mise en oeuvre de zones de diffusion supplémentaires n'est pas nécessaire dans la mesure où les cellules N1 et N2 remplacent les transistors de charge. Ainsi, une cellule mémoire mise en oeuvre suivant l'invention, en plus d'avoir un caractère non- volatile, permet également d'obtenir un gain de place important. Une cellule telle que mise en oeuvre suivant l'invention, peut être utilisée pour commander l'état passant ou bloqué d'un transistor 190 (figure 6B). Une cellule mémoire SRAM non volatile telle que mise en oeuvre suivant l'invention peut être prévue dans un circuit intégré programmable, et en particulier un dispositif de commutation de ce circuit programmable. Sur les figures 7A-7B, un premier exemple de dispositif de commutation intégrant des cellules mémoires SRAM 1001, 1002, 1003, 1004, 1005, 1006 est donné. Ce dispositif de commutation peut lui-même faire partie d'un bloc de commutation d'un circuit logique programmable tel que par exemple un circuit de type FPGA (FPGA pour « field progammable array »). Dans ce dispositif de commutation, le chemin d'un signal peut être commuté entre des lignes d'interconnexion 1201, 1202, 1203, 1204 horizontales ou verticales, chacune des lignes d'interconnexion pouvant être connectée à chacune des autres lignes par l'intermédiaire d'éléments de routage comprenant des transistors interrupteurs dont l'état de commutation est commandé par une cellule de mémoire SRAM. Dans cet exemple, le dispositif de commutation comporte 6 transistors interrupteurs 1501, 1502, 1503, 1504, 1505, 1506 et 6 cellules mémoires associées 1001, 1002, 1003, 1004, 1005, 1006 permettant chacune de commander l'état de commutation d'un transistor interrupteur. Sur les figures 8A-8B, un deuxième exemple de dispositif de commutation intégrant des cellules mémoires SRAM 1001, 1002, 1003, 1004, 1005, 1006 est donné. Ce dispositif de commutation peut faire partie d'un bloc d'interconnexion d'un circuit logique programmable tel que par exemple un circuit de type FPGA (FPGA pour « field progammable array »). Dans ce dispositif, le chemin d'un signal peut être commuté entre une ligne d'interconnexion 5 verticale et une ligne d'interconnexion horizontale, par l'intermédiaire de transistors interrupteurs 1601, 1602, 1603, 1604, 1605, 1606 situés chacun à l'intersection entre une ligne d'interconnexion verticale et une ligne d'interconnexion horizontale. 10 Dans ce dispositif, les lignes de bits peuvent être partagées par des cellules d'une même rangée verticale de la matrice, tandis qu'une ligne de mot peut être partagée par les cellules d'une même rangée horizontale de la matrice. Des décodeurs de 15 ligne et de colonne ainsi que des moyens d'amplification de signaux peuvent être également prévus en périphérie de la matrice. Sur la figure 9A, un exemple de structure de type PCM d'un élément de mémorisation à résistance 20 variable susceptible d'être intégré à une cellule mémoire SRAM suivant l'invention est donné. Une telle structure comprend une électrode supérieure 312 et une électrode inférieure 316, entre lesquelles une couche à base de matériau chalcogénure 315 est disposée, ce 25 matériau pouvant basculer d'une forme cristalline à une forme amorphe sous l'effet d'un élément 320 apportant de la chaleur. Sur la figure 9B, un exemple de structure de cellule CBRAM susceptible d'être intégré à une 30 cellule mémoire SRAM suivant l'invention est donné. Cette structure comprend une électrode supérieure 412 et une électrode inférieure 416, entre lesquelles une couche 415 formant un électrolyte solide est interposée. En fonction de potentiels appliqués sur les électrodes 412 et 416, on peut faire apparaitre ou disparaitre des filaments conducteurs dans la couche d'électrolyte 415 et faire varier la résistivité de u matériau de cette couche.10 REVENDICATIONS1. Cellule de mémoire statique à accès aléatoire non-volatile, comprenant : au moins un premier noeud de stockage (T), et au moins un deuxième noeud de stockage (F), caractérisée en ce qu'elle comprend en outre des moyens de mémorisation résistifs connectés au premier noeud (T) de stockage et au deuxième noeud (F) de stockage, les moyens de mémorisation (NI, N2) résistifs étant formés d'au moins une zone de matériau de résistivité modulable interposée entre des électrodes. 2. Cellule mémoire selon la revendication 1, lesdits moyens de mémorisation comprenant une première cellule de mémorisation connectée audit premier noeud (T) et une deuxième cellule de mémorisation connectée audit deuxième noeud (F). 3. Cellule mémoire selon l'une des revendications 1 ou 2, comprenant en outre : un premier transistor de conduction (TDT) dont la grille est connectée au premier noeud de stockage (T) et un deuxième transistor de conduction (TDF) dont la grille est connecté au deuxième noeud de stockage (F). 4. Cellule mémoire selon l'une des revendication 1 à 3, ladite première pluralité de transistors comprenant en outre : un premier transistor d'accès (TAI) connecté entre le premier noeud et une 30 première ligne de bit (BL1) et un deuxième transistor d'accès (TA2) connecté entre le deuxième noeud de stockage (F) et une deuxième ligne de bit (BL2), le premiertransistor d'accès et le deuxième transistor d'accès étant connectés à une ligne de mot. 5. Cellule de mémoire vive à accès aléatoire non-volatile selon l'une des revendications 1 à 4, les moyens de mémorisation comprenant au moins une cellule mémoire RRAM ou PMC ou CBRAM ou oxRAM. 6. Cellule mémoire selon l'une des 10 revendications 1 à 5, comprenant en outre des moyens pour modifier le ou les états mémorisés par les moyens de mémorisation dotés d'une ligne de polarisation (Vdd). 7. Cellule mémoire selon la revendication 15 6, dotée d'une première ligne de bit (BL1) et d'une deuxième ligne de bit (BL2), le premier transistor d'accès et le deuxième transistor d'accès étant connectés à une ligne de mot, la cellule étant dotée en outre d'au moins une alimentation la cellule étant caractérisée 20 en ce que, une réinitialisation de l'état mémorisé de la cellule est effectuée en appliquant sur ladite ligne de polarisation et sur une seule des lignes de bits, des potentiels prévus de manière à placer lesdits moyens de mémorisation (N1, N2) dans un état de haute résistance. 25 8. Dispositif microélectronique de mémoire vive à accès aléatoire, comprenant une pluralité de cellules suivant l'une des revendications 1 à 7. 30 9. Circuit logique programmable comprenant au moins un bloc de commutation ou d'interconnexion doté d'une pluralité de cellules suivant l'une des revendications 1 à 7.