Brevet FR2986652A1 — publié le 20130809

B11460 - 11-GR1-1083FR01 1 MÉMOIRE VOLATILE À CONSOMMATION RÉDUITE ET CAPACITÉ DE STOCKAGE AMÉLIORÉE Domaine de l'invention La présente invention concerne les circuits intégrés comportant des éléments de mémoire volatile. Exposé de l'art antérieur Une mémoire de circuit intégré peut être composée d'un ensemble d'éléments de mémoire, ou cellules mémoire, éventuellement disposés selon une matrice. L'écriture et la lecture de données dans les cellules mémoire sont réalisées au moyen de circuits logiques dédiés. Une alimentation fournit généralement l'énergie nécessaire au bon fonctionnement des composants des cellules mémoire et des circuits logiques. L'alimentation de la mémoire est généralement obtenue par un ou plusieurs rails connectés à l'ensemble des cellules mémoire et transportant une tension d'alimentation. Une mémoire est dite volatile dans le cas où les données stockées dans les cellules mémoire risquent d'être perdues lorsque la tension d'alimentation de la mémoire passe en dessous d'un seuil minimal. La figure 1 représente un exemple de réalisation d'une cellule mémoire volatile 1 d'une mémoire volatile du type 20 mémoire statique à accès aléatoire, également appelée mémoire SRAM (acronyme anglais pour Static Random Access Memory). La B11460 - 11-GR1-1083FR01 2 cellule mémoire 1 comprend six transistors à effet de champ à grille métal-oxyde, également appelés transistors MOS. La cellule mémoire 1 appartient à un plan mémoire dans lequel les cellules mémoire sont réparties en rangées et en colonnes. La cellule mémoire 1 comprend deux inverseurs INVL, INVR connectés en antiparallèle. Les inverseurs INVL, INVR sont connectés entre une source d'une tension haute VDD et une source d'une tension basse, généralement la masse GND. Dans la suite de la description, le potentiel de la masse est choisi égal à 0 V. L'inverseur INVL comprend un transistor PUL qui est un transistor MOS de type P dont la source est reliée à la source de la tension VDD et dont le drain est relié à un noeud IL correspondant à l'entrée de l'inverseur INVR. L'inverseur INVL comprend un transistor PDL qui est un transistor MOS de type N dont la source est reliée à la masse GND et dont le drain est relié au noeud IL. L'inverseur INVR comprend un transistor PUR qui est un transistor MOS de type P dont la source est reliée à la source de la tension VDD et dont le drain est relié à un noeud IR correspondant à l'entrée de l'inverseur INVL. L'inverseur INVR comprend un transistor PDR qui est un transistor MOS de type N dont la source est reliée à la masse GND et dont le drain est relié au noeud IR. Les grilles des transistors PUL et PDL sont connectées au noeud IR et les grilles des transistors PUR et PDR sont connectées au noeud IL. Les noeuds IL et IR sont reliés à des lignes de bits BLT et BLF par l'intermédiaire d'interrupteurs PGL et PGR commandés par un signal de sélection de rangée transporté par une ligne de mots WL. L'interrupteur PGL peut être un transistor MOS de type N dont la grille est connectée à la ligne de mots WL et dont les bornes de conduction sont respectivement connectées à la ligne de bits BLT et au noeud IL. De façon analogue, l'interrupteur PGR peut être un transistor MOS de type N dont la grille est connectée à la ligne de mots WL et dont les bornes de conduction sont connectées respectivement au noeud IR et à la ligne de bits BLF. La ligne de mots WL s'étend sur la rangée de B11460 - 11-GR1-1083FR01 3 la mémoire à laquelle appartient la cellule mémoire 1 et est connectée à chaque cellule mémoire de la rangée. Les lignes de bits BLT et BLF s'étendent sur la colonne de la mémoire à laquelle appartient la cellule mémoire 1 et sont connectées à chaque cellule mémoire de la colonne. Dans la suite de la description, une ligne de bits, une ligne de mots ou un noeud est dit à l'état bas lorsque le potentiel sur cette ligne ou ce noeud est à un niveau bas, par exemple au potentiel de la masse GND et une ligne de bits, une ligne de mots ou un noeud est dit à l'état haut lorsque le potentiel sur cette ligne ou ce noeud est à un niveau haut, par exemple environ égal à la tension d'alimentation VDD. Toutefois, les niveaux haut et bas peuvent être différents pour chaque ligne de mots, chaque ligne de bits et chaque noeud. La cellule mémoire 1 permet le stockage d'une donnée binaire ou bit "0" ou "1". A titre d'exemple, le stockage de la donnée "1" correspond au cas où le potentiel au noeud IL est à l'état haut et le potentiel au noeud IR est à l'état bas et le stockage de la donnée "0" correspond au cas où le potentiel au noeud IL est à l'état bas et le potentiel au noeud IR est à l'état haut. La tendance actuelle est à l'augmentation de la densité des mémoires. Ceci entraîne une augmentation du nombre de cellules mémoire par colonne. Toutefois, certaines contraintes peuvent limiter le nombre maximal possible de cellules mémoire par colonne. Une contrainte est la capacité de chaque ligne de bits qui augmente en fonction du nombre de cellules mémoire couplées à la ligne de bits. Plus la capacité de ligne de bits est importante, plus l'opération de charge/décharge de ligne de bits durant l'opération de lecture/écriture prend de temps, ce qui entraîne une diminution de la fréquence de fonctionnement de la mémoire. Le document US 5 457 647 décrit une mémoire vive comprenant une configuration hiérarchique de lignes de bits dans 35 laquelle, pour chaque colonne, les lignes de bits BLT et BLF B11460 - 11-GR1-1083FR01 4 sont divisées en paires de portions de lignes de bits. Chaque paire de portions de lignes de bits est connectée à un groupe de cellules mémoire. Deux lignes de bits globales supplémentaires sont connectées à toutes les paires de portions de lignes de bits par des interrupteurs. Des lignes de sélection s'étendant selon certaines rangées de la mémoire permettent la sélection des interrupteurs. Lors d'une opération de lecture ou d'écriture, l'une des paires de portions de lignes de bits est sélectionnée en fermant les interrupteurs associés. Une configuration hiérarchique de lignes de bits est complexe puisqu'elle entraîne l'ajout des lignes de bits globales pour chaque colonne, des interrupteurs répartis sur chaque colonne et des lignes de sélection des interrupteurs sur certaines rangées de la mémoire. Pour certaines applications, la consommation du circuit intégré comprenant une mémoire volatile est un facteur critique. Il peut s'agir d'applications médicales ou d'applications sans fil qui exigent une consommation très faible. A titre d'exemple, le circuit intégré peut être prévu sur des implants médicaux, des éléments électroniques portables ou un réseau de capteurs. Il s'agit, par exemple, d'un circuit intégré équipant un téléphone cellulaire, le circuit intégré étant alimenté par la batterie du téléphone. Une réduction de la consommation de la mémoire peut être obtenue en réduisant la tension d'alimentation de la mémoire. Toutefois, la réduction de la tension d'alimentation entraîne une diminution du courant de lecture et par conséquence une réduction du nombre de cellules mémoire par colonne pour éviter des erreurs de lecture lors d'une opération de lecture de la donnée stockée dans la cellule mémoire 1. En effet, lors d'une opération de lecture de la donnée stockée dans une cellule mémoire, la ligne de mots WL associée à la cellule mémoire sélectionnée est mise à l'état haut et les lignes de mots de toutes les autres rangées de la mémoire sont mises à l'état bas. Les interrupteurs PGL et PGR de la cellule B11460 - 11-GR1-1083FR01 mémoire 1 sélectionnée sont donc ouverts. Les lignes de bits BLT et BLF sont laissées flottantes. En fonction de la donnée stockée dans la cellule mémoire, la tension de l'une des lignes de bits BLT, BLF s'élève et la tension de l'autre ligne de bits 5 BLT, BLF diminue. Toutefois, même si les interrupteurs PGL et PGR de toutes les autres cellules mémoire de la colonne sont fermées, des courants de fuite peuvent circuler pour ces cellules mémoire au travers de certains interrupteurs PGL et PGR. Avec la diminution de la tension d'alimentation VDD, le rapport entre le courant de lecture (Iread) et le courant de fuite total correspondant à la somme des courants de fuite des cellules mémoire non sélectionnées (Ileakage) de la colonne diminue. Il peut donc se produire des variations incorrectes des tensions des lignes de bits BLT et BLF et donc des erreurs de lecture. Il peut alors être nécessaire de réduire le nombre de cellules mémoire par colonne. Il est connu de prévoir des lignes de bits supplémentaires dédiées à des opérations de lecture de façon à réduire les courants de fuite lors d'opérations de lecture d'une mémoire 20 volatile à consommation réduite. La figure 2 représente un exemple de réalisation d'une cellule mémoire 2 telle que décrite dans la publication intitulée "A Large GVTH/VDD Tolerant Zigzag 8T SRAM With AreaEfficient Decoupled Differential Sensing and Fast Write-Back 25 Scheme" de Jui-Jen Wu, Yen-Huei Chen, Meng-Fan Chang, Po-Wei Chou, Chien-Yuan Chen, Hung-Jen Liao, Ming-Bin Chen, Yuan-Hua Chu, Wen-Chin Wu, et Hiroyuki Yamauchi (IEEE Journal of SolidState Circuits, Vol. 46, N°4, April 2011). Par rapport à la cellule 1 représentée en figure 1, la 30 cellule mémoire 2 comprend, en outre, deux lignes de bits de lecture RBLT et RBLF, une ligne de mots de lecture RWL et deux transistors MOS de type N, RPDL et RPDR, dédiés aux opérations de lecture. La grille du transistor RPDL est connectée au noeud IL. L'une des bornes de conduction du transistor RPDL est 35 connectée à la ligne de bits de lecture RBLT et l'autre borne de B11460 - 11-GR1-1083FR01 6 conduction du transistor RPDL est connectée à la ligne de mots de lecture RWL. La grille du transistor RPDR est connectée au noeud IR. L'une des bornes de conduction du transistor RPDR est connectée à la ligne de bits de lecture RBLT et l'autre borne de conduction du transistor RPDR est connectée à la ligne de mots de lecture RWL. La ligne de mots WL et les lignes de bits BLT et BLF sont dédiées à des opérations d'écriture. Lors d'une opération d'écriture ou d'une opération de rétention, les lignes de bits de lecture RBLT et RBLF sont mises 10 à VDD. Lors d'une opération de lecture, les lignes de bits de lecture RBLT et RBLF sont laissées flottantes et la ligne de mots de lecture RWL de la cellule mémoire 2 sélectionnée est mise à l'état bas tandis que les lignes de mots RWL associées 15 aux autres rangées de la mémoire sont maintenues à l'état haut. Les lignes de bits RBLT et RBLF sont initialement flottantes à l'état haut. Lorsque la donnée "1" est stockée dans la cellule mémoire 2, seule le transistor RPDL est passant. La tension de la ligne de bits RBLT diminue. Le transistor RPDR est bloqué et 20 la ligne de bits RBLF reste à l'état haut. La différence Vdiff de tension entre les lignes de bits RBLT et RBLF peut alors être détectée. La durée pendant laquelle la ligne de mots de lecture RWL est mise à l'état bas est suffisamment courte pour que la tension Vdiff reste inférieure à la tension de seuil des 25 transistors RPDL et RPDR. Pour les autres cellules mémoire de la colonne, la tension grille-source des transistors RPDL et RPDR est au plus égale à Vdiff. Ces transistors restent donc bloqués. En outre, la tension drain-source des transistors RPDL et RPDR des cellules mémoire non sélectionnées de la colonne est au plus 30 égale à Vdiff de sorte que les courants de fuite restent faibles par rapport à ceux obtenues pour la cellule mémoire 1. Les erreurs de lecture sont donc réduites même si le nombre de cellules mémoire par colonne est important. Toutefois, la cellule mémoire 2 représentée en figure 35 2 présente plusieurs inconvénients. B11460 - 11-GR1-1083FR01 7 En effet, pour des applications pour lesquelles la tension d'alimentation des cellules mémoire est réduite, le courant à l'état passant des transistors RPDL ou RPDR est diminué. Le nombre de cellules mémoire par colonne doit alors être réduit pour diminuer l'impact de la capacité de la ligne de bits de lecture pendant l'opération de lecture. En outre, même si les transistors RPDL et RPDR peuvent être conçus pour avoir des courants de fuite réduits lors d'une opération de lecture de la donnée lue dans une cellule mémoire d'une colonne, les courants de fuite des cellules mémoire de la même colonne qui ne sont pas adressées peuvent perturber la donnée lue si le rapport entre le courant de lecture (Iread) et la somme des courants de fuite (Ileakage) est trop faible, par exemple inférieur à 10. De plus, pour des applications dans lesquelles la mémoire doit fonctionner à une cadence élevée, il peut être nécessaire de réduire le nombre à réduire la durée totale d'une Un besoin existe donc de cellules par colonne de façon opération de lecture. d'une cellule mémoire qui pallie tout ou partie des inconvénients décrits précédemment. Résumé Un objet d'un exemple de réalisation vise une mémoire volatile à faible tension d'alimentation qui comprend un nombre de cellules mémoire par colonne élevé. Un autre objet d'un exemple de réalisation est que la cellule mémoire à faible tension d'alimentation, lorsqu'elle est réalisée de façon intégrée, occupe une surface similaire à la surface occupée par une cellule mémoire à faible tension d'alimentation connue. Dans ce but, un exemple de réalisation prévoit une cellule mémoire comprenant des cellules mémoire volatiles dans lesquelles des opérations d'écriture et de lecture de données sont réalisées, les cellules mémoire étant disposées en rangées et en colonnes, et, en outre, étant réparties en premiers groupes distincts de cellules mémoire pour chaque colonne. La B11460 - 11-GR1-1083FR01 8 mémoire comprend, pour chaque colonne, une ligne de bits d'écriture dédiée à des opérations d'écriture et connectée à toutes les cellules mémoire de la colonne et des lignes de bits de lecture dédiées à des opérations de lecture, chaque ligne de bits de lecture étant connectée à toutes les cellules mémoire de l'un des premiers groupes de cellules mémoire, chaque cellule mémoire de la colonne étant connectée à une seule des lignes de bits de lecture. Selon un exemple de réalisation, la mémoire comprend, pour chaque colonne, un multiplexeur relié à toutes les lignes de bits de lecture et recevant un signal de commande, le multiplexeur étant adapté à fournir le signal présent sur l'une des lignes de bits de lecture à un amplificateur en fonction du signal de commande. Selon un exemple de réalisation, les cellules mémoire sont réparties en seconds groupes distincts de cellules mémoire pour chaque rangée. La mémoire comprend un premier circuit de sélection de cellules mémoire dédié à des opérations d'écriture et un second circuit, différent du premier circuit, de sélection de cellules mémoire dédié à des opérations de lecture. Le premier circuit est adapté à sélectionner, pour chaque rangée, des cellules mémoire de l'un des premiers groupes de cellules mémoire pour une opération d'écriture, le second circuit étant adapté à sélectionner, pour chaque rangée, des cellules mémoire de l'un des premiers groupes de cellules mémoire pour une opération de lecture. Selon un exemple de réalisation, le second circuit de sélection comprend des lignes de mots de lecture pour chaque rangée, chaque ligne de mots de lecture étant connectée à toutes les cellules mémoire de l'un des seconds groupes de cellules mémoire, pour chaque rangée, chaque cellule mémoire de la rangée étant connectée à une seule des lignes de mots de lecture. Selon un exemple de réalisation, chaque cellule mémoire comprend : B11460 - 11-GR1-1083FR01 9 des premier et deuxième inverseurs, la sortie du premier inverseur étant connectée à l'entrée du deuxième inverseur et la sortie du deuxième inverseur étant connectée à l'entrée du premier inverseur ; un premier interrupteur connecté à la sortie du premier inverseur ; un second interrupteur connecté à la sortie du deuxième inverseur ; un premier transistor MOS ayant deux premières bornes 10 de conduction et une première grille, la première grille étant connectée à la sortie du premier inverseur ; un second transistor MOS ayant deux secondes bornes de conduction et une seconde grille, la seconde grille étant connectée à la sortie du deuxième inverseur. 15 Chaque ligne de mots de lecture est connectée à l'une des premières bornes de conduction et à l'une des secondes bornes de conduction, et le premier circuit de sélection comprend un circuit adapté à fermer les premier et second interrupteurs de l'un des groupes de cellules mémoire. 20 Selon un exemple de réalisation, la mémoire comprend, pour chaque colonne et pour chaque premier groupe de la colonne, des première et seconde lignes de bits de lecture et, l'autre des premières bornes de conduction du premier transistor MOS est connectée à la première ligne de bits de lecture et l'autre des 25 secondes bornes de conduction du second transistor MOS est connectée à la seconde ligne de bits de lecture. Selon un exemple de réalisation, le premier interrupteur comprend un troisième transistor MOS reliant la sortie du premier inverseur à une première ligne de bits 30 d'écriture. Le second interrupteur comprend un quatrième transistor MOS reliant la sortie du deuxième inverseur à une seconde ligne de bits d'écriture. Selon un exemple de réalisation, le premier circuit de sélection comprend des lignes de mots d'écriture pour chaque 35 rangée, chaque ligne de mot d'écriture étant connectée aux B11460 - 11-GR1-1083FR01 10 grilles des troisième et quatrième transistors MOS des cellules mémoire de l'un des groupes de cellules mémoire. Selon un exemple de réalisation, le premier circuit de sélection comprend un troisième inverseur, la sortie du troisième inverseur étant connectée aux grilles des troisième et quatrième transistors et l'entrée du troisième inverseur étant connectée à une ligne de mots d'écriture. Selon un exemple de réalisation, le premier circuit de sélection comprend un cinquième transistor MOS interposé entre 10 le troisième transistor MOS et la première ligne de bits d'écriture et un sixième transistor MOS interposé entre le quatrième transistor MOS et la seconde ligne de bits d'écriture. Un exemple de réalisation prévoit un appareil électronique comprenant une batterie et une mémoire telle que décrite 15 précédemment alimentée par la batterie. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif 20 en relation avec les figures jointes parmi lesquelles : les figures 1 et 2, décrites précédemment, représentent, de façon schématique, des exemples connus d'une cellule mémoire volatile ; la figure 3 représente, de façon schématique, une 25 colonne d'une mémoire volatile selon un exemple de réalisation ; la figure 4 représente de façon schématique un exemple de réalisation des circuits logiques associés à la colonne de la mémoire volatile représentée en figure 3 ; la figure 5 représente de façon schématique un exemple 30 de cellule mémoire volatile ; les figures 6 et 7 sont des figures équivalentes respectivement aux figures 3 et 4 pour l'exemple de réalisation de cellule mémoire représenté en figure 5 ; B11460 - 11-GR1-1083FR01 11 la figure 8 représente, de façon schématique, une rangée d'une mémoire volatile comprenant des cellules mémoire telles que représentées en figure 2 ; la figure 9 représente un autre exemple de réalisation 5 d'une cellule mémoire volatile ; la figure 10 représente, de façon schématique, une rangée d'une mémoire volatile comprenant des cellules mémoire telles que représentées en figure 9 ; les figures 11 et 12 représentent d'autres exemples de 10 réalisation de cellules mémoire volatiles ; et la figure 13 représente, de façon schématique, une rangée d'une mémoire volatile comprenant des cellules mémoire telles que représentées en figure 12. Description détaillée 15 Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures. Dans la suite de la description, l'expression "borne de conduction" d'un transistor MOS désigne indifféremment la source ou le drain du transistor MOS. 20 Les exemples de réalisation de mémoire décrits par la suite peuvent être mis en oeuvre avec une cellule mémoire comprenant des lignes de bits de lecture dédiées aux opérations de lecture et distinctes des lignes de bits d'écriture. Dans ce type de cellules, les chemins de lecture et d'écriture sont 25 séparés. A titre d'exemple, le présent exemple de réalisation peut être mis en oeuvre avec l'exemple de cellule mémoire décrit en figure 2. Toutefois, l'exemple de réalisation de l'invention peut être mis en oeuvre avec d'autres exemples de cellule 30 mémoire, notamment les cellules mémoire décrites dans la publication intitulée "A 0.5-V 25-MHz 1-mW 256-Kb MTCMOS/SOI SRAM for Solar-Power-Operated Portable Personal Digital Equipment-Sure Write Operation by Using Step-Down Negatively Overdriven Bitline Schem" de Nobutaro Shibatao, Hiroshi Kiya, 35 et. al. (IEEE Journal of Solid-State Circuits, Vol. 41, N°3, B11460 - 11-GR1-1083FR01 12 March 2006) ou dans la publication intitulée "Variability Resilient Low-power 7T-SRAM Design for nano-Scaled Technologies" de Touqeer Azam, Binjie Cheng and David R.S. Cumming (llth International Symposium on Quality Electronic Design (ISQED), 22-24 March 2010, 2010, pp.9-14). La figure 3 représente un exemple de réalisation d'une mémoire volatile 5. La mémoire 5 comprend des cellules mémoire réparties en rangées et en colonnes. Seule une colonne COL est représentée en figure 3. La colonne COL comprend des cellules mémoire Celli, i variant de 1 à M où M est un entier strictement supérieur à 1. Chaque cellule mémoire correspond, par exemple, à la cellule mémoire représentée en figure 2. Les cellules mémoire de la colonne COL sont regroupées en groupes de cellule mémoire G1 à Gk. A titre d'exemple, chaque groupe de cellules mémoire comprend le même nombre N de cellules mémoire, N étant un entier strictement supérieur à 1 et M étant égal à k fois N. A titre d'exemple, en figure 3, on a représenté trois groupes de cellules mémoire, un premier groupe G1 comprenant les cellules mémoire Cell' à CellN, un deuxième groupe G2 comprenant les cellules mémoire CellN+1 à Cell2N et le dernier groupe Gk comprenant les cellules mémoire CellkN+k à CellM. Les cellules mémoire d'un même groupe peuvent être des cellules mémoire adjacentes ou non. Selon le présent exemple de réalisation, deux lignes de bits de lecture RBLTi et RBLFi sont attribuées à chaque groupe Gi, j varient de 1 à k, de cellules mémoire. Par exemple, les lignes de bits de lecture RBLT1 et RBLF1 sont connectées aux cellules mémoire du groupe G1. Les lignes de bits de lecture RBLT2 et RBLF2 sont connectées aux cellules mémoire du groupe G2 et les lignes de bits de lecture RBLTk et RBLFk sont connectées aux cellules mémoire du groupe Gk. La figure 4 représente un exemple de réalisation des circuits logiques 6 associés à la colonne COL de la mémoire 5 35 représentée en figure 3. Les circuits logiques 6 comprennent B11460 - 11-GR1-1083FR01 13 deux multiplexeurs (MUX) 7, 8 pour chaque colonne. Le multiplexeur 7 est connecté aux lignes de bits de lecture RBLT1 à RBLTk de la colonne COL et à une ligne de sortie RBLT0. Le multiplexeur 8 est connecté aux lignes de bits de lecture RBLF1 5 à RBLTk de la colonne COL et à une ligne de sortie RBLF0. Chaque multiplexeur 7, 8 reçoit un signal de commande CS. Les lignes de sortie RBLT0 et RBLF0 sont couplées à un module d'amplification 9 (SA) connecté à une interface d'entrée-sortie 10 (I/O). L'interface 10 peut être connectée à un bus d'échange de données 10 DATA. Le signal de commande CS peut prendre k valeurs différentes. Le multiplexeur 7 est adapté, en fonction du signal de commande CS, à sélectionner le signal fourni par l'une des lignes de bits de lecture RBLTi, j variant de 1 à k, et à 15 transmettre ce signal sur la ligne de sortie RBLT0. Le multiplexeur 8 est adapté, en fonction du signal de commande CS, à sélectionner le signal fourni par la ligne de bits de lecture RBLFi et à transmettre ce signal sur la ligne de sortie RBLF0. Pour la même valeur du signal de commande CS, les multiplexeurs 20 7 et 8 fournissent les signaux des lignes de bits de lecture RBLTi et RBLFi ayant le même indice j. L'opération de lecture de la donnée stockée dans une cellule mémoire Celli, i variant de 1 à M, de la colonne COL est réalisée comme cela a été décrit précédemment en relation avec 25 la cellule mémoire 2 représentée en figure 2 à la différence que les multiplexeurs 7 et 8 sont, en outre, commandés pour fournir au module d'amplification 9 les signaux présents sur les lignes de bits de lecture RBLTi et RBLFJ, j variant de 1 à k, couplées à la cellule mémoire Celli. 30 Les lignes de bits de lecture RBLTi et RBLFJ, j variant de 1 à k, peuvent correspondre à des pistes métalliques qui s'étendent sur la totalité des cellules mémoire de la colonne COL jusqu'aux circuits logiques 6 associés à la colonne COL. A titre de variante, les lignes de bits de lecture RBLTi et 35 RBLFi s'étendent seulement depuis les circuits logiques 6 sur B11460 - 11-GR1-1083FR01 14 une partie de la colonne pour être connectées aux cellules mémoire associées. Les cellules mémoire d'une mémoire volatile à faible tension d'alimentation comprennent au minimum 8 transistors MOS. De ce fait, les lignes de bits de lecture RBLTi 5et. RBLF], j variant de 1 à k, peuvent être réalisées par des pistes métalliques d'un ou de plusieurs niveaux de métallisation sans requérir une augmentation de la surface occupée par la mémoire lorsqu'elle est réalisée de façon intégrée. A titre d'exemple, la colonne COL de la mémoire peut 10 comprendre environ 128 cellules mémoire et environ 2 paires de lignes de bits de lecture RBLTi et RBLFi. Chaque ligne de bits de lecture RBLTi peut être connectée à environ 64 cellules mémoire par colonne. La figure 5 représente un autre exemple de réalisation 15 d'une cellule mémoire 11 ayant une seule ligne de bits dédiée aux opérations de lecture. Les éléments communs avec la cellule mémoire 2 représentée en figure 2 sont désignés par les mêmes références. La cellule mémoire 11 comprend un transistor RPD qui est un transistor MOS de type N dont la source est couplée à la 20 masse GND et dont la grille est couplée au noeud IR et un transistor RPS qui est un transistor MOS de type N dont la source est reliée au drain du transistor RPD et dont le drain est relié à une ligne de bits de lecture RBL. La grille du transistor RPS est commandée par un signal de sélection de 25 rangée transporté par une ligne de mots de lecture RWL. Les figures 6 et 7 sont des figures d'une mémoire 12 respectivement analogues aux figures 3 et 4, pour laquelle chaque cellule mémoire correspond à la cellule mémoire 11 de la figure 5. Comme cela a été décrit précédemment en relation à la 30 figure 3, les cellules mémoire d'une colonne COL sont regroupées en groupes de cellules mémoire G1 à Gk. A titre d'exemple, chaque groupe de cellules mémoire comprend le même nombre N de cellules mémoire, N étant un entier strictement supérieur à 1 et M étant égal à k fois N. B11460 - 11-GR1-1083FR01 15 Selon le présent exemple de réalisation, une ligne de bits de lecture RBLi, j variant de 1 à k, est attribuée à chaque groupe G1 à Gk de cellules mémoire. Par exemple, la ligne de bit de lecture RBL1 est connectée aux cellules mémoire du groupe G1. La ligne de bits de lecture RBL2 est connectée aux cellules mémoire du groupe G2 et la ligne de bits de lecture RBLTk est connectée aux cellules mémoire du groupe Gk. Comme cela est représenté en figure 7, les circuits logiques 13 associés à la colonne de la mémoire 12 représentée en figure 6 comprennent un multiplexeur (MUX) 14 pour chaque colonne. Le multiplexeur 14 est connecté aux lignes de bits de lecture RBL1 à RBLk de la colonne associée et à une ligne de sortie RBL0. Le multiplexeur 14 reçoit un signal de commande CS. La ligne de sortie RBL0 est couplée à un module d'amplification 15 (SA) connecté à une interface d'entrée-sortie 16 (I/O). L'interface 16 peut être connectée à un bus d'échange de données DATA. Le signal de commande CS peut prendre k valeurs différentes. Le multiplexeur 14 est adapté, en fonction du signal 20 de commande CS, à sélectionner le signal fourni par l'une des lignes de bits de lecture RBL1 à RBLk et à transmettre ce signal sur la ligne de sortie RBL0. Lors d'une opération de lecture de la donnée stockée dans une cellule mémoire de la colonne COL, la ligne de mots de 25 lecture RWL associée à la cellule mémoire sélectionnée est mise à l'état haut et les lignes de mots de lecture de toutes les autres rangées de la mémoire sont mises à l'état bas. La ligne de bits de lecture RBL est initialement laissée flottante à l'état haut. En fonction de la donnée stockée dans la cellule 30 mémoire, le transistor RPD est passant ou bloqué, ce qui entraîne ou non une modification de la tension de la ligne de bits de lecture RBL. Par rapport à une configuration hiérarchique de lignes de bits, les exemples de réalisation décrits précédemment 35 présentent l'avantage que la sélection des lignes de bits de B11460 - 11-GR1-1083FR01 16 lecture RBLTi, RNLFi et RBLi est réalisée par les multiplexeurs 7, 8, 14 qui sont situés à une extrémité des colonnes et non par des interrupteurs répartis sur la mémoire. La conception de la mémoire est ainsi simplifiée. Bien que les exemples de réalisation décrits précédemment en relation avec les figures 3 à 7 soient tout à fait satisfaisants pour augmenter le nombre de cellules mémoire par colonne de la mémoire volatile, des exemples de réalisation vont maintenant être décrits qui permettent de réduire encore davantage la consommation de la mémoire volatile. La figure 8 illustre l'apparition de courants de fuite d'une mémoire volatile 17 comprenant des cellules mémoire 2 telles que représentées en figure 2, deux cellules mémoire Cell' et Ce112 étant représentées. La consommation de la mémoire 17 est augmentée par l'apparition de courants parasites lors d'opérations d'écriture. A titre d'exemple, on considère une opération d'écriture d'une donnée dans la cellule mémoire Cell' alors qu'aucune donnée n'est à écrire dans la cellule mémoire Ce112. Dans ce but, la ligne de mots WL est mise à l'état haut. L'une des lignes de bits d'écriture BLT ou BLF de la cellule mémoire Cell' est mise à l'état haut et l'autre ligne de bits BLT ou BLF est mise à l'état bas selon la donnée à écrire dans la cellule mémoire Cell'. Les lignes de bits d'écriture BLT et BLF associées à la cellule mémoire Ce112 sont toutes les deux laissées flottantes à l'état haut. Comme les interrupteurs PGL et PGR de la cellule mémoire Ce112 sont fermés et que l'un des transistors PDL ou PDR est passant, un courant parasite circule de l'une des lignes de bits BLT ou BLF associées à la cellule mémoire Ce112 vers la masse GND. La consommation de la mémoire 17 est, en outre, augmentée par l'apparition de courants parasites lors d'opérations de lecture. A titre d'exemple, on considère une opération de lecture de la donnée stockée dans la cellule mémoire Cell' alors qu'aucune donnée n'est à lire dans la B11460 - 11-GR1-1083FR01 17 cellule mémoire Ce112. Lors d'une opération de lecture, la ligne de mots RWL est mise à l'état bas. Les lignes de bits RBLT et RBLF associées à la cellule mémoire Cell' sont laissées flottantes à l'état haut. En fonction de la donnée stockée dans la cellule mémoire Cell', la tension de l'une des deux lignes de bits RBLT ou RBLF diminue. Les lignes de bits de lecture RBLT et RBLF associées à la cellule mémoire Ce112 peuvent être laissées flottantes à l'état haut. Comme l'un des transistors RPDL ou RPDR de la cellule mémoire Ce112 est passant, un courant parasite circule donc entre l'une des lignes de bits RBLT et RBLF associées à la cellule mémoire Ce112 et la ligne de lecture RWL. Les cellules mémoire selon les exemples de réalisation décrits par la suite peuvent être alimentées à une tension d'alimentation VDD réduite. A titre d'exemple, la tension VDD peut être de l'ordre de 400 mV, notamment lorsque les cellules mémoire sont réalisées selon une technologie pour laquelle la longueur de canal des transistors MOS est de 32 nm. En particulier, les cellules mémoire selon les exemples de réalisation décrits par la suite sont adaptées à fonctionner sous la tension de seuil des transistors MOS. La figure 9 représente un exemple de réalisation d'une cellule mémoire volatile 20. Par rapport à la cellule mémoire 2 représentée en figure 2, la cellule mémoire 20 comprend deux transistors MOS supplémentaires. Le transistor PGL de la cellule mémoire 2 est remplacé par deux transistors MOS de type N, PGOL et PG1L. La grille du transistor PGOL est reliée à la ligne de mots WL. La grille du transistor PG1L est reliée à une ligne de commande CWL. L'une des bornes de conduction du transistor PGOL est connectée à la ligne de bits BLT et l'autre borne de conduction du transistor PGOL est connectée à l'une des bornes de conduction du transistor PG1L. L'autre borne de conduction du transistor PG1L est connectée au noeud IL. De façon analogue, le transistor PGR est remplacé par deux transistors MOS de type N PGOR et PG1R. La grille du transistor PGOR est reliée à la ligne B11460 - 11-GR1-1083FR01 18 de mots WL. La grille du transistor PG1R est reliée à la ligne de commande CWL. L'une des bornes de conduction du transistor PGOR est connectée à la ligne de bits BLF et l'autre borne de conduction du transistor PGOR est connectée à l'une des bornes 5 de conduction du transistor PG1R. L'autre borne de conduction du transistor PG1R est connectée au noeud IR. La ligne de mots WL est connectée à chaque cellule mémoire de la rangée à laquelle appartient la cellule mémoire 20. La ligne de commande CWL est connectée à chaque cellule mémoire de la colonne à laquelle 10 appartient la cellule mémoire 20. En outre, la ligne de mots RWL de la cellule mémoire 2 est remplacée par une ligne de mots RWL MUX qui est connectée seulement à certaines cellules mémoire de la rangée à laquelle appartient la cellule mémoire 20. De ce fait, la mémoire 15 comprend pour chaque rangée plusieurs lignes de mots RWL MUX, chaque ligne de mots RWL MUX étant connectée à une partie différente des cellules mémoire de la rangée. A titre d'exemple, la mémoire peut comprendre environ de 16 à 128 cellules mémoire 20 par rangée et environ de 2 à 4 20 lignes de mots de lecture RWL MUX par rangée. Chaque ligne de mots de lecture RWL MUX peut être connectée à environ 8 à 32 cellules mémoire par rangée. Le fonctionnement de la cellule mémoire 20 est le suivant. 25 En l'absence d'opération de lecture ou d'écriture dans la rangée contenant la cellule mémoire 20, les états des lignes de mots, de bits et de commande sont les suivants : la ligne de mots d'écriture WL est à l'état bas ; la ligne de commande CWL est à l'état bas ; 30 la ligne de bits d'écriture BLT est à l'état bas ; la ligne de bits d'écriture BLF est à l'état bas ; la ligne de bits de lecture RBLT est à l'état haut ; la ligne de bits de lecture RBLF est à l'état haut ; et les lignes de mots de lecture RWL MUX associées à la 35 rangée contenant la cellule mémoire 20 sont à l'état haut. B11460 - 11-GR1-1083FR01 19 Les courants de fuite au travers des transistors ouverts PGOL, PG1L, PGOR, PG1R sont réduits dans la mesure où les transistors PGOL, PG1L étant en série et les transistors PGOR, PG1R étant série, la résistance au courant de fuite est plus importante que pour la cellule mémoire 2. Lors d'une opération d'écriture d'une donnée "0" (respectivement d'une donnée "1") dans la cellule mémoire 20, les états des lignes de mots, de bits et de commande sont les suivants : la ligne de mots d'écriture WL est à l'état haut ; la ligne de commande CWL est à l'état haut ; la ligne de bits d'écriture BLT est à l'état bas (respectivement à l'état haut) ; la ligne de bits d'écriture BLF est à l'état haut (respectivement à l'état bas) ; la ligne de bits de lecture RBLT est à l'état haut ; la ligne de bits de lecture RBLF est à l'état haut ; et la ligne de mots de lecture RWL MUX associée à la rangée contenant la cellule mémoire est à l'état haut. La structure de la cellule mémoire 20 permet de réaliser une sélection individuelle de cellules mémoire parmi les cellules mémoire d'une même rangée lors d'opérations d'écriture. Pour les cellules mémoire non sélectionnées de la même rangée, la ligne de mots d'écriture WL est à l'état haut et les lignes de commande CWL associées sont à l'état bas. Les interrupteurs PG1L et PG1R de ces cellules sont donc ouverts. Les courants de fuite des cellules mémoire 20 non sélectionnées sont inférieurs aux courants parasites apparaissant pour les cellules mémoire 2 non sélectionnées pour lesquelles les interrupteurs PGL et PGR restent ouverts lors d'une opération d'écriture. La consommation de la mémoire est donc réduite lors d'une opération d'écriture. Lors d'une opération de lecture de la donnée stockée dans la cellule mémoire 20, les états des lignes de mots, de 35 bits et de commande sont les suivants : B11460 - 11-GR1-1083FR01 20 la ligne de mots d'écriture WL est à l'état bas ; la ligne de commande CWL est à l'état bas ; la ligne de bits d'écriture BLT est à l'état bas ; la ligne de bits d'écriture BLF est à l'état bas ; les lignes de bits de lecture RBLT et RBLF sont initialement flottantes à l'état haut ; et la ligne de mots de lecture RWL MUX associée à la cellule mémoire 20 est à l'état bas tandis que les lignes de mots de lecture associées aux cellules mémoire non sélectionnées 10 de la rangée sont à l'état haut. Les courants de fuite au travers des transistors ouverts PGOL, PG1L, PGOR, PG1R sont réduits dans la mesure où les transistors PGOL, PG1L étant en série et les transistors PGOR, PG1R étant série, la résistance au courant de fuite est 15 plus importante que pour la cellule mémoire 2. Comme les lignes de mots de lecture RWL MUX des cellules mémoire non sélectionnées sont maintenues à l'état haut et que les lignes de bits de lecture RBLT et RBLF associées sont à l'état haut, il n'y a pas de courant de fuite pour ces 20 cellules mémoire. La consommation de la mémoire lors d'une opération de lecture est donc réduite. Lorsque la tension d'alimentation VDD des cellules mémoire diminue, la mémoire devient plus sensible aux perturbations dues aux rayonnements ionisants. Un rayon ionisant 25 tend généralement à perturber des cellules mémoire adjacentes. Les bits sont généralement stockés dans la mémoire sous la forme de groupes de bits, appelés mots. Il peut être avantageux de disposer les bits dans la mémoire de sorte que les bits stockés dans des cellules mémoire adjacentes appartiennent 30 à des mots distincts. Ce procédé de stockage s'appelle entrelacement de bits (en anglais bit interleaving). La cellule mémoire 20 facilite la mise en oeuvre d'un procédé d'entrelacement de bits en écriture et en lecture. La figure 10 représente, de façon schématique, des 35 cellules mémoire 22A, 22B, 22c, 24A, 24B, 24C et 26A, 26B, 26C B11460 - 11-GR1-1083FR01 21 d'une rangée d'une mémoire volatile 25. La mémoire 25 comprend, en outre, trois lignes de mots de lecture RWL MUXA, RWL MUXB et RWL MUXc associées à la rangée. Les lignes de mots de lecture RWL MURA, RWL MUXB et RWL MUXc sont connectées à un module de multiplexage 28. A titre d'exemple, la ligne de mots de lecture RWL MURA est connectée seulement aux cellules mémoire 22A, 24A et 26A. La ligne de mots de lecture RWL MUXB est connectée seulement aux cellules mémoire 22B, 24B et 26B et la ligne de mots de lecture RWL MUXc est connectée seulement aux cellules mémoire 22e, 24c et 26e. Le nombre de lignes de mots de lecture dépend du nombre de groupes de cellules mémoire à sélectionner séparément des autres cellules mémoire de la rangée. En écriture, le procédé d'entrelacement de bits peut être mis en oeuvre en sélectionnant seulement les cellules mémoire 20 souhaitées par la ligne de mots d'écriture WL et la ligne de commande CWL. En lecture, le procédé d'entrelacement peut être mis en oeuvre par les lignes de mots de lecture RWL MURA, RWL MUXB, RWL MUXc. A titre d'exemple, lorsqu'une opération de lecture doit être réalisée dans les cellules mémoire 22A, 24A et 26A, la ligne de lecture RWL MURA est mise à l'état bas tandis que les autres lignes de lecture RWL MUXB et RWL MUXc sont maintenues à l'état haut. La figure 11 représente un autre exemple de réalisation d'une cellule mémoire 30. Par rapport à la cellule mémoire 2 représentée en figure 2, la cellule mémoire 30 comprend deux transistors MOS supplémentaires montés en inverseur. En outre, le transistor PGL est remplacé par un transistor MOS de type N, PG2L, et le transistor PGR est remplacé par un transistor MOS de type N, PG2R. Plus précisément, la cellule mémoire 30 comprend un transistor MOS de type P, PU, dont la grille est connectée à la ligne de mots WL, dont la source est connectée à une ligne de commande CS et dont le drain est connecté aux grilles des transistors PG2L et PG2R. La cellule mémoire 30 comprend en outre un transistor MOS de type N, PD, dont la grille est connectée à la ligne de mots WL, B11460 - 11-GR1-1083FR01 22 dont la source est connectée à la masse GND et dont le drain est connecté aux grilles des transistors PG2L et PG2R. La ligne de commande CS est connectée à chaque cellule mémoire de la colonne à laquelle appartient la cellule mémoire 30. En outre, la ligne de mots RWL de la cellule mémoire 2 est remplacée par une ligne de mots RWL MUX qui est connectée seulement à certaines cellules mémoire de la rangée, comme cela a été décrit précédemment en relation avec la cellule mémoire 20. Le fonctionnement de la cellule mémoire 30 est le suivant. En l'absence d'opération de lecture ou d'écriture dans la rangée contenant la cellule mémoire 30, les états des lignes de mots, de bits et de commande sont les suivants : la ligne de mots d'écriture WL est à l'état haut ; la ligne de commande CS est à l'état bas ; la ligne de bits d'écriture BLT est à l'état bas ; la ligne de bits d'écriture BLF est à l'état bas ; la ligne de bits de lecture RBLT est à l'état haut ; la ligne de bits de lecture RBLF est à l'état haut ; et les lignes de mots de lecture RWL MUX associées à la rangée contenant la cellule mémoire 30 sont à l'état haut. A titre de variante, la ligne de commande CS peut être amenée à une tension négative, par exemple de l'ordre de -0,3 V. 25 Ceci permet de réduire les courants de fuite au travers des interrupteurs PG2L et PG2R. Lors d'une opération d'écriture d'une donnée "0" (respectivement d'une donnée "1") dans la cellule mémoire 30, les états des lignes de mots, de bits et de commande sont les 30 suivants : la ligne de mots d'écriture WL est à l'état bas ; la ligne de commande CS est à l'état haut ; la ligne de bits d'écriture BLT est à l'état bas (respectivement à l'état haut) ; B11460 - 11-GR1-1083FR01 23 la ligne de bits d'écriture BLF est à l'état haut (respectivement à l'état bas) ; la ligne de bits de lecture RBLT est à l'état haut ; la ligne de bits de lecture RBLF est à l'état haut ; et les lignes de mots de lecture RWL MUX associées à la rangée contenant la cellule mémoire 30 est à l'état haut. La structure de la cellule mémoire 30 permet de réaliser une sélection individuelle de cellules mémoire parmi les cellules mémoire d'une même rangée lors d'opérations d'écriture. Pour les cellules mémoire non sélectionnées de la même rangée, la ligne de mots d'écriture WL est à l'état bas et les lignes de commande CS associées sont à l'état haut. Les interrupteurs PG2L et PG2R de ces cellules sont donc ouverts. Les courants de fuite des cellules mémoire 30 non sélectionnées sont inférieurs aux courants parasites apparaissant pour les cellules mémoire 2 non sélectionnées pour lesquelles les interrupteurs PGL et PGR restent ouverts lors d'une opération d'écriture. La consommation de la mémoire est donc réduite lors d'une opération d'écriture. Lors d'une opération de lecture de la donnée stockée dans la cellule mémoire 30, les états des lignes de mots, de bits et de commande sont les suivants : la ligne de mots d'écriture WL est à l'état haut ; la ligne de commande CWL est à l'état bas ; la ligne de bits d'écriture BLT est à l'état bas ; la ligne de bits d'écriture BLF est à l'état bas ; les lignes de bits de lecture RBLT et RBLF sont initialement flottantes à l'état haut ; et la ligne de mots de lecture RWL MUX associée à la 30 cellule mémoire 30 est à l'état bas tandis que les lignes de mots de lecture associées aux cellules mémoire non sélectionnées de la rangée sont à l'état haut. A titre de variante, la ligne de commande CS peut être amenée à une tension négative, par exemple de l'ordre de -0,3 V. B11460 - 11-GR1-1083FR01 24 Ceci permet de réduire les courants de fuite au travers des interrupteurs PG2L et PG2R. Comme les lignes de mots de lecture RWL MUX des cellules mémoire non sélectionnées sont maintenues à l'état haut et que les lignes de bits de lecture RBLT et RBLF associées sont à l'état haut, il n'y a pas de courant de fuite pour ces cellules mémoire. La consommation de la mémoire lors d'une opération de lecture est donc réduite. La cellule mémoire 30 facilite la mise en oeuvre d'un 10 procédé d'entrelacement de bits en écriture et en lecture comme cela a été décrit précédemment en relation avec la cellule mémoire 20. La figure 12 représente un autre exemple de réalisation d'une cellule mémoire volatile 40. Par rapport à la 15 cellule mémoire 2 représentée en figure 2, la ligne de mots de lecture RWL de la cellule mémoire 2 est remplacée par une ligne de mots RWL MUX qui est connectée seulement à certaines cellules mémoire de la rangée à laquelle appartient la cellule mémoire 40 comme cela a été décrit précédemment en relation avec la cellule 20 mémoire 20. De ce fait, la mémoire comprend pour chaque rangée plusieurs lignes de mots RWL MUX, chaque ligne de mots RWL MUX étant connectée à un groupe différent de cellules mémoire de la rangée. En outre, la ligne de mots d'écriture WL de la cellule 25 mémoire 2 est remplacée par une ligne de mots d'écriture WL MUX qui est connectée seulement à certaines cellules mémoire de la rangée à laquelle appartient la cellule mémoire 40. De ce fait, la mémoire comprend pour chaque rangée plusieurs lignes de mots d'écriture WL MUX, chaque ligne de mots d'écriture WL MUX étant 30 connectée à un groupe différent de cellules mémoire de la rangée. Les cellules mémoire d'un même groupe sont connectées à la même ligne de mots d'écriture WL MUX et à la même ligne de mots de lecture RWL MUX. Le fonctionnement de la cellule mémoire 40 est le 35 suivant. B11460 - 11-GR1-1083FR01 25 En l'absence d'opération de lecture ou d'écriture dans la rangée contenant la cellule mémoire 40, les états des lignes de mots, de bits et de commande sont les suivants : les lignes de mots d'écriture WL MUX associées à la rangée contenant la cellule mémoire 40 sont à l'état bas ; la ligne de bits d'écriture BLT est à l'état bas ; la ligne de bits d'écriture BLF est à l'état bas ; la ligne de bits de lecture RBLT est à l'état haut ; la ligne de bits de lecture RBLF est à l'état haut ; et les lignes de mots de lecture RWL MUX associées à la rangée contenant la cellule mémoire 40 sont à l'état haut. Lors d'une opération d'écriture d'une donnée "0" (respectivement d'une donnée "1") dans la cellule mémoire 40, les états des lignes de mots, de bits et de commande sont les suivants : la ligne de mots d'écriture WL MUX associée à la rangée contenant la cellule mémoire est à l'état haut tandis que les lignes de mots d'écriture associées aux cellules mémoire non sélectionnées de la rangée sont à l'état bas ; la ligne de bits d'écriture BLT est à l'état bas (respectivement à l'état haut) ; la ligne de bits d'écriture BLF est à l'état haut (respectivement à l'état bas) ; la ligne de bits de lecture RBLT est à l'état haut ; la ligne de bits de lecture RBLF est à l'état haut ; et les lignes de mots de lecture RWL MUX associées à la rangée contenant la cellule mémoire sont à l'état haut. La structure de la cellule mémoire 40 permet de réaliser une sélection de groupes de cellules mémoire parmi les cellules mémoire d'une même rangée lors d'opérations d'écriture. Pour les cellules mémoire non sélectionnées de la même rangée, la ligne de mots d'écriture WL MUX est à l'état bas. Les interrupteurs PGL et PGR de ces cellules sont donc ouverts. Les courants de fuite des cellules mémoire 40 non sélectionnées sont inférieurs aux courants parasites apparaissant pour les cellules B11460 - 11-GR1-1083FR01 26 mémoire 2 non sélectionnées pour lesquelles les interrupteurs PGL et PGR restent ouverts lors d'une opération d'écriture. La consommation de la mémoire est donc réduite lors d'une opération d'écriture. Lors d'une opération de lecture de la donnée stockée dans la cellule mémoire 40, les états des lignes de mots, de bits et de commande sont les suivants : les lignes de mots d'écriture WL MUX associées à la rangée contenant la cellule mémoire 40 sont à l'état bas ; la ligne de bits d'écriture BLT est à l'état bas ; la ligne de bits d'écriture BLF est à l'état bas ; les lignes de bits de lecture RBLT et RBLF sont initialement flottantes à l'état haut ; et la ligne de mots de lecture RWL MUX associée à la 15 cellule mémoire 40 est à l'état bas tandis que les lignes de mots de lecture associées aux cellules mémoire non sélectionnées de la rangée sont à l'état haut. Comme les lignes de mots de lecture RWL MUX des cellules mémoire non sélectionnées sont maintenues à l'état haut 20 et que les lignes de bits de lecture RBLT et RBLF associées sont à l'état haut, il n'y a pas de courant de fuite pour ces cellules mémoire. La consommation de la mémoire lors d'une opération de lecture est donc réduite. La cellule mémoire 40 facilite la mise en oeuvre d'un 25 procédé d'entrelacement de bits en écriture et en lecture. La figure 13 représente, de façon schématique, des cellules mémoire 42A, 42B, 42c, 44A, 44B, 44C et 46A, 46B, 46C d'une rangée d'une mémoire volatile 45. La mémoire 45 comprend, en outre, trois lignes de mots de lecture RWL MUXA, RWL MUXB et 30 RWL MUXc associées à la rangée et trois lignes de mots d'écriture WL MUXA, WL MUXB et WL MUXc associées à la rangée. Les lignes de mots de lecture RWL MUXA, RWL MUXB et RWL MUXc sont connectées à un module de multiplexage 28. Les lignes de mots d'écriture WL MUXA, WL MUXB et WL MUXc sont connectées à un 35 module de multiplexage 48. A titre d'exemple, la ligne de mots B11460 - 11-GR1-1083FR01 27 de lecture RWL MUXA et la ligne de mots d'écriture WL MUXA sont connectées seulement aux cellules mémoire 42A, 44A et 46A. La ligne de mots de lecture RWL MUXB et la ligne de mots d'écriture WL MUXB sont connectées seulement aux cellules mémoire 42B, 44B 5 et 46B et la ligne de mots de lecture RWL MUXc et la ligne de mots d'écriture WL MUXc sont connectées seulement aux cellules mémoire 42e, 44c et 46e. Le nombre de lignes de mots de lecture et de lignes de mots d'écriture dépend du nombre de groupes de cellules mémoire à sélectionner séparément des autres cellules 10 mémoire de la rangée. En écriture, le procédé d'entrelacement de bits peut être mis en oeuvre par les lignes de mots d'écriture WL MUXA, WL MUXB, WL MUXc. A titre d'exemple, lorsqu'une opération de lecture doit être réalisée dans les cellules mémoire 42A, 44A et 15 46A, la ligne d'écriture WL MUXA est mise à l'état haut tandis que les autres lignes d'écriture WL MUXB et WL MUXc sont maintenues à l'état bas. En lecture, le procédé d'entrelacement peut être mis en oeuvre par les lignes de mots de lecture RWL MUXA, RWL MUXB, RWL MUXc. A titre d'exemple, lorsqu'une 20 opération de lecture doit être réalisée dans les cellules mémoire 22A, 24A et 26A, la ligne de lecture RWL MUXA est mise à l'état bas tandis que les autres lignes de lecture RWL MUXB et RWL MUXc sont maintenues à l'état haut. Des modes de réalisation particuliers de la présente 25 invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, le type N ou P d'au moins certains transistors MOS décrits dans les exemples de réalisation précédent peut être inversé. En outre, on notera que l'homme de l'art pourra combiner divers éléments de ces divers 30 modes de réalisation et variantes sans faire preuve d'activité inventive. En particulier, une mémoire peut comprendre des cellules mémoire de structures différentes selon l'un des exemples de réalisation décrits précédemment en relation avec les figures 9, 11, et 12. En outre, lors d'une opération de 35 rétention, la tension d'alimentation VDD des cellules mémoire B11460 - 11-GR1-1083FR01 28 peut être réduite par rapport à une opération de lecture ou d'écriture. A titre d'exemple, pendant une opération de rétention, la tension VDD peut être de l'ordre de 300 mV, notamment lorsque les cellules mémoire sont réalisées selon une technologie pour laquelle la longueur de canal des transistors MOS est de 32 nm. REVENDICATIONS1. Mémoire volatile (5 ; 12 ; 25 ; 45) comprenant des cellules mémoire volatiles (2 ; 11 ; 20 ; 30 ; 40) dans lesquelles des opérations d'écriture et de lecture de données sont réalisées, les cellules mémoire étant disposées en rangées 5 et en colonnes (COL), et, en outre, étant réparties en premiers groupes (Gb) distincts de cellules mémoire pour chaque colonne, la mémoire comprenant, pour chaque colonne, une ligne de bits d'écriture (BLT) dédiée à des opérations d'écriture et connectée à toutes les cellules mémoire de la colonne et des lignes de 10 bits de lecture (RBLTi, RBLFi ; RBLi) dédiées à des opérations de lecture, chaque ligne de bits de lecture étant connectée à toutes les cellules mémoire de l'un des premiers groupes de cellules mémoire, chaque cellule mémoire de la colonne étant connectée à une seule des lignes de bits de lecture. 15 2. Mémoire volatile selon la revendication 1, comprenant, pour chaque colonne (COL), un multiplexeur (7, 8 ; 14) relié à toutes les lignes de bits de lecture (RBLTi, RBLFi ; RBLi) et recevant un signal de commande (CS), le multiplexeur étant adapté à fournir le signal présent sur l'une des lignes de 20 bits de lecture à un amplificateur (9 ; 15) en fonction du signal de commande. 3. Mémoire volatile selon la revendication 1 ou 2, dans laquelle les cellules mémoire sont réparties en seconds groupes distincts de cellules mémoire pour chaque rangée, la 25 mémoire (20 ; 30 ; 40) comprenant un premier circuit (PGOL, PGOR, PG1L, PG1R ; PU, PD, PG2L, PG2R ; WL MUX, PGL, PGR) de sélection de cellules mémoire dédié à des opérations d'écriture et un second circuit (RPDL, RPDR), différent du premier circuit, de sélection de cellules mémoire dédié à des opérations de 30 lecture, dans laquelle le premier circuit est adapté à sélectionner, pour chaque rangée, des cellules mémoire de l'un des premiers groupes de cellules mémoire pour une opération d'écriture, le second circuit étant adapté à sélectionner, pourB11460 - 11-GR1-1083FR01 30 chaque rangée, des cellules mémoire de l'un des premiers groupes de cellules mémoire pour une opération de lecture. 4. Mémoire volatile selon la revendication 3, dans laquelle le second circuit de sélection comprend des lignes de mots de lecture (RWL MUX) pour chaque rangée, chaque ligne de mots de lecture étant connectée à toutes les cellules mémoire (20 ; 30 ; 40) de l'un des seconds groupes de cellules mémoire, pour chaque rangée, chaque cellule mémoire de la rangée étant connectée à une seule des lignes de mots de lecture. 5. Mémoire volatile selon la revendication 4, dans laquelle chaque cellule mémoire (20 ; 30 ; 40) comprend : des premier et deuxième inverseurs, la sortie du premier inverseur (INVL) étant connectée à l'entrée (IL) du deuxième inverseur (INVR) et la sortie du deuxième inverseur 15 étant connectée à l'entrée (IR) du premier inverseur ; un premier interrupteur (PG1L ; PG2L ; PGL) connecté à la sortie du premier inverseur ; un second interrupteur (PG1R ; PG2R ; PGR) connecté à la sortie du deuxième inverseur ; 20 un premier transistor MOS (RPDL) ayant deux premières bornes de conduction et une première grille, la première grille étant connectée à la sortie du premier inverseur ; un second transistor MOS (RPDR) ayant deux secondes bornes de conduction et une seconde grille, la seconde grille 25 étant connectée à la sortie du deuxième inverseur, et dans laquelle chaque ligne de mots de lecture (RWL MUX) est connectée à l'une des premières bornes de conduction et à l'une des secondes bornes de conduction, et dans laquelle le premier circuit de sélection 30 (PGOL, PGOR, PG1L, PG1R ; PU, PD, PG2L, PG2R ; WL MUX, PGL, PGR) comprend un circuit adapté à fermer les premier et second interrupteurs de l'un des groupes de cellules mémoire. 6. Mémoire volatile selon la revendication 5, comprenant, pour chaque colonne (COL) et pour chaque premier 35 groupe (Gb) de la colonne, des première et seconde lignes deB11460 - 11-GR1-1083FR01 31 bits de lecture (RBLT, RBLF) et dans laquelle, l'autre des premières bornes de conduction du premier transistor MOS (RPDL) est connectée à la première ligne de bits de lecture et l'autre des secondes bornes de conduction du second transistor MOS (RPDR) est connectée à la seconde ligne de bits de lecture. 7. Mémoire volatile selon la revendication 5 ou 6, dans laquelle le premier interrupteur comprend un troisième transistor MOS (PG1L ; PG2L ; PGL) reliant la sortie (IL) du premier inverseur (INVL) à une première ligne de bits d'écriture (BLT) et dans laquelle le second interrupteur comprend un quatrième transistor MOS (PG1R ; PG2R ; PGR) reliant la sortie (IR) du deuxième inverseur (INVR) à une seconde ligne de bits d'écriture (BLF). 8. Mémoire volatile selon la revendication 7, dans laquelle le premier circuit de sélection comprend des lignes de mots d'écriture (WL MUX) pour chaque rangée, chaque ligne de mot d'écriture étant connectée aux grilles des troisième et quatrième transistors MOS (PGL, PGR) des cellules mémoire de l'un des groupes de cellules mémoire. 9. Mémoire volatile selon la revendication 7, dans laquelle le premier circuit de sélection comprend un troisième inverseur (PU, PD), la sortie du troisième inverseur étant connectée aux grilles des troisième et quatrième transistors (PG2L, PG2R) et l'entrée du troisième inverseur étant connectée à une ligne de mots d'écriture (WL). 10. Mémoire volatile selon la revendication 7, dans laquelle le premier circuit de sélection comprend un cinquième transistor MOS (PGOL) interposé entre le troisième transistor MOS (PG1L) et la première ligne de bits d'écriture (BLT) et un sixième transistor MOS (PGOR) interposé entre le quatrième transistor MOS (PG1R) et la seconde ligne de bits d'écriture (BLF). 11. Appareil électronique comprenant une batterie et une mémoire (25 ; 45) selon l'une quelconque des revendications 35 1 à 10 alimentée par la batterie.