Brevet FR2986633A1 — publié le 20130809

B11482 - 11-R0-0804FR01 1 DISPOSITIF DE DÉTECTION D'UNE ATTAQUE PAR LASER DANS UNE PUCE DE CIRCUIT INTÉGRÉ Domaine de l'invention La présente invention concerne la protection d'une puce de circuit intégré contre des attaques par laser. Exposé de l'art antérieur Dans certains dispositifs sécurisés tels que des cartes de paiement, des puces de circuits intégrés sont susceptibles de traiter et/ou de stocker des données sensibles, par exemple des clés de chiffrement. Ces puces peuvent faire l'objet de manipulations frauduleuses visant à obtenir des informations confidentielles protégées. Pour provoquer volontairement des perturbations dans les circuits d'une puce, un mode d'attaque consiste à bombarder des zones de la puce par un faisceau laser alors que la puce est en fonctionnement. En raison de la présence de pistes métal- ligues d'interconnexion du côté de la face avant de la puce, les attaques par laser sont souvent réalisées par la face arrière. Pour se prémunir contre les fraudes, on a proposé des puces comprenant des dispositifs de détection d'attaque par laser. Le dispositif de détection d'attaque est couplé à un circuit de protection de la puce. Lorsqu'une attaque est détectée, le circuit de protection met en oeuvre des mesures de B11482 - 11-R0-0804FR01 2 protection, de modification, ou de destruction des données sensibles. Par exemple, on peut prévoir, lorsqu'une attaque est détectée, d'interrompre l'alimentation de la puce ou de provoquer sa réinitialisation, de façon à minimiser le temps pendant lequel l'attaquant peut étudier la réponse de la puce à une perturbation. Les dispositifs de détection existants présentent divers inconvénients. Ils nécessitent par exemple de créer de nouvelles structures dans les puces pour permettre la détection d'une attaque par laser. De plus, ils peuvent entraîner une augmentation de l'encombrement et/ou de la complexité des dispositifs sécurisés. Résumé Ainsi, un objet d'un mode de réalisation de la présente invention est de prévoir un dispositif de détection d'une attaque par laser dans une puce de circuit intégré palliant au moins en partie certains des inconvénients des dispositifs décrits ci-dessus. Ainsi, un mode de réalisation de la présente invention prévoit un dispositif de détection d'une attaque par laser dans une puce de circuit intégré formé dans la partie supérieure de type P d'un substrat semiconducteur incorporant un transistor bipolaire NPN à couche enterrée de type N, comprenant un détecteur des variations du courant circulant entre la base dudit transistor bipolaire NPN et le substrat. Selon un mode de réalisation de la présente invention, le substrat comprend un contact substrat prévu pour être relié à la masse, et le contact de base du transistor bipolaire NPN est relié à un comparateur et à une borne d'application d'un potentiel de polarisation par une résistance. Selon un mode de réalisation de la présente invention, le collecteur et la base du transistor bipolaire NPN sont reliés. B11482 - 11-R0-0804FR01 3 Selon un mode de réalisation de la présente invention, la résistance est mise en oeuvre par un transistor MOS à canal P. Selon un mode de réalisation de la présente invention, 5 le comparateur comprend un inverseur. Selon un mode de réalisation de la présente invention, l'inverseur comprend un transistor MOS à canal N et un transistor MOS à canal P, la largeur de grille du transistor MOS à canal N étant au moins deux fois inférieure à celle du 10 transistor MOS à canal P. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif 15 en relation avec les figures jointes parmi lesquelles : la figure 1 est une vue en coupe représentant de façon schématique une portion d'une puce de circuit intégré ; la figure 2A est un schéma électrique illustrant un dispositif de détection d'une attaque par laser ; et 20 la figure 2B illustre une variante de la figure 2A. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, la figure 1 n'est pas tracée à l'échelle. 25 Description détaillée La figure 1 est une vue en coupe représentant de façon schématique une portion d'une puce de circuit intégré comportant un transistor bipolaire NPN à couche enterrée de type N. Un tel transistor est un composant couramment prévu dans des structures 30 existantes de circuits intégrés. Le transistor NPN est réalisé dans la partie supérieure dopée de type P d'un substrat semiconducteur 1. Une couche enterrée 3 dopée de type N et un mur annulaire 5 également dopé de type N, qui s'étend à partir de la surface B11482 - 11-R0-0804FR01 4 supérieure du substrat jusqu'à la couche enterrée 3, délimitent un caisson 7 dopé de type P. Une région 9 fortement dopée de type N s'étend à la surface et au centre du caisson 7 de type P. Des régions 11 plus fortement dopées de type P que le caisson 7 s'étendent à la surface du caisson 7 et entourent la région 9. Des régions de contact 13 plus fortement dopées de type N que les régions 5 s'étendent à la surface des régions 5. On obtient ainsi un transistor bipolaire NPN vertical à couche enterrée de type N dont l'émetteur est constitué par la région 9, la base par le caisson 7 solidaire de la région de contact de base 11, et le collecteur par la couche enterrée 3 reliée par le mur 5 à la région de contact de collecteur 13. Des régions de contact substrat 15 plus fortement dopées de type P que le substrat 1 s'étendent à la surface du substrat 1 et entourent les régions 5. Les régions de contact substrat 15 sont par exemple destinées à être reliées à la masse. Pour détecter une attaque par laser dans une puce de circuit intégré du type de celle illustrée en figure 1, incorporant un transistor bipolaire NPN à couche enterrée de type N, les inventeurs proposent un dispositif de détection adapté à détecter des variations du courant circulant entre la base du transistor bipolaire NPN et le substrat. La figure 2A est un schéma électrique illustrant un exemple de dispositif de détection d'une attaque par laser. Le dispositif de détection est basé sur l'utilisation d'un transistor bipolaire PNP parasite 21 présent dans une puce de circuit intégré incorporant un transistor bipolaire NPN à 30 couche enterrée de type N du type de celui illustré en figure 1. L'émetteur du transistor PNP 21 correspond au caisson 7 de type P, c'est-à-dire à la base du transistor NPN. La base du transistor PNP 21 correspond à la couche enterrée 3 de type N, c'est-à-dire au collecteur du transistor NPN. Le collecteur du 35 transistor PNP 21 correspond au substrat 1. Ainsi, les contacts B11482 - 11-R0-0804FR01 d'émetteur, de base et de collecteur du transistor PNP 21 correspondent respectivement aux régions 11, 13 et 15. Le contact de collecteur 15 du transistor PNP 21 est relié à la masse. La base 13 du transistor PNP 21 est flottante. 5 Un noeud 22 correspondant au contact d'émetteur 11 du transistor PNP 21 est relié à un potentiel de polarisation Vdd par une résistance 23. La résistance 23 peut être mise en oeuvre, comme cela est représenté, par un transistor MOS, par exemple à canal P, monté en résistance ou par une source de courant. Le noeud 22 10 est également relié à une entrée d'un comparateur 24. Dans l'exemple représenté, le comparateur 24 est constitué d'un simple inverseur 27. Lorsqu'un faisceau laser atteint la face arrière de la puce, des paires électrons/trous sont photogénérées dans le 15 substrat 1. Les électrons passent dans la couche enterrée 3 de type N et sont attirés par les régions 11 reliées, par l'intermédiaire de la résistance 23, au potentiel positif Vdd- Ceci rend passant le transistor PNP 21 et un courant IpNp circule alors entre le contact d'émetteur 11 et le contact de 20 collecteur 15 du transistor PNP 21. La tension au noeud 22 passe de Vdd à Vdd-RIpNp, R étant la valeur de la résistance 23. La sortie du comparateur 24 passe alors d'un niveau bas à un niveau haut, ce qui correspond à un signal de détection d'attaque par laser. Diverses mesures de protection, de modification ou de 25 destruction des données confidentielles de la puce peuvent alors être mises en oeuvre. La figure 2B illustre une variante du dispositif de détection d'une attaque par laser illustré en figure 2A. La base 13 du transistor PNP 21 est reliée à l'émetteur 11 du transistor 30 PNP 21. Ceci permet de réduire la sensibilité du dispositif de détection par rapport au dispositif de détection illustré en figure 2A. A titre d'exemple d'ordre de grandeur, dans le cas où la résistance 23 est mise en oeuvre par un transistor MOS à 35 canal P, la longueur et la largeur de grille du transistor MOS B11482 - 11-R0-0804FR01 6 sont par exemple comprises respectivement entre 3 et 5 fun et entre 2 et 4 pin, par exemple respectivement de l'ordre de 4 fun et 3 pin. Ceci correspond à un courant IpNp d'environ 10 pA. Dans le cas où le comparateur 24 est mis en oeuvre par 5 un simple inverseur 27, la largeur de grille du transistor MOS à canal N de l'inverseur 27 est choisie petite devant la largeur de grille du transistor MOS à canal P de cet inverseur pour éviter qu'une attaque par laser n'affecte directement ces transistors. Par exemple, la largeur de grille du transistor MOS 10 à canal N de l'inverseur est au moins deux fois inférieure à la largeur de grille du transistor MOS à canal P. La surface d'un transistor NPN du type de celui illustré en figure 1 est par exemple comprise entre 2 et 25 gm2, par exemple de l'ordre de 4 gm2. 15 Des essais ont montré que, dans le cas où une attaque par laser est réalisée par un faisceau de diamètre d'environ 5 gm, un dispositif de détection utilisant de tels transistors NPN à couche enterrée de type N permet de détecter cette attaque sur un rayon compris par exemple entre 300 et 500 fun autour du 20 point d'impact du faisceau sur la face arrière de la puce, par exemple sur un rayon de l'ordre de 400 fun autour du point d'impact du faisceau. Une puce de circuit intégré utilisée pour le traitement ou le stockage de données sensibles a par exemple une 25 surface comprise entre 2 et 3 mm2. Pour pouvoir détecter une attaque par laser quel que soit son point d'impact sur la puce, les inventeurs prévoient d'intégrer dans la puce plusieurs transistors NPN à couche enterrée de type N du type de celui décrit ci-dessus. On réalise par exemple dans la puce une 30 matrice de 20 transistors NPN à couche enterrée de type N répartis en lignes et en colonnes et espacés d'une distance comprise entre 150 et 250 gm, par exemple de l'ordre de 200 gm. Un avantage d'un dispositif de détection d'une attaque par laser du type de celui décrit en relation avec les 35 figures 1, 2A et 2B réside dans le fait qu'il peut être fabriqué B11482 - 11-R0-0804FR01 7 en utilisant seulement des composants couramment prévus dans des puces de circuits intégrés utilisées pour le traitement ou le stockage de données sensibles. Un autre avantage d'un tel dispositif de détection 5 réside dans le fait qu'il permet de détecter une attaque par laser de façon locale. Un autre avantage d'un tel dispositif de détection réside dans le fait que la surface de la puce de circuit intégré est pratiquement inchangée par rapport à celle d'une puce de 10 circuit intégré similaire n'incorporant pas de dispositif de détection d'une attaque par laser. Un autre avantage réside dans le fait que la consommation statique d'un tel dispositif de détection d'une attaque par laser est quasiment nulle. 15 Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, plutôt que d'associer un comparateur à chaque transistor NPN à couche enterrée de type N, on pourra utiliser un comparateur unique 20 pour un ensemble de transistors NPN, si on ne souhaite pas localiser avec précision l'attaque par laser. REVENDICATIONS1. Dispositif de détection d'une attaque par laser dans une puce de circuit intégré formé dans la partie supérieure de type P d'un substrat semiconducteur (1) incorporant un transistor bipolaire NPN à couche enterrée de type N (3), comprenant un détecteur des variations du courant circulant entre la base (7, 11) dudit transistor bipolaire NPN et le substrat. 2. Dispositif selon la revendication 1, dans lequel le substrat (1) comprend un contact substrat (15) prévu pour être relié à la masse, et dans lequel le contact de base (11) du transistor bipolaire NPN est relié à un comparateur (24) et à une borne d'application d'un potentiel de polarisation (Vdd) par une résistance (23). 3. Dispositif selon la revendication 1 ou 2, dans lequel le collecteur (3, 5, 13) et la base (7, 11) du transistor bipolaire NPN sont reliés. 4. Dispositif selon la revendication 2 ou 3, dans lequel la résistance (23) est mise en oeuvre par un transistor MOS à canal P. 5. Dispositif selon l'une quelconque des revendi- cations 2 à 4, dans lequel le comparateur (24) comprend un inverseur (27). 6. Dispositif selon la revendication 5, dans lequel l'inverseur (27) comprend un transistor MOS à canal N et un transistor MOS à canal P, la largeur de grille du transistor MOS à canal N étant au moins deux fois inférieure à celle du transistor MOS à canal P.