Brevet FR2991108A1 — publié le 20131129

B11221 - 11-GR1-0607FR01 1 LIGNE COPLANAIRE BLINDÉE Domaine de l'invention La présente invention concerne un procédé de réalisation de guides d'onde coplanaires dans un circuit intégré radiofréquence, et plus particulièrement, un procédé de réalisation de guides d'onde coplanaires blindés présentant un faible coefficient d'atténuation. Exposé de l'art antérieur Les guides d'onde de type coplanaire, ou plus simplement lignes coplanaires (ou encore CPW, de l'anglais Co-Planar Waveguide) sont couramment utilisés dans les circuits intégrés radiofréquence (RF), pour véhiculer des signaux haute fréquence entre deux éléments du circuit, par exemple entre un amplificateur de sortie et une antenne. Ces lignes sont particulièrement courantes dans les applications utilisant des fréquences allant de 300 MHz à quelques centaines de GHz. Les figures 1 et 2 illustrent, respectivement en coupe et en vue de dessus, la structure d'une telle ligne coplanaire. Un circuit intégré 1 comprend un substrat semiconducteur 2, sur une face duquel ont été réalisés des composants actifs, non représentés. Le substrat est surmonté d'une couche isolante 3 dans laquelle on a formé une ligne coplanaire. Cette ligne comprend une piste conductrice 4, formant le conducteur central B11221 - 11-GR1-0607FR01 2 et destinée à recevoir le signal RF, entourée de pistes conductrices parallèles 5 et 6, symétriques et situées dans le même plan que la piste 4, et jouant le rôle de masse. Une telle ligne coplanaire présente un coefficient 5 d'atténuation élevé, du fait du couplage capacitif existant entre les pistes conductrices de la ligne et le substrat semiconducteur et du fait de la conductivité de ce substrat. En figure 3, on a représenté le schéma électrique équivalent simplifié d'une ligne coplanaire disposée au-dessus 10 d'un substrat semiconducteur d'un circuit intégré (les composantes inductives et résistives propres à la ligne ont été volontairement omises), ainsi que trois paramètres dimensionnels caractéristiques, la largeur w de la piste conductrice centrale 4, l'espacement g entre cette dernière et les pistes de masse 5 15 et 6, et l'épaisseur h de diélectrique 3 séparant les pistes conductrices 4, 5 et 6 du substrat 2. La piste conductrice centrale 4 présente un couplage capacitif par ses flancs avec les pistes de masse 5 et 6, symbolisé par les condensateurs 7 et 8. Par ailleurs, ces trois pistes 4, 5 et 6 présentent un 20 couplage capacitif avec le substrat semiconducteur 2, symbolisé respectivement par les condensateurs 9, 10 et 11. Du fait de la conductivité du substrat, il existe un couplage résistif entre le conducteur central 4 et les conducteurs latéraux 5 et 6, symbolisé par des résistances 12, au travers des capacités 9, 10 25 et 11. Une telle ligne coplanaire présente un coefficient d'atténuation élevé, qui limite ses performances en transmission. Le dimensionnement d'une telle ligne coplanaire, pour une fréquence d'utilisation donnée, découle d'un certain nombre 30 de contraintes. L'impédance caractéristique visée, typiquement 50 ohms, la hauteur h de diélectrique 3 entre les pistes et le substrat 2, ainsi que la permittivité relative de ce diélectrique, fixent le rapport w/g entre la largeur du conducteur central 4 et son espacement des conducteurs latéraux 5 et 6. La 35 résistivité du matériau conducteur formant le conducteur central B11221 - 11-GR1-0607FR01 3 et les conducteurs latéraux, typiquement formés de cuivre, fixe la largeur w minimum du conducteur central et donc l'espacement g. La largeur des conducteurs latéraux 5 et 6, qui sont classiquement 2 à 3 fois plus larges que le conducteur central, s'en 5 trouve également fixée. Il en résulte une largeur totale de la ligne, qui détermine à son tour l'amplitude du couplage capacitif avec le substrat et des pertes résistives liées à la conductivité du substrat. Il n'est donc pas possible de réduire le coefficient d'atténuation d'une ligne coplanaire en jouant sur 10 les seules dimensions des éléments qui la composent. Afin d'améliorer le coefficient d'atténuation d'une ligne coplanaire intégrée sur un substrat semiconducteur, il a été proposé (Reyes et al, IEEE Microwave symposium digest MTT-S International 1994,1759-1762) de réduire les pertes résistives 15 en ayant recours à un substrat à haute résistivité. Cette solution présente cependant plusieurs inconvénients. De tels substrats sont actuellement typiquement dix fois plus chers que des substrats silicium standards et ils nécessitent d'adapter les étapes de fabrication des composants actifs, ce qui augmente 20 les coûts de fabrication des circuits intégrés. D'autre part, il subsiste dans le substrat semiconducteur, près de l'interface avec le diélectrique 3, une couche présentant une conductivité beaucoup plus élevée que le substrat, due à la présence de charges piégées dans le diélectrique. Il est difficile, en 25 pratique, d'éviter l'apparition de telles charges et donc d'améliorer le coefficient d'atténuation d'une ligne coplanaire intégrée sur silicium, même en ayant recours à un substrat de haute résistivité. On peut minimiser en partie les pertes liées au subs- 30 trat en éloignant au maximum la ligne du substrat, comme cela est illustré en figure 4. On y a représenté un circuit intégré 1 comprenant un substrat semiconducteur 2 revêtu d'un ensemble de niveaux de métallisation Ml à M6, ensemble couramment appelé BEOL, de l'anglais Back End Of Line. Ces niveaux de métalli- 35 sation comprennent classiquement des niveaux de métallisation B11221 - 11-GR1-0607FR01 4 inférieurs Ml à M4, plus fins, et des niveaux de métallisation supérieurs M5 et M6, plus épais. Chaque niveau comporte des pistes conductrices 15 et des vias 16 reliant les pistes conductrices 15 aux pistes conductrices du niveau de métallisa- tion immédiatement inférieur. Les conducteurs, central 4 et latéraux 5 et 6, d'une ligne coplanaire ont été formés dans des pistes du niveau de métallisation supérieur M6. Les épaisseurs, d'une part, des couches isolantes séparant les niveaux de métallisation supérieurs M5 et M6 et séparant les niveaux M4 et M5, d'autre part, des pistes conductrices des niveaux de métallisation supérieurs M5 et M6, ont été augmentées par comparaison à un empilement de métallisations d'un circuit intégré standard, de manière à maximiser la hauteur totale h de diélectrique 3, entre le substrat 2 et la ligne coplanaire. Cependant, une telle approche est limitée par les procédés actuels de réalisation des niveaux de métallisation et ne permet guère de dépasser des épaisseurs h de 10 pin. On peut également, pour augmenter la hauteur h, augmenter le nombre de niveaux de métallisation, mais cela augmente la complexité et le coût du circuit intégré. On notera par ailleurs qu'une ligne coplanaire réali- sée sur un circuit intégré est une source de rayonnement électromagnétique susceptible de créer des signaux parasites, dans les pistes conductrices ou les transistors voisin. Il est donc souhaitable de former autour d'une telle ligne une structure de blindage, dont la figure 4 illustre un mode de réalisation. On a représenté, sous et en périphérie des pistes de masse, des empilements de pistes et des vias conducteurs appartenant aux niveaux de métallisation Ml à M5 et formant une cage de Faraday autour de la ligne coplanaire et l'isolant ainsi des dispositifs adjacents. On a également représenté un plan de masse continu, ou plan de blindage 18, formé dans le niveau de métallisation inférieur et formant le bas de la cage de Faraday. Un tel plan conducteur, en regard du conducteur central 4, augmente cependant beaucoup les pertes résistives et augmente donc le coefficient d'atténuation de la ligne coplanaire. B11221 - 11-GR1-0607FR01 On notera enfin que les lignes coplanaires décrites ci-dessus sont des structures présentant un encombrement important, eu égard à la taille submicronique des transistors actuels et à la tendance à la miniaturisation des circuits. Ces lignes 5 ont en effet couramment des largeurs supérieures à 50 fun et des longueurs de plusieurs millimètres. Afin de réduire la surface de zones actives dédiées à ces lignes, il a été proposé de les réaliser sur la face arrière des circuits intégrés et de les relier aux composants actifs de la face avant par des liaisons 10 conductrices traversantes, couramment désignées par l'abréviation TSV (de l'anglais Through Silicon Via). Ces lignes sont alors réalisées dans une portion des pistes conductrices formées sur la face arrière et couramment désignées par l'abréviation RDL (de l'anglais Re-Distribution Layer). 15 Les lignes coplanaires réalisées sur la face arrière d'un circuit intégré présentent cependant les mêmes inconvénients que celles réalisées en face avant, vis-à-vis des pertes liées à la conductivité du substrat. De plus, le nombre de niveaux de métallisation étant en général plus réduit en face 20 arrière (RDL) qu'en face avant (BEOL), il est plus difficile d'éloigner la ligne du substrat autant qu'en face avant. Il existe donc un besoin d'un procédé peu coûteux de fabrication de lignes coplanaires blindées sur la face arrière d'un circuit intégré et présentant un faible coefficient 25 d'atténuation. Résumé Ainsi, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'un circuit intégré dans un substrat semiconducteur comportant des vias traversants et une 30 ligne coplanaire, comprenant les étapes suivantes : a) former sur et dans la face avant d'un substrat semiconducteur des composants actifs et un ensemble de niveaux de métallisation avant, comprenant des portions conductrices formées dans des portions isolantes ; B11221 - 11-GR1-0607FR01 6 b) graver simultanément par la face arrière du substrat un trou d'un via traversant et une tranchée traversant le substrat sur au moins 50 % de sa hauteur ; c) revêtir d'un matériau conducteur les parois et le 5 fond du trou et de la tranchée ; et d) combler le trou et la tranchée d'un matériau de comblement isolant ; et e) former une ligne coplanaire s'étendant sur la face arrière du substrat, en regard de la tranchée et parallèlement à 10 celle-ci, de telle sorte que les conducteurs latéraux de la ligne coplanaire soient électriquement connectés au matériau conducteur revêtant les parois de la tranchée. Selon un mode de réalisation de la présente invention, le conducteur central de la ligne coplanaire est formé en regard 15 dudit matériau isolant de comblement, et la largeur de ce conducteur central est inférieure à la largeur de la tranchée. Selon un mode de réalisation de la présente invention, avant l'étape c), on réalise les étapes suivantes : - revêtir d'une couche isolante la face arrière du 20 substrat, les parois et le fond du trou et de la tranchée ; et - retirer ladite couche isolante au fond du trou. Selon un mode de réalisation de la présente invention, la tranchée traverse tout le substrat et débouche dans une portion isolante dudit ensemble de niveaux de métallisation 25 avant. Selon un mode de réalisation de la présente invention, on forme sur la face arrière du substrat au moins deux niveaux de métallisation arrière dont le premier est formé au cours de l'étape c). 30 Selon un mode de réalisation de la présente invention, les conducteurs latéraux de la ligne coplanaire sont formés dans le premier niveau de métallisation arrière et le conducteur central de la ligne coplanaire est formé dans un niveau supérieur du niveau de métallisation arrière. B11221 - 11-GR1-0607FR01 7 Selon un mode de réalisation de la présente invention, le conducteur central et les conducteurs latéraux de la ligne coplanaire sont formés dans un niveau supérieur du niveau de métallisation arrière. Selon un mode de réalisation de la présente invention, le matériau conducteur contient du cuivre. Selon un mode de réalisation de la présente invention, le matériau isolant de comblement est un polymère de faible permittivité électrique. Un mode de réalisation de la présente invention prévoit un circuit intégré comprenant sur une face arrière d'un substrat semiconducteur une ligne coplanaire formée en regard de et parallèlement à une tranchée formée dans ladite face et traversant le substrat sur au moins 50 % de sa hauteur, dans lequel les parois et le fond de la tranchée sont tapissés d'un matériau conducteur et la tranchée est remplie d'un matériau isolant de comblement, et dans lequel les conducteurs latéraux de la ligne coplanaire sont électriquement connectés audit matériau conducteur tapissant les parois de la tranchée. Selon un mode de réalisation de la présente invention, le conducteur central de la ligne coplanaire est formé en regard dudit matériau isolant de comblement, et la largeur de ce conducteur central est inférieure à la largeur de la tranchée. Selon un mode de réalisation de la présente invention, 25 la tranchée traverse tout le substrat. Selon un mode de réalisation de la présente invention, une couche isolante est disposée dans la tranchée et sur la face arrière, entre le substrat et le matériau conducteur. Brève description des dessins 30 Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : B11221 - 11-GR1-0607FR01 8 la figure 1 et la figure 2, décrites précédemment, sont respectivement des vues en coupe et de dessus d'un circuit intégré comprenant une ligne coplanaire ; la figure 3, décrite précédemment, est une vue en 5 coupe de la ligne coplanaire de la figure 1, et illustre son schéma électrique équivalent ; la figure 4, décrite précédemment, est une vue en coupe d'un circuit intégré comprenant une ligne coplanaire ; les figures 5A à 5C sont des vues en coupe illustrant 10 des étapes de fabrication d'un mode de réalisation d'une ligne coplanaire ; la figure 6 est une vue de dessus de la ligne coplanaire de la figure 5C ; et la figure 7 est une vue en coupe illustrant une 15 variante de réalisation d'une ligne coplanaire. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des 20 circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Les figures SA à 5C sont des vues en coupe d'un circuit intégré 100 illustrant des étapes de fabrication d'un mode de réalisation d'un circuit intégré 100 comprenant une ligne. 25 A l'étape illustrée en figure aA, le circuit intégré comprend un substrat semiconducteur 101, sur et dans la face avant 102 duquel ont été formés des composants actifs 103, par exemple des transistors. La face avant 102 est revêtue d'un ensemble de niveaux de métallisation avant, comprenant des 30 portions conductrices, par exemple en cuivre, formées dans des portions isolantes 104, par exemple en oxyde de silicium et nitrure de silicium. Cet ensemble de niveaux de métallisation comprend un premier niveau de métallisation 105, électriquement connecté aux composants actifs 103 par un contact 106. Le subs- 35 trat 101 a été aminci pour avoir une épaisseur de 50 à 300 pin. B11221 - 11-GR1-0607FR01 9 Le substrat 101 a été gravé à partir de sa face arrière 107 pour former un trou circulaire 111 et une tranchée 112, représentés en coupe. Le trou 111 présente un diamètre par exemple de 2 à 3 fois inférieur à l'épaisseur du substrat aminci 101. La tranchée 112 présente une largeur sensiblement égale à celle du trou et s'étend sensiblement sur la longueur de la ligne coplanaire à former. Dans cet exemple, le trou 111 et la tranchée 112 traversent tout le substrat jusqu'à atteindre la face avant 102 du substrat semiconducteur dans des zones dépourvues de composants actifs. On a ensuite poursuivi la gravure et retiré une portion de la couche isolante 104 recouvrant la face avant du substrat, de telle sorte que le trou 111 débouche sur une portion conductrice 105 du premier niveau de métallisation. La tranchée 112 débouche dans une portion de la couche isolante 104 dépourvue d'élément conducteur. Selon une variante, la tranchée 112 peut également déboucher sur une portion conductrice du niveau de métallisation 105. A l'étape illustrée en figure 5B, on procède au dépôt d'une couche 115 de matériau isolant, par exemple une couche de 1 fun d'oxyde de silicium, sur la face arrière 107 du substrat. Cette couche est ensuite gravée au fond du trou mais conservée sur les parois de la tranchée et les parois du trou, ainsi que sur la face arrière 107. Puis on a déposé une couche 116 d'un matériau conducteur, par exemple une couche de 3 fun de cuivre déposée par voie électrolytique, sur la face arrière 107 du substrat, sur les parois et au fond de la tranchée 112 et sur les parois et au fond du trou 111. Le dépôt de la couche conductrice 116 peut comprendre, avant l'étape de dépôt électrolytique, le dépôt d'une couche barrière de diffusion et d'une couche d'accrochage. La couche conductrice 116 a ensuite été gravée sur la face arrière 107 du substrat, pour former un premier niveau de métallisation arrière. On a conservé une portion de la couche 116 autour du trou 111 pour former une collerette 117. La couche conductrice 116 tapissant les parois du trou 111 est en contact B11221 - 11-GR1-0607FR01 10 avec la portion conductrice 105 du réseau de métallisation avant et la collerette 117 du réseau de métallisation arrière, et forme donc une liaison traversante électriquement conductrice (TSV). On a également conservé une portion de la couche 116, de part et d'autre de la tranchée 112, de manière à former deux pistes conductrices 118 et 119, symétriques et parallèles à la tranchée 112. Le trou 111 et la tranchée 112 ont enfin été comblés avec un matériau isolant 120 présentant une faible permittivité électrique, par exemple un polymère de type polysiloxane, tel que du SiNR, déposé sur la face arrière du substrat par exemple par laminage à froid, ou encore à la tournette puis réticulé. En figure 5C, on a réalisé sur la face arrière du substrat, au-dessus du trou et de la tranchée, un deuxième 15 niveau de métallisation arrière, comprenant, dans une couche isolante 121, des pistes conductrices 123, reliées aux pistes conductrices du premier niveau de métallisation par des vias 122. Ce deuxième niveau de métallisation comprend, disposée au-dessus de la tranchée 112, une piste conductrice 124, entourée 20 de pistes conductrices parallèles et symétriques 125 et 126, formant respectivement le conducteur central et les conducteurs latéraux de la ligne coplanaire. Les pistes latérales 125 et 126 sont électriquement connectées, par des vias 127 et 128, aux pistes 118 et 119 disposées de part et d'autre de la tranchée 25 112. La piste centrale 124 est disposée à l'aplomb de la tranchée 112. Selon une variante de réalisation, la couche isolante 121 peut comprendre une portion du matériau isolant 120 ayant servi à combler le trou 111 et la tranchée 112, qui aura été conservé sur la face arrière du substrat. 30 La couche conductrice 116, revêtant le fond et les parois de la tranchée et formant les pistes 118 et 119 contiguës à la tranchée, les vias 127 et 128, et les pistes latérales 125 et 126 de masse sont électriquement connectés à la masse et forment un blindage électromagnétique complet de la ligne 124 35 vis à vis du substrat et des composants actifs réalisés sur sa B11221 - 11-GR1-0607FR01 11 face avant mais également vis-à-vis des pistes conductrices des niveaux de métallisation arrière. Le conducteur central de la ligne coplanaire se trouvant à l'aplomb d'une tranchée à la fois profonde (>50 pm) 5 et de largeur comparable à la largeur du conducteur, et cette tranchée étant remplie d'un diélectrique de faible permittivité, une telle ligne élimine les pertes de transmission du type de celles illustrées en figure 3. Les inventeurs ont mesuré, pour une telle ligne réalisée sur un substrat silicium de résistivité 10 standard (15 ohms.cm), un coefficient d'atténuation de 0,26 dB/mm, c'est-à-dire deux fois inférieur à celui mesuré pour une ligne coplanaire classique réalisée sur substrat silicium de haute résistivité. La figure 6 est une vue de dessous du circuit intégré 15 représenté sur la figure 5C, illustrant un exemple de disposition du via traversant 111 et de la ligne coplanaire au-dessus de la tranchée 112. Sur la gauche de la figure, on a représenté la piste conductrice centrale 124 de la ligne coplanaire, disposée au-dessus du matériau diélectrique de comblement 120 de 20 la tranchée, et entourée de part et d'autre des pistes latérales de masse 125 et 126. Sur la droite de la figure, on a représenté le trou 111 métallisé et formant une liaison traversante, muni de sa collerette 117 et rempli du matériau de comblement 120. Comme on le voit, la collerette 117 comprend une extension 117' 25 à laquelle est connectée la piste 123 par un via 122 non représenté. La figure 7 est une vue en coupe d'un circuit intégré illustrant une variante de réalisation d'une ligne coplanaire telle que décrite ci-dessus. Dans cette variante, la tranchée 30 formant le blindage de la ligne coplanaire ne traverse pas tout le substrat et on peut ainsi prévoir de réaliser des composants actifs 203 dans la portion de la face supérieure du substrat située au-dessus de la tranchée. Une telle modification de la profondeur de la tranchée peut être obtenue sans modification B11221 - 11-GR1-0607FR01 12 des étapes de fabrication de la ligne coplanaire, simplement en ajustant la largeur de la tranchée. Il est en effet connu qu'avec la plupart des procédés de gravure utilisés pour graver des trous et tranchées profondes, et notamment ceux couramment appelés procédés RIE (de l'anglais Reactive Ion Etching - gravure ionique réactive), la vitesse de gravure est fonction de la largeur des ouvertures, les ouvertures de petite largeur se gravant moins vite que les ouvertures de plus grande largeur. En tirant partie de cet effet, il est possible de choisir pour la tranchée 112 une largeur inférieure à celle du trou 111, de telle sorte qu'en adaptant le temps de gravure le trou 111 débouche sur la piste conductrice 105 du premier niveau de métallisation avant, tandis qu'il reste de 5 à 10 pin de substrat semiconducteur entre le fond de la tranchée 112 et la face supérieure 102 du substrat, ce qui permet d'y réaliser des composants actifs. Les lignes coplanaires qui viennent d'être décrites, en relation avec les figures 5 à 7, ont été formées en utilisant les mêmes étapes de fabrication que celles employées pour former les liaisons traversantes 111 et les niveaux de métallisation sur la face arrière du circuit intégré, c'est-à-dire par un procédé simple et peu coûteux. Le conducteur central 124 est formé en regard d'une tranchée 112 d'une largeur nettement supérieure à sa largeur propre. Cette tranchée est remplie d'un matériau diélectrique 120 de faible permittivité, ce qui supprime toute perte résistive liée au substrat et procure un très faible coefficient d'atténuation. La couche conductrice 116, revêtant les parois de la tranchée et formant les pistes latérales 118 et 119, forme avec les conducteurs latéraux 125 et 126 auxquels elle est électriquement connectée par les vias 127 et 128, un blindage électromagnétique de la ligne 124 vis-à-vis des composants actifs et des pistes conductrices formés sur la face avant du substrat, B11221 - 11-GR1-0607FR01 13 ainsi que vis-à-vis des pistes conductrices adjacentes formées sur la face arrière du substrat. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, il a été décrit un comblement des vias et des tranchées par un matériau polymère. Tout autre matériau adéquat serait possible. Il est également possible de former la ligne coplanaire sans former les pistes conductrices 125 et 126, les pistes conductrices 118 et 119 jouant le rôle de conducteurs latéraux de la ligne. Cela est possible si le matériau de comblement 120 est en dépression par rapport à la face arrière du substrat, de telle sorte que le conducteur 124, réalisé dans le second niveau de métallisation arrière, se trouve sensiblement dans le plan des pistes conduc- trices 118 et 119 bordant la tranchée et réalisées dans le premier niveau de métallisation arrière. On a décrit un circuit intégré comportant deux niveaux de métallisation sur la face arrière de son substrat mais l'invention n'est bien sûr pas limitée à cet exemple, et l'homme de l'art saurait l'adapter à un nombre supérieur de niveaux de métallisation. REVENDICATIONS1. Procédé de fabrication d'un circuit intégré dans un substrat semiconducteur (101) comportant des vias traversants et une ligne coplanaire, comprenant les étapes suivantes : a) former sur et dans la face avant d'un substrat 5 semiconducteur des composants actifs (103) et un ensemble de niveaux de métallisation avant, comprenant des portions conductrices (105) formées dans des portions isolantes (104) ; b) graver simultanément par la face arrière du substrat un trou (111) d'un via traversant et une tranchée (112) 10 traversant le substrat sur au moins 50 % de sa hauteur ; c) revêtir d'un matériau conducteur (116) les parois et le fond du trou et de la tranchée ; et d) combler le trou et la tranchée d'un matériau de comblement isolant (120) ; et 15 e) former une ligne coplanaire (124, 125, 126) s'étendant sur la face arrière du substrat, en regard de la tranchée et parallèlement à celle-ci, de telle sorte que les conducteurs latéraux (125, 126) de la ligne coplanaire soient électriquement connectés au matériau conducteur revêtant les 20 parois de la tranchée. 2. Procédé selon la revendication 1, dans lequel le conducteur central (124) de la ligne coplanaire est formé en regard dudit matériau isolant de comblement (120), et la largeur de ce conducteur central est inférieure à la largeur de la 25 tranchée. 3. Procédé selon la revendication 1 ou 2, dans lequel, avant l'étape c), on réalise les étapes suivantes : - revêtir d'une couche isolante (115) la face arrière du substrat, les parois et le fond du trou et de la tranchée ; 30 et - retirer ladite couche isolante au fond du trou. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la tranchée traverse tout le substrat etB11221 - 11-GR1-0607FR01 15 débouche dans une portion isolante (104) dudit ensemble de niveaux de métallisation avant. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel on forme sur la face arrière du substrat au 5 moins deux niveaux de métallisation arrière dont le premier est formé au cours de l'étape c). 6. Procédé selon la revendication 5, dans lequel les conducteurs latéraux de la ligne coplanaire sont formés dans le premier niveau de métallisation arrière et le conducteur central 10 de la ligne coplanaire est formé dans un niveau supérieur du niveau de métallisation arrière. 7. Procédé selon la revendication 5, dans lequel le conducteur central et les conducteurs latéraux de la ligne coplanaire sont formés dans un niveau supérieur du niveau de 15 métallisation arrière. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel ledit matériau conducteur (116) contient du cuivre. 9. Procédé selon l'une quelconque des revendications 1 20 à 8, dans lequel ledit matériau isolant de comblement (120) est un polymère de faible permittivité électrique. 10. Circuit intégré comprenant sur une face arrière d'un substrat semiconducteur (101) une ligne coplanaire (124, 125, 126) formée en regard de et parallèlement à une tranchée 25 (112) formée dans ladite face et traversant le substrat sur au moins 50 % de sa hauteur, dans lequel les parois et le fond de la tranchée sont tapissés d'un matériau conducteur (116) et la tranchée est remplie d'un matériau isolant de comblement (120), et dans lequel les conducteurs latéraux (125, 126) de la ligne 30 coplanaire sont électriquement connectés audit matériau conducteur tapissant les parois de la tranchée. 11. Circuit intégré selon la revendication 10, dans lequel le conducteur central (124) de la ligne coplanaire est formé en regard dudit matériau isolant de comblement (120), etB11221 - 11-GR1-0607FR01 16 la largeur de ce conducteur central est inférieure à la largeur de la tranchée (112). 12. Circuit intégré selon la revendication 10 ou 11, dans lequel la tranchée traverse tout le substrat (101). 13. Circuit intégré selon l'une quelconque des reven- dications 10 à 12, dans lequel une couche isolante (115) est disposée dans la tranchée (112) et sur ladite face arrière, entre le substrat (101) et ledit matériau conducteur (116).