Brevet FR2981792A1 — publié le 20130426

B11120 FR - 11-GR3-0417FR01 1 PROCÉDÉ DE FABRICATION DE TRANSISTORS À GRILLE ISOLÉE Domaine de l'invention La présente invention concerne des structures de transistors à grille isolée, par exemple des transistors MOS. Plus particulièrement, la présente invention concerne un procédé de fabrication d'un tel transistor prévoyant une étape d'ajustement de la tension de seuil du transistor. Exposé de l'art antérieur De nombreux procédés de fabrication de transistors MOS sont connus. Pour réduire les dimensions de ces transistors, il a été proposé de remplacer l'isolant de grille des transistors MOS par des isolants à forte constante diélectrique. Il a également été proposé d'ajuster la tension de seuil de tels transistors, en fin de fabrication de leurs grilles isolées, en réalisant une étape de recuit contrôlée qui permet la diffusion d'atomes modifiant cette tension de seuil. La figure 1 illustre, de façon schématique, un tel procédé. Dans la partie supérieure d'un substrat semiconducteur 10 sont formées des tranchées isolantes 12 qui permettent d'isoler les différents composants électroniques formés en surface du substrat 10 les uns des autres. Par exemple, dans le cas de transistors MOS, les tranchées 12 délimitent les régions de canal des transistors. B11120 FR - 11-GR3-0417FR01 2 Les tranchées 12 sont généralement des tranchées connues sous l'acronyme "STI", de l'anglais Shallow Trench Isolation, constituées d'oxyde de silicium. En pratique, les tranchées isolantes sont formées par gravure de la surface supérieure du substrat semiconducteur 10, puis par dépôt d'un matériau isolant dans les ouvertures définies par gravure. Un polissage, par exemple un polissage mécano-chimique (CMP), est ensuite réalisé pour ne laisser le matériau isolant que dans les ouvertures. La grille isolée T d'un transistor MOS, formée en surface d'une région de canal délimitée par des tranchées 12, comprend un empilement de plusieurs couches isolantes, surmontées de plusieurs couches conductrices. Dans l'exemple représenté, cette grille comprend un empilement d'une première couche isolante 14, d'une seconde couche fortement isolante 16, d'une couche 18 d'un matériau dont les atomes sont susceptibles de diffuser vers le matériau isolant, d'une couche d'un matériau conducteur 20 et d'une couche conductrice supérieure 22 sur laquelle est pris le contact de grille du transistor. De façon classique, la première couche isolante 14, au plus près du substrat semiconducteur 10, est en oxyde de silicium ou en oxynitrure de silicium. Cette couche est nécessaire pour obtenir une bonne interface avec le matériau 25 semiconducteur du substrat 10, et présente généralement une épaisseur faible, de l'ordre du nanomètre. La couche 16 fortement isolante est en un matériau présentant une constante diélectrique élevée (matériau connu sous l'appellation anglaise "high-K"). Parmi ces matériaux dits high-K, on peut citer par 30 exemple l'oxyde d'hafnium (Hf02) ou l'oxynitrure d'hafnium (HfSiON). D'autres alliages à forte constante diélectrique sont connus. La couche 18 assure une fonction particulière pour l'ajustement de la tension seuil du transistor. Cette couche 35 peut être par exemple en lanthane, en aluminium, en magnésium, B11120 FR - 11-GR3-0417FR01 3 en dysprosium, ou de façon plus général en un matériau de la catégorie des terres rares, ou en un alliage comprenant l'un ou plusieurs de ces matériaux. Lors de la réalisation d'un recuit de la structure, des atomes de lanthane, d'aluminium, de magnésium, de dysprosium de la couche 18 diffusent vers l'interface entre les couches isolantes 14 et 16 pour former un silicate, par exemple un silicate de lanthane. Cette diffusion permet d'ajuster la tension de seuil du transistor, le matériau ayant diffusé générant des dipôles à l'interface entre les couches 14 et 16 qui modifient cette tension de seuil. L'ajustement de la tension de seuil dépend de l'épaisseur de la couche de diffusion 18, de la durée et de la température de recuit de la structure. Les couches supérieures de la grille isolée, 20 et 22, sont des couches classiques dans la réalisation des transistors MOS, et ne seront pas décrites ici plus en détail. A titre d'exemple, la couche 20 peut être en un métal tel que le nitrure de titane et la couche 22 peut être en silicium polycristallin. Dans le cas d'associations de transistors MOS de types différents sur un même substrat, on prévoit généralement des structures de grilles différentes pour ces transistors, la couche diffusante étant placée dans l'empilement de grille à des niveaux différents pour un bon ajustement de la tension de seuil. Cependant, le procédé d'ajustement de la tension de seuil d'un transistor MOS par diffusion d'atomes diffusant provenant d'une couche formée au-dessus de la région isolante de la grille isolée s'avère souvent peu efficace en pratique. En effet, l'étape de recuit permettant la diffusion des atomes de la couche 18 vers l'interface entre les couches 14 et 16 provoque également de nombreuses diffusions parasites dans la structure qui perturbent l'ajustement. Ainsi, un besoin existe d'un procédé de formation de transistor MOS à tension de seuil ajustable pendant le procédé B11120 FR - 11-GR3-0417FR01 4 de fabrication, limitant les diffusions parasites qui perturbent cet ajustement. Résumé Un objet d'un mode de réalisation de la présente 5 invention est de prévoir un procédé de fabrication de transistors à grille isolée palliant tout ou partie des inconvénients susmentionnés. Plus particulièrement, un objet d'un mode de réalisation de la présente invention est de prévoir un procédé 10 de fabrication de transistors à grille isolée à tension de seuil ajustable pendant la fabrication limitant les phénomènes de diffusions parasites. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de définition d'une zone isolante dans un 15 substrat semiconducteur, comprenant une étape de formation d'une couche d'accroche sur les parois et le fond d'une tranchée définie dans le substrat, le procédé comprenant une étape de passivation de la face apparente de la couche d'accroche, au moins à proximité de la surface du substrat semiconducteur. 20 Selon un mode de réalisation de la présente invention, la passivation de la face apparente de la couche d'accroche est obtenue par une implantation à faible énergie d'atomes de carbone ou d'azote dans la couche d'accroche, au moins à proximité de la surface du substrat. 25 Selon un mode de réalisation de la présente invention, la passivation de la face apparente de la couche d'accroche est obtenue par dépôt d'une couche de passivation sur l'ensemble de la couche d'accroche. Selon un mode de réalisation de la présente invention, 30 la couche de passivation est en oxyde d'aluminium, en oxyde de lanthane ou en nitrure de silicium. Selon un mode de réalisation de la présente invention, l'étape de passivation est suivie d'une étape de remplissage de la tranchée d'un matériau isolant. B11120 FR - 11-GR3-0417FR01 Un mode de réalisation de la présente invention prévoit en outre un procédé de fabrication de transistors MOS, comprenant les étapes suivantes : définir au moins une zone isolante dans un substrat semiconducteur par le procédé ci- 5 dessus ; former une grille isolée, en surface du substrat et au contact de la zone isolante, la grille comprenant un empilement d'au moins une première couche isolante à forte constante diélectrique et d'au moins une deuxième couche comprenant des atomes propre à diffuser vers la première couche. Selon un mode de réalisation de la présente invention, le procédé comprend une étape finale de recuit pour que les atomes de la deuxième couche diffusent vers la première couche. Un mode de réalisation de la présente invention prévoit en outre un dispositif comprenant un substrat 15 semiconducteur dans lequel sont définies des tranchées isolantes, les tranchées étant séparées du substrat par une couche d'accroche, la couche d'accroche étant passivée au moins à proximité de la surface du substrat. Un mode de réalisation de la présente invention 20 prévoit en outre un transistor MOS formé sur le dispositif ci-dessus, comprenant une grille isolée formée en surface du substrat au contact des tranchées isolantes, la grille comprenant au moins une première couche isolante à forte constante diélectrique surmontée d'au moins une deuxième couche 25 comprenant des atomes propre à diffuser vers la première couche. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif 30 en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, illustre un procédé de formation de transistor à grille isolée à tension de seuil ajustable connu ; les figures 2, 3A et 3B illustrent un problème de 35 diffusion parasite qui perturbe l'ajustement de la tension de B11120 FR - 11-GR3-0417FR01 6 seuil d'un transistor à grille isolée formé par les procédés connus ; et les figures 4A à 4D et 5A et 5B illustrent des résultats d'étapes d'un procédé selon deux variantes de 5 réalisation de la présente invention. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à 10 l'échelle. Description détaillée Les inventeurs ont noté que, pendant l'étape de diffusion permettant d'ajuster la tension de seuil du transistor comprenant la grille T, des diffusions parasites interviennent 15 et provoquent des variations non désirées de la tension de seuil de ce transistor. Ces diffusions parasites sont provoquées par des agents parasites à la diffusion. En particulier, la diffusion est accélérée par la présence de silicium et d'oxygène En effet, la formation d'un silicate étant 20 thermodynamiquement favorable, les zones contenant du silicium et de l'oxygène, notamment, attirent les agents diffusants. Les figures 2, 3A et 3B illustrent une source de tels agents parasites à la diffusion. Plus particulièrement, la figure 2 est une vue 25 agrandie de la structure de la figure 1, au niveau de l'interface entre la grille isolée T et les tranchées isolantes 12. Comme cela est illustré dans cette figure, les tranchées isolantes ont en pratique une forme de cuvette aux bords arrondis. Cette forme implique qu'une région de l'empilement de 30 grille se situe en regard de portions isolantes fines des tranchées 12. En figure 2 sont représentés deux axes de coupe de l'empilement de grille, les figures 3A et 3B illustrant la répartition des différents matériaux de cet empilement selon ces 35 coupes, dans le cas où la couche 16 est en un oxyde d'hafnium, B11120 FR - 11-GR3-0417FR01 7 la couche 18 comprend des atomes de lanthane, et le substrat 10 est en silicium. Une première coupe A1-A2 est formée verticalement en regard du bord de la tranchée isolante 12 et une deuxième coupe B1-B2 est formée verticalement sur une portion de l'empilement de grille éloignée de la tranchée isolante 12. En figure 3A et 3B sont représentées les concentrations de silicium (Si), d'hafnium (Hf) et de lanthane (La) le long des lignes de coupe A1-A2 et B1-B2, après l'étape 10 de recuit permettant la diffusion du lanthane vers l'interface entre les couches 14 et 16. Comme on peut le voir dans ces courbes, la quantité de lanthane qui a diffusé à l'interface entre les couches 14 et 16 est plus faible au niveau de la coupe A1-A2 qu'au niveau de la 15 coupe B1-B2. Pendant la diffusion, un grand nombre d'atomes de lanthane qui auraient dû être fixés à l'interface entre les couches 14 et 16, ont fui. La migration des atomes diffusants vers les tranchées 12 modifie la tension de seuil du transistor MOS de façon non désirée. 20 En particulier, les inventeurs ont noté que les espèces parasites à la diffusion proviennent des interfaces entre le matériau constituant les tranchées isolantes 12 et le matériau semiconducteur du substrat 10. Plus précisément, on forme généralement, avant le dépôt de matériau isolant dans les 25 tranchées 12, une couche d'accroche dont l'épaisseur est comprise entre 1,5 et 5 nm. Les diffusions parasites sont générées par des atomes qui se forment à l'interface entre la couche d'accroche et le matériau des tranchées isolantes 12 et entre la couche d'accroche et le substrat semiconducteur 10. 30 On prévoit ici deux procédés de fabrication permettant de limiter ces diffusions parasites, par une passivation au moins de la face apparente de la couche d'accroche des tranchées 12, au moins à proximité de la surface du substrat. Les figures 4A à 4D illustrent des résultats d'étapes 35 d'un premier procédé selon un mode de réalisation, et les B11120 FR - 11-GR3-0417FR01 8 figures 5A et 5B des résultats d'étapes d'un deuxième procédé selon un mode de réalisation, permettant une telle passivation. En figure 4A, on part d'une structure comprenant un substrat semiconducteur 30 sur lequel est formé un masque 32 5 comprenant des ouvertures. Des tranchées 34 sont définies dans le substrat 30 par l'intermédiaire des ouvertures du masque 32. Les tranchées 34 définissent les emplacements de futures tranchées isolantes définissant par exemple les régions de canal de transistors MOS. 10 A l'étape illustrée en figure 4B, une couche d'accroche 36 a été déposée sur les parois et le fond des tranchées 34. La couche d'accroche 36 peut être en nitrure de silicium ou en oxyde de silicium. Elle peut être formée par exemple par un dépôt d'une couche conforme sur l'ensemble de la 15 structure, la partie de la couche d'accroche formée sur le masque 32 étant éliminée en même temps que ce masque, ou par une croissance sur les parois et le fond des tranchées 34. A l'étape illustrée en figure 4C, on a réalisé une implantation d'atomes 38 permettant de passiver au moins la face 20 supérieure de la couche d'accroche 36, pour notamment éviter les diffusions parasites décrites ci-dessus. Parmi les atomes adaptés à une telle passivation par implantation, on peut citer les atomes de carbone ou d'azote. De préférence, on réalisera une implantation à faible énergie de façon que les atomes de 25 carbone ou d'azote pénètrent uniquement dans la partie apparente de la couche d'accroche proche de la surface du substrat semiconducteur, où s'opèrent les diffusions parasites, au plus près des grilles isolées. Cette implantation sera prévue de façon à doper une épaisseur de 1,5 à 5 nm de la couche 30 d'accroche. En effet, il importe peu en pratique que l'ensemble de la couche d'accroche soit passivée, seule la partie supérieure de cette couche, au niveau de la surface du substrat 30, étant responsable des diffusions parasites. L'implantation de ces atomes 38 est représentée en figure 4C et dans les 35 figures qui suivent par des "o". B11120 FR - 11-GR3-0417FR01 9 Une fois l'implantation réalisée, une étape de gravure est prévue pour éliminer le masque 32. Une étape permettant de remplir les tranchées 34 de matériau isolant 40 est également réalisée. On forme enfin les différentes couches constituant les grilles isolées en surface du dispositif. La figure 4D illustre le résultat obtenu après formation de la grille isolée, sous forme d'un agrandissement au niveau de l'interface entre une tranchée 40 et une grille T. La grille T est constituée des mêmes couches que la grille illustrée en figure 1. On notera que la grille T peut s'étendre au-dessus de la région isolante 40. Comme cela est illustré par une flèche en figure 4D, les agents parasites à la diffusion qui sont formés à l'interface entre la couche d'accroche 36 et le substrat 30 et entre la couche d'accroche 36 et le matériau isolant 40 sont bloqués par les atomes 38 implantés en surface de la couche d'accroche 36, et la diffusion des atomes de la couche 18 vers l'interface entre les couches 14 et 16 se fait aussi bien au centre de la grille que sur ses contours. Les figures 5A et 5B illustrent une variante d'un procédé selon un mode de réalisation de la présente invention, permettant de passiver la surface apparente de la couche d'accroche des tranchées isolantes. A l'étape illustrée en figure 5A, on part d'un dispositif comprenant un substrat semiconducteur 30 sur lequel est formé un masque 32 comprenant des ouvertures. Des tranchées 34 sont définies dans le substrat 30 par l'intermédiaire du masque 32. Les tranchées 34 définissent les emplacements de futures tranchées isolantes délimitant les régions de canal de transistors MOS. Une couche d'accroche 36, identique à la couche d'accroche décrite en relation avec la figure 4B, a été déposée sur les parois et le fond des tranchées 34. Une couche 42 assurant la passivation de l'interface de la couche d'accroche 36 avec le matériau isolant remplissant 35 les tranchées par la suite est ensuite déposée sur la couche B11120 FR - 11-GR3-0417FR01 10 d'accroche 36. A titre d'exemple, cette couche 42 peut être en oxyde d'aluminium (A1203), ou en tout autre matériau propre à former une barrière au déplacement des agents parasites à la diffusion formés aux interfaces avec la couche d'accroche. Parmi ces matériaux, on peut citer d'autres oxydes permettant de bloquer la diffusion parasite, obtenus par exemple à partir du ou des éléments diffusants de la couche 18, par exemple de l'oxyde de lanthane, ou encore d'autres matériaux tels que le nitrure de silicium. Une fois la couche 42 formée, une étape de gravure est prévue pour éliminer le masque 32 et les tranchées 34 sont remplies de matériau isolant 40. On forme ensuite les différentes couches constituant une grille isolée en surface du dispositif. La figure 5B illustre le résultat obtenu après formation de la grille isolée, sous forme d'un agrandissement au niveau de l'interface entre une tranchée 40 et la grille T. La grille T est constituée des mêmes couches que la grille illustrée en figure 1. Comme cela est illustré par des flèches en figure 5B, les agents parasites à la diffusion qui sont formés sur les deux faces de la couche d'accroche 36 sont bloqués par la couche barrière 42 et n'influent plus sur la diffusion des atomes de la couche 18 vers l'interface entre les couches 14 et 16. Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive. On pourra notamment coupler une étape d'implantation d'atomes bloquant le passage des agents parasites à la diffusion de la figure 4C à une étape de formation d'une couche bloquant les agents parasites de la figure 5A si désiré. En outre, la grille T décrite ici pourra être constituée d'un empilement différent de celui proposé ici, tant B11120 FR - 11-GR3-0417FR01 11 qu'une couche propre à diffuser vers la couche isolante à forte constante diélectrique est prévue dans cet empilement. REVENDICATIONS1. Procédé de définition d'une zone isolante dans un substrat semiconducteur (30), comprenant une étape de formation d'une couche d'accroche (36) sur les parois et le fond d'une tranchée (34) définie dans le substrat (30), caractérisé en ce que qu'il comprend une étape de passivation de la face apparente de ladite couche d'accroche (36), au moins à proximité de la surface dudit substrat semiconducteur (30). 2. Procédé selon la revendication 1, dans lequel la passivation de la face apparente de la couche d'accroche (36) est obtenue par une implantation à faible énergie d'atomes de carbone ou d'azote (38) dans ladite couche d'accroche, au moins à proximité de la surface dudit substrat (30). 3. Procédé selon la revendication 1, dans lequel la passivation de la face apparente de la couche d'accroche (36) 15 est obtenue par dépôt d'une couche de passivation (42) sur l'ensemble de la couche d'accroche (38). 4. Procédé selon la revendication 3, dans lequel la couche de passivation (42) est en oxyde d'aluminium, en oxyde de lanthane ou en nitrure de silicium. 20 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel l'étape de passivation est suivie d'une étape de remplissage de la tranchée d'un matériau isolant (12). 6. Procédé de fabrication de transistors MOS, comprenant les étapes suivantes : 25 définir au moins une zone isolante (40) dans un substrat semiconducteur (30) par le procédé selon l'une quelconque des revendications 1 à 5 ; former une grille isolée (T), en surface du substrat (30) et au contact de ladite au moins une zone isolante (40), 30 ladite grille comprenant un empilement d'au moins une première couche isolante à forte constante diélectrique (16) et d'au moins une deuxième couche (18) comprenant des atomes propre à diffuser vers la première couche.B11120 FR - 11-GR3-0417FR01 13 7. Procédé selon la revendication 6, comprenant une étape finale de recuit pour que les atomes de la deuxième couche (18) diffusent vers la première couche (16). 8. Dispositif comprenant un substrat semiconducteur (30) dans lequel sont définies des tranchées isolantes (40), lesdites tranchées étant séparées dudit substrat (30) par une couche d'accroche (36), caractérisé en ce que ladite couche d'accroche (36) est passivée au moins à proximité de la surface dudit substrat (30). 9. Transistor MOS formé sur un dispositif selon la revendication 8, comprenant une grille isolée (T) formée en surface du substrat (30) au contact desdites tranchées isolantes (40), ladite grille comprenant au moins une première couche isolante à forte constante diélectrique (16) surmontée d'au 15 moins une deuxième couche (18) comprenant des atomes propre à diffuser vers la première couche.