Brevet FR2980322A1 — publié le 20130322

DETECTEUR D'ACTIVITE DE SIGNAL DIFFERENTIEL BASSE TENSION Domaine technique de l'invention L'invention est relative à un détecteur d'activité d'un signal différentiel, notamment 5 dans le cadre d'interfaces de communication selon les normes MIPI. État de la technique La norme [MIPI M-PHYSM Version 1.00.00 - 8/02/2011] caractérise une interface de communication rapide entre circuits intégrés, notamment entre un circuit intégré analogique d'un récepteur radio et un circuit intégré numérique destiné à effectuer les 10 traitements requis sur le signal reçu. Les signaux sont transmis entre circuits sous forme différentielle basse tension, dite LVDS (du terme anglais « Low Voltage Differential Signal »). La figure 1 illustre un démarrage typique d'une transmission selon la norme MIPI MPHYSM. On a représenté un exemple de tracé des deux composantes RxP et RxN du 15 signal LVDS. En absence d'activité, correspondant à la partie initiale des tracés, les composantes RxP et RxN sont toutes deux à zéro. Au début d'une activité, les deux composantes sont portées à un même niveau de mode commun Vcm, typiquement de l'ordre de 200 mV. Ensuite, les composantes RxP et RxN évoluent en opposition de phase symétriquement par rapport au mode commun Vcm, typiquement entre 100 et 20 300 mV. Une transmission entre un circuit émetteur et un circuit récepteur n'est en règle générale jamais continue Ainsi, pour réaliser des économies d'énergie, on souhaite n'activer les circuits de réception que lorsque le signal reçu présente une activité. En effet, un circuit de réception consomme du courant même lorsque le signal d'entrée est inactif, cette 25 consommation étant d'autant plus élevée que la fréquence nominale du signal d'entrée est grande. On souhaite donc pouvoir détecter une activité d'un signal LVDS du type de la figure 1. On pourra ainsi, par exemple, mettre sous tension le circuit de réception seulement pendant les phases où le signal présente une activité. 30 La demande de brevet W02009117394 décrit une solution pour détecter l'activité d'un signal LVDS, indépendamment des modes communs des deux composantes du signal. Le circuit proposé est particulièrement complexe, notamment dans le cas où on souhaite que le signal d'indication d'activité soit sous la forme d'une tension continue. En outre, la consommation de courant du circuit est importante compte tenu du nombre de branches existant entre les lignes d'alimentation. Résumé de l'invention On souhaite donc prévoir un détecteur d'activité de signaux LVDS de structure simple. Le détecteur est par exemple adapté aux signaux LVDS utilisés dans le cadre des normes MIPI. On tend à satisfaire ces besoins en prévoyant un détecteur d'activité pour un signal différentiel formé de deux composantes, comprenant une première source de courant reliée à une ligne d'alimentation ; un premier transistor dont le drain est alimenté par la source de courant et dont la source forme une première borne d'entrée recevant une première composante du signal différentiel ; un deuxième transistor dont le drain est alimenté par la source de courant et dont la source forme une seconde borne d'entrée recevant la seconde composante du signal différentiel ; un circuit de polarisation connecté pour appliquer un potentiel constant sur les grilles des premier et deuxième transistors, fixant une condition d'équilibre où la totalité du courant de la source de courant se répartit entre les deux transistors quand le potentiel des première et deuxième bornes est égale à une valeur seuil ; et une borne d'indication d'activité prise sur les drains des premier et deuxième transistors. Selon un mode de réalisation, le circuit de polarisation comprend un premier miroir de courant incluant une première diode reliée à la ligne d'alimentation et un transistor de sortie connecté pour recopier sur son drain le courant de la première diode, le transistor de sortie formant la première source de courant ; une seconde diode connectée en série avec la première diode, les grilles des premier et deuxième transistors étant reliées au noeud de connexion entre les première et seconde diodes ; une deuxième source de courant reliée entre la seconde diode et une ligne de potentiel de référence d'alimentation, ladite valeur seuil s'établissant sur le noeud de connexion entre la deuxième source de courant et la seconde diode ; et les premier et deuxième transistors formant avec la seconde diode des deuxième et troisième miroirs de courant lorsque le potentiel des sources des premier et deuxième transistors est égal à la valeur seuil, les diodes et les transistors étant dimensionnés pour que la somme des facteurs de recopie des deuxième et troisième miroirs de courant soit égale au facteur de recopie du premier miroir de courant. Selon un mode de réalisation du détecteur, lorsque le signal différentiel est inactif, les deux composantes sont nominalement toutes deux au potentiel de référence d'alimentation. Lorsque le signal différentiel est actif, les deux composantes varient nominalement en opposition de phase autour d'un même potentiel de mode commun décalé vers le potentiel d'alimentation de sorte que les variations des composantes n'atteignent pas le potentiel de référence d'alimentation. Le circuit de polarisation est dimensionné pour que la valeur seuil s'établisse entre le potentiel de référence d'alimentation et la valeur minimale nominale des composantes du signal différentiel actif. Selon un mode de réalisation, les diodes sont formées de transistors de même nature que les transistors de sortie des miroirs correspondants, la tension de substrat du transistor formant la deuxième diode et des premier et deuxième transistors étant ajustable pour régler la valeur seuil. Description sommaire des dessins Des modes de réalisation seront exposés dans la description suivante, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : - la figure 1, précédemment décrite, est un exemple de tracé en début d'activité des composantes d'un signal LVDS selon la norme MIPI M-PHYSM ; - la figure 2 représente un mode de réalisation de détecteur d'activité de signaux LVDS ; et - la figure 3 représente un mode de réalisation préférentiel de circuit de polarisation utilisé dans le circuit de la figure 2. Description d'un mode de réalisation préféré de l'invention A la figure 1 on a représenté un seuil V1 entre zéro et la valeur nominale minimale des 25 composantes RxP et RxN d'un signal LVDS en activité. Pour détecter l'activité du signal, il suffirait de détecter que les deux composantes RxP et RxN sont au-dessus de ce seuil. On souhaite faire cela de manière simple. Par ailleurs, dans le cadre de la norme MIPI M-PHYSM, on rencontre un certain nombre de difficultés. Selon les conditions nominales spécifiées par la norme MIPI M30 PHYSM, on dispose d'une marge de 100 mV entre la valeur minimale des composantes RxP et RxN en activité, et la référence de la tension d'alimentation (0 V). Toutefois, la référence du circuit d'émission, qui détermine le zéro du signal LVDS, n'est pas la même que celle du circuit de réception. On tolère un écart de l'ordre de 50 mV. En outre, l'amplitude crête à crête des composantes du signal LVDS est définie avec une marge autour de la valeur nominale, si bien que, dans certaines situations, les composantes RxP et RxN présentent des excursions en dessous du zéro du circuit de réception. On souhaite que le détecteur d'activité ne soit pas influencé par ces conditions de fonctionnement. La figure 2 représente schématiquement un mode de réalisation de détecteur d'activité de signal LVDS du type de la figure 1, qui est de structure simple tout en étant robuste 10 aux conditions de fonctionnement extrêmes. Les composantes RxP et RxN du signal LVDS sont appliquées sur les sources respectives de deux transistors MOS à canal N, MN1 et MN2. Les drains des transistors MN1 et MN2 sont reliés à une ligne d'alimentation Vdd par une source de courant constant I commune aux deux transistors. La sortie Vdet du circuit de détection est 15 prélevée sur les drains des transistors MN1 et MN2. Les grilles des transistors MN1 et MN2 reçoivent un même niveau de potentiel établi par un circuit de polarisation BCTRL. Le circuit de polarisation BCTRL est configuré, compte tenu des caractéristiques des transistors MN1 et MN2 et de la source de courant I, pour établir un niveau de 20 polarisation tel que les transistors MN1 et MN2 absorbent la totalité du courant de la source I lorsque les deux composantes RxP et RxN sont au niveau de seuil V1 souhaité. Le seuil est situé, par exemple, comme cela est représenté à la figure 1, entre le zéro d'alimentation du circuit de réception et la valeur nominale minimale des composantes RxP et RxN du signal LVDS actif. Il est de préférence supérieur au décalage admissible 25 (50 mV) entre les zéros du circuit de réception et du circuit d'émission. Avec cette configuration, tant que les deux composantes RxP et RxN sont en dessous du seuil V1, ce qui est le cas lorsque le signal LVDS est inactif, les transistors MN1 et MN2 dérivent l'ensemble du courant produit par la source I et tirent la borne Vdet vers zéro. Une valeur proche de zéro du signal Vdet est ainsi indicative d'un manque 30 d'activité sur le signal d'entrée. Dans les conditions nominales représentées à la figure 1, lorsque le signal d'entrée présente une activité, les deux composantes RxP et RxN sont au-dessus du seuil Vl. Les transistors MN1 et MN2 sont tous deux bloqués et la source I tire la sortie Vdet vers le potentiel d'alimentation Vdd. Une valeur proche de Vdd du signal Vdet est ainsi indicative d'une activité sur le signal d'entrée. Dans des conditions exceptionnelles pendant une activité du signal d'entrée, les composantes RxP et RxN peuvent présenter des excursions en dessous du seuil V1, mais, comme ces composantes sont en opposition de phase, une seule à la fois passe en dessous du seuil V1. Il en résulte qu'un seul des transistors MN1 et MN2 devient passant. Compte tenu du dimensionnement des transistors et de leur polarisation de grille, la conduction de ce seul transistor est insuffisante pour dériver l'ensemble du courant de la source I. Il en résulte que la source I « gagne » et maintient la sortie Vdet près de Vdd. Il faudrait que l'excursion de la composante soit notablement inférieure au seuil V1 pour que le transistor dérive la totalité du courant de la source I. Cette condition serait très exceptionnelle, et en tout cas trop brève, compte tenu du temps de réaction du circuit, pour que le transistor ait le temps de tirer la sortie Vdet suffisamment bas pour provoquer une fausse détection d'inactivité. Dans des conditions exceptionnelles pendant une inactivité du signal d'entrée, une des composantes pourrait intempestivement dépasser le seuil Vl. Le transistor correspondant se bloquerait. Néanmoins, l'autre transistor a sa source pratiquement à zéro, c'est-à-dire nettement en dessous du seuil V1. Le transistor pourrait être suffisamment conducteur pour dériver la totalité du courant de la source I. Si ce n'est pas le cas, la source de courant I « gagne » et tire intempestivement la sortie Vdet vers le potentiel Vdd, provoquant une fausse détection d'activité. On notera néanmoins qu'une fausse détection d'activité n'a pour conséquence qu'une brève mise sous tension du circuit de réception (si le détecteur est utilisé pour cela), qui n'est d'aucune gravité. Par contre, une fausse détection d'inactivité aurait pour conséquence une perte de données - or, comme on l'a exposé précédemment, la structure est particulièrement robuste aux fausses détections d'inactivité. Idéalement, le seuil V1 est choisi suffisamment bas pour éviter qu'un transistor unique ne puisse dériver tout le courant I lorsque sa source passe intempestivement sous le seuil V1, et suffisamment haut pour que le transistor qui reste conducteur lorsqu'une 30 des composantes passe intempestivement au-dessus du seuil V1 dérive tout le courant I. Si ces deux conditions contradictoires ne peuvent être satisfaites, on préférera satisfaire la première, qui évite le risque de fausses détections d'inactivité. La figure 3 représente schématiquement un mode de réalisation préférentiel du circuit de polarisation BCTRL et de la source de courant I. Cette structure permet une auto-adaptation de la polarisation des grilles des transistors MN1 et MN2 en fonction du seuil V1 souhaité et du courant de la source I. La source de courant I est formée d'un transistor MOS à canal P dont la source est reliée à la ligne Vdd et le drain à la sortie Vdet. Le transistor I est connecté en miroir de courant avec un transistor MOS à canal P MP1 connecté en diode. La source du transistor MP1, formant l'anode de la diode, est reliée à la ligne Vdd. Le drain et la grille du transistor MP1 forment ensemble la cathode de la diode. Un transistor MOS à canal N MN3 est connecté en diode. Le drain et la grille du transistor MN3 forment ensemble l'anode de la diode, qui est connectée à la cathode de la diode MP1. La cathode de la diode MN3 est reliée à la ligne de référence d'alimentation Vss par une source de courant, de préférence sous la forme d'une résistance R. Le noeud de connexion entre les deux diodes MP1 et MN3 est relié aux grilles des transistors MN1 et MN2. Avec cette configuration, chacun des transistors MN1 et MN2 est connecté en miroir de courant avec la diode MN3 au moment où le potentiel de source du transistor est égal au potentiel de cathode de la diode MN3. Ce potentiel de cathode, fixe, est le niveau de seuil V1 recherché. Dans ces conditions, le transistor MN1 ou MN2 recopie dans son drain le courant circulant dans la diode MN3, avec un facteur multiplicatif égal au rapport des tailles des transistors. La figure 3 indique, entre parenthèses, un exemple de tailles normalisées pour les transistors. Les transistors à canal P MP1 et I ont une taille de 3, signifiant que le transistor I recopie le courant du transistor MP1 avec un facteur multiplicatif de 1. Le transistor MN3 a une taille 2 et les transistors MN1 et MN2 ont une taille 1, signifiant que les transistors MN1 et MN2 recopient le courant du transistor MN3, qui est le même courant que celui du transistor MP1, avec un facteur 1/2. Ainsi, lorsque les sources des deux transistors MN1 et MN2 sont au niveau V1, le circuit est dans un état d'équilibre où tout le courant que tend à fournir le transistor I est réparti à parts égales entre les transistors MN1 et MN2. La sortie Vdet est alors dans un état incertain. Dès que le potentiel de la source de l'un des transistors MN1 et MN2 s'écarte du niveau V1, l'état d'équilibre est rompu et la sortie Vdet est tirée, selon le sens de l'écart, vers Vdd ou la source ayant le potentiel le plus bas parmi les transistors MN1 et MN2. Le niveau seuil V1 s'établit à Vdd - Vtl - Vt3, où Vtl et Vt3 sont les tensions de seuil des diodes MP1 et MN3, qui augmentent avec le courant dans ces diodes. Le courant des diodes, influant donc sur le niveau V1, est réglable à l'aide de la résistance R. Pour permettre plus de souplesse dans le réglage du niveau V1, on peut ajuster le potentiel de substrat Vs du transistor MN3. En effet, la tension de seuil grille-source d'un transistor (et donc la tension de seuil de la diode) varie avec la tension grille-substrat. Pour préserver l'appariement entre le transistor MN3 et les transistors MN1 et MN2, les substrats des transistors MN1 et MN2 reçoivent également le potentiel Vs. Si cela ne suffisait pas, on pourrait ajuster le potentiel de substrat des transistors MP1 et I. A titre d'exemple, pour un noeud technologique de 65 nm sous une tension Vdd = 1,2 V, les caractéristiques des éléments peuvent être les suivantes : - MP1 et I : 3 transistors élémentaires à deux doigts avec L = 1 et W = 2 (unités exprimées en multiples de la taille du noeud technologique), - MN1 et MN2 : 1 transistor élémentaire à un doigt avec L = 1 et W = 0,4, - MN3 : 2 transistors élémentaires à un doigt avec L = 1 et W = 0,5, - Vs (SUB RX) = 0, - R = 9,35 kOhm. Avec ces valeurs, il s'établit un courant de 4 iLtA dans chacune des branches du circuit. Le niveau seuil V1 vaut alors 43 mV. On remarquera que la largeur de canal W du transistor MN3 est légèrement supérieure à celle des transistors MN1 et MN2. Cela permet d'établir un niveau certain de la sortie Vdet dans la situation d'équilibre. En effet, les transistors MN1 et MN2 ne conduisent alors pas tout à fait suffisamment pour absorber tout le courant délivré par le transistor I. Il en résulte que le transistor I gagne et tire la sortie Vdet vers Vdd. De nombreuses variantes et modification des modes de réalisation décrits ici apparaîtront à l'homme du métier. Bien que l'on ait décrit les transistors MN1 et MN2 comme étant de même taille, ils peuvent être de tailles différentes avec la contrainte que la somme des facteurs de recopie des miroirs incluant les transistors MN1 et MN2 soit égale au facteur de recopie du miroir formé des transistors MP1 et I. Cela permet de traiter des composantes de signal différentiel ayant des gains différents. REVENDICATIONS1. Détecteur d'activité pour un signal différentiel formé de deux composantes (RxP, RxN), comprenant : - une première source de courant (I) reliée à une ligne d'alimentation (Vdd) ; - un premier transistor (MN1) dont le drain est alimenté par la source de courant et dont la source forme une première borne d'entrée recevant une première composante (RxP) du signal différentiel ; - un deuxième transistor (MN2) dont le drain est alimenté par la source de courant et dont la source forme une seconde borne d'entrée recevant la seconde composante (RxN) du signal différentiel ; - un circuit de polarisation (BCTRL) connecté pour appliquer un potentiel constant sur les grilles des premier et deuxième transistors (MN1, MN2), fixant une condition d'équilibre où la totalité du courant de la source de courant (I) se répartit entre les deux transistors quand le potentiel des première et deuxième bornes est égale à une valeur seuil (V1) ; et - une borne d'indication d'activité (Vdet) prise sur les drains des premier et deuxième transistors. 2. Détecteur selon la revendication 1, dans lequel le circuit de polarisation (BCTRL) comprend : - un premier miroir de courant incluant une première diode (MP1) reliée à la ligne d'alimentation (Vdd) et un transistor de sortie (I) connecté pour recopier sur son drain le courant de la première diode, le transistor de sortie formant la première source de courant ; - une seconde diode (MN3) connectée en série avec la première diode, les grilles des premier et deuxième transistors étant reliées au noeud de connexion entre les première et seconde diodes ; - une deuxième source de courant (R) reliée entre la seconde diode (MN3) et une ligne de potentiel de référence d'alimentation (Vss), ladite valeur seuil (V1) s'établissant sur le noeud de connexion entre la deuxième source de courant et la seconde diode ; et- les premier et deuxième transistors (MN1, MN2) formant avec la seconde diode (MN3) des deuxième et troisième miroirs de courant lorsque le potentiel des sources des premier et deuxième transistors est égal à la valeur seuil (V1), les diodes et les transistors étant dimensionnés pour que la somme des facteurs de recopie des deuxième et troisième miroirs de courant soit égale au facteur de recopie du premier miroir de courant. 3. Détecteur selon la revendication 1, dans lequel : - lorsque le signal différentiel est inactif, les deux composantes sont nominalement toutes deux au potentiel de référence d'alimentation (Vss) ; - lorsque le signal différentiel est actif, les deux composantes varient nominalement en opposition de phase autour d'un même potentiel de mode commun (Vcm) décalé vers le potentiel d'alimentation (Vdd) de sorte que les variations des composantes n'atteignent pas le potentiel de référence d'alimentation (Vss) ; et - le circuit de polarisation est dimensionné pour que la valeur seuil (V1) s'établisse entre le potentiel de référence d'alimentation (Vss) et la valeur minimale nominale des composantes du signal différentiel actif. 4. Détecteur selon la revendication 2, dans lequel les diodes sont formées de transistors de même nature que les transistors de sortie des miroirs correspondants, la tension de substrat (Vs) du transistor formant la deuxième diode et des premier et deuxième transistors étant ajustable pour régler la valeur seuil (V1).