Brevet FR2984600A1 — publié le 20130621

TRANSISTOR À GRILLE FLOTTANTE AYANT UN RENDEMENT D'INJECTION DES ELECTRONS CHAUDS AMELIORE La présente invention concerne un transistor à grille flottante à injection d'électrons chauds comprenant des régions de source et de drain implantées dans un substrat semi-conducteur en silicium, une grille de contrôle, une grille flottante disposée entre la grille de contrôle et le substrat pour accumuler des charges électriques, et une région de canal sous la grille flottante et la grille de contrôle. Conventionnellement, les mémoires FLASH comprennent des transistors du type susmentionné, qui peuvent être de type « grille empilée », lorsque la grille de contrôle s'étend au-dessus de la grille flottante, ou de type « grille divisée », lorsque les grilles de contrôle et flottante sont décalées les unes par rapport aux autres, en se chevauchant généralement seulement en partie, formant l'équivalent de deux transistors en série. La programmation des transistors à grille flottante peut être effectuée en présence d'un courant drain-source élevé Im en injectant des électrons dans la grille flottante lors d'une technique connue sous le nom d'injection d'électrons chauds (ou de porteuses chaudes). L'effacement a lieu en appliquant des tensions de polarisation à la grille de contrôle pour extraire les électrons piégés dans la grille flottante sans provoquer une circulation du courant 1m, connu sous le nom d'effet tunnel Fowler-Nordheim. La figure 1 est une vue en coupe d'un transistor à grille empilée conventionnel T comprenant un substrat en silicium de type P 1, des régions de source (S) 2 et de drain (D) 3 de type N, une grille flottante FG, une grille de contrôle CG s'étendant au-dessus de la grille 1 flottante, et une région de canal CO s'étendant entre la source et le drain sous les grilles, dans des conditions de polarisation des électrons chauds. La grille flottante FG est isolée électriquement du substrat 1 et de la grille de contrôle CG par un matériau diélectrique 10. La grille de contrôle CG, la source 2 et le drain 3 sont chacun munis respectivement d'un contact de grille, de source ou de drain GC, SC, DC. Le transistor T est programmé en appliquant une tension positive VD à la région de drain 3, une tension positive VcG à la grille de contrôle CG et une tension nulle (masse ou GND) Vs à la région de source 2, ces tensions étant choisies de manière à placer le transistor dans un mode de fonctionnement saturé. La tension de grille VcG entraîne l'apparition d'un champ électrique vertical VF, créant une zone d'inversion 5 dans le substrat 1 et formant un canal conducteur de type N par lequel les électrons e peuvent circuler. Le canal conducteur présente une zone de pincement 6 près de la région de drain 3, et une zone d'injection 7 est formée dans le substrat entre la zone rétrécie 6 et le drain. Une différence de potentiel entre le drain 3 et la source 2 entraîne la circulation des électrons e de la source au drain, correspondant à un courant Im dans la direction opposée allant du drain à la source. Dans la zone d'injection 7, les électrons ont une énergie élevée. La majorité d'entre eux sont propulsés dans la région de drain 3, tandis qu'un petit nombre d'électrons ont une énergie suffisante pour pénétrer dans la grille flottante FG, où ils sont piégés. Les charges électriques piégées dans la grille flottante FG modifient la tension de seuil du transistor. Cette tension de seuil peut alors être mesurée par un amplificateur de lecture dont la sortie fournit une valeur logique 0 ou 1 selon que le transistor est à 2 l'état programmé ou non programmé « effacé ». Quoi qu'il en soit, un tel transistor T présente un faible rendement d'injection, c'est-à-dire, le rapport entre le courant drain-source Im lors de la programmation et le courant injecté dans la grille flottante (le nombre d'électrons piégés égal au courant injecté multiplié par le temps d'injection). Ce faible rendement peut être attribué à une atténuation élevée du champ électrique vertical VF près de la zone d'injection 7. Ce champ est élevé autour de la région de source 2, mais diminue au fur et à mesure du rapprochement de la région de drain 3, où il est neutralisé par la tension de drain VD, ce qui entraîne également un rétrécissement du canal au niveau de la zone de pincement 6. La figure 2 est une vue en coupe d'un transistor à grille divisée conventionnel T' visant à augmenter le rendement d'injection. Par rapport à la figure 1, le transistor T' comprend deux grilles de contrôle CG1, CG2 et une grille flottante FG1. La grille flottante FG1 est disposée entre la grille de contrôle CG1 et le substrat 1, du côté du drain 3. La grille de contrôle CG2 s'étend au-dessus du substrat 1, sans interposition d'une grille flottante, du côté de la source 2. L'isolation électrique entre les grilles flottante et de contrôle et par rapport au substrat est assurée par le matériau diélectrique 10. Le transistor T' comprend en outre des premier et second contacts de grille GC1, GC2, le contact de source SC, et le contact de drain DC. Lors de la programmation du transistor T', les grilles de contrôle CG1, CG2 reçoivent des tensions positives distinctes VCG1 et VcG2, causant l'apparition d'un premier champ électrique vertical VF1 sous la grille de contrôle CG1 et d'un second champ électrique vertical VF2 sous la grille de contrôle CG2. Ces tensions sont choisies de manière à causer l'apparition d'une première 3 zone d'inversion 5 ayant une zone de pincement 6 sous la grille de contrôle CG2, et d'une seconde zone d'inversion 8 sous la grille de contrôle CG1. La zone d'inversion 8 a une profondeur essentiellement constante et ne présente pas de zone rétrécie. Le transistor T' est donc l'équivalent de deux transistors en série, l'un fonctionnant en mode saturé et l'autre fonctionnant en mode linéaire. Une zone d'injection 7 apparaît entre la zone de pincement 6 et la zone d'inversion 8. En faisant un choix approprié de tension Vcn, la grille de contrôle CG1 augmente la valeur du champ électrique VF1 près de la zone d'injection 7, augmentant ainsi le rendement d'injection. Toutefois, le transistor T' nécessite deux tensions de grille de contrôle distinctes VCG1r VCG2, ce qui complique la structure de la mémoire car il faut prévoir deux lignes de contrôle de grille pour chaque ligne de mots au lieu d'une seule. Le brevet américain 6,429,472 décrit un transistor à grille divisée qui est l'équivalent de deux transistors en série, nécessitant une seule tension de grille de contrôle. Le premier transistor a une région de canal s'étendant sous une grille de contrôle seulement, tandis que le second transistor a une région de canal s'étendant sous une grille flottante et la grille de contrôle. La région de canal du second transistor est plus grande que celle du premier transistor afin d'améliorer l'endurance du transistor en augmentant la capacité entre la grille flottante et une région de source. Il peut donc être souhaitable de prévoir une 30 structure de transistor à grille non-divisée à injection d'électrons chauds ayant un rendement d'injection élevé sans nécessiter deux transistors en série. Des modes de réalisation de la présente invention concernent un transistor à grille flottante à injection 35 d'électrons chauds, comprenant des régions de source et 4 de drain formées dans un substrat semi-conducteur, une grille de contrôle, une grille flottante disposée entre la grille de contrôle et le substrat pour accumuler des charges électriques, et une région de canal s'étendant 5 sous la grille flottante et la grille de contrôle, dans lequel la région de canal comprend une première partie disposée dans une zone d'injection de porteuses chaudes, présentant une première longueur et une première largeur, toutes deux non nulles, une seconde partie présentant une 10 seconde longueur et une seconde largeur, toutes deux non nulles, et dans lequel la première largeur est inférieure à la seconde largeur. Selon un mode de réalisation, le transistor comprend en outre une région de transition entre la 15 première partie et la seconde partie de la région de canal, comprenant une troisième longueur et une largeur augmentant de la première largeur à la seconde largeur. Selon un mode de réalisation, la région de transition présente un angle de 135° environ par rapport 20 à la première partie. Selon un mode de réalisation, la première longueur est comprise entre un cinquième et une moitié d'une longueur totale du canal conducteur. Selon un mode de réalisation, la première largeur 25 est la taille minimale disponible pour un procédé technologique utilisé pour fabriquer le transistor. Selon un mode de réalisation, la seconde largeur fait le double de la première largeur. Selon un mode de réalisation, la grille flottante 30 comprend des nanoparticules électriquement conductrices capables d'accumuler une charge électrique. Les modes de réalisation de la présente invention concernent également une mémoire sur une puce semiconductrice, comprenant une pluralité de cellules mémoire 35 comprenant chacune un transistor selon la présente invention.5 Selon un mode de réalisation, des cellules mémoire verticalement adjacentes partagent une région de drain et un contact de drain, ou une région de source et un contact de source. Des modes de réalisation de la présente invention concernent également un circuit intégré sur une puce semi-conductrice, comprenant une mémoire selon la présente invention. Des modes de réalisation de la présente invention 10 concernent également un dispositif portable comprenant un circuit intégré selon la présente invention. Des modes de réalisation de la présente invention concernent également un procédé pour augmenter le rendement d'injection d'un transistor comprenant des 15 régions de source et de drain formées dans un substrat semi-conducteur, une grille de contrôle, une grille flottante disposée entre la grille de contrôle et le substrat pour accumuler des charges électriques, et une région de canal s'étendant sous la grille flottante et la 20 grille de contrôle, comprenant l'étape consistant à réduire une largeur de la région de canal dans une zone d'injection de porteuses chaudes. Selon un mode de réalisation, le procédé comprend la prévision d'une région de canal comprenant une première 25 partie disposée dans une zone d'injection de porteuses chaudes, présentant une première longueur et une première largeur, toutes deux non nulles, une seconde partie présentant une seconde longueur et une seconde largeur, toutes deux non nulles, dans lequel la première largeur 30 est inférieure à la seconde largeur. Selon un mode de réalisation, le procédé comprend la prévision d'une région de transition entre la première partie et la seconde partie de la région de canal, la région de transition comprenant une troisième longueur et 35 une largeur augmentant de la première largeur à la seconde largeur. 6 Selon un mode de réalisation, le procédé comprend la sélection de la première largeur comme taille minimale disponible pour un procédé technologique utilisé pour fabriquer le transistor. Des modes de réalisation de la présente invention font maintenant l'objet d'une description faite à titre non limitatif en relation avec les dessins joints, parmi lesquels : La figure 1, décrite précédemment, est une vue en 10 coupe d'un transistor à grille empilée conventionnel, - La figure 2, décrite précédemment, est une vue en coupe d'un transistor à grille divisée conventionnel, - La figure 3 est une vue de dessus d'un transistor à grille flottante selon un mode de réalisation de la 15 présente invention, - Les figures 4A et 4B sont des vues en coupe du transistor à grille flottante selon la figure 3, - Les figures 5A et 5B sont des vues de dessus d'une région de canal du transistor conventionnel et d'une 20 région de canal du transistor selon le mode de réalisation de la figure 3, - La figure 6 est une vue de dessus d'un transistor à grille flottante selon un autre mode de réalisation de la présente invention, 25 La figure 7 illustre une mémoire comprenant un plan mémoire de transistors à grille flottante selon un mode de réalisation de la présente invention, - La figure 8 est une vue de dessus d'une partie du plan mémoire selon la figure 7, et 30 - La figure 9 est un dispositif portable comprenant une mémoire selon un mode de réalisation de la présente invention. Les précédentes solutions visant à augmenter le rendement d'injection des transistors à grille flottante 35 se sont basés sur l'augmentation du champ électrique vertical, alors que l'invention se base sur une augmentation du champ électrique horizontal afin 7 d'augmenter le rendement d'injection d'un transistor à grille flottante. La figure 3 est une vue de dessus d'un transistor à grille flottante T1 selon un mode de réalisation de la présente invention. Le transistor T1 comprend une région active Al formée dans un substrat semi-conducteur 1, une grille flottante FG s'étendant au-dessus de la région active Al, et une grille de contrôle CG s'étendant au-dessus de la grille flottante. Le transistor T1 est en outre muni d'un contact de source SC avec la région active sur un côté des grilles formant une région de source 2, d'un contact de drain DC avec la région active sur l'autre côté des grilles formant une région de drain 3, et d'un contact de grille (GC - non illustré à la figure 3) avec la grille de contrôle CG. Une région de canal Cl s'étend entre la région de source 2 et la région de drain 3 sous la grille flottante FG et la grille de contrôle CG. La région de canal Cl a une longueur totale L dans la direction source-drain, et comprend une première partie P1 disposée dans une zone d'injection du transistor, ici sur le côté situé près du drain 3, et une seconde partie P2, ici disposée sur le côté près de la source 2. La première partie P1 a une première largeur W1 et une première longueur Ll, et la seconde partie P2 a une seconde largeur W2 et une seconde longueur L2. La première largeur W1 est inférieure à la seconde largeur W2, et les largeurs W1, W2 et les longueurs Ll, L2 sont toutes supérieures à zéro. Les figures 4A, 4B sont des vues en coupe du 30 transistor à grille flottante Tl suivant l'axe vertical A-A' et l'axe horizontal B-B' de la figure 3 respectivement, illustrant le transistor T1 comprenant le substrat semi-conducteur 1, les régions de source 2 et de drain 3 formées dans le substrat, la grille flottante FG 35 s'étendant au-dessus du substrat 1 entre les régions de source et de drain, et la grille de contrôle CG s'étendant au-dessus de la grille flottante. La grille flottante FG est isolée électriquement du substrat 1 et de la grille de contrôle CG par un matériau diélectrique 5 10. La région de canal Cl s'étend entre la source et le drain sous les grilles. Les contacts de grille, de source et de drain GC, SC, DC sont en outre prévus. A la figure 4A, on peut voir que des isolations de type tranchée peu profonde STI (« Shallow Trench Isolation ») séparent le 10 transistor T1 des transistors adjacents susceptibles d'être présents sur le substrat semi-conducteur 1. En référence à la figure 4B, le transistor T est programmé en appliquant une tension positive VD à la région de drain 3, une tension positive VcG à la grille 15 de contrôle CG, et une tension nulle (masse) Vs à la région de source 2, afin de placer le transistor dans un mode de fonctionnement saturé. La tension de grille VcG entraîne l'apparition d'un champ électrique vertical (non illustré à la figure 4B), créant une zone d'inversion 5 20 dans le substrat 1 et formant un canal conducteur de type N à travers lequel les électrons e peuvent circuler. Le canal a une zone de pincement 6 près de la région de drain 3, et une zone d'injection 7 est formée dans le substrat entre la zone de pincement 6 et le drain. 25 L'homme de l'art comprendra que la région de canal Cl, la zone d'inversion 5, la zone de pincement 6, la zone d'injection 7 sont illustrées sous forme de schéma uniquement dans les figures 4A et 4B, par souci de clarté. 30 Une différence de potentiel entre le drain 3 et la source 2 entraîne la circulation des électrons e de la source au drain, correspondant à un courant Im allant du drain à la source. Dans la zone d'injection 7, les électrons ont une énergie élevée. La majorité d'entre eux 35 sont propulsés dans la région de drain 3, tandis qu'une petite quantité a une énergie suffisante pour pénétrer dans la grille flottante FG, où ils sont piégés, et modifier la tension de seuil du transistor, qui peut ensuite être détectée et déterminée comme correspondant à une valeur logique de 0 ou 1. Comme on le verra plus en détail ci-après, la géométrie de la région de canal Cl augmente un champ électrique horizontal HF1 créé dans la zone d'injection 7, améliorant le rendement d'injection. Les figures 5A et 5B illustrent schématiquement des 10 vues de dessus d'une région de canal conventionnelle CO telle que décrite en relation avec la figure 1, et de la région de canal Cl telle que décrite en relation avec les figures 3, 4A, 4B. Par souci de simplicité, le substrat semi-conducteur, le matériau diélectrique, la grille 15 flottante, la grille de contrôle, et les contacts de drain, de source et de grille DC, SC, GC ne sont pas illustrés. Comme illustré en figure 5A, la région de canal conventionnelle CO a une longueur totale LO et une 20 largeur WO. La région de canal CO a une résistance totale RO. Un champ électrique horizontal HFO apparaît dans la région de canal CO s'étendant au-dessous de la région d'injection 7, et un courant IO traverse la région de canal CO. 25 Comme illustré en figure 5B, la région de canal Cl comprend des parties Pl, P2 avec des largeurs Wl, W2, et des longueurs Ll, L2 comme décrit ci-dessus. La partie Pl a une résistance R1, et la partie P2 a une résistance R2, pour une résistance totale RT=R1+R2 de la région de canal 30 Cl. Le champ électrique horizontal HF1 apparaît dans la région de canal Cl au-dessous de la région d'injection 7, et un courant fi traverse la région de canal Cl. Les quantités physiques applicables à un transistor dans un état statique peuvent être obtenues 35 approximativement par les équations suivantes : R = (p*L)/(W*D) [1]10 J = I/(W*D) [2] I = V/R [3] E = J/u [4] où R est la résistance [Ohms] du canal, p (rho) est la résistivité [Ohms*mètres], L est la longueur de canal [mètres], W est la largeur de canal [mètres], J est la densité de courant [amps/mètre2], I est le courant [amps] traversant le canal, V est la tension [volts] à travers le canal, E (epsilon) correspond au champ électrique horizontal HF [volts/mètres] du canal, et o (sigma) est la conductivité [(Ohms*mètres)-1] du canal. En outre, D est la profondeur du canal [mètres], qui est considérée ici à des fins de démonstration mathématique uniquement. Les équations 2 et 4 indiquent que la densité de courant J est inversement liée à la largeur de canal W et directement liée au champ électrique E. Une réduction de la largeur de canal W a donc pour conséquence une augmentation du champ électrique E. En application de l'équation 1 aux régions de canal CO, Cl des figures 5A, 5B, il suit que les résistances respectives RO, RT sont les suivantes : RO = p*L0/(WO*D) [5A] RT = R1+R2 = (p*L1)/(W1*D)+(p*L2)/(W2*D) [5B] En application des équations 5A, 5B à l'équation 3, il suit que les courants respectifs IO, Il traversant les régions de canal CO, C1 sont les suivants : IO = VO/RO [6A] Il = V1/RT [6B] En application des équations 6A, 6B à l'équation 2, il suit que les densités de courant respectives JO, J1 au niveau des zones HFO, HF1 dans les figures 5A, 5B sont 35 les suivantes : JO = I0/(WO*D) [7A] 11 J1 = Il/(Wl*D) [7B] En application des équations 7A, 7B à l'équation 4, il suit que les champs électriques EO, El sont les 5 suivants : EO = JO/a [8A] El = J1/a [8B] Si l'on remplace les valeurs de JO, J1 par les 10 résultats des équations 7A, 7B, on obtient : E0 = [I0/(WO*D)]/a [9A] El = [I1/(Wl*D)]/a [9B] Si l'on remplace les valeurs d'IO, Il par les 15 résultats des équations 6A, 6B, on obtient : EO = [(VO/R0)/(WO*D)1/0 [10A] El = [(V1/RT)/(Wl*D)]/a [10B] Si l'on remplace les valeurs de RO, RT par les 20 résultats des équations 5A, 5B, on obtient : E0 = {V0/[p*L0/(WO*D)]}/(WO*D)/a [11A] El = {V1/ [ (p*L1 ) / (Wl*D)+ (p*L2) / (W2*D) ] 1 / (Wl*D) /a [11B] 25 Si l'on simplifie les équations 11A, 11B en annulant p, a et W*D, on obtient : E0 = VO/LO [12A] ou : VO = EO*L0 [12A'] 30 El = V1/(L1+L2*W1/W2) [12B] ou : V1 = E1*(L1+L2*W1/W2) [12B'] La relation entre la tension conventionnelle VO et la tension V1 de la région de canal selon la présente 35 invention peut être déterminée en supposant que les champs électriques EO, El sont égaux. Ainsi, le fait de poser l'égalité des équations 12A, 12B donne : 12 VO/LO = V1/(L1+L2*W1/W2) [13] Si les régions de canal CO, Cl ont la même longueur, c'est-à-dire L0=L1+L2, la résolution de la 5 relation de tension donne alors : V1/V0 = (L1+L2*Wl/W2)/(L1+L2) [14] La relation entre le champ électrique conventionnel EO (champ électrique horizontal HFO) et le champ 10 électrique El (champ électrique horizontal HF1) de la région de canal selon la présente invention peut être déterminée en supposant que les tensions VO, V1 sont égales. Ainsi, le fait de poser l'égalité des équations 12A', 12B' donne : 15 EO*L0 = E1*(Ll+L2*W1/W2) [15] Si les régions de canal CO, Cl ont la même longueur, c'est-à-dire LO=L1+L2, la résolution de la relation de champ électrique donne alors : 20 El/E0 = (Ll+L2)/(Ll+L2*W1/W2) [16] A titre d'exemple numérique, on suppose ici que les longueurs Ll, L2 sont égales, L1=L2, et que la première largeur W1 fait la moitié de la seconde largeur W2, 25 W1=0,5*W2. L'équation 14 donne la réduction de tension suivante pour la région de canal Cl : V1 = [(Ll+L1*0,5*W2/W2)/(Ll+L1)]*V0 = 3/4*V0 [17] Ainsi, la région de canal Cl assure une réduction 30 de 25% de la tension VD pour le même champ électrique que la région de canal conventionnelle CO. De même, avec les mêmes paramètres, L1=L2 et W1=0,5*W2, l'équation 16 donne l'augmentation de champ 35 électrique suivante pour la région de canal Cl : El = [(Ll+L1)/(Ll+L1*0,5*W2/W2)]*E0 = 4/3*E0 [18] 13 Ainsi, la région de canal Cl assure une augmentation de 33,3% du champ électrique pour la même tension VD que la région de canal conventionnelle CO. Dans un mode de réalisation, la longueur totale 5 L=180 nm, la première longueur L1=90 nm, la seconde longueur L2=90 nm, la première largeur W1=90 nm, la seconde largeur W2=140 nm, et la tension conventionnelle V0=5 V (c'est-à-dire la différence de tension V -Ds à travers le canal CO du drain à la source). 10 L'application de l'équation 14 donne V1 = 4,1 V. Par conséquent, la diminution de la largeur de la région de canal sous la zone d'injection assure une diminution de 18% de la tension VD appliquée au contact de drain du transistor, donnant lieu à une consommation réduite. De 15 même, l'application de l'équation 16 assure une augmentation de 1,2*EO du champ électrique horizontal HF1 par rapport au champ électrique horizontal conventionnel HFO. La figure 6 illustre une vue de dessus d'un 20 transistor à grille flottante T2 selon un mode de réalisation de la présente invention. Le transistor T2 comprend une région active A2 formée dans le substrat semi-conducteur 1, une grille flottante FG s'étendant au-dessus de la zone active A2 et formée dans un oxyde de 25 grille (non représenté), une grille de contrôle CG s'étendant au-dessus de la grille flottante, et des contacts de source et de drain SC, DC avec la région active A2, formant une région de source 2 et une région de drain 3. 30 Une région de canal C2 s'étend entre la région de source 2 et la région de drain 3 sous la grille flottante FG et la grille de contrôle CG. La région de canal C2 a une longueur totale L dans la direction source-drain, et comprend une première partie P1' disposée dans une zone 35 d'injection du transistor, ici sur le côté situé près du drain 3, et une seconde partie P2', ici disposée sur le 14 côté près de la source 2. La première partie Pl' a la première largeur W1 et une première longueur Ll', et la seconde partie P2' a la seconde largeur W2 et une seconde longueur L2'. Comme précédemment, la première largeur W1 est inférieure à la seconde largeur W2, et les largeurs Wl, W2 et longueurs Ll', L2' sont toutes supérieures à zéro. La région de canal C2 comprend en outre une région de transition P3 ayant une largeur augmentant de la première largeur W1 à la seconde largeur W2, et une longueur L3. L'effet technique de la région de canal C2 est approximativement le même qu'exposé précédemment, et ne fera pas l'objet d'une nouvelle description. La figure 7 illustre un exemple de mise en oeuvre d'une mémoire MEM de type FLASH sur une puce semiconductrice. La mémoire MEM est prévue pour recevoir L*M mots binaires de N bits chacun. La mémoire MEM comprend L lignes de mots WLL au total (WLo à WLL-1), et M colonnes CLM au total (CL° à C144-1), chaque colonne comprenant N lignes de bits BLM,N au total (BL0,0 à BLm_1,0 BL0,N-1 à BLm_1,N-1) pour M*N lignes de bits au total. La mémoire comprend en outre un plan mémoire MA de cellules mémoire MCL,m,m. Chaque cellule mémoire comprend un transistor T (T1 ou T2) selon la présente invention. Les transistors T sont disposés en lignes horizontales et en colonnes verticales. Les grilles de contrôle CG des transistors d'une même ligne sont connectées à une même ligne de mots WLL et les sources de ces transistors sont connectées à une ligne de source SI,' (SL0 à SLi). Les drains des transistors d'une même colonne de transistors sont connectés à la même ligne de bits BLM,N. La mémoire MEM comprend également un décodeur de ligne RDEC recevant les bits de poids faible d'une adresse de mot binaire ADD, un décodeur de colonne CDEC 35 recevant les bits de poids fort de l'adresse ADD, un 15 circuit de sélection de colonne CST, un bus de multiplexage MB comprenant N lignes de multiplexage MLN Mo à MLN_1), N amplificateurs de lecture SA0 à SAN...1, et M*N verrous de programmation PLM,N (PL0,0 à PLm_1,0 ... PL0,1,1-1 à PLm-1,N-1) - Le décodeur de ligne RDEC est couplé à chaque ligne de mots WLL et applique la tension de contrôle de grille VCG - Les verrous de programmation PLM,N sont couplés à chaque ligne de bits, et appliquent la tension de drain VD, également connue sous le nom de tension de ligne de bits. Enfin, les lignes de source SLI sont couplées à la source S de chaque transistor, pour le coupler à la masse, c'est-à-dire pour appliquer la tension de source Vs. Le circuit de sélection de colonne CST comprend M*N transistors de sélection CT contrôlés par le décodeur de colonne CDEC au moyen de M signaux de contrôle CSM (CS0 à CSm_1). Chaque transistor de sélection de colonne CT couple une ligne de bits BLM,N à une ligne de multiplexage MLN du même rang N lorsqu'un mot de rang M est sélectionné. Chaque ligne de multiplexage est en outre couplée à l'entrée d'un amplificateur de lecture SAN de même rang, et les amplificateurs de lecture fournissent N bits BN (B0 à BN-1) correspondant aux valeurs logiques détectées dans les cellules mémoire. La figure 8 est une vue de dessus de transistors d'une partie du plan mémoire MA selon la figure 7. Le plan mémoire MA comprend une pluralité de cellules mémoire MC appartenant à la colonne CL0 et contrôlées par les lignes de mots WL0, WL1. Les lignes de mots WL0, WL1 et la ligne de source SL0 s'étendent horizontalement à travers le plan, tandis que les lignes de bits BL0,0 à BLm_1,0 (illustrées schématiquement en lignes de tirets par souci de clarté) s'étendent verticalement à travers le plan de cellules mémoire. Chaque cellule mémoire 16 comprend un transistor T2 ayant un contact de drain DC à une des lignes de bits BL0,0 à BL1,4_1,0, un contact de source SC à la ligne de source SL0, et une grille de contrôle formée par une des lignes de mots WL0, WL1. Les transistors T2 ont une structure « retournée », dans laquelle des transistors verticalement adjacents partagent la région de drain 3 et le contact de drain DC, ou la région de source 2 et le contact de source SC. La figure 9 illustre schématiquement un dispositif portable HD comprenant un circuit intégré IC sur une puce semi-conductrice. Le circuit intégré IC comprend une mémoire MEM selon la présente invention couplée à une unité centrale UC, qui est couplée à un circuit d'interface de communication ICT. Le circuit d'interface de communication ICT peut être une interface de contact, par exemple un circuit d'interface ISO 7816, ou une interface sans contact, par exemple un circuit d'interface ISO 14443 ou ISO 15693 fonctionnant par couplage inductif. Le dispositif portable HD est par exemple une carte à puce ou une étiquette électronique. Le dispositif HD peut être en général n'importe quel type de dispositif dans lequel il est avantageux d'utiliser des cellules mémoire pour injecter des électrons chauds ayant un rendement d'injection élevé. La détermination des largeurs et longueurs optimales des première et seconde parties Pl, P2 est considérée comme étant dans les compétences de l'homme de l'art. Par exemple, si la technologie de fabrication de semi-conducteurs utilisée pour fabriquer le transistor est capable de fabriquer une taille minimale, par exemple de 60 nm, la première largeur Wl peut faire cette taille minimale, c'est-à-dire W1=60 nm. De même, la seconde largeur W2 peut avoir la taille supérieure suivante ou faire le double de la taille minimale, par exemple W2=90 nm ou W2=120 nm. En outre, la région de transition P3 17 peut présenter un angle de 135° par rapport à la première partie Pl. L'invention est susceptible de diverses mises en oeuvre et applications. Par exemple, la région de canal 5 peut avoir plus de deux largeurs. De préférence, la première longueur Ll est comprise entre un cinquième et une moitié de la longueur totale L de la région de canal. Enfin, bien que le terme « grille flottante » ait été utilisé tout au long de la description, l'invention 10 ne se limite pas à une grille flottante en polysilicium, mais peut être n'importe quelle sorte de région capable de piéger des électrons, tels des nano-cristaux de silicium réalisés dans le matériau diélectrique, ou en nitrure de silicium SiN. 18 REVENDICATIONS1. Transistor à grille flottante à injection d'électrons chauds (T1, T2), comprenant : - des régions de source (2) et de drain (3) formées dans un substrat semi-conducteur (1), - une grille de contrôle (CG), - une grille flottante (FG) disposée entre la grille de contrôle et le substrat pour accumuler des charges 10 électriques, et - une région de canal (C1, C2) s'étendant sous la grille flottante et la grille de contrôle, caractérisé en ce que la région de canal comprend : - une première partie (P1, Pl') disposée dans une zone 15 d'injection de porteuses chaudes (7), présentant une première longueur (L1, L1') et une première largeur (W1), toutes deux non nulles, - une seconde partie (P2, P2') présentant une seconde longueur (L2, L2') et une seconde largeur (W2), toutes 20 deux non nulles, dans lequel la première largeur est inférieure à la seconde largeur. 2. Transistor (T2) selon la revendication 1, comprenant 25 en outre une région de transition (P3) entre la première partie (P1') et la seconde partie (P2') de la région de canal (C2), comprenant une troisième longueur (L3) et une largeur augmentant de la première largeur (W1) à la seconde largeur (W2). 30 3. Transistor (T2) selon la revendication 2, dans lequel la région de transition (P3) présente un angle de 135° environ par rapport à la première partie (P1'). 35 4. Transistor (T1, T2) selon l'une des revendications 1 à 3, dans lequel la première longueur (L1, L1') est 19comprise entre un cinquième et une moitié d'une longueur totale (L) du canal conducteur. 5. Transistor (T1, T2) selon l'une des revendications 1 à 5 4, dans lequel la première largeur (W1) est la taille minimale disponible pour un procédé technologique utilisé pour fabriquer le transistor. 6. Transistor (T1, T2) selon la revendication 5, dans 10 lequel la seconde largeur (W2) fait le double de la première largeur (W1). 7. Transistor (T1, T2) selon l'une des revendications 1 à 6, dans lequel la grille flottante comprend des 15 nanoparticules électriquement conductrices capables d'accumuler une charge électrique. 8. Mémoire (MEM) sur une puce semi-conductrice, comprenant une pluralité de cellules mémoire (MC) 20 comprenant chacune un transistor (Ti, T2) selon l'une des revendications 1 à 7. 9. Mémoire (MEM) selon la revendication 8, dans laquelle des cellules mémoire verticalement adjacentes (MC) 25 partagent une région de drain (3) et un contact de drain (DC), ou une région de source (2) et un contact de source (SC). 10. Circuit intégré (IC) sur une puce semi-conductrice, 30 comprenant une mémoire (MEM) selon l'une des revendications 8 ou 9. 11. Dispositif portable (HD) comprenant un circuit intégré (IC) selon la revendication 10. 35 12. Procédé pour augmenter le rendement d'injection d'un transistor (T1, T2) comprenant des régions de source (2) 20et de drain (3) formées dans un substrat semi-conducteur (1), une grille de contrôle (CG), une grille flottante (FG) disposée entre la grille de contrôle et le substrat pour accumuler des charges électriques, et une région de canal (Cl, C2) s'étendant sous la grille flottante et la grille de contrôle, caractérisé en ce qu'il comprend l'étape consistant à réduire une largeur de la région de canal (C1, C2) dans une zone d'injection de porteuses chaudes (7). 13. Procédé selon la revendication 12, comprenant la prévision d'une région de canal (Cl, C2) comprenant une première partie (P1, P1') disposée dans une zone d'injection de porteuses chaudes (7), présentant une 15 première longueur (L1, L1') et une première largeur (W1), toutes deux non nulles, une seconde partie (P2, P2') présentant une seconde longueur (L2, L2') et une seconde largeur (W2), toutes deux non nulles, dans lequel la première largeur est inférieure à la seconde largeur. 20 14. Procédé selon la revendication 13, comprenant la prévision d'une région de transition (P3) entre la première partie (P1') et la seconde partie (P2') de la région de canal (C2), la région de transition comprenant 25 une troisième longueur (L3) et une largeur augmentant de la première largeur (W1) à la seconde largeur (W2). 15. Procédé selon l'une des revendications 13 ou 14, comprenant la sélection de la première largeur (W1) comme 30 taille minimale disponible pour un procédé technologique utilisé pour fabriquer le transistor. 21