Brevet FR2978867A1 — publié le 20130208

B11082 - 11-RO-0371FR01 1 RESISTANCE AJUSTABLE Domaine de l'invention La présente invention concerne des résistances ajustables et l'utilisation de telles résistances pour dissimuler un code dans un circuit intégré. Exposé de l'art antérieur Dans certaines technologies de circuits intégrés, notamment dans des technologies incorporant des mémoires à grille flottante, on utilise deux niveaux de couches de silicium polycristallin. La figure 1 est une vue en coupe illustrant divers éléments couramment formés dans des circuits intégrés utilisant de telles technologies. Un point mémoire 3, du type décrit dans la demande de brevet WO-2009/087335 de la demanderesse, fabriqué sur un substrat de silicium 1, comprend une première région 5 d'une couche d'un premier niveau de silicium polycristallin, et une deuxième région 7 d'une couche d'un deuxième niveau de silicium polycristallin. La région 5 constitue la grille flottante du point mémoire et la région 7 sa grille de commande. La grille flottante est isolée du substrat 1 par une couche mince d'isolant 9. La grille flottante et la grille de commande sont séparées par une couche isolante comprenant une première région B11082 - 11-RO-0371FR01 2 11 et une deuxième région 12. La région 11 de la couche isolante est par exemple constituée d'un empilement oxyde-nitrure-oxyde (ONO), par exemple une couche de nitrure de silicium entre deux couches d'oxyde de silicium. La région 12 est par exemple constituée d'une couche d'oxyde de silicium d'épaisseur inférieure à celle de l'empilement de la région 11. Le point mémoire 3 comprend en outre deux espaceurs 13 et des régions de source et de drain 15. Le point mémoire 3 est isolé des autres éléments du circuit intégré par des zones d'isolement 16. Un transistor MOS 17 à basse tension (LV, "Law Voltage"), fabriqué sur le même substrat 1, comprend une troisième région 19 de la couche du deuxième niveau de silicium polycristallin, isolée du substrat 1 par une couche mince d'isolant 21. La région 19 de silicium polycristallin constitue la grille du transistor MOS 17. Le transistor MOS 17 comprend en outre deux espaceurs 23 et des régions de source et de drain 25. Le transistor MOS 17 est isolé des autres éléments du circuit intégré par des zones d'isolement 26. Une résistance 27, formée au-dessus d'une zone d'isolement 29 du substrat 1, comprend une quatrième région 31 de la couche du premier niveau de silicium polycristallin et une cinquième région 33 de la couche du deuxième niveau de silicium polycristallin. Les régions 31 et 33 de silicium polycristallin sont isolées entre elles par une couche isolante 35. La couche isolante 35 est de même nature et a été formée en même temps que la région 11 d'isolant du point mémoire 3. Les première et quatrième régions 5 et 31 de la couche du premier niveau de silicium polycristallin sont dopées de type N, par exemple avec une concentration en éléments dopants de l'ordre de 5.1018 à 5.1019 atomes/cm3. Les éléments 3, 17 et 27 sont recouverts d'une couche isolante de recouvrement 37 destinée à les isoler du premier niveau de métal des interconnexions. Des nias 38 traversant la couche d'isolant 37 permettent d'accéder à des prises de contact de source, de drain et de grille du transistor MOS 17 et du B11082 - 11-RO-0371FR01 3 point mémoire 3, ainsi qu'à des prises de contact de la résistance 27 sur la quatrième région 31 de la couche du premier niveau de silicium polycristallin. Ainsi, les éléments de la figure 1 utilisent une technologie de dépôt et de gravure d'une couche d'un premier niveau de silicium polycristallin, de dépôt et de gravure d'un empilement de couches isolantes (ONO), de formation d'une couche mince d'isolant en lieu et place de régions dudit empilement, puis de dépôt et de gravure d'une couche d'un deuxième niveau de silicium polycristallin. En particulier, pour former les transistors 17, des régions de la couche du premier niveau de silicium polycristallin et de l'empilement de type ONO sont éliminées par gravure et une couche mince d'isolant est formée au-dessus de la surface supérieure du substrat 1 à la place dudit empilement. De plus, les étapes de gravure de l'empilement de type ONO et de formation d'une couche mince d'isolant en lieu et place de régions dudit empilement, sur le premier niveau de silicium polycristallin, sont aussi utilisées dans le cas particulier où on veut former des points mémoires 3 du type de ceux décrits dans la demande de brevet WO-2009/087335 de la demanderesse. Par ailleurs, on peut réaliser des résistances du type de celle illustrée en figure 1, de différentes valeurs, pour stocker un code. Une première solution consiste à fabriquer des résistances de différentes dimensions. Une deuxième solution consiste à utiliser des concentrations en éléments dopants différentes dans les régions 31 de silicium polycristallin. Cependant, le code peut facilement être découvert. En effet, une modification des dimensions des résistances est facilement détectable. Il est également possible de remonter à la concentration en éléments dopants dans la région 31 de silicium polycristallin par ingénierie inverse. Ainsi, il existe un besoin de résistances ajustables pouvant être utilisées pour dissimuler un code dans un circuit 35 intégré. B11082 - 11-RO-0371FR01 Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir une résistance ajustable. Un objet d'un mode de réalisation de la présente 5 invention est de prévoir l'utilisation de telles résistances pour dissimuler un code dans un circuit intégré. Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication de résistances ajustables qui ne requière pas d'étape 10 supplémentaire dans des technologies classiques de fabrication de circuits intégrés telle que celle décrite précédemment. Ainsi, un mode de réalisation de la présente invention prévoit une résistance ajustable, formée sur une première couche isolante d'un substrat, comprenant : une première couche de 15 silicium polycristallin recouverte d'une deuxième couche isolante d'une première épaisseur, excepté dans une région où la première couche de silicium polycristallin est recouverte d'une couche mince d'isolant d'une deuxième épaisseur inférieure à la première épaisseur ; une deuxième couche de silicium 20 polycristallin recouvrant la deuxième couche isolante et la couche mince d'isolant ; de chaque côté de la deuxième couche isolante et à distance de celle-ci, un premier et un deuxième via conducteur permettant d'accéder aux bornes de la résistance sur la première couche de silicium polycristallin ; et un 25 troisième via conducteur permettant d'accéder à une prise de contact sur la deuxième couche de silicium polycristallin. Selon un mode de réalisation de la présente invention, ladite deuxième couche isolante est constituée d'un empilement d'une première couche d'oxyde de silicium, d'une couche de 30 nitrure de silicium et d'une deuxième couche d'oxyde de silicium. Selon un mode de réalisation de la présente invention, la couche mince d'isolant est une couche d'oxyde de silicium, d'une épaisseur inférieure à 5 nm. 4 B11082 - 11-RO-0371FR01 Un mode de réalisation de la présente invention prévoit en outre un procédé de fabrication d'une résistance ajustable en silicium polycristallin sur un substrat, comprenant les étapes suivantes : au-dessus d'une première couche isolante 5 d'un substrat, déposer une première couche de silicium polycristallin puis une deuxième couche isolante d'une première épaisseur ; graver une région de la deuxième couche isolante jusqu'à atteindre la première couche de silicium polycristallin ; dans la région gravée, au-dessus de la première couche de silicium polycristallin, former une couche mince d'isolant d'une deuxième épaisseur inférieure à la première épaisseur ; et déposer une deuxième couche de silicium polycristallin au-dessus de la couche mince d'isolant et de la deuxième couche isolante. Selon un mode de réalisation de la présente invention, ladite deuxième couche isolante est constituée d'un empilement d'une première couche d'oxyde de silicium, d'une couche de nitrure de silicium et d'une deuxième couche d'oxyde de silicium. Un mode de réalisation de la présente invention prévoit en outre un procédé d'utilisation d'une résistance ajustable décrite ci-dessus, comprenant une étape consistant à ajuster la valeur de la résistance de la première couche de silicium polycristallin entre ses bornes en appliquant une tension, par le troisième via conducteur, à la deuxième couche de silicium polycristallin. Un mode de réalisation de la présente invention prévoit en outre un code dissimulé dans un circuit intégré, comprenant : des premières bandes et des deuxièmes bandes d'une première couche de silicium polycristallin, parallèles et espacées entre elles, recouvertes d'une couche isolante d'une première épaisseur, excepté dans une région de chaque deuxième bande où la première couche de silicium polycristallin est recouverte d'une couche mince d'isolant d'une deuxième épaisseur inférieure à la première épaisseur ; et une deuxième couche de B11082 - 11-RO-0371FR01 6 silicium polycristallin recouvrant chacune des bandes de la première couche de silicium polycristallin revêtues d'isolant. Selon un mode de réalisation de la présente invention, la deuxième couche de silicium polycristallin est continue. Selon un mode de réalisation de la présente invention, ladite couche isolante est constituée d'un empilement d'une première couche d'oxyde de silicium, d'une couche de nitrure de silicium et d'une deuxième couche d'oxyde de silicium. Selon un mode de réalisation de la présente invention, la couche mince d'isolant est une couche d'oxyde de silicium, d'une épaisseur inférieure à 5 nm. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une vue en coupe illustrant divers éléments formés dans des circuits intégrés incorporant des mémoires à grille flottante ; les figures 2A à 2C sont des vues en coupe illustrant des étapes successives d'un procédé de fabrication d'une résistance ajustable au-dessus d'une couche isolante d'un substrat ; la figure 3A est une vue de dessus d'un mode de 25 réalisation d'une résistance ajustable et les figures 3B et 3C sont des vues en coupe correspondantes ; la figure 4 est une vue de dessus d'un mode de réalisation de résistance ajustable ; la figure 5 est une vue de dessus d'une portion d'un 30 circuit intégré dans lequel un code a été dissimulé ; et la figure 6 est une vue de dessus d'un autre mode de réalisation de résistance ajustable. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références dans les différentes figures 35 et, de plus, comme cela est habituel dans la représentation des B11082 - 11-RO-0371FR01 7 circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée La demanderesse propose un procédé de fabrication de 5 résistances ajustables dans des circuits intégrés incorporant des éléments tels que ceux illustrés en figure 1. Les figures 2A à 2C sont des vues en coupe illustrant des étapes successives d'un procédé de fabrication d'une résistance ajustable. 10 La figure 2A est une vue en coupe représentant de manière schématique une couche isolante 41 formée sur un substrat, sur laquelle une première couche de silicium polycristallin 43 a été déposée. La première couche de silicium polycristallin 43 a ensuite été recouverte d'un empilement de 15 couches isolantes 44. L'empilement de couches isolantes 44 est par exemple un empilement oxyde-nitrure-oxyde (ONO) 45, 46, 47 tel que décrit en relation avec la figure 1. La figure 2B illustre une étape de gravure de l'empilement de couches isolantes 44. Au cours de cette étape, 20 une ouverture 48 a été formée, par gravure de l'empilement 44 jusqu'à atteindre la première couche de silicium polycristallin 43. La figure 2C illustre une étape de formation d'une couche mince d'isolant 49, d'une épaisseur inférieure à celle de 25 l'empilement 44, au-dessus de la surface supérieure de la première couche de silicium polycristallin 43, dans la région où l'empilement 44 a été éliminé. La couche mince d'isolant 49 est par exemple une couche d'oxyde de silicium, par exemple obtenue par croissance thermique. L'étape de formation de la couche 30 mince d'isolant 49 est suivie d'une étape de dépôt d'une deuxième couche de silicium polycristallin 50 au-dessus de l'empilement de couches isolantes 44 et au-dessus de la couche mince d'isolant 49. Un avantage du procédé de fabrication d'une résistance 35 ajustable tel que décrit ci-dessus est qu'il ne requiert pas B11082 - 11-RO-0371FR01 8 d'étape supplémentaire par rapport à une technologie permettant de fabriquer les éléments illustrés en figure 1. En particulier, pour former notamment les transistors 17 à basse tension, il était déjà prévu de graver l'empilement de couches isolantes (ONO), et de former une couche mince d'isolant 21 sur la surface supérieure du substrat 1 à la place dudit empilement. Pour obtenir la structure de la figure 2C, il suffit donc de modifier le masque servant habituellement à enlever l'empilement ONO dans les régions des transistors à basse tension, en lui ajoutant une ouverture au niveau de l'ouverture 48. Le même masque pourra donc être utilisé pour réaliser simultanément les opérations de gravure de l'empilement ONO d'une part et de formation des couches minces d'isolant 21 et 49 d'autre part pour les transistors à basse tension et pour les résistances ajustables. Une résistance ajustable, fabriquée par un procédé tel que décrit en relation avec les figures 2A à 2C, est illustrée en figures 3A à 3C. La figure 3A est une vue de dessus d'une résistance ajustable, formée sur couche isolante 41 d'un substrat. Une première couche de silicium polycristallin 43 est recouverte d'un empilement de couches isolantes 44, excepté dans une région où la première couche de silicium polycristallin est recouverte d'une couche mince d'isolant 49, d'une épaisseur inférieure à celle de l'empilement 44. L'empilement de couches isolantes 44 et la couche mince d'isolant 49 sont recouverts d'une deuxième couche de silicium polycristallin 50. La première couche de silicium polycristallin 43 est fortement dopée de type N, par exemple avec une concentration en éléments dopants de l'ordre de 5.1018 à 5.1019 atomes/cm3. L'épaisseur de la première couche de silicium polycristallin 43 est par exemple comprise entre 50 et 150 nm, par exemple de l'ordre de 100 nm, et l'épaisseur de la deuxième couche de silicium polycristallin 50 est par exemple comprise entre 150 et 250 nm, par exemple de l'ordre de 200 nm. A titre d'exemple, l'épaisseur de l'empilement de couches isolantes 44 est comprise entre 10 et 20 nm, par exemple 15 nm, B11082 - 11-RO-0371FR01 9 et l'épaisseur de la couche mince d'isolant 49 est inférieure à 5 nm. La figure 3B est une vue en coupe suivant le plan BB de la figure 3A. La longueur L de la première couche de silicium polycristallin 43 est par exemple de l'ordre de 600 pm et la longueur Lox de la couche mince d'isolant 49 est par exemple de l'ordre de 75 }gym. De chaque côté de l'empilement de couches isolantes 44 et à distance de celui-ci, deux nias conducteurs 51 et 52, formés dans la couche isolante de recouvrement 37, permettent d'accéder aux bornes de la résistance sur la première couche de silicium polycristallin 43. Un via conducteur 53 permet d'accéder à une prise de contact sur la deuxième couche de silicium polycristallin 50. Le via conducteur 53 permet d'appliquer une tension sur la deuxième couche de silicium polycristallin 50. La figure 3C est une vue en coupe suivant le plan CC de la figure 3A. La largeur W de la première couche de silicium polycristallin 43 est par exemple de l'ordre de 1 pm et la largeur Wax de la couche mince d'isolant 49 est par exemple de l'ordre de 0,35 }gym. Si on applique une tension à la deuxième couche de silicium polycristallin 50, par le via 53, la valeur de la résistance de la première couche de silicium polycristallin 43 entre les bornes 51 et 52 est modifiée. On a donc créé ainsi une résistance ajustable. On considère que la variation de la résistance de la première couche de silicium polycristallin 43 est due aux fuites à travers la couche mince d'isolant 49 entre la première et la deuxième couche de silicium polycristallin. La plage de variation de la résistance de la première couche de silicium polycristallin 43 dépend de la dimension, de la nature et de l'épaisseur de la couche mince d'isolant 49. La figure 4 est une vue de dessus d'une réalisation de résistance ajustable. Des bandes 61 d'une première couche de silicium polycristallin, parallèles et espacées entre elles, sont recouvertes d'un empilement de couches isolantes, sauf dans B11082 - 11-RO-0371FR01 10 une région 63 de chaque bande où la première couche de silicium polycristallin est recouverte d'une couche mince d'isolant. Une deuxième couche de silicium polycristallin 65 recouvre chacune des bandes 61 revêtues d'isolant. La demanderesse a effectué des mesures de résistance par carré sur des résistances ajustables telles que celle illustrée en figure 4, en appliquant divers potentiels Vg à la deuxième couche de silicium polycristallin 65. Les mesures ont été effectuées pour une résistance ajustable comprenant dix bandes 61, dont seulement quatre sont représentées à titre d'exemple en figure 4. Ceci permet d'augmenter la précision des mesures de la résistance de la première couche de silicium polycristallin. Le tableau ci-dessous récapitule les valeurs de la résistance de la première couche de silicium polycristallin en fonction de Vg, pour une tension appliquée de 1 V entre les bornes de la résistance. La largeur W des bandes 61 de la première couche de silicium polycristallin est de 1 pm et leur longueur L est de 600 }gym. Les dimensions de la couche mince d'isolant 63 sont Wox=O, 36 }gym et Lox=75 }gym. Vg (V) 0 1 3 4 Résistance (ohm/carré) 712 706 563 312 D'après le tableau ci-dessus, on constate que la valeur de la résistance de la première couche de silicium polycristallin varie de manière significative en fonction de la tension appliquée sur la deuxième couche de silicium polycristallin. La demanderesse propose d'utiliser des résistances ajustables du type de celle illustrée en figures 3A à 3C pour dissimuler un code dans un circuit intégré. Le principe de dissimulation consiste à fabriquer un ensemble de résistances en série dont certaines seulement sont ajustables et d'autres sont de valeur fixe. La figure 5 est une vue de dessus d'une portion de circuit intégré dans lequel un code a été dissimulé dans un B11082 - 11-RO-0371FR01 11 ensemble de résistances comprenant des résistances ajustables du type de celle illustrée en figures 3A à 3C. Des premières bandes 71 et des deuxièmes bandes 73 d'une première couche de silicium polycristallin, parallèles et espacées entre elles, formées au-dessus d'une couche isolante d'un substrat, sont recouvertes d'un empilement de couches isolantes, par exemple un empilement ONO. Les premières bandes 71 sont entièrement revêtues de l'empilement de couches isolantes. Les deuxièmes bandes 73 comprennent, comme en figures 3A à 3C, une fenêtre recouverte d'une couche mince d'isolant 75, par exemple de l'oxyde de silicium. Une deuxième couche de silicium polycristallin 77 recouvre chacune des bandes 71 et 73. Cette deuxième couche de silicium polycristallin peut être continue. Si on applique une tension à la deuxième couche de silicium polycristallin 77, seule la valeur des résistances 73 varie. Un avantage d'un code du type décrit ci-dessus réside dans le fait qu'il est difficile à découvrir. Un tel code peut par exemple être dissimulé dans la partie analogique d'un circuit intégré, là où se trouve une pluralité de résistances classiques ressemblant aux résistances ajustables utilisées pour stocker le code. Il est alors difficile de trouver où sont disposées les couches minces d'isolant 75 en-dessous de la deuxième couche de silicium polycristallin 77. Si on cherche à enlever la deuxième couche de silicium polycristallin 77 par des solutions d'attaque classiques, on élimine aussi l'empilement de couches isolantes (ONO) et la première couche de silicium polycristallin. On ne peut donc pas voir que l'empilement de couches isolantes est modifié en certains emplacements. La figure 6 est une vue de dessus d'un autre mode de réalisation d'une résistance ajustable. Des bandes 81 d'une première couche de silicium polycristallin, parallèles et espacées entre elles, sont recouvertes d'un empilement de couches isolantes, sauf dans des premières régions 83 et des deuxièmes régions 84 de chaque bande, où la première couche de B11082 - 11-RO-0371FR01 12 silicium polycristallin est recouverte d'une couche mince d'isolant. Une couche de silicium polycristallin 85 recouvre une partie de chacune des bandes 81 comprenant les premières régions 83 d'isolant. Une couche de silicium polycristallin 86 recouvre une partie de chacune des bandes 81 comprenant les deuxièmes régions 84 d'isolant. On obtient ainsi deux niveaux de résistances ajustables. On peut alors modifier la valeur des résistances en appliquant une tension Vgl sur la couche de silicium polycristallin 85, et une tension Vg2 sur la couche de silicium polycristallin 86. On peut dissimuler un code dans un tel assemblage de résistances, de manière similaire à l'exemple illustré en figure 5, en formant des régions d'isolant 83 et/ou 84 dans certaines des bandes 81 seulement. Un avantage supplémentaire des résistances ajustables du type de celle décrite en relation avec les figures 3A à 3C réside dans le fait que la variation de la valeur de la résistance de la première couche de silicium polycristallin 43 en fonction de la tension appliquée sur la deuxième couche de silicium polycristallin 50 est conservée dans une large plage de température, par exemple de -40°C à 125°C. Dans ce qui précède, les résistances ajustables et non ajustables ont été décrites comme disposées côte à côte. Elles pourront être disposées en divers emplacements du circuit intégré. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, dans tout ce qui précède, l'empilement de couches isolantes peut être constitué d'une seule couche isolante. On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive. REVENDICATIONS1. Résistance ajustable, formée sur une première couche isolante (41) d'un substrat, comprenant : une première couche de silicium polycristallin (43) recouverte d'une deuxième couche isolante (44) d'une première épaisseur, excepté dans une région où la première couche de silicium polycristallin (43) est recouverte d'une couche mince d'isolant (49) d'une deuxième épaisseur inférieure à la première épaisseur ; une deuxième couche de silicium polycristallin (50) 10 recouvrant la deuxième couche isolante (44) et la couche mince d'isolant (49) ; de chaque côté de la deuxième couche isolante (44) et à distance de celle-ci, un premier et un deuxième via conducteur (51, 52) permettant d'accéder aux bornes de la résistance sur la 15 première couche de silicium polycristallin (43) ; et un troisième via conducteur (53) permettant d'accéder à une prise de contact sur la deuxième couche de silicium polycristallin (50). 2. Résistance ajustable selon la revendication 1, dans 20 laquelle ladite deuxième couche isolante (44) est constituée d'un empilement d'une première couche d'oxyde de silicium (45), d'une couche de nitrure de silicium (46) et d'une deuxième couche d'oxyde de silicium (47). 3. Résistance ajustable selon la revendication 1 ou 2, 25 dans laquelle la couche mince d'isolant (49) est une couche d'oxyde de silicium, d'une épaisseur inférieure à 5 nm. 4. Procédé de fabrication d'une résistance ajustable en silicium polycristallin sur un substrat, comprenant les étapes suivantes : 30 au-dessus d'une première couche isolante (41) d'un substrat, déposer une première couche de silicium polycristallin (43) puis une deuxième couche isolante (44) d'une première épaisseur ;B11082 - 11-RO-0371FR01 14 graver une région de la deuxième couche isolante (44) jusqu'à atteindre la première couche de silicium polycristallin (43) ; dans la région gravée, au-dessus de la première couche de silicium polycristallin (43), former une couche mince d'isolant (49) d'une deuxième épaisseur inférieure à la première épaisseur ; et déposer une deuxième couche de silicium polycristallin (50) au-dessus de la couche mince d'isolant (49) et de la 10 deuxième couche isolante (44). 5. Procédé selon la revendication 4, dans lequel ladite deuxième couche isolante (44) est constituée d'un empilement d'une première couche d'oxyde de silicium (45), d'une couche de nitrure de silicium (46) et d'une deuxième couche 15 d'oxyde de silicium (47). 6. Procédé d'utilisation d'une résistance ajustable selon l'une quelconque des revendications 1 à 3, comprenant une étape consistant à ajuster la valeur de la résistance de la première couche de silicium polycristallin (43) entre ses bornes 20 (51, 52) en appliquant une tension, par le troisième via conducteur (53), à la deuxième couche de silicium polycristallin (50). 7. Code dissimulé dans un circuit intégré, comprenant : 25 des premières bandes (71) et des deuxièmes bandes (73) d'une première couche de silicium polycristallin, parallèles et espacées entre elles, recouvertes d'une couche isolante d'une première épaisseur, excepté dans une région de chaque deuxième bande où la première couche de silicium polycristallin est 30 recouverte d'une couche mince d'isolant (75) d'une deuxième épaisseur inférieure à la première épaisseur ; et une deuxième couche de silicium polycristallin (77) recouvrant chacune des bandes de la première couche de silicium polycristallin revêtues d'isolant.B11082 - 11-RO-0371FR01 15 8. Code selon la revendication 7, dans lequel la deuxième couche de silicium polycristallin (77) est continue. 9. Code selon la revendication 7 ou 8, dans lequel ladite couche isolante est constituée d'un empilement d'une première couche d'oxyde de silicium, d'une couche de nitrure de silicium et d'une deuxième couche d'oxyde de silicium. 10. Code selon l'une quelconque des revendications 7 à 9, dans lequel la couche mince d'isolant (75) est une couche d'oxyde de silicium, d'une épaisseur inférieure à 5 nm.