Brevet FR2989514A1 — publié le 20131018

B11662 - 12-GR1-0091FRO1 1 PROCÉDÉ DE FABRICATION D'UN TRANSISTOR BIPOLAIRE Domaine de l'invention La présente invention concerne des transistors bipolaires formés sur un circuit intégré. Plus particulièrement, la présente invention concerne un procédé de fabrication d'un 5 tel transistor. Exposé de l'art antérieur Dans les circuits intégrés, il peut être intéressant d'intégrer, sur une même plaquette, des transistors MOS et des transistors bipolaires (intégration plus connue sous l'appel- 10 lation "BiCMOS"). En effet, ces deux types de transistors présentent des avantages propres. Notamment, les transistors MOS permettent des commutations rapides pour des traitements numériques, tandis que les transistors bipolaires sont particulièrement performants aux hautes fréquences, par exemple 15 supérieures à la centaine de GHz, et peuvent avoir une puissance de sortie élevée. Ainsi, ces derniers transistors peuvent être utilisés pour réaliser des circuits de commande de circuit optique, par exemple de lasers. Ainsi, un besoin existe de procédés de fabrication 20 simultanés de transistors MOS et de transistors bipolaires sur un même substrat. B11662 - 12-GR1-0091FR01 2 La figure 1 illustre un exemple d'un transistor bipolaire classique formé sur un substrat massif dans lequel des transistors MOS peuvent être également formés. En surface d'un substrat massif 10 est définie une zone active délimitée par des tranchées d'isolement profondes 12. Les tranchées 12 sont formées de façon classique et sont couramment connues sous l'acronyme anglais DTI (de l'anglais Deep Trench Isolation, isolation par tranchées profondes). En profondeur dans la zone active du substrat 10 délimitée par les tranchées 12 s'étend une région 14 fortement dopée formant le collecteur du transistor bipolaire. La région 14 s'étend en profondeur dans le substrat 10 sur une épaisseur de l'ordre de 1 pin, en laissant une couche 16 moins dopée en surface du substrat. Des tranchées peu profondes 18, couramment connues sous l'acronyme anglais STI (de l'anglais Shallow Trench Isolation, isolation par tranchées peu profondes), sont prévues de part et d'autre de la zone active et s'arrêtent en profondeur dans la région 14. Au milieu des tranchées peu profondes 18 sont prévues des régions 20 d'accès à la région de collecteur 14. Les régions 20 sont en pratique une région fortement dopée du substrat 10. En surface du substrat 10, est formé un empilement d'une couche isolante 22, par exemple un oxyde, et d'une couche 25 de silicium polycristallin 24 fortement dopé (de type P si le transistor est un transistor NPN). L'empilement des couches 22 et 24 s'étend au-dessus de la surface apparente du substrat 10 (région 16) et s'arrête au-dessus d'une partie des tranchées peu profondes 18. En regard de la région 16, une partie de la couche 30 isolante 22 est remplacée par un empilement 25 d'une couche de silicium-germanium et d'une couche de silicium. L'empilement 25 forme la base du transistor bipolaire. Une ouverture est également prévue dans la couche 24, en regard de la région 16 et sur une surface plus faible que 35 l'ouverture dans la région 22. Dans cette ouverture définie dans B11662 - 12-GR1-0091FR01 3 la couche 24, ainsi qu'en surface de la couche 25, est prévue une région 26 fortement dopée formant la région d'émetteur du transistor bipolaire. La région 26 est séparée de la couche 22 par des espaceurs 28 en un matériau isolant. Un contact d'émetteur 29 est pris sur le matériau semiconducteur 26 par l'intermédiaire d'une couche de siliciure 30 formée en surface du matériau semiconducteur 26. Un contact de base 32 est pris sur la couche 24 par l'intermédiaire d'une couche de siliciure 34 formée en surface de la couche 24, et un contact de collecteur 36 est pris sur les régions 20 par l'intermédiaire d'une couche de siliciure 38 formée en surface de ces régions. Pour obtenir le dispositif de la figure 1, on peut réaliser les étapes suivantes. A une étape initiale, on forme, en profondeur dans un substrat semiconducteur 10, la région fortement dopée 14. Une épitaxie de matériau semiconducteur peut être ensuite réalisée pour obtenir la région moins dopée 16 d'épaisseur adaptée. Les tranchées d'isolement 12 de délimitation de la zone active sont ensuite définies, ainsi que les tranchées 18 (à l'aide de masques adaptés). L'implantation de dopants permettant la formation des régions 20 est ensuite réalisée. Ensuite, on forme, en surface du substrat, une couche de matériau isolant (dont la région 22 en constitue une portion en fin de fabrication) sur l'ensemble de la zone active, puis une couche de silicium polycristallin fortement dopé (dont la région 24 en constitue une portion en fin de fabrication). Une implantation de dopants est ensuite réalisée dans la région 16, au travers du matériau isolant présent au-dessus de cette région, pour former une région de collecteur localisée dans cette région. On forme ensuite une ouverture dans la couche de silicium polycristallin fortement dopé 24 en regard de la région 16, cette ouverture correspondant à l'ouverture finale définie dans la couche 24. Une couche de matériau isolant est ensuite B11662 - 12-GR1-0091FR01 4 formée en surface de la couche 24 et sur les parois de l'ouverture précédemment définie. Une gravure est ensuite réalisée depuis le fond de l'ouverture définie dans la couche 24 pour éliminer le matériau de la couche isolante 22 en dessous de l'ouverture, mais également pour définir une cavité latéralement dans la couche de matériau 22, sous la couche 24. Une croissance de silicium-germanium est ensuite réalisée dans la cavité ainsi définie. Le silicium-germanium 25 croît depuis la face inférieure de la couche de silicium polycristallin 24 ainsi que depuis la face supérieure de la région 16, jusqu'à remplir la cavité formée dans la couche isolante 22. Ensuite, des espaceurs 28 sont formés en surface de la région de silicium-germanium 25. L'ouverture restante en surface de la couche de silicium-germanium 25 est ensuite remplie du matériau 26 formant l'émetteur du transistor. Une dernière étape consiste à réaliser des gravures pour obtenir la topologie du transistor de la figure 1 et ainsi pour découvrir les faces supérieures des régions 20 et 24, puis une siliciuration du dispositif est réalisée pour former les régions de siliciure 30, 34 et 38. Un premier inconvénient d'un transistor bipolaire tel que celui de la figure 1 réside dans son encombrement. En effet, pour qu'il fonctionne correctement, la région de collecteur 14 doit présenter, dans le substrat 10, une profondeur de l'ordre du micromètre. Une telle profondeur n'est pas compatible avec les procédés de fabrication récents de transistors MOS sur des substrats de type silicium sur isolant (SOI) dans lesquels le substrat supérieur est très fin (épaisseur inférieure à 15 nm). De tels substrats, utilisés actuellement dans les nouvelles technologies de semiconducteur, sont connus sous l'acronyme FDSOI (acronyme anglais pour semiconducteur sur isolant complètement déplété). En outre, avec le dispositif de la figure 1, l'accès à 35 la base est réalisé par l'intermédiaire d'une couche 24 en B11662 - 12-GR1-0091FR01 silicium polycristallin fortement dopé, le contact entre la couche 24 et la région 25 de silicium-germanium se faisant sur une surface horizontale. Ce contact est illustré en figure 1 par une région en pointillés 39. 5 L'utilisation d'une couche de silicium polycristallin pour accéder à la base dégrade les performances du transistor. En effet, le silicium polycristallin présente une résistivité plus importante que, par exemple, un métal ou du silicium monocristallin fortement dopé. Ainsi, d'accès importante entre le contact de qui n'est pas désiré. On notera que monocristallin pour l'accès à la base le procédé ci-dessus, une croissance il existe une résistance base 32 et la base 25, ce la formation de silicium n'est pas compatible avec ou un dépôt de silicium monocristallin n'étant pas réalisable sur un matériau isolant. En outre, avec le dispositif de la figure 1, la jonction entre la région de base 25 et la région de collecteur 16 présente une surface relativement étendue, ce qui implique une capacité de jonction entre ces deux régions importante. Pour obtenir un transistor bipolaire présentant de bonnes perfor- mances, il est nécessaire que les capacités de jonction soient les plus faibles possibles. Ainsi, le transistor bipolaire de la figure 1 présente des capacités de jonction et des résistances d'accès qui ne sont pas compatibles avec un transistor bipolaire de hautes perfor25 mances. Ainsi, un besoin existe d'un procédé de fabrication d'un transistor bipolaire sur un substrat de type FD -SOI de hautes performances. Résumé 30 Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication d'un transistor bipolaire intégré présentant de très hautes performances en fréquence. Un autre objet d'un mode de réalisation de la présente 35 invention est de prévoir un tel procédé compatible avec des B11662 - 12-GR1-0091FR01 6 substrats utilisés actuellement pour la formation de transistors MOS. Un autre objet d'un mode de réalisation de la présente invention vise le transistor bipolaire obtenu par ce procédé, et 5 un circuit intégré comprenant un tel transistor bipolaire ainsi que des transistors MOS classiques. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'un transistor bipolaire, comprenant les étapes successives suivantes : former une 10 première région dopée en surface d'un substrat semiconducteur sur lequel s'étend une couche semiconductrice avec interposition d'une première couche isolante ; former, en surface du dispositif, un empilement d'une couche de silicium et d'une deuxième couche isolante ; définir une tranchée traversant 15 l'empilement et la couche semiconductrice en regard de la première région dopée, puis une ouverture dans la région découverte de la première couche isolante ; former une région de silicium monocristallin dans l'ouverture ; former une région de silicium-germanium en surface de la région de silicium 20 monocristallin, au contact des régions restantes de la couche semiconductrice et de la couche de silicium ; et former une deuxième région dopée au moins dans l'espace restant de la tranchée. Selon un mode de réalisation de la présente invention, 25 la couche semiconductrice a une épaisseur comprise entre 5 et 15 nm et la première couche isolante a une épaisseur comprise entre 10 et 50 nm. Selon un mode de réalisation de la présente invention, le procédé comprend une étape initiale de formation de tranchées 30 isolantes peu profondes qui s'étendent, dans la couche semiconductrice, la première couche isolante et le substrat semiconducteur pour délimiter des zones actives. Selon un mode de réalisation de la présente invention, l'étape de définition d'une ouverture est précédée d'une étape 35 de formation d'une troisième couche isolante sur les parois de B11662 - 12-GR1-0091FRO1 7 la tranchée et l'étape de formation d'une région de silicium monocristallin dans l'ouverture est suivie d'une étape d'élimination de la troisième couche isolante. Selon un mode de réalisation de la présente invention, 5 l'étape de formation d'une deuxième région dopée au moins dans l'espace restant de la tranchée est précédée d'une étape de formation d'espaceurs sur les parois restantes de la tranchée. Selon un mode de réalisation de la présente invention, le procédé comprend en outre une étape finale de définition 10 d'ouvertures d'accès à la première région dopée et à la couche de silicium. Selon un mode de réalisation de la présente invention, les ouvertures d'accès à la couche de silicium et à la première région dopée sont obtenues en réalisant une première gravure 15 d'une portion de la deuxième couche isolante et une deuxième gravure de la couche de silicium et de la couche semiconductrice. Selon un mode de réalisation de la présente invention, le procédé comprend en outre une étape finale de recuit de la 20 structure. Selon un mode de réalisation de la présente invention, le procédé comprend en outre une étape finale de siliciuration du dispositif. Un mode de réalisation de la présente invention 25 prévoit en outre un transistor bipolaire formé dans une structure comprenant une couche semiconductrice s'étendant sur un substrat semiconducteur avec interposition d'une couche isolante, le transistor comprenant une région de collecteur définie en surface du substrat semiconducteur, une région tampon 30 entre base et collecteur définie dans une ouverture formée dans la couche isolante en regard de la région de collecteur, et des régions de base et d'émetteur formées en surface de la région tampon. Selon un mode de réalisation de la présente invention, 35 la couche semiconductrice a une épaisseur comprise entre 5 et B11662 - 12-GR1-0091FR01 8 15 nm et la couche isolante a une épaisseur comprise entre 10 et 50 nm. Selon un mode de réalisation de la présente invention, le transistor comprend en outre une région d'accès à la base en 5 un matériau semiconducteur monocristallin. Un mode de réalisation de la présente invention prévoit en outre un circuit intégré comprenant une association d'au moins un transistor MOS et d'au moins un transistor bipolaire tel que défini ci-dessus. 10 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : 15 la figure 1, précédemment décrite, illustre un transistor bipolaire formé sur un substrat massif, par un procédé connu ; et les figures 2 à 18 illustrent des résultats d'étapes d'un procédé de fabrication d'un transistor bipolaire selon un 20 mode de réalisation de la présente invention. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à 25 l'échelle. Description détaillée On prévoit ici un procédé de fabrication d'un transistor bipolaire sur un substrat de type FD-SOI. Les figures 2 à 18 illustrent des résultats d'étapes d'un tel procédé. 30 A une étape illustrée en figure 2, on part d'une structure de type FD-SOI comprenant une couche semiconductrice supérieure 40 qui s'étend sur un substrat semiconducteur 42 avec interposition d'une couche isolante 44. De façon classique, de telles structures présentent une couche isolante 44 d'une 35 épaisseur comprise entre 10 et 50 nm, par exemple de 25 nm et B11662 - 12-GR1-0091FRO1 9 une couche supérieure 40 complètement déplétée présentant une épaisseur comprise entre 5 et 15 nm, par exemple de 10 nm. A une étape illustrée en figure 3, on a formé des tranchées d'isolement peu profondes 46 (tranchées STI) qui traversent la couche semiconductrice 40, la couche isolante 44, et qui pénètrent en profondeur dans le substrat semiconducteur 42. Les tranchées 46 s'étendent sur une profondeur totale comprise entre 150 et 350 nm, par exemple une profondeur égale à 250 nm. A une étape illustrée en figure 4, on a réalisé une implantation de dopants, au travers de la couche semiconductrice 40 et de la couche isolante 44, pour former une région fortement dopée 48 en surface du substrat 42 et dans la zone active définie latéralement par les tranchées d'isolement 46. La région 48 peut s'étendre dans le substrat 42 sur une épaisseur comprise entre 100 et 300 nm, et est dopée à une concentration de dopants comprise entre 5.1018 et 5.1019 at/cm3, par exemple de l'ordre de 1019 at/cm3. La région 48 forme la région de collecteur du transistor bipolaire. A titre d'exemple, la région 48 peut être obtenue par une implantation d'arsenic si le transistor bipolaire souhaité est de type NPN. A une étape illustrée en figure 5, on a formé une couche 50 de silicium monocristallin fortement dopée du type de conductivité souhaité pour la base du transistor, par exemple fortement dopée par du bore si on souhaite un transistor bipolaire NPN. La couche de silicium monocristallin 50 est de préférence formée par une croissance épitaxiale sélective (connue dans l'acronyme SEG, de l'anglais Selective Epitaxial Growth) qui permet la croissance d'une couche 50 de silicium monocristallin fortement dopée uniquement en surface de la couche 40, et non pas en surface des tranchées d'isolement 46. La couche de silicium 50 présente une épaisseur comprise entre 20 et 60 nm, de telle façon que l'empilement de la couche semiconductrice 40 et de la couche 50 présente une épaisseur totale comprise entre 25 et 75 nm. B11662 - 12-GR1-0091FR01 10 A une étape illustrée en figure 6, on a réalisé un dépôt, sur l'ensemble de la structure, d'une première couche isolante 52 et d'une seconde couche isolante 54, la deuxième couche isolante 54 étant en un matériau distinct de celui de la 5 couche isolante 52. A titre d'exemple, la première couche 52 peut être en un matériau diélectrique tel que le tétraéthoxysilane (TEOS), présentant une épaisseur comprise entre 5 et 10 nm, par exemple de 8 nm, et la couche 54 peut être une couche de nitrure de silicium présentant une épaisseur comprise 10 entre 30 et 80 nm, par exemple égale à 50 nm. Les couches 52 et 54 s'étendent en surface de la couche de silicium monocristallin fortement dopée 50, sur les parois de cette couche, et recouvrent les tranchées d'isolement 46. A une étape illustrée en figure 7, on a défini une 15 première tranchée 60, au centre de la zone active, qui traverse l'empilement des couches 54, 52, 50 et 40, de façon à découvrir une portion de la surface supérieure de la couche isolante 44. La gravure permettant de définir la tranchée 60 peut être bien entendu réalisée en pratique en plusieurs étapes adaptées à 20 graver les différents matériaux des couches susmentionnées. A une étape illustrée en figure 8, on a formé, sur les parois de la tranchée 60, un matériau isolant 62, par exemple en nitrure de silicium. Pour former la région 62 sur les parois de la tranchée 60, une couche de nitrure peut être déposée sur 25 l'ensemble de la structure, de façon conforme, puis une gravure anisotrope est réalisée pour ôter les portions horizontales de la couche ainsi formée. Seules des régions 62 restent ainsi sur les parois de la tranchée 60. Ensuite, on a réalisé une gravure de la couche isolante 44, au travers du masque délimité par les 30 parois 62, pour former une deuxième tranchée 64 qui s'étend au travers de cette couche jusqu'à découvrir le substrat semiconducteur 42, au niveau de la région fortement dopée 48 formée en surface de ce substrat. La gravure réalisée pour ôter la couche 44 est une gravure sélective par rapport au nitrure 35 des parois 62 et/ou de la couche 54. B11662 - 12-GR1-0091FR01 11 A une étape illustrée en figure 9, on a fait croître, depuis la région 48 fortement dopée, une couche 66 de silicium monocristallin. La croissance de la couche 66 est une croissance réalisée par une épitaxie sélective à basse température, qui 5 permet d'obtenir une couche 66 de silicium monocristallin présentant un profil bien contrôlé en surface de la région 48. La surface supérieure de la couche 66 est prévue pour affleurer la surface de la couche isolante 44. On notera qu'un léger désalignement entre les surfaces des couches 66 et 44 n'est pas 10 critique, tant que ce désalignement ne dépasse pas la dizaine de nanomètres. La couche de silicium monocristallin 66 a pour but de former une zone tampon entre base et collecteur. A une étape illustrée en figure 10, les régions isolantes 62 ont été supprimées. Pour cela, une gravure 15 sélective du nitrure de silicium a été réalisée, cette gravure éliminant également une portion supérieure de la couche de nitrure 54. A titre d'exemple, la gravure peut être une gravure par plasma isotrope. A une étape illustrée en figure 11, on a fait croître, 20 sur la couche de silicium monocristallin 66 et dans le fond de la tranchée 60, une couche 70. La couche 70 est constituée d'un empilement de plusieurs couches, par exemple une couche de silicium-germanium et une couche de silicium. La couche de silicium-germanium contient le dopant de la base (du bore si le 25 transistor est un transistor NPN). La couche de silicium-germanium peut également contenir des atomes de carbone pour réduire la diffusion du bore pendant les recuits ultérieurs. La croissance de la couche 70 est avantageusement une croissance sélective, facilement contrôlable, de façon que la surface 30 supérieure de la couche 70 s'étende en dessous de la surface supérieure de la couche de silicium monocristallin 50, ou affleure à la même hauteur que la surface supérieure de la couche 50. A une étape illustrée en figure 12, classique dans la 35 formation des transistors bipolaires verticaux, on a formé des B11662 - 12-GR1-0091FR01 12 espaceurs 72 en un matériau isolant, par exemple en un oxyde, en surface de la couche 70. Les espaceurs 72 s'étendent sur le contour de la surface supérieure de la couche 70 et sur les parois de la tranchée 60. Ainsi, les espaceurs 72 recouvrent les bords des régions isolantes 52 et 54, ainsi que le bord restant, si tel est le cas, de la couche de silicium monocristallin 50. De façon classique, les espaceurs 72 peuvent être formés par un dépôt d'un oxyde, puis par un dépôt d'un silicium amorphe sur l'ensemble de la structure. On réalise ensuite une gravure anisotrope du silicium amorphe, puis une gravure du matériau formant les espaceurs, par l'intermédiaire du masque constitué du silicium amorphe. Le silicium amorphe peut ensuite être éliminé, ce qui permet d'obtenir des formes de "L" au-dessus de la couche 70, caractéristique des espaceurs. On peut également conserver le silicium amorphe au-dessus de la couche 70, ce matériau se mélangeant par la suite avec le matériau déposé pour former l'émetteur du transistor. A une étape illustrée en figure 13, on a formé, sur l'ensemble de la structure et de façon à remplir l'espace restant dans la tranchée 60, une région de matériau fortement dopé d'un type de conductivité adapté à former la région d'émetteur du transistor bipolaire. Ainsi, si on souhaite former un transistor bipolaire de type NPN, cette région peut être fortement dopée par des atomes d'arsenic. Une gravure est ensuite réalisée pour ne laisser qu'une portion formant émetteur 74 fortement dopée au-dessus de la couche 70, ainsi qu'au dessus d'une portion de la couche de matériau isolant 54. A une étape illustrée en figure 14, on a réalisé une gravure, par l'intermédiaire du masque constitué de la portion 74, des couches isolantes 54 et 52. Ainsi, les surfaces des tranchées d'isolement 46 se dévoilent, ainsi que la surface de la couche de silicium monocristallin fortement dopée 50. Cette gravure peut être de tout type connu adaptée à éliminer les couches isolantes 54 et 52. B11662 - 12-GR1-0091FR01 13 A une étape illustrée en figure 15, on a réalisé une nouvelle gravure, par l'intermédiaire d'un masque de forme adaptée, pour éliminer des portions de la couche 50, de la couche 40, et de la couche isolante 44 situées sur le contour du 5 dispositif, c'est-à-dire sur le contour de la zone active, par exemple au contact avec les tranchées d'isolement 46. Ainsi, on ouvre un accès à la région fortement dopée 48 formant le collecteur du transistor bipolaire. Cette étape peut être réalisée en plusieurs étapes de gravure, une première étape 10 étant adaptée à éliminer le matériau semiconducteur des couches 50 et 40, une seconde étape étant adaptée à éliminer le matériau isolant de la couche 44. A une étape illustrée en figure 16, on a réalisé, par l'intermédiaire par exemple du même masque que celui utilisé 15 pour réaliser la gravure de l'étape de la figure 15, une implantation de dopants du même type de conductivité que celui de la région 48, en surface des portions découvertes de la région 48. On forme ainsi, en surface des régions découvertes de la région 48, des régions fortement dopées 78, par exemple à une 20 concentration de dopants comprise entre 5.1019 et 5.1020 at/cm3, par exemple à 1020 at/cm3. A l'étape illustrée en figure 17, on a réalisé un recuit de l'ensemble de la structure. Ce recuit permet la diffusion des régions dopées des différents éléments de la 25 structure. Notamment, ce recuit permet l'extension de la région fortement dopée 78 formée en surface de la couche 48, pour former une région 82 fortement dopée plus étendue en surface de cette région. Le recuit permet en outre que les atomes dopants de la couche fortement dopée 50 migrent en partie vers la couche 30 de silicium 40 pour former une unique région 80. La région 80 obtenue forme la région d'accès à la base formée de la couche 70. Le recuit de diffusion développe en outre la région de collecteur 74 de façon que celle-ci s'étende légèrement en surface de la couche 70. Le recuit implique également une B11662 - 12-GR1-0091FR01 14 diffusion des atomes dopants de l'émetteur 74 vers la couche de silicium compris dans l'empilement formant la couche 70. A une étape illustrée en figure 18, on a réalisé une siliciuration de l'ensemble du dispositif, c'est-à-dire un dépôt 5 de nickel suivi d'un traitement thermique et de traitements chimiques adaptés, sans utilisation de masque, qui permet la transformation des régions de silicium apparentes en des régions de siliciure conductrices. Ainsi, la région 82 voit sa surface recouverte d'une région 84 de siliciure, la région 80 voit sa 10 surface recouverte d'une région de siliciure 86, et la région 74 voit sa surface recouverte d'une région de siliciure 88. Les régions 84, 86 et 88 forment, respectivement, les régions de contact du collecteur, de la base, et de l'émetteur. Ainsi, on obtient un transistor bipolaire, dont la 15 structure s'étend en profondeur dans le substrat de type FD-SOI, et ainsi ne présente pas, en surface du dispositif, une épaisseur trop importante. Le procédé proposé ici est particulièrement compatible avec la formation, en parallèle, de transistors MOS sur le substrat FD-SOI. 20 En outre, le matériau d'accès à la base 70 de la région semiconductrice 80 est avantageusement du silicium monocristallin fortement dopé. Ainsi, la résistance d'accès à la base est plus faible que dans le cas de l'art antérieur dans lequel l'accès à la base était réalisé à l'aide d'une région de 25 silicium polycristallin. Le procédé proposé ici permet également de contrôler finement les épaisseurs des régions d'émetteur, de base, de tampon entre collecteur et base, et de collecteur, ce qui permet d'obtenir un profil vertical du transistor bipolaire de bonne 30 qualité, dont les caractéristiques peuvent être facilement ajustées. En outre, la surface de jonction entre la base et la région de collecteur est réduite, ce qui permet de limiter la capacité de jonction base-collecteur par rapport aux transistors 35 bipolaires de l'art antérieur. B11662 - 12-GR1-0091FRO1 15 Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on notera que les types de conductivité proposés pour les différentes régions du transistor bipolaire pourront être inversés pour former, non pas un transistor NPN mais un transistor PNP. REVENDICATIONS1. Procédé de fabrication d'un transistor bipolaire, comprenant les étapes successives suivantes : former une première région dopée (48) en surface d'un substrat semiconducteur (42) sur lequel s'étend une couche semi5 conductrice (40) avec interposition d'une première couche isolante (44) ; former, en surface du dispositif, un empilement d'une couche de silicium (50) et d'une deuxième couche isolante (52, 54) ; 10 définir une tranchée (60) traversant ledit empilement (50, 52, 54) et ladite couche semiconductrice (40) en regard de la première région dopée (48), puis une ouverture (64) dans la région découverte de la première couche isolante (44) ; former une région de silicium monocristallin (66) dans 15 ladite ouverture (64) ; former une région de silicium-germanium (70) en surface de la région de silicium monocristallin (66), au contact des régions restantes de la couche semiconductrice (40) et de la couche de silicium (50) ; et 20 former une deuxième région dopée (74) au moins dans l'espace restant de la tranchée (60). 2. Procédé selon la revendication 1, dans lequel la couche semiconductrice (40) a une épaisseur comprise entre 5 et 15 nm et la première couche isolante (44) a une épaisseur 25 comprise entre 10 et 50 nm. 3. Procédé selon la revendication 1 ou 2, comprenant une étape initiale de formation de tranchées isolantes peu profondes (46) qui s'étendent, dans la couche semiconductrice (40), la première couche isolante (44) et le substrat 30 semiconducteur (42) pour délimiter des zones actives. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel l'étape de définition d'une ouverture (64) est précédée d'une étape de formation d'une troisième couche isolante (62) sur les parois de la tranchée (60) et l'étape deB11662 - 12-GR1-0091FRO1 17 formation d'une région de silicium monocristallin (66) dans l'ouverture (64) est suivie d'une étape d'élimination de la troisième couche isolante (62). 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel l'étape de formation d'une deuxième région dopée (74) au moins dans l'espace restant de la tranchée (60) est précédée d'une étape de formation d'espaceurs (72) sur les parois restantes de la tranchée (60). 6. Procédé selon l'une quelconque des revendications 1 10 à 5, comprenant en outre une étape finale de définition d'ouvertures d'accès à la première région dopée (48) et à la couche de silicium (50). 7. Procédé selon la revendication 6, dans lequel les ouvertures d'accès à la couche de silicium (50) et à la première 15 région dopée (48) sont obtenues en réalisant une première gravure d'une portion de la deuxième couche isolante (52, 54) et une deuxième gravure de la couche de silicium (50) et de la couche semiconductrice (40). 8. Procédé selon l'une quelconque des revendications 1 20 à 7, comprenant en outre une étape finale de recuit de la structure. 9. Procédé selon l'une quelconque des revendications 1 à 8, comprenant en outre une étape finale de siliciuration du dispositif. 25 10. Transistor bipolaire formé dans une structure comprenant une couche semiconductrice (40) s'étendant sur un substrat semiconducteur (42) avec interposition d'une couche isolante (44), caractérisé en ce qu'il comprend une région de collecteur (48) définie en surface du substrat semiconducteur 30 (42), une région tampon (66) entre base et collecteur définie dans une ouverture formée dans la couche isolante en regard de la région de collecteur (48), et des régions de base (70) et d'émetteur (74) formées en surface de ladite région tampon (66). 11. Transistor selon la revendication 10, dans lequel 35 la couche semiconductrice (40) a une épaisseur comprise entre 5B11662 - 12-GR1-0091FR01 18 et 15 nm et la couche isolante (44) a une épaisseur comprise entre 10 et 50 nm. 12. Transistor selon la revendication 10 ou 11, comprenant en outre une région d'accès à la base (80) en un 5 matériau semiconducteur monocristallin. 13. Circuit intégré comprenant une association d'au moins un transistor MOS et d'au moins un transistor bipolaire selon l'une quelconque des revendications 10 à 12.