Brevet FR2969818A1 — publié le 20120629

B10-4256FR 1 Structure tridimensionnelle intégrée L'invention concerne les circuits intégrés et plus particulièrement les circuits intégrés réalisés indépendamment et assemblés dans une structure tridimensionnelle intégrée. Ainsi, il est proposé une structure tridimensionnelle intégrée qui est adaptée au couplage électrique d'au moins deux circuits intégrés réalisés indépendamment. Selon un mode de réalisation, il est proposé une structure tridimensionnelle intégrée permettant un échange efficace de signaux internes d' entrée/sortie entre les différents circuits intégrés, tout en s'affranchissant de certains tests, et offrant une protection convenable contre des décharges électrostatiques (ESD) avec des moyens de protection de taille réduite. Selon un aspect, il est proposé une structure tridimensionnelle intégrée comprenant au moins un premier et un deuxième circuits intégrés mutuellement connectés par des éléments de connexion électriquement conducteurs, par exemple des microbilles. Le premier circuit intégré comporte des composants et des circuits tampons (« buffers » en langue anglaise) réalisés au moins partiellement au sein d'un substrat semi-conducteur et un réseau d'interconnexion (communément désigné par l'homme du métier par l'acronyme anglo-saxon BEOL : « Back End Of Line ») connecté audits composants et circuits tampons. Chaque circuit tampon est électriquement connecté audit réseau d'interconnexion et audits éléments de connexion électriquement conducteurs. Ainsi, les circuits tampons, formant des cellules d'entrée/sortie, permettent de coupler les entrées/sorties des différents circuits intégrés pour l'échange de signaux entre les circuits intégrés mais internes à la structure, quelles que soient les dispositions des circuits intégrés les uns par rapport aux autres. Les circuits tampons sont totalement intégrés au sein de la structure tridimensionnelle. Ils sont exempts de connexion électrique directe avec l'environnement externe de la structure. Ils sont donc exclusivement dédiés à l'échange de signaux d' entrée/sortie entre les circuits intégrés de la structure. Ils n'ont pas besoin d'être testés directement. Les circuits intégrés peuvent être assemblés face avant contre face avant, c'est-à-dire en montage « face to face » selon une expression anglo-saxonne bien connue de l'homme du métier. Ils peuvent être aussi assemblés face avant contre face arrière, c'est-à-dire en montage « face to back » selon une expression anglo-saxonne bien connue de l'homme du métier. Selon un mode de réalisation adapté à un montage « face to face », chaque circuit tampon est réalisé au niveau d'une première face du substrat et le réseau d'interconnexion est situé entre ladite première face et lesdits éléments de connexion électriquement conducteurs, et les circuits tampons sont électriquement connectés auxdits éléments de connexion par des liaisons électriquement conductrices (également appelées « via ») traversant ledit réseau d'interconnexion. Selon un autre mode de réalisation adapté à un montage « face to back », chaque circuit tampon est réalisé au niveau d'une première face du substrat, les éléments de connexion sont en contact avec une deuxième face du substrat opposée à la première, et les circuits tampons sont électriquement connectés auxdits éléments de connexion par des liaisons électriquement conductrices traversant le substrat, également notées « Through Silicon Via » ou « TSV » en langue anglaise. Dans un assemblage « face to back », les circuits tampons sont de préférence situés dans une zone située à l'intérieur des limites extérieures du deuxième circuit intégré. En effet, le premier circuit intégré peut comprendre de nombreuses liaisons TSV, par exemple plus de mille liaisons, et la place disponible sur la face du substrat qui comprend les circuits tampons est limitée. Ainsi on rapproche de préférence les circuits tampons des liaisons électriquement conductrices afin de réduire le nombre d'interconnexions sur le substrat du premier circuit intégré. Les circuits tampons peuvent comprendre des circuits de décalage de niveau de tension. Selon un autre mode de réalisation, au moins un circuit tampon comprend un circuit de protection contre des décharges électrostatiques. En variante, chaque circuit tampon peut comprendre un circuit de protection contre des décharges électrostatiques. Le deuxième circuit intégré peut comprendre un dispositif de mémoire. En variante, au moins un troisième circuit intégré peut être empilé sur le deuxième circuit intégré. Le troisième circuit intégré peut également comprendre un dispositif de mémoire. D'autres avantages et caractéristiques de l'invention apparaîtront à l'étude de la description détaillée de modes de réalisation, pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : - les figures 1 et 2 illustrent un mode de réalisation de circuits intégrés en montage « face to face » au sein d'une structure tridimensionnelle intégrée selon l'invention ; - la figure 3 illustre un autre mode de réalisation de circuits intégrés en montage « face to face » au sein d'une structure tridimensionnelle intégrée selon l'invention ; - les figures 4 et 5 illustrent un autre mode de réalisation de circuits intégrés en montage « face to back » au sein d'une structure tridimensionnelle intégrée selon l'invention ; et - la figure 6 illustre schématiquement un autre mode de réalisation d'une structure tridimensionnelle selon l'invention. La figure 1 est une vue en coupe illustrant un premier circuit intégré 1 et un deuxième circuit intégré 2, et assemblés face avant contre face avant pour former une structure tridimensionnelle intégrée 3. Le premier circuit intégré 1 comprend un substrat semi-conducteur SUB au niveau d'une première face FE1 duquel sont réalisés des composants tels que des transistors par exemple, ou tout autre dispositif semi-conducteur connu. Le premier circuit intégré 1 comprend également de façon classique un réseau d'interconnexion MS entre ces composants, communément désigné sous le vocable BEOL (« Back End Of Line »). Le réseau d'interconnexion MS comprend des lignes métalliques réalisées à différents niveaux de métallisation, ainsi que des via connectant lesdites lignes métalliques. Le réseau d'interconnexion MS comporte également sur la face avant FAV1 du premier circuit intégré 1, des plots de contacts PLT1, ou « Pads » en langue anglaise. Le deuxième circuit intégré 2 comporte également une face arrière FAR2 et des plots de contacts PLT2 au niveau de sa face avant FAV2. Les circuits intégrés 1,2 sont mutuellement couplés électriquement par des éléments de connexion électriquement conducteurs 4. Par exemple, ces éléments de connexion 4 peuvent être des microbilles soudées entre les plots de contacts PLT 1 et PLT2. Le substrat SUB du premier circuit intégré 1 comporte également, en face arrière FART, d'autres plots de contacts PLT3 soudés ici sur un circuit imprimé PCB par des microbilles 5. Le premier circuit intégré 1 comprend également des liaisons du type TSV (« Through Silicon Via »), référencées TSV 1 à TSVi, qui traversent le substrat SUB. Les liaisons TSV sont connectées en face arrière FART aux plots de contacts PLT3. Certaines liaisons, comme les liaisons TSV2 et TSV3, sont en outre directement connectées à certains plots PLT 1 de façon à alimenter le deuxième circuit intégré 2 (tension d'alimentation et masse). D'autres liaisons, comme par exemple les liaisons TSV4 et TSV5, sont en outre connectées au réseau d'interconnexion MS pour alimenter le premier circuit intégré 1 (tension d'alimentation et masse). Au niveau de la première face FE1 du premier circuit intégré 1, sont également réalisés des circuits tampons MB1 à MBn de type semi-conducteur. Ces circuits tampons comprennent des dispositifs semi-conducteurs et forment des cellules d' entrée/sortie pour le couplage électrique mutuel des circuits intégrés 1,2. Les circuits tampons MB1,MBn sont reliés au réseau d'interconnexion MS. Certains d'entre eux, comme le circuit MB1 ou le circuit MBn, sont connectés indirectement aux éléments de connexion 4 par l'intermédiaire du réseau d'interconnexion MS. D'autres circuits tampons comme les circuits MB2 et MB3 sont directement connectés aux éléments de connexion 4 par des via. Ceci permet de faire transiter des signaux internes d'entrée/sortie entre les circuits intégrés 1,2. D'autres circuits d'entrée/sortie classiques, non représentés sur la figure, sont connectés à des plots de contacts PLT3 par des liaisons du type TSV, comme par exemple la liaison TSV1. Ceci permet de faire transiter les signaux d' entrée/sortie depuis le circuit imprimé PCB vers ou depuis la structure intégrée 3. Les circuits tampons MB1 à MBn peuvent comprendre des circuits de décalage de niveau de structure classique pour adapter les niveaux de courant, ou les niveaux de tension, des circuits intégrés. Ainsi, ils permettent par exemple d'interfacer le premier circuit intégré 1, qui peut par exemple être alimenté avec une tension de 1 Volt, avec le deuxième circuit 2, qui peut être alimenté avec une tension différente, par exemple avec une tension de 1,2 Volts. Les circuits tampons MB1 à MBn peuvent également comprendre des circuits classiques de protection contre des décharges électrostatiques (ESD) par exemple à base de diodes. Les circuits de protection ESD peuvent être dimensionnés pour offrir une protection minimale, mais suffisante, afin de permettre un assemblage industriel avec un minimum de présence de défauts dans le cristal des semi-conducteurs. On peut noter que si le niveau de protection ESD est très inférieur à celui des circuits d'entrée/sortie classiques, qui sont de l'ordre de 4000 Volts HBM (où HBM est l'acronyme anglo-saxon de « Human Body Model »), cette protection est suffisante car elle est particulièrement adaptée aux niveaux des décharges ESD induites par les machines d'assemblage et qui peuvent transiter par les circuits tampons MB1, MBn au travers des interconnexions. En effet, les niveaux des décharges ESD sur les circuits tampons MB1, MBn sont généralement plus faibles que ceux des décharges ESD sur les cellules d'entrée/sortie classiques. Des différences notables entre les circuits tampons MB1, MBn et les circuits d' entrée/sortie classiques sont l'absence de test direct des circuits tampons et l'absence d'échange avec les composants extérieurs à la structure tridimensionnelle intégrée 3. Ainsi, les circuits de protection ESD peuvent comprendre des dispositifs semi-conducteurs, de taille réduite par rapport à celle des circuits de protection classiques. Ceci permet de réduire la taille des circuits tampons MB1, MBn. Par exemple, avec des dispositifs semi-conducteurs réalisés en technologie CMOS égale à 65 nm, les circuits tampons peuvent avoir une surface environ égale à 10 µm x 40 µm = 400 µm2. Lorsqu'on utilise une technologie CMOS inférieure à 65 nm, la taille des circuits tampons peut encore être réduite. La figure 2 illustre dans le cas de l'assemblage de la figure 1 un positionnement des circuits tampons MB1, MBn par rapport aux liaisons TSV et aux éléments de connexion 4 représentés en traits discontinus. Sur la figure 2, on peut noter que les liaisons TSV sont disposées en périphérie du premier circuit intégré 1. En effet, dans l'assemblage « face to face », les liaisons TSV sont exclusivement dédiées aux connexions externes. I1 n'est donc pas nécessaire de les disposer à côté des éléments de connexion 4. Par exemple, le nombre de liaisons TSV nécessaires aux connexions externes peut être environ égal à 300. Selon un mode de réalisation, les circuits tampons MB1 à MBn sont situés au niveau des éléments de connexion 4, permettant ainsi d'économiser un maximum de liaisons électriques à travers le réseau d'interconnexion MS. Mais on peut également disposer autrement les circuits tampons MB1 à MBn sur la surface FE1 du premier circuit intégré 1. En effet, dans la disposition « face to face », les liaisons TSV apportent peu de contraintes pour disposer les circuits tampons sur la première face FE1, et on peut facilement disposer ceux-ci de manière libre. On peut, par exemple les disposer à la périphérie du premier circuit intégré 1. Par ailleurs, les circuits tampons MB 1 à MBn peuvent être disposés de manière contiguë ou espacés les uns des autres. La figure 3 est une vue en coupe illustrant un autre mode de réalisation d'un premier circuit intégré 1 et d'un deuxième circuit intégré 2 assemblés face avant contre face avant pour former une structure tridimensionnelle intégrée 3. On a reporté sur cette figure certains éléments décrits à la figure 1. Par rapport à la figure 1, la structure tridimensionnelle 3, qui repose sur un boîtier B, est connectée sur le circuit imprimé PCB par des pattes de connexion C reliées à des plots de contacts supplémentaires PLT par soudage de fils de liaison classiques WB (wire bonding). De ce fait, la structure tridimensionnelle 3 ne comporte pas de liaisons TSV. Sur la figure 4, l'assemblage de la structure intégrée 3 est un assemblage « face to back ». En d'autres termes, c'est la face arrière FART du premier circuit intégré 1 qui est connectée à la face avant FAV2 du deuxième circuit intégré 2, par les éléments de connexion 4. La structure 3 est connectée sur le circuit imprimé PCB par les plots de contacts PLT 1 situés en face avant FAV 1 du premier circuit intégré 1 et par les éléments de connexion 5. Les circuits tampons MB1, MBn sont également tous connectés au réseau d'interconnexion MS. Ils sont par ailleurs connectés aux plots PLT3, et donc au deuxième circuit intégré 2, par des liaisons TSV1, TSVi du type TSV. En outre, d'autres liaisons TSV (non représentées ici à des fins de simplification) du premier circuit intégré 1 peuvent être utilisées pour alimenter le deuxième circuit intégré 2, soit depuis le circuit imprimé PCB, soit depuis le premier circuit intégré 1 lui-même. D'autres circuits d' entrée/sortie classiques, non représentés sur la figure, sont connectés aux plots de contacts PLT1 par des liaisons d'interconnexions du réseau d'interconnexion MS. La figure 5 illustre dans le cas de l'assemblage de la figure 4, un exemple de positionnement des circuits tampons MB1, MBn par rapport aux liaisons TSV associées, et par rapport aux éléments de connexion 4 représentés en traits discontinus. Sur la figure 5, on peut noter que les liaisons TSV du premier circuit intégré 1 sont disposées au centre du premier circuit intégré 1. En effet, dans la disposition « face to back », les liaisons TSV sont principalement dédiées aux connexions internes pour coupler mutuellement les deux circuits intégrés. En outre, d'autres liaisons TSV (non représentées ici à des fins de simplification) du premier circuit intégré 1 peuvent être utilisées pour alimenter le deuxième circuit intégré 2. I1 est donc avantageux de disposer les liaisons TSV du premier circuit intégré dans une zone de la première face FE1 du substrat SUB qui est située à proximité des éléments de connexion 4, de préférence en vis-à-vis de ces derniers pour offrir des connexions les plus courtes, afin de faciliter le couplage mutuel des circuits intégrés 1,2. Ainsi, on s'affranchit d'utiliser des liaisons électriques supplémentaires. En outre, afin de faciliter l'interconnexion entre les circuits tampons MB1,MBn et les liaisons TSV associées, on dispose les circuits tampons MB1, MBn à proximité de ces liaisons TSV associées. Selon un mode de réalisation, les circuits tampons MB1 à MBn sont situés à proximité des liaisons TSV, et avantageusement dans une zone située à l'intérieur des limites extérieures du deuxième circuit intégré 2 afin d'économiser un maximum de liaisons électriques. On voit donc que, dans la disposition « face to back », les liaisons TSV apportent des contraintes pour disposer les circuits tampons MB1 à MBn sur la première face FE1. Cette contrainte est accentuée du fait que le nombre de liaisons TSV nécessaires aux connexions internes est, par exemple, environ égal à 1000. Par exemple, les liaisons TSV sont espacées entre elles d'environ 50 µm en longueur et d'environ 40 µm en largeur. En utilisant des circuits tampons MB 1 à MBn ayant une dimension environ égale à égale à 10 µm x 40 µm, on peut facilement disposer chaque circuit tampon MB1 à MBn à proximité d'une liaison TSV. Quel que soit le type d'assemblage utilisé, on obtient une structure tridimensionnelle intégrée qui rend plus efficace l'échange des signaux internes entre les circuits intégrés. Le circuit intégré 1 peut être un processeur et le circuit 2 une mémoire, par exemple une mémoire DRAM (« Dynamic Random Access Memory » en langue anglaise). I1 serait également possible d'empiler au moins un troisième circuit intégré 20 sur le deuxième circuit intégré 2 (figure 6), ce troisième circuit intégré 20 pouvant être également une mémoire. L'assemblage du troisième circuit intégré 20 sur le deuxième peut être un assemblage « face to face » ou « face to back ». Cela étant, bien entendu les circuits intégrés de l'empilement ne sont pas nécessairement des mémoires mais peuvent être de nature quelconque. REVENDICATIONS1. Structure tridimensionnelle intégrée comprenant au moins un premier (1) et un deuxième (2) circuits intégrés mutuellement connectés par des éléments de connexion (4) électriquement conducteurs, le premier circuits intégré (1) comportant des composants et des circuits tampons (MB1 à MBn) réalisés au moins partiellement au sein d'un substrat (SUB) semi-conducteur et un réseau d'interconnexion (MS) connecté audits composants et circuits tampons (MB1 à MBn), chaque circuit tampon (MB1 à MBn) étant électriquement connecté audit réseau d'interconnexion (MS) et audits éléments de connexion (4) électriquement conducteurs. 2. Structure selon la revendication 1, dans laquelle chaque circuit tampon (MB1 à MBn) est réalisé au niveau d'une première face (FE1) du substrat (SUB) et le réseau d'interconnexion (MS) est situé entre ladite première face (FE1) et lesdits éléments de connexion (4) électriquement conducteurs, et les circuits tampon (MB1 à MBn) sont électriquement connectés auxdits éléments de connexion (4) par des liaisons électriquement conductrices traversant ledit réseau d'interconnexion (MS). 3. Structure selon la revendication 1, dans laquelle chaque circuit tampon (MB1 à MBn) est réalisé au niveau d'une première face (FE1) du substrat, les éléments de connexion (4) sont en contact avec une deuxième face (FART) du substrat opposée à la première, et les circuits tampon (MB1 à MBn) sont électriquement connectés auxdits éléments de connexion (4) par des liaisons électriquement conductrices traversant le substrat (SUB). 4. Structure selon la revendication 3, dans laquelle les circuits tampon (MB1 à MBn) sont situés dans une zone située à l'intérieur des limites extérieures du deuxième circuit intégré (2). 5. Structure selon l'une des revendications 1 à 4, dans laquelle les circuits tampon (MB1 à MBn) comprennent des circuits de décalage de niveau. 6. Structure selon l'une des revendications 1 à 5, dans laquelle au moins un circuit tampon (MB1 à MBn) comprend un circuit de protection contre des décharges électrostatiques. 7. Structure selon l'une des revendications 1 à 6, dans laquelle 5 chaque circuit tampon (MB 1 à MBn) comprend un circuit de protection contre des décharges électrostatiques. 8. Structure selon l'une des revendications 1 à 7, comprenant au moins un troisième circuit intégré empilé sur le deuxième circuit intégré (2).