Brevet FR2967299A1 — publié le 20120511

B 10-2951 FR 1 Circuit intégré avec protection contre des extrusions de cuivre L'invention concerne les circuits intégrés, notamment ceux comprenant un condensateur pouvant être incorporé au sein d'une mémoire vive dynamique encore désignée sous le vocable de « mémoire DRAM » (« Dynamic Random Access Memory »), et tout particulièrement les mémoires DRAM dites « embarquées » (« embedded DRAM ») selon une dénomination bien connue de l'homme du métier, c'est-à-dire les mémoires qui sont réalisées sur le même circuit intégré que celui contenant un autre composant, par exemple un processeur, par opposition aux modules DRAM externes qui sont réalisés sur un circuit intégré spécifique externe et différent de celui contenant un processeur. L'invention concerne plus particulièrement la protection de certains éléments, comme des condensateurs, contre des extrusions de cuivre provenant de lignes métalliques. Les condensateurs utilisés dans les points mémoires DRAM sont des condensateurs tridimensionnels situés dans une région isolante d'un circuit intégré. Cette région isolante est adjacente à un niveau de métallisation généralement en cuivre, et au moins une électrode de ces condensateurs est reliée à une ligne en cuivre de ce niveau de métallisation. Un tel niveau de métallisation en cuivre contient un certain nombre de lignes en cuivre à proximité des électrodes inférieures des condensateurs. La densité du niveau de métallisation est d'autant plus importante que la technologie est avancée. Ainsi avec une technologie 32 nm par exemple, l'espace entre les lignes en cuivre du niveau de métallisation est réduit. Des courts-circuits sont susceptibles d'apparaître entre les électrodes inférieures des condensateurs et les lignes métalliques situées à proximité des condensateurs. Ces circuits intégrés comprennent également des couches barrières par exemple en nitrure de silicium (SiN) ou en SiCN disposées entre les niveaux de métallisation et les différentes régions isolantes. Ces couches barrières visent à éviter la diffusion du cuivre dans les régions isolantes. Les électrodes inférieures et supérieures des condensateurs comprennent généralement une couche de nitrure de titane. Lors de l'étape de dépôt de couche atomique permettant la formation des couches de nitrure de titane, des températures très élevées sont atteintes (supérieures à 400°C). Ces températures favorisent une réaction entre le cuivre des lignes métallique et les barrières de nitrure de silicium. Le cuivre ayant réagit avec les barrières peut être expulsé de la ligne vers le condensateur et cette extrusion du cuivre provoque donc une défaillance du condensateur. Selon un mode de réalisation, il est proposé de réduire les défaillances au sein des condensateurs embarqués, notamment en évitant l'extrusion du cuivre, tout en réduisant le risque de courts-circuits entre les condensateurs et les lignes de cuivre du niveau de métallisation. Selon un aspect, il est proposé un circuit intégré comprenant un élément disposé dans une région isolante adjacente à un niveau de métallisation en cuivre et comportant une couche barrière au contact du niveau de métallisation, ledit élément étant électriquement connecté à et espacé par rapport à une ligne en cuivre dudit niveau de métallisation au moyen d'une liaison électrique traversant ladite couche barrière et comprenant un matériau électriquement conducteur différent du cuivre en contact direct avec ladite ligne en cuivre. Ainsi, la liaison électrique, qui comporte un matériau électriquement conducteur différent du cuivre, permet d'éviter la réaction entre le cuivre de la ligne en cuivre et la couche barrière. Le risque d'extrusion du cuivre est donc réduit. En outre, la liaison électrique permet d'espacer la ligne en cuivre et l'élément relié à cette ligne, ce qui d'une part facilite le placement d'un matériau différent du cuivre en contact direct avec la ligne en cuivre, malgré la présence de la couche barrière, et d'autre part réduit le risque de courts circuits entre l'élément et les lignes métalliques du niveau de métallisation voisines de la ligne en cuivre. Avantageusement, l'élément est un condensateur métal-isolantmétal, possédant une électrode électriquement connectée à et espacée de ladite ligne en cuivre au moyen de ladite liaison électrique. Cela étant l'invention s'applique à tout élément qui est en contact avec une ligne en cuivre. Le condensateur peut être un condensateur d'un point-mémoire DRAM. A cet égard le condensateur peut par exemple faire partie d'un dispositif de mémoire intégré du type DRAM tel que celui décrit dans la demande de brevet français n°1050391. Plus précisément, selon un mode de réalisation, un tel dispositif de mémoire du type DRAM comporte un point-mémoire, incluant un transistor possédant une première électrode, par exemple la source, une deuxième électrode, généralement le drain, et une électrode de commande, par exemple la grille, et un condensateur, par exemple un condensateur tridimensionnel formant ledit élément et couplé à ladite première électrode par l'intermédiaire d'au moins ladite liaison électrique et ladite ligne en cuivre, et au moins une première ligne électriquement conductrice, généralement dénommée « ligne de bit », couplée à la deuxième électrode et au moins une deuxième ligne électriquement conductrice, généralement dénommée « ligne de mot » couplée à l'électrode de commande, lesdites lignes électriquement conductrices étant disposées entre le transistor et le condensateur. En d'autres termes, selon ce mode de réalisation, le condensateur du point-mémoire DRAM est ici situé dans le circuit intégré, par rapport au transistor, plus haut que la ligne de bit et la ligne de mot, ce qui offre l'avantage de pouvoir réaliser le condensateur dans des régions isolantes inter-métal relativement épaisses du circuit intégré, et en tout cas plus épaisses que les régions isolantes englobant et séparant les niveaux de métallisation dans lesquels sont réalisés la ou les lignes de bits et la ou les lignes de mots. La réalisation du condensateur dans ces régions isolantes épaisses permet de faciliter l'espacement du condensateur et de la ligne en cuivre au moyen de la liaison électrique. En outre, on peut réaliser un condensateur, préférentiellement tridimensionnel, de dimensions relativement importantes offrant donc une forte valeur capacitive et ce, même lorsque le point mémoire est réalisé dans une technologie avancée, par exemple une technologie 32 nanométres conduisant à une réduction des encombrements surfaciques et donc à une grande densité de signaux logiques à véhiculer. Par ailleurs, la ou les lignes de mots et la ou les lignes de bits peuvent être réalisées dans des niveaux de métal inférieurs en utilisant un procédé standard. Selon un mode de réalisation, le dispositif de mémoire comprend une matrice de points-mémoires du type DRAM, un ensemble de premières lignes électriquement conductrices couplées aux deuxièmes électrodes des transistors des points-mémoires, un ensemble de deuxièmes lignes électriquement conductrices couplées aux électrodes de commande des transistors des points-mémoires, tous ces ensembles de lignes étant respectivement réalisés au sein de niveaux de métal différents, et les condensateurs des points-mémoires sont réalisés au dessus de tous ces ensembles de lignes électriquement conductrices. Selon un mode de réalisation, le dispositif de mémoire comprend en outre un ensemble de lignes additionnelles électriquement conductrices, également dénommées par l'homme du métier sous le vocable anglosaxon de « global bit lines », cet ensemble de lignes additionnelles étant réalisé dans au moins un niveau de métal situé au dessus de ceux contenant les ensembles de premières et deuxièmes lignes, les condensateurs des points-mémoires étant respectivement connectés à et surélevés par rapport à des lignes en cuivre réalisées au même niveau que l'ensemble des lignes additionnelles électriquement conductrices. En d'autres termes, dans un tel mode de réalisation les lignes de bit globales sont réalisées au dessus des lignes de bits et des lignes de mots, et les condensateurs sont surélevés par rapport au niveau de métal des lignes de bits globales. Ainsi, il y a une réduction du risque de court circuit entre les lignes de bits globales et les condensateurs. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre schématiquement un mode de réalisation d'un circuit intégré selon l'invention ; et - les figures 2 à 6 illustrent plus en détail un autre mode de réalisation d'un circuit intégré selon l'invention. La figure 1 est une vue en coupe d'un circuit intégré CI comprenant des condensateurs CDS (ici représentés au nombre de trois). Les condensateurs CDS sont réalisés au sein d'une région isolante RIS56, située au dessus d'un niveau de métallisation M5, par exemple le cinquième niveau de métallisation du circuit intégré CI. Un autre niveau de métallisation M6 est situé au dessus de la région isolante RIS56, par exemple le sixième niveau de métallisation du circuit intégré CI. Les deux niveaux de métallisation M5 et M6 peuvent comprendre un certain nombre de lignes métalliques en cuivre. La région isolante comprend ici des matériaux isolants différents, et notamment du dioxyde de silicium OX2. La région isolante comporte également ici une couche barrière CH disposée au contact du niveau de métallisation M5. Cette couche barrière CH comprend généralement du nitrure de silicium (SiN) ou du SiCN. Chaque condensateur CDS est ici un condensateur métal- isolant-métal tridimensionnel, qui comporte une électrode inférieure INF, un isolant ISO et une électrode supérieure SUP. Les deux électrodes INF et SUP comprennent ici chacune une couche de nitrure de titane (TiN). L'isolant ISO peut comprendre, par exemple, une couche d'oxyde de zirconium (ZrO2). L'électrode supérieure SUP est par exemple recouverte d'une couche de nitrure de silicium (SiN). L'électrode inférieure INF de chaque condensateur est reliée à une ligne en cuivre LCU du niveau de métallisation M5 au moyen d'une liaison électrique VX contenant un matériau électriquement conducteur différent du cuivre en contact direct avec la ligne en cuivre LCU. Dans cet exemple la liaison électrique VX, qui est un plot, est réalisée dans une couche de dioxyde de silicium OX1 séparée de la couche de dioxyde de silicium OX2 par une couche CH56 de nitrure de silicium. Tout matériau électriquement conducteur différent du cuivre convient. Le matériau conducteur du plot VX peut être par exemple choisi dans le groupe composé par le nitrure de tantale (TaN), le tungstène (W), et le nitrure de titane (TiN). Avantageusement, ledit matériau conducteur est du nitrure de tantale (TaN), qui offre de bonnes performances en tant que barrière de diffusion vis-à-vis du cuivre. La liaison électrique VX traverse la couche barrière CH pour venir contacter directement la ligne en cuivre sous-jacente LCU. La formation du plot VX utilise des étapes classiques de fabrication, à savoir par exemple gravure, dépôt de TaN et polissage mécano-chimique (CMP). Selon la taille du plot VX, celui-ci peut être formé en totalité par ledit matériau électriquement conducteur, comme illustré sur la figure 1. En variante, lorsque la taille du plot est plus importante, le procédé de fabrication comprend alors par exemple le dépôt d'une couche de TaN, suivi d'un dépôt de cuivre et d'un polissage mécano chimique. En d'autres termes, dans ce cas le cuivre de la liaison est ici partiellement encapsulé dans une couche d'un matériau électriquement conducteur différent du cuivre, par exemple du TaN. Une telle encapsulation est par exemple illustrée sur la liaison VX1 qui relie une piste LV5 du niveau de métal M5 au via V56 connecté à une piste LV6 du niveau de métal M6. La piste LV6 et le via V56 sont réalisés au cours d'un procédé Damascène bien connu dans lequel une couche de TaN formant une barrière de diffusion est déposée avant le dépôt de cuivre. Le cuivre de la liaison VX1 est totalement encapsulé par le TaN et séparé du cuivre du via V56 par la couche de TaN déposée lors du procédé Damascène. Bien entendu une telle liaison électrique large avec du cuivre partiellement encapsulé dans du TaN peut relier un condensateur CDS ou bien un autre élément à une ligne en cuivre LCU. Le niveau de métallisation M5 comprend en outre des lignes additionnelles GBL. Ces lignes sont disposées à proximité du condensateur CDS. Les plots VX permettent d'une part de surélever les condensateurs par rapport au niveau de métal M5 ce qui réduit le risque de court-circuit entre les électrodes inférieures des condensateurs et les lignes GBL, et d'autre part évitent l'extrusion de cuivre des lignes LCU. Les niveaux de métallisation M5 et M6 sont ici suffisamment espacés pour permettre à chaque condensateur CDS d'être surélevé par rapport à la ligne en cuivre LCU. Les condensateurs CDS peuvent faire partie d'un dispositif de mémoire DRAM. Chaque point-mémoire peut comporter un transistor et un condensateur CDS. L'électrode inférieure d'un condensateur CDS peut être reliée à la source de ce transistor au moyen notamment de la ligne en cuivre LCU. Le drain de ce transistor peut être relié à une ligne de bit et sa grille peut être reliée à une ligne de mot. Le dispositif de mémoire peut comprendre une matrice de points-mémoires du type DRAM, comprenant un ensemble de lignes de bits et un ensemble de lignes de mots. Par ailleurs, les lignes additionnelles GBL peuvent être des lignes de bits globales. Un tel mode de réalisation correspond à un dispositif de mémoire du type DRAM, tel que celui décrit dans la demande de brevet précitée n°1050391, dans lequel les condensateurs sont situés au dessus des lignes de mots et des lignes de bits, et même au dessus des lignes de bits globales. On va maintenant, en se référant aux figures 2 à 6, rappeler les principales caractéristiques d'un tel mode de réalisation. Sur la figure 2, on a représenté un exemple de schéma partiel de placement (« layout ») de points-mémoires d'un plan-mémoire PM. Plus précisément, les transistors de ces points-mémoires comprennent des zones actives ZA qui sont surmontées par des lignes de polysilicium formant les grilles de ces transistors et qui vont être connectées à des lignes de mots WL, s'étendant parallèlement à ces lignes de polysilicium. Par ailleurs, des contacts sont prévus sur les drains des transistors de façon à contacter des lignes de bits BL situées à un niveau de métal Ml (le niveau le plus bas) et qui sont orientées dans cet exemple verticalement, c'est-à-dire perpendiculairement aux lignes de mots WL, elles-mêmes orientées horizontalement. Des contacts sont également prévus sur les sources des transistors de façon à pouvoir connecter par l'empilement de vias, de portions de pistes métalliques et des liaisons VX, les électrodes inférieures des condensateurs CDS des plans-mémoire. De façon à permettre cette interconnexion avec les condensateurs CDS, on voit sur la figure 2 que les zones actives des transistors sont orientées selon une direction globale DI3 différente de la direction d'orientation DI1 des lignes de bits et de la direction d'orientation DI2 de la ligne de mots. Dans cet exemple, la direction DI3 est oblique par rapport aux directions DI1 et DI2. Cela étant, d'autres configurations sont possibles. Ainsi, on pourrait prévoir d'orienter globalement les zones actives des transistors verticalement, les lignes de mots horizontalement, et les lignes de bits de façon oblique. Les figures 3 à 6 illustrent respectivement et de façon schématique, les sections selon les lignes A-A', B-B', C-C' et D-D' de la figure 2. Comme il est classique en la matière, un circuit intégré comporte au dessus des éléments actifs réalisés dans un substrat SB, par exemple des transistors, une partie d'interconnexion communément désignée par l'homme du métier sous le vocable anglo-saxon de « BEOL » (« Back End Of Lines »). Cette partie d'interconnexion comporte des niveaux de métal au sein desquels sont réalisées des pistes métalliques permettant de réaliser l'interconnexion entre les différents éléments logiques du circuit intégré. Ces pistes métalliques sont mutuellement séparées au sein d'un même niveau de métal par un matériau diélectrique inter-pistes et deux niveaux de métal adjacents sont également mutuellement séparés par un ou plusieurs matériaux diélectriques inter-niveaux. Les régions isolantes RIS10-RIS50 au sein desquelles sont respectivement réalisés les niveaux de métal Ml, M2, M3, M4 et M5 sont relativement fines et ont une épaisseur typiquement de l'ordre de 2000 Angstrdms pour une technologie 32 nanométres. En fait, les niveaux de métal Ml-M5 servent notamment dans le circuit intégré au routage des signaux logiques. Par contre, au dessus du niveau de métal M5, la région isolante RIS56, qui sépare le niveau de métal M5 du niveau de métal M6, est plus épaisse que les régions isolantes RIS10-RIS50. Typiquement, pour une technologie 32 nanométres, l'épaisseur et d'une telle région RIS56 est de l'ordre de 6000 Angstrdms. Par ailleurs, l'épaisseur e2 du niveau de métal M6 est quant à elle de l'ordre de 8000 Angstrdms alors que l'épaisseur des niveaux de métal mi à M5 est de l'ordre de 1150 Angstrdms. Plusieurs condensateurs CDS sont représentés sur les figures 3 à 6. L'électrode supérieure de chaque condensateur est commune tandis que les électrodes inférieures sont distinctes. L'électrode supérieure commune des condensateurs CDS est connectée à une piste métallique du niveau de métal M6 tandis que chaque électrode inférieure des condensateurs CDS est reliée à l'électrode El des transistors TRi par l'intermédiaire d'un empilement de vias et de portions de pistes métalliques. Ces vias ainsi que des pistes métalliques formant les différentes lignes de bits, lignes de mots et lignes de bits globales, sont réalisés de façon classique et connue en soi par un procédé standard de réalisation de la partie BEOL du circuit intégré. Un tel procédé comporte notamment le dépôt de couches diélectriques, la formation de cavités dans ces couches et le remplissage de ces cavités par un ou plusieurs métaux. Par ailleurs, les condensateurs CDS sont placés au dessus de toutes les lignes de bits, de mots, et de lignes de bits globales, ce qui permet de réaliser ces condensateurs dans des régions isolantes épaisses, par exemple la région isolante RIS56. Cette disposition permet en outre comme on va le voir ci-après de surélever les condensateurs CDS par rapport au niveau de métal M5. Ainsi, à titre indicatif, comme illustré sur les figures 3 à 6, la hauteur de chaque condensateur peut être de l'ordre de 5000 Angstrôms. Sur les figures 3 à 6 figures, et à des fins de simplification, on a désigné globalement l'ensemble des lignes de bits par les références BLT et BLC ainsi que les lignes de mots par les références WL,. Par ailleurs, compte tenu de l'architecture entrecroisée et superposée des lignes de bits et des lignes de mots, les différentes pistes représentées peuvent être soit une ligne de bits BLT ou une ligne de bits BLC ou bien une ligne de mots affectée à une cellule n ou une ligne de mots affectée à une cellule adjacente. Enfin, l'ensemble des lignes électriquement conductrices additionnelles, c'est-à-dire les lignes de bits globales ont été référencées par la référence GBLp, GBLp+1, GBLp+z et GBLp+3. On retrouve bien sur ces figures 3 à 6 une structure superposée des lignes de bits et des lignes de mots. Par ailleurs, une ligne de bits globale se superpose à une ligne de bits et les électrodes inférieures des condensateurs sont reliées à la source des transistors par les empilements de vias et de portions de pistes métalliques qui s'étendent entre les lignes de bits et les lignes de mots. On notera que les condensateurs CDS sont surélevés par rapport au niveau de métal sous-jacent M5 au sein duquel sont réalisées les lignes de bits globales. Cette surélévation s'effectue par exemple par l'intermédiaire de vias auxiliaires métalliques VX tels que ceux décrits en référence à la figure 1, ménagés dans une couche d'oxyde de silicium séparée de la couche d'oxyde de silicium dans laquelle sont réalisés les condensateurs par la couche de nitrure de silicium CH56. REVENDICATIONS1. Circuit intégré (CI) comprenant un élément (CDS) disposé dans une région isolante (RIS56) adjacente à un niveau de métallisation en cuivre (M5) et comportant une couche barrière (CH) au contact du niveau de métallisation (M5), ledit élément (CDS) étant électriquement connecté à et espacé par rapport à une ligne en cuivre (LCU) dudit niveau de métallisation (M5) au moyen d'une liaison électrique (VX, VX1) traversant ladite couche barrière (CH) et comprenant un matériau électriquement conducteur différent du cuivre en contact direct avec ladite ligne en cuivre (LCU). 2. Circuit intégré (CI) selon la revendication 1, dans lequel l'élément est un condensateur (CDS) métal-isolant-métal possédant une électrode (INF) électriquement connectée et espacée de ladite ligne en cuivre (LCU) au moyen de ladite liaison électrique (VX). 3. Circuit intégré (CI) selon la revendication 2, dans lequel le condensateur (CDS) est un condensateur d'un point-mémoire DRAM. 4. Circuit intégré (CI) selon l'une quelconque des revendications précédentes, dans lequel ledit matériau électriquement conducteur est choisi dans le groupe composé par le nitrure de tantale, le tungstène et le nitrure de titane. 5. Circuit intégré (CI) selon la revendication 4, dans lequel ledit matériau électriquement conducteur est du nitrure de tantale. 6. Circuit intégré (CI) selon l'une quelconque des revendications précédentes, dans lequel la liaison électrique (VX) est formée en totalité par ledit matériau électriquement conducteur. 7. Circuit intégré (CI) selon l'une quelconque des revendications 1 à 5, dans lequel la liaison électrique (VX1) comporte du cuivre au moins partiellement encapsulé dans une couche dudit matériau électriquement conducteur. 8. Circuit intégré (CI) selon l'une quelconque des revendications précédentes, comprenant un dispositif de mémoire du type DRAM comportant un point-mémoire, incluant un transistor (TRi)possédant une première électrode (El), une deuxième électrode (E2) et une électrode de commande, et un condensateur (CDS) formant ledit élément et couplé à ladite première électrode (El) par l'intermédiaire d'au moins ladite liaison électrique (VX) et ladite ligne en cuivre (LCU), et au moins une première ligne électriquement conductrice (BL) couplée à la deuxième électrode (E2) et au moins une deuxième ligne électriquement conductrice (WL) couplée à l'électrode de commande, lesdites lignes électriquement conductrices (BL, WL) étant disposées entre le transistor (TRi) et le condensateur (CDS). 9. Circuit intégré (CI) selon la revendication 8, dans lequel le dispositif de mémoire comprend une matrice de points-mémoires du type DRAM, un ensemble de premières lignes (BL) électriquement conductrices couplées aux deuxièmes électrodes (E2) des transistors des points-mémoires, un ensemble de deuxièmes lignes électriquement conductrices (WL) couplées aux électrodes de commande des transistors des points-mémoires, tous ces ensembles de ligne étant respectivement réalisés au sein de niveaux de métal différents (Ml-M4), et les condensateurs (CDS) des points-mémoires sont réalisés au dessus de tous ces ensembles de lignes électriquement conductrices. 10. Circuit intégré (CI) selon la revendication 9, dans lequel le dispositif de mémoire comprend en outre un ensemble de lignes additionnelles électriquement conductrices (GBL), cet ensemble de lignes additionnelles (GBL) étant réalisé dans au moins un niveau de métal (M5) situé au dessus de ceux contenant les ensembles de premières et de deuxièmes lignes, les condensateurs (CDS) des points-mémoires étant respectivement connectés à et surélevés par rapport à des lignes en cuivre (LCU) réalisées au même niveau que l'ensemble des lignes additionnelles électriquement conductrices (GBL).30