Brevet FR2974235A1 — publié le 20121019

B 11-0252FR 1 Procédé d'élaboration de cellules pré-caractérisées et procédé de réalisation de circuits intégrés comprenant de telles cellules L'invention concerne la réalisation de circuits intégrés et plus particulièrement la conception et la réalisation de cellules pré-caractérisées (« standard cells » en langue anglaise) faisant partie de ces circuits intégrés. L'invention concerne notamment la réalisation des niveaux de métallisation de telles cellules pré-caractérisées. Actuellement, on utilise des procédés de photolithographie pour réaliser les niveaux de métallisation des circuits intégrés. Généralement ces procédés utilisent une étape de gravure par laser sur silicium. En particulier, lors de réalisation des circuits intégrés comportant des transistors ayant une largeur de grille de 40 nm, la résolution de la photolithographie utilisée est d'environ 80 nm. Lorsqu'on souhaite réaliser des niveaux de métallisation pour des circuits intégrés à base de transistors ayant des largeurs de grilles inférieures, comme par exemple 32 nm, 28 nm, ou 22 nm, les techniques classiques de photolithographie sont limitées en résolution et ne permettent plus de réaliser de tels circuits. Actuellement, pour réaliser des circuits intégrés à base de transistors ayant des largeurs de grille inférieures à 40 nm, on utilise une technique de multiple-motifs, en particulier une technique de double-motifs. La technique de double-motifs comprend deux étapes de photolithographie, dans laquelle on réalise, au cours de chaque étape une partie des niveaux de métallisation souhaités. Les niveaux de métallisation sont réalisés à l'aide de masques. Un masque permet de réaliser les différentes parties, ou motifs, d'un même niveau, par exemple les lignes d'alimentation des transistors et les pistes destinées à relier les points de connexion des transistors. Au cours d'une première étape de photolithographie, on réalise une première partie des niveaux de métallisation, à partir d'un premier masque, dont les motifs sont espacés entre eux d'une distance minimum d'environ 40 nm, c'est-à-dire avec une résolution de photolithographie de 80 nm (la résolution de la photolithographie correspond à la distance minimum qui sépare deux bords homologues de deux motifs d'un même masque). Puis, au cours de la deuxième étape de photolithographie, on réalise la deuxième partie des niveaux de métallisation, à partir d'un deuxième masque, avec la même résolution de photolithographie de 80 nm, mais où les motifs sont décalés, par rapport à ceux de la première étape, d'une distance inférieure à 40 nm. Ainsi, après avoir effectué les deux étapes de photolithographie, les niveaux de métallisation du circuit intégré sont espacés entre eux d'une distance minimum inférieure à 40 nm, par exemple 30 nm. Si ce procédé de photolithographie à double-motifs permet d'augmenter la résolution de la gravure, il impose de déterminer au préalable les motifs des niveaux de métallisation adéquats pour chaque étape du procédé de photolithographie. Actuellement, on conçoit les circuits intégrés en plaçant par juxtaposition des cellules pré-caractérisées qui implémentent, chacune, une fonction électrique, par exemple une fonction logique « OU », « ET » ou « NAND », bien connue de l'homme du métier. Mais lorsqu'on place deux cellules l'une à côté de l'autre, la distance qui sépare les niveaux de métallisation destinés à être réalisés au cours d'une même étape de photolithographie peut être inférieure à 40 nm. Dans ce cas on ne peut plus réaliser ces cellules, on dit alors qu'il y a un conflit des conditions d'espacement des niveaux de métallisation. On peut résoudre ces conflits en ajoutant une cellule pré-caractérisée de séparation, par exemple un étage tampon ou « filler » en langue anglaise, entre les deux cellules. On peut également prévoir une distance de séparation au moins égale à la moitié de la résolution de la photolithographie aux bords latéraux de chaque cellule. Mais ces solutions créent des zones de pertes de silicium, c'est-à-dire des zones de silicium du circuit intégré qui ne comprennent pas de fonction électrique. En outre la taille des circuits intégrés augmente fortement. Selon un mode de mise en oeuvre, on propose donc une élaboration ou conception d'un ensemble (ou bibliothèque) de cellules pré-caractérisées adaptées qui permettent de pallier certains au moins des inconvénients cités ci-avant. Selon un mode de mise en oeuvre, on propose également un procédé de réalisation de circuits intégrés à l'aide de telles cellules pré-caractérisées. Selon un aspect, il est proposé un procédé d'élaboration (ou conception) d'au moins un ensemble de plusieurs cellules pré- caractérisées implémentant toutes la même fonction électrique. Cette fonction électrique peut être une fonction logique (porte OU, ET, NON ET, ...) ou bien toute autre fonction électrique non nécessairement logique (amplification, comparaison, ...). Chaque cellule pré-caractérisée a au moins deux rails d'alimentation s'étendant selon une première direction, deux bords latéraux s'étendant selon une deuxième direction différente de la première, et comprend au moins un niveau de métallisation destiné à être obtenu par une technique de multiple-motifs utilisant au moins deux étapes de photolithographie. Le procédé comprend en outre pour chaque cellule pré-caractérisée de l'ensemble, une élaboration ou conception dudit au moins un niveau de métallisation comportant le long du premier bord latéral de la cellule uniquement des parties destinées à être obtenues au cours d'une même étape de photolithographie, et comportant le long du deuxième bord latéral de la cellule uniquement des parties destinées à être obtenues au cours d'une même étape de photolithographie. Les deux étapes de photolithographie respectivement associées aux deux bords latéraux peuvent être identiques ou différentes. Ainsi, on minimise les zones de perte de silicium lors de la juxtaposition de ces cellules pré-caractérisées pour réaliser le circuit intégré souhaité. Ces cellules sont particulièrement adaptées pour éviter de modifier la conception du circuit et notamment éviter de propager les conflits des conditions d'espacement des niveaux de métallisation à tout le circuit lors de la juxtaposition des cellules. Le procédé peut comprendre, pour ledit au moins un ensemble, une élaboration d'au moins une première cellule pour laquelle ledit au moins un niveau de métallisation comporte le long du premier bord latéral uniquement des parties destinées à être obtenues au cours d'une première étape de photolithographie et comporte le long du deuxième bord latéral uniquement des parties destinées à être obtenues au cours d'une deuxième étape de photolithographie. Le procédé peut également comprendre, pour ledit au moins un ensemble, une élaboration d'au moins une deuxième cellule pour laquelle ledit au moins un niveau de métallisation comporte le long du premier bord latéral uniquement des parties destinées à être obtenues au cours de la deuxième étape de photolithographie et comporte le long du deuxième bord latéral uniquement des parties destinées à être obtenues au cours de la première étape de photolithographie. Le procédé peut en outre comprendre, pour ledit au moins un ensemble, une élaboration d'au moins une troisième cellule pour laquelle ledit au moins un niveau de métallisation comporte le long des deux bords latéraux uniquement des parties destinées à être obtenues au cours d'une même étape de photolithographie. Selon un mode de mise en oeuvre, le procédé comprend pour toutes les cellules pré-caractérisées, une élaboration du premier rail d'alimentation destiné à être obtenu au cours d'une première étape de photolithographie, et une élaboration du deuxième rail d'alimentation destiné à être obtenu au cours d'une deuxième étape de photolithographie. En variante, les deux rails d'alimentation peuvent être réalisés lors de la même étape de photolithographie. Quelle que soit la variante, on évite ainsi d'utiliser des étapes de photolithographie différentes pour réaliser un même rail d'alimentation pour le circuit intégré. On empêche alors que le rail d'alimentation d'une cellule se rapproche d'un niveau de métallisation de la cellule adjacente d'une distance inférieure à la résolution de la photolithographie, lorsque ce rail d'alimentation et ce niveau de métallisation sont destinés à être réalisés au cours de la même étape de photolithographie. Le procédé peut comprendre une élaboration de plusieurs ensembles de cellules pré-caractérisées, les différents ensembles étant associés à des fonctions électriques différentes. Selon un autre aspect, il est proposé un procédé de réalisation d'un circuit intégré comportant plusieurs cellules pré-caractérisées respectivement associées à plusieurs ensembles élaborés selon le procédé défini ci-avant, dont certaines d'entre elles sont destinées à être placées côte à côte. Le procédé comprend pour une première cellule désirée et une deuxième cellule désirée ayant deux bords latéraux devant être placés mutuellement en regard, une vérification de la possibilité de choisir respectivement dans l'ensemble associé à la première cellule désirée et dans l'ensemble associé à la deuxième cellule désirée, deux cellules présentant le long des bords latéraux devant être placés mutuellement en regard, uniquement des parties dudit au moins un niveau de métallisation destinées à être obtenues au cours de deux étapes de photolithographie différentes, et si la vérification est valide, une réalisation du circuit intégré comportant les deux cellules choisies placées côte à côte, et dans le cas contraire une réalisation du circuit intégré comportant l'une quelconque des cellules de l'ensemble associé à la première cellule désirée et l'une quelconque des cellules de l'ensemble associé à la deuxième cellule désirée et une cellule de séparation placée entre les deux cellules. Ainsi, on minimise les zones de perte de silicium lors de la réalisation du circuit intégré. D'autres avantages et caractéristiques apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre de l'invention, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 3, illustrent de façon schématique des cellules pré-caractérisées élaborées selon plusieurs modes de mise en oeuvre de l'invention ; - les figures 4 et 5 illustrent de façon schématique des circuits intégrés réalisés selon des modes de mise en oeuvre de l'invention ; - la figure 6, illustre de façon schématique les principales étapes d'un procédé de réalisation d'un circuit intégré selon l'invention. Sur la figure 1, on a représenté schématiquement une cellule pré-caractérisée 1. Une cellule pré-caractérisée implémente une fonction électrique telle qu'une fonction logique « OU », « ET » ou « NON ET », bien connue de l'homme du métier, ou de façon non limitative une fonction électrique plus complexe. La cellule 1 dont on suppose ici, par exemple, qu'elle implémente une fonction logique « OU », a une forme sensiblement rectangulaire et comprend un niveau de métallisation 2 ayant plusieurs parties ou motifs. Ces motifs sont généralement orientés verticalement, ou horizontalement, mais on peut envisager d'autres orientations possibles, par exemple de façon oblique. Les motifs sont espacés entre eux d'une distance minimum dl inférieure à la moitié de la résolution de la photolithographie. Actuellement, une distance minimale est nécessaire entre les niveaux de métallisation. Cette distance minimale est liée à la quantité requise de diélectrique située entre deux niveaux de métallisation pour empêcher les claquages de diélectrique en fonction du temps (TDDB, ou « Time Dependent Dielectric Breakdown » en langue anglaise). Ainsi, la distance minimum dl entre deux motifs doit également être supérieure à la distance minimale requise pour empêcher ces claquages. Dans un mode de mise en oeuvre, on utilise une résolution égale à 80 nm et la distance minimum dl est égale à 30 nm. On a représenté en hachuré des premiers motifs, notés du type 2a, destinés à être réalisés au cours d'une première étape de photolithographie, et on a représenté en non-hachuré des deuxièmes motifs, notés du type 2b, destinés à être réalisés au cours d'une deuxième étape de photolithographie. Lors de l'élaboration ou la conception de la cellule pré-caractérisée 1, on doit respecter les conditions d'espacement des niveaux de métallisation. Ces conditions d'espacement sont les suivantes : - les motifs d'un même type, respectivement 2a, 2b, sont tous espacés entre eux d'une distance minimum d2 au moins égale à la moitié de la résolution de la photolithographie ; et - la distance minimum dl qui sépare un niveau de métallisation du type 2a avec un niveau de métallisation du type 2b est au moins supérieure à la distance minimale de protection contre les TDDB. La cellule 1 comprend à sa périphérie, un bord supérieur 3, un bord inférieur 4, un bord latéral gauche 5 et un bord latéral droit 6. La cellule 1 comprend en outre deux rails d'alimentation 3a, 4a situés respectivement le long du bord supérieur 3 et le long du bord inférieur 4 de la cellule 1. Les deux rails d'alimentation 3a, 4a peuvent, par exemple, être destinés à être réalisés au cours d'une même étape de photolithographie, comme illustré sur la figure 1. Selon d'autres modes de mise en oeuvre, le premier rail 3a est du type 2a et le deuxième rail 4a est du type 2b, ou inversement. La cellule 1 comprend également des motifs 7 situés le long du bord latéral gauche 5 et des motifs 8 situés le long du bord latéral droit 6. De manière générale, les motifs 7 situés le long du bord latéral gauche 5 sont destinés à être réalisés au cours d'une même étape de photolithographie, et ceux 8 situés le long du bord latéral droit 6 sont également destinés à être réalisés au cours d'une même étape de photolithographie. D'autres élaborations ou conception de la cellule 1 sont possibles. Par exemple, les motifs 7,8 peuvent être, soit tous réalisés au cours de la première étape de photolithographie, soit tous réalisés au cours de la deuxième étape de photolithographie. On peut encore réaliser les motifs 7 au cours de la première étape de photolithographie et les motifs 8 au cours de la deuxième étape de photolithographie, ou inversement comme illustré sur la figure 1. Ainsi on peut élaborer ou concevoir quatre cellules ayant la même fonction électrique, mais des motifs de types différents. C'est le cas par exemple pour la cellule pré-caractérisée 10 illustrée schématiquement sur la figure 2. Cette cellule 10 possède la même fonction électrique que celle de la cellule décrite à la figure 1. Cette cellule 10 comprend un niveau de métallisation 13 différent de celui de la cellule 1. En particulier, la cellule 10 comprend des motifs 11 situés le long du bord latéral gauche 5 du type 2a et des motifs 12 situés le long du bord latéral droit 6 du type 2b. On note que le bord gauche 5 comprend des motifs du type 2a à la différence du bord gauche 5 de la cellule 1 qui comprend des motifs du type 2b. Les cellules 1 et 10 font donc partie d'un ensemble de cellules possibles associées à une fonction logique « OU ». Ainsi, on peut réaliser un ensemble de cellules pré-caractérisées correspondant à une même fonction électrique, et qui peuvent avoir des motifs situés le long de leur bord latéral gauche, qui sont soit des motifs destinés à être réalisés au cours de la première étape de photolithographie, soit des motifs destinés à être réalisés au cours de la deuxième étape de photolithographie. Ceci offre la possibilité de juxtaposer dans un circuit intégré au moins une première cellule ayant une certaine fonction électrique avec une deuxième cellule, quel que soit le type du motif placé le long d'un bord de la deuxième cellule qui est en regard de la première cellule. Sur la figure 3, on a représenté schématiquement une cellule pré-caractérisée 20 qui implémente une fonction électrique différente de celle de la cellule 1, par exemple une fonction logique « ET ». Les éléments de la figure 3 analogues ou ayant des fonctions analogues à celles illustrées sur la figure 1 portent les mêmes références que celles de la figure 1. On peut noter que le niveau de métallisation 23 de la cellule 20, c'est-à-dire compris entre les deux rails d'alimentation 3a, 4a, est différent par rapport au niveau de métallisation 2 de la cellule 1. Par ailleurs, les motifs 21 situés le long du bord 5 et les motifs 22 situés le long du bord 6 sont destinés à être réalisés au cours de la deuxième étape de photolithographie. On se réfère maintenant plus particulièrement aux figures 4 à 6 pour illustrer un exemple de réalisation d'un circuit intégré. La réalisation du circuit intégré comporte notamment une juxtaposition de cellules pré-caractérisées pour former ledit circuit. On suppose maintenant que l'on souhaite réaliser dans une partie du circuit intégré une juxtaposition d'une fonction logique « OU » et d'une fonction logique « ET ». Dans une première étape S21 (figure 6), on recherche dans l'ensemble de cellules associées à la fonction logique « OU » et dans l'ensemble de cellules associées à la fonction logique « ET », s'il est possible de trouver deux cellules ne présentant pas de conflit d'espacement. C'est le cas par exemple pour la cellule 1 de la figure 1 et de la cellule 20 de la figure 3, qui lorsqu'elles sont juxtaposées (figure 4, circuit intégré 30), respectent les conditions d'espacement, alors que cela n'aurait pas été le cas si l'on avait choisi la cellule 10 à la place de la cellule 20 (figure 5 et circuit intégré 40). En effet, sur la figure 4, les conditions d'espacement des niveaux de métallisation sont respectées entre les bords latéraux 5,6 des cellules qui sont placés mutuellement en regard. Dans le circuit intégré 30, les motifs 8 situés le long du bord 6 de la cellule 1 et les motifs 21 situés le long du bord 5 de la cellule 20 sont de types différents. En outre, les motifs 8,21 sont séparés d'une distance minimum dl qui est au moins supérieure à la distance minimale de protection contre les TDDB. Les conditions d'espacement étant donc respectées, on peut alors réaliser le circuit 30 à partir d'une première étape de photolithographie dans laquelle on réalise les motifs du type 2a et d'une deuxième étape de photolithographie dans laquelle on réalise les motifs du type 2b (étape S22, figure 6). Sur la figure 5, les motifs 8 situés le long du bord 6 de la cellule 1 et les motifs 11 situés le long du bord 5 de la cellule 10 sont du même type. Les conditions d'espacement ne sont donc pas respectées. Dans le cas où l'on souhaite juxtaposer deux cellules pré-caractérisées implémentant deux fonctions logiques différentes, par exemple une fonction logique « OU » et une fonction logique « NON ET », et qu'il n'est pas possible de trouver dans les ensembles respectifs des deux cellules, deux cellules vérifiant les conditions d'espacement, alors on choisit l'une quelconque des cellules et on place une cellule de séparation 41 entre les deux cellules choisies (étape S23, figure 6). La cellule de séparation 41 est par exemple une zone de silicium qui permet d'augmenter la distance entre les bords latéraux des cellules situés mutuellement en regard, de manière à respecter les conditions d'espacement. En effet, en plaçant une cellule de séparation 41 entre les deux cellules 1,10, les motifs 8,11 des cellules qui sont situés mutuellement en regard sont espacés entre eux d'une distance minimum d2 au moins égale à la moitié de la résolution de la photolithographie. Grâce à la cellule de séparation 41, les conditions d'espacement sont respectées, et on peut alors réaliser un circuit 40 à partir d'une première étape de photolithographie dans laquelle on réalise les motifs du type 2a et d'une deuxième étape de photolithographie dans laquelle on réalise les motifs du type 2b. On peut, grâce à ce procédé, augmenter le nombre de cellules pré-caractérisées dans un circuit intégré donné. On peut avantageusement utiliser une technique de triple- motifs pour augmenter encore la résolution de la photolithographie. REVENDICATIONS1. Procédé d'élaboration d'au moins un ensemble de plusieurs cellules pré-caractérisées implémentant toutes la même fonction électrique, chaque cellule pré-caractérisée (1,20) ayant au moins deux rails d'alimentation (3a,4a) s'étendant selon une première direction, deux bords latéraux (5,6) s'étendant selon une deuxième direction différente de la première, et comprenant au moins un niveau de métallisation (2,23) destiné à être obtenu par une technique de multiple-motifs utilisant au moins deux étapes de photolithographie, le procédé comprenant pour chaque cellule pré-caractérisée de l'ensemble, une élaboration dudit au moins un niveau de métallisation comportant le long du premier bord latéral (5) de la cellule uniquement des parties (7,21) destinées à être obtenues au cours d'une même étape de photolithographie, et comportant le long du deuxième bord latéral (6) de la cellule uniquement des parties (8,22) destinées à être obtenues au cours d'une même étape de photolithographie. 2. Procédé selon la revendication 1, comprenant, pour ledit au moins un ensemble, une élaboration d'au moins une première cellule (10) pour laquelle ledit au moins un niveau de métallisation (13) comporte le long du premier bord latéral (5) uniquement des parties (11) destinées à être obtenues au cours d'une première étape de photolithographie et comporte le long du deuxième bord latéral (6) uniquement des parties (12) destinées à être obtenues au cours d'une deuxième étape de photolithographie. 3. Procédé selon la revendication 2, comprenant, pour ledit au moins un ensemble, une élaboration d'au moins une deuxième cellule (1) pour laquelle ledit au moins un niveau de métallisation (2) comporte le long du premier bord latéral (5) uniquement des parties (7) destinées à être obtenues au cours de la deuxième étape de photolithographie et comporte le long du deuxième bord latéral (6) uniquement des parties (8) destinées à être obtenues au cours de la première étape de photolithographie. 4. Procédé selon la revendication 3, comprenant, pour ledit au moins un ensemble, une élaboration d'au moins une troisième cellule (20) pour laquelle ledit au moins un niveau de métallisation (23) comporte le long des deux bords latéraux (5,6) uniquement des parties (21,22) destinées à être obtenues au cours d'une même étape de photolithographie. 5. Procédé selon l'une des revendications 1 à 4, comprenant, pour toutes les cellules pré-caractérisées (1, 10, 20), une élaboration du premier rail d'alimentation (3a) destiné à être obtenu au cours d'une première étape de photolithographie, et une élaboration du deuxième rail d'alimentation (4a) destiné à être obtenu au cours d'une deuxième étape de photolithographie. 6. Procédé selon l'une des revendications 1 à 4, comprenant, pour toutes les cellules pré-caractérisées (1, 10, 20), une élaboration des rails d'alimentation (3a, 4a) destinés à être obtenus au cours d'une même étape de photolithographie. 7. Procédé selon l'une des revendications 1 à 6, comprenant une élaboration de plusieurs ensembles de cellules pré-caractérisées, les différents ensembles étant associés à des fonctions électriques différentes. 8. Procédé de réalisation d'un circuit intégré comportant plusieurs cellules pré-caractérisées respectivement associées à plusieurs ensembles selon l'une des revendications 1 à 7, dont certaines d'entre elles sont destinées à être placées côte à côte, comprenant pour une première cellule désirée et une deuxième cellule désirée ayant deux bords latéraux devant être placés mutuellement en regard (S20), une vérification (S21) de la possibilité de choisir respectivement dans l'ensemble associé à la première cellule désirée et dans l'ensemble associé à la deuxième cellule désirée, deux cellules présentant le long des bords latéraux devant être placés mutuellement en regard, uniquement des parties dudit au moins un niveau de métallisation destinées à être obtenues au cours de deux étapes de photolithographie différentes, et si la vérification est valide, une réalisation (S22) du circuit intégré comportant les deux celluleschoisies placées côte à côte, et dans le cas contraire une réalisation (S23) du circuit intégré comportant l'une quelconque des cellules de l'ensemble associé à la première cellule désirée et l'une quelconque des cellules de l'ensemble associé à la deuxième cellule désirée et une cellule de séparation placée entre les deux cellules.