Brevet FR2973569A1 — publié le 20121005

B 10-5461 FR 1 Procédé de fabrication d'un circuit intégré comportant au moins un composant haute fréquence et circuit intégré correspondant L'invention concerne les circuits intégrés et plus particulièrement les circuits intégrés comportant des composants haute fréquence tels que des guides d'ondes coplanaires ou des transistors MOSFET haute fréquence. Les guides d'ondes coplanaires (« Coplanar Waveguide : CPW » en langue anglaise) comprennent généralement une ligne conductrice disposée entre deux lignes de masse, et permettent de relier électriquement des composants tels que des antennes fonctionnant sous des fréquences par exemple de l'ordre de plusieurs dizaines de gigahertz. Lors du passage d'un signal haute fréquence dans un tel guide d'onde, des pertes peuvent entrainer une atténuation du signal. Ces pertes sont notamment dues à la résistance et à l'inductance de la ligne ainsi qu'aux couplages capacitifs formés avec le substrat et à la conductance permettant un retour vers la masse. Afin de réduire ces pertes, il a été proposé dans le document « H.S. Gamble et al, IEEE Microwave and guided wave letters, vol. 9, n°10, October 1999 », de fabriquer ces guides d'ondes coplanaires en utilisant des lignes métalliques sur des substrats de silicium à haute résistivité. On obtient ainsi une baisse de la conductance entre la ligne conductrice et les lignes de masse. La diffusion des matériaux métalliques, par exemple l'or ou le cuivre, dans le silicium, et la possibilité pour les charges figées dans une couche de passivation, disposée au contact des lignes conductrices, d'induire une couche de conduction dans le substrat entre le signal et la masse, sont les inconvénients de cette solution. I1 a également été proposé de superposer les lignes conductrices des guides d'ondes coplanaires avec des lignes isolantes, par exemple de dioxyde de silicium (SiO2), sur un substrat de silicium à haute résistivité. Cette solution a pour inconvénient de former des couplages capacitifs entre les lignes conductrices et le substrat. Par ailleurs, des charges figées dans une couche de passivation, disposée au contact des lignes conductrices, peuvent également induire une couche conductrice au sein du substrat de silicium à haute résistivité, entre les zones sous-jacentes aux lignes conductrices. I1 a également été proposé de former les lignes conductrices des guides d'onde coplanaire sur une couche isolante, disposée sur une couche de silicium polycristallin, elle-même disposée sur un substrat de silicium à haute résistivité. Cette solution permet de capter, au sein de la couche de silicium polycristallin, les charges qui circulent sous la couche isolante. Par ailleurs, les transistors MOSFET destinés aux applications haute fréquence sont également soumis aux mêmes contraintes liées aux pertes. Ces transistors sont également disposés sur des couches isolantes, par exemple sur des plaque de silicium sur isolant (« Silicon On Insulator : SOI » en langue anglaise), et des couplages capacitifs peuvent apparaitre entre les zones actives de ces transistors et le substrat. Des zones de conduction peuvent également apparaitre au sein des substrats sous les transistors, à l'interface entre l'isolant et le substrat. Enfin, des pertes peuvent également apparaitre lors du fonctionnement d'inductances destinées aux applications haute fréquence. Selon un mode de mise en oeuvre et de réalisation, il est proposé de réduire les pertes des composants haute fréquence réalisés dans et/ou sur un substrat du type SOI (Silicium sur isolant), en particulier les guides d'ondes coplanaires et les transistors MOSFET. Selon un aspect, il est proposé un procédé de fabrication d'un circuit intégré comportant au moins un composant haute fréquence, comprenant les étapes suivantes : - formation d'une couche isolante sur une première face d'une première plaque de silicium ; - formation d'une pluralité de cavités débouchant sur une première face d'une deuxième plaque de silicium ; - assemblage de la première plaque recouverte de la couche isolante et de la deuxième plaque de façon à positionner les cavités au voisinage de la couche isolante ; - retrait d'une partie de la première plaque de façon à laisser subsister une couche résiduelle de silicium sur la couche isolante ; - formation dudit composant haute fréquence dans et/ou au dessus de la couche résiduelle de silicium, au dessus de certaines au moins des cavités. On obtient ainsi un composant haute fréquence disposé sur une couche isolante, elle-même disposée sur une pluralité de cavités empêchant la circulation de charges sous le composant. Les pertes sont ainsi réduites. La formation des cavités permet donc d'améliorer le fonctionnement des composants à haute fréquence réalisés dans et/ou au dessus de la couche résiduelle de silicium. Les cavités peuvent se situer uniquement localement sous le composant haute fréquence, ou bien pour certaines d'entre elles sous le composant et pour certaines d'entre elles décalées latéralement par rapport au composant. Avantageusement, la formation du composant haute fréquence est précédée d'une réalisation de tranchées d'isolation dans la couche résiduelle de silicium s'étendant jusqu'à la couche isolante, disposées sous ou à côté dudit composant haute fréquence. Ces tranchées d'isolation, par exemple réalisées de manière analogue aux tranchées d'isolation peu profondes (« Shallow Trench Isolation : STI » en langue anglaise), permettent d'empêcher le couplage capacitif entre un composant haute fréquence disposée au dessus de la couche résiduelle de silicium, et l'on peut ainsi limiter d'avantage les pertes. Pour un composant réalisé dans la couche résiduelle de silicium, les tranchées d'isolation permettent d'obtenir une isolation latérale entre les composants. Ledit assemblage comporte de préférence un assemblage de la première face de la première plaque recouverte de la couche isolante et de la première face de la deuxième plaque. En d'autres termes, la couche isolante de la première plaque recouvre alors directement les cavités de la deuxième plaque. Cela étant il serait possible de recouvrir les cavités d'une couche isolante additionnelle avant assemblage, ce qui conduirait à un assemblage isolant contre isolant. Avantageusement, ladite étape de retrait comprend une formation d'une ligne de cassure dans la première plaque et une cassure de la première plaque selon la ligne de cassure après assemblage des deux plaques. Par exemple, on peut implanter des atomes d'hydrogène à travers la couche isolante, de manière à former des bulles selon le profil d'implantation des atomes pour former ladite ligne de cassure. Ainsi, le retrait peut être mis en oeuvre par une étape d'un procédé « Smart Cut » bien connu de l'homme du métier. Le composant haute fréquence peut être un guide d'onde coplanaire ou un transistor MOSFET ou une inductance. La formation de tels composants dans et/ou sur la couche résiduelle de silicium est particulièrement avantageuse et permet de réduire les pertes, en isolant les différentes lignes conductrices des guides d'ondes coplanaires, ou en isolant les régions actives des transistors MOSFET. Les défauts de fonctionnement de ces composants tels que les non-linéarités sont également évités par leur formation dans et/ou sur la couche résiduelle de silicium. Avantageusement, la deuxième plaque comporte du silicium à haute résistivité. Selon un autre aspect, il est proposé un circuit intégré, comportant un substrat de silicium, une couche supérieure de silicium plus mince que le substrat de silicium, une couche isolante disposée entre le substrat de silicium et la couche supérieure de silicium, au moins un composant haute fréquence disposé dans et/ou au dessus de la couche supérieure de silicium, et une pluralité de cavités ménagées dans le substrat de silicium sous la couche isolante, dont certaines au moins sont situées sous le composant haute fréquence. Les cavités sont de préférence en contact avec la couche isolante. Le circuit intégré peut comprendre des tranchées d'isolation dans la couche résiduelle de silicium s'étendant jusqu'à la couche isolante, disposées sous ou à côté dudit composant haute fréquence. Avantageusement, ledit composant haute fréquence est un guide d'ondes coplanaire ou un transistor MOSFET ou une inductance. Le substrat de ladite plaque de silicium sur isolant peut être un substrat de silicium à haute résistivité. D'autres avantages et caractéristiques de l'invention apparaîtront à l'étude de la description détaillée de modes de mise en oeuvre et de réalisation, pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : - les figures 1 à 4 illustrent différentes étapes d'un mode de mise en oeuvre d'un procédé selon l'invention ; - les figures 5a et 5b illustrent deux modes de réalisation d'un circuit intégré selon l'invention. Sur la figure 1, on a représenté une première plaque de silicium Pl et une deuxième plaque de silicium P2. Avantageusement, la deuxième plaque de silicium P2 peut comprendre du silicium à haute résistivité, c'est-à-dire ayant une résistivité supérieure à 300 ohms par centimètre, par exemple de l'ordre de 1000 ohms par centimètre. Sur une première face F11 de la première plaque, on forme une couche isolante ISO. Cette couche isolante ISO peut être formée par exemple par croissance ou dépôt de dioxyde de silicium (SiO2). L'épaisseur de la couche ISO allant par exemple de la centaine de nanomètres jusqu'à plusieurs micromètres. La formation de la couche ISO est suivie d'une implantation d'atomes d'hydrogène, dans la plaque Pl à travers la couche isolante ISO, de manière à obtenir un profil d'implantation ou une ligne de cassure IMP disposé sensiblement en dessous de la couche ISO. Sur une première face F12 de la plaque P2, on forme une pluralité de cavités CV lors d'une étape de gravure classique (figure 2). Ces cavités CV ont par exemple des dimensions (largeur et profondeur) de l'ordre de plusieurs centaines de nanomètres. La première face de la première plaque Pl, recouverte de la couche ISO, est ensuite assemblée avec la première face F12 de la deuxième plaque P2 (figure 3). Cette étape peut par exemple comprendre une étape de collage direct (encore appelé collage moléculaire), c'est-à-dire une étape de collage sans apport de matière adhésive, par mise en contact des faces à assembler. Les cavités CV sont alors disposées sous la couche isolante ISO et sont en contact avec cette couche ISO. Sur la figure 4, on a représenté un retrait d'une partie PAR de la première plaque Pl, de manière à laisser subsister une couche résiduelle RES de silicium sur la couche isolante ISO. L'épaisseur de cette couche résiduelle allant par exemple de la centaine de nanomètre jusqu'à plusieurs micromètres. Le retrait comprend ici une cassure de la première plaque Pl selon le profil d'implantation des atomes d'hydrogène IMP, par exemple une cassure du type de celle utilisée dans un procédé bien connu de l'homme du métier sous la dénomination « Smart Cut » et décrite notamment dans le brevet américain US 5882987. On obtient ainsi une plaque de silicium sur isolant, dont le substrat SB est un substrat de silicium à haute résistivité. Sur les figures 5a et 5b, on a représenté la plaque P2, après le retrait d'une partie de la plaque Pl. La couche isolante ISO peut être formée selon les étapes illustrées par les figures 1 à 4. Après une étape de planarisation par exemple par polissage mécano-chimique, des composants peuvent être réalisés dans et/ou sur la couche résiduelle de silicium RES. Sur la figure 5a, on a représenté un guide d'ondes coplanaire CPW comportant une ligne conductrice LC entourée de deux lignes de masse LM réalisées au sein d'une partie d'interconnexion ITX réalisée au dessus de la couche résiduelle de silicium RES et bien connue de l'homme du métier sous le vocable anglo-saxon de « Back End Of Line : BEOL ». Le guide d'ondes coplanaire CPW peut être réalisé par exemple au plus haut niveau de métallisation de la partie d'interconnexion ITX. L'atténuation d'un signal passant à travers la ligne LM est réduite, les cavités CV empêchant la circulation de charges sous la couche isolante ISO. Les couplages capacitifs sont également limités. Cela étant, il est particulièrement avantageux, avant la formation du guide d'ondes, de réaliser une tranchée d'isolation TIS disposée en dessous du guide d'ondes coplanaire CPW, dans la couche résiduelle RES et s'étendant jusqu'à la couche isolante ISO. La réalisation de cette tranchée d'isolation TIS peut être réalisée en utilisant la technique de réalisation des tranchées d'isolation peu profondes dite « Shallow Trench Isolation (STI) », habituellement utilisée dans les circuits intégrés. La tranchée d'isolation TIS permet d'empêcher tout couplage capacitif entre le guide d'ondes coplanaire CPW et la couche résiduelle de silicium RES. On obtient ainsi une réduction plus importante des pertes. Sur la figure 5b, on a représenté un transistor TR réalisé dans et sur la couche résiduelle de silicium. Le transistor TR est un transistor MOSFET destiné à des applications haute fréquence. Les cavités CV permettent ici de limiter la circulation des charges sous les zones actives ZA (source et drain) du transistor TR. Les pertes liées au substrat sont donc limitée. Afin d'obtenir une isolation suffisante entre des transistors adjacents, des tranchées d'isolation TIS sont avantageusement réalisées autour du transistor TR, selon la même technique que celle utilisée pour les tranchées TIS mentionnées ci-avant et situées sous le guide d'ondes coplanaire CPW. Bien entendu, d'autres composants peuvent être réalisés dans et/ou sur la couche de silicium résiduelle RES. On notera que les composants fonctionnant sous des fréquences élevées sont particulièrement avantagés. On pourra par exemple réaliser des inductances disposées dans la partie d'interconnexion ITX au dessus de tranchées d'isolation TIS. On obtient un circuit intégré comportant un guide d'ondes coplanaire ou un transistor MOSFET, disposé sur une plaque de silicium sur isolant, et ladite plaque de silicium sur isolant comporte une pluralité de cavités CV disposées en dessous de la couche d'oxyde enterré de ladite plaque de silicium, ici la couche ISO, et le substrat SB peut être un substrat de silicium à haute résistivité. Enfin, selon un aspect de l'invention, on peut réaliser au sein d'un même circuit intégré différents composants tels que des guides d'ondes coplanaires, des transistors MOSFET ou des inductances, ces composants étant disposés au dessus des cavités CV, avec préférentiellement des tranchées isolantes TIS telles que celles décrites ci-avant. REVENDICATIONS1. Procédé de fabrication d'un circuit intégré comportant au moins un composant haute fréquence, comprenant les étapes suivantes : - formation d'une couche isolante (ISO) sur une première face d'une première plaque de silicium (Pl) ; - formation d'une pluralité de cavités (CV) débouchant sur une première face d'une deuxième plaque de silicium (P2) ; - assemblage de la première plaque recouverte de la couche isolante (ISO) et de la deuxième plaque (P2) de façon à positionner les cavités au voisinage de la couche isolante (ISO) ; - retrait d'une partie (PAR) de la première plaque (Pl) de façon à laisser subsister une couche résiduelle de silicium (RES) sur la couche isolante (ISO) ; - formation dudit composant haute fréquence (TR, CPW) dans et/ou au dessus de la couche résiduelle de silicium (RES), au dessus de certaines au moins des cavités. 2. Procédé selon la revendication 1, dans lequel la formation du composant haute fréquence est précédée d'une réalisation de tranchées d'isolation (TIS) dans la couche résiduelle de silicium s'étendant jusqu'à la couche isolante (ISO), disposées sous ou à côté dudit composant haute fréquence. 3. Procédé selon la revendication 1 ou 2, dans lequel ledit assemblage comporte un assemblage de la première face de la première plaque recouverte de la couche isolante (ISO) et de la première face de la deuxième plaque. 4. Procédé selon l'une des revendications 1 à 3, dans lequel ladite étape de retrait comprend une formation d'une ligne de cassure (IMP) dans la première plaque et une cassure de la première plaque selon la ligne de cassure (IMP) après assemblage des deux plaques. 5. Procédé selon l'une quelconque des revendications précédentes, dans lequel ledit composant haute fréquence est un guided'ondes coplanaire (CPW) ou un transistor MOSFET (TR) ou une inductance. 6. Procédé selon l'une quelconque des revendications précédentes, dans lequel la deuxième plaque (P2) comporte du silicium à haute résistivité. 7. Circuit intégré, comportant un substrat de silicium (SB), une couche supérieure de silicium plus mince que le substrat de silicium, une couche isolante (ISO) disposée entre le substrat de silicium et la couche supérieure de silicium, au moins un composant haute fréquence disposé dans et/ou au dessus de la couche supérieure de silicium, et une pluralité de cavités (CV) ménagées dans le substrat de silicium sous la couche isolante, dont certaines au moins sont situées sous le composant haute fréquence. 8. Circuit intégré selon la revendication 7, dans lequel les cavités (CV) sont en contact avec la couche isolante (ISO). 9. Circuit intégré selon la revendication 7 ou 8, comprenant des tranchées d'isolation (TIS) dans la couche résiduelle de silicium s'étendant jusqu'à la couche isolante (ISO), disposées sous ou à côté dudit composant haute fréquence. 10. Circuit intégré selon l'une quelconque des revendications 7 à 9, caractérisé en ce que ledit composant haute fréquence est un guide d'ondes coplanaire (CPW) ou un transistor MOSFET (TR) ou une inductance. 11. Circuit intégré selon l'une quelconque des revendications 7 à 10, caractérisé en ce que le substrat de ladite plaque de silicium sur isolant est un substrat de silicium à haute résistivité.