Brevet FR2973943A1 — publié le 20121012

PROCEDES DE FORMATION DE STRUCTURES SEMI-CONDUCTRICES COLLEES COMPRENANT DEUX STRUCTURES SEMI-CONDUCTRICES TRAITEES OU PLUS SUPPORTEES PAR UN SUBSTRAT COMMUN, ET STRUCTURES SEMI-CONDUCTRICES FORMEES PAR CES PROCEDES Domaine technique [0001] Des modes de réalisation de la présente invention concernent généralement des procédés de formation de dispositifs à semi-conducteurs qui comprennent deux structures semi-conductrices ou plus collées à un substrat commun, et des dispositifs à semi-conducteurs formés par ces procédés. Contexte [0002] L'intégration tridimensionnelle (3D) de deux structures semi-conductrices ou plus peut produire un certain nombre d'avantages pour les applications microélectroniques. Par exemple, l'intégration tridimensionnelle de composants microélectroniques peut résulter en une amélioration de la performance électrique et de la consommation d'énergie tout en réduisant l'aire de l'empreinte du dispositif. Voir, par exemple, P. Garrou, et al « The Handbook of 3D Integration », Wiley-VCH (2008). [0003] L'intégration tridimensionnelle de structures semi-conductrices peut s'effectuer en fixant une puce semi-conductrice à une ou plusieurs puces semi-conductrices supplémentaires (c'est-à-dire, puce à puce (D2D)), une puce semi-conductrice à une ou plusieurs tranches semi-conductrices (c'est-à-dire, puce à tranche (D2W)), ainsi qu'une tranche semi-conductrice à une ou plusieurs tranches semi-conductrices supplémentaires (c'est-à-dire, tranche à tranche (W2W)), ou une combinaison de celles-ci. [0004] Souvent, les structures semi-conductrices individuelles (par exemple, les puces ou les tranches) peuvent être relativement minces et difficiles à manipuler avec un équipement pour traiter les structures semi-conductrices. Ainsi, les puces ou les tranches dites « de support » peuvent être collées aux structures semi-conductrices réelles qui comprennent dans celles-ci les composants actifs et passifs de dispositifs à semi-conducteurs fonctionnels. Les puces ou les tranches de support ne comprennent généralement pas les composants actifs ou passifs d'un dispositif à semi-conducteurs à former. Ces puces et tranches de support sont appelées ici « substrats supports ». Les substrats supports augmentent l'épaisseur globale des structures semi-conductrices et facilitent la manipulation des structures semi-conductrices (en fournissant un support structurel aux structures semi-conductrices relativement plus minces) par un équipement de traitement utilisé pour traiter les composants actifs et/ou passifs dans les structures semi-conductrices collées à ceux-ci qui comprendront les composants actifs et passifs d'un dispositif à semi-conducteurs à fabriquer sur celles-ci. Ces structures semi-conductrices qui comprendront finalement les composants actifs et/ou passifs d'un dispositif à semi-conducteurs à fabriquer sur celles-ci, ou qui comprendront finalement les composants actifs et/ou passifs d'un dispositif à semi-conducteurs à fabriquer sur celles-ci à la fin du procédé de fabrication, sont appelées ici « substrats de dispositif ». [0005] Les techniques de collage utilisées pour le collage d'une structure semi-conductrice à une autre structure semi-conductrice peuvent être classées de différentes manières, l'une selon qu'une couche de matériau intermédiaire est prévue entre les deux structures semi-conductrices pour les coller l'une à l'autre, et la seconde selon que l'interface de collage permet aux électrons (c'est-à-dire, au courant électrique) de traverser l'interface. Les procédés dits « de collage directe » sont des procédés dans lesquels une liaison chimique directe solide-solide est établie entre deux structures semi-conductrices pour les coller l'une à l'autre sans utiliser un matériau de collage intermédiaire entre les deux structures semi-conductrices pour les coller l'une à l'autre. Des procédés de collage direct métal-métal ont été développés pour coller un matériau métallique sur une surface d'une première structure semi-conductrice à un matériau métallique sur une surface d'une deuxième structure semi-conductrice. [0006] Les procédés de collage direct métal-métal peuvent également être classés par la plage de température dans laquelle chacun est effectué. Par exemple, certains procédés de collage direct métal-métal sont effectués à des températures relativement élevées, résultant en une fusion au moins partielle du matériau métallique au niveau de l'interface de collage. Ces procédés de collage direct peuvent être indésirables pour une utilisation dans le collage de structures semi-conductrices traitées qui comprennent une ou plusieurs structures de dispositif, étant donné que les températures relativement élevées peuvent affecter de manière négative les structures de dispositif précédemment formées. [0007] Les procédés de « collage par thermo-compression » sont des procédés de collage direct dans lesquels une pression est appliquée entre les surfaces de collage à des températures élevées entre deux cents degrés Celsius (200 °C) et environ cinq cent degrés Celsius (500 °C), et souvent entre environ trois cent degrés Celsius (300 °C) et environ quatre cents degrés Celsius (400 °C). [0008] Des procédés de collage direct supplémentaires ont été développés qui peuvent être effectués à des températures de deux cents degrés Celsius (200 °C) ou moins. Ces procédés de collage direct effectués à des températures de deux cents degrés Celsius (200 °C) ou moins sont appelés ici procédés de collage direct « à température ultra faible ». Les procédés de collage direct à température ultra faible peuvent être effectués en retirant soigneusement les impuretés superficielles et les composés superficiels (par exemple, des oxydes natifs), et en augmentant l'aire de contact étroit entre les deux surfaces à l'échelle atomique. L'aire de contact étroit entre les deux surfaces est généralement obtenue en polissant les surfaces de collage pour réduire la rugosité de surface jusqu'à des valeurs proches de l'échelle atomique, en appliquant une pression entre les surfaces de collage résultant en une déformation plastique, ou à la fois en polissant les surfaces de collage et en appliquant une pression pour atteindre cette déformation plastique. [0009] Certains procédés de collage direct à température ultra faible peuvent être effectués sans l'application d'une pression entre les surfaces de collage au niveau de l'interface de collage, bien qu'une pression puisse être appliquée entre les surfaces de collage au niveau de l'interface de collage dans d'autres procédés de collage direct à température ultra faible afin d'obtenir une résistance de collage appropriée au niveau de l'interface de collage. Les procédés de collage direct à température ultra faible dans lesquels une pression est appliquée entre les surfaces de collage sont souvent appelés dans l'art procédés de « collage assisté de surfaces » ou « SAB ». Ainsi, telles qu'utilisées ici, les expressions « collage assisté de surfaces » et « SAB » désignent et comprennent n'importe quel procédé de collage direct dans lequel un premier matériau est directement collé à un deuxième matériau en mettant en butée le premier matériau contre le deuxième matériau et en appliquant une pression entre les surfaces de collage au niveau de l'interface de collage à une température de deux cents degrés Celsius (200 °C) ou moins. [0010] Les substrats supports sont généralement attachés à des substrats de dispositif en utilisant un adhésif. Des procédés de collage similaires peuvent également être utilisés pour fixer une structure semi-conductrice qui comprend les composants actifs et/ou passifs d'un ou de plusieurs dispositifs à semi-conducteurs dans celle-ci à une autre structure semi-conductrice qui comprend également les composants actifs et/ou passifs d'un ou de plusieurs dispositifs à semi-conducteurs dans celle-ci. [0011] Les puces semi-conductrices peuvent comporter des connexions électriques qui ne correspondent pas aux connexions sur les autres structures semi-conductrices auxquelles elles doivent être connectées. Un dispositif d'interposition (c'est-à-dire, une structure supplémentaire) peut être placé entre deux structures semi-conductrices ou entre une puce semi-conductrice et un boîtier semi-conducteur pour réacheminer et aligner les connexions électriques appropriées. Le dispositif d'interposition peut comporter une ou plusieurs pistes conductrices et un ou plusieurs trous d'interconnexion utilisés pour établir un contact adéquat entre les structures semi-conductrices souhaitées. Bref résumé [0012] Des modes de réalisation de la présente invention peuvent fournir des procédés et des structures pour former des dispositifs à semi-conducteurs qui comprennent deux structures semi-conductrices ou plus qui sont supportées par un substrat commun. Une connexion électrique peut être prévue entre deux structures semi-conductrices ou plus à travers le substrat commun. Ce résumé est fourni pour introduire une sélection de concepts, sous une forme simplifiée, qui sont décrits davantage dans la description détaillée de modes de réalisation de l'invention. Ce résumé n'est pas destiné à identifier des caractéristiques principales ou des caractéristiques essentielles de l'objet revendiqué, et n'est pas destiné non plus à être utilisé pour limiter l'étendue de. l'objet revendiqué. [0013] Dans certains modes de réalisation, la présente invention comprend des procédés de formation d'un dispositif à semi-conducteurs. Selon ces procédés, un substrat peut être prévu qui comprend une couche de matériau semi-conducteur sur une couche de matériau électriquement isolant. Une première couche de métallisation comprenant une pluralité d'éléments électriquement conducteurs peut être formée sur le substrat sur un premier côté de la couche de matériau semi-conducteur opposé à la couche de matériau électriquement isolant. Une pluralité d'interconnexions traversantes peuvent être formées au moins partiellement à travers le substrat. Au moins l'une des interconnexions traversantes peut être formée de manière à s'étendre à travers chacune de la couche de métallisation et de la couche de matériau semi-conducteur. Une deuxième couche de métallisation comprenant une pluralité d'éléments électriquement conducteurs peut être formée sur le substrat sur un deuxième côté de la couche de matériau semi-conducteur opposé au premier côté de la couche de matériau semi-conducteur. Un trajet électrique est prévu (par exemple, formé) qui s'étend continûment à travers la première couche de métallisation, le substrat et la deuxième couche de métallisation entre une première structure semi-conductrice traitée supportée par le substrat du premier côté de la couche de matériau semi-conducteur et une deuxième structure semi-conductrice traitée supportée par le substrat du premier côté de la couche de matériau semi-conducteur. [0014] Dans des modes de réalisation supplémentaires, la présente invention comprend des structures semi-conductrices qui sont formées en utilisant des procédés tels que décrits ici. Par exemple, dans des modes de réalisation supplémentaires, la présente invention comprend des dispositifs à semi-conducteurs qui comprennent un substrat comprenant une couche de matériau semi-conducteur, une première couche de métallisation sur le substrat sur un premier côté de la couche de matériau semi-conducteur, et une deuxième couche de métallisation sur le substrat sur un deuxième côté de la couche de matériau semi-conducteur opposé au premier côté de la couche de matériau semi-conducteur. Une pluralité d'interconnexions traversantes s'étendent au moins partiellement à travers chacune de la première couche de métallisation et de la couche de matériau semi-conducteur du substrat. Une première structure semi-conductrice traitée peut être supportée par le substrat sur le premier côté de la couche de matériau semi-conducteur, et une deuxième structure semi-conductrice traitée peut également être supportée par le substrat sur le premier côté de la couche de matériau semi-conducteur. Au moins un trajet électrique peut s'étendre de la première structure semi-conductrice traitée, à travers un élément conducteur de la première couche de métallisation, à travers une première interconnexion traversante de la pluralité d'interconnexions traversantes, à travers un élément conducteur de la deuxième couche de métallisation, et à travers une deuxième interconnexion traversante de la pluralité d'interconnexions traversantes jusqu'à la deuxième structure semi-conductrice traitée. Brève description des dessins [0015] Les modes de réalisation de la présente invention peuvent être plus complètement compris en faisant référence à la description détaillée qui suit de modes de réalisation de la présente invention et aux figures jointes, sur lesquelles : [0016] la figure 1 est une vue en coupe transversale simplifiée d'un substrat semi-conducteur sur isolant (SeOl) qui peut être utilisé dans des modes de réalisation de procédés de l'invention ; [0017] la figure 2 est une vue en coupe transversale simplifiée illustrant un procédé qui peut être utilisé pour fabriquer le substrat SeOl de la figure 1 ; [0018] la figure 3 est une vue plane simplifiée du substrat SeOI de la figure 1 illustrant schématiquement une pluralité de structures semi-conductrices traitées sur celui-ci ; [0019] la figure 4 est une vue en coupe transversale simplifiée illustrant schématiquement une pluralité de transistors formés dans et sur une couche de matériau semi-conducteur du substrat SeOl de la figure 1 ; 2 0 [0020] la figure 5 est une vue en coupe transversale simplifiée illustrant une première couche de métallisation formée sur les transistors et le premier côté de la couche de matériau semi-conducteur du substrat SeOI de la figure 1 ; [0021] les figures 6A à 6F sont utilisées pour illustrer des modes de réalisation de procédés de l'invention qui peuvent être utilisés pour former une 25 structure qui comprend deux structures semi-conductrices traitées ou plus supportées par la structure de la figure 5, et pour interconnecter électriquement au moins deux des structures semi-conductrices traitées ; [0022] la figure 6A illustre la fabrication d'interconnexions traversantes à travers la première couche de métallisation et la couche de matériau semi- 30 conducteur du substrat SeOl montrés sur la figure 5 ; [0023] la figure 6B illustre le collage d'un substrat support sur la première couche de métallisation d'un côté de celle-ci opposé au substrat SeOI ; [0024] la figure 6C illustre le retrait d'une partie du substrat SeOI pour exposer les interconnexions traversantes à travers la structure d'un côté de celle- 35 ci opposé au substrat support ; [0025] la figure 6D illustre une deuxième couche de métallisation formée sur la couche de matériau semi-conducteur du substrat SeOl d'un côté de celle-ci opposé à la première couche de métallisation ; [0026] la figure 6E illustre le retrait de la tranche de support et d'autres parties de la structure montrée sur la figure 6D ; [0027] la figure 6F illustre des structures semi-conductrices traitées supplémentaires collées et couplées électriquement à la structure de la figure 6E sur un premier côté de la couche de matériau semi-conducteur du substrat SeOl, et illustre en outre le collage et le couplage électrique de la structure semi- conductrice à un autre substrat sur le deuxième côté de la couche de matériau semi-conducteur du substrat SeOl ; [0028] les figures 7A à 7F sont similaires aux figures 6A à 6F et sont utilisées pour illustrer des modes de réalisation supplémentaires de procédés de l'invention qui peuvent être utilisés pour former une structure qui comprend deux structures semi-conductrices traitées ou plus supportées par la structure de la figure 5, et pour interconnecter électriquement au moins deux des structures semi-conductrices traitées, dans lesquels une couche de matériau électriquement isolant du substrat SeOl n'est pas retirée pendant le traitement ; [0029] la figure 8 est similaire à la figure 5, et illustre une première couche de métallisation formée sur les transistors et le premier côté de la couche de matériau semi-conducteur du substrat SeOI de la figure 1, y compris sur les zones du substrat SeOl sur lesquelles des transistors n'ont pas été formés ; [0030] les figures 9A à 9F sont similaires aux figures 6A à 6F et sont utilisées pour illustrer des modes de réalisation supplémentaires de procédés de l'invention qui peuvent être utilisés pour former une structure qui comprend deux structures semi-conductrices traitées ou plus supportées par la structure de la figure 8, et pour interconnecter électriquement au moins deux des structures semi-conductrices traitées, dans lesquels une couche de matériau électriquement isolant du substrat SeOl est retirée pendant le traitement ; [0031] les figures 10A à 10F sont similaires aux figures 9A à 9F et sont utilisées pour illustrer des modes de réalisation supplémentaires de procédés de l'invention qui peuvent être utilisés pour former une structure qui comprend deux structures semi-conductrices traitées ou plus supportées par la structure de la figure 8, et pour interconnecter électriquement au moins deux des structures semi-conductrices traitées, dans lesquels une couche de matériau électriquement isolant du substrat SeOl n'est pas retirée pendant le traitement ; [0032] la figure 11 est une vue en coupe transversale simplifiée d'une structure semi-conductrice traitée similaire à celle illustrée sur la figure 10F, mais illustrant des structures semi-conductrices traitées directement collées à une première couche de métallisation sur un premier côté du substrat SeOl, et un autre substrat directement collé à une deuxième couche de métallisation sur un deuxième côté du substrat SeOl ; et [0033] la figure 12 est une vue en coupe transversale simplifiée d'une structure semi-conductrice traitée similaire à celle illustrée sur la figure 7F, mais illustrant des structures semi-conductrices traitées directement collées sur un premier côté du substrat SeOl, et un autre substrat directement collé à une couche de métallisation sur un deuxième côté du substrat SeOl. Description détaillée [0034] Les illustrations présentées ici ne sont pas des vues réelles d'un matériau, d'un dispositif, d'un système, ou d'un procédé particulier, mais sont simplement des représentations idéalisées qui sont utilisées pour décrire des modes de réalisation de l'invention. [0035] Les rubriques utilisées ici ne devraient pas être considérées comme limitant l'étendue des modes de réalisation de l'invention telle que définie par les revendications ci-dessous et leurs équivalents légaux. Les concepts décrits dans n'importe quelle rubrique spécifique sont généralement applicables à d'autres sections dans la spécification entière. [0036] Aucune des références citées, indépendamment de la manière selon laquelle elles sont caractérisées ici, n'est admise en tant qu'art antérieur par rapport à l'invention de l'objet revendiqué ici. [0037] Telle qu'utilisée ici, l'expression « dispositif à semi-conducteurs » désigne et comprend n'importe quel dispositif fonctionnel comprenant un ou plusieurs matériaux semi-conducteurs qui est capable d'effectuer une ou plusieurs fonctions lorsqu'il est correctement et fonctionnellement intégré dans un dispositif ou un système électronique ou optoélectronique. Les dispositifs à semi-conducteurs comprennent, mais sans y être limités, les processeurs de signaux électroniques, les dispositifs de mémoire (par exemple, une mémoire vive (RAM), une mémoire vive dynamique (DRAM), une mémoire flash, etc.), les dispositifs optoélectroniques (par exemple, des diodes électroluminescentes, des diodes d'émission laser, des cellules solaires, etc.), et les dispositifs qui comprennent deux de ces dispositifs ou plus connectés de manière fonctionnelle les uns aux autres. [0038] Telle qu'utilisée ici, l'expression « structure semi-conductrice » désigne et comprend n'importe quelle structure qui est utilisée dans la formation d'un dispositif à semi-conducteurs. Les structures semi-conductrices comprennent, par exemple, des puces et des tranches (par exemple, des substrats supports et des substrats de dispositif), ainsi que des ensembles ou des structures composites qui comprennent deux puces et/ou tranches ou plus intégrées de manière tridimensionnelle les unes avec les autres. Les structures semi-conductrices comprennent également des dispositifs à semi-conducteurs totalement fabriqués, ainsi que des structures intermédiaires formées pendant la fabrication de dispositifs à semi-conducteurs. [0039] Telle qu'utilisée ici, l'expression « structure semi-conductrice traitée » désigne et comprend n'importe quelle structure semi-conductrice qui comprend une ou plusieurs structures de dispositif au moins partiellement formées. Les structures semi-conductrices traitées sont un sous-ensemble de structures semi-conductrices, et toutes les structures semi-conductrices traitées 2 0 sont des structures semi-conductrices. [0040] Telle qu'utilisée ici, l'expression « structure semi-conductrice collée » désigne et comprend n'importe quelle structure qui comprend deux structures semi-conductrices ou plus qui sont collées les unes aux autres. Les structures semi-conductrices collées sont un sous-ensemble de structures semi- 25 conductrices, et toutes les structures semi-conductrices collées sont des structures semi-conductrices. En outre, les structures semi-conductrices collées qui comprennent une ou plusieurs structures semi-conductrices traitées sont également des structures semi-conductrices traitées. [0041] Telle qu'utilisée ici, l'expression « structure de dispositif » désigne 30 et comprend n'importe quelle partie d'une structure semi-conductrice traitée, c'est-à-dire comprend, ou définit au moins une partie d'un composant actif ou passif d'un dispositif à semi-conducteurs à former sur ou dans la structure semi-conductrice. Par exemple, les structures de dispositif comprennent des composants actifs et passifs de circuits intégrés tels que des transistors, des transducteurs, des condensateurs, des résistances, des lignes conductrices, des trous d'interconnexion conducteurs, et des pastilles de contact conductrices. [0042] Telle qu'utilisée ici, l'expression « interconnexion traversante » ou « TWI » désigne et comprend n'importe quel trou d'interconnexion conducteur s'étendant à travers au moins une partie d'une première structure semi-conductrice qui est utilisé pour réaliser une interconnexion structurelle et/ou électrique entre la première structure semi-conductrice et une deuxième structure semi-conductrice à travers une interface entre la première structure semi-conductrice et la deuxième structure semi-conductrice. Les interconnexions traversantes sont également désignées dans l'art par d'autres expressions, telles que « trous d'interconnexion à travers le silicium / le substrat » ou « TSV », et « trous d'interconnexion à travers la tranche », ou « TWV ». Les TWI s'étendent généralement à travers une structure semi-conductrice dans une direction généralement perpendiculaire aux surfaces principales généralement plates de la structure semi-conductrice (c'est-à-dire, dans une direction parallèle à l'axe « Z »). [0043] Telle qu'utilisée ici, l'expression « surface active », lorsqu'elle est utilisée en relation avec une structure semi-conductrice traitée, désigne et comprend une surface principale exposée de la structure semi-conductrice traitée qui a été, ou qui sera, traitée pour former une ou plusieurs structures de dispositif dans et/ou sur la surface principale exposée de la structure semi-conductrice traitée. [0044] Telle qu'utilisée ici, l'expression « couche de métallisation » désigne et comprend une couche d'une structure semi-conductrice traitée qui comprend un ou plusieurs de lignes conductrices, de trous d'interconnexion conducteurs, et de pastilles de contact conductrices, qui sont utilisés pour conduire un courant le long d'au moins une partie d'un trajet électrique. [0045] Telle qu'utilisée ici, l'expression « surface arrière », lorsqu'elle est utilisée en relation avec une structure semi-conductrice traitée, désigne et comprend une surface principale exposée de la structure semi-conductrice traitée d'un côté de la structure semi-conductrice traitée opposé à une surface active de la structure semi-conductrice. [0046] Telle qu'utilisée ici, l'expression « matériau semi-conducteur de type III-V » désigne et comprend n'importe quel matériau composé principalement d'un ou de plusieurs éléments provenant du groupe IIIA de la table périodique (B, Al, Ga, ln et Ti) et d'un ou de plusieurs éléments provenant du groupe VA de la table périodique (N, P, As, Sb et Bi). [0047] Les modes de réalisation de l'invention comprennent des procédés et des structures pour former des structures semi-conductrices et, plus particulièrement, des structures semi-conductrices qui comprennent des structures semi-conductrices collées et des procédés de formation de ces structures semi-conductrices collées. [0048] Dans certains modes de réalisation, des interconnexions traversantes sont formées à travers au moins une partie d'un substrat semi- conducteur sur isolant (SeOl), et une ou plusieurs couches de métallisation sont formées sur au moins une partie du substrat SeOl. Les structures semi-conductrices traitées (par exemple, les dispositifs à semi-conducteurs) peuvent être supportées par au moins une partie du substrat SeOl, et des trajets électriques entre les structures semi-conductrices traitées (et, en option, d'autres structures ou substrats) peuvent être établis en utilisant les éléments conducteurs des couches de métallisation et les interconnexions traversantes. Les modes de réalisation des procédés et des structures de l'invention peuvent être utilisés à diverses fins, telles que, par exemple, pour des procédés d'intégration tridimensionnelle et pour former des structures intégrées tridimensionnelles. [0049] La figure 1 illustre un substrat 110 qui peut être utilisé dans des modes de réalisation de la présente invention. Le substrat 110 comprend une couche relativement mince de matériau semi-conducteur 104. Dans certains modes de réalisation, la couche de matériau semi-conducteur 104 peut être un matériau semi-conducteur au moins sensiblement monocristallin. [0050] A titre d'exemple et non de limitation, la couche de matériau semi-conducteur 104 peut comprendre du silicium monocristallin, du germanium, ou un matériau semi-conducteur III-V, et peut être dopée ou non dopée. Dans certains modes de réalisation, la couche de matériau semi-conducteur 104 peut comprendre une couche épitaxiale de matériau semi-conducteur. [0051] Dans certains modes de réalisation, la couche de matériau semi-conducteur 104 peut avoir une épaisseur totale moyenne d'environ un micron (1 {am) ou moins, d'environ cinq cent nanomètres (500 nm) ou moins, ou même d'environ trois cent nanomètres (300 nm) ou moins. - 2973943 12 [0052] De manière optionnelle, la couche de matériau semi-conducteur peut être disposée sur une base 106 et supportée par celle-ci. A titre d'exemple et non de limitation, la base 106 peut comprendre un ou plusieurs matériaux diélectriques tels qu'un oxyde (par exemple, de l'oxyde de silicium (SiO2) ou de 5 l'oxyde d'aluminium (AI2O3)), un nitrure (par exemple, du nitrure de silicium (Si3N4) ou du nitrure de bore (BN)), etc. Dans des modes de réalisation supplémentaires, la base 106 peut comprendre un matériau semi-conducteur, tel que l'un quelconque de ceux mentionnés ci-dessus en relation avec le matériau semi-conducteur 104. La base 106 peut également comprendre 10 une structure multicouche comprenant deux matériaux différents en plus dans certains modes de réalisation. [0053] Dans certains modes de réalisation, le substrat 100 peut comprendre ce qui est appelé dans l'art un substrat de type « semi-conducteur sur isolant » (SeOI). Par exemple, le substrat 100 peut comprendre ce qui est 15 appelé dans l'art un substrat de type « silicium sur isolant » (SOI). Dans ces modes de réalisation, une couche de matériau électriquement isolant 105 peut être disposée entre la couche de matériau semi-conducteur 104 et une base 106. Le matériau électriquement isolant 105 peut comprendre ce qui est appelé dans l'art une « couche d'oxyde enterrée » (BO). Le matériau électriquement isolant 20 105 peut comprendre, par exemple, une céramique telle qu'un nitrure (du nitrure de silicium (par exemple, Si3N4)) ou un oxyde (par exemple, de l'oxyde de silicium (SiO2) ou de l'oxyde d'aluminium (AI2O3)). Dans certains modes de réalisation, la couche de matériau électriquement isolant 105 peut avoir une épaisseur totale moyenne d'environ un micron (1 pm) ou moins, d'environ cinq 25 cent nanomètres (500 nm) ou moins, ou même d'environ trois cent nanomètres (300 nm) ou moins. [0054] En tant qu'exemple non limitatif, le substrat 100 montré sur la figure 1 peut être formé en utilisant ce qui est appelé dans l'art un procédé « SMART-CUTTM ». Par exemple, comme montré sur la figure 2, une couche 30 relativement épaisse de matériau semi-conducteur 104' peut être collée à une surface principale exposée 107 de la couche de matériau électriquement isolant 105. La couche relativement épaisse de matériau semi-conducteur 104' peut avoir une composition identique à celle de la couche de matériau semi-conducteur 104 à prévoir sur la base 106, et la couche de matériau semi- conducteur 104 peut être formée à partir de la couche relativement épaisse de matériau semi-conducteur 104' et comprendre une partie relativement plus mince de cette couche. [0055] Dans certains modes de réalisation, un matériau de collage (non montré) peut être utilisé pour coller la couche relativement épaisse de matériau semi-conducteur 104' à la surface principale 107 de la couche de matériau électriquement isolant 105. Un tel matériau de collage peut comprendre, par exemple, un ou plusieurs d'un oxyde de silicium, d'un nitrure de silicium, et de mélanges de ceux-ci. Un tel matériau de collage peut être formé ou autrement prévu sur l'une des surfaces en contact, ou les deux, de la couche de matériau électriquement isolant 105 et de la couche relativement épaisse de matériau semi-conducteur 104' pour améliorer le collage entre elles. [0056] Dans certains modes de réalisation, la couche relativement épaisse de matériau semi-conducteur 104' peut être collée à la couche de matériau électriquement isolant 105 à une température d'environ 400 °C ou moins, ou même à environ 350 °C ou moins. Dans d'autres modes de réalisation, cependant, le procédé de collage peut être effectué à des températures plus élevées. [0057] Après avoir collé la couche relativement épaisse de matériau semi-conducteur 104' à la couche de matériau électriquement isolant 105, la couche relativement épaisse de matériau semi-conducteur 104' peut être amincie pour former la couche relativement mince de semi-conducteur 104 de la figure 1. Une partie 110 de la couche relativement épaisse de matériau semi-conducteur 104' peut être retirée de la couche relativement mince de matériau semi-conducteur 104, laissant la couche relativement mince de matériau semi-conducteur 104 sur la surface 107 du matériau électriquement isolant 105. [0058] A titre d'exemple et non de limitation, le procédé SMART-CUTTM peut être utilisé pour séparer la partie 110 de la couche relativement épaisse de matériau semi-conducteur 104' de la couche relativement plus mince de matériau semi-conducteur 104, de la couche de matériau électriquement isolant 105 et de la base 106. De tels procédés sont décrits en détail, par exemple, dans le brevet US n° RE39 484 de Bruel (publié le 6 février 2007), le brevet US n° 6 303 468 d'Aspar et al. (publié le 16 octobre 2001), le brevet US n° 6 335 258 d'Aspar et al. (publié de Zef janvier 2002), le brevet US n° 6 756 286 de Moriceau et al. (publié le 29 juin 2004), le brevet US n° 6 809 044 d'Aspar et al. (publié le 26 octobre 2004) et le brevet US n° 6 946 365 d'Aspar et al. (20 septembre 2005). [0059] En résumé, une pluralité d'ions (par exemple, un ou plusieurs des ions d'hydrogène, d'hélium, ou de gaz inertes) peuvent être implantés dans la couche de matériau semi-conducteur 104' le long d'un plan d'implantation d'ions 112. Dans certains modes de réalisation, la pluralité d'ions peuvent être implantés dans la couche de matériau semi-conducteur 104' avant de coller la couche de matériau semi-conducteur 104' à la couche de matériau électriquement isolant 105 et à la base 106. [0060] Les ions peuvent être implantés le long d'une direction sensiblement perpendiculaire à la couche de matériau semi-conducteur 104'. Comme cela est connu dans l'art, la profondeur à laquelle les ions sont implantés dans la couche de matériau semi-conducteur 104' est au moins partiellement fonction de l'énergie avec laquelle les ions sont implantés dans la couche de matériau semi-conducteur 104'. Généralement, les ions implantés avec moins d'énergie seront implantés à des profondeurs relativement moins importantes, tandis que les ions implantés avec une énergie plus élevée seront implantés à des profondeurs relativement plus importantes. [0061] Les ions peuvent être implantés dans la couche de matériau semi-conducteur 104' avec une énergie prédéterminée sélectionnée pour implanter les ions à une profondeur souhaitée dans la couche de matériau semi-conducteur 104'. Les ions peuvent être implantés dans la couche de matériau semi-conducteur 104' avant ou après le collage de la couche de matériau semi-conducteur 104' à la couche de matériau électriquement isolant 105 et à la base 106. En tant qu'exemple non limitatif particulier, le plan d'implantation d'ions 112 peut être disposé dans la couche de matériau semi-conducteur 104' à une profondeur par rapport à une surface de la couche de matériau semi-conducteur 104', de sorte que l'épaisseur moyenne de la couche relativement mince de matériau semi-conducteur 104 soit dans une plage s'étendant d'environ mille nanomètres (1000 nm) à environ cent nanomètres (100 nm). Comme cela est connu dans l'art, inévitablement au moins certains ions peuvent être implantés à des profondeurs autres que la profondeur d'implantation souhaitée, et un graphe de la concentration des ions en fonction de la profondeur dans la couche de matériau semi-conducteur 104' par rapport à la surface de la couche de matériau semi-conducteur 104' (par exemple, avant le collage) peut présenter une courbe généralement en forme de cloche (symétrique ou asymétrique) ayant un maximum à la profondeur d'implantation souhaitée. [0062] Après l'implantation des ions dans la couche de matériau semi-conducteur 104', les ions peuvent définir un plan d'implantation d'ions 112 (illustré par un trait en pointillés sur la figure 2) dans la couche de matériau semi-conducteur 104'. Le plan d'implantation d'ions 112 peut comprendre une couche ou une région dans la couche de matériau semi-conducteur 104' qui est alignée avec (par exemple, centrée autour du) le plan de concentration d'ions maximum dans la couche de matériau semi-conducteur 104'. Le plan d'implantation d'ions 112 peut définir une zone de faiblesse dans la couche de matériau semi-conducteur 104' le long de laquelle la couche de matériau semi-conducteur 104' peut être fendue ou fracturée dans un procédé ultérieur. Par exemple, la couche de matériau semi-conducteur 104' peut être chauffée pour amener la couche de matériau semi-conducteur 104' à se fendre ou se fracturer le long du plan d'implantation d'ions 112. Dans certains modes de réalisation, pendant ce procédé de clivage, la température de la couche de matériau semi-conducteur 104' peut être maintenue à environ 400 °C ou moins, ou même à environ 350 °C ou moins. Dans d'autres modes de réalisation, cependant, le procédé de clivage peut être effectué à des températures plus élevées. En option, des forces mécaniques peuvent être appliquées à la couche de matériau semi-conducteur 104' pour provoquer ou faciliter le clivage de la couche de matériau semi- conducteur 104' le long du plan d'implantation d'ions 112. [0063] Dans des modes de réalisation supplémentaires, la couche relativement mince de matériau semi-conducteur 104 peut être prévue sur la couche de matériau électriquement isolant 105 et la base 106 par le collage de la couche relativement épaisse de matériau semi-conducteur 104' (par exemple, une couche ayant une épaisseur moyenne supérieure à environ 100 microns) à la couche de matériau électriquement isolant 105 et à la base 106, et par l'amincissement par la suite de la couche relativement épaisse de matériau semi-conducteur 104' à partir du côté de celle-ci opposé à la base 106. Par exemple, la couche relativement épaisse de matériau semi-conducteur 104' peut être amincie en retirant du matériau d'une surface principale exposée de la couche relativement épaisse de matériau semi-conducteur 104'. Par exemple, du matériau peut être retiré de la surface principale exposée de la couche relativement épaisse de matériau semi-conducteur 104' en utilisant un procédé chimique (par exemple, un procédé de gravure chimique par voie humide ou sèche), un procédé mécanique (par exemple, un procédé de meulage ou de rodage), ou par un procédé de polissage chimico-mécanique (CMP). Dans certains modes de réalisation, ces procédés peuvent être effectués à une température ou à des températures d'environ 400 °C ou moins, ou même d'environ 350 °C ou moins. Dans d'autres modes de réalisation, cependant, ces procédés peuvent être effectués à des températures plus élevées. [0064] Dans d'autres modes de réalisation encore, la couche relativement mince de matériau semi-conducteur 104 peut être formée in situ au-dessus de (par exemple, sur) la surface 107 de la couche de matériau électriquement isolant 105. Par exemple, le substrat 100 de la figure 1 peut être formé en déposant un matériau semi-conducteur, tel que du silicium, du silicium polycristallin, ou du silicium amorphe, sur la surface 107 de la couche de matériau électriquement isolant 105 sur une épaisseur souhaitable. Dans certains modes de réalisation, le procédé de dépôt peut être effectué à une température ou à des températures d'environ 400 °C ou moins, ou même d'environ 350 °C ou moins. Par exemple, un procédé de dépôt à faible température pour former la couche relativement mince de matériau semi-conducteur 104 peut être effectué en utilisant un procédé de dépôt chimique en phase vapeur assisté par plasma, comme cela est connu dans l'art. Dans d'autres modes de réalisation, cependant, le procédé de dépôt peut être effectué à des températures plus élevées. [0065] Dans certains modes de réalisation, le substrat 100 de la figure 1 peut comprendre une structure relativement petite, du niveau d'une puce. Dans d'autres modes de réalisation, le substrat 100 peut comprendre une tranche relativement plus grande ayant un diamètre moyen d'environ 100 millimètres ou plus, d'environ 300 millimètres ou plus, ou même d'environ 400 millimètres ou plus. Dans de tels modes de réalisation, une pluralité de structures semi-conductrices traitées 120 peuvent être fabriquées dans et sur différentes zones du substrat 100, comme montré sur le schéma simplifié de la figure 3. La pluralité de structures semi-conductrices traitées 120 peuvent être agencées en un motif de réseau ou de grille ordonné sur le substrat 100. [0066] Des exemples de procédés qui peuvent être utilisés pour fabriquer les structures semi-conductrices traitées 120 en utilisant le substrat 100 sont décrits ci-dessous en référence aux figures 4 à 5. [0067] En référence à la figure 4, une pluralité de transistors 122 peuvent 35 être formés dans et sur des zones sélectionnées de la couche de matériau semi- conducteur 104 correspondant aux zones dans lesquelles des structures semi-conductrices traitées 120 (figure 3) doivent être formées. Les transistors 122 sont illustrés schématiquement sur la figure 4. Comme cela est connu dans l'art, chacun des transistors 122 peut comprendre une région de source et une région de drain, séparées par une région de canal. Ces régions de source, de drain et de canal peuvent être formées dans la couche de matériau semi-conducteur 104. Une structure de grille peut être formée sur la couche de matériau semi-conducteur 104 verticalement au-dessus de la région de canal entre la région de source et la région de drain. Bien que trois transistors 122 seulement soient montrés sur la figure 4 par souci de simplicité, en réalité, chaque structure semi-conductrice traitée 122 peut comprendre des milliers, des millions, ou même davantage de transistors 122. [0068] En référence à la figure 5, une première couche de métallisation 124 peut être formée sur un premier côté de la couche de matériau semi- conducteur 104 opposé à la couche de matériau électriquement isolant 105. La première couche de métallisation 124 comprend une pluralité d'éléments électriquement conducteurs 126. La pluralité d'éléments électriquement conducteurs 126 peut comprendre un ou plusieurs de trous d'interconnexion conducteurs s'étendant verticalement, de pistes conductrices s'étendant latéralement et de pastilles de contact conductrices. Au moins certain des éléments conducteurs 126 peuvent être en contact électrique avec des éléments correspondants des transistors 122, tels que des régions de source, des régions de drain et des structures de grille des transistors 122. Les éléments conducteurs 126 peuvent être formés à partir d'un métal et comprendre un métal. La première couche de métallisation 124 peut être formée dans un procédé couche par couche, dans lequel des couches alternées de métal et de matériau diélectrique sont déposées et dessinées de manière à former les éléments conducteurs 126, qui peuvent être intégrés dans un matériau diélectrique et entourés par celui-ci. Les éléments conducteurs 126 peuvent être utilisés pour réacheminer ou redistribuer des trajets électriques des emplacements des divers composants actifs des transistors 122 à d'autres emplacements à distance de ceux-ci. Ainsi, dans certains modes de réalisation, la première couche de métallisation 124 peut comprendre ce qui est appelé dans l'art une couche de redistribution (RDL). [0069] Dans le mode de réalisation de la figure 5, les éléments conducteurs 126 sont formés dans la première couche de métallisation 124 sur des zones du substrat 100 sur lesquelles des transistors 122 ont été formés, mais pas sur les autres zones du substrat 100 qui ne comprennent pas de transistor 122. [0070] Les figures 6A à 6F illustrent la fabrication d'une structure semi- conductrice collée montrée sur la figure 6F, qui comprend deux structures semi-conductrices traitées (par exemple, des dispositifs à semi-conducteurs) ou plus supportées par une partie du substrat 100. En outre, la partie du substrat 100 est utilisée pour réaliser un trajet électrique continu direct entre deux ou plus des structures semi-conductrices traitées à travers la partie du substrat SeOl 100. [0071] En référence à la figure 6A, une pluralité d'interconnexions traversantes 130 peuvent être formées au moins partiellement à travers le substrat 100. Les interconnexions traversantes 130 peuvent être formées en gravant des trous ou des trous d'interconnexion à travers le substrat 100, et en remplissant par la suite les trous ou les trous d'interconnexion avec un ou plusieurs matériaux électriquement conducteurs (par exemple, du cuivre ou un alliage de cuivre), ou par n'importe quel autre procédé connu dans l'art. Par exemple, une ou plusieurs des interconnexions traversantes 130 peuvent être formées de manière à s'étendre entièrement à travers chacune de la première couche de métallisation 124 et de la couche de matériau semi-conducteur 104 jusqu'à la couche de matériau électriquement isolant 105. La couche de matériau électriquement isolant 105 peut être utilisée en tant que couche d'arrêt de gravure dans un procédé de gravure utilisé pour former des trous ou des trous d'interconnexion qui sont finalement remplis d'un ou de plusieurs matériaux électriquement conducteurs pour former les interconnexions traversantes 130. [0072] Au moins certaines des interconnexions traversantes 130 peuvent être en contact avec les éléments conducteurs 126 de la couche de métallisation 126, et, ainsi, être en contact électrique avec un ou plusieurs éléments actifs des transistors 122. [0073] A titre d'exemple et non de limitation, un ou plusieurs procédés de masquage et de gravure peuvent être utilisés pour former les trous ou les trous d'interconnexion, et un ou plusieurs d'un procédé de dépôt anélectrolytique et d'un procédé de dépôt électrolytique peuvent être utilisés pour remplir les trous ou les trous d'interconnexion avec le matériau conducteur. Dans certains modes de réalisation, chacun des procédés utilisés pour former les interconnexions traversantes 130, comprenant la formation des trous ou des trous d'interconnexion, et le remplissage des trous ou des trous d'interconnexion avec un matériau électriquement conducteur, peut être effectué à une température ou des températures d'environ 400 °C ou moins, ou même d'environ de 350 °C ou moins. Dans d'autres modes de réalisation, cependant, ces procédés peuvent être effectués à des températures plus élevées. [0074] En référence à la figure 6B, un substrat support 140 peut, de manière optionnelle, être temporairement collé à une surface principale exposée 128 de la première couche de métallisation 124 après la formation des interconnexions traversantes 130 à travers la première couche de métallisation 124 et la couche de matériau semi-conducteur 104. Le substrat support 140 peut être utilisé pour faciliter la manipulation de la structure semi-conductrice par un équipement de traitement pendant les procédés de fabrication ultérieurs. [0075] Après avoir collé le substrat support 140 à la première couche de métallisation 124, la base 106 et la couche de matériau électriquement isolant 105 du substrat 100 peuvent être retirées pour former la structure montrée sur la figure 6C. La base 106 et la couche de matériau électriquement isolant 105 du substrat 100 peuvent être retirées en utilisant, par exemple, un procédé chimique (par exemple, un procédé de gravure chimique par voie humide ou sèche), un procédé mécanique (par exemple, un procédé de meulage ou de rodage), ou par un procédé de polissage chimico-mécanique (CMP). [0076] En référence à la figure 6D, après avoir retiré la base 106 et la couche de matériau électriquement isolant 105, une deuxième couche de métallisation 154 peut être formée sur un deuxième côté de la couche de matériau semi-conducteur 104 opposé au premier côté de la couche de matériau semi-conducteur 104 sur lequel la première couche de métallisation 124 a été formée. La perspective de la figure 6D est inversée par rapport à la perspective des figures 6A à 6C, étant donné que la structure serait vraisemblablement inversée pour faciliter la formation de la deuxième couche de métallisation 154 sur le deuxième côté opposé de la couche de matériau semi-conducteur 104. [0077] La deuxième couche de métallisation 154 est similaire à la première couche de métallisation 124, et comprend une pluralité d'éléments électriquement conducteurs 156. La pluralité d'éléments électriquement conducteurs 156 peut comprendre un ou plusieurs de trous d'interconnexion conducteurs s'étendant verticalement, de pistes conductrices s'étendant latéralement et de pastilles de contact conductrices. Au moins certains des éléments conducteurs 156 peuvent être en contact électrique avec les interconnexions traversantes 130, et, ainsi, peuvent également être en contact électrique avec les éléments conducteurs 126 de la première couche de métallisation 124 et les régions actives des transistors 122, telles que les régions de source, les régions de drain et les structures de grille. Les éléments conducteurs 156 peuvent être formés à partir d'un métal et comprendre un métal. La deuxième couche de métallisation 154, comme la première couche de métallisation 124, peut être formée par un procédé couche par couche, dans lequel des couches alternées de métal et de matériau diélectrique sont déposées et réparties selon un motif de manière à former les éléments conducteurs 156, qui peuvent être intégrés dans un matériau diélectrique et entourés par ce matériau. Les éléments conducteurs 156 peuvent être utilisés pour réacheminer ou redistribuer des trajets électriques des emplacements auxquels les interconnexions traversantes 130 sont exposées à travers le deuxième côté de la couche de matériau semi-conducteur 104 à d'autres emplacements à distance de ceux-ci. Ainsi, dans certains modes de réalisation, la deuxième couche de métallisation 124 peut comprendre ce qui est appelé dans l'art une couche de redistribution (RDL). [0078] De plus, comme montré sur la figure 6D, certains des éléments conducteurs 156 de la deuxième couche de métallisation 154 peuvent réaliser une connexion électrique continue directe à travers la deuxième couche de métallisation 154 entre les extrémités de deux interconnexions traversantes 130 ou plus exposées sur le deuxième côté de la couche de matériau semi-conducteur 104. [0079] La figure 6E montre la structure semi-conductrice une fois encore inversée, de sorte que la deuxième couche de métallisation 154 est sur le dessous de la structure semi-conductrice dans la perspective de la figure 6E. Comme montré sur la figure 6E, des parties de la première couche de métallisation 124 et du substrat support 140 peuvent être retirées. Par exemple, des régions de la première couche de métallisation 124 recouvrant des zones de la couche de matériau semi-conducteur 104 qui ne comprennent pas de transistors 122 peuvent être retirées. Ces régions de la première couche de métallisation 124 peuvent être essentiellement composées d'un matériau diélectrique, et peuvent ne pas comprendre d'éléments conducteurs 126 de la première couche de métallisation 124 dans certains modes de réalisation. Un ou plusieurs d'un procédé chimique (par exemple, un procédé de gravure chimique par voie humide ou sèche), d'un procédé mécanique (par exemple, un procédé de meulage ou de rodage) ou d'un procédé de polissage chimico-mécanique (CMP) peuvent être utilisés pour retirer les régions de la première couche de métallisation 124. [0080] Le retrait de ces régions de la première couche de métallisation 124 peut résulter en l'exposition des extrémités de certaines des interconnexions traversantes 130 à travers la couche de matériau semi-conducteur 104 sur le premier côté de celle-ci, comme montré sur la figure 6E. [0081] A cette étape du traitement, une ou plusieurs structures semi-conductrices traitées 120 peuvent avoir été formées in situ sur et dans la couche de matériau semi-conducteur 104 du substrat 100 (c'est-à-dire, la partie restante du substrat 100). Ces structures semi-conductrices traitées 120 sont supportées par la couche de matériau semi-conducteur 104. Lesdites une ou plusieurs structures semi-conductrices traitées 120 peuvent comprendre, par exemple, des processeurs de signaux électroniques, des dispositifs de mémoire électroniques et/ou des dispositifs optoélectroniques (par exemple, des diodes électroluminescentes, des diodes laser, des cellules solaires, etc.). [0082] En référence à la figure 6F, une ou plusieurs structures semi- conductrices traitées supplémentaires, telles que la structure semi-conductrice traitée 160A et la structure semi-conductrice traitée 1608, peuvent être couplées structurellement et électriquement aux extrémités exposées d'interconnexions traversantes 130 sur le premier côté de la couche de matériau semi-conducteur 104 pour former la structure semi-conductrice collée montrée sur la figure 6F. Les structures semi-conductrices traitées supplémentaires 160A, 160B peuvent être supportées par la couche de matériau semi-conducteur 104 d'un côté commun de celles-ci, la structure semi-conductrice traitée 120 étant formée in situ dans et sur la couche de matériau semi-conducteur 104. [0083] Chacune des structures semi-conductrices traitées supplémentaires 160A, 160B peut comprendre un dispositif à semi-conducteurs tel qu'un processeur de signal électronique, un dispositif de mémoire électronique et/ou des dispositifs optoélectroniques (par exemple, une diode électroluminescente, une diode laser, une cellule solaire, etc.). En tant qu'exemple non limitatif, la structure semi-conductrice traitée 120 formée in situ peut comprendre un processeur de signal électronique, et chacune des structures semi-conductrices traitées supplémentaires 160A, 160B peut comprendre au moins l'un d'un dispositif de mémoire électronique, d'une diode électroluminescente, d'une diode laser et d'une cellule solaire. [0084] Dans certains modes de réalisation, des éléments conducteurs des structures semi-conductrices traitées supplémentaires 160A, 160B, telles que des pastilles conductrices, peuvent être couplés structurellement et électriquement à des interconnexions traversantes 130 respectives en utilisant, par exemple, des bossages ou billes de soudure conductrices 162, comme cela est connu dans l'art. [0085] En couplant électriquement les structures semi-conductrices traitées supplémentaires 160A, 160B aux interconnexions traversantes 130, un ou plusieurs trajets électriques peuvent être réalisés qui s'étendent continûment à travers la première couche de métallisation 124, la partie restante du substrat 100 (c'est-à-dire, à travers la couche de matériau semi-conducteur 104 par l'intermédiaire des interconnexions traversantes 130), et la deuxième couche de métallisation 154 entre la structure semi-conductrice traitée 120 et chacune des structures semi-conductrices traitées supplémentaires 160A, 160B. Ces trajets électriques peuvent être utilisés pour transporter des signaux électroniques et/ou une énergie électrique entre les structures semi-conductrices traitées 120, 160A, 160B. Ainsi, les structures semi-conductrices traitées 120, 160A, 160B peuvent être conçues et configurées pour fonctionner ensemble en tant que dispositif de boîtier semi-conducteur unique. [0086] Comme montré également sur la figure 6F, des éléments conducteurs 156 de la deuxième couche de métallisation 154 peuvent être couplés structurellement et électriquement à des éléments conducteurs d'une autre structure de niveau plus élevé, telle qu'un autre substrat 170. Le substrat 170 peut comprendre une carte de circuit imprimé organique, par exemple, et peut comprendre un substrat d'ensemble. Les éléments conducteurs 156 de la deuxième couche de métallisation 154 peuvent être couplés structurellement et électriquement à des éléments conducteurs du substrat 170 en utilisant, par exemple, des bossages ou des billes de soudure conducteurs 172, comme cela est connu dans l'art. Des trajets électriques peuvent également être prévus entre les structures semi-conductrices traitées 120, 160A, 160B, à travers la première couche de métallisation 124, les interconnexions traversantes 130 et la deuxième couche de métallisation 154 jusqu'à des éléments conducteurs du substrat supplémentaire 170, et ces trajets électriques supplémentaires peuvent également être utilisés pour acheminer une énergie électrique et/ou des signaux électriques entre elles. [0087] Il convient de noter que, dans les modes de réalisation dans lesquels une pluralité de structures semi-conductrices collées doivent être fabriquées sur le substrat 100 de la figure 1, la partie restante du substrat 100 peut être découpée (par exemple, coupée) pour former les structures semi-conductrices collées individuelles avant ou après avoir collé les structures semi-conductrices traitées supplémentaires 160A, 160B à la partie restante du substrat 100. [0088] Les figures 7A à 7F sont similaires aux figures 6A à 6F et sont utilisées pour illustrer des modes de réalisation supplémentaires de procédés de l'invention qui peuvent être utilisés pour former une structure semi-conductrice collée qui comprend deux structures semi-conductrices traitées ou plus supportées par la structure de la figure 5. Dans les modes de réalisation des figures 7A à 7F, cependant, la couche de matériau électriquement isolant 105 du substrat 100 n'est pas retirée pendant le traitement, comme dans les modes de réalisation des figures 6A à 6F. Les procédés des procédés des figures 7A à 7F sont généralement identiques à ceux décrits ci-dessus en relation avec les figures 6A à 6F, et les détails précédemment décrits ne sont pas répétés ci-dessous. [0089] En référence à la figure 7A, une pluralité d'interconnexions traversantes 130 peuvent être formées à travers la première couche de métallisation 124, à travers la couche de matériau semi-conducteur 104, et également à travers la couche de matériau électriquement isolant 105. Dans ces procédés, la base 106 peut être utilisée en tant que couche d'arrêt de gravure dans un procédé de gravure utilisé pour former les trous ou les trous d'interconnexion qui sont finalement remplis d'un ou de plusieurs matériaux électriquement conducteurs pour former les interconnexions traversantes 130. [0090] Comme montré sur la figure 7B, un substrat support 140 peut être de manière optionnelle temporairement collé à une surface principale exposée 128 de la première couche de métallisation 124 après avoir formé les interconnexions traversantes 130 à travers la première couche de métallisation 124, la couche de matériau semi-conducteur 104 et la couche de matériau électriquement isolant 105. Après avoir collé le substrat support 140 à la première couche de métallisation 124, la base 106 du substrat 100 peut être retirée de la structure, en laissant derrière la couche de matériau semi-conducteur 104 et la couche de matériau électriquement isolant 105 pour former la structure montrée sur la figure 7C. [0091] En référence à la figure 7D, une deuxième couche de métallisation 154 peut être formée sur un deuxième côté de la couche de matériau semi-conducteur 104 opposé au premier côté de la couche de matériau semi-conducteur 104 sur lequel la première couche de métallisation 124 a été formée. Autrement dit, la deuxième couche de métallisation 154 peut être formée sur la couche de matériau électriquement isolant 105. La perspective de la figure 7D est inversée par rapport à la perspective des figures 7A à 7C, étant donné que la structure serait vraisemblablement inversée pour faciliter la formation de la deuxième couche de métallisation 154. La deuxième couche de métallisation 154 est similaire à la première couche de métallisation 124, et comprend une pluralité d'éléments électriquement conducteurs 156, comme décrit ici précédemment. [0092] La figure 7E montre la structure semi-conductrice une fois encore inversée, de sorte que la deuxième couche de métallisation 154 est sur le dessous de la structure semi-conductrice dans la perspective de la figure 7E. Comme montré sur la figure 7E, des parties de la première couche de métallisation 124 et du substrat support 140 peuvent être retirées. Par exemple, des régions de la première couche de métallisation 124 recouvrant des zones de matériau semi-conducteur 104 qui ne comprennent pas de transistors 122 peuvent être retirées. A cette étape du traitement, une ou plusieurs structures semi-conductrices traitées 120 peut avoir été formées in situ sur et dans la couche de matériau semi-conducteur 104 de la partie restante du substrat 100. [0093] En référence à la figure 7F, une ou plusieurs structures semi-conductrices traitées supplémentaires, telles que la structure semi-conductrice traitée 160A et la structure semi-conductrice traitée 160B, peuvent être couplées structurellement et électriquement aux extrémités exposées d'interconnexions traversantes 130 du premier côté de la couche de matériau semi-conducteur 104 pour former la structure semi-conductrice collée montrée sur la figure 7F. [0094] En couplant électriquement les structures semi-conductrices traitées supplémentaires 160A, 1608 aux interconnexions traversantes 130, un ou plusieurs trajets électriques peuvent être prévus qui s'étendent continûment à travers la première couche de métallisation 124, la partie restante du substrat 100 (c'est-à-dire, à travers la couche de matériau semi-conducteur 104 et la couche de matériau électriquement isolant 105 par l'intermédiaire des interconnexions traversantes 130), et la deuxième couche de métallisation 154 entre la structure semi-conductrice traitée 120 et chacune des structures semi- conductrices traitées supplémentaires 160A, 160B. Ces trajets électriques peuvent être utilisés pour transporter des signaux électroniques et/ou une énergie électrique entre les structures semi-conductrices traitées 120, 160A, 160B. [0095] Comme montré également sur la figure 7F, des éléments conducteurs 156 de la deuxième couche de métallisation 154 peuvent être couplés structurellement et électriquement à des éléments conducteurs d'une autre structure de niveau plus élevé, telle qu'un autre substrat 170. Des trajets électriques peuvent également être prévus entre les structures semi-conductrices traitées 120, 160A, 1608 à travers la première couche de métallisation 124, les interconnexions traversantes 130, et la deuxième couche de métallisation 154 jusqu'à des éléments conducteurs du substrat supplémentaire 170, et ces trajets électriques supplémentaires peuvent également être utilisés pour acheminer une énergie électrique et/ou des signaux électriques entre eux. [0096] Dans encore d'autres modes de réalisation de procédés de l'invention, la première couche de métallisation 124 peut comprendre des éléments conducteurs supplémentaires 126 dans des régions qui ne correspondent pas à des régions dans lesquelles des structures semi-conductrices traitées doivent être formées in situ, et ces régions de la première couche de métallisation peuvent ne pas être retirées pendant le traitement. [0097] Par exemple, la figure 8 est similaire à la figure 5 et illustre une première couche de métallisation 124' qui peut être formée sur un premier côté de la couche de matériau semi-conducteur 104 opposé à la couche de matériau électriquement isolant 105. Dans le mode de réalisation de la figure 8, des éléments conducteurs 126 sont formés dans la première couche de métallisation 124 sur des zones du substrat 100 sur lesquelles des transistors 122 ont été formés, et des éléments conducteurs supplémentaires 126 sont formés sur d'autres zones du substrat 100 qui ne comprennent pas de transistors 122. [0098] Les figures 9A à 9F illustrent des procédés de formation d'un semi-conducteur collé similaires à ceux précédemment décrits en faisant référence aux figures 6A à 6F, mais utilisant la structure montrée sur la figure 8, qui comprend la première couche de métallisation 124', au lieu de la structure montrée sur la figure 5. Les procédés des procédés des figures 9A à 9F sont généralement identiques à ceux décrits ci-dessus en relation avec les figures 6A à 6F, et les détails précédemment décrits ne sont pas répétés ci-dessous. [0099] En référence à la figure 9A, une pluralité d'interconnexions traversantes 130 peuvent être formées à travers chacune de la première couche de métallisation 124' et de la couche de matériau semi-conducteur 104 jusqu'à la couche de matériau électriquement isolant 105. Dans ces procédés, la couche de matériau électriquement isolant 105 peut être utilisée en tant que couche d'arrêt de gravure dans un procédé de gravure utilisé pour former les trous ou les trous d'interconnexion qui sont finalement remplis d'un ou de plusieurs matériaux électriquement conducteurs pour former les interconnexions traversantes 130. [00100] Comme montré sur la figure 9B, un substrat support 140 peut, de manière optionnelle, être temporairement collé à une surface principale exposée 128 de la première couche de métallisation 124' après avoir formé les interconnexions traversantes 130 à travers la première couche de métallisation 124' et la couche de matériau semi-conducteur 104. Après avoir collé le substrat support 140 à la première couche de métallisation 124', la base 106 et la couche de matériau électriquement isolant 105 du substrat 100 peuvent être retirées de la structure, laissant derrière la couche de matériau semi-conducteur 104 pour former la structure montrée sur la figure 9C. [00101] En faisant référence à la figure 9D, une deuxième couche de métallisation 154 peut être formée sur un deuxième côté de la couche de matériau semi-conducteur 104 opposé au premier côté de la couche de matériau semi-conducteur 104 sur lequel la première couche de métallisation 124' a été formée. La perspective de la figure 9D est inversée par rapport à la perspective des figures 9A à 9C, étant donné que la structure serait vraisemblablement inversée pour faciliter la formation de la deuxième couche de métallisation 154. La deuxième couche de métallisation 154 est similaire à la première couche de métallisation 124', et comprend une pluralité d'éléments électriquement conducteurs 156, comme décrit ici précédemment. [00102] La figure 9E montre la structure semi-conductrice une fois encore inversée, de sorte que la deuxième couche de métallisation 154 est sur le dessous de la structure semi-conductrice dans la perspective de la figure 9E. Comme montré sur la figure 9E, le substrat support 140 peut être retiré. Des régions de la première couche de métallisation 124' recouvrant des zones de la couche de matériau semi-conducteur 104 qui ne comprennent pas de transistors 122, cependant, peuvent ne pas être retirées comme dans des modes de réalisation précédemment décrits. A cette étape du traitement, une ou plusieurs structures semi-conductrices traitées 120 peuvent avoir été formées in situ sur et dans la couche de matériau semi-conducteur 104 de la partie restante du substrat 100. [00103] En référence à la figure 9F, une ou plusieurs structures semi-conductrices traitées supplémentaires, telles que la structure semi-conductrice traitée 160A, la structure semi-conductrice traitée 160B, et une structure semi-conductrice traitée 160C peuvent être couplées structurellement et électriquement aux extrémités exposées d'interconnexions traversantes 130 au niveau de la surface principale exposée de la première couche de métallisation 124' pour former la structure semi-conductrice collée montrée sur la figure 9F. La structure semi-conductrice traitée supplémentaire 160C peut comprendre n'importe lequel des types de structures semi-conductrices traitées mentionnées précédemment en relation avec les structures semi-conductrices traitées supplémentaires 160A et 160B. Avec cette configuration, des trajets électriques peuvent être prévus entre les structures semi-conductrices traitées 120, 160A, 160B, 160C à travers la première couche de métallisation 124', les interconnexions traversantes 130, et la deuxième couche de métallisation 154, lesquels trajets électriques peuvent être utilisés pour acheminer une énergie électrique et/ou des signaux électriques entre elles. [00104] Comme montré également sur la figure 9F, des éléments conducteurs 156 de la deuxième couche de métallisation 154 peuvent être couplés structurellement et électriquement à des éléments conducteurs d'une autre structure de niveau plus élevé telle qu'un autre substrat 170, comme décrit ici précédemment. Des trajets électriques peuvent également être prévus entre les structures semi-conductrices traitées 120, 160A, 160B, 160C à travers la première couche de métallisation 124', les interconnexions traversantes 130, et la deuxième couche de métallisation 154 jusqu'à des éléments conducteurs du substrat supplémentaire 170, et ces trajets électriques supplémentaires peuvent également être utilisés pour acheminer une énergie électrique et/ou des signaux électriques entre elles. [00105] Les figures 10A à 10F illustrent des procédés de formation d'un semi-conducteur collé similaires ceux précédemment décrits en faisant référence aux figures 7A à 7F, mais utilisant la structure montrée sur la figure 8, qui comprend la première couche de métallisation 124', au lieu de la structure montrée sur la figure 5. Les procédés des procédés des figures 10A à 10F sont généralement identiques à ceux décrits ci-dessus en relation avec les figures 6A à 6F et 7A à 7F, et les détails précédemment décrits ne sont pas répétés ci-dessous. [00106] En référence à la figure 10A, une pluralité d'interconnexions traversantes 130 peuvent être formées à travers chacune de la première couche de métallisation 124', de la couche de matériau semi-conducteur 104, et de la couche de matériau électriquement isolant 105 jusqu'à la base 106. Dans ces procédés, la base 106 peut être utilisée en tant que couche d'arrêt de gravure dans un procédé de gravure utilisé pour former les trous ou les trous d'interconnexion qui sont finalement remplis d'un ou de plusieurs matériaux électriquement conducteurs pour former les interconnexions traversantes 130. [00107] Comme montré sur la figure 10B, un substrat support 140 peut, de manière optionnelle, être temporairement collé à une surface principale exposée 128 de la première couche de métallisation 124' après avoir formé les interconnexions traversantes 130 à travers la première couche de métallisation 124', la couche de matériau semi-conducteur 104 et la couche de matériau électriquement isolant 105. Après avoir collé le substrat support 140 à la première couche de métallisation 124', la base 106 du substrat 100 peut être retirée de la structure, laissant derrière la couche de matériau semi-conducteur 104 et la couche de matériau isolant 105 pour former la structure montrée sur la figure 10C. [00108] En référence à la figure 10D, une deuxième couche de métallisation 154 peut être formée sur un deuxième côté de la couche de matériau semi-conducteur 104 opposé au premier côté de la couche de matériau semi-conducteur 104 sur lequel la première couche de métallisation 124' a été formée. Autrement dit, la deuxième couche de métallisation 154 peut être formée sur la couche de matériau électriquement isolant 105 d'un côté de celle-ci opposé à la couche de matériau semi-conducteur 104. La perspective de la figure 10D est inversée par rapport à la perspective des figures 10A à 10C, étant donné que la structure serait vraisemblablement inversée pour faciliter la formation de la deuxième couche de métallisation 154. La deuxième couche de métallisation 154 est similaire à la première couche de métallisation 124', et comprend une pluralité d'éléments électriquement conducteurs 156, comme décrit ici précédemment. [00109] La figure 10E montre la structure semi-conductrice une fois encore inversée, de sorte que la deuxième couche de métallisation 154 est sur le dessous de la structure semi-conductrice dans la perspective de la figure 10E. Comme montré sur la figure 10E, le substrat support 140 peut être retiré. Des régions de la première couche de métallisation 124' recouvrant des zones de la couche de matériau semi-conducteur 104 qui ne comprennent pas de transistors 122, cependant, peuvent ne pas être retirées comme dans les modes de réalisation précédemment décrits avec référence aux figures 6A à 6F et 7A à 7F. A cette étape de traitement, une ou plusieurs structures semi-conductrices traitées 120 peuvent avoir été formées in situ sur et dans la couche de matériau semi-conducteur 104 de la partie restante du substrat 100. [00110] En référence à la figure 10F, une ou plusieurs structures semi-conductrices traitées supplémentaires, telles que la structure semi-conductrice traitée 160A, la structure semi-conductrice traitée 160B et la structure semi-conductrice traitée 160C peuvent être couplées structurellement et électriquement aux extrémités exposées d'interconnexions traversantes 130 au niveau de la surface principale exposée de la première couche de métallisation 124' pour former la structure semi-conductrice collée montrée sur la figure 10F. Ainsi, des trajets électriques peuvent être prévus entre les structures semi-conductrices traitées 120, 160A, 160B, 160C à travers la première couche de métallisation 124', les interconnexions traversantes 130, et la deuxième couche de métallisation 154, lesquels trajets électriques peuvent être utilisés pour acheminer une énergie électrique et/ou des signaux électriques entre elles. [00111] Comme montré également sur la figure 10F, des éléments conducteurs 156 de la deuxième couche de métallisation 154 peuvent être couplés structurellement et électriquement à des éléments conducteurs d'une autre structure de niveau plus élevé, telle qu'un autre substrat 170, comme décrit ici précédemment. Des trajets électriques peuvent également être prévus entre les structures semi-conductrices traitées 120, 160A, 160B, 160C à travers la première couche de métallisation 124', les interconnexions traversantes 130, et la deuxième couche de métallisation 154 jusqu'à des éléments conducteurs du substrat supplémentaire 170, et ces trajets électriques supplémentaires peuvent également être utilisés pour acheminer une énergie électrique et/ou des signaux électriques entre elles. [00112] Dans les modes de réalisation décrits ci-dessus, des éléments conducteurs (tels que des pastilles conductrices) des structures semi-conductrices traitées supplémentaires 160A, 160B, 160C sont couplés structurellement et électriquement aux interconnexions traversantes 130 en utilisant les bossages ou billes conducteurs 162. De manière similaire, des éléments conducteurs 156 de la deuxième couche de métallisation 154 sont couplés structurellement et électriquement à des éléments conducteurs du substrat supplémentaire 170 en utilisant des bossages ou billes conducteurs 172. Dans des modes de réalisation supplémentaires de l'invention, les éléments conducteurs des structures semi-conductrices traitées supplémentaires 160A, 160B, 160C peuvent être couplés structurellement et électriquement aux interconnexions traversantes 130 en utilisant un procédé de collage direct métal-métal. De manière similaire, des éléments conducteurs 156 de la deuxième couche de métallisation 154 peuvent être couplés structurellement et électriquement à des éléments conducteurs du substrat supplémentaire 170 en utilisant un procédé de collage direct métal-métal. [00113] Par exemple, la figure 11 illustre un mode de réalisation d'une structure semi-conductrice collée similaire à celle de la figure 10F, mais dans lequel des procédés de collage direct métal-métal ont été utilisés pour coller des éléments conducteurs des structures semi-conductrices traitées supplémentaires 160A, 160B, 160C aux interconnexions traversantes 130, et pour coller des éléments conducteurs 156 de la deuxième couche de métallisation 154 à des éléments conducteurs du substrat supplémentaire 170. Ces procédés de collage direct peuvent également être utilisés pour former des structures semi-conductrices collées similaires à celles montrées sur les figures 6F, 7F et 9F. [00114] Les procédés de collage direct métal-métal peuvent être effectués à une température ou des températures au-dessous d'environ 400 °C, ou même au-dessous d'environ 350 °C dans certains modes de réalisation de l'invention, de manière à éviter de provoquer un dommage thermique des structures de dispositif dans les structures semi-conductrices traitées 120, 160A, 160B, 160C. Dans certains modes de réalisation, les procédés de collage peuvent comprendre un procédé de collage direct à ultra basse température, et peuvent comprendre un procédé de collage direct assistée de surfaces, comme ces procédés ont été précédemment définis dans le présent document. [00115] En tant qu'autre exemple, la figure 12 illustre un mode de réalisation d'une structure semi-conductrice collée similaire à celle de la figure 7F, mais dans lequel un procédé de collage direct oxyde-oxyde a été utilisé pour coller les structures semi-conductrices traitées supplémentaires 160A, 160B à la couche de matériau électriquement isolant 105. Comme sur la figure 11, un procédé de collage direct métal-métal peut être utilisé pour coller des éléments conducteurs 156 de la deuxième couche de métallisation 154 à des éléments conducteurs du substrat supplémentaire 170. Des procédés similaires à ceux décrits précédemment avec référence aux figures 7A à 7F, mais quelque peu modifiés, peuvent être utilisés pour former la structure semi-conductrice collée de la figure 12. Par exemple, pour former la structure semi-conductrice collée de la figure 12, des parties de la première couche de métallisation 124 peuvent être retirées comme décrit précédemment avec référence à la figure 7E. Ces procédés, cependant, peuvent également être utilisés pour retirer des parties de la couche de matériau semi-conducteur 104 dans ces régions, de manière à exposer la couche de matériau électriquement isolant 105, qui peut être formée de manière à comprendre un oxyde. Les structures semi-conductrices traitées supplémentaires 160A, 160B peuvent ensuite être directement collées à la couche de matériau électriquement isolant 105 dans un procédé de collage direct oxyde-oxyde. De plus, au moins les interconnexions traversantes 130 qui doivent être interconnectées aux structures semi-conductrices traitées supplémentaires 160A, 160B peuvent être formées à la suite du collage des structures semi-conductrices traitées supplémentaires 160A, 160B à la couche de matériau électriquement isolant 105 dans le procédé de collage direct oxyde-oxyde, et avant la formation de la deuxième couche de métallisation 154. La formation de ces interconnexions traversantes 130 après le procédé de collage direct peut améliorer la qualité de la connexion électrique établie entre ces interconnexions traversantes 130 et les éléments conducteurs respectifs des structures semi-conductrices traitées supplémentaires 160A, 160B auxquelles elles sont couplées. [00116] Les procédés de collage direct oxyde-oxyde peuvent être effectués à une température ou des températures au-dessous d'environ 400 °C, ou même au-dessous d'environ 350 °C dans certains modes de réalisation de l'invention, de manière à éviter de provoquer un dommage thermique des structures de dispositif dans les structures semi-conductrices traitées 120, 160A, 160B. Dans certains modes de réalisation, les procédés de collage peuvent comprendre un procédé de collage direct à ultra basse température, et peuvent comprendre un procédé de collage direct assistée de surfaces, comme ces procédés ont été définis précédemment. [00117] Des procédés de collage direct oxyde-oxyde similaires peuvent également être utilisés pour former des structures semi-conductrices collées similaires à celles montrées sur les figures 6F, 9F et 10F. [00118] Les modes de réalisation de l'invention peuvent être utilisés pour réaliser des trajets électriques directs et continus entre des structures semi-conductrices traitées supportées par au moins une partie d'un substrat de type SeOl, lesquels trajets électriques s'étendent uniquement à travers des éléments conducteurs (par exemple, des pastilles, des pistes et des trous d'interconnexion) qui sont également supportées par ladite au moins une partie du substrat de type SeOl, et ne traversent pas une quelconque partie d'un autre substrat de niveau plus élevé auquel ladite au moins une partie du substrat de type SeOl est fixée, tel que le substrat supplémentaire 170. Ces trajets électriques peuvent être plus courts comparés aux configurations connues précédemment, et peuvent apporter des améliorations quant à la vitesse de signal et/ou au rendement d'énergie électrique. [00119] Des modes de réalisation exemplaires non limitatifs supplémentaires de l'invention sont décrits ci-dessous. [00120] Mode de réalisation 1 : un procédé de formation d'un dispositif à semi-conducteurs, comprenant : la fourniture d'un substrat, le substrat comprenant une couche de matériau semi-conducteur sur une couche de matériau électriquement isolant ; la formation d'une première couche de métallisation comprenant une pluralité d'éléments électriquement conducteurs sur le substrat sur un premier côté de la couche de matériau semi-conducteur opposé à la couche de matériau électriquement isolant ; la formation d'une pluralité d'interconnexions traversantes au moins partiellement à travers le substrat, et la formation d'au moins une interconnexion traversante de la pluralité d'interconnexions traversantes pour qu'elle s'étende à travers chacune de la couche de métallisation et de la couche de matériau semi-conducteur ; la formation d'une deuxième couche de métallisation comprenant une pluralité d'éléments électriquement conducteurs sur le substrat sur un deuxième côté de la couche de matériau semi-conducteur opposé au premier côté de la couche de matériau semi-conducteur ; et la réalisation d'un trajet électrique s'étendant continûment à travers la première couche de métallisation, le substrat, et la deuxième couche de métallisation entre une première structure semi-conductrice traitée supportée par le substrat du premier côté de la couche de matériau semi-conducteur et une deuxième structure semi-conductrice traitée supportée par le substrat du premier côté de la couche de matériau semi-conducteur. [00121] Mode de réalisation 2 : le procédé du mode de réalisation 1, dans lequel la fourniture du substrat comprend la sélection du substrat pour qu'il comprenne un substrat semi-conducteur sur isolant (SeOI). [00122] Mode de réalisation 3 : le procédé du mode de réalisation 2, dans lequel la sélection du substrat pour qu'il comprenne un substrat semi-conducteur sur isolant (SeOI) comprend la sélection du substrat pour qu'il comprenne un substrat silicium sur isolant (SeOI). [00123] Mode de réalisation 4 : le procédé de l'un quelconque des modes de réalisation 1 à 3, dans lequel la couche de matériau semi-conducteur a une épaisseur totale moyenne d'environ dix microns ou moins, et dans lequel la couche de matériau électriquement isolant comprend une couche d'oxyde ayant une épaisseur totale moyenne d'environ dix microns ou moins. [00124] Mode de réalisation 5 : le procédé de l'un quelconque des modes de réalisation 1 à 4, dans lequel la formation de ladite au moins une interconnexion traversante de la pluralité d'interconnexions traversantes pour qu'elle s'étende à travers chacune de la couche de métallisation et de la couche de matériau semi-conducteur comprend en outre la formation de ladite au moins une interconnexion traversante de la pluralité d'interconnexions traversantes pour qu'elle s'étende à travers la couche de matériau électriquement isolant. [00125] Mode de réalisation 6 : le procédé de l'un quelconque des modes de réalisation 1 à 5, comprenant en outre le collage d'au moins l'une de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée au substrat sur le premier côté de la couche de matériau semi-conducteur. [00126] Mode de réalisation 7 : le procédé du mode de réalisation 6, dans lequel le collage d'au moins l'une de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée au substrat sur le - 2973943 34 premier côté de la couche de matériau semi-conducteur comprend le collage direct de ladite au moins une de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée au substrat dans un procédé de collage direct métal-métal à une température ou des températures au- 5 dessous d'environ 400 °C. [00127] Mode de réalisation 8 : le procédé de l'un quelconque des modes de réalisation 1 à 7, comprenant en outre la formation d'au moins l'une de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée in situ sur le substrat sur le premier côté de la couche de 10 matériau semi-conducteur. [00128] Mode de réalisation 9 : le procédé de l'un quelconque des modes de réalisation 1 à 8, dans lequel la réalisation d'un trajet électrique comprend en outre la configuration du trajet électrique pour qu'il s'étende à travers au moins un élément conducteur des premières couches de métallisation, à travers ladite au 15 moins une interconnexion traversante de la pluralité d'interconnexions traversantes s'étendant à travers chacune de la couche de métallisation et de la couche de matériau semi-conducteur, à travers au moins un élément conducteur de la deuxième couche de métallisation, et à travers au moins une autre interconnexion traversante de la pluralité d'interconnexions traversantes. 20 [00129] Mode de réalisation 10 : le procédé de l'un quelconque des modes de réalisation 1 à 9, comprenant en outre la connexion structurelle et électrique d'au moins un élément conducteur de la deuxième couche de métallisation à un élément conducteur d'un autre substrat. [00130] Mode de réalisation 11 : le procédé de l'un quelconque des 25 modes de réalisation 1 à 10, comprenant en outre la sélection individuelle de chacune de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée dans le groupe consistant en un processeur de signal électronique, un dispositif de mémoire électronique, un dispositif d'émission de rayonnement électromagnétique et un dispositif de réception de 30 rayonnement électromagnétique. [00131] Mode de réalisation 12 : le procédé du mode de réalisation 11, comprenant en outre : la sélection de la première structure semi-conductrice traitée pour qu'elle comprenne un processeur de signal électronique ; et la sélection de la deuxième structure semi-conductrice traitée pour qu'elle comprenne au moins l'un d'un dispositif de mémoire électronique, d'une diode électroluminescente, d'une diode laser et d'une cellule solaire. [00132] Mode de réalisation 13 : une structure semi-conductrice, comprenant : un substrat comprenant une couche de matériau semi-conducteur ; une première couche de métallisation sur le substrat sur un premier côté de la couche de matériau semi-conducteur ; une deuxième couche de métallisation sur le substrat sur un deuxième côté de la couche de matériau semi-conducteur opposé au premier côté de la couche de matériau semi-conducteur ; une pluralité d'interconnexions traversantes s'étendant au moins partiellement à travers chacune de la première couche de métallisation et de la couche de matériau semi-conducteur du substrat ; une première structure semi-conductrice traitée supportée par le substrat sur le premier côté de la couche de matériau semi-conducteur ; et une deuxième structure semi-conductrice traitée supportée par le substrat sur le premier côté de la couche de matériau semi-conducteur ; dans laquelle un trajet électrique s'étend de la première structure semi-conductrice traitée, à travers une élément conducteur de la première couche de métallisation, à travers une première interconnexion traversante de la pluralité d'interconnexions traversantes, à travers un élément conducteur de la deuxième couche de métallisation, et à travers une deuxième interconnexion traversante de la pluralité d'interconnexions traversantes jusqu'à la deuxième structure semi- conductrice traitée. [00133] Mode de réalisation 14 : la structure semi-conductrice du mode de réalisation 13, dans laquelle le substrat comprend un substrat semi-conducteur sur isolant (SeOI). [00134] Mode de réalisation 15 : la structure semi-conductrice du mode de réalisation 14, dans laquelle le substrat semi-conducteur sur isolant (SeOl) comprend un substrat silicium sur isolant (SeOl). [00135] Mode de réalisation 16 : la structure semi-conductrice du mode de réalisation 14 ou du mode de réalisation 15, dans laquelle la couche de matériau semi-conducteur a une épaisseur totale moyenne d'environ dix microns ou moins. [00136] Mode de réalisation 17 : la structure semi-conductrice de l'un quelconque des modes de réalisation 14 à 16, dans laquelle au moins une interconnexion traversante de la pluralité d'interconnexions traversantes s'étend au moins partiellement à travers une couche de matériau électriquement isolant du substrat SeOl. [00137] Mode de réalisation 18 : la structure semi-conductrice de l'un quelconque des modes de réalisation 13 à 17, dans laquelle au moins l'une de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée est collée au substrat sur le premier côté de la couche de matériau semi-conducteur. [00138] Mode de réalisation 19 : la structure semi-conductrice du mode de réalisation 18, dans laquelle un élément métallique de ladite au moins une de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée est directement collé à au moins une interconnexion traversante de la pluralité d'interconnexions traversantes. [00139] Mode de réalisation 20 : la structure semi-conductrice de l'un quelconque des modes de réalisation 13 à 19, dans laquelle le trajet électrique s'étend continûment entre la première structure semi-conductrice traitée et la deuxième structure semi-conductrice traitée à travers le substrat, la première couche de métallisation, et la deuxième couche de métallisation. [00140] Mode de réalisation 21 : la structure semi-conductrice de l'un quelconque des modes de réalisation 13 à 20, dans laquelle au moins un élément conducteur de la deuxième couche de métallisation est couplé électriquement à un élément conducteur d'un autre substrat. [00141] Mode de réalisation 22 : la structure semi-conductrice de l'un quelconque des modes de réalisation 13 à 21, dans laquelle chacune de la première structure semi-conductrice traitée et de la deuxième structure semi- conductrice traitée comprend l'un d'un processeur de signal électronique, d'un dispositif de mémoire électronique, d'un dispositif d'émission de rayonnement électromagnétique et d'un dispositif de réception de rayonnement électromagnétique. [00142] Mode de réalisation 23 : la structure semi-conductrice du mode de réalisation 22, dans laquelle : la première structure semi-conductrice traitée comprend un processeur de signal électronique ; et la deuxième structure semi-conductrice traitée comprend au moins l'un d'un dispositif de mémoire électronique, d'une diode électroluminescente, d'une diode laser et d'une cellule solaire. REVENDICATIONS1. Procédé de formation d'un dispositif à semi-conducteurs, comprenant: la fourniture d'un substrat, le substrat comprenant une couche de matériau semi-conducteur sur une couche de matériau électriquement isolant ; la formation d'une première couche de métallisation comprenant une pluralité d'éléments électriquement conducteurs sur le substrat sur un premier côté de la couche de matériau semi-conducteur opposé à la couche de matériau électriquement isolant ; la formation d'une pluralité d'interconnexions traversantes au moins partiellement à travers le substrat, et la formation d'au moins une interconnexion traversante de la pluralité d'interconnexions traversantes pour qu'elle s'étende à travers chacune de la couche de métallisation et de la couche de matériau semi-conducteur ; la formation d'une deuxième couche de métallisation comprenant une pluralité d'éléments électriquement conducteurs sur un deuxième côté de la couche de matériau semi-conducteur opposé au premier côté de la couche de matériau semi-conducteur ; et la réalisation d'un trajet électrique s'étendant continûment à travers la première couche de métallisation, le substrat, et la deuxième couche de métallisation entre une première structure semi-conductrice traitée supportée par le substrat du premier côté de la couche de matériau semi-conducteur et une deuxième structure semi-conductrice traitée supportée par le substrat du premier côté de la couche de matériau semi-conducteur. 2. Procédé selon la revendication 1, dans lequel la fourniture du substrat comprend la sélection du substrat pour qu'il comprenne un substrat semi-conducteur sur isolant (SeOl). 3. Procédé selon la revendication 2, dans lequel la sélection du substrat pour qu'il comprenne un substrat semi-conducteur sur isolant (SeOl) comprend la sélection du substrat pour qu'il comprenne un substrat silicium sur isolant (SeOl). 4. Procédé selon la revendication 2, dans lequel la couche de matériau semi-conducteur a une épaisseur totale moyenne d'environ un micron ou moins,et dans lequel la couche de matériau électriquement isolant comprend une couche d'oxyde ayant une épaisseur totale moyenne d'environ un micron ou moins. 5. Procédé selon la revendication 1, dans lequel la formation de ladite au moins une interconnexion traversante de la pluralité d'interconnexions traversantes pour qu'elle s'étende à travers chacune de la couche de métallisation et de la couche de matériau semi-conducteur comprend en outre la formation de ladite au moins une interconnexion traversante de la pluralité d'interconnexions traversantes pour qu'elle s'étende à travers la couche de matériau électriquement isolant. 6. Procédé selon la revendication 1, comprenant en outre le collage d'au moins l'une de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée au substrat sur le premier côté de la couche de matériau semi-conducteur. 7. Procédé selon la revendication 6, dans lequel le collage d'au moins l'une de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée au substrat sur le premier côté de la couche de matériau semi-conducteur comprend le collage direct d'au moins l'une de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée au substrat dans un procédé de collage direct métal-métal à une température ou des températures au-dessous d'environ 400 °C. 8. Procédé selon la revendication 1, comprenant en outre la formation d'au moins l'une de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée in situ sur le substrat sur le premier côté de la couche de matériau semi-conducteur. 9. Procédé selon la revendication 1, dans lequel la réalisation d'un trajet électrique comprend en outre la configuration du trajet électrique pour qu'il s'étende à travers au moins un élément conducteur des premières couches de métallisation, à travers ladite au moins une interconnexion traversante de la pluralité d'interconnexions traversantes s'étendant à travers chacune de lacouche de métallisation et de la couche de matériau semi-conducteur, à travers au moins un élément conducteur de la deuxième couche de métallisation, et à travers au moins une autre interconnexion traversante de la pluralité d'interconnexions traversantes. 10. Procédé selon la revendication 1, comprenant en outre la connexion structurelle et électrique d'au moins un élément conducteur de la deuxième couche de métallisation à un élément conducteur d'un autre substrat. 10 11. Procédé selon la revendication 1, comprenant en outre la sélection individuelle de chacune de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée parmi le groupe consistant en un processeur de signal électronique, un dispositif de mémoire électronique, un dispositif d'émission de rayonnement électromagnétique et un dispositif de 15 réception de rayonnement électromagnétique. 12. Procédé selon la revendication 11, comprenant en outre : la sélection de la première structure semi-conductrice traitée pour qu'elle comprenne un processeur de signal électronique ; et 20 la sélection de la deuxième structure semi-conductrice traitée pour qu'elle comprenne au moins l'un d'un dispositif de mémoire électronique, d'une diode électroluminescente, d'une diode laser et d'une cellule solaire. 13. Structure semi-conductrice, comprenant : 25 un substrat comprenant une couche de matériau semi-conducteur ; une première couche de métallisation sur le substrat sur un premier côté de la couche de matériau semi-conducteur ; une deuxième couche de métallisation sur le substrat sur un deuxième côté de la couche de matériau semi-conducteur opposé au premier côté de la 30 couche de matériau semi-conducteur; une pluralité d'interconnexions traversantes s'étendant au moins partiellement à travers chacune de la première couche de métallisation et de la couche de matériau semi-conducteur du substrat ; une première structure semi-conductrice traitée supportée par le substrat 35 sur le premier côté de la couche de matériau semi-conducteur ; et5une deuxième structure semi-conductrice traitée supportée par le substrat sur le premier côté de la couche de matériau semi-conducteur ; dans laquelle un trajet électrique s'étend de la première structure semi-conductrice traitée, à travers un élément conducteur de la première couche de métallisation, à travers une première interconnexion traversante de la pluralité d'interconnexions traversantes, à travers un élément conducteur de la deuxième couche de métallisation, et à travers une deuxième interconnexion traversante de la pluralité d'interconnexions traversantes jusqu'à la deuxième structure semi-conductrice traitée. 14. Structure semi-conductrice selon la revendication 13, dans laquelle le substrat comprend un substrat semi-conducteur sur isolant (SeOI). 15. Structure semi-conductrice selon la revendication 14, dans laquelle le substrat semi-conducteur sur isolant (SeOl) comprend un substrat silicium sur isolant (SeOI). 16. Structure semi-conductrice selon la revendication 14, dans laquelle la couche de matériau semi-conducteur a une épaisseur totale moyenne d'environ un micron ou moins. 17. Structure semi-conductrice selon la revendication 14, dans laquelle au moins une interconnexion traversante de la pluralité d'interconnexions traversantes s'étend au moins partiellement à travers une couche de matériau électriquement isolant du substrat SeOl. 18. Structure semi-conductrice selon la revendication 13, dans laquelle au moins l'une de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée est collée au substrat sur le premier côté de la couche de matériau semi-conducteur. 19. Structure semi-conductrice selon la revendication 18, dans laquelle un élément métallique de ladite au moins une de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée est collédirectement à au moins une interconnexion traversante de la pluralité d'interconnexions traversantes. 20. Structure semi-conductrice selon la revendication 13, dans laquelle le trajet électrique s'étend continûment entre la première structure semi-conductrice traitée et la deuxième structure semi-conductrice traitée à travers le substrat, la première couche de métallisation, et la deuxième couche de métallisation. 21. Structure semi-conductrice selon la revendication 13, dans laquelle au moins un élément conducteur de la deuxième couche de métallisation est couplé électriquement à un élément conducteur d'un autre substrat. 22. Structure semi-conductrice selon la revendication 13, dans laquelle chacune de la première structure semi-conductrice traitée et de la deuxième structure semi-conductrice traitée comprend l'un d'un processeur de signal électronique, d'un dispositif de mémoire électronique, d'un dispositif d'émission de rayonnement électromagnétique et d'un dispositif de réception de rayonnement électromagnétique. 23. Structure semi-conductrice selon la revendication 22, dans laquelle : la première structure semi-conductrice traitée comprend un processeur de signal électronique ; et la deuxième structure semi-conductrice traitée comprend au moins l'un d'un dispositif de mémoire électronique, d'une diode électroluminescente, d'une diode laser et d'une cellule solaire.