Brevet FR2970611A1 — publié le 20120720

B10804 - 10-GR1-1220 1 ETAGE DE SORTIE FORMÉ DANS ET SUR UN SUBSTRAT DE TYPE SOI Domaine de l'invention La présente invention concerne un étage d'amplification associé à un plot de sortie d'une puce de circuit intégré formée dans et sur un substrat de type semiconducteur sur isolant. Exposé de l'art antérieur La figure 1 est un schéma électrique d'un exemple d'étage d'amplification associé à un plot de sortie d'une puce de circuit intégré. L'étage d'amplification reçoit, sur une borne d'entrée IN, un signal de données DINT produit par des circuits (non représentés) de la puce, et fournit, sur une borne de sortie OUT reliée à un plot de sortie (non représenté) de la puce, un signal DEXT adapté à être exploité à l'extérieur de la puce. Le signal DINT est un signal numérique susceptible d'alterner entre une valeur haute et une valeur basse. Le signal DEXT suit les variations du signal DINT mais à un niveau de tension plus élevé, et avec une puissance et une impédance adaptées à une connexion à un dispositif extérieur. Les valeurs haute et basse du signal DINT correspondent sensiblement à des potentiels haut VDDI et bas GND1 d'alimentation des circuits logiques de la puce. Les valeurs haute et basse du signal DEXT correspondent sensiblement à des potentiels haut VDDE et bas B10804 - 10-GR1-1220 2 GNDE d'alimentation des étages de sortie de la puce. A titre d'exemple, les potentiels VDDI et GND1 sont respectivement de l'ordre de 1,2 V et 0 V, et les potentiels VDDE et GNDE sont respectivement de l'ordre de 2,5 V et 0 V. L'étage d'amplification de sortie comprend un étage de pré-amplification 1 et un étage d'adaptation de puissance et d'impédance 3. L'étage 3 comprend un transistor MOS de puissance 5, à canal P, en série avec un transistor MOS de puissance 7, à canal N. Les sources des transistors 5 et 7 sont respectivement reliées à des rails d'alimentation haute (VDDE) et basse (GNDE), et les drains des transistors 5 et 7 sont reliés au noeud OUT. Ainsi, lorsque les transistors 5 et 7 sont respectivement passant (fermé) et non-passant (ouvert), le noeud OUT est à un potentiel proche de VDDE, et lorsque les transistors 5 et 7 sont respectivement non-passant et passant, le noeud OUT est à un potentiel proche de GNDE. Les transistors 5 et 7 sont choisis pour fournir une puissance et une impédance adaptées à une exploitation du signal DEXT à l'extérieur de la puce. L'étage de pré-amplification 1 reçoit le signal DINT, et fournit un signal de commande Dp à la grille du transistor 5 et un signal de commande DN à la grille du transistor 7. L'étage 1 comprend une première branche entre la borne IN et la grille du transistor 5, fournissant le signal Dp, et une seconde branche, entre la borne IN et la grille du transistor 7, fournissant le signal DN. Chaque branche comprend un circuit élévateur de tension, respectivement 9p et 9N, adapté à convertir le signal DINT en un signal intermédiaire, de même forme mais pré-amplifié au niveau de tension VDDE GNDE. Des circuits 11p et 11N sont prévus, respectivement entre la sortie du circuit 9p et la grille du transistor 5, et entre la sortie du circuit 9N et la grille du transistor 7, pour contrôler les fronts montants et descendants du signal intermédiaire pré- amplifié. La fonction des circuits 11p et 11N est notamment d'empêcher que les transistors 5 et 7 ne puissent être rendus passants en même temps pendant la commutation, ce qui conduirait B10804 - 10-GR1-1220 3 à court-circuiter l'alimentation de l'étage de sortie. A titre d'exemple, les fronts descendants du signal Dp peuvent être légèrement retardés par rapport aux fronts descendants du signal DN, et les fronts montants du signal DN peuvent être légèrement retardés par rapport aux fronts montants du signal Dp. De plus, les circuits 11p et 11N fonctionnent en inverseur, c'est-à-dire que les signaux Dp et DN sont en opposition de phase par rapport au signal DINT- L'étage d'adaptation de puissance et d'impédance (transistors 5 et 7) fonctionnant lui-même en inverseur, ceci permet que le signal DEXT soit en phase avec le signal DINT- On s'intéresse ici à un étage d'amplification associé à un plot de sortie d'une puce de circuit intégré formée dans et sur un substrat de type semiconducteur sur isolant. Un tel substrat, généralement désigné par le sigle SOI, comprend une couche semiconductrice active, par exemple une couche de silicium épitaxié, revêtant une couche isolante. En technologie SOI, on peut choisir parmi deux types de transistors, les transistors à corps flottant et les transistors dont le corps peut être polarisé au moyen d'une prise de contact. Les figures 2A à 2C représentent de façon schématique un transistor MOS 20 à canal N, à corps flottant, réalisé dans un substrat de type SOI. La figure 2A est une vue de dessus, la figure 2B est une vue en coupe selon l'axe B-B, et la figure 2C est une vue en coupe selon l'axe C-C. Le transistor 20 est formé dans et sur une région semiconductrice de type P 21 revêtant une couche isolante 22. Le transistor 20 occupe, en vue de dessus, une surface approximativement rectangulaire délimitée par des parois isolantes verticales 23. Le caisson formé par la couche 22 et les parois 23 isole entièrement le transistor 20 des autres composants de la puce. Des régions de type N 24 et 25, formant la source (S) et le drain (D) du transistor, s'étendent longitudinalement de part et d'autre d'une couche isolante 26, formée à la surface de la région 21 et revêtue d'une grille conductrice 27 (G). Des métallisations (non représentées) B10804 - 10-GR1-1220 4 peuvent être prévues sur les régions de source et de drain. Aucune prise de contact n'est prévue pour polariser le corps 21 (B) qui reste donc flottant. Les figures 3A à 3C représentent de façon schématique un transistor MOS 30 à canal N, réalisé dans un substrat de type SOI, dont le corps peut être polarisé au moyen d'une prise de contact. La figure 3A est une vue de dessus, la figure 3B est une vue en coupe selon l'axe B-B, et la figure 3C est une vue en coupe selon l'axe C-C. Le transistor 30 est formé dans et sur une région semiconductrice de type P 31 revêtant une couche isolante 32. Le transistor 30 occupe, en vue de dessus, une surface approximativement rectangulaire délimitée par des parois isolantes verticales 33. Des régions de type N 34 et 35, formant la source (S) et le drain (D) du transistor, s'étendent longitudinalement de part et d'autre d'une couche isolante 36 revêtue d'une grille conductrice 37 (G). Une région 38 fortement dopée de type P, est formée dans la partie supérieure d'une portion de la région 31 non revêtue par la grille 37. La région 38 permet de venir polariser le corps 31 (B) du transistor à un potentiel de référence souhaité. La région 38 est éventuellement revêtue d'une métallisation de contact (non représentée). On a proposé de réaliser un étage d'amplification de sortie du type décrit en relation avec la figure 1, dans lequel les transistors 5 et 7 de l'étage d'adaptation de puissance et d'impédance sont des transistors à corps flottant. Les transistors à corps flottant ont l'avantage de présenter des temps de commutation plus brefs. En effet, la région de corps n'étant pas reliée à un potentiel de référence, des charges électriques sont susceptibles de s'y accumuler. Dans un transistor à canal N, l'accumulation de ces charges, positives, conduit à une augmentation du potentiel de la région de corps, et donc à une diminution de la tension de seuil du transistor. Il en résulte des commutations plus rapides du transistor lorsque le signal DN change d'état. De la même façon, dans un B10804 - 10-GR1-1220 transistor à canal P, des charges négatives tendent à s'accumuler dans la région de corps, conduisant à des commutations plus rapides lorsque le signal Dp change d'état. L'utilisation de transistors à corps flottant présente 5 toutefois plusieurs inconvénients. Un premier inconvénient réside dans l'effet d'histoire lié à l'absence de polarisation du corps. A un instant donné, le potentiel du corps dépend en partie des états, passant ou non-passant, successivement pris par le transistor à des instants antérieurs. Ainsi, la tension de seuil du transistor fluctue en fonction des états pris par le signal de données à des instants antérieurs. Il en résulte que les temps de commutation sont, certes brefs, mais sujets à une forte dispersion. Un deuxième inconvénient est que l'accumulation de charges dans la région de corps entraîne une augmentation des courants de fuite lorsque le transistor est non-passant. En particulier, dans un transistor à canal N, l'accumulation de charges positives dans la région de corps conduit à polariser en direct la jonction formée entre le corps et la source. A titre d'exemple, une tension positive de quelques dixièmes de volts peut s'établir entre le corps et la source. Il en résulte des courants de fuite non-négligeables, entraînant une augmentation indésirable de la consommation statique de l'étage de sortie. Le même phénomène (avec des polarisations inversées) se produit dans un transistor à canal P. On a proposé de réaliser un étage d'amplification de sortie du type décrit en relation avec la figure 1, dans lequel les transistors 5 et 7 sont munis d'une prise de contact de corps, le corps du transistor 5 étant relié au potentiel de référence haut VDDE, et le corps du transistor 7 étant relié au potentiel de référence bas GNDE. Ceci permet de pallier les inconvénients susmentionnés de courants de fuite à l'état non-passant et de dispersion des temps de commutation. En revanche, on perd alors l'avantage de rapidité de commutation lié à l'accumulation de charges électriques dans la région de corps. B10804 - 10-GR1-1220 6 Il serait souhaitable de pouvoir disposer d'un étage de sortie dans lequel les transistors d'amplification de puissance présentent à la fois des temps de commutation brefs et peu dispersés, et des courants de fuite réduits. Résumé Ainsi, un objet d'un mode de réalisation de la présente invention est de prévoir un étage d'amplification de sortie d'une puce de circuit intégré formée dans et sur un substrat de type SOI, palliant au moins en partie certains des inconvénients des étages d'amplification de sortie usuels. Un objet d'un mode de réalisation de la présente invention est de prévoir un tel étage dans lequel les transistors de puissance commutent rapidement par rapport aux étages de sortie usuels. Un objet d'un mode de réalisation de la présente invention est de prévoir un tel étage dans lequel la dispersion des temps de commutation des transistors de puissance est faible par rapport aux étages de sortie usuels. Un objet d'un mode de réalisation de la présente invention est de prévoir un tel étage dans lequel les courants de fuite dans les transistors de puissance sont faibles par rapport aux étages de sortie usuels. Un objet d'un mode de réalisation de la présente invention est de prévoir un tel étage facile et peu onéreux à 25 réaliser par rapport aux étages de sortie usuels. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de commande d'un étage d'amplification de sortie comprenant des premier et second transistors MOS de puissance complémentaires de type SOI, en série entre des 30 premier et second rails d'alimentation, ce procédé comprenant les étapes suivantes : relier le corps du premier transistor au premier rail lorsque le premier transistor est maintenu dans un état non-passant ; relier le corps du second transistor au second rail lorsque le second transistor est maintenu dans un 35 état non-passant ; et relier le corps de chacun des transistors B10804 - 10-GR1-1220 7 au noeud commun auxdits transistors, pendant les périodes de commutation de ce transistor d'un état non-passant vers un état passant. Selon un mode de réalisation de la présente invention : les premier et second transistors sont respectivement un transistor MOS à canal P et un transistor MOS à canal N ; les premier et second rails sont respectivement un rail d'alimentation haute et un rail d'alimentation basse ; les sources des premier et second transistors sont respectivement reliées au premier rail et au second rail ; et les drains des premier et second transistors sont reliés au noeud commun. Un autre mode de réalisation de la présente invention prévoit un étage d'amplification de sortie comprenant des premier et second transistors MOS de puissance complémentaires de type SOI, respectivement à canal P et à canal N, en série entre des premier et second rails, respectivement d'alimentation haute et d'alimentation basse, dans lequel les sources des premier et second transistors sont respectivement reliées au premier rail et au second rail, et les drains des premier et second transistors sont reliés à un premier noeud commun, cet étage comprenant en outre des troisième et quatrième transistors MOS à canal P en série entre le premier noeud commun et le premier rail, le noeud commun aux troisième et quatrième transistors étant relié au corps du premier transistor ; un premier inverseur dont l'entrée est reliée à la grille du troisième transistor et dont la sortie est reliée à la grille du quatrième transistor ; des cinquième et sixième transistors MOS à canal N en série entre le premier noeud commun et le second rail, le noeud commun aux cinquième et sixième transistors étant relié au corps du second transistor ; et un second inverseur dont l'entrée est reliée à la grille du cinquième transistor et dont la sortie est reliée à la grille du sixième transistor. Selon un mode de réalisation de la présente invention, la grille du troisième transistor est reliée à la grille du B10804 - 10-GR1-1220 8 premier transistor et la grille du cinquième transistor est reliée à la grille du second transistor. Selon un mode de réalisation de la présente invention, l'étage d'amplification de sortie comprend en outre un étage de pré-amplification recevant en entrée un signal de données fourni par des circuits logiques de la puce, et fournissant des signaux de commande aux grilles des premier et second transistors, et les grilles des troisième et cinquième transistors sont reliées à des noeuds intermédiaires de l'étage de pré-amplification. Selon un mode de réalisation de la présente invention, les troisième à sixième transistors sont réalisés à la largeur de grille minimale de la technologie considérée. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, est un schéma électrique d'un exemple d'étage d'amplification associé à un plot de sortie d'une puce de circuit intégré ; les figures 2A à 2C, précédemment décrites, représentent de façon schématique un transistor MOS à canal N à corps flottant, réalisé dans et sur un substrat de type SOI ; les figures 3A à 3C, précédemment décrites, représentent de façon schématique un transistor MOS à canal N muni d'une prise de contact de polarisation du corps, réalisé dans et sur un substrat de type SOI ; la figure 4 est un schéma électrique partiel d'un autre exemple d'étage d'amplification associé à un plot de 30 sortie d'une puce de circuit intégré ; les figures 5A à 5C sont des chronogrammes illustrant l'évolution de divers signaux de l'étage de sortie de la figure 4, lors d'une commutation du signal de données ; B10804 - 10-GR1-1220 9 la figure 6 est un schéma électrique partiel d'un mode de réalisation d'un étage d'amplification associé à un plot de sortie d'une puce de circuit intégré ; les figures 7A à 7C sont des chronogrammes illustrant 5 l'évolution de divers signaux de l'étage de sortie de la figure 6, lors d'une commutation du signal de données ; et la figure 8 est un schéma électrique d'une variante de réalisation d'un étage d'amplification associé à un plot de sortie d'une puce de circuit intégré. 10 Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références sur les différentes figures. La figure 4 est un schéma électrique partiel d'un exemple d'étage d'amplification associé à un plot de sortie 15 d'une puce de circuit intégré formée dans et sur un substrat de type SOI. L'étage de sortie de la figure 4 est similaire à l'étage de sortie de la figure 1. En particulier, il comprend un étage de pré-amplification (non visible sur la figure 4), fournissant des signaux de commande Dp et DN à un étage 20 d'adaptation de puissance et d'impédance 40. L'étage 40 comprend un transistor MOS de puissance 5, à canal P, en série avec un transistor MOS de puissance 7, à canal N. Les sources des transistors 5 et 7 sont respectivement reliées à des rails d'alimentation haute VDDE et basse GNDE, et les drains des 25 transistors 5 et 7 sont reliés à un noeud OUT relié à un plot de sortie de la puce. Les signaux Dp et DN fournis par l'étage de pré-amplification, commandent respectivement la grille du transistor 5 et la grille du transistor 7. Les transistors 5 et 7 sont munis de prises de contact 30 de polarisation du corps. Il est prévu un transistor MOS à canal N 41, dont la source est reliée au corps BN du transistor 7 et dont le drain est relié au noeud OUT. La grille du transistor 41 est reliée à la grille du transistor 7. Il est en outre prévu un transistor MOS à canal P 43, dont la source est reliée au corps B10804 - 10-GR1-1220 10 Bp du transistor 5 et dont le drain est relié au noeud OUT. La grille du transistor 43 est reliée à la grille du transistor 5. Les figures 5A à 5C sont des chronogrammes illustrant l'évolution de divers signaux de l'étage de sortie de la figure 4. La figure 5A illustre l'évolution du signal DN fourni par l'étage de pré-amplification, la figure 5B illustre l'évolution du signal de sortie OUT, et la figure 5C illustre l'évolution du potentiel BN du corps du transistor 7. Entre un instant t0 et un instant t1, postérieur à l'instant t0, le signal DN est établi à un état bas, correspondant sensiblement au potentiel GNDE. On rappellera que la différence entre les signaux Dp et DN réside uniquement dans des retards introduits dans les fronts montants ou descendants de l'un et/ou l'autre des signaux, pour empêcher que les transistors 5 et 7 ne puissent être rendus passants en même temps. En régime établi, c'est-à-dire en dehors des périodes de commutation, le signal Dp est identique au signal DN. Ainsi, pendant l'intervalle de temps t0-t1, le transistor 7 est non-passant et le transistor 5 est passant. Par conséquent, le signal OUT est à un état haut, correspondant sensiblement au potentiel VDDE. Par ailleurs, le signal DN étant à un état bas, le transistor 41 est non-passant. Il en résulte que le potentiel BN du corps du transistor 7 reste flottant. Entre l'instant t1 et un instant t2, postérieur à l'instant t1, le signal DN commute vers un état haut, proche de VDDE. Avant la mise en conduction du transistor 7, et donc la commutation du signal OUT vers un état bas, l'élévation du potentiel DN tend à rendre le transistor 41 passant. Le potentiel OUT étant encore à un état haut, il en résulte une élévation du potentiel BN du corps du transistor 7. Cette élévation du potentiel BN favorise une commutation rapide du transistor 7. Lorsque les transistors 7 et 5 deviennent respectivement passant et non-passant, le potentiel OUT chute à un état bas, proche de GNDE, et le potentiel BN est ramené sensiblement à la même valeur basse. B10804 - 10-GR1-1220 11 Entre l'instant t2 et un instant t3, postérieur à l'instant t2, les signaux DN et Dp sont établis à un état haut, correspondant sensiblement au potentiel haut VDDE. Ainsi, le transistor 7 est passant et le transistor 5 non-passant. Par conséquent, le signal OUT est à un état bas, correspondant sensiblement au potentiel GNDE. Le signal DN étant à un état haut, le transistor 41 reste fermé. Il en résulte que le corps BN du transistor 7 est maintenu sensiblement au même potentiel bas (proche de GNDE) que le noeud OUT. Le comportement des transistors 5 et 43, à canal P, est similaire, avec des polarisations inversées. Un avantage de l'étage de sortie décrit en relation avec les figures 4 et 5A à 5C est que, par rapport à un étage de sortie dans lequel les corps des transistors de puissance sont maintenus en permanence à un potentiel de référence haut ou bas, les commutations des transistors 5 et 7 sont plus rapides. En outre, le corps BN du transistor 7 étant ramené au potentiel de référence GNDE chaque fois que le signal DN s'établit à un état haut (c'est-à-dire chaque fois que le signal de données s'établit à un état bas), et le corps Bp du transistor 5 étant ramené au potentiel de référence VDDE chaque fois que le signal Dp s'établit à un état bas (c'est-à-dire chaque fois que le signal de données s'établit à un état haut), l'effet d'histoire est réduit par rapport à un étage de sortie dans lequel les corps des transistors de puissance sont purement flottants. Toutefois, le corps BN du transistor 7 reste flottant lorsque le signal DN est établi à un état bas, c'est-à-dire lorsque le transistor 7 est non-passant, et le corps Bp du transistor 5 reste flottant lorsque le signal Dp est établi à un état haut, c'est-à-dire lorsque le transistor 5 est non-passant. Il en résulte d'une part des courants de fuite relativement élevés, et d'autre part que la dispersion des temps de commutation liée à l'effet d'histoire reste non-négligeable. La figure 6 est un schéma électrique partiel d'un mode de réalisation d'un étage d'amplification associé à un plot de B10804 - 10-GR1-1220 12 sortie d'une puce de circuit intégré formée dans et sur un substrat de type SOI. Comme l'étage de sortie de la figure 4, l'étage de sortie de la figure 6 comprend un étage de pré-amplification, non représenté, fournissant des signaux de commande Dp et DN à un étage d'adaptation de puissance et d'impédance 60. L'étage 60 comprend un transistor MOS de puissance 5, à canal P, en série avec un transistor MOS de puissance 7, à canal N. Les sources des transistors 5 et 7 sont respectivement reliées à des rails d'alimentation haute VDDE et basse GNDE, et les drains des transistors 5 et 7 sont reliés à un noeud OUT relié à un plot de sortie de la puce. Les signaux Dp et DN fournis par l'étage de pré-amplification, commandent respectivement les grilles des transistors 5 et 7. Les transistors 5 et 7 sont munis de prises de contact de polarisation du corps. Des moyens de polarisation comprenant deux transistors MOS à canal N 61 et 63 sont associés au corps du transistor 7. La source et le drain du transistor 61 sont respectivement reliés au corps BN du transistor 7 et au noeud OUT. La grille du transistor 61 est reliée à la grille du transistor 7. La source et le drain du transistor 63 sont respectivement reliés au rail d'alimentation basse GNDE et au corps BN du transistor 7. Un inverseur 65 est prévu dont l'entrée est reliée à la grille du transistor 61 et dont la sortie est reliée à la grille du transistor 63. Par ailleurs, des moyens de polarisation comprenant deux transistors MOS à canal P 67 et 69 sont associés au transistor 5. La source et le drain du transistor 67 sont respectivement reliés au corps Bp du transistor 5 et au noeud OUT. La grille du transistor 67 est reliée à la grille du transistor 5. La source et le drain du transistor 69 sont respectivement reliés au rail d'alimentation haute VDDE et au corps Bp du transistor 5. Un inverseur 71 est prévu dont l'entrée est reliée à la grille du transistor 67 et dont la sortie est reliée à la grille du transistor 69. Les figures 7A à 7C sont des chronogrammes illustrant l'évolution de divers signaux de l'étage de sortie de la B10804 - 10-GR1-1220 13 figure 6. La figure 7A illustre l'évolution du signal DN fourni par l'étage de pré-amplification, la figure 7B illustre l'évolution du signal de sortie OUT, et la figure 7C illustre l'évolution du potentiel BN du corps du transistor 7. Entre un instant t0 et un instant t1, postérieur à l'instant t0, les signaux Dp et DN sont établis à un état bas, correspondant sensiblement au potentiel GNDE. Les transistors 7 et 5 sont donc respectivement non-passant et passant, et le signal OUT est à un état haut, correspondant sensiblement au potentiel VDDE. Par ailleurs, le signal DN étant à un état bas, les transistors 61 et 63 sont respectivement non-passant et passant. Il en résulte que le potentiel BN du corps du transistor 7 est maintenu sensiblement au potentiel GNDE. Entre l'instant t1 et un instant t2, postérieur à l'instant t1, le signal DN commute vers un état haut. Dès le début de la commutation et avant la mise en conduction du transistor 7, et donc la commutation du signal OUT vers un état bas, l'élévation du potentiel DN tend à rendre le transistor 61 passant et le transistor 63 non-passant. Le potentiel OUT étant encore à un état haut, il en résulte une élévation du potentiel BN du corps du transistor 7. Cette élévation du potentiel BN favorise une commutation rapide du transistor 7. Lorsque les transistors 7 et 5 deviennent respectivement passant et non- passant, le potentiel OUT chute à un état bas, proche de GNDE, et le potentiel BN est ramené à la même valeur basse. Entre l'instant t2 et un instant t3, postérieur à l'instant t2, les signaux DN et Dp sont établis à un état haut, correspondant sensiblement au potentiel haut VDDE. Ainsi, le transistor 7 est passant et le transistor 5 non-passant. Par conséquent, le signal OUT est à un état bas, correspondant sensiblement au potentiel GNDE. Le signal DN étant à un état haut, les transistors 61 et 63 restent respectivement passant et non-passant. Il en résulte que le corps BN du transistor 7 est B10804 - 10-GR1-1220 14 maintenu sensiblement au même potentiel bas (proche de GNDE) que le noeud OUT. Le comportement des transistors 5, 67 et 69, à canal P, est similaire, avec des polarisations inversées. Les transistors 61, 63, 67 et 69 sont de préférence réalisés avec une largeur de grille minimale, par exemple la largeur de grille minimale de la technologie de fabrication considérée, afin qu'ils commutent plus rapidement que les transistors de puissance 5 et 7 lorsque le signal de données change d'état. A titre d'exemple, les transistors de puissance 5 et 7 peuvent avoir une largeur de grille de l'ordre de 100 à 200 µm, et les transistors 61, 63, 67 et 69 une largeur de grille de l'ordre de 0,5 µm. Les transistors des inverseurs 65 et 71 sont aussi de préférence réalisés avec une largeur de grille faible devant la largeur de grille des transistors 5 et 7. Un avantage de l'étage de sortie décrit en relation avec les figures 6 et 7A à 7C est que, par rapport à un étage de sortie dans lequel les corps des transistors de puissance sont maintenus en permanence à un potentiel de référence haut ou bas, les commutations des transistors 5 et 7, et donc du signal OUT, sont plus rapides. En outre, le corps BN du transistor 7 étant ramené au potentiel de référence GNDE chaque fois que le signal de données s'établi à un état haut ou bas, et le corps Bp du transistor 5 étant ramené au potentiel de référence VDDE chaque fois que le signal de données s'établit à un état haut ou bas, l'effet d'histoire est supprimé par rapport à un étage de sortie dans lequel les corps des transistors de puissance peuvent rester flottants. En outre, les corps des transistors de puissance étant, en régime établi, reliés à un potentiel de référence, les courants de fuite à l'état non-passant sont fortement réduits par rapport à un étage de sortie dans lequel les corps des transistors de puissance peuvent rester flottant. Ainsi, dans l'étage d'amplification de sortie proposé, les transistors de puissance présentent à la fois des temps de B10804 - 10-GR1-1220 15 commutation brefs et peu dispersés, et des courants de fuite réduits. On notera en outre que les transistors 61, 63, 67 et 69, et les inverseurs 65 et 71, sont de petite taille par rapport aux transistors de puissance 5 et 7. Ainsi la consommation additionnelle de surface de silicium par rapport à un étage de sortie dans lequel les corps des transistors de puissance sont directement reliés aux rails d'alimentation, est négligeable. Les inventeurs ont mis en oeuvre des essais comparatifs portant sur quatre étages d'amplification de sortie A, B, C et D distincts. L'étage A correspond au schéma électrique de la figure 1, mais avec des transistors de puissance 5 et 7 munis de prises de contact de corps, le corps du transistor 5 étant relié en permanence au rail VDDE et le corps du transistor 7 étant relié en permanence au rail GNDE. L'étage B correspond au schéma électrique de la figure 1, les transistors de puissance 5 et 7 étant à corps purement flottants. L'étage C correspond au schéma de la figure 4. L'étage D correspond au schéma de la figure 6. Les étages A à D sont munis d'étages de pré-amplification identiques, correspondant au schéma électrique de la figure 1. Pour chacun des étages de sortie A à D, les inventeurs ont mesuré les caractéristiques suivantes . le temps moyen de commutation du plot de sortie ; la dispersion des temps de commutation du plot de sortie ; et la consommation en courant de l'étage de sortie lorsque le signal de données est établi à une valeur constante haute ou basse, c'est-à-dire en dehors des périodes de commutation. Les temps de commutation moyens mesurés pour les étages B, C et D sont respectivement 7%, 10% et 10% inférieurs au temps de commutation moyen de l'étage A. Les dispersions des temps de commutation des étages A à D sont respectivement de 5,9 ps, 20 ps, 15 ps et 3,8 ps. Les consommations en courant des B10804 - 10-GR1-1220 16 étages A à D (en régime établi) sont respectivement de 4,74 nA, 375 nA, 375 nA et 4,78 nA. Ainsi, l'étage d'amplification de sortie proposé, décrit en relation avec la figure 6, cumule à la fois l'avantage de rapidité de commutation des transistors à corps flottant, et les avantages de répétitivité des temps de commutation et de courants de fuite réduits des transistors dont le corps est relié en permanence à un potentiel de référence. La figure 8 est un schéma électrique d'une variante de réalisation d'un étage d'amplification associé à un plot de sortie d'une puce de circuit intégré formée dans et sur un substrat de type SOI. L'étage de sortie de la figure 8 est du même type que l'étage de sortie de la figure 6, mais diffère de ce dernier par le fait que la grille du transistor 61 et l'entrée de l'inverseur 65 ne sont pas connectées à la grille du transistor 7, mais, plus en amont, à la sortie du circuit élévateur de tension 9N. De même, la grille du transistor 67 et l'entrée de l'inverseur 71 ne sont pas connectées à la grille du transistor 5, mais à la sortie du circuit élévateur de tension 9p. Ceci permet une commutation plus rapide des transistors 61, 63, 67 et 69 lorsque le signal de données change d'état, et donc une polarisation plus rapide du corps des transistors 5 et 7. Des inverseurs 81 et 83 sont prévus, respectivement entre la sortie du circuit 9P et la grille du transistor 67, et entre la sortie du circuit 9N et la grille du transistor 61, de façon que les signaux de commande des transistors 61, 63, 67 et 69 soient en phase avec les signaux Dp et DN. Le cas échéant, la grille du transistor 67 et la grille du transistor 61 peuvent être connectées à une sortie complémentaire du circuit 9P et à une sortie complémentaire du circuit 9N, si de telles sorties sont disponibles. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. B10804 - 10-GR1-1220 17 En particulier, l'invention ne se limite pas aux étages de sortie comprenant un étage de pré-amplification du type décrit en relation avec la figure 1. L'homme de l'art saura mettre en oeuvre le fonctionnement recherché pour d'autres configurations d'étages de sortie comprenant un étage d'adaptation de puissance et d'impédance comportant deux transistors MOS de puissance complémentaires en série. En outre, l'invention ne se restreint pas aux exemples décrits en relation avec les figures 6 et 8, de circuits de polarisation des corps des transistors 5 et 7. L'homme de l'art saura prévoir tout autre moyen de commutation adapté à : relier le corps Bp du transistor 5 au rail VDDE lorsque le transistor 5 est maintenu dans un état non-passant, c'est-à-dire lorsque le signal DINT est établi à une valeur basse ; relier le corps BN du transistor 7 au rail GNDE lorsque le transistor 7 est maintenu dans un état non-passant, c'est-à-dire lorsque le signal DINT est établi à une valeur haute ; relier le corps Bp du transistor 5 au noeud OUT pendant les périodes de commutation du transistor 5 d'un état non-passant vers un état passant, c'est-à-dire lorsque le signal DINT commute d'un état bas vers un état haut ; et relier le corps BN du transistor 7 au noeud OUT pendant les périodes de commutation du transistor 7 d'un état non-passant vers un état passant, c'est-à-dire lorsque le signal DINT commute d'un état haut vers un état bas. REVENDICATIONS1. Procédé de commande d'un étage d'amplification de sortie comprenant des premier (5) et second (7) transistors MOS de puissance complémentaires de type SOI, en série entre des premier (VDDE) et second (GNDE) rails d'alimentation, ce procédé comprenant les étapes suivantes : relier le corps (Bp) du premier transistor (5) au premier rail (VDDE) lorsque le premier transistor est maintenu dans un état non-passant ; relier le corps (EN) du second transistor (7) au 10 second rail (GNDE) lorsque le second transistor est maintenu dans un état non-passant ; et relier le corps (Bp, BN) de chacun des transistors (5, 7) au noeud (OUT) commun auxdits transistors, pendant les périodes de commutation de ce transistor d'un état non-passant 15 vers un état passant. 2. Procédé selon la revendication 1, dans lequel : les premier (5) et second (7) transistors sont respectivement un transistor MOS à canal P et un transistor MOS à canal N ; les premier (VDDE) et second (GNDE) rails sont respectivement un 20 rail d'alimentation haute et un rail d'alimentation basse ; les sources des premier et second transistors sont respectivement reliées au premier rail et au second rail ; et les drains des premier et second transistors sont reliés au noeud commun (OUT). 3. Etage d'amplification de sortie comprenant des 25 premier (5) et second (7) transistors MOS de puissance complémentaires de type SOI, respectivement à canal P et à canal N, en série entre des premier (VDDE) et second (GNDE) rails, respectivement d'alimentation haute et d'alimentation basse, dans lequel les sources des premier (5) et second (7) 30 transistors sont respectivement reliées au premier rail (VDDE) et au second rail (GNDE), et les drains des premier et second transistors sont reliés à un premier noeud commun (OUT), cet étage comprenant en outre :B10804 - 10-GR1-1220 19 des troisième (67) et quatrième (69) transistors MOS à canal P en série entre le premier noeud commun (OUT) et le premier rail (VDDE), le noeud commun aux troisième et quatrième transistors étant relié au corps (Bp) du premier (5) transistor ; un premier inverseur (71) dont l'entrée est reliée à la grille du troisième transistor (67) et dont la sortie est reliée à la grille du quatrième transistor (69) ; des cinquième (61) et sixième (63) transistors MOS à canal N en série entre le premier noeud commun (OUT) et le second rail (GNDE), le noeud commun aux cinquième et sixième transistors étant relié au corps (EN) du second (7) transistor ; et un second inverseur (65) dont l'entrée est reliée à la 15 grille du cinquième transistor (61) et dont la sortie est reliée à la grille du sixième transistor (63). 4. Etage selon la revendication 3, dans lequel la grille du troisième transistor (67) est reliée à la grille du premier transistor (5) et la grille du cinquième transistor (61) 20 est reliée à la grille du second transistor (7). 5. Etage selon la revendication 3, comprenant en outre un étage de pré-amplification (1) recevant en entrée un signal (DINT) de données fourni par des circuits logiques de la puce, et fournissant des signaux de commande (Dp, DN) aux grilles des 25 premier (5) et second (7) transistors, dans lequel les grilles des troisième (67) et cinquième (61) transistors sont reliées à des noeuds intermédiaires dudit étage de pré-amplification. 6. Etage selon l'une quelconque des revendications 3 à 5, dans lequel les troisième à sixième transistors (61, 63, 67, 30 69) sont réalisés à la largeur de grille minimale de la technologie considérée.