Brevet FR2969817A1 — publié le 20120629

B10372 - 10-GR4-138 - DD12151 VR 1 RÉALISATION DE VIAS DANS UN CIRCUIT INTÉGRÉ Domaine de l'invention La présente invention concerne le domaine des circuits intégrés et notamment un circuit intégré comprenant un via traversant et son procédé de fabrication. Exposé de l'art antérieur Les figures 1A et 1B sont des vues en coupe représentant une portion d'un circuit intégré classique à deux étapes de sa fabrication. A l'étape illustrée en figure 1A, on a formé dans la surface supérieure d'un substrat semiconducteur 1, couramment en silicium, des composants électroniques. On a représenté à titre d'exemple un transistor MOS 3 délimité, de son côté droit sur la figure, par une région isolante 5, couramment désignée dans la technique par le sigle STI de l'anglais "shallow trench isolation". Sur cette structure, on a formé une première couche isolante 7, généralement constituée d'un empilement multicouche de plusieurs couches isolantes de caractéristiques différentes, par exemple successivement une couche d'oxyde de silicium non dopé et des couches d'oxyde de silicium dopé au bore et au phosphore. Ceci ne constitue bien entendu qu'un exemple des multicouches isolants utilisés de façon courante. B10372 - 10-GR4-138 - DD12151 VR 2 Ensuite, pour réaliser des contacts sur des parties choisies des composants électroniques, par exemple ici sur le drain 9 du transistor 3, on ménage dans le multicouche 7 une ouverture de contact 11. A l'étape illustrée en figure 1B, on a d'abord déposé dans l'ouverture une couche barrière 13 puis l'ouverture a été remplie d'un métal 14. Après cela, le matériau de la couche barrière 13 et le métal 14 ont été éliminés de la surface supérieure de la structure par polissage mécano-chimique. Ensuite, on a déposé une autre couche ou un autre multicouche isolant 15 sur la structure et on a formé dans ce multicouche des ouvertures ou tranchées 17 dans lesquelles on a également successivement déposé une couche barrière 19 et un métal 20. A des étapes ultérieures, non représentées, on dépose d'autres successions de couches isolantes dans lesquelles on ménage des ouvertures et des tranchées pour réaliser des contacts et des lignes permettant de connecter de façon choisie les divers éléments. Dans une filière technologique donnée, toutes les épaisseurs de couche, natures de couche, distances entre métallisations, sont choisies pour que le dispositif ait des caractéristiques souhaitées et qu'un concepteur puisse prévoir les caractéristiques du circuit qu'il a conçu. Dans certains cas, on veut en outre réaliser des nias 25 traversants dans une structure de circuit intégré. Les figures 2A à 2F sont des vues en coupe illustrant des étapes successives de réalisation d'un circuit intégré tel que celui des figures 1A et 1B et comprenant en plus des nias. On retrouve en figure 2A de mêmes éléments qu'en 30 figures 1A et 1B désignés par de mêmes références. En outre, au-dessus du multicouche 7, on a déposé une couche 21 en carbure de silicium ou autre matériau de grande dureté mécanique qui, comme on le notera ci-après, est destiné à servir d'arrêt de gravure lors d'étapes de polissage mécano-chimique. B10372 - 10-GR4-138 - DD12151 VR 3 A l'étape illustrée en figure 2B, on a déposé sur la structure un masque 23 muni d'ouvertures 25 aux emplacements où on veut établir des contacts, par exemple avec le drain 9 du transistor 3. A l'étape illustrée en figure 2C, après élimination du masque 23, on a rempli l'ouverture 25 en déposant d'abord une couche barrière 27 puis une couche d'un métal de remplissage 29, par exemple du tungstène. Pendant ce remplissage une couche du matériau de la couche barrière 27 et une couche de tungstène se sont déposées sur la surface supérieure de la structure. Pour arriver à la structure illustrée en figure 2C, ces couches ont été éliminées de la surface supérieure de la structure par polissage mécano-chimique. A l'étape illustrée en figure 2D, on a déposé un autre masque 31 dans lequel on a ménagé une ouverture 33 et une gravure a été réalisée pour que l'ouverture traverse la couche 21, la région isolante 5 et le multicouche 7 et pénètre dans le substrat 1 à une profondeur choisie, couramment de l'ordre de 20 à 100 }gym. De préférence, on a réalisé l'ouverture 33 de façon à pénétrer dans la zone isolante 5. A l'étape illustrée en figure 2E, on a procédé au dépôt d'une couche d'isolement 34, d'une couche barrière 35 puis d'un métal 37, par exemple du cuivre. Comme précédemment, une fois ces dépôts effectués, il faut éliminer les parties de la couche barrière et de la couche de métal qui recouvrent la structure. Ceci est une opération particulièrement importante du fait que le via doit généralement avoir des dimensions latérales relativement importantes, de l'ordre de 2 à 15 }gym, ce qui implique que la couche de métal 37 est déposée sur une épaisseur de 1 à 5 }gym. L'opération d'arrêt de gravure est donc particulièrement délicate. C'est pourquoi, on a prévu la couche de SiC 21. La figure 2F illustre une étape suivante dans laquelle on a déposé une nouvelle couche isolante 39 dans laquelle on a B10372 - 10-GR4-138 - DD12151 VR 4 formé des ouvertures également tapissées d'une couche barrière 41 et remplies d'un métal 43. Le procédé décrit en relation avec les figures 2A à 2F ne pose pas de problèmes particuliers de réalisation. Toutefois, on notera que, à la fin du processus, la couche 21 de SiC subsiste. Il en résulte que les caractéristiques diélectriques de l'ensemble des isolants formés au-dessus de la tranche semiconductrice et entre les métallisations ne sont plus les mêmes que dans le cas classique des figures 1A et 1B. Cela pose un problème pratique car cela oblige à recalculer l'ensemble des épaisseurs en tenant compte des matériaux constituant les divers isolants si on veut conserver les mêmes caractéristiques que celles d'un circuit intégré classique tel que fabriqué par le procédé des figures 1A et 1B. Or, c'est là un souci que les fabricants de composants semiconducteurs veulent absolument éviter car ils souhaitent que tout nouveau circuit fabriqué n'implique pas d'étapes de reconception de l'ensemble du circuit. Par ailleurs, le fait que le contact 29 soit réalisé à travers une ouverture plus profonde que dans le cas classique tend à modifier également les caractéristiques de ce contact et à rendre sa formation plus difficile. Résumé Ainsi, un objet de modes de réalisation de la présente invention est de prévoir un procédé de fabrication de circuits intégrés comprenant des nias profonds, éventuellement des nias traversants, tel que, à la fin des étapes de réalisation du circuit intégré, celui-ci ait les mêmes caractéristiques que celles d'un circuit intégré ne comprenant pas de nias. Un autre objet de modes de réalisation de la présente invention est de prévoir un tel procédé qui n'implique pas d'étapes ni de matériau nouveau par rapport aux étapes et matériaux couramment utilisés dans la fabrication des circuits intégrés électroniques. B10372 - 10-GR4-138 - DD12151 VR 5 Un autre objet de modes de réalisation de la présente invention est de prévoir un tel procédé qui soit particulièrement simple à mettre en oeuvre. Pour atteindre ces objets, un mode de réalisation de la présente invention prévoit un procédé de fabrication d'un via dans une plaquette semiconductrice dans laquelle ont été formés des composants électroniques et dont une face principale est recouverte d'un multicouche isolant traversé localement par des régions de contact conductrices, comprenant les étapes suivantes : déposer une couche de carbone amorphe au dessus dudit multicouche ; former un évidement traversant la couche de carbone amorphe, le multicouche et une partie du substrat de silicium ; déposer une couche isolante et une couche conductrice remplissant ledit évidement ; retirer les parties des couches conductrice et isolante formées sur la face principale par planarisation mécano-chimique en s'arrêtant sur la couche de carbone amorphe ; éliminer la couche de carbone amorphe ; et former des niveaux d'interconnexions. Selon un mode de réalisation de la présente invention, la couche de carbone amorphe a une épaisseur comprise entre 5 et 20 nm. Selon un mode de réalisation de la présente invention, la couche de carbone amorphe a une épaisseur comprise entre 20 et 300 nm. Selon un mode de réalisation de la présente invention, la couche de carbone amorphe est déposée à une température 30 inférieure à 550°C. Selon un mode de réalisation de la présente invention, la couche de carbone amorphe est éliminée par gravure plasma ou gravure humide. Un mode de réalisation de la présente invention 35 prévoit un circuit intégré comprenant un via dans une plaquette B10372 - 10-GR4-138 - DD12151 VR 6 semiconductrice dans laquelle ont été formés des composants électroniques, recouverte d'un multicouche traversé localement par des régions de contact conductrices, dans lequel la partie supérieure du via forme une saillie dans un niveau d'interconnexion supérieur. Selon un mode de réalisation de la présente invention, le diamètre du via est compris entre 2 et 15 }gym et la profondeur du via est comprise entre 20 et 100 }gym. Selon un mode de réalisation de la présente invention, le circuit intégré comprend un via constitué d'un métal différent de celui utilisé pour les parties conductrices en contact avec le substrat de silicium, ledit métal différent contenant de l'aluminium ou du cuivre. Selon un mode de réalisation de la présente invention, 15 le via traverse une région d'oxyde formée dans une partie supérieure du substrat semiconducteur. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante 20 de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A et 1B, décrites précédemment, sont des vues en coupe d'un circuit intégré classique à deux étapes de sa fabrication ; 25 les figures 2A à 2F sont des vues en coupe illustrant des étapes de fabrication d'un circuit intégré comprenant des nias traversants selon un procédé connu ; et les figures 3A à 3G sont des vues en coupe illustrant des étapes successives de fabrication d'un circuit intégré selon 30 un exemple d'un procédé selon un mode de réalisation de la présente invention. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des B10372 - 10-GR4-138 - DD12151 VR 7 circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée Un mode de réalisation d'un procédé de formation d'un circuit intégré comprenant des nias traversants va être exposé en relation avec les vues en coupe des figures 3A à 3G. A l'étape illustrée en figure 3A, comme à l'étape illustrée en figure 1A, on a formé dans un substrat 1 un composant électronique 3 et on a formé une ouverture 11 au- dessus d'une zone à contacter 9 de ce composant. Ensuite, de même que cela a été représenté en figure 1B, on a déposé un matériau de couche barrière 13 et on a déposé une couche de matériau conducteur 14. On rappellera que ces ouvertures de contact sont généralement de petites dimensions et ont par exemple, dans les circuits intégrés à haute intégration actuelle des dimensions latérales de l'ordre de 30 à 100 nanomètres et une hauteur, correspondant à l'épaisseur du multicouche 7 de l'ordre de 0,5 à 1 pm. Après remplissage de l'ouverture de contact, on trouvera sur la surface supérieure de la couche 7 une très faible épaisseur de couche barrière et une épaisseur de 20 à 60 nm. Ainsi, comme dans les procédés classiques, ces couches très minces pourront être éliminées sans grande difficulté par polissage mécano-chimique. Ainsi, les ouvertures de contact ont exactement les mêmes caractéristiques que celles des circuits classiques telles que décrites en relation avec les figures 1A et 1B. A l'étape illustrée en figure 3B, on a déposé une couche d'arrêt 50 sur la structure. Selon une caractéristique spécifique du procédé décrit ici, cette couche d'arrêt est une couche comprenant du carbone amorphe qui peut avoir une épaisseur de 10 à 300 nm et un oxyde qui peut avoir une épaisseur de 20 à 300 nm situé sur le carbone amorphe servant de protection pendant l'opération de retrait de couches déposées ultérieurement. B10372 - 10-GR4-138 - DD12151 VR 8 A l'étape illustrée en figure 3C, on a déposé sur la structure une couche de masquage 52 dans laquelle on a formé une ouverture 54. Cette ouverture, formée par exemple par gravure plasma anisotrope traverse successivement la couche 50, la couche 7 et, de préférence, une région de STI 5, et pénètre dans le substrat 1 selon une profondeur souhaitée pour former un via profond destiné à constituer un via traversant. Cette ouverture a par exemple une profondeur de 20 à 100 pm. A l'étape illustrée en figure 3D, on a déposé une couche isolante 56 puis une couche d'accrochage et de barrière à la diffusion du cuivre (non représentée), par exemple en Ti, TiN, Ta, TaN, d'une épaisseur de quelques nanomètres, par exemple 10 à 200 nm. Après cela, on a procédé à un dépôt de métal dont une partie 58 remplit l'ouverture et dont une partie 59 recouvre l'ensemble de la structure. La figure 3F représente la structure après réalisation d'une étape de polissage mécano-chimique. Etant donné que la largeur d'un via est couramment de l'ordre de 3 à 15 pm, la couche 59 aura une épaisseur de l'ordre de 1 à 4 pm. Cela exige donc une opération de polissage mécano-chimique particulièrement agressive pour supprimer cette couche. C'est pour cela, que l'on a prévu la couche d'arrêt 50. Les inventeurs ont constaté qu'une couche de carbone amorphe était particulièrement sélective vis-à-vis de l'opération de polissage mécano-chimique du cuivre et l'utilisation de cette propriété de sélectivité du carbone amorphe vis-à-vis du cuivre lors d'opération de polissage mécano-chimique constitue un aspect essentiel du procédé décrit ici. Un avantage supplémentaire d'une telle couche de carbone amorphe est que, une fois dénudée, elle est facilement éliminable par un plasma fluoré, par exemple un plasma de CF4 et d'oxygène, cette attaque étant bien sélective par rapport au métal et par rapport au diélectrique sous-jacent à la couche 50. Le carbone amorphe utilisé est un carbone amorphe hydrogéné déposé par PECVD à une température inférieure à 600°C, B10372 - 10-GR4-138 - DD12151 VR 9 typiquement de l'ordre de 450°C. Les précurseurs utilisés sont par exemple C3H6 OU C2H2. Du carbone déposé à la tournette (Spin On Carbon) pourrait également convenir. La figure 3F représente la structure obtenue après élimination de la couche d'arrêt 50. On notera qu'il résulte du procédé décrit que le métal constituant le via présente une saillie 60 au-dessus du multicouche diélectrique 7. A l'étape illustrée en figure 3G, on a déposé une nouvelle couche isolante 15 dans laquelle on a formé des ouvertures tapissées d'une couche barrière 19 et remplies d'un métal 20 de la même façon que cela avait été illustré en figure 1B. La couche 15 a par exemple une épaisseur de l'ordre de 100 à 600 nm. Son remplissage et l'élimination du métal en excès ne posent donc pas de problème difficile. On notera que lors de l'étape de polissage mécano-chimique destiné à éliminer le métal 20 en excès, le fait que le métal du via 58 présente comme on l'a illustré en figure 3F une saillie fait que, à l'étape de la figure 3G, le métal 20 enserre cette saillie ce qui présente un avantage de robustesse et évite la création de fissures lors de polissage mécano-chimique d'élimination du métal 20 en excès. La présente invention est susceptible de nombreuses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, les diverses épaisseurs et nature des matériaux utilisés seront ajustées en fonction des exigences spécifiques. Un avantage du procédé décrit, est que, en ce qui concerne les contacts et les métallisations des contacts, leur structure est exactement identique à celle des procédés les plus classiques et donc que la réalisation des nias n'affectent pas les paramètres électriques liés à ces contacts. REVENDICATIONS1. Procédé de fabrication d'un via dans une plaquette semiconductrice (1) dans laquelle ont été formés des composants électroniques (3) et dont une face principale est recouverte d'un multicouche isolant (7) traversé localement par des régions de contact conductrices (14), comprenant les étapes suivantes : déposer une couche de carbone amorphe (50) au dessus dudit multicouche ; former un évidement (54) traversant la couche de carbone amorphe, le multicouche et une partie du substrat de 10 silicium ; déposer une couche isolante (56) et une couche conductrice (58) remplissant ledit évidement ; retirer les parties des couches conductrice et isolante formées sur la face principale par planarisation 15 mécano-chimique en s'arrêtant sur la couche de carbone amorphe ; éliminer la couche de carbone amorphe ; et former des niveaux d'interconnexions. 2. Procédé selon la revendication 1, dans lequel la couche de carbone amorphe a une épaisseur comprise entre 5 et 20 20 nm. 3. Procédé selon la revendication 1, dans lequel la couche de carbone amorphe a une épaisseur comprise entre 20 et 300 nm. 4. Procédé selon l'une quelconque des revendications 1 25 à 3, dans lequel la couche de carbone amorphe est déposée à une température inférieure à 550°C. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel la couche de carbone amorphe (50) est éliminée par gravure plasma ou gravure humide. 30 6. Circuit intégré comprenant un via dans une plaquette semiconductrice (1) dans laquelle ont été formés des composants électroniques (3), recouverte d'un multicouche (7) traversé localement par des régions de contact conductricesB10372 -- 10-GR4-138 - DD12151 VR 11 (14), dans lequel la partie supérieure du via (58) forme une saillie (60) dans un niveau d'interconnexion supérieur. 7. Circuit intégré selon la revendication 6, dans lequel ie dialltitre du via est compris entre 2 et 15 pm et la profondeur du via est comprise entre 20 et 100 }am. 8. Circuit intégré selon la revendication 6 ou 7, comprenant un via constitué d'un métal différent de celui utilisé pour _les parties conductrices en contact avec le substrat de silicium, ledit métal différent contenant de l'aluminium ou du cuivre. 9. Circuit intégré selon l'une quelconque des-revendications 6 à 8, dans lequel le via traverse une région d'oxyde (5) formée dans une partie supérieure du substrat semiconducteur.