Brevet FR2964477A1 — publié le 20120309

i GENERATEUR DE TENSION DE REFERENCE POUR POLARISER UN AMPLIFICATEUR La présente invention concerne les amplificateurs et en particulier les amplificateurs audio à alimentation asymétrique. La présente invention s'applique notamment, mais non exclusivement à la téléphonie mobile. Les amplificateurs à alimentation asymétrique et notamment ceux équipant les téléphones mobiles, reçoivent une tension d'alimentation continue. Pour étendre au maximum leur dynamique, ces amplificateurs reçoivent une tension de polarisation égale à la tension d'alimentation divisée par deux. La figure 1 représente schématiquement un circuit d'amplification. Sur la figure 1, le circuit comprend un amplificateur AMP io comportant deux entrées et une sortie, et alimenté entre des tensions PV et PVN. Le signal à amplifier Vin est introduit sur une première des deux entrées par l'intermédiaire d'une résistance RI. Une tension de polarisation Vb est introduite sur la seconde entrée de l'amplificateur AMP. La première entrée est reliée à la sortie de l'amplificateur AMP par l'intermédiaire d'une 15 résistance R2. La sortie du circuit d'amplification fournit un signal Vout amplifié correspondant à l'écart entre le signal d'entrée Vin et la tension de polarisation Vb. La tension PVN est par exemple égale à 0 V ou -PV et la tension Vb est par exemple égale à (PV - PVN)/2. La figure 2 représente sous la forme de chronogrammes trois cas 20 d'ajustement de la tension de polarisation Vb. Dans un premier cas, la tension Vb est ajustée à la tension médiane égale à l'écart entre les tensions d'alimentation PV et PVN du circuit, divisé par deux (soit (PV - PVN)/2). L'excursion en tension de l'amplificateur s'étend entre la tension PVN et la tension PV. L'excursion en tension de l'amplificateur est alors maximum. 25 Dans un second cas, la tension de polarisation est inférieure à la tension médiane (PV - PVN)/2. Dans un troisième cas, la tension Vb est supérieure à la tension (PV - PVN)/2. Pour éviter une saturation de l'amplificateur conduisant à une distorsion du signal amplifié Vout, sachant que le signal amplifié ne peut être inférieur à PVN ou supérieur à PV, le gain de 30 l'amplificateur est ajusté de manière à ce que les tensions extrêmes du signal de sortie restent comprises entre PVN et PV. L'excursion en tension 2 de l'amplificateur s'étend donc entre PVN et 2(Vb - PVN) ( PVN), et PV. Il apparaît donc que pour maximiser l'excursion en tension de l'amplificateur, la tension de polarisation doit être maintenue à la tension médiane des tensions d'alimentations, soit (PV-PVN)/2. Cependant, provenant d'une batterie, la tension d'alimentation d'un téléphone mobile peut varier dans une large mesure, notamment en fonction de la charge de la batterie et des organes activés du téléphone. Si la tension de polarisation Vb suit la tension médiane des tensions d'alimentation, il io s'avère que toute variation de la tension Vb est transmise en sortie de l'amplificateur AMP avec un gain égal à 1 + R1/R2. Or la qualité d'un amplificateur se mesure notamment par le taux de réjection de la tension d'alimentation PSRR (Power Supply Rejection Ratio), généralement exprimé en décibels (dB) négatifs. Plus le taux PSRR d'un circuit est faible (grand en 15 valeur absolue), moins le circuit est sensible aux variations des tensions d'alimentation. Le circuit d'amplification de la figure 1 présente un taux PSRR négatif de quelques dB. Dans le cas où le gain de ce circuit est égal à 1, le taux PSRR est égal à -6 dB. La figure 3 représente un circuit d'amplification différentiel. Sur la 20 figure 3, le circuit d'amplification comprend un amplificateur différentiel DAMP comportant trois entrées et deux sorties, et alimentés entre les tensions PV et PVN. Le signal d'entrée Vin est fourni entre deux des entrées par l'intermédiaire de résistances R1, R1', et la tension de polarisation Vb est fournie à une troisième entrée. L'entrée connectée à la résistance R1 est 25 reliée à une sortie par l'intermédiaire d'une résistance R2. L'entrée connectée à la résistance R1' est reliée à l'autre sortie par l'intermédiaire d'une résistance R2'. Le signal de sortie amplifié est fourni entre les deux sorties. Dans ce circuit, les variations de la tension de polarisation Vb sont transmises en sortie de l'amplificateur DAMP avec une atténuation variant 30 en fonction de l'appariement des résistances R1 et R1' et de l'appariement entre les résistances R2 et R2'. Les technologies actuelles permettent d'obtenir une identité des résistances R1, R1' et R2, R2' à 0.1 % près. Dans ces conditions, le taux PSRR peut atteindre -66 dB environ. Pour augmenter la réjection de la tension d'alimentation (c'est-à-dire 35 diminuer le taux PSRR) à partir d'une certaine fréquence, il a été envisagé de générer la tension de polarisation Vb à partir des tensions d'alimentation PV et PVN, à l'aide d'un pont diviseur et d'un filtre passe-bas. La figure 4 représente un circuit RFG1 de génération de la tension de polarisation Vb, connecté au circuit d'amplification de la figure 1. Le circuit de génération RFG1 comprend deux résistances R3, R4 et un condensateur Cl. Les deux résistances R3, R4, sont connectées en série entre les bornes aux tensions PV et PVN d'une source de tension d'alimentation, et présentent par exemple des valeurs identiques de manière à former un pont diviseur par deux. La tension MPV au noeud de jonction NI entre les résistances R3, R4 io est donc sensiblement égale à la tension médiane des tensions d'alimentation PV, PVN (soit (PV - PVN)/2), à un écart près dépendant de l'appariement des résistances R3 et R4. La tension MPV au noeud NI est filtrée à l'aide d'un filtre RC passe-bas formé par la résistance R4 et le condensateur Cl connecté entre le noeud NI et la masse. Le noeud NI 15 fournit la tension de polarisation Vb à l'amplificateur AMP. Le taux PSRR obtenu est bas aux fréquences supérieures à la fréquence de coupure du filtre passe-bas. Il est donc avantageux que la fréquence de coupure du filtre soit faible. A cet effet, plus la capacité du condensateur Cl et/ou la valeur de la résistance R4 sont élevées, plus la fréquence de coupure du filtre est 20 faible. Toutefois, si l'on souhaite réaliser le circuit d'amplification dans un circuit intégré, il n'est pas possible de former un condensateur de capacité élevée, à moins d'utiliser un condensateur externe au circuit intégré. Pour contourner ce problème, il a été proposé notamment dans le brevet US 6 696 884, d'insérer un interrupteur commandé I1 entre le noeud 25 NI et le condensateur Cl, de manière à former un échantillonneur bloqueur. L'interrupteur est par exemple formé par un transistor CMOS, et commandé de manière à s'ouvrir et se fermer à une certaine fréquence d'échantillonnage. Cette disposition permet de diminuer le taux de PSRR aux fréquences inférieures à la fréquence d'échantillonnage. Il est donc 30 avantageux que la fréquence d'échantillonnage soit basse. Toutefois, le courant de fuite lors des périodes de blocage (interrupteur 11 ouvert) n'est pas négligeable, ce qui entraîne une ondulation de la tension de polarisation Vb. Il en résulte que plus la fréquence d'échantillonnage est basse, plus l'amplitude de l'ondulation de la tension Vb est élevée, et donc plus le taux 35 PSRR augmente. II est donc souhaitable de réaliser un amplificateur qui soit entièrement intégrable, et qui présente un taux PSRR faible (inférieur à -70 dB) dans une bande de fréquence utile la plus large possible. Des modes de réalisation concernent un procédé pour générer une tension de référence, comprenant une étape de génération d'un signal de référence à partir d'une source de tension. Selon un mode de réalisation, le procédé comprend des étapes consistant à : comparer le signal de référence avec une tension de référence, ajuster une valeur numérique en fonction du résultat de la comparaison et de la valeur numérique, et convertir la valeur io numérique en une tension correspondant à la tension de référence. Selon un mode de réalisation, le signal de référence est généré en divisant par un facteur constant une tension d'alimentation. Selon un mode de réalisation, le procédé comprend une phase d'initialisation pendant laquelle la tension de référence atteint 15 progressivement celle du signal de référence, et une phase opérationnelle durant laquelle la tension de référence est maintenue constante. Selon un mode de réalisation, le procédé comprend des étapes de détection d'une saturation d'un amplificateur polarisé par la tension de référence, et d'ajustement de la tension de référence afin d'éviter une 20 saturation de l'amplificateur. Selon un mode de réalisation, le procédé comprend des étapes périodiques de réajustement de la tension de référence en fonction du signal de référence. Des modes de réalisation concernent également un procédé 25 d'amplification d'un signal fournissant un signal amplifié, le procédé comprenant des étapes consistant à : introduire à une entrée d'un intégrateur un signal à amplifier additionné au signal amplifié, introduire le signal de sortie de l'intégrateur à une entrée d'un comparateur recevant sur une autre entrée un signal en dent de scie, le signal amplifié étant obtenu à 30 partir d'un signal de sortie du comparateur. Selon un mode de réalisation, ce procédé comprend des étapes de génération d'une tension de référence conformément au procédé de génération défini précédemment, et d'introduction de la tension de référence à une entrée de l'intégrateur. Selon un mode de réalisation, le procédé comprend des étapes de 35 génération du signal en dent de scie centré sur le signal de référence MPV, d'ajout au signal de sortie de l'intégrateur du signal de référence, et d'introduction du signal résultant à l'entrée du comparateur. Selon un mode de réalisation, le procédé comprend des étapes de fourniture du signal de sortie du comparateur à l'entrée d'un étage d'amplification de puissance fournissant le signal amplifié. Des modes de réalisation concernent également un circuit de génération d'un signal de référence, configuré pour mettre en oeuvre le procédé de génération défini précédemment. Selon un mode de réalisation, le circuit comprend un comparateur pour comparer la tension de référence avec le signal de référence, un circuit logique configuré pour ajuster une valeur numérique en fonction d'un io échantillon du signal de comparaison et de la valeur numérique, et un convertisseur numérique analogique pour convertir la valeur numérique ajustée en une tension correspondant à la tension de référence. Selon un mode de réalisation, le circuit comprend un pont diviseur pour générer le signal de référence à partir d'une tension d'alimentation. 15 Selon un mode de réalisation, le circuit logique est configuré pour ajuster progressivement la tension de référence pour qu'elle atteigne le signal de référence, durant une phase d'initialisation, et pour maintenir constante la tension de référence durant une phase opérationnelle. Selon un mode de réalisation, le circuit logique est configuré pour 20 détecter une saturation d'un amplificateur polarisé par la tension de référence, et pour ajuster la tension de référence afin d'éviter une saturation de l'amplificateur. Selon un mode de réalisation, le circuit logique est configuré pour réajuster périodiquement la tension de référence. 25 Des modes de réalisation concernent également un amplificateur de signal, comprenant un circuit de génération d'une tension de référence tel que défini précédemment, la tension de référence étant utilisée pour polariser l'amplificateur. Selon un mode de réalisation, l'amplificateur comprend un intégrateur 30 recevant sur une entrée la tension de référence et sur une autre entrée un signal d'entrée à amplifier additionné à un signal amplifié, un comparateur recevant sur une entrée le signal de sortie de l'intégrateur et sur une autre entrée un signal en dent de scie présentant une tension médiane proportionnelle à une tension d'alimentation recevant le signal de sortie du 35 comparateur et fournissant le signal amplifié, l'étage d'amplification de puissance pouvant être de type à pont en H. Selon un mode de réalisation, l'amplificateur comprend un additionneur pour ajouter au signal de sortie de l'intégrateur le signal de référence, le signal en dent de scie étant centré sur le signal de référence, la sortie de l'additionneur étant connectée à une entrée du comparateur. Selon un mode de réalisation, l'amplificateur présente une architecture différentielle. Des exemples de réalisation de l'invention seront décrits dans ce qui suit, à titre non limitatif en relation avec les figures jointes parmi lesquelles : lo la figure 1 précédemment décrite, représente schématiquement un circuit d'amplification selon l'art antérieur, la figure 2 précédemment décrite, représente sous la forme de chronogrammes différents cas d'excursion en tension de l'amplificateur, en fonction d'une tension de polarisation, 15 la figure 3 précédemment décrite, représente schématiquement un autre circuit d'amplification selon l'art antérieur, la figure 4 précédemment décrite, représente schématiquement un circuit de génération d'une tension de polarisation selon l'art antérieur, connecté au circuit d'amplification de la figure 1, 20 la figure 5 représente schématiquement un circuit de génération d'une tension de référence selon un mode de réalisation, connecté au circuit d'amplification de la figure 1, les figures 5A et 5B représentent schématiquement des circuits logiques du circuit de génération de tension de référence, 25 la figure 6 représente des courbes de variation en fonction du temps de signaux dans le circuit de génération de tension de référence, les figures 7 à 9 représentent schématiquement des circuits d'amplification selon divers modes de réalisation, la figure 10 représente des courbes de variation du taux PSRR en 30 fonction de la fréquence, obtenues avec le circuit de la figure 9. La figure 5 représente un circuit de génération d'une tension de référence selon un mode de réalisation. Le circuit de génération RFG comprend les résistances R3, R4, un convertisseur numérique / analogique DAC, un circuit logique CL, et un comparateur CP. Les résistances R3, R4 35 sont montées en pont diviseur entre les bornes aux tensions PV et PVN d'une source de tension d'alimentation pour fournir en leur noeud de jonction NI une tension MPV égale à la tension d'alimentation médiane, soit (PV - PVN)/2. A cet effet, les valeurs des résistances R3 et R4 sont sensiblement identiques et suffisamment faibles pour être facilement intégrables dans un circuit intégré tout en occupant une faible surface de semi-conducteur. Le noeud NI est connecté à une entrée du comparateur CP. Le convertisseur DAC comprend une sortie connectée à une autre entrée du comparateur CP et fournissant la tension de référence Vref d'un circuit d'amplification. Le circuit CL détermine une valeur numérique VrN qu'il transmet au io convertisseur DAC, en fonction d'un signal UP en sortie du comparateur CP et en fonction d'une valeur numérique précédemment fournie au convertisseur DAC. Dans l'exemple de la figure 5, la tension de référence Vref est fournie en tant que tension de polarisation à un circuit d'amplification identique à celui de la figure 1. Dans la description qui suit, la tension PVN 15 peut être nulle ou présenter une autre valeur qui peut être négative, par exemple égale à -PV. Dans cet exemple, la tension MPV au noeud NI est voisine de 0 V si les résistances R3 et R4 sont égales. Le circuit logique CL peut être réalisé par exemple à l'aide de composants logiques ou d'un microcontrôleur programmé pour fournir une 20 valeur numérique VrN de la tension de référence Vref en fonction du signal de sortie UP du comparateur CP. Selon un mode de réalisation, le circuit logique CL est configuré pour ajuster la tension de référence Vref en fonction de l'écart entre les tensions d'alimentation PV et PVN, uniquement pendant une phase d'initialisation 25 déclenchée à l'activation du circuit d'amplification. La valeur d'ajustement de la tension Vref peut être par exemple la valeur maximum de la valeur médiane (PV - PVN)/2 mesurée durant la phase d'initialisation. Dans une phase opérationnelle suivant la phase d'activation, la tension Vref est maintenue constante, indépendamment d'éventuelles variations des tension 30 d'alimentation PV, PVN. La phase d'initialisation peut ensuite être déclenchée périodiquement par exemple avec une période de plusieurs secondes, pour réajuster la tension de référence Vref en fonction des tensions d'alimentation PV et PVN, par exemple de manière à fixer la tension Vref à une valeur moyenne (calculée sur plusieurs secondes ou 35 dizaines de secondes) de la tension médiane (PV - PVN)/2. A ce sujet, il 8 convient de noter que le calcul de la tension médiane d'alimentation est effectué numériquement, et ne fait pas intervenir de composants passifs tels qu'un condensateur ou une résistance. La période sur laquelle porte le calcul de cette tension médiane peut donc être aussi long que nécessaire, sans soulever de problèmes d'intégration de gros composants passifs. Selon un autre mode de réalisation, le circuit logique CL est configuré pour déclencher la phase d'initialisation pour réajuster la tension de référence Vref, lorsque le circuit d'amplification est saturé. A cet effet, le circuit logique comprend une entrée pour recevoir un signal de détection de ro saturation de l'amplificateur. Ce signal de détection de saturation peut être généré sur un amplificateur linéaire en détectant lorsque certains signaux internes sortent d'une "plage de variation normale". Dans un amplificateur en classe D, la saturation de l'amplificateur peut être détectée en observant le signal modulé en largeur d'impulsion. Pendant une période de signal 15 d'horloge, le signal modulé commute normalement une fois de 0 à 1 et une fois de 1 à O. En cas de saturation, il restera à 0 ou 1. Par conséquent, l'amplificateur est saturé si le signal modulé est resté à 0 ou 1 pendant une période d'horloge. Selon un mode de réalisation, le circuit CL est configuré pour 20 échantillonner le signal de sortie du comparateur CP à une certaine fréquence, et ajuster la tension de référence en retranchant ou en ajoutant un certain nombre fixe, par exemple un nombre minimum, à la valeur numérique courante VrN de la tension Vef, à chaque échantillon prélevé du signal de sortie du comparateur, selon que l'échantillon prélevé est à O ou 1. 25 La figure 5A représente un exemple de circuit du circuit logique CL. Le circuit logique CL comprend autant de circuits élémentaires ECO, EC1, ... ECn que de bits constituant la valeur numérique VrN fournie au convertisseur DAC. Chaque circuit ECO-ECn comprend une entrée de signal d'horloge recevant un signal d'horloge CK, une entrée de signal de sélection 30 SL recevant le signal de sortie UP du comparateur CP, une entrée et une sortie de signal de commande I, O, et une sortie A fournissant un bit A0, Al, An de la valeur numérique VrN. La sortie O de chaque circuit ECO à ECn-1 est connectée à l'entrée I d'un des circuits EC1 à ECn. Un premier (ECO) des circuits ECO-ECn reçoit sur son entrée 1 un signal d'activation EN. La figure 5B représente l'un des circuits ECO-ECn. Sur la figure 5B, le circuit EC comprend une porte logique de type ET AG, une porte logique de type OU Exclusif XG, une bascule de type D FF et un multiplexeur MX. L'entrée I du circuit EC est connectée à une entrée des portes AG et XG. La sortie de la porte XG est connectée à l'entrée D de la bascule FF. Le signal d'horloge CK est introduit à l'entrée de signal d'horloge de la bascule FF. Les sorties directes et inversées Q et Q de la bascule FF sont connectées aux entrées du multiplexeur MX. La sortie Q de la bascule FF est connectée à une entrée de la porte XG et fournit un bit A de la valeur numérique VrN : io VrN = (AO,A1, ..., An). L'entrée SL du circuit EC est connectée à une entrée de commande du multiplexeur MX. La sortie du multiplexeur MX est connectée à une entrée de la porte AG dont la sortie est connectée à la sortie O du circuit EC. Le signal UP est à 1 lorsque la tension de référence Vref est 15 supérieure à la tension médiane (PV - PVN)/2 et à 0 dans le cas contraire. Lorsque le signal EN est à 0, la valeur VrN est maintenue constante à sa dernière valeur. Lorsque le signal d'activation EN est à 1, le multiplexeur MX sélectionne la sortie directe Q ou inversée Q de la bascule FF selon que le signal SL c'est-à-dire UP est à 0 ou 1. Il en résulte que la valeur VrN est 20 incrémentée ou décrémentée à chaque impulsion du signal CK selon que le signal UP est à 0 ou 1. La figure 6 représente des chronogrammes des tensions PV - PVN), MPV et Vref, pour illustrer le fonctionnement du circuit logique CL de la figure 5A, notamment durant une phase d'initialisation INIT déclenchée à 25 l'activation du circuit d'amplification. La tension PV - PVN varie entre environ 3.6 V et 3 V en formant des créneaux, par exemple lors de l'activation d'autres organes de l'appareil comprenant le circuit d'amplification. La tension MPV au noeud N1 varie en même temps que la tension PV - PVN entre 1.5 et 1.8 V. Le circuit CL échantillonne la sortie du comparateur CP à 30 une certaine fréquence, par exemple de quelques centaines de Hz, et détermine pour chaque échantillon la valeur de la tension Vref. Initialement, le circuit CL fixe la tension Vref à une certaine valeur inférieure à la tension médiane MPV, soit dans l'exemple de la figure 6, à environ 1.2 V. Durant une première période P1, la tension MPV reste sensiblement constante, 35 tandis que la tension Vref est inférieure à la tension MPV. Tant que le 2964477 l0 comparateur CP indique que la tension Vref est inférieure à la tension MPV, le circuit CL incrémente la valeur numérique VrN de la tension Vref d'un pas contant à chaque période d'échantillonnage. Ainsi, la tension Vref augmente progressivement jusqu'à dépasser la tension MPV. Durant une seconde 5 période P2, la tension MPV chute à un pallier inférieur d'environ 0.1 V à la tension Vref. La sortie du comparateur CP passe alors à 0. Le circuit CL maintient la tension Vref constante à environ 0.1 V au dessus de la tension MPV (alternativement diminue lorsque la sortie du comparateur est à 0 et augmente lorsque la sortie du comparateur est à 0). En d'autres termes, io comme l'écart entre les tensions Vref et MPV est inférieur à un certain seuil, la tension Vref est maintenue constante. Durant une troisième période P3, la tension MPV repasse à sa valeur précédente. La tension MPV repasse au dessus de la tension Vref. La sortie du comparateur CP repasse à 1. Le circuit CL augmente donc la tension Vref d'un pas constant à chaque 15 période d'échantillonnage. Durant une quatrième période P4, la tension Vref atteint à nouveau la tension MPV. Le circuit CL maintient donc constante la tension Vref. A la fin de la phase de d'activation INIT, le circuit CL maintient la tension Vref constante, indépendamment des variations des tensions PV et PVN. 20 La figure 7 représente un circuit d'amplification selon un mode de réalisation. Sur la figure 7, le circuit d'amplification comprend un préamplificateur PREA du type décrit en référence à la figure 1, connecté à un amplificateur de type en classe D CDAM. L'amplificateur CDAM comprend un additionneur de signaux Al, un intégrateur INT1, un 25 comparateur CP1, et un étage d'amplification de puissance en pont en H comprenant deux transistors MOS MI, M2. La sortie du préamplificateur PREA est connectée à une entrée de l'additionneur Al. La sortie de l'additionneur Al est connectée à une entrée de l'intégrateur INT1. Une autre entrée de l'intégrateur INT1 reçoit une tension de référence. La sortie 30 de l'intégrateur INT1 est connectée à une entrée du comparateur CP1. Une autre entrée du comparateur CP1 reçoit un signal en dent de scie SW. La sortie du comparateur CP1 est connectée à la grille des transistors MI, M2. La source du transistor MI à canal n reçoit la tension d'alimentation PV. Les drains des transistors MI et M2 (à canal p), sont connectés à une borne de 35 sortie du circuit CDAM fournissant le signal amplifié Vout, ainsi qu'à une Il entrée de l'additionneur Al. La source du transistor M2 reçoit la tension d'alimentation PVN. L'intégrateur INT1 compare le signal d'entrée au signal de sortie du circuit CDAM et fournit un signal de correction tendant à rendre ces signaux identiques. L'étage d'amplification de puissance à pont en H permet d'augmenter la dynamique du circuit d'amplification. Selon un mode de réalisation, l'amplificateur AMP du préamplificateur PREA et l'intégrateur INT1 reçoivent en tant que tension de polarisation la tension de référence Vref générée par le circuit RFG décrit en référence à la figure 5. io Dans un circuit d'amplification en classe D, le signal en dent de scie SW est généralement généré à partir de la tension d'alimentation (PV - PVN). Le signal SW comporte donc une composante médiane (le long de laquelle les dents de scie du signal SW sont centrées) qui suit sensiblement la tension médiane MPV. Si la tension Vref est fixe tandis que la tension 15 d'alimentation (PV - PVN) varie, le signal amplifié subit des distorsions car la correction appliquée par la boucle de contreréaction par l'intermédiaire de l'additionneur Al est trop lente pour compenser les variations de la tension (PV - PVN). Il en résulte que le taux PSRR ne peut guère atteindre des valeurs inférieures à -60 dB dans moitié supérieure de la bande audio, dans 20 le cas d'un amplificateur audio. Pour compenser les variations de la tension (PV - PVN), le signal en dent de scie SW peut être généré, dans un mode de réalisation, à partir de la tension Vref, de manière à être centré sur la tension Vref. Cette solution n'est toutefois par idéale car le signal d'erreur en sortie de l'intégrateur INT1 25 suit également les variations de la tension d'alimentation (PV - PVN). Dans un autre mode de réalisation, le le signal en dent de scie SW généré de manière à être centré sur la tension Vref et à présenter une amplitude qui suit les variations de la tension d'alimentation (PV - PVN). Dans un autre mode de réalisation représenté sur la figure 8, la 30 tension MPV est injectée en sortie de l'intégrateur INT1 par l'intermédiaire d'un additionneur, de manière à compenser dans le comparateur CP1 la composante médiane du signal SW qui est sensiblement égale à MPV. Ainsi, la figure 8 représente un circuit d'amplification comprenant le préamplificateur PREA et un circuit d'amplification CDA1. Le circuit CDA1 35 diffère du circuit CDAM en ce qu'il comprend un additionneur supplémentaire 12 A2. L'additionneur A2 est interposé entre la sortie de l'intégrateur INT1 et l'entrée du comparateur CP1. Une entrée de l'additionneur A2 reçoit la tensionMPV au noeud N1 du circuit de la figure 5. Il est à noter que l'additionneur A2 peut être réalisé simplement par trois résistances connectées à l'entrée du comparateur CP1, à savoir une résistance connectée à la sortie de l'intégrateur INT1, une résistance connectée à la borne d'alimentation à la tension PVN et une résistance connectée au noeud NI à la tension MPV. La figure 9 représente un circuit d'amplification selon un autre mode de réalisation. Sur la figure 9, le circuit d'amplification comprend un préamplificateur PRE1 comprenant un circuit d'amplification différentiel du type décrit en référence à la figure 3, connecté à un amplificateur différentiel du type en classe D CDA2. L'amplificateur CDA2 diffère de l'amplificateur CDAM de la figure 7 en ce qu'il comprend un second circuit d'amplification connecté à la seconde sortie de l'amplificateur DAMP, ce second circuit étant identique au circuit CDAM. Ainsi, le second circuit d'amplification comprend un additionneur de signaux Al', un intégrateur INT1', un comparateur CP1', et un étage d'amplification de puissance comprenant un transistor MOS à canal n Ml', et un transistor MOS à canal p M2'. La seconde sortie de l'amplificateur DAMP est connectée à une entrée de l'additionneur Al'. La sortie de l'additionneur Al' est connectée à une entrée de l'intégrateur INTI'. Une autre entrée de l'intégrateur INT1' reçoit la tension de référence Vref générée par le circuit RFG décrit en référence à la figure 5. La sortie de l'intégrateur INTI' est reliée à une entrée du comparateur CP1'. Une autre entrée du comparateur CP1' reçoit le signal en dent de scie SW. La sortie du comparateur CP1' est connectée à la grille des transistors MI', M2'. La source du transistor Ml' reçoit la tension d'alimentation PV. Les drains des transistors M1' et M2' sont connectés à une seconde borne de sortie du circuit CDA1 et à une entrée de l'additionneur Al'. La source du transistor M2' reçoit la tension d'alimentation PVN. Le signal amplifié Vout est fourni entre les première et seconde bornes de sortie du circuit CDA2. Dans un mode de réalisation, le signal SW comprend une composante médiane sensiblement égale à la tension MPV. La tension MPV 35 est alors injectée en sortie des intégrateurs INT1, INTI' par l'intermédiaire 13 d'additionneurs A2, A2' interposés entre les intégrateurs INT1, INTI' et les comparateurs CP1, CP1'. La figure 10 représente des courbes Cl, C2, C3 de variation du taux PSRR du circuit de la figure 9 en fonction de la fréquence dans la bande des fréquences audio. La courbe Cl représente les variations du taux PSRR du circuit de la figure 9, lorsque la tension de polarisation de l'amplificateur DAMP et appliquée en entrée des intégrateurs INT1, INT1' est simplement égale àMPV, et sans la compensation injectée par les additionneurs A2, A2'. D'après la courbe Cl, le taux PSRR varie entre -63 dB aux basses fréquences (entre 100 Hz et 1 kHz) et atteint -57 dB à environ 20 kHz. La courbe C2 représente les variations du taux PSRR du circuit de la figure 9, lorsque la tension de référence Vref générée par le circuit RFG de la figure 5 polarise l'amplificateur DAMP et est fournie en entrée des intégrateurs INT1, INTI', et sans la compensation injectée par les additionneurs A2, A2'. D'après la courbe C2, le taux PSRR varie entre -78 dB aux basses fréquences (entre 100 et 600 Hz) et atteint -55 dB à environ 20 kHz. Il peut être observé que la courbe C2 s'étend au dessus de la courbe Cl aux fréquences supérieures à 3 kHz environ. La courbe C3 représente les variations du taux PSRR du circuit de la figure 9, lorsque la tension de référence Vref polarise l'amplificateur DAMP et est fournie en entrée des intégrateurs INT1, INTI', et avec la compensation injectée par les additionneurs A2, A2'. D'après la courbe C3, le taux PSRR varie entre -81 dB aux basses fréquences et -56 dB à environ 20 kHz. Il peut être observé que la courbe C3 reste aux environs de -80 dB aux basses fréquences jusqu'à 4 kHz environ, puis augmente rapidement en croisant la courbe Cl vers 17 kHz. Les dispositions prévues dans le circuit de la figure 9 permettent donc de diminuer sensiblement le taux PSRR. Il est à noter que le convertisseur DAC est également perturbé par les variations de la tension d'alimentation (PV - PVN). Toutefois, il est relativement simple de réaliser un convertisseur ayant un taux PSRR de -60 dB, sachant qu'un simple pont diviseur présente un taux PSRR de -6 dB. Le gain sur le taux PSRR conféré par le circuit RFG est donc significatif. Il est à noter que dans la configuration différentielle du circuit de la figure 9, le taux PSRR du convertisseur DAC s'ajoute à celui du circuit d'amplification PRE1-CDA2. II est à noter également que les capacités parasites 14 apparaissant entre les différents noeuds du circuit et l'alimentation influencent également le taux PSRR. Le taux PSRR est alors proportionnel à la fréquence de variation de la tension d'alimentation. Le taux PSRR peut donc être augmenté en minimisant ces capacités parasites lors de la conception du circuit. II apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et diverses applications. En particulier, le circuit de génération de la tension de référence Vref de la figure 5 peut s'appliquer à d'autres circuits d'amplification de signal que ceux décrits précédemment. L'invention n'est pas non plus limitée au circuit décrit en référence à la figure 5. D'autres circuits peuvent aisément être imaginés sans faire preuve d'activité inventive. Ainsi, l'invention couvre également un circuit dans lequel le signal de référence MPV issu du pont diviseur R3/R4 est converti en valeur numérique par un convertisseur analogique numérique. La valeur numérique obtenue peut être modifiée, par exemple par un filtre numérique pendant certaines phases de fonctionnement, et maintenue constante pendant d'autres phases de fonctionnement. La valeur numérique modifiée peut ensuite être convertie en tension par un convertisseur numérique analogique, la tension obtenue étant la tension de référence à générer. D'autres circuits peuvent également être aisément mis en oeuvre pour générer un signal de référence ayant une tension égale à la moitié de la tension d'alimentation (PV - PVN). Dans certains cas, une autre fraction que la moitié peut être appliquée à la tension d'alimentation pour générer le signal de référence MPV. Egalement, d'autres signaux peuvent être utilisés comme signal de référence pour générer la tension de référence. Par ailleurs, le fait de réinjecter la tension d'alimentation divisée par deux PV/2 entre le ou les intégrateurs INT1, INTI' et le ou les comparateurs CP1, CP1', conformément à la figure 8 ou 9, constitue une invention à part entière. En effet, cette disposition peut être mise en oeuvre dans un amplificateur en classe D sans utiliser le circuit de génération de la tension de référence RFG de la figure 5. La tension de référence Vref fournie en entrée de l'amplificateur différentiel DAMP et des intégrateurs peut être générée, par exemple, à l'aide du circuit RFG1 avec ou sans l'interrupteur I1. 30 REVENDICATIONS1. Procédé pour générer une tension de référence, comprenant une étape de génération d'un signal de référence (MPV) à partir d'une source de tension (PV, PVN), caractérisé en ce qu'il comprend des étapes consistant à : comparer le signal de référence (MPV) avec une tension de référence (Vref), ajuster une valeur numérique (VrN) en fonction du résultat de la comparaison et de la valeur numérique, et convertir la valeur numérique en une tension correspondant à la io tension de référence. 2. Procédé selon la revendication 1, dans lequel le signal de référence (MPV) est généré en divisant par un facteur constant une tension d'alimentation (PV - PVN). 15 3. Procédé selon la revendication 1 ou 2, comprenant une phase d'initialisation pendant laquelle la tension de référence (Vref) atteint progressivement celle du signal de référence (MPV), et une phase opérationnelle durant laquelle la tension de référence est maintenue 20 constante. 4. Procédé selon l'une des revendications 1 à 3, comprenant des étapes de détection d'une saturation d'un amplificateur (AMP, DAMP) polarisé par la tension de référence (Vref), et d'ajustement de la tension de 25 référence afin d'éviter une saturation de l'amplificateur. 5. Procédé selon l'une des revendications 1 à 3, comprenant des étapes périodiques de réajustement de la tension de référence (Vref) en fonction du signal de référence (MPV). 6. Procédé d'amplification d'un signal fournissant un signal amplifié (Vout), le procédé comprenant des étapes consistant à : 15 introduire à une entrée d'un intégrateur (INT1, INT1') un signal à amplifier additionné au signal amplifié , introduire le signal de sortie de l'intégrateur à une entrée d'un comparateur (CP1, CP1') recevant sur une autre entrée un signal en dent de scie (SW), le signal amplifié étant obtenu à partir d'un signal de sortie du comparateur, caractérisé en ce qu'il comprend des étapes de génération d'une tension de référence (Vref) conformément au procédé selon l'une des revendications 1 à 5, et d'introduction de la tension de référence à une entrée de l'intégrateur (INT1, INT1'). 7. Procédé selon la revendication 6, comprenant des étapes de génération du signal en dent de scie (SW) centré sur le signal de référence MPV, d'ajout au signal de sortie de l'intégrateur (INT1) du signal de référence (MPV), et d'introduction du signal résultant à l'entrée du comparateur (CP1, CP1'). 8. Procédé selon la revendication 6 ou 7, comprenant des étapes de fourniture du signal de sortie du comparateur (CP1, CP1') à l'entrée d'un étage d'amplification de puissance (MI, M2, MI', M2') fournissant le signal amplifié (Vout). 9. Circuit de génération d'un signal de référence, caractérisé en ce qu'il est configuré pour mettre en oeuvre le procédé selon l'une des revendications 1 à 5. 10. Circuit selon la revendication 9, comprenant un comparateur (CP) pour comparer la tension de référence (Vref) avec le signal de référence (MPV), un circuit logique (CL) configuré pour ajuster une valeur numérique (VrN) en fonction d'un échantillon du signal de comparaison et de la valeur numérique, et un convertisseur numérique analogique (DAC) pour convertir la valeur numérique ajustée en une tension correspondant à la tension de référence. 11. Circuit selon la revendication 9 ou 10, comprenant un pont diviseur pour générer le signal de référence (MPV) à partir d'une tension d'alimentation (PV - PVN). 12. Circuit selon l'une des revendications 9 à 11, dans lequel le circuit logique (CL) est configuré pour ajuster progressivement la tension de référence (Vref) pour qu'elle atteigne le signal de référence (MPV), durant une phase d'initialisation, et pour maintenir constante la tension de référence durant une phase opérationnelle. i0 13. Circuit selon l'une des revendications 9 à 12, dans lequel le circuit logique (CL) est configuré pour détecter une saturation d'un amplificateur (AMP, DAMP) polarisé par la tension de référence (Vref), et pour ajuster la tension de référence afin d'éviter une saturation de l'amplificateur. 14. Circuit selon l'une des revendications 9 à 13, dans lequel le circuit logique (CL) est configuré pour réajuster périodiquement la tension de référence (Vref). 20 15. Amplificateur de signal, caractérisé en ce qu'il comprend un circuit de génération d'une tension de référence selon l'une des revendications 9 à 14, la tension de référence étant utilisée pour polariser l'amplificateur. 25 16. Amplificateur selon la revendication 15, comprenant un intégrateur (INT1, INT1') recevant sur une entrée la tension de référence (Vref) et sur une autre entrée un signal d'entrée à amplifier (Vin) additionné à un signal amplifié (Vout), un comparateur (CP1, CP1') recevant sur une entrée le signal de sortie de l'intégrateur et sur une autre entrée un signal en 30 dent de scie (SW) présentant une tension médiane (MPV) proportionnelle à une tension d'alimentation (PV - PVN. 17. Amplificateur selon la revendication 15 ou 16, comprenant un étage d'amplification de puissance (MI, M2, M1', M2') recevant le signal de 15 sortie du comparateur (CP1, CP1') et fournissant le signal amplifié (Vout), l'étage d'amplification de puissance pouvant être de type à pont en H. 18. Amplificateur selon l'une des revendications 15 à 17, comprenant un additionneur (A2) pour ajouter au signal de sortie de l'intégrateur (INT1) le signal de référence (MPV), le signal en dent de scie (SW) étant centré sur le signal de référence, la sortie de l'additionneur étant connectée à une entrée du comparateur (CP1, CP1'). io 19. Amplificateur selon l'une des revendications 15 à 18, présentant une architecture différentielle.