Brevet FR2976403A1 — publié le 20121214

PROCEDE DE FABRICATION D'UN CIRCUIT INTEGRE DÉPOURVU DE PLAGE DE CONTACT DE MASSE La présente invention concerne un procédé de fabrication d'un circuit intégré de technologie CMOS dans un wafer semi-conducteur comprenant des chemins de découpe. La figure 1 représente un procédé classique de fabrication d'un circuit intégré ICI. Le circuit intégré ICI est réalisé collectivement dans un wafer semi-conducteur 20 (plaquette de semi-conducteur de grand diamètre) comprenant des chemins de découpe 21, 22 séparant chaque circuit intégré ICI. Le circuit intégré ICI comprend un substrat semi-conducteur 10, une région de circuit 11 implantée dans le substrat 10, et des plages de contact P1, P2, P3, P4, P5. La région de circuit 11, représentée schématiquement par un rectangle en traits pointillés, comprend des composants actifs tels que des transistors, et peut comprendre également des composants passifs tels que des résistances, des diodes, etc. Elle comprend également des conducteurs séparés par des couches de matériau diélectrique. Ces conducteurs relient différentes parties de la région de circuit 11 et relient également des entrées ou sorties de la région de circuit aux plages de contact P1 à P5. Celles-ci s'étendent sur la face avant du wafer, en dehors des chemins de découpe 21, 22. La plage P5 est une plage de contact de masse reliée électriquement au substrat 10 et à la région de circuit 11. Le circuit intégré ICI est ensuite individualisé par découpe du wafer 20 dans les chemins de découpe 21, 22, ce processus étant appelé en anglais "singulation". Le circuit intégré est ensuite agencé dans un boîtier d'interconnexion 30, comme représenté sur la figure 2. Le boîtier 30 comporte des broches conductrices 31 et un plan de masse 32 sur lequel la face arrière du circuit intégré ICI est fixée, par l'intermédiaire d'un matériau conducteur de type colle conductrice ou soudure. Les plages de contact P1 à P5 sont ensuite reliées à des broches conductrices 31-1 à 31-5 du boîtier 30 au moyen de fils conducteurs W1 à W5. Les broches 31 sont destinées à être soudées sur un support d'interconnexion, par exemple un circuit imprimé, la broche 31-5 étant reliée à la plage P5 et faisant office de broche de masse. Un tel circuit intégré est généralement réalisé selon la technologie CMOS (Complementary Metal Oxide Semi- conductor) et la région de circuit 11 comprend des transistors NMOS (transistors à canal N) et des transistors PMOS (transistor à canal P). Cette technologie permet de relier électriquement le substrat 10 à la région de circuit 11 avec une très faible résistance série, par l'intermédiaire de connexions internes en silicium dopé. Il n'est donc généralement pas nécessaire de relier la face arrière du circuit intégré à la plage de masse P5 au moyen d'une connexion externe, comme cela était le cas avec les circuits intégrés de technologie NMOS (technologie aujourd'hui abandonnée). Les circuits intégrés NMOS comportaient en effet une plage de contact de masse sur leur face arrière qui devait être reliée à la plage de masse P5 par l'extérieur du circuit intégré, pour que le substrat 10 soit porté au même potentiel de masse que la région de circuit 11. Comme représenté sur la figure 2, on prévoyait habituellement une plage de contact Cl sur le plan de masse 32 du boîtier, qui était connectée au moyen d'un fil conducteur W6 à la broche de contact 31-5. La face arrière du circuit intégré était généralement revêtue d'une couche conductrice, par exemple en or, pour assurer un bon contact électrique avec le plan de masse 32. Dans certaines applications, le circuit intégré ICI est d'une structure très simple et la région de circuit 11 est de faible surface. Dans ce cas, la surface occupée par les différentes plages de contact P1 à P5 sur la face avant du circuit intégré peut s'avérer aussi importante que la surface occupée par la région de circuit 11. Il peut donc être souhaité de réduire la surface occupée par les plages de contacts, afin de diminuer l'encombrement global du circuit intégré et pouvoir réaliser un plus grand nombre de circuits intégrés ICI sur un wafer semi-conducteur de surface donnée. Toutefois, la surface occupée par les chemins de découpe 21, 22 ne peut être réduite et est imposée par la technique de découpe utilisée (scie, laser,...). De même, la surface des plages de contact P1 à P5 ne peut être réduite et est imposée par la technique de connexion des plages P1 à P5 aux broches 31 du boîtier, généralement une technique de câblage par soudure ultrasonique. Pour réduire la surface occupée par les plages de contacts P1 à P5, la présente invention se fonde sur le constat que la plage de masse P5 pourrait être supprimée dans un circuit intégré de technologie CMOS, et être remplacée par un contact de masse en face arrière. En effet, la faible résistance série entre la région de circuit 11 et le substrat 10 peut permettre d'appliquer le potentiel de masse à la région de circuit 11 par l'intermédiaire de la face arrière du circuit intégré, soit par l'intermédiaire du substrat, pour s'affranchir de la plage P5. Toutefois, la plage de masse P5 est utilisée pendant une étape de test du circuit intégré ICI, lorsque celui-ci se trouve encore sur le wafer 20. Cette étape de test fait classiquement intervenir une carte à pointes ("probe card") qui est appliquée sur la face avant du wafer. La plage de masse P5 est donc indispensable pour le test électrique du circuit intégré avant la découpe du wafer. Ainsi, des modes de réalisation de l'invention concernent un procédé de fabrication d'un circuit intégré de technologie CMOS dans un wafer semi-conducteur comprenant des chemins de découpe, comprenant des étapes consistant à implanter une région de circuit dans un substrat, réaliser, sur la face avant du wafer, une plage de contact de masse du circuit intégré qui est reliée électriquement à la région de circuit et au substrat, dans lequel la plage de contact de masse du circuit intégré est réalisée dans un chemin de découpe du wafer. Selon un mode de réalisation, la surface de la plage de contact de masse représente au moins 5% de la surface d'une région de circuit du circuit intégré. Selon un mode de réalisation, le procédé comprend une 25 étape consistant à réaliser d'autres plages de contact en dehors des chemins de découpe du wafer. Selon un mode de réalisation, le procédé comprend une étape de test du circuit intégré au moyen d'une machine 30 de test, l'étape de test comprenant l'application d'une sonde de test sur la plage de contact de masse. Selon un mode de réalisation, le procédé comprend une étape d'individualisation du circuit intégré par découpe 35 du wafer dans les chemins de découpe, et de destruction de la plage de contact de masse. 15 Des modes de réalisation de l'invention concernent également un procédé de fabrication d'un dispositif électronique, comprenant une étape de fabrication d'un circuit intégré selon l'invention, et une étape de montage du circuit intégré dans un boîtier comprenant un plan de masse et des broches d'interconnexion, de telle sorte que la face arrière du circuit intégré soit en contact électrique avec une broche d'interconnexion de masse du boîtier et remplace la plage de contact de masse détruite pendant l'étape d'individualisation du circuit intégré. Selon un mode de réalisation, la broche d'interconnexion de masse forme un prolongement du plan de masse. Selon un mode de réalisation, le procédé comprend une étape consistant à relier électriquement la broche d'interconnexion de masse au plan de masse du boîtier, au moyen d'un élément conducteur. 20 Des modes de réalisation de l'invention concernent également un wafer semi-conducteur comprenant des chemins de découpe et au moins un circuit intégré de technologie CMOS, le circuit intégré comprenant une région de circuit 25 implantée dans un substrat et une plage de contact de masse reliée électriquement à la région de circuit et au substrat, dans lequel la plage de contact de masse est agencée dans un chemin de découpe du wafer et est destinée à être détruite lors de l'individualisation du 30 circuit intégré par découpe du wafer. Selon un mode de réalisation, le circuit intégré comprend d'autres plages de contact agencées en dehors des chemins de découpe. 35 Des modes de réalisation de l'invention seront maintenant décrits à titre non limitatif en relation avec les figures jointes, parmi lesquelles : - la figure 1 précédemment décrite est une vue de dessus 5 partielle d'un wafer semi-conducteur classique comprenant un circuit intégré, - la figure 2 précédemment décrite représente un exemple classique de montage du circuit intégré dans un boîtier d'interconnexion, 10 - la figure 3 est une vue de dessus partielle d'un wafer semi-conducteur selon l'invention comprenant un circuit intégré selon l'invention, - la figure 4 montre schématiquement une étape de test du circuit intégré, 15 - la figure 5 représente un premier exemple de montage du circuit intégré selon l'invention dans un boîtier d'interconnexion, - la figure 6 représente un second exemple de montage du circuit intégré selon l'invention dans un boîtier 20 d'interconnexion, - la figure 7 représente sous forme de schéma bloc un exemple de région de circuit présente dans le circuit intégré, et - la figure 8 représente un autre exemple de circuit 25 intégré selon l'invention. La figure 3 représente un procédé de fabrication d'un circuit intégré IC2 selon l'invention. Le circuit intégré IC2 est réalisé collectivement (c.-a.-d. en plusieurs 30 exemplaires) dans un wafer semi-conducteur 40 comprenant des chemins de découpe 41, 42 séparant chaque circuit intégré IC2. Le circuit intégré IC2 comprend un substrat semi-conducteur 10, une région de circuit 11 implantée dans le substrat 10 et réalisée selon la technologie 35 CMOS, et des plages de contact P1, P2, P3, P4, P5. La région de circuit 11, représentée schématiquement par un rectangle en traits pointillés, comprend des composants actifs tels que des transistors NMOS et PMOS, et peut comprendre également des composants passifs tels que des résistances, des diodes, etc. La région de circuit 11 comprend également des conducteurs s'étendant au-dessus des composants actifs et passifs, séparés par des couches de matériau diélectrique. Ces conducteurs relient différentes parties de la région de circuit et relient également des entrées ou sorties de la région de circuit aux plages de contact P1 à P5, dont le nombre dépend du nombre d'entrées/sorties de la région de circuit. Les plages de contact P1 à P4 s'étendent sur la face avant du wafer, en dehors des chemins de découpe 41, 42. La plage de contact P5 est une plage de masse reliée à la région de circuit 11 et au substrat 10, et est agencée dans un chemin de découpe 41. Grâce à l'agencement de la plage P5 dans un chemin de découpe, l'encombrement du circuit intégré IC2 à la surface sur wafer est diminué, comme on peut le constater en comparant la figure 3 à la figure 1 (on suppose ici que le circuit intégré IC2 est identique au circuit intégré ICI de la figure 1, hormis l'agencement de la plage P5). On peut donc réaliser un plus grand nombre de circuits intégrés IC2 sur le wafer 40, pour une surface de wafer donnée. Lorsque qu'il est achevé, le circuit intégré IC2 est testé de manière classique au moyen d'une machine de test représentée schématiquement sur la figure 4. La machine de test comporte une unité de test électrique 80 couplée à une carte à pointes 81. La carte 81 comprend des pointes conductrices ou sondes qui sont appliquées aux plages de contact P1 à P5. De préférence, aucun contact de masse en face arrière du circuit intégré n'est relié à la machine de test. Le circuit intégré IC2 est ensuite individualisé par découpe du wafer 40 dans les chemins de découpe 41, 42. La découpe du wafer entraîne la destruction de la plage P5 puisque celle-ci se trouve dans un chemin de découpe. La découpe du wafer 40 peut être précédée d'une étape d'amincissement du wafer par abrasion mécanique et/ou chimique appelée "backlap". Après découpe, toute la face arrière du circuit intégré IC2 forme un contact de masse pour le substrat 10 et la région de circuit 11, la technologie CMOS permettant d'obtenir une très faible résistance série entre le substrat et la région de circuit. La face arrière peut optionnellement être métallisée. Le circuit intégré IC2 est ensuite agencé dans un boîtier d'interconnexion 50-1, comme représenté sur la figure 5. Le boîtier 50-1 comporte des broches conductrices 51 et un plan de masse 52. La face arrière du circuit intégré IC2 est fixée sur le plan de masse 52 par l'intermédiaire d'un matériau conducteur de type colle conductrice ou soudure, et est donc en contact électrique avec le plan de masse 52. Les plages de contact P1 à P4 sont ensuite connectées à des broches 51-1 à 51-4 du boîtier 50 au moyen de fils conducteurs W1 à W4. Le plan de masse 52 se prolonge à l'extérieur du boîtier pour former un broche conductrice 51-5 formant la broche de masse du boîtier. Les broches conductrices 51 sont destinées à être soudées sur un support d'interconnexion, par exemple un circuit imprimé. Dans une variante 50-2 du boîtier représentée sur la figure 6, la broche de masse 51-5 ne forme pas un prolongement du plan de masse 52 et est reliée à celui-ci au moyen d'un fil W5 dont l'extrémité proximale est soudée sur une plage de contact Cl du plan de masse 52. La présente invention est applicable à tout type de circuit intégré CMOS. La figure 7 représente schématiquement sous forme de blocs un exemple de région de circuit 11 comprenant une unité centrale UC à microprocesseur ou à logique câblée couplée à une mémoire MEM. L'unité centrale UC est reliée par des conducteurs aux plages P1 à P3 utilisées respectivement comme plages de réception de données entrantes Din, d'émission de données sortantes Dout, et de réception d'un signal d'horloge Clk. L'unité centrale UC et la mémoire MEM sont également reliées à la plage P4, utilisée comme plage de réception d'une tension d'alimentation électrique Vdd. L'unité centrale UC et la mémoire MEM sont également reliées à la plage P5 et à la plage de masse en face arrière du circuit intégré, représentée par la référence P5'. La plage P5 est utilisée pour le test du circuit intégré depuis sa face avant. Lorsque la plage P5 a été détruite pendant le processus d'individualisation du circuit intégré, seul reste le contact de face arrière P5' comme moyen d'appliquer le potentiel de masse à la région de circuit 11. La présente invention concerne de façon générale tout type de circuit intégré CMOS pour lequel il est avantageux de supprimer le contact de masse P5, par exemple pour augmenter le nombre de circuits intégrés réalisés sur un wafer. A titre d'exemple, la figure 8 représente un circuit intégré IC3 selon l'invention ne comportant que deux plages de contact P1, P2 assurant à la fois l'alimentation électrique du circuit intégré et l'échange de données avec l'extérieur. Il s'agit par exemple d'un circuit intégré de type étiquette électronique. Il apparaît clairement que l'agencement de la plage de masse P5 dans un chemin de découpe permet de réduire substantiellement l'encombrement global du circuit intégré à la surface du wafer. En pratique, la présente invention est particulièrement avantageuse en termes de rendement de fabrication lorsque la surface de chaque plage de contact représente au moins 5% de la surface de la région de circuit 11. D'autre part, il sera noté que la plage de contact de masse P5 n'est pas nécessairement destinée à recevoir un potentiel électrique nul. La plage P5 étant reliée au substrat, le potentiel qui lui est appliqué, appelé "potentiel de masse", est le potentiel électrique devant être appliqué au substrat 10 et à la région de circuit 11 pour que circuit intégré fonctionne normalement. Ce potentiel de masse peut être négatif ou positif. Par exemple, dans un circuit intégré CMOS à substrat P, le substrat P reçoit une tension négative. Inversement, dans un circuit intégré CMOS à substrat N, le substrat 10 reçoit une tension positive. REVENDICATIONS1. Procédé de fabrication d'un circuit intégré (IC2, IC3) de technologie CMOS dans un wafer semi-conducteur (40) comprenant des chemins de découpe (41, 42), comprenant des étapes consistant à : - implanter une région de circuit (11) dans un substrat (10), - réaliser, sur la face avant du wafer, une plage de contact de masse (P5) du circuit intégré qui est reliée électriquement à la région de circuit (11) et au substrat (10), caractérisé en ce que la plage de contact de masse (P5) du circuit intégré est réalisée dans un chemin de découpe (41) du wafer. 2. Procédé selon la revendication 1, dans lequel la surface de la plage de contact de masse représente au moins 5% de la surface d'une région de circuit (11) du circuit intégré. 3. Procédé selon l'une des revendications 1 et 2, comprenant une étape consistant à réaliser d'autres plages de contact (P1-P4, P1-P2) en dehors des chemins de découpe (41, 42) du wafer. 4. Procédé selon l'une des revendications 1 à 3, comprenant une étape de test du circuit intégré au moyen d'une machine de test (80, 81), l'étape de test comprenant l'application d'une sonde de test (81) sur la plage de contact de masse (P5). 5. Procédé selon l'une des revendications 1 à 4, comprenant une étape d'individualisation du circuit intégré par découpe du wafer dans les chemins de découpe, et de destruction de la plage de contact de masse (P5). 1135 6. Procédé de fabrication d'un dispositif électronique, comprenant : - une étape de fabrication d'un circuit intégré (IC2) selon le procédé de la revendication 5, et - une étape de montage du circuit intégré dans un boîtier (50-1, 50-2) comprenant un plan de masse (52) et des broches d'interconnexion (51-1 - 51-5), de telle sorte que la face arrière (P5') du circuit intégré soit en contact électrique avec une broche d'interconnexion de masse (51-5) du boîtier et remplace la plage de contact de masse (P5) détruite pendant l'étape d'individualisation du circuit intégré. 7. Procédé selon la revendication 6, dans lequel la 15 broche d'interconnexion de masse (51-5) forme un prolongement du plan de masse (52). 8. Procédé selon la revendication 6, comprenant une étape consistant à relier électriquement la broche 20 d'interconnexion de masse (51-5) au plan de masse (52) du boîtier, au moyen d'un élément conducteur (W5). 9. Wafer semi-conducteur (40) comprenant des chemins de découpe (41, 42) et au moins un circuit 25 intégré (IC2, IC3) de technologie CMOS, le circuit intégré comprenant une région de circuit (11) implantée dans un substrat (10) et une plage de contact de masse (P5) reliée électriquement à la région de circuit (11) et au substrat (10), 30 caractérisé en ce que la plage de contact de masse (P5) est agencée dans un chemin de découpe (41, 42) du wafer et est destinée à être détruite lors de l'individualisation du circuit intégré par découpe du wafer. 35 10. Wafer semi-conducteur selon la revendication 9, dans lequel le circuit intégré comprend d'autres plagesde contact (P1-P4, P1-P2) agencées en dehors des chemins de découpe.