Brevet FR2965658A1 — publié le 20120406

B10532 - 10-GR3-166 1 COUCHE SEMICONDUCTRICE SUR ISOLANT SUSCEPTIBLE D'ÊTRE CONTRAINTE, ET SON PROCÉDÉ DE FABRICATION Domaine de l'invention La présente invention concerne un dispositif intégré comprenant une couche semiconductrice formée sur un substrat semiconducteur avec interposition d'une couche isolante, la couche semiconductrice étant contrainte de façon localisée. Plus particulièrement, la présente invention concerne un tel dispositif dans lequel la contrainte peut varier dans le temps. Exposé de l'art antérieur De nombreux composants électroniques intégrés fonc- tionnent grâce au déplacement de porteurs, électrons et/ou trous, dans un matériau semiconducteur. Pour améliorer la mobilité des porteurs dans le matériau semiconducteur, plusieurs techniques ont été développées. Ces techniques consistent pour l'ensemble, dans le cas de transistors MOS, à appliquer une contrainte sur la région de canal. La figure 1 illustre un dispositif comprenant un transistor MOS mettant en oeuvre l'une de ces techniques. Le transistor MOS M comprend un substrat semi-conducteur 10 en surface duquel est formée une grille isolée 12 constituée d'un matériau conducteur 14 s'étendant en surface d'une couche isolante 16. Des espaceurs 18 sont formés autour de B10532 - 10-GR3-166 2 la grille 12, et des régions dopées de source et de drain 20 sont formées de part et d'autre de la grille 12 dans le substrat de silicium 10. Dans le transistor M, les régions de source et de drain 20 sont en silicium-germanium. Le paramètre de maille du silicium-germanium étant supérieur au paramètre de maille du silicium, les régions 20 en silicium-germanium appliquent une contrainte en compression sur la région de canal du transistor M (illustrée en figure 1 par des flèches). Il est connu que la mobilité des porteurs de type N ou de type P varie selon le type de contrainte appliquée sur le canal du transistor, entre les régions de source et de drain, en tension ou en compression. Il a également été proposé de former une couche de nitrure de silicium sur le transistor pour appliquer une contrainte sur le canal par l'intermédiaire de cette grille. Les proportions stoechiométriques de la couche de nitrure de silicium sont alors prévues en fonction du type de contrainte que l'on souhaite appliquer au canal du transistor MOS. Il est également connu de former un transistor sur une couche de silicium s'étendant sur un substrat de silicium-germanium. La différence entre les paramètres de maille du silicium-germanium et du silicium procure à la couche de silicium un état contraint en tension. Outre les procédés permettant d'appliquer une contrainte, directe ou indirecte, sur le canal du transistor, il est également connu de modifier la mobilité des porteurs en jouant sur l'orientation cristalline du substrat semiconducteur au niveau du canal. La figure 2 illustre un tel dispositif. Dans un substrat de silicium 30 d'orientation cristallographique (100) sont formées des zones actives délimitées par des murs isolants 32. Dans certaines zones actives, une portion supérieure du substrat de silicium 30 est éliminée et est remplacée par des portions 34 d'orientation cristallographique (110). En surface des zones actives constituées du substrat 30 sont formées des B10532 - 10-GR3-166 3 grilles 36 de transistors MOS à canal N tandis que, en surface des portions 34, des grilles 38 de transistors MOS à canal P sont prévues. La mobilité des porteurs dans un matériau semi- conducteur peut également être améliorée en utilisant d'autres matériaux semiconducteurs tels que le silicium-germanium, le germanium, ou des composés III-V. Les procédés présentés ci-dessus permettent de former des transistors MOS dans un substrat massif. Ces différentes solutions ne sont par contre pas envisageables dans le cas de composants formés dans une couche semiconductrice reposant sur un substrat semiconducteur avec interposition d'une couche isolante (une telle couche sera appelée "couche SOI" par la suite, de l'anglais Silicon On Insulator). On cherche généralement à former des transistors MOS de plus en plus petits. Pour limiter les effets parasites entre transistors, on forme fréquemment ces transistors dans une couche semiconductrice de type SOI dans laquelle des zones actives sont délimitées par des murs d'isolement. Ainsi, les zones actives sont complètement entourées de matériau isolant, ce qui limite fortement les effets parasites entre transistors. Cependant, pour qu'une telle structure soit efficace, et avec des transistors de plus en plus petits, l'épaisseur de la couche SOI est réduite au maximum. On utilise actuellement des couches SOI présentant une épaisseur inférieure à 70 nm et, dans le cas de couches complètement déplétées (FDSOI), des couches d'épaisseur inférieure à 10 nm. Dans de telles structures, la formation de zones de source et de drain en silicium-germanium telles que représentées en figure 1 est moins efficace. En effet, pour que le silicium- germanium applique une contrainte suffisante sur le canal de silicium, il est nécessaire que les régions de silicium- germanium 20 présentent une épaisseur relativement importante. De plus, la formation d'une couche de type SOI présentant des B10532 - 10-GR3-166 4 caissons d'orientation cristallographique différente est peu réalisable en pratique. Pour former une couche SOI contrainte, il existe un procédé, connu sous l'acronyme sSOI (de l'anglais "strained SOI"), qui consiste à reporter, sur un substrat semiconducteur recouvert d'une couche isolante, une couche semiconductrice précontrainte. Cette couche précontrainte peut être par exemple une couche de silicium formée sur une couche de silicium-germanium (le silicium est alors contraint en tension). Ce procédé permet de former une couche SOI contrainte sur l'ensemble de sa surface. Cependant, il ne permet pas de former une couche SOI comprenant des portions contraintes localisées. Un besoin existe donc d'un dispositif et d'un procédé permettant d'appliquer une contrainte localisée dans des zones actives définies dans une couche de type SOI, ce procédé étant adapté à la formation des transistors MOS de petite taille. Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir une couche de type SOI comprenant des zones actives dans lesquelles la couche semiconductrice peut être contrainte. Un objet d'un mode de réalisation de la présente invention est de prévoir en outre une couche SOI dans laquelle la contrainte localisée peut être modifiée au fil du temps. Ainsi, un mode de réalisation de la présente invention prévoit un dispositif intégré comprenant une couche semi-conductrice formée sur un substrat semiconducteur avec interposition d'un empilement isolant, l'empilement isolant comprenant au moins une couche de matériau piézoélectrique. Selon un mode de réalisation de la présente invention, le dispositif comprend en outre des moyens d'application d'une différence de potentiel de part et d'autre de portions de la couche de matériau piézoélectrique. B10532 - 10-GR3-166 Selon un mode de réalisation de la présente invention, l'empilement isolant comprend une première couche de matériau diélectrique formée entre la couche de matériau piézoélectrique et la couche semiconductrice. 5 Selon un mode de réalisation de la présente invention, l'empilement isolant comprend en outre une deuxième couche de matériau diélectrique entre la couche de matériau piézo-électrique et le substrat semiconducteur. Selon un mode de réalisation de la présente invention, des zones actives adaptées à recevoir des composants intégrés sont délimitées dans la couche semiconductrice par des murs d'isolement formés dans la couche semiconductrice, dans l'empilement isolant et dans le substrat semiconducteur. Selon un mode de réalisation de la présente invention, les moyens d'application d'une différence de potentiel de part et d'autre de la couche de matériau piézoélectrique comprennent une tranchée formée au travers de la couche semiconductrice, de l'empilement isolant et du substrat semiconducteur, et une région fortement dopée formée dans le substrat semiconducteur entre la tranchée et l'interface entre la couche de matériau piézoélectrique et le substrat semiconducteur, en regard d'une ou de plusieurs zones actives. Selon un mode de réalisation de la présente invention, les composants intégrés sont des transistors MOS comprenant une grille isolée, une portion de matériau piézoélectrique étant formée dans la grille isolée. Un mode de réalisation de la présente invention prévoit en outre un procédé d'optimisation du fonctionnement d'un ensemble de transistors MOS formés dans la couche semiconductrice d'un dispositif intégré tel que décrit ci- dessus, consistant à appliquer une première différence de potentiel de part et d'autre d'une première portion de la couche de matériau piézoélectrique en regard de transistors MOS à canal N et à appliquer une deuxième différence de potentiel de part et B10532 - 10-GR3-166 6 d'autre d'une deuxième portion de la couche de matériau piézoélectrique en regard de transistors MOS à canal P. Selon un mode de réalisation de la présente invention, la première et la deuxième différence de potentiel sont appliquées lors de phases de fonctionnement des transistors de l'ensemble de transistors. Selon un mode de réalisation de la présente invention, la première et la deuxième différence de potentiel sont de valeurs opposées. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, illustre un transistor MOS à canal contraint ; la figure 2, précédemment décrite, illustre un dispositif comprenant des transistors MOS formés dans des zones actives d'orientations différentes ; la figure 3 est une vue en coupe d'un dispositif selon un mode de réalisation de la présente invention ; la figure 4 est une vue en coupe illustrant des connexions permettant de faire fonctionner la structure de la figure 3 ; la figure 5 illustre une variante de la structure de la figure 4 ; et la figure 6 illustre un dispositif selon un autre mode de réalisation de la présente invention. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. B10532 - 10-GR3-166 7 Description détaillée Pour former une couche de type SOI comprenant des zones actives dans lesquelles la couche est contrainte, les inventeurs prévoient une nouvelle structure permettant d'appliquer une contrainte locale, cette contrainte pouvant être modifiée dans le temps si désiré. La figure 3 illustre cette structure. Un substrat semiconducteur 40 est surmonté d'une couche semiconductrice 42 (appelée "couche SOI" par la suite) avec interposition d'un empilement isolant 44. L'empilement isolant 44 comprend, dans l'exemple représenté, une couche de matériau piézoélectrique 46 en sandwich entre une couche supérieure 48 et une couche inférieure 50 de matériau diélectrique. Des régions d'isolement 52, formées au travers de la couche 42 et de l'empilement 44, permettent de définir des zones actives 54 dans la couche 42. Lorsqu'une différence de potentiel est appliquée de part et d'autre de la couche de matériau piézoélectrique 46, ce matériau se déforme selon une première direction parallèle au champ électrique appliqué. Si une différence de potentiel de signe opposé est appliquée sur la couche de matériau piézoélectrique, ce matériau se déforme en sens opposé. Ainsi, en polarisant correctement la couche de matériau piézoélectrique 46, en regard d'une zone active 54, on obtient une variation de l'épaisseur de cette couche 46 (comme cela est représenté par des flèches en figure 3). La déformation de la couche 46 permet d'appliquer une contrainte au niveau du matériau semiconducteur 42 de la zone active 54 située en regard de la portion déformée de la couche 46. La figure 4 illustre plus en détail le dispositif de la figure 3 et une solution permettant de polariser la couche de matériau piézoélectrique 46 de façon adaptée à ce que cette couche applique une contrainte sur la zone active 54 adjacente. Dans l'exemple de la figure 4, deux zones actives 54-1 et 54-2 sont représentées dans la couche semiconductrice 42. Un transistor M1, respectivement M2, est formé en surface de la B10532 - 10-GR3-166 8 zone active 54-1, respectivement 54-2. De façon classique, des régions de source et de drain, représentées en pointillés, sont définies de part et d'autre des grilles de transistors M1 et M2, dans les zones actives correspondantes. Pour polariser la couche de matériau piézoélectrique 46, un contact 60-1, respectivement 60-2, est pris en surface de la zone active 54-1, respectivement 54-2. Dans l'exemple représenté, ce contact est pris en surface d'une des régions de source ou de drain. Ce contact pourra également être pris sur l'autre des régions de source et de drain, ou encore sur la grille isolée des transistors M1 et M2. On notera que la différence de potentiel appliquée de part et d'autre de la couche de matériau piézoélectrique 46 est contrôlée dans ce dispositif par l'application d'un potentiel du côté de la face inférieure de la couche de matériau piézoélectrique, le potentiel dans la zone active étant le potentiel moyen lors du fonctionnement normal des transistors M1 et M2 (au niveau du premier contact). Pour appliquer une différence de potentiel adaptée à provoquer la déformation du matériau piézoélectrique 46, un contact est pris du côté de la face inférieure de la couche de matériau piézoélectrique 46. Pour cela, on forme, dans des portions adjacentes aux zones actives 54-1 et 54-2, des tranchées d'accès au substrat 40, ces tranchées traversant la couche semiconductrice 42 et l'empilement isolant 44. Les tranchées sont remplies d'un matériau conducteur 64-1, 64-2 et un contact 62-1, 62-2 est formé en surface du matériau conducteur. A titre d'exemple, le matériau conducteur 64-1, 64-2 peut être un matériau semiconducteur dopé ou polycristallin formé par exemple par épitaxie, ou encore tout autre matériau conducteur compatible avec la formation de circuits intégrés. On notera que les tranchées pourront également ne pas être remplies, le contact 62-1, 62-2 étant alors formé dans le fond des tranchées. B10532 - 10-GR3-166 9 Le contact 62-1, respectivement 62-2, est formé à côté de la zone active 54-1 du transistor M1, respectivement 54-2 du transistor M2. On forme ainsi un point d'accès à la face arrière de la couche de matériau piézoélectrique 46. Pour appliquer un potentiel du côté de la face inférieure de la couche de matériau piézoélectrique 46, localisé en regard d'une zone active désirée, une portion 66-1, respectivement 66-2, du substrat 40 située entre le matériau 64-1, respectivement 64-2, et la face inférieure de la couche de matériau piézoélectrique en regard de la zone active 54-1, respectivement 54-2, est fortement dopée (régions 66-1 et 66-2 délimitées en pointillés en figure 4). On notera que, si le matériau 64-1, 64-2 est un matériau semiconducteur, il sera également fortement dopé. Les régions 66-1 et 66-2 sont disjointes sous l'empilement isolant 44 de façon à dissocier les polarisations des faces inférieures de la couche piézoélectrique 46 en regard des zones actives 54-1 et 54-2. A titre d'exemple, les régions 66-1 et 66-2 sont fortement dopées de type N et le substrat 40 est faiblement dopé de type P. On peut également prévoir des dopages différents, notamment un fort dopage de type P des régions 66-1 et 66-2, tant que l'isolement entre ces deux régions est assuré (par exemple par des caissons de dopages adaptés). Ainsi, le substrat 40 situé sous les empilements isolants 42 en regard des zones actives 54-1 et 54-2 est polarisé, par l'intermédiaire des contacts 62-1 et 62-2. On peut ainsi appliquer une différence de potentiel variable (en fonction du potentiel en fonctionnement appliqué au niveau des contacts 62-1 et 62-2 et dans la zone active 54-1, 54-2) entre les deux faces des portions de la couche de matériau piézo-électrique 46 formées en regard des zones actives, et donc de déformer cette couche pour appliquer la contrainte désirée sur le canal des transistors concernés. En figure 5, deux ensembles de transistors MOS, N1 à 35 N3 et P1 à P2, sont représentés dans des zones actives de la B10532 - 10-GR3-166 10 couche SOI 42. Dans l'exemple représenté, les transistors du premier ensemble de transistors, N1 à N3, sont des transistors à canal N, et les transistors du second ensemble de transistors, P1 et P2, sont des transistors à canal P. Un contact 62-N, respectivement 62-P, formé en surface d'un matériau conducteur 64-N, respectivement 64-P, formé dans une tranchée traversant l'empilement isolant 44, permet de polariser le substrat semiconducteur 40. Une région fortement dopée 66-N, respectivement 66-P, s'étend dans le substrat semiconducteur 40 depuis le contact de 62-N, respectivement 62-P, jusqu'à la face inférieure de l'empilement 44 au niveau des zones actives correspondant aux transistors du premier ensemble N1 à N3, respectivement du second ensemble P1 et P2. A titre d'exemple, les régions 66-N et 66-P pourront être fortement dopées de type N et le substrat 40 faiblement dopé de type P. On peut également prévoir des dopages différents, notamment un fort dopage de type P des régions 66-N et 66-P, tant que l'isolement (par exemple par des caissons entre ces deux régions est assuré de dopages adaptés). La structure de la figure 5 permet de polariser la surface inférieure de l'empilement 44 situé en regard de plusieurs zones actives à un même potentiel. On peut ainsi déformer la couche de matériau piézoélectrique 46 située en regard de plusieurs transistors MOS en même temps, et donc 25 contraindre la couche semiconductrice SOI de plusieurs zones actives/régions de canal de la même façon en même temps. Dans l'exemple représenté, le premier groupe de transistors (N1, N2 et N3) comprend des transistors à canal N dans lesquels des électrons se déplacent. Pour améliorer la 30 mobilité des électrons lorsque la couche SOI 42 est en silicium, il est nécessaire qu'une contrainte en tension soit appliquée sur le canal des transistors selon l'axe source-drain. Pour obtenir cette contrainte, on applique sur le contact 62-N une tension adaptée à ce que la différence de potentiel entre le 35 potentiel moyen dans des zones actives des transistors N et le20 B10532 - 10-GR3-166 11 potentiel sur le contact 62-N déforme la couche de matériau piézoélectrique 46 et que son épaisseur, par exemple, augmente. Le deuxième groupe de transistors (P1, P2) comprend des transistors à canal P utilisant le déplacement de trous pour fonctionner. Pour améliorer la mobilité des trous lorsque la couche SOI 42 est en silicium, une contrainte en compression doit être appliquée sur le canal des transistors selon l'axe source-drain. Pour obtenir cette contrainte en compression, on applique au contact 62-P une tension adaptée à ce que la différence de potentiel entre le potentiel moyen dans des zones actives des transistors N et le potentiel sur le contact 62-P déforme la couche de matériau piézoélectrique 46 et que son épaisseur, par exemple, diminue. Il est ainsi possible de modifier la mobilité des porteurs dans le canal en fonction du type de transistor formé en surface de la couche SOI, pour des transistors isolés ou pour des groupes de transistors identiques, en prévoyant plus ou moins d'accès au substrat semiconducteur 40. A titre d'exemple, la différence de potentiel appliquée de part et d'autre des portions de la couche de matériau piézoélectrique 46 formées en regard de transistors MOS à canal N pourra être opposée à la différence de potentiel appliquée de part et d'autre des portions de la couche de matériau piézoélectrique formées en regard de transistors MOS à canal P. La figure 6 illustre une variante de réalisation des dispositifs décrits ci-dessus. Dans cette figure sont représentés deux transistors M1' et M2' formé chacun en surface d'une zone active 54, délimitée par des murs isolants 52 et un empilement isolant 44, comme précédemment. Des contacts, non représentés, permettent d'appliquer une différence de potentiel entre les deux faces des régions piézoélectriques 46. Dans cette structure, les grilles isolées des 35 transistors M1' et M2' sont modifiées par rapport aux grilles B10532 - 10-GR3-166 12 isolées classiques pour inclure une couche de matériau piézoélectrique. Dans l'exemple représenté, la grille M1', respectivement M2', est constituée d'un empilement comprenant une couche de matériau conducteur 68-1, respectivement 68-2, une couche de matériau piézoélectrique 70-1, respectivement 70-2, et une couche de matériau conducteur 72-1, respectivement 72-2. D'autres empilements comprenant une portion de matériau piézoélectrique pourront bien sûr être prévus. Dans cette variante, le canal des transistors M1' et M2' est sensiblement en sandwich entre deux régions de matériau piézoélectrique. Ainsi, en jouant sur la différence de potentiel entre la tension appliquée sur les grilles M1' et M2' et la tension sur la face inférieure de la couche piézoélectrique 46, on peut déformer le matériau piézoélectrique 46 et 70-1/70-2 et ainsi appliquer une contrainte importante sur le canal des transistors M1' et M2'. Pour obtenir la structure de la figure 3, on pourra par exemple réaliser les étapes successives suivantes : - former une couche de matériau isolant en surface d'un premier substrat semiconducteur ; - former, sur un second substrat semiconducteur, une couche de matériau isolant sur laquelle est formée une couche de matériau piézoélectrique ; - coller la surface supérieure de la couche de 25 matériau piézoélectrique sur la face supérieure de la couche de matériau isolant formé sur le premier substrat ; - séparer et amincir le second substrat pour former une couche semiconductrice SOI ; - former des régions d'isolement traversant la couche 30 semiconductrice SOI et l'empilement isolant-piézoélectriqueisolant jusqu'à atteindre le premier substrat, de façon à définir des zones actives dans la couche SOI ; et - former des transistors MOS en surface de la couche SOI et les régions dopées 66. B10532 - 10-GR3-166 13 Avantageusement, en jouant sur les tensions de polarisation des régions 66 fortement dopées du substrat 40, on peut obtenir une contrainte plus ou moins importante sur les différentes régions de canal des transistors. Ainsi, on peut prévoir de contraindre le canal du transistor en fonction des porteurs qu'il met en oeuvre. On peut également prévoir de contraindre ou de ne pas contraindre un même canal de transistor au cours du temps, par exemple en fonction de l'utilisation du transistor. En effet, si un ensemble de transistors n'est pas utilisé à un certain moment, une économie d'énergie peut être faite en cessant de polariser les régions fortement dopées 66 du substrat 40. Lorsqu'une reprise de l'activité des transistors apparaît, il suffit de polariser les régions fortement dopées du substrat 40 de façon adaptée à améliorer la mobilité des porteurs et donc la rapidité des transistors. On obtient alors un système dynamique permet-tant d'augmenter la rapidité d'un ensemble de transistors MOS tout en optimisant leur consommation lors de phases de veille. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on notera que l'empilement isolant 44 pourra être formé de différentes façons, par exemple en ne comportant pas de couche isolante inférieure 50. De préférence, seule la couche de matériau isolant supérieure 48 est prévue pour obtenir une interface entre le matériau semiconducteur 42 et l'empilement isolant 44 de bonne qualité. On pourra cependant prévoir de ne pas former de couche inférieure et/ou supérieure de matériau isolant, ou encore de former un empilement isolant comprenant plus de couches que celui décrit ici. On notera que le matériau piézoélectrique de la couche 46 sera choisi en fonction de la déformation souhaitée de cette couche. Tout matériau piézoélectrique connu pourra être utilisé pour former cette couche, et notamment du quartz, du BaTiO3, du PbTiO3, du PZT... REVENDICATIONS1. Dispositif intégré comprenant une couche semi-conductrice (42) formée sur un substrat semiconducteur (40) avec interposition d'un empilement isolant (44), caractérisé en ce que l'empilement isolant comprend au moins une couche de matériau piézoélectrique (46). 2. Dispositif selon la revendication 1, comprenant en outre des moyens d'application d'une différence de potentiel de part et d'autre de portions de la couche de matériau piézoélectrique (46). 3. Dispositif selon la revendication 1 ou 2, dans lequel l'empilement isolant (44) comprend une première couche de matériau diélectrique (48) formée entre la couche de matériau piézoélectrique (46) et la couche semiconductrice (42). 4. Dispositif selon la revendication 3, dans lequel l'empilement isolant (44) comprend en outre une deuxième couche de matériau diélectrique (50) entre la couche de matériau piézoélectrique (46) et le substrat semiconducteur (40). 5. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel des zones actives (54-1, 54-2) adaptées à recevoir des composants intégrés (M1, M2) sont délimitées dans la couche semiconductrice (42) par des murs d'isolement (52) formés dans la couche semiconductrice, dans l'empilement isolant (44) et dans le substrat semiconducteur. 6. Dispositif selon la revendication 5, prise en combinaison avec la revendication 2, dans lequel les moyens d'application d'une différence de potentiel de part et d'autre de la couche de matériau piézoélectrique (46) comprennent une tranchée (64-1, 64-2) formée au travers de la couche semiconductrice (42), de l'empilement isolant (44) et du substrat semiconducteur (40), et une région fortement dopée (66-1, 66-2) formée dans le substrat semiconducteur (40) entre ladite tranchée et l'interface entre la couche de matériau piézoélectrique (46) et le substrat semiconducteur, en regard d'une ou de plusieurs zones actives (54-1, 54-2).B10532 - 10-GR3-166 15 7. Dispositif selon la revendication 5 ou 6, dans lequel les composants intégrés (M1, M2) sont des transistors MOS comprenant une grille isolée (M1', M2'), une portion de matériau piézoélectrique (70-1, 70-2) étant formée dans la grille isolée. 8. Procédé d'optimisation du fonctionnement d'un ensemble de transistors MOS formés dans la couche semi-conductrice (42) d'un dispositif intégré selon l'une quelconque des revendications 1 à 7, consistant à appliquer une première différence de potentiel de part et d'autre d'une première portion de la couche de matériau piézoélectrique en regard de transistors MOS à canal N et à appliquer une deuxième différence de potentiel de part et d'autre d'une deuxième portion de la couche de matériau piézoélectrique en regard de transistors MOS à canal P. 9. Procédé selon la revendication 8, dans lequel la première et la deuxième différence de potentiel sont appliquées lors de phases de fonctionnement des transistors de l'ensemble de transistors. 10. Procédé selon la revendication 8 ou 9, dans lequel 20 la première et la deuxième différence de potentiel sont de valeurs opposées.