Brevet FR2973571A1 — publié le 20121005

TRANSISTOR MOS A GRILLE FLOTANTE ET A INJECTION D'ELECTRONS CHAUDS La présente invention concerne un transistor MOS à injection d'électrons chauds, comprenant des régions de source et de drain implantées dans un substrat semi-conducteur, une grille de contrôle, et une grille flottante agencée entre la grille de contrôle et le substrat pour accumuler des charges électriques. De façon classique, les mémoires FLASH sont réalisées au moyen de transistors MOS (Métal Oxyde Semi-conducteur) du type précité. La programmation de tels transistors s'effectue en présence d'un courant drain source élevé et fait appel à un mécanisme d'injection de charges électriques dans la grille flottante appelé "injection d'électrons chauds". L'effacement s'effectue par contre de manière statique, par effet tunnel (ou effet Fowler-Nordheim), en appliquant aux transistors des tensions de polarisation qui extraient les charges piégées dans la grille flottante sans circulation de courant entre le drain et la source. Il est connu que les transistors à injection d'électrons chauds présentent un faible rendement d'injection nécessitant un courant de programmation élevé. Cette propriété limite le nombre de transistors pouvant être simultanément programmés dans une mémoire, ce nombre étant généralement de 8, 16 ou 32 transistors. Dans les produits semi-conducteur basse consommation, le nombre de transistors pouvant être simultanément programmés est en outre limité par des contraintes à respecter en termes de courant consommé. Les figures 1, 2 et 3 sont des vues en coupe de structures classiques de transistors MOS T1, T2, T3 à injection d'électrons chauds. Le transistor T1 comprend un substrat 1 de type P, des régions 2, 3 de source (S) et de drain (D) de type N, une grille flottante FG1 et une grille de contrôle CG1. La grille flottante FG1 et la grille de contrôle CG1 sont généralement en polysilicium (silicium polycristallin). La grille de contrôle CG1 et les régions de source 2 et de drain 3 sont pourvues de contacts électriques représentés schématiquement sur la figure 1. La grille flottante FG1 est isolée électriquement du substrat 1 et de la grille de contrôle CG1 par un matériau diélectrique 10. La programmation du transistor T1 est réalisée en appliquant une tension positive Vs à la région de drain 3, une tension positive VcG à la grille de contrôle CG1, et une tension VS nulle (masse ou GND) à la région de source 2, ces tensions étant choisies de manière à placer le transistor dans un mode de fonctionnement saturé. La tension de grille VCG fait apparaître un champ électrique vertical EV. Le champ électrique EV fait apparaître dans le substrat 1 une zone d'inversion 5 formant un canal conducteur de type N dans lequel des électrons peuvent circuler, et qui présente une zone de pincement 6 au voisinage de la région de drain 3. La différence de potentiel drain-source fait apparaître un courant IDS entre la région de drain 3 et la région de source 2, correspondant à un flux d'électrons circulant en sens inverse entre la région de source 2 et la région de drain 3. A la zone de pincement 6, les électrons possèdent une énergie cinétique importante. La plupart est propulsée dans la région de drain 3 tandis qu'une faible partie possède une énergie cinétique suffisante pour franchir la barrière de potentiel du matériau diélectrique 10 et pénétrer dans la grille flottante FG1, où elle reste piégée. La région du substrat 1 s'étendant entre la zone de pincement 6 et la région de drain 3 est ainsi appelée zone d'injection 7. Les charges électriques piégées dans la grille flottante FG1 modifient la tension de seuil du transistor. Cette tension de seuil peut ensuite être mesurée par un amplificateur de lecture dont la sortie fournit une valeur logique, 0 ou 1, selon que le transistor est dans l'état programmé ou non (l'état non programmé étant appelé état effacé). Comme indiqué plus haut, une telle structure de transistor T1 présente un faible rendement d'injection, typiquement de l'ordre de 10-5 à 10-6. Le rendement d'injection est classiquement le rapport entre le courant IDS pendant la programmation et le courant injecté dans la grille flottante (la quantité de charges électriques piégées étant égale au courant injecté multiplié par le temps d'injection). Ce faible rendement s'explique par une forte atténuation du champ électrique vertical EV au voisinage de la zone d'injection 7. Ce champ est important au voisinage de la région de source 2 mais s'atténue au fur et à mesure que l'on se rapproche de la région de drain 3, car il est neutralisé par la tension de drain VD, ce qui provoque également le pincement 6 du canal. La structure de transistor T2 représentée sur la figure 2 se distingue de celle de la figure 1 par le fait qu'elle présente une structure de grille flottante NCFG1 à nanocristaux. La grille flottante NCFG1 est réalisée à partir d'un matériau diélectrique 11 dans lequel sont noyées des nanoparticules électriquement conductrices 12, par exemple en silicium ou en germanium. Ces particules conductrices 12 peuvent accumuler des charges électriques qui modifient la tension de seuil du transistor, et ont la même fonction qu'une grille flottante conventionnelle. La programmation du transistor T2 s'effectue d'une manière similaire à celle qui a été indiquée plus haut, et le rendement d'injection est également faible. Il pourrait donc être souhaité de prévoir une structure de transistor MOS à injection d'électrons chauds qui présente un rendement d'injection plus élevé que celles représentées sur les figures 1 et 2. Des modes de réalisation de l'invention concernent ainsi un transistor MOS à injection d'électrons chauds, comprenant des régions de source et de drain implantées dans un substrat semi-conducteur, une grille de contrôle, une grille flottante agencée entre la grille de contrôle et le substrat, pour accumuler des charges électriques, dans lequel la grille flottante comprend une première partie agencée du côté de la région de source à une première distance du substrat, une deuxième partie agencée du côté de la région de drain à une seconde distance du substrat inférieure à la première distance, et une partie intermédiaire reliant la première et la deuxième partie. Selon un mode de réalisation, la différence entre la première distance et la deuxième distance est de l'ordre de quelques nanomètres à quelques dizaines de nanomètres. Selon un mode de réalisation, la première distance est de l'ordre de 13 à 21 nanomètres et la seconde distance de l'ordre de 8 à 10 nanomètres. Selon un mode de réalisation, les première et 30 deuxième parties de la grille flottante sont sensiblement de même longueur. Selon un mode de réalisation, la grille flottante présente une longueur totale de l'ordre de 200 nanomètres ± 20%. Selon un mode de réalisation, les régions de drain et de source sont des régions dopées N et le substrat est un caisson de type P. Selon un mode de réalisation, le transistor MOS comprend au moins une première couche diélectrique s'étendant entre le substrat et la première partie de la grille flottante et ne s'étendant pas entre le substrat et la deuxième partie de la grille flottante, et au moins une seconde couche diélectrique s'étendant entre le substrat et les première et deuxième parties de la grille flottante, la première couche faisant apparaître dans la seconde couche un dénivelé correspondant sensiblement à la différence entre la première distance et la deuxième distance. Des modes de réalisation de l'invention concernent également un procédé de programmation d'un transistor MOS selon l'invention, comprenant les étapes consistant à générer un premier champ électrique vertical au moyen de la grille de contrôle et de la première partie de la grille flottante, et faire apparaître un premier canal conducteur dans le substrat, générer un second champ électrique vertical supérieur au premier champ électrique vertical au moyen de grille de contrôle et de la seconde partie de la grille flottante, faire circuler un courant entre les régions de drain et de source, et injecter des électrons chauds dans la grille flottante au moyen du second champ électrique. Selon un mode de réalisation, le procédé comprend l'application d'un potentiel électrique positif à la grille de contrôle pour générer les premier et second champs électriques verticaux, et l'application d'une différence de potentiel électrique entre la région de drain et la région de source pour faire circuler un courant entre ces régions. Des modes de réalisation de l'invention concernent également une mémoire en circuit intégré sur microplaquette de semi-conducteur, comprenant des cellules mémoire comprenant chacune un transistor selon l'invention. Des modes de réalisation de l'invention concernent également un circuit intégré sur microplaquette de semi-conducteur, comprenant une mémoire selon l'invention. Des modes de réalisation de l'invention concernent également dispositif portatif comprenant un circuit intégré selon l'invention. Des exemples de réalisation de transistors MOS selon l'invention seront décrits dans ce qui suit en se référant à titre non limitatif aux dessins joints, parmi lesquels : - les figures 1, 2 précédemment décrites sont des vues en coupe de structures classiques de transistors MOS à injection d'électrons chauds, - la figure 3 est une vue en coupe d'une structure 20 classiques de transistors MOS à injection d'électrons chauds, - la figure 4 est une vue en coupe d'un mode de réalisation d'un transistor MOS à injection d'électrons chauds selon l'invention, 25 - la figure 5 est une vue en coupe d'un autre mode de réalisation d'un transistor MOS à injection d'électrons chauds selon l'invention, - la figure 6 montre un exemple de mémoire FLASH comprenant des transistors MOS selon l'invention, et 30 - la figure 7 représente un dispositif électronique portatif comprenant un circuit intégré selon l'invention. La figure 3 est une vue en coupe verticale d'une structure classique de transistor T3 à injection d'électrons chauds, visant à améliorer le rendement 35 d'injection. Le transistor T3 comporte deux grilles de contrôle CG11 et CG12 et une grille flottante FG2. La grille de contrôle CG11 s'étend au-dessus du substrat 1 du côté de la région source 2 sans interposition de la grille flottante FG2. La grille flottante FG2 est agencée entre la grille de contrôle CG12 et le substrat 1, du côté de la région de drain 3. L'isolation électrique des différentes grilles l'une relativement à l'autre et relativement au substrat est assurée par le matériau diélectrique 10. Pendant la programmation du transistor, les grilles de contrôle CG11, CG12 reçoivent des tensions positives distinctes VCG1 et VCG2 faisant apparaître un premier champ électrique vertical EV1 sous la grille de contrôle CG11 et un second champ électrique vertical EV2 sous la grille de contrôle CG12. Plus particulièrement, ces tensions sont choisies de manière à faire apparaître dans le substrat une première zone d'inversion 5 présentant une zone de pincement 6 sous la grille de contrôle VCG1, et une deuxième zone d'inversion 8 de profondeur sensiblement constante, dépourvue de zone de pincement, sous la grille de contrôle VCG2. Le transistor T3 est donc l'équivalent de deux transistors en série, l'un fonctionnant en régime saturé et l'autre en régime linéaire. Une zone d'injection 7 apparaît entre la zone de pincement 6 et la région de drain 3. La grille de contrôle CG12 permet d'augmenter la valeur du champ électrique vertical EV2 dans la zone d'injection 7, par un choix approprié de la tension VCG2, ce qui permet d'augmenter le rendement d'injection. En contrepartie de cet avantage, le transistor T3 nécessite deux tensions de contrôle de grille distinctes, ce qui complexifie la structure d'une mémoire FLASH puisqu'il faut prévoir deux lignes de contrôle de grille au lieu d'une dans chaque ligne de mot. Il pourrait donc être souhaité de prévoir une structure de transistor MOS à injection d'électrons chauds qui présente un bon rendement d'injection sans nécessiter deux grilles de contrôle. La figure 4 est une vue en coupe verticale d'un transistor T4 à injection d'électrons chauds selon l'invention. Le transistor T4 comprend classiquement un substrat 1 de type P, des régions 2, 3 de source (S) et de drain (D) de type N. Le substrat 1 est par exemple un caisson P formé dans un caisson N, lui-même formé dans une microplaquette de silicium de type P. Le transistor T4 comprend une grille de contrôle CG3 et une grille flottante FG3, par exemple en polysilicium (silicium polycristallin). La grille de contrôle CG3 présente une épaisseur El et la grille flottante FG3 une épaisseur E2. Les deux grilles présentent sensiblement la même longueur L, et s'étendent au-dessus de la région du substrat 1 séparant la région de source 2 et la région de drain 3. La grille de contrôle CG3 et les régions de source 2 et de drain 3 sont pourvues de contacts électriques représentés schématiquement sur la figure 4, permettant de leur appliquer des tensions électriques. La grille flottante FG3 comprend une première partie p1 s'étendant parallèlement au substrat 1 à une distance D1 de celui-ci, une deuxième partie p2 s'étendant parallèlement au substrat 1 à une distance D2 de celui-ci, la distance D2 étant inférieure à la distance D1, et une partie intermédiaire p3 de forme coudée reliant la première partie p1 et la deuxième partie p2. La grille flottante FG3 présente ainsi un "dénivelé" entre ses parties p1 et p2, ce dénivelé respectivement égal à la différence D1-D2 entre les distances D1 et D2. La grille de contrôle CG3 est agencée au-dessus de la grille flottante, à une distance D12 de celle-ci. Elle peut présenter une forme coudée similaire à celle de la grille flottante FG3, lorsque le transistor est réalisé par dépôt de couches de matériaux diélectriques et de polysilicium qui épousent la forme des couches inférieures. Dans un mode de réalisation, le dénivelé D1-D2 la grille flottante FG3 est obtenu au moyen d'une portion de couche de matériau diélectrique 20 d'épaisseur D3, agencée sous la partie p1 de la grille flottante FG3 et formant une sorte de "renflement" qui se répercute verticalement à toute la structure du transistor T4. Plus particulièrement, selon un procédé de fabrication du transistor T4, une couche diélectrique d'épaisseur D3, par exemple du dioxyde de silicium (Si02), est formée sur le substrat 1 au moyen d'un procédé de croissance d'oxyde. La couche est ensuite gravée par l'intermédiaire d'un masque de gravure pour former la portion de couche 20 qui ne couvre environ que la moitié de la région du substrat 1 s'étendant entre la région de source 2 et la région de drain 3, du côté de la région de source 2. Une seconde couche diélectrique 21, d'épaisseur D2, est formée sur le substrat et sur la couche 20. La couche 21 peut également être en dioxyde de silicium et être formée par croissance. La couche 21 présente ainsi un dénivelé D1-D2 égal à l'épaisseur D3 de la couche 20, entre sa partie recouvrant la couche 20 et sa partie recouvrant le substrat 1. La grille flottante FG3 est ensuite formée sur la couche 21, et présente le même dénivelé que la grille de contrôle CG3. Une couche de matériau diélectrique 22 d'épaisseur D12, par exemple un oxyde "inter-poly" tel que de l'oxyde "ONO" (Oxyde Nitrure Oxyde). La grille de contrôle CG3 est ensuite formée sur la couche d'oxyde 22. Une couche d'oxyde 24 est ensuite déposée sur la grille de contrôle, avant dépôt et gravure d'une couche métallique d'interconnexion (non représentée) formant un premier niveau de métal appelé "Métal 1". Le contact de grille de contrôle, représenté schématiquement par un trait vertical, est en pratique un orifice métallisé ou "via" réalisé dans la couche 24. Dans un mode de réalisation, le transistor T4 présente les dimensions suivantes (en nanomètres): 10 L2 = L1 = 80 nm ± 20% L3 = 40 nm ± 20% E1 = E2 = 400 nm ± 20% D12 = 4 à 6 nm 15 D1 = 13 à 21 nm D2 = 8 à 10 nm D3 = 5 à 11 nm Par ailleurs, dans certains modes de réalisation, 20 les longueurs L1 et L2 des parties p1 et p2 peuvent être différentes. Egalement, la longueur L3 de la partie intermédiaire p3 dépend du procédé de fabrication et pourrait, dans certains modes de réalisation, ne représenter qu'une faible fraction de la longueur totale 25 L de chaque grille. La programmation du transistor T4 est réalisée en appliquant une tension positive VD à la région de drain 3, une tension positive VGG à la grille de contrôle CG3, de préférence supérieure à VD, et une tension VS nulle 30 (masse ou GND) ou inférieure à 0 à la région de source 2. Un premier champ électrique vertical EV1 s'exerce sur le substrat 1 sous la partie p1 de la grille flottante FG3 et un second champ électrique vertical EV2, supérieur au premier champ électrique EV1, s'exerce sur le substrat 1 35 sous la partie p2 de la grille flottante FG3. Cette variation de l'amplitude du champ électrique vertical s'exerçant sur le substrat 1 est due au fait que le champ électrique vertical est inversement proportionnel à la distance entre la grille flottante FG3 et le substrat 1, et au fait que la distance entre la partie p2 de la grille flottante FG3 et le substrat 1 est inférieure à la distance entre la partie p1 de la grille flottante FG3 et le substrat 1. Une première zone d'inversion 5 formant un premier canal conducteur apparaît dans le substrat 1, sous la partie p1 de la grille flottante FG3. Une seconde zone d'inversion 8 formant un second canal conducteur apparaît sous la partie p2 de la grille flottante FG3. La zone d'inversion 5 présente une zone de pincement 6 se situant sensiblement sous la partie intermédiaire p3 de la grille flottante FG3. Une zone d'injection 7 apparaît entre la zone de pincement 6 et la région de drain 3. Sous l'effet d'un champ électrique horizontal créé par la différence de tension VD-VS, un courant IDS circule entre la région de drain 3 et la région de source 2, correspondant à un flux d'électrons circulant en sens inverse entre la région de source 2 et la région de drain 3. A la zone de pincement 6, les électrons possèdent une énergie cinétique importante et sont propulsés dans le canal 8. Une grande partie de ces électrons atteint la région de drain 3. Une partie de ces électrons possède toutefois une énergie cinétique suffisante pour franchir la barrière de potentiel de la couche diélectrique 21 et pénétrer dans la grille flottante FG3, où elle reste piégée. Les charges électriques piégées dans la grille flottante FG1 modifient la tension de seuil du transistor. Cette tension de seuil peut ensuite être mesurée par un amplificateur de lecture. Ainsi, l'augmentation du champ électrique vertical 35 EV2 sous la partie p2 de la grille flottante FG3 augmente le rendement d'injection du transistor tout en provoquant l'apparition de la seconde zone d'inversion 8. Le transistor T4 présente un rendement d'injection supérieur à celui des transistors classiques représentés sur les figures 1 et 2, sans nécessiter deux tensions de contrôle de grille. La figure 5 représente un second mode de réalisation T5 d'un transistor selon l'invention. Le transistor T5 comporte les mêmes régions de source 2 et de drain 3 et la même grille de contrôle CG3 que le transistor T4. La grille de contrôle CG3, d'épaisseur El, comprend une partie p1 située à une distance D4 du substrat, une partie p2 située à une distance D5 du substrat 1, la distance D5 étant inférieure à la distance D4, et une partie intermédiaire p3 s'étendant entre les parties p1 et p2. Dans un mode de réalisation, la distance D4 est de l'ordre de 15 nm à 20 nm, la distance D5 est de l'ordre de 7 nm à 14 nm. La grille flottante du transistor T4 précédemment décrit est remplacée ici par une structure de grille flottante NCFG3 à nanocristaux, comprenant des nanoparticules électriquement conductrices 12, par exemple en silicium ou en germanium, noyées dans une couche diélectrique 25 qui s'étend entre le substrat 1 et la grille de contrôle CG3. Ces nanoparticules 12 peuvent accumuler des charges électriques qui modifient la tension de seuil du transistor, et ont la même fonction que la grille flottante FG3. De préférence, les nanoparticules sont implantées sous la partie p2 de la grille de contrôle CG3, éventuellement sous une partie de la zone p3, mais ne sont pas implantées sous la partie p1. Dans un mode de réalisation, le transistor T5 35 comprend également la portion de couche diélectrique 20 d'épaisseur D3, faisant ici apparaître le dénivelé D4-D5 dans la grille de contrôle CG3. La couche 20, formée sur le substrat 1, s'étend sous la partie p1 de la grille de contrôle CG3 et est ici recouverte par la couche de diélectrique 25, d'épaisseur D5. Dans une variante de réalisation, les nanoparticules 12 sont noyées dans un matériau diélectrique 26 différent du matériau diélectrique 25, formé sous la partie p2 de la grille de contrôle CG3, tandis que le matériau diélectrique 25 s'étend sous la partie p1 de la grille de contrôle CG3. La programmation du transistor T5 est réalisée comme précédemment en appliquant une tension positive VD à la région de drain 3, une tension positive VcG à la grille de contrôle CG3, et une tension nulle (masse ou GND) ou inférieure à 0 à la région de source 2. Un premier champ électrique vertical EV1 s'exerce sur le substrat 1 sous la partie p1 de la grille de contrôle CG3 et un second champ électrique vertical EV2, supérieur au premier champ électrique EV1, s'exerce sur le substrat 1 sous la partie p2 de la grille de contrôle. Cette variation de l'amplitude du champ électrique vertical s'exerçant sur le substrat 1 est due ici au fait que le champ électrique vertical est inversement proportionnel à la distance entre la grille de contrôle CG3 et le substrat 1, et au fait que la distance D2 entre la partie p2 de la grille de contrôle CG3 et le substrat 1 est inférieure à la distance D1 entre la partie p1 de la grille de contrôle CG3 et le substrat 1. On retrouve donc également dans le substrat 1 la première zone d'inversion 5 et la zone de pincement 6, sous la partie p1 de la grille de contrôle CG3, la seconde zone d'inversion 8 sous la partie p2 de la grille de contrôle, et la zone d'injection 7 entre la zone de pincement 6 et la région de drain 3. Dans la zone d'injection 7, certains électrons franchissent la barrière de potentiel de la couche diélectrique 25 (ou 26) pour atteindre les nanoparticules 12 de la grille flottante NCFG3, dans lesquelles ils restent piégés. Ainsi, comme le transistor T4, le transistor T5 offre un rendement d'injection supérieur aux transistors classiques représentés sur les figures 1, 2. Un transistor selon l'invention est susceptible de diverses autres variantes de réalisation. Il est notamment susceptible d'être réalisé selon divers autres procédés connus de fabrication de transistors à grille flottante. Par exemple, dans une variante de réalisation des transistors T4 ou T5, la grille flottante FG3 ou respectivement la grille de contrôle CG3 présente une épaisseur qui n'est pas constante sur toute sa longueur. Le dénivelé D1-D2 ou respectivement D4-D5 n'apparaît que sur la face inférieure de la grille flottante FG3 ou respectivement de la grille de contrôle CG3, qui se trouve en regard du substrat 1, tandis que la face supérieure de la grille flottante FG3 ou respectivement de la grille de contrôle CG3 est plate ou présente toute autre forme pouvant être souhaitée. Un transistor selon l'invention est également susceptible de diverses applications, et peut permettre notamment de réaliser divers types de circuits à mémoire non volatile, tels des registres non volatiles ou des mémoires FLASH. La figure 6 montre un exemple de réalisation d'une mémoire MEM de type FLASH, réalisée sous forme de circuit intégré sur microplaquette de semi-conducteur. La mémoire est réalisée à partir de transistors T45 selon l'invention utilisés en tant que cellules mémoire. Chaque transistor T45 est par exemple un transistor T4 ou T5 tel que décrit plus haut. La mémoire est prévue pour recevoir K*M mots binaires de N bits chacun. Elle comporte K lignes de mot Wk de rang "k" allant de 0 à K (WLk-O à WLk-K), et N*M lignes de bit BLn,m de rangs "n" et "m" allant respectivement de 0 à N-1 et de 0 à M-1 (BL0,0 à BL0,M_ 1, . . . BLN-1, 0 à BLN_l,M_1). Les lignes de bit BLn,m sont regroupées en colonnes CLn de rang "n" (CLo,...CLN_1) . Chaque colonne CLn comporte M lignes de bit BLn,m. Les transistors T45 sont agencés en lignes et en colonnes. Les grilles de contrôle CG des transistors d'une même ligne sont connectées à une même ligne de mot WLk et les sources de ces transistors sont connectées à une ligne de source SL commune à tous les transistors de la mémoire. Les drains des transistors d'une même colonne de transistors sont connectés à la même ligne de bit BLn,m La mémoire MEM comporte également un décodeur de ligne RDEC1 recevant les bits de poids faible d'une adresse ADD de mot binaire, un décodeur de colonne CDEC1 recevant les bits de poids fort de l'adresse ADD, un circuit de sélection de colonne CST1, un bus de multiplexage MB1, N amplificateurs de lecture SA0 à SAN_1 et N verrous de programmation PLo à PLN_1. Le décodeur de ligne RDEC1 applique une tension de contrôle de grille VcG à chaque ligne de mot. La valeur de cette tension VCG dépend de l'état sélectionné ou non sélectionné de la ligne de mot, qui est fonction de l'adresse ADD appliquée au décodeur. Le circuit de sélection de colonne CST1 comprend N*M transistors de sélection CST pilotés par le décodeur de colonne CDEC1. Le bus de multiplexage MB1 comprend N lignes de multiplexage de rang "n" ML0 à MLN_1. Chaque transistor de sélection de colonne CST relie une ligne de bit de rang "n" à une ligne de multiplexage de même rang. Chaque ligne de multiplexage de rang "n" est reliée à l'entrée d'un amplificateur de lecture SAn de même rang, et à la sortie d'un verrou de programmation PL, de même rang. Lorsque la mémoire est en phase de lecture, la sortie de chaque amplificateur de lecture SAn de rang n fournit la valeur d'un bit Bn (Bo à BN_1) d'un mot lu dans la mémoire. Lorsque la mémoire est en phase de programmation, chaque verrou de programmation PLn de rang n reçoit la valeur d'un bit Bn d'un mot à écrire, et fournit une tension de programmation VD lorsque la valeur du bit correspond à une valeur logique de programmation (0 ou 1 selon la convention retenue). Le tableau ci-après décrit des exemples de tensions de contrôle de grille VCG, de drain VD et de source Vs appliquées aux transistors en fonction de leur état sélectionné ou non sélectionné et en fonction des opérations réalisées. Tension de ligne de Opération Etat Tension de ligne Tension de ligne source Vs et Tension de de mot VcG de bit VD de caisson P caisson N Lecture SEL 5V 0,7V GND VDD NSEL GND Flottant GND VDD Programmation SEL Rampe de 3 à 9 V 3,8 à 4,2V - 1V ou GND VDD NSEL GND Flottant - 1V ou GND VDD Effacement SEL - 10V Flottant Rampe de 3 à 9V Rampe de 3 à 9V La tension de caisson P est la tension appliquée au substrat 1 lorsque celui-ci est formé par un caisson de type P, et la tension de caisson N est la tension appliquée à un caisson de type N dans lequel le caisson P est réalisé. Les signes "SEL" et "NSEL" désignent l'état sélectionné ou non sélectionné d'un transistor. Un transistor est sélectionné lorsque la ligne et la colonne de transistors dans laquelle il se trouve est désignée par l'adresse ADD. Le terme "flottant" désigne un potentiel flottant (haute impédance). "GND" désigne le potentiel de masse, et "VDD" une tension d'alimentation de la mémoire. La figure 7 montre schématiquement un dispositif portatif HD comprenant un circuit intégré IC selon l'invention. Le circuit intégré comprend une mémoire MEM selon l'invention couplée à une unité centrale UC. L'unité centrale UC est couplée à un circuit d'interface de communication ICT. Le circuit d'interface de communication ICT peut être à contact, par exemple un circuit d'interface ISO 7816, ou sans contact, par exemple un circuit d'interface ISO14443 ou ISO15693 fonctionnant par couplage inductif. Le dispositif portatif HD est par exemple une carte à puce ou une étiquette électronique. Le dispositif HD peut de façon générale être tout type de dispositif dans lequel il est avantageux d'utiliser des cellules mémoire à injection d'électrons chauds présentant un bon rendement d'injection et nécessitant donc un courant de programmation plus faible que des cellules mémoire conventionnelles. 1 REVENDICATIONS1. Transistor MOS (T4) à injection d'électrons chauds, comprenant : - des régions de source (2) et de drain (3) implantées dans un substrat (1) semi-conducteur, - une grille de contrôle (CG3), et - une grille flottante (FG3) agencée entre la grille de contrôle et le substrat, pour accumuler des charges électriques, caractérisé en ce que la grille flottante (FG3) 10 comprend : - une première partie (pl) agencée du côté de la région de source (2) à une première distance (Dl) du substrat (1), - une deuxième partie (p2) agencée du côté de la région 15 de drain (3) à une seconde distance (D2) du substrat inférieure à la première distance (Dl), et - une partie intermédiaire (p3) reliant la première et la deuxième partie. 20 2. Transistor MOS selon la revendication 1, dans lequel la différence entre la première distance (D1) et la deuxième distance (D2) est de l'ordre de quelques nanomètres à quelques dizaines de nanomètres. 25 3. Transistor MOS selon l'une des revendications 1 et 2, dans lequel la première distance est de l'ordre de 13 à 21 nanomètres et la seconde distance de l'ordre de 8 à 10 nanomètres. 30 4. Transistor MOS selon l'une des revendications 1 à 3, dans lequel les première (p1) et deuxième (p2) parties de la grille flottante sont sensiblement de même longueur.2 5. Transistor MOS selon l'une des revendications 1 à 4, dans lequel la grille flottante présente une longueur totale (L) de l'ordre de 200 nanomètres ± 20%. 6. Transistor MOS selon l'une des revendications 1 à 5, dans lequel les régions de drain et de source sont des régions dopées N et le substrat est un caisson de type P. 10 7. Transistor MOS selon l'une des revendications 1 à 6, comprenant : - au moins une première couche diélectrique (20) s'étendant entre le substrat (1) et la première partie 15 (p1) de la grille flottante (FG3) et ne s'étendant pas entre le substrat et la deuxième partie (p2) de la grille flottante, et - au moins une seconde couche diélectrique (21) s'étendant entre le substrat et les première (pl) et 20 deuxième (p2) parties de la grille flottante (FG3), la première couche (20) faisant apparaître dans la seconde couche (21) un dénivelé correspondant sensiblement à la différence entre la première distance (Dl) et la deuxième distance (D2). 25 8. Procédé de programmation d'un transistor MOS selon l'une des revendications 1 à 7, comprenant les étapes consistant à : - générer un premier champ électrique vertical (EV1) au 30 moyen de la grille de contrôle (GC3) et de la première partie (pl) de la grille flottante (CG3), et faire apparaître un premier canal conducteur (5) dans le substrat (1), - générer un second champ électrique vertical (EV2) 35 supérieur au premier champ électrique vertical (EV1) au3 moyen de grille de contrôle (GC3) et de la seconde partie (p2) de la grille flottante (CG3), - faire circuler un courant (IDS) entre les régions de drain (3) et de source (2), et - injecter des électrons chauds dans la grille flottante au moyen du second champ électrique. 9. Procédé selon la revendication 8, comprenant l'application d'un potentiel électrique positif (VAS) à la grille de contrôle (CG3) pour générer les premier et second champs électriques verticaux (EV1, EV2), et l'application d'une différence de potentiel électrique (VD-VS) entre la région de drain (3) et la région de source (2) pour faire circuler un courant (IDS) entre ces régions. 10. Mémoire (MEM) en circuit intégré sur microplaquette de semi-conducteur, comprenant des cellules mémoire comprenant chacune un transistor selon l'une des revendications 1 à 9. 11. Circuit intégré sur microplaquette de semi-conducteur (IC), comprenant une mémoire selon la revendication 10. 12. Dispositif portatif (HD) comprenant un circuit intégré (IC) selon la revendication 11.