Brevet FR2976120A1 — publié le 20121207

B10-5460FR 1 Procédé de fabrication d'un circuit intégré comprenant au moins un guide d'ondes coplanaire L'invention concerne les circuits intégrés et plus particulièrement les circuits intégrés comportant des composants haute fréquence tels que des guides d'onde coplanaires. Les guides d'ondes coplanaires (« Coplanar Waveguide : CPW » en langue anglaise) comprennent généralement une ligne conductrice disposée entre deux lignes de masse, et permettent de relier électriquement des composants tels que des antennes fonctionnant sous des fréquences par exemple de l'ordre de plusieurs dizaines de gigahertz. Lors du passage d'un signal haute fréquence dans un tel guide d'onde, des pertes peuvent entrainer une atténuation du signal. Ces pertes sont notamment dues à la résistance et à l'inductance de la ligne ainsi qu'aux couplages capacitifs formés avec le substrat et à la conductance permettant un retour vers la masse. Afin de réduire ces pertes, il a été proposé dans le document « H.S. Gamble et al, IEEE Microwave and guided wave letters, vol. 9, n°10, October 1999 », de fabriquer ces guides d'ondes coplanaires en utilisant des lignes métalliques sur des substrats de silicium à haute résistivité. On obtient ainsi une baisse de la conductance entre la ligne conductrice et les lignes de masse. La diffusion des matériaux métalliques, par exemple l'or ou le cuivre, dans le silicium, et la possibilité pour les charges figées dans une couche de passivation, disposée au contact des lignes conductrices, d'induire une couche de conduction dans le substrat entre le signal et la masse, sont les inconvénients de cette solution. Il a également été proposé de superposer les lignes conductrices des guides d'ondes coplanaires avec des lignes isolantes, par exemple de dioxyde de silicium (SiO2), sur un substrat de silicium à haute résistivité. Cette solution a pour inconvénient de former des couplages capacitifs entre les lignes conductrices et le substrat. Par ailleurs, des charges figées dans une couche de passivation, disposée au contact des lignes conductrices, peuvent également induire une couche conductrice au sein du substrat de silicium à haute résistivité, entre les zones sous-jacentes aux lignes conductrices. I1 a également été proposé de former les lignes conductrices des guides d'onde coplanaire sur une couche isolante, disposée sur une couche de silicium polycristallin, elle-même disposée sur un substrat de silicium à haute résistivité. Cette solution permet de capter, au sein de la couche de silicium polycristallin, les charges qui circulent sous la couche isolante. On pourra également se référer au document « Micromachined loop antennas on low resistivity silicon, Ojefors et al, IEEE transactions on antennas and propagation, 2006, vol. 54, no. 12, pages 3593-3601 » qui décrit la formation de tranchées ménagées dans le substrat de silicium sous la couche d'oxyde et situées sensiblement entre les lignes conductrices d'une antenne et un plan de masse. Cette solution a notamment pour inconvénient d'être complexe à mettre en oeuvre. Enfin, le document « Package Trends for Today's and Future mm-Wave Applications, Maciej Wojnowski, Klaus Pressel, Grit Sommer, Mario Engl, Infineon, 38th European Microwave Conference, 2008 » décrit la formation d'une matrice de cavités sous les guides d'ondes coplanaires. Cette solution ne limite pas suffisamment les pertes, notamment à cause de la conductivité parasite au sein du silicium. La formation des cavités décrite dans ce document a également pour inconvénient d'être mise en oeuvre avant la formation des lignes métalliques de la face avant des circuits intégrés. Par ailleurs, il peut être nécessaire d'utiliser des liaisons traversantes électriquement conductrices au sein des circuits intégrés, par exemple de manière à former des assemblages tridimensionnels ou de manière à former des contacts électriques sur une face opposée à celle comportant les lignes métalliques du circuit intégré. Selon un mode de mise en oeuvre et de réalisation, il est proposé de réduire les pertes des guides d'ondes coplanaires tout en étant compatible avec le procédé de fabrication des liaisons traversantes électriquement conductrices. Selon un aspect, il est proposé un procédé de fabrication d'un circuit intégré dans et/ou sur un support semi-conducteur, le procédé comprenant une réalisation d'au moins une liaison traversante électriquement conductrice à travers le support semi-conducteur, et d'au moins un guide d'ondes coplanaire au dessus du support semi- conducteur. La réalisation de ladite au moins une liaison traversante comprend une réalisation d'au moins une cavité traversant le support semi-conducteur, et le procédé comprend en outre après la réalisation du guide d'onde, une formation d'une tranchée continue ou discontinue sous le guide d'onde, s'étendant sur au moins toute la longueur du guide d'onde, ladite au moins une cavité et ladite au moins une tranchée étant réalisées simultanément et ayant sensiblement la même profondeur. Le support semi-conducteur peut comprendre un substrat de silicium massif. En variante, le support semi-conducteur peut comprendre une couche supérieure comportant des régions de silicium et des régions isolantes (par exemple des tranchées « STI »), supportée par une couche isolante elle-même supportée par un substrat de silicium. En d'autres termes, le support semi-conducteur est une plaque de silicium sur isolant de type SOI. Ainsi, en formant au moins une tranchée sous le guide d'onde, les charges présentes à l'interface entre l'oxyde enterré (si une plaque de type SOI est utilisée) et le substrat ne peuvent pas circuler, on limite ainsi les pertes. L'utilisation d'un substrat de silicium sur isolant permet également de réduire ces pertes. La réalisation simultanée de tranchées permettant la réduction des pertes et des cavités permettant la réalisation des liaisons traversantes électriquement conductrices est particulièrement avantageuse et simplifie la fabrication du circuit intégré. En effet, les liaisons traversantes électriquement conductrices (« Through Silicon Via : TSV » en langue anglaise) sont utiles pour raccorder le circuit intégré et éventuellement lors d'assemblages de circuits intégrés tridimensionnels, et la réalisation simultanée des orifices effectuée après la réalisation du guide d'ondes permet de simplifier la fabrication du circuit intégré. Par ailleurs, puisque la même opération de gravure est utilisée pour former les cavités et les tranchées, on profite de la profondeur d'une cavité de liaison traversante électriquement conductrice pour obtenir des tranchées ayant un facteur de forme élevé afin d'obtenir une meilleure limitation des pertes. Bien qu'il soit possible de réaliser une tranchée continue, il est avantageux de former une tranchée discontinue s'étendant sur au moins toute la longueur du guide d'onde, notamment pour des questions de rigidité. La tranchée discontinue comprend des interruptions de la tranchée, par exemple disposées à intervalle réguliers. Ces interruptions peuvent avoir une longueur suffisamment faible pour ne pas augmenter les pertes par conduction au sein du substrat de silicium, on pourra par exemple les choisir de manière à ce que leur longueur soit négligeable par rapport à la longueur totale de la tranchée. On obtient ainsi une amélioration de la rigidité du circuit intégré. L'amélioration de la rigidité du circuit intégré permet de faciliter la mise en oeuvre du procédé. Avantageusement, le procédé comprend en outre un remplissage de ladite au moins une cavité et ladite au moins une tranchée par un polymère. Ce polymère permet donc de remplir les orifices traversants des liaisons traversantes électriquement conductrices et de remplir les tranchées situées sous des guides d'ondes. Par ailleurs, on peut choisir un facteur de forme permettant de faciliter le remplissage par un polymère. Le substrat de silicium peut être un substrat de silicium à haute résistivité. Avantageusement, la réalisation du guide d'ondes coplanaire comprend une réalisation au dessus du support semi-conducteur d'une ligne électriquement conductrice disposée entre deux lignes de masse et une formation de deux tranchées sensiblement entre les lignes de masse et ladite ligne électriquement conductrice. On obtient ainsi une limitation de la circulation des charges sous l'oxyde enterré de la plaque entre les zones situées sous la ligne électriquement conductrice et les lignes de masse. Les différentes lignes qui forment les guides d'ondes sont ainsi isolées les unes par rapport aux autres. Selon un autre aspect, il est proposé un circuit intégré, comportant au dessus d'un support semi-conducteur, au moins un guide d'ondes coplanaire, au moins une liaison traversante électriquement conductrice débouchant sur la face du support opposée à celle supportant le guide d'ondes coplanaire et traversant le support semi-conducteur, la couche isolante, et la couche supérieure, et au moins une tranchée disposée sous le guide d'ondes s'étendant sur au moins toute la longueur du guide d'ondes et ayant sensiblement la même profondeur que ladite liaison traversante électriquement conductrice. Ladite au moins une tranchée peut être discontinue. Le support semi-conducteur peut comprendre un substrat de silicium massif. Le support semi-conducteur peut comprendre une couche supérieure comportant des régions de silicium et des régions isolantes, supportée par une couche isolante elle-même supportée par un substrat de silicium. Avantageusement, chaque liaison traversante et chaque tranchée comprennent un polymère. En outre, le substrat peut être un substrat de silicium à haute résistivité. Ledit guide d'ondes coplanaire peut comprendre une ligne électriquement conductrice disposée entre deux lignes de masse et le circuit intégré comporte deux tranchées disposées sensiblement entre les lignes de masse et ladite ligne électriquement conductrice. D'autres avantages et caractéristiques de l'invention apparaîtront à l'étude de la description détaillée de modes de mise en oeuvre et de réalisation, pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels : - les figures 1 à 5 illustrent schématiquement des modes de mise en oeuvre et de réalisation selon l'invention. Sur la figure 1, on a représenté un circuit intégré IC, réalisé sur une plaque de silicium sur isolant (SOI), comportant un oxyde enterré ISO, un substrat de silicium SUB, de préférence à haute résistivité, une couche de silicium supérieure SUP et une partie d'interconnexion ITX située au dessus de la couche de silicium supérieure SUP (pouvant également comprendre des régions isolantes de type STI). La partie d'interconnexion ITX correspond à la partie bien connue de l'homme du métier sous le vocable anglo-saxon de « Back End Of Line : BEOL ». La couche de silicium supérieure SUP peut par exemple comporter des composants tels que des transistors, éventuellement séparés par des tranchées d'isolations peu profondes (« STI : Shallow Trench Isolation » en langue anglaise) qui remplacent le silicium de la couche de silicium supérieure SUP par du dioxyde de silicium (SiO2). Bien entendu, le circuit intégré IC peut être réalisé au sein d'un substrat de silicium massif ne comportant pas la couche d'oxyde enterré ISO. Ce substrat massif peut également comprendre des tranchées d'isolation peu profondes au voisinage de sa face supportant la partie d'interconnexion ITX. Le circuit IC comporte au sein de la partie d'interconnexion ITX, un guide d'ondes coplanaire CPW. Ce guide d'ondes coplanaire CPW comprend une ligne conductrice LC, destinée à être traversée par un signal haute fréquence, et entourée de deux lignes de masse LM. Le guide d'ondes coplanaire CPW peut être réalisé par exemple sur le niveau de métallisation de la partie d'interconnexion ITX le plus élevé. Le circuit intégré IC comporte sur un autre niveau de métallisation, par exemple le premier niveau de métallisation de la partie d'interconnexion ITX, une ligne métallique LI, par exemple une ligne métallique permettant l'interconnexion entre différents composants du circuit intégré IC. Un signal haute fréquence traversant la ligne conductrice LC sera atténué par des pertes dues à la résistivité de la ligne, à son inductance, aux couplages capacitifs entre la ligne et le substrat SUB, et enfin à la circulation de charges sous l'oxyde enterré ISO dans une zone de conduction créée dans le substrat SUB par les charges fixes de l'oxyde enterré ISO. Si le circuit intégré IC est réalisé au sein d'un substrat de silicium massif, alors les charges circulent à l'interface entre la partie d'interconnexion ITX et le substrat. On peut également réduire les pertes par conduction dans la couche supérieure de silicium SUP en disposant le guide d'onde CPW au dessus de tranchée d'isolation peu profondes. La conductance du substrat SUB est en outre diminuée par l'utilisation d'un substrat de silicium à haute résistivité ayant typiquement une résistivité supérieure à 1 k1-2.cm, par exemple 3 kS2.cm. Sur la figure 2 on a représenté le circuit intégré IC après une formation simultanée de deux tranchées et d'une cavité sur la face arrière F2 du circuit intégré. Ces tranchées et la cavité sont formées simultanément, par exemple par une opération de gravure classiquement utilisée dans la formation des liaisons traversantes électriquement conductrices, telle qu'une gravure ionique réactive (gravure RIE), et ont sensiblement la même profondeur. Sous la ligne métallique LI, on a formé une première cavité CT de manière à former un orifice traversant d'une liaison traversante électriquement conductrice TSV. La cavité CT est formée sur la face arrière F2 du circuit intégré et débouche sur la ligne métallique LI. En d'autres termes, la cavité CT traverse le substrat SUB, la couche isolante ISO, et la couche de silicium supérieure SUP, de manière à déboucher sur la ligne LI ou au moins dans la partie d'interconnexion ITX. La liaison traversante électriquement conductrice permet ainsi de connecter le circuit intégré IC à un autre circuit intégré au sein d'un assemblage tridimensionnel ou encore à connecter le circuit intégré IC à un circuit imprimé. On a également formé, de manière simultanée, deux tranchées CL disposées sensiblement entre la ligne conductrice LC et les lignes de masse LM. Ces tranchées débouchent sur la partie ITX comportant les différents niveaux de métallisation du circuit intégré IC. Ces tranchées CL permettent de limiter la circulation des charges sous l'oxyde enterré ISO, et sont présentes sur toute la longueur du guide d'onde, limitant ainsi les pertes par conduction au sein du substrat. Les tranchées CL ont sensiblement la même profondeur que la cavité CT et traversent notamment le substrat SUB, la couche isolante ISO, et la couche de silicium supérieure SUP. Les tranchées CL peuvent également traverser des tranchées d'isolation peu profondes comprenant du dioxyde de silicium disposées sous le guide d'onde CPW au sein de la couche de silicium supérieure SUP. Si le circuit intégré IC est réalisé au sein d'un substrat de silicium massif, alors les cavités et les tranchées traversent le substrat et débouchent, de manière analogue, dans la partie ITX. On limite ainsi les pertes par conduction sous la partie d'interconnexion. Après la formation de la cavité CT et des tranchées CL, différentes étapes peuvent être mises en oeuvre sur la face arrière F2 du circuit intégré IC. On pourra notamment former une couche dite de passivation PAS comprenant du dioxyde de silicium (SiO2) ou d'oxyde de nitrure de silicium (SiON) sur la face arrière du circuit intégré IC et sur les parois des tranchées CL et de la cavité CT. On peut ensuite former au fond de la cavité CT, sur les parois de la cavité CT et au moins partiellement sur la face arrière du circuit intégré IC recouvert par la couche de passivation PAS (gravée au fond de la cavité CT), une couche d'accroche du cuivre ACC, comprenant également une barrière de diffusion. La couche ACC peut être formée au moyen d'étapes successives de dépôt, et peut comprendre du nitrure de tantale (TaN), du tantale et du cuivre. Afin de former une liaison électrique avec la ligne, une étape de dépôt électrochimique est mise en oeuvre au moyen de la couche d'accroche ACC. On obtient ainsi une couche ECD de cuivre au fond de la cavité CT, sur les parois de la cavité CT et partiellement sur la face arrière F2 du circuit intégré IC. Ainsi, il est possible de réaliser un contact électrique sur la face arrière du circuit intégré IC de manière à former la liaison traversante électriquement conductrice TSV. On pourra en outre retirer la couche d'accroche ACC du fond des tranchées CL. La couche d'accroche ACC est déposée sur la face F2, et dans toutes les cavités formées sur cette face. Cette couche étant conductrice, elle est apte à induire des pertes sous les guides d'onde et peut être retirée. Toutes les tranchées et les cavités formées sur la face arrière du circuit intégré IC sont ensuite comblées par un polymère RES, par exemple une résine photosensible. Le polymère RES recouvre également la face arrière F2 du circuit intégré IC. Une cavité peut également être formée au sein du polymère RES afin de former un plot de contact sur la couche de cuivre ECD. En comblant les tranchées CL, on augmente également la permittivité électrique au sein de ces tranchées. Ainsi, la valeur des capacités parasites formées entre les différentes lignes conductrices du circuit intégré IC et le substrat SUB est augmentée. Sur la figure 4, on a représenté en vue de dessus un guide d'ondes coplanaire CPW analogue à celui de la figure 2. La ligne conductrice LC est disposée entre les deux lignes de masse LM, et les deux tranchées CL sont disposées entre ces lignes. Ces tranchées sont sensiblement plus longues que les lignes métalliques, ce qui permet d'améliorer la limitation des pertes. On a également représenté la ligne métallique LI disposée au dessus d'une cavité CT d'une liaison traversante électriquement conductrice. Sur la figure 5, on a représenté une variante de l'invention dans laquelle les tranchées CL comportent deux discontinuités DIS. Les portions DIS sont des portions dans lesquelles le silicium du substrat SUB n'est pas gravé de manière à améliorer la rigidité du circuit intégré IC. La longueur LD des discontinuités est négligeable par rapport à la longueur LCPW. A titre d'exemple la longueur LD peut être de l'ordre de 20 micromètres pour une longueur du guide d'onde LCPW allant de 500 micromètres jusqu'à plusieurs millimètres. Les discontinuités sont alors sans effet sur les pertes car trop courtes. On peut disposer les discontinuités tous les 500 micromètres. A titre d'exemple, un guide d'onde coplanaire disposé sur un substrat de silicium sur isolant à haute résistivité comportant des tranchées comblées de polymère sous le guide d'onde, peut présenter une impédance de 72 Ohm et une atténuation de l'ordre de 0.16 décibel par millimètre lors du passage d'un signal de fréquence 60 gigahertz. Un même guide d'onde disposé sur une plaque de silicium à faible résistivité pourra présenter une impédance de l'ordre de 55 Ohm et une atténuation de l'ordre de 2.25 décibels par millimètre lors du passage d'un signal de fréquence 60 Gigahertz. L'augmentation de l'impédance est notamment due à la baisse de la capacité, elle-même due à la baisse de la permittivité électrique au sein du substrat. Cela étant, malgré l'augmentation de l'impédance, on obtient une limitation des pertes grâce aux tranchées empêchant la circulation des charges sous l'oxyde enterré. On pourra également modifier la section des lignes conductrices de manière à ne pas réduire l'impédance des lignes. REVENDICATIONS1. Procédé de fabrication d'un circuit intégré dans et/ou sur un support semi-conducteur, le procédé comprenant une réalisation d'au moins une liaison traversante électriquement conductrice (TSV) à travers le support semi-conducteur, et d'au moins un guide d'ondes coplanaire (CPW) au dessus du support semi-conducteur, caractérisé en ce que la réalisation de ladite au moins une liaison traversante comprend une réalisation d'au moins une cavité (CT) traversant le support semi-conducteur, et le procédé comprend en outre après la réalisation du guide d'onde, une formation d'une tranchée (CL) sous le guide d'onde, s'étendant sur au moins toute la longueur du guide d'onde, ladite au moins une cavité (CT) et ladite au moins une tranchée (CL) étant réalisées simultanément et ayant sensiblement la même profondeur. 2. Procédé selon la revendication 1, dans lequel la formation de la tranchée sous le guide d'onde comprend la formation d'une tranchée discontinue s'étendant sur au moins toute la longueur du guide d'onde. 3. Procédé selon la revendication 1 ou 2, dans lequel le support semi-conducteur comprend un substrat de silicium massif. 4. Procédé selon la revendication 1 ou 2, dans lequel le support semi-conducteur comprend une couche supérieure comportant des régions de silicium et des régions isolantes, supportée par une couche isolante elle-même supportée par un substrat de silicium. 5. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre un remplissage de ladite au moins une cavité (CT) et de ladite au moins une tranchée par un polymère (RES). 6. Procédé selon l'une quelconque des revendications 3 à 5, dans lequel le substrat est un substrat de silicium à haute résistivité (SUB). 7. Procédé selon l'une quelconque des revendications précédentes, dans lequel la réalisation du guide d'ondes coplanaire(CPW) comprend une réalisation au dessus du support semi-conducteur d'une ligne électriquement conductrice (LC) disposée entre deux lignes de masse (LM) et une formation de deux tranchées (CL) sensiblement entre les lignes de masse et ladite ligne électriquement conductrice. 8. Circuit intégré, comportant au dessus d'un support semi-conducteur, au moins un guide d'ondes coplanaire (CPW), au moins une liaison traversante électriquement conductrice (TSV) débouchant sur la face du support opposée à celle supportant le guide d'ondes coplanaire et traversant le support semi-conducteur, et au moins une tranchée (CL) disposée sous le guide d'ondes s'étendant sur au moins toute la longueur du guide d'ondes et ayant sensiblement la même profondeur que ladite liaison traversante électriquement conductrice. 9. Circuit intégré selon la revendication 8, dans lequel ladite au moins une tranchée est discontinue. 10. Circuit intégré selon la revendication 8 ou 9, dans lequel le support semi-conducteur comprend un substrat de silicium massif. 11. Circuit intégré selon la revendication 8 ou 9, dans lequel le support semi-conducteur comprend une couche supérieure comportant des régions de silicium et des régions isolantes, supportée par une couche isolante elle-même supportée par un substrat de silicium. 12. Circuit intégré selon l'une quelconque des revendications 8 à 11, dans lequel chaque liaison traversante et chaque cavité comprennent un polymère (RES). 13. Circuit intégré selon l'une quelconque des revendications 10 à 12, dans lequel le substrat est un substrat de silicium à haute résistivité (SUB). 14. Circuit intégré selon l'une quelconque des revendications 8 à 13, dans lequel ledit guide d'ondes coplanaire comprend une ligne électriquement conductrice (LC) disposée entre deux lignes de masse (LM) et le circuit intégré comporte deux tranchées (CL) disposées sensiblement entre les lignes de masse et ladite ligne électriquement conductrice.