Brevet FR2961363A1 — publié le 20111216

-1- Switch haute tension DESCRIPTION DE L'INVENTION ABREGE Ces circuits sont destinés à concevoir des switchs unidirectionnels ou bidirectionnels dans des applications à haute tension, et dans des technologies CMOS peu coûteuses, à nombre réduit d'oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS), pour des applications de power management (gestion de la puissance), batterie management (gestion de la charge et de la décharge de batteries) et audio. Ces transistors drain étendu sont faits d'un oxyde mince de grille, mais avec un terminal de drain spécial. En conséquence, de tels transistors peuvent supporter une faible tension différentielle entre leurs terminaux grille et source, ce qui exige des techniques de conception spéciales afin d'éviter le stress et le claquage de ces composants. Mais d'un autre côté, ces composants peuvent supporter une haute tension différentielle entre leurs terminaux drain et source, ce qui les rend appropriées aux applications à haute tension. Ces transistors exigent peu de masques additionnels pour leur fabrication, et sont ainsi peu coûteux comparés aux technologies qui utilisent des oxydes épais de grille. En effet, ces transistors à oxydes épais de grille supportent des tensions différentielle élevées, à la fois entre ses terminaux grille et source, et entre ses terminaux drain et source. Malheureusement, ces technologies sont très coûteuses. De plus, de tels transistors MOS à oxyde épais de grille sont plus gros en terme de surface silicium, comparé aux transistors MOS drain étendu à oxyde fin de grille, à caractéristiques électriques équivalentes (par exemple: la résistance entre les terminaux drain et source, et la capacité du terminal de grille sont des facteurs clé pour les applications de puissance). DOMAINE TECHNIQUE DE L'INVENTION Avec cette l'invention, les circuits présentés se rapportent généralement aux circuits implémentés sur une seule puce (dites Embedded) de circuits mixtes (digital et analogique), dans les nouvelles technologies (nano technologies) CMOS, et dans les technologies CMOS plus anciennes (et peu coûteuses). Plus spécifiquement mais non exclusivement, la révélation actuelle se rapporte à la gestion de la puissance sur une seule puce (dite Embedded power management - par exemple des convertisseurs de puissance de type dc-dc), aux circuits audio sur une seule puce (dite Embedded audio - par exemple des amplificateur de puissance de type class-d), et aux circuits de charge et de décharge de batteries (dit Embedded Battery Management), et la description qui suit fait référence à ces champs d'application pour des facilités d'illustration uniquement. Cette invention se rapporte généralement aux swiths de forte puissance et les switchs de faible puissance, de haute tension. ETAT DE LA TECHNIQUE ANTERIEURE Certains types de circuits exigent des tensions relativement élevées. Un exemple concerne tous les circuits portatifs qui sont directement alimentés par la batterie (5.5 volts de tension maximum) ou par un chargeur (chargeur USB 5 volts, chargeur de voiture 12 volts, chargeur 20 volts, etc): convertisseurs dc-dc de type buck ou boost ou buck-boost, amplificateurs audio de puissance de type class-d, amplificateurs audio de puissance de type class-a ou class-ab, driveurs de led ou de lcd, chargeurs de batterie, 2961363 -2- switchs d'alimentations uniques ou multiples (dits multi-supply), etc. Ces circuits sont généralement conçus dans des technologies « génériques » CMOS, utilisant des oxydes épais de grille, ce qui est très cher en termes de coût de fabrication, et en surface de silicium : par exemple, en utilisant des transistors MOS 5V (des pFET et nFET qui supportent une tension différentielle maximale de 5.5V entre ses terminaux de grille et de source, et une tension 5 différentielle maximale de 5.5V entre ses terminaux de drain et de source). En utilisant cette invention, ces circuits peuvent être développés, par exemple, dans une technologie CMOS peu coûteuse de 1.5 volt utilisant l'option 5V drain étendu (dite drain extended) (des pFET et nFET qui supportent une tension différentielle maximale de 1.5V entre ses terminaux de grille et de source, mais une tension différentielle maximale de 5.5V entre ses terminaux de drain et de source). Ceci entraîne une réduction de coût en termes de fabrication et de surface silicium. Cette 10 invention est ainsi appropriée aux nouvelles nanotechnologies (technologies submicroniques), en utilisant l'option drain étendu peu coûteuse, et permet l'intégration de tels circuits à l'intérieur des gros circuits digitaux (des microcontrôleurs par exemple) : ce concept fait référence à ce que l'on appelle communément 1« 10 La figure 3 (FIG. 3) est un schéma électrique de la troisième architecture d'un générateur de courant. La figure 4 (FIG. 4) est un schéma électrique de la quatrième architecture d'un générateur de courant. La figure 5 (FIG. 5) est un schéma électrique de la première architecture d'un circuit de clamp. 15 La figure 6 (FIG. 6) est un schéma électrique de la deuxième architecture d'un circuit de clamp. La figure 7 (FIG. 7) est un schéma électrique de la troisième architecture d'un circuit de clamp. 20 La figure 8 (FIG. 8) est un schéma électrique de la quatrième architecture d'un circuit de clamp. La figure 9 (FIG. 9) est un schéma électrique de la première architecture d'un switch haute tension unidirectionnel de type pmos. 25 La figure 10 (FIG. 10) est un schéma électrique de la deuxième architecture d'un switch haute tension unidirectionnel de type pmos. La figure 11 (FIG. 11) est un schéma électrique de la première architecture d'un switch haute tension unidirectionnel de type nmos. 30 La figure 12 (FIG. 12) est un schéma électrique de la deuxième architecture d'un switch haute tension unidirectionnel de type nmos. La figure 13 (FIG. 13) est un schéma électrique de la première architecture d'un switch haute tension bidirectionnel 35 de type pmos. La figure 14 (FIG. 14) est un schéma électrique de la deuxième architecture d'un switch haute tension bidirectionnel de type pmos. 40 La figure 15 (FIG. 15) est un schéma électrique de la première architecture d'un switch haute tension bidirectionnel de type nmos. La figure 16 (FIG. 16) est un schéma électrique de la deuxième architecture d'un switch haute tension bidirectionnel de type nmos. 45 DESCRIPTION DETAILLEE DE L'INVENTION Ces circuits sont destinés à concevoir des switchs unidirectionnels ou bidirectionnels dans des applications à haute tension, et dans des technologies CMOS peu coûteuses, à nombre réduit d'oxyde mince de grille, utilisant l'option 50 drain étendu (DMOS, DEMOS, LDMOS), pour des applications de power management (gestion de la puissance), batterie management (gestion de la charge et de la décharge de batteries) et audio.5 -4- Ceux qui ont de la compétence dans ce domaine à l'état de l'art se rendront compte que la description détaillée qui suit de la présente invention est d'illustration seulement et n'est pas limitative de quelque façon. D'autres modes de réalisation de la présente invention se suggéreront aisément à de telles personnes bénéficiant des avantages de cette invention. Les références détaillent des réalisations de la présente invention, comme illustré dans les schémas joints. Le cas échéant, les mêmes indicateurs de référence seront employés dans tous les schémas et dans la description détaillée qui suit, pour se rapporter à la même chose ou aux pièces semblables. Dans un intérêt de clarté, tous les dispositifs courants des réalisations décrites ci-dessus ne sont pas montrés et décrits. Bien entendu, dans le développement de telles implémentations, de nombreuses décisions spécifiques devront être prise selon l'application et les contraintes liées au marché, étant donné que ces buts spécifiques varieront d'une 10 exécution à l'autre et d'un réalisateur à l'autre. D'ailleurs, un tel effort de développement pourrait être complexe et long, mais néanmoins serait une entreprise courante de ceux qui ont de la compétence dans ce domaine à l'état de l'art. En se tournant maintenant vers les figures : 15 - La figure 1 (FIG. 1) est un schéma électrique de la première architecture d'un générateur de courant. L'entrée SEL est un signal digital de niveau logique haut qui est de faible tension, et qui active ou désactive la sortie en courant IBIAS du circuit : un courant est délivré à la sortie IBIAS du circuit uniquement lorsque l'entrée SEL est à un état haut. Le circuit est constitué d'un transistor nmos drain étendu MN1 (1). La valeur du courant de sortie du circuit (IBIAS) 20 est principalement fonction des caractéristiques électriques et de la taille de ce transistor MN1 (1), et du niveau logique haut de l'entrée digitale (SEL). Ce circuit est ainsi constitué de : - Un transistor NMOS de type drain étendu (1) dont la grille est pilotée par le signal digital d'activation du circuit (SEL), dont la source est connectée à la masse, et dont le drain est connectée à la sortie du 25 générateur de courant (IBIAS). - La figure 2 (FIG. 2) est un schéma électrique de la deuxième architecture d'un générateur de courant. L'entrée SEL est un signal digital de niveau logique haut qui est de faible tension, et qui active ou désactive la sortie en courant IBIAS du circuit : un courant est délivré à la sortie IBIAS du circuit uniquement lorsque l'entrée SEL est 30 à un état haut. Le circuit est constitué d'un transistor nmos drain étendu MN1 (1) et d'une résistance R1 (2). La valeur du courant de sortie du circuit (IBIAS) est principalement fonction des caractéristiques électriques et de la taille du transistor MN1 (1), de la valeur de la résistance R1 (2), et du niveau logique haut de l'entrée digitale (SEL). Ce circuit est ainsi constitué de : 35 - Une résistance (2) qui est connectée à l'une de ses bornes à la masse. - Un transistor NMOS de type drain étendu (1) dont la grille est pilotée par le signal digital d'activation du circuit (SEL), dont la source est connectée à la résistance (2), et dont le drain est connectée à la sortie du générateur de courant (IBIAS). 40 - La figure 3 (FIG. 3) est un schéma électrique de la troisième architecture d'un générateur de courant. -5- L'entrée SEL est un signal digital de niveau logique haut qui est de faible tension, et qui active ou désactive la sortie en courant IBIAS du circuit : un courant est délivré à la sortie IBIAS du circuit uniquement lorsque l'entrée SEL est à un état haut. Le circuit est constitué d'un transistor nmos drain étendu MN1 (1) et d'une résistance R1 (2). La valeur du courant de sortie du circuit (IBIAS) est principalement fonction des caractéristiques électriques et de la taille du transistor MN1 (1), de la valeur de la résistance RI (2), et du niveau logique haut de l'entrée digitale (SEL). Ce circuit est ainsi constitué de - Une résistance (2) qui est connectée à l'une de ses bornes à la sortie (IBIAS) du circuit. - Un transistor NMOS de type drain étendu (1) dont la grille est pilotée par le signal digital d'activation du circuit (SEL), dont la source est connectée à la masse, et dont le drain est connectée à la résistance (2). - La figure 4 (FIG. 4) est un schéma électrique de la quatrième architecture d'un générateur de courant. L'entrée SEL est un signal digital de niveau logique haut qui est de faible tension, et qui active ou désactive la sortie en courant IBIAS du circuit : un courant est délivré à la sortie IBIAS du circuit uniquement lorsque l'entrée SEL est à un état haut. La tension VREF est une tension de référence du circuit. L'alimentation VDDLV est une alimentation de faible tension, qui alimente un amplificateur différentiel de tension (3). Le circuit est constitué d'un transistor nmos drain étendu MN1 (1), d'une résistance Rl (2), et d'un amplificateur différentiel de tension (3). L'amplificateur différentiel de tension (3) est activé uniquement lorsque l'entrée SEL est à un état haut. Lorsque l'entrée SEL est à un état bas, la sortie (VG) de l'amplificateur différentiel de tension (3) est à la masse, de manière à éteindre le transistor de sortie MN1 (1), et à couper ainsi le courant de sortie (IBIAS) du circuit. La valeur du courant de sortie du circuit (IBIAS) est fonction de la valeur de la résistance R1 (2) et de la tension de référence (VREF) : IBIAS=VREF/R1 Ce circuit est ainsi constitué de - Une résistance (2) qui est connectée à l'une de ses bornes à la masse. - Un amplificateur différentiel de tension (3), dont l'entrée positive est connectée à une tension de référence d'entrée (VREF), et dont l'entrée négative est connectée à la résistance (2), rendant le courant traversant la résistance (2) proportionnelle à cette tension de référence d'entrée. Cet amplificateur (3) est constitué uniquement de transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV). - Un transistor NMOS de type drain étendu (1) dont la grille est pilotée par la sortie de l'amplificateur différentiel de tension (3), dont la source est connectée à la résistance (2), et dont le drain est connectée à la 35 sortie du générateur de courant (IBIAS). - La figure 5 (FIG. 5) est un schéma électrique de la première architecture d'un circuit de clamp. Le rôle du circuit est de limiter la tension différentielle entre ses bornes (A) et (B), selon la valeur du courant qui traverse le circuit dans le sens (A) vers (B). 40 Ce circuit est ainsi constitué de - Une résistance (4) qui est connectée entre les deux bornes (A) et (B) du circuit. - La figure 6 (FIG. 6) est un schéma électrique de la deuxième architecture d'un circuit de clamp. Le rôle du circuit est de limiter la tension différentielle entre ses bornes (A) et (B), selon la valeur du courant qui traverse le circuit dans le sens (A) vers (B). Ce circuit est ainsi constitué de - Une résistance (4) qui est connectée entre les deux bornes (A) et (B) du circuit. - Une ou plusieurs diodes (5) connectées en série entre les deux bornes (A) et (B) du circuit. - La figure 7 (FIG. 7) est un schéma électrique de la troisième architecture d'un circuit de clamp. Le rôle du circuit est de limiter la tension différentielle entre ses bornes (A) et (B), selon la valeur du courant qui traverse le circuit dans le sens (A) vers (B). Ce circuit est une implémentation du circuit de la figure 6 (FIG.6) avec des transistors pmos montés en diode. Ce circuit est ainsi constitué de - Une résistance (4) qui est connectée entre les deux bornes (A) et (B) du circuit. - Un ou plusieurs pmos standard (6) montés en diodes et connectés en série entre les deux bornes (A) et (B) du circuit. - La figure 8 (FIG. 8) est un schéma électrique de la quatrième architecture d'un circuit de clamp. Le rôle du circuit est de limiter la tension différentielle entre ses bornes (A) et (B), selon la valeur du courant qui traverse le circuit dans le sens (A) vers (B). Ce circuit est une implémentation du circuit de la figure 6 (FIG.6) avec des transistors nmos montés en diode. Ce circuit est ainsi constitué de - Une résistance (4) qui est connectée entre les deux bornes (A) et (B) du circuit. - Un ou plusieurs nmos standard (6) montés en diodes et connectés en série entre les deux bornes (A) et (B) du circuit. - La figure 9 (FIG. 9) est un schéma électrique de la première architecture d'un switch haute tension unidirectionnel de type pmos. Le rôle du circuit est de réaliser un interrupteur unidirectionnel de l'entrée (IN) vers la sortie (OUT). L'entrée SEL est un signal digital de niveau logique haut qui est de faible tension, et qui ouvre ou ferme cet interrupteur : l'interrupteur est fermé uniquement lorsque l'entrée SEL est à un état haut. Le circuit dénommé « IBIAS » (9) fait référence à l'une quelconque des architectures de générateur de courant des figures 1 (FIG1), 2 (FIG2), 3 (FIG3) ou 4 (FIG4). Le circuit dénommé « CLAMP » (10) fait référence à l'une quelconque des architectures de circuit de clamp des figures 5 (FIG5), 6 (FIG6), 7 (FIG7) ou 8 (FIG8). Ce circuit est ainsi constitué de - Un transistor pmos drain étendu (8) dont la source et le bulk sont connectés à l'entrée (IN) du switch haute tension, et dont le drain est connecté à la sortie (OUT) du switch haute tension. - Un circuit de clamp (10) dont la borne (A) est connectée à l'entrée (IN) du switch haute tension, et dont la borne (B) est connectée à la grille du transistor pmos drain étendu (8). Ce circuit de clamp (10) limite la -7- tension différentielle maximale entre les bornes source et grille du transistor pmos drain étendu (8), afm qu'il ne subisse pas de stress et qu'il ne claque pas. - Un générateur de courant (9) dont la sortie (IBIAS) est connectée à la grille du transistor pmos drain étendu (8). Ce générateur de courant (9) fournit le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). - La figure 10 (FIG. 10) est un schéma électrique de la deuxième architecture d'un switch haute tension unidirectionnel de type pmos, qui est une version améliorée de la figure 9 (FIG.9). Dans le circuit de la figure 9 (FIG.9), le courant du générateur de courant (9) traverse le circuit de clamp (10), et se retrouve dans l'entrée (IN) du switch haute tension. Cette architecture permet d'empêcher, en le compensant, que ce courant ne se retrouve dans l'entrée (IN) du switch haute tension. Le rôle du circuit est de réaliser un interrupteur unidirectionnel de l'entrée (IN) vers la sortie (OUT). L'entrée SEL est un signal digital de niveau logique haut qui est de faible tension, et qui ouvre ou ferme cet interrupteur : l'interrupteur est fermé uniquement lorsque l'entrée SEL est à un état haut. Le circuit dénommé « IBIAS » (9) fait référence à l'une quelconque des architectures de générateur de courant des figures 1 (FIG1), 2 (FIG2), 3 (FIG3) ou 4 (FIG4). Le circuit dénommé « CLAMP » (10) fait référence à l'une quelconque des architectures de circuit de clamp des figures 5 (FIG5), 6 (FIG6), 7 (FIG7) ou 8 (FIG8). Ce circuit est ainsi constitué de : - Un transistor pmos drain étendu (8) dont la source et le bulk sont connectés à l'entrée (IN) du switch haute tension, et dont le drain est connecté à la sortie (OUT) du switch haute tension. - Un circuit de clamp (10) dont la borne (A) est connectée à l'entrée (IN) du switch haute tension, et dont la borne (B) est connectée à la grille du transistor pmos drain étendu (8). Ce circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille du transistor pmos drain étendu (8), afm qu'il ne subisse pas de stress et qu'il ne claque pas. - Un miroir de courant pmos drain étendu (13) (14) (15), dont les sources sont connectées à une alimentation de haute tension (VDDHV), et dont les grilles sont connectées au drain du pmos drain étendu (13). Le drain du transistor pmos drain étendu (15) est connecté à l'entrée (IN) du switch haute tension. - Un miroir de courant nmos drain étendu (11) (12), dont les sources sont connectées à la masse, et dont les grilles sont connectées au drain du nmos drain étendu (11), et au drain du transistor pmos drain étendu (14). Le drain du transistor nmos drain étendu (12) est connecté à la grille du transistor pmos drain étendu (8). - Un générateur de courant (9) dont la sortie (IBIAS) est connectée au drain du transistor pmos drain étendu (13). Ce générateur de courant (9) fournit un courant qui est recopié dans le miroir de courant pmos (13) (14) (15) et dans le miroir de courant nmos (11) (12), pour donner le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). - La figure 11 (FIG. 11) est un schéma électrique de la première architecture d'un switch haute tension unidirectionnel de type nmos. Le rôle du circuit est de réaliser un interrupteur unidirectionnel de l'entrée (IN) vers la sortie (OUT). L'entrée SEL est un signal digital de niveau logique haut qui est de faible tension, et qui ouvre ou ferme cet interrupteur : l'interrupteur est fermé uniquement lorsque l'entrée SEL est à un état haut. -8- Le circuit dénommé « IBIAS » (9) fait référence à l'une quelconque des architectures de générateur de courant des figures 1 (FIG1), 2 (FIG2), 3 (FIG3) ou 4 (FIG4). Le circuit dénommé « CLAMP » (10) fait référence à l'une quelconque des architectures de circuit de clamp des figures 5 (FIG5), 6 (FIG6), 7 (FIG7) ou 8 (FIG8). Ce circuit est ainsi constitué de : - Un transistor nmos drain étendu (16) dont la source et le bulk sont connectés à la sortie (OUT) du switch haute tension, et dont le drain est connecté à l'entrée (IN) du switch haute tension. - Un circuit de clamp (10) dont la borne (B) est connectée à la sortie (OUT) du switch haute tension, et dont la borne (A) est connectée à la grille du transistor nmos drain étendu (16). Ce circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille du transistor nmos drain étendu (16), afm qu'il ne subisse pas de stress et qu'il ne claque pas. - Un miroir de courant pmos drain étendu (13) (15), dont les sources sont connectées à une alimentation de haute tension (VDDHV), et dont les grilles sont connectées au drain du pmos drain étendu (13). Le drain du transistor pmos drain étendu (15) est connecté à la grille du transistor nmos drain étendu (16). - Un générateur de courant (9) dont la sortie (IBIAS) est connectée au drain du transistor pmos drain étendu (13). Ce générateur de courant (9) fournit un courant qui est recopié dans le miroir de courant pmos (13) (15), pour donner le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). - La figure 12 (FIG. 12) est un schéma électrique de la deuxième architecture d'un switch haute tension unidirectionnel de type nmos, qui est une version améliorée de la figure Il (FIG.11). Dans le circuit de la figure 11 (FIG.11), le courant du générateur de courant (9) traverse le circuit de clamp (10), et se retrouve dans la sortie (OUT) du switch haute tension. Cette architecture permet d'empêcher, en le compensant, que ce courant ne se retrouve dans la sortie (OUT) du switch haute tension. Le rôle du circuit est de réaliser un interrupteur unidirectionnel de l'entrée (IN) vers la sortie (OUT). L'entrée SEL est un signal digital de niveau logique haut qui est de faible tension, et qui ouvre ou ferme cet interrupteur : l'interrupteur est fermé uniquement lorsque l'entrée SEL est à un état haut. Le circuit dénommé « IBIAS » (9) fait référence à l'une quelconque des architectures de générateur de courant des figures 1 (FIG1), 2 (FIG2), 3 (FIG3) ou 4 (FIG4). Le circuit dénommé « CLAMP » (10) fait référence à l'une quelconque des architectures de circuit de clamp des figures 5 (FIG5), 6 (FIG6), 7 (FIG7) ou 8 (FIG8). Ce circuit est ainsi constitué de : - Un transistor nmos drain étendu (16) dont la source et le bulk sont connectés à la sortie (OUT) du switch haute tension, et dont le drain est connecté à l'entrée (IN) du switch haute tension. - Un circuit de clamp (10) dont la borne (B) est connectée à la sortie (OUT) du switch haute tension, et dont la borne (A) est connectée à la grille du transistor nmos drain étendu (16). Ce circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille du transistor nmos drain étendu (16), afm qu'il ne subisse pas de stress et qu'il ne claque pas. - Un miroir de courant pmos drain étendu (13) (14) (15), dont les sources sont connectées à une alimentation de haute tension (VDDHV), et dont les grilles sont connectées au drain du pmos drain étendu -9- (13). Le drain du transistor pmos drain étendu (15) est connecté à la grille du transistor nmos drain étendu (16). - Un miroir de courant nmos drain étendu (11) (12), dont les sources sont connectées à la masse, et dont les grilles sont connectées au drain du nmos drain étendu (11), et au drain du transistor pmos drain étendu (14). Le drain du transistor nmos drain étendu (12) est connecté à la sortie (OUT) du switch haute tension. - Un générateur de courant (9) dont la sortie (IBIAS) est connectée au drain du transistor pmos drain étendu (13). Ce générateur de courant (9) fournit un courant qui est recopié dans le miroir de courant pmos (13) (14) (15) et dans le miroir de courant nmos (11) (12), pour donner le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). - La figure 13 (FIG. 13) est un schéma électrique de la première architecture d'un switch haute tension bidirectionnel de type pmos. Le rôle du circuit est de réaliser un interrupteur bidirectionnel de l'entrée (IN) vers la sortie (OUT), ou de l'entrée (OUT) vers la sortie (IN). L'entrée SEL est un signal digital de niveau logique haut qui est de faible tension, et qui ouvre ou ferme cet interrupteur : l'interrupteur est fermé uniquement lorsque l'entrée SEL est à un état haut. Le circuit dénommé « IBIAS » (9) fait référence à l'une quelconque des architectures de générateur de courant des figures 1 (FIG1), 2 (FIG2), 3 (FIG3) ou 4 (FIG4). Le circuit dénommé « CLAMP » (10) fait référence à l'une quelconque des architectures de circuit de clamp des 20 figures 5 (FIG5), 6 (FIG6), 7 (FIG7) ou 8 (FIG8). Ce circuit est ainsi constitué de : - Un transistor pmos drain étendu (17) dont le drain est connecté à l'entrée-sortie (IN). - Un transistor pmos drain étendu (8) dont la source et le bulk sont connectés à la source et le bulk du transistor pmos drain étendu (17), et dont le drain est connecté à l'entrée-sortie (OUT) du switch haute 25 tension. - Un circuit de clamp (10) dont la borne (A) est connectée aux sources des transistors pmos drain étendu (17) et (8), et dont la borne (B) est connectée aux grilles des transistors pmos drain étendu (17) et (8). Ce circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille des transistors pmos drain étendu (17) et (8), afin qu'ils ne subissent pas de stress et qu'ils ne claquent pas. 30 - Un générateur de courant (9) dont la sortie (IBIAS) est connectée aux grilles des transistors pmos drain étendu (17) et (8). Ce générateur de courant (9) fournit le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). - La figure 14 (FIG. 14) est un schéma électrique de la deuxième architecture d'un switch haute tension 35 bidirectionnel de type pmos, qui est une version améliorée de la figure 13 (FIG.13). Dans le circuit de la figure 13 (FIG.13), le courant du générateur de courant (9) traverse le circuit de clamp (10), et se retrouve dans l'une des entrées-sorties (IN) ou (OUT) du switch haute tension. Cette architecture permet d'empêcher, en le compensant, que ce courant ne se retrouve l'une des entrées-sorties (IN) ou (OUT) du switch haute tension. 40 Le rôle du circuit est de réaliser un interrupteur bidirectionnel de l'entrée (IN) vers la sortie (OUT), ou de l'entrée (OUT) vers la sortie (IN). - 10 - L'entrée SEL est un signal digital de niveau logique haut qui est de faible tension, et qui ouvre ou ferme cet interrupteur : l'interrupteur est fermé uniquement lorsque l'entrée SEL est à un état haut. Le circuit dénommé « IBIAS » (9) fait référence à l'une quelconque des architectures de générateur de courant des figures 1 (FIG1), 2 (FIG2), 3 (FIG3) ou 4 (FIG4). Le circuit dénommé « CLAMP » (10) fait référence à l'une quelconque des architectures de circuit de clamp des figures 5 (FIG5), 6 (FIG6), 7 (FIG7) ou 8 (FIG8). Ce circuit est ainsi constitué de : - Un transistor pmos drain étendu (17) dont le drain est connecté à l'entrée-sortie (IN). - Un transistor pmos drain étendu (8) dont la source et le bulk sont connectés à la source et le bulk du transistor pmos drain étendu (17), et dont le drain est connecté à l'entrée-sortie (OUT) du switch haute tension. - Un circuit de clamp (10) dont la borne (A) est connectée aux sources des transistors pmos drain étendu (17) et (8), et dont la borne (B) est connectée aux grilles des transistors pmos drain étendu (17) et (8). Ce circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille des transistors pmos drain étendu (17) et (8), afin qu'ils ne subissent pas de stress et qu'ils ne claquent pas. - Un miroir de courant pmos drain étendu (13) (14) (15), dont les sources sont connectées à une alimentation de haute tension (VDDHV), et dont les grilles sont connectées au drain du pmos drain étendu (13). Le drain du transistor pmos drain étendu (15) est connecté aux sources des transistors pmos drain étendu (17) et (8). - Un miroir de courant nmos drain étendu (11) (12), dont les sources sont connectées à la masse, et dont les grilles sont connectées au drain du nmos drain étendu (Il), et au drain du transistor pmos drain étendu (14). Le drain du transistor nmos drain étendu (12) est connecté aux grilles des transistors pmos drain étendu (17) et (8). - Un générateur de courant (9) dont la sortie (IBIAS) est connectée au drain du transistor pmos drain étendu (13). Ce générateur de courant (9) fournit un courant qui est recopié dans le miroir de courant pmos (13) (14) (15) et dans le miroir de courant nmos (11) (12), pour donner le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). - La figure 15 (FIG. 15) est un schéma électrique de la première architecture d'un switch haute tension bidirectionnel de type nmos. Le rôle du circuit est de réaliser un interrupteur bidirectionnel de l'entrée (IN) vers la sortie (OUT), ou de l'entrée (OUT) vers la sortie (IN). L'entrée SEL est un signal digital de niveau logique haut qui est de faible tension, et qui ouvre ou ferme cet interrupteur : l'interrupteur est fermé uniquement lorsque l'entrée SEL est à un état haut. Le circuit dénommé « IBIAS » (9) fait référence à l'une quelconque des architectures de générateur de courant des figures 1 (FIG1), 2 (FIG2), 3 (FIG3) ou 4 (FIG4). Le circuit dénommé « CLAMP » (10) fait référence à l'une quelconque des architectures de circuit de clamp des figures 5 (FIG5), 6 (FIG6), 7 (FIG7) ou 8 (FIG8). Ce circuit est ainsi constitué de : - Un transistor nmos drain étendu (18) dont le drain est connecté à l'entrée-sortie (OUT) du switch haute tension. - 11 - - Un transistor nmos drain étendu (16) dont la source et le bulk sont connectés à la source et le bulk du transistor nmos drain étendu (18), et dont le drain est connecté à l'entrée-sortie (IN) du switch haute tension. - Un circuit de clamp (10) dont la borne (B) est connectée aux sources des transistors nmos drain étendu (18) et (16), et dont la borne (A) est connectée aux grilles des transistors nmos drain étendu (18) et (16). Ce circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille des transistors nmos drain étendu (18) et (16), afm qu'ils ne subissent pas de stress et qu'ils ne claquent pas. - Un miroir de courant pmos drain étendu (13) (15), dont les sources sont connectées à une alimentation de haute tension (VDDHV), et dont les grilles sont connectées au drain du pmos drain étendu (13). Le drain du transistor pmos drain étendu (15) est connecté aux grilles des transistors nmos drain étendu (18) et (16). - Un générateur de courant (9) dont la sortie (IBIAS) est connectée au drain du transistor pmos drain étendu (13). Ce générateur de courant (9) fournit un courant qui est recopié dans le miroir de courant pmos (13) (15), pour donner le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). - La figure 16 (FIG. 16) est un schéma électrique de la deuxième architecture d'un switch haute tension bidirectionnel de type nmos, qui est une version améliorée de la figure 15 (FIG.15). Dans le circuit de la figure 15 (FIG.15), le courant du générateur de courant (9) traverse le circuit de clamp (10), et se retrouve dans la sortie (OUT) du switch haute tension. Cette architecture permet d'empêcher, en le compensant, que ce courant ne se retrouve dans la sortie (OUT) du switch haute tension. Le rôle du circuit est de réaliser un interrupteur bidirectionnel de l'entrée (IN) vers la sortie (OUT), ou de l'entrée (OUT) vers la sortie (IN). L'entrée SEL est un signal digital de niveau logique haut qui est de faible tension, et qui ouvre ou ferme cet interrupteur : l'interrupteur est fermé uniquement lorsque l'entrée SEL est à un état haut. Le circuit dénommé « IBIAS » (9) fait référence à l'une quelconque des architectures de générateur de courant des figures 1 (FIG1), 2 (FIG2), 3 (FIG3) ou 4 (FIG4). Le circuit dénommé « CLAMP » (10) fait référence à l'une quelconque des architectures de circuit de clamp des figures 5 (FIG5), 6 (FIG6), 7 (FIG7) ou 8 (FIG8). Ce circuit est ainsi constitué de : - Un transistor nmos drain étendu (18) dont le drain est connecté à l'entrée-sortie (OUT) du switch haute tension. - Un transistor nmos drain étendu (16) dont la source et le bulk sont connectés à la source et le bulk du transistor nmos drain étendu (18), et dont le drain est connecté à l'entrée-sortie (IN) du switch haute tension. - Un circuit de clamp (10) dont la borne (B) est connectée aux sources des transistors nmos drain étendu (18) et (16), et dont la borne (A) est connectée aux grilles des transistors nmos drain étendu (18) et (16). Ce circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille des transistors nmos drain étendu (18) et (16), afm qu'ils ne subissent pas de stress et qu'ils ne claquent pas. - Un miroir de courant pmos drain étendu (13) (14) (15), dont les sources sont connectées à une alimentation de haute tension (VDDHV), et dont les grilles sont connectées au drain du pmos drain étendu - 12 - (13). Le drain du transistor pmos drain étendu (15) est connecté aux grilles des transistors nmos drain étendu (18) et (16). - Un miroir de courant nmos drain étendu (11) (12), dont les sources sont connectées à la masse, et dont les grilles sont connectées au drain du nmos drain étendu (11), et au drain du transistor pmos drain étendu (14). Le drain du transistor nmos drain étendu (12) est connecté aux sources des transistors nmos drain étendu (18) et (16). - Un générateur de courant (9) dont la sortie (IBIAS) est connectée au drain du transistor pmos drain étendu (13). Ce générateur de courant (9) fournit un courant qui est recopié dans le miroir de courant praos (13) (14) (15) et dans le miroir de courant nmos (11) (12), pour donner le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). REVENDICATIONS1. Circuit interrupteur haute tension, caractérisé en ce qu'il est implémenté dans une technologie CMOS à oxyde fm et avec l'option drain étendu, et en ce qu'il peut être unidirectionnel ou bidirectionnel, et en ce qu'il comporte : - Des transistors MOS à oxyde mince de grille, sans option drain étendu et à faible tension de claquage, lesdits transistors étant dits de type standard. - Des transistors MOS à oxyde mince de grille, avec option drain étendu de type DMOS, DEMOS, LDMOS, lesdits transistors étant dits de type drain-étendu. - Un générateur de courant (9). - Un circuit de clamp (10). 2. Circuit interrupteur haute tension, selon la revendication 1, caractérisé en que ledit générateur de courant (9) est constitué: - Soit (FIG1) d'un transistor NMOS de type drain étendu (1) dont la grille est pilotée par le signal numérique (dénommé digital) d'activation du circuit (SEL), dont la source est connectée à la masse, et dont le drain est connectée à la sortie du générateur de courant (IBIAS). - Soit (FIG2) d'une résistance (2) qui est connectée à l'une de ses bornes à la masse, d'un transistor NMOS de type drain étendu (1) dont la grille est pilotée par le signal numérique (dénommé digital) d'activation du circuit (SEL), dont la source est connectée à la résistance (2), et dont le drain est connectée à la sortie du générateur de courant (IBIAS). - Soit (FIG3) d'une résistance (2) qui est connectée à l'une de ses bornes à la sortie (IBIAS) du circuit, d'un transistor NMOS de type drain étendu (1) dont la grille est pilotée par le signal numérique (dénommé digital) d'activation du circuit (SEL), dont la source est connectée à la masse, et dont le drain est connectée à la résistance (2). - Soit (FIG4) d'une résistance (2) qui est connectée à l'une de ses bornes à la masse, d'un amplificateur différentiel de tension (3), dont l'entrée positive est connectée à une tension de référence d'entrée (VREF), et dont l'entrée négative est connectée à la résistance (2), rendant le courant traversant la résistance (2) proportionnelle à cette tension de référence d'entrée, ledit amplificateur (3) est constitué uniquement de transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV), d'un transistor NMOS de type drain étendu (1) dont la grille est pilotée par la sortie de l'amplificateur différentiel de tension (3), dont la source est connectée à la résistance (2), et dont le drain est connectée à la sortie du générateur de courant (IBIAS). 3. Circuit interrupteur haute tension, selon l'une quelconque des revendications précédentes, caractérisé en que ledit 35 circuit de clamp (10) est constitué: - Soit (FIG5) d'une résistance (4) qui est connectée entre les deux bornes (A) et (B) du circuit. - Soit (FIG6) d'une résistance (4) qui est connectée entre les deux bornes (A) et (B) du circuit, et d'une ou plusieurs diodes (5) connectées en série entre les deux bornes (A) et (B) du circuit. - Soit (FIG7) d'une résistance (4) qui est connectée entre les deux bornes (A) et (B) du circuit, et d'un ou plusieurs 40 pmos standard (6) montés en diodes et connectés en série entre les deux bornes (A) et (B) du circuit.- 14 - - Soit (FIG8) d'une résistance (4) qui est connectée entre les deux bornes (A) et (B) du circuit, et d'un ou plusieurs nmos standard (6) montés en diodes et connectés en série entre les deux bornes (A) et (B) du circuit. 4. Circuit interrupteur haute tension, selon l'une quelconque des revendications précédentes, caractérisé en que ledit circuit interrupteur (dénommé switch) unidirectionnel pmos est constitué: - Soit (FIG9) d'un transistor pmos drain étendu (8) dont la source et le bulk sont connectés à l'entrée (IN) du switch haute tension, et dont le drain est connecté à la sortie (OUT) du switch haute tension, d'un circuit de clamp (10) dont la borne (A) est connectée à l'entrée (IN) du switch haute tension, et dont la borne (B) est connectée à la grille du transistor pmos drain étendu (8), ledit circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille du transistor pmos drain étendu (8), afm qu'il ne subisse pas de stress et qu'il ne claque pas, d'un générateur de courant (9) dont la sortie (IBIAS) est connectée à la grille du transistor pmos drain étendu (8), ledit générateur de courant (9) fournit le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). - Soit (FIG10) d'un transistor pmos drain étendu (8) dont la source et le bulk sont connectés à l'entrée (IN) du switch haute tension, et dont le drain est connecté à la sortie (OUT) du switch haute tension, d'un circuit de clamp (10) dont la borne (A) est connectée à l'entrée (IN) du switch haute tension, et dont la borne (B) est connectée à la grille du transistor pmos drain étendu (8), ledit circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille du transistor pmos drain étendu (8), afm qu'il ne subisse pas de stress et qu'il ne claque pas, d'un miroir de courant pmos drain étendu (13) (14) (15), dont les sources sont connectées à une alimentation de haute tension (VDDHV), et dont les grilles sont connectées au drain du pmos drain étendu (13), ledit transistor pmos drain étendu (15) â son drain connecté à l'entrée (IN) du switch haute tension, d'un miroir de courant nmos drain étendu (11) (12), dont les sources sont connectées à la masse, et dont les grilles sont connectées au drain du nmos drain étendu (11), et au drain du transistor pmos drain étendu (14), ledit transistor nmos drain étendu (12) a son drain connecté à la grille du transistor pmos drain étendu (8), d'un générateur de courant (9) dont la sortie (IBIAS) est connectée au drain du transistor pmos drain étendu (13), ledit générateur de courant (9) fournit un courant qui est recopié dans le miroir de courant pmos (13) (14) (15) et dans le miroir de courant nmos (11) (12), pour donner le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). 5. Circuit interrupteur haute tension, selon l'une quelconque des revendications précédentes, caractérisé en que ledit circuit interrupteur (dénommé switch) unidirectionnel nmos est constitué: - Soit (FIG11) d'un transistor nmos drain étendu (16) dont la source et le bulk sont connectés à la sortie (OUT) du switch haute tension, et dont le drain est connecté à l'entrée (IN) du switch haute tension, d'un circuit de clamp (10) dont la borne (B) est connectée à la sortie (OUT) du switch haute tension, et dont la borne (A) est connectée à la grille du transistor nmos drain étendu (16), ledit circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille du transistor nmos drain étendu (16), afin qu'il ne subisse pas de stress et qu'il ne claque pas, d'un miroir de courant pmos drain étendu (13) (15), dont les sources sont connectées à une alimentation de haute tension (VDDHV), et dont les grilles sont connectées au drain du pmos drain étendu (13), ledit transistor pmos drain étendu (15) a son drain connecté à la grille du transistor nmos drain étendu (16), d'un générateur de courant (9) dont la sortie (IBIAS) est connectée au drain du transistor pmos drain étendu (13), ledit générateur de courant (9) fournit un courant qui est recopié dans le miroir de courant pmos (13) (15), pour donner le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B).- 15 - - Soit (FIG12) d'un transistor nmos drain étendu (16) dont la source et le bulk sont connectés à la sortie (OUT) du switch haute tension, et dont le drain est connecté à l'entrée (IN) du switch haute tension, d'un circuit de clamp (10) dont la borne (B) est connectée à la sortie (OUT) du switch haute tension, et dont la borne (A) est connectée à la grille du transistor nmos drain étendu (16), ledit circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille du transistor nmos drain étendu (16), afm qu'il ne subisse pas de stress et qu'il ne claque pas, d'un miroir de courant pmos drain étendu (13) (14) (15), dont les sources sont connectées à une alimentation de haute tension (VDDHV), et dont les grilles sont connectées au drain du pmos drain étendu (13), ledit transistor pmos drain étendu (15) a son drain connecté à la grille du transistor nmos drain étendu (16), d'un miroir de courant nmos drain étendu (11) (12), dont les sources sont connectées à la masse, et dont les grilles sont connectées au drain du nmos drain étendu (11), et au drain du transistor pmos drain étendu (14), ledit transistor nmos drain étendu (12) a son drain connecté à la sortie (OUT) du switch haute tension, d'un générateur de courant (9) dont la sortie (IBIAS) est connectée au drain du transistor pmos drain étendu (13), ledit générateur de courant (9) fournit un courant qui est recopié dans le miroir de courant pmos (13) (14) (15) et dans le miroir de courant pmos (11) (12), pour donner le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). 6. Circuit interrupteur haute tension, selon l'une quelconque des revendications précédentes, caractérisé en que ledit circuit interrupteur (dénommé switch) bidirectionnel pmos est constitué: - Soit (FIG13) d'un transistor pmos drain étendu (17) dont le drain est connecté à l'entrée-sortie (IN), d'un transistor pmos drain étendu (8) dont la source et le bulk sont connectés à la source et le bulk du transistor pmos drain étendu (17), et dont le drain est connecté à l'entrée-sortie (OUT) du switch haute tension, d'un circuit de clamp (10) dont la borne (A) est connectée aux sources des transistors pmos drain étendu (17) et (8), et dont la borne (B) est connectée aux grilles des transistors pmos drain étendu (17) et (8), ledit circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille des transistors pmos drain étendu (17) et (8), afm qu'ils ne subissent pas de stress et qu'ils ne claquent pas, d'un générateur de courant (9) dont la sortie (IBIAS) est connectée aux grilles des transistors pmos drain étendu (17) et (8), ledit générateur de courant (9) fournit le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). - Soit (FIG14) d'un transistor pmos drain étendu (17) dont le drain est connecté à l'entrée-sortie (IN), d'un transistor pmos drain étendu (8) dont la source et le bulk sont connectés à la source et le bulk du transistor pmos drain étendu (17), et dont le drain est connecté à l'entrée-sortie (OUT) du switch haute tension, d'un circuit de clamp (10) dont la borne (A) est connectée aux sources des transistors pmos drain étendu (17) et (8), et dont la borne (B) est connectée aux grilles des transistors pmos drain étendu (17) et (8), ledit circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille des transistors pmos drain étendu (17) et (8), afm qu'ils ne subissent pas de stress et qu'ils ne claquent pas, d'un miroir de courant pmos drain étendu (13) (14) (15), dont les sources sont connectées à une alimentation de haute tension (VDDHV), et dont les grilles sont connectées au drain du pmos drain étendu (13), ledit transistor pmos drain étendu (15) a son drain connecté aux sources des transistors pmos drain étendu (17) et (8), d'un miroir de courant nmos drain étendu (Il) (12), dont les sources sont connectées à la masse, et dont les grilles sont connectées au drain du pmos drain étendu (11), et au drain du transistor pmos drain étendu (14), ledit transistor nmos drain étendu (12) a son drain connecté aux grilles des transistors pmos drain étendu (17) et (8), d'un générateur de courant (9) dont la sortie (IBIAS) est connectée au drain du transistor pmos drain étendu (13), ledit générateur de courant (9) fournit un courant qui est recopié dans le miroir de courant pmos (13) (14) (15)-16- et dans le miroir de courant nmos (11) (12), pour donner le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). 7. Circuit interrupteur haute tension, selon l'une quelconque des revendications précédentes, caractérisé en que ledit 5 circuit interrupteur (dénommé switch) bidirectionnel nmos est constitué: - Soit (FIG15) d'un transistor nmos drain étendu (18) dont le drain est connecté à l'entrée-sortie (OUT) du switch haute tension, d'un transistor nmos drain étendu (16) dont la source et le bulk sont connectés à la source et le bulk du transistor nmos drain étendu (18), et dont le drain est connecté à l'entrée-sortie (IN) du switch haute tension, d'un circuit de clamp (10) dont la borne (B) est connectée aux sources des transistors nmos drain étendu (18) et (16), et 10 dont la borne (A) est connectée aux grilles des transistors nmos drain étendu (18) et (16), ledit circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille des transistors nmos drain étendu (18) et (16), afin qu'ils ne subissent pas de stress et qu'ils ne claquent pas, d'un miroir de courant pmos drain étendu (13) (15), dont les sources sont connectées à une alimentation de haute tension (VDDHV), et dont les grilles sont connectées au drain du pmos drain étendu (13), ledit transistor pmos drain étendu (15) a son drain connecté aux 15 grilles des transistors nmos drain étendu (18) et (16), d'un générateur de courant (9) dont la sortie (IBIAS) est connectée au drain du transistor pmos drain étendu (13), ledit générateur de courant (9) fournit un courant qui est recopié dans le miroir de courant pmos (13) (15), pour donner le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). - Soit (FIG16) d'un transistor nmos drain étendu (18) dont le drain est connecté à l'entrée-sortie (OUT) du switch 20 haute tension, d'un transistor nmos drain étendu (16) dont la source et le bulk sont connectés à la source et le bulk du transistor nmos drain étendu (18), et dont le drain est connecté à l'entrée-sortie (IN) du switch haute tension, d'un circuit de clamp (10) dont la borne (B) est connectée aux sources des transistors nmos drain étendu (18) et (16), et dont la borne (A) est connectée aux grilles des transistors nmos drain étendu (18) et (16), ledit circuit de clamp (10) limite la tension différentielle maximale entre les bornes source et grille des transistors nmos drain étendu (18) et 25 (16), afin qu'ils ne subissent pas de stress et qu'ils ne claquent pas, d'un miroir de courant pmos drain étendu (13) (14) (15), dont les sources sont connectées à une alimentation de haute tension (VDDHV), et dont les grilles sont connectées au drain du pmos drain étendu (13), ledit transistor pmos drain étendu (15) a son drain connecté aux grilles des transistors nmos drain étendu (18) et (16), d'un miroir de courant nmos drain étendu (11) (12), dont les sources sont connectées à la masse, et dont les grilles sont connectées au drain du nmos drain étendu (Il), et au drain 30 du transistor pmos drain étendu (14), ledit transistor nmos drain étendu (12) a son drain connecté aux sources des transistors nmos drain étendu (18) et (16), d'un générateur de courant (9) dont la sortie (IBIAS) est connectée au drain du transistor pmos drain étendu (13), ledit générateur de courant (9) fournit un courant qui est recopié dans le miroir de courant pmos (13) (14) (15) et dans le miroir de courant nmos (11) (12), pour donner le courant nécessaire au circuit de clamp (10), allant du sens de sa borne (A) vers sa borne (B). 35