Brevet FR2976725A1 — publié le 20121221

B11-0398FR 1 Dispositif semiconducteur bidirectionnel déclenchable utilisable sur silicium sur isolant L'invention concerne les circuits intégrés, et notamment les dispositifs semiconducteurs bidirectionnels déclenchables, du type triac, réalisés dans une technologie CMOS au sein d'un substrat de silicium sur isolant (« SOI : Silicon On Insulator »), en particulier mais non exclusivement utilisables en tant qu'élément de protection contre des décharges électrostatiques (ESD : Electrostatic Discharge). Dans le domaine de la microélectronique, une décharge électrostatique peut se produire tout au long de la vie d'un circuit intégré, et constituer un vrai problème pour la fiabilité de ce circuit intégré, ainsi qu'une cause majeure de défaillance. Une décharge électrostatique se traduit généralement par un pic de courant plus ou moins important et plus ou moins court. Un dispositif de protection ESD doit donc évacuer ce pic de courant. Par ailleurs, ce pic de courant induit dans le dispositif de protection une contrainte thermique. Un élément classique de protection ESD comporte un triac La réalisation d'un tel élément de protection dans une technologie du type substrat massif permet aisément la dissipation de la chaleur générée par l'impulsion ESD à travers les contacts et le substrat massif dans lequel est réalisé l'élément de protection. Cela étant, d'autres types de technologies existent, et notamment les technologies utilisant un substrat du type silicium sur isolant. Un tel substrat comporte une couche de silicium reposant sur un oxyde enterré communément désigné par l'homme du métier sous l'acronyme anglosaxon de « BOX » (« Buried Oxide »). Les composants sont alors réalisés dans cette couche de silicium. Dans une technologie SOI partiellement désertée («PDSOI : Partially Depleted SOI ») avec un noeud technologique de 65 nm, l'épaisseur de l'oxyde enterré est de l'ordre de 145 nm et celle de la couche de silicium surmontant cet oxyde enterré est de l'ordre de 60 nm. Dans une technologie SOI complètement désertée («FDSOI : Fully Depleted SOI ») l'épaisseur de l'oxyde enterré est variable de même que celle de la couche de silicium. A titre indicatif l'épaisseur de l'oxyde enterré peut être de l'ordre de 145 nm et celle de la couche de silicium surmontant cet oxyde enterré de l'ordre de 7 nm. Des épaisseurs plus faibles sont également possibles comme par exemple de l'ordre de 10 ou 20 nanomètres pour l'oxyde enterré. Dans une technologie SOI, la présence de l'oxyde enterré empêche l'évacuation de la chaleur vers le bas, c'est-à-dire à travers le silicium situé sous l'oxyde enterré, réduisant ainsi le volume disponible pour cette évacuation thermique. En outre dans la technologie FDSOI, le très faible volume disponible a un impact négatif sur la fiabilité des triacs réalisés dans la fine couche supérieure de silicium. Selon un mode de réalisation, il est proposé un dispositif semiconducteur bidirectionnel déclenchable capable de fonctionner de façon fiable dans une technologie SOI, qu'elle soit partiellement ou totalement désertée, tout en améliorant la dissipation thermique en présence d'une impulsion ESD. Selon un aspect il est proposé un dispositif semiconducteur bidirectionnel déclenchable, possédant deux bornes et au moins une gâchette, et comprenant au sein d'une couche de silicium sur isolant, une zone centrale semiconductrice incorporant ladite au moins une gâchette et comportant une région centrale ayant un premier type de conductivité, par le type de conductivité N, deux régions intermédiaires ayant un deuxième type de conductivité opposé au premier, par exemple le type de conductivité P, respectivement disposées de part et d'autre de et en contact avec la région centrale, deux zones d'extrémités semiconductrices respectivement disposées de part et d'autre de la zone centrale, chaque zone d'extrémité comportant deux régions d'extrémité de types de conductivité opposés, en contact avec la région intermédiaire voisine, les deux régions d'extrémité de chaque zone d'extrémité étant mutuellement électriquement connectées pour former les deux bornes du dispositif. Ainsi selon cet aspect le dispositif comprend au sein d'une même structure deux thyristors mutuellement connectés de façon anti- parallèle avec une zone centrale commune. Et lorsqu'un premier thyristor déclenche sous l'action d'une impulsion ESD ayant une certaine polarité, le deuxième thyristor est bloqué mais les différentes régions semiconductrices qui le composent contribuent à dissiper l'énergie thermique générée dans le thyristor passant. En d'autres termes ce deuxième thyristor sert de radiateur pour dissiper cette énergie thermique. Et lorsqu'en présence d'une impulsion ESD ayant la polarité opposée, c'est le deuxième thyristor qui déclenche et le premier qui fait office de radiateur. Le dispositif peut comprendre une ou plusieurs gâchettes, par exemple une seule gâchette formée par ladite région centrale, ou bien deux gâchettes formées par les deux régions intermédiaires, ou bien trois gâchettes respectivement formées par les trois régions de la zone centrale. De façon notamment à favoriser encore la dissipation thermique tout en simplifiant les étapes de masquage permettant d'éviter des siliciurations de jonctions PN du dispositif lors de sa réalisation, le dispositif peut comprendre en outre une région supplémentaire semiconductrice, par exemple du polysilicium, disposée au dessus de la région centrale et séparée de cette région centrale par une couche diélectrique ou oxyde de grille, ou bien deux régions supplémentaires semiconductrices respectivement disposées au dessus des deux régions intermédiaires, chaque région intermédiaire étant séparée de la région intermédiaire correspondante par une couche diélectrique ou oxyde de grille. Le dispositif peut former un dispositif de protection contre des décharges électrostatiques, bien que le dispositif ne soit pas limité à cette application particulière. Selon un autre aspect il est proposé un circuit intégré comprenant un dispositif tel que défini ci-avant. D'autres avantages et caractéristiques de l'invention, permettant notamment d'améliorer la stabilité du signal de sortie tout en augmentant le gain de l'amplificateur, apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés, sur lesquels les figures 1 à 11, et 12a et 12b illustrent schématiquement différents modes de réalisation d'un dispositif et d'un circuit intégré selon l'invention. Sur la figure 1, qui est une section partielle selon la ligne I-I de la figure 2, le dispositif DIS est réalisée dans une technologie de silicium sur isolant («SOI : Silicon On Insulator»). Plus précisément une couche supérieure de silicium CHS est séparée d'un substrat de silicium inférieur SUB par une couche d'oxyde enterrée BX. La couche supérieure CHS peut être partiellement désertée ou totalement désertée. Dans l'exemple décrit sur les figures 1 et 2, la couche CHS est totalement désertée. Les différentes régions semiconductrices du dispositif DIS sont réalisées dans la couche supérieure CHS. Plus précisément le dispositif comprend une zone centrale semiconductrice ZC, comportant une région centrale RC ayant un premier type de conductivité, ici le type de conductivité N, et deux régions intermédiaires RIT1, RIT2 ayant un deuxième type de conductivité opposé au premier, ici le type de conductivité P, ces deux régions intermédiaires RIT1, RIT2 étant respectivement disposées de part et d'autre de la région centrale RC tout en étant en contact avec cette région centrale de façon à former deux jonctions PN référencées J2 et J3 sur la figure 2. Dans une technologie FDSOI, les régions intermédiaires RIT1, RIT2 sont des régions dopées P-, typiquement présentant le même dopage que celui de la couche CHS et la région centrale RC est une région dopée N+. Dans une technologie PDSOI, les régions intermédiaires RIT1, RIT2 sont des caissons P, et la région centrale RC est un caisson N. Le dispositif comprend également, de part et d'autre de la zone centrale ZC, deux zones d'extrémités ZX1, ZX2. Chaque zone d'extrémité comporte deux régions d'extrémité de types de conductivité opposés, en contact avec la région intermédiaire voisine. Plus précisément, dans le mode de réalisation décrit ici, la première zone d'extrémité ZX1 comprend une première région d'extrémité RX11 ayant le type de conductivité N et par exemple dopée N+ quelle que soit le type de technologie SOI (FDSOI ou PDSOI). La première zone d'extrémité ZX1 comprend une deuxième région d'extrémité RX12 ayant le type de conductivité P et par exemple dopée P+ quelle que soit le type de technologie SOI (FDSOI ou PDSOI). La première région d'extrémité RX11 est en contact avec la première région intermédiaire RIT1 de type de conductivité opposé pour former une jonction PN référencée J4 sur la figure 2. La deuxième région d'extrémité RX12 est en contact avec la première région intermédiaire RIT1 de même type de conductivité pour former une unique région semiconductrice de type de conductivité uniforme, à savoir ici le type P. Les deux régions d'extrémité RX11 et RX12, sont par ailleurs ici accolées et mutuellement électriquement connectées, par exemple par un siliciure de métal surfacique, de façon à former une première borne Al du dispositif. La deuxième zone d'extrémité ZX2 comprend une première région d'extrémité RX21 ayant le type de conductivité P et par exemple dopée P+ quel que soit le type de technologie SOI (FDSOI ou PDSOI). La deuxième zone d'extrémité ZX2 comprend une deuxième région d'extrémité RX22 ayant le type de conductivité N et par exemple dopée N+ quelle que soit le type de technologie SOI (FDSOI ou PDSOI). La deuxième région d'extrémité RX22 est en contact avec la deuxième région intermédiaire RIT2 de type de conductivité opposé pour former une jonction PN référencée J1 sur la figure 2. La première région d'extrémité RX21 est en contact avec la deuxième région intermédiaire RIT2 de même type de conductivité pour former une unique région semiconductrice de type de conductivité uniforme, à savoir ici le type P. Les deux régions d'extrémité RX21 et RX22, sont par ailleurs ici accolées et mutuellement électriquement connectées, par exemple par un siliciure de métal surfacique de façon à former une deuxième borne A2 du dispositif. Par ailleurs dans l'exemple décrit ici, la région d'extrémité d'une première zone d'extrémité ayant le premier type de conductivité, par exemple la région RX11 ayant le type N, est disposée en vis-à-vis de la région d'extrémité RX21 de la deuxième zone d'extrémité ZX2 ayant le type de conductivité P. De même l'autre région d'extrémité RX12 de la première zone d'extrémité ZX1, qui a le premier type de conductivité, par exemple le type P, est disposée en vis-à-vis de la région d'extrémité RX22 de la deuxième zone d'extrémité ZX2 ayant le type de conductivité N. Ces différentes régions semiconductrices forment ainsi, comme illustré sur la partie droite de la figure 2, deux thyristors TH1 et TH2, connectés de façon antiparallèle (tête-bêche). Plus précisément dans l'exemple décrit, le premier thyristor TH1 comporte la région de type de conductivité uniforme P formée par le région RX21 et par la partie supérieure (sur la figure 2) de la région intermédiaire RIT2, la partie supérieure (sur la figure 2) de la région centrale RC, la partie supérieure (sur la figure 2) de la région intermédiaire RIT1, et la région d'extrémité RX11. Le deuxième thyristor TH2 comporte la région de type de conductivité uniforme P formée par le région RX12 et par la partie inférieure (sur la figure 2) de la région intermédiaire RIT1, la partie inférieure (sur la figure 2) de la région centrale RC, la partie inférieure (sur la figure 2) de la région intermédiaire RIT2, et la région d'extrémité RX22. Ainsi lorsque l'un des thyristors est passant suite à son déclenchement, par exemple en présence d'une impulsion ESD, l'autre est bloqué mais les régions semiconductrices correspondantes contribuent à la dissipation de l'énergie thermique dégagée dans le thyristor passant. Ceci est illustré sur les figures 3 et 4. Plus précisément, sur la figure 3 le thyristor TH1 est passant (flèches Fl) et le thyristor TH2, bloqué, sert de radiateur. Sur la figure 4 le thyristor TH2 est passant (flèches F2) et le thyristor TH1, bloqué, sert de radiateur. Comme illustré sur les figures 5 à 7, le dispositif DIS peut avoir une ou plusieurs gâchettes. Plus précisément, comme illustré sur la figure 5, le dispositif peut avoir une seule gâchette formée par la région centrale RC. Cette gâchette permet de déclencher les deux thyristors, étant bien entendu qu'en présence d'une impulsion ESD, seul l'un des thyristors sera effectivement passant en fonction de la valeur de la polarité de l'impulsion ESD. A cet égard, un plot de contact électriquement conducteur PCXO est ici directement en contact avec la région centrale RC, pour recevoir un signal de déclenchement délivré par un circuit de déclenchement classique et connu en soi, par exemple un transistor NMOS dont la grille et le substrat sont reliés à la masse (« GGNMOS : Grounded Gated NMOS »), le drain du transistor formant la sortie du circuit de déclenchement reliée au contact de gâchette. I1 est également possible, comme illustré sur la figure 6, que le dispositif DIS comprenne deux gâchettes distinctes respectivement formées par les deux régions intermédiaires RIT1, RIT2. L'une des gâchettes est dédiée à l'un des thyristors et l'autre gâchette est dédiée à l'autre thyristor. A cet égard deux plots électriquement conducteurs PCX1, PCX2 sont ici respectivement directement en contact avec les régions RIT1 et RIT2. I1 est encore possible, comme illustré sur la figure 7, que le dispositif comprenne trois gâchettes, respectivement formées par les trois régions semiconductrices RC, RIT1, RIT2 de la zone centrale ZC. A cet égard trois plots électriquement conducteurs PCXO, PCX1, PCX2 sont ici respectivement directement en contact avec les régions RC, RIT1 et RIT2. A titre indicatif, dans une technologie CMOS du type PDSOI 65 nanomètres, le dispositif DIS déclenche aux alentours de 1,3 volt et peut encaisser une densité de courant de 12 milliampères/micromètre, alors qu'un thyristor classique n'encaisse que 10,5 milliampères/micromètre. On a vu que dans les modes de réalisation qui viennent d'être décrits, la région d'extrémité d'une première zone d'extrémité ayant le premier type de conductivité, par exemple la région RX11 ayant le type N, est disposée en vis-à-vis de la région d'extrémité RX21 de la deuxième zone d'extrémité ZX2 ayant le type de conductivité P. De même l'autre région d'extrémité RX12 de la première zone d'extrémité ZX1, qui a le premier type de conductivité, par exemple le type P, est disposée en vis-à-vis de la région d'extrémité RX22 de la deuxième zone d'extrémité ZX2 ayant le type de conductivité N. Cela étant il serait possible d'inverser par exemple les régions RX11 et RX12, de façon que la région RX12 soit en vis-à-vis de la région RX21 et que la région RX11 soit en vis-à-vis de la région RX22. Dans une telle configuration les thyristors seraient formés suivant les deux diagonales du rectangle de la figure 2. Cela étant la configuration illustrée sur les figures 1 à 7 reste préférable car elle assure une meilleure uniformité du dispositif notamment en terme de distance entre les deux bornes du dispositif. I1 est également possible, comme illustré sur la figure 8 et sur la figure 9 qui est une section partielle selon la ligne VIII-VIII de la figure 8, que le dispositif comprenne en outre deux régions supplémentaires semiconductrices RSP1, RSP2, par exemple des régions de polysilicium, respectivement disposées au dessus des deux régions intermédiaires RIT1, RIT2 et séparées de ces régions intermédiaires par deux couches diélectriques, par exemple des oxydes de grille OX1, OX2. Ces régions supplémentaires forment ainsi des régions de grilles isolées au dessus des régions RIT1 et RIT2. De telles régions de grilles isolées présentent divers avantages. En effet elles participent à la dissipation thermique. Par ailleurs, elles protègent les jonctions Jl-J4 et permettent donc d'éviter lors de la réalisation du dispositif l'utilisation d'un masque spécifique protégeant ces jonctions d'une siliciuration qui conduirait à les court-circuiter. Dans l'exemple de la figure 8, des plots de contact électriquement conducteurs PCX sont disposés directement au contact de la région centrale RC et d'autres contacts PCX sont disposés au contact direct des régions de grilles isolées RSP1 et RSP2. Ainsi, on peut déclencher le dispositif par l'intermédiaire de sa gâchette commune formée dans la région RC, mais également par l'intermédiaire des contacts disposés sur les régions de grilles isolées et qui sont de ce fait indirectement couplés aux régions intermédiaires sous-jacentes RIT1 et RIT2. Dans ce cas, on peut considérer que le dispositif comporte trois gâchettes. I1 serait également possible en variante de prévoir en outre des contacts électriquement conducteurs placés directement sur les zones RIT1 et RIT2, ce qui permettrait de commander le déclenchement de thyristors au niveau des zones RIT1 et RIT2 en agissant non seulement directement sur ces zones, mais également par l'intermédiaire des grilles isolées qui les recouvrent. Les contacts PCX disposés sur les régions d'extrémités RX21 et RX22 sont destinés à être reliés par des métallisations de façon à former la borne A2 du dispositif, tandis que les contacts PCX disposés sur les régions RX11 et RX12 sont également destinés à être reliés par une ou des métallisations de façon à former l'autre borne Al du dispositif. I1 est également possible, comme illustré sur la figure 10, et sur la figure 11 qui est une section partielle selon la ligne XI-XI de la figure 10, de ne disposer qu'une seule région de grille isolée RSPO au dessus de la région centrale RC. La région RSPO est séparée de la région RC par l'oxyde de grille OXO. Dans ce cas, il reste nécessaire de prévoir un masque spécifique pour empêcher la siliciuration des jonctions J1 et J4, mais ce masque peut être plus réduit. Là encore, des contacts PCX peuvent être disposés directement sur la région de grille isolée RSPO de façon à pouvoir commander la gâchette commune du dispositif par l'intermédiaire de ces contacts qui sont, de ce fait, en couplage indirect avec la région centrale RC. La présence de ces régions de grille isolée permet de limiter le pic de température au sein des régions semiconductrices. Ainsi, pour une technologie FDSOI, le pic de température peut atteindre 400°K avec la présence de grilles isolées tandis qu'il atteindrait 600°K en l'absence de région de grille isolée. Comme illustré sur la figure 12a, le dispositif DIS peut être utilisé en tant que protection ESD pour protéger un composant CMP. Le dispositif DIS, commandé par le circuit de déclenchement TC, est alors connecté aux deux bornes du composant CMP. Comme illustré sur la figure 12b, il est également possible de protéger des plots, par exemple des plots de sortie PLT d'un circuit intégré CI, en connectant un dispositif DIS entre le plot PLT et un rail d'alimentation RL2, et en connectant un autre dispositif DIS entre le plot PLT et un rail de masse RL1. REVENDICATIONS1. Dispositif semiconducteur bidirectionnel déclenchable, possédant deux bornes et au moins une gâchette, caractérisé en ce qu'il comprend au sein d'une couche de silicium sur isolant (CHS), une zone centrale semiconductrice (ZC) incorporant ladite au moins une gâchette et comportant une région centrale (RC) ayant un premier type de conductivité, deux régions intermédiaires (RIT1, RIT2) ayant un deuxième type de conductivité opposé au premier respectivement disposées de part et d'autre de et en contact avec la région centrale, deux zones d'extrémités semiconductrices (ZX1, ZX2) respectivement disposées de part et d'autre de la zone centrale (ZC), chaque zone d'extrémité comportant deux régions d'extrémité (RX21, RX22 ; RX11, RX12) de types de conductivité opposés, en contact avec la région intermédiaire voisine, les deux régions d'extrémité de chaque zone d'extrémité étant mutuellement électriquement connectées pour former les deux bornes (Al, A2) du dispositif. 2. Dispositif selon la revendication 1, comprenant une seule gâchette formée par ladite région centrale (RC). 3. Dispositif selon la revendication 1, comprenant deux gâchettes respectivement formées par les deux régions intermédiaires (RIT1, RIT2). 4. Dispositif selon la revendication 1, comprenant trois gâchettes respectivement formées par les trois régions de la zone centrale (ZC). 5. Dispositif selon l'une des revendications précédentes, dans lequel la région d'extrémité (RX11) d'une première zone d'extrémité (ZX1) ayant le premier type de conductivité est disposée en vis-à-vis de la région d'extrémité (RX21) de la deuxième zone d'extrémité (ZX2) ayant le deuxième type de conductivité, et l'autre région d'extrémité (RX12) de la première zone d'extrémité (ZX1) est disposée en vis-à-vis de l'autre région d'extrémité (RX22) de la deuxième zone d'extrémité (ZX2). 6. Dispositif selon l'une des revendications précédentes, comprenant au moins un plot de contact électriquement conducteur (PCXO) couplé à au moins l'une des régions de la zone centrale (ZC). 7. Dispositif selon l'une des revendications précédentes, comprenant en outre une région supplémentaire semiconductrice (RSPO) disposée au dessus de la région centrale et séparée de cette région centrale par une couche diélectrique (OXO). 8. Dispositif selon l'une des revendications 1 à 6, comprenant en outre deux régions supplémentaires semiconductrices (RSP1, RSP2) respectivement disposées au dessus des deux régions intermédiaires (RIT1, RIT2), chaque région supplémentaire étant séparée de la région intermédiaire correspondante par une couche diélectrique. 9. Dispositif selon la revendication 7 ou 8, comprenant au moins un plot de contact électriquement conducteur (PCX) couplé à au moins l'une des régions supplémentaires. 10. Dispositif selon l'une des revendications précédentes, dans lequel ladite couche de silicium sur isolant (CHS) est partiellement ou totalement désertée. 11. Dispositif selon l'une des revendications précédentes, formant un dispositif de protection contre des décharges électrostatiques. 12. Circuit intégré, comprenant un dispositif selon l'une des revendications 1 à 11.