Brevet FR2965661A1 — publié le 20120406

B10531 - 10-GR3-241 1 PROCÉDÉ DE FABRICATION DE TRANSISTORS MOS À DIFFÉRENTS TYPES D'EMPILEMENTS DE GRILLES Domaine de l'invention La présente invention concerne un procédé de fabrication de transistors MOS. Exposé de l'art antérieur Les transistors MOS présentent des caractéristiques de rapidité, de consommation et de puissance qui sont fonction entre autres de l'épaisseur d'isolant de grille. Dans de nombreux cas on souhaite former sur une même puce trois types de transistors MOS d'épaisseurs d'isolant de grille différentes. Par exemple, si le transistor doit supporter des tensions élevées (cas général des transistors de puissance), l'épaisseur de l'isolant de grille doit être élevée. Si le transistor doit être aussi rapide que possible, toutes ses dimensions et notamment son épaisseur d'isolant de grille doivent être aussi faibles que possible, mais cela entraine généralement l'existence de courants de fuite non négligeables. Il est donc souhaitable de réaliser des transistors rapides mais à plus faible perte. Pour cela, on est amené à choisir des transistors d'épaisseur d'isolant de grille intermédiaire. B10531 - 10-GR3-241 Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication sur un même substrat de trois types de transistor MOS qui diffèrent par l'épaisseur de leur isolant de grille, ce procédé de fabrication étant compatible avec les technologies de fabrication de transistors MOS de dimension minimale inférieure à 35 nm. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication compatible avec les procédés de fabrication de transistors MOS dont l'isolant de grille comprend un oxyde et un matériau à haute constante diélectrique. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un procédé de fabrication simple et peu 15 onéreux. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de fabrication de trois types de transistors MOS dans trois régions d'un même substrat, comprenant les étapes successives de formation d'une première couche isolante, 20 d'élimination de la première couche isolante dans les première et deuxième régions, de formation d'une couche d'oxyde de silicium, de dépôt d'une couche isolante de constante diélectrique au moins deux fois supérieure à l'oxyde de silicium, de dépôt d'une première couche conductrice 25 récupératrice d'oxygène, d'élimination de la première couche conductrice dans les deuxième et troisième régions, et de recuit. Selon un mode de réalisation de la présente invention, le procédé comprend en outre les étapes d'élimination de la 30 première couche conductrice, et de formation d'une deuxième couche conductrice. Selon un mode de réalisation de la présente invention, le procédé comprend en outre après ou avant le recuit, la formation d'une deuxième couche conductrice. 2 B10531 - 10-GR3-241 3 Selon un mode de réalisation de la présente invention, la première couche isolante est un oxyde. Selon un mode de réalisation de la présente invention, le procédé comprend en outre une étape de dépôt de silicium 5 polycristallin conducteur. Selon un mode de réalisation de la présente invention, la couche isolante de constante diélectrique au moins deux fois supérieure à celle de l'oxyde de silicium est en oxyde d'hafnium. 10 Selon un mode de réalisation de la présente invention, le matériau de la première couche conductrice est choisi dans le groupe comprenant le nitrure de titane sous-stoechiométrique et l'aluminium. Selon un mode de réalisation de la présente invention, 15 le matériau de la deuxième couche conductrice est choisi dans le groupe comprenant le nitrure de titane et le nitrure de tantale, sur-stoechiométriques. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que 20 d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1 à 9 sont des vues en coupe partielles illustrant des étapes successives d'un exemple d'un mode de 25 fabrication sur un même substrat de trois types de transistors MOS qui diffèrent par l'épaisseur de leur isolant de grille, et la figure 10 illustre une étape d'une variante de fabrication. Par souci de clarté, de mêmes éléments ont été 30 désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. B10531 - 10-GR3-241 4 Description détaillée La figure 1 est une vue en coupe partielle illustrant une étape initiale d'un procédé de fabrication de grilles de transistors MOS sur un substrat de silicium monocristallin 1. On a représenté trois régions P1, P2 et P3 de ce substrat 1 dans lesquelles seront formés par le procédé décrit trois types de transistors MOS différents. Dans l'exemple représenté, ces trois régions sont séparées par des tranchées 2 remplies d'un isolant, par exemple de l'oxyde de silicium. Sur cette structure est formée une couche isolante 3 de préférence en oxyde de silicium. Le matériau constituant la couche isolante 3 peut être tout matériau susceptible d'être utilisé comme isolant de grille dans les transistors MOS. La couche isolante 3 peut être formée par oxydation thermique ou dépôt chimique en phase vapeur (CVD de l'anglais "Chemical Vapour Deposition"). L'épaisseur de la couche isolante 3 est par exemple comprise entre 2 et 3 nm. A l'étape illustrée en figure 2, la couche isolante 3 est gravée pour être éliminée dans les régions P1 et P2 et n'est maintenue en place que dans la région P3. La gravure peut être réalisée en utilisant un produit chimique liquide (voie humide) ou sous plasma (voie sèche). A l'étape illustrée en figure 3, une couche d'oxyde de silicium 4 est formée sur la surface supérieure des régions P1, P2 et P3 de la structure de la figure 2. L'oxyde de silicium est formé par oxydation thermique ou dépôt chimique en phase vapeur. L'épaisseur de la couche 4 est comprise entre 0,7 et 1,5 nm. A l'étape illustrée en figure 4, une couche isolante 5 de constante diélectrique au moins deux fois supérieure à celle de l'oxyde de silicium est formée sur la surface supérieure des régions P1, P2 et P3 de la structure de la figure 3. La couche isolante 5 est de préférence en oxyde d'hafnium dont la constante diélectrique est de 30 (soit plus de sept fois celle de l'oxyde de silicium). La couche isolante 5 peut être en oxyde d'hafnium, en oxyde de zirconium ou plus généralement en tout matériau de constante diélectrique au moins deux fois supérieure B10531 - 10-GR3-241 à celle de l'oxyde de silicium et susceptible d'être utilisé comme isolant de grille. La couche isolante 5 peut être déposée par dépôt chimique en phase vapeur. Son épaisseur est comprise entre 1,5 et 2,5 nm. 5 A l'étape illustrée en figure 5, une couche d'un matériau conducteur récupérateur d'oxygène 6 (en anglais . scavenging material) est déposée sur la surface supérieure des régions P1, P2 et P3 de la structure de la figure 4. Le matériau constituant la couche 6 présente la capacité de capter et de fixer l'oxygène. La couche 6 est par exemple en nitrure de titane sous-stoechiométrique (c'est-à-dire riche en titane), ou en aluminium. Elle est déposée par dépôt chimique en phase vapeur ou dépôt physique en phase vapeur. L'épaisseur de la couche 6 est supérieure à 3 nm. A l'étape illustrée en figure 6, la couche conductrice récupératrice d'oxygène 6 est gravée pour être éliminée dans les régions P2 et P3 et maintenue en place dans la région P1. La gravure peut être réalisée en utilisant un produit chimique liquide (voie humide) ou sous plasma (voie sèche). A l'étape illustrée en figure 7, une deuxième couche conductrice 7 est déposée sur la surface supérieure des régions P1, P2 et P3. La couche 7 peut être en nitrure de titane ou de tantale sur-stoechiométrique (riche en azote), c'est-à-dire en un matériau conducteur très difficile à oxyder. L'épaisseur de la couche 7 est supérieure à 3 nm. A l'étape illustrée en figure 8, une couche de silicium polycristallin conducteur 8 est déposée sur la surface supérieure des régions P1, P2 et P3 de la structure de la figure 7. L'épaisseur de la couche 8 est supérieure à 30 nm. A l'étape illustrée en figure 9, l'empilement des couches formées sur le substrat 1 est gravé pour définir trois grilles isolées, respectivement dans les trois régions P1, P2 et P3. Les dimensions latérales des grilles dans les régions P1, P2 et P3 sont choisies en fonction des caractéristiques souhaitées des transistors dans chacune des régions. La gravure peut être B10531 - 10-GR3-241 6 réalisée en utilisant un produit chimique liquide (voie humide) ou sous plasma (voie sèche). Un recuit est réalisé à une étape ultérieure à l'étape de dépôt de la seconde couche conductrice 7. Il est à noter que ce recuit peut être intégré à d'autres recuits prévus pour la réalisation des transistors. Lors du recuit, dans la région P1 l'oxygène de la couche 4 en oxyde de silicium diffuse au travers de la couche isolante 5 jusqu'à la couche conductrice récupératrice d'oxygène 6. Le matériau constituant la couche 6 s'oxyde. Sous l'effet de la température, le silicium correspondant à l'oxyde de silicium ayant perdu des atomes d'oxygène se cristallise selon la maille imposée par le substrat de silicium monocristallin 1 sous-jacent. Ainsi l'épaisseur de la couche d'oxyde de silicium 4 décroit pour former une couche d'oxyde de silicium 9 d'épaisseur inférieure. Si l'épaisseur de la couche d'oxyde de silicium 4 était comprise entre 0,7 et 1,5 nm, l'épaisseur de la couche 9 pourra être comprise entre 0 et 0,8 nm. On réalise ensuite des étapes usuelles de fabrication de transistors MOS et notamment la réalisation de régions source et drain et la réalisation de niveaux métalliques d'inter-connexion. Par le procédé décrit ci-dessus on réalise des grilles de transistors présentant trois épaisseurs distinctes. Dans la région P3, l'isolant de grille du transistor est constitué par la couche isolante 3, la couche d'oxyde de silicium 4 et la couche isolante 5. Dans la région P2, l'isolant de grille est constitué par la couche d'oxyde de silicium 4 et la couche isolante 5. Dans la région P1, l'isolant de grille est constitué par la couche d'oxyde de silicium 9 et la couche isolante 5. Le procédé de fabrication illustré par les figures 1 à 9 permet de réaliser, sur un même substrat, trois types de transistors MOS qui diffèrent par l'épaisseur de leur isolant de grille. Ainsi il devient possible d'implémenter sur un même B10531 - 10-GR3-241 7 substrat des transistors MOS de puissance, des transistors MOS basse consommation et des transistors MOS rapides. Ce procédé de fabrication est compatible avec les procédés de fabrication de transistors MOS dont la longueur de grille est inférieure à 35 nm, car il n'induit pas de limitation de taille de longueur de grille de transistor MOS. De plus ce procédé est compatible avec les procédés de fabrication des transistors à isolant de grille composé d'un oxyde et d'un matériau à haute constante diélectrique. En effet comme on l'a exposé précédemment le phénomène d'amincissement de la couche d'oxyde de silicium est possible car l'oxygène peut diffuser au travers du matériau de haute constante diélectrique jusqu'à la couche conductrice récupératrice d'oxygène. Dans la région P1, l'épaisseur équivalente d'isolant de grille peut être inférieure à 0,6 nm, si l'épaisseur de la couche finale d'oxyde de silicium 9 est de 0,4 nm et que le matériau de haute constante diélectrique est de l'oxyde d'hafnium d'une épaisseur de l'ordre de 1,5 nm. Ce procédé de fabrication est simple à mettre en oeuvre 20 puisqu'il n'utilise que : des étapes technologiques connues et éprouvées dans le domaine de la microélectronique, des matériaux largement utilisés dans les procédés de fabrication industriels, 25 deux étapes de photolithographie et de gravure nécessitant une résolution très inférieure à celle de la photolithographie et de la gravure définissant la dimension de la longueur de grille des transistors MOS. Des modes de réalisation particuliers de la présente 30 invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, le substrat peut être un substrat massif de silicium monocristallin ou encore une couche de silicium monocristallin sur isolant nommée SOI ("Silicon On Insulator" en langue anglaise). B10531 - 10-GR3-241 8 Selon une variante de réalisation, après l'étape illustrée en figure 6, on procède à un recuit pour mettre en oeuvre les propriétés décrites ci-dessus de la couche conductrice récupératrice d'oxygène 6. Après quoi cette couche 6 est gravée pour être éliminée. On obtient ainsi les structures illustrées en figure 10. On procède ensuite aux étapes décrites en relation avec les figures 7 à 9 : dépôt de la couche conductrice 7. dépôt de silicium polycristallin 8, et délimitation des grilles. REVENDICATIONS1. Procédé de fabrication de trois types de transistors MOS dans trois régions (P1, P2, P3) d'un même substrat (1), comprenant les étapes successives suivantes : formation d'une première couche isolante (3), élimination de la première couche isolante (3) dans les première (P1) et deuxième (P2) régions, formation d'une couche d'oxyde de silicium (4), dépôt d'une couche isolante (5) de constante diélectrique au moins deux fois supérieure à l'oxyde de silicium, dépôt d'une première couche conductrice récupératrice d'oxygène (6), élimination de la première couche conductrice (6) dans les deuxième (P2) et troisième (P3) régions, et recuit. 2. Procédé selon la revendication 1, comprenant en outre, les étapes suivantes : élimination de la première couche conductrice (6), et formation d'une deuxième couche conductrice (7). 3. Procédé selon la revendication 1, comprenant en outre, après ou avant le recuit, la formation d'une deuxième couche conductrice (7). 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la première couche isolante (3) est un oxyde. 5. Procédé selon l'une quelconque des revendications 1 à 4, comprenant en outre une étape de dépôt de silicium polycristallin conducteur (8). 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel la couche isolante (5) de constante diélectrique au moins deux fois supérieure à celle de l'oxyde de silicium est en oxyde d'hafnium. 7. Procédé de fabrication de transistors selon l'une quelconque des revendications 1 à 6, dans lequel le matériau de la première couche conductrice (6) est choisi dans le groupeB10531 - 10-GR3-241 10 comprenant le nitrure de titane sous-stoechiométrique et l'aluminium. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel le matériau de la deuxième couche conductrice (7) est choisi dans le groupe comprenant le nitrure de titane et le nitrure de tantale, sur-stoechiométriques.