Brevet FR2961978A1 — publié le 20111230

B9973 - 09-GR1-419 1 CIRCUIT BISTABLE EN LOGIQUE CML Domaine de l'invention La présente invention concerne de façon générale les éléments de mémorisation de type bascule (Latch) développés pour de la logique à commutation de courant dite logique CML (Current Mode Logic). L'invention concerne de tels éléments de mémorisation quel que soit le circuit dans lequel ils sont embarqués, par exemple des circuits électroniques comportant d'autres fonctions telles qu'un convertisseur numérique-analogique ou un système de division de fréquence. Exposé de l'art antérieur Une bascule est un élément de mémorisation comportant deux phases : une phase transparente pendant laquelle les valeurs en entrée sont recopiées sur la sortie et une phase de mémorisation pendant laquelle l'état de sortie est maintenu quelque soit l'état d'entrée. Généralement un élément de mémorisation de type bascule en logique CML est composé de plusieurs branches, chacune des branches comportant un composant de charge connecté à une borne de sortie. La borne de sortie est reliée à une source de courant commune aux branches. Des signaux logiques B9973 - 09-GR1-419 2 complémentaires d'entrée sont appliqués aux bornes de commandes d'interrupteurs disposés dans chacune des branches. On a déjà proposé une bascule pouvant fonctionner sous une tension d'alimentation inférieure à celle communément utilisée pour la technologie dans laquelle le circuit est fabriqué. Un exemple d'une telle bascule est décrit dans le brevet américain 7336114. Un inconvénient de la bascule connue est la présence, dans chaque branche, de trois transistors en série. Les chutes de tension cumulatives correspondantes nuisent à la réduction de la tension d'alimentation. Il serait par ailleurs souhaitable d'accélérer la commutation d'une bascule CML. Résumé Ainsi, un mode de réalisation de la présente invention prévoit un circuit à source commune comprenant deux branches en parallèle entre une borne d'application d'un potentiel et une source de courant, chaque branche comportant : une association en série d'une résistance et d'un transistor dont le point milieu définit une borne de sortie de la branche ; un premier interrupteur reliant une borne d'entrée de la branche à une borne de commande du transistor ; et un étage commandable d'amplification d'une information représentant le niveau présent sur la borne de sortie de la branche opposée. Selon un mode de réalisation de la présente invention, chaque étage commandable comporte un deuxième interrupteur entre ladite borne de commande du transistor et la borne de sortie de la branche opposée. Selon un mode de réalisation de la présente invention, chaque étage commandable comporte un deuxième interrupteur entre ladite borne de commande du transistor et un amplificateur B9973 - 09-GR1-419 3 tampon, une borne d'entrée de cet amplificateur tampon étant connectée à la borne de sortie de la branche opposée. Selon un mode de réalisation de la présente invention, chaque étage commandable comporte un deuxième interrupteur entre ladite borne de commande du transistor et un inverseur, une borne d'entrée de cet inverseur étant connectée à la borne de sortie de la branche concernée. Selon un mode de réalisation de la présente invention, chaque étage commandable comporte un deuxième interrupteur entre ladite borne de commande du transistor et un amplificateur différentiel, les bornes d'entrée de cet amplificateur différentiel étant connectées à chacune des bornes de sortie, les bornes de sortie de cet amplificateur différentiel étant connectées aux bornes respectives des deuxièmes interrupteurs. Selon un mode de réalisation de la présente invention, les premiers et deuxièmes interrupteurs constituent des moyens pour éviter une conduction simultanée des deux branches. Selon un mode de réalisation de la présente invention, les transistors sont des transistors MOS. Selon un mode de réalisation de la présente invention, les transistors sont des transistors bipolaires. On prévoit également un procédé de commande d'un circuit logique à source commune, dans lequel : dans une première phase, les premiers interrupteurs sont passants et les deuxièmes interrupteurs sont bloqués ; et dans une deuxième phase, les premiers interrupteurs sont bloqués et les deuxièmes interrupteurs sont passants. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : La figure 1 représente un schéma électrique détaillé d'une bascule CML connue ; B9973 - 09-GR1-419 4 La figure 2 représente un schéma électrique détaillé d'une bascule CML selon un mode de mise en oeuvre de la présente invention ; Les figures 3A et 3B représentent, sous forme d'interrupteurs, l'état des transistors d'une bascule CML dans des phases transparente et de mémorisation selon un mode de mise en oeuvre de la présente invention ; et Les figures 4, 5 et 6 représentent des schémas électriques détaillés de variantes de bascules CML selon un mode 10 de mise en oeuvre de la présente invention ; Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures. L'invention sera décrite en relation avec des 15 transistors en technologie CMOS. L'invention est toutefois applicable à toute autre technologie de transistor ou à une combinaison de différentes technologies. La figure 1 représente le schéma d'une bascule telle que décrite dans le brevet américain 7336114. Cette bascule 20 comporte deux sous-ensembles : un étage d'amplification 20 et un étage de mémorisation ou bistable (latch) 30. L'étage d'amplification 20 comprend, en parallèle entre une borne 21 d'application d'un potentiel d'alimentation Vdd (le niveau logique haut) et un noeud COM, deux branches, 25 comportant chacune deux composants montés en série : une résistance de charge 22 (22L, 22R) et un transistor 24 (24L, 24R) d'un étage d'entrée. Des bornes de sorties OUTP et OUTM sont définies par les points milieux des montages série. Des bornes d'entrée INP et INM sont connectées aux bornes de 30 commande des transistors 24. La borne de conduction (source ou drain) de chaque transistor 24, opposée à la résistance 22, est connectée au noeud COM. Ce noeud COM est connecté à une borne de conduction d'un transistor 27 utilisé en interrupteur ou en aiguillage de courant. Un signal d'horloge CLK est appliqué sur 35 la borne de commande de cet interrupteur. B9973 - 09-GR1-419 Le bistable 30 comprend deux transistors 26 (26L, 26R). Le drain d'un des transistors 26 est connecté au point milieu de l'un des montages en série de l'étage 20. Le drain de l'autre transistor 26 est connecté au point milieu de l'autre 5 montage en série de l'étage 20. La borne de commande de chaque transistor 26 est connectée au drain de l'autre transistor 26. La source de chaque transistor 26 est connectée à un noeud COM1. Ce noeud COM1 est connecté à une borne de conduction d'un transistor 28 utilisé en interrupteur ou en aiguillage de courant. Un signal d'horloge CLKB, complémentaire du signal CLK, est appliqué sur la borne de commande de cet interrupteur. Les bornes de conduction des transistors 27 et 28, opposées aux noeuds COM et COM1, sont reliées à une source de courant 29 (par exemple un transistor MOS). Un signal de commande BIAS est appliqué sur la borne de commande de cette source de courant. L'autre borne de cette source de courant est reliée à la masse 23. La bascule CML de la figure 1 convertit une différence de tension entre ses entrées INP et INM en niveaux logiques. Cette bascule présente deux phases de fonctionnement : une phase transparente et une phase de mémorisation. Par simplification, on considère des signaux d'entrées logiques. La phase transparente permet d'amplifier la différence entre les niveaux de tension appliqués sur les bornes d'entrée 25 INP et INM vers les bornes de sortie OUTP et OUTM. On considère par exemple le cas d'un signal CLK au niveau logique haut ; le signal CLKB est alors au niveau logique complémentaire bas. Le transistor 27 est passant et le transistor 28 est bloqué. On suppose qu'un niveau logique haut 30 est appliqué sur la borne d'entrée INP et qu'un niveau logique bas est appliqué sur la borne d'entrée INM. On suppose aussi la source de courant 29 passante. Le transistor 24R est bloqué et le transistor 24L est passant. La source de courant 29, au travers des transistors 27 35 et 24L, tire la borne de sortie OUTM à l'état logique bas. A B9973 - 09-GR1-419 6 l'inverse la borne de sortie OUTP reste au niveau logique haut, le transistor 24R étant bloqué. Le bistable 30 est inactif, le transistor 28 étant bloqué. La phase de mémorisation permet de maintenir (ou d'amener) à un niveau logique (régénération) les niveaux de tension présents à la fin de la précédente phase transparente sur les bornes de sortie OUTP et OUTM, quels que soient les niveaux de tension appliqués sur les bornes d'entrées INP, INM. En reprenant l'exemple précédent (borne OUTM à l'état logique bas et borne OUTP à l'état logique haut), avec un signal CLK au niveau logique bas et un signal CLKB au niveau logique complémentaire haut, le transistor 28 devient passant. Les niveaux appliqués sur les bornes des transistors 24L et 24R sont sans conséquence sur l'état logique des bornes de sortie, le transistor 27 étant bloqué. On considère toujours la source de courant 29 passante. La borne de sortie OUTP (état logique haut) étant connectée à la borne de commande du transistor 26L, ce transistor devient passant. La source de courant 29, au travers des transistors 28 et 26L, maintient le point milieu du montage série connecté à la borne de sortie OUTM à l'état logique bas. Cet état logique bas est appliqué sur la borne de commande du transistor 26R, bloquant celui-ci et maintenant à l'état logique haut la borne de sortie OUTP. Une mauvaise synchronisation des signaux complé- mentaires CLK et CLKB peut rendre les transistors 27 et 28 simultanément passant. Les états logiques des bornes de sortie OUTP et OUTM peuvent en être altérés. Pour pallier ce phénomène, un temps de stabilisation doit être respecté pour utiliser les signaux de sortie de la bascule. Ce temps nuit à la rapidité de commutation de cette bascule. La figure 2 représente un mode de réalisation d'une bascule CML. La bascule comporte un circuit d'amplification et de mémorisation comprenant, en parallèle entre une borne 21 d'application de potentiel Vdd et une source de courant 29 (I), deux branches comportant chacune deux composants montés en B9973 - 09-GR1-419 7 série : une résistance de charge 22 (22L, 22R) et un transistor 24 (24L, 24R) d'un étage d'entrée. Des bornes de sorties OUTP et OUTM sont définies par les points milieux des montages série. La borne de conduction (source ou drain) de chaque transistor 24, opposée à la résistance 22, est connectée à la source de courant 29. L'autre borne de cette source de courant est connectée à la masse 23. Une borne d'entrée INP est connectée à une borne de conduction d'un interrupteur 12L (par exemple un transistor MOS). L'autre borne de conduction de cet interrupteur est reliée à la borne de commande (grille) du transistor 24L. Cette borne de commande est reliée à une borne de conduction d'un interrupteur 14L. L'autre borne de conduction de cet interrupteur 14L est connectée à la borne de sortie OUTP (de l'autre branche). Une structure similaire d'interrupteurs est reproduite côté branche de droite de la figure. La borne d'entrée INM est connectée à une borne de conduction d'un interrupteur 12R. L'autre borne de conduction de cet interrupteur est reliée à la borne de commande du transistor 24R. Cette borne de commande est reliée à une borne de conduction d'un interrupteur 14R. L'autre borne de conduction de cet interrupteur 14R est connectée à la borne de sortie OUTM. La figure 3A illustre le fonctionnement du circuit de la figure 2 en phase transparente. Dans cette phase, les interrupteurs 12 (12L, 12R) sont passants, les interrupteurs 14 (14L, 14R) sont bloqués et la source de courant 29 est active. On suppose par exemple qu'un niveau logique haut est appliqué sur la borne d'entrée INP et qu'un niveau logique bas est appliqué sur la borne d'entrée INM. Le transistor 24L est alors passant. La source de courant 29, au travers du transistor 24L, tire la borne de sortie OUTM au niveau logique bas. A l'inverse le transistor 24R est bloqué et le niveau logique haut est maintenu sur la borne de sortie OUTP. B9973 - 09-GR1-419 8 La figure 3B décrit le fonctionnement du mode de réalisation de la figure 2 en phase de mémorisation. Dans cette phase, les interrupteurs 12 (12L, 12R) sont commandés pour être bloqués et les interrupteurs 14 (14L, 14R) sont commandés pour être passants. L'état logique haut, précédemment maintenu sur la borne de sortie OUTP, se transmet à travers l'interrupteur 14L sur la grille du transistor 24L et le rend passant, maintenant la borne de sortie OUTM au niveau logique bas. Ce niveau logique bas se transmet à travers l'interrupteur 14R sur la grille du transistor 24R et le bloque, maintenant la borne de sortie OUTP au niveau logique haut. Les niveaux appliqués sur les bornes d'entrée INP et INM sont sans conséquence sur l'état logique des bornes de sorties. La phase de mémorisation permet de maintenir ou d'amener à un niveau logique (régénération) les niveaux de tension présents à la fin de la précédente phase transparente sur les bornes de sortie OUTP et OUTM, quels que soient les niveaux de tension appliqués sur les bornes d'entrées INP, INM. La figure 4 décrit une variante de la figure 2. Un amplificateur tampon (Buffer) 32L (de gain unitaire) est inséré entre la borne de sortie OUTP et une borne de conduction de l'interrupteur 14L. Un autre amplificateur tampon 32R est ajouté entre la borne de sortie OUTM et une borne de conduction de l'interrupteur 14R. Les amplificateurs 32 sont, de préférence, de gain unitaire. Ils permettent de s'affranchir des capacités parasites qui peuvent affecter les bornes de commande des transistors 24. En phase transparente, le fonctionnement du montage décrit dans la figure 4 est identique au fonctionnement du montage décrit dans la figure 2. En phase de mémorisation, les interrupteurs 12 (12L, 12R) sont commandés pour être bloqués et les interrupteurs 14 (14L, 14R) sont commandés pour être passants. L'état logique haut, précédemment maintenu sur la borne de sortie OUTP, est transmis par l'amplificateur 32L vers la borne de commande du B9973 - 09-GR1-419 9 transistor 24L et le rend passant, maintenant la borne de sortie OUTM au niveau logique bas. Avec le même raisonnement, l'état logique bas, précédemment maintenu sur la borne de sortie OUTM, est transmis à travers l'amplificateur 32R et bloque le transistor 24R, maintenant la borne de sortie OUTP au niveau logique haut. La figure 5 décrit une autre variante de la figure 2. Un inverseur 52L est ajouté entre la borne de sortie OUTM et une borne de conduction de l'interrupteur 14L. Un inverseur 52R est ajouté entre la borne de sortie OUTP et une borne de conduction de l'interrupteur 14R. La position (amont ou aval) de l'inverseur 52 par rapport à l'interrupteur 14 peut être inversée. En phase transparente, le fonctionnement du montage 15 décrit dans la figure 5 est identique au fonctionnement du montage décrit dans la figure 2. En phase de mémorisation, les interrupteurs 12 (12L, 12R) sont commandés pour être bloqués et les interrupteurs 14 (14L, 14R) sont commandés pour être passants. L'état logique 20 haut, précédemment maintenu sur la borne de sortie OUTP, est inversé par l'inverseur 52R, puis transmis par l'interrupteur 14R, ce qui bloque le transistor 24R. La borne de sortie OUTP est maintenue au niveau logique haut. Avec le même raisonnement, l'état logique bas, précédemment maintenu sur la borne de sortie 25 OUTM, est inversé par l'inverseur 52L, puis transmis par l'interrupteur 14L, ce qui rend passant le transistor 24L, maintenant la borne de sortie OUTM au niveau logique bas. La figure 6 décrit une autre variante de la figure 2, dans laquelle un amplificateur différentiel 42 est ajouté. Cet 30 amplificateur différentiel amplifie la différence de tension entre les valeurs appliquées sur ses bornes d'entrée noninverseuse + et inverseuse - d'un gain donné. Les valeurs de tension amplifiées seront centrées autour d'une tension inférieure ou égale à la tension d'alimentation de 35 l'amplificateur. B9973 - 09-GR1-419 10 La borne de sortie OUTP est connectée à la borne d'entrée, par exemple inverseuse -, de l'amplificateur 42. La borne de sortie OUTM est connectée à l'autre borne d'entrée, par exemple non-inverseuse +, de l'amplificateur 42. La borne de sortie 42R (par exemple non-inverseuse) de l'amplificateur est connectée à une borne de conduction de l'interrupteur 14R. L'autre borne de sortie 42L (par exemple, inverseuse) de l'amplificateur 42 est connectée à une borne de conduction de l'interrupteur 14L. En phase transparente, le fonctionnement du montage décrit dans la figure 6 est identique au fonctionnement du montage décrit dans la figure 2. En phase de mémorisation, les interrupteurs 12 (12L, 12R) sont commandés pour être bloqués et les interrupteurs 14 (14L, 14R) sont commandés pour être passants. Si une différence de tension positive est appliquée aux bornes de commande des transistors 24R et 24L, cette différence de tension est amplifiée par un autre amplificateur différentiel composé des transistors 24R et 24L, des résistances 22R et 22L et de la source de courant 29. La différence de tension obtenue entre les bornes OUTP et OUTM est alors supérieure, en valeur absolue, à la différence de tension appliquée aux bornes de commande des transistors 24R et 24L. En sortie de l'amplificateur différentiel 42, la différence de tension entre les bornes 42L et 42R est supérieure, en valeur absolue, à la différence de tension entre les bornes OUTP et OUTM. Cette nouvelle différence de tension est appliquée aux bornes de commande des transistors 24R et 24L. Cette boucle amplificatrice se poursuit jusqu'à ce que l'une des sortie OUTP ou OUTM atteigne un niveau de tension d'alimentation (en négligeant les chutes de tension internes au circuit). Les variantes des figures 4, 5 et 6 permettent d'accélérer encore la commutation d'une bascule CML en évitant l'aiguillage du courant entre un circuit de mémorisation et un circuit d'amplification distincts. B9973 - 09-GR1-419 11 Un autre avantage de ces variantes est qu'elles permettent de s'affranchir des capacités parasites entre une borne de commande et une borne d'application de potentiel d'un transistor 24. Ces exemples de réalisations peuvent être étendus à tous les niveaux de tensions appliqués aux bornes d'entrée INM et INP. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que l'invention ait été décrite en relation avec un exemple de bascule composé de transistors CMOS, de résistances et de sources de courant, l'invention est applicable à d'autres technologies de transistors, par exemple des transistors bipolaires, ou à d'autres arrangements de composants. Par exemple, les sources de courant pourront être des résistances ou des montages à base de transistors, les transistors peuvent être à canal N ou à canal P en adaptant les signaux de commande. De plus, bien que l'invention ait été décrite avec un vocabulaire s'apparentant plus à des signaux numériques, le circuit décrit fonctionne également avec des signaux d'entrée analogiques. Enfin, pour simplifier, les signaux de commande des inter-rupteurs 12 et 14 n'ont pas été illustrés, et leur génération est à la portée de l'homme du métier à partir de la description fonctionnelle ci-dessus. REVENDICATIONS1. Circuit à source commune comprenant deux branches en parallèle entre une borne (21) d'application d'un potentiel (Vdd) et une source de courant (29), chaque branche comportant : une association en série d'une résistance (22L, 22R) et d'un transistor (24L, 24R) dont le point milieu définit une borne de sortie (OUTM, OUTP) de la branche ; un premier interrupteur (12L, 12R) reliant une borne d'entrée (INP, INM) de la branche à une borne de commande du transistor (24L, 24R) ; et un étage commandable d'amplification d'une information représentant le niveau présent sur la borne de sortie de la branche opposée. 2. Dispositif selon la revendication 1, dans lequel chaque étage commandable comporte un deuxième interrupteur (14L, 14R) entre ladite borne de commande du transistor (24L, 24R) et la borne de sortie (OUTP, OUTM) de la branche opposée. 3. Dispositif selon la revendication 1, dans lequel chaque étage commandable comporte un deuxième interrupteur (14L, 14R) entre ladite borne de commande du transistor (24L, 24R) et un amplificateur tampon (32L, 32R), une borne d'entrée de cet amplificateur tampon étant connectée à la borne de sortie (OUTP, OUTM) de la branche opposée. 4. Dispositif selon la revendication 1, dans lequel chaque étage commandable comporte un deuxième interrupteur (14L, 14R) entre ladite borne de commande du transistor (24L, 24R) et un inverseur (52L, 52R), une borne d'entrée de cet inverseur étant connectée à la borne de sortie (OUTM, OUTP) de la branche concernée. 5. Dispositif selon la revendication 1, dans lequel chaque étage commandable comporte un deuxième interrupteur (14L, 14R) entre ladite borne de commande du transistor (24L, 24R) et un amplificateur différentiel (42), les bornes d'entrée de cet amplificateur différentiel étant connectées à chacune des bornes de sortie (OUTM, OUTP), les bornes de sortie de cetB9973 - 09-GR1-419 13 amplificateur différentiel étant connectées aux bornes respectives des deuxièmes interrupteurs (14L, 14R). 6. Dispositif selon l'une quelconque des revendications 2 à 5, dans lequel les premiers (12L, 12R) et deuxièmes (14L, 14R) interrupteurs constituent des moyens pour éviter une conduction simultanée des deux branches. 7. Dispositif selon l'une quelconque des revendications 1 à 6, dans lequel les transistors (24L, 24R) sont des transistors de type MOS. 8. Dispositif selon l'une quelconque des revendications 1 à 6, dans lequel les transistors (24L, 24R) sont des transistors bipolaires. 9. Procédé de commande d'un circuit logique à source commune conforme à l'une quelconque des revendications 2 à 6, 15 dans lequel : dans une première phase, les premiers interrupteurs (12L, 12R) sont passants et les deuxièmes (14L, 14R) inter-rupteurs sont bloqués ; et dans une deuxième phase, les premiers interrupteurs 20 (12L, 12R) sont bloqués et les deuxièmes (14L, 14R) interrupteurs sont passants.