Brevet FR2967534A1 — publié le 20120518

Porte logique dynamique programmable La présente invention concerne une porte logique dynamique programmable, adaptée pour convertir deux signaux d'entrée en un signal de sortie, comprenant deux entrées, une sortie finale, une ligne de tension haute, une ligne de tension basse, un étage logique présentant une sortie intermédiaire, et un étage de suivi ou d'inversion de la sortie intermédiaire, raccordé à la sortie finale, la porte logique comprenant en outre un dispositif de stockage d'énergie, raccordé à la sortie intermédiaire, une pluralité d'interrupteurs, pilotés par un système d'horloge de la porte logique adapté pour fermer et ouvrir chaque interrupteur selon un chronogramme prédéterminé, et une pluralité de transistors ambipolaires, comprenant chacun une source, un drain, une grille avant et une grille arrière, chaque transistor ambipolaire étant adapté pour changer de polarisation en fonction d'une tension de commande appliquée sur sa grille arrière, l'étage logique comprenant un premier interrupteur de réinitialisation de la sortie intermédiaire, et deux transistors d'entrée ambipolaires tels que : les deux transistors d'entrée sont en parallèle et ont leurs drains respectifs raccordés électriquement à la sortie intermédiaire, un premier transistor d'entrée ayant sa grille avant raccordée électriquement à la première entrée, le deuxième transistor d'entrée ayant sa grille avant raccordée électriquement à la deuxième entrée, la source de chaque transistor d'entrée étant adaptée pour être reliée électriquement à la ligne de tension haute ; et le premier interrupteur de réinitialisation est branché électriquement, à une borne, à la ligne de tension basse et, à l'autre borne, à la sortie intermédiaire ; la porte logique comprenant en outre un premier interrupteur d'évaluation et un système de commande des transistors d'entrée, le premier interrupteur d'évaluation étant adapté pour isoler électriquement la sortie intermédiaire de la ligne de tension haute lorsque le premier interrupteur de réinitialisation est passant, le système de commande ayant une première sortie de commande, raccordée électriquement à la grille arrière du premier transistor d'entrée et une deuxième sortie de commande, raccordée électriquement à la grille arrière du deuxième transistor d'entrée. Une telle porte logique est par exemple destinée à équiper des processeurs électroniques pour réaliser différentes fonctions logiques. Le fait de recourir à des transistors ambipolaires permet de limiter le nombre de transistors nécessaires pour réaliser les fonctions logiques et, ainsi, de limiter la consommation électrique du processeur. On connaît une porte logique du type précité par le document « Novel CNTFET-based Reconfigurable Logic Gate Design » g Liu et al. dans « Design Automation Conference, 2007, 44th ACM/IEEE » du 25 juin 2007, pp 276-277). La porte logique décrite dans ce document comprend quatre transistors à effet de champ à nanotube en carbone (en anglais « Carbone Nanotube Field-Effect Transistor », ou CNTFET) formant l'étage logique et trois CNTFET formant l'étage de suivi ou d'inversion de la sortie intermédiaire. Trois de ces transistors sont pilotés par un système de commande et les quatre autres sont pilotés par un système d'horloge. Toutefois, une telle porte logique n'offre pas entière satisfaction. En effet, sur les seize fonctions logiques possibles (VRAI, FAUX, OUI première entrée, NON première entrée, OUI deuxième entrée, NON deuxième entrée, ET, NON-ET, OU, NON-OU, IMPLIQUE, N'IMPLIQUE PAS, EST IMPLIQUÉ PAR, N'EST PAS IMPLIQUÉ PAR, OU exclusif et Coïncidence), elle ne peut en réaliser que quatorze et n'est pas adaptée pour réaliser les fonctions OU exclusif (en anglais « XOR ») et Coïncidence (en anglais « XNOR »). Ces fonctions logiques sont connues de l'homme du métier. Un objectif de l'invention est donc de fournir une porte logique programmable à transistors ambipolaires adaptée pour réaliser seize fonctions logiques. D'autres objectifs sont de minimiser le nombre de transistors de la porte logique et la consommation électrique de la porte logique. A cet effet, l'invention a pour objet une porte logique dynamique programmable caractérisée en ce que la valeur de la tension d'au moins l'une des première et deuxième sorties de commande dépend de la valeur prise par la tension d'au moins une des entrées de la porte logique. La porte logique selon l'invention peut également comporter l'une ou plusieurs des caractéristiques suivantes, prises isolément ou suivant toute(s) combinaison(s) techniquement possible(s) : - le système de commande des transistors d'entrée comprend une première entrée de commande, dont le niveau de tension ne dépend ni du niveau de tension de la première entrée de la porte logique, ni du niveau de tension de la deuxième entrée de la porte logique, une deuxième entrée de commande, dont le niveau de tension ne dépend ni du niveau de tension de la première entrée de la porte logique, ni du niveau de tension de la deuxième entrée de la porte logique, une troisième entrée de commande, dont le niveau de tension dépend de la valeur de la tension d'au moins une des entrées de la porte logique, et un premier commutateur pour raccorder la première sortie de commande sélectivement à la première ou à la troisième entrée de commande ; - le premier commutateur comporte deux transistors dont les drains respectifs sont raccordés électriquement à la première sortie de commande, la source d'un transistor étant raccordée électriquement à la première entrée de commande, la source de l'autre transistor étant raccordée électriquement à la troisième entrée de commande, chaque transistor étant piloté par un même signal de basculement ; - la troisième entrée de commande est raccordée électriquement à un dispositif d'inversion de la deuxième entrée de la porte logique ; - le système de commande comprend un deuxième commutateur pour raccorder électriquement la deuxième sortie de commande sélectivement à la deuxième ou à la troisième entrée de commande, la troisième entrée de commande étant raccordée électriquement à une cellule NON ET pour convertir les première et deuxième entrées de la porte logique en la troisième entrée de commande ; - les premier et deuxième commutateurs sont adaptés pour être pilotés par un même signal de basculement ; - la cellule NON ET comprend quatre transistors ambipolaires ; - la troisième entrée de commande est raccordée électriquement à une cellule d'inversion de la deuxième entrée pour convertir la deuxième entrée de la porte logique en la troisième entrée de commande et le système de commande comprend une quatrième entrée de commande et un deuxième commutateur pour raccorder électriquement la deuxième sortie de commande sélectivement à la deuxième ou à la quatrième entrée de commande, la quatrième entrée de commande étant raccordée électriquement à une cellule d'inversion de la première entrée pour convertir la première entrée de la porte logique en la quatrième entrée de commande ; - les premier et deuxième commutateurs sont adaptés pour être pilotés par un même signal de basculement ; - chaque cellule d'inversion comprend deux transistors ambipolaires ; - l'étage de suivi ou d'inversion de la sortie intermédiaire comprend un deuxième interrupteur d'évaluation, un deuxième interrupteur de réinitialisation de la sortie finale, et un transistor de sortie ambipolaire, tels que : 0 le deuxième interrupteur d'évaluation est branché électriquement à la ligne de tension basse et à la source du transistor de sortie ; o le deuxième interrupteur de réinitialisation est branché électriquement à la ligne de tension haute et à la sortie finale ; et o le transistor de sortie a son drain raccordé électriquement à la sortie finale et sa grille avant raccordée à la sortie intermédiaire ; - au moins un transistor ambipolaire est un transistor CNTFET ; et - le premier interrupteur d'évaluation est branché électriquement, à une borne, à la ligne de tension haute et, à l'autre borne, à la source de chaque transistor d'entrée. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple, et faite en se référant aux dessins annexés, sur lesquels : la Figure 1 est un schéma représentant une porte logique selon l'invention ; la Figure 2 est un schéma représentant un transistor ambipolaire de la porte logique de la Figure 1 ; la Figure 3 est un chronogramme illustrant les valeurs prises par différents potentiels électriques en différents points de la porte logique ; la Figure 4 est un schéma détaillé représentant un système de commande de la porte logique de la Figure 1, selon un premier mode de réalisation ; la Figure 5 est un schéma détaillé représentant le système de commande de la porte logique de la Figure 1, selon un deuxième mode de réalisation ; et la Figure 6 est un schéma détaillé représentant le système de commande de la porte logique de la Figure 1, selon un troisième mode de réalisation. De façon connue, la porte logique dynamique programmable 10 selon l'invention, représentée sur la Figure 1, comporte une ligne de tension basse Vo, une ligne de tension haute Vdd, une première entrée A, une deuxième entrée B, une sortie finale Y, une cellule logique 12, présentant une sortie intermédiaire C, une cellule 14 de suivi ou d'inversion de la sortie intermédiaire C, et un système d'horloge 16. La porte logique 10 fait par exemple partie d'un circuit intégré (non représenté) et est cadencée par une horloge (non représentée) émettant des impulsions électriques (ou coups d'horloge) à une fréquence prédéterminée. La ligne de tension basse Vo est typiquement reliée à la masse du circuit intégré. La ligne de tension haute Vdd présente une différence de potentiel électrique positive avec la ligne de tension basse Vo. La différence de potentiel entre les lignes de tension haute Vdd et basse Vo est par exemple égale à +1 Volt. Les première A et deuxième B entrées sont chacune adaptées pour prendre une valeur de potentiel électrique égale au potentiel électrique de la ligne de tension basse Vo ou au potentiel électrique de la ligne de tension haute Vdd (par la suite on désignera par Vo et par Vdd aussi bien les lignes de tension que les valeurs des potentiels de ces lignes de tensions). Chaque entrée A, B est par exemple raccordée à la sortie d'une porte logique amont, ou à la ligne de tension haute Vdd ou basse Vo. La sortie Y est par exemple reliée électriquement à une entrée d'une porte logique aval du circuit intégré. La cellule logique 12 est adaptée pour donner à la sortie intermédiaire C une valeur de potentiel électrique égale à la tension haute Vdd ou à la tension basse Vo, en fonction des valeurs prises par les entrées A et B. A cet effet, la cellule logique 12 comprend un premier interrupteur 20 de réinitialisation de la sortie intermédiaire C, un premier interrupteur d'évaluation 22, et deux transistors d'entrée ambipolaires 24, 26. Dans l'exemple représenté, le premier interrupteur de réinitialisation 20, le premier interrupteur d'évaluation 22, et les deux transistors d'entrée 24, 26 sont des transistors ambipolaires, c'est-à-dire adaptés pour se comporter aussi bien comme des transistors de type N que comme des transistors de type P, et sont des transistors à effet de champ à nanotube en carbone (CNTFET). Cela permet une certaine homogénéité de la porte logique 10 et simplifie sa fabrication. En variante, au moins un des premiers interrupteurs 20, 22 n'est pas un transistor ambipolaire. Un transistor ambipolaire 30 est représenté sur la Figure 2. Il comporte une source 32, un drain 34, une grille avant 36 et une grille arrière 38. La source 32, le drain 34 et la grille avant 36 correspondent respectivement à la source, au drain et la grille des transistors à effet de champ standards, connus de l'homme du métier. Le transistor ambipolaire 30 est adapté pour changer de polarisation en fonction de la tension qui est appliquée sur sa grille arrière 38 : lorsque la tension appliquée sur la grille arrière 38 est égale à la tension haute Vdd, le transistor ambipolaire 30 se comporte comme un transistor de type N ; lorsque la tension appliquée sur la grille arrière 38 est égale à l'opposé de la tension haute Vdd, le transistor ambipolaire 30 se comporte comme un transistor de type P ; et lorsque la tension appliquée sur la grille arrière 38 est égale à la tension basse Vo, le transistor ambipolaire 30 est désactivé, c'est-à-dire qu'il ne laisse pas passer de courant entre sa source 32 et son drain 34, quelle que soit la tension qui est appliquée sur sa grille avant 36. De retour à la Figure 1, la source du premier interrupteur de réinitialisation 20 est raccordée électriquement à la ligne de tension basse Vo, son drain est raccordé électriquement à la sortie intermédiaire C, sa grille avant est raccordée électriquement au système d'horloge 16 et la tension appliquée sur sa grille arrière est égale à la tension haute Vdd, de sorte que le premier interrupteur de réinitialisation 20 est adapté pour se comporter comme un transistor de type N. La source du premier interrupteur d'évaluation 22 est elle raccordée électriquement à la ligne de tension haute Vdd, son drain est raccordé électriquement à un point de tension intermédiaire D, sa grille avant est raccordée électriquement au système d'horloge 16 et la tension appliquée sur sa grille arrière est égale à la tension haute Vdd, de sorte que le premier interrupteur d'évaluation 22 est adapté pour se comporter comme un transistor de type N. Le premier interrupteur d'évaluation 22 est adapté pour isoler électriquement la sortie intermédiaire C de la ligne de tension haute Vdd lorsque le premier interrupteur de réinitialisation 20 est passant. Les transistors d'entrée 24, 26 sont en parallèle et ont chacun leur source raccordée électriquement au point de tension intermédiaire D, et donc au drain de l'interrupteur haut 22. La source de chaque transistor d'entrée 24, 26 est ainsi adaptée pour être reliée électriquement à la ligne de tension haute Vdd, via le premier interrupteur d'évaluation 22. Les transistors d'entrée 24, 26 ont en outre chacun leur drain raccordé électriquement à la sortie intermédiaire C, et leur grille arrière raccordée électriquement à un système de commande 40 des transistors d'entrée 24, 26. Ce système de commande 40 sera détaillé plus en détail ci-dessous. Un premier interrupteur d'entrée 24 a sa grille avant raccordée électriquement à la première entrée A. Un deuxième interrupteur d'entrée 26 a sa grille avant raccordée électriquement à la deuxième entrée B. Le système de commande 40 comporte une première sortie de commande VdA raccordée électriquement à la grille arrière du premier interrupteur d'entrée 24 et une deuxième sortie de commande VdB raccordée électriquement à la grille arrière du deuxième interrupteur d'entrée 26. Un condensateur 44 est relié électriquement à la sortie intermédiaire C et à la ligne de tension basse Vo. En option, la porte logique 10 comprend également un condensateur 42 relié électriquement au point de tension intermédiaire D et à la ligne de tension basse Vo. La sortie intermédiaire C constitue une entrée de la cellule de suivi ou d'inversion 14. La cellule de suivi ou d'inversion 14 est adaptée pour que le potentiel de la sortie Y ait soit une valeur égale à la valeur du potentiel de la sortie intermédiaire C, soit une valeur égale à celle des valeurs de tension haute Vdd et basse Vo à laquelle la valeur du potentiel de la sortie intermédiaire C n'est pas égale (c'est-à-dire que si la sortie intermédiaire C à un potentiel égal à la tension basse Vo, le potentiel de la sortie Y sera égal à la tension haute Vdd, et vice versa). A cet effet, la cellule de suivi ou d'inversion 14 comprend un deuxième interrupteur d'évaluation 50, un deuxième interrupteur 52 de réinitialisation de la sortie finale Y, et un transistor de sortie ambipolaire 54. Dans l'exemple représenté, chacun des deuxièmes interrupteurs 50, 52 et du transistor de sortie 54 est un transistor ambipolaire du type CNTFET, tel que le transistor ambipolaire 30. Cela permet une certaine homogénéité de la porte logique 10 et simplifie sa fabrication. En variante, au moins un des deuxièmes interrupteurs 50, 52 n'est pas un transistor ambipolaire. Le deuxième interrupteur d'évaluation 50 a sa source raccordée électriquement à la ligne de tension basse Vo, son drain raccordé électriquement à la source du transistor de sortie 54, et sa grille avant raccordé électriquement au système d'horloge 16. La tension appliquée sur sa grille arrière est égale à la tension haute Vdd, de sorte que le deuxième interrupteur d'évaluation 50 est adapté pour se comporter comme un transistor de type N. Le deuxième interrupteur d'évaluation 50 est adapté pour isoler électriquement la sortie finale Y de la ligne de tension basse Vo lorsque le deuxième interrupteur de réinitialisation 52 est passant. Le deuxième interrupteur de réinitialisation 52 a sa source raccordée électriquement à la ligne de tension haute Vdd, son drain raccordé électriquement à la sortie Y, et sa grille avant raccordé électriquement au système d'horloge 16. La tension appliquée sur sa grille arrière est égale à la tension haute Vdd, de sorte que le deuxième interrupteur de réinitialisation 52 est adapté pour se comporter comme un transistor de type N. Le transistor de sortie 54 a sa source branchée électriquement au drain de l'interrupteur bas 52, source qui est donc adaptée pour être reliée électriquement à la ligne de tension basse Vo, via le deuxième interrupteur d'évaluation 50. En outre, le drain du transistor de sortie 54 est raccordé électriquement à la sortie Y et sa grille avant est raccordée électriquement à la sortie intermédiaire C. Une tension de commande de sortie Vbc variable est appliquée sur la grille arrière du transistor de sortie 54. Un condensateur 56 est raccordé électriquement à la sortie Y et à la ligne de tension basse Vo. Chaque interrupteur 20, 22, 50, 52 est piloté par le système d'horloge 16. A cet effet, chaque interrupteur 20, 22, 50, 52 est raccordé électriquement au système d'horloge 16. Le système d'horloge 16 est adapté pour ouvrir et fermer chaque interrupteur 20, 22, 50, 52 selon un chronogramme prédéterminé, visible sur la Figure 3. A cet effet, le système d'horloge 16 est adapté pour appliquer un premier signal d'horloge H1 sur le premier interrupteur de réinitialisation 20, un deuxième signal d'horloge H2 sur le premier interrupteur d'évaluation 22, un troisième signal d'horloge H3 sur le deuxième interrupteur de réinitialisation 52 et un quatrième signal d'horloge H4 sur le deuxième interrupteur d'évaluation 50, chaque signal d'horloge H1, H2, H3, H4 étant adapté pour prendre une valeur de potentiel égale à la tension haute Vdd ou à la tension basse Vo. Chaque interrupteur 20, 22, 52, 50 est fermé, c'est-à-dire mis dans un état dans lequel il est passant, lorsque le signal d'horloge H1, H2, H3, H4 qui lui est appliqué a un potentiel égal à la tension haute Vdd, et chaque interrupteur 20, 22, 52, 50 est ouvert, c'est-à-dire mis dans état dans lequel il est bloquant, lorsque le signal d'horloge H1, H2, H3, H4 qui lui est appliqué a un potentiel égal à la tension basse Vo. Un cycle de fonctionnement de la porte logique 10 va maintenant être décrit, en regard des Figures 1 et 3. On notera que, sur la Figure 3, quatre cycles ont été représentés, avec pour chaque cycle des valeurs de potentiel différentes pour les entrées A, B. Dans l'exemple représenté sur la Figure 3, la porte logique 10 est programmée pour réaliser la fonction NON OU, c'est-à-dire que la porte logique 10 est programmée pour que la sortie Y ne prenne la valeur de tension haute Vdd que si les première A et deuxième B entrées prennent simultanément la valeur de tension basse Vo, et pour que la sortie Y prenne la valeur de tension basse Vo dans tous les autres cas. A cet effet, les sorties de commande VbA et VbB, ainsi que la tension de commande de sortie VbC, sont toutes réglées à une valeur de potentiel égale à la tension haute Vdd. A l'état initial, les quatre interrupteurs 20, 22, 50, 52 sont ouverts. Au premier coup d'horloge, le système d'horloge 16 ferme le premier interrupteur de réinitialisation 20, de façon à décharger le condensateur 44. Le potentiel de la sortie intermédiaire C est alors égal à la tension basse Vo. Au deuxième coup d'horloge, le système d'horloge 16 ouvre à nouveau le premier interrupteur de réinitialisation 20 et ferme le premier interrupteur d'évaluation 22. Si au moins l'un des deux signaux d'entrée A, B a un potentiel égal à la tension haute Vdd (ce qui revient à ce que le transistor d'entrée 24, 26 associé est passant), le condensateur 44 est chargé et le potentiel de la sortie intermédiaire C passe à la valeur de tension haute Vdd (comme visible sur la Figure 3 pour les premier, deuxième et troisième cycles). Si les deux signaux d'entrée A, B ont un potentiel égal à la tension basse Vo (ce qui revient à ce que les deux transistors d'entrée 24, 26 soient bloquants), alors le potentiel de la sortie intermédiaire C reste à la valeur de tension basse Vo (comme visible sur la Figure 3 pour le quatrième cycle). 9 Au troisième coup d'horloge, le système d'horloge 16 ouvre à nouveau le premier interrupteur d'évaluation 22 et ferme le deuxième interrupteur de réinitialisation 52. Le condensateur 56 est alors chargé et le potentiel de la sortie Y est égal à la tension haute Vdd Enfin, au quatrième coup d'horloge, le système d'horloge 16 ouvre à nouveau le deuxième interrupteur de réinitialisation 52 et ferme le deuxième interrupteur d'évaluation 50. Si le potentiel de la sortie intermédiaire C est égal à la tension haute Vdd (ce qui vient à ce que le transistor de sortie 54 est passant), alors le potentiel de la sortie Y passe à la valeur de tension basse Vo (comme visible sur la Figure 3 pour les premier, deuxième et troisième cycles). Si le potentiel de la sortie intermédiaire C est égal à la tension basse Vo (ce qui vient à ce que le transistor de sortie 54 est bloquant), alors le potentiel de la sortie Y reste à la valeur de tension haute Vdd (comme visible sur la Figure 3 pour le quatrième cycle). Au coup d'horloge suivant, le système d'horloge 16 ouvre à nouveau le deuxième interrupteur d'évaluation 50 et un nouveau cycle commence. Ce cycle est répété indéfiniment tant que la porte logique 10 est active. Eventuellement, les valeurs des potentiels des sorties de commande VbA, VbB et/ou de la tension de commande de sortie Vbc changent entre deux cycles consécutifs, de façon à ce que la porte logique 10 réalise d'autres fonctions logiques. Le tableau ci-dessous donne les fonctions logiques réalisées par la porte logique 10 en fonction des potentiels des sorties de commande VbA, VbB et de la tension de commande de sortie Vbc VbA VbB V bC Y +Vdd + Vdd + Vdd + Vdd - Vdd - Vdd + Vdd + Vdd Vo Vo Vo Vo + Vdd + Vdd Vo Vo - Vdd - Vdd - Vdd - Vdd + Vdd + Vdd Vo Vo + Vdd - Vdd + Vdd - Vdd + Vdd - Vdd + Vdd - Vdd + Vdd - Vdd Vo - Vdd A+B A+B A A A* 13 1 - Vdd - Vdd + Vdd + Vdd + Vdd - Vdd A>B A B On notera toutefois que ni la fonction OU exclusif (en anglais XOR) ni la fonction Coïncidence (en anglais XNOR) ne figurent dans le tableau ci-dessus. Pour savoir comment la porte logique 10 réalise ces fonctions, il convient de s'intéresser à l'architecture du système de commande 40. Comme visible sur les Figures 4 à 6, le système de commande 16 comprend un étage amont 60 et un étage aval 62. L'étage aval 62 présente en entrée une première entrée de commande VbA', une deuxième entrée de commande VbB', une troisième entrée de commande VbA" et un signal de basculement S, chacun adapté pour avoir un potentiel égal à la tension haute Vdd ou à la tension basse Vo. L'étage aval 62 a en sortie les première et deuxième sorties de commande VbA, VbB. Les tensions des première et deuxième entrées de commande VbA', VbB', ainsi que celle du signal de basculement S, ne dépendent pas des valeurs des potentiels des entrées A, B de la porte logique 10. Les valeurs des tensions des première et deuxième entrées de commande VbA', VbB', ainsi que celle du signal de basculement S, sont par exemple fixées par un module de pilotage (non représenté) auquel sont raccordés les première et deuxième entrées de commande VbA', VbB' et le signal de basculement S. La troisième entrée de commande VbA" est raccordée électriquement à l'étage amont 60 et la valeur de son potentiel dépend de la valeur du potentiel de la première entrée A et/ou de la valeur du potentiel de la deuxième entrée B. Par conséquent, la valeur de la tension d'au moins l'une des première et deuxième sorties de commande VbA, VbB dépend de la valeur prise par la tension d'au moins une des entrées A, B de la porte logique 10. L'étage aval 62 comprend en outre un premier commutateur 64 pour relier électriquement la première sortie de commande VbA sélectivement à la première VbA' ou à la troisième VbA" entrée de commande. Le premier commutateur 64 comporte deux transistors 64a, 64b, par exemple deux transistors ambipolaires, notamment de type CNTFET. Chaque transistor 64a, 64b a son drain relié électriquement à la première sortie de commande VbA. Un premier transistor 64a a sa source qui est reliée électriquement à la première entrée de commande VbA' et un deuxième transistor 64b a sa source qui est reliée électriquement à la troisième entrée de commande VbA". Un des transistors 64a, 64b est adapté pour se comporter comme un transistor de type N et l'autre transistor est adapté pour se comporter comme un transistor de type P. Chaque transistor 64a, 64b a sa grille avant connectée électriquement au signal de basculement S, de sorte que les deux transistors 64a, 64b sont pilotés par le même signal de basculement S. Dans le premier mode de réalisation représenté sur la Figure 4, la deuxième sortie de commande VbB est reliée directement à la deuxième entrée de commande VbB', et l'étage amont 60 comprend un dispositif 66 d'inversion de la deuxième entrée B. Le potentiel de la deuxième sortie de commande VbB est alors égal au potentiel de la deuxième entrée de commande VbB' et ne dépend donc ni de la première A ni de la deuxième B entrées de la porte logique 10, et la tension de la troisième entrée de commande VbA" est égale à l'opposée de la tension prise par la deuxième entrée B. De préférence, le dispositif d'inversion 66 est constitué de deux transistors 66a, 66b, par exemple de deux transistors ambipolaires, notamment de type CNTFET, un premier transistor 66a ayant sa source raccordée électriquement à la ligne de tension haute Vdd et étant adapté pour se comporter comme un transistor de type P, un deuxième transistor 66b ayant sa source raccordée électriquement à une ligne dont la tension est égale à l'opposée de la tension haute Vdd et étant adapté pour se comporter comme un transistor de type N, chaque transistor 66a, 66b ayant sa grille avant raccordée électriquement à la deuxième entrée B et son drain raccordé électriquement à la troisième entrée de commande VbA". Pour réaliser les fonctions logiques énumérées précédemment, la première sortie de commande VbA est reliée électriquement à la première entrée de commande VbA', celle-ci étant commandée de façon à prendre les valeurs adaptées pour réaliser les fonctions logiques. Pour réaliser les fonctions OU exclusif et Coïncidence, le premier commutateur 64 est basculé de façon à relier électriquement la première sortie de commande VbA à la troisième entrée de commande VbA", et la deuxième entrée de commande VbB' est réglée à la tension basse Vo. Grâce à cette architecture du système de commande 40, il est possible de programmer la porte logique 10 pour qu'elle réalise l'ensemble des seize fonctions logiques possibles, et ce avec seulement onze transistors. Cela permet des gains significatifs en termes de consommation électrique et d'encombrement. Dans le deuxième mode de réalisation, présenté sur la Figure 5, l'étage aval 62 comprend un deuxième commutateur 68 pour relier électriquement la deuxième sortie de commande VbB sélectivement à la deuxième VbB' ou à la troisième VbA" entrée de commande. Le deuxième commutateur 68 comporte deux transistors 68a, 68b, par exemple deux transistors ambipolaires, notamment de type CNTFET. Chaque transistor 68a, 68b a 12 son drain relié électriquement à la deuxième sortie de commande VbB. Un premier transistor 68a a sa source qui est reliée électriquement à la deuxième entrée de commande VbB' et un deuxième transistor 68b a sa source qui est reliée électriquement à la troisième entrée de commande VbA". Chaque transistor 68a, 68b a sa grille avant connectée électriquement au signal de basculement S, de sorte que les deux transistors 68a, 68b sont pilotés par le même signal de basculement S que celui pilotant les transistors 64a, 64b du premier commutateur 64. Un des transistors 68a, 68b est adapté pour se comporter comme un transistor de type N et l'autre transistor est adapté pour se comporter comme un transistor de type P. Le premier transistor 68a est adapté pour se comporter comme le premier transistor 64a, et le deuxième transistor 68b est adapté pour se comporter comme le deuxième transistor 64b. Ainsi, dans l'exemple représenté, les premiers transistors 64a, 68a sont adaptés pour se comporter comme des transistors de type N et les deuxièmes transistors 64b, 68b sont adaptés pour se comporter comme des transistors de type P. En variante, les premiers transistors 64a, 68a sont adaptés pour se comporter comme des transistors de type P et les deuxièmes transistors 64b, 68b sont adaptés pour se comporter comme des transistors de type N. L'étage amont 60 comprend une cellule NON ET 70 ayant pour entrées les entrées A, B et pour sortie la troisième entrée de commande VbA". La valeur de la tension de la troisième entrée de commande VbA" est donc une image de la fonction logique NON ET appliquée aux valeurs des tensions des entrées A, B de la porte logique 10. De façon connue, la cellule NON ET 70 comprend deux transistors 70a, 70b en parallèle, adaptés pour se comporter comme des transistors de type P, ayant chacun sa source reliée électriquement à la ligne de tension haute Vdd et son drain relié électriquement à la troisième entrée de commande VbA", un transistor 70a ayant sa grille avant reliée électriquement à la première entrée A et l'autre transistor 70b ayant sa grille avant à la deuxième entrée B, la cellule NON ET 70 comprenant en outre deux transistors 70c, 70d en série, adaptés pour se comporter comme des transistors de type N, un transistor 70d ayant sa source reliée électriquement à la ligne de tension basse Vo et l'autre transistor 70c ayant son drain relié électriquement à la troisième entrée de commande VbA", un transistor 70c ayant sa grille avant reliée électriquement à la première entrée A et l'autre transistor 70d ayant sa grille avant reliée électriquement à la deuxième entrée B. Les transistors 70a, 70b, 70c, 70d sont par exemple des transistors ambipolaires, notamment de type CNTFET. Pour réaliser les fonctions logiques énumérées précédemment, la première sortie de commande VbA est reliée électriquement à la première entrée de commande VbA', et la deuxième sortie de commande VbB est reliée électriquement à la deuxième entrée de commande VbB', les première et deuxième entrées de commande VbA', VbB' étant commandées de façon à prendre les valeurs adaptées pour réaliser les fonctions logiques. Pour réaliser les fonctions OU exclusif et Coïncidence, le premier commutateur 64 est basculé de façon à relier électriquement la première sortie de commande VbA à la troisième entrée de commande VbA", et le deuxième commutateur 68 est basculé de façon à relier électriquement la deuxième sortie de commande VbB à la troisième entrée de commande VbA". Grâce à cette architecture du système de commande 40, il est possible de programmer la porte logique 10 pour qu'elle réalise l'ensemble des seize fonctions logiques possibles, et ce avec seulement quinze transistors. Cela permet des gains significatifs en termes de consommation électrique et d'encombrement. Malgré le nombre de transistors plus élevé par rapport au premier mode de réalisation, ce deuxième mode offre une compatibilité avec les potentiels utilisés par la porte logique puisque la cellule NON ET 70 utilise une tension haute Vdd et une tension basse Vo. Cela permet par ailleurs de limiter la consommation électrique par rapport au premier mode, qui utilise une tension basse égale à l'opposée de Vdd pour le dispositif d'inversion 66. Toutefois, le système de commande 40 est, dans ce mode de réalisation, plus lent que dans le premier mode de réalisation. Dans le troisième mode de réalisation, représenté sur la Figure 6, l'étage aval 62 comprend là encore un deuxième commutateur 68 mais, à la différence du deuxième mode de réalisation, le deuxième commutateur 68 est adapté pour relier électriquement la deuxième sortie de commande VbB sélectivement à la deuxième entrée de commande VbB' ou à une quatrième entrée de commande VbB". La quatrième entrée de commande VbB" est reliée électriquement à l'étage amont 60 et la valeur de son potentiel dépend de la valeur du potentiel de la deuxième entrée B. Comme décrit précédemment, le deuxième commutateur 68 comporte deux transistors 68a, 68b, par exemple deux transistors ambipolaires, notamment de type CNTFET. Chaque transistor 68a, 68b a son drain relié électriquement à la deuxième sortie de commande VbB. Le premier transistor 68a a sa source qui est reliée électriquement à la deuxième entrée de commande VbB' et le deuxième transistor 68b a sa source qui est reliée électriquement à la quatrième entrée de commande VbB". Chaque transistor 68a, 68b a sa grille avant connectée électriquement au signal de basculement S, de sorte que les deux transistors 68a, 68b sont pilotés par le même signal de basculement S que celui pilotant les transistors 64a, 64b du premier commutateur 64. Un des transistors 68a, 68b est adapté pour se comporter comme un transistor de type N et l'autre transistor est adapté pour se comporter comme un transistor de type P. Le premier transistor 68a est adapté pour se comporter comme le premier transistor 64a, et le deuxième transistor 68b est adapté pour se comporter comme le deuxième transistor 64b. L'étage amont 60 comporte un premier dispositif d'inversion 72 de la première entrée A, ayant pour sortie la troisième entrée de commande VbA", et un deuxième dispositif d'inversion 74 de la deuxième entrée B, ayant pour sortie la quatrième entrée de commande VbB". Chacun des premier et deuxième dispositifs d'inversion 72, 74 est par exemple réalisé comme le dispositif d'inversion 66 décrit précédemment. Les transistors entrant dans la composition desdits dispositifs d'inversion 72, 74 sont par exemple des transistors ambipolaires, notamment de type CNTFET. Pour réaliser les fonctions logiques énumérées précédemment, la première sortie de commande VbA est reliée électriquement à la première entrée de commande VbA', et la deuxième sortie de commande VbB est reliée électriquement à la deuxième entrée de commande VbB', les première et deuxième entrées de commande VbA', VbB' étant commandées de façon à prendre les valeurs adaptées pour réaliser les fonctions logiques. Pour réaliser les fonctions OU exclusif et Coïncidence, le premier commutateur 64 est basculé de façon à relier électriquement la première sortie de commande VbA à la troisième entrée de commande VbA", et le deuxième commutateur 68 est basculé de façon à relier électriquement la deuxième sortie de commande VbB à la quatrième entrée de commande VbB". Grâce à cette architecture du système de commande 40, il est possible de programmer la porte logique 10 pour qu'elle réalise l'ensemble des seize fonctions logiques possibles, et ce avec seulement quinze transistors. Cela permet des gains significatifs en termes de consommation électrique et d'encombrement. Ce troisième mode de réalisation nécessite le même nombre de transistors que le deuxième mode. De même que le deuxième mode, il présente l'avantage de limiter la consommation électrique de la porte logique, le système de commande étant toutefois plus lent que dans le premier mode de réalisation. Grâce à l'invention, il est ainsi possible de réduire la consommation électrique des portes logiques, et d'augmenter le nombre de portes logiques par unité de surface dans un circuit intégré. Dans les exemples décrits précédemment, le premier interrupteur d'évaluation 22 est intercalé entre la ligne de tension haute Vdd et les transistors d'entrée 24, 26, et le deuxième interrupteur d'évaluation 50 est intercalé entre la ligne de tension basse Vo et le transistor de sortie 54. En variante, les sources des transistors d'entrée 24, 26 sont branchées électriquement directement à la ligne de tension haute Vdd, le premier interrupteur d'évaluation 22 étant incorporé dans le système de commande 40 de façon à ce que les transistors d'entrée 24, 26 soient désactivés lorsque le signal H2 a un potentiel égal à vo, et/ou la source du transistor de sortie 54 est branchée électriquement directement à la ligne de tension basse Vo, le deuxième interrupteur d'évaluation 50 étant incorporé dans un système commandant la tension de commande de sortie Vbc de façon à ce que le potentiel de la tension de commande de sortie Vbc soit égal à la tension basse Vo lorsque le signal H4 a un potentiel égal à vo. Toutefois, de telles variantes nécessitent un nombre élevé de transistors.15 REVENDICATIONS1.- Porte logique dynamique programmable (10), adaptée pour convertir deux signaux d'entrée en un signal de sortie, comprenant deux entrées (A, B), une sortie finale (Y), une ligne de tension haute (Vdd), une ligne de tension basse (Vo), un étage logique (12) présentant une sortie intermédiaire (C), et un étage (14) de suivi ou d'inversion de la sortie intermédiaire (C), raccordé à la sortie finale (Y), la porte logique (10) comprenant en outre un dispositif de stockage d'énergie (44), raccordé à la sortie intermédiaire (C), une pluralité d'interrupteurs (20, 22, 50, 52), pilotés par un système d'horloge (16) de la porte logique (10) adapté pour fermer et ouvrir chaque interrupteur (20, 22, 50, 52) selon un chronogramme prédéterminé, et une pluralité de transistors ambipolaires (24, 26, 54), comprenant chacun une source, un drain, une grille avant et une grille arrière, chaque transistor ambipolaire (24, 26, 54) étant adapté pour changer de polarisation en fonction d'une tension de commande appliquée sur sa grille arrière, l'étage logique (12) comprenant un premier interrupteur de réinitialisation (20) de la sortie intermédiaire (C), et deux transistors d'entrée ambipolaires (24, 26) tels que : les deux transistors d'entrée (24, 26) sont en parallèle et ont leurs drains respectifs raccordés électriquement à la sortie intermédiaire (C), un premier transistor d'entrée (24) ayant sa grille avant raccordée électriquement à la première entrée (A), le deuxième transistor d'entrée (26) ayant sa grille avant raccordée électriquement à la deuxième entrée (B), la source de chaque transistor d'entrée (24, 26) étant adaptée pour être reliée électriquement à la ligne de tension haute (Vdd) ; et le premier interrupteur de réinitialisation (20) est branché électriquement, à une borne, à la ligne de tension basse (Vo) et, à l'autre borne, à la sortie intermédiaire (C) ; la porte logique (10) comprenant en outre un premier interrupteur d'évaluation (22) et un système de commande des transistors d'entrée (40), le premier interrupteur d'évaluation (22) étant adapté pour isoler électriquement la sortie intermédiaire (C) de la ligne de tension haute (Vdd) lorsque le premier interrupteur de réinitialisation (20) est passant, le système de commande (40) ayant une première sortie de commande (VbA), raccordée électriquement à la grille arrière du premier transistor d'entrée (24) et une deuxième sortie de commande (VbB), raccordée électriquement à la grille arrière du deuxième transistor d'entrée (26), caractérisée en ce que la valeur de la tension d'au moins l'une des première et deuxième sorties de commande (VbA, VbB) dépend de la valeur prise par la tension d'au moins une des entrées (A, B) de la porte logique (10). 2.- Porte logique programmable (10) selon la revendication 1, caractérisée en ce que le système de commande (40) des transistors d'entrée (24, 26) comprend une première entrée de commande (VbA'), dont le niveau de tension ne dépend ni du niveau de tension de la première entrée (A) de la porte logique (10), ni du niveau de tension de la deuxième entrée (B) de la porte logique (10), une deuxième entrée de commande (VbB'), dont le niveau de tension ne dépend ni du niveau de tension de la première entrée (A) de la porte logique (10), ni du niveau de tension de la deuxième entrée (B) de la porte logique (10), une troisième entrée de commande (VbA"), dont le niveau de tension dépend de la valeur de la tension d'au moins une des entrées (A, B) de la porte logique (10), et un premier commutateur (64) pour raccorder la première sortie de commande (VbA) sélectivement à la première (VbA') ou à la troisième (VbA") entrée de commande. 3.- Porte logique programmable (10) selon la revendication 2, caractérisée en ce que le premier commutateur (64) comporte deux transistors (64a, 64b) dont les drains respectifs sont raccordés électriquement à la première sortie de commande (VbA), la source d'un transistor (64a) étant raccordée électriquement à la première entrée de commande (VbA'), la source de l'autre transistor (64b) étant raccordée électriquement à la troisième entrée de commande (VbA"), chaque transistor (64a, 64b) étant piloté par un même signal de basculement (S). 4.- Porte logique programmable (10) selon la revendication 2 ou 3, caractérisée en ce que la troisième entrée de commande (VbA") est raccordée électriquement à un dispositif (66) d'inversion de la deuxième entrée (B) de la porte logique (10). 5.- Porte logique programmable (10) selon la revendication 2 ou 3, caractérisée en ce que le système de commande (40) comprend un deuxième commutateur (68) pour raccorder électriquement la deuxième sortie de commande (VbB) sélectivement à la deuxième (VbB') ou à la troisième (VbA") entrée de commande, la troisième entrée de commande (VbA") étant raccordée électriquement à une cellule NON ET (70) pour convertir les première et deuxième entrées (A, B) de la porte logique (10) en la troisième entrée de commande (VbA"). 6.- Porte logique programmable (10) selon la revendication 5, caractérisée en ce que les premier et deuxième commutateurs (64, 68) sont adaptés pour être pilotés par un même signal de basculement (S). 7.- Porte logique programmable (10) selon la revendication 5 ou 6, caractérisée en ce que la cellule NON ET (70) comprend quatre transistors ambipolaires (70a, 70b, 70c, 70d). 8.- Porte logique programmable (10) selon la revendication 2 ou 3, caractérisée en ce que la troisième entrée de commande (VbA") est raccordée électriquement à unecellule d'inversion (72) de la deuxième entrée (B) pour convertir la deuxième entrée (B) de la porte logique (10) en la troisième entrée de commande (VbA") et en ce que le système de commande (40) comprend une quatrième entrée de commande (VbB") et un deuxième commutateur (68) pour raccorder électriquement la deuxième sortie de commande (VbB) sélectivement à la deuxième (VbB') ou à la quatrième (VbB") entrée de commande, la quatrième entrée de commande (VbB") étant raccordée électriquement à une cellule d'inversion (74) de la première entrée (A) pour convertir la première entrée (A) de la porte logique (10) en la quatrième entrée de commande (VbB"). 9.- Porte logique programmable (10) selon la revendication 8, caractérisée en ce que les premier et deuxième commutateurs (64, 68) sont adaptés pour être pilotés par un même signal de basculement (S). 10.- Porte logique programmable (10) selon les revendications 8 ou 9, caractérisée en ce que chaque cellule d'inversion (72, 74) comprend deux transistors ambipolaires. 11.- Porte logique programmable (10) selon l'une quelconque des revendication précédentes, caractérisée en ce que l'étage de suivi ou d'inversion (14) de la sortie intermédiaire (C) comprend un deuxième interrupteur d'évaluation (50), un deuxième interrupteur de réinitialisation (52) de la sortie finale (Y), et un transistor de sortie ambipolaire (54), tels que : le deuxième interrupteur d'évaluation (50) est branché électriquement à la ligne de tension basse (Vo) et à la source du transistor de sortie (54) ; le deuxième interrupteur de réinitialisation (52) est branché électriquement à la ligne de tension haute (Vdd) et à la sortie finale (Y) ; et le transistor de sortie (54) a son drain raccordé électriquement à la sortie finale (Y) et sa grille avant raccordée à la sortie intermédiaire (C). 12.- Porte logique programmable (10) selon l'une quelconque des revendications précédentes, caractérisée en ce qu'au moins un transistor ambipolaire (24, 26, 54, 70a, 70b, 70c, 70d) est un transistor CNTFET. 13.- Porte logique selon l'une quelconque des revendications précédentes, caractérisée en ce que le premier interrupteur d'évaluation (22) est branché électriquement, à une borne, à la ligne de tension haute (Vdd) et, à l'autre borne, à la source de chaque transistor d'entrée (24, 26).