Brevet FR2967533A1 — publié le 20120518

Porte logique statique programmable à transistors ambipolaires et équipement électronique associé La présente invention concerne une porte logique statique programmable, du type comprenant deux entrées, une sortie finale, une ligne de tension haute, une ligne de tension basse, un étage logique présentant une sortie intermédiaire, et un étage de suivi ou d'inversion de la sortie intermédiaire, raccordé à la sortie finale, l'étage logique comprenant une pluralité de transistors, chaque transistor comprenant un drain, une source, une grille avant et une grille arrière, au moins un transistor étant un transistor ambipolaire, adapté pour changer de polarisation en fonction de la tension appliquée sur sa grille arrière. Une telle porte logique est par exemple destinée à équiper des processeurs électroniques pour réaliser différentes fonctions logiques. Le fait de recourir à des transistors ambipolaires permet de limiter le nombre de transistors nécessaires pour réaliser les différentes fonctions logiques et, ainsi, de limiter la consommation électrique du processeur. Cependant, les architectures de portes logiques statiques programmables utilisant des transistors ambipolaires généralement proposées se contentent de reprendre les architectures classiques des portes logiques statiques programmables utilisant des transistors standards. Aucun travail n'a encore été réalisé pour proposer des architectures originales de portes logiques statiques programmables, tirant parti des possibilités de changement de polarité des transistors ambipolaires. Un objectif de l'invention est donc de proposer une porte logique statique programmable adaptée pour réaliser les fonctions logiques OU exclusif (en anglais XOR) et Coïncidence (en anglais XNOR) avec un minimum de transistors. Un autre objectif est que la porte logique soit adaptée pour réaliser les seize fonctions logiques (VRAI, FAUX, OUI première entrée, NON première entrée, OUI deuxième entrée, NON deuxième entrée, ET, NON-ET, OU, NON-OU, IMPLIQUE, N'IMPLIQUE PAS, EST IMPLIQUÉ PAR, N'EST PAS IMPLIQUÉ PAR, OU exclusif et Coïncidence) avec un nombre minimum de transistors. A cet effet, l'invention a pour objet une porte logique statique programmable du type précité, caractérisée en ce que l'étage logique comprend : deux transistors hauts en série, ambipolaires, la source d'un premier transistor haut en série étant connectée électriquement à la ligne de tension haute, le drain du deuxième transistor haut en série étant connecté électriquement à la sortie intermédiaire, la grille avant d'un des transistors hauts en série étant connectée électriquement à la première entrée, la grille avant de l'autre 2 transistor haut en série étant connectée électriquement à la deuxième entrée, les deux transistors haut en série étant connectés électriquement l'un à l'autre à un point de connexion ; et deux transistors XOR ambipolaires, dont : o un premier transistor XOR, dont la source est connectée électriquement à la ligne de tension basse, le drain est connecté électriquement au point de connexion des transistors hauts en série et la grille avant est connectée électriquement à la première entrée ; et o un deuxième transistor XOR, dont la source est connectée électriquement à la première entrée, le drain est connecté électriquement à la sortie intermédiaire et la grille avant est connectée électriquement à la deuxième entrée ; la grille arrière de chaque transistor ambipolaire étant connectée électriquement à un dispositif de commande. La porte logique selon l'invention peut comprendre l'une ou plusieurs des caractéristiques ci-dessous, prises individuellement ou selon toute(s) combinaison(s) techniquement possible(s) : - l'étage logique comprend en outre : o deux transistors bas ambipolaires, en parallèle, la source de chaque transistor bas étant connectée électriquement à ligne de tension basse, le drain de chaque transistor bas étant connecté électriquement à la sortie intermédiaire, la grille avant d'un premier transistor bas étant connectée électriquement à la première entrée, et la grille avant du deuxième transistor bas étant connectée électriquement à la deuxième entrée ; et o deux transistors hauts en parallèle, la source de chaque transistor haut en parallèle étant connectée électriquement à la ligne de tension haute et le drain de chaque transistor haut en parallèle étant connecté électriquement à la sortie intermédiaire, la grille avant d'un premier transistor haut en parallèle étant connectée électriquement à la première entrée, la grille avant du deuxième transistor haut en parallèle étant connectée électriquement à la deuxième entrée, le deuxième transistor haut en parallèle étant ambipolaire ; la grille arrière de chaque transistor ambipolaire étant connectée électriquement au dispositif de commande ; - l'étage de suivi ou d'inversion comprend deux transistors d'inversion de tension ambipolaires, la grille avant de chaque transistor d'inversion de tension étant connectée électriquement à la sortie intermédiaire, le drain de chaque transistor de d'inversion de tension étant connecté électriquement à la sortie finale, la grille arrière de chaque transistor d'inversion de tension étant connectée électriquement au dispositif de commande, la source d'un premier transistor d'inversion de tension étant connectée électriquement à la ligne de tension basse, et la source du deuxième transistor d'inversion de tension étant connectée la ligne de tension haute ; - le premier transistor haut en parallèle est un transistor ambipolaire. L'invention a également pour objet un équipement électronique comprenant une porte logique telle que définie ci-dessus. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés, sur lesquels : la Figure 1 représente une porte logique statique programmable selon l'invention ; et la Figure 2 représente un transistor ambipolaire de la porte logique de la Figure 1. De façon connue, une porte logique statique programmable 10 selon l'invention, représentée sur la Figure 1, comporte une ligne de tension basse Vo, une ligne de tension haute Vdd, une première entrée A, une deuxième entrée B, une sortie finale Y, une cellule logique 12, présentant une sortie intermédiaire C, et une cellule 14 de suivi ou d'inversion de la sortie intermédiaire C. La porte logique 10 fait par exemple partie d'un circuit intégré (non représenté). La ligne de tension basse Vo est typiquement reliée à la masse du circuit intégré. La ligne de tension haute Vdd présente une différence de potentiel électrique positive avec la ligne de tension basse Vo. La différence de potentiel entre les lignes de tension haute Vdd et basse Vo est par exemple égale à +1 Volt. Les première A et deuxième B entrées sont chacune adaptées pour prendre une valeur de potentiel électrique égale au potentiel électrique de la ligne de tension basse Vo ou au potentiel électrique de la ligne de tension haute Vdd (par la suite on désignera par Vo et par Vdd aussi bien les lignes de tension que les valeurs des potentiels de ces lignes de tensions). Chaque entrée A, B est par exemple raccordée à la sortie d'une porte logique amont, ou à la ligne de tension haute Vdd ou basse Vo. La cellule logique 12 est adaptée pour donner à la sortie intermédiaire C une valeur de potentiel électrique égale à la tension haute Vdd ou à la tension basse Vo, en fonction des valeurs prises par les entrées A et B. La cellule de suivi ou d'inversion 14 est adaptée pour que le potentiel de la sortie Y ait soit une valeur égale à la valeur du potentiel de la sortie intermédiaire C, soit une valeur égale à celle des valeurs de tension haute Vdd et basse Vo à laquelle la valeur du potentiel de la sortie intermédiaire C n'est pas égale (c'est-à-dire que si la sortie intermédiaire C à un potentiel égal à la tension basse Vo, le potentiel de la sortie Y sera égal à la tension haute Vdd, et vice versa). La sortie Y est par exemple reliée électriquement à une entrée d'une porte logique aval du circuit intégré. Chacune des cellules 12, 14 comprend une pluralité de transistors 20, 22, 24, 26, 28, 30, 32, 34, 36, 38. De manière spécifique, chaque transistor 20, 22, 24, 26, 28, 30, 32, 34, 36, 38 de la porte logique 10 est un transistor ambipolaire, tel que le transistor ambipolaire 40 présenté sur la Figure 2. Le transistor ambipolaire 40 comporte une source 42, un drain 44, une grille avant 46 et une grille arrière 48. La source 42, le drain 44 et la grille avant 46 correspondent respectivement à la source, au drain et la grille des transistors à effet de champ standards, connus de l'homme du métier. Le transistor ambipolaire 40 est adapté pour changer de polarisation en fonction de la tension qui est appliquée sur sa grille arrière 48 : lorsque la tension appliquée sur la grille arrière 48 est égale à la tension haute Vdd, le transistor ambipolaire 40 se comporte comme un transistor de type N ; lorsque la tension appliquée sur la grille arrière 48 est égale à l'opposé de la tension haute Vdd, le transistor ambipolaire 40 se comporte comme un transistor de type P ; et lorsque la tension appliquée sur la grille arrière 48 est égale à la tension basse Vo, le transistor ambipolaire 40 est désactivé, c'est-à-dire qu'il ne laisse pas passer de courant entre sa source 42 et son drain 44, quelle que soit la tension qui est appliquée sur sa grille avant 46. Les transistors 20, 22, 24, 26, 28, 30, 32, 34, 36, 38 sont par exemple des transistors à effet de champ à nanotube en carbone (en anglais « Carbone Nanotube Field Effect Transistor », ou CNTFET). De retour à la Figure 1, la porte logique 10 comprend, de manière spécifique, un dispositif 50 de commande des transistors 20, 22, 24, 26, 28, 30, 32, 34, 36, 38. Le dispositif de commande 50 est adapté pour désactiver ou pour changer la polarisation de chaque transistor 20, 22, 24, 26, 28, 30, 32, 34, 36, 38 en fonction de la fonction logique que l'on veut que la porte logique 10 réalise. A cet effet, le dispositif de commande 50 est relié électriquement à la grille arrière de chaque transistor 20, 22, 24, 26, 28, 30, 32, 34, 36, 38 et est adapté pour appliquer une tension de commande, respectivement TC1, TC2, TC3, TC4, TC5, TC6, TC7, TCB, TC9, TC10, égale à la tension haute Vdd, à la tension basse Vo, ou à l'opposée de la tension haute Vdd, sur la grille arrière de chaque transistor, respectivement 20, 22, 24, 26, 28, 30, 32, 34, 36, 38. La cellule logique 12 comprend deux transistors XOR 20, 22, deux transistors hauts 24, 26 en série, deux transistors bas 28, 30 en parallèle, et deux transistors hauts 32, 34 en parallèle. Les transistors hauts en série 24, 26 comprennent un premier transistor haut en série 24, dont la grille avant est connectée électriquement à la première entrée A, et un deuxième transistor haut en série 26, dont la grille avant est connectée électriquement à la deuxième entrée B. La source de l'un 24 des transistors hauts en série 24, 26 est connectée électriquement à la ligne de tension haute Vdd et le drain de l'autre transistor haut en série 26 est connecté électriquement à la sortie intermédiaire C. Les deux transistors hauts en série 24, 26 sont connectés l'un à l'autre au niveau d'un point de connexion 52. Les transistors bas en parallèle 28, 30 comprennent un premier transistor bas 28, dont la grille avant est connectée électriquement à la première entrée A, et un deuxième transistor bas 30, dont la grille avant est connectée électriquement à la deuxième entrée B. La source de chaque transistor bas 28, 30 est connectée électriquement à ligne de tension basse Vo et le drain de chaque transistor bas 28, 30 est connecté électriquement à la sortie intermédiaire C. Les transistors hauts en parallèle 32, 34 comprennent un premier transistor haut en parallèle 32, dont la grille avant est connectée électriquement à la première entrée A, et un deuxième transistor haut en parallèle 34, dont la grille avant est connectée électriquement à la deuxième entrée B. La source de chaque transistor haut en parallèle 32, 34 est connectée électriquement à la ligne de tension haute Vdd et le drain de chaque transistor haut en parallèle 32, 34 est connecté électriquement à la sortie intermédiaire C. En variante, le premier transistor haut en parallèle 32 n'est pas ambipolaire. Les transistors XOR 20, 22 comprennent un premier transistor XOR 20, dont la grille avant est connectée électriquement à la première entrée A, et un deuxième transistor XOR 22, dont la grille avant est connectée électriquement à la deuxième entrée B. Le premier transistor XOR 20 a sa source connectée électriquement à la ligne de tension basse Vo et son drain connecté électriquement au point de connexion 52 des transistors hauts en série 24, 26. Le deuxième transistor XOR 22 a sa source connectée à la première entrée A et son drain connecté à la sortie intermédiaire C. La cellule de suivi ou d'inversion 14 comprend deux transistors d'inversion de tension 36, 38. Un premier transistor d'inversion de tension 36 a sa source qui est connectée à la ligne de tension basse Vo. Un deuxième transistor d'inversion de tension 38 a sa source qui est connectée la ligne de tension haute Vdd. La grille avant de chaque transistor d'inversion de tension 36, 38 est connectée à la sortie intermédiaire C, et le drain de chaque transistor de d'inversion de tension 36, 38 est connecté à la sortie finale Y. Le tableau ci-dessous donne des valeurs de tensions de commande TC1, TC2, TC3, TC4, TC5, TC6, TC7, TC8, TC9, TC10 et, pour chaque combinaison de ces valeurs, la fonction logique associée qui est réalisée par la porte logique 10 : TC1 TC2 TC3 TC4 TC5 TC6 TC7 TC8 TC9 TC10 Fonction VO VO -Vdd - Vdd + Vdd + Vdd VO VO - Vdd + Vdd A + B VO VO - Vdd - Vdd + Vdd + Vdd VO VO + Vdd - Vdd A + B VO VO + Vdd - Vdd - Vdd + Vdd VO VO +Vdd - Vdd A B VO VO + Vdd -Vdd - Vdd + Vdd VO VO -Vdd + Vdd A B VO VO - Vdd + Vdd + Vdd - Vdd VO VO +Vdd - Vdd A B VO VO - Vdd + Vdd + Vdd - Vdd VO VO - Vdd + Vdd A 54 B VO VO - Vdd + Vdd VO VO + Vdd - Vdd -Vdd + Vdd T VO VO - Vdd + Vdd VO VO + Vdd - Vdd +Vdd - Vdd l VO VO + Vdd + Vdd - Vdd - Vdd VO VO - Vdd + Vdd A - B VO VO + Vdd + Vdd - Vdd - Vdd VO VO + Vdd - Vdd A - B VO VO VO VO + Vdd VO - Vdd VO + Vdd - Vdd A VO VO VO VO + Vdd VO - Vdd VO - Vdd + Vdd A VO VO VO VO VO +Vdd VO -Vdd - Vdd + Vdd B VO VO VO VO VO +Vdd VO -Vdd + Vdd - Vdd B + Vdd + Vdd - Vdd - Vdd VO VO VO VO -Vdd +Vdd A 0 B + Vdd + Vdd - Vdd - Vdd VO VO VO VO +Vdd -Vdd A 0 B Grâce à l'invention, la porte logique 10 est adaptée pour réaliser les seize fonctions logiques, et en particulier pour réaliser les fonctions OU exclusif et Coïncidence, avec seulement 10 transistors. Cela permet des gains significatifs en termes de consommation électrique et d'encombrement. Grâce à l'invention, il est ainsi possible de réduire la consommation électrique des portes logiques, et d'augmenter le nombre de portes logiques par unité de surface dans un circuit intégré. REVENDICATIONS1.- Porte logique statique programmable (10), comprenant deux entrées (A, B), une sortie finale (Y), une ligne de tension haute (Vdd), une ligne de tension basse (Vo), un étage logique (12) présentant une sortie intermédiaire (C), et un étage (14) de suivi ou d'inversion de la sortie intermédiaire (C), raccordé à la sortie finale (Y), l'étage logique (12) comprenant une pluralité de transistors (20, 22, 24, 26, 28, 30, 32, 34, 36, 38), chaque transistor (20, 22, 24, 26, 28, 30, 32, 34, 36, 38) comprenant un drain (44), une source (42), une grille avant (46) et une grille arrière (48), au moins un transistor (20, 22, 24, 26, 28, 30, 32, 34, 36, 38) étant un transistor ambipolaire, adapté pour changer de polarisation en fonction de la tension appliquée sur sa grille arrière (48), caractérisé en l'étage logique (12) comprend : deux transistors hauts en série (24, 26), ambipolaires, la source d'un premier transistor haut en série (24) étant connectée électriquement à la ligne de tension haute (Vdd), le drain du deuxième transistor haut en série (26) étant connecté électriquement à la sortie intermédiaire (C), la grille avant d'un (24) des transistors hauts en série (24, 26) étant connectée électriquement à la première entrée (A), la grille avant de l'autre transistor haut en série (26) étant connectée électriquement à la deuxième entrée (B), les deux transistors haut en série (24, 26) étant connectés électriquement l'un à l'autre à un point de connexion (52) ; et deux transistors XOR (20, 22) ambipolaires, dont : o un premier transistor XOR (20), dont la source est connectée électriquement à la ligne de tension basse (Vo), le drain est connecté électriquement au point de connexion (52) des transistors hauts en série (24, 26) et la grille avant est connectée électriquement à la première entrée (A) ; et o un deuxième transistor XOR (22), dont la source est connectée électriquement à la première entrée (A), le drain est connecté électriquement à la sortie intermédiaire (C) et la grille avant est connectée électriquement à la deuxième entrée (B) ; la grille arrière de chaque transistor ambipolaire (20, 22, 24, 26) étant connectée électriquement à un dispositif de commande (50). 2.- Porte logique programmable (10) selon la revendication 1, caractérisé en ce que l'étage logique (12) comprend en outre : 35 - deux transistors bas ambipolaires (28, 30), en parallèle, la source de chaque transistor bas (28, 30) étant connectée électriquement à ligne de tension basse 20 25 30(Vo), le drain de chaque transistor bas (28, 30) étant connecté électriquement à la sortie intermédiaire (C), la grille avant d'un premier transistor bas (28) étant connectée électriquement à la première entrée (A), et la grille avant du deuxième transistor bas (30) étant connectée électriquement à la deuxième entrée (B) ; et deux transistors hauts en parallèle (32, 34), la source de chaque transistor haut en parallèle (32, 34) étant connectée électriquement à la ligne de tension haute (Vdd) et le drain de chaque transistor haut en parallèle (32, 34) étant connecté électriquement à la sortie intermédiaire (C), la grille avant d'un premier transistor haut en parallèle (32) étant connectée électriquement à la première entrée (A), la grille avant du deuxième transistor haut en parallèle (34) étant connectée électriquement à la deuxième entrée (B), le deuxième transistor haut en parallèle (34) étant ambipolaire ; la grille arrière de chaque transistor ambipolaire (28, 30, 34) étant connectée 15 électriquement au dispositif de commande (50). 3.- Porte logique programmable (10) selon la revendication 1 ou 2, caractérisée en ce que l'étage de suivi ou d'inversion (14) comprend deux transistors d'inversion de tension ambipolaires (36, 38), la grille avant de chaque transistor d'inversion de tension (36, 38) étant connectée électriquement à la sortie intermédiaire (C), le drain de chaque 20 transistor de d'inversion de tension (36, 38) étant connecté électriquement à la sortie finale (Y), la grille arrière de chaque transistor d'inversion de tension (36, 38) étant connectée électriquement au dispositif de commande (50), la source d'un premier transistor d'inversion de tension (36) étant connectée électriquement à la ligne de tension basse (Vo), et la source du deuxième transistor d'inversion de tension (38) étant 25 connectée la ligne de tension haute (Vdd). 4.- Porte logique programmable (10) selon l'une quelconque des revendications précédentes, caractérisée en ce que le premier transistor haut en parallèle (32) est un transistor ambipolaire. 5.- Equipement électronique comprenant au moins une porte logique 30 programmable (10) selon l'une quelconque des revendications précédentes. 10