Brevet FR2969375A1 — publié le 20120622

STRUCTURE D'INTERCONNEXION POUR CIRCUIT INTEGRE La présente invention concerne un procédé de fabrication d'un circuit intégré comprenant une structure 5 d'interconnexion, et un circuit intégré fabriqué selon ce procédé. Les structures d'interconnexion comprennent des lignes conductrices et des vias conducteurs connectant les lignes conductrices et traversant un matériau 10 diélectrique. L'aluminium ou le cuivre sont conventionnellement utilisés afin de former des lignes et des vias conducteurs. Le cuivre remplace de plus en plus l'aluminium en raison de sa meilleure résistance à l'électromigration et de sa conductivité plus élevée, qui 15 permettent d'utiliser des lignes et des vias conducteurs plus petits et de réduire la consommation électrique. Les figures lA à 1C sont des vues en coupe d'un circuit intégré illustrant différentes étapes de la fabrication d'une structure d'interconnexion Il 20 conventionnelle. Sur la figure 1A la structure d'interconnexion Il comprend, de bas en haut, une base L0, une couche d'arrêt de gravure S0, une première couche diélectrique Dl, une couche d'arrêt de gravure S1, une seconde couche diélectrique D2, et une couche de masque 25 M2. Le circuit intégré comprend également une ligne conductrice F1 (illustrée en coupe latérale) et une ligne conductrice F1' (illustrée en coupe longitudinale) réalisées dans un premier matériau conducteur Cl, 30 implantées dans la couche diélectrique Dl, et dont les fonds et les côtés sont entourés de barrières de diffusion B1, B1'. A l'étape illustrée sur la figure 1A, deux ouvertures à motifs P2, P2' ont été pratiquées dans la couche de masque M2. Les ouvertures à motifs P2, P2' 35 présentent une erreur d'alignement E1 (illustrée depuis le centre de l'emplacement désiré vers le centre de l'emplacement effectif) par rapport aux lignes F1, F1', par exemple en raison de limitations photolithographiques. Lors des étapes illustrées sur la figure 1B, deux orifices H2, H2' sont pratiqués dans la couche diélectrique D2, à travers les ouvertures P2, P2' du masque M2. Typiquement, le matériau diélectrique D2 est d'abord gravé (indiqué par des flèches) en utilisant un premier réactif chimique jusqu'à atteindre la couche d'arrêt de gravure S1, puis un second réactif chimique est utilisé pour graver la couche d'arrêt de gravure S1 pour atteindre les lignes conductrices F1, Fi' sous-jacentes. Une étape appelée "overetch" (surgravure) est souvent effectuée afin d'assurer qu'aucun résidu ne reste sur les surfaces supérieures des lignes conductrices. En raison de l'erreur d'alignement El, la couche diélectrique Dl sous-jacente à côté de la ligne conductrice F1 est également gravée alors que les lignes conductrices sont en cours de surgravure, créant une région de gravure latérale E2 dans le matériau diélectrique. Lors des étapes illustrées sur la figure 1C, les barrières de diffusion B2, B2' sont déposées sur les parois latérales et les fonds des orifices H2, H2'. En raison de la grande profondeur et de la petite taille de la région de gravure latérale E2, une barrière de diffusion B2" fine ou non existante est déposée sur les parois de la région de gravure latérale E2. Les barrières B2, B2', B2" sont ensuite généralement recouvertes d'une couche "seed" (souche) d'un matériau conducteur (non illustrée), puis les orifices H2, H2' sont remplis d'un matériau conducteur C2 afin de former des vias conducteurs F2, F2' en contact électrique avec les lignes F1, F1' aux contacts N1, Ni'. La barrière B2" peut en outre provoquer une mauvaise adhérence de la couche "seed" dans la région de gravure latérale E2, ce qui conduit à un mauvais remplissage du matériau conducteur C2 dans la région de gravure latérale E2, créant un vide E3. De plus, la barrière B2" permet au matériau conducteur de se diffuser depuis le via F2 vers le matériau diélectrique Dl, de telle sorte qu'une fuite de ligne à ligne peut se produire, créant un échec d'essai TDDB (Time Dependent Dielectric Breakdown, rupture diélectrique en fonction du temps). De plus, une distance critique CD entre les lignes F1, F1' n'est pas atteinte en raison de la région de gravure latérale E2. Par conséquent, un champ électrique entre les lignes F1, F1' peut augmenter, également avec une possibilité augmentée de rupture. De plus, le contact N1 entre la ligne F1 et le via F2 est plus petit que souhaité, ce qui provoque une densité de courant local plus élevée, qui peut conduire à un taux d'électromigration accru et une formation précoce d'un autre vide, de telle sorte que la ligne Fl ne sera plus connectée au via F2. Il peut par conséquent être souhaité de prévoir un procédé alternatif de fabrication d'un circuit intégré comprenant une structure d'interconnexion. Des modes de réalisation de l'invention concernent un procédé de fabrication d'une structure d'interconnexion d'un circuit intégré, comprenant les étapes consistant à former un premier élément conducteur dans une première couche diélectrique ; déposer une première couche d'arrêt de gravure au-dessus du premier élément conducteur et de la première couche diélectrique ; former une ouverture dans la première couche d'arrêt de gravure au-dessus du premier élément conducteur, pour former une première zone de connexion ; déposer une seconde couche diélectrique au-dessus de la couche d'arrêt de gravure et au-dessus du premier élément conducteur dans la zone de connexion ; graver la seconde couche diélectrique pour former au moins un orifice qui est au moins partiellement aligné avec la zone de connexion ; et remplir l'orifice avec un matériau conducteur pour former un second élément conducteur en contact électrique avec le premier élément conducteur. Selon un mode de réalisation, le procédé comprend également les étapes consistant à déposer une seconde couche d'arrêt de gravure au-dessus de la première couche d'arrêt de gravure et au-dessus du premier élément conducteur dans la zone de connexion ; déposer la seconde couche diélectrique au-dessus de la seconde couche d'arrêt de gravure ; et graver la seconde couche d'arrêt de gravure au fond de l'orifice formé dans la seconde couche diélectrique. Selon un mode de réalisation, le procédé comprend en outre, après la formation d'une ouverture dans la première couche d'arrêt de gravure au-dessus du premier élément conducteur, l'étape consistant à former une interface conductrice sur le premier élément conducteur. Selon un mode de réalisation, l'interface conductrice est formée par dépôt sélectif. Selon un mode de réalisation, le procédé comprend en outre, après la formation d'une ouverture dans la première couche d'arrêt de gravure au-dessus du premier élément conducteur, l'étape consistant à former un évidement dans le premier élément conducteur. Selon un mode de réalisation, le procédé comprend l'étape consistant à former des barrières de diffusion autour du premier et du second éléments conducteurs. Selon un mode de réalisation, la première et la seconde couches d'arrêt de gravure sont choisies dans le groupe comprenant le nitrure de silicium, le carbure de silicium, l'oxyde de silicium carbone, et le carbonitrure de silicium ; les barrières de diffusion sont choisies dans le groupe comprenant le titane, le nitrure de titane, le tantale, et le nitrure de tungstène ; les interfaces conductrices sont choisies dans le groupe comprenant le tungsten phosphore et le cobalt ; le premier et le second matériaux conducteurs sont choisis dans le groupe comprenant l'aluminium, les alliages d'aluminium, le cuivre, les alliages de cuivre, le tantale, le tungstène, et le titane ; et le premier et le second matériaux diélectriques sont choisis dans le groupe comprenant l'oxycarbure de silicium, le dioxyde de silicium, un diélectrique à faible k, le verre organosilicate, et un matériau appelé "polyarene ether". Des modes de réalisation de l'invention concernant également un circuit intégré, comprenant un premier élément conducteur implanté dans une première couche diélectrique ; une première couche d'arrêt de gravure s'étendant au-dessus du premier élément conducteur et de la première couche diélectrique, la première couche d'arrêt de gravure comprenant une ouverture dans une zone de connexion ; et un second élément conducteur implanté dans une seconde couche diélectrique au-dessus de la première couche d'arrêt de gravure, le second élément conducteur en contact électrique avec le premier élément conducteur dans une première région de la zone de connexion et en contact horizontal avec la première couche d'arrêt de gravure dans une région en dehors de la zone de connexion. Selon un mode de réalisation, le circuit intégré comprend en outre une seconde couche d'arrêt de gravure s'étendant au-dessus de la première couche d'arrêt de gravure en dehors de la zone de connexion, et s'étendant au-dessus du premier élément conducteur dans une seconde région de la zone de connexion, la seconde couche diélectrique étant formée au-dessus de la seconde couche d'arrêt de gravure. Selon un mode de réalisation, le circuit intégré comprend en outre une interface conductrice s'étendant sur le premier élément conducteur dans l'ouverture. Selon un mode de réalisation, le premier élément conducteur comprend un évidement. Selon un mode de réalisation, les parois latérales et les fonds du premier et du second éléments conducteurs 10 sont recouverts de barrières de diffusions. Des modes de réalisation de l'invention concernent également un dispositif comprenant un circuit intégré selon l'invention. Des modes de réalisations de la présente invention 15 vont maintenant être décrits à titre non limitatif, en relation avec les figures jointes parmi lesquelles : - Les figures lA à 1C illustrent des étapes de fabrication d'une structure d'interconnexion conventionnelle dans un circuit intégré ; 20 - Les figures 2A à 2K illustrent des étapes de fabrication d'une structure d'interconnexion selon un mode de réalisation de l'invention ; - La figure 3 illustre une structure d'interconnexion fabriquée selon le procédé illustré sur les figures 2A à 25 2K ; - Les figures 4A, 4B illustrent des alternatives d'une structure d'interconnexion selon des modes de réalisation de l'invention ; - La figure 5 illustre une autre structure 30 d'interconnexion selon un mode de réalisation de l'invention ; La figure 6 illustre une autre structure d'interconnexion selon un mode de réalisation de l'invention ; et - La figure 7 illustre un dispositif comprenant un circuit intégré selon un mode de réalisation de l'invention. Les figures 2A à 2K sont des vues en coupe d'un circuit intégré illustrant différentes étapes de la fabrication d'une structure d'interconnexion I2 selon l'invention. Il est à noter qu'un ou plusieurs éléments sur ces figures peuvent ne pas être à l'échelle, dans un souci de clarté, en particulier en ce qui concerne les épaisseurs. Sur la figure 2A, le circuit intégré comprend, de bas en haut, une base LO, une couche d'arrêt de gravure SO, une couche diélectrique Dl, et une couche de masque M1. La base LO est représentée schématiquement et peut comprendre un diélectrique pré-métal (PMD) et des interconnexions, comme des contacts tungstène, vers un circuit sous-jacent comprenant des éléments transistors (non illustrés) fabriqués sur un substrat de siliciure lors de précédentes étapes de traitement. A l'étape illustrée sur la figure 2A, deux ouvertures à motifs P1, Pl' sont pratiquées dans la couche de masque M1. Le motif des ouvertures Pl, Pl' a été effectué par exemple au moyen de photolithographie conventionnelle. Lors des étapes illustrées sur la figure 2B, deux tranchées Hl, Hl' sont gravées dans le diélectrique Dl dans la région sous-jacente aux ouvertures à motif P1, P1'. L'étape de gravure est réalisée pour une certaine période de temps, par exemple en utilisant un processus de gravure anisotrope. Une barrière de diffusion DB est ensuite déposée sur les fonds et les parois latérales des tranchées H1, H1' afin d'empêcher la diffusion de matériau conducteur. La barrière de diffusion peut être déposée au moyen de dépôt physique par phase vapeur (PVD, Physical Vapor Deposition), et peut être du nitrure de tantale TaN, connu pour présenter d'excellentes performances de barrière contre la diffusion du cuivre et s'intègre relativement facilement dans les procédés de traitement de semi-conducteurs existants. Une couche d'adhésion (non illustrée) peut être déposée sur la barrière de diffusion DB pour faciliter le dépôt d'une couche souche de matériau conducteur. Lors d'une étape illustrée sur la figure 2C, un premier matériau conducteur Cl est déposé sur la barrière de diffusion DB. Le matériau Cl remplit les tranchées H1, Hl' et s'étend sur la couche de masque M1. Le matériau conducteur Cl peut être déposé tout d'abord en déposant une couche souche (non illustrée) d'un matériau conducteur, puis en déposant un matériau conducteur sur la couche souche au moyen d'une galvanoplastie. Lors d'une étape illustrée sur la figure 2D, le matériau conducteur Cl, la barrière de diffusion DB, et la couche de masque M1 sont retirés jusqu'à une certaine profondeur, par exemple au moyen d'un polissage mécano-chimique (CMP, Chemical-Mechanical Polishing). Par conséquent, deux lignes conductrices F1, F1' sont formées dans la couche diélectrique D1, les fonds et les parois latérales des lignes F1, Fi' étant entourés par les barrières de diffusion B1, B1', dérivées de la barrière de diffusion DB initiale. La ligne Fl est illustrée en coupe latérale, et la ligne F1' est illustrée en coupe longitudinale. Lors des étapes illustrées sur la figure 2E, une première couche d'arrêt de gravure S1 couche est déposée sur la surface supérieure du circuit intégré. La couche d'arrêt S1 recouvre ainsi les lignes conductrices F1, Fi' et la couche diélectrique Dl. Les ouvertures 01, 01' sont ensuite pratiquées dans la couche d'arrêt de gravure S1 au-dessus des lignes F1, Fi' pour former les zones de connexion Al, Al'. Dans l'exemple illustré, chaque ouverture présente une pente SPI d'environ 45°. Le degré de la pente peut être ajusté selon le processus de gravure utilisé pour former les ouvertures. La taille et la pente des ouvertures 01, 01' peuvent varier, et seront décrites plus en détails ci-dessous. La couche d'arrêt S1 peut en outre empêcher la diffusion du matériau conducteur Cl. Lors des étapes illustrées sur la figure 2F, les évidements R1, Ri' sont gravés dans les surfaces supérieures des lignes conductrices F1, F1', dans les zones de connexion Al, Al'. La taille des évidements et la pente de leurs parois latérales sont déterminées par la taille et la pente des ouvertures 01, 01' dans la première couche de gravure S1. Les interfaces conductrices Tl, Ti' sont ensuite formées dans les évidements R1, Rl' dans les zones de connexion Al, Al'. Ces interfaces facilitent le contact électrique, et peuvent aussi optionnellement empêcher la diffusion du matériau conducteur Cl. De préférence, ce matériau d'interface conducteur présente une résistance élevée à l'électromigration. Les interfaces Tl, Tl' peuvent être déposées par un procédé de barrière auto-alignée (SAB, Self-Aligned Barrier). Pour de tels procédés, un matériau d'interface conductrice présentant une sélectivité élevée pour le matériau conducteur Cl des lignes F1, Fi' est déposé sur la structure toute entière. Ce matériau réagit seulement ou principalement avec le matériau conducteur Cl dans les zones de connexion Al, Al'. Le dépôt et la réalisation de motifs de la première couche d'arrêt de gravure S1 avant le dépôt des interfaces Ti, Ti' permet également de ne pas avoir de résidus d'interface conductrices (dépôt métallique) sur la couche diélectrique Dl, puisque la couche diélectrique est recouverte par la première couche d'arrêt de gravure. Par conséquent, les fuites de courant de ligne à ligne sont réduites. Une étape de nettoyage peut ensuite être réalisée afin de retirer tout résidu d'interface conductrice sur la couche d'arrêt S1. Lors d'une étape illustrée sur la figure 2G, une seconde couche d'arrêt de gravure S2 est déposée sur la couche d'arrêt de gravure S1 et les interfaces conductrices Tl, Ti' dans les zones de connexion Al, Al' recouvrant les lignes conductrices F1, F1'. La seconde couche d'arrêt de gravure S2 peut être faite avec le même matériau que la première couche d'arrêt de gravure S1. Cette seconde couche d'arrêt de gravure peut également empêcher la diffusion du matériau conducteur Cl depuis les lignes conductrices F1, F1' vers le haut. Lors des étapes illustrées sur la figure 2H, une couche diélectrique D2 est déposée sur la seconde couche d'arrêt de gravure S2, puis une couche de masque M2 est déposée sur le diélectrique D2. Deux ouvertures à motifs P2, P2' sont ensuite pratiquées dans la couche de masque M2. Les ouvertures P2, P2' présentent une erreur d'alignement El' par rapport aux lignes F1, F1' (illustrées depuis le centre de l'emplacement désiré vers le centre de l'emplacement effectif). Cette erreur d'alignement peut apparaître lors de la réalisation de motifs par photolithographie sur les zones P2, P2'. Lors d'une étape illustrée sur la figure 2I, le diélectrique D2 est gravé afin de former les orifices H2, H2'. Le traitement de gravure s'arrête lorsque la seconde couche d'arrêt de gravure S2 est atteinte, en raison de la sélectivité du réactif de gravure pour le diélectrique D2 par rapport à la seconde couche d'arrêt de gravure S2. Lors des étapes illustrées sur la figure 2J, la seconde couche d'arrêt de gravure S2 est gravée et retirée au fond des orifices H2, H2', en raison de la sélectivité du réactif de gravure pour la couche d'arrêt S2 par rapport à la couche d'arrêt S1, ce qui permet de graver la couche d'arrêt S2 malgré les différences de profondeur. Une courte étape de surgravure est ensuite réalisée sur les interfaces conductrices Ti, Ti'. Lors de l'étape de surgravure, la première couche d'arrêt de gravure S1 dans la zone mal alignée au-dessus de la couche diélectrique Dl est également soumise aux réactifs chimiques de gravure. La première couche d'arrêt de gravure S1 peut être légèrement gravée, mais protège la couche diélectrique Di sous-jacente de la gravure, de telle sorte qu'aucune région de gravure latérale E2 telle que celle illustrée sur la figure 1B n'est créée. Lors des étapes illustrées sur la figure 2K, une barrière de diffusion DB est déposée sur les parois latérales et les fonds des orifices H2, H2'. Un second matériau conducteur C2 est ensuite déposé dans les orifices H2, H2'. Le matériau conducteur C2, la barrière de diffusion DB, et la couche de masque M2 sont retirés jusqu'à une certaine profondeur, par exemple au moyen d'un polissage mécano-chimique. Par conséquent, deux vias conducteurs F2, F2' sont formés dans la couche diélectrique D2. Les fonds et les parois latérales des vias conducteurs F2, F2' sont entourés par les barrières de diffusion B2, B2', dérivées de la barrière de diffusion DB initiale. La figure 3 est une vue en coupe de la structure d'interconnexion I2 obtenue selon le procédé décrit ci-dessus. La structure d'interconnexion I2 comprend, de bas en haut : la base L0, les lignes conductrices F1, F1' implantées dans la première couche diélectrique D1 et dont les fonds et les parois latérales sont recouverts par les barrières de diffusion B1, B1', et les vias conducteurs F2, F2' implantés dans la seconde couche diélectrique D2, dont les fonds et les parois latérales sont recouverts par les barrières de diffusion B2, B2', et qui sont en contact électrique avec les lignes F1, FI' aux contacts N2, N2'. Malgré l'erreur d'alignement El' des vias conducteurs, la couche diélectrique Dl ne présente pas de région de gravure latérale, tel qu'indiqué ci-dessus. Par conséquent, la barrière de diffusion B2 empêche la diffusion du matériau conducteur et le matériau conducteur remplit bien le via conducteur F2. De plus, les effets de l'électromigration sont retardés, c'est-à-dire, qu'il y a moins de "dysfonctionnements précoces" du circuit intégré. Cela est le résultat des interfaces conductrices Tl, Tl' entre la ligne conductrice F1 et le via conducteur F2. Les interfaces conductrices présentent des zones plus grandes que les vias F2, F2' et présentent une meilleure résistance à la formation des orifices en raison de l'électromigration aux contacts N2, N2' entre les lignes et les vias. Le via conducteur F2 est par conséquent en contact électrique avec le premier élément conducteur F1 dans une première région de la zone de connexion Al, et en contact horizontal avec la première couche d'arrêt de gravure S1 dans une région en dehors de la zone de connexion Al. La figure 4A illustre une première variante d'une structure d'interconnexion I3 selon l'invention. Similairement à la structure d'interconnexion I2, la structure d'interconnexion I3 comprend la base L0, la couche d'arrêt de gravure S0, une ligne conductrice F3 implantée dans la couche diélectrique Dl et entourée par une barrière de diffusion, et un via conducteur F4 implanté dans la couche diélectrique D2, entouré par une barrière de diffusion, et en contact électrique au contact N3 avec la ligne F3. Une ouverture 03 a été formée dans la première couche d'arrêt de gravure S1, avec une pente SP2 inférieure à la pente SPI, par exemple 30°, afin de former une zone de connexion A3 recouverte d'une interface conductrice T3. La figure 4B illustre une seconde variante d'une structure d'interconnexion I4 selon l'invention. Similairement à la structure d'interconnexion I3, la structure d'interconnexion I4 comprend la base L0, la couche d'arrêt de gravure S0, une ligne conductrice F3' implantée dans la couche diélectrique Dl et entourée par une barrière de diffusion, et un via conducteur F4' implanté dans la couche diélectrique D2, entouré par une barrière de diffusion, et en contact électrique au contact N3' avec la ligne F3'. Une ouverture 03' a été formée dans la première couche d'arrêt de gravure Si, avec une pente SP3 supérieure à la pente SPI, par exemple 60°, afin de former une zone de connexion A3' recouverte par une interface conductrice T3'. Sur les figures 4A et 4B, les ouvertures 03, 03' sont illustrées comme étant approximativement égales aux largeurs des lignes conductrices F3, F3', qui sont supposées être à la plus petite taille possible. Pour la même taille d'ouverture, la pente SP2 la plus faible donne une zone de connexion A3 plus petite, alors que la pente SP3 la plus élevée donne une zone de connexion A3' plus grande. Pour une même erreur d'alignement E4 (illustrée depuis le centre de l'emplacement désiré vers le centre de l'emplacement effectif), la pente SP2 la plus faible donne un contact N3 plus petit entre la ligne conductrice F3 et le via F4, alors que la pente SP3 la plus élevée donne un contact N3' plus grand entre la ligne conductrice F3' et le via F4'. L'homme de l'art comprendra que la taille de l'ouverture et le degré de la pente peuvent être ajustées selon des facteurs tels que la taille caractéristique, la taille souhaitée de la zone de connexion, la taille r souhaitée du contact, l'erreur d'alignement maximal attendu, etc. Par exemple, une pente élevée ou une grande ouverture peuvent être utilisées afin de former une zone de connexion s'étendant sur toute ou presque toute la surface supérieure des lignes conductrices. Afin de déterminer les paramètres optimaux concernant la taille et la pente de l'ouverture pour un procédé donné, les éléments suivants doivent également être pris en compte : - une pente (SP2) plus faible rend la première couche d'arrêt de gravure Si plus sensible à la percée lors de la gravure puisqu'elle est plus fine au centre de l'ouverture. Cela est illustré sur la figure 4A comme la région R2. Dans ce cas, la première couche d'arrêt de gravure peut être retirée lors de la gravure de la seconde couche d'arrêt de gravure ou de l'étape de surgravure, laissant la ligne conductrice sous-jacente exposée au réactif chimique. - une pente (SP3) plus élevée rend la première couche d'arrêt de gravure Si plus sensible à l'erreur d'alignement lors de la réalisation de l'ouverture 03'. Une erreur d'alignement à ce stade peut provoquer le fait que la couche diélectrique Dl ne soit pas entièrement recouverte par la première couche d'arrêt de gravure. Cela est illustré sur la figure 4B comme la région R3. Si l'ouverture 03' est vraiment mal alignée, la première couche d'arrêt de gravure Si ne s'étendra pas au-dessus des côtés supérieurs de la ligne conductrice. La couche diélectrique Dl est ensuite recouverte uniquement par la seconde couche d'arrêt de gravure S2 à proximité de la ligne conductrice F3. Lorsque la seconde couche d'arrêt de gravure S2 est gravée, les réactifs chimiques de gravure atteignent le matériau diélectrique, créant éventuellement une région de gravure latérale. Par conséquent, la taille bidimensionnelle de la zone de connexion peut varier selon divers facteurs, tels que la largeur et l'orientation de la ligne conductrice sous-jacente (ou du via). Par conséquent, l'expression "zone de connexion" se réfère à une zone formée dans la couche d'arrêt Si dans une ouverture au-dessus du ou des éléments conducteurs avant la gravure des orifices dans le second matériau diélectrique D2. Il doit être noté que si la seconde couche d'arrêt de gravure S2 est un matériau diélectrique inter-métal, tel que le SiCN, la diffusion "vers le haut" du matériau conducteur Cl sous-jacent des lignes conductrices est empêchée. Par conséquent, lors de la gravure, la seconde couche d'arrêt de gravure S2 n'est traversée que dans les zones qui doivent former les vias conducteurs. Donc le reste des surfaces supérieures des lignes conductrices restent recouvertes par cette seconde couche d'arrêt de gravure, qui empêche la diffusion du matériau conducteur. Il doit également être noté que les évidements dans les lignes conductrices peuvent être omis. Par exemple, leur présence et/ou leur profondeur peuvent dépendre du procédé de gravure des vias sus-jacents. Il peut par exemple être souhaité de prévoir un contact plus grand entre une ligne et un via. Dans ce cas, l'évidement peut être plus profond. S'il n'y a pas d'évidement, le contact est plus petit, et la résistance est augmentée. Ces variantes sont illustrées sur la figure 5, qui représente une vue en coupe d'une quatrième structure d'interconnexion I5 selon l'invention. La structure d'interconnexion I5 comprend, de bas en haut, la base L0, deux lignes conductrices F5, F5' implantées dans une couche diélectrique Dl et dont les fonds et les parois latérales sont recouverts de barrières de diffusion, et deux vias conducteurs F6, F6' implantés dans une seconde couche diélectrique D2 et dont les fonds et les parois latérales sont recouverts de barrières de diffusion. Les ouvertures qui ont été pratiquées dans la première couche d'arrêt de gravure présentent ici des pentes perpendiculaires. Aucun évidement n'a été pratiqué dans les lignes conductrices F5, F5', et aucune barrière de diffusion n'a été formée dans les ouvertures puisque la seconde couche d'arrêt de gravure S2 suffit à empêcher la diffusion du matériau conducteur des lignes F5, F5'. La surface supérieure de la seconde couche d'arrêt de gravure S2 est planaire. La seconde couche d'arrêt de gravure S2 ne suit pas la topographie de la première couche d'arrêt de gravure S1 sous-jacente. La figure 6 représente une vue en coupe d'une cinquième structure d'interconnexion I6 selon l'invention. Dans cette variante, les interfaces conductrices formées dans les ouvertures de la première couche d'arrêt de gravure (zones de connexion) suffisent à elles seules à empêcher la diffusion du matériau conducteur Cl vers le haut depuis les lignes conductrices et la seconde couche d'arrêt de gravure S2 peut ainsi être omise. La figure 6 représente par conséquent, de bas en haut, la base L0, deux lignes conductrices F7, F7' implantées dans une couche diélectrique Dl et dont les fonds et les parois latérales sont recouverts de barrières de diffusion, et deux vias conducteurs F8, F8' implantés dans une seconde couche diélectrique D2 et dont les fonds et les parois latérales sont recouverts de barrières de diffusion. La première couche d'arrêt de gravure S1 est déposée sur les lignes conductrices F7, F7' et la couche diélectrique D1. Les ouvertures sont ensuite pratiquées dans la première couche d'arrêt de gravure dans les zones de connexion. Les interfaces conductrices T7, T7' sont déposées dans les zones de connexion, puis une couche diélectrique D2 est déposée sur le dessus de la première couche d'arrêt de gravure Sr et les interfaces conductrices T7, T7' dans les ouvertures de la couche d'arrêt de gravure. Puis, les orifices sont gravés dans la couche diélectrique D2 jusqu'à atteindre les zones de connexion. En cas d'erreur d'alignement, les orifices atteignent la première couche d'arrêt de gravure et s'y arrêtent. Aucune étape de gravure de la première couche d'arrêt de gravure n'est ensuite réalisée. Les vias conducteurs F8, F8' sont ensuite formés tel que décrit précédemment afin de former une structure d'interconnexion. Alternativement, le matériau conducteur utilisé pour les lignes et les vias conducteurs peuvent ne pas nécessiter de barrières de diffusion sur le fond, les parois latérales, et/ou le dessus des lignes et des vias. Dans ce cas les barrières de diffusion peuvent être omises, et la seconde couche d'arrêt de gravure peut être présente ou non. Tel qu'illustré sur la figure 7, des modes de réalisation de l'invention concernent également un dispositif DV comprenant un circuit intégré IC fabriqué selon l'un des procédés décrits ci-dessus. Un tel dispositif peut être un microprocesseur, un objet portable, une étiquette électronique, etc. Il doit en outre être noté que même si un procédé de formation d'un seul élément conducteur à la fois (procédé "Damascène"), par exemple les vias conducteurs, a été illustré sur les figures, le procédé selon l'invention peut également être appliqué à d'autres procédés de formation d'éléments conducteurs, en particulier à un autre procédé de "Damascène double" dans lequel les lignes et les vias conducteurs sont formés en une seule fois. Il doit en outre être noté que la méthode des 35 barrières auto-alignées n'est pas la seule façon de former les barrières de diffusion sur le dessus des lignes conductrices. D'autres procédés permettant de recouvrir des lignes conductrices peuvent être utilisés, tels que le procédé de modification de la surface du cuivre connue sous le nom de nitrure silicium cuivre (CuSixNy), dans lequel le matériau cuivre de l'élément réagit avec les réactifs de siliciure et de nitrure. Il doit être noté en outre que si la première couche d'arrêt de gravure et la seconde couche d'arrêt de gravure sont faites de matériaux différents, il peut être envisagé de les choisir en fonction des sélectivités de gravure. Par exemple, il peut être souhaité d'avoir une première couche d'arrêt de gravure qui prenne plus de temps (i.e. est plus difficile à graver) que la seconde couche d'arrêt de gravure. De cette façon, alors que l'étape de surgravure des lignes conductrices est en cours de réalisation, la première couche d'arrêt de gravure résiste au traitement par gravure. Alternativement, elles peuvent être choisies de telle sorte que le réactif chimique de gravure de la seconde couche d'arrêt de gravure est inefficace sur la première couche d'arrêt de gravure. De cette façon, la gravure perce la seconde couche d'arrêt de gravure au-dessus des lignes conductrices, mais ne diminue pas et ne perce pas la première couche d'arrêt de gravure, qui est présente seulement dans les zones où la gravure n'est pas souhaitée (c'est-à-dire sur la couche diélectrique). Enfin, les épaisseurs des couches d'arrêt de gravure peuvent varier. Par exemple, la première couche d'arrêt de gravure peut être plus épaisse que la seconde couche d'arrêt de gravure, de telle sorte qu'elle est plus longue à graver lors de l'étape de surgravure réalisée sur les lignes conductrices. Dans certains modes de réalisation les matériaux 35 diélectriques utilisés pour les couches diélectriques peuvent comprendre un diélectrique à base d'oxyde de silicium, tel que l'oxycarbure de siliciure SiOC ou peut être par exemple du dioxyde de silicium SiO2, une couche diélectrique à faible k tel que des verres organosilicate OSG, un matériau appelé "polyarene ether" (SiLK), etc. L'épaisseur des couches diélectriques peut être de 300 nm ou davantage. Les couches d'arrêt de gravure peuvent par exemple être en nitrure de silicium SiN, en carbure de silicium SiC, en oxyde de silicium carbone SiCO, en carbonitrure de silicium SiCN et présenter une épaisseur comprise entre 5 et 20 nm. Les interfaces conductrices Tl, Tl', T3, T3', T7, T7' peuvent présenter une épaisseur comprise entre environ 5 et 30 nm. De tels matériaux d'interfaces peuvent être appliqués en utilisant des techniques bien connues telles que le dépôt chimique en phase vapeur assisté par plasma (PECVD), le dépôt de couches atomiques (ALD), le dépôt chimique en phase vapeur (CVD), ou des techniques de pulvérisation cathodique, d'évaporation ou de galvanoplastie. Les interfaces conductrices peuvent par exemple être en cobalt tungstène phosphore CoWP déposé en utilisant un procédé de barrières auto-alignées, ou en cobalt Co déposé en utilisant le dépôt chimique par phase vapeur. Le matériau conducteur utilisé pour former les lignes ou les vias conducteurs peut être de l'aluminium, des alliages d'aluminium, du cuivre, des alliages de cuivre, du tantale, du tungstène, du titane ou tout autre métal typiquement employé dans la formation de dispositifs microélectroniques. Le métal peut être appliqué en utilisant des techniques telles que le dépôt en phase vapeur, la pulvérisation cathodique, l'évaporation, etc. REVENDICATIONS1. Procédé de fabrication d'une structure d'interconnexion d'un circuit intégré, comprenant les 5 étapes consistant à : - former un premier élément conducteur (F1, F1', F3, F3', F5, F5', F7, F7') dans une première couche diélectrique (Dl) ; - déposer une première couche d'arrêt de gravure 10 (Sl) au-dessus du premier élément conducteur et de la première couche diélectrique ; - former une ouverture (01, 01', 03, 03') dans la première couche d'arrêt de gravure au-dessus du premier élément conducteur, pour former une première zone de 15 connexion (Al, Al', A3, A3') ; - déposer une seconde couche diélectrique (D2) au-dessus de la couche d'arrêt de gravure et au-dessus du premier élément conducteur dans la zone de connexion ; - graver la seconde couche diélectrique pour former au 20 moins un orifice (H2, H2') qui est au moins partiellement aligné avec la zone de connexion ; et - remplir l'orifice avec un matériau conducteur (C2) pour former un second élément conducteur (F2, F2', F4, F4', F6, F6', F8, F8') en contact électrique avec le 25 premier élément conducteur (Fl, F1', F3, F3', F5, F5', F7, F7'). 2. Procédé selon la revendication 1, comprenant également les étapes consistant à : 30 - déposer une seconde couche d'arrêt de gravure (S2) au-dessus de la première couche d'arrêt de gravure (Sl) et au-dessus du premier élément conducteur (Fl, F1', F3, F3', F5, F5', F7, F7') dans la zone de connexion (Al, Al', A3, A3') 20- déposer la seconde couche diélectrique (D2) au-dessus de la seconde couche d'arrêt de gravure ; et graver la seconde couche d'arrêt de gravure au fond de l'orifice (H2, H2') formé dans la seconde couche 5 diélectrique (D2). 3. Procédé selon l'une des revendications 1 ou 2, comprenant en outre, après la formation d'une ouverture (01, 01', 03, 03') dans la première couche d'arrêt de 10 gravure (Si) au-dessus du premier élément conducteur (F1, F1', F3, F3', F7, F7'), l'étape consistant à former une interface conductrice (Ti, Tl' , T3, T3', T7, T7') sur le premier élément conducteur. 15 4. Procédé selon la revendication 3, dans lequel l'interface conductrice (Tl, Ti', T3, T3', T7, T7') est formée par dépôt sélectif. 5. Procédé selon l'une des revendications 1 à 4, 20 comprenant en outre, après la formation d'une ouverture (01, O1', 03, 03') dans la première couche d'arrêt de gravure (Si) au-dessus du premier élément conducteur (F1, F1', F3, F3', F7, F7'), l'étape consistant à former un évidement (R1, Rl') dans le premier élément conducteur 25 (F1, F1', F3, F3', F7, F7'). 6. Procédé selon l'une des revendications 1 à 5, comprenant l'étape consistant à former des barrières de diffusion (B1, B1', B2, B2') autour du premier (F1, F1', 30 F3, F3', F5, F5', F7, F7') et du second (F2, F2', F4, F4', F6, F6', F8, F8') éléments conducteurs. 7. Procédé selon la revendication 6, dans lequel : - la première et la seconde couches d'arrêt de gravure 35 (Sl, S2) sont choisies dans le groupe comprenant le nitrure de silicium (SiN), le carbure de silicium (SiC), l'oxyde de silicium carbone (SiCO), et le carbonitrure de silicium (SiCN) ; - Les barrières de diffusion (B1, B1', B2, B2') sont choisies dans le groupe comprenant le titane (Ti), le nitrure de titane (TiN), le tantale (Ta), et le nitrure de tungstène (WN) ; - les interfaces conductrices (Ti, Ti', T3, T3', T7, T7') sont choisies dans le groupe comprenant le tungsten 10 phosphore (CoWP) et le cobalt (Co) ; - le premier et le second matériaux conducteurs (Cl, C2) sont choisis dans le groupe comprenant l'aluminium, les alliages d'aluminium, le cuivre, les alliages de cuivre, le tantale, le tungstène, et le titane ; et 15 - le premier et le second matériaux diélectriques (D1, D2) sont choisis dans le groupe comprenant l'oxycarbure de silicium (SiOC), le dioxyde de silicium (SiO2), un diélectrique à faible k, le verre organosilicate (OSG), et un matériau appelé "polyarene ether" (SiLK). 20 8. Circuit intégré, comprenant : - un premier élément conducteur (F1, F1', F3, F3', F5, F5', F7, F7') implanté dans une première couche diélectrique (Dl) ; 25 - une première couche d'arrêt de gravure (Sl) s'étendant au-dessus du premier élément conducteur et de la première couche diélectrique, la première couche d'arrêt de gravure comprenant une ouverture (01, 01', 03, 03') dans une zone de connexion (Al, Al', A3, A3') ; et 30 - un second élément conducteur (F2, F2', F4, F4', F6, F6', F8, F8') implanté dans une seconde couche diélectrique (D2) au-dessus de la première couche d'arrêt de gravure, le second élément conducteur en contact électrique avec le premier élément conducteur dans une 35 première région de la zone de connexion et en contact horizontal avec la première couche d'arrêt de gravure dans une région en dehors de la zone de connexion. 9. Circuit intégré selon la revendication 8, comprenant en outre une seconde couche d'arrêt de gravure (S2) s'étendant au-dessus de la première couche d'arrêt de gravure (Sl) en dehors de la zone de connexion, et s'étendant au-dessus du premier élément conducteur (F1, F1', F3, F3', F5, F5') dans une seconde région de la zone de connexion (Al, Al', A3, A3'), la seconde couche diélectrique (D2) étant formée au-dessus de la seconde couche d'arrêt de gravure. 10. Circuit intégré selon l'une des revendications 8 ou 9, comprenant en outre, une interface conductrice (Tl, Ti', T3, T3', T7, T7') s'étendant sur le premier élément conducteur (F1, F1', F3, F3', F5, F5') dans l'ouverture (01, 01', 03, 03'). 11. Circuit intégré selon l'une des revendications 8 à 10, dans lequel le premier élément conducteur (F1, F1', F3, F3', F7, F7') comprend un évidement (Rl, R1'). 12. Circuit intégré selon l'une des revendications 8 à 11, dans lequel les parois latérales et les fonds du premier (F1, F1', F3, F3', F5, F5', F7, F7') et du second (F2, F2', F4, F4', F6, F6', F8, F8') éléments conducteurs sont recouverts de barrières de diffusions (B1, B1', B2, B2') . 13. Dispositif comprenant un circuit intégré selon l'une des revendications 8 à 12.