Brevet FR2968834A1 — publié le 20120615

B10-4263FR 1 Procédé de réalisation de structures intégrées tridimensionnelles L'invention concerne les circuits intégrés et plus particulièrement les assemblages de deux circuits intégrés réalisés indépendamment, de façon à réaliser des structures tridimensionnelles intégrées. Les structures intégrées tridimensionnelles comprennent généralement au moins deux circuits intégrés fabriqués indépendamment puis liés l'un à l'autre par un ensemble de liaisons électriques disposées entre les deux circuits intégrés. Lors de la fabrication de ces assemblages, des liaisons traversantes électriquement conductrices (connues également sous la dénomination anglo-saxonne TSV : « Through Silicon Via ») peuvent également être réalisées au sein d'au moins l'un des circuits intégrés. Ainsi, lors de la fabrication d'un assemblage de la face avant d'un circuit intégré contre la face arrière d'un autre circuit intégré, dit « face to back », les liaisons traversantes relient électriquement les lignes métalliques du réseau d'interconnexion (« BEOL » : Back End Of Line) d'un circuit intégré et les éléments de connexion électrique disposés entre les deux circuits intégrés, par exemple des piliers de cuivre. Dans le cas d'un assemblage dit « face to face », c'est-à-dire de la face avant d'un circuit intégré contre la face avant d'un autre circuit intégré, les liaisons traversantes permettent de relier le réseau d'interconnexion de l'un des circuits intégrés à sa face arrière en vue d'un couplage électrique avec un circuit imprimé ou un boîtier (packaging), selon un procédé bien connu de l'homme du métier sous le nom de « flip chip ». Afin de réaliser ces liaisons traversantes, les substrats de silicium des circuits intégrés sont généralement amincis. Des étapes de polissage mécanique et mécano chimique sont mises en oeuvre afin d'amincir les substrats d'une épaisseur initiale par exemple de l'ordre de 700 micromètres jusqu'à une épaisseur finale de l'ordre de la centaine de micromètres. De manière classique, lors de la fabrication d'un assemblage dit « face to face », plusieurs circuits intégrés déjà découpés sont assemblés sur plusieurs circuits intégrés réalisés au sein d'une plaque semi conductrice. Afin d'amincir cette plaque semi-conductrice, un substrat formant une poignée de maintien, couramment appelé « carrier » en langue anglaise, est collé sur la face arrière des circuits intégrés découpés. Un assemblage classique utilisant un substrat formant une poignée de maintien a été représenté sur la figure 1. Sur cette figure, on a représenté de manière schématique un assemblage de deux premiers circuits intégrés IC1 d'une plaque semi conductrice, sur la face avant desquels des circuits intégrés IC2 ont été assemblés. Des composants, par exemple des transistors TR ont été réalisés au sein des substrats des circuits intégrés IC1 et IC2. Un réseau d'interconnexion entre les composants des circuits intégrés communément désigné sous le vocable anglo-saxon « Back End Of Line » (« BEOL ») a été réalisé entre les composants des circuits intégrés. Ce réseau comprend de manière classique des lignes métalliques LM et ainsi qu'un ensemble de liaisons traversantes (ou vias). Des éléments de connexion électrique entre les circuits intégrés IC1 et IC2 comprennent de manière classique des piliers de cuivre PCU soudés au moyen d'un alliage à basse température de fusion SAC. Les piliers de cuivres PCU sont obtenus au moyen d'un dépôt électrochimique sur une couche d'accroche et barrière UBM. Cette couche UBM forme l'ensemble appelé par l'homme du métier en langue anglaise « Under Bump Metallisation ». Une première couche de résine WLUF est ensuite déposée sur les circuits IC2 avant leur singularisation et leur assemblage avec les circuits intégrés ICI. Cette couche de résine est couramment désignée sous le vocable anglo-saxon de « Wafer Level Under-Fill ». Afin de combler les espaces latéraux entre les circuits intégrés IC2 après leur assemblage avec les circuits intégrés ICl, une couche de résine RES est déposée de manière à encapsuler les circuits intégrés IC2. Une couche de colle CO est ensuite déposée sur la résine RES et les circuits intégrés IC2 après une étape d'aplanissement de la résine RES afin de coller un substrat formant une poignée de maintien PM. Le substrat des circuits intégrés ICl est aminci de manière à pouvoir former des liaisons traversantes TSV débouchant sur la face arrière des circuits intégrés ICl. Les liaisons traversantes TSV relient électriquement des lignes métalliques LM à des piliers de cuivres PCU2 apte à raccorder les assemblages de circuits intégrés à des circuits imprimés ou à des boîtiers (packaging), par exemple lors d'assemblages « flip chip ». Le collage du substrat formant une poignée de maintien présente notamment pour inconvénient de rajouter un certain nombre d'étapes lors de la fabrication des assemblages de circuits intégrés. En outre, au dessus d'une température de l'ordre de 200°C, la couche de colle CO ne solidarise plus la poignée de maintien à l'assemblage. Les dépôts des différentes couches nécessaires par exemple à la fabrication des liaisons traversantes, normalement réalisés sous des températures de l'ordre de 400°C, ne sont donc pas réalisés dans des conditions favorables (puisque la température est de 200°C seulement) et peuvent donc présenter des problèmes de continuité et de conformité. Selon un mode de mise en oeuvre, il est proposé de simplifier la réalisation de structures intégrées tridimensionnelles. Selon un aspect, il est proposé un procédé de réalisation de structures intégrées tridimensionnelles comprenant : a) un assemblage sur plusieurs premiers circuits intégrés réalisés au sein d'une plaque semi-conductrice de plusieurs deuxièmes circuits intégrés ; b) un dépôt d'une couche de résine encapsulant les deuxièmes circuits intégrés et comblant les espaces latéraux entre les deuxièmes circuits intégrés ; c) un amincissement des substrats des premiers ou des deuxièmes circuits intégrés en utilisant comme poignée de maintien la couche de résine ou le substrat des premiers circuits intégrés ; d) une réalisation d'au moins une liaison traversante électriquement conductrice dans le substrat de chaque circuit intégré aminci ; et e) une découpe des assemblages des premiers et deuxièmes circuits intégrés de manière à former les structures intégrées tridimensionnelles. Ainsi, en utilisant comme poignée de maintien la couche de résine ou le substrat des premiers circuits intégrés, il n'est pas nécessaire de coller un substrat supplémentaire formant une poignée de maintien. On peut amincir le substrat des premiers circuits intégrés en utilisant comme poignée de maintien la couche de résine. En variante, on peut amincir le substrat des deuxièmes circuits intégrés en utilisant comme poignée de maintien le substrat des premiers circuits intégrés. Avantageusement, on peut répéter au moins une fois les étapes a) à e) pour l'assemblage des structures intégrées tridimensionnelles obtenues à l'étape e) sur une plaque semi-conductrice contenant plusieurs circuits intégrés supplémentaires, lesdites structures intégrées tridimensionnelles formant lesdits deuxièmes circuits intégrés. D'autres avantages et caractéristiques de l'invention apparaîtront à l'étude de la description détaillée de modes de mise en oeuvre, pris à titre d'exemples non limitatifs et illustrés par les dessins annexés sur lesquels - la figure 1, déjà décrite, illustre schématiquement un assemblage de circuits intégrés selon l'art antérieur, et - les figures 2 à 10 illustrent différents modes de mise en oeuvre de l'invention. Sur la figure 2, on a représenté des circuits intégrés ICI réalisés au sein d'une plaque semi-conductrice formant un substrat de silicium SUB. Les circuits intégrés ICI comprennent de manière classique des transistors TR et des lignes métalliques LM d'un réseau d'interconnexion (« BEOL »). Les circuits intégrés IC1 sont destinés à être assemblés avec des circuits intégrés IC2 qui comportent également des transistors TR et des lignes métalliques LM d'un réseau d'interconnexions. Afin de relier électriquement les circuits intégrés ICI et IC2 dans un assemblage « face to face », des piliers de cuivre PCU ont été réalisés sur les faces avant des circuits intégrés IC1 et IC2. Les piliers de cuivre PCU on été réalisés par exemple au moyen d'un dépôt électrochimique sur une couche d'accroche et barrière UBM. Les piliers de cuivre PCU des circuits intégrés IC2 sont recouverts d'une couche d'un alliage à basse température de fusion SAC. Une couche de résine WLUF a également été déposée sur les circuits intégrés IC2 afin de combler l'espace entre les circuits intégrés IC1 et IC2. Sur la figure 3, on a représenté les circuits intégrés ICI et IC2 assemblés. Après cet assemblage, les circuits intégrés IC2 sont amincis une première fois par exemple lors d'un polissage mécanique. L'alliage SAC permet, de manière classique, de relier électriquement les piliers de cuivre CPU des circuits intégrés ICI et IC2. Afin de combler les espaces latéraux entre les circuits intégrés IC2, une couche de résine RES a été déposée de manière à encapsuler ces circuits intégrés IC2. Outre le fait de combler les espaces latéraux entre les circuits intégrés IC2, la couche de résine RES recouvre les faces arrière des circuits intégrés IC2 et a une épaisseur de l'ordre de 80 micromètres. Cette résine RES est ensuite amincie (figure 4), par exemple au moyen d'un polissage mécanique de manière à laisser au moins un micromètre de résine RES sur les circuits intégrés IC2. Sur la figure 5, on a représenté les assemblages des circuits intégrés ICl et IC2 après une deuxième étape d'amincissement du substrat des circuits intégrés IC2. Lors de cette étape, le substrat SUB des circuits intégrés ICl forme une poignée de maintien suffisamment rigide. Cet amincissement peut être réalisé au moyen d'étapes de polissages mécaniques ou mécano chimiques. Le substrat SUB des circuits intégrés ICl, d'une épaisseur par exemple de l'ordre de 700 micromètres, est suffisamment épais pour permettre de manipuler les assemblages des circuits intégrés ICl et IC2, et ce, même après une étape d'amincissement du substrat des circuits intégrés IC2. Cette deuxième étape d'amincissement permet de réaliser des connexions électriques sur la face arrière des circuits intégrés IC2 (figure 6). Des liaisons traversantes électriquement conductrices TSV ont ainsi été réalisées au sein des circuits intégrés IC2. La deuxième étape d'amincissement permet en outre de contrôler la hauteur et le facteur de forme des liaisons traversantes électriquement conductrices TSV. Ainsi, des liaisons traversantes TSV d'une hauteur de 60 micromètres pour une largeur de 30 micromètres peuvent être envisagées pour un facteur de forme de l'ordre de deux. On peut ainsi relâcher le facteur de forme c'est-à-dire obtenir un facteur de forme inférieur ou égal à deux. Les liaisons traversantes TSV relient des lignes métalliques LM à des piliers de cuivre PCU2 réalisés sur la face arrière des circuits intégrés IC2. En outre, une couche d'un alliage à basse température de fusion SAC a été déposée sur les piliers de cuivre PCU2. Les assemblages des circuits intégrés IC1 et IC2 peuvent ensuite être découpés (figure 7) afin d'obtenir des structures intégrées tridimensionnelles. On va maintenant décrire plus en détails en se référant plus particulièrement aux figures 8 à 10, une variante de l'invention. Sur la figure 8, on a représenté les assemblages des circuits intégrés IC1 et IC2 après une étape de dépôt de résine RES et après des étapes d'amincissement du substrat des circuits intégrés IC1. Lors de cette étape, on utilise cette fois ci la couche de résine RES comme poignée de maintien afin d'amincir le substrat des circuits intégrés IC1 jusqu'à une épaisseur de l'ordre de plusieurs centaines de micromètres, par exemple 200 micromètres. Afin de former une poignée de maintien, la résine RES peut avoir une épaisseur de l'ordre de plusieurs centaines de micromètres. Ainsi, comme représenté sur la figure 9, des liaisons traversantes électriquement conductrices TSV peuvent être réalisées sur la face arrière des circuits intégrés IC1, ainsi que des piliers de cuivre PCU2. Sur la figure 10, on a représenté les assemblages des circuits intégrés IC1 et IC2 après une étape de découpe permettant d'obtenir des structures intégrées tridimensionnelles. On notera que les structures tridimensionnelles obtenues selon les deux variantes (résine comme poignée de maintien ou substrat des circuits intégrés ICI comme poignée de maintien) peuvent être assemblées sur une plaque semi-conductrice de plusieurs circuits intégrés supplémentaires. A cet égard, la plaque semi-conductrice des premiers circuits intégrés IC1 illustrée ci avant forme ladite plaque de circuits intégrés supplémentaires et les deuxièmes circuits intégrés IC2 illustrés ci avant sont remplacés par lesdites structures tridimensionnelles. Selon un aspect de l'invention, on obtient un procédé de réalisation de structures intégrées tridimensionnelles dit « face to face » ne nécessitant pas de substrat supplémentaire collé afin de former une poignée de maintien. En outre, la réalisation de structures intégrées tridimensionnelles est facilitée et comprend un nombre réduit d'étapes. Par ailleurs, les étapes de réalisation des liaisons traversantes sont facilitées et peuvent être mises en oeuvre à des températures plus élevées. REVENDICATIONS1. Procédé de réalisation de structures intégrées tridimensionnelles comprenant : a) un assemblage sur plusieurs premiers circuits intégrés (IC1) réalisés au sein d'une plaque semi-conductrice de plusieurs deuxièmes circuits intégrés (IC2) ; b) un dépôt d'une couche de résine (RES) encapsulant les deuxièmes circuits intégrés (IC2) et comblant les espaces latéraux entre les deuxièmes circuits intégrés (IC2) ; c) un amincissement des substrats des premiers (IC1) ou des deuxièmes circuits intégrés (IC2) en utilisant comme poignée de maintien la couche de résine (RES) ou le substrat (SUB) des premiers circuits intégrés ; d) une réalisation d'au moins une liaison traversante électriquement conductrice (TSV) dans le substrat de chaque circuit intégré aminci ; et e) une découpe des assemblages des premiers (IC1) et deuxièmes circuits intégrés (IC2) de manière à former les structures intégrées tridimensionnelles. 2. Procédé selon la revendication 1, dans lequel on amincit le substrat des premiers circuits intégrés (IC1) en utilisant comme poignée de maintien la couche de résine (RES). 3. Procédé selon la revendication 1, dans lequel on amincit le substrat des deuxièmes circuits intégrés (IC2) en utilisant comme poignée de maintien le substrat (SUB) des premiers circuits intégrés. 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel on répète au moins une fois les étapes a) à e) pour l'assemblage des structures intégrées tridimensionnelles obtenues à l'étape e) sur une plaque semi-conductrice contenant plusieurs circuits intégrés supplémentaires, lesdites structures intégrées tridimensionnelles formant lesdits deuxièmes circuits intégrés (IC2).