Brevet FR2967300A1 — publié le 20120511

B10-2952FR 1 Circuit intégré comprenant deux types de condensateurs, en particulier un condensateur de point-mémoire DRAM et un condensateur de découplage, et procédé de fabrication correspondant L'invention concerne les circuits intégrés, et plus particulièrement les circuits intégrés comprenant des condensateurs de points-mémoires DRAM (« Dynamic Random Access Memory »), et des condensateurs de découplage métal-isolant-métal. L'invention concerne plus particulièrement les mémoires DRAM dites « embarquées » (« embedded DRAM ») selon une dénomination bien connue de l'homme du métier, c'est-à-dire les mémoires qui sont réalisées sur le même circuit intégré que celui contenant un autre composant, par exemple un processeur, par opposition aux modules DRAM externes qui sont réalisés sur un circuit intégré spécifique externe et différent de celui contenant le processeur. Les condensateurs utilisés dans les points-mémoires DRAM sont généralement des condensateurs tridimensionnels situés dans une région isolante du circuit intégré et comportant une électrode inférieure et une électrode supérieure. Par ailleurs, ces circuits intégrés fonctionnent à des fréquences élevées pour les technologies les plus avancées, 32 nanométres par exemple. Les fréquences de fonctionnement élevées et la miniaturisation des circuits peuvent provoquer des chutes de tension dites « IR drops », qui peuvent être compensées par des condensateurs supplémentaires dits de découplage. Ces condensateurs de découplage sont généralement des 30 condensateurs bidimensionnels. En outre, les condensateurs de découplage nécessitent d'être polarisés par la tension d'alimentation du circuit intégré, couramment désignée VDD, tandis que les condensateurs des points-mémoires DRAM fonctionnent avec des tensions de l'ordre de VDD/2. Ces deux types différents de condensateurs doivent donc être intégrés au sein d'un même circuit intégré. Actuellement, l'intégration de deux types différents de condensateurs au sein d'un même circuit intégré est mise en oeuvre par un grand nombre d'étapes de fabrication, ce qui complexifie la fabrication du circuit intégré et augmente son coût. Selon un mode de mise en oeuvre et de réalisation, il est donc proposé de simplifier l'intégration de condensateurs de points- mémoire DRAM et de condensateurs supplémentaires tels que des condensateurs de découplage. Selon un aspect, il est proposé un procédé de réalisation d'au moins un condensateur d'un point-mémoire DRAM et d'au moins un condensateur supplémentaire métal-isolant-métal au sein d'un même circuit intégré d'une puce semi-conductrice, dans lequel on forme l'électrode inférieure du condensateur supplémentaire dans un même plan qu'au moins une partie, par exemple la partie supérieure, de l'électrode supérieure du condensateur du point-mémoire DRAM. Ainsi, l'étape de dépôt contribuant à former l'électrode supérieure du condensateur du point-mémoire DRAM permet aussi de contribuer à former l'électrode inférieure du condensateur supplémentaire. Avantageusement, la formation dudit au moins un condensateur d'un point-mémoire DRAM, comprend une réalisation d'une tranchée dans une région isolante du circuit intégré, une réalisation dans ladite tranchée d'une électrode inférieure du condensateur du point-mémoire DRAM surmontée par un diélectrique, et une réalisation d'une électrode supérieure du condensateur du point-mémoire DRAM comprenant une formation sur le diélectrique et sur ladite région isolante d'au moins une couche métallique, et la réalisation du condensateur supplémentaire comprend une formation de ladite électrode inférieure du condensateur supplémentaire dans ladite au moins une couche métallique. La réalisation du condensateur supplémentaire peut comprendre une formation d'une couche diélectrique sur ladite au moins une couche métallique, une formation d'une couche métallique sur la couche diélectrique, une gravure de la couche métallique pour former l'électrode supérieure du condensateur supplémentaire et une gravure de la couche diélectrique et de la couche métallique pour former l'électrode inférieure du condensateur supplémentaire. La gravure de la couche diélectrique et de la couche métallique permet en outre de former l'électrode supérieure du condensateur du point-mémoire DRAM. Le condensateur du point-mémoire DRAM peut être formé au dessus des lignes de bit et des lignes de mot du point-mémoire DRAM. Selon un autre aspect, il est proposé un circuit intégré comprenant au moins un condensateur d'un point-mémoire DRAM comprenant une électrode inférieure et une électrode supérieure et au moins un condensateur supplémentaire métal-isolant-métal comprenant une électrode inférieure et une électrode supérieure. L'électrode inférieure du condensateur supplémentaire est située dans le même plan qu'au moins une partie, par exemple la partie supérieure, de l'électrode supérieure du condensateur du point- mémoire DRAM. Dans un mode de réalisation, le condensateur supplémentaire est réalisé latéralement par rapport au condensateur du point-mémoire DRAM. Le condensateur supplémentaire n'est pas directement connecté au condensateur du point-mémoire DRAM dans ce mode de réalisation. En variante, l'électrode supérieure du condensateur du point-mémoire DRAM forme également l'électrode inférieure du condensateur supplémentaire. Ainsi, les deux condensateurs sont disposés l'un au dessus de l'autre, et partagent une électrode. Le condensateur du point-mémoire DRAM peut par exemple faire partie d'un dispositif de mémoire intégré du type DRAM tel que celui décrit dans la demande de brevet français n°1050391. Ainsi, plus précisément dans un mode de réalisation, le circuit intégré comprend au moins un dispositif de mémoire du type DRAM comportant ledit point-mémoire, incluant un transistor possédant une première électrode, par exemple la source, une deuxième électrode, généralement le drain, et une électrode de commande,par exemple la grille, le condensateur du point-mémoire étant couplé à ladite première électrode, et au moins une première ligne électriquement conductrice, généralement dénommée « ligne de bit », couplée à la deuxième électrode et au moins une deuxième ligne électriquement conductrice, généralement dénommée « ligne de mot », couplée à l'électrode de commande, lesdites lignes électriquement conductrices étant disposées entre le transistor et le condensateur du point-mémoire DRAM et l'électrode inférieure du condensateur supplémentaire est située dans le même plan que la partie supérieure de l'électrode supérieure du condensateur du point-mémoire DRAM. En d'autres termes, selon ce mode de réalisation, le condensateur du point-mémoire DRAM et le condensateur supplémentaire sont situés dans le circuit intégré, par rapport au transistor, plus haut que la ligne de bit et la ligne de mot, ce qui offre l'avantage de pouvoir réaliser le condensateur du point-mémoire DRAM dans des régions isolantes inter-métal relativement épaisses du circuit intégré, et en tout cas plus épaisses que les régions isolantes englobant et séparant les niveaux de métallisation dans lesquels sont réalisés la ou les lignes de bits et la ou les lignes de mots. En outre, on peut réaliser un condensateur d'un point-mémoire DRAM, préférentiellement tridimensionnel, de dimensions relativement importantes offrant donc une forte valeur capacitive et ce, même lorsque le point-mémoire est réalisé dans une technologie avancée, par exemple une technologie 32 nanomètres conduisant à une réduction des encombrements surfaciques et donc à une grande densité de signaux logiques à véhiculer. Par ailleurs, la ou les lignes de mots et la ou les lignes de bits peuvent être réalisées dans des niveaux de métal inférieurs en utilisant un procédé standard. Le dispositif de mémoire peut comprendre une matrice de points-mémoires du type DRAM, un ensemble de premières lignes électriquement conductrices couplées aux deuxièmes électrodes des transistors des points-mémoires, un ensemble de deuxièmes lignes électriquement conductrices couplées aux électrodes de commande des transistors des points-mémoires, tous ces ensembles de ligne étant respectivement réalisés au sein de niveaux de métal différents, et les condensateurs des points-mémoires sont réalisés au dessus de tous ces ensembles de lignes électriquement conductrices, et l'électrode inférieure d'au moins un condensateur supplémentaire est située dans le même plan que la partie supérieure de l'électrode supérieure des condensateurs du dispositif de mémoire DRAM. En outre, le dispositif de mémoire comprend un ensemble de lignes additionnelles électriquement conductrices, également dénommées par l'homme du métier sous le vocable anglosaxon de « global bit lines », cet ensemble de lignes additionnelles étant réalisé dans au moins un niveau de métal situé au dessus de ceux contenant les ensembles de premières et deuxièmes lignes, les condensateurs des points-mémoires étant réalisés au dessus de l'ensemble de lignes additionnelles et l'électrode inférieure d'au moins un condensateur supplémentaire est située dans le même plan que la partie supérieure de l'électrode supérieure des condensateurs du dispositif de mémoire DRAM. En d'autres termes, dans un tel mode de réalisation les lignes de bit globales sont réalisées au dessus des lignes de bits et des lignes de mots, et les condensateurs des points-mémoires DRAM sont au dessus des lignes de bit globales. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation nullement limitatifs, et des dessins annexés sur lesquels : -les figures 1 à 8 illustrent un mode de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, la référence CI désigne un circuit intégré contenant un dispositif de mémoire du type DRAM. Le circuit intégré CI comporte un certain nombre de transistors TR réalisés au sein d'un substrat SUB de silicium. Comme il est classique en la matière, le circuit intégré CI comporte au dessus des éléments actifs tels que les transistors TR, une partie d'interconnexion communément désignée par l'homme du métier sous le vocable anglo-saxon de « BEOL » (« Back End Of Lines »). Cette partie d'interconnexion comporte des niveaux de métal au sein desquels sont réalisées des pistes métalliques permettant de réaliser l'interconnexion entre les différents éléments logiques du circuit intégré. Ces pistes métalliques sont mutuellement séparées au sein d'un même niveau de métal par un matériau diélectrique interpistes et deux niveaux de métal adjacents sont également mutuellement séparés par un ou plusieurs matériaux diélectriques inter-niveaux. Le circuit intégré CI comporte ici des régions isolantes RIS 10- RIS50 au sein desquelles sont respectivement réalisés des niveaux de métal Ml, M2, M3, M4 et M5. Ces régions isolantes RIS10-RIS50 sont relativement fines et ont une épaisseur typiquement de l'ordre de 2000 Angstrdms pour une technologie 32 nanomètres. Des couches barrières CH sont disposées entre les régions isolantes RIS10-RIS50 et sont traversées par un certain nombre de vias métalliques VX. Les couches barrières CH peuvent par exemple être du nitrure de silicium (SiN) ou du SiCN. En fait, les niveaux de métal M1-M5 servent notamment dans le circuit intégré au routage des signaux logiques. Les niveaux M1 et M2 contiennent par exemple ici des lignes métalliques pouvant être des lignes de bits d'un dispositif de mémoire désignées par les références BLT et BLC. Ces lignes de bits peuvent être reliées aux électrodes des transistors TR, par exemple les sources de ces transistors TR. D'autres lignes électriquement conductrices, par exemple des lignes de mots, n'ont pas été représentées ici pour des raisons de simplification. Le niveau de métal M5 comporte un certain nombre de lignes métalliques dont certaines peuvent être par exemple des lignes de bits globales GBL d'un dispositif de mémoire. La région isolante RIS50 est surmontée par une région isolante RIS56, dont l'épaisseur peut atteindre 6000 Angstrôms. La région isolante RIS56 comprend une couche barrière CH et une couche pouvant être du dioxyde de silicium (SiO2), obtenu par exemple par dépôt chimique en phase vapeur à partir d'un précurseur de type tetraethyl orthosilicate (TEOS). La structure illustrée sur la figure 1 a été obtenue par des étapes classiques de fabrication de semi-conducteur bien connues de l'homme du métier (dépôt, gravure...). La figure 2 est une vue en coupe du circuit intégré CI dans lequel on a réalisé, au sein de la région isolante RIS56, plusieurs condensateurs CDA tridimensionnels associés à plusieurs points- mémoires DRAM. La réalisation des condensateurs CDA comprend des étapes classiques de gravure et de dépôt de matériaux. Plus précisément, la formation des condensateurs CDA comprend tout d'abord la réalisation de tranchées à travers la région isolante RIS56 lors d'étapes de gravures. Les électrodes inférieures AINF des condensateurs CDA sont ensuite réalisées dans ces tranchées par dépôt par exemple de nitrure de tantale (TaN), de tantale (Ta) ou de nitrure de titane (TiN). On notera que les électrodes AINF sont reliées à des électrodes des transistors TR, par exemple les sources. Les électrodes AINF sont surmontées par une couche d'un matériau diélectrique DIA pouvant être par exemple de l'oxyde de zirconium (ZrO2). La formation de la couche de matériau diélectrique DIA est suivie par la réalisation des électrodes supérieures ASUP lors du remplissage des tranchées. La réalisation des électrodes supérieures comporte un dépôt d'une couche métallique EAB dans les tranchées des condensateurs CDA et sur la région isolante RIS56. La couche métallique EAB peut être du nitrure de titane (TiN) ou une superposition de couches de nitrure de titane (TiN) et d'aluminium (Al). La formation des électrodes ASUP et de la couche métallique EAB est suivie par la formation d'une couche diélectrique DIB (figure 3) sur la couche métallique EAB. La couche diélectrique DIB peut par exemple être une couche d'un matériau à haute permittivité électrique, par exemple de l'oxyde de tantale (Ta205), de l'oxyde d'hafnium (HfO2), de l'oxyde de zirconium (ZrO2) ou du nitrure de silicium (Si3N4). Une étape de dépôt d'une couche métallique supérieure ESUP est mise en oeuvre après la formation de la couche diélectrique DIB, par exemple par un dépôt de nitrure de titane (TiN). Sur la figure 4, on a représenté le circuit intégré CI après une étape de gravure permettant de délimiter les électrodes supérieures BSUP dans la couche ESUP de deux condensateurs supplémentaires CDB1 et CDB2 métal-isolant-métal. La gravure de la couche métallique ESUP est suivie d'un dépôt (figure 5) d'une couche barrière CB pouvant être du nitrure de silicium (SiN). Sur la figure 6, on a représenté le circuit intégré CI après une étape de gravure à travers la couche barrière CB, le diélectrique DIB, et la couche métallique EAB. Cette étape de gravure permet de délimiter les électrodes inférieures BINF des condensateurs supplémentaires CDB 1 et CDB2 ainsi que les électrodes supérieures ASUP des condensateurs des points-mémoires DRAM CDA. Par ailleurs, le condensateur CDB2 est disposé au dessus d'un condensateur CDA et l'électrode supérieure ASUP du condensateur CDA du point-mémoire DRAM forme également l'électrode inférieure BINF du condensateur supplémentaire CDB2. Le condensateur CDB 1 est disposé latéralement par rapport aux condensateurs des points-mémoires DRAM CDA. Cette étape de gravure est suivie d'une étape de dépôt (figure 7) d'un matériau isolant USG pouvant être un oxyde de silicium (SiO2) non dopé, communément appelé sous le vocable anglo-saxon de « Undoped Silicate Glass ». Le matériau USG permet d'isoler respectivement les différents condensateurs CDB1, CDB2 et CDA. Sur la figure 8 on a représenté le circuit intégré CI après une étape de planarisation, par exemple une étape de polissage mécano chimique. Grâce à l'invention, on a intégré dans un même circuit intégré deux types différents de condensateurs, des condensateurs d'un point-mémoire DRAM et des condensateurs supplémentaires pouvant être des condensateurs de découplage, et ce en combinant des étapes lors de la fabrication de ces deux types de condensateurs. On notera que sur le circuit intégré obtenu sur la figure 8 d'autres étapes ultérieures classiques pourront être mises en oeuvre, par exemple, la réalisation d'un sixième niveau de métallisation ainsi que les vias permettant de relier les différents condensateurs à ce niveau de métallisation M6. On notera également que l'invention est compatible avec celle contenue dans la demande de brevet français déposée le même jour que la présente demande de brevet par l'un des co-déposants de la présente demande de brevet et ayant pour titre « Circuit intégré avec protection contre des extrusions de cuivre ». Plus précisément, les condensateurs CDA des points-mémoires DRAM peuvent être surélevés par rapport au niveau de métallisation M5, et ce au moyen de liaisons électriques verticales par exemple en nitrure de tantale (TaN). REVENDICATIONS1. Procédé de réalisation d'au moins un condensateur (CDA) d'un point-mémoire DRAM et d'au moins un condensateur supplémentaire (CDB1, CDB2) métal-isolant-métal au sein d'un même circuit intégré (CI) d'une puce semi-conductrice, dans lequel on forme l'électrode inférieure du condensateur supplémentaire (BINF) dans un même plan (EAB) qu'au moins une partie de l'électrode supérieure (ASUP) du condensateur (CDA) du point-mémoire DRAM. 2. Procédé selon la revendication 1, dans lequel la formation dudit au moins un condensateur (CDA) d'un point-mémoire DRAM, comprend une réalisation d'une tranchée dans une région isolante (RIS56) du circuit intégré (CI), une réalisation dans ladite tranchée d'une électrode inférieure (AINF) du condensateur du point-mémoire DRAM surmontée par un diélectrique (DIA), et une réalisation d'une électrode supérieure (ASUP) du condensateur (CDA) du point-mémoire DRAM comprenant une formation sur le diélectrique (DIA) et sur ladite région isolante (RIS56) d'au moins une couche métallique (EAB), et la réalisation du condensateur supplémentaire comprend une formation de ladite électrode inférieure (BINF) du condensateur supplémentaire (CDB1, CDB2) dans ladite au moins une couche métallique (EAB). 3. Procédé selon la revendication 2, dans lequel la réalisation du condensateur supplémentaire (CDB1, CDB2) comprend une formation d'une couche diélectrique (DIB) sur ladite au moins une couche métallique (EAB), une formation d'une couche métallique (ESUP) sur la couche diélectrique (DIB), une gravure de la couche métallique (ESUP) pour former l'électrode supérieure (BSUP) du condensateur supplémentaire (CDB1, CDB2) et une gravure de la couche diélectrique (DIB) et de la couche métallique (EAB) pour former l'électrode inférieure (BINF) du condensateur supplémentaire (CDB1, CDB2). 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel le condensateur (CDA) du point-mémoire DRAM est formé au dessus des lignes de bit (BLT, BLC) et des lignes de mot du point-mémoire DRAM. 5. Circuit intégré (CI) comprenant au moins un condensateur (CDA) d'un point-mémoire DRAM comprenant une électrode inférieure (AINF) et une électrode supérieure (ASUP) et au moins un condensateur supplémentaire (CDB,1, CDB2) métal-isolant-métal comprenant une électrode inférieure (BINF) et une électrode supérieure (BSUP), caractérisé en ce que l'électrode inférieure (BINF) du condensateur supplémentaire (CDB1, CDB2) est située dans le même plan (EAB) qu'au moins une partie de l'électrode supérieure (ASUP) du condensateur (CDA) du point-mémoire DRAM. 6. Circuit intégré selon la revendication 5, dans lequel le condensateur supplémentaire (CDB1) est disposé latéralement par rapport au condensateur (CDA) du point-mémoire DRAM. 7. Circuit intégré selon la revendication 5, dans lequel ladite électrode supérieure (ASUP) du condensateur (CDA) du point-mémoire DRAM forme également l'électrode inférieure (BINF) du condensateur supplémentaire (CDB2). 8. Circuit intégré selon l'une quelconque des revendications 5 à 7, comprenant au moins un dispositif de mémoire du type DRAM comportant ledit point-mémoire, incluant un transistor (TR) possédant une première électrode, une deuxième électrode et une électrode de commande, et le condensateur (CDA) du point-mémoire étant couplé à ladite première électrode, et au moins une première ligne (BLT, BLC) électriquement conductrice couplée à la deuxième électrode et au moins une deuxième ligne électriquement conductrice couplée à l'électrode de commande, lesdites lignes électriquement conductrices étant disposées entre le transistor (TR) et le condensateur (CDA) du point-mémoire DRAM et l'électrode inférieure (BINF) du condensateur supplémentaire (CDB1, CDB2) est située dans le même plan (EAB) que la partie supérieure de l'électrode supérieure (ASUP) du condensateur (CDA) du point-mémoire DRAM. 9. Circuit intégré (CI) selon la revendication 8, dans lequel le dispositif de mémoire comprend une matrice de points-mémoires du type DRAM, un ensemble de premières lignes électriquement conductrices (BLT, BLC) couplées aux deuxièmes électrodes des transistors (TR) des points-mémoires, un ensemble de deuxièmes lignes électriquement conductrices couplées aux électrodes de commande des transistors (TR) des points-mémoires, tous ces ensembles de ligne étant respectivement réalisés au sein de niveaux de métal différents (Ml, M2), et les condensateurs (CDA) des points- mémoires sont réalisés au dessus de tous ces ensembles de lignes électriquement conductrices, et l'électrode inférieure (BINF) d'au moins un condensateur supplémentaire (CDB1, CDB2) est située dans le même plan (EAB) que la partie supérieure de l'électrode supérieure (ASUP) des condensateurs (CDA) du dispositif de mémoire DRAM. 10. Circuit intégré (CI) selon la revendication 9, dans lequel le dispositif de mémoire comprend en outre un ensemble de lignes additionnelles (GBL) électriquement conductrices, cet ensemble de lignes additionnelles (GBL) étant réalisé dans au moins un niveau de métal (M5) situé au dessus de ceux contenant les ensembles de premières et deuxièmes lignes (Ml, M2), les condensateurs (CDA) des points-mémoires étant réalisés au dessus de l'ensemble de lignes additionnelles (GBL) et l'électrode inférieure (BINF) d'au moins un condensateur de supplémentaire est située dans le même plan (EAB) que la partie supérieure de l'électrode supérieure (ASUP) des condensateurs (CDA) du dispositif de mémoire DRAM.