Brevet FR2959057A1 — publié le 20111021

,13L,...j R - CAS ALONGA & JOSSE Paris - Munich - Alicante - GrenobleCONSEILS EN PROPRIÉTÉ INDUSTRIELLE EUROPEAN PATENT AND TRADEMARK ATTORNEYS 8, avenue Percier ù F 75008 PARIS Tél. : 33 (0)1 45 61 94 64 Fax : 33 (0)1 45 63 94 21 e-mail : paris@casalonga.com DEMANDE DE BREVET B09-5181 FR ù FZ/EVH 09-GR3-478 Société par actions simplifiée dite : STMICROELECTRONICS (CROLLES 2) SAS Dispositif de mémoire vive dynamique avec circuiterie améliorée de commande des lignes de mots Invention de : Olivier JEANTET Marc VERNET Dispositif de mémoire vive dynamique avec circuiterie améliorée de commande des lignes de mots L'invention concerne les dispositifs de mémoires vives dynamiques connus également par l'homme du métier sous l'acronyme « DRAM » (Dynamic Random Access Memory), et, plus particulièrement, la circuiterie de commande des lignes de mots (« Word line » en langue anglaise), du plan-mémoire. Une opération d'écriture dans une cellule-mémoire du type DRAM nécessite d'appliquer une tension élevée sur la ligne de mot sur laquelle est connectée ladite cellule, de façon à avoir une tension grille-source élevée au niveau du transistor d'accès de la cellule. Ceci permet notamment une écriture dans de bonnes conditions tout en offrant une fréquence de rafraîchissement élevée. Ainsi, à titre indicatif, pour des technologies avancées, par exemple des technologies inférieures à 45 nanomètres, notamment 32 nanomètres, l'obtention d'une fréquence de rafraîchissement de l'ordre de 550 MHz nécessite d'appliquer sur la ligne de mots un signal de sélection de ligne (tension) de 2,5 volts. Par ailleurs, la génération du signal de sélection de ligne est obtenue à partir de la combinaison de deux signaux de commande ayant le même niveau de tension (par exemple 2,5 volts) que le niveau de tension désirée pour sélectionner la ligne de mot. Ces deux signaux de commande sont quant à eux obtenus respectivement à partir de deux signaux initiaux ayant un niveau de tension plus faible, par exemple un niveau de tension nominale de l'ordre de 1 volt dans une technologie 32 nanomètres. Enfin, la génération des deux signaux de commande ayant le fort niveau de tension ainsi que la combinaison de ces deux signaux de commande pour obtenir le signal de sélection de ligne, sont obtenues à l'aide d'une circuiterie de commande comportant notamment des étages élévateurs de tension ou translateurs de niveau, des mémoires-tampon (« Buffer » en langue anglaise) et des éléments de commande (« Driver » en langue anglaise). Toute cette circuiterie comporte en particulier des transistors NMOS à double oxyde. Or, en particulier pour des technologies avancées, la tension nominale admissible pour les transistors NMOS double oxyde est relativement faible, par exemple de l'ordre de 1,8 volts pour la technologie 32 nanomètres. En conséquence la nécessité de générer des signaux de commande ayant un niveau de tension plus élevé que la tension nominale admissible, par exemple un niveau de 2,5 volts, induit des contraintes dans les transistors NMOS, ce qui peut conduire à très court terme à un claquage d'oxyde de ces transistors, phénomène connu par l'homme du métier sous l'acronyme anglosaxon de « TDDB » (« Time Dependent Dielectric Breakdown »). Ainsi, à titre indicatif, dans une technologie de 32 nanomètres, la nécessité d'appliquer 2,5 volts sur les lignes de mots sélectionnées du plan-mémoire conduit à un claquage d'oxyde des transistors NMOS au bout de deux jours et quelques heures. Selon un mode de réalisation, il est proposé un dispositif de mémoire permettant de réduire le risque de claquage d'oxyde (« TDDB ») des transistors NMOS tout en appliquant sur les lignes de mots devant être sélectionnées, des tensions importantes supérieures à la tension admissible des transistors NMOS, permettant ainsi d'obtenir des fréquences de travail élevées, par exemple de l'ordre de 550 MHz. Selon un mode de réalisation, il est ainsi proposé d'atteindre le niveau de tension requis pour le signal de sélection de ligne en utilisant deux étages élévateurs de tension et en appliquant les contraintes de tension uniquement sur des transistors PMOS. En effet, les inventeurs ont observé que, pour des technologies avancées, typiquement inférieures à 45 nanomètres, et en particulier 32 nanomètres et moins, les transistors PMOS étaient beaucoup moins sensibles aux problèmes du claquage d'oxyde. Cela étant, bien que l'invention soit particulièrement intéressante pour les technologies avancées, par exemple les technologies 32 nanomètres, elle s'applique également à tous types de technologies et même aux technologies moins avancées, bien que dans ce cas, le problème du claquage d'oxyde soit moins critique compte tenu des tensions maximales admissibles plus élevées des transistors NMOS utilisés. Selon un aspect, il est par conséquent proposé un dispositif de mémoire vive dynamique, comprenant un plan-mémoire comprenant un ensemble de cellules-mémoire du type DRAM comportant plusieurs lignes de cellules-mémoire, et des moyens de sélection de ligne associés à chaque ligne ; selon une caractéristique générale de cet aspect, les moyens de sélection de ligne comprennent un premier étage élévateur de tension configuré pour recevoir deux signaux logiques de commande initiaux ayant chacun un niveau de tension initiale, par exemple 1 volt, correspondant à un premier état logique, par exemple l'état logique « 1 », et pour délivrer deux signaux logiques de commande intermédiaires ayant chacun un niveau de tension intermédiaire, par exemple 1,8 volts, supérieur audit niveau initial et correspondant audit premier état logique ; les moyens de sélection de ligne comprennent par ailleurs un circuit de commande avec élévation de tension, destiné à être alimenté par le biais de transistors PMOS avec une tension d'alimentation ayant un deuxième niveau de tension, par exemple 2,5 volts, supérieur au niveau intermédiaire, et configuré pour, en présence des deux signaux logiques de commande intermédiaires ayant leur premier état logique, délivrer aux grilles du transistor des cellules-mémoire de ladite ligne, un signal logique de sélection ayant le deuxième niveau de tension, par exemple 2,5 volts. Selon un mode de réalisation, le circuit de commande comprend un groupe de transistors NMOS couplés au premier étage translateur de niveau, et un deuxième étage translateur de niveau connecté au groupe de transistors NMOS et comportant une première paire de transistors PMOS destinés à être alimentés par la tension d'alimentation. Selon un mode de réalisation, la première paire de transistors PMOS comprend un premier et un deuxième transistors PMOS ayant chacun sa source destinée à être connectée à ladite tension d'alimentation, le drain de chaque transistor PMOS étant connecté à la grille de l'autre transistor PMOS ainsi qu'au groupe de transistors NMOS, le drain du premier transistor PMOS étant en outre couplé aux grilles des transistors des cellules-mémoire de ladite ligne pour délivrer ledit signal de sélection. Selon un mode de réalisation, dans lequel chaque signal logique est susceptible d'avoir un niveau bas de tension, par exemple la tension nulle, inférieure au niveau initial, et correspondant à un deuxième état logique, par exemple le niveau logique « 0 », le groupe de transistors NMOS comprend un premier transistor NMOS dont la grille est couplée au premier étage élévateur de tension pour recevoir un premier signal de commande intermédiaire, dont le drain est connecté au drain du deuxième transistor PMOS, et dont la source est destinée à être audit niveau bas de tension en présence d'un deuxième signal de commande intermédiaire ayant le niveau de tension intermédiaire ; le groupe de transistors NMOS comprend également un deuxième transistor NMOS connecté entre le drain du premier transistor PMOS et le niveau bas de tension et dont la grille est couplée au premier étage élévateur de tension pour recevoir l'inverse du premier signal logique de commande intermédiaire. De façon à éviter des configurations dans lesquelles la ligne de mot pourrait être flottante, le groupe de transistors NMOS comprend avantageusement un troisième transistor NMOS en parallèle avec le deuxième transistor NMOS, et dont la grille est couplée au premier étage élévateur de tension pour recevoir l'inverse du deuxième signal logique de commande intermédiaire ; la source du premier transistor NMOS est couplée au premier étage élévateur de tension pour recevoir l'inverse du deuxième signal logique de commande intermédiaire. De façon à réduire les effets dus aux injections de porteurs chauds, connus par l'homme du métier sous l'acronyme anglosaxon de « HCI » (« Hot Carrier Injections »), qui apparaissent en présence d'une forte tension source-drain quand un transistor MOS conduit, et qui induisent des défauts dans la grille conduisant à des dégradations du transistor, il est avantageusement prévu dans un mode de réalisation, que le deuxième étage translateur de niveau comprenne une deuxième paire de transistor PMOS ayant leur grille couplée au premier étage élévateur de tension et connectés en série entre les transistors PMOS de la première paire et le groupe de transistors NMOS. Selon un mode de réalisation, la deuxième paire de transistors PMOS comprend un troisième transistor PMOS connecté entre le drain du premier transistor PMOS de la première paire et la grille du deuxième transistor PMOS de la première paire, et un quatrième transistor PMOS connecté en série entre le drain du deuxième transistor PMOS de la première paire et la grille du premier transistor PMOS de la première paire, la grille du quatrième transistor PMOS étant couplée au premier étage élévateur de tension pour recevoir le premier signal logique de commande intermédiaire, tandis que la grille du troisième transistor PMOS est couplée au premier étage élévateur de tension pour recevoir l'inverse du deuxième signal logique de commande intermédiaire. Lorsque les transistors PMOS et NMOS du dispositif sont réalisés dans des technologies 32 nanomètres, le niveau de tension initiale est de 1 volt nominal, le niveau de tension intermédiaire est de 1,8 volts nominal et le deuxième niveau de tension est de 2,5 volts nominal. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels - la figure 1 illustre schématiquement un exemple de réalisation d'une cellule-mémoire ou point-mémoire du type DRAM ; - la figure 2 illustre schématiquement un mode de réalisation d'un dispositif de mémoire selon l'invention ; et - les figures 3 à 7 illustrent plus en détail mais toujours schématiquement des modes de réalisation de parties du dispositif de mémoire de la figure 2. Sur la figure 1, la référence CEL désigne une cellule-mémoire du type DRAM comportant de façon classique un transistor d'accès TR dont la grille G est reliée à une ligne de mot WL (« Word Line » en langue anglaise), dont le drain D est connecté à une ligne de bit BL (« Bit Line » en langue anglaise) et dont la source S est connectée à un condensateur de stockage CD. On choisit de préférence des transistors d'accès TR ayant des tensions de seuil VT suffisamment élevées pour éviter les fuites de charge. Ainsi, on prendra par exemple des transistors double-oxyde, bien connus de l'homme du métier, ayant des tensions de seuil de l'ordre de 1 volt. Par ailleurs, dans le cas où la tension nominale d'alimentation de la ligne de bit est de l'ordre de 1 volt, ce qui est le cas dans les technologies 32 nanomètres, il est nécessaire d'appliquer sur la grille du transistor TR une tension de l'ordre de 2,5 volts de façon à avoir une tension grille-source bien supérieure à la tension de seuil, et avoir ainsi une durée d'écriture très courte, ce qui permet d'obtenir in fine une fréquence de travail élevée pour la mémoire. La génération du signal de sélection SWL délivré sur la ligne de mots WL est, comme illustré sur la figure 2, obtenue à partir de moyens de sélection de ligne, associés à chaque ligne, et comportant ici comme on le verra plus en détail ci-après, un premier étage élévateur de tension ou translateur de niveau ET1A, ET1B ainsi qu'un circuit de commande CCM également à élévation de tension. Sur la figure 2, à des fins de simplification, on n'a représenté que les moyens de sélection de ligne ET1A, ET1B et CCM associés à une ligne WL du plan-mémoire PM. Bien entendu, il y a un circuit de commande CCM par ligne de mot WL. En outre, il y a un étage ETlA par ligne de circuits de commande CCM et un étage ET1B par colonne de circuits de commande CCM. Comme on va le voir maintenant plus en détail, le premier étage élévateur de tension, formé ici des étages ET 1 A et ET 1B reçoit respectivement deux signaux de commande initiaux DECO et PHIO. Les étages ET 1 A et ET 1B délivrent des signaux de commande intermédiaires DEC1 et PHI1 et éventuellement leurs inverses. Enfin, le circuit de commande CCM avec élévation de tension combine les signaux DEC1 et PHI1 pour délivrer le signal SWL. La sélection d'une ligne de mot WL est obtenue lorsque les deux signaux de commande initiaux DECO et PHIO sont dans leur état logique « 1 », en ayant alors un niveau de tension initial qui est le niveau de la tension d'alimentation de la technologie considérée, par exemple 1 volt dans une technologie 32 nanomètres. Les signaux intermédiaires DEC1 et PHI1 ont alors un niveau de tension intermédiaire supérieur au niveau initial, par exemple un niveau de tension de 1,8 volts. Enfin, en sortie du circuit de commande CCM, le signal SWL a un deuxième niveau de tension, supérieur au niveau intermédiaire, par exemple 2,5 volts, ce qui correspond au niveau requis pour la sélection d'une cellule-mémoire CEL. La figure 3 illustre un premier mode de réalisation d'un circuit de commande CCM. Celui-ci comprend un groupe BLN de transistors NMOS couplés au premier étage translateur de niveau ET 1A, ET 1B, et un deuxième étage translateur de niveau ET2 connecté au groupe BLN de transistors NMOS et comportant un premier transistor PMOS TP1 et un deuxième transistor PMOS TP2. La source S de chaque transistor PMOS TP1 et TP2 est connectée à une tension d'alimentation VPP ayant le deuxième niveau de tension, en l'espèce 2,5 volts. Le drain de chaque transistor PMOS est par ailleurs connecté à la grille de l'autre transistor PMOS. Par ailleurs, le drain du premier transistor PMOS TP1 forme la sortie du circuit de commande CCM et est par conséquent relié aux grilles des cellules-mémoire CEL de la ligne de mot WL de façon à délivrer le signal de sélection de ligne SWL. Le groupe BLN de transistors NMOS comporte ici un premier transistor NMOS TN1 dont le drain est connecté au drain du deuxième transistor PMOS TP2 et dont la source est reliée à la masse, qui est ici un niveau bas de tension, par l'intermédiaire d'un transistor NMOS supplémentaire TNS. La grille du transistor NMOS TN1 est couplée à l'étage ET 1B de façon à recevoir le signal de commande intermédiaire PHI1. Par ailleurs, la grille du transistor NMOS supplémentaire TNS est couplée à l'étage ET 1A de façon à recevoir le signal de commande intermédiaire DEC1. Le groupe BLN de transistors NMOS comporte par ailleurs un deuxième NMOS TN2 dont le drain est connecté au drain du premier transistor PMOS TP1, et dont la source est connectée à la masse. Ce transistor TN2 a sa grille couplée à l'étage élévateur de tension ET 1B de façon à recevoir l'inverse PHI1 B du premier signal de commande intermédiaire PHI1. Le fonctionnement du circuit CCM est le suivant. Lorsque l'on souhaite sélectionner la ligne de mot connectée au circuit de commande CCM, c'est-à-dire que l'on souhaite délivrer un signal SWL dans un état logique « 1 » avec un niveau de tension égal à 2,5 volts correspondant au deuxième niveau de tension, on délivre en entrée des étages ET 1A et ET 1B des signaux de commande initiaux DECO et PHIO ayant le niveau de tension initial, typiquement 1 volt, correspondant à leur état logique « 1 ». De ce fait, les signaux de commande intermédiaires PHI1 et DEC1 sont dans leur état logique « 1 » avec un niveau de tension égal au niveau intermédiaire, soit dans le cas présent 1,8 volts. Par conséquent, les transistors TN1 et TNS sont passants, tirant la grille du transistor TP1 à la masse, ce qui rend passant ce transistor TP1 et permet de délivrer le signal SWL ayant la tension VPP (2,5 volts). Par ailleurs, le transistor TN2 est bloqué de même que le transistor TP2 qui a le potentiel de sa grille porté à la tension VPP. Lorsque la ligne de mot WL doit redescendre au niveau bas de tension, c'est-à-dire ici la masse, les signaux DEC1 et PHI1 ont alors leur niveau bas de tension, typiquement 0 volt, correspondant à l'état logique « 0 ». De ce fait, le transistor TN2 est passant, ce qui tire la ligne de mot WL vers la masse. Les transistors TN1 et TNS sont bloqués. Le transistor TP2 devient alors passant, ce qui amène la tension VPP sur la grille du transistor TP1 et le bloque. On voit donc que dans tous les cas de fonctionnement, puisque les signaux PHI1 et DEC1 varient entre 0 volt et 1,8 volts, les transistors NMOS ne subissent pas de contrainte pouvant conduire à un phénomène du type « TDDB » même lorsque la tension VPP ou la masse sont appliquées sur l'une des électrodes de ces transistors NMOS. Par contre, un niveau de tension égal à VPP est uniquement appliqué sur les transistors PMOS TP1 et TP2. Mais, comme indiqué ci-avant, ceux-ci sont moins sensibles aux phénomènes TDDB, en particulier lorsqu'ils sont réalisés dans une technique logique 32 nanomètres ou inférieure, dans laquelle les grilles des transistors sont généralement métalliques. La fabrication des transistors en 32 nanomètres est bien connue de l'homme du métier et celui-ci pourra à cet égard se référer aux publications suivantes qui mentionnent des transistors à grilles métalliques avec des diélectriques à forte constante diélectrique - article de Chen et autres, intitulé « A cost effective 32nm High-K/Metal Gate CMOS Technology for Low Power Applications with Single-Metal/Gate- First Process", 2008 Symposium on VLSI Technology Digest of Technical Papers, - article de Arnaud et autres, intitulé "32nm General Purpose Bulk CMOS Technology for High Performance Applications at Low Voltage", Electron Devices Meeting, 2008; IEDM 2008, IEEE International, 15-17 décembre 2008, - article de Kosuke Tatsumura et autres, intitulé "Intrinsic Correlation between Mobility Reduction and Vt shift due to Interface Dipole Modulation in HfSiON/SiO2 stack by La ou Al addition", IEICE Technical Report Volume 109 n°87, SDM 2009-39, juin 2009. Dans le mode de réalisation qui vient d'être décrit en référence à la figure 3, il existe une situation dans laquelle la ligne de mot WL peut être dans un état flottant. C'est le cas lorsque cette ligne n'est pas sélectionnée car le signal DEC1 est à 0 mais en présence d'un signal PHI1 égal à 1, parce qu'un autre circuit de commande CCM de la même colonne est lui, sélectionné. Pour remédier à cet inconvénient, on peut utiliser le mode de réalisation illustré sur la figure 4, dans lequel il est prévu de placer, en parallèle sur le transistor NMOS TN2, un troisième transistor NMOS TN3 dont la grille est couplée à l'étage élévateur de tension ET 1A pour recevoir l'inverse DEC1 B du signal de commande DEC1. Ainsi, en présence d'un signal DEC1 ayant son état logique « 0 », le transistor TN3 sera passant, forçant ainsi la ligne de mots WL à redescendre à la masse même si le signal PHI1 est à « 1 ». Par ailleurs, dans le cas où les deux signaux PHI1 et DEC1 sont à « o », le courant résultant de la descente de la ligne de mots de sa tension VPP à la masse va se répartir entre les deux transistors TN2 et TN3, ce qui est un avantage. Enfin, sur ce mode de réalisation de la figure 4, on voit que le transistor TNS n'est pas utilisé. I1 convient alors simplement d'appliquer l'inverse DEC1 B du signal DEC1 directement sur la source du transistor TN1. Ceci permet de faire l'économie d'un transistor par circuit CCM. Dans les modes de réalisation qui viennent d'être décrits, durant les changements d'état de la ligne de mot, les transistors PMOS mettent un certain temps à se bloquer. Pendant cette période transitoire, un fort courant de court-circuit circule à travers les transistors PMOS et NMOS jusqu'à ce que les transistors PMOS se bloquent totalement. Et, ce courant de court-circuit induit des dégradations de porteurs chauds dans les transistors NMOS, dégradations connues sous l'acronyme anglosaxon de dégradation « HCI » (« Hot Carrier Injection »). Ces dégradations de porteurs chauds vont créer un vieillissement prématuré des transistors, ce qui va occasionner des retards dans l'établissement des niveaux de tension dans la ligne de mot. Pour remédier à cet inconvénient, il est proposé, comme illustré sur la figure 5, que le deuxième étage élévateur de tension ET2 comprenne une deuxième paire de transistors PMOS TP3 et TP4 empilée en série entre la première paire de transistors TP1 et TP2 et le groupe BLN de transistors NMOS. Plus précisément, la deuxième paire de transistors PMOS comporte un troisième transistor PMOS TP3 connecté entre le drain du transistor MPOS TP1 et la grille du transistor PMOS TP2, ainsi qu'un quatrième transistor PMOS TP4 connecté en série entre le drain du transistor PMOS TP2 et la grille du transistor PMOS TP1. Par ailleurs, la grille du transistor PMOS TP3 est couplée au premier étage élévateur de tension pour recevoir l'inverse DEC1 B du signal de commande DEC1 tandis que la grille du transistor TP4 est couplée au premier étage d'élévateur de tension pour recevoir le signal PHI1. Avec cet arrangement, quand, par exemple, les signaux PHI1 et DEC1 sont à « 1 » de façon à faire monter la ligne de mot à la tension VPP, le transistor TP3 est passant, le transistor TN1 est passant, ce qui rend passant le transistor TP1 et fait monter effectivement la ligne de mot à la tension VPP. Par contre, le transistor TP4 est bloqué, ce qui évite donc un court-circuit entre la tension VPP et la masse. De même, lorsque les signaux PHI1 et DEC1 sont à « 0 » pour faire redescendre la ligne de mot à la masse, le transistor TP4 est passant, ce qui permet de bloquer le transistor TP1. Par contre, le transistor TP3 est bloqué, ce qui évite là encore un court-circuit entre la tension VPP et la masse. Quel que soit le mode de réalisation qui vient d'être décrit, le premier étage élévateur de tension formé des modules ET 1A et ET 1B est formé d'un translateur de niveau de structure classique et connue en soi, comme par exemple celle illustrée sur les figures 6 et 7. Sur la figure 6, est illustré le translateur de niveau de l'étage ET1A, tandis que sur la figure 7 est illustré le translateur de niveau de l'étage ET1B. Plus précisément, comme illustré sur la figure 6, l'étage ET1A comporte là encore une paire de transistors PMOS TP5 et TP6, reliés de façon croisée par l'intermédiaire de leurs grilles. Le signal d'entrée DECO est reçu sur la grille d'un transistor NMOS TN6 et à l'entrée d'un inverseur INVO connecté sur la grille d'un autre transistor NMOS TN5. La sortie de l'étage ETlA est formée par le drain du transistor TN5 qui délivre le signal DEC1, ou bien après passage dans un inverseur INV1, le signal inverse DEC1 B. Là encore, deux transistors PMOS supplémentaires TP7 et TP8 sont disposés de façon à réduire le problème de dégradation par injection de porteurs chauds. La structure de l'étage ET 1B illustré sur la figure 7 est analogue à celle de l'étage ETlA. La seule différence réside en ce que l'étage ET1B reçoit cette fois-ci en entrée le signal PHIO au lieu du signal DECO. Sur cette figure les éléments analogues à ceux illustrés sur la figure 6, ont des références augmentées d'un 0 final par rapport aux références de ces mêmes éléments sur la figure 6. I1 convient de noter ici que généralement des mémoires tampons (buffers selon une dénomination anglosaxonne bien connue de l'homme du métier) sont avantageusement couplés en sortie des translateurs de niveaux des étages ET1A et ET 1B pour notamment remettre en forme les signaux de sortie de ces étages. Ces « buffers » n'ont pas été représentés sur les figures à des fins de simplification. L'invention présente ici l'avantage supplémentaire de relâcher toute contrainte sur ces « buffers » car ils sont alimentés par le niveau de tension intermédiaire (1,8 Volts par exemple). Ils ne vieillissent donc pas de façon prématurée à cause des phénomènes du type TDDB ou HCI. REVENDICATIONS1. Dispositif de mémoire vive dynamique, comprenant un plan-mémoire comprenant un ensemble de cellules-mémoire du type DRAM comportant plusieurs lignes de cellules-mémoire, et des moyens de sélection de ligne associés à chaque ligne, caractérisé en ce que les moyens de sélection de ligne comprennent un premier étage élévateur de tension (ET 1A, ET 1B) configuré pour recevoir deux signaux logiques de commande initiaux (DECO, PHI1) ayant chacun un niveau de tension initial correspondant à un premier état logique et pour délivrer deux signaux logiques de commande intermédiaires (DEC1, PHI1) ayant chacun un niveau de tension intermédiaire supérieur audit niveau initial et correspondant audit premier état logique, et un circuit de commande (CCM) avec élévation de tension destiné à être alimenté par le biais de transistors PMOS (TP1, TP2) avec une tension d'alimentation (VPP) ayant un deuxième niveau de tension supérieur au niveau intermédiaire, et configuré pour, en présence des deux signaux logiques de commande intermédiaires (DEC1, PHI1) ayant leur premier état logique, délivrer aux grilles des transistors des cellules-mémoire de ladite ligne (WL), un signal logique de sélection (SWL) ayant le deuxième niveau de tension (VPP). 2. Dispositif selon la revendication 1, dans lequel le circuit de commande (CCM) comprend un groupe (BLN) de transistors NMOS couplés au premier étage translateur de niveau (ET1A, ET1B) et un deuxième étage translateur de niveau (ET2) connecté au groupe (BLN) de transistors NMOS et comportant une première paire de transistors PMOS (TP1, TP2) destinés à être alimentés par ladite tension d'alimentation (VPP). 3. Dispositif selon la revendication 2, dans lequel la première paire de transistors PMOS comprend un premier (TP1) et un deuxième (TP2) transistors PMOS ayant chacun sa source destinée à être connectée à ladite tension d'alimentation (VPP), le drain de chaque transistor PMOS étant connecté à la grille de l'autre transistor PMOSainsi qu'au groupe (BLN) de transistors NMOS, le drain du premier transistor PMOS (TP1) étant en outre couplé aux grilles des transistors des cellules-mémoire (CEL) de ladite ligne (WL) pour délivrer ledit signal de sélection (SWL). 4. Dispositif selon la revendication 3, dans lequel chaque signal logique est susceptible d'avoir un niveau bas de tension inférieur au niveau initial et correspondant à un deuxième état logique, et le groupe de transistors NMOS comprend un premier transistor NMOS (TN1) dont la grille est couplée au premier étage élévateur de tension pour recevoir un premier signal de commande intermédiaire (PHI1), dont le drain est connecté au drain du deuxième transistor PMOS (TP2), et dont la source est destinée à être audit niveau bas de tension en présence d'un deuxième signal de commande intermédiaire (DEC1) ayant le niveau de tension intermédiaire, et un deuxième transistor NMOS (TN2) connecté entre le drain du premier transistor PMOS (TP1) et le niveau bas de tension et dont la grille est couplée au premier étage élévateur de tension pour recevoir l'inverse (PHI1 B) du premier signal logique de commande intermédiaire. 5. Dispositif selon la revendication 4, dans lequel le groupe de transistors NMOS comprend un troisième transistor NMOS (TN3) en parallèle avec le deuxième transistor NMOS (TN2), et dont la grille est couplée au premier étage élévateur de tension pour recevoir l'inverse (DEC1B) du deuxième signal logique de commande intermédiaire, et la source du premier transistor NMOS (TN1) est couplée au premier étage élévateur de tension pour recevoir l'inverse (DEC1_B) du deuxième signal logique de commande intermédiaire. 6. Dispositif selon l'une des revendications 2 à 5, dans lequel le deuxième étage translateur de niveau (ET2) comprend une deuxième paire de transistors PMOS (TP3, TP4) ayant leur grille couplée au premier étage élévateur de tension, et connectés en série entre les transistors PMOS (TP1, TP2) de la première paire et le groupe (BLN) de transistors NMOS. 7. Dispositif selon la revendication 6 prise en combinaison avec l'une des revendications 4 ou 5, dans lequel la deuxième paire detransistors PMOS comprend un troisième transistor PMOS (TP3) connecté entre le drain du premier transistor PMOS (TP1) de la première paire et la grille du deuxième transistor PMOS (TP2) de la première paire, et un quatrième transistor PMOS (TP4) connecté en série entre le drain du deuxième transistor PMOS (TP2) de la première paire et la grille du premier transistor PMOS (TP1) de la première paire, la grille du quatrième transistor PMOS (TP4) est couplée au premier étage élévateur de tension pour recevoir le premier signal logique de commande intermédiaire (PHI1) et la grille du troisième transistor PMOS (TP3) est couplée au premier étage élévateur de tension pour recevoir l'inverse (DEC1B) du deuxième signal logique de commande intermédiaire. 8. Dispositif selon l'une des revendications précédentes, dans lequel les transistors PMOS et NMOS sont réalisés en technologie 32 nm, et le niveau de tension initial est de 1 volt nominal, le niveau de tension intermédiaire est de 1,8 volts nominal, et le deuxième niveau de tension est de 2,5 volts nominal.