Brevet FR2953356A1 — publié le 20110603

La présente invention concerne un processeur de traitement de données numériques pour l'exécution d'un calcul de transformée de Fourier rapide directe dite FFT (de l'Anglais « Fast Fourier Transform ») ou de transformée de Fourier rapide inverse dite IFFT (de l'Anglais « Inverse Fast Fourier Transform »). Elle concerne également un terminal de télécommunication comportant au moins un tel processeur. Un tel processeur trouve sont utilité dans un grand nombre d'applications de télécommunication, notamment dans les terminaux à modulation/démodulation multi porteuses des signaux émis/reçus. En effet, dans ce type de terminaux, la modulation/démodulation fait intervenir généralement et avantageusement un calcul numérique de FFT/IFFT, notamment dans le cadre de la radio logicielle ou radio reconfigurable SDR (de l'Anglais « Software Defined Radio »). Un terminal d'émission/réception de type SDR est un terminal dans lequel la conversion numérique/analogique se fait au plus près de l'antenne, de sorte que les traitements de modulation/démodulation et de codage/décodage exécutés par le terminal se font sur des signaux numériques. Ces signaux numériques se prêtent effectivement mieux à un traitement reconfigurable, c'est-à-dire capable de s'adapter à différentes normes ou à différentes évolutions. Aujourd'hui par exemple, de nombreuses normes de communication sans fil existent. Une conséquence immédiate de cette prolifération de normes est le besoin grandissant en terminaux capables de gérer des normes différentes. La limitation en capacité de calcul et la consommation électrique excessive des processeurs de traitement du signal programmables font de ces dispositifs une solution mal adaptée pour répondre complètement à ce besoin. Par conséquent une solution purement logicielle n'est pas envisageable et l'utilisation d'opérateurs matériels s'impose. Une première solution pour gérer plusieurs normes consiste à juxtaposer au sein d'un même terminal les différentes chaînes de traitement des normes considérées comportant chacune leurs opérateurs matériels. Cette solution est simple à implémenter mais présente l'inconvénient majeur de ne pas être efficace en termes de surface de silicium utilisée. Une autre solution consiste à concevoir les différentes chaînes de traitement de telle sorte qu'elles mettent en commun une partie de leurs modules fonctionnels et opérateurs matériels. Cette seconde solution prévoit une paramétrisation du terminal de sorte que sa reconfiguration pour qu'il exécute telle ou telle chaîne de traitement ne nécessite qu'un changement de valeurs de paramètres. Notamment, une technique de mise en commun d'opérateurs matériels est présentée dans l'article de L. Alaus et al, intitulé « Promising technique of parametrization for reconfigurable radio, the Common Operators Technique : fundamentals and examples », publié dans Journal of Signal Processing Systems, DOI 10.1007/s11265-009-0353-04, le 14 mars 2009. A titre d'exemple, cet article indique qu'un opérateur matériel de calcul de FFT/IFFT peut être avantageusement mis en commun parce qu'il est sollicité par un grand nombre de normes. En effet, la plupart des normes de télécommunication actuelles ou en préparation sont basées sur des modulations de type OFDM (de l'Anglais « Orthogonal Frequency Division Multiplexing »). La modulation OFDM est un procédé de codage de signaux numériques par répartition en fréquences orthogonales. Le principe de la modulation OFDM consiste à multiplexer une communication en la répartissant sur des sous canaux envoyés simultanément sur des fréquences indépendantes. Le coeur même d'une modulation OFDM comporte un calcul de FFT. L'opérateur FFT intervient plus généralement en tant qu'opérateur de base de fonctions de réception de signaux dans le domaine fréquentiel. Par exemple, un opérateur FFT est utilisé dans une implémentation fréquentielle d'une estimation de canal par égalisation, dans une modulation/démodulation multi porteuses et dans l'exécution d'une fonction dite de « canalisation » (i.e. sélection de canal) en banc de filtres. Cet opérateur peut donc être utilisé à différents niveaux d'une chaîne de traitement et dans le cadre de différentes normes. Il permet d'envisager l'obtention d'un terminal reconfigurable présentant un nombre limité d'opérateurs matériels de calcul de FFT. L'invention concerne plus précisément un processeur à au moins un opérateur papillon, remplissant cette fonction d'opérateur FFT par une approche algorithmique dite de Cooley-Tukey en subdivision de type Radix 2. Un tel processeur est par exemple décrit dans la demande de brevet européen publiée sous le numéro EP 1 583 533. En général, l'implémentation d'un tel processeur à opérateur(s) papillon(s) prévoit que chaque opérateur papillon comporte un premier étage de multiplication complexe et un second étage d'addition et soustraction complexes recevant en entrée les données de sorties du premier étage, chacun de ces deux étages comportant une pluralité de modules matériels d'addition/soustraction et de liens de transmission de données entre ces modules. Le premier étage de multiplication complexe comporte en outre des modules matériels de multiplication. Ces modules matériels sont propres à l'implémentation précitée de l'opérateur FFT. Notamment, puisque l'opérateur FFT n'est pas utilisé en codage/décodage de canal qui est, outre la modulation/démodulation, une autre fonction essentielle des terminaux d'émission/réception en télécommunication, d'autres modules matériels doivent être ajoutés pour réaliser le codage de canal. Or la majorité des normes impose un procédé de codage de canal pour assurer une fiabilité des données transmises. En effet, le codage de canal sert à lutter contre les perturbations apportées par le canal de transmission en remplaçant le message à transmettre par un message moins vulnérable, par exemple en codant ce message avec un codeur convolutif. L'algorithme de Viterbi est alors une technique généralement utilisée pour le décodage de signaux traités par code convolutif. L'implémentation de cette technique dans un terminal d'émission/réception de type SDR augmente sensiblement sa complexité parce qu'elle nécessite des modules matériels et un processeur spécifiques. Il peut ainsi être souhaité de prévoir un processeur de traitement de données qui permette de résoudre au moins partiellement les problèmes et contraintes précités et/ou d'améliorer la reconfigurabilité d'un terminal. L'invention a donc pour objet un processeur de traitement de données numériques comportant au moins un opérateur papillon pour l'exécution d'un calcul de transformée de Fourier rapide, cet opérateur papillon comportant un premier étage de multiplication complexe et un second étage d'addition et soustraction complexes recevant en entrée les données de sorties du premier étage, chacun de ces deux étages comportant une pluralité de modules matériels d'addition/soustraction et de liens de transmission de données entre ces modules, processeur dans lequel au moins une partie des modules d'addition/soustraction de chaque étage de l'opérateur papillon et au moins une partie des liens entre ces modules sont configurables à l'aide d'au moins un paramètre programmable, entre une première configuration dans laquelle l'opérateur papillon réalise ledit calcul de transformée de Fourier rapide et une seconde configuration dans laquelle l'opérateur papillon réalise un calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants d'une implémentation de l'algorithme de Viterbi. L'idée originale exploitée par l'invention provient du constat que l'implémentation par opérateur(s) papillons du calcul de FFT ressemble à une implémentation possible du calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants de l'algorithme de Viterbi. Cette implémentation à schéma de papillon de l'algorithme de Viterbi fait apparaître une mise en commun possible de plusieurs modules matériels d'addition/soustraction utilisés dans les étages de multiplication complexe et d'addition et soustraction complexes d'un processeur de calcul de FFT à opérateurs papillons. Ainsi, en paramétrant ces modules d'addition/soustraction et les liens entre eux, il devient envisageable de concevoir un unique processeur de traitement de données numériques capable, selon son paramétrage, de réaliser un calcul de FFT à opérateurs papillons en radix 2 et un calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants d'une implémentation de l'algorithme de Viterbi. Les fonctions de modulation/démodulation et de codage/décodage canal peuvent ainsi être remplies dans un même terminal sur la base d'opérateurs matériels communs, limitant d'autant le nombre et la taille des éléments matériels à intégrer dans le terminal. En outre, le calcul de FFT s'opérant sur des données complexes, le processeur obtenu, configurable entre un calcul de FFT et un calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants d'une implémentation de l'algorithme de Viterbi, est capable de traiter des données d'entrée soit dures (binaires) soit souples (codées sur plusieurs bits) pour réaliser le décodage de Viterbi. De façon optionnelle, le premier étage de multiplication complexe comporte un premier niveau d'additions/soustractions réelles de données d'entrées, un deuxième niveau de multiplications réelles réalisées à partir de données fournies par le premier niveau et un troisième niveau d'addition et soustraction réelles réalisées à partir des données fournies par le deuxième niveau, au moins une partie des modules d'addition/soustraction du premier niveau du premier étage de multiplication complexe et au moins une partie des liens allant vers ou partant de ces modules étant configurables à l'aide d'au moins un paramètre programmable entre une première configuration dans laquelle le premier niveau du premier étage de multiplication complexe réalise des opérations préalables d'addition et/ou soustraction organisées pour limiter le nombre de multiplications réelles à exécuter au deuxième niveau et une seconde configuration dans laquelle il réalise un calcul de valeurs de métriques de branches d'une implémentation de l'algorithme de Viterbi. Cette configuration optimise le nombre de modules matériels pouvant être mis en commun pour les deux calculs, FFT/IFFT d'un côté et Viterbi de l'autre. De façon optionnelle également, le premier niveau du premier étage de multiplication complexe comporte quatre modules matériels d'addition et/ou soustraction et le deuxième niveau du premier étage de multiplication complexe comporte trois modules matériels de multiplication réelle. De façon optionnelle également, les modules d'addition/soustraction configurables sont configurables, à l'aide d'un unique paramètre binaire, entre une configuration d'additionneur et une configuration de soustracteur. De façon optionnelle également, les liens configurables comportent des multiplexeurs à deux entrées et une sortie et à sélection de l'une des deux entrées à l'aide dudit unique paramètre binaire. De façon optionnelle également, un processeur de traitement de données numériques selon l'invention comporte : un premier opérateur à trois modules combinés d'addition/soustraction configurable à l'aide d'au moins un paramètre programmable entre une première configuration dans laquelle ce premier opérateur réalise le calcul de parties réelles de coefficients impliqués dans le calcul de transformée de Fourier rapide et une seconde configuration dans laquelle il réalise un premier calcul de valeurs de métriques de chemins et de survivant d'une implémentation de l'algorithme de Viterbi, et un second opérateur, différent du premier opérateur, à trois modules combinés d'addition/soustraction configurable à l'aide d'au moins un paramètre programmable entre une première configuration dans laquelle ce second opérateur réalise le calcul de parties imaginaires de coefficients impliqués dans le calcul de transformée de Fourier rapide et une seconde configuration dans laquelle il réalise un second calcul de valeurs de métriques de chemins et de survivant d'une implémentation de l'algorithme de Viterbi. De façon optionnelle également, un processeur de traitement de données numériques selon l'invention comporte une pluralité d'opérateurs papillons configurables entre ladite première configuration dans laquelle chaque opérateur papillon réalise ledit calcul de transformée de Fourier rapide et ladite seconde configuration dans laquelle chaque opérateur papillon réalise un calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants d'une implémentation de l'algorithme de Viterbi, ces opérateurs papillons étant structurés entre eux pour un calcul de transformée de Fourier rapide par une approche algorithmique de Cooley-Tukey en treillis de type Radix-2 et pour une implémentation de l'algorithme de Viterbi en treillis à quatre symboles de référence. L'invention a également pour objet un terminal de télécommunication à modulation/démodulation multi porteuses des signaux émis/reçus et à décodage de signaux traités par un code convolutif, comportant au moins un processeur de traitement de données numériques tel que défini précédemment. De façon optionnelle, un terminal de télécommunication selon l'invention est à modulation et démodulation de type OFDM. De façon optionnelle également, un terminal de télécommunication selon l'invention est de type multi-normes, comportant au moins un modulateur/démodulateur à modulation et démodulation OFDM compatible avec chaque norme implémentée et au moins un décodeur de signal codé par un code convolutif compatible avec chaque norme implémentée. L'invention sera mieux comprise à l'aide de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés dans lesquels : la figure 1 représente schématiquement la structure générale d'un réseau de traitement de données en treillis pour l'implémentation d'un calcul de FFT/IFFT par une approche algorithmique de Cooley-Tukey en subdivision de type Radix 2, la figure 2 représente schématiquement la structure d'un opérateur papillon utilisé par le réseau de traitement de données de la figure 1, - la figure 3 représente schématiquement l'implémentation possible en modules d'addition/soustraction et de multiplication de l'opérateur papillon de la figure 2, la figure 4 représente schématiquement la structure générale d'une chaîne de traitement de données pour une implémentation de l'algorithme de Viterbi, la figure 5 représente schématiquement la structure d'un opérateur papillon utilisé par une partie de la chaîne de traitement de données de la figure 4, la figure 6 représente schématiquement l'implémentation possible en modules d'addition/soustraction de l'opérateur papillon de la figure 5, les figures 7A et 7B illustrent la mise en commun configurable d'une partie des modules d'addition/soustraction des implémentations des figures 3 et 6, la figure 8 représente schématiquement la structure générale d'un processeur à opérateur papillon selon un mode de réalisation de l'invention, et la figure 9 représente schématiquement la structure générale d'un terminal de télécommunication selon un mode de réalisation de l'invention. La transformée de Fourier rapide directe FFT est un algorithme de calcul de la transformée de Fourier discrète. Cet algorithme est utilisé en traitement numérique du signal pour transformer des données discrètes du domaine temporel ou spatial dans le domaine fréquentiel. Soient par exemple N valeur temporelles discrètes x[0], ..., x[N-1] d'un signal x. Les N valeurs fréquentielles de la transformée de Fourier discrète X de ce signal x sont définies par la formule suivante : Nù1 X [k] = x[n].wkn , pour k = 0, ..., N-1, où w = e N n=0 La transformée de Fourier discrète inverse étant équivalente à la transformée de Fourier discrète directe, à un signe et facteur 1/N près, la transformée de Fourrier rapide inverse IFFT repose sur le même algorithme que la FFT pour calculer cette transformée de Fourier discrète inverse. Tout processeur de traitement de données numériques configuré pour l'exécution d'un calcul de transformée de Fourier rapide directe FFT est donc également apte au calcul de transformée de Fourier rapide inverse IFFT. Une implémentation particulièrement simple et très utilisée du calcul de FFT est l'approche algorithmique de Cooley-Tukey en subdivision de type Radix 2. Elle suppose que le nombre N d'échantillons transformés soit une puissance de deux et subdivise de façon récursive le traitement de n échantillons en deux traitements identiques de taille n/2 à une échelle inférieure. En effet, à une première échelle : Nù1 2eN/2ù1 2z N/2ù1 2z ùnk ùiù2nk ù(2n+1)k X [k] = I x[n].e N = x[2n].e N + x[2n + 1].e N , n=0 n=0 n=0 N/2ù1 2,r - nk ùi 2' k N/2ù1 2,r nk X[k]= x[2n].e N/2 +e N x[2n+1].e N/2 n=0 n=0 2z nk N/2 N/2ù1 X [1(1= 1 x[2n]. n=02,r N/2ù1 - ~N/2nk +wk x[2n+1]. n=0 De façon récurrente, un calcul de FFT à une échelle donnée est réalisé par deux calculs de FFT à une échelle inférieure, l'un portant sur les échantillons pairs, l'autre sur les échantillons impairs du signal à l'échelle donnée. A l'aide de simplifications supplémentaires bien connues, on obtient ainsi un traitement en treillis à plusieurs échelles (ou niveaux) impliquant autant d'étapes successives, tel qu'il est illustré sur la figure 1 pour N = 8 impliquant trois étapes St1, St2 et St3. Chaque étape comporte N/2 calculs en papillon, pour un nombre total de N/2 x log2(N) calculs en papillon, tels que celui illustré sur la figure 2. Ce calcul en papillon nécessite le calcul croisé de deux données yk[0] et yk[1], comportant une multiplication complexe de l'une des données, yk[1 ], par un facteur W pour fournir une valeur intermédiaire, puis une addition et une soustraction complexes entre yk[0] et cette valeur intermédiaire pour fournir deux données yk+1[0] et yk+1[1]. Dans l'exemple illustré sur la figure 1, le facteur W vaut w° à l'échelle/étape St1, w° ou w2 à l'échelle/étape St2 et w°, w1, w2 ou w3 à l'échelle/étape St3. Les deux relations liant yk+1[0] et yk+1[1] à yk[0] et yk[1] prennent la forme suivante : Yk+l [0] = Yk [0]+W •Yk [i], Yk+l [i] = Yk [0] ù w.Yk [i]• En pratique, le calcul en papillon est réalisé par un opérateur structuré en un premier étage de multiplication complexe et un second étage d'addition et soustraction complexes recevant en entrée les données de sorties du premier étage. Pour réaliser sa multiplication complexe, le premier étage comporte des modules matériels de multiplication réelle, des modules matériels d'addition/soustraction réelle et des liens de transmission de données entre ces modules. Pour réaliser son addition et sa soustraction complexes, le second étage comporte des modules matériels d'addition/soustraction réelle et des liens de transmission de données vers ces modules. Plus précisément, en notant : Yk[i]=a+ab, W =c+id, Yk[0]=e+ if, où a, b, c, d, e et f sont des valeurs réelles, on fait apparaître le besoin en modules matériels de multiplication, addition et soustraction réelles : Yk+~[0]=(acûbd+e)+i(bc+ad+f), yk+~ [1] = (ûac + bd + e) + i(ûbc û ad + f ). Sous cette forme simple, le calcul réalisé par un opérateur papillon nécessite quatre modules matériels de multiplication réelle, trois modules matériels d'addition réelle et trois modules matériels de soustraction réelle, comme cela est représenté en partie gauche de la figure 3. Plus précisément, le premier étage de multiplication complexe de l'opérateur papillon 10 représenté en partie gauche de la figure 3, portant la référence 12, comporte quatre modules de multiplication 14, 16, 18 et 20 pour réaliser respectivement les produits ad, bc, bd et ac, un module d'addition 22 recevant les données de sortie des modules 14 et 16 pour réaliser la somme ad + bc et un module de soustraction 24 recevant les données de sortie des modules 18 et 20 pour réaliser la soustraction ac û bd. Le second étage d'addition et soustraction complexes de l'opérateur papillon, portant la référence 26, comporte : un module d'addition 28 recevant la donnée de sortie du module 22 et la variable f pour réaliser l'opération ad + bc + f, fournissant ainsi la partie imaginaire notée FFt-ImO de yk+,[0], un module d'addition 30 recevant la donnée de sortie du module 24 et la variable e pour réaliser l'opération ac û bd + e, fournissant ainsi la partie réelle notée FFt-ReO de yk+, [0], un module de soustraction 32 recevant la donnée de sortie du module 22 et la variable f pour réaliser l'opération - ad - bc + f, fournissant ainsi la partie imaginaire notée FFt-Im1 de yk+1[1], et un module de soustraction 34 recevant la donnée de sortie du module 24 et la variable e pour réaliser l'opération bd û ac + e, fournissant ainsi la partie réelle notée FFt-Rel de yk+1[1]. Sous une forme plus étendue qui va s'avérer plus astucieuse par la suite, le calcul réalisé par un opérateur papillon peut ne nécessiter que trois modules matériels de multiplication réelle, mais utilise alors cinq modules matériels d'addition réelle et quatre modules matériels de soustraction réelle, comme cela est représenté en partie droite de la figure 3. Cette forme plus étendue exprime yk+, [0] et yk+1 [1 ] de la façon équivalente suivante : Yk+~ [0] = [c(a + b) ûb(d + c) + e] + i[c(a + b) + a(d û c) + f ], yk+ [1] = [ûc(a +b) + b(d + c) + e] + i[ûc(a + b) û a(d û c) + f]. Plus précisément, le premier étage 12' de multiplication complexe de l'opérateur papillon 10' représenté en partie droite de la figure 3 comporte alors tout d'abord à un premier niveau séquentiel : un module de soustraction 36 pour réaliser l'opération d-c, un module d'addition 38 pour réaliser l'opération a+b, et un module d'addition 40 pour réaliser l'opération d+c. Il comporte ensuite à un deuxième niveau séquentiel : un module de multiplication 42 recevant la donnée de sortie du module 36 et la variable a pour réaliser l'opération a(d-c), un module de multiplication 44 recevant la donnée de sortie du module 38 et la variable c pour réaliser l'opération c(a+b), et un module de multiplication 46 recevant la donnée de sortie du module 40 et la variable b pour réaliser l'opération b(d+c). Enfin, il comporte à un troisième niveau séquentiel : un module d'addition tel que le module 22 recevant les données de sortie des modules 42 et 44 pour réaliser l'opération a(d-c)+c(a+b) = ad+bc, et un module de soustraction tel que le module 24 recevant les données de sortie des modules 44 et 46 pour réaliser l'opération c(a+b)-b(d+c) = ac-bd. Le second étage 26 d'addition et soustraction complexes de l'opérateur papillon est inchangé et fournit les valeurs FFT-ImO, FFT-ReO, FFT-Im1 et FFT-Rel en sorties respectives des modules 28, 30, 32 et 34. Il apparaît donc clairement que les deux structures d'opérateur papillon 10 et 10' illustrées sur la figure 3 sont équivalentes en termes de calcul effectué pour la réalisation d'un calcul de FFT. La structure générale d'une chaîne de traitement de données pour une implémentation de l'algorithme de Viterbi est représentée sur la figure 4. Cet algorithme a pour but de trouver par récurrence la séquence d'états la plus probable ayant produit une séquence mesurée [X0,..., XN_1] dans le cas d'un signal codé par un codeur convolutif, c'est-à-dire un codeur comportant un registre à décalage dans lequel chaque bit entrant génère un décalage dans le registre et un résultat en sortie. Son principe est de comparer chaque valeur reçue avec toutes les sorties possibles du registre à décalage de manière à déterminer quel a été le décalage de ce registre le plus probable qui a engendré la valeur reçue. La connaissance de ce décalage permet de connaître la valeur qui l'a provoqué et par conséquent la valeur génératrice du message reçu. Pour chaque valeur de message reçu, on obtient une structure en treillis reportant en ordonnée l'ensemble des états possibles du registre à décalages et en abscisse l'ensemble des transitions possibles, le motif du treillis se répétant invariablement dans le temps à chaque nouvelle entrée du codeur. En sortie du codeur, seules certaines séquences binaires sont possibles. Elles correspondent aux différents chemins qui existent dans le diagramme en treillis. L'application de l'algorithme de Viterbi consiste alors à rechercher, dans le treillis, la séquence binaire la plus proche de la séquence reçue. En pratique, le déroulement de l'algorithme comporte les trois opérations suivantes, à chaque instant et pour chaque état du treillis : un calcul de valeurs de métriques de branches réalisé par un bloc 48, consistant à calculer à la réception de N symboles (pour un rendement de 1/N) des valeurs représentant la vraisemblance des symboles reçus par rapport aux 2N symboles possibles. Ces 2N valeurs sont appelées les métriques de branches et notées BmOO, Bm01, Bm10 et Bm11 pour N = 2, un calcul de valeurs de métriques de chemins et de survivants réalisé par un bloc 50, consistant à déterminer l'état le plus probable du registre à décalage. Pour chaque noeud du treillis, une métrique de chemin représentant la probabilité cumulée pour ce noeud de faire partie de la séquence émise est mise à jour en tenant compte de la métrique de chemin calculée au cycle précédent et des valeurs de métriques de branches courantes. Cette mise à jour comporte le calcul de deux métriques de chemins et la sélection de la plus faible (chemin survivant) ; une mémorisation du bit de décision réalisée par un bloc 52, en vue de restituer le signal décodé en fin de trame par une technique de remontée des survivants. Concrètement, le bloc 48 calcule la différence entre une valeur reçue et les sorties possibles du registre à décalage. Le bloc 50, généralement qualifié de bloc ACS (pour « Addition, Comparaison et Sélection ») réalise à chaque noeud du treillis des additions de deux métriques de chemins avec les métriques de branches, une comparaison des deux métriques de chemins obtenues et une sélection de la plus faible. Pour un calcul sur la base de quatre métriques de branches possibles BmOO, BmOl, Bm1O et Bml 1 calculées par le bloc 48, on peut ainsi faire apparaître un opérateur papillon tel que celui représenté sur la figure 5, pour le calcul des deux métriques de chemins suivantes : Pmk [t +1] = VitO = Min(Pmk [t] + BmOO, Pmk+1 [t] + BmlO), Pmk+N, 2 [t +1] = Viti = Min(Pmk [t] + BmOl, Pmk+1 [t] + Bml 1). En considérant que la détection d'un minimum par comparaison de deux valeurs peut être réalisée à l'aide d'un soustracteur couplé à un multiplexeur, on note que cet opérateur papillon nécessite, pour réaliser les calculs des blocs 48 et 50, à savoir un calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants d'une implémentation de l'algorithme de Viterbi : pour chacun des deux calculs de valeurs de métriques de chemins et de survivants, deux modules matériels d'addition et un module matériel de soustraction, quatre modules matériels de soustraction supplémentaires pour le calcul 15 des quatre valeurs de métriques de branches BmOO, BmOl, Bm1O et Bml 1. En tout, dix modules matériels d'addition/soustraction sont utilisés par cet opérateur papillon, comme cela est représenté sur la figure 6. Si l'on note PO et P1 les deux métriques de chemins calculées au cycle précédent, Ref la valeur reçue et 20 a, b, c, d les quatre valeurs de sortie possibles, alors l'opérateur papillon 54 illustré sur la figure 6 comporte à un premier niveau séquentiel : quatre modules de soustraction 56, 58, 60 et 62 pour réaliser respectivement les opérations Ref-b = BmOi, Ref-d = Bml 1, Ref-c = Bml 0 et Ref-a = BmOO, 25 à un deuxième niveau séquentiel : un module d'addition 64 recevant la donnée de sortie du module 62 et la variable PO pour réaliser l'opération PO + BmOO, un module d'addition 66 recevant la donnée de sortie du module 60 et la variable P1 pour réaliser l'opération P1 + Bml 0, 30 un module d'addition 68 recevant la donnée de sortie du module 56 et la variable PO pour réaliser l'opération PO + BmOl , et un module d'addition 70 recevant la donnée de sortie du module 58 et la variable P1 pour réaliser l'opération P1 + Bml 1, et à un troisième niveau séquentiel : un module de soustraction 72 recevant les données de sorties des modules 64 et 66 pour une comparaison de PO + BmOO et P1 + Bm1O permettant d'en déduire la valeur de VitO, et un module de soustraction 74 recevant les données de sorties des modules 68 et 70 pour une comparaison de PO + BmOl et P1 + Bm11 permettant d'en déduire la valeur de Viti . Il apparaît alors que les structures en papillon des opérateurs papillons 10 et 10' de FFT, d'une part, et de l'opérateur Viterbi 54, d'autre part, impliquent des configurations matérielles permettant d'envisager une mise en commun d'une partie de leurs modules matériels d'addition/soustraction et des liens entre ces modules, moyennant un paramétrage de certains modules d'addition/soustraction et des liens à l'aide de multiplexeurs par exemple. En particulier, l'ensemble constitué du troisième niveau du premier étage de multiplication complexe (modules 22 et 24) associé au second étage d'addition et soustraction complexes, commun aux opérateurs papillons 10 et 10' de FFT, présente deux groupes de trois modules matériels d'addition/soustraction (modules 22, 28 et 32 pour le premier groupe et modules 24, 30 et 34 pour le second groupe), tout comme l'ensemble constitué des deuxième et troisième niveaux de l'opérateur Viterbi 54 (modules 64, 66 et 72 pour le premier groupe et modules 68, 70 et 74 pour le second groupe). Plus astucieusement encore, le premier niveau du premier étage de multiplication complexe (modules 36, 38 et 40) de l'opérateur papillon 10' de FFT comporte trois modules matériels d'addition/soustraction qui peuvent être utilisés, moyennant paramétrage, pour le premier niveau de l'opérateur Viterbi 54 (modules 56, 58, 60 et 62). Dans un premier temps, la figure 7A illustre une mise en commun possible des modules 22, 28 et 32, d'une part, et des modules 64, 66 et 72, d'autre part. Cette mise en commun matérielle apparaît via une représentation mathématique commune des entrées et sorties respectives des deux ensembles de trois modules considérés. Ainsi, si l'on considère les modules 64, 66 et 72 de l'opérateur Viterbi 54, en notant El (Ref-c) et E2 (P1) les deux entrées du module d'addition 66, E3 (Ref-a) et E4 (P0) les deux entrées du module d'addition 64, S1 (PO+BmOO) la sortie du module d'addition 64, S2 (PO+BmOO-(P1+Bm10)) la sortie du module de soustraction 72 et S3 (P1+Bm10) la sortie du module d'addition 66, on obtient le jeu de relations suivantes : S1= E3 + E4, S2 = S1ù S3, S3 = E1 + E2. Si l'on considère maintenant les modules 22, 28 et 32 de l'opérateur papillon 10 ou 10' de FFT, en notant El (bc pour l'opérateur 10 ou c(a+b) pour l'opérateur 10') et E2 (ad pour l'opérateur 10 ou a(d-c) pour l'opérateur 10') les deux entrées du module d'addition 22, E4 (f) l'une des deux entrées du module d'addition 28 (ou du module de soustraction 32) l'autre étant la sortie du module 22, S1 (FFT-Im0) la sortie du module d'addition 28, S2 (FFT-Im1) la sortie du module de soustraction 32 et S3 la sortie du module d'addition 22, on obtient le jeu de relations suivantes : S1= S3+ E4, S2 = E4 ù S3, S3 = E1 + E2. A partir de ces deux jeux de relations, on peut en déduire un troisième, commun aux deux opérateurs FFT et Viterbi, à un paramètre R près : S1= (1ù /3)E3+,1353+ E4, S2=(1ù,13)51+/3E4ùS3, S3 = E1 + E2. De ce troisième jeu de relations, on déduit l'opérateur commun 75 illustré sur la figure 7A. Cet opérateur comporte un module matériel d'addition 76 recevant El et E2 et fournissant S3 (troisième relation). Il comporte en outre un module matériel d'addition 78 recevant E4 et la sortie d'un multiplexeur 80, commandé en fonction de la valeur du paramètre f3, fournissant S3 (f3 =1) ou E3 (f3 =0). Ce module matériel d'addition 78 fournit S1 (première relation). Enfin, il comporte un module matériel de soustraction 82 recevant S3 et la sortie d'un multiplexeur 84, commandé en fonction de la valeur du paramètre f3, fournissant E4 (f3 =1) ou S1 (f3 =0). Ce module matériel de soustraction 82 fournit S2 (deuxième relation). On observe que le module d'addition 76 de l'opérateur commun 75 remplit la fonction du module 22 lorsque f3 =1 et celle du module 66 lorsque f3 =0 ; le module d'addition 78 de l'opérateur commun 75 remplit la fonction du module 28 lorsque f3 =1 et celle du module 64 lorsque f3 =0 ; le module de soustraction 82 de l'opérateur commun 75 remplit la fonction du module 32 lorsque f3 =1 et celle du module 72 lorsque f3 =0. 14 De façon analogue, la figure 7B illustre une mise en commun possible des modules 24, 30 et 34, d'une part, et des modules 68, 70 et 74, d'autre part. Cette mise en commun matérielle apparaît via une représentation mathématique commune des entrées et sorties respectives des deux ensembles de trois modules considérés. Ainsi, si l'on considère les modules 68, 70 et 74 de l'opérateur Viterbi 54, en notant El (Ref-d) et E2 (P1) les deux entrées du module d'addition 70, E3 (Ref-b) et E4 (P0) les deux entrées du module d'addition 68, S1 (P0+Bm01) la sortie du module d'addition 68, S2 (P0+Bm01-(P1+Bm11)) la sortie du module de soustraction 74 et S3 (P1+Bm11) la sortie du module d'addition 70, on obtient le jeu de relations suivantes : S1= E3 + E4, S2 = S1ù S3, S3 = E1 + E2. Si l'on considère maintenant les modules 24, 30 et 34 de l'opérateur papillon 10 ou 10' de FFT, en notant El (bd pour l'opérateur 10 ou b(d+c) pour l'opérateur 10') et E2 (ac pour l'opérateur 10 ou c(a+b) pour l'opérateur 10') les deux entrées du module de soustraction 24, E4 (e) l'une des deux entrées du module d'addition 30 (ou du module de soustraction 34) l'autre étant la sortie du module 24, S1 (FFT-ReO) la sortie du module d'addition 30, S2 (FFT-Re1) la sortie du module de soustraction 34 et S3 la sortie du module de soustraction 24, on obtient le jeu de relations suivantes : S1= S3+ E4, S2 = E4 ù S3, S3 = ùE1+ E2. A partir de ces deux jeux de relations, on peut en déduire un troisième, commun aux deux opérateurs FFT et Viterbi, à un paramètre R près : S1= (1ù/3)E3+,1353+E4, S2 = (1ù/3)S1+/(3E4ùS3, S3 = (ù1)eE1+E2. De ce troisième jeu de relations, on déduit un opérateur commun 85 illustré sur la figure 7B. Cet opérateur comporte un module matériel d'addition/soustraction paramétrable 86 recevant E1 et E2 et fournissant S3 (troisième relation). Plus précisément ce module paramétrable 86 est conçu pour fonctionner en additionneur (E1+E2) lorsque f3 =0 et en soustracteur (E2-E1) lorsque f3 =1. Il comporte en outre un module matériel d'addition 88 recevant E4 et la sortie d'un multiplexeur 90, commandé en fonction de la valeur du paramètre f3, fournissant S3 (f3 =1) ou E3 (f3 =0). Ce module matériel d'addition 88 fournit S1 (première relation). Enfin, il comporte un module matériel de soustraction 92 recevant S3 et la sortie d'un multiplexeur 94, commandé en fonction de la valeur du paramètre f3, fournissant E4 (f3 =1) ou S1 (f3 =0). Ce module matériel de soustraction 92 fournit S2 (deuxième relation). On observe que le module d'addition/soustraction paramétrable 86 de l'opérateur commun 85 remplit la fonction du module 24 lorsque f3 =1 et celle du module 70 lorsque f3 =0 ; le module d'addition 88 de l'opérateur commun 85 remplit la fonction du module 30 lorsque f3 =1 et celle du module 68 lorsque f3 =0 ; le module de soustraction 92 de l'opérateur commun 85 remplit la fonction du module 34 lorsque f3 =1 et celle du module 74 lorsque f3 =0. A partir des opérateurs communs illustrés sur les figures 7A et 7B, il est possible de concevoir un processeur de traitement de données comportant au moins un opérateur papillon commun paramétrable (à l'aide même du seul paramètre f3) capable d'exécuter un calcul de transformée de Fourier rapide dans une première configuration (f3 =1) et un calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants d'une implémentation de l'algorithme de Viterbi dans une seconde configuration (f3 =0). En se basant en outre sur la structure astucieuse d'opérateur papillon 10' de FFT, il est possible de mettre en commun non seulement les modules d'addition/soustraction illustrés sur les figures 7A et 7B mais également les modules d'addition/soustraction du premier niveau du premier étage de multiplication complexe (modules 36, 38 et 40) de l'opérateur papillon 10' de FFT et ceux du premier niveau de l'opérateur Viterbi 54 (modules 56, 58, 60 et 62). On obtient ainsi par exemple le processeur de traitement de données 96 représenté schématiquement sur la figure 8. Ce processeur de traitement de données 96 comporte trois niveaux séquentiels de modules matériels de multiplication ou d'addition/soustraction. A un premier niveau 98, il comporte quatre modules matériels d'addition/soustraction indépendants. Ce premier niveau est commun au premier niveau (réalisant la fonction du bloc 48) de l'opérateur Viterbi 54 et au premier niveau du premier étage de multiplication complexe de l'opérateur papillon 10' de FFT. Trois des modules matériels d'addition/soustraction de ce premier niveau 98 sont communs aux calculs de FFT et de Viterbi, un est dédié uniquement au calcul de Viterbi. A un deuxième niveau 100, il comporte trois modules matériels de multiplication dédiés uniquement au calcul de FFT. A un troisième niveau 102, il comporte les deux opérateurs illustrés sur les figures 7A et 7B. Ce troisième niveau est commun aux deuxième et troisième niveaux (réalisant la fonction du bloc 50) de l'opérateur Viterbi 54 et à la combinaison du troisième niveau du premier étage de multiplication complexe et du second étage d'addition et soustraction complexes de l'opérateur papillon 10' de FFT. Plus précisément, le premier niveau 98 comporte un module matériel d'addition/soustraction paramétrable 104 recevant la valeur a et la sortie d'un multiplexeur 106, commandé en fonction de la valeur du paramètre /3, fournissant b (/3 =1) ou Ref (/3 =0). Plus précisément ce module paramétrable 104 est conçu pour fonctionner en additionneur lorsque f3=1 et en soustracteur lorsque f3=0. Il fournit ainsi a+b lorsque /3=1 et Ref-a lorsque /3=0. Le premier niveau 98 comporte en outre un module matériel de soustraction 108 recevant b et Ref pour fournir Ref-b. Le premier niveau 98 comporte en outre un module matériel de soustraction 110 recevant la valeur c et la sortie d'un multiplexeur 112, commandé en fonction de la valeur du paramètre /3, fournissant d (/3 =1) ou Ref (/3 =0). Ce module 110 fournit ainsi d-c lorsque /3=1 et Ref-c lorsque /3=0. Enfin, le premier niveau 98 comporte un module matériel d'addition/soustraction paramétrable 114 recevant la valeur d et la sortie d'un multiplexeur 116, commandé en fonction de la valeur du paramètre /3, fournissant c (/3 =1) ou Ref (/3 =0). Plus précisément ce module paramétrable 114 est conçu pour fonctionner en additionneur lorsque f3=1 et en soustracteur lorsque f3=0. Il fournit ainsi c+d lorsque /3=1 et Ref-d lorsque /3=0. Le deuxième niveau 100, sollicité uniquement pour le calcul de FFT (/3=1), comporte : un premier module matériel de multiplication 118 recevant la valeur a et la sortie du module de soustraction 110 pour fournir, lorsque /3=1, la valeur a(d-c), un deuxième module matériel de multiplication 120 recevant la valeur b et la sortie du module d'addition/soustraction paramétrable 114 pour fournir, lorsque /3=1, la valeur b(d+c), et un troisième module matériel de multiplication 122 recevant la valeur c et la sortie du module d'addition/soustraction paramétrable 104 pour fournir, lorsque /3=1, la valeur c(a+b). Le module d'addition 76 du troisième niveau 102 reçoit la sortie d'un multiplexeur 124, commandé en fonction de la valeur du paramètre /3, fournissant la sortie a(d-c) du module de multiplication 118 (/3 =1) ou PO (/3 =0), et la sortie d'un multiplexeur 126, commandé en fonction de la valeur du paramètre /3, fournissant la sortie c(a+b) du module de multiplication 122 (/3 =1) ou la sortie Ref-a du module d'addition/soustraction paramétrable 104 (/3 =0). Le module d'addition/soustraction paramétrable 86 du troisième niveau 102 reçoit la sortie d'un multiplexeur 128, commandé en fonction de la valeur du paramètre /3, fournissant la sortie b(d+c) du module de multiplication 120 (/3 =1) ou la sortie Ref-b du module de soustraction 108 (/3 =0), et la sortie d'un multiplexeur 130, commandé en fonction de la valeur du paramètre /3, fournissant la sortie c(a+b) du module de multiplication 122 (/3=1) ou P1 (/3 =0). Enfin, le multiplexeur 80 reçoit d'une part la sortie du module 76 (qu'il fournit en sortie lorsque /3=1) et d'autre part la sortie du module de soustraction 110 (qu'il fournit en sortie au module 78 lorsque /3=0), le multiplexeur 90 recevant quant à lui d'une part la sortie du module 86 (qu'il fournit en sortie lorsque /3=1) et d'autre part la sortie du module de d'addition/soustraction paramétrable 114 (qu'il fournit en sortie au module 88 lorsque /3=0). En sortie du troisième niveau 102, un premier multiplexeur 132 commandé par la sortie du module de soustraction 82 sélectionne la plus petite des deux valeurs fournies par les modules 76 et 78 pour le calcul de Viterbi (Obtention de la valeur VitO) et un second multiplexeur 134 commandé par la sortie du module de soustraction 92 sélectionne la plus petite des deux valeurs fournies par les modules 86 et 88 également pour le calcul de Viterbi (Obtention de la valeur Viti ). Il apparaît clairement que le processeur de traitement de données décrit précédemment est configurable à l'aide d'un simple paramètre binaire /3 pour effectuer un calcul de FFT à l'aide des valeurs d'entrées a, b, c, d, e, f lorsque /3=1 et pour effectuer un calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants d'une implémentation de l'algorithme de Viterbi à l'aide des valeurs d'entrées Ref, a, b, c, d, P0, P1 lorsque /3=0. Les éléments grisés dans le schéma illustré sur la figure 8 (80, 84, 86, 90, 94, 104, 106, 112, 114, 116, 124, 126, 128, 130) sont ceux qui sont paramétrables à l'aide de /3. Alors que les algorithmes FFT et Viterbi sont différents tant dans les données qu'ils traitent que dans les fonctions qu'ils réalisent, la mise en commun de modules matériels de soustraction et/ou d'addition et la conception d'une structure commune sont rendues possibles grâce à la mise en évidence originale d'une similarité de fonctionnement d'opérateurs papillons qu'ils mettent en oeuvre. Par rapport à un processeur de traitement de données à opérateur papillon apte uniquement à effectuer un calcul de FFT, il nécessite juste l'ajout du module de soustraction 108 et de tous les multiplexeurs permettant de basculer du mode FFT au mode Viterbi. Ainsi, en comparant un opérateur de calcul FFT et un opérateur de calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants d'une implémentation de l'algorithme de Viterbi à l'opérateur précédemment décrit, on réduit le besoin en opérateurs d'addition et/ou soustraction de moitié environ. Le gain est d'autant plus important que les calculs de FFT et de Viterbi ne sont généralement pas réalisés simultanément. Néanmoins les ressources globales nécessaires aux deux traitements étant différentes (en se référant aux normes actuelles, la taille des FFT oscille entre 64 et 2048, ce qui nécessite entre 32 et 1024 opérateurs papillons par étape du treillis, alors que les degrés des polynômes générateurs des codes convolutifs varient entre 4 et 8, ce qui nécessite entre 8 et 128 papillons), en supposant que l'on implémente uniquement la moitié des opérateurs papillons de FFT de la façon décrite précédemment, alors on dispose de suffisamment d'opérateurs papillons pour effectuer les calculs de Viterbi avec un gain de 13% en nombre de module matériels d'addition/soustraction. Avec un parallélisme encore plus accru voire total au niveau des opérateurs papillons de Viterbi, il reste possible d'atteindre environ 50% de gain. Un autre avantage de cette structure commune est de pouvoir tirer profit, dans le mode Viterbi, du fait que les données traitées dans le mode FFT doivent pouvoir être complexes et que leurs parties réelles et imaginaires sont en général entières. En mode Viterbi, le processeur de traitement est alors capable de fonctionner aussi bien avec des données d'entrée dures (binaires) que des données d'entrée souples (entières). Enfin, compte tenu de la variabilité de la performance des technologies microélectroniques, il est avantageux de proposer des processeurs de base les plus réguliers possible. En effet, il est alors envisageable d'implanter de tels processeurs en surnombre et de les configurer a posteriori en fonction des performances ou des pannes éventuelles de chacun de ces processeurs. Par conséquent un processeur de traitement de données 96 tel que celui décrit précédemment est avantageusement intégré dans un terminal de télécommunication 136 à modulation/démodulation multi porteuses des signaux émis/reçus et à décodage de signaux traités par un code convolutif comme illustré sur la figure 9. Les applications de ce processeur de traitement à deux modes de fonctionnement FFT et Viterbi sont multiples que ce soit pour un terminal à norme unique ou pour un terminal multi-normes. En effet, beaucoup de normes mettent par exemple en oeuvre une modulation OFDM (calcul de FFT) et nécessitent un décodage de code convolutif (algorithme de Viterbi), parmi lesquels : la radiodiffusion numérique terrestre DAB, la télédiffusion numérique terrestre (DVB-T, DVB-H), la radiodiffusion numérique terrestre T-DMB, la radiodiffusion numérique DRM, les liaisons filaires : ADSL, VDSL, modem sur courant porteur (Homeplug), modem câble (norme Docsis), les réseaux sans-fils basés sur les normes 802.11a, 802.11g (Wi-Fi), 802.16 (WiMAX) et HiperLAN, les réseaux mobiles de nouvelle génération (4G). Cette liste n'est bien sûr pas exhaustive puisque la quasi totalité des normes actuelles ou à l'étude utilise une modulation OFDM et/ou un décodage de Viterbi. En outre, des travaux récents on montré que la FFT pouvait être appliquée pour des opérations plus diversifiées qu'une simple modulation. Notamment, elle peut être utilisée pour des calculs de corrélation, la genèse de filtres de type FIR, l'estimation de canal ou la détection de plusieurs utilisateurs. De même, l'algorithme de Viterbi a lors d'études passées été étendu au décodage des Turbos Codes. Ainsi, l'architecture commune FFT/Viterbi proposée peut être utilisée par une majorité des fonctions de terminaux de télécommunication et ne se restreint pas aux seuls blocs de décodage canal et de modulation/démodulation. On notera enfin que l'invention ne se limite pas aux modes de réalisation envisagés. Il apparaîtra en effet à l'homme de l'art que diverses modifications peuvent être apportées au mode de réalisation décrit ci-dessus, à la lumière de l'enseignement qui vient de lui être divulgué. Dans les revendications qui suivent, les termes utilisés ne doivent pas être interprétés comme limitant les revendications au mode de réalisation exposé dans la présente description, mais doivent être interprétés pour y inclure tous les équivalents que les revendications visent à couvrir du fait de leur formulation et dont la prévision est à la portée de l'homme de l'art en appliquant ses connaissances générales à la mise en oeuvre de l'enseignement qui vient de lui être divulgué. REVENDICATIONS1. Processeur (96) de traitement de données numériques comportant au moins un opérateur papillon pour l'exécution d'un calcul de transformée de Fourier rapide, cet opérateur papillon comportant un premier étage (12 ;12') de multiplication complexe et un second étage (26) d'addition et soustraction complexes recevant en entrée les données de sorties du premier étage, chacun de ces deux étages comportant une pluralité de modules matériels d'addition/soustraction (104, 108, 110, 114, 76, 78, 82, 86, 88, 92) et de liens de transmission de données entre ces modules, caractérisé en ce qu'au moins une partie (104, 114, 86) des modules d'addition/soustraction de chaque étage de l'opérateur papillon et au moins une partie (106, 112, 116, 124, 126, 128, 130, 80, 84, 90, 94) des liens entre ces modules sont configurables à l'aide d'au moins un paramètre programmable (/3), entre une première configuration dans laquelle l'opérateur papillon réalise ledit calcul de transformée de Fourier rapide et une seconde configuration dans laquelle l'opérateur papillon réalise un calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants d'une implémentation de l'algorithme de Viterbi. 2. Processeur (96) de traitement de données numériques selon la revendication 1, dans lequel le premier étage de multiplication complexe (12') comporte un premier niveau (98) d'additions/soustractions réelles de données d'entrées (Ref, a, b, c, d, e/P0, f/P1), un deuxième niveau (100) de multiplications réelles réalisées à partir de données fournies par le premier niveau et un troisième niveau (76, 86) d'addition et soustraction réelles réalisées à partir des données fournies par le deuxième niveau, au moins une partie (104, 114) des modules d'addition/soustraction (104, 108, 110, 114) du premier niveau (98) du premier étage de multiplication complexe (12') et au moins une partie (106, 112, 116, 80, 90) des liens allant vers ou partant de ces modules étant configurables à l'aide d'au moins un paramètre programmable (/3) entre une première configuration dans laquelle le premier niveau (98) du premier étage de multiplication complexe (12') réalise des opérations préalables d'addition et/ou soustraction organisées pour limiter le nombre de multiplications réelles à exécuter au deuxième niveau (100) et une seconde configuration dans laquelle il réalise un calcul de valeurs de métriques de branches d'une implémentation de l'algorithme de Viterbi. 3. Processeur (96) de traitement de données numériques selon la revendication 2, dans lequel le premier niveau (98) du premier étage de multiplication complexe (12') comporte quatre modules matériels d'addition et/ou soustraction (104, 108, 110, 114) et le deuxième niveau (100) du premier étage de multiplication complexe (12') comporte trois modules matériels de multiplication réelle (118, 120, 122). 4. Processeur (96) de traitement de données numériques selon l'une quelconque des revendications 1 à 3, dans lequel les modules d'addition/soustraction configurables (86, 104, 114) sont configurables, à l'aide d'un unique paramètre binaire (/3), entre une configuration d'additionneur et une configuration de soustracteur. 5. Processeur (96) de traitement de données numériques selon la revendication 4, dans lequel les liens configurables (80, 84, 90, 94, 106, 112, 116, 124, 126, 128, 130) comportent des multiplexeurs à deux entrées et une sortie et à sélection de l'une des deux entrées à l'aide dudit unique paramètre binaire (/3). 6. Processeur (96) de traitement de données numériques selon l'une quelconque des revendications 1 à 5, comportant : un premier opérateur (85) à trois modules combinés d'addition/soustraction configurable à l'aide d'au moins un paramètre programmable entre une première configuration dans laquelle ce premier opérateur réalise le calcul de parties réelles de coefficients impliqués dans le calcul de transformée de Fourier rapide et une seconde configuration dans laquelle il réalise un premier calcul de valeurs de métriques de chemins et de survivant d'une implémentation de l'algorithme de Viterbi, et un second opérateur (75), différent du premier opérateur, à trois modules combinés d'addition/soustraction configurable à l'aide d'au moins un paramètre programmable entre une première configuration dans laquelle ce second opérateur réalise le calcul de parties imaginaires de coefficients impliqués dans le calcul de transformée de Fourier rapide et une seconde configuration dans laquelle il réalise un second calcul de valeurs de métriques de chemins et de survivant d'une implémentation de l'algorithme de Viterbi. 7. Processeur (96) de traitement de données numériques selon l'une quelconque des revendications 1 à 6, comportant une pluralité d'opérateurs papillonsconfigurables entre ladite première configuration dans laquelle chaque opérateur papillon réalise ledit calcul de transformée de Fourier rapide et ladite seconde configuration dans laquelle chaque opérateur papillon réalise un calcul de valeurs de métriques de branches et de valeurs de métriques de chemins et de survivants d'une implémentation de l'algorithme de Viterbi, ces opérateurs papillons étant structurés entre eux pour un calcul de transformée de Fourier rapide par une approche algorithmique de Cooley-Tukey en treillis de type Radix-2 et pour une implémentation de l'algorithme de Viterbi en treillis à quatre symboles de référence. 8. Terminal de télécommunication (136) à modulation/démodulation multi porteuses des signaux émis/reçus et à décodage de signaux traités par un code convolutif, comportant au moins un processeur (96) de traitement de données numériques selon l'une quelconque des revendications 1 à 7. 9. Terminal de télécommunication (136) selon la revendication 8, à modulation et démodulation de type OFDM. 10. Terminal de télécommunication (136) selon la revendication 9, de type multi-normes, comportant au moins un modulateur/démodulateur à modulation et démodulation OFDM compatible avec chaque norme implémentée et au moins un décodeur de signal codé par un code convolutif compatible avec chaque norme implémentée.20