Brevet FR2961056A1 — publié le 20111209

B10-1777FR - FZ/EVH 10-GR1-030 Société Anonyme dite : STMicroelectronics SA Etablissement public à caractère scientifique et technologique dit : Centre National de Recherche Scientifique (CNRS) Dispositif électronique, en particulier de protection contre les décharges électrostatiques, et procédé de protection d'un composant contre des décharges électrostatiques Invention de : Philippe GALY Jean JIMENEZ Johan BOURGEAT Christophe ENTRINGER Dispositif électronique, en particulier de protection contre les décharges électrostatiques, et procédé de protection d'un composant contre des décharges électrostatiques L'invention concerne les dispositifs électroniques, et notamment ceux destinés à la protection des composants contre les décharges électrostatiques (ESD : ElectroStatic Discharge), mais également les dispositifs du type « déclencheur » (« trigger », selon une dénomination anglosaxonne habituellement utilisée par l'homme du métier) capables de délivrer une tension électrique destinée par exemple à commander un autre système. L'utilisation de technologies CMOS avancées, par exemple l'utilisation de technologies inférieures ou égales à 65 nanomètres, et en particulier les technologie 45 ou 32 nanomètres, conduit à l'utilisation de tensions d'alimentation de plus en plus faibles. Selon un mode de réalisation, il est par conséquent proposé un dispositif électronique, en particulier destiné à la protection contre les décharges électrostatiques, capable de déclencher, à des tensions très faibles, de façon en particulier à limiter à une faible valeur la surtension aux bornes du composant à protéger. Selon un autre mode de réalisation, il est proposé un dispositif électronique capable d'agir en tant que déclencheur et de délivrer une tension de commande également très faible. Selon un aspect, il est proposé un dispositif électronique comprenant une première et une deuxième bornes et des moyens électroniques couplés entre les deux bornes, ces moyens électroniques comprenant au moins un bloc comportant un transistor MOS incluant un transistor bipolaire parasite, le transistor MOS ayant une première électrode, par exemple son drain, couplée à la première borne, sa deuxième électrode, par exemple sa source, couplée à la deuxième borne et étant configuré en outre pour, en présence d'une impulsion de courant entre les deux bornes, résultant par exemple d'une décharge électrostatique, fonctionner dans un mode hybride incluant un fonctionnement du type MOS dans un mode sous-seuil et un fonctionnement du transistor bipolaire parasite. Le principe d'un fonctionnement hybride d'un transistor MOS a été mis en évidence dans l'article de Ph. Galy et V. Berland intitulé « Ideal Gummel curves simulation of high current gain vertical NPN BIMOS transistor », INT. J. ELECTRONICS, 1996, vol. 80 N°6,717-726. Cet article est une étude théorique effectuée sur un transistor à structure verticale présentant une longueur de grille (longueur de canal) de l'ordre du micron et validée par des simulations, sans qu'une quelconque application d'un tel fonctionnement hybride soit mentionnée. Un composant micro électronique tétrapode conjuguant l'effet bipolaire et l'effet MOS dans un mode de fonctionnement hybride de façon à améliorer le gain en courant, a également été décrit dans la demande de brevet français n° 2 784 503. Un tel composant est présenté comme résistant aux radiations ionisantes et il est précisé d'une façon générale qu'il peut être employé pour des applications grand public, spatial et/ou militaire, dans les domaines numérique et analogique, sans qu'une quelconque application du fonctionnement hybride du composant soit mentionnée. Les inventeurs ont observé qu'il était particulièrement intéressant d'utiliser ce principe de fonctionnement hybride du transistor notamment pour la réalisation d'un dispositif soumis à une impulsion de courant, en particulier un dispositif de protection d'un composant contre les décharges électrostatiques qui se traduisent par des impulsions de courant entre les deux bornes du dispositif en raison d'une différence de tension impulsionnelle entre ces deux bornes. Ce fonctionnement hybride est obtenu lorsque le transistor est configuré de façon à ce que la grille du transistor MOS soit polarisée avec une tension inférieure à sa tension de seuil et à ce que la différence de tension substrat-source du transistor MOS soit positive. Cette différence de tension positive est par exemple obtenue lorsque le substrat du transistor MOS, qui forme la base intrinsèque du transistor bipolaire parasite est polarisée avec une tension non nulle alors que la source du transistor MOS est reliée à la masse. Pour autant que les conditions de configuration du transistor soient réalisées pour obtenir ce fonctionnement hybride, celui-ci peut apparaître pour des longueurs de grille relativement grande par exemple 1 micron, mais toutefois dans ce cas de façon peu significativement utilisable industriellement. Par contre avec l'évolution des technologies, la base du transistor bipolaire parasite se réduit, ce qui est le cas en particulier pour les technologies inférieures ou égales à 65 nanomètres, et plus particulièrement pour les technologies inférieures à 50 nanomètres, par exemple les technologies 45 nanomètres et 32 nanomètres, conférant une importance plus grande au comportement bipolaire parasite du transistor MOS. I1 devient alors possible de faire fonctionner de façon significative, au moins transitoirement au début de l'impulsion de courant, le transistor MOS sous sa tension de seuil et simultanément, de faire fonctionner le transistor bipolaire parasite. Et, dans un tel fonctionnement hybride, le gain en courant du transistor bipolaire, contrôlé par la tension de grille du transistor MOS, peut devenir important jusqu'à atteindre plusieurs décades. Ainsi, ce fonctionnement hybride permet à un tel dispositif de pouvoir être utilisé pour la protection contre les décharges électrostatiques avec un déclenchement pour des tensions très faibles, par exemple dans certains cas de l'ordre du volt, ou bien être utilisé dans un dispositif du type déclencheur capable de fournir une tension de commande très faible, par exemple de l'ordre de quelques dixièmes de volt. En effet puisque le gain en courant le/Ib du transistor bipolaire devient très grand lorsque la tension de grille, non nulle, reste inférieure à la tension de seuil du transistor MOS, le courant traversant le transistor va, en présence d'une impulsion de type ESD, très rapidement atteindre des valeurs significatives, correspondant au seuil de déclenchement mentionné ci-avant, tout en limitant après ce déclenchement, la tension au bornes du composant à protéger à des valeurs faibles, par exemple de l'ordre du volt. Ce fonctionnement hybride du transistor permet ainsi d'avoir un déclenchement plus rapide que celui obtenu avec un circuit de protection ESD classique utilisant par exemple un transistor NMOS dont la grille est directement connectée à la masse (Gate Grounded NMOS) et dont le substrat est également directement connecté à la masse. Bien entendu si au cours de l'impulsion la tension grille-source du transistor MOS devient supérieure à la tension de seuil de ce transistor, le transistor MOS passe du mode de fonctionnement hybride à un mode de fonctionnement du type MOS. Plusieurs modes de réalisation sont possibles pour les moyens électroniques couplés entre les deux bornes du dispositif. Ainsi, il est possible de laisser flottants le substrat et la grille du transistor MOS, ou bien de les connecter ensemble sans que la grille soit directement connectée à la masse et sans que le substrat soit directement connecté à la masse. Deux noeuds sont dits « directement connectés» ou « directement couplés » lorsque la connexion ou le couplage entre ces deux noeuds est réalisé sans composant intermédiaire connecté ou couplé entre ces deux noeuds. En effet dans ce cas les polarisations de grille et de substrat requises pour avoir un fonctionnement hybride, sont obtenues en présence de l'impulsion de courant par le biais des capacités drain- substrat et drain-grille. Plus précisément pour des technologies CMOS inférieures à 1 micron, par exemple 250 nanomètres, et de façon encore plus significative pour des technologies inférieures à 65 nanomètres, par exemple 45 nanomètres, un transistor MOS ayant son substrat et sa grille flottants ou bien connectés ensemble sans que la grille soit directement connectée à la masse et sans que le substrat soit directement connecté à la masse, va passer au moins transitoirement dans son mode fonctionnement hybride en présence d'une impulsion de courant résultant d'une décharge électrostatique. De tels modes de réalisation présentent l'avantage d'offrir des moyens électroniques bidirectionnels, c'est-à-dire de réagir à des impulsions positives ou négatives de courant. Ces modes de réalisation s'appliquent tout particulièrement mais non exclusivement à des transistors présentant des oxydes de grille épais, par exemple de l'ordre de 50 Angstrôms. Cela étant de tels modes de réalisations présentent un seuil de déclenchement extrêmement faible, ce qui peut être gênant pour certaines applications. En effet même si dispositif est efficace pour une protection ESD, il peut alors se déclencher accidentellement en présence d'un pic accidentel de courant lors du fonctionnement du composant à protéger alimenté entre une tension Vdd et la masse par exemple, c'est-à-dire en régime établi. Ce seuil de déclenchement peut alors être avantageusement contrôlé par un circuit de commande, comportant par exemple au moins une résistance, qui va contribuer à contrôler la valeur de la tension appliquée sur le substrat et/ou la grille du transistor. Plus précisément, selon un mode de réalisation, il est également possible que le bloc comprenne en outre un circuit de commande configuré pour, en présence d'une impulsion de courant entre les deux bornes, appliquer une première tension non nulle sur le substrat du transistor MOS et une deuxième tension inférieure à la tension de seuil sur la grille du transistor MOS. Ce dispositif de commande est avantageusement configuré pour appliquer une première tension inférieure à une tension limite correspondant à une tension substrat-source de saturation du transistor bipolaire parasite. Là encore, le circuit de commande peut être réalisé de différentes façons. Selon un mode de réalisation, le circuit de commande comprend un élément résistif possédant une première borne connectée à la source du transistor MOS et une deuxième borne connectée au substrat et à la grille du transistor MOS. Un tel circuit de commande permet de pouvoir conjuguer simultanément les effets bipolaires et MOS tout en les amplifiant et en réduisant les courants de fuite. I1 est également possible d'obtenir un effet conjugué des effets MOS et bipolaire en utilisant un circuit de commande comportant par exemple un premier élément résistif connecté entre la source et le substrat du transistor MOS, et un deuxième élément résistif connecté entre la grille et la source du transistor MOS. Lorsque le bloc comportant le transistor MOS n'assure pas de réversibilité en ce qui concerne la direction des impulsions de courant, il est particulièrement avantageux, en particulier pour les applications de protection contre les décharges électrostatiques, que les moyens électroniques comprennent en outre une diode dont la cathode est connectée à la première borne et dont l'anode est connectée à la deuxième borne. En variante, les moyens électroniques peuvent comporter deux blocs cascodés, et plus particulièrement, selon un mode de réalisation, le transistor MOS de chaque bloc a sa grille connectée à son substrat, les deux substrats des deux transistors MOS sont connectés ensemble, le drain d'un premier transistor MOS est connecté à la première borne, la source du deuxième transistor MOS est connectée à la deuxième borne et un élément résistif est connecté entre le substrat du deuxième transistor MOS et la deuxième borne. Un tel dispositif peut par exemple être utilisé en tant qu'élément déclencheur et est alors capable de fournir, en réponse à une impulsion de courant, une tension impulsionnelle de commande de l'ordre de quelques dixièmes de volt, par exemple 0,3 volt, entre la source et le drain du deuxième transistor MOS. Selon un autre aspect il est proposé un dispositif de protection contre les décharges électrostatiques, comprenant une première et une deuxième bornes, la première et la deuxième bornes étant destinées à être connectées à un composant à protéger, et des moyens électroniques couplés entre les deux bornes ; Selon une caractéristique générale de cet aspect les moyens électroniques comprennent au moins un premier bloc comportant un transistor MOS ayant sa grille couplée à son substrat sans être directement couplée à la deuxième borne, la première électrode du transistor MOS, par exemple son drain, étant couplée à la première borne, la deuxième électrode du transistor MOS, par exemple sa source, étant couplée à la deuxième borne, et un premier élément résistif couplé entre le substrat du transistor MOS et la deuxième borne. Avec une telle configuration du transistor, celui-ci va passer en présence d'une décharge électrostatique appliquée entre les deux bornes du dispositif, au moins transitoirement au début de la décharge électrostatique, dans son mode de fonctionnement hybride car les conditions de polarisation du substrat et de la grille pour obtenir un fonctionnement hybride sont au moins transitoirement satisfaites. Cela étant même si ce fonctionnement hybride apparaît avec une telle configuration pour des technologies de 1 micron (longueur de grille de 1 micron), il devient de plus en plus significativement intéressant dans les applications de protection ESD notamment, avec la diminution des longueurs de grilles. Ainsi de tels dispositifs de protection ESD ont été réalisés avec des technologies 250 nanomètres. Ces dispositifs de protection ESD s'avèrent par ailleurs particulièrement adaptés aux technologies avancées, comme par exemple les technologies 65 nanomètres et moins, en particulier la technologie 32 nanomètres. Selon un mode de réalisation, le premier bloc comprend un deuxième élément résistif connecté entre la grille et la source du transistor MOS. Selon un mode de réalisation permettant d'assurer une réversibilité du dispositif, les moyens électroniques comportent en outre une diode dont la cathode est connectée à la première borne et dont l'anode est connectée à la deuxième borne. Selon une autre variante de réalisation, permettant d'assurer également une réversibilité du dispositif vis-à-vis du sens de la décharge électrostatique, la grille du transistor MOS du premier bloc n'est pas couplée à la deuxième borne et les moyens électroniques comprennent en outre un deuxième bloc comportant un transistor MOS ayant sa grille couplée à son substrat sans être couplée à la première borne, sa première électrode couplée à la première borne et un élément résistif couplé entre le substrat du transistor et la première borne, la première électrode du transistor MOS du premier bloc étant couplée à la première borne par l'intermédiaire du transistor MOS du deuxième bloc, le transistor MOS du deuxième bloc ayant sa deuxième électrode couplée à la deuxième borne par l'intermédiaire du transistor MOS du premier bloc. Selon un mode de réalisation chaque bloc comporte en outre un élément additionnel configuré pour retarder la décharge de la capacité de grille du transistor MOS. Cet élément additionnel peut être connecté entre le substrat et la grille du transistor MOS ou bien entre le substrat du transistor MOS et l'élément résistif correspondant. Cet élément additionnel peut comprendre une diode dont la cathode est connectée à la grille du transistor MOS ou bien un transistor MOS additionnel ayant sa grille connectée à son substrat et l'une de ses deux autres électrodes connectée à la grille du transistor MOS. En particulier lorsque des courants importants doivent transiter dans le dispositif de protection ESD, les moyens électroniques peuvent avantageusement comporter en outre un triac couplé entre la première borne et la deuxième borne et dont la gâchette est couplée à la borne de connexion commune entre les deux blocs. Selon un mode de réalisation le triac comprend deux doigts respectivement réalisés de façon intégrée au sein de deux caissons semiconducteurs, et les deux blocs sont respectivement réalisés de façon intégrée sur et au sein des deux caissons semiconducteurs. Selon un autre aspect il est proposé une cellule d'entrée/sortie d'un circuit intégré, comprenant un plot d'entrée/sortie, une première borne d'alimentation, une deuxième borne d'alimentation, un premier dispositif de protection ESD tel que défini ci-avant couplé entre le première borne d'alimentation et le plot d'entrée/sortie, un deuxième dispositif de protection ESD tel que défini ci-avant couplé entre le plot d'entrée/sortie et la deuxième borne d'alimentation, et un troisième dispositif de protection ESD tel que défini ci-avant couplé entre la première borne d'alimentation et la deuxième borne d'alimentation. Selon un autre aspect il est proposé un circuit intégré comprenant au moins une cellule d'entrée/sortie telle que définie ci- avant. Selon un autre aspect, il est proposé un procédé de protection d'un composant contre des décharges électrostatiques, le procédé comprenant une connexion entre une première et une deuxième bornes du composant d'au moins un transistor MOS incluant un transistor bipolaire parasite, le transistor MOS ayant une première électrode, par exemple son drain, couplée à la première borne, sa deuxième électrode, par exemple sa source, couplée à la deuxième borne ; et, en présence d'une décharge électrostatique entre les deux bornes, le procédé comprend une activation du transistor MOS pour le placer dans un mode hybride incluant un fonctionnement du type MOS dans un mode sous-seuil et un fonctionnement du transistor bipolaire parasite. Selon un mode de mise en oeuvre, en présence de ladite décharge électrostatique entre les deux bornes, on applique une première tension non nulle sur le substrat du transistor MOS et une deuxième tension inférieure à la tension de seuil sur la grille du transistor MOS. Selon un mode de mise en oeuvre, on applique une première tension inférieure à une tension limite correspondant à une tension substrat-source de saturation du transistor bipolaire parasite. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre très schématiquement un mode de réalisation d'un dispositif électronique selon l'invention utilisable en particulier pour la protection d'un composant contre les décharges électrostatiques, - les figures 2 à 11 illustrent schématiquement divers modes de réalisation et de mise en oeuvre de l'invention, - les figures 12 et 13 illustrent schématiquement un autre mode de réalisation d'un dispositif selon l'invention utilisable par exemple en tant qu'élément déclencheur (« trigger », selon une dénomination anglosaxonne habituellement utilisée par l'homme du métier), - les figures 14 à 28 illustrent schématiquement encore d'autres modes de réalisation d'un dispositif selon l'invention, et - les figures 29 et 30 illustrent schématiquement un mode de réalisation d'un circuit intégré et d'une cellule d'entrée sortie d'un circuit intégré selon l'invention. Sur la figure 1, la référence DIS désigne un dispositif électronique formant, dans cette variante de réalisation, un dispositif de protection d'un composant électronique CMP, contre les décharges 25 électrostatiques (« Electrostatic Discharges » : ESD selon un acronyme anglosaxon). Le composant CMP est connecté à une première borne BP et à une deuxième borne BN du dispositif DIS. A titre indicatif, lorsque le composant CMP est en fonctionnement, la borne BP peut être reliée à une tension Vp positive 30 et la borne BN peut être reliée à une tension Vn négative ou égale à zéro (la masse). Lorsque le composant CMP n'est pas en fonctionnement, il peut être soumis à une décharge électrostatique se traduisant typiquement par une impulsion très brève de courant (typiquement 10 15 20 quelques microsecondes) dont le pic de courant est de l'ordre par exemple de 2 ampères et intervient typiquement au bout de 10 nanosecondes. Typiquement cela correspond par exemple à une différence de potentiel impulsionnelle appliquée entre les bornes BP et BN au travers d'un circuit équivalent R-L-C, dont le pic de tension se produit au bout de 10 nanosecondes avec une intensité de 1 à 4 kVolts HBM, par exemple 4 kVolts HBM pour 2,5 ampères. On rappelle ici que les lettres HBM sont l'abréviation de l'acronyme anglosaxon « Human Body Model » bien connu de l'homme du métier dans le domaine de la protection contre les décharges électrostatiques et désignent notamment un circuit électrique visant à modéliser une décharge électrostatique délivré par un être humain et habituellement utilisé pour tester la sensibilité des dispositifs aux décharges électrostatiques. Ce circuit électrique HBM, qui est le circuit R-L-C équivalent mentionné ci-avant et auquel on applique une forte tension, comporte notamment un condensateur de 100 pF qui se décharge à travers une résistance de 1,5 kilo-ohms dans le dispositif à tester. Ainsi, dans le cas présent, une décharge électrostatique de 4 kilovolts HBM signifie que l'on applique au circuit électrique HBM une différence de potentiel de 4 kilovolts. I1 convient alors que cette impulsion de courant circule à travers le dispositif DIS et non à travers le composant CMP à protéger. Le dispositif DIS vise par conséquent à absorber cette impulsion de courant et à éviter les surtensions aux bornes du composant CMP. Le composant DIS comporte par conséquent des moyens électroniques couplés entre les deux bornes BP et BN qui, comme illustré en particulier sur la figure 2, comprennent un bloc BLC comportant un transistor MOS TR, ici un transistor NMOS. Le drain D du transistor TR est couplé à la première borne BP tandis que la source S de ce transistor TR est couplée à la deuxième borne BN. Le transistor TR inclut un transistor bipolaire parasite dont le collecteur correspond au drain D du transistor NMOS, dont l'émetteur correspond à la source S du transistor MOS, dont la base correspond au substrat B du transistor NMOS. Le transistor TR est configuré pour, en présence d'une impulsion de courant IMP entre les deux bornes BP et BN, fonctionner dans un mode hybride qui inclut un fonctionnement du type MOS dans un mode sous-seuil et un fonctionnement du transistor bipolaire parasite. Ainsi, la tension grille-source VGS du transistor MOS reste inférieure à la tension de seuil VT du transistor tandis qu'on applique une tension entre le substrat B (ou « Bulk » selon une dénomination anglosaxonne bien connue de l'homme du métier) et la source S du transistor TR une tension VBS non nulle de façon à activer le transistor bipolaire parasite. Cela étant, on applique de préférence sur le substrat B du transistor TR une tension inférieure à une tension limite de façon à éviter de mettre le transistor bipolaire parasite en saturation. A titre indicatif, cette tension limite est ici de l'ordre de 0,7 volt. Ainsi, en appliquant une tension sur le substrat B du transistor TR, on active le transistor bipolaire parasite tandis qu'on contrôle le gain en courant 13 de ce transistor bipolaire parasite par l'intermédiaire de la tension appliquée sur la grille du transistor TR. Dans le mode de réalisation illustré sur la figure 2, le bloc BLC comprend un circuit de commande CCM configuré pour en présence de ladite impulsion de courant IMP, appliquer une tension non nulle sur le substrat B du transistor MOS et une tension inférieure à la tension de seuil sur la grille du transistor MOS. Dans l'exemple de réalisation illustré sur la figure 3, le circuit de commande CCM comporte un élément résistif R connecté entre le substrat B et la source S du transistor TR. Par ailleurs, la grille du transistor TR est reliée au substrat B. La décharge électrostatique est transmise par le biais de la capacité drain-substrat CDB sur le substrat du transistor TR et par la capacité drain-grille CDG sur la grille G du transistor TR. L'impulsion de courant IMP est transformée par la résistance R en une tension substrat-source VBS et en une tension grille-source VGS. La présence de la capacité CDB, qui est très grande par rapport à la capacité CDG ainsi que le connexion entre le substrat et la grille du transistor TR permet d'avoir des effets bipolaire et MOS conjugués et amplifiés. En effet puisque la capacité CDB est très grande par rapport à la capacité CDG, l'impulsion transmise sur la grille est plus faible que celle transmise sur le substrat. L'absence de connexion entre la grille et le substrat permet certes d'obtenir par ce couplage capacitif ces effets bipolaire et MOS conjugués, mais la présence de la connexion entre la grille et le substrat permet à la grille de se polariser davantage (par le biais de l'impulsion transmise via la capacité CDG et par le biais de l'impulsion transmise sur le substrat) et par conséquent d'amplifier ces effets conjugués, car plus la tension de grille se rapproche de la tension de seuil du transistor MOS, plus le gain en courant augmente. Par ailleurs, plus le produit R par CDB est élevé, plus la tension ou seuil de déclenchement du dispositif de protection est faible. Ainsi, en fonction de la technologie utilisée, on choisira notamment la valeur de R de façon à avoir un seuil de déclenchement acceptable compatible avec un fonctionnement sous-seuil du transistor MOS. A titre indicatif, pour une technologie 40 nanomètres (longueur de grille à 40 nanomètres), on a une capacité CAB=10-10 F/m et une capacité CDG égale à 10-13 F/m. On choisira alors par exemple une résistance R égale à 500 ohms. On voit ainsi, comme illustré sur la figure 4 par la courbe CV1, que le bloc BLC du dispositif DIS absorbe le courant dû à l'impulsion électrostatique tout en limitant la tension aux bornes du composant CMP à une tension VT1 de l'ordre de 1 volt. Cette tension VT1 est le seuil de déclenchement, à partir duquel le courant absorbé par le dispositif de protection DIS est significatif. Un tel seuil de déclenchement est à comparer avec celui, de l'ordre de 4,5 volts, obtenu avec une protection ESD classique utilisant un transistor NMOS dont la grille et le substrat sont directement connectés à la masse. En régime établi, c'est à dite lorsque le composant à protéger est en fonctionnement, la tension à la borne BP est par exemple égale à la tension d'alimentation Vdd du circuit intégré, dont la valeur dépend de la technologie utilisée, tandis que la tension à la borne BN est par exemple la masse. Puisqu'on est en régime établi, c'est-à-dire non en présence d'une impulsion de courant entre les deux bornes BP et BN, et que la diode drain-substrat est en inverse, le substrat B et la grille G sont polarisées à la masse. Le transistor TR est donc bloqué et par conséquent le dispositif DIS ne déclenche pas en régime établi. D'autres types de circuits de commande CCM sont possibles. Ainsi, on pourrait utiliser également un pont résistif ou bien un pont capacitif connecté entre les bornes BN et BP au lieu d'une seule résistance comme illustré sur la figure 3. Cela étant, le circuit de commande de la figure 3 présente l'avantage de n'offrir quasiment aucun courant de fuite. Lorsque l'on souhaite que le composant à protéger soit protégé contre une impulsion de courant se propageant à la fois dans la direction DI1 (figure 5) mais également contre une impulsion de courant pouvant se propager dans la direction DI2, on peut associer alors au bloc BLC une diode DD dont la cathode est connectée à la borne BP et dont l'anode est connectée à la borne BN. Un exemple de réalisation d'un tel dispositif DIS sous forme intégrée est illustré sur les figures 6 et 7. Le bloc BLC est ainsi réalisé au sein d'un caisson semi-conducteur CS, par exemple de type de conductivité P, isolé du substrat SB lui-même de type de conductivité P par une couche enterrée CH de type de conductivité N. La diode DD est quant à elle réalisée par une jonction P+N. Des contacts CTC permettent de connecter les différents éléments entre eux de la façon illustrée sur la figure 5. Dans un autre mode de réalisation illustré sur la figure 8, le circuit de commande comporte un premier élément résistif R1 connecté entre la source et le substrat du transistor MOS TR et un deuxième élément résistif R2 connecté entre la grille et la source du transistor MOS TR. Là encore, dans une technologie 40 nanomètres, les résistances R1 et R2 peuvent être prises égales à 500 ohms par exemple. Dans ce mode de réalisation, la grille et le substrat du transistor TR ne sont pas connectés ensemble. On obtient donc un effet bipolaire et MOS conjugués par le biais des capacités CDB et par le biais des capacités CDG. Cela étant, cet effet conjugué n'est pas amplifié contrairement au mode de réalisation précédent en raison de l'absence de connexion entre le substrat et la grille du transistor. On obtient donc, comme illustré par la courbe CV2 de la figure 9, un dispositif de protection qui permet de limiter cette fois-ci la surtension aux bornes du composant CMP à 1,80 volt (seuil de déclenchement) au lieu de l'ordre du volt précédemment. Les modes de réalisation illustrés sur les figures 10 et 11 sont des modes dans lesquels le bloc BLC fonctionne de façon réversible, c'est-à-dire qu'il permet de protéger un composant contre une impulsion de courant allant du drain vers la source ou de la source vers le drain. Plus précisément, comme illustré sur la figure 10, le substrat et la grille du transistor MOS sont laissés flottants. L'effet bipolaire et MOS est obtenu alors par le couplage capacitif grille-substrat formé par les condensateurs CDB et CDG. De façon à avoir un effet amplifié, on peut en outre, comme illustré sur la figure Il, relier électriquement la grille et le substrat du transistor TR. Ces modes de réalisation sont particulièrement intéressants pour les transistors TR présentant des oxydes de grille épais, typiquement de l'ordre de 50 Angstrôms. Cela étant, ces modes de réalisation offrent des seuils de déclenchement très faibles en raison d'une résistance très grande entre le substrat et la masse (absence de connexion entre le substrat et la masse) et entre la grille et la masse (absence de connexion entre la grille et la masse). Un tel seuil de déclenchement très faible peut être préjudiciable dans certaines applications, en particulier lorsque le composant à protéger injecte du courant dans un autre composant, car cette injection peut conduire à un déclenchement intempestif du dispositif DIS. C'est la raison pour laquelle il est préférable d'utiliser les modes de réalisation décrits ci-avant et présentant une résistance entre le substrat et la masse et/ou une résistance entre la grille et la masse. En effet l'ajustement de la valeur de cette résistance permet de relever la valeur du seuil de déclenchement. Sur les figures 10 et 11, le drain du transistor MOS est représenté à des fins de simplification du dessin, comme étant l'électrode couplée à la première borne BP tandis que la source du transistor MOS est représentée comme étant l'électrode couplée à la deuxième borne et ce quel que soit le sens de l'impulsion de courant. Cette représentation correspond effectivement au cas où l'impulsion de courant est positive c'est-à-dire allant du drain (porté au potentiel haut) à la source (portée au potentiel bas. Cela étant l'homme du métier sait que la structure d'un transistor MOS est symétrique vis-à-vis de ses deux électrodes et qu'en pratique le drain est désigné comme étant l'électrode porté à un potentiel haut par rapport à un potentiel bas appliqué sur l'autre électrode qui est alors désignée comme étant la source. Aussi dans le cas d'une impulsion de courant négative c'est-à-dire allant de l'électrode désignée par S sur les figures 10 et 11, vers l'électrode désignée par D sur les figures 10 et 11, c'est l'électrode désignée par S qui est portée au potentiel haut et qui forme donc effectivement le drain du transistor MOS, tandis que c'est l'électrode désignée par D qui est portée au potentiel bas et qui forme donc effectivement la source du transistor MOS. Ainsi dans ces modes de réalisation réversibles, une première électrode du transistor, couplée à la première borne BP, forme effectivement le drain ou la source du transistor MOS tandis que la deuxième électrode, couplée à la deuxième borne BN, forme effectivement la source ou le drain du transistor, en fonction du sens de l'impulsion de courant. Dans le mode de réalisation illustré sur la figure 12, le dispositif DIS comporte deux blocs cascodés BLC1 et BLC2. Plus précisément, dans ce mode de réalisation, le transistor MOS TRI, TR2 de chaque bloc BLC1, BLC2 a sa grille G connectée à son substrat B. Par ailleurs, le drain du premier transistor MOS TRI est connecté à la première borne BP tandis que la source du deuxième transistor MOS TR2 est connectée à la deuxième borne BN. Par ailleurs, un élément résistif R est connecté entre le substrat du deuxième transistor TR2 et la deuxième borne BN. En présence d'une impulsion de courant, ce dispositif DIS met également en oeuvre un double effet bipolaire et MOS au niveau de chaque bloc BLC1. Et, comme illustré sur la figure 13 par la courbe CV3, le dispositif DIS déclenche à une tension VT1 de l'ordre de 0,3 volt, plus précisément 0,34 volt dans cet exemple de réalisation. Un tel dispositif DIS peut également être utilisé comme moyen de protection contre les décharges électrostatiques. Cela étant, il peut être également utilisé dans d'autres applications, notamment dans une application de déclencheur (« trigger » selon une dénomination anglosaxonne habituellement utilisée par l'homme du métier). En effet, en présence d'une impulsion de courant, une tension de commande Vout peut être délivrée entre le drain et la source du transistor TR2 de façon à commander un autre dispositif. On obtient donc ici un élément déclencheur qui est capable de délivrer une très faible tension de commande, ce qui est particulièrement intéressant pour les technologies avancées. Bien que dans les exemples décrits ci-avant, on ait utilisé un ou plusieurs transistors NMOS, l'invention s'applique également à un ou plusieurs transistors PMOS de façon duale. Plus précisément, la source du transistor PMOS reste connectée à la borne BN qui est susceptible de recevoir une tension Vdd positive et le drain du transistor PMOS reste connecté à la borne BP qui est cette fois-ci susceptible de recevoir une tension négative ou nulle. Bien entendu comme expliqué ci-avant, compte tenu de la symétrie d'un transistor PMOS vis-à-vis de ces deux électrodes, dans les modes de réalisation réversibles, une première électrode du transistor, couplée à la première borne BP, forme effectivement le drain ou la source du transistor PMOS tandis que la deuxième électrode, couplée à la deuxième borne BN, forme effectivement la source ou le drain du transistor, en fonction du sens de l'impulsion de courant. On se réfère maintenant plus particulièrement à la figure 14, qui illustre un autre mode de réalisation d'un dispositif DIS de protection contre les décharges électrostatiques. Sur cette figure, le dispositif DIS comporte deux blocs BLC1, BLC2 couplés en série de façon symétrique entre les deux bornes BP et BN du dispositif. Comme sur la figure 1, le composant à protéger CMP est connecté en parallèle du dispositif DIS entre les deux bornes BP et BN. Les deux blocs BLC1 et BLC2 sont ici identiques. Plus précisément, le premier bloc BLC1, comporte un transistor NMOS TRI dont la deuxième électrode E2 est connectée à la borne BN et dont la grille GR1 est connectée au substrat B1 du transistor sans être connectée à la borne BN. Par ailleurs, un élément résistif R1 est connecté entre le substrat B1 du transistor TRI et la borne BN. Le bloc BLC1 présente donc une structure analogue à celle décrite en référence à la figure 3. Par analogie, le bloc BLC2 comporte un transistor NMOS TR2 dont la première électrode El est reliée à la première borne BP et dont la deuxième électrode E2 est reliée à la première électrode El du transistor TRI du premier bloc BLC1. Par ailleurs, la grille GR2 du transistor TR2 est reliée à son substrat B2 sans être connectée à la borne BP. En outre, un élément résistif R2 est connecté entre le substrat B2 et la borne BP. La première électrode El du transistor TRI et la deuxième électrode E2 du transistor TR2 forment une borne commune BC. Ce dispositif présente une configuration réversible vis-à-vis de la polarité de la décharge électrostatique. Ainsi, en présence d'un potentiel haut sur la borne BP et d'un potentiel bas sur la borne BN, c'est-à-dire correspondant à une impulsion de courant allant de la borne BP vers la borne BN, l'électrode El du transistor TR2 est son drain tandis que l'électrode E2 du transistor TR2 est sa source. Par ailleurs, l'électrode El du transistor TRI est son drain et l'électrode E2 du transistor TRI est sa source. Dans le cas d'une décharge électrostatique de polarité inverse, c'est-à-dire avec un potentiel haut sur la borne BN et un potentiel bas sur la borne BP, les deuxièmes électrodes E2 des transistors TRI et TR2 forment les drains de ces transistors, tandis que les premières électrodes El de ces transistors forment leurs sources. En présence d'une décharge électrostatique positive, c'est-à-dire donnant lieu à une différence de potentiel positive entre la borne BP et la borne BN (donnant lieu à une impulsion de courant allant de la borne BP vers la borne BN) le courant circule, au début de l'impulsion, à travers la résistance R2 et, lorsque la tension dépasse la tension de seuil de la diode (environ 0,6 volt), à travers la diode passante de la jonction substrat-source (électrode E2) du transistor TR2. L'impulsion de courant se transmet donc au niveau de la borne commune BC et de ce fait, le transistor TRI passe au moins transitoirement au début de l'impulsion, dans son mode de fonctionnement hybride. Bien entendu si la tension de grille-source du transistor TRI devient supérieure à la tension de seuil du transistor MOS, celui-ci passe dans un mode de fonctionnement du type MOS. I1 convient de noter également que, au moins transitoirement au début de l'impulsion, le transistor TR2 passe également dans un mode de fonctionnement hybride en raison notamment de la connexion entre le substrat B2 et la grille GR2. La figure 15 illustre les évolutions de la tension V1 aux bornes du transistor TRI et de la tension de grille VG1 du transistor TRI. Ces évolutions ont été obtenues pour des transistors réalisés en technologie 40 nanomètres, avec des résistances R1 et R2 égales toutes les deux à 1 kilo-ohm. Par ailleurs, la décharge électrostatique est une décharge égale à 4 kilovolts HBM. Sur la figure 15, la courbe CV1 représente l'évolution de la tension V1 tandis que la courbe CVG1 représente l'évolution de la tension de grille du transistor TRI. On remarque que le dispositif DIS de la figure 14 présente un seuil de déclenchement SDC1 de l'ordre de 3,7 volts. Ce seuil de déclenchement se produit au bout de environ 0,1 nanoseconde. On verra plus en détail ci-après que la tension V1 à la borne commune BC peut être utilisée pour commander un organe de puissance, par exemple un triac. En effet les moyens électroniques du dispositif de la figure 14 peuvent être également utilisés comme élément déclencheur (« trigger »), que ce soit dans une application de protection ESD, comme on le verra par exemple en référence aux figures 22 à 24, ou dans toute autre application. C'est la raison pour laquelle on a représenté sur la figure 25, l'évolution de la tension V1 qui est la tension de commande d'un autre élément, par exemple un triac, lorsque les moyens électroniques sont utilisés comme élément déclencheur. Dans ce cas le seuil SDC1 est le seuil de déclenchement qui va permettre de déclencher le triac par exemple. Cela étant, lorsque le dispositif DIS de la figure 14 est utilisé tel quel en tant que moyen de protection ESD, c'est la différence de tension V12 entre les bornes BP et BN qu'il convient d'observer. Et l'évolution de cette tension V12 suit, au début de la décharge électrostatique, celle de la différence de tension V1 avec un décalage de quelques volts, pour venir ensuite converger vers la courbe CV1 un peu avant la zone du pic PC1. Dans ce cas, le seuil de déclenchement du dispositif DIS, c'est-à-dire la différence de tension V12 à partir de laquelle un courant significatif est absorbé dans le dispositif DIS, est de l'ordre de 6 volts. Ceci est un gain considérable par rapport aux dispositifs classiques de protection ESD à deux étages, qui vont déclencher aux alentours de 8 volts. Ce qui vient d'être expliqué (évolution de la différence de tension V12 par rapport à v i) pour le dispositif de la figure 14, est valable pour les dispositifs illustrés sur les figures 17, 19 et 20. En régime établi, c'est-à-dire lorsque le composant à protéger est en fonctionnement, avec par exemple une tension d'alimentation Vdd présente à la borne BP et la masse présente à la borne BN, la résistance R2 et la jonction substrat-source du transistor TR2 permettent de tirer le potentiel de la borne commune BC à un niveau haut. Par ailleurs, la jonction substrat-drain du transistor TRI est non passante puisque le potentiel du substrat B1 du transistor TRI est tiré à la masse par l'intermédiaire de la résistance R1. De ce fait, la grille GR1 est également tirée à la masse. Le transistor TRI est donc bloqué. Le dispositif DIS ne se déclenche donc pas en régime établi. Bien entendu, ce qui vient d'être décrit pour une décharge électrostatique positive est identique pour une décharge électrostatique négative, les rôles des transistors TRI et TR2 étant inversés. On obtient alors des évolutions de courbes symétriques par rapport à celles illustrées sur la figure 15. Et, en régime établi, c'est cette fois-ci la résistance R1 et la jonction substrat-source du transistor TRI qui permettent de maintenir le noeud BC au niveau haut de tension (en valeur absolue). On remarque sur la figure 15 que la courbe CV 1 présente un pic PC1 vers la fin de l'impulsion ESD. Ce pic est ici de l'ordre de 7,5 volts. I1 convient de noter, comme indiqué ci-avant, que l'évolution de la tension V12 présente également un pic au niveau du pic PC1. Ce pic s'explique par le fait que, en fin d'impulsion ESD, la capacité de grille du transistor TRI se décharge. De ce fait, à un moment donné, la tension de grille va s'annuler mais, puisqu'à cet instant, l'impulsion ESD n'est pas totalement terminée, il reste un résiduel de courant qui provoque le pic de tension PC1. Dans certaines applications, ce pic de tension peut être gênant car il est supérieur au seuil de déclenchement du dispositif (de l'ordre de 6 volts). Une solution pour diminuer ce pic de tension PC1 consiste à augmenter la valeur des résistances R1 et R2. Ainsi, comme illustré sur la figure 16, dans le cas où l'on adopte des valeurs de 10 kilo-ohms pour les résistances R1 et R2, on voit que le seuil de déclenchement SDC1 reste sensiblement identique mais, la valeur du pic de tension PC1 est ramenée de 7,5 volts à 2,2 volts. Un autre mode de réalisation du dispositif DIS est illustré sur la figure 17. Sur cette figure, on voit que chaque bloc BLC1, BLC2 comporte une diode Dl, D2 connectée entre la grille et le substrat du transistor correspondant. Plus précisément, la cathode de la diode est reliée à la grille du transistor correspondante, tandis que l'anode est reliée au substrat du transistor et également à la résistance correspondante R1 ou R2. Cette diode va permettre de retarder la décharge de la capacité de grille du transistor correspondant à la fin de l'impulsion ESD. Ceci est illustré sur la figure 18. Sur cette figure, on a représenté de nouveau les courbes CV1, CVG1 de la figure 15 et l'on a représenté en outre l'évolution de la tension V1 (courbe CV 10) aux bornes du transistor TRI dans le dispositif de la figure 17. On remarque alors (courbe CVG10) que la tension de la grille du transistor TRI met beaucoup plus de temps à atteindre la valeur nulle, ce qui permet au transistor TRI de rester passant plus longtemps et ce qui permet de diminuer considérablement (courbe CV 10) le pic de tension PC 1 de la courbe CV 1. Cela étant, on remarque que le seuil de déclenchement SDC10 (relativement à la tension Vl) du dispositif DIS est légèrement plus élevé que le seuil de déclenchement SDC1 du dispositif de la figure 14. Par voie de conséquence, le seuil de déclenchement du dispositif DIS relativement à la tension V12, est également légèrement plus élevé que le seuil de déclenchement du dispositif DIS de la figure 14. Là encore, ce qui vient d'être décrit pour une décharge électrostatique positive est valable par symétrie pour une décharge électrostatique négative. Sur la figure 19, les diodes ont été remplacées par des transistors auxiliaires TA1, TA2. Chaque transistor TA1, TA2 est un transistor NMOS ayant sa grille connectée à son substrat, et une première électrode connectée à la grille du transistor TRI, TR2 correspondant tandis que l'autre électrode est connectée à l'élément résistif correspondant R1, R2. Un tel transistor additionnel va donc, lors de l'impulsion ESD, amplifier le fonctionnement hybride du transistor TRI, TR2 correspondant et, en fin d'impulsion ESD, retarder la décharge de la capacité de grille du transistor TRI, TR2. Dans ce mode de réalisation, l'amplification du fonctionnement hybride du transistor TRI, TR2 est plus rapide que dans le mode de réalisation de la figure 17, car dans le mode de réalisation de la figure 17, il faut attendre d'avoir franchi la tension de seuil de la diode pour pouvoir amplifier le fonctionnement hybride du transistor TRI, TR2, alors que la présence des transistors additionnels TA1, TA2 qui passent eux-mêmes au moins transitoirement dans leur mode de fonctionnement hybride permet de s'affranchir de la contrainte de la tension de seuil de la diode et d'amplifier plus rapidement. Dans le mode de réalisation de la figure 20, l'élément additionnel, ici une diode, qui permet de retarder la décharge de la capacité de grille en fin d'impulsion ESD, est maintenant connecté entre le substrat du transistor correspondant et l'élément résistif correspondant. Plus précisément, dans le bloc BLC1, la cathode de la diode Dl est connectée au substrat du transistor TRI et l'anode est reliée à la résistance R1, tandis que dans le bloc BLC2, la cathode de la diode D2 est reliée au substrat du transistor TR2, et l'anode à la résistance R2. Par ailleurs, chaque transistor TRI, TR2 a son substrat directement connecté à sa grille. De par cette connexion directe entre le substrat et la grille, on obtient donc un fonctionnement hybride amplifié du transistor correspondant lors d'une impulsion ESD. Par ailleurs, la diode permet là encore de retarder la décharge de la capacité de grille du transistor en fin d'impulsion ESD. Et, cette capacité va cette fois-ci se décharger dans le substrat du transistor, ce qui va contribuer au fonctionnement hybride du transistor en fin d'impulsion ESD et permettre notamment un encaissement plus rapide de la décharge ESD. En d'autres termes dans ce mode de réalisation on a un effet conjugué MOS-bipolaire du transistor TRI, TR2 au début de l'impulsion ESD et à la fin de l'impulsion ESD. On voit alors, sur la figure 21, que l'évolution de la tension V1 (courbe CV 100 et seuil de déclenchement SDC100) est encore plus favorable en fin d'impulsion ESD par rapport aux évolutions et courbes CV1 et CV10 correspondant aux modes de réalisation des figures 14 et 17. L'évolution de la tension V12 serait identique à celle de la tension V1 en fin d'impulsion. Bien entendu, dans le mode de réalisation de la figure 20, la diode pourrait être remplacée par un transistor auxiliaire du type de celui illustré sur la figure 19. Dans le cas où des courants relativement importants doivent être absorbés par le dispositif de protection DIS, il peut être particulièrement avantageux que les moyens électroniques de ce dispositif DIS comportent un organe de puissance, par exemple un triac TRC connecté entre les deux bornes BP et BN du dispositif et dont la gâchette est reliée à la borne commune BC des deux blocs BLC1 et BLC2. Ceci est illustré sur les figures 22 à 24. Sur la figure 22, l'agencement des deux blocs BLC1 et BLC2 correspond à celui illustré sur la figure 14. Sur la figure 23, l'agencement de ces deux blocs correspond à celui illustré sur la figure 17 tandis que sur la figure 24, cet agencement correspond à celui illustré sur la figure 20. La figure 25 illustre l'évolution de la tension VA entre les bornes BP et BN du dispositif DIS dans le cas d'une impulsion ESD positive. Bien entendu, cette évolution serait symétriquement identique dans le cas d'une impulsion ESD négative, en raison de la réversibilité du dispositif DIS. La courbe CVA22 correspond à l'évolution de la tension VA pour le dispositif illustré sur la figure 22. La courbe CVA23 correspond à l'évolution de la tension VA pour le dispositif de la figure 23 et la courbe CVA24 correspond à l'évolution de la tension VA pour le dispositif de la figure 24. On voit donc tout d'abord que, le seuil de déclenchement du dispositif DIS se produit aux alentours de 0,1 nanoseconde (figure 26, qui est un zoom de la partie initiale de la figure 25). Ce seuil de déclenchement est de l'ordre de 5,8 volts pour le dispositif de la figure 23 tandis qu'il est de l'ordre de 5 volts pour les dispositifs des figures 22 et 24. I1 convient de noter ici que ceci est un progrès considérable par rapport aux dispositifs ESD classiques à deux étages commandant un triac qui déclenchent généralement autour de 8 volts. On voit également, sur la figure 25, que la courbe CVA22 présente un premier pic qui correspond à l'extinction du triac lorsque, au cours de l'impulsion ESD, celui-ci n'est plus traversé par un courant significatif. On remarque alors que cet effet d'extinction du triac est très atténué pour le dispositif de la figure 23, et encore plus atténué pour le dispositif de la figure 24. On retrouve également sur la figure 25, le deuxième pic de la courbe CVA22 qui correspond, comme cela a été expliqué ci-avant, au blocage des blocs BLC1 et BLC2, en raison de la décharge de la capacité de grille du transistor MOS en présence d'un courant résiduel. Et, comme cela a été expliqué ci-avant, on note que ce deuxième pic est le plus atténué dans le cas du dispositif de la figure 24. La figure 27 illustre schématiquement un mode de réalisation du dispositif DIS au sein d'un circuit intégré. Les triacs, qui sont des structures doubles P-N-P-N, comprennent par exemple deux doigts DG1, DG2 respectivement réalisés de façon intégrée au sein de deux caissons semiconducteurs. Et, les éléments déclencheurs de ces triacs sont, dans l'art antérieur, réalisés à l'extérieur de ces doigts. L'invention prévoit ici, avantageusement, de réaliser ces éléments déclencheurs, c'est-à-dire les blocs BLC1 et BLC2 de façon intégrée sur et au sein des deux caissons semiconducteurs contenant les doigts DG1 et DG2. Plus précisément, le doigt DG1 comporte ici un caisson semiconducteur référencé PWe11, de type de conductivité P, isolé du reste du substrat du circuit intégré par un puits dopé N et référencé Nwell ainsi que par une couche enterrée référencée Niso et dopée N. Le doigt DG1 du triac, correspondant à la structure Al du triac, comporte deux zones semiconductrices dopée P+ et dopée N+, référencées Pp et Np. Par ailleurs, à l'extrémité du doigt DG1, est réalisé le transistor TRI (du bloc BLC1 par exemple). Et, on remarque ici que la résistance Rl du bloc BLC1 est formée par la résistance du caisson PWe11 s'étendant entre le substrat du transistor et l'anode (zone Pp) de la partie Al du triac. De même, la grille est reliée à cette résistance R par une connexion sur une région dopée P+ du caisson PWe11. Sur la figure 28, on a représenté un exemple de réalisation intégrée d'un dispositif DIS selon l'invention, comportant, par rapport au dispositif DIS de la figure 27, une diode D connectée entre la résistance et la grille du transistor de chaque bloc. La seule différence entre le mode de réalisation de la figure 28 et celui de la figure 27 réside dans le fait que, sur la figure 28, le contact de grille est relié à une région dopée N+ sur le caisson PWe11 de façon à réaliser ladite diode. I1 est particulièrement intéressant d'incorporer des dispositifs de protection contre les décharges électrostatiques du type de ceux qui viennent d'être décrits dans une cellule d'entrée-sortie d'un circuit intégré. A titre d'exemple non limitatif, de telles cellules d'entrée/sortie IOCL peuvent être disposées, comme illustré sur la figure 29, au sein d'un anneau RNG à la périphérie du circuit intégré CI. Ces cellules IOCL peuvent par exemple faire transiter des tensions d'alimentation et/ou des signaux de données à destination et/ou en provenance de blocs fonctionnels BLGl-BLG3 du circuit intégré. Comme illustré sur la figure 30, la cellule d'entrée-sortie comprend par exemple un plot d'entrée-sortie PLT pour recevoir/transmettre un signal. Cette cellule comporte deux bornes d'alimentation Vdd et Gnd. On dispose alors un premier dispositif DIS1 du type de celui qui vient d'être décrit ci-avant, par exemple le dispositif de l'une des figures 22 à 24, entre la borne d'alimentation Vdd et le plot d'entrée-sortie PLT. On dispose un deuxième élément de protection DIS2 entre le plot d'entrée-sortie PL2 et la deuxième borne d'alimentation Gnd. Enfin, on dispose un troisième dispositif de protection ESD DIS3 entre les deux bornes d'alimentation Vdd et Gnd. Ainsi, une telle cellule d'entrée-sortie est protégée, de façon extrêmement simplement contre une décharge électrostatique se produisant entre les deux bornes d'alimentation Vdd et Gnd, ainsi que contre une décharge électrostatique pouvant se produire soit entre la borne d'alimentation Vdd et le plot d'entrée-sortie ou entre le plot d'entrée-sortie et la borne d'alimentation Gnd. Les blocs fonctionnels connectés entre les deux bornes Vdd et Gnd sont donc également protégés contre une décharge électrostatique. Bien entendu comme déjà évoqué précédemment, bien que dans les exemples décrits ci-avant en référence aux figures 14 et suivantes, on ait plusieurs transistors NMOS, l'invention s'applique également à plusieurs transistors PMOS de façon duale. Par ailleurs l'invention qui vient d'être décrite s'applique à tous types de technologie intégrée, que ce soit une technologie sur substrat massif ou bien une technologie du type silicium sur isolant (SOI : « Silicon On Insulator » selon un acronyme anglosaxon bien connu de l'homme du métier). REVENDICATIONS1. Dispositif électronique, comprenant une première (BP) et une deuxième (BN) bornes et des moyens électroniques couplés entre les deux bornes, caractérisé en ce que les moyens électroniques comprennent au moins un bloc (BLC) comportant un transistor MOS (TR) ayant une première électrode (D), une deuxième électrode (S), une grille (G) et incluant un transistor bipolaire parasite, le transistor MOS ayant sa première électrode (D) couplée à la première borne (BP), sa deuxième électrode (S) couplée à la deuxième borne (BN) et étant configuré en outre pour, en présence d'une impulsion de courant (IMP) entre les deux bornes, fonctionner dans un mode hybride incluant un fonctionnement du type MOS dans un mode sous seuil et un fonctionnement du transistor bipolaire parasite. 2. Dispositif selon la revendication 1, dans lequel le substrat (B) et la grille (G) du transistor MOS (TR) sont respectivement laissés flottants. 3. Dispositif selon la revendication 1, dans lequel le substrat (B) et la grille (G) du transistor MOS (TR) sont connectés ensemble, la grille et le substrat du transistor n'étant pas directement connectés à l'une des première et deuxième bornes. 4. Dispositif selon la revendication 1, dans lequel le bloc comprend en outre un circuit de commande (CCM) configuré pour, en présence d'une impulsion de courant entre les deux bornes, appliquer une première tension non nulle sur le substrat du transistor MOS et une deuxième tension inférieure à la tension de seuil sur la grille du transistor MOS. 5. Dispositif selon la revendication 4, dans lequel le circuit de commande (CCM) est configuré pour appliquer une première tension inférieure à une tension limite correspondant à une tension substrat- source de saturation du transistor bipolaire parasite. 6. Dispositif selon l'une des revendications précédentes, dans lequel ladite première électrode du transistor MOS est son drain (D) et ladite deuxième électrode est sa source (S). 7. Dispositif selon la revendication 6 prise en combinaison avec la revendication 4 ou 5, dans lequel le circuit de commande (CCM) comprend un élément résistif (R) possédant une première borne connectée à la source (S) du transistor MOS et une deuxième borne connectée au substrat (B) et à la grille (G) du transistor MOS. 8. Dispositif selon la revendication 6 prise en combinaison avec la revendication 4 ou 5, dans lequel le circuit de commande (CCM) comporte un premier élément résistif (Rl) connecté entre la source (S) et le substrat (B) du transistor MOS (TR) et un deuxième élément résistif (R2) connecté entre la grille (G) et la source (S) du transistor MOS. 9. Dispositif selon la revendication 6 prise en combinaison avec l'une des revendications 4 à 8, dans lequel les moyens électroniques comportent en outre une diode (DD) dont la cathode est connectée à la première borne (BP) et dont l'anode est connectée à la deuxième borne (BN). 10. Dispositif selon l'une des revendications précédentes, dans lequel les moyens électroniques comportent deux blocs cascodés (BLC1, BLC2). 11. Dispositif selon la revendication 10 prise en combinaison avec la revendication 6, dans lequel le transistor MOS de chaque bloc a sa grille (G) connectée à son substrat (B), les deux substrats des deux transistors MOS étant connectés ensemble, le drain d'un premier transistor MOS étant connecté à la première borne, la source du deuxième transistor MOS étant connectée à la deuxième borne, et un élément résistif (R) est connecté entre le substrat du deuxième transistor MOS et la deuxième borne. 12. Dispositif selon l'une des revendications 1 à 5, dans lequel les moyens électroniques comportent deux blocs identiques (BLC1, BLC2) couplés en série entre la première borne (BP) et la deuxième borne (BN) de façon symétrique. 13. Dispositif selon la revendication 12, dans lequel le transistor MOS du premier bloc a sa première électrode couplée à la première borne par l'intermédiaire du transistor MOS du deuxième bloc et sa deuxième électrode couplée à la deuxième borne, le transistor MOS du deuxième bloc a sa première électrode couplée à la première borne et sa deuxième électrode couplée à la deuxième borne par l'intermédiaire du transistor MOS du premier bloc. 14. Dispositif selon la revendication 13, dans lequel le transistor MOS (TRI) du premier bloc a sa grille couplée à son substrat sans être couplée à la deuxième borne et le premier bloc comporte en outre un élément résistif couplé entre le substrat du transistor MOS et la deuxième borne, et le transistor MOS (TR2) du deuxième bloc a sa grille couplée à son substrat sans être couplée à la première borne et le deuxième bloc comporte en outre un élément résistif couplé entre le substrat du transistor MOS et la première borne. 15. Dispositif selon l'une des revendications 12 à 14, dans lequel chaque bloc comporte en outre un élément additionnel (D, TA) configuré pour retarder la décharge de la capacité de grille du transistor MOS. 16. Dispositif selon la revendication 15, dans lequel l'élément additionnel est connecté entre le substrat et la grille du transistor MOS. 17. Dispositif selon la revendication 16, dans lequel l'élément additionnel est connecté entre le substrat du transistor MOS et l'élément résistif. 18. Dispositif selon la revendication 16 ou 17, dans lequel l'élément additionnel comprend une diode (Dl, D2) dont la cathode est connectée à la grille du transistor MOS. 19. Dispositif selon la revendication 16 ou 17, dans lequel l'élément additionnel comprend un transistor MOS additionnel (TA1, TA2) ayant sa grille connectée à son substrat et l'une de ses deux autres électrodes connectée à la grille du transistor MOS. 20. Dispositif selon l'une des revendications 13 à 19, dans lequel les moyens électroniques comportent en outre un triac (TRC) couplé entre la première borne (BP) et la deuxième borne (BN) et dont la gâchette est couplée à la borne de connexion commune entre les deux blocs. 21. Dispositif selon la revendication 20, dans lequel le triac comprend deux doigts respectivement réalisés de façon intégrée au sein de deux caissons semiconducteurs, et les deux blocs sont respectivement réalisés de façon intégrée sur et au sein des deux caissons semiconducteurs. 22. Dispositif selon l'une des revendications précédentes, formant un dispositif de protection contre les décharges électrostatiques, la première et la deuxième bornes étant destinées à être connectées à un composant à protéger (CMP). 23. Dispositif selon l'une des revendications 10 à 19, formant un élément déclencheur. 24. Dispositif de protection contre les décharges électrostatiques, comprenant une première (BP) et une deuxième (BN) bornes, la première et la deuxième bornes étant destinées à être connectées à un composant à protéger (CMP), et des moyens électroniques couplés entre les deux bornes, caractérisé en ce que les moyens électroniques comprennent au moins un premier bloc comportant un transistor MOS ayant sa grille couplée à son substrat sans être directement couplée à la deuxième borne, la première électrode du transistor MOS étant couplée à la première borne, la deuxième électrode du transistor MOS étant couplée à la deuxième borne, et un premier élément résistif (Rl) couplé entre le substrat du transistor MOS et la deuxième borne. 25. Dispositif selon la revendication 24, dans lequel le premier bloc comprend un deuxième élément résistif (R2) connecté entre la grille (G) et la deuxième borne (BN). 26. Dispositif selon la revendication 24 ou 25, dans lequel les moyens électroniques comportent en outre une diode (DD) dont lacathode est connectée à la première borne (BP) et dont l'anode est connectée à la deuxième borne (BN). 27. Dispositif selon l'une des revendications 24 à 26, dans lequel ladite première électrode du transistor MOS est son drain (D) et ladite deuxième électrode est sa source (S). 28. Dispositif selon la revendication 24, dans lequel la grille du transistor MOS du premier bloc n'est pas couplée à la deuxième borne (BN) et les moyens électroniques comprennent en outre un deuxième bloc (BLC2) comportant un transistor MOS ayant sa grille couplée à son substrat sans être couplée à la première borne, sa première électrode couplée à la première borne et un élément résistif couplé entre le substrat du transistor et la première borne, la première électrode du transistor MOS du premier bloc étant couplée à la première borne par l'intermédiaire du transistor MOS du deuxième bloc, le transistor MOS du deuxième bloc ayant sa deuxième électrode couplée à la deuxième borne par l'intermédiaire du transistor MOS du premier bloc. 29. Dispositif selon la revendication 28, dans lequel chaque bloc comporte en outre un élément additionnel (D, TA) configuré pour retarder la décharge de la capacité de grille du transistor MOS. 30. Dispositif selon la revendication 29, dans lequel l'élément additionnel est connecté entre le substrat et la grille du transistor MOS. 31. Dispositif selon la revendication 29, dans lequel l'élément additionnel est connecté entre le substrat du transistor MOS et l'élément résistif correspondant. 32. Dispositif selon la revendication 30 ou 31, dans lequel l'élément additionnel comprend une diode (D1,D2) dont la cathode est connectée à la grille du transistor MOS. 33. Dispositif selon la revendication 30 ou 31, dans lequel l'élément additionnel comprend un transistor MOS additionnel (TA1, TA2) ayant sa grille connectée à son substrat et l'une de ses deux autres électrodes connectée à la grille du transistor MOS. 34. Dispositif selon l'une des revendications 24 à 33, dans lequel les moyens électroniques comportent en outre un triac (TRC) couplé entre la première borne (BP) et la deuxième borne (BN) et dont la gâchette est couplée à la borne de connexion commune entre les deux blocs. 35. Dispositif selon la revendication 34, dans lequel le triac comprend deux doigts (DG1, DG2) respectivement réalisés de façon intégrée au sein de deux caissons semiconducteurs, et les deux blocs sont respectivement réalisés de façon intégrée sur et au sein des deux caissons semiconducteurs. 36. Dispositif selon l'une des revendications 24 à 35, dans lequel la longueur de la grille de chaque transistor MOS est inférieure à 1 micromètre. 37. Cellule d'entrée/sortie d'un circuit intégré, comprenant un plot d'entrée/sortie (PLT), une première borne d'alimentation, une deuxième borne d'alimentation, un premier dispositif (DISl) selon la revendication 22 ou l'une des revendications 24 à 36 couplé entre le première borne d'alimentation et le plot d'entrée/sortie, un deuxième dispositif (DIS2) selon la revendication 22 ou l'une des revendications 24 à 36 couplé entre le plot d'entrée/sortie et la deuxième borne d'alimentation, et un troisième dispositif (DIS3) selon la revendication 22 ou l'une des revendications 24 à 36 couplé entre la première borne d'alimentation et la deuxième borne d'alimentation. 38. Circuit intégré comprenant au moins une cellule d'entrée/sortie (IOCL) selon la revendication 37. 39. Procédé de protection d'un composant contre des décharges électrostatiques, comprenant une connexion entre une première et une deuxième bornes du composant d'au moins un transistor MOS (TR) incluant un transistor bipolaire parasite, le transistor MOS ayant une première électrode couplée à la première borne, sa deuxième électrode couplée à la deuxième borne, et, en présence d'une décharge électrostatique entre les deux bornes, une activation du transistor MOS pour le placer dans un mode hybrideincluant un fonctionnement du type MOS dans un mode sous seuil et un fonctionnement du transistor bipolaire parasite. 40. Procédé selon la revendication 39, dans lequel, en présence de ladite décharge électrostatique entre les deux bornes, on applique une première tension non nulle sur le substrat du transistor MOS et une deuxième tension inférieure à la tension de seuil sur la grille du transistor MOS. 41. Procédé selon la revendication 40, dans lequel on applique une première tension inférieure à une tension limite correspondant à une tension substrat-source de saturation du transistor bipolaire parasite.