Brevet FR2953641A1 — publié le 20110610

DOMAINE DE L'INVENTION Le domaine de l'invention est celui de la microélectronique. L'invention concerne plus précisément un dispositif semi-conducteur réalisé sur un substrat semi-conducteur sur isolant SeOi (« Semiconductor On Insulator ») à partir de composants aux motifs uniformisés. ARRIERE PLAN DE L'INVENTION Une tendance générale dans le domaine d'application de l'invention est la recherche de simplification de la lithographie pour résoudre les problèmes de distorsion et de déformation des structures lithographiques devant être 1 o transférés sur la plaque. L'état de l'art préconise ainsi d'éviter tant que possible les angles sur un même plan lithographique. En revanche, l'utilisation de largeurs de transistors différentes pour bâtir des circuits est une pratique courante. La longueur du canal d'un transistor MOSFET est aujourd'hui 15 typiquement de l'ordre de 30nm, tandis que sa largeur W est typiquement beaucoup plus importante. Or la largeur détermine l'intensité du courant dans le transistor, pour des tensions de source, de drain et de grille données. Il est habituellement possible de concevoir un circuit électronique dont les différents transistors présentent des largeurs différentes. Mais il est en 20 pratique difficile d'obtenir avec précision différentes largeurs du fait des limites de résolution de la lithographie. En réalité, s'il est relativement aisé de réaliser de longues bandes par lithographie, des bandes courtes de dimensions très bien contrôlées sont particulièrement difficiles à obtenir. On connaît du document US 2008/0251848 un procédé de fabrication 25 visant à contrecarrer des inhomogénéités de performance entre les différents transistors d'un circuit. Ce document propose pour ce faire d'homogénéiser l'influence de l'environnement sur les différents transistors. Plus précisément, ce document prévoit d'agencer un ensemble de transistors FET sous la forme de longues bandes. Les régions de drain et de source d'une même 3o bande présentent alors les mêmes dimensions en étant espacées par des régions de grille de dimensions fixes. On comprend donc que les limites de résolution de la lithographie tendent à imposer le recours à de telles longues bandes de transistors de dimensions identiques. Mais on perd alors de la flexibilité dans la conception des circuits électroniques puisque l'on ne peut plus jouer sur la largeur géométrique des différents transistors afin d'en moduler les performances. BREVE DESCRIPTION DE L'INVENTION Dans ce contexte, l'invention a pour objectifs de répondre au problème posé par la variabilité inhérente au transfert des motifs lithographiques (variabilité statistique liée à la structuration des lignes et variabilité ligne/espace/ligne), de permettre de gagner de la place en évitant le besoin de l'isolation par tranchées d'isolation STI (Shallow Trench Isolation ») et en serrant les structures (zones actives, lignes de grille, lignes d'interconnexion, etc.), et de simplifier la lithographie en proposant des structures à transférer plus régulières et plus denses. L'invention propose à cet effet selon un premier aspect, un dispositif semi-conducteur formé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, le dispositif comprenant un ensemble de motifs chacun formés d'au moins un transistor à effet de champ, chaque transistor disposant dans la couche mince d'une région de source, d'une région de drain et d'une région de canal délimitée par les régions de source et de drain, et comprenant en outre une région de grille de contrôle avant formée au dessus de la région de canal, les motifs étant agencés sous forme de rangées, les régions de source et de drain d'une même rangée présentant les mêmes dimensions et étant espacés par des régions de grille de contrôle avant de dimensions fixes, caractérisé en ce qu'au moins un transistor d'un motif dispose d'une région de grille de contrôle arrière formée dans le substrat de base au- dessous de la région de canal, la région de grille arrière étant apte à être polarisée pour décaler la tension de seuil du transistor et simuler ainsi une modification de la largeur du canal du transistor. Certains aspects préférés, mais non limitatifs, de ce procédé sont les suivants : û une partie des motifs d'une rangée est formée sur une même zone active de la couche mince du substrat semi-conducteur et dans lequel une région d'isolation délimite les zones actives adjacentes, la région d'isolation comprenant une grille d'isolation avant formée au dessus de la zone active et une grille d'isolation arrière formée dans le substrat de base au-dessous de la zone active ; û une ligne d'isolation arrière relie les grilles d'isolation arrière de chacune des régions d'isolations d'une même rangée ; û la ligne d'isolation arrière est commune à plusieurs rangées ; û la grille d'isolation arrière présente une conductivité de type opposé à celle de la zone active ; û une ligne de grille arrière connecte les régions de grille arrière d'une pluralité de transistors ; û une ligne de grille arrière connecte la région de grille arrière à la masse ou à une tension d'alimentation nominale ; û une ligne de grille arrière connecte la région de grille arrière à un potentiel ajustable ; û la région de grille arrière est isolée du substrat de base par un caisson de conductivité opposé ; û la région de grille arrière présente une conductivité du même type que celle du canal du transistor ; û la région de grille arrière présente une conductivité de type opposé à celle du canal du transistor. Selon un autre aspect, l'invention concerne un procédé de commande d'un dispositif selon le premier aspect de l'invention dans lequel on polarise la région de grille de contrôle arrière positivement ou négativement pour décaler la tension de seuil du transistor, et notamment un procédé de 4 commande dans lequel on relie une grille d'isolation arrière de type P à la masse et on relie une grille d'isolation arrière de type N à une tension d'alimentation nominale. BREVE DESCRIPTION DES DESSINS D'autres aspects, buts et avantages de la présente invention apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels : - la figure 1 représente un circuit selon l'art antérieur ; - la figure 2 illustre le contrôle de la tension de seuil d'un transistor par la polarisation d'une grille de contrôle arrière ; - les figures 3 à 7 représentent la zone active sous la couche isolante d'un circuit identique à celui de la figure 1 selon différents modes de réalisation de l'invention ; - la figure 8 est une vue en coupe d'une portion de rangée de transistors du circuit de la figure 7. DESCRIPTION DETAILLEE DE L'INVENTION On a représenté sur la figure 1 un circuit électronique CMOS conforme à l'art antérieur tel que connu du document US 2008/0251848. Ce circuit comprend un ensemble de motifs chacun formés d'au moins un transistor à effet de champ, les motifs étant agencées sous forme de rangées, les régions de source et de drain de chaque transistor d'une même rangée présentant les mêmes dimensions et étant espacés par des régions de grille de contrôle avant WL1-WL7 de dimensions fixes. Ainsi, on ne forme que de larges bandes (rangées horizontales et régions de grille de contrôle avant verticales) pendant les étapes de lithographie. La largeur du canal des différents transistors est alors uniforme, définie par la section entre deux bandes perpendiculaires. On notera qu'il n'y a pas de tranchées d'isolation (de type STI ù « Shallow Trench Isolation ») entre transistors adjacents d'une même bande. En revanche de telles tranchées d'isolation sont bien présentes le long des bandes afin de les isoler les unes des autres. Le circuit comprend, de gauche à droite sur la figure 1, les motifs suivants : une porte NOR2, trois inverseurs INV1, INV2 et INV3 et une porte 5 NAND2. Le circuit comprend plus précisément 9 rangées métalliques, les transistors PFET étant agencés le long des rangées 2 et 3 tandis que les transistors NFET sont agencés le long des rangées 7 et 8. Les rangées 4 à 6 sont utilisées pour réaliser les connexions d'entrée/sortie à ces motifs, ainsi 1 o que pour relier ces différents motifs entre eux. Des lignes d'alimentation métalliques BLp1, BLP2, BLN1, BLN2 permettent de fixer le potentiel de certaines des régions de drain des transistors. Ainsi, le drain du premier transistor PFET de la porte NOR2 et le drain des transistors PFET des inverseurs INV1 et INV2 sont reliés à la ligne BLp1, 15 tandis que le drain du transistor PFET de l'inverseur INV3 et le drain des transistors PFET de la porte NAND2 sont reliés à la ligne BLP2. Le drain des transistors NFET de la porte NOR2 et le drain des transistors NFET des inverseurs INV1 et INV2 sont reliés à la ligne BLN1, tandis que le drain du transistor NFET de l'inverseur INV3 et le drain du 20 premier transistor NFET de la porte NAND2 sont reliés à la ligne BLN2. Les lignes BLp1 et BLP2 permettent typiquement de délivrer une tension nominale d'alimentation VDD, tandis que les lignes BLN1et BLN2 sont typiquement reliées à la masse GND. Les motifs le long d'une rangée sont formés sur une même zone active 25 du substrat, et on prévoit alors des régions d'isolation entre motifs adjacents. Ces régions d'isolation, qui disposent chacune d'une grille d'isolation avant formée au dessus de la zone active, portent dans ce qui suite les références Ip1-IP6 pour les régions d'isolation liées aux transistors PFET et IN1-IN6 pour les régions d'isolation liées aux transistors NFET. 30 La polarisation des grilles d'isolation avant des régions d'isolation est réalisée par l'intermédiaire de lignes d'alimentation de grilles d'isolation BIp et BIN, respectivement pour les isolations entre motifs PFET et entre motifs NFET. Ces lignes BIP et BIN sont typiquement formés en un matériau semi-conducteur polycristallin (typiquement du silicium polycristallin). D'une manière générale, l'invention propose de porter sur un substrat SeOI (comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante) les circuits à environnement homogénéisé du type de celui de la figure 1. Dans ce cadre, l'invention propose d'agencer une grille de contrôle arrière dans le substrat de base en regard du canal d'au moins un transistor. En venant polariser la grille de contrôle arrière du transistor positivement ou négativement (typiquement par +1- 0,3 V), les propriétés du transistor peuvent être modifiées de manière individuelle. En particulier, la tension de seuil du transistor peut être décalée. Or une modification de la tension de seuil est équivalente à une modification de la largeur physique du canal. Ainsi, dans le cadre de l'invention, la largeur physique du canal est définie une fois pour toute et pour tous les transistors, mais il s'avère possible de modifier, individuellement pour chaque transistor, la largeur apparente (effective) de son canal via le choix d'une commande de la grille de contrôle arrière. La tension appliquée à la grille de contrôle arrière pouvant être modifiée, l'invention offre ainsi l'avantage d'une modification dynamique de la largeur apparente du canal. Un transistor dont le canal présente une conductivité de type N et une grille de contrôle arrière de conductivité P (on parle alors dans le cadre de la présente description de grille de contrôle arrière avec fonction de travail) présente une tension seuil très élevée. Cette tension de seuil peut alors être réduite en appliquant une tension positive sur la grille de contrôle arrière. Un transistor dont le canal présente une conductivité de type N et une grille de contrôle arrière de conductivité N (on parle alors dans le cadre de la présente description de grille de contrôle arrière sans fonction de travail) présente une tension seuil nominale qui peut être réduite en appliquant une tension positive sur la grille de contrôle arrière. Cette variation de la tension de seuil du transistor via la grille de contrôle arrière peut être formulée selon Vth = Vto û a.VBG, où Vth représente la tension de seuil du transistor, VBG la tension appliquée à la grille de contrôle arrière, Vto la tension de seuil nominale (qui peut être décalée par la fonction de travail selon que l'on utilise une grille de contrôle arrière de type N ou P), et a un coefficient lié à la géométrie du transistor. Tel que présenté dans la thèse « Architectures innovantes de mémoire non-volative embarquée sur film mince de silicium» soutenue par Germain Bossu en juin 2009 à l'Université de Provence Aix Marseille I, le coefficient a peut notamment être approximé selon a = 3.t°xl , où tox1 désigne tsi +3.ç2 l'épaisseur de la couche diélectrique de grille séparant la grille de contrôle avant du canal, tox2 désigne l'épaisseur de la couche isolante séparant la grille de contrôle arrière du canal et ts; désigne l'épaisseur de la couche mince. On comprend donc que le type de dopage de la grille de contrôle arrière associé à un transistor décale ou non la tension de seuil nominale, et que la polarisation de la grille de contrôle arrière permet d'ajuster la tension de seuil. On peut ainsi bénéficier d'une augmentation du courant de conduction ION dans un état actif du transistor (en réduisant la tension de seuil), et d'une diminution du courant de fuite IOFF réduit dans un état inactif du transistor (en augmentant la tension de seuil). On peut également contribuer à la fonction d'isolation d'une région d'isolation séparant les motifs adjacents le long d'une rangée en y diminuant le courant de fuite. La figure 2 vise à illustrer le contrôle de la tension de seuil d'un transistor réalisé sur un substrat SeOI par la polarisation d'une grille de contrôle arrière agencée dans le substrat de base, sous la couche isolante, en regard du canal du transistor. Sur cette figure 2, la courbe centrale Cn représente la caractéristique nominale log(ID(VG)) (transistor sans grille de contrôle arrière).. La courbe inférieure CVT- représente la caractéristique nominale log(ID(VG) sous l'effet d'une grille de contrôle arrière commandée avec une tension inférieure à la tension d'alimentation nominale du circuit Vdd. Cette courbe inférieure illustre l'augmentation de la tension de seuil et la diminution des courants ION et IOFF. La courbe supérieure CVT+ représente la caractéristique nominale log(ID(VG) sous l'effet d'une grille de contrôle arrière commandée avec une tension d'alimentation nominale VDD. Cette courbe supérieure illustre la diminution de la tension de seuil et l'augmentation des courants ION et IOFF. On comprend ainsi qu'en faisant varier la polarisation de la grille de contrôle arrière, on peut parcourir tout l'espace entre les courbes inférieure CVT- et supérieure CVT+, en modulant ainsi la tension de seuil du transistor et ses courants caractéristiques ION et IOFF. Soit l'équation suivante liant notamment le courant ID dans le canal à la largeur du canal W et à la tension de seuil Vth. " .1;•z.~. -- ID - 9> .1+1V1 Considérant tout d'abord des tensions de grille et de drain à 0,9V 20 (VGS=VDS=0,9 V), À=0,05 et une tension de seuil Vth=0,3V. En venant modifier la tension de seuil du transistor pour qu'elle adopte une valeur comprise entre 0,05 V et 0,6 V, on peut alors simuler une modification de la largeur physique du canal. La largeur apparente du canal du transistor s'établit effectivement théoriquement entre 0,25 et 2,01 fois la 25 largeur physique WO du canal. Considérant dans un autre exemple des tensions de grille et de drain plus faibles, à 0,7 V et toujours une modification de la tension de seuil du transistor pour qu'elle adopte une valeur comprise entre 0,05 V et 0,6 V, la largeur effective du canal s'établit théoriquement entre 0,06 et 2,64 fois la 30 largeur physique du canal. 9 L'invention permet ainsi une réduction/augmentation de la largeur apparente du canal d'autant plus importante que les tensions d'alimentation sont faibles. On note à ce propos que la tendance dans le domaine technique de l'invention est de recourir pour les générations futures de composants électroniques à des tensions d'alimentation de plus en plus faibles. L'invention s'avère ainsi a priori encore plus intéressante pour les générations futures. Les figures 3 à 7 représentent la zone active sous la couche isolante 1 o d'un circuit identique à celui de la figure 1 selon différents modes de réalisation de l'invention. Sur la figure 3, on associe: - aux régions d'isolation Ip1-IP6, aux deux transistors PFET et NFET de l'inverseur INV2 ainsi qu'aux deux transistors NFET de la porte NAND2, 15 des régions de grille de contrôle arrière dopées P; et - aux régions d'isolation IN1-IN6 et aux deux transistors PFET et NFET de l'inverseur INV3, des régions de grille de contrôle arrière dopées N. Une ligne de grille arrière BGp, respectivement une ligne de grille arrière BGN, permet de connecter collectivement les régions de grille arrière dopées 20 P, respectivement les régions de grille arrière dopées N, à un même potentiel. La ligne BGp associées aux grilles arrière dopées P peut ainsi être à un état haut (en étant typiquement reliée potentiel VDD, tandis que la ligne BGN associées aux grilles arrière dopées N peut être reliée à un état bas (en étant 25 typiquement reliée à la masse GND). De telle manière, les régions d'isolation voient leurs tensions de seuil augmenter et par conséquent leurs courants de fuite IOFF diminuer, contribuant ainsi à maintenir une meilleure isolation entre motifs adjacents le long d'une même rangée. 30 Concernant l'inverseur INV2, la grille de contrôle arrière du transistor PFET et celle du transistor NFET sont à l'état haut VDD. Le courant de conduction ION du transistor NFET est augmenté, tandis que le courant de conduction du transistor PFET est diminué. L'inverseur INV2 présente ainsi un PFET faible et un NFET fort. L'inverseur INV3 présente quant à lui un PFET fort et un NFET faible (la grille de contrôle arrière du transistor PFET et celle du transistor NFET sont à l'état bas GND). Pour ce qui concerne la porte NAND2, les transistors PFET ne disposent pas de grille de contrôle arrière. Ces transistors PFET fonctionnent donc de manière nominale. Les transistors NFET disposent de grilles de contrôle arrière à l'état haut. Ces transistors NFET possèdent un courant de conduction augmenté. On a représenté sur la figure 4 un autre mode de réalisation dans lequel quatre niveaux différents de tension sont utilisés afin d'offrir plus de flexibilité. Sur la figure 4, on associe: - aux régions d'isolation IP1-IP6, et au transistor PFET de l'inverseur INV2 des régions de grille de contrôle arrière dopées P connectées collectivement à une ligne de grille arrière BGPH à un état haut ; - au transistor PFET de l'inverseur INV3 une région de grille de contrôle arrière dopée P connectée à une ligne de grille arrière BGPL à un état bas ; - aux régions d'isolation IN1-IN6 et au transistor NFET de l'inverseur INV3, des régions de grille de contrôle arrière dopées N connectées collectivement à une ligne de grille arrière BGNL à un état bas ; - au transistor NFET de l'inverseur INV2 une région de grille de contrôle arrière dopée N connectée à une ligne de grille arrière BGNH à un état haut. Comme pour l'exemple de la figure 3, le courant de fuite des régions d'isolation est ainsi diminué. L'inverseur INV2 présente un transistor PFET faible (grille de contrôle arrière dopée P à un état haut) et un transistor NFET fort (grille de contrôle arrière dopée N à un état haut). 11 L'inverseur INV3 présente un transistor PFET fort (grille de contrôle arrière dopée P à un état bas) et un transistor NFET faible (grille de contrôle arrière dopée N à un état bas). On a représenté sur la figure 5 un autre mode de réalisation selon lequel une grille de commande arrière associée à un transistor est connectée à une ligne de grille arrière qui lui est propre. On comprend qu'un tel mode de réalisation permet de moduler le potentiel appliqué à la ligne de grille arrière dédiée à un seul transistor. Sur cette figure 5, on associe: - aux régions d'isolation IP1-IP6 et au transistor PFET de l'inverseur INV2 1 o des régions de grille de contrôle arrière dopées P connectées collectivement à une ligne de grille arrière BGPH à un état haut ; - au transistor PFET de l'inverseur INV3 une région de grille de contrôle arrière dopée P connectée à une ligne de grille arrière individualisée BGPA dont la tension est ajustable ; 15 - aux régions d'isolation IN1-IN6 et au transistor NFET de l'inverseur INV3, des régions de grille de contrôle arrière dopées N connectées collectivement à une ligne de grille arrière BGNL à un état bas ; - au transistor NFET de l'inverseur INV2 une région de grille de contrôle arrière dopée N connectée à une ligne de grille arrière individualisée BGNA 20 dont la tension est ajustable. Ainsi, l'inverseur INV2 présente un transistor PFET faible (grille de contrôle arrière dopée P à un état haut) et un transistor NFET ajustable (grille de contrôle arrière dopée N individualisée adressée par la ligne BGNA dont le potentiel est ajustable). 25 L'inverseur INV3 présente quant à lui un transistor NFET faible (grille de contrôle arrière dopée N à un état bas) et un transistor PFET ajustable (grille de contrôle arrière dopée P individualisée adressée par la ligne BGPA dont le potentiel est ajustable). On a représenté sur la figure 6 une variante de réalisation de l'exemple 30 de la figure 4. Sur cette figure 6, on associe: - aux régions d'isolation IP1-IP6 des régions de grille de contrôle arrière dopées P connectées collectivement à une ligne de grille arrière BGPH à un état haut ; - au transistor PFET de l'inverseur INV2 et au transistor PFET de l'inverseur INV3, des régions de grille de contrôle arrières dopées P connectées collectivement à une ligne de grille arrière BGPL à un état bas; - aux régions d'isolation IN1-IN6 et au transistor NFET de l'inverseur INV3, des régions de grille de contrôle arrière dopées N connectées collectivement à une ligne de grille arrière BGNH à un état haut; - au transistor NFET de l'inverseur INV2 une région de grille de contrôle arrière dopée N connectée à une ligne de grille arrière BGNL à un état bas. Ainsi l'inverseur INV2 présente un transistor PFET fort (grille de contrôle arrière dopée P à un état bas) et un transistor NFET faible (grille de contrôle arrière dopée N à un état bas). L'inverseur INV3 présente quant à lui un transistor PFET fort (grille de contrôle arrière dopée P à un état bas) et un transistor NFET fort (grille de contrôle arrière dopée N à un état haut). On a représenté sur la figure 7 un mode de réalisation préférentiel dans lequel on associe aux régions d'isolation des régions de grille de contrôle arrière présentant une conductivité de type opposé. On réduit ainsi encore plus les fuites dans ces régions d'isolation. Sur cette figure 7, on associe plus précisément : - aux régions d'isolation IP1-IP6, à l'un des transistors NFET de la porte NOR2 ainsi qu'au transistor PFET de l'inverseur INV2, des régions de grille de contrôle arrière dopées N connectées collectivement à une ligne de grille arrière BGNH à un état haut ; - au transistor PFET de l'inverseur INV3 une région de grille de contrôle arrières dopée P connectée à une ligne de grille arrière individualisée BGpA1 dont la tension est ajustable ; - aux régions d'isolation IN1-IN6, à l'un des transistors PFET de la porte NAND2 et au transistor NFET de l'inverseur INV3, des régions de grille de 13 contrôle arrière dopées P connectées collectivement à une ligne de grille arrière BGPL à un état bas ; - au transistor NFET de l'inverseur INV1 une région de grille de contrôle arrières dopée P connectée à une ligne de grille arrière individualisée BGPA2 dont la tension est ajustable ; - au transistor NFET de l'inverseur INV2 une région de grille de contrôle arrières dopée N connectée à une ligne de grille arrière individualisée BGNA1 dont la tension est ajustable ; - au transistor PFET de la porte NAND2 non reliée à BGPL, une région de grille de contrôle arrières dopée N connectée à une ligne de grille arrière individualisée BGNA2 dont la tension est ajustable. Les régions d'isolations IPI-IP6 présentent ainsi un canal P avec une grille de contrôle arrière de type P à l'état haut (VDD typiquement). Ces régions présentent une tension de seuil maximale et par conséquent un courant de fuite minimal. Les régions d'isolations INA-IN6 présentent quant à elles un canal N avec une grille de contrôle arrière de type N à l'état bas (GND typiquement). Ces régions présentent une tension de seuil maximale et par conséquent un courant de fuite minimal. L'un des transistors NFET de la porte NOR2 présente lui aussi un canal N avec une grille de contrôle arrière de type N à l'état haut. Il présente une tension de seuil minimale et par conséquent des performances (en termes de courant de conduction IoN) maximales. Le transistor NFET de l'inverseur INV1 présente un canal N avec une grille de contrôle arrière de type P dont la tension est ajustable. Ce transistor présente ainsi des performances s'étendant entre des performances minimales et des performances moyennes selon la tension appliquée à la ligne individualisée BGPA2. Le transistor PFET de l'inverseur INV1 ne dispose pas de grille de contrôle arrière. Il fonctionne alors de manière nominale. Le transistor NFET de l'inverseur INV2 présente un canal N avec une grille de contrôle arrière de type N dont la tension est ajustable. Ce transistor présente ainsi des performances s'étendant entre des performances moyennes et des performances maximales selon la tension appliquée à la ligne individualisée BGPNA1. Le transistor PFET de l'inverseur INV3 présente un canal P avec une grille de contrôle arrière de type P dont la tension est ajustable. Ce transistor présente ainsi des performances s'étendant entre des performances minimales et des performances moyennes selon la tension appliquée à la ligne individualisée BGPPA1. Le transistor PFET de la porte NAND2 qui dispose d'une grille de contrôle arrière de type N dont la tension est ajustable via la ligne individualisée BGNA2 présente des performances s'étendant entre des performances moyennes et des performances maximales. Le transistor PFET de la porte NAND2 qui dispose d'une grille de contrôle arrière de type P dont la tension est à l'état bas via la ligne BGPL présente quant à lui une tension de seuil minimale et des performances maximales. On a représenté dans la partie supérieure de la figure 8 les deux rangées 7 et 8 le long desquelles les transistors FET du circuit de la figure 7 sont agencés. On a représenté dans la partie inférieure de la figure 8 une vue en coupe d'une portion de la rangée 8 comprenant les régions d'isolation INA-IN3 et les transistors NFET T1-T4 des motifs NOR2 (TI et T2), INV1 (T3) et INV2 (T4). Sur cette vue en coupe, la couche isolante porte la référence BOX. Sur cette figure 8, le canal des transistors est totalement déplété (« Fully Depleted » selon la terminologie anglo-saxonne), les régions de source et de drain étant en contact avec la couche isolante. L'invention s'étend toutefois également à la technologie partiellement déplété (« Partiallty Depleted ») dans laquelle les régions de source et de drain ne s'étendent pas dans l'intégralité de la couche mince. On notera que 15 dans ce cas, la grille de contrôle arrière est globalement moins efficace car plus éloignée de la région de canal entre les régions de source et de drain. Comme discuté précédemment, les régions d'isolation INI-IN3 disposent d'un canal N et présentent chacune une grille de contrôle arrière Gpi-Gp3 de type P+ (à l'état bas via la ligne BGpL). L'un des transistors NFET TI de la porte NOR2 présente une grille de contrôle arrière GN1 de type N+ (à l'état haut via la ligne BGNH), alors que l'autre transistor NFET T2 de la porte NOR2 ne dispose pas de grille de contrôle arrière. Le transistor NFET T3 de l'inverseur INV1 présente une grille de contrôle Gp4 arrière de type P+ (ajustable via la ligne individualisée BGpa2). Le transistor NFET T4 de l'inverseur INV2 présente une grille de contrôle arrière GN2 de type N+ (ajustable via la ligne individualisée BGNA1). Comme représenté sur la figure 8, la grille de contrôle arrière associé à est localisée de manière à ne s'étendre qu'en regard du canal du transistor. La grille de contrôle arrière est par exemple formée par implantation de dopants sous la couche isolante BOX. La grille de contrôle arrière est isolée du substrat de base par un caisson CN1, Cpt, CN2, Cp2 (« well » dans la terminologie anglo-saxonne) de polarisation opposée (caisson de type N- CN1, CN2 pour une grille de contrôle arrière P+ Gpi, Gp2, Gp3, Gp4 ; caisson de type P- Cpi, Cp2 pour une grille de contrôle arrière N+ GN1, GN2). La tension du caisson est choisie de façon à ce que la diode créée par le noeud électrique entre la grille de contrôle arrière et le caisson soit toujours en inverse, la diode isolant la grille de contrôle arrière du caisson et de tout ce qu'il peut contenir (autres grilles de contrôles arrière notamment). Effectivement, il est bien entendu possible de prévoir un caisson commun à plusieurs grilles de contrôle arrière de même type comme cela est le cas pour le caisson CN2 isolant collectivement les grilles de contrôle arrière Gp2, Gp3 et Gp4. 16 Revenant à la figure 7, on a représenté sous la référence Cp et sous la référence CN les caissons venant isoler respectivement les grilles de contrôle arrière de type N et de type P. Les caissons Cp sont typiquement à l'état bas GND, tandis que les caissons CN sont typiquement à l'état haut VDD. Selon une variante de réalisation non représentée, une seconde couche isolante, agencée dans le substrat de base en dessous de la couche isolante BOX, peut contribuer, totalement ou en partie, à isoler une grille de contrôle arrière du substrat de base. Un dispositif conforme à l'invention présente les avantages suivants. On peut obtenir une gamme importante de performances pour les transistors PFET et NFET, tout en n'utilisant qu'une seule largeur physique de canal. Typiquement, trois types de performances sont les suivantes : ù performance régulière, en l'absence d'une grille de contrôle arrière. o Le transistor est alors un transistor SeOI ordinaire, et il n'est pas nécessaire de modifier les conceptions des circuits existantes. ù performance « boostée » avec une grille de contrôle arrière « ON » venant augmenter la conduction du transistor. o Le transistor fonctionne alors comme s'il était plus large que ce qu'il est réellement, ou il occupe une surface moindre par unité de performance (vitesse, IoN). ù performance amoindrie avec une grille de contrôle arrière « OFF » venant réduire la conduction du transistor. o Le transistor fonctionne alors comme s'il était moins large que ce qu'il est réellement. Cela peut s'avérer avantageux lorsque des ratios de performance sont désirés (pour des bascules type flip-flop par exemple) car on évite ainsi de devoir élargir un autre dispositif. Les courants de fuite sont également réduits de manière significative. Ce type de performance peut ainsi être utilisé dans les états inactifs dans la mesure où aucun transistor 20 25 30 17 ne commute alors (pas de ratio à respecter) le courant de fuite IOFF étant alors réduit. Ces performances peuvent en outre être modulées dynamiquement en ayant recours à une polarisation ajustable de la grille de contrôle arrière d'un transistor. On peut ainsi ajuster les ratios entre transistors PFET et NFET sans avoir à modifier la largeur du canal. On comprend ainsi qu'un dispositif conforme à l'invention permet de passer outre le besoin rencontré dans les conceptions conventionnelles pour 1 o des transistors de dimensions différentes. On utile effectivement qu'une seule largeur physique et des modèles et paramètres de transistor simplifiés. On relèvera que les modèles de transistor sont effectivement des équations complexes avec de nombreux effets de bord (parasites) secondaires ou ternaires. La plupart de ces effets dépendent des dimensions du transistor et, 15 pour des technologies récentes, de l'environnement (stress de proximité). Dans le cadre de l'invention, la topologie est unique et les modèles peuvent alors être grandement simplifiés (il s'en suit une disponibilité plus rapide, des temps de mise au point plus courts, etc.). On notera également une très faible variabilité du fait du haut niveau de 20 régularité, et du fait que seule demeure la rugosité du polysilicium alors qu'une fluctuation du niveau de dopants disparaît lorsque l'on réalise des structures totalement déplétées. Un dispositif conforme à l'invention est en outre insensible aux effets d'arrondissement de bords de motifs dans la mesure où tous les canaux 25 présentent la même largeur physique. La bande de zone active est effectivement un long polygone, ne présentant pas d'arrondissement à proximité d'une ligne de connexion en polysilicium. L'angle (90°) d'une telle ligne est en outre éloigné de la bande active (tout en haut et tout en bas de la structure) et n'interagit pas avec la bande active. 30 Un dispositif conforme à l'invention est par ailleurs insensible aux effets de couplage croisé. 18 Dans les conceptions conventionnelles, il arrive en effet souvent qu'une connexion en polysilicium soit adjacente à un drain d'une autre porte. Les deux noeuds sont alors couplés de manière capacitive et se perturbent mutuellement ce qui se traduit en général par des retards de communication. Comme le voisinage de cellules est imprévisible, ce couplage ne peut pas être pris en compte dans le modèle de chaque cellule et est donc découvert relativement tard dans la conception de l'application. Dans le cadre de l'invention, l'interaction entre la bande active et la connexion polysilicium est la même pour toutes les situations, ce qui permet de résoudre l'inconvénient rencontré dans les conceptions conventionnelles. En particulier, une modélisation du couplage demeure valide après réalisation du circuit. En outre, un dispositif conforme à l'invention présente une consommation réduite via l'association de grilles de contrôles arrière aux régions d'isolation pour en diminuer les fuite, et la possibilité d'agir dynamiquement sur les grilles de contrôle arrière associés aux transistors dans leur état inactif pour réduire encore plus les fuites. A titre d'exemple d'efficacité de l'invention, on rappelle qu'une bibliothèque standard de cellule CMOS peut comprendre 12 inverseurs de différentes performances. L'invention permet, lorsqu'appliqué en technologie totalement déplétée, de n'avoir recours qu'à 3 inverseurs (inv1, inv4 et inv8) dans la mesure où la largeur effective du canal peut être modulée à + /- 50% de la largeur physique. En technologie partiellement déplétée, 4 inverseurs sont nécessaires (inv1, inv4, inv6 et inv9) dans la mesure où la largeur effective du canal peut être modulée à +1- 30% de la largeur physique. Il en découle que la librairie de cellules standard est considérablement simplifiée. Elle est effectivement réduire globalement d'un facteur 2. Ainsi alors qu'un ensemble d'environ une centaine de règles de conception est aujourd'hui utilisé, l'invention permet de n'avoir à n'en utiliser qu'une cinquantaine. 19 On relèvera à cet égard que dans le passé, l'ensemble de règles de conception était limité à 100-200 et que l'utilisation d'un sous-ensemble de 50 règles se faisait au détriment de l'efficacité et d'une consommation de surface accrue. Depuis que les technologies sont globalement en-dessous de 100nm, de nombreux effets physiques apparaissent qui se traduisent en de nouvelles règles qui empêchent plus ou moins l'application de l'ensemble initial de 100-200 règles. Au noeud technologique 32nm, l'ensemble comprend environ 800 à 1000 règles, où la plupart des nouvelles règles sont des descriptions complexes de combinaisons difficiles. Cela entraîne une perte d'efficacité en termes de surface utilisée. L'invention demeure au contraire efficace de manière globalement constante. Ainsi, si l'invention et une approche conventionnelle sont globalement équivalentes en termes de surface utilisée au noeud 45 nm, l'invention devient de plus en plus efficace aux noeuds technologiques ultérieurs. Par ailleurs, dans la mesure où le jeu de règles de conception est un sous-ensemble extrêmement réduit du jeu de règles habituel, et où de plus ces règles sont appliquées dans un contexte unique pour chacune d'elles, il s'avère possible de dessiner des transistors en dessous de ce que permet normalement la lithographie. On peut en particulier optimiser la largeur des contacts (par exemple remplacer 2 contacts carrés nominaux par un seul contact rectangulaire, un peu plus étroit) et la distance poly-contact. On relèvera par ailleurs que les grilles de contrôle arrière présentent l'avantage d'être enterrées sous la couche isolante et par conséquent de ne pas consommer de surface. On relèvera également que la surface occupée en surface peut être réduite d'environ 10 à 15 % dans la mesure où l'on peut générer de fortes conductions à l'aide de cellules « boostées » conformément à l'invention. Enfin, on notera que l'extrême régularité de la structure des transistors (que l'on appelle habituellement « front-end ») est particulièrement adaptée à l'usage normal des métallisations (habituellement appelées « back-end ») pour les cellules standards (cellules préconçues pour un usage général, dites « standard cells » selon la terminologie anglo-saxonne). En effet, les cellules standard sont interconnectées (routées) entres elles par des niveaux de métallisations alternativement horizontaux et verticaux selon un pas constant. La réduction du nombre de règles de dessins facilite énormément le rapprochement des contraintes du « front-end » et du « back-end » (le pas de répétition du transistor et le pas de routage sont rendus identiques). L'usage des cellules standard devient alors plus facile car - par construction - les entrées/sorties sont placées sur la grille 1 o de routage du métal. Dans le cas conventionnel, cela n'est pas toujours très facile et il faut en particulier tenir compte de la possibilité de réfléchir les cellules selon les axes verticaux et/ou horizontaux. Or la conservation des entrées/sorties sur la grille de routage se traduit souvent par une augmentation de la surface de la cellule standard. Dans le cas de l'invention, 15 la simplification générale et le préplacement des bandes de transistors suppriment toutes ces considérations. L'invention n'est pas ailleurs pas limitée au dispositif selon son premier aspect, mais s'étend également à un procédé de commande d'un tel dispositif dans lequel on polarise la région de grille de contrôle arrière 20 positivement ou négativement pour décaler la tension de seuil du transistor. De manière avantageuse, on vient relier une grille d'isolation arrière de type P à la masse et on relie une grille d'isolation arrière de type N à une tension d'alimentation nominale. REVENDICATIONS1. Dispositif semi-conducteur formé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, le dispositif comprenant un ensemble de motifs chacun formés d'au moins un transistor à effet de champ, chaque transistor disposant dans la couche mince d'une région de source, d'une région de drain et d'une région de canal délimitée par les régions de source et de drain, et comprenant en outre une région de grille de 1 o contrôle avant formée au dessus de la région de canal, les motifs étant agencés sous forme de rangées, les régions de source et de drain d'une même rangée présentant les mêmes dimensions et étant espacés par des régions de grille de contrôle avant de dimensions fixes, caractérisé en ce qu'au moins un transistor d'un motif dispose d'une région 15 de grille de contrôle arrière formée dans le substrat de base au-dessous de la région de canal, la région de grille arrière étant apte à être polarisée pour décaler la tension de seuil du transistor et simuler ainsi une modification de la largeur du canal du transistor. 20 2. Dispositif selon la revendication 1, dans lequel une partie des motifs d'une rangée est formée sur une même zone active de la couche mince du substrat semi-conducteur et dans lequel une région d'isolation délimite les zones actives adjacentes, la région d'isolation comprenant une grille d'isolation avant formée au dessus de la zone active et une grille d'isolation 25 arrière formée dans le substrat de base au-dessous de la zone active. 3. Dispositif selon la revendication 2, dans lequel une ligne d'isolation arrière relie les grilles d'isolation arrière de chacune des régions d'isolations d'une même rangée. 30 4. Dispositif selon la revendication 3, dans lequel la ligne d'isolation arrière est commune à plusieurs rangées. 5. Dispositif selon l'une des revendications 2 à 4, dans lequel la grille d'isolation arrière présente une conductivité de type opposé à celle de la zone active. 6. Dispositif selon la revendication 1, dans lequel une ligne de grille arrière connecte les régions de grille arrière d'une pluralité de transistors. 7. Dispositif selon la revendication 1, dans lequel une ligne de grille arrière connecte la région de grille arrière à la masse ou à une tension d'alimentation nominale. 15 8. Dispositif selon la revendication 1, dans lequel une ligne de grille arrière connecte la région de grille arrière à un potentiel ajustable. 9. Dispositif selon la revendication 1, dans lequel la région de grille arrière est isolée du substrat de base par un caisson de conductivité opposé. 10. Dispositif selon la revendication 1, dans lequel la région de grille arrière présente une conductivité du même type que celle du canal du transistor. 11. Dispositif selon la revendication 1, dans lequel la région de grille arrière 25 présente une conductivité de type opposé à celle du canal du transistor. 12. Procédé de commande d'un dispositif selon la revendication 1, dans lequel on polarise la région de grille de contrôle arrière positivement ou négativement pour décaler la tension de seuil du transistor. 20 30 13. Procédé de commande d'un dispositif selon la revendication 5, dans lequel on relie une grille d'isolation arrière de type P à la masse et on relie une grille d'isolation arrière de type N à une tension d'alimentation nominale.5