Brevet FR2960096A1 — publié le 20111118

CAPTEUR D'IMAGE LINEAIRE EN TECHNOLOGIE CMOS A CONTRAINTES TEMPORELLES RELACHEES Domaine technique de l'invention L'invention est relative à un capteur d'image linéaire destiné à saisir une image par balayage, notamment à un capteur à retard temporel et intégration, plus connu sous l'acronyme TDI (de l'anglais « Time Delay and Integration »). État de la technique Les principes d'un capteur d'image TDI sont décrits, par exemple, dans l'article 1 o intitulé « A Large Area TDI Image Sensor for Low Light Level Imaging », par Michael G. Farrier et al - IEEE Journal of Solid-State Circuits, Vol. SC-15, No. 4, Août 1980. Un capteur TDI est généralement utilisé pour saisir l'image d'un objet se déplaçant à vitesse élevée et observé sous de mauvaises conditions 15 d'éclairage. Il est généralement réalisé en technologie CCD (de l'anglais « Charge-Coupled Device », ou dispositif à transfert de charges), qui a jusqu'à maintenant permis d'obtenir les meilleures performances en termes de sensibilité. La figure 1 représente schématiquement un capteur TDI en technologie CCD, 20 tel que décrit dans l'article susmentionné. Il comprend une matrice de sites photosensibles, ou photosites 10 dont les rangées sont généralement, comme cela est représenté, nettement plus longues que les colonnes. Dans l'exemple de l'article susmentionné, une rangée comporte 1028 photosites, tandis qu'une colonne en comporte seulement 128. Pour la photographie terrestre par 25 satellite, une rangée peut comporter de l'ordre de 12000 photosites, et la matrice comporte quelques dizaines de rangées. Les rangées de la matrice sont disposées perpendiculairement au déplacement de l'objet dont on veut saisir l'image. Le déplacement de cette image, relatif au capteur, est représenté par des flèches descendantes. Ces flèches 30 correspondent également au déplacement des charges électriques dans les registres CCD, en synchronisme avec le déplacement de l'image. Chaque rangée saisit une tranche correspondante de l'objet pendant un temps d'exposition compatible avec la vitesse de l'image. Cela provoque une accumulation de charges négatives (électrons) dans les photosites de la rangée. Lorsqu'une tranche de l'image saisie par une rangée i s'est déplacée au niveau de la rangée i+1, les charges accumulées dans la rangée i sont transférées dans la rangée i+1, qui continue, pendant un nouveau temps d'exposition, à accumuler des charges pour la même tranche. Les transferts de charges d'une rangée à la suivante s'opèrent donc en synchronisme avec le déplacement de l'image. La dernière rangée de la matrice contient ainsi, à chaque cycle de transfert, la somme des charges accumulées par toutes les rangées pour une même tranche. La sensibilité du capteur est donc, en théorie, multipliée par le nombre de rangées. A la fin de chaque cycle de transfert de charges et d'exposition, les charges de la dernière rangée de la matrice sont transférées dans un registre à décalage 12 servant à la lecture des informations de la dernière rangée. Les charges stockées dans les photosites de ce registre sont décalées photosite par photosite vers un convertisseur charge-tension 14 en bout de rangée, où une tension correspondant à la charge totale de chaque photosite peut être prélevée par un circuit de traitement, généralement externe au capteur. La technologie CCD étant de moins en moins utilisée pour les capteurs d'image, au profit de la technologie CMOS, l'utilisation de cette dernière technologie est envisagée pour les capteurs TDI. L'article intitulé « Time-Delay-Integration Architectures in CMOS Image Sensors par Gérald Lepage, Jan Bogaerts, et Guy Meynants - IEEE Transactions on Electron Devices, Vol. 56, NO. 11, novembre 2009, décrit des solutions pour obtenir la fonctionnalité TDI à l'aide d'un capteur d'image CMOS. Dans un capteur d'image CMOS, la lumière est également captée sous forme de charges, au niveau de pixels. Par contre, chaque pixel étant muni de son propre circuit de lecture en tension, on ne peut pas transférer des charges d'un pixel à un autre. La figure 2 représente schématiquement une architecture envisagée dans cet article de Lepage et al. À une matrice 10' de NxM pixels Px on associe une matrice 16 de cellules mémoire E, de même taille et configuration (ici NxM = 5x5). Dans le principe, la matrice de pixels 10' prend des vues à une cadence correspondant au temps (appelé « temps ligne » TL) que met une tranche d'image à balayer le pas des rangées de pixels. Ainsi, au bout de N temps ligne, la même tranche d'image aura été saisie par chacune des N rangées de la matrice de pixels. Chaque rangée de la mémoire 16 est associée io temporairement à une même tranche de l'image. On y accumule les niveaux de luminosité enregistrés pour cette tranche par toutes les rangées de pixels. Une fois que tous les niveaux ont été accumulés pour la tranche, la rangée mémoire est lue, réinitialisée, et associée de manière circulaire à une nouvelle tranche d'image. 15 On s'aperçoit qu'on doit ainsi procéder à l'accumulation de toutes les rangées de la matrice de pixels à chaque temps ligne. Alors qu'en technologie CCD les opérations d'accumulation de niveaux de luminosité correspondent à de simples transferts de charges, en technologie CMOS ces opérations sont notablement plus complexes. Elles impliquent des 20 multiplexages sur des bus de lecture des pixels, des conversions analogique-numérique, des opérations d'addition, et des opérations d'accès mémoire. II en résulte qu'on a des difficultés en technologie CMOS à tenir les mêmes cadences de prise de vue (ou temps ligne TL) qu'en technologie CCD. Ainsi, la résolution en nombre de rangées de la matrice de pixels doit être adaptée au 25 temps ligne minimal envisagé et au pas des pixels souhaité. Dans certaines applications, comme cela est décrit notamment dans l'article susmentionné de Lepage et al., on souhaite subdiviser chaque pixel dans le sens du déplacement afin d'améliorer ce qu'on appelle la fonction de transfert de modulation (FTM) de filé, représentative de la netteté de l'image reproduite. 30 Cela revient à augmenter le nombre de rangées de pixels tout en diminuant le pas pour conserver les dimensions du capteur. Les contraintes temporelles augmentent avec le carré du facteur de subdivision. Pour passer d'une FTM de filé de 0,64 à 0,9, on subdivise chaque pixel en deux dans le sens du déplacement. Les contraintes temporelles sont alors multipliées par 4. Résumé de l'invention On constate qu'il existe un besoin de prévoir un capteur d'image de type TDI réalisé en technologie CMOS permettant de relâcher les contraintes temporelles, afin notamment de pouvoir améliorer la FTM de filé. On tend à satisfaire ce besoin en prévoyant un capteur d'image à retard temporel et intégration comprenant une matrice de pixels photosensibles ~o organisés en rangées et colonnes ; et une première matrice de cellules mémoire associée à des moyens de commande et d'addition pour stocker dans une rangée de cellules mémoire des niveaux de luminosité accumulés de plusieurs rangées de pixels. La première matrice de cellules mémoire est prévue, avec les moyens de commande et d'addition, pour stocker dans ses 15 rangées des niveaux de luminosité accumulés des rangées d'une première moitié de la matrice de pixels. Le capteur comprend une deuxième matrice de cellules mémoire associée aux moyens de commande et d'addition pour stocker dans une rangée de la deuxième matrice de cellules mémoire des niveaux de luminosité accumulés des rangées de la deuxième moitié de la 20 matrice de pixels. On prévoit de préférence des moyens pour additionner les niveaux accumulés dans une rangée de la première matrice de cellules mémoire aux niveaux accumulés dans une rangée correspondante de la deuxième matrice de cellules mémoire. 25 Selon un mode de réalisation les première et deuxième matrices de cellules mémoire sont disposées de part et d'autre de la matrice de pixels et reliées par des bus distincts aux pixels correspondants de chaque colonne de pixels. Description sommaire des dessins D'autres avantages et caractéristiques ressortiront plus clairement de la 30 description qui va suivre de modes particuliers de réalisation donnés à titre d'exemples non limitatifs et illustrés à l'aide des dessins annexés, dans lesquels la figure 1, précédemment décrite, représente schématiquement un capteur d'image TDI classique, réalisé en technologie CCD ; la figure 2, précédemment décrite, représente schématiquement un capteur TDI classique réalisé en technologie CMOS ; la figure 3 représente schématiquement un mode de réalisation de capteur TDI en technologie CMOS permettant de relâcher les contraintes temporelles ; la figure 4 représente un pixel de capteur CMOS à cinq transistors ; la figure 5 est un chronogramme illustrant une utilisation du pixel de la figure 4 dans le cadre du capteur de la figure 3 ; la figure 6 est un tableau représentant l'utilisation des mémoires de la figure 3 ; la figure 7 représente un autre mode de réalisation de capteur TDI en technologie CMOS ; et la figure 8 représente un autre mode de réalisation de capteur TDI en technologie CMOS. Description d'un mode de réalisation préféré de l'invention Afin de relâcher les contraintes temporelles du fonctionnement d'un capteur TDI réalisé en technologie CMOS, on propose ici une solution permettant de diviser par deux le temps nécessaire aux opérations d'accumulation. En effet, un facteur important dans les contraintes temporelles est le temps nécessaire pour accumuler un niveau de luminosité courant avec une valeur stockée en mémoire. On obtient cela en prévoyant, pour chaque colonne de pixels, deux voies 25 d'accumulation indépendantes, chacune associée à une mémoire séparée, qu'on utilise de manière simultanée ou quasi-simultanée. La figure 3 représente schématiquement un mode de réalisation d'architecture permettant de mettre cette solution en oeuvre. La matrice de pixels photosensibles Px est représentée avec six rangées et cinq colonnes, à titre 30 d'exemple. De façon générale, une mémoire d'accumulation 16a est associée à une première moitié des rangées, et une mémoire d'accumulation séparée 16b est associée à la deuxième moitié des rangées. On peut ainsi écrire dans la mémoire 16a une valeur correspondant à un pixel de la première moitié en même temps que l'on écrit dans la mémoire 16b une valeur correspondant à un pixel de la deuxième moitié. Dans la figure 3, la mémoire d'accumulation 16a est associée aux rangées impaires de la matrice de pixels, et la mémoire d'accumulation 16b est associée aux rangées paires de la matrice de pixels. Les pixels de rang impair et les ~o pixels de rang pair de chaque colonne sont ici reliés par des bus de lecture séparés à leurs mémoires respectives 16a et 16b. Dans chacun de ces bus, on prévoit un convertisseur analogique-numérique ADC. Ainsi, les niveaux analogiques fournis par les pixels sont convertis en numérique avant d'être accumulés dans les mémoires 16a et 16b. 15 Avec cette configuration, on peut écrire dans la mémoire 16a une valeur correspondant à un pixel impair en même temps que l'on écrit dans la mémoire 16b une valeur correspondant à un pixel pair. L'accumulation a lieu, par exemple, comme cela est schématisé au niveau des mémoires, à l'aide d'un additionneur qui remplace le contenu d'une cellule 20 mémoire par la somme de ce contenu et de la valeur fournie par le convertisseur ADC correspondant. Les contenus des mémoires 16a et 16b sont accessibles par des bus respectifs parvenant aux deux entrées d'un d'additionneur 20. On prévoit en fait un additionneur 20 par colonne, servant à compléter les accumulations partielles 25 faites dans chacune des mémoires 16a et 16b. Les mémoires d'accumulation 16a et 16b et les pixels Px sont gérés par un circuit de commande 18, dont le fonctionnement sera décrit plus en détail ultérieurement. Chacune des mémoires d'accumulation 16a et 16b a de préférence la même 30 configuration que la matrice de pixels, c'est-à-dire qu'elle est sous la forme d'une matrice de cellules mémoire de six rangées par cinq colonnes dans l'exemple représenté. En outre, comme cela est représenté, les mémoires 16a et 16b sont de préférence disposées physiquement de part et d'autre de la matrice de pixels, dans le sens des colonnes. Cela facilite l'acheminement des connexions. Par rapport à la configuration classique de la figure 2, on double la taille mémoire. Cela n'a pas une influence notable sur l'encombrement du capteur, car ce dernier comporte généralement beaucoup moins de rangées que de colonnes. Ainsi, on ajoute un nombre relativement faible de rangées de mémoire qui affectent peu la largeur du capteur par rapport aux autres composants du capteur, notamment les plots d'entrée/sortie. La figure 4 représente un type classique, dénommé « 5T », de pixel CMOS, que l'on utilisera de préférence dans la matrice de pixels. Il comprend une photodiode Dl, dont la capacité intrinsèque Cl, ou capacité d'intégration, permet d'accumuler les charges générées par la lumière frappant le pixel. Un transistor de transfert TG relie la photodiode Dl à la grille d'un transistor suiveur M2. La capacité de grille du transistor M2 ainsi que les capacités des autres composants reliés à la grille du transistor M2 forment une capacité tampon C2. Un transistor de lecture (ou de sélection ligne) RD relie la source du transistor suiveur M2 à un bus de colonne Bc. Un transistor de réinitialisation RST relie la capacité C2 à une ligne d'alimentation positive Vdd. Un transistor d'obturateur et d'anti-éblouissement OBT relie la photodiode Dl à la ligne Vdd. Pour des raisons de commodité, les signaux de commande des transistors ont ci-après le même nom que les transistors. Ce type de pixel permet de réaliser un capteur à obturateur global, c'est-à-dire un capteur permettant d'exposer tous ses pixels en même temps et de lire les niveaux des pixels successivement après exposition. Le fonctionnement est en bref le suivant. Initialement, le transistor OBT est conducteur, maintenant la capacité Cl à un niveau de réinitialisation. Le transistor OBT est bloqué lorsque commence une phase d'exposition. Les transistors TG, RST et RD sont également bloqués. La capacité Cl intègre les charges engendrées par la lumière frappant la photodiode Dl. Avant la fin de l'exposition, le transistor RST est actionné brièvement pour réinitialiser la capacité tampon C2. En fin d'exposition, le transistor TG est actionné brièvement pour transférer les charges de la capacité Cl vers la capacité tampon C2. Le transistor OBT est actionné brièvement pour réinitialiser la capacité Cl pour une nouvelle phase d'exposition. Pendant chaque phase d'exposition, le niveau de tension correspondant à l'exposition précédente est stocké sur la capacité tampon C2. Ce niveau de tension peut être transféré à tout moment sur le bus Bc en actionnant le transistor de lecture RD, ceci avant la réinitialisation par le transistor RST. Le transistor d'obturation OBT peut servir, outre à réinitialiser la capacité d'intégration Cl, à définir, par son état bloqué, une fenêtre d'exposition réglable entre deux actionnements consécutifs du transistor de transfert TG. Une autre fonction de ce transistor est d'éviter le débordement de charges de la capacité Cl vers la capacité C2 pendant la phase d'intégration. Pour cela, le niveau de grille du transistor OBT est placé à une valeur inférieure à celle du transistor TG pour favoriser l'écoulement des charges en excès par le transistor OBT et préserver ainsi l'information précédente stockée dans la capacité C2. La capacité C2, de valeur relativement faible pour minimiser le bruit de lecture, présente à sa réinitialisation un niveau de « noir » bruité, qui vient s'ajouter au niveau utile transféré depuis la capacité Cl. Pour atténuer l'effet de ce bruit, on procède généralement à un double échantillonnage corrélé, c'est-à-dire qu'on échantillonne d'abord les niveaux de noir des pixels, pour les retrancher ensuite aux niveaux échantillonnés après transfert depuis la capacité Cl. Si l'on veut procéder à un double échantillonnage corrélé dans un capteur du type décrit ici, cela implique qu'il faut aussi lire les niveaux de noir des pixels pour les retrancher à chaque exposition aux valeurs accumulées dans les mémoires 16a et 16b. Cela contribue aux contraintes temporelles de ce type de capteur. Les valeurs des niveaux de noir sont retranchées directement dans la cellule mémoire d'accumulation correspondant à chaque pixel, l'additionneur étant dans ce cas utilisé alternativement en additionneur puis en soustracteur. La figure 5 est un chronogramme illustrant plus en détail le fonctionnement du 25 capteur de la figure 3, dans le cas où ses pixels sont de type 5T. Des périodes d'exposition successives, correspondant généralement aux temps ligne TL, sont définies entre des activations périodiques du transistor de transfert TG. Juste après chaque transfert TG, on active brièvement le transistor OBT pour réinitialiser la capacité d'intégration Cl et démarrer la 30 période d'exposition suivante. Une réinitialisation RST de la capacité tampon C2 survient sensiblement à mi chemin entre deux transferts TG. Entre chaque réinitialisation RST et le transfert TG suivant, on procède à la lecture des niveaux de noir de chaque pixel de la colonne. Comme les pixels pairs et les pixels impairs sont reliés à des mémoires d'accumulation indépendantes par des bus Bc indépendants, on peut lire les niveaux d'un pixel pair et d'un pixel impair simultanément. Ainsi, comme cela est représenté dans le cadre de l'exemple de colonnes de six pixels, on procède à trois lectures successives de couples de pixels au lieu de procéder, dans un capteur classique, à six lectures successives de pixels individuels. Les niveaux de noir ainsi récupérés sont soustraits aux contenus des cellules mémoire correspondantes contenant les niveaux de luminosité accumulés. Entre chaque transfert TG et la réinitialisation RST suivante, on procède à la lecture des niveaux utiles de chaque pixel de la colonne. Comme pour les niveaux de noir, les niveaux utiles des six pixels de la colonne sont lus en trois cycles et envoyés par couples aux mémoires d'accumulation respectives 16a et 16b. L'ordre de lecture des pixels d'une colonne importe peu, puisque l'ordre de sommation n'affecte pas le résultat. Les niveaux à lire sont disponibles pendant 15 toute une durée ligne TL sur les capacités tampon C2. Le chronogramme de la figure 5 a été décrit avec l'utilisation de pixels 5T. On peut néanmoins utiliser des pixels 4T dans le capteur. Dans un pixel 4T, on ne dispose pas du transistor OBT. Si le procédé de fabrication est de qualité suffisante, et que l'on n'a pas besoin des fonctions d'obturateur et d'anti- 20 éblouissement du transistor OBT, la fonction de réinitialisation de la capacité d'intégration Cl peut être réalisée par le transistor TG. En effet, à chaque activation du transistor TG, la totalité des charges de la capacité Cl peut être transférée vers la capacité C2, provoquant la réinitialisation de la capacité Cl à l'état vide. 25 La figure 6 est un tableau illustrant, pour une colonne de pixels Pxl à Px6, un exemple de gestion des cellules correspondantes des mémoires 16a et 16b, organisée par le circuit de commande 18 pendant le fonctionnement du capteur de la figure 3. Les colonnes consécutives du tableau correspondent à des temps ligne TL consécutifs. Les cellules de la mémoire 16a, correspondant aux 30 pixels impairs, sont identifiées par le suffixe « a », tandis que les cellules de la mémoire 16b, correspondant aux pixels pairs, sont identifiées par le suffixe « b ». Les chiffres dans les cellules du tableau indiquent le rang de la cellule mémoire. L'ordre d'utilisation des cellules importe peu. On suppose dans cet exemple que les niveaux aux temps ligne TL successifs d'un même pixel Px sont accumulés dans des cellules de rang croissant. Ainsi, les niveaux successifs du pixel Pxl sont accumulés dans les cellules Ela à E6a, qui sont réutilisées ensuite de manière circulaire. Par ailleurs, on cherche à accumuler, à chaque temps ligne, dans une même cellule mémoire, le niveau du pixel suivant de la colonne, ceci jusqu'à avoir accumulé dans la même cellule les niveaux de tous les pixels de la colonne à des temps ligne successifs. Cette volonté est exprimée par les cellules en grisé du tableau, en partant du premier pixel Pxi au premier temps ligne. Ainsi, du premier au sixième temps ligne, on accumule successivement les niveaux des pixels Pxl à Px6 dans une cellule E1. En réalité, du fait que les pixels pairs et impairs sont associés à des mémoires distinctes, les niveaux des pixels impairs sont accumulés dans une même cellule Ela, tandis que les niveaux des pixels pairs sont accumulés dans une même cellule Elb. A la fin du sixième temps ligne, les cellules Ela et Elb ont chacune accumulé les niveaux d'une demi-colonne de pixels. A ce moment-là, comme cela est illustré, on somme les contenus des cellules Ela et E1b pour fournir le niveau accumulé de la colonne complète. Ce niveau correspond à un pixel d'une ligne L1 de l'image finale. De manière similaire, en partant du deuxième temps ligne, les niveaux des pixels de la colonne sont accumulés dans les cellules E2a et E2b, dont les contenus sont sommés au septième temps ligne pour former une nouvelle ligne L2 de l'image finale. La figure 7 représente une variante du capteur de la figure 3. Au lieu de prévoir des bus de colonne séparés pour les pixels pairs et impairs d'une colonne, on prévoit un bus de colonne unique relié aux deux mémoires 16a et 16b. Ainsi, chaque bus de colonne est relié à deux convertisseurs ADC, l'un pour la mémoire 16a, l'autre pour la mémoire 16b. Cette configuration a l'avantage de ne pas nécessiter des d'interconnexions enchevêtrées entre les colonnes, mais elle ne permet pas de transmettre en parfaite simultanéité un niveau de pixel impair et un niveau de pixel pair aux mémoires 16a et 16b. On peut néanmoins effectuer les transferts des pixels vers les bus de lecture quasi-simultanément. Pour cela, on procède aux transferts des pixels impairs et pairs avec un léger différé correspondant au délai requis par les circuits d'échantillonnage ou convertisseurs ADC disposés aux extrémités de colonnes. Ce délai d'échantillonnage est petit devant le temps requis pour la conversion et l'accumulation. Plus précisément, on commence par activer en lecture un pixel impair (par exemple) et l'échantillonnage du convertisseur ADC impair correspondant. Dès que le délai d'échantillonnage est écoulé, on désactive l'échantillonnage du convertisseur impair et la lecture du pixel impair, et on active la lecture d'un pixel pair et l'échantillonnage du convertisseur ADC pair correspondant. Ensuite on attend le temps nécessaire à la conversion et à l'accumulation avant de procéder de manière similaire avec deux nouveaux pixels impair et pair. Par rapport à la solution de la figure 3, on ajoute N/2 délais d'échantillonnage. Le temps de traitement d'une colonne reste toutefois nettement inférieur au temps requis dans les solutions classiques pour effectuer N transferts consécutifs. Jusqu'à maintenant, on a décrit des solutions où les lectures simultanées (ou quasi-simultanées) portent sur des couples de pixels pair et impair. Comme l'ordre de lecture des rangées pendant un temps ligne importe peu, les rangs des pixels que l'on lit en simultané peuvent être quelconques. La figure 8 représente une autre variante du capteur de la figure 3, où les pixels que l'on lit en simultané sont choisis selon un autre schéma. La mémoire d'accumulation 16a est ici associée aux rangées de la moitié supérieure de la matrice de pixels, et la mémoire d'accumulation 16b est associée aux rangées de la moitié inférieure de la matrice de pixels. Les pixels de la moitié supérieure et les pixels de la moitié inférieure de chaque colonne sont reliés par des bus de lecture séparés à leurs mémoires respectives 16a et 16b. Avec cette configuration, on peut écrire dans la mémoire 16a une valeur correspondant à un pixel de la moitié supérieure de la matrice de pixels en même temps que l'on écrit dans la mémoire 16b une valeur correspondant à un pixel de la moitié inférieure de la matrice de pixels. Cette solution a l'avantage, par rapport à la structure de la figure 3, de ne pas nécessiter des interconnexions enchevêtrées entre les colonnes, tout en évitant le délai d'échantillonnage requis pour lire le deuxième pixel de chaque couple dans la structure de la figure 7. L'architecture de la matrice de capteur fonctionnant en mode TDI peut ainsi comporter deux fois plus de lignes intégrant deux fois moins longtemps ; donc avec une durée ligne deux fois plus courte ; afin de minimiser l'effet de filé lié au déplacement de l'image sur le circuit détecteur. Cette architecture avec suréchantillonnage spatial permet d'approcher les performances en FTM de filé naturellement obtenues avec les détecteurs réalisés en technologie CCD. On a décrit des solutions permettant, à l'aide de deux mémoires indépendantes, de diviser par deux le temps de traitement d'une colonne de pixels. Bien entendu, on comprendra aisément qu'on peut diviser par K le temps de traitement en prévoyant K mémoires indépendantes. REVENDICATIONS1. Capteur d'image à retard temporel et intégration comprenant : o une matrice de pixels photosensibles (Px) organisés en rangées et colonnes ; et o une première matrice (16a) de cellules mémoire associée à des moyens de commande et d'addition (18) pour stocker dans une rangée de cellules mémoire des niveaux de luminosité accumulés de plusieurs rangées de pixels ; caractérisé en ce que : o la première matrice (16a) de cellules mémoire est prévue, avec les moyens de commande et d'addition, pour stocker dans ses rangées des niveaux de luminosité accumulés des rangées d'une première moitié de la matrice de pixels ; et o le capteur comprend une deuxième matrice (16b) de cellules mémoire associée aux moyens de commande et d'addition pour stocker dans une rangée de la deuxième matrice de cellules mémoire des niveaux de luminosité accumulés des rangées de la deuxième moitié de la matrice de pixels. 2. Capteur d'image selon la revendication 1, comprenant des moyens (20) pour additionner les niveaux accumulés dans une rangée de la première matrice de cellules mémoire aux niveaux accumulés dans une rangée correspondante de la deuxième matrice de cellules mémoire. 3. Capteur d'image selon la revendication 1, dans lequel les première (16a) et deuxième (16b) matrices de cellules mémoire sont disposées de part et d'autre de la matrice de pixels (Px) et reliées par des bus distincts aux pixels correspondants de chaque colonne de pixels. 4. Capteur d'image selon la revendication 3, comprenant un convertisseur analogique-numérique sur chaque bus. 5. Capteur d'image selon la revendication 1, dans lequel la première moitié de 30 la matrice de pixels est constituée de rangées de rang impair, et la deuxième moitié de la matrice de pixels est constituée de rangées de rang pair. 6. Capteur d'image selon la revendication 1, dans lequel les moyens de commande et d'addition sont prévus pour commander les pixels de manière que les pixels soient exposés simultanément et lus séquentiellement par rangées vers les matrices de cellules mémoire. 7. Capteur d'image selon la revendication 6, dans lequel les moyens de commande et d'addition sont prévus pour opérer un double échantillonnage corrélé des pixels. 8. Procédé de gestion d'un capteur d'image à retard temporel et intégration comprenant les étapes suivantes : o lire des niveaux de luminosité de plusieurs rangées d'une matrice de pixels photosensibles (Px) ; et o accumuler les niveaux de luminosité dans une rangée d'une première matrice (16a) de cellules mémoire ; caractérisé en ce qu'il comprend les étapes suivantes : o accumuler les niveaux de luminosité des rangées d'une première moitié de la matrice de pixels dans des rangées de la première matrice (16a) de cellules mémoire ; o accumuler les niveaux de luminosité des rangées de la deuxième moitié de la matrice de pixels dans des rangées d'une deuxième 20 matrice (16b) de cellules mémoire ; et o additionner (20) les niveaux accumulés dans une rangée de la première matrice de cellules mémoire aux niveaux accumulés dans une rangée correspondante de la deuxième matrice de cellules mémoire. 25 9. Procédé selon la revendication 8, comprenant les étapes suivantes : o lire les niveaux de noir des pixels avant chaque lecture des niveaux de luminosité des pixels ; et o soustraire les niveaux de noir aux niveaux accumulés dans les rangées des matrices de cellules mémoire. 30