Brevet FR2949564A1 — publié le 20110304

PROCEDE ET DISPOSITIF D'EVALUATION DES PERFORMANCES ELECTRIQUES D'UN TRANSISTOR FDSOI DESCRIPTION 5 DOMAINE TECHNIQUE L'invention concerne un procédé et un dispositif d'évaluation des performances électriques de transistors FDSOI, c'est-à-dire de transistors complètement désertés de type silicium sur isolant. 10 L'invention est notamment utilisée pour caractériser électriquement les interfaces diélectrique semi-conducteur des transistors FDSOI en évaluant les densités de défauts à ces interfaces, les performances électriques des transistors FDSOI étant directement 15 dépendantes de la qualité de ces interfaces et donc des densités de défauts présents à ces interfaces. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Un exemple de transistor FDSOI 1 est représenté sur la figure 1. Le transistor 1 est réalisé 20 sur un substrat de type SOI (silicium sur isolant) comportant un substrat 3 à base de semi-conducteur, par exemple du silicium, sur lequel est disposée une couche diélectrique 5, par exemple à base de SiO2, formant un diélectrique enterré (BOX). 25 Une couche de semi-conducteur, tel que du silicium, dans laquelle sont formés une région de canal 7 et des régions de source 9 et de drain 11, est disposée sur la couche diélectrique 5. Le canal 7 est recouvert par un diélectrique de grille 13, par exemple 2 à base de SiO2, sur lequel est disposée une grille 15, par exemple à base de TiN. Les performances électriques d'un tel transistor 1 de type FDSOI sont dépendantes de la qualité des interfaces silicium/SiO2r à savoir l'interface entre la portion de silicium 7 destinée à former le canal et le diélectrique de grille 13, appelé interface avant, et l'interface entre la portion de silicium 7 et le diélectrique enterré 5, appelé interface arrière. Afin d'évaluer les performances électriques de ce transistor 1, il est donc nécessaire de pouvoir mesurer et quantifier la densité de défauts à ces interfaces avant (Dit1) et arrière (D t2) . Il existe différentes méthodes pour déterminer les densités de défauts d'interface pour un transistor bulk, c'est-à-dire un transistor réalisé sur substrat massif de semi-conducteur ne comportant pas de diélectrique enterré. Certaines de ces techniques peuvent être adaptées pour des transistors réalisés sur substrats SOI. Mais dans ce cas, elles sont soit peu précises, soit elles nécessitent l'utilisation de structures de test adaptées. Une première méthode pour caractériser électriquement un transistor SOI consiste à se servir de la caractéristique ID(Vg) du transistor pour calculer la pente sous le seuil et en déduire la densité d'état d'interface, c'est-à-dire les densités de défauts aux interfaces du transistor. Cette caractéristique est obtenue appliquant la tension Vg sur la grille du transistor et en mesurant le courant 3 ID sortant du drain, la source étant reliée électriquement à la masse. Cette première méthode a pour inconvénients d'être relativement imprécise et de ne pas permettre d'évaluer des densités de défauts inférieures à 1011 défauts/cm2. Une seconde méthode, appelée technique du pompage de charge, consiste, lorsqu'elle est appliquée à un transistor bulk, à mesurer le courant de substrat IB du transistor qui est proportionnel à la densité de défauts entre la portion de semi-conducteur destinée à former le canal et le diélectrique de grille. Lors de cette mesure, un signal carré est appliqué sur la grille du transistor, la source et le drain étant reliés électriquement à la masse. Bien que précise, cette méthode n'est pas utilisable sur des transistors SOI car il n'est pas possible de mesurer un courant de substrat IB compte tenu du diélectrique enterré présent entre le canal et le substrat à base de semi-conducteur. Pour appliquer cette méthode sur des substrats SOI et notamment des transistors FDSOI, il est donc nécessaire d'utiliser des structures de tests spécifiques différentes des transistors FDSOI et comportant des interfaces diélectrique semi- conducteur analogues aux interfaces diélectrique semi-conducteur du transistor. Ces structures de tests peuvent être des diodes de type p-i-n comme décrit dans le document � Adaptation of the Charge Pumping Technique to Gated p-i-n Diodes Fabricated on Silicon on Insulator � de T. Ouisse et al., IEEE transactions on electron devices, 1991, vol. 38, n°6, pages 1432- 4 1444. Ces structures de tests peuvent également être des transistors à substrat contacté comme décrit dans le document � Characterization of Front and Back Si-Si02 Interfaces in Thick- and Thin-Film Silicon-on- Insulator MOS structures by the Charge-Pumping Technique � de D.J. Wouters et al., IEEE transactions on electron devices, 1989, vol. 36(1), n°9, pages 1746-1750. EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un procédé d'évaluation des performances électriques d'un transistor FDSOI permettant de caractériser les défauts présents à une interface entre un diélectrique de grille du transistor et un semi- conducteur destiné à former le canal du transistor et une interface entre le semi-conducteur destiné à former le canal du transistor et un diélectrique enterré du transistor, permettant en outre de détecter des densités de défauts inférieures à environ 1011 défauts/cm2, qui soit précise et pouvant s'appliquer directement à des transistors FDSOI sans faire appel à des structures de test spécifiques nécessaires aux procédés de l'art antérieur. Pour cela, la présente invention propose un 25 procédé d'évaluation des performances électriques d'un transistor FDSOI, comportant les étapes de : - mesure de la capacité et/ou de la conductance du transistor FDSOI, en appliquant une tension VBG > 0 sur un substrat à base de semi- 30 conducteur du transistor FDSOI lorsque le transistor FDSOI est du type NMOS ou une tension VBG Ainsi, l'invention permet notamment d'évaluer de manière non destructrice les performances d'un transistor FDSOI existant. Les valeurs théoriques de la capacité et/ou de la conductance d'un transistor modélisé par un circuit électrique équivalent au transistor FDSOI peuvent être calculées notamment en fonction des valeurs expérimentales des tensions VFG et VBG appliquées au transistor modélisé. La tension VFG peut comporter une composante continue dont la valeur peut être comprise entre environ -2 V et 2 V et une composante alternative sinusoïdale dont la fréquence peut être comprise entre environ 10 kHz et 100 kHz et dont l'amplitude peut être comprise entre environ 30 mV et 40 mV. La valeur de la tension VBG peut être choisie telle qu'une courbe représentant la conductance 7 mesurée du transistor FDSOI en fonction de la tension VFG comporte au moins deux pics. La tension VBG peut être une tension continue dont la valeur peut être comprise entre environ 15 V et 30 V lorsque le transistor FDSOI est du type NMOS ou comprise entre environ -15 V et -30 V lorsque le transistor FDSOI est du type PMOS. La capacité et/ou la conductance du transistor FDSOI peuvent être mesurées par un analyseur d'impédance. Le circuit électrique équivalent au transistor FDSOI peut comporter une première capacité reliée électriquement en série avec un ensemble de composants reliés électriquement en parallèle les uns aux autres, ledit ensemble de composants pouvant comporter quatre capacités et deux conductances. Les valeurs théoriques calculées de la capacité et/ou de la conductance peuvent être obtenues par la mise en oeuvre des étapes suivantes : - calcul des valeurs théoriques de concentrations d'électrons ns1 et nS2 aux interfaces du transistor modélisé, - calcul des valeurs théoriques de temps de vie caractéristiques des défauts 11 et 12 aux interfaces du transistor modélisé tel que : 11,2 = G1,2 • vth. nS1, 2 - calcul des valeurs théoriques de capacités Cit1 et C2-S2 aux interfaces du modélisé pour les différentes valeurs choisies de Dit1 et Dit2 tel que : transistor théoriques Cit1,2 = e•Diz1,2 arctan(crt 1 en 1,2 - calcul des valeurs théoriques de conductances Giti et Git2 aux interfaces du transistor modélisé pour les différentes valeurs théoriques 5 choisies de Dit1 et Dite tel que : ln(l + (cet 1 = e.Dit1,2 2c!)t 1,2 - calcul des valeurs théoriques de charges d'inversion Qinv1 et Qinv2 dans le semi-conducteur destiné à former le canal du transistor modélisé respectivement 10 du côté de chacune des interfaces du transistor modélisé tel que : TSi/2 TSi Qinvi = ùe f n(x)dx et Qinv2 = ùe f n(x)dx o TSi/2 - calcul des valeurs théoriques de potentiels électriques ,YS1 et S2 dans le semi- 15 conducteur destiné à former le canal du transistor modélisé respectivement du côté de chacune des interfaces du transistor modélisé, - calcul des valeurs théoriques de capacités d'inversion Cinv1 et Cinv2 dans le semi- 20 conducteur destiné à former le canal du transistor modélisé respectivement du côté de chacune des interfaces du transistor modélisé tel que : Civ1,2 d`T`s1,2 - calcul de la valeur théorique de 25 l'admittance Ym du transistor modélisé tel que : -1 Ym = (jwcox) 1 + (jw(Cinv1 + Cinv2 + Cit1 +G2 ) + Git1 + Git2) 1 = Gm + jWCm avec : Git1, 2 2) dQinvi,2 9 61,2 : sections efficaces de capture aux interfaces du transistor modélisé ; vtn : vitesse thermique des porteurs de charges ; cv : pulsation d'une composante alternative sinusoïdale de la tension VFG appliquée au transistor modélisé ; n(x) : concentration d'électrons à la profondeur x dans le semi-conducteur destiné à former le canal du transistor modélisé ; C0 : capacité du diélectrique de grille du transistor modélisé ; Cm : capacité du transistor modélisé ; Gm : conductance du transistor modélisé ; e : charge élémentaire. Les valeurs théoriques des concentrations d'électrons ns1 et nS2 et des potentiels électriques et 1,S2 aux interfaces du transistor modélisé peuvent être calculées par un logiciel de type solveur Poisson Schrôdinger à partir des valeurs de l'épaisseur du semi-conducteur destiné à former le canal du transistor modélisé, du dopage dudit semi-conducteur, de l'épaisseur d'oxyde équivalente de SiO2 EOT du transistor modélisé, et de la tension VBG. La comparaison entre la conductance mesurée du transistor FDSOI et la conductance théorique calculée du transistor modélisé peut être réalisée en traçant et en superposant des courbes de ces conductances en fonction de la tension VFG, puis en déterminant les valeurs théoriques choisies des densités de défauts Dffi, D 2t.2 aux interfaces du 10 transistor modélisé pour lesquelles la courbe de la conductance théorique calculée comporte deux pics sensiblement superposés à deux pics de la courbe de la conductance mesurée. La comparaison entre la capacité mesurée du transistor FDSOI et la capacité théorique calculée du transistor modélisé peut être réalisée en traçant et en superposant des courbes de ces capacités en fonction de la tension VFG, puis en déterminant les valeurs théoriques choisies des densités de défauts Dit1, D t2 aux interfaces du transistor modélisé pour lesquelles la courbe de la capacité théorique calculée comporte deux points d'inflexion sensiblement superposés à deux points d'inflexion de la courbe de la capacité mesurée. L'invention concerne également un dispositif d'évaluation des performances électriques d'un transistor FDSOI, comportant des moyens de mise en oeuvre d'un procédé d'évaluation des performances électriques d'un transistor FDSOI tel que décrit ci- dessus. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente un transistor de type FDSOI, 11 - la figure 2 représente la caractéristique G(Vg) d'un transistor FDSOI pour une tension de substrat nulle, - les figures 3 et 4 représentent respectivement les caractéristiques C(VFG) et G(VFG) d'un transistor FDSOI pour différentes valeurs de tension VBG, obtenues lors de la mise en oeuvre d'un procédé d'évaluation des performances électriques de ce transistor, objet de la présente invention, - la figure 5 représente des circuits électriques équivalents d'un transistor FDSOI prenant en compte ou non les défauts d'interfaces du transistor, - les figures 6 et 7 représentent les caractéristiques C(VFG) et G(VFG) du transistor simulé superposées aux caractéristiques C(VFG) et G (VFG) mesurées du transistor lors de la mise en oeuvre d'un procédé d'évaluation des performances électriques de ce transistor, objet de la présente invention, - la figure 8 représente un dispositif d'évaluation des performances électriques d'un transistor FDSOI, également objet de la présente invention. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. 12 Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Dans le cas d'un transistor MOS de type bulk, c'est-à-dire réalisé sur un substrat massif de semi-conducteur, il est possible d'extraire la densité de défauts à l'interface avant, c'est-à-dire à l'interface entre le diélectrique de grille et la portion de semi-conducteur formant le canal, en utilisant les caractéristiques C(Vg) (capacité du transistor en fonction de la tension Vg appliquée sur la grille) et G(Vg) (conductance du transistor en fonction de la tension Vg appliquée sur la grille). En effet, en traçant la caractéristique G(Vg), un pic en régime d'inversion faible apparaît, ce pic étant proportionnel à la densité de défauts à l'interface avant du transistor. Dans le cas d'un transistor FDSOI, ce pic apparaît également sur la caractéristique G(Vg) de ce transistor. Toutefois, ce pic est proportionnel au cumul des défauts aux interfaces avant et arrière car la caractéristique G(Vg) est reliée directement à la densité d'électrons aux interfaces avant et arrière. La figure 2 représente la caractéristique G(Vg) d'un transistor FDSOI, par exemple le transistor 1 représenté sur la figure 1. Cette caractéristique représente la valeur de la conductance du transistor 1, en S/m2, en fonction de la tension Vg appliquée sur la grille 15 du transistor 1, en Volt, pour une tension de 13 face arrière VBG (tension appliquée sur le substrat 3 du transistor 1) nulle. On voit sur la figure 2 que le pic apparaît pour une tension Vg égale à environ 0,1 V. On voit donc qu'il n'est pas possible d'évaluer, à partir de la courbe tracée sur la figure 2, chacune des densités de défauts des interfaces du transistor FDSOI 1. On détaille maintenant un procédé d'évaluation des performances électriques du transistor FDSOI 1 permettant de caractériser les défauts présents à l'interface entre le diélectrique de grille 13 du transistor 1 et le semi-conducteur 7 destiné à former le canal du transistor 1 (interface avant) et à l'interface entre le semi-conducteur 7 et le diélectrique enterré 5 du transistor 1 (interface arrière). Ce procédé comporte deux phases : - une première phase de décorrélation de la réponse électrique des défauts de l'interface avant du transistor 1 et de celle des défauts de l'interface arrière du transistor 1, - une seconde phase de modélisation électrique du transistor 1 qui permettra ensuite, en comparant les précédentes mesures et les valeurs théoriques calculées de la capacité et/ou de la conductance du transistor modélisé pour différentes valeurs choisies des densités de défauts, d'évaluer les valeurs réelles des densités de défauts des interfaces avant et arrière du transistor FDSOI 1 dont les performances sont évaluées. La première phase de décorrélation est réalisée en mesurant la capacité et la conductance du 14 transistor 1 en fonction de la valeur d'une tension VFG appliquée sur la grille 15, avec une tension VBG appliquée sur la face arrière du transistor 1, c'est-à-dire sur le substrat 3, qui est supérieure à 0 lorsque le transistor 1 est de type NMOS, et qui est inférieure à 0 lorsque le transistor 1 est du type PMOS. Cela correspond physiquement dans le transistor 1 à séparer l'inversion du canal au niveau des interfaces avant et arrière. Ces mesures sont réalisées en reliant électriquement la source 9 au drain 11, en appliquant la tension VFG entre la grille 15 et la source 9, et en appliquant la tension VBG sur le substrat 3 par l'intermédiaire d'une source de tension extérieure. Les mesures de la capacité et de la conductance sont réalisées avec un analyseur d'impédance, par exemple du type Agilent HP4184 ou équivalent, dont l'entrée High est reliée à la grille 15 et l'entrée Low à la source 9 du transistor 1. La tension VFG comprend une composante continue dont on fait varier la valeur, par exemple entre environ -2 V et +2 V, pour réaliser les mesures de la capacité et de la conductance du transistor 1, ainsi qu'une composante alternative d'amplitude comprise entre environ 30 mV et 40 mV et de fréquence par exemple comprise entre environ 10 kHz et 100 kHz, et par exemple fixée à 100 kHz. Dans l'exemple décrit ici, les mesures de la capacité et de la conductance du transistor FDSOI 1, qui est par exemple de type NMOS, sont réalisées pour trois valeurs différentes de tension VBG correspondant à un champ électrique Fox = VBG/ToX dans le diélectrique 15 enterré 5 compris entre environ 1,5 et 2 MV/cm, IoX étant l'épaisseur du diélectrique enterré 5 qui est ici égale à environ 145 nm. Les mesures sont donc réalisées pour VBG = 10 V, 20 V et 30 V. De plus, pour des raisons d'illustration, ces mesures sont également réalisées pour VBG = 0 V. Dans le cas d'un transistor de type PMOS, les mesures pourraient être réalisées pour VBG = - 10 V, -20 V et -30 V. Sur la figure 3, les courbes 102, 104 et 106 représentent les caractéristiques C(VFG) (en pF/cm2, VFG étant exprimé en volts) respectivement pour une tension VBG égale à 30 V, 20 V et 10 V. On voit que chacune de ces courbes se compose d'un premier point d'inflexion 108 suivi d'une première pente 110 correspondant à l'inversion apparaissant au niveau de l'interface arrière du transistor FDSOI 1. Cette première pente 110 est suivie par un second point d'inflexion 112 lui-même suivi d'une seconde pente 114 correspondant à l'inversion apparaissant au niveau de l'interface avant du transistor FDSOI 1. Pour ces trois courbes, on voit qu'une phase de transition entre ces deux pentes correspond à une capacité égale à environ 0,6 pF/cm2. Par comparaison, la courbe 115 représente la caractéristique C (VFG) pour une tension VBG = O. On voit que cette courbe ne comporte qu'un seul point d'inflexion 117 et qu'une seule pente 119 correspondant à l'inversion apparaissant simultanément aux interfaces avant et arrière du transistor FDSOI 1. Sur la figure 4, les courbes 116, 118, 120 et 122 représentent les caractéristiques G(VFG) (en 16 S/m2, avec VFG en Volt) respectivement pour une tension VBG égale à 30 V, 20 V, 10 V et 0 V. On voit que les courbes 116 et 118 comportent chacune deux pics 124 et 126 distincts apparaissant pendant l'inversion faible au niveau des interfaces arrière et avant respectivement, ces deux pics étant caractéristiques des défauts présents aux interfaces arrière et avant du transistor FDSOI 1. Pour VBG = 30 V, le premier pic 124 apparait à VFG égal à environ -1,05 V et le second pic 126 apparait à VFG égal à environ -0,1 V. Pour VBG = 20 V, le premier pic 124 apparait à VFG égal à environ -0,65 V et le second pic 126 apparait à VFG égal à environ -0,1 V. Par contre, pour les courbes 120 et 122, un seul pic apparait. On voit qu'une tension VBG égale à 0 V ou 10 V n'est pas adaptée pour pouvoir évaluer individuellement les densités de défauts aux interfaces avant et arrière du transistor FDSOI 1 à partir de la conductance du transistor 1. Ainsi, parmi les trois tensions VBG > 0 pour lesquelles les caractéristiques C(VFG) et G(VFG) ont été tracées (10, 20 et 30 volts), on conserve une seule de ces tensions. Cette tension est choisie afin qu'elle fasse apparaître, sur la caractéristique G (VFG) , 2 pics de conductance distincts qui correspondent aux réponses électriques des défauts aux interfaces avant et arrière du transistor 1. Pour l'exemple décrit précédemment en liaison avec la figure 4, la tension VBG choisie peut être indifféremment 20 volts ou 30 volts car pour ces deux tensions, les deux pics apparaissent clairement. 17 Ainsi, l'étape de mesure de la capacité et de la conductance du transistor FDSOI 1 peut donc être mise en oeuvre soit en choisissant dès le début une valeur VBG > 0 adaptée, c'est-à-dire qui fasse apparaître deux pics sur la caractéristique G(VFG), soit en réalisant ces mesures pour différentes valeurs de VBG > 0, puis en choisissant parmi celles-ci la valeur de VBG la plus adaptée, par exemple celle faisant apparaître le plus distinctement les deux pics sur la caractéristique G(VFG) . Les mesures de la capacité C(VFG) et de la conductance G(VFG) du transistor FDSOI 1 réalisées permettent donc d'obtenir l'admittance Y du transistor FDSOI 1 : Y = G(VFG) + jwC(VFG (1) La seconde phase du procédé consiste à simuler les caractéristiques C (VFG) et G(VFG) obtenues à la tension VBG choisie à partir d'un circuit électrique équivalent au transistor FDSOI 1 pour différentes valeurs théoriques choisies de densités de défauts aux interfaces avant et arrière du transistor simulé, afin de déterminer ensuite les valeurs réelles des densités de défauts aux interfaces avant et arrière du transistor FDSOI 1. Le circuit électrique équivalent établi pour modéliser la réponse des défauts d'interfaces ainsi que l'admittance équivalente associée (l'admittance étant composée de la capacité et de la conductance) est représentée sur la figure 5. Sur cette figure 5, le circuit 200 correspond au circuit électrique équivalent du transistor FDSOI sans considérer les défauts 18 d'interfaces avant et arrière du transistor. La capacité 202, appelée CO3 représente la capacité formée par le diélectrique de grille du transistor. Cette capacité 202 est reliée électriquement en série avec deux autres capacités 204 et 206 qui sont reliées électriquement entre elles en parallèle et qui représentent les capacités d'inversion Cinv1 et Cinv2 dans le semi-conducteur destiné à former le canal du transistor modélisé respectivement du côté de chacune des interfaces avant et arrière du transistor modélisé. L'admittance Ya du circuit 200 est égale à : YQ = (Jwcox) 1 + (Jw(Clnvi + Clnvz )) 1 (2) Le circuit 300 correspond au circuit électrique équivalent du transistor FDSOI en considérant les défauts d'interfaces avant et arrière. C'est ce circuit électrique équivalent 300 qui est considéré dans le procédé d'évaluation des performances électriques du transistor FDSOI 1. Les défauts de l'interface avant sont modélisés par une capacité 208, appelée Cit1, reliée en parallèle à une conductance 210 appelée Git1 et qui est elle-même reliée en parallèle à la capacité 204 Cinvl. Les défauts de l'interface arrière sont modélisés par une capacité 212, appelée Cit2, reliée en parallèle à une conductance 214 appelée Git2. La capacité 212 Cit2 est reliée en parallèle à la capacité 206 Cinv2. En effet, la charge totale Qtot du circuit 300 correspond à la somme des charges d'inversion à l'interface avant Qinv1 et à l'interface arrière Qinv2, des charges de la portion de silicium désertée Qdep et des charges induites par les défauts de l'interface avant Qiti et de l'interface arrière Qit2 . `Gtot = `Gin + `Ginvi + `Gdep + `Ginv2 + `Git2 En dérivant Qtot par rapport au potentiel de surface avant 1, , on en déduit la capacité totale : Ctot = dQt0t = Ca.tl + Ca.nvl + Ca.nv2 + ,. r, at2 si On obtient donc la somme de 4 capacités (la portion de silicium étant complètement désertée, on a donc dep =0), ce qui équivaut électriquement à 4 si capacités reliées en parallèle. Pour modéliser les pics de conductance, chacune des capacités représentant la réponse des défauts d'interfaces (Cita et Cite) est associée à une conductance, appelée respectivement Git1 et Git2. L'admittance Ym du circuit 300 est donc égale à : = (J 7 7 r Ym wCox 1 + (Jw(Cinvi + Cinv2 En calculant les valeurs théoriques des différents éléments de l'admittance Ym, il sera donc possible de calculer les valeurs théoriques de la capacité Cm et/ou de la conductance Gm du transistor modélisé correspondant au circuit électrique équivalent 300 car : Y. = Gm + jc~Cm (4) Ces valeurs sont calculées en utilisant un logiciel de type solveur de Poisson Schrôdinger, par exemple le logiciel SCHRED, et un logiciel de calculs mathématiques, par exemple le logiciel MATHCAD�. 1 1 it2)+Giti +Git2) (3) 20 Les paramètres d'entrée du logiciel de type solveur de Poisson Schrôdinger sont : l'épaisseur Tsi de la portion de silicium formant le canal du transistor modélisé, par exemple égale à 15 nm, et son dopage Na, par exemple égal à 1015/cm3, l'épaisseur d'oxyde équivalente de SiO2 EOT du transistor modélisé, par exemple compris entre environ 1 nm et 2 nm (le calcul de l'EOT d'un transistor étant décrit par exemple décrit dans le document EP 1 591 558), et la valeur de la tension VBG choisie lors des mesures sur le transistor FDSOI 1. A partir de ces paramètres d'entrée, le logiciel peut calculer alors la concentration d'électrons n(x) et le potentiel T(x) au niveau de la profondeur x dans la portion de silicium destinée à former le canal, cette profondeur étant comprise entre 0 et Tsi. Il est donc possible de calculer les potentiels de surface à l'interface avant TS1 = T(0) et à l'interface arrière Ts2 = T (Tsi) , ainsi que les concentrations d'électrons à ces interfaces : nsl = n(0) et ns2 = n (Tsi) En considérant les profils des défauts d'interface constants dans le gap du silicium, les deux capacités Citl,2 et les deux conductances Gitl, 2 aux interfaces du transistor modélisé s'écrivent : arctan(cot 1,2 ) ~trl,z = e.D~tl z ( 5 ) ce 1,2 ln(l + (at 1 = e.Dit1,2 2(ot12 avec co : la pulsation de la composante alternative sinusoïdale de la tension VFG appliquée au Git1,2 2) (6) transistor modélisé (égale à 2n.105 pour une fréquence de 100 kHz) ; T1,2 : temps de vie caractéristiques des défauts T1 et 12 aux interfaces avant et arrière du transistor modélisé ; e : charge électrique. Or, les temps de vie T1,2 peuvent se calculer selon l'équation : 11,2 = G1,2.vth.nS ,2 (7) où 61,2 est la section efficace de capture aux interfaces du transistor modélisé (par exemple comprises entre environ 10-14 cm2 et 10-18 cm2) et vth la vitesse thermique des porteurs de charges (par exemple égale à 105 cm-2). Etant donné que les paramètres -Ts2, ns1 et nS2 ont été précédemment calculés, il est possible de calculer les paramètres T1 et 12 et donc d'en déduire les valeurs de Cit1,2 et Git1,2 en choisissant différentes valeurs théoriques de Dit1,2• Parallèlement à cela, et à partir de la concentration d'électrons n(x) précédemment calculée, on calcule les charges d'inversion en faces avant Qinv1 et arrière Qinv2 en intégrant la charge -e.n(x) sur la moitié de la portion de silicium formant le canal, c'est-à-dire entre x=0 et x=Tsi/2 pour Qinv1 et entre x=Tsi/2 et x=Tgi pout Qinv2 TSi/2 TSi Qinvi = -e f n(x)dx et Qinv2 = -e f n(x)dx (8) o TSi/2 En dérivant ces deux paramètres par rapport au potentiel de surface avant TS1 et arrière Ts2, on obtient les valeurs des deux capacités d'inversion Cinv1 et Cinv2 Cinv1,2 ~sl,z d anvi,2 (9) A partir des éléments calculés précédemment, il est donc possible de calculer l'admittance Ym, et de donc de calculer la capacité Cm et la conductance Gm du transistor simulé pour les différentes valeurs de Dit1,2 précédemment choisies. Sur la figure 6, les courbes 128 et 130 représentent les caractéristiques C(VFG) du transistor simulé respectivement pour VBG = 30 V et 20 V et pour les valeurs Dit1 = 3.1010 cm-2eV-1 et Dit2 = 5.1011 cm-2eV-1 Sur cette figure, les courbes 128 et 130 sont superposées aux courbes 102 et 104 correspondant aux caractéristiques C(VFG) mesurées pour VBG = 30V et 20 V (voir figure 3). On voit que les courbes 102 et 128 comportent bien deux points d'inflexion 129 et 131 qui se superposent, de même que pour les courbes 104 et 130, ce qui signifie que ces valeurs théoriques choisies de Dit1 et Dit2 correspondent bien aux valeurs réelles de Dit1 et Dit2 du transistor FDSOI 1. Sur la figure 7, la courbe 132 représente la caractéristique G(VFG) du transistor simulé pour VBG = 30 V et pour les valeurs Dit1 = 3.101° cm-2eV-1 et Dit2 = 5.1011 cm-2eV-1. Là encore, la courbe 132 est superposée à la courbe 116 correspondant à la caractéristique G (VFG) mesurée pour VBG = 30 V (voir figure 4). Les courbes 132 et 116 comportent bien deux pics 134 et 136 qui se superposent, ce qui signifie que ces valeurs théoriques choisies de Dit1 et Dit2 23 correspondent bien aux valeurs réelles de Dit1 et Dite du transistor FDSOI 1. Le choix des caractéristiques C(VFG) et G(VFG) du transistor simulé dont les pics ou les points d'inflexion se superposent le mieux avec ceux des caractéristiques C(VFG) et G(VFG) mesurées, qui correspond donc à la détermination des valeurs réelles de Dit1 et Dite, peut être réalisé automatiquement à l'aide d'un logiciel de calcul. Le procédé d'évaluation des performances électriques du transistor FDSOI 1 a été précédemment décrit en utilisant la capacité et la conductance du transistor FDSOI 1 et du transistor simulé pour retrouver les valeurs réelles de Dit1 et Dite du transistor FDSOI 1. Toutefois, il est tout à fait possible de n'utiliser que la conductance pour retrouver les valeurs réelles de Dit1 et Dite du transistor FDSOI 1. De plus, il est également possible de réaliser plusieurs fois ce procédé d'évaluation en utilisant à chaque fois une fréquence différente pour la composante alternative de la tension VFG si l'on souhaite confirmer les résultats obtenus. A partir des valeurs obtenues de Dit1 et Dit2, il est donc possible de déterminer le niveau des performances du transistor FDSOI 1. On pourra notamment considérer qu'une densité de défauts inférieure à environ 1.1011 cm-2eV-1 est une valeur indiquant que l'interface est de bonne qualité (cas de l'interface arrière du transistor FDSOI 1 : Dit1 = 3.101° cm-2eV-1) et qu'une densité de défauts supérieure à environ 1.1011 cm 2eV 1 indique que l'interface est dégradé (cas 24 de l'interface avant du transistor FDSOI 1 : D t2 = 5.1011 cm-2eV-1). Le procédé précédemment décrit peut être mis en oeuvre par un dispositif 400 représenté sur la figure 8 comportant un analyseur d'impédance 402 ainsi que des moyens de calcul 404 réalisant les calculs relatifs à la modélisation du transistor FDSOI 1. Les moyens de calcul 404 peuvent notamment être un ordinateur sur lequel les logiciels précédemment décrits peuvent être exécutés. REVENDICATIONS1. Procédé d'évaluation des performances électriques d'un transistor FDSOI (1), comportant les étapes de : - mesure de la capacité (102, 104, 106) et/ou de la conductance (116, 118, 120) du transistor FDSOI (1), en appliquant une tension VBG > 0 sur un substrat (3) à base de semi-conducteur du transistor FDSOI (1) lorsque le transistor FDSOI (1) est du type NMOS ou une tension VBG 2. Procédé selon la revendication 1, dans lequel la tension VFG comporte une composante continue dont la valeur est comprise entre environ -2 V et 2 V et une composante alternative sinusoïdale dont la fréquence est comprise entre environ 10 kHz et 100 kHz. 3. Procédé selon l'une des revendications précédentes, dans lequel la valeur de la tension VBG est choisie telle qu'une courbe (116, 118, 120) représentant la conductance mesurée du transistor FDSOI 20 (1) en fonction de la tension VFG comporte au moins deux pics (124, 126). 4. Procédé selon l'une des revendications précédentes, dans lequel la tension VBG est une tension 25 continue dont la valeur est comprise entre environ 15 V et 30 V lorsque le transistor FDSOI (1) est du type NMOS ou comprise entre environ -15 V et -30 V lorsque le transistor FDSOI (1) est du type PMOS. 15 30 27 5. Procédé selon l'une des revendications précédentes, dans lequel la capacité (102, 104, 106) et/ou la conductance (116, 118, 120) du transistor FDSOI (1) sont mesurées par un analyseur d'impédance. 6. Procédé selon l'une des revendications précédentes, dans lequel le circuit électrique équivalent (300) au transistor FDSOI (1) comporte une première capacité (202) reliée électriquement en série avec un ensemble de composants reliés électriquement en parallèle les uns aux autres, ledit ensemble de composants comportant quatre capacités (204, 206, 208, 212) et deux conductances (210, 214). 7. Procédé selon l'une des revendications précédentes, dans lequel les valeurs théoriques calculées de la capacité (128, 130) et/ou de la conductance (132) sont obtenues par la mise en oeuvre des étapes suivantes . - calcul des valeurs théoriques de concentrations d'électrons ns1 et nS2 aux interfaces du transistor modélisé, - calcul des valeurs théoriques de temps de vie caractéristiques des défauts 11 et 12 aux interfaces 25 du transistor modélisé tel que : 11,2 = G1,2 • vth. nS1, 2 - calcul des valeurs théoriques de capacités Cit1 et C2t2 aux interfaces du transistor modélisé pour les différentes valeurs théoriques 30 choisies de Dit1 et Dit2 tel que : 20Cit,2 = e.Dit ,2 28 arctan(crt 1 1,2 - calcul des valeurs théoriques de conductances Giti et Git2 aux interfaces du transistor modélisé pour les différentes valeurs théoriques 5 choisies de Dit1 et Dite tel que : ln(l + ((et 1 = e.Dit1,2 2c!)t 1,2 - calcul des valeurs théoriques de charges d'inversion Qinv1 et Qinv2 dans le semi-conducteur destiné à former le canal du transistor modélisé respectivement 10 du côté de chacune des interfaces du transistor modélisé tel que : TSi/2 TSi Qinvi = ùe f n(x)dx et Qinv2 = ùe f n(x)dx o TSi/2 - calcul des valeurs théoriques de potentiels électriques -YS1 et S2 dans le semi- 15 conducteur destiné à former le canal du transistor modélisé respectivement du côté de chacune des interfaces du transistor modélisé, - calcul des valeurs théoriques de capacités d'inversion Cinv1 et Cinv2 dans le semi- 20 conducteur destiné à former le canal du transistor modélisé respectivement du côté de chacune des interfaces du transistor modélisé tel que : Git1 2 2) Cinv1,2 dQinvi,2 d'Ifs 1 , 2 - calcul de la valeur théorique de 25 l'admittance Ym du transistor modélisé tel que : Ym = [(Jwcox) 1 + ( w(Cinvi + Cinv2 + Cid + Cit2) + Gin -1 = Gm + JcoCm 29avec : 61,2 : sections efficaces de capture aux interfaces du transistor modélisé ; vtn : 5 charges ;vitesse thermique des porteurs de cv : pulsation d'une composante alternative sinusoïdale de la tension VFG appliquée au transistor modélisé ; n(x) : concentration d'électrons à la 10 profondeur x dans le semi-conducteur destiné à former le canal du transistor modélisé ; C0 : capacité du diélectrique de grille du transistor modélisé ; Cm : capacité du transistor modélisé ; 15 Gm : conductance du transistor modélisé. 8. Procédé selon la revendication 7, dans lequel les valeurs théoriques des concentrations d'électrons ns1 et nS2 et des potentiels électriques 20 et ,FS2 aux interfaces du transistor modélisé sont calculées par un logiciel de type solveur Poisson Schrôdinger à partir des valeurs de l'épaisseur du semi-conducteur destiné à former le canal du transistor modélisé, du dopage dudit semi-conducteur, de 25 l'épaisseur d'oxyde équivalente de SiO2 EOT du transistor modélisé, et de la tension VBG 9. Procédé selon l'une des revendications précédentes, dans lequel la comparaison entre la 30 conductance mesurée (116, 118) du transistor FDSOI (1) et la conductance théorique calculée (132) du 30 transistor modélisé est réalisée en traçant et en superposant des courbes de ces conductances en fonction de la tension VFG, puis en déterminant les valeurs théoriques choisies des densités de défauts Dit1, D tz aux interfaces du transistor modélisé pour lesquelles la courbe de la conductance théorique calculée (132) comporte deux pics (134, 136) sensiblement superposés à deux pics de la courbe de la conductance mesurée (116). 10. Procédé selon l'une des revendications précédentes, dans lequel la comparaison entre la capacité mesurée (102, 104, 106) du transistor FDSOI (1) et la capacité théorique calculée (128, 130) du transistor modélisé est réalisée en traçant et en superposant des courbes de ces capacités en fonction de la tension VFG, puis en déterminant les valeurs théoriques choisies des densités de défauts Ditl, D tz aux interfaces du transistor modélisé pour lesquelles la courbe de la capacité théorique (128, 130) calculée comporte deux points d'inflexion (129, 131) sensiblement superposés à deux points d'inflexion de la courbe de la capacité mesurée (102, 104). 11. Dispositif (400) d'évaluation des performances électriques d'un transistor FDSOI (1), comportant des moyens (402, 404) de mise en oeuvre d'un procédé d'évaluation des performances électriques d'un transistor FDSOI (1) selon l'une des revendications 1 à 10.