Brevet FR2953065A1 — publié le 20110527

PROCEDE DE REALISATION D'EMPILEMENTS SUR PLUSIEURS NIVEAUX D'ENSEMBLES DE PUCES ELECTRONIQUES DESCRIPTION 5 DOMAINE TECHNIQUE L'invention concerne le domaine de la microélectronique et plus particulièrement celui de la réalisation de dispositifs comportant des empilements de support de puces ou de circuits intégrés. 10 Elle apporte des améliorations en termes de rendement par rapport aux procédés de type communément appelé « wafer to wafer » (plaque sur plaque) et en termes de rapidité de mise en oeuvre vis-à-vis des procédés de type communément appelé « chip to wafer » 15 (puce sur plaque). ART ANTÉRIEUR Il est connu de réaliser un empilement communément appelé « stacking 3D », de plusieurs circuits intégrés ou de plusieurs puces. 20 Pour cela on peut, selon un procédé communément appelé « W2W » (pour wafer to wafer), superposer plusieurs plaques (wafer selon la terminologie anlo-saxonne) de plusieurs puces ou circuits intégré(e)s qui ont été formé(e)s en même 25 temps sur le même support, les plaques étant ensuite éventuellement découpées. Un tel procédé pose problème en termes de rendement des circuits fonctionnels. 2 On appelle rendement d'une plaque, le ratio entre nombre de puces jugées fonctionnelles sur cette plaque et le nombre de puces total de cette plaque. Lorsqu'on empile N plaques ayant un rendement individuel de Yi, on obtient un dispositif dont le rendement total Y est Y = Yi x Yi=1 x Yi=z x ... x Yi=N Un empilement de deux plaques ayant chacune un rendement de 80%, donne ainsi un rendement total de 64%. Lorsqu'on cherche à empiler plus de 2 puces, le rendement total chute rapidement et peut s'avérer trop faible. Il en résulte, que l'on choisi plutôt généralement de mettre en oeuvre un report de puces sur un wafer, une fois qu'elles ont été extraites par découpe d'un autre wafer, testées et triées. Cette autre méthode, communément appelée « C2W » (pour « chip to wafer ») a comme inconvénient d'être plus longue à mettre en oeuvre que la méthode W2W pour réaliser autant d'empilements de puces. Pour empiler des puces de 1 cm2 sur une plaque de 200 mm et réaliser un empilement de 300 puces sur la surface d'une plaque, le procédé peut avoir une durée totale qui peut être par exemple de l'ordre de plusieurs heures. Il se pose le problème de trouver un nouveau procédé de réalisation d'un dispositif comportant une pluralité de puces empilées. EXPOSÉ DE L'INVENTION L'invention concerne un procédé de réalisation d'un dispositif microélectronique doté d'au moins un niveau donné comportant une pluralité de puces empilées sur une autre pluralité de puces d'un niveau inférieur. Le procédé comprend des étapes consistant à : - fournir une première plaque comportant une première pluralité de puces, - test fonctionnel des puces de la première pluralité de puces afin de localiser une ou plusieurs puce(s) défectueuse(s) sur la première plaque et à identifier les puces fonctionnelles, - fixation sur la première pluralité de 15 puces d'un support temporaire, - séparation des puces entre elles par formation de tranchées autour des puces, les tranchées traversant la première plaque les puces étant tenues par le support temporaire, 20 - assemblage des puces fonctionnelles de la première pluralité de puces avec une deuxième pluralité de puces reposant sur une deuxième plaque. Par puces défectueuses, on entend des puces qui ne répondent pas à un ou plusieurs critères 25 prédéterminés, par exemple d'aspect, et/ou de fonctionnement électrique, et/ou de qualité de surface. Par opposition, les puces fonctionnelles sont celles qui répondent au(x) critère(s) prédéterminé(s). 3 4 Avantageusement, les puces défectueuses sont retirées avant l'assemblage des puces fonctionnelles. Après assemblage, en regard d'au moins une puce donnée de la deuxième pluralité de puces figure au moins un emplacement libre laissé suite au retrait d'une puce défectueuse, le procédé peut comprendre en outre, - le retrait du support temporaire, - un autre assemblage d'une autre puce en regard de ladite puce donnée. L'autre puce peut avoir été obtenue par : - réalisation d'une pluralité de puces sur une plaque, - fixation des puces sur un support temporaire, - séparation des puces entre elles par découpe du support temporaire et de ladite plaque. Le support temporaire peut être fixé à la première pluralité de puces par l'intermédiaire d'une couche de collage. Préalablement à ladite étape de séparation, une étape d'amincissement de la première plaque peut avoir été effectuée. En variante, les puces défectueuses peuvent subir un traitement afin de les rendre incompatibles avec un assemblage ultérieur, par exemple avec des puces mises en regard. Cela peut être réalisé par exemple par gravure pour mettre les puces défectueuses en retrait d'un plan d'assemblage avec un autre support ou par un traitement de surface adapté rendant la surface des puces défectueuses incompatible avec un collage mis en oeuvre lors d'un assemblage ultérieur avec un autre support. Selon une possibilité, le procédé peut 5 comprendre en outre, préalablement à ladite étape de séparation ou à ladite étape de fixation : - la réalisation d'éléments conducteurs traversant la première plaque et en contact avec les puces de la première pluralité de puces, - la réalisation d'une première pluralité de plots conducteurs sur la première plaque connectés respectivement aux éléments conducteurs. Des éléments de connexion par exemple de type nias et pads peuvent également être réalisés après retrait du support temporaire. Lors de l'assemblage de la première pluralité de puces avec la deuxième pluralité de puces, les plots conducteurs de la première pluralité de plots conducteurs peuvent être mis en contact avec des plots conducteurs d'une deuxième pluralité de plots conducteurs connectés respectivement aux puces de la deuxième pluralité de puces. Les plots conducteurs et lesdits autres plots conducteurs peuvent être assemblés par collage par adhérence moléculaire encore appelé « collage direct », tel qu'un collage cuivre-cuivre. Le procédé peut comprendre en outre après ladite étape d'assemblage : le report d'une troisième pluralité de puces sur la première pluralité de puces. Le procédé peut être réitéré plusieurs fois. 6 Préalablement audit report, on peut réaliser une troisième pluralité de plots conducteurs sur les puces de la première pluralité de puces connectés respectivement aux dits éléments conducteurs, les puces de la troisième pluralité de puces étant reportées sur les plots conducteurs de la troisième pluralité de plots conducteurs. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1A-1K illustrent un exemple de procédé suivant l'invention de réalisation d'un dispositif microélectronique comprenant au moins une pluralité de puces superposées à une autre pluralité de puces. Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de procédé suivant l'invention va à présent être donné en liaison avec les figures 1A-1K. 7 Le matériau de départ du procédé peut être une plaque W1 semi-conductrice (en anglais « wafer ») sur laquelle une pluralité de circuits intégrés ou de puces C1,..., Cn ont été réalisé(e)s (figure 1A). Les puces ou circuits intégrés peuvent être par exemple des mémoires (flash, DRAM, SRAM,...), ou des coeurs de processeurs, ou des circuits de type CMOS, ou des imageurs, ou des micro-systèmes électromécaniques (MEMS), ou des micro-systèmes optiques (MOEMS). On réalise tout d'abord un test de fonctionnalité, par exemple un test électrique, de chacune des puces de la plaque afin de localiser éventuellement, une ou plusieurs puces défectueuses. On effectue ensuite un collage de la plaque W1 à un support temporaire 102 par l'intermédiaire d'une couche de collage 101 située, par exemple, sur le support temporaire 102. La couche de collage 101 recouvre les puces C1,...,Cn. Cette couche de collage peut être, par exemple, à base de résine ou de cire. Le support temporaire 102 peut être formé d'au moins une couche rigide par exemple à base d'un matériau semi-conducteur tel que du Si (figure 1B). On peut réaliser ensuite un amincissement de la face arrière de la plaque W1, c'est-à-dire de la face opposée à celle sur laquelle les circuits ou puces C1,...,Cn ont été formé(e)s. Cet amincissement peut être réalisé par exemple par meulage et/ou rodage et/ou gravure sèche. Une technique d'amincissement par fracture au niveau d'une zone fragile enterrée créée par exemple par 8 implantation d'espèces gazeuses peut également être mise en oeuvre. On peut former ensuite des éléments conducteurs 110 traversant la plaque W1. Ces éléments conducteurs 110 communément appelés éléments TSV (TSV pour « Through Silicon Via ») peuvent être réalisés par formation de trous traversant la plaque W1 et les puces C1,...,Cn, puis remplissage des trous à l'aide d'un matériau métallique tel que par exemple du cuivre. Préalablement au remplissage de matériau métallique, une étape de formation d'un contour isolant sur les parois des trous et éventuellement sur la surface amincie, peut être réalisée afin d'isoler électriquement les éléments conducteurs de la plaque. Les éléments conducteurs 110 TSV peuvent ainsi traverser la plaque et les circuits intégrés C1,...,Cn (figure 1B). Les éléments conducteurs 110 TSV peuvent être en contact avec des connexions des circuits intégrés situés en face avant. Ensuite, on peut former des plots 112 conducteurs (communément appelés « pads ») en face arrière, par exemple à base de cuivre, en contact avec les éléments conducteurs 110 TSV. Les plots 112 peuvent être isolés entre eux à l'aide d'une couche de matériau diélectrique 115 (figure 1C). On effectue ensuite une séparation des puces C1r...,Cn, en formant autour de ces dernières, des tranchées 120 traversant la plaque W1 et dévoilant la couche de collage 101. 9 Cette séparation peut être effectuée par exemple par sciage et/ou par gravure et/ou par découpe à l'aide d'un laser (figure ID). On peut effectuer ensuite un retrait d'éventuelles puces défectueuses, à l'aide par exemple d'une cartographie établie précédemment lors de l'étape de test fonctionnel et permettant une localisation des puces valides et d'une ou plusieurs puces défectueuses. En variante, les puces défectueuses peuvent subir un traitement afin de les rendre incompatibles avec l'assemblage qui va suivre, par exemple une gravure pour les mettre en retrait du plan d'assemblage ou un traitement de surface adapté rendant la surface des puces défectueuses incompatible avec le type de collage mis en oeuvre. Dans l'exemple représenté sur la figure 1E, on retire la puce C2 qui a été identifiée comme défectueuse. Le retrait peut être effectué par exemple grâce à un équipement de type communément appelé « pick and place » disposant de la cartographie réalisée précédemment, en utilisant par exemple une tête chauffante afin de rendre le démontage plus aisé. Ensuite, on effectue un assemblage de la plaque W1 avec une autre plaque W2 comportant une pluralité de puces ou de circuits intégrés C' 1r ..., C' n et recouverte de plots conducteurs 212 isolés entre eux par une couche isolante 215, par exemple à base de SiO2 (figure IF). 10 Cet assemblage peut être réalisé par collage direct des plots 115 de la plaque W1 sur les plots 215 de l'autre plaque W2 (figure 1G). Un collage par adhésion moléculaire (sans apport de colle) peut être mis en oeuvre. Dans le cas où les plots 115 et 215 sont à base de cuivre, le collage réalisé peut être de type cuivre-cuivre tel que décrit dans l'article « Copper Direct-Bonding Characterization and its interests for 3D Integration » Gueguen et al., Journal of The Electrochemical Society, 156 10 H772-H776 2009. Pour effectuer un collage moléculaire, une activation de la surface des plots peut avoir été préalablement réalisée, par exemple à l'aide de traitement de lissage par polissage et/ou de nettoyage chimique et/ou de traitement par plasma. On peut par exemple avoir réalisé avant l'étape de découpe un polissage mécano-chimique de surface puis activer la surface après découpe par plasma, à base de He/H2 par exemple. On réalise ensuite un retrait du support temporaire 102 et de la couche de collage 101, par exemple par fluage de la couche de collage par exemple par le biais d'une sollicitation thermique extérieure et/ou l'initiation d'un mouvement de friction latérale. On peut en variante procéder par rodage. Il est possible également de réaliser des éléments conducteurs traversant 110 TSV à ce stade du procédé, ainsi que des plots conducteurs 112. En fonction du nombre de puces défectueuses qui ont été détectées et retirées préalablement de la 11 première plaque W1, un ou plusieurs emplacements Ei peuvent avoir été laissés libres sur cette dernière. Dans l'exemple représenté sur la figure 1H, un emplacement E2 correspondant à la zone où la puce défectueuse C2 se trouvait, est laissé libre. A cet emplacement, au moins un plot de contact 112 est dévoilé. On peut ensuite effectuer un collage d'une puce Cû2 à l'emplacement E2 laissé libre. Ce collage peut être mis en oeuvre après avoir effectué une activation de la surface du plot de contact 112. La ou les puces collée(s) aux emplacements libres peuvent être issues du même type de structure que celle décrite précédemment en liaison avec la figure 1D, mais dans laquelle on a effectué une séparation complète des puces, de sorte que des tranchées ont été réalisée(s) à travers la couche de collage 101 et le support 102 temporaire. Dans l'exemple représenté sur la figure 1I, la puce 102, que l'on colle à l'emplacement libre E2, est elle-même assemblée à une portion de support temporaire 102. On réalise alors un retrait de ladite portion de support temporaire 102 et de la couche de collage 101 (figure 1J). On effectue ensuite (figure 1K) un dépôt d'une couche électriquement isolante 315, par exemple à base de SiO2, que l'on peut ensuite rendre plane par polissage rodage mécanique et/ou CMP (CMP pour « Chemical Mechanical Polishing », polissage mécanochimique)et/ou attaque chimique (humide ou sèche). 12 Puis, on forme des ouvertures dans la couche isolante 315 en regard des puces C" 1r ..., C" n que l'on remplit de matériau métallique, par exemple du cuivre, afin de former des plots de contact 312. La structure ainsi réalisée peut alors servir de support destiné à recevoir un ou plusieurs autres niveaux d'empilement de puces, en réitérant certaines étapes du procédé qui vient d'être décrit. Dans un tel procédé toutes les puces reportées sont fonctionnelles. Le rendement de fabrication est donc amélioré par rapport au procédé W2W. En termes de rapidité de mise en oeuvre, ce procédé est également plus rapide à mettre en oeuvre qu'un procédé de type C2W, dans lequel on devrait coller les puces une par une sur un ensemble de puce. Pour certaines applications telles que les disques flash, il peut être prévu d'empiler jusqu'à 16 niveaux de puces.20 REVENDICATIONS1. Procédé de réalisation d'un dispositif microélectronique doté d'au moins un niveau donné comportant une pluralité de puces (C1r...,Cn) empilées sur une autre pluralité de puces (C' 1r ..., C'n) d'un niveau inférieur, le procédé comprenant des étapes de : - fourniture d'une première pluralité de puces (C1r..., Cn) sur une première plaque (W1) , - test des puces (C1r...,Cn) de la première pluralité de puces afin de localiser une ou plusieurs puce(s) défectueuse(s) (C2) sur la première plaque, - fixation sur la première pluralité de puces d'un support temporaire (102), - séparation des puces entre elles par formation de tranchées (120) autour des puces, les tranchées traversant la première plaque (W1) les puces étant tenues par le support temporaire, - assemblage de la première pluralité de puces avec une deuxième pluralité de puces (C'l,...,C'n) reposant sur une deuxième plaque (W2). 2. Procédé selon la revendication 1, comprenant en outre entre ladite séparation et ledit assemblage : le retrait de la ou des dite(s) puce(s) défectueuse(s). 3. Procédé selon la revendication 2, dans lequel, après assemblage, en regard d'au moins une puce donnée (C'2) de la deuxième pluralité de puces figure au moins un emplacement libre (E2) laissé suite au 14 retrait d'une puce défectueuse (C2) lors de ladite étape de retrait, le procédé comprenant en outre : - le retrait du support temporaire, - un autre assemblage d'une autre puce en regard de ladite puce donnée. 4. Procédé selon la revendication 3, ladite autre puce ayant été obtenue par : - réalisation d'une pluralité de puces sur une plaque, - fixation des puces sur un support temporaire, - séparation des puces entre elles par découpe du support temporaire et de ladite plaque. 5. Procédé selon l'une des revendications 1 à 4, le support (102) temporaire étant fixé (101) à la première pluralité de puces par l'intermédiaire d'une couche de collage (101). 6. Procédé selon l'une des revendications 1 à 5, comprenant en outre, préalablement à ladite étape de séparation, une étape d'amincissement de la première plaque (W1). 25 7. Procédé selon l'une des revendications 1 à 6, comprenant en outre, préalablement à ladite étape de séparation ou à ladite étape de fixation : - la réalisation d'éléments conducteurs 30 (110) traversant la première plaque (W1) et en contact avec les puces (C1,...,Cn) de la première pluralité de puces, 20 15 - la réalisation d'une première pluralité de plots conducteurs (115) sur la première plaque connectés respectivement aux éléments conducteurs. 8. Procédé selon la revendication 7, dans lequel lors de l'assemblage de la première pluralité de puces avec la deuxième pluralité de puces, les plots conducteurs de la première pluralité de plots conducteurs sont mis en contact avec des plots conducteurs (215) d'une deuxième pluralité de plots conducteurs connectés respectivement aux puces de la deuxième pluralité de puces. 9. Procédé selon la revendication 8, lesdits plots conducteurs et lesdits autres plots conducteurs sont assemblés par collage par adhérence moléculaire tel qu'un collage cuivre-cuivre. 10. Procédé selon l'une des revendications 7 à 9, comprenant en outre après ladite étape d'assemblage : le report d'une troisième pluralité de puces sur la première pluralité de puces. 11. Procédé selon la revendication 10, dans lequel, préalablement audit report, on réalise une troisième pluralité de plots conducteurs (315) sur les puces de la première pluralité de puces connectés respectivement aux dits éléments conducteurs, les puces de la troisième pluralité de puces étant reportées sur les plots conducteurs de la troisième pluralité de plots conducteurs (315).