Brevet FR2961019A1 — publié le 20111209

CAPTEUR D'IMAGE LINEAIRE EN TECHNOLOGIE CMOS Domaine technique de l'invention L'invention est relative à un capteur d'image linéaire destiné à saisir une image 5 par balayage, notamment à un capteur à retard temporel et intégration, plus connu sous l'acronyme TDI (de l'anglais « Time Delay and Integration »). État de la technique Les principes d'un capteur d'image TDI sont décrits, par exemple, dans l'article intitulé « A Large Area TDI Image Sensor for Low Light Level Imaging », par 10 Michael G. Farrier et al - IEEE Journal of Solid-State Circuits, Vol. SC-15, No. 4, Août 1980. Un capteur TDI est généralement utilisé pour saisir l'image d'un objet se déplaçant à vitesse élevée et observé sous de mauvaises conditions d'éclairage. Il est généralement réalisé en technologie CCD (de l'anglais 15 « Charge-Coupled Device », ou dispositif à transfert de charges), qui a jusqu'à maintenant permis d'obtenir les meilleures performances en termes de sensibilité. La figure 1 représente schématiquement un capteur TDI en technologie CCD, tel que décrit dans l'article susmentionné. Il comprend une matrice de sites 20 photosensibles, ou photosites 10 dont les rangées sont généralement, comme cela est représenté, nettement plus longues que les colonnes. Dans l'exemple de l'article susmentionné, une rangée comporte 1028 photosites, tandis qu'une colonne en comporte seulement 128. Pour la photographie terrestre par satellite, une rangée peut comporter de l'ordre de 12000 photosites, et la 25 matrice comporte quelques dizaines de rangées. Les rangées de la matrice sont disposées perpendiculairement au déplacement de l'objet dont on veut saisir l'image. Le déplacement de cette image, relatif au capteur, est représenté par des flèches descendantes. Ces flèches correspondent également au déplacement des charges électriques dans les 30 registres CCD, en synchronisme avec le déplacement de l'image. Chaque rangée saisit une tranche correspondante de l'objet pendant un temps d'exposition compatible avec la vitesse de l'image. Cela provoque une accumulation de charges négatives (électrons) dans les photosites de la rangée. Lorsqu'une tranche de l'image saisie par une rangée i s'est déplacée au niveau de la rangée i+1, les charges accumulées dans la rangée i sont transférées dans la rangée i+1, qui continue, pendant un nouveau temps d'exposition, à accumuler des charges pour la même tranche. Les transferts de charges d'une rangée à la suivante s'opèrent donc en synchronisme avec le déplacement de l'image. La dernière rangée de la matrice contient ainsi, à chaque cycle de transfert, la io somme des charges accumulées par toutes les rangées pour une même tranche. La sensibilité du capteur est donc, en théorie, multipliée par le nombre de rangées. A la fin de chaque cycle de transfert de charges et d'exposition, les charges de la dernière rangée de la matrice sont transférées dans un registre à décalage 15 12 servant à la lecture des informations de la dernière rangée. Les charges stockées dans les photosites de ce registre sont décalées photosite par photosite vers un convertisseur charge-tension 14 en bout de rangée, où une tension correspondant à la charge totale de chaque photosite peut être prélevée par un circuit de traitement, généralement externe au capteur. 20 La technologie CCD étant de moins en moins utilisée pour les capteurs d'image, au profit de la technologie CMOS, l'utilisation de cette dernière technologie est envisagée pour les capteurs TDI. L'article intitulé « Time-Delay-Integration Architectures in CMOS Image Sensors », par Gérald Lepage, Jan Bogaerts, et Guy Meynants - IEEE 25 Transactions on Electron Devices, Vol. 56, NO. 11, novembre 2009, décrit des solutions pour obtenir la fonctionnalité TDI à l'aide d'un capteur d'image CMOS. Dans un capteur d'image CMOS, la lumière est également captée sous forme de charges, au niveau de pixels. Par contre, chaque pixel étant muni de son propre circuit de lecture en tension, on ne peut pas transférer des charges d'un 30 pixel à un autre. La figure 2 représente schématiquement une architecture envisagée dans cet article de Lepage et al. À une matrice 10' de NxM pixels Px on associe une matrice 16 de cellules mémoire E de même taille et configuration (ici NxM = 5x5). Dans le principe, la matrice de pixels 10' prend des vues à une cadence correspondant au temps (appelé « temps ligne » TL) que met une tranche d'image à balayer le pas des rangées de pixels. Ainsi, au bout de N temps ligne, la même tranche d'image aura été saisie par chacune des N rangées de la matrice de pixels. Chaque rangée de la mémoire 16 est associée temporairement à une même tranche de l'image. On y accumule les niveaux de luminosité enregistrés pour cette tranche par toutes les rangées de pixels. Une fois que tous les niveaux ont été accumulés pour la tranche, la rangée mémoire est lue, réinitialisée, et associée de manière circulaire à une nouvelle tranche d'image. On s'aperçoit qu'on doit ainsi procéder à l'accumulation de toutes les rangées de la matrice de pixels à chaque temps ligne. Alors qu'en technologie CCD les opérations d'accumulation de niveaux de luminosité correspondent à de simples transferts de charges, en technologie CMOS ces opérations sont notablement plus complexes. Elles impliquent des multiplexages sur des bus de lecture des pixels, des conversions analogique-numérique, des opérations d'addition, et des opérations d'accès mémoire. Il en résulte qu'on a des difficultés en technologie CMOS à tenir les mêmes cadences de prise de vue (ou temps ligne TL) qu'en technologie CCD. Ainsi, la résolution en nombre de rangées de la matrice de pixels doit être adaptée au temps ligne envisagé et au pas des pixels souhaité. Dans certaines applications, on cherche à améliorer ce qu'on appelle la fonction de transfert de modulation (FTM) de filé qui est un des paramètres représentatifs de la netteté de l'image reproduite. Une FTM de filé faible se traduit généralement par une image floue. Cette perte de résolution est due au fait que, pendant un temps ligne, la tranche d'image se déplace au-dessus de la rangée de pixels, qui est fixe. so Comme cela est décrit dans l'article susmentionné de Lepage et al., une solution consiste à subdiviser chaque pixel en deux dans le sens du déplacement. Cela revient à augmenter le nombre de rangées de pixels tout en diminuant le pas pour conserver les dimensions du capteur. La FTM de filé passe de 0,64 à 0,9 lorsque le pixel est subdivisé en deux parts égales. En revanche, les contraintes temporelles, augmentant avec le carré du facteur de subdivision, sont multipliées par 4. Résumé de l'invention On constate qu'il existe un besoin de prévoir un capteur d'image de type TDI 5 réalisé en technologie CMOS permettant d'améliorer la FTM de filé sans toutefois augmenter les contraintes temporelles. On tend à satisfaire ce besoin en prévoyant un capteur d'image à retard temporel et intégration comprenant une matrice de pixels organisés en rangées et colonnes, chaque pixel comprenant un premier élément photosensible, un 10 noeud de stockage et un premier élément de transfert connecté entre le premier élément photosensible et le noeud de stockage. Chaque pixel comprend en outre un second élément photosensible, un deuxième élément de transfert connecté entre le second élément photosensible et le noeud de stockage et un troisième élément de transfert connecté entre le noeud de stockage et le 15 second élément photosensible d'un pixel adjacent de la colonne. On prévoit également un procédé de gestion d'un capteur d'image à retard temporel et intégration. Le procédé comprend, pour chaque pixel d'une colonne, les étapes d'exposition des premier et second éléments photosensibles du pixel pendant une première 20 demi période, le transfert du niveau de luminosité du premier élément photosensible dans un noeud de stockage du pixel, le transfert du niveau de luminosité du second élément photosensible dans le noeud de stockage du pixel, l'exposition des premier et second éléments photosensibles du pixel pendant une seconde demi période, le transfert du niveau de luminosité du 25 premier élément photosensible dans le noeud de stockage du pixel, le transfert du niveau de luminosité du second élément photosensible dans le noeud de stockage d'un pixel adjacent de la colonne et la lecture des niveaux de luminosité accumulés dans le noeud de stockage du pixel. Description sommaire des dessins 30 D'autres avantages et caractéristiques ressortiront plus clairement de la description qui va suivre de modes particuliers de réalisation donnés à titre d'exemples non limitatifs et illustrés à l'aide des dessins annexés, dans lesquels : la figure 1, précédemment décrite, représente schématiquement un capteur d'image TDI classique, réalisé en technologie CCD ; la figure 2, précédemment décrite, représente schématiquement un capteur TDI classique réalisé en technologie CMOS ; la figure 3 représente un pixel de capteur CMOS à quatre transistors ; la figure 4 représente schématiquement une colonne d'un capteur TDI en technologie CMOS permettant d'améliorer la FTM de filé ; les figures 5 à 8 représentent des étapes de fonctionnement des pixels de la figure 4 ; et 10 les figures 9A à 9H sont des chronogrammes illustrant un fonctionnement global des pixels du capteur de la figure 4. Description d'un mode de réalisation préféré de l'invention La figure 3 représente en trait plein un pixel CMOS de type classique dit « 4T ». Ce type de pixel sera adapté par la suite afin de réduire l'effet de filé dans un 15 capteur TDI. Il comprend une photodiode Dl, dont la capacité intrinsèque Cl, ou capacité d'intégration, permet d'accumuler les charges générées par la lumière frappant le pixel. Un transistor de transfert TG relie la photodiode Dl à la grille d'un transistor suiveur M2. La capacité de grille du transistor M2 ainsi que les capacités des autres éléments reliés à un même noeud A forment une 20 capacité tampon C2. Un transistor de sélection RS relie la source du transistor suiveur M2 à un bus de colonne BC. Un transistor de réinitialisation RST relie la capacité C2 à une ligne d'alimentation positive Vdd. Pour des raisons de commodité, les signaux de commande des transistors ont ci-après le même nom que les transistors. 25 Le fonctionnement de ce pixel est en bref le suivant. La capacité Cl intègre les charges engendrées par la lumière frappant la photodiode Dl. Avant la fin de l'exposition, le transistor RST est actionné brièvement pour réinitialiser la capacité tampon C2. En fin d'exposition, le transistor TG est actionné brièvement pour transférer les charges de la capacité Cl vers la capacité 30 tampon C2. Si la photodiode Dl est de type verrouillé (« pinned » en anglais), le transfert de charges est total, d'où il résulte aussi que la capacité Cl est réinitialisée par l'actionnement du transistor TG. Ainsi, pendant chaque phase d'exposition, le niveau de tension correspondant à l'exposition précédente est stocké sur la capacité tampon C2. Ce niveau de tension, représentatif d'un niveau de luminosité, peut être transféré à tout moment sur le bus BC en actionnant le transistor de sélection RS, ceci avant la réinitialisation par le transistor RST. Dans une matrice de pixels selon la figure 3, les pixels d'une colonne partagent le même bus BC. Les pixels d'une colonne sont lus rangée après rangée et leurs signaux transitent vers une matrice de cellules mémoire par l'intermédiaire du bus de colonne BC pour y être stockés (Fig.2). Une rangée est sélectionnée par l'intermédiaire du signal RS. La capacité C2, de valeur relativement faible pour minimiser le bruit de lecture, présente à sa réinitialisation un niveau de « noir » bruité, qui vient s'ajouter au niveau utile transféré depuis la capacité Cl. Pour atténuer l'effet de ce bruit, on procède généralement 'à un double échantillonnage corrélé, c'est-à-dire qu'on échantillonne d'abord les niveaux de noir des pixels, pour les retrancher ensuite aux niveaux utiles échantillonnés après transfert depuis la capacité Cl. Cette différence est généralement réalisée dans une mémoire externe (non représentée). Un autre type de pixel, dit « pixel partagé », tel que décrit dans la demande de brevet US2006-0256221, peut être dérivé de celui de la figure 3 en ajoutant les éléments en pointillés, à savoir une deuxième photodiode D1 b reliée au noeud A par un deuxième transistor de transfert TG'. Le but de cette structure est de réduire l'encombrement des pixels en partageant un circuit de lecture entre plusieurs photodiodes. Le niveau de chaque photodiode est transféré séparément vers le bus BC selon une phase telle que décrite ci-dessus. Ainsi, la capacité C2 est réinitialisée au début de chacune de ces deux phases et ne peut servir, comme dans un pixel 4T simple, à stocker les informations d'une image précédente pendant l'acquisition d'une image courante. La figure 4 représente une colonne de pixels Px modifiés dans le but d'améliorer la FTM de filé. Afin d'améliorer la FTM de filé, on prévoit deux photodiodes dans chaque pixel. L'intégration des charges associées à une tranche d'image n'a plus lieu pendant un temps ligne dans une seule photodiode, mais pendant deux moitiés de temps ligne dans deux photodiodes distinctes. Cela permet, en organisant convenablement les transferts de charge de ces photodiodes, de synchroniser plus fidèlement l'intégration des charges avec le défilement de l'image, limitant ainsi l'effet de filé (ou « de bougé ») à une moitié de temps ligne (ou à un demi-pas de pixel). Chaque pixel Px ressemble structurellement à un pixel partagé. Il comprend deux éléments photosensibles D1 et D1' alignés dans le sens de la colonne. De préférence, les photodiodes sont de type verrouillé et de mêmes dimensions. La photodiode D1 munie de la capacité d'intégration Cl est connectée au noeud de stockage A (la capacité de stockage C2) par l'intermédiaire d'un élément de transfert TGM, par exemple un transistor MOS. De façon similaire, la deuxième photodiode D1' et sa capacité d'intégration C1' sont connectées au noeud A par l'intermédiaire d'un deuxième transistor de transfert TGH. Contrairement à une colonne qui serait composée de pixels partagés classiques, chaque pixel comprend un troisième transistor de transfert TGB reliant la capacité de stockage C2 à la photodiode D1' d'un pixel adjacent de la colonne. Sur la figure 4, la capacité C2 du pixel Px de rangée n+1 (Pxn+1) est reliée à la photodiode D1' du pixel de rangée n (Pxn), la capacité C2 du pixel de rangée n est reliée à la photodiode D1' du pixel de rangée n-1, etc. Comme dans le circuit de la figure 3, chaque pixel dispose d'un transistor suiveur M2, d'un transistor RST relié à une tension d'alimentation Vdd afin de réinitialiser la capacité C2, et d'un transistor de sélection, ici noté CS, permettant le transfert d'un niveau de luminosité vers un bus de lecture L. Ce signal est acheminé vers un convertisseur analogique-numérique (non représenté) situé à une extrémité du bus de lecture L. Dans cette configuration, le bus de lecture L est commun à tous les pixels de la rangée et il n'y a qu'un convertisseur analogique-numérique par rangée. De plus, les grilles des transistors CS de la colonne sont reliées à une même ligne de commande, également notée CS. Cette ligne de commande CS permet de sélectionner toute une colonne de pixels pour la lecture. Les figures 5 à 8 illustrent des étapes de fonctionnement d'une colonne de pixels selon la figure 4. Des tranches d'image successives 18, 20 défilent le long de la colonne de pixels dans le sens de la flèche 22 indiquée sur la figure 5. Chaque tranche d'image est divisée en deux moitiés pour mieux illustrer le synchronisme entre le défilement de la tranche et les phases de fonctionnement du capteur. Le fonctionnement est décrit ci-après en relation avec deux pixels consécutifs Pxn+1 et Pxn quelconques. La figure 5 représente schématiquement une position de l'image par rapport aux pixels au cours d'une première période d'intégration T1 correspondant au temps de défilement d'une demi-tranche d'image devant une photodiode. Les photodiodes Dl et Dl' du pixel Pxn sont exposées à une tranche d'image 18 et les photodiodes Dl et Dl' du pixel Pxn+1 sont exposées à une tranche d'image 20. Pendant cette période T1, les capacités d'intégration Cl et Cl' de chaque pixel accumulent les charges correspondant à chaque tranche. Tous les transistors sont bloqués. Sur la figure 6, à la fin de la période d'intégration T1, les transistors TGH et TGM sont rendus passants et transfèrent vers la capacité C2 du pixel les charges stockées dans les capacités Cl et Cl' du pixel. La capacité C2 du pixel Pxn+1 reçoit les charges correspondant aux deux moitiés de la tranche 20 et la capacité C2 du pixel Px, reçoit les charges correspondant aux deux moitiés de la tranche 18. Les autres éléments du pixel, représentés en traits pointillés, sont désactivés. Les tranches d'image 18 et 20 se sont déplacées approximativement d'une moitié de pas de pixel pendant la période T1. La figure 7 représente schématiquement une position de l'image au cours d'une seconde période d'intégration T2. La tranche d'image 20 est à cheval entre les deux pixels adjacents. La partie inférieure de la tranche 20 est captée par la photodiode Dl' du pixel Pxn tandis que la partie supérieure de la tranche 20 est captée par la photodiode Dl du pixel Pxn+1. Cette période correspond donc au passage d'une tranche d'image d'un pixel à un autre. Tous les transistors sont bloqués. Au cours de la période T2, les tranches d'image 18 et 20 se déplaceront également d'une moitié de pas, marquant ainsi la fin d'un temps ligne. Sur la figure 8, à la fin de la période d'intégration T2, les transistors TGB et TGM sont actionnés. Dans cette configuration, les charges correspondant aux deux moitiés de la tranche 20 intégrées pendant la période T2 sont de nouveau transférées à la capacité C2 du pixel Pxn+1, où elles s'accumulent avec les charges précédemment stockées dans la capacité C2 pour la même tranche lors de l'étape de la figure 6. Après avoir activé les transistors TGB et TGM, la capacité C2 du pixel Pxn+1 regroupe les niveaux de luminosité pour deux positions consécutives de la tranche 20 et la capacité C2 du pixel Pxn regroupe les niveaux de luminosité pour deux positions consécutives de la tranche 18. Ces niveaux de luminosité accumulés peuvent être extraits des pixels à l'aide des transistors M2 et CS à la fin de la période T2. En d'autres termes, chaque pixel contient une information de résolution double qu'il suffit de lire à fréquence simple. Cela permet d'améliorer la FTM de filé sans augmenter les contraintes temporelles pour lire les informations. Les figures 9A à 9H sont des chronogrammes résumant le fonctionnement global d'une colonne de pixels selon la figure 4. Les figures 9A, 9B, 9D à 9G représentent les signaux de commande (ou les états) des transistors RST, CS, TGH, TGM, TGB. Les signaux 9C et 9H représentent l'activité du convertisseur analogique-numérique qui traite les données après lecture via le bus L. Un double échantillonnage corrélé est employé afin de s'affranchir du bruit de réinitialisation. L'activation du transistor de sélection CS pour une lecture du niveau de noir REF est représentée séparément de l'activation pour une lecture du niveau de luminosité (accumulé) SIG (Fig.9B, 9G). De même, la conversion du niveau REF est représentée séparément de celle du niveau SIG (Fig.9C, 9H). Une durée d'exposition Tint d'une tranche, correspondant généralement au temps ligne TL, est définie entre deux activations successives du transistor de transfert TGH ou TGB. Pendant cette durée ont lieu les périodes d'intégration T, et T2 (T,=T2=T;nt/2). La périodicité des signaux reflète le traitement des tranches consécutives de l'image. La tranche d'image est tout d'abord balayée par les photodiodes Dl et D1' d'un même pixel pendant la période Tt, comme décrit en relation avec la figure 5. Avant de transférer les charges ainsi obtenues dans la capacité C2, celle-ci est remise à zéro en actionnant le transistor RST (Fig.9A). Peu après la réinitialisation de la capacité C2, le transistor CS est activé (Fig.9B) afin de lire puis convertir le niveau de noir REF (Fig.9C). Le temps de conversion Tc ayant une durée supérieure à la durée d'une impulsion du signal CS, il est représenté par un trait plus épais sur la figure 9C. Une fois le niveau de noir transféré au convertisseur, les transistors TGH et TGM sont actionnés pour stocker les premiers niveaux de luminosité (Fig.9D, Fig.9E), ce qui marque la fin de la période T1 et le début de la période T2. Lors de la période T2, la tranche d'image est balayée par la photodiode Dl du 5 même pixel et la photodiode Dl' du pixel suivant. Le transfert des niveaux de luminosité associés est effectué à la fin de la période T2 par l'activation des transistors TGM et TGB (Fig.9E, Fig.9F). Une fois ce transfert des charges accompli, les niveaux de luminosité cumulés SIG sont lus en activant de nouveau le transistor CS (Fig.9G), puis 10 échantillonnés par le convertisseur analogique-numérique (Fig.9H), avant d'être stockés dans la matrice de cellules mémoire Z. Une nouvelle exposition démarre alors avec la tranche suivante. On remarque que le transistor de transfert central TGM est sollicité deux fois plus souvent que les transistors TGB et TGH. En effet, la photodiode Dl 15 connectée au transistor TGM balaye la tranche entière (soit deux demi-tranches) tandis que les photodiodes D1' (celle appartenant au pixel et celle appartenant au pixel adjacent) balayent seulement une moitié de tranche. Pendant un temps ligne, la matrice de pixels doit être lue en totalité et sommée dans la matrice mémoire 16. Cette lecture s'effectue colonne après colonne 20 (mode « rolling shutter »), en lisant les pixels de chaque colonne simultanément. Le convertisseur d'une ligne réalise donc autant de conversions qu'il y a de colonnes dans la matrice de pixels pendant un temps ligne TL. Les chronogrammes d'une colonne adjacente à celle de la figure 4 sont simplement décalés d'un temps de conversion Tc. 25 La matrice mémoire 16, étant gérée de la même manière que dans le cas d'un capteur TDI-MOS classique, ne sera pas détaillée dans la présente demande. Ainsi, chaque tranche d'image est balayée deux fois pour un déplacement d'un pas de pixel : une première fois par la photodiode Dl et une seconde fois par la photodiode Dl' qui est décalée d'un demi-pas de pixel par rapport à la 30 photodiode Dl. Ce sur-échantilonnage particulier permet d'améliorer de façon significative la FTM de filé, qui passe de 0,637 à 0,9 environ (calculée à la fréquence de Nyquist). Contrairement aux techniques de l'art antérieur, le pas d'un pixel n'est pas modifié, de même que la résolution spatiale de l'image. Les contraintes temporelles sont donc inchangées. En fait, les contraintes temporelles sont imposées par le circuit de lecture et le convertisseur analogique-numérique. En effet, pour une matrice de m colonnes, m conversions (ou 2m conversions en cas de double échantillonnage) doivent être réalisées dans un temps ligne TL. Le temps ligne étant prédéterminé en fonction de la vitesse de balayage de l'image et du pas, c'est la rapidité du circuit de lecture et de conversion qui limite le nombre de colonnes de la matrice. REVENDICATIONS1. Capteur d'image à retard temporel et intégration comprenant une matrice (10') de pixels (Px) organisés en rangées et colonnes, chaque pixel comprenant : un premier élément photosensible (D1), un noeud de stockage (A, C2), un premier élément de transfert (TGM) connecté entre le premier élément photosensible (Dl) et le noeud de stockage (A), caractérisé en ce que chaque pixel (Px) comprend : 10 un second élément photosensible (D1'), un deuxième élément de transfert (TGH) connecté entre le second élément photosensible (D1') et le noeud de stockage (A), et un troisième élément de transfert (TGB) connecté entre le noeud de stockage (A) et le second élément photosensible (D1') d'un pixel 15 adjacent de la colonne.. 2. Capteur d'image selon la revendication 1, caractérisé en ce qu'il comprend des moyens pour commander simultanément les premier et deuxième éléments de transfert (TGM, TGH) et commander simultanément les premier et troisième éléments de transfert (TGM, TGB). 20 3. Capteur d'image selon la revendication 1, caractérisé en ce qu'il comprend : pour chaque rangée de pixels (Px), un bus de lecture (L) commun aux pixels de la rangée, et pour chaque colonne de pixels, une ligne de sélection en lecture (CS) commune aux pixels de la colonne. 25 4. Capteur d'image selon la revendication 3, caractérisé en ce qu'il comprend une matrice (16) de cellules mémoire (1) connectée aux bus de lecture (L) pour stocker dans une rangée de cellules mémoire des niveaux de luminosité accumulés de plusieurs rangées de pixels (Px). 12 . Capteur d'image selon la revendication 1, caractérisé en ce qu'il comprend des moyens (RST) pour opérer un double échantillonnage corrélé de chaque pixel (Px). 6. Capteur d'image selon la revendication 1, caractérisé en ce que les premier 5 et second éléments photosensibles (Dl, D1') sont des diodes verrouillées de mêmes dimensions. 7. Procédé de gestion d'un capteur d'image à retard temporel et intégration muni d'une matrice (10') de pixels (Px) organisés en rangées et colonnes comprenant, pour chaque pixel d'une colonne, les étapes suivantes : o exposer des premier et second éléments photosensibles (Dl, D1') du pixel pendant une première demi période (TI), o transférer le niveau de luminosité du premier élément photosensible (Dl) dans un noeud de stockage (A) du pixel, o transférer le niveau de luminosité du second élément photosensible 15 (D1') dans le noeud de stockage (A) du pixel, o exposer les premier et second éléments photosensibles du pixel pendant une seconde demi période (T2), o transférer le niveau de luminosité du premier élément photosensible (Dl) dans le noeud de stockage (A) du pixel , 20 o transférer le niveau de luminosité du second élément photosensible (D1') dans le noeud de stockage (A) d'un pixel adjacent de la colonne, et o lire les niveaux de luminosité accumulés dans le noeud de stockage (A) du pixel. 25 8. Procédé selon la revendication 7, comprenant les étapes suivantes : o lire le niveau de noir (REF) du pixel (Px) avant chaque lecture des niveaux de luminosité accumulés (SIG) du pixel, et o soustraire le niveau de noir aux niveaux de luminosité accumulés.9. Procédé selon la revendication 7, caractérisé en ce que les pixels (Px) d'une même colonne sont commandés simultanément et les colonnes sont adressées successivement pendant une même période.