Brevet FR2959370A1 — publié le 20111028

-1- Driveur haute tension de pmos DESCRIPTION DE L'INVENTION ABREGE Ces circuits sont destinés à piloter, de manière continue ou commutée, la grille de transistors pmos dans des applications à haute tension, et dans des technologies CMOS peu coûteuses, à nombre réduit d'oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Ces transistors drain étendu sont faits d'un oxyde mince de grille, mais avec un terminal de drain spécial. En conséquence, de tels transistors peuvent supporter une faible tension différentielle entre leurs terminaux grille et source, ce qui exige des techniques de conception spéciales afm d'éviter le stress et le claquage de ces composants. Mais d'un autre côté, ces composants peuvent supporter une haute tension différentielle entre leurs terminaux drain et source, ce qui les rend appropriées aux applications à haute tension. Ces transistors exigent peu de masques additionnels pour leur fabrication, et sont ainsi peu coûteux comparés aux technologies qui utilisent des oxydes épais de grille. En effet, ces transistors à oxydes épais de grille supportent des tensions différentielle élevées, à la fois entre ses terminaux grille et source, et entre ses terminaux drain et source. Malheureusement, ces technologies sont très coûteuses. De plus, de tels transistors MOS à oxyde épais de grille sont plus gros en terme de surface silicium, comparé aux transistors MOS drain étendu à oxyde fin de grille, à caractéristiques électriques équivalentes (par exemple: la résistance entre les terminaux drain et source, et la capacité du terminal de grille sont des facteurs clé pour les applications de puissance). DOMAINE TECHNIQUE DE L'INVENTION Avec cette l'invention, les circuits présentés se rapportent généralement aux circuits implémentés sur une seule puce (dites Embedded) de circuits mixtes (digital et analogique), dans les nouvelles technologies (nano technologies) CMOS, et dans les technologies CMOS plus anciennes (et peu coûteuses). Plus spécifiquement mais non exclusivement, la révélation actuelle se rapporte à la gestion de la puissance sur une seule puce (dite Embedded power management ù par exemple des convertisseurs de puissance de type dc-dc) et aux circuits audio sur une seule puce (dite Embedded audio ù par exemple des amplificateur de puissance de type class-d), et la description qui suit fait référence à ces champs d'application pour des facilités d'illustration uniquement. Cette invention se rapporte généralement aux étages de puissance, et plus particulièrement aux étages de puissance à haute tension. Etant donné que beaucoup d'applications demandent des rendements élevés de puissance, et exigent de minimiser au maximum la taille et le coût des composants nécessaires, les étages de puissance sont de préférence conçus en mode commuté. Une architecture classique utilise classiquement deux transistors de puissance (1 pFET en série avec 1 nFET), reliés en série entre l'alimentation et la masse, la charge étant reliée à la jonction entre ces deux transistors : cette structure est communément appelée demi-pont ou half-bridge). Ainsi, ce circuit peut être utilisé, entre autres, dans les convertisseurs dc-dc de type buck ou boost ou buck-boost, les amplificateurs audio de puissance de type class-d, les driveurs de led ou de lcd, ... Un problème majeur rencontré en concevant de tels circuits demi-pont (ou half-bridge) concerne la commande de la grille du pFET de puissance. Le pFET du demi-pont agit comme un interrupteur de puissance, connecté entre l'alimentation et la charge. Le nFET du demi-pont agit comme un interrupteur de puissance, connecté entre la masse 2959370 - l - et la charge. Ainsi, ces deux transistors du demi-pont doivent supporter des tensions élevées sur leur terminal de drain, qui est connecté à la sortie du demi-pont et à la charge. En conséquence, un circuit dédié (dit driveur) doit piloter de manière commutée, les deux transistors du demi-pont, et doit satisfaire aux exigences suivantes : 5 Supporter des tensions élevées à la fois sur les terminaux connectés à l'alimentation et à la sortie du demi-pont (la charge) Délivrer des courants pics importants, afin de supporter des commutations rapides des transistors de puissance du demi-pont, afm d'avoir des rendements de puissance élevés Minimiser les courants pics de grille, afin de réduire les phénomènes d'interférence électromagnétiques 10 (dits EMI) Assurer des zones mortes (dites dead-time) entre les temps de conduction des deux transistors de puissance du demi-pont, afin d'éviter des courts-circuits temporaires sur l'alimentation (dits shoot-through) Garantir une bonne réponse du circuit à haute fréquence (par exemple à 1MHz) Réduire les consommations de courant, afm d'optimiser le rendement de puissance du circuit 15 Ce driveur haute tension de pmos peut également être utilisé dans l'étage de sortie d'un amplificateur continu haute tension (applications audio ou autres applications). ETAT DE LA TECHNIQUE ANTERIEURE Certains types de circuits exigent des tensions relativement élevées. 20 Un exemple concerne tous les circuits portatifs qui sont directement alimentés par la batterie (5.5 volts de tension maximum) : convertisseurs dc-dc de type buck ou boost ou buck-boost, amplificateurs audio de puissance de type class-d, amplificateurs audio de puissance de type class-a ou class-ab, driveurs de led ou de lcd, etc. Ces circuits sont généralement conçus dans des technologies « génériques » CMOS, utilisant des oxydes épais de grille, ce qui est très cher en termes de coût de fabrication, et en surface de silicium : par exemple, en utilisant des transistors MOS 5V 25 (des pFET et nFET qui supportent une tension différentielle maximale de 5.5V entre ses terminaux de grille et de source, et une tension différentielle maximale de 5.5V entre ses terminaux de drain et de source). En utilisant cette invention, ces circuits peuvent être développés, par exemple, dans une technologie CMOS peu coûteuse de 1.5 volt utilisant l'option 5V drain étendu (dite drain extended) (des pFET et nFET qui supportent une tension différentielle maximale de 1.5V entre ses terminaux de grille et de source, mais une tension différentielle maximale de 5.5V entre 30 ses terminaux de drain et de source). Ceci entraîne une réduction de coût en termes de fabrication et de surface silicium. Cette invention est ainsi appropriée aux nouvelles nanotechnologies (technologies submicroniques), en utilisant l'option drain étendu peu coûteuse, et permet l'intégration de tels circuits à l'intérieur des gros circuits digitaux (des microcontrôleurs par exemple) : ce concept fait référence à ce que l'on appelle communément 1' « embedded power management and audio » . 35 En utilisant cette invention, des circuits audio (amplificateur class D, class A, et Class AB, etc.. ) alimentés par des tension élevés (12V, 16V, 32V ou plus) pour assurer des puissances de sortie importantes dans des haut parleurs 8ohms ou 4 ohms peuvent être développés, par exemple, dans une technologie CMOS disposant de l'option drain étendu adaptée à la tension d'alimentation et avec des épaisseurs d'oxyde standards. Les tension d alimentation de ces circuits audio peuvent être générées par des circuit DCDC Boost converter ou par des circuits charge pump 40 alimentés par des batteries standard, et utilisant cette invention. -3-DESCRIPTION BREVE DE L'INVENTION Ces circuits sont destinés à piloter, de manière continue ou commutée, la grille de transistors pmos dans des applications à haute tension, et dans des technologies CMOS peu coûteuses, à unique ou nombre réduit d'oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Dans cette invention, il y a deux types de composants utilisés: Les composants standard qui sont des transistors MOS de faible tension et d'oxyde mince de grille. Ces transistors ne peuvent supporter que des faibles tensions différentielles entre leurs terminaux de grille et de source (par exemple 1.5V au maximum), ainsi que des faibles tensions différentielles entre leurs terminaux de drain et de source (par exemple 1.5V au maximum) Les composants drain entendu (dits extended drain) qui sont aussi des transistors MOS d'oxyde mince de grille (la même épaisseur de grille que les composants standard), mais avec des terminaux spéciaux de drain. Ces transistors ne peuvent supporter que des faibles tensions différentielles entre leurs terminaux de grille et de source (par exemple 1.5V au maximum ù comme pour les composants standard), mais peuvent supporter des hautes tensions différentielles plus élevées entre leurs terminaux de drain et de source (par exemple 5.5V au maximum) Dans les circuits inventés et décrit plus loin, les composants standard nFET et pFET sont connectés en séries avec des composants drain étendu nFET et pFET, afm de réduire les stress de tension que les différents composants du circuit voient et d'éviter leur claquage, et de permettre ainsi au circuit de fournir un signal de sortie sous une haute tension, en réponse à un signal d'entrée de faible tension. Les éléments constituants et les avantages de ces circuits de cette invention ressortiront de la description et des figures qui suivent. Cette description comportes plusieurs exemples de réalisation donnés à titre indicatif, et ne limite ainsi pas la portée des champs d'application et d'implémentation de cette invention. Un objet principal de la présente invention est de réaliser (sur une seule puce par exemple - dit embedded) un driveur haute tension de pmos (pFET), dans une technologie CMOS à oxyde fin et avec option drain étendu, qui peut tolérer des hautes tensions d'alimentation. Une application importante de la présente invention est de réaliser aussi les circuit DCDC Boost converter ou charge pump alimentés par des batteries standard et générant des tensions de sortie beaucoup plus élevées. Ces tension plus élevées (12V, 16V, 32V ou plus) peuvent alimenter des circuits amplificateur audio de type class D ou Class AB utilisant cette invention, pour délivrer des puissances audio importantes dans des haut parleurs (standard 8ohms ou 4ohms) et utilisant une technologie CMOS disposant de l'option drain étendu adaptée et avec des épaisseurs d'oxyde standards. Par exemple, dans une application alimentée par une batterie Li-ion de tension nominale 3.6V, et pour réaliser un amplificateur audio de type class D délivrant une puissance de 5W pour un haut parleur de 8 Ohm, nous avons besoin d'un DCDC Boost converter D qui génère une tension de plus que 7V pour alimenter l'amplificateur audio de type class D. L'utilisation de cette invention permet de réaliser cette application avec une technologie standard et l'option drain étendu de 10V. BREVE PRESENTATION DES FIGURES Les figures d'accompagnement, qui sont incorporées dans ce brevet, illustrent une ou plusieurs implémentations de la présente invention et, associées avec la description détaillée, servent à expliquer les principes et les réalisations de 40 l'invention. Dans les figures attachées: -4- La figure 1 (FIG. 1) est un schéma électrique d'un générateur de tension de référence. Les 2 résistances R1 (1) et R2 (2) et l'amplificateur différentiel (3) génèrent une tension différentielle de référence entre les deux terminaux VDDHV et VREFP (VDDHV-VREFP). Cette tension différentielle de référence (VDDHV-VREFP) est utilisée par les autres circuits, afm d'éviter tout stress et claquage des composants de faible tension. Une capacité Cl (4) est utilisée comme filtre passe-bas de cette tension différentielle de référence (VDDHV-VREFP), afm d'éviter toute surtension dynamique sur cette tension différentielle de référence (VDDHV-VREFP), et d'avoir ainsi une référence de tension propre. Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une tension de référence VREF est utilisée en entrée. Le transistor nFET drain étendu MN1 (5) sert à fournir le courant pour la résistance R1 (1). Ce circuit est ainsi constitué de : - Deux résistances (1) et (2). La résistance (2) est connectée à une de ses bornes à la masse. La résistance (1) est connectée à l'une de ses bornes à l'alimentation de haute tension (VDDHV) et à l'autre de ses bornes à la sortie du générateur de tension de référence (VREFP). - Une capacité (4) connectée en parallèle avec la résistance (1) qui filtre les pics transitoires de cette tension de référence différentielle. - Un amplificateur différentiel de tension (3), dont l'entrée positive est connectée à une tension de référence d'entrée (VREF), et dont l'entrée négative est connectée à la résistance (2), rendant le courant traversant la résistance (2) proportionnelle à cette tension de référence d'entrée. Cet amplificateur (3) est constitué uniquement de transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV). - Un transistor NMOS de type drain étendu (5) dont la grille est pilotée par la sortie de l'amplificateur différentiel de tension (3), dont la source est connectée à la résistance (2), et dont le drain est connectée à la résistance (1) et à la sortie du générateur de tension de référence (VREFP). La figure 2 (FIG. 2) est un schéma électrique d'un générateur de courant de référence. La résistance R2 (6) et l'amplificateur différentiel (38) génèrent un courant de référence de sortie IBIAS. Ce courant de référence IBIAS est utilisée par les autres circuits, afin d'éviter tout stress et claquage des composants de faible tension. Le transistor nFET drain étendu MN1 (37) sert à fournir le courant pour la résistance R2 (6). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une tension de référence VREF est utilisée en entrée. Le circuit est donc constitué de : - Une résistance (6) dont l'une des bornes est connectée à la masse. - Un amplificateur différentiel de tension (38), dont l'entrée positive est connectée à une tension de référence d'entrée (VREF), et dont l'entrée négative est connectée à la résistance (6), rendant le courant traversant la résistance (6) proportionnelle à cette tension de référence d'entrée. Cet amplificateur (38) est constitué uniquement de transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV). - Un transistor NMOS de type drain étendu (37) dont la grille est pilotée par la sortie de l'amplificateur différentiel de tension (38), dont la source est connectée à la résistance (6), et dont le drain délivre le 40 courant de sortie du générateur de courant de référence (18). -5- La figure 3 (FIG. 3) est un schéma électrique d'étage de puissance haute tension, qui défmit une architecture de type demi-pont (dit half-bridge). Le circuit dénommé « Driver PMOS » (7) fait référence à l'une quelconque des architectures qui constituent la présente invention, détaillées dans les figures 4 (FIG4), 5 (FIG5), 6 (FIG6), 7 (FIG7) et 8 (FIG8). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu), et sert aussi de niveau logique des 2 entrées digitales P et N. Le circuit dénommé "Driver NMOS" (8) est alimenté par l'alimentation de faible tension VDDLV, est constitué de transistors standard, et est réalisé par des architectures classiques qui ne font pas l'objet de cette invention. Le transistor pFET MP2 (9) et le transistor nFET MN2 (10) sont des transistors drain étendu, dont leur tension différentielle grille source est contrôlée respectivement par le circuit « Driver PMOS » (7) et le circuit « Driver NMOS » (8). Ce contrôle des deux sorties de ces circuits (7) et (8) (respectivement NETP1 et NETN1) est faite de manière à éviter tout stress et claquage des composants CMOS, en évitant de dépasser les tensions différentielles maximales autorisées entre leurs terminaux de grille et de source. Par example, étant donné que le circuit "Driver NMOS" (8) n'est alimenté que par la faible tension VDDLV, la tension différentielle maximale entre les terminaux de grille et de source du nFET MN2 (10) est égale à VDDLV, ce qui élimine tout risque de stress et de claquage de ce transistor. La tension de référence VREFP est délivrée par le générateur de tension de référence de la figure 1 (FIG1). La figure 4 (FIG. 4) est un schéma électrique de la première architecture inventée du driveur haute tension (7) de la 20 grille du pmos de puissance (9). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu), et sert aussi de niveau logique à l'entrée digitale IN. 25 Le rôle de ce circuit est de contrôler la tension de la grille du pFET de puissance (9), avec un niveau de tension approprié : le signal digital d'entrée IN de niveau VDDLV est transformé en signal de sortie OUT de niveau VDDHV (opération dit level shirting). Le contrôle de la tension de la grille du pFET de puissance (9) se fait aussi avec une impédance de sortie faible sur OUT, de manière à avoir des temps de montée et de descente appropriés sur ce signal de sortie OUT. 30 Cette structure inventée, permet d'atteindre ces performance, sans augmenter le courant de consommation du circuit, et en optimisant ainsi le circuit en termes de rendement de puissance (par exemple, le rendement de puissance d'un convertisseur de type dc-dc, ou d'un amplificateur audio de type class-d). Le circuit est constitué de deux parties : un pré-driveur et un étage de sortie. L'étage de sortie pilote la grille du transistor pmos (9), et est constitué de: 35 une résistance (12) qui est appareillée avec la résistance (6) du générateur de courant de référence (18), et crée à ses bornes une tension différentielle de référence, qui est aussi la tension différentielle maximale entre les terminaux grille et source du transistor pmos (9). une capacité (13) qui est connectée en parallèle avec la résistance (12), et filtre les surtensions dynamiques sur cette tension différentielle de référence. 40 un transistor nFET drain étendu (26) dont la grille est pilotée par la sortie de niveau bas (VL) du prédriveur, et dont la source est connectée à la masse. -6- un transistor pFET standard (24) dont la grille est pilotée par la sortie de niveau haut (VH) du pré-driveur, et dont la source est connectée à l'alimentation de haute tension (VDDHV). deux transistors pFET drain étendu (16) (33) dont les grilles sont connectés au même potentiel. L'un des transistors (16) a son drain connecté directement au générateur de courant de référence (18), et sa source connecté à la fois à la résistance (12) et à la capacité (13). L'autre transistor (33) a son drain connecté au drain du transistor nFET (26) et sa source connecté à la sortie (OUT) du driveur haute tension (7) et au drain du transistor pFET (24). Le pré-driver pilote l'étage de sortie, et est composé de: deux inverseurs (20) et (21) alimentés par l'alimentation de faible tension (VDDLV) et constitués de 10 transistors FET standard. deux transistors nFET (25) drain étendu dont les grilles sont connectés aux sorties des inverseurs (20) et (21) et dont les sources sont connectés à la masse. deux transistors pFET standard (22) dont la grille de l'un est connecté au drain de l'autre et dont les drains sont connectés aux drains des nFET (25). Ces transistors pFET (22) ont leurs sources connectées à 15 l'alimentation de haute tension (VDDHV). deux transistors pFET standard (23) qui sont montés en diode en parallèle avec les transistors pFET (22) et limitent la tension différentielle entre les terminaux grille et source des transistors pFET (22). L'inverseur (21) est connecté à la sortie de niveau bas (VL) du pré-driver. Le pFET (22) est connecté à la sortie de niveau haut (VH) du pré-driver. 20 Le circuit « IBIAS » (18) fait référence soit au générateur de courant de référence de la figure 2 (FIG2), soit à un générateur de courant de type PTAT (proportionnel à la température absolue). Un courant de type PTAT permettra, lorsque la température du circuit augmente, de compenser l'augmentation inhérente de la résistance on (rdson) drain-source du transistor pFET de puissance (9) en augmentant la tension différentielle entre ses bornes grille et source, et ainsi d'avoir ainsi une résistance on (rdson) drain-source du transistor pFET de puissance (9) constante en 25 température. Les circuits (20) et (21) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV, et constitués de transistors FET standard. Les FET MP3 (23), MP1 (22) et MP4 (24) sont des pFET standard. Les FET MP2 (16) (33) sont des pFET drain étendu. 30 Les FET MN1 (25) et MN2 (26) sont des nFET drain étendu. Le courant de référence délivré par le générateur de courant de référence (18) traverse la résistance R1 (12) pour créer aux bornes de cette résistance RI (12) une tension différentielle de référence. Cette tension peut ainsi être ajustée en fonction de la valeur maximale technologique de la tension différentielle entre les terminaux grille et source des transistors (par exemple 1.5V, 1.8V, 3.3V, 5V ou plus, dans des technologies standard). 35 La capacité Cl (13) est connectée en parallèle à la résistance RI (12) afm de d'éviter toute surtension dynamique sur cette tension différentielle de référence, et d'avoir ainsi une référence de tension propre. Les transistors MP1 (22) et MNI (25) et les deux inverseurs (20) et (21) constituent un circuit de type level-shifter qui transforment le signal digital d'entrée IN de niveau VDDLV en un signal de sortie niveau VDDHV sur la grille de MP4 (24). 40 Les transistors MP3 (23), montés en diode, limitent les tensions maximales entre les terminaux grille et source des transistors MP 1 (22) et MP4 (24), afm que ces composants ne subissent pas de stress et ne claquent pas. -7- Les transistors MP4 (24) et MN2 (26) constituent l'étage de sortie de ce driveur de pmos. Les transistors MP2 (16) (33) limitent la tension minimale de sortie OUT, de manière à ce que la tension différentielle entre les terminaux grille et source du transistor pmos de puissance (9) ne dépasse pas la valeur de la tension de référence différentielle aux bornes de la résistance de référence R1 (12), et que ce transistor pmos de puissance (9) ne subisse pas de stress et ne claquent pas. La figure 5 (FIG. 5) est un schéma électrique de la deuxième architecture inventée du driveur haute tension (7) de la grille du pmos de puissance (9). Cette architecture est une architecture améliorée de l'architecture 1 de la figure 4 (FIG4), qui diminue les courants de fuite du circuit dû au courant de fuite important des transistors drain étendu MN1 (25) et MN2 (26). Dans cette architecture, pour bloquer les courant de fuite des deux transistors drain étendu (25) (26), les transistors MN1 (25) et MN2 (26) sont remplacés par des transistors nFET standard (28) (29) connectés en sérié avec des transistors nFET drain étendu (27) (30). Les transistors (28) et (29) ont leurs grilles connectées à la sortie des inverseurs (20) et (21). Les transistors (27) et (30) ont leurs grilles connectées à la tension d'alimentation de faible tension (VDDLV). Les transistors (27) et (30) limitent la tension maximale entre les terminaux drain et source des transistors standard (28) et (29) afm qu'elle reste inférieure à la valeur de l'alimentation de faible tension (VDDLV), et qu'ainsi les transistors standard (28) et (29) ne subisse pas de stress et de claquent pas. La figure 6 (FIG. 6) est un schéma électrique de la troisième architecture inventée du driveur haute tension (7) de la grille du pmos de puissance (9). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu), et sert aussi de niveau logique à l'entrée digitale IN. Le rôle de ce circuit est de contrôler la tension de la grille du pFET de puissance (9), avec un niveau de tension approprié : le signal digital d'entrée IN de niveau VDDLV est transformé en signal de sortie OUT de niveau VDDHV (opération dit level shirting). Le contrôle de la tension de la grille du pFET de puissance (9) se fait aussi avec une impédance de sortie faible sur OUT, de manière à avoir des temps de montée et de descente appropriés sur ce signal de sortie OUT. Cette structure inventée, permet d'atteindre ces performance, sans augmenter le courant de consommation du circuit, et en optimisant ainsi le circuit en termes de rendement de puissance (par exemple, le rendement de puissance d'un convertisseur de type dc-dc, ou d'un amplificateur audio de type class-d). Le circuit est constitué de deux parties : un pré-driveur et un étage de sortie. L'étage de sortie pilote la grille du transistor pmos (9), et est constitué de: une résistance (12) qui est appareillée avec la résistance (6) du générateur de courant de référence (18), et crée à ses bornes une tension différentielle de référence, qui est aussi la tension différentielle maximale entre les terminaux grille et source du transistor pmos (9). une capacité (13) qui est connectée en parallèle avec la résistance (12), et filtre les surtensions dynamiques sur cette tension différentielle de référence. un transistor nFET drain étendu (26) dont la grille est pilotée par la sortie de niveau bas (VL) du prédriveur, et dont la source est connectée à la masse. -S- un transistor pFET standard (24) dont la grille est pilotée par la sortie de niveau haut (VH) du pré-driveur, et dont la source est connectée à l'alimentation de haute tension (VDDHV). deux transistors pFET drain étendu (16) (33) dont les grilles sont connectés au même potentiel. L'un des transistors (16) a son drain connecté directement au générateur de courant de référence (18), et sa source connecté à la fois à la résistance (12) et à la capacité (13). L'autre transistor (33) a son drain connecté au drain du transistor nFET (26) et sa source connecté à la sortie (OUT) du driveur haute tension (7) et au drain du transistor pFET (24). Le pré-driver pilote l'étage de sortie, et est composé de: deux inverseurs (20) et (21) alimentés par l'alimentation de faible tension (VDDLV) et constitués de transistors FET standard. deux transistors nFET (25) drain étendu dont les grilles sont connectés aux sorties des inverseurs (20) et (21) et dont les sources sont connectés à la masse. deux transistors pFET drain étendu (32) dont les grilles sont connectés à la tension de référence (VREFP) et dont les drains sont connectés aux drains des transistors nFET (25). deux transistors pFET standard (22) dont la grille de l'un est connecté au drain de l'autre et dont les drains sont connectés aux sources des transistors pFET (32). Ces transistors pFET (22) ont leurs sources connectées à l'alimentation de haute tension (VDDHV). deux transistors pFET standard (31) qui sont montés en diode entre les drains des pFET (22) et la tension de référence (VREFP), et qui limitent la tension différentielle entre les terminaux grille et source des transistors pFET (22). L'inverseur (21) est connecté à la sortie de niveau bas (VL) du pré-driver. Le pFET (22) est connecté à la sortie de niveau haut (VH) du pré-driver. Le circuit « IBIAS » (18) fait référence soit au générateur de courant de référence de la figure 2 (FIG2), soit à un générateur de courant de type PTAT (proportionnel à la température absolue). Un courant de type PTAT permettra, lorsque la température du circuit augmente, de compenser l'augmentation inhérente de la résistance on (rdson) drain-source du transistor pFET de puissance (9) en augmentant la tension différentielle entre ses bornes grille et source, et ainsi d'avoir ainsi une résistance on (rdson) drain-source du transistor pFET de puissance (9) constante en température. Les circuits (20) et (21) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV, et constitués de transistors FET standard. Les FET MP3 (31), MP1 (22) et MP4 (24) sont des pFET standard. Les FET MP2 (16) (33) et MP4 (32) sont des pFET drain étendu. Les FET MN1 (25) et MN2 (26) sont des nFET drain étendu. Le courant de référence délivré par le générateur de courant de référence (18) traverse la résistance R1 (12) pour créer aux bornes de cette résistance R1 (12) une tension différentielle de référence. Cette tension peut ainsi être ajustée en fonction de la valeur maximale technologique de la tension différentielle entre les terminaux grille et source des transistors (par exemple 1.5V, 1.8V, 3.3V, 5V ou plus, dans des technologies standard). La capacité Cl (13) est connectée en parallèle à la résistance R1 (12) afm de d'éviter toute surtension dynamique sur cette tension différentielle de référence, et d'avoir ainsi une référence de tension propre. -9- Les transistors MP1 (22) et MN1 (25) et les deux inverseurs (20) et (21) constituent un circuit de type level-shifter qui transforment le signal digital d'entrée IN de niveau VDDLV en un signal de sortie niveau VDDHV sur la grille de MP4 (24). Les transistors MP3 (31) montés en diode et les transistors MP4 (32) limitent les tensions maximales entre les terminaux grille et source des transistors MP1 (22) et MP4 (24), afin que ces composants ne subissent pas de stress et ne claquent pas. Les transistors MP4 (24) et MN2 (26) constituent l'étage de sortie de ce driveur de pmos. Les transistors MP2 (16) (33) limitent la tension minimale de sortie OUT, de manière à ce que la tension différentielle entre les terminaux grille et source du transistor pmos de puissance (9) ne dépasse pas la valeur de la tension de référence différentielle aux bornes de la résistance de référence RI (12), et que ce transistor pmos de puissance (9) ne subisse pas de stress et ne claque pas. La figure 7 (FIG. 7) est un schéma électrique de la quatrième architecture inventée du driveur haute tension (7) de la grille du pmos de puissance (9). Cette architecture est une architecture améliorée de l'architecture 3 de la figure 6 (FIG6), qui diminue les courants de fuite du circuit dû au courant de fuite important des transistors drain étendu MN1 (25) et MN2 (26). Dans cette architecture, pour bloquer les courant de fuite des deux transistors drain étendu (25) (26), les transistors MN1 (25) et MN2 (26) sont remplacés par des transistors nFET standard (28) (29) connectés en sérié avec des transistors nFET drain étendu (27) (30). Les transistors (28) et (29) ont leurs grilles connectées à la sortie des inverseurs (20) et (21). Les transistors (27) et (30) ont leurs grilles connectées à la tension d'alimentation de faible tension (VDDLV). Les transistors (27) et (30) limitent la tension maximale entre les terminaux drain et source des transistors standard (28) et (29) afm qu'elle reste inférieure à la valeur de l'alimentation de faible tension (VDDLV), et qu'ainsi les transistors standard (28) et (29) ne subissent pas de stress et de claquent pas. La figure 8 (FIG. 8) est un schéma électrique de la cinquième architecture inventée du driveur haute tension (7) de la grille du pmos de puissance (9). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu), et sert aussi de niveau logique à l'entrée digitale IN. Le rôle de ce circuit est de contrôler la tension de la grille du pFET de puissance (9), avec un niveau de tension approprié : le signal digital d'entrée IN de niveau VDDLV est transformé en signal de sortie OUT de niveau VDDHV (opération dit level shifting). Le contrôle de la tension de la grille du pFET de puissance (9) se fait aussi avec une impédance de sortie faible sur OUT, de manière à avoir des temps de montée et de descente appropriés sur ce signal de sortie OUT. La particularité de cette architecture de pouvoir contrôler le temps de montée et de descente de la sortie OUT par la valeur du courant de référence (18). Ceci permet entre autres de résoudre des problèmes d'EMI (Interférence Electro-magnétique) des circuits commutés tels que les amplificateurs audio de type classe D, et les convertisseurs dc-dc. Cette structure inventée, permet d'atteindre ces performance, sans augmenter le courant de consommation du circuit, et en optimisant ainsi le circuit en termes de rendement de puissance (par exemple, le rendement de puissance d'un convertisseur de type dc-dc, ou d'un amplificateur audio de type class-d). - 10 - Le circuit est constitué de deux parties : un pré-driveur et un étage de sortie. L'étage de sortie pilote la grille du transistor pmos (9), et est constitué de: une résistance (12) qui est appareillée avec la résistance (6) du générateur de courant de référence (18), et crée à ses bornes une tension différentielle de référence, qui est aussi la tension différentielle maximale 5 entre les terminaux grille et source du transistor pmos (9). une capacité (13) qui est connectée en parallèle avec la résistance (12), et filtre les surtensions dynamiques sur cette tension différentielle de référence. un transistor nFET drain étendu (15) dont la grille est pilotée par la sortie de niveau bas (VL) du prédriveur, et dont la source est connectée à la masse. 10 un transistor pFET standard (11) dont la grille est pilotée par la sortie de niveau haut (VH) du pré-driveur, et dont la source est connectée à l'alimentation de haute tension (VDDHV). deux transistors pFET drain étendu (16) (33) dont les grilles sont connectés au même potentiel. L'un des transistors (16) a son drain connecté à la sortie de deux miroirs de courants (17) (35) (36) et (14) (34) connectés en série qui recopient le courant du générateur de courant de référence (18), et sa source connecté 15 à la fois à la résistance (12) et à la capacité (13). L'autre transistor (33) a son drain connecté au drain du transistor nFET (15) et sa source connecté à la sortie (OUT) du driveur haute tension (7) et au drain du transistor pFET (11). Le pré-driver pilote l'étage de sortie, et est composé de : deux inverseurs (20) et (21) alimentés par l'alimentation de faible tension (VDDLV) et constitués de 20 transistors FET standard. deux transistors nFET drain étendu (15) et (17) qui sont connectés en série à la masse. Le transistor nFET (15) est connecté à la sortie de l'inverseur (20). Les transistors nFET (17) (35) (36) constitue un miroir de courant nmos qui est connecté à un miroir de courant pmos (14) (34) dont l'entrée est le courant de référence (18). 25 un transistor pFET standard (11) qui est connecté en diode et constitue l'entrée d'un miroir de courant (11) dont le drain est connecté au drain du transistor nFET (15). L'inverseur (21) est connecté à la sortie de niveau bas (VL) du pré-driver. Le pFET (11) est connecté à la sortie de niveau haut (VH) du pré-driver (FIG8). Le circuit « IBIAS » (18) fait référence soit au générateur de courant de référence de la figure 2 (FIG2), soit à un 30 générateur de courant de type PTAT (proportionnel à la température absolue). Un courant de type PTAT permettra, lorsque la température du circuit augmente, de compenser l'augmentation inhérente de la résistance on (rdson) drain-source du transistor pFET de puissance (9) en augmentant la tension différentielle entre ses bornes grille et source, et ainsi d'avoir ainsi une résistance on (rdson) drain-source du transistor pFET de puissance (9) constante en température. 35 Les circuits (20) et (21) sont deux inverseurs digitaux alimentés par la faible tension d'alimentation VDDLV, et constitués de transistors FET standard. Les FET MP1 (11) et MP2 (16) (33) sont des pFET standard. Les FET MP3 (14) (34) sont des pFET drain étendu. Les FET MN1 (17) (35) (36) et MN2 (15) sont des nFET drain étendu. 40 Le courant de référence délivré par le générateur de courant de référence (18) est recopié dans le miroir de courant constitué par les transistors MP3 (14) (34), puis dans le miroir de courant constitué par les transistors MN1 (17) (35) - 11 - (36), pour traverser la résistance R1 (12) et créer aux bornes de cette résistance RI (12) une tension différentielle de référence. Cette tension peut ainsi être ajustée en fonction de la valeur maximale technologique de la tension différentielle entre les terminaux grille et source des transistors (par exemple 1.5V, 1.8V, 3.3V, 5V ou plus, dans des technologies standard). La capacité Cl (13) est connectée en parallèle à la résistance RI (12) afm de d'éviter toute surtension dynamique sur cette tension différentielle de référence, et d'avoir ainsi une référence de tension propre. Les transistors MP1 (Il) et MN2 (15) et les deux inverseurs (20) et (21) constituent un circuit de type level-shifter qui transforment le signal digital d'entrée IN de niveau VDDLV en un signal de sortie OUT de niveau VDDHV. Le courant de MN2 (15) est défini par le courant du miroir de courant MN1 (17) (35) (36) et est donc limité par la valeur du courant de référence (18), ce qui permet de contrôler le temps de montée et de descente de la sortie OUT par la valeur du courant de référence (18). Les transistors MP2 (16) (33) limitent la tension minimale de sortie OUT, de manière à ce que la tension différentielle entre les terminaux grille et source du transistor pmos de puissance (9) ne dépasse pas la valeur de la tension de référence différentielle aux bornes de la résistance de référence R1 (12), et que ce transistor pmos de puissance (9) ne subisse pas de stress et ne claque pas. La figure 9 (FIG. 9) est un schéma électrique d'un étage de sortie d'amplificateur linéaire haute tension qui permet de piloter en continu la tension de la grille du pmos de puissance (9). Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. L'alimentation de faible tension VDDLV est utilisable directement pour les transistors standard (c'est-à-dire d'oxyde mince de grille, et non drain étendu), et sert aussi de niveau logique à l'entrée digitale IN. Le circuit « IBIAS » (18) fait référence soit au générateur de courant de référence de la figure 2 (FIG2), soit à un générateur de courant de type PTAT (proportionnel à la température absolue). Un courant de type PTAT permettra, lorsque la température du circuit augmente, de compenser l'augmentation inhérente de la résistance on (rdson) drain-source du transistor pFET de puissance (9) en augmentant la tension différentielle entre ses bornes grille et source, et ainsi d'avoir ainsi une résistance on (rdson) drain-source du transistor pFET de puissance (9) constante en température. Le circuit (19) est un amplificateur différentiel de tension de l'entrée différentielle (INP-INM), qui pilote les grilles des transistors drain étendu MN2 (15) avec des phases opposées. Les FET MP1 (11) sont des pFET standard. Les FET MP3 (14) (34) et MP2 (16) (33) sont des pFET drain étendu. Les FET MN1 (17) (35) (36) et MN2 (15) sont des nFET drain étendu. Le courant de référence délivré par le générateur de courant de référence (18) est recopié dans le miroir de courant constitué par les transistors MP3 (14) (34), puis dans le miroir de courant constitué par les transistors MN1 (17) (35) (36), pour traverser la résistance RI (12) et créer aux bornes de cette résistance R1 (12) une tension différentielle de référence. Cette tension peut ainsi être ajustée en fonction de la valeur maximale technologique de la tension différentielle entre les terminaux grille et source des transistors (par exemple 1.5V, 1.8V, 3.3V, 5V ou plus, dans des technologies standard). La capacité Cl (13) est connectée en parallèle à la résistance R1 (12) afin de d'éviter toute surtension dynamique sur cette tension différentielle de référence, et d'avoir ainsi une référence de tension propre. 2959370 - 12 - Les transistors MP2 (16) (33) limitent la tension minimale de sortie OUT, de manière à ce que la tension différentielle entre les terminaux grille et source du transistor pmos de puissance (9) ne dépasse pas la valeur de la tension de référence différentielle aux bornes de la résistance de référence Rl (12), et que ce transistor pmos de puissance (9) ne subisse pas de stress et ne claque pas. 5 DESCRIPTION DETAILLEE DE L'INVENTION Ces circuits sont destinés à des applications à haute tension, dans des technologies CMOS peu coûteuses, à unique 10 ou nombre réduit d'oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Ceux qui ont de la compétence dans ce domaine à l'état de l'art se rendront compte que la description détaillée qui suit de la présente invention est d'illustration seulement et n'est pas limitative de quelque façon. D'autres modes de réalisation de la présente invention se suggéreront aisément à de telles personnes bénéficiant des avantages de cette invention. Les références détaillent des réalisations de la présente invention, comme illustré dans les schémas joints. 15 Le cas échéant, les mêmes indicateurs de référence seront employés dans tous les schémas et dans la description détaillée qui suit, pour se rapporter à la même chose ou aux pièces semblables. Dans un intérêt de clarté, tous les dispositifs courants des réalisations décrites ci-dessus ne sont pas montrés et décrits. Bien entendu, dans le développement de telles implémentations, de nombreuses décisions spécifiques devront être prise selon l'application et les contraintes liées au marché, étant donné que ces buts spécifiques varieront d'une 20 exécution à l'autre et d'un réalisateur à l'autre. D'ailleurs, un tel effort de développement pourrait être complexe et long, mais néanmoins serait une entreprise courante de ceux qui ont de la compétence dans ce domaine à l'état de l'art. En se tournant maintenant vers les figures : 25 • La figure 1 (FIG. 1) est un schéma électrique d'un générateur de tension de référence. Les 2 résistances Rl (1) et R2 (2) et l'amplificateur différentiel (3) génèrent une tension différentielle de référence entre les deux terminaux VDDHV et VREFP (VDDHV-VREFP). Cette tension différentielle de référence (VDDHV-VREFP) est utilisée par les autres circuits, afm d'éviter tout stresse et claquage des composants de faible tension. Une capacité Cl (4) est utilisée comme filtre passe-bas de cette tension différentielle de référence (VDDHV-VREFP), afm d'éviter toute 30 surtension dynamique sur cette tension différentielle de référence (VDDHV-VREFP), d'avoir ainsi une référence de tension propre. Ce circuit comporte deux alimentation : VDDLV est une alimentation de faible tension, et VDDHV est une alimentation de haute tension. Une référence VREF est utilisée en entrée. Le transistor nFET drain étendu MN1 (5) sert à fournir le courant pour la résistance Rl (1). La tension différentielle de reference ainsi définie peut être calculée selon l'équation suivante : 35 VDDHV - VREFP = VREF * (Rl/R2) Cette tension peut ainsi être ajustée en fonction de la valeur maximale technologique de la tension différentielle entre les terminaux grille et source des transistors (par exemple 1.5V, 1.8V, 3.3V, 5V ou plus, dans des technologies standard). Il faut donc ainsi respecter l'équation suivante : 40 VREF * (Rl/R2) REVENDICATIONS1. Driveur haute tension (7) de pmos (9), caractérisé en ce qu'il est implémenté dans une technologie CMOS à oxyde fm et avec l'option drain étendu, qu'il peut être alimenté par une tension supérieure à la tension maximale que peut 5 supporter la grille dudit transistor pmos (9), et en ce qu'il comporte : - Des transistors MOS à oxyde mince de grille, sans option drain étendu et à faible tension de claquage, lesdits transistors étant dits de type standard. - Des transistors MOS à oxyde mince de grille, avec option drain étendu de type DMOS, DEMOS, LDMOS, lesdits transistors étant dits de type drain-étendu. 10 - Un étage de sortie (24) (1l) (12) (13) (16) (33) (26) (15). - Un générateur de courant de référence (18) connecté au dit l'étage de sortie. - Un pré-driver avec level-shifter qui pilote les grilles des transistors (24) (11) et (26) (15) dudit l'étage de sortie. - Un générateur de tension de référence (VREFP) connecté au dit pré-driver. 15 2. Driveur haute tension (7) de pmos (9), selon la revendication 1, caractérisé en que ledit étage de sortie pilote la grille du transistor pmos (9), et est constitué (FIG4) (FIG5) (FIG6) (FIG7) (FIG8): - D'une résistance (12) qui est appareillée avec la résistance (6) du générateur de courant de référence (18), et crée à ses bornes une tension différentielle de référence, qui est aussi la tension différentielle maximale entre les terminaux grille et source du transistor pmos (9). 20 - D'une capacité (13) qui est connectée en parallèle avec la résistance (12), et filtre les surtensions dynamiques sur cette tension différentielle de référence. - D'un transistor nFET drain étendu (26) (15) dont la grille est pilotée par la sortie de niveau bas (VL) du prédriveur, et dont la source est connectée à la masse. - D'un transistor pFET standard (24) (11) dont la grille est pilotée par la sortie de niveau haut (VH) du pré-driveur, 25 et dont la source est connectée à l'alimentation de haute tension (VDDHV). - De deux transistors pFET drain étendu (16) (33) dont les grilles sont connectés au même potentiel, dont l'un des transistors (16) a son drain connecté soit directement au générateur de courant de référence (18) soit à la sortie de deux miroirs de courants (17) (35) (36) et (14) (34) connectés en série qui recopient le courant du générateur de courant de référence (18), et sa source connecté à la fois à la résistance (12) et à la capacité (13), et dont l'autre des 30 transistors (33) a son drain connecté au drain du transistor nFET (26) (15) et sa source connecté à la sortie (OUT) du driveur haute tension (7) et au drain du transistor pFET (24) (Il). 3. Driveur haute tension (7) de pmos (9), selon l'une quelconque des revendications précédentes, caractérisé en que ledit générateur de courant de référence (18), délivre un courant proportionnel à une tension de référence d'entrée 35 (VREF), et est constitué (FIG2): - D'une résistance (6) dont l'une des bornes est connectée à la masse. - D'un amplificateur différentiel de tension (38), dont l'entrée positive est connectée à une tension de référence d'entrée (VREF), et dont l'entrée négative est connectée à la résistance (6), rendant le courant traversant la résistance (6) proportionnelle à cette tension de référence d'entrée, ledit amplificateur (38) est constitué uniquement de 40 transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV).-15- - D'un transistor NMOS de type drain étendu (37) dont la grille est pilotée par la sortie de l'amplificateur différentiel de tension (38), dont la source est connectée à la résistance (6), et dont le drain délivre le courant de sortie du générateur de courant de référence (18). 4. Driveur haute tension (7) de pmos (9), selon l'une quelconque des revendications précédentes, caractérisé en que ledit pré-driver avec level-shifter qui comprend une sortie de niveau bas (VL) et une sortie de niveau haut (VH) qui pilotent l'étage de sortie, et est constitué : - soit (FIG4) (FIG5) de deux inverseurs (20) et (21) alimentés par l'alimentation de faible tension (VDDLV) et constitué uniquement de transistors de type standard, de deux transistors nFET (25) drain étendu dont les grilles sont connectés aux sorties des inverseurs (20) et (21) et dont les sources sont connectés à la masse, de deux transistors pFET standard (22) dont la grille de l'un est connecté au drain de l'autre et dont les drains sont connectés aux drains des nFET (25), lesdits transistors pFET (22) ont leurs sources connectés à l'alimentation de haute tension (VDDHV), et de deux transistors pFET standard (23) qui sont montés en diode en parallèle avec les transistors pFET (22) et limitent la tension différentielle entre les terminaux grille et source des transistors pFET (22), ledit inverseur (21) est connecté à la sortie de niveau bas (VL) du pré-driver, ledit pFET (22) est connecté à la sortie de niveau haut (VH) du pré-driver. - soit (FIG6) (FIG7) de deux inverseurs (20) et (21) alimentés par l'alimentation de faible tension (VDDLV) et constitué uniquement de transistors de type standard, de deux transistors nFET (25) drain étendu dont les grilles sont connectés aux sorties des inverseurs (20) et (21) et dont les sources sont connectés à la masse, de deux transistors pFET drain étendu (32) dont les grilles sont connectés à la tension de référence (VREFP) délivrée par le générateur de tension de référence et dont les drains sont connectés aux drains des transistors nFET (25), de deux transistors pFET standard (22) dont la grille de l'un est connecté au drain de l'autre et dont les drains sont connectés aux sources des transistors pFET (32), lesdits transistors pFET (22) ont leurs sources connectés à l'alimentation de haute tension (VDDHV), et de deux transistors pFET standard (31) qui sont montés en diode entre les drains des pFET (22) et la tension de référence (VREFP), lesdits transistors (31) limitent la tension différentielle entre les terminaux grille et source des transistors pFET (22), ledit inverseur (21) est connecté à la sortie de niveau bas (VL) du pré-driver, ledit pFET (22) est connecté à la sortie de niveau haut (VH) du pré-driver. - soit (FIG8) de deux inverseurs (20) et (21) alimentés par l'alimentation de faible tension (VDDLV) et constitué uniquement de transistors de type standard, de deux transistors nFET drain étendu (15) et (17) qui sont connectés en série à la masse, ledit transistor nFET (15) est connecté à la sortie de l'inverseur (20), lesdits transistors nFET (17) (35) (36) constituent un miroir de courant nmos qui est connecté à un miroir de courant pmos (14) (34) dont l'entrée est le courant de référence (18), et d'un transistor pFET standard (11) qui est connecté en diode et constitue l'entrée d'un miroir de courant (11) dont le drain est connecté au drain du transistor nFET (15), ledit inverseur (21) est connecté à la sortie de niveau bas (VL) du pré-driver, ledit pFET (11) est connecté à la sortie de niveau haut (VH) du pré-driver. 5. Driveur haute tension (7) de pmos (9), selon l'une quelconque des revendications précédentes, caractérisé en que lesdits transistors nFET drain étendu (25) (26) dudit pré-driver peuvent être remplacés (FIG5) (FIG7) par des transistors nFET standard (28) (29) connectés en sérié avec des transistors nFET drain étendu (27) (30), lesdits transistors (28) (29) ont leurs grilles connectées à la sortie des inverseurs (20) et (21), lesdits transistor (27) (30) ont leurs grilles connectées à la tension d'alimentation de faible tension (VDDLV), lesdits transistors (27) (30) limitent-16- la tension maximale entre les terminaux drain et source des transistors standard (28) (29) et coupent les courants de fuite des transistors drain étendu (25) (26) dudit pré-driver. 6. Driveur haute tension (7) de pmos (9), selon l'une quelconque des revendications précédentes, caractérisé en que ledit générateur de tension de référence (VREFP), délivre une tension différentielle relative à l'alimentation haute tension (VDDHV) et proportionnelle à une tension de référence d'entrée (VREF), et est constitué (FIG1): - De deux résistances (1) et (2), ladite résistance (2) est connectée à une de ses bornes à la masse, ladite résistance (1) est connectée à l'une de ses bornes à l'alimentation de haute tension (VDDHV) et à l'autre de ses bornes à la sortie du générateur de tension de référence (VREFP). - D'une capacité (4) connectée en parallèle avec la résistance (1) qui filtre les pics transitoires de cette tension de référence différentielle. - D'un amplificateur différentiel de tension (3), dont l'entrée positive est connectée à une tension de référence d'entrée (VREF), et dont l'entrée négative est connectée à la résistance (2), rendant le courant traversant la résistance (2) proportionnelle à cette tension de référence d'entrée, ledit amplificateur (3) est constitué uniquement de transistors de type standard, et est alimenté par une alimentation de faible tension (VDDLV). - D'un transistor NMOS de type drain étendu (5) dont la grille est pilotée par la sortie de l'amplificateur différentiel de tension (3), dont la source est connectée à la résistance (2), et dont le drain est connectée à la résistance (1) et à la sortie du générateur de tension de référence (VREFP).20