Brevet FR2948829A1 — publié le 20110204

PROCEDE ET DISPOSITIFS DE RE-QUANTIFICATION NUMERIQUE Domaine Technique La présente invention se rapporte de manière générale à la quantification de signaux numériques, et plus particulièrement à la réduction des composantes basses-fréquences indésirables introduites lors de cette opération. L'invention trouve des applications, en particulier, dans la réalisation de contrôleurs pour alimentations électriques numériques à découpage (� Switched-Mode Power Supply � en anglais) équipant par exemple des équipements munis de microprocesseurs, tels que les ordinateurs, les systèmes embarqués, etc.... Dans une telle application, le contrôleur est destiné à réguler la tension en sortie de l'alimentation électrique. Arrière-plan Technologique La figure 1 montre un diagramme schématique d'une alimentation électrique numérique 1 à découpage apte à délivrer en sortie un signal électrique de tension Vo. L'alimentation électrique 1 dispose d'un contrôleur 10 muni d'une première entrée pour recevoir la tension Vo et d'une deuxième éntrée pour recevoir une tension de consigne Vc, et d'une sortie pour délivrer un signal de contrôle Sc. Le contrôleur 10 comporte lui-même un convertisseur analogique/numérique 12, suivi d'un régulateur 14 mettant en oeuvre une loi de contrôle et d'un générateur de forme d'onde 16. L'alimentation électrique 1 comprend encore un générateur de tension 20 apte à produire le signal électrique de tension Vo en fonction du signal de contrôle Sc. Le générateur de tension 20 comporte classiquement un jeu d'interrupteurs commandés par le signal produit par le générateur de forme d'onde 16, et un filtre de type inductance-capacité, ou filtre LC. En fonctionnement, la tension Vo produite par le générateur de tension 20 est comparée à la tension de consigne Vc par le convertisseur analogique/numérique 12, qui quantifie par un mot numérique M la différence entre la tension Vo et la tension de consigne Vc. Le régulateur 14 détermine, à partir du mot numérique M et de la loi de contrôle, un signal de commande Scom afin de corriger la tension Vo de sorte que cette dernière tende vers la tension de consigne Vc. Le signal de commande Scom est alors reçu par le générateur de forme d'onde 16 qui modifie en conséquence le signal de contrôle Sc. Ce dernier agit à son tour sur la forme d'onde en sortie du générateur de tension 20 et donc in fine sur la tension Vo. Typiquement, le signal de commande Scom est un nombre caractérisant un rapport cyclique commandant un générateur de forme d'onde 16 de type modulateur numérique de largeur d'impulsion (� Digital Pulse-Width Modulator � en anglais). En pratique, la précision de l'asservissement de la tension Vo à la tension de consigne Vo est sensible à la résolution à laquelle le convertisseur analogique/numérique 12 et surtout le générateur de forme d'onde 16 sont susceptibles de travailler, cette dernière pouvant typiquement atteindre les 11 bits à une fréquence de 10 MHz. Or, pour des raisons technologiques et économiques, l'emploi d'un générateur de forme d'onde 16 travaillant à des résolutions aussi élevées n'est pas toujours envisageable. Pour répondre à ce problème, on peut penser à re-quantifier la séquence de mot numériques M produite par le convertisseur analogique/numérique 12, en diminuant la résolution en restreignant le nombre de bits utilisés pour chaque mot numérique M. Différents algorithmes permettent d'effectuer efficacement cette quantification, en particulier le procédé connu sous le terme anglo-saxon de � dither � dont une implémentation est décrite dans le document intitulé � Digital Pulse-Width Modulation Control in Power Electronic Circuits: Theory and Applications � - Angel Vladimirov Peterchev, Seth R. Sanders - Electrical Engineering and Computer Sciences - University of California at Berkeley - Technical Report No. UCB/EECS-2006-22 - http://www.eecs.berkeley.edu/Pubs/TechRpts/2006/EECS-2006-22.html - March 13, 2006. Un tel procédé repose sur le principe de répartition temporelle sur une période prédéterminée de corrections d'erreur de quantification par l'ajout périodique de bits de poids faible au signal afin que la moyenne de ce dernier se rapproche de la valeur moyenne sur ladite période du signal avant la quantification. Le filtre LC de l'alimentation électrique numérique 1 à 2 découpage opère alors l'opération de moyennage des corrections d'erreur de quantification dans le temps. En outre, plus la période temporelle considérée est importante, plus l'amélioration de la résolution de l'opération de quantification est sensible. En contrepartie de ce gain, la production périodique de corrections d'erreurs est susceptible d'introduire des variations, appelée ondulations, dans le signal quantifié. Ces ondulations ont une fréquence suffisamment basse pour que le filtre LC de l'alimentation électrique numérique 1 ne soit pas en mesure d'opérer un moyennage efficace. Les ondulations produites par les procédés de � dither � de l'art antérieur sont en outre susceptibles de se combiner aux autres défauts de l'alimentation électrique numérique 1, en particulier aux ondulations introduites par les défauts de commandes du jeu d'interrupteurs de l'alimentation. In fine, ces ondulations de � dither � sont néfastes à la précision globale du signal en sortie de l'alimentation électrique numérique 1. Résumé de l'Invention Il existe donc un besoin pour améliorer la situation. Un premier aspect de la présente invention propose un dispositif de re- quantification comprenant une entrée pour recevoir, dans une première période temporelle, un premier mot codé sur un premier nombre entier de bits ; des moyens pour re-quantifier, avec un pas de quantification donné, le premier mot en un deuxième mot sur un deuxième nombre entier de bits strictement inférieur au premier nombre entier ; des moyens pour déterminer un troisième nombre égal à la valeur d'un quatrième nombre de bits de poids faible du premier mot, le quatrième nombre étant égale à la différence entre le premier nombre entier et le deuxième nombre entier ; une sortie pour émettre, au cours d'un quatrième nombre de périodes suivant la première période temporelle, une séquence de troisièmes mots chacun égal au deuxième mot pour la période temporelle en cours, la séquence comprenant un premier groupe comprenant un 3 nombre de troisièmes mots égal au troisième nombre et un deuxième groupe de troisièmes mots distinct du premier groupe ; des moyens de correction configurés pour : o ajouter, avant leur émission, un bit de poids faible aux troisièmes mots du premier groupe ; o ajouter ou soustraire des bits de poids faible, avant leur émission, aux troisièmes mots du deuxième groupe, de sorte que la somme des bits de poids faible ajoutés et soustraits aux troisièmes mots du deuxième groupe soit nulle. Les moyens de corrections ainsi configurés permettent d'obtenir un signal en sortie dont la valeur moyenne sur les périodes considérées est égale à la valeur du premier mot. Ils permettent donc de compenser sensiblement l'erreur de quantification. En outre, les moyens de corrections sont conçus pour introduire des sur-corrections en ajoutant des bits de poids faible et des sous-corrections en soustrayant des bits de poids faible dont l'effet cumulé est en moyenne nulle sur les périodes considérées. Cependant, ces sur-corrections et ces sous-corrections permettent d'augmenter le nombre de transitions entre les chiffres 0 et 1 du signal en sortie. Il résulte donc de l'introduction de ces sur-corrections et de ces sous-corrections une réduction forte des harmoniques basses fréquences du signal en sortie. Dans le cas d'une alimentation électrique numérique à découpage, le filtrage LC est plus efficace et l'amplitude des ondulations se trouve fortement réduite. Dans un mode de réalisation, les moyens de correction comprennent : • un compteur pour associer un numéro d'ordre à la période temporelle en cours ; • une première table, reliée au compteur et comportant une entrée pour recevoir le troisième nombre, stockant un premier motif binaire pour chaque valeur possible du troisième nombre, ladite première table étant apte à délivrer un premier bit correspond au bit dont la position dans le premier motif binaire correspondant au troisième nombre reçu est égale au numéro d'ordre ; 4 • une deuxième table, reliée au compteur et comportant une entrée pour recevoir le troisième nombre, stockant un deuxième motif binaire pour chaque valeur possible du troisième nombre, ladite deuxième table étant apte à délivrer un deuxième bit correspond au bit dont la position dans le deuxième motif binaire correspondant au troisième nombre reçu est égale au numéro d'ordre ; • un additionneur, coopérant avec la première et la deuxième tables ainsi qu'avec les moyens pour re-quantifier, apte à délivrer le troisième mot en : o additionnant au premier mot un bit de poids faible, si le premier bit extrait de la première table de données est égal à 1; o soustrayant au premier mot un bit de poids faible si le deuxième bit extrait de la deuxième table de données est égal à1. Par construction, la deuxième table comporte un nombre important de chiffres 0. Il résulte de cette caractéristique que sa mise en oeuvre matérielle nécessite peu de ressources et peut donc être réalisée efficacement. Un deuxième aspect de la présente invention propose un procédé de re- quantification comportant les étapes suivantes : /a/ on reçoit, au cours d'une première période temporelle, un premier mot codé sur un premier nombre entier de bits ; /b/ on re-quantifie, avec un pas de quantification donné, le premier mot en un deuxième mot sur un deuxième nombre entier de bits strictement inférieur au premier nombre entier; /c/ on calcule un troisième nombre égal à la valeur d'un quatrième nombre de bits de poids faible du premier mot, le quatrième nombre étant égale à la différence entre le premier nombre entier et le deuxième nombre entier; /d/ on émet, pendant un quatrième nombre de périodes temporelles suivant la première période temporelle, une séquence de troisième mots comprenant un premier groupe comprenant un nombre égal de troisième mots au troisième nombre et un deuxième groupe de troisième mots 5 distinct du premier groupe, les troisièmes mots du premier groupe étant chacun égal au deuxième mot auquel on a ajouté un bit de poids faible, les troisièmes mots du deuxième groupe étant chacun égal au deuxième mot pour la période temporelle en cours, un bit de poids faible étant soustrait ou ajouté à un sous-ensemble de troisièmes mots du deuxième groupe de sorte qu'autant de bits de poids faible soit ajoutés que soustraits. Dans mode de réalisation du procédé du deuxième aspect de l'invention, au cours de l'étape /d/, • on associe un numéro d'ordre à la période temporelle en cours ; • on extrait un premier bit correspond au bit dont la position, dans un premier motif binaire correspondant au troisième nombre reçu, est égale au numéro d'ordre ; • on extrait un deuxième bit correspond au bit dont la position dans un deuxième motif binaire correspondant au troisième nombre reçu, est égale au numéro d'ordre ; • on calcule le troisième mot en : o additionnant au premier mot un bit de poids faible, si le premier bit est égal à 1 ; o soustrayant au premier mot un bit de poids faible si le deuxième bit est égal à 1. Les premier et deuxième motifs binaires, pour une valeur du troisième nombre donnée, peuvent notamment être obtenus en : • déterminant un motif de base construit en incluant un nombre de chiffre 1 dans ledit motif égal à la valeur du troisième nombre ; • répartissant uniformément les chiffres 0 et 1 du motif de base pour obtenir un nouveau motif intermédiaire ; • construisant un motif combiné en remplaçant tous les chiffres 1 desdits motifs intermédiaires par un chiffre 1 suivi du sous-motif chiffre -1 puis chiffre 1, le sous-motif étant répété le plus grand nombre de fois en conservant le nombre de chiffre 0 majoritaire dans le motif combiné ; 6 • en remplaçant, dans le motif combiné, les chiffres -1 par le chiffre 0 pour obtenir le premier motif binaire ; • en remplaçant, dans le motif combiné, les chiffres -1 par le chiffre 1 et les chiffres 1 par le chiffre 0 pour obtenir le deuxième motif binaire. Pour une valeur du troisième nombre donnée strictement supérieure à deux puissance le quatrième nombre moins un, le premier motif correspondant à ladite valeur du troisième nombre peut par exemple être calculé de sorte à être égal au deuxième motif correspondant à la valeur de la différence entre deux puissance le quatrième nombre moins un et la valeur du troisième nombre. De même, le deuxième motif correspondant à ladite valeur du troisième nombre peut alors être choisi de sorte à être égal au premier motif correspondant à la valeur de la différence entre deux puissance le quatrième nombre moins un et la valeur du troisième nombre. Dans ce cas, un bit de poids faible est ajouté au troisième mot avant toute autre addition ou soustraction. Un troisième aspect de la présente invention propose une alimentation électrique numérique à découpage apte à délivrer en sortie un signal électrique de tension. Elle comporte : • un contrôleur muni d'une entrée pour recevoir la tension et une tension de consigne, et d'une sortie pour délivrer un signal de contrôle, le contrôleur comportant en outre un convertisseur analogique/numérique, un régulateur mettant en oeuvre une loi de contrôle et un générateur de forme d'onde ; • un générateur de tension apte à produire le signal électrique de tension en fonction du signal de contrôle. L'alimentation comporte un dispositif de re-quantification selon le premier aspect de l'invention, dont l'entrée est connectée à une sortie du régulateur et dont la sortie est reliée à l'entrée du générateur de forme d'onde. Un quatrième aspect de l'invention propose un programme d'ordinateur comportant des instructions pour la mise en oeuvre du procédé selon le deuxième aspect de l'invention lorsque ce programme est exécuté par un processeur. 7 Un cinquième aspect de l'invention propose un équipement électronique comprenant un dispositif selon le premier aspect de l'invention. Brève Description des Dessins D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels : - la Figure 1, déjà analysée, est un diagramme schématique d'une alimentation électrique numérique à découpage ; - la Figure 2 est un schéma de principe d'un circuit de requantification incorporant le dither selon le principe utilisé par des modes de réalisation de la présente invention ; et, - La Figure 3 est un synoptique d'un exemple de procédé selon l'invention de re-quantification d'un mot numérique M codé sur un nombre lM de bits en un mot numérique x' codés sur un nombre lx de bits, avec lx Il comprend également une sortie 52 délivrant une séquence de sortie SEQout subdivisée en périodes temporelles T comportant des mots numériques x' codés chacun sur un nombre entier lx de bits strictement inférieur à IM. Le circuit de re-quantification permet donc de re-quantifier des mots numériques M codés sur un nombre donné de bits en mots numériques x' codés sur un nombre inférieur de bits. 8 La séquence d'entrée SEQ;n est typiquement fournie par le régulateur 10 de l'alimentation électrique numérique 1 ou alternativement par le signal numérique de sortie du convertisseur Analogique/Numérique 12. La séquence de sortie SEQout peut avantageusement être dirigée en entrée du générateur de forme d'onde 16. Dans la présente description, et sauf indication contraire particulière, le bit de poids faible, couramment désigné par l'acronyme anglo-saxon LSB pour � Least Signifiant Bit �, correspond, pour un nombre binaire, au bit ayant dans la moindre valeur, typiquement dans la représentation habituelle le bit le plus à droite. Le circuit de re-quantification comporte un premier bloc de troncature 54 relié à l'entrée 50 pour extraire de chaque mot M de la séquence d'entrée SEQ;n les lx bits de poids forts et former ainsi le mot x codé sur lx bits. Le premier bloc de troncature 54 permet donc de re-quantifier, avec un pas de quantification n donné, le mot M sur le nombre entier lx de bits strictement inférieur au nombre entier lM. De même, le circuit de quantification comporte un deuxième bloc de troncature 56 relié à l'entrée 50 permettant de calculer l'erreur de requantification introduite par le premier bloc de troncature 54. Le deuxième bloc de troncature 56 est apte à produire une valeur y entière égale à la valeur du nombre ly = lm-lx de bits de poids faible du mot M. Par exemple, si ly=3, la valeur y correspond à la valeur des 3 derniers bits de poids faible du mot M. Le circuit de quantification comporte un compteur 59 pour associer un numéro d'ordre i compris entre 0 à 21Y -1 à la période temporelle T en cours pour la séquence d'entrée SEQ;n. Par exemple, pour ly=3, le compteur 59 permet d'associer séquentiellement un numéro d'ordre compris entre 0 et 7 à chaque période temporelle T de la séquence d'entrée SEQ;n.. Le compteur 59 calcule donc le modulo 21Y de la position de la période temporelle T actuelle dans la séquence d'entrée SEQ;n. Le compteur 59 délivre sur une sortie le numéro d'ordre i de la période temporelle T en cours. Le circuit de quantification comporte deux tables de données 58 reliées au compteur 59. Chacune est construite de sorte à permettre la mémorisation d'une séquence binaire d formée de 21Y bits, appelée motif, pour chaque valeur 9 possible de y. Chaque table de données 58 est connectée au deuxième bloc de troncature 56 de manière à recevoir en entrée la valeur y. En sortie, pour en fonction de la valeur de y, la première table de données 58a délivre un bit b, correspond au bit dont la position dans le motif d, correspondant à la valeur y est égal au numéro d'ordre i du compteur 59. De même, la deuxième table de données 58b délivre un bit b2 correspond au bit dont la position dans le motif d2 correspondant à la valeur y est égal au numéro d'ordre i du compteur 59. Le circuit de quantification comprend en outre un additionneur 60 comprenant une première entrée 62 reliée à la sortie du premier bloc de troncature 54, une deuxième entrée 64 reliée à la sortie de la première table de données 58a et une troisième entrée 66 reliée à la sortie de la deuxième table de données 58b. L'additionneur 60 est par exemple un additionneur de type saturant, permettant ainsi d'éviter les dépassements de capacité, désignés par les termes � Overflow � ou � Underflow � en anglais. La sortie de l'additionneur 60 est connectée à la sortie 52 du circuit de quantification sur laquelle il délivre le mot x' obtenu en : • additionnant au mot x un bit de poids faible, si le bit b, extrait de la première table de données 58a est égal à 1 ; on parle alors de correction additive ; • soustrayant au mot x un bit de poids faible si le bit b2 extrait de la deuxième table de données 58b est égal à 1 ; on parle alors de correction soustractive. Les motifs d, et d2 sont choisis de sorte que, en sortie de l'additionneur 60, et en considérant les 21' périodes suivant la période au cours de laquelle le 25 mot M a été reçu : • des corrections additives soient appliquées à un premier groupe comportant un nombre, égal à la valeur y, de troisième mots x', lesdits troisième mots x' n'étant pas nécessairement contigus au cours du temps ; ainsi, en moyenne sur les 21' périodes considérées, 30 l'erreur de quantification étant compensée ; et, • un nombre entier p de corrections additives et un même nombre p de corrections soustractives soient appliquées à un deuxième groupe de troisièmes mots x', disjoint du premier groupe ; ainsi, la 10 somme des bits de poids faible ajoutés et soustraits aux troisièmes mots x' du deuxième groupe est nulle. Par souci de clarté, dans la présente description, seul le cas relatif à l'utilisation de deux tables de données est décrit. Toutefois, l'homme du métier n'aurait aucune difficulté à étendre ce cas, à partir de l'enseignement ici divulgué et de ses connaissances techniques générales, au cas d'une combinaison d'un nombre supérieur de motifs répartis dans plus de deux tables de données 58. La figure 3, est un synoptique d'un exemple du procédé de requantification d'un mot numérique M codé sur lM bits en un mot numérique x' codés sur lx bits, avec lx Dans un mode particulier de réalisation, chaque motif d est typiquement construit en deux étapes. Dans un premier temps, des motifs de base db long de 21Y bits sont construits, pour chaque valeur possible de y, en incluant un nombre de chiffres 1 dans ledit motif db égal à la valeur y entière et en répartissant uniformément les chiffres 0 et 1 dans le motif de base db. Pour ly=4, on obtient par exemple la table 1 suivante, pour les 21y-1 premières valeurs possibles de y : Valeur de y db 0 0000000000000000 1 0000000100000000 2 0000010000000100 3 0001000000100001 4 0001000100010001 5 0001001001001001 6 0010010100100101 7 0010101001010101 8 0101010101010101 TABLE 1. Dans un deuxième temps, un motif combiné de long de 21Y bits est construit, pour les 21Y-1 premiers motifs de base db correspondant chacun à une 12 2948829 valeur de y compris dans l'intervalle [0,21, en remplaçant tous les chiffres 1 desdits motifs de base db par la même séquence de chiffres � 1(-1 1)* �, la sous-séquence � (-1 1) � étant répétée autant que possible tout en maintenant le nombre de chiffres 0 majoritaire dans le motif combiné db. Dans la présente 5 description, la notation � 1(-11)* � est une expression régulière étendue ERE. On obtient alors la table 2 suivante, pour les 2Iy-1 premières valeurs possibles de y: Valeur de y d~ 0 0000000000000000 1 00000001 -1 1 -1 1 -1 1 -1 1 2 000001-11000001-11 3 0001-110000100001 4 0001000100010001 5 0001001001001001 6 0010010100100101 7 0010101001010101 8 0101010101010101 TABLE 2. 10 On construit ensuite la première table de données 58a en associant à chaque valeur de y le motif d1 formé par le motif combiné correspondant db dans lequel tous les chiffres -1 sont remplacés par le chiffre 0. De même, on construit la deuxième table de données 58b en associant à chaque valeur de y le motif d2 formé par le motif combiné db correspondant dans lequel tous les 15 chiffres -1 sont remplacés par le chiffre 1, tous les chiffres 1 par le chiffre 0. On obtient alors par exemple la table suivante, pour les 2Iy-1 premières valeurs possibles de y : Valeur de d1 d2 y 0 0000000000000000 0000000000000000 1 0000000101010101 0000000010101010 2 0000010100000101 0000001000000010 13 0001010000100001 0000100000000000 4 0001000100010001 0000000000000000 0001001001001001 0000000000000000 6 0010010100100101 0000000000000000 7 0010101001010101 0000000000000000 8 0101010101010101 0000000000000000 TABLE 3. Pour chaque valeur de y comprise dans l'intervalle [21Y-1 + 1,21Y ], le motif d1 correspondant à ladite valeur de y est égal au motif d2 correspondant à la valeur21Y ùy. De même, pour chaque valeur de y comprise dans 5 l'intervalle [2`Y-1 +1,2Y ], le motif d2 correspondant à ladite valeur de y est égal au motif d1 correspondant à la valeur21Y ùy. On obtient donc la table suivante, pour les valeurs dey comprise dans l'intervalle [21Y-1 +121Y j : Valeur de d1 d2 y 9 0000000000000000 0010101001010101 0000000000000000 0010010100100101 11 0000000000000000 0001001001001001 12 0000000000000000 0001000100010001 13 0000100000000000 0001010000100001 14 000001000000010 000010100000101 0000000010101010 0000000101010101 Table 4 Dans le présent mode particulier de réalisation, lorsque la valeur de y 10 est comprise dans l'intervalle [21Y-1 +1,21Y ], l'additionneur 60 ajoute systématiquement aux troisièmes mots x' un bit de poids faible avant toute autre addition ou soustraction. Il est à noter qu'il est possible de stocker dans la première table de données 58a et dans la deuxième table de données 58b l'ensemble des motifs 15 d1 et d2 pour toutes les valeurs de y comprises dans l'intervalle [0,21Y ]. Alternativement il est possible de ne stocker que les motifs d1 et d2 pour toutes 14 les valeurs de y comprises dans l'intervalle 21Y 0,2+1 et mettre en oeuvre des moyens pour calculer dynamiquement les motifs d, et d2 pour toutes les lY valeurs de y comprises dans l'intervalle 2 +1, Le procédé selon l'invention peut notamment être mis en oeuvre dans un circuit électronique, ou encore sous la forme d'un programme d'ordinateur comportant des instructions pour la mise en oeuvre du procédé selon l'invention lorsque ce programme est exécuté par un processeur. Le procédé s'applique de manière générale à toute application nécessitant de quantifier un mot numérique M codé sur lm bits en un mot numérique x' codés sur lx bits, avec lx REVENDICATIONS1. Dispositif de re-quantification comprenant : une entrée (50) pour recevoir, dans une première période temporelle, un premier mot (M) codé sur un premier nombre entier (IM) de bits ; caractérisé en ce qu'il comporte : des moyens (54) pour re-quantifier, avec un pas de quantification donné (n), le premier mot (M) en un deuxième mot (x) sur un deuxième nombre entier (lx) de bits strictement inférieur au premier nombre entier (lm) ; - des moyens (56) pour déterminer un troisième nombre (y) égal à la valeur d'un quatrième nombre de bits de poids faible du premier mot (M), le quatrième nombre (Iy) étant égale à la différence entre le premier nombre entier (IM) et le deuxième nombre entier (lx); une sortie (52) pour émettre, au cours d'un quatrième nombre (2IY) de périodes suivant la première période temporelle, une séquence de troisièmes mots (x') chacun égal au deuxième mot (x) pour la période temporelle en cours, la séquence comprenant un premier groupe comprenant un nombre de troisièmes mots (x') égal au troisième nombre (y) et un deuxième groupe de troisièmes mots (x') distinct du premier groupe ; des moyens de correction (58a, 58b, 60) configurés pour: o ajouter, avant leur émission, un bit de poids faible aux troisièmes mots (x') du premier groupe ; o ajouter ou soustraire des bits de poids faible, avant leur émission, aux troisièmes mots (x') du deuxième groupe, de sorte que la somme des bits de poids faible ajoutés et soustraits aux troisièmes mots (x') du deuxième groupe soit nulle. 2. Dispositif selon la revendication 1, dans lequel les moyens de correction (58a, 58b, 60) comprennent : 16• un compteur (59) pour associer un numéro d'ordre (i) à la période temporelle (T) en cours ; • une première table (58a), reliée au compteur (59) et comportant une entrée pour recevoir le troisième nombre (y), stockant un premier motif binaire (di) pour chaque valeur possible du troisième nombre (y), ladite première table (58a) étant apte à délivrer un premier bit (b,) correspond au bit dont la position dans le premier motif binaire (d,) correspondant au troisième nombre (y) reçu est égale au numéro d'ordre (i) ; • une deuxième table (58b), reliée au compteur (59) et comportant une entrée pour recevoir le troisième nombre (y), stockant un deuxième motif binaire (d2) pour chaque valeur possible du troisième nombre (y), ladite deuxième table (58a) étant apte à délivrer un deuxième bit (b2) correspond au bit dont la position dans le deuxième motif binaire (d2) correspondant au troisième nombre (y) reçu est égale au numéro d'ordre (i) ; • un additionneur (60), coopérant avec la première et la deuxième tables (58a, 58b) ainsi qu'avec les moyens (54) pour re-quantifier, apte à délivrer le troisième mot (x') en : o additionnant au premier mot (x) un bit de poids faible, si le premier bit (b,) extrait de la première table de données (58a) est égal à 1 ; o soustrayant au premier mot (x) un bit de poids faible si le deuxième bit (b2) extrait de la deuxième table de données 58b est égal à 1. 3. Procédé de re-quantification caractérisé en ce qu'il comporte les étapes suivantes : /a/ on reçoit (100), au cours d'une première période temporelle, un premier mot (M) codé sur un premier nombre entier (IM) de bits ; 17/b/ on re-quantifie (110), avec un pas de quantification donné (n), le premier mot (M) en un deuxième mot (x) sur un deuxième nombre entier (lx) de bits strictement inférieur au premier nombre entier (IM); /c/ on calcule (120) un troisième nombre (y) égal à la valeur d'un quatrième nombre (ly) de bits de poids faible du premier mot (M), le quatrième nombre (ly) étant égale à la différence entre le premier nombre entier (IM) et le deuxième nombre entier (lx); /d/ on émet (130), pendant un quatrième nombre (21Y) de périodes temporelles suivant la première période temporelle, une séquence de troisième mots (x') comprenant un premier groupe comprenant un nombre égal de troisième mots (x') au troisième nombre (y) et un deuxième groupe de troisième mots (x') distinct du premier groupe, les troisièmes mots (x') du premier groupe étant chacun égal au deuxième mot (x) auquel on a ajouté un bit de poids faible, les troisièmes mots (x) du deuxième groupe étant chacun égal au deuxième mot (x) pour la période temporelle en cours, un bit de poids faible étant soustrait ou ajouté à un sous-ensemble de troisièmes mots du deuxième groupe de sorte qu'autant de bits de poids faible soit ajoutés que soustraits. 4. Procédé selon la revendication 3, dans lequel au cours de l'étape /d/, • on associe un numéro d'ordre (i) à la période temporelle (T) en cours ; • on extrait un premier bit (b,) correspond au bit dont la position, dans un premier motif binaire (di) correspondant au troisième nombre (y) reçu, est égale au numéro d'ordre (i) ; • on extrait un deuxième bit (b2) correspond au bit dont la position dans un deuxième motif binaire (d2) correspondant au troisième nombre (y) reçu, est égale au numéro d'ordre (i) ; • on calcule le troisième mot (x') en : 18o additionnant au premier mot (x) un bit de poids faible, si le premier bit (b,) est égal à 1 ; o soustrayant au premier mot (x) un bit de poids faible si le deuxième bit (b2) est égal à 1. 5. Procédé selon la revendication 4, dans lequel les premier et deuxième motifs binaires (d,, d2), pour une valeur du troisième nombre (y) donnée, sont obtenus en : • déterminant un motif de base (db) construit en incluant un nombre de 10 chiffre 1 dans ledit motif (db) égal à la valeur du troisième nombre (y) et en répartissant uniformément les chiffres 0 et 1 du motif de base (db) ; • construisant un motif combiné (dc) en remplaçant tous les chiffres 1 du motifs de base (db) par un chiffre 1 suivi du sous-motif chiffre -1 15 puis chiffre 1, le sous-motif étant répété le plus grand nombre de fois en conservant le nombre de chiffre 0 majoritaire dans le motif combiné (dc); • en remplaçant, dans le motif combiné (dc), les chiffres -1 par le chiffre 0 pour obtenir le premier motif binaire (d1) ; 20 • en remplaçant, dans le motif combiné (dc), les chiffres -1 par le chiffre 1 et les chiffres 1 par le chiffre 0 pour obtenir le deuxième motif binaire (d2). 6. Procédé selon la revendication 5, dans lequel, pour une valeur du troisième 25 nombre (y) donnée strictement supérieure à deux puissance le quatrième nombre moins un (21Y-1), le premier motif (di) correspondant à ladite valeur du troisième nombre (y) est égal au deuxième motif (d2) correspondant à la valeur de la différence entre deux puissance le quatrième nombre moins un et la valeur du troisième nombre (21Y ûy ), le deuxième motif (d2) correspondant à 30 ladite valeur du troisième nombre (y) étant égal au premier motif (di) correspondant à la valeur de la différence entre deux puissance le quatrième nombre moins un et la valeur du troisième nombre (21Y ûy ), un bit de poids 19faible étant ajouté au troisième mot (x') avant toute autre addition ou soustraction. 7. Alimentation électrique numérique (1) à découpage apte à délivrer en sortie un signal électrique de tension (Vo), comportant : • un contrôleur (10) muni d'une entrée pour recevoir la tension (Vo) et une tension de consigne (Vs), et d'une sortie pour délivrer un signal de contrôle (Sc), le contrôleur (10) comportant en outre un convertisseur analogique/numérique (12), un régulateur (14) mettant en oeuvre une loi de contrôle et un générateur de forme d'onde (16) ; • un générateur de tension (20) apte à produire le signal électrique de tension (Vo) en fonction du signal de contrôle (Sc) ; caractérisée en ce qu'elle comporte un dispositif de quantification selon l'une quelconques des revendications 1 à 2, dont l'entrée (50) est connectée à une sortie du régulateur (1) et dont la sortie (52) est reliée à l'entrée du générateur de forme d'onde (16). 8. Programme d'ordinateur comportant des instructions pour la mise en oeuvre du procédé selon l'une quelconque des revendications 3 à 6 lorsque ce 20 programme est exécuté par un processeur. 9. Equipement électronique comprenant un dispositif selon l'une quelconque des revendications 1 à 2. 2520