Brevet FR2948473A1 — publié le 20110128

i Circuit d'interface comportant une mémoire de type FIFO Domaine technique La présente invention concerne le domaine des circuits électroniques et plus spécifiquement un circuit d'interface comportant une mémoire de type FIFO (First ln First Out). Etat de la technique Les mémoires FIFO sont bien connues dans le domaine des circuits électroniques et des ordinateurs et sont largement utilisées pour réaliser toutes sortes d'interfaces dans maintes applications. 20 Elles sont en particulier très largement répandues, mais non exclusivement, dans les circuits de traitement video et d'images. La figure 1 rappelle l'architecture générale d'un circuit d'interfaçage basé 25 sur une mémoire FIFO permettant le transfert de données (échantillons audios ou images) provenant d'un "dispositif de production de données" 100 (capteur audio ou capteur d'image) via un cicuit 99. Alternativement, les données peuvent également directement provenir d'un stockage en mémoire 150 pour être ensuite dirigée vers un "dispositif consommateur de données" 299 (tel qu'un dispositif de 30 traitement du signal pour de l'audio, de la video ou de l'imagerie. Le circuit comporte une interface 120 recevant des données depuis la mémoire 150 via un bus de données 151. L'interface 120 est utilisée pour un formattage approprié des données avant leur transfert par la FIFO 100 via un bus de données 101. La lecture de la FIFO est commandée par le "dispositif consommateur" 299 représenté par un ST07-SOA-094 i0 15 2948473 -2- circuit externe (tel qu'un processeur d'images ou un processeur audio) au moyen d'un circuit ENABLE 113 et également d'un circuit 112 portant un signal d'horloge de reception de données CLK_RD. Par ailleurs, l'écriture au sein de la FIFO de données stockées en mémoire 150, et générées par le "producteur de données" 5 100, est commandée par un signal WR (inversé) au rythme d'une horologe Clk_wr transmis par un circuit 102. Deux signaux supplémentaires FIFO_vide, et FIFO_pleine, respectivement presents sur des circuits 121 et 122 permettent de rendre compte , respectivement au "dispositif producteur" 100 et au "dispositif consommateur" 299, d'une situation dans laquelle la FIFO est pleine ou au contraire io vide. Le circuit illustré dans la figure 1 est un exemple typique d'un circuit connu d'un homme du métier, lequel n'appelle pas de développement supplémentaire. 15 Brièvement, il suffira de rappeler qu'un tel circuit est largement utilisé pour réaliser de nombreuses interfaces, telles que notamment des interfaces video ou des interface d'imagerie que l'on rencontre dans les circuits d'interface d'appareils photos. 20 II convient cependant de rappeler la tendance générale vers une résolution croissante des capteurs d'images, ce qui amène à une augmentation significative du volume de données à transférer depuis les capteurs ou la mémoire de stockage vers les cicuits d'interfaçage d'image ou vidéo. 25 L'accroissement considérable du volume de données génère clairement une contrainte significative sur les circuits de FIFO, lesquels doivent opérer à des fréquences d'horloges particulièrement élevées. La tendance constante vers des vitesses de plus en plus grandes pourrait 30 contraindre les concepteurs à mettre constamment au point de nouvelles interfaces et, en particulier, les circuits d'interface comportant les FIFO. La conception de nouveaux circuit aurait inévitablement pour conséquence d'accroître les coût de fabrique, ce qui est clairement à éviter... ST07-SOA-094 -3 Alternativement, l'on souhaite améliorer la structure des circuits d'interface déjà connus afin d'accroitre leur performance et ce même sans accroître la fréquence de leurs signaux d'horloge. Tel est le problème technique à résoudre par l'objet de la présente demande de brevet. Résumé de l'invention La présente invention a pour but de réaliser une nouvelle architecture de circuit d'interface, basé sur une mémoire FIFO, laquelle autorise des transferts de données plus élevés. C'est un autre but de la présente invention que de réaliser une architecture améliorée d'un circuit d'interfaçage permettant de limiter la taille d'une mémoire FIFO requise pour l'interfaçage entre deux circuits. 20 La présente invention a pour autre but de permettre la réalisation d'un nouveau circuit d'interfaçe pour un système de traitement vidéo ou d'images pour un circuit en bande de base d'un terminal mobile 2G/3G. La présente invention réalise ces but au moyen d'un circuit d'interface 25 comportant une mémoire de type FIFO (First In First Out suivant la terminologie anglo-saxonne) pour l'échange de données entre un premier système (désigné par "le système producteur de données") et un second système (désigné comme étant le "système consommateur de données"). La mémoire FIFO est commandée par des premiers signaux de commande d'écriture (WR, CLK_WR) et des seconds 30 signaux de commande de lecture (ENABLE, Clk_Rd). Le circuit d'interfaçe comprend en outre: ST07-SOA-094 i0 15 -4- - un filtre de redondance reçevant une séquence de N données (tels que des échantillons audios ou d'image Yo, YI, Y2 .... Yn-1) à stocker au sein de ladite FIFO, ledit filtre générant un mot de commande de redondance qui est représentatif de la presence de données consecutives identiques au sein de ladite séquence; - des moyens de commande desdits premiers et seconds signaux de commande de ladite FIFO afin d'empêcher le stockage en son sein de multiples données consecutives identiques (échantillons redondants). io Par conséquent, les données redondantes sont simplement non écrites dans la FIFO durant l'opération d'ECRITURE et, inversement, lors d'une opération de LECTURE, le circuit de commande ENABLE n'est pas activé, ce qui a pour effet de maintenir la présentation de la même donnée sur l'interface de sortie de la FIFO (la donnée étant supposée être une donnée redondante). 15 De ce fait, une mémoire FIFO conventionnelle peut être utilisée en association avec une interface d'horloge opérant à une vitesse plus grande en fonction du niveau de redondance de l'information stockée dans la mémoire ou captée par le capteur. Dans le cas d'échantillons audios ou d'élément d'images (pixel ou pel), la redondance peut se presenter de manière particulièrement importante, permettant ainsi une augmentation significative de la performance de la FIFO. 25 Dans un mode de réalisation, le filtre de redondance génère ledit mot de commande de redondance en sus d'une sequence filtrées de données Yo, Y*1, Y*2 Y*n_1 devant être stockée au sein de la FIFO. Dans un mode de réalisation, l'unité de commande comporte deux machines 30 d'état d'ECRITURE et de LECTURE dans le but de générer les signaux de commande de la FIFO. L'invention permet également la realization d'un circuit en bande de base d'un terminal mobile 2G/3G comportant une mémoire FIFO (First In First Out) pour ST07-SOA-094 20 5 - le transfert de données entre un "dispositif producteur de données" et un "dispositif consommateur ou utilisateur de données ". La mémoire FIFO est commandée en premier lieu par des signaux de commande d'ECRITURE (WR, CLK_WR) et, en second lieu, par des signaux de commande de LECTURE (ENABLE, Clk_Rd). Le circuit d'interfaçage comporte en outre: - un filter de redondance pour la reception d'une sequence de N données (Yo, YI, Y2 .... Yn-1 ) devant être stockée au sein de ladite FIFO, et pour la io generation d'un mot de commande de redondance representatif de la presence de données consecutives identiques au sein de ladite sequence (designées comme étant des données redondantes); - des moyens de commande desdits premiers et seconds signaux de commande de ladite FIFO afin d'empêcher le stockage en son sein de 15 multiples données identiques consécutives. Description des dessins D'autres caractéristiques, but et avantages de l'invention apparaîtront à la 20 lecture de la description et des dessins ci-après, donnés uniquement à titre d'examples non limitatifs. Sur les dessins annexés : La Figure 1 illustrate une architecture connue d'un circuit d'interface basée sur un circuit FIFO conventionnel. La Figure 2 illustrate le principle d'un filtre de redondance utilisé dans le circuit d'interface de la figure 3. La Figure 3 illustrate un mode de réalisation d'un circuit d'interface 30 comportant un filtre de redondance. La Figure 4 illustrate le principe de la machine d'état d'ECRITURE. La Figure 5 illustrate le principe de la machine d'état de LECTURE. ST07-SOA-094 25 Description d'un mode de réalisation préféré L'on décrit à présent un mode de réalisation particulier consistant en un circuit d'interfaçage permettant un taux de transfert à haut débit pour un processeur d'image comportant un sous-système vidéo ou d'imagerie pour un circuit en bande de base d'un terminal de type 2G/3G. En effet, un tel processeur d'image intégré requiert (dans le but de permettre io un traitement vidéo conforme au techniques les plus récentes) à la fois une résolution d'image élevée et un taux élevé de trames, ce qui engendre un flux de données à fréquence élevée entre le capteur d'imagee (producteur) et le processeur de signal d'imagerie (consommateur). 15 Une telle application requiert, par exemple dans le cas d'une interface parallèle, la réception d'une horloge de données, de signaux de synchronisation vidéo (verticaux + horizontaux) et de données sur un bus parallèle que l'on désignera ici sous l'appelation "bus d'interface de photo". Dans un produit réel, un dispositif externe désigné sous l'appelation "capteur d'image" se trouve connecté à 20 ce bus, produisant une signal d'horloge pixel, une synchronisation vidéo verticale et horizontale en fonction du format de la donnée et du pixel (codé sur 8 ou 10 bits), tel que traité par l'optique du capteur d'image ainsi que par le processeur de signal intégré au capteur. 25 Clairement, au regard de la haute résolutation et du taux élevé des captures d'images et vidéos, l'interface entre le capteur (ou la mémoire de stockage des fichiers images et vidéo) requiert un flux de transfert très élevé susceptible de contraindre fortement le circuit de stockage intermédiaire, tel que la FIFO. 30 La figure 3 illustre un mode de réalisation d'un circuit d'interfaçage qui réalise un transfert élevé de données généré entre, d'une part, un "dispositif de production de données" 100 û générant des données stockées dans une mémoire 150 û ou simplement déjà présente dans cette mémoire 150 et, d'autre part, une interface de traitement vidéo externe (dispositif consommateur de données 299) recevant un flux ST07-SOA-094 de données de pixel à haute vitesse via un bus 211. En utilisant la mémoire 150 au lieu d'un capteur réel, le circuit d'interface devient capable de produire des images en boucles. II convient de noter que, de manière générale, la réalisation particulière d'un circuit d'interface tel que celui de la figure 3 dépend du format de données utilisé pour le codage de l'image ou de la vidéo: (YUV 422-BT601, YUV 422-BT656, Raw Bayer-BT601, Raw Bayer-BT656, Data mode). En particulier, le traitement du pixel est organisé suivant des composantes de couleurs nécessitant trois circuits FIFO, io chacun des circuits FIFO étant dédié à une composante de couleur particulière (R, V, B ou Y, U, V). Dans un souci de clarté, le circuit d'interface de la figure 3 ne montre qu'une seule mémoire FIFO mais il est clair qu'un homme du métier pourra adapter et 15 aménager le circuit de manière à ce qu'il comporte de multiples FIFO, chacune dédiée à une composante de couleur. En outre, les bus conventionnels d'addressage et de données sont disposés de manière à permettre l'interfaçage entre la mémoire 150 et le circuit 120. Tous 20 ces bus sont représentés de manière simplifiée par le bus 151. L'interface 120 réalise un interfaçage physique entre le format particulier des données stockées dans la mémoire 150 (par exemple un format à 32 bits) et le format des données présentées en aval à la mémoire FIFO. Par exemple, dans un 25 mode de réalisation préféré, l'interface 120 réalise plusieurs lectures consécutives au sein de la mémoire 150 de manière à générer sur un bus 101 un vecteur de 192 bits (par exemple), lequel est représentatif d'une séquence de pixels ou plus généralement de données à traiter. 30 Dans un mode de réalisation particulier, l'interface 120 produit une série de pixel (pel) appartenant à un groupe de N pel: YO, Y1, Y2 .... Yn-1 ST07-SOA-094 - Le circuit d'interfaçage comporte en outre un filtre de redondance 230 recevant les données représentatives des pixels Yo, YI, Y2 .... Yn_i convoyées sur le bus 101, le filtre 230 transmettant à la FIFO 201 via un circuit 201 une sequence correspondante de valeurs filtrées Yo, Y*1, Y*2 .... Y*n_1 . En outre, le filtre de redondance 230 génère un mot de commande de redondance sur un bus 231 consistant en un vecteur de n+1 bits, dans lequel chaque � 0 � est par convention représentatif de la présence d'une redondance pour le pixel correspondant. En pratique, si un pixel particulier Yk est identique au pixel Yk-1, le mot de io commande est : CW [k] = 0 et, dans le cas contraire, il est égal à 1. La figure 2 illustre particulièrement un example de 16 pixels consécutifs Y0, is Y1, Y2, ... Y15, lesquels se présentent de la manière suivante: Y0=Y1=Y2; Y4=Y5 ; Y9=Y10=Y11=Y12; 20 Y13= Y14=Y15 Dans cette situation, le filtre de redondance 230 génère le mot de commande de redondance suivant: CW=(1,0,0, 1, 1,0, 1, 1, 1, 1,0,0,0, 1,0,0) Lequel est représentatif de la redondance des pixels présents dans le groupe de N pixels. L'on peut voir que la prsence d'un � 1 � au sein du mot de commande est représentatif d'un pixel Y[i] (i = 1 à N-1) qui est considéré comme étant significatif (puisqu'il apporte une nouvelle information), tandis qu'un � 0 � est représentatif d'un ST07-SOA-094 25 30 -9- pixel non significatif (ou redondant) puisqu'il porte la même valeur que le pixel qui le précède. Tandis que l'example décrit ci-dessus est basé sur une "stricte" comparaison mathématique entre deux pixels consécutifs û un 0 correspondant à deux valeurs strictement mathématiquement égales û de nombreuses réalisations peuvent être considérées dans le but d'apporter un filtrage de redondance basées sur la mesure d'une "distance" entre deux pixels consécutifs. io De manière alternative, l'on peut considérer un filtrage de redondance plus sophistiqué reportant, par exemple, un voisinage proche de deux pixels consécutifs. Par exemple, l'on peut décider que le vecteur de redondance portera un "0" lorsque la différence entre deux pixels consécutif est inférieur à un seuil prédéterminé. 15 L'on peut voir dans la figure 3 que le mot de commande CW qui est généré par le filtre de redondance 230 est transmis à une unité de commande 250, laquelle réalise la génération de signaux de commande d'écriture, et en particulier la génération des signaux WR (inverse) et d'horloge en écriture CLK WRITE, respectivement sur les circuits 203 et 202 , commandant la mémoire FIFO 200 qui, 20 de l'autre côté, recoit du dispositif consommateur de données (tel qu'un processeur audio ou d'image) le signal conventionnel ENABLE sur un circuit 213 ainsi que le signal d'horloge en lecture CLK_RD sur un circuit 212. L'unité de commande 250 génère les signaux de commande WR (inversé) et 25 CLK_WR de manière à réduire les opérations d'écriture au sein de la FIFO 200 lorsque les pixels considérés Y[i] porte une donnée non significative (CW[i] = 0). Inversement, lorsque les pixels Y[i] transportent une donnée significative (CW[i] = 1), une opération effective d'ECRITURE est alors exécutée au sein de la FIFO de manière à stocker cette donnée significativve. 30 En procédant à la seule écriture des pixels significatifs (correspondant à (CW[i] = 1) ), l'on peut éviter une opération d'écriture au sein de la FIFO 200 et ainsi réduire la quantité de données écrites dans la FIFO ainsi que réduire le rythme de l'horloge d'écriture. ST07-SOA-094 -10- Mais ce qui est encore plus avantageux réside dans le fait que le circuit d'interface de la figure 3 permet d'augmenter de manière significatif l'horloge moyenne de LECTURE du "dispositif consommateur de données" et ce sans nécessiter une augmentation correspondante de la vitesse d'accès au sein de la mémoire 150. Cette dernière peut alors être réalisée au moyen d'une mémoire lente bon marché. Cet avantage est obtenu aux instants de redondance, simplement en répétant la donnée redondante sur le circuit 211 en direction du dispositif consommateur de données. Durant des périodes de forte redondance des pixels, alors que la même donnée redondante se trouve répétée sur le circuit 211 vers le io dispositif consommateur de données, la FIFO dispose de plus de temps pour assurer son remplissage à partir de la mémoire supposée lente. Cela réduit de manière significative la probabilité d'un signal FIFO_vide représentatif d'une situation de vidage complet de la mémoire FIFO. Il est important de noter que lorsque la mémoire 150 est lente, l'activité du signal FIFO_vide est directement en 15 relation avec le ralentissement du flux moyen de données vers le "dispositif consommateur de données" via le circuit 211. En d'autres termes, l'on voit que la nouvelle architecture du circuit d'interface représenté dans la figure 3 permet l'accroissement de la fréquence du signal 20 d'horloge de lecture � clk_read � et ce sans nécessiter de modifications en profondeur au sein de la structure de la FIFO. En utilisant la disposition de la figure 3, une FIFO conventionnelle peut fonctionner avec une horloge de lecture plus rapide. 25 Alternativement, une mémoire de stockage FIFO donnée, ayant des caractéristiques de fréquences d'horloge prédéterminées, pourra être utilisée à un rythme plus élevé. En référence aux figures 4 et 5 , l'on va décrire à présent les deux machines 30 d'état mises en oeuvre dans l'unité de commande 250. La Figure 4 montre la machine d'état pour l'opération d'ECRITURE de la FIFO 200. ST07-SOA-094 15 L'état 310 consiste en un état de REPOS se maintenant tant que la valeur de l'index courant � i � du mot de commande CW(i) (avec i = 1 à N-1) reste égale à � 0 �. (flèche 311), c'est à dire aussi longtemps que la donnée de pixel est représentative d'une donnée non significative (ou redondante). Lorsque la valeur de l'index courant CW(i) passe à � 1 �, ce qui est représentif d'une donnée de pixel significative (apportant une nouvelle information suivant la théorie du traitement de l'information), la machine d'état passe alors à un état 320 (ECRITURE) au cours duquel les actions suivantes (flèche 321) sont io exécutées: - l'activation du signal de commande WR de la FIFO au moyen d'une commutation à "0" du signal de commande (inversé) WR; et - la présentation de la valeur du filtre de redondance Y*(i) sur le bus 201 La machine d'état attend ensuite jusqu'à ce qu'un front montant du signal d'horloge d'écriture CLK wirte, auquel cas elle passe à un état 330 de vérification, au cours duquel le signal de commande WR est désactivé par la commutation à "0" du signal WR (inversé), afin de commander la fin de l'opération d'ECRITURE. 20 La machine d'état demeure ensuite à cet état 330 tant que la condition FIFO_pleine reste présente, ce qui correspond à la situation d'une FIFO pleine. Inversement, si la FIFO n'est pas pleine, alors la machine d'état passe à 25 nouveau dans l'état de repos 310. La Figure 5 illustre la machine d'état pour l'opération de LECTURE de la FIFO 200. 30 L'état 410 consiste en un état de REPOS qui persiste aussi longtemps que la valeur de l'index courant du mot de commande CW(i ) (avec i = 1 à N-1) reste égale à � 0 �. (flèche 411), mais également dans une situation de mémoire FIFO vide. Cela entraîne le maintien de la donnée non significative sur l'interface physique de sortie de la FIFO 200 , laquelle peut ainsi présenter une nouvelle fois ST07-SOA-094 15 - 12 - une même donnée au système vidéo pendant de multiples périodes du signal d'horloge de lecture clock_rd . Dans cette situation, la FIFO 200 se comporte de la même manière que si elle était opérée à un rythme d'horloge de lecture plus élevé. Lorsque la valeur de l'index courant CW(i) est égale à � 1 �, ce qui correspond à la situation d'une donnée de pixel significatif, alors la machine d'état passe à un état 420 (LECTURE) au cours duquel l'électrode de commande ENABLE de la FIFO 200 est activé, au moyen de la commutation à un "0" du signal de commande (inversé) ENABLE. lo La machine d'état attend suite qu'un front montant du signal d'horloge de lecture Clk_rd se produise, auquel cas elle passe à une étape 430, (CONTROLE) au cours de laquelle le signal ENABLE est désactivé par la commutation à "1" du signal de commande (inversé) ENABLE, achevant ainsi l'opération de LECTURE. La machine d'état boucle ensuite à nouveau vers l'état de REPOS 410. L'on peut constater que, grâce à ces deux machines d'état, les données significatifs de pixels sont effectivement stockées dans et extraites de la mémoire 20 FIFO 200, tandis que les données de pixel non significatives restent à l'interface d'entrée de la FIFO ou sont simplement répétée à son l'interface de sortie. 25 ST07-SOA-094 REVENDICATIONS1. Circuit d'interface comportant une mémoire FIFO pour l'échange de données entre un premier système (producteur) et un second système (consommateur), ladite mémoire FIFO étant commandées par des premiers signaux de commande d'écriture et d'horloge d'écriture (WR, CLK_WR) et des second signaux de commande de lecture et d'horloge de lecture (ENABLE, Clk_Rd), caractérisé en ce qu'il comporte en outre: - un filtre de redondance (230) recevant une séquence de N données (Yo, YI, Y2 .... Yn-1 ) destinée à être stockée au sein de la FIFO, et pour générer un mot de commande de redondance représentatif de la présence de données consécutives 1s identiques au sein de ladite séquence; - des moyens (250) de commande desdits premiers et seconds signaux de commande de ladite FIFO afin d'empêcher le stockage au sein de cette FIFO de multiples données consécutives considérées comme identiques. 20 2. Circuit d'interface selon la revendication 1 caractérisé en ce qu'il comporte en outre un circuit interfaçant avec une mémoire (250) pour l'adaptation du format des données à stocker dans la FIFO. 3. Circuit d'interface selon la revendication 1 ou 2 caractérisé en ce que le filtre de 25 redondance génére ledit mot de commande de redondance ainsi qu'une séquence de données filtrées Yo, Y*1, Y*2 .... Y*n-1 à stocker au sein de ladite FIFO (200). 4. Circuit d'interface selon la revendication 1 à 3 caractérisé en ce que l'unité de commande (250) comporte une machine d'état d'ECRITURE comportant: - un premier état (310) de REPOS dans lequel se maintient ladite machine tant que la valeur correspondant à l'index courant � i � dudit mot de commande CW(i) est représentatif d'une donnée non significative; ST07-SOA-094 30-14- - un second état (320) vers lequel passe ladite machine d'état d'ECRITURE lorsque la valeur de l'index courant CW(i) is représentatif d'une donnée significative, pour l'exécution des étapes suivants: - la commande du signal de commande WR de ladite FIFO afin d'activer l'opératin d'écriture de cette dernière; - la présentation de la valeur filtrée de redondance Y*(i) à l'entrée de ladite FIFO (200); - un troisième état (330) au cours duquel le signal de commande WR de lo ladite FIFO est désactivée et dans lequel la FIFO fait l'objet d'un test pour vérifier qu'elle n'est pas pleine; La machine d'état d'ECRITURE retournant à ladite première étape lorsque la mémoire FIFO n'est pas pleine. 15 5. Circuit d'interface selon la revendication 1 à 3 caractérisé en ce que l'unité de commande (250) comporte une machine d'état de LECTURE comportant: - un premier état (410) de VEILLE dans lequel demeure la machine d'état de LECTURE tant que la valeur de l'index courant � i � dudit mot de commande CW(i ) 20 est représentatif d'une donnée non significative; - un second état (420) vers lequel ladite machine d'état de LECTURE avance lorsque la valeur de l'index courant CW(i) est représentative d'une donnée significative, pour l'activation du signal de commande ENABLE de ladite FIFO ; - un troisième état (330) au cours duquel le signal de commande ENABLE de 25 ladite FIFO est désactivé; La machine d'état de LECTURE retournant audit premier état tant que la mémorie FIFO n'est pas vide. 30 6. Circuit d'interface selon l'une quelconque des revendications précédentes caractérisé en ce qu'il est utilisé pour le stockage de données de pixel devant être traités par un système de traitement d'images ou de traitement vidéo. ST07-SOA-094- 15 - 7. Circuuit d'interface selon la revendication 6 caractérisé en ce qu'il est utilisé dans un dispositif consommateur de dnnées tel qu'un bloc de traitement d'images ou de traitement vidéo intégré dans un circuit en bande de b ase pour un terminal 2G/3G. 8. Dispositif de traitement de données comportant un circuit d'interface comprenant une mémoire FIFO destinée à recevoir une séquences de données produits par un système extraite (producteur de données), ladite mémoire FIFO étant commandée par des premiers signaux de commande d'écriture et d'horloge d'écriture (WR, CLK WR) et par des seconds signaux de commande de lecture et d'horloge de io lecture (ENABLE, Clk_Rd) , caractérisé en ce qu'il comporte en outre: - un filtre de redondance (230) recevant une séquence de N données (Yo, YI, Y2 .... Yn-1 ) devant être transmise à ladite FIFO, pour générer un mot de commande de redondance représentatif de la présence de données consecutives identiques au sein de ladite séquence; 15 - des moyens (250) pour commander lesdits premiers et seconds signaux de commande de ladite FIFO afin d'y empêcher le stockage de données consécutives identiques multiples. 9. Dispositif de traitement de données défini dans la revendication 8 caractérisé en 20 ce qu'il comporte en outre un circuit d'interfaçage avec une mémoire (250) en vue de l'adaptation du format des données à stocker dans la FIFO. 10. Dispositif de traitement de données selon les revendications 8 à 9 caractérisé en ce que ledit filtre de redondance génères ledit mot de commande de redondance 25 en sus d'une séquence de données filtrées Yo, Y*1, Y*2 .... Y*n_1 devant être stockées au sein de ladite FIFO (200). 11. Dispositif de traitement de données selon l'une des revendications 8 à 10 caractérisé en ce que ladite unité de commande (250) comporte une machine d'état 30 comportant: ST07-SOA-094- 16 - - un premier état (310) de REPOS dans lequel se maintient ladite machine tant que la valeur correspondant à l'index courant � i � dudit mot de commande CW(i) est représentatif d'une donnée non significative; - un second état (320) vers lequel passe ladite machine d'état d'ECRITURE 5 lorsque la valeur de l'index courant CW(i) is représentative d'une donnée significative, pour l'exécution des étapes suivants: - la commande du signal de commande WR de ladite FIFO afin d'activer l'opératin d'écriture de cette dernière; 10 - la présentation de la valeur filtrée de redondance Y*(i) à l'entrée de ladite FIFO (200); - un troisième état (330) au cours duquel le signal de commande WR de ladite FIFO est désactivée et dans lequel la FIFO fait l'objet d'un test pour vérifier qu'elle n'est pas pleine; 15 La machine d'état d'ECRITURE retournant à ladite première étape lorsque la mémoire FIFO n'est pas pleine. 12. Dispositif de traitement de données selon la revendication 8 à 11 caractérisé en ce que ladite unité de commande (250) comporte une machine d'état de LECTURE 20 comprenant: - un premier état (410) de VEILLE dans lequel demeure la machine d'état de LECTURE tant que la valeur de l'index courant � i � dudit mot de commande CW(i ) est représentatif d'une donnée non significative; 25 - un second état (420) vers lequel ladite machine d'état de LECTURE avance lorsque la valeur de l'index courant CW(i) est représentative d'une donnée significative, pour l'activation du signal de commande ENABLE de ladite FIFO ; - un troisième état (330) au cours duquel le signal de commande ENABLE de ladite FIFO est désactivé; 30 La machine d'état de LECTURE retournant audit premier état tant que la mémorie FIFO n'est pas vide. ST07-SOA-094