Brevet FR2946182A1 — publié le 20101203

B9580 - 1 CIRCUIT INTÉGRÉ TRIDIMENSIONNEL Domaine de l'invention La présente invention concerne des circuits intégrés tridimensionnels et, plus particulièrement, des circuits de type "réseaux sur puce" (en anglais network-on-chip, NoC) fonctionnant à des fréquences élevées. Exposé de l'art antérieur Pour accroître la densité des systèmes en circuits intégrés, on cherche à réaliser une intégration en trois dimensions. Pour cela, on empile des substrats semiconducteurs dans lesquels ont été formés des composants électroniques et des niveaux d'interconnexion. Pour connecter entre eux différents substrats, on peut former des substrats de tailles différentes et connecter, à l'aide de fils, des plots de connexion formés en surface des niveaux d'interconnexion. Il est également connu de former des vias conducteurs traversant les niveaux ou empilements d'inter-connexion et les substrats. Ce type de connexion est appelé connexion par "via à travers le semiconducteur", TSV, en anglais Through-Silicon-Via. Les connexions à l'aide de vias de type TSV présentent plusieurs avantages. Tout d'abord, ces vias ont des longueurs faibles, typiquement de 50 }gym, c'est-à-dire bien inférieures aux B9580 - 2 connexions par fils. De plus, ces vias présentent des résistance et capacité très faibles, ce qui permet le transport de signaux à des fréquences très élevées. Cependant, ces connexions présentent également des inconvénients, tout d'abord en termes de taille. En effet, pour traverser un empilement d'interconnexion et un substrat, les vias TSV ont une section non négligeable. Ainsi, le pas (pitch) entre les vias est généralement supérieur à 5 pm. De plus, les vias TSV occupent un volume dans toutes les couches de l'empile- ment d'interconnexion et dans le substrat qu'ils traversent, ce qui limite la surface active de ces couches. Un autre inconvénient des vias TSV est qu'il est difficile d'en augmenter fortement le nombre sur une même puce sans en dégrader les propriétés. En effet, le rendement de fabrication diminue de façon exponentielle lorsque le nombre de vias TSV sur une puce dépasse une limite relativement faible en regard du nombre d'interconnexions que l'on souhaite former. Par exemple, sur une puce d'environ 1 mm2, le rendement diminue fortement si on forme plus de 1000 vias de type TSV. Ceci s'explique en partie par les problèmes d'alignements entre les substrats. En effet, pour former des circuits tridimensionnels, on prévoit généralement plusieurs niveaux indépendants (substrat et empilement d'interconnexion), puis on positionne et fixe ces niveaux les uns au-dessus des autres. Plus il y a de TSV dans le circuit, plus ce positionnement est imprécis, d'où cette baisse importante de rendement. Résumé Un objet d'un mode de réalisation de la présente invention est de pallier tout ou partie des inconvénients des 30 circuits à vias TSV. Un autre objet est de proposer une solution particulièrement adaptée aux signaux numériques. Ainsi, un mode de réalisation de la présente invention prévoit un circuit intégré tridimensionnel formé dans un 35 empilement de substrats semiconducteurs, comprenant au moins une B9580 - 3 structure de communication asynchrone entre des circuits formés sur deux substrats distincts, la structure comprenant : au moins un sérialiseur asynchrone ; au moins un désérialiseur asynchrone ; et des vias reliant le sérialiseur au désérialiseur. Selon un mode de réalisation de la présente invention, la structure de communication comprend trois vias. Selon un mode de réalisation de la présente invention, la structure de communication comprend un nombre impair de sérialiseurs deux-vers-un et un même nombre de désérialiseurs un-vers-deux. Selon un mode de réalisation de la présente invention, chaque sérialiseur comprend : côté parallèle, quatre bornes recevant des données et 15 deux bornes fournissant des accusés-réceptions ; côté série, deux bornes fournissant des données et une borne recevant des accusés-réceptions ; deux blocs de multiplexage dont les entrées respectives sont reliées à deux bornes recevant des données côté 20 parallèle et dont les sorties sont reliées aux bornes fournissant des données côté série ; un bloc de génération d'accusés-réceptions internes, dont les sorties sont reliées aux bornes fournissant des accusés-réceptions côté parallèle ; et 25 un bloc de commande des blocs de multiplexage, recevant les accusés-réceptions internes et le signal présent sur la borne recevant les accusés-réceptions côté série. Selon un mode de réalisation de la présente invention, chaque bloc de multiplexage comprend deux portes de Muller à 30 deux entrées dont les sorties respectives sont combinées par une porte logique OU à deux entrées. Selon un mode de réalisation de la présente invention, le bloc de génération d'accusés-réceptions internes comporte deux portes OU à deux entrées combinant les sorties respectives 35 des portes de Muller à deux entrées deux à deux. B9580 - 4 Selon un mode de réalisation de la présente invention, le bloc de commande comporte deux portes de Muller asymétriques à trois entrées recevant chacune le signal présent sur la borne recevant des accusés-réceptions côté série, un des signaux d'accusé-réception internes, et la sortie directe ou inverse d'une bascule RS combinant les signaux d'accusé-réception internes. Selon un mode de réalisation de la présente invention, chaque désérialiseur comprend : côté série, deux bornes recevant des données et une borne fournissant des accusés-réception ; côté parallèle, quatre bornes fournissant des données et deux bornes recevant des accusés-réceptions ; deux blocs de démultiplexage dont les entrées respectives sont reliées aux bornes recevant des données côté série et dont les sorties sont reliées aux bornes fournissant des données côté parallèle ; un bloc de génération d'accusés-réceptions internes dont les sorties sont reliées à la borne fournissant des accusés-réceptions côté série par l'intermédiaire d'une porte logique OU ; et un bloc de commande des blocs de démultiplexage, recevant les accusés-réceptions internes et les signaux présents sur les bornes recevant des accusés-réceptions côté parallèle. Selon un mode de réalisation de la présente invention, chaque bloc de démultiplexage comprend deux portes de Muller à deux sorties. Selon un mode de réalisation de la présente invention, le bloc de génération d'accusés-réceptions internes comporte deux portes OU à deux entrées combinant les sorties respectives des portes de Muller à deux entrées deux à deux. Selon un mode de réalisation de la présente invention, le bloc de commande comporte deux portes de Muller asymétriques à trois entrées recevant chacune un des signaux présents sur l'une des bornes recevant des accusés-réceptions côté parallèle, B9580 - un des signaux d'accusé-réception internes, et la sortie directe ou inverse d'une bascule RS combinant les signaux d'accusé-réception internes. Brève description des dessins 5 Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une vue en coupe d'un circuit intégré tridimensionnel comprenant des vias traversants de type TSV; la figure 1A est un agrandissement d'un des vias de la figure 1 ; la figure 2 est un schéma bloc illustrant le principe mis en oeuvre dans un dispositif selon un mode de réalisation de 15 la présente invention ; la figure 3 est une perspective schématique d'un exemple de circuit selon un mode de réalisation de la présente invention ; la figure 4 est un schéma bloc d'un mode de réali-20 sation d'un sérialiseur asynchrone à huit entrées et une sortie ; la figure 5 représente le schéma électrique d'un sérialiseur asynchrone élémentaire à deux entrées et une sortie ; 25 la figure 6 illustre, sous forme de chronogrammes, le fonctionnement du sérialiseur asynchrone de la figure 5 ; la figure 7 est un schéma bloc d'un mode de réalisation d'un désérialiseur asynchrone à une entrée et huit sorties ; et 30 la figure 8 représente le schéma électrique d'un mode de réalisation d'un désérialiseur asynchrone élémentaire à une entrée et deux sorties. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de 35 plus, comme cela est habituel dans la représentation des B9580 - 6 circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Description détaillée La figure 1 est une vue en coupe d'un circuit intégré 5 tridimensionnel comprenant des vias de type TSV. La figure 1A est un agrandissement de l'un des vias de la figure 1. Le circuit représenté comprend quatre niveaux LI à L4. On notera que les circuits tridimensionnels peuvent comprendre 10 plus ou moins de niveaux. Chaque niveau LI, L2, L3, L4 comprend un substrat semiconducteur, respectivement SI, S2, S3, S4, sur lequel est formé un empilement d'interconnexion, respectivement II, I2, I3, I4. Des pistes et vias métalliques (non représentés) sont formés dans chaque empilement d'interconnexion pour 15 connecter entre eux des composants formés sur un même substrat. Des vias à travers le substrat, TSV, permettant des connexions entre deux niveaux différents, sont formés dans la structure. Les extrémités des vias TSV sont connectées à des pistes métalliques formées dans la partie supérieure des empilements 20 d'interconnexion. La figure 1A illustre plus en détail la connexion entre un composant électronique et un via TSV. Sur le substrat S2 est formé une grille de transistor T dont le matériau conducteur est connecté à une piste métallique ml formée dans 25 l'empilement I3 par un via. La piste ml est elle-même connectée à une piste supérieure m2 formée dans la partie supérieure de l'empilement I3. Le via TSV est formé au contact de la piste m2 et contacte, dans la partie supérieure de l'empilement d'inter-connexion I2 sous-jacent, une piste métallique m3, qui est elle- 30 même connectée à des composants (non représentés) formés dans le niveau L2. Pour tirer profit des avantages des vias à travers le substrat, TSV, tout en évitant leurs inconvénients, les inventeurs prévoient de placer, de part et d'autre des vis TSV, 35 des dispositifs sérialiseur et désérialiseur asynchrone. Un même B9580 - 7 via est ainsi partagé entre plusieurs éléments logiques pour transmettre des données à des éléments d'un autre niveau du circuit tridimensionnel. On tire ainsi profit, pour véhiculer des informations numériques, de la capacité habituellement non exploitée des vias TSV à véhiculer des signaux à fréquence élevée. L'utilisation de la technologie asynchrone permet d'optimiser le débit des communications et donc d'utiliser au mieux les vias TSV. En effet, avec cette technologie, dès qu'un signal est disponible, il est envoyé sur le via TSV correspondant. Il n'y a donc pas de temps d'attente de coups d'horloge, comme dans les communications synchrones. La figure 2 illustre ce principe dans le cas d'une transmission unidirectionnelle entre deux blocs logiques formés sur deux niveaux LI et L2 d'un circuit tridimensionnel. Le niveau LI comprend un bloc d'éléments logiques ou composants électroniques 10 (LOGIC1) destiné à fournir, dans l'exemple représenté, un mot de quatre bits à destination d'un bloc d'éléments logiques 12 (LOGIC2) formé dans le niveau L2. Chaque bit d'un mot à transmettre est envoyé, dans le niveau LI, vers un circuit de contrôle 14. Les circuits 14 sont utilisés dans les transmissions asynchrones (impliquant des envois de requêtes et d'accusé-réception) et sont généralement représentés intégrés au circuit logique. Les circuits 14 communiquent avec un sérialiseur 16 (SERIALIZER) permettant le transfert des informations parallèles en informations séries vers des vias TSV 18. Pour un fonctionnement asynchrone, on prévoit, entre chaque élément asynchrone, deux connexions dans le sens du flux de données (appelées généralement WO et W1) pour les transferts des données et des signaux de requête, et une connexion dans le sens inverse (appelé généralement Ack) pour le transfert des signaux d'accusé-réception. Dans le niveau L2, les vias 18 sont connectés à un désérialiseur asynchrone 20 (DESERIALIZER) permettant de fournir chaque bit du mot logique parallèlement au bon élément logique B9580 - 8 du bloc 12. Le désérialiseur 20 communique avec des circuits de contrôle 22 qui adaptent les signaux asynchrones en direction des éléments logiques du bloc 12. Dans l'exemple de la figure 2, le dispositif sérialiseur est un dispositif quatre-vers-un et le dispositif désérialiseur un dispositif un-vers-quatre. On notera que l'on pourra également prévoir des sérialiseurs et désérialiseurs gérant, respectivement, plus ou moins d'entrées et de sorties. La figure 3 est une perspective schématique d'une portion d'un exemple de circuit tridimensionnel. Cette figure illustre deux blocs logiques 10 et 12 de deux niveaux, LI et L2, qui communiquent entre eux. Sur le niveau LI est formé un bloc logique 10 (LOGIC1) et, sur le niveau L2, un bloc logique 12 (LOGIC2). Les sorties du bloc logique 10 sont connectées à des circuits de contrôle 14 (trois circuits dans cet exemple) qui communiquent avec un dispositif sérialiseur 16 (Ser). Les sorties du dispositif sérialiseur 16 sont connectées à des vias TSV 18 dont les secondes extrémités communiquent avec un dispositif déséria- liseur 20 (De) formé dans le niveau L2. Dans le niveau L2, le dispositif désérialiseur 20 communique avec des circuits de contrôle 22 qui délivrent les informations au bloc logique 12. Dans l'exemple représenté, le bloc logique 12 envoie également des données au bloc logique 10. Pour cela, des circuits de contrôle 24 sont formés sur le niveau L2 et reçoivent des mots logiques du bloc logique 10. Les circuits de contrôle 24 communiquent, de façon asynchrone, avec un sérialiseur 26 (Ser) formé dans le niveau L2 dont les sorties sont connectées à des vias TSV 28 formés entre les niveaux LI et L2. Les secondes extrémités des vias 28 sont connectées, dans le niveau LI, à un désérialiseur 30 (De) qui communique avec des circuits de contrôle 32 du niveau LI. Les circuits de contrôle 32 ont pour but de fournir des mots en direction d'éléments du bloc logique 12. B9580 - 9 On notera que le dispositif partiellement illustré en figure 3 n'est qu'un exemple, dans lequel chaque bloc logique 10 et 12 émet vers l'autre bloc logique et reçoit de celui-ci. On pourra prévoir, de la même façon, de nombreuses communications entre les différents blocs logiques des différents niveaux du circuit intégré tridimensionnel. La figure 4 est un schéma bloc d'un exemple de réalisation d'un sérialiseur Ser présentant huit entrées de données I1 à I8 (côté parallèle) et une sortie de données 0 (côté série), chaque entrée ou sortie de données comprenant trois connexions. Dans la suite de la description, on appellera entrée de données, respectivement sortie de données, d'un dispositif sérialiseur ou désérialiseur l'ensemble des trois connexions d'entrée, respectivement de sortie, dans le sens de la transmission de données (à ne pas confondre avec les signaux entrants et sortants du composant). Pour former un sérialiseur Ser n vers 1 (n > 2), on associe plusieurs sérialiseurs ser deux-vers-un, c'est-à-dire présentant deux entrées de données et une sortie de données. Les entrées de données I1 à I8 du sérialiseur sont ainsi regroupées par deux en entrée de quatre sérialiseurs deux-vers-un serl à ser4. Les sorties série des sérialiseurs serl à ser4 sont connectées, deux par deux, aux entrées parallèles de deux sérialiseurs deux-vers-un sers et ser6, et les sorties série des sérialiseurs sers et ser6 sont connectées aux entrées parallèles d'un sérialiseur deux-vers-un ser7 dont la sortie de données est O. Un dispositif sérialiseur deux-vers-un occupe généra- lement, sur un substrat semiconducteur, une surface sensiblement équivalente à celle occupée par un via TSV. Ainsi, dans le cas d'une sérialisation huit-vers-un (sept sérialiseurs deux-vers-un et trois vias TSV), la surface totale est équivalente, voire même légèrement supérieure, à la surface occupée par huit vias TSV. On pourrait donc penser que la sérialisation des données dans un via TSV n'a pas de sens. Cependant, l'utilisation d'un B9580 - 10 nombre limité de vias TSV permet d'éviter les problèmes de fiabilité liés à un nombre trop important de vias dans un circuit tridimensionnel. De plus, on augmente fortement la surface active du circuit en limitant le nombre de vias TSV formés. Ces deux avantages rendent cette solution intéressante dans le cas de dispositifs de type réseau sur puce. La figure 5 illustre un mode de réalisation préféré d'un sérialiseur asynchrone ser deux-vers-un. Les entrées de données (côté parallèle) du sérialiseur comprennent six bornes InO W0, InO W1, InO Ack, Inl W0, Inl W1 et Inl Ack et la sortie de données (côté série) comprend trois bornes Out W0, Out W1 et Out Ack. Il fonctionne sur la base des communications asynchrones connues sous l'appellation dual-rail. Le circuit reçoit des signaux par les bornes InO W0, InO W1, Inl W0, Inl W1 et Out Ack et émet des signaux par les bornes InO Ack, Inl Ack, Out WO et Out W1. Le circuit comprend quatre portes logiques dites de Muller C à deux entrées (C-Element) 40, 42, 44 et 46. Ces portes ont pour table logique la table suivante (entrées A et B et sortie Qn, à un instant n) . A B Qn 0 0 0 0 1 Qn-1 1 0 Qn-1 1 1 1 Ainsi, la sortie de la porte logique suit l'état des entrées si celles-ci sont dans un même état, et reste dans l'état de sortie précédent dans le cas contraire. Cette porte logique est souvent appelée porte de détection d'évènement. Les bornes InO W0, InO W1, Inl WO et Inl W1 sont reliées, respectivement, à une première borne des portes 40, 42, 44 et 46. Les sorties des portes 40 et 44, respectivement des portes 42 et 46, sont connectées en entrée d'une porte OU 48, respectivement 50. La sortie de la porte 48, respectivement 50, est connectée à la borne Out W0, respectivement Out W1. B9580 - 11 Les sorties des portes 40 et 42, respectivement 44 et 46, sont également connectées en entrée d'une porte OU 52, respectivement 54, dont la sortie, appelée ReqO, respectivement Reql, est connectée à la borne InO Ack, respectivement Inl Ack d'accusé-réception. Les sorties ReqO et Reql sont également connectées en entrée d'une bascule RS 56, respectivement sur les entrées R et S. Le circuit comprend en outre deux portes de Muller asymétrique à trois entrées 58 et 60. Une telle porte de Muller comporte une entrée directe A, une entrée inverseuse C et une entrée inverseuse asymétrique B. Cette porte suit la table logique suivante (x désignant un état indifférent) : A B C Qn 0 X 1 0 1 0 0 1 1 1 0 Qn-1 0 x 0 Qn-1 1 X 1 Qn-1 La porte de Muller 58 reçoit, sur son entrée non inverseuse A, la sortie Q de la bascule 56, sur son entrée inverseuses asymétrique B, le signal Reql et sur son entrée inverseuse C, le signal présent sur la borne Out Ack. La porte de Muller 60 reçoit, sur son entrée non inverseuse A, la sortie Q' (inverse de Q) de la bascule 56, sur son entrée inverseuse asymétrique B, le signal ReqO et, sur l'autre entrée inverseuse C, le signal présent sur la borne Out Ack. La sortie de la porte 58 est connectée sur les secondes entrées des portes de Muller 40 et 42 et la sortie de la porte 60 est connectée sur les secondes entrées des portes de Muller 44 et 46. La figure 6 représente des chronogrammes illustrant le fonctionnement du sérialiseur asynchrone de la figure 5. L'homme de l'art, à l'aide de ce chronogrammme, comprendra aisément le fonctionnement du circuit de la figure 5. Ce circuit permet, B9580 - 12 avantageusement, un débit plus élevé que les sérialiseur asynchrones connus. La figure 7 est un schéma bloc d'un exemple de réalisation d'un désérialiseur De asynchrone à une entrée et 5 huit sorties. Pour former le désérialiseur De, on associe plusieurs désérialiseurs de un-vers-deux. L'entrée I communique avec l'entrée d'un premier désérialiseur dl qui délivre des signaux sur deux sorties parallèles, à destination des entrées série de 10 deux désérialiseurs de2 et de3. Les deux sorties parallèles du désérialiseur de2, respectivement d3, communiquent avec les entrées série de deux désérialiseurs de4 et de5, respectivement de6 et de7. Les sorties parallèles des désérialiseurs de4 à de7 sont destinées à communiquer avec des circuits de contrôle 15 (CTRL, voir figures 2 et 3), et forment des sorties parallèles 01 à 08. La figure 8 représente un mode de réalisation préféré d'un désérialiseur asynchrone de à une entrée et deux sorties. L'entrée de données est constituée de trois bornes 20 In W0, In W1, In Ack et la sortie de données du circuit d est constituée de six bornes OutO W0, OutO W1, OutO Ack, Outl W0, Outl W1 et Outl Ack. Il fonctionne également sur la base des communications asynchrones connues sous l'appellation dual-rail. Le circuit reçoit des informations par les bornes In W0, In W1, 25 OutO Ack et Outl Ack et émet des signaux sur les bornes OutO W0, OutO W1, Outl W0, Outl W1 et In Ack. Le circuit comprend quatre portes de Muller 60, 62, 64, 66 recevant sur l'une de leurs entrées, respectivement, les signaux présents sur les bornes In W0, In W1, In WO et In W1. La 30 sortie des portes 60, 62, 64, 66 est connectée, respectivement, aux bornes OutO W0, OutO W1, Outl WO et Outl W1. Les sorties des portes 60 et 62, respectivement 64 et 66, sont connectées sur les deux entrées d'une porte OU 68, respectivement 70, la sortie de cette porte étant appelée Req'0, 35 respectivement Req'l. Les signaux Req'0 et Req'l sont connectés B9580 - 13 en entrée d'une porte OU à deux entrées 72, la sortie de cette porte étant connectée à la borne In Ack. Les signaux Req'0 et Req'l sont également connectés en entrée d'une bascule RS 74, respectivement sur les entrées R et S. La sortie non inverseuse Q de la bascule 74 est connectée sur une entrée non inverseuse d'une porte de Muller asymétrique à trois entrées 76 et la sortie inverseuse Q' de la bascule 74 est connectée sur une entrée non inverseuse d'une porte de Muller asymétrique à trois entrées 78. La porte 76 reçoit également, sur deux entrées inverseuses, les signaux Req'l (entrée asymétrique) et OutO Ack et la porte 78 reçoit également, sur deux entrées inverseuses, les signaux Req'0 (entrée asymétrique) et Outl Ack. Les sorties des portes 76 et 78 sont connectées, respectivement, sur les secondes entrées des portes 60 et 62 et sur les secondes entrées des portes 64 et 66. Le fonctionnement du désérialiseur de la figure 8 se transpose du fonctionnement exposé en relation avec le sérialiseur. L'homme de l'art déduira facilement, du circuit de la figure 8, son fonctionnement. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on notera que l'on pourra former, en associant des sérialiseurs deux-vers-un de façon adaptée, des sérialiseurs ayant tout nombre d'entrées désiré (de même pour les désérialiseurs). De plus, si les séria-liseurs et désérialiseurs asynchrones des figures 6 et 8 constituent des modes de réalisation préférés optimisant les échanges, on pourra utiliser, en variante, des sérialiseurs et désérialiseurs connus. REVENDICATIONS1. Circuit intégré tridimensionnel formé dans un empilement de substrats semiconducteurs (SI, S2, S3, S4), comprenant au moins une structure de communication asynchrone entre des circuits formés sur deux substrats distincts, ladite structure comprenant : au moins un sérialiseur asynchrone (ser) ; au moins un désérialiseur asynchrone (de) ; et des vias (TSV) reliant le sérialiseur au désérialiseur. 2. Circuit selon la revendication 1, dans lequel la structure de communication comprend trois vias (TSV). 3. Circuit selon la revendication 1 ou 2, dans lequel la structure de communication comprend un nombre impair de sérialiseurs (ser) deux-vers-un et un même nombre de désériali- Beurs (de) un-vers-deux. 4. Circuit selon l'une quelconque des revendications 1 à 3, dans lequel chaque sérialiseur (ser) comprend : côté parallèle, quatre bornes (InO W0, InO W1, Inl W0, Inl W1) recevant des données et deux bornes (InO Ack, Inl Ack) 20 fournissant des accusés-réceptions ; côté série, deux bornes (Out W0, Out W1) fournissant des données et une borne (Out Ack) recevant des accusés-réceptions ; deux blocs de multiplexage dont les entrées 25 respectives sont reliées à deux bornes recevant des données côté parallèle et dont les sorties sont reliées aux bornes fournissant des données côté série ; un bloc de génération d'accusés-réceptions internes (ReqO, Reql), dont les sorties sont reliées aux bornes 30 fournissant des accusés-réceptions côté parallèle ; et un bloc de commande des blocs de multiplexage, recevant les accusés-réceptions internes et le signal présent sur la borne recevant les accusés-réceptions côté série.B9580 - 15 5. Circuit selon la revendication 4, dans lequel chaque bloc de multiplexage comprend deux portes de Muller à deux entrées (40, 42, 44, 46) dont les sorties respectives sont combinées par une porte logique OU à deux entrées (48, 50). 6. Circuit selon la revendication 5, dans lequel le bloc de génération d'accusés-réceptions internes (ReqO, Reql) comporte deux portes OU à deux entrées (52, 54) combinant les sorties respectives desdites portes de Muller à deux entrées (40, 42, 44, 46) deux à deux. 7. Circuit selon la revendication 6, dans lequel le bloc de commande comporte deux portes de Muller asymétriques à trois entrées (58, 60) recevant chacune le signal présent sur la borne recevant des accusés-réceptions côté série (Out Ack), un des signaux d'accusé-réception internes, et la sortie directe ou inverse d'une bascule RS (56) combinant les signaux d'accusé-réception internes (ReqO, Reql). 8. Circuit selon l'une quelconque des revendications 1 à 3, dans lequel chaque désérialiseur (de) comprend : côté série, deux bornes (In W0, In W1) recevant des 20 données et une borne (In Ack) fournissant des accusés-réception ; côté parallèle, quatre bornes (OutO W0, OutO W1, Outl W0, Outl W1) fournissant des données et deux bornes (OutO Ack, Outl Ack) recevant des accusés-réceptions ; 25 deux blocs de démultiplexage dont les entrées respectives sont reliées aux bornes recevant des données côté série (In W0, In W1) et dont les sorties sont reliées aux bornes fournissant des données côté parallèle (OutO W0, OutO W1, Outl W0, Outl W1) ; 30 un bloc de génération d'accusés-réceptions internes (Req'0, Req'l) dont les sorties sont reliées à la borne fournissant des accusés-réceptions côté série (In Ack) par l'intermédiaire d'une porte logique OU (72) ; et un bloc de commande des blocs de démultiplexage, 35 recevant les accusés-réceptions internes et les signaux présentsB9580 - 16 sur les bornes recevant des accusés-réceptions côté parallèle (OutO Ack, Outl Ack). 9. Circuit selon la revendication 8, dans lequel chaque bloc de démultiplexage comprend deux portes de Muller à deux sorties (60, 62, 64, 66). 10. Circuit selon la revendication 9, dans lequel le bloc de génération d'accusés-réceptions internes (Req'0, Req'l) comporte deux portes OU à deux entrées (68, 70) combinant les sorties respectives desdites portes de Muller à deux entrées (40, 42, 44, 46) deux à deux. 11. Circuit selon la revendication 10, dans lequel le bloc de commande comporte deux portes de Muller asymétriques à trois entrées (76, 78) recevant chacune un des signaux présents sur l'une des bornes recevant des accusés-réceptions côté parallèle (OutO Ack, Outl Ack), un des signaux d'accusé-réception internes, et la sortie directe ou inverse d'une bascule RS (56) combinant les signaux d'accusé-réception internes (Req'0, Req'l).