Brevet FR2938670A1 — publié le 20100521

DEMANDE DE BREVET B07-2639FR - ODE/EVH Société par actions simplifiée dite : STMicroelectronics (Crolles 2) SAS Société par actions simplifiée dite : STMICROELECTRONICS (ROUSSET) SAS Dispositif de contrôle de l'activité de modules d'un réseau de modules de mémoire Invention de : Claire-Marie LACHAUD Christophe GONCALVES Dispositif de contrôle de l'activité de modules d'un réseau de modules de mémoire L'invention concerne, de manière générale, les contrôleurs de mémoire, et se rapporte plus particulièrement aux modules de mémoire RAM, notamment de type DRAM ou SRAM, et aux architectures de mémoire comportant un réseau de tels modules. Mais l'invention se rapporte également, de manière générale, aux circuits de mémoire de type RAM ou ROM. De manière conventionnelle, de tels réseaux de mémoire comprennent des modules de mémoire agencés de manière répétitive. Par exemple, pour une mémoire de type eDRAM de 4 Mbits, on associe trente-deux modules de 128 Kbits. Chaque module de mémoire comporte généralement un contrôleur local, qui communique avec un contrôleur d'activité global qui est utilisé pour surveiller l'activité de chaque module à partir des informations fournies par chaque contrôleur local, afin de ne lancer une opération pour l'un quelconque des modules que lorsque tous les modules sont inactifs. En d'autres termes, lorsque l'un ou plusieurs des modules de mémoire a débuté une opération, le contrôleur global attend un achèvement de l'opération avant de débuter une opération pour l'un des autres modules. La mémoire doit donc attendre que le dernier module activé, ou le plus lent, ait achevé son opération avant d'activer un autre module. Pour réaliser ce contrôle, chaque contrôleur local est raccordé à un bus commun auquel est connecté le contrôleur global. De manière conventionnelle, chaque contrôleur local comporte un circuit tampon à trois états, de type � buffer 3-states �, en anglais, recevant, en entrée, un signal d'activité issu du module de mémoire et délivrant au bus de contrôle un signal de contrôle dont le niveau traduit l'activité du module surveillé. Lorsque le module de mémoire est inactif, le bus de contrôle est positionné à haute impédance. Une nouvelle activité est prête à être lancée lorsque tous les modules de mémoire sont inactifs. En début d'activité, le signal de contrôle est positionné à � 0 �, tandis qu'en fin d'activité, le signal de contrôle est positionné à � 1 �. Ce type de contrôle est grandement dépendant de la taille du réseau de mémoire, de sorte que, lorsque la taille de la mémoire augmente, la vitesse de réactivité chute. En effet, lorsque la taille de la mémoire augmente, les circuits tampon doivent être dimensionnés en conséquence, ce qui implique un dimensionnement consécutif du bus de contrôle de sorte qu'il est difficile d'atteindre la vitesse visée. Par ailleurs, lorsqu'un module mémoire est situé à grande distance du contrôleur global, l'effet résistif dans le bus de contrôle réduit encore la vitesse de la mémoire de sorte que, avant de mettre en activité un module du réseau de mémoire, le contrôleur global doit souvent attendre que le module situé le plus loin, qui n'est pas nécessairement le plus lent, lui ait signifié la fin de son activité. I1 a par ailleurs été constaté que la complexité du contrôleur augmente de façon exponentielle avec le gain en performance. Au vu de ce qui précède, il est proposé, dans le cadre de la présente description, un dispositif de contrôle de l'activité de modules de mémoire d'un réseau de modules de mémoire permettant d'améliorer la vitesse de la mémoire et permettant en outre de réduire considérablement la complexité des contrôleurs entrant dans sa constitution. I1 est ainsi proposé, selon un premier aspect, un dispositif de contrôle de l'activité de modules de mémoire d'un réseau de modules de mémoire, comprenant un contrôleur d'activité global et, pour chaque module, un contrôleur local délivrant au contrôleur d'activité global un signal de contrôle traduisant l'activité du module. Selon une caractéristique générale de ce dispositif, celui-ci comprend, pour chaque module de mémoire, un circuit pour réaliser une fonction logique NON ET sur un signal d'activité délivré par le module de mémoire, et délivrant conjointement, en sortie, le signal de contrôle. Selon une autre caractéristique de ce dispositif, celui-ci comprend un premier transistor d'un premier type de conductivité et un deuxième transistor d'un deuxième type de conductivité ayant chacun une électrode de commande recevant le signal d'activité, les premiers transistors de l'ensemble des modules de mémoire étant raccordés en série entre la masse et le contrôleur global, chaque deuxième transistor étant connecté entre une source de tension et ledit contrôleur global. Selon encore une autre caractéristique du dispositif de contrôle, le premier transistor est un transistor MOS de type N, le deuxième transistor étant un transistor MOS de type P. Par exemple, le premier transistor est un transistor NMOS de type LVT et le deuxième transistor est un transistor PMOS de type SVT ou HVT. Dans un mode de réalisation, chaque circuit comprend un troisième transistor du deuxième de conductivité raccordé en parallèle sur le premier transistor. Ce troisième transistor peut être un transistor PMOS de type plvt. Le troisième transistor comprend alors une électrode de commande recevant le complément du signal d'activité. Selon ce dispositif, chaque circuit peut comprendre un quatrième transistor du deuxième type de conductivité ayant une électrode de commande raccordée à l'électrode de commande du premier transistor, une première électrode raccordée à une source de tension et une deuxième électrode raccordée à l'une des électrodes du premier transistor. Par exemple, le quatrième transistor est un transistor PMOS de type HVT. I1 est encore proposé, selon un autre aspect, un circuit de mémoire RAM comportant un dispositif tel que défini ci-dessus. I1 est enfin proposé, selon encore un autre aspect, un équipement électronique comportant un circuit de mémoire RAM tel que défini ci-dessus. D'autres buts, caractéristiques et avantages du dispositif apparaîtront à la lecture de la description suivante, donnée uniquement à titre d'exemple non limitatif, et faite en référence aux dessins annexés, sur lesquels : - la figure 1 illustre de manière générale l'architecture d'un réseau de mémoire RAM doté d'un dispositif de contrôle d'activité ; - la figure 2 illustre l'architecture d'un dispositif de contrôle dans un mode de réalisation ; - la figure 3 montre les résistances parasites du circuit de la figure 2 ; - la figure 4 illustre un autre exemple de réalisation d'un dispositif de contrôle ; - la figure 5 illustre encore un autre exemple de réalisation d'un dispositif de contrôle ; et - la figure 6 illustre l'architecture d'une cellule élémentaire du dispositif de la figure 5. Sur la figure 1, on a représenté l'architecture générale d'un réseau de modules de mémoire RAM, notamment de type DRAM ou SRAM, désigné par la référence numérique générale 10. Mais on notera que l'on ne sort pas du cadre de la présente description lorsqu'elle s'applique à tout type de dispositif de mémoire de type RAM, ROM, notamment EEPROM, ... Par exemple, ce réseau a une capacité de 4 Mbits et comporte un ensemble de plans ou modules de mémoire, tels que Ml et M2, ainsi qu'une interface d'entrée-sortie E/S. Un tel réseau de mémoire peut par exemple entrer dans la constitution de divers types d'équipement électronique, tel qu'un contrôleur de disque dur, ou un équipement électronique grand public, tel qu'une imprimante, un téléphone portable, ... Dans le but de contrôler l'activité de chaque module, le réseau 10 comporte un dispositif de contrôle réparti comportant, pour chaque module, un contrôleur local 11 et un contrôleur global 12 qui reçoit en provenance des contrôleurs locaux un signal de contrôle. On notera que le nombre de modules de mémoire entrant dans la constitution du réseau dépend de la capacité globale de la mémoire à obtenir, ainsi que celle de chaque module. On considérera toutefois, dans la suite de la description, que le réseau comporte quatre modules de mémoire, accessibles en parallèle pour le stockage de données. En se référant à la figure 2, chaque module de contrôle, ici au nombre de quatre, est basé sur la réalisation d'un circuit formant une porte logique réalisant une fonction NON ET sur un signal d'activité délivré par chaque module de mémoire. Ce circuit est destiné à réaliser une fonction logique NON ET entre le module de mémoire et le contrôleur global. Ainsi, on ne sort pas du cadre de l'invention lorsque le circuit réalise une fonction logique ET, la fonction NON étant alors intégrée au contrôleur global. Pour réaliser la fonction requise et transmettre au contrôleur global une information traduisant l'activité de l'ensemble des modules de mémoire, on construit une porte logique entre les modules au lieu et place de l'ensemble constitué par le circuit tampon et le bus de contrôle, pour fournir le signal de contrôle au contrôleur global. En d'autres termes, le dispositif reçoit l'ensemble des signaux d'activité provenant des modules de mémoire et réalise globalement une fonction logique NON ET sur ces signaux d'activité en combinant ces signaux en une unique sortie qui permet de déterminer si l'un au moins des modules de mémoire est actif. Ainsi, en se référant à la figure 2, qui correspond à une architecture de mémoire RAM comportant quatre modules de mémoire et sur laquelle les références A, B, C et D se rapportent respectivement aux quatre modules de mémoire, chaque contrôleur local comporte un premier transistor de type N, respectivement T 1 A, T 1 B, T I C et T l D, et un deuxième transistor de type P, respectivement T2A, T2B, T2C et T2D. La grille de chacun des premier et deuxième transistors reçoit un signal d'activité A, B, C, D issu de l'un des modules de mémoire (non représenté). En outre, les premiers transistors T l A, T1B, T I C et T 1 D sont raccordés en série entre la masse et le contrôleur global 12, au noeud Y. Le drain du premier transistor T1A est ainsi raccordé au noeud Y et sa source est raccordée au drain du premier transistor T1B d'un deuxième module de mémoire B. La source de ce transistor T1B est raccordée au drain du premier transistor TIC d'un troisième module de mémoire dont la source est raccordée au drain du premier transistor T 1D d'un quatrième module de mémoire, dont la source est raccordée à la masse. En ce qui concerne les deuxièmes transistors, leur source est raccordée à une tension continue, par exemple vdd, et leur drain est raccordé au noeud Y. Comme indiqué précédemment, un niveau haut pour l'un des signal d'activation A, B, C ou D correspond à une inactivité du module de mémoire correspondant, de sorte que, si tous les signaux d'activité A, B, C et D sont au niveau haut, le contrôleur global peut activer l'un au moins des modules de mémoire. En d'autres termes, dans ce cas, le noeud Y est positionné à � 0� grâce aux premiers transistors T l A, T1B, TIC et T l D. Si l'un au moins des modules de mémoire est actif, par exemple le premier module A, le deuxième transistor T2A est passant et le noeud Y est positionné à � 1 �. Cette information est récupérée par le contrôleur global, qui n'envoie alors aucune requête en direction de l'un quelconque des modules de mémoire tant que le signal d'activité A n'est pas à � 1 �. Ainsi, par défaut, le noeud Y est à � 0 � et, si au moins un signal d'activité est à � 0 �, la valeur de ce noeud Y passe à � 1 �. I1 est ainsi possible, grâce à l'utilisation de deux transistors MOS, pour chaque module de mémoire, réalisant conjointement, pour l'ensemble des modules de mémoire une fonction logique NON ET entre les signaux d'activité, de fournir un signal de contrôle au contrôleur global, et ce, dans un agencement relativement simple. On notera que, avantageusement, les premiers transistors sont constitués par des transistors NMOS de type LVT (� Low Voltage Threshold �, en anglais), afin de réaliser des transistors commutant très rapidement, tandis que les deuxièmes transistors sont constitués par des transistors PMOS de type SVT (� Standard Voltage Threshold �, en anglais). De tels transistors permettent d'améliorer le comportement des transistors NMOS en série et des transistors PMOS. En effet, les transistors LVT présentent l'avantage d'être très rapides à la commutation, bien que susceptibles d'engendrer des courants de fuite relativement importants, et les transistors de type HVT sont plus lents mais engendrant très peu de courants de fuite, les transistors de type SVT ayant des caractéristiques de vitesse et de fuite intermédiaires. Ainsi, dans le cadre du présent dispositif de contrôle, l'utilisation d'un transistor LVT pour la réalisation des premiers transistors permet d'obtenir une vitesse de commutation élevée, les fuites liées à l'utilisation de ce type de transistor n'engendrant pas d'inconvénients majeurs dans la mesure où, par défaut, en l'absence d'activité, ces transistors sont passants et où en activité, les fuites proviennent des deuxièmes transistors, qui n'engendrent que peu de fuites. Toutefois, pour des applications à faible puissance, les PMOS peuvent être du type HVT (� High Voltage Threshold � MOS, en anglais) afin de réduire encore les fuites. En se référant maintenant à la figure 3, on notera que, en pratique, on constate la présence de résistances parasites telles que r, dues à la propagation entre les modules de mémoire. Ainsi, par exemple, lorsque le module C est actif (signal d'activation C à � 0 �), le noeud Y est positionné à � 1 � dû à l'état passant du deuxième transistor T2C. Mais, dans ce cas, le noeud commun entre le premier transistor T1A et le premier transistor T1B d'un module de mémoire adjacent est positionné à une valeur proche de � 1 �, soit, en pratique 1-Vt, Vt désignant la tension de seuil du transistor. Le noeud commun entre la source de ce transistor T1B et le drain du transistor TIC d'un module adjacent est également positionné à un niveau 1-Vt. Idéalement, les noeuds communs entre les transistors T1A et T1B, d'une part, et entre les transistors T1B et TIC, d'autre part, devraient être positionnés à vdd lorsque le module de mémoire C est activé, afin d'obtenir le même comportement lorsque l'un quelconque des modules est activé. Pour cette raison, selon un autre mode de réalisation illustré à la figure 4, un troisième transistor MOS de type P, respectivement T3A, T3B, T3C et T3D, est raccordé en parallèle sur le premier transistor T 1A, T1B, T I C et T 1D, respectivement, de sorte que, par exemple, en ce qui concerne le troisième transistor T3A de l'un des modules de mémoire, sa source est raccordée au drain du premier transistor TlA tandis que son drain est raccordé à la source du premier transistor T1A. La grille de chacun des troisièmes transistors T3A, T3B, T3C et T3d reçoit le complément A du signal d'activation du module correspondant. Par exemple, comme indiqué précédemment, lorsque le module C est activé, le signal d'activation C est positionné à � o � de sorte que le noeud Y est positionné à � 1 �. Dans ce cas, le noeud commun entre les transistors T 1A et T1B, d'une part, et T1B et TIC, d'autre part, est positionné à � 1 � grâce à l'état passant des transistors PMOS, la limitation due aux transistors NMOS étant dès lors supprimée. Par exemple, le troisième transistor est un transistor PMOS de type LVT. Comme on le conçoit, au repos, ce transistor est passant et n'induit pas de consommation. La consommation est alors engendrée par les deuxièmes transistors, qui, comme indiqué précédemment, engendrent moins de fuites. Dans le but d'améliorer encore la vitesse du dispositif et d'éliminer davantage les effets liés aux résistances parasites, un quatrième transistor PMOS T4A, T4B, T4C et T4D est associé à chaque module de mémoire, par exemple un transistor PMOS de type HVT. Bien entendu, l'utilisation d'un transistor de type HVT, qui n'engendre que très peu de fuites, est ici avantageuse pour la réalisation de ce quatrième transistor puisque ce transistor n'est pas passant par défaut. Comme on le voit sur la figure 5 qui illustre un exemple de réalisation d'un tel dispositif, la grille de chacun de ces quatrièmes transistors est connectée à la grille du premier transistor T 1A, T1B, T I C ou T l D correspondant, de manière à recevoir le signal d'activation A, B, C ou D, tandis que le drain de ce quatrième transistor est raccordé au drain du premier transistor correspondant, sa source étant raccordée à une source d'alimentation continue vdd. Ce quatrième transistor permet d'accélérer le retour au niveau haut des noeuds situés entre les premiers transistors. En effet, par exemple, dans le cas où le troisième module de mémoire C est actif (signal d'activation C à � 0 �), le noeud Y est à � 1 �, le noeud commun entre les premiers transistors T 1A et T1B est à � 1 �, le noeud commun entre le premier transistor T1B et le premier transistor TIC est à � 1 � et le noeud commun entre le premier transistor T I C et le premier transistor T l D est à � 0 �. Le positionnement à � 1 � des noeuds entre les premiers transistors est accéléré grâce à la présence des quatrièmes transistors MOS qui positionnent à � 1 � les noeuds dès que le signal d'activation correspondant est à � 0 �. Ainsi, dans l'exemple décrit, le noeud entre les transistors T1B et TIC est plus rapidement positionné à � 1 �. Tel est également le cas du noeud entre les transistors T 1 A et T1B. On conçoit dès lors que ce mode de réalisation est avantageux dans la mesure où il permet d'atteindre pleinement les objectifs visés par le dispositif de contrôle. Ainsi, en référence à la figure 6, selon ce mode de réalisation avantageux, chaque cellule du dispositif de contrôle comprend un premier transistor NMOS Tl et un deuxième transistor PMOS T2 dont la grille reçoit un signal d'activité IN provenant d'un module de mémoire auquel il est associé, qui constituent, conjointement, la base de la cellule de contrôle. Comme indiqué précédemment, le premier transistor Tl est un transistor de type LVT, tandis que le deuxième transistor T2 est un transistor de type SVT ou HVT, pour des applications à basse puissance. Mais on notera que l'on ne sort pas du cadre de la présente description lorsque l'on utilise des transistors d'autre nature. Par exemple, les transitions peuvent être de même nature, par exemple tous des SVT ou tous des HVT. Le drain et la source du premier transistor Tl sont respectivement raccordés à des premiers transistors d'une cellule de contrôle adjacents, ou, le cas échéant, soit au noeud Y, soit à la masse, selon le positionnement de la cellule vis-à-vis des autres cellules du dispositif de contrôle. En ce qui concerne le deuxième transistor T2, son drain est raccordé au noeud Y, tandis que sa source est connectée à une source de tension d'alimentation. Comme on le voit, la cellule comporte encore un troisième transistor T3 PMOS de type LVT dont le drain est raccordé à la source du premier transistor Tl et dont la source est raccordée au drain de ce premier transistor Tl. La grille du transistor T3 reçoit le complément IN du signal d'activité. La cellule comporte encore un quatrième transistor PMOS T4 de type HVT dont la grille est raccordée à la grille des premier et deuxième transistors T2 et reçoit ainsi le signal IN d'activité, dont le drain est raccordé à la source du premier transistor T 1 et dont la source est raccordée à la source d'alimentation. On notera enfin que, dans les modes de réalisation envisagés, on peut avantageusement utiliser plusieurs ensembles de modules de contrôle. Ainsi, par exemple, on peut, dans divers modes de mise en oeuvre, prévoir de combiner quatre groupes de modules de contrôle surveillant chacun huit modules de mémoire, en particulier pour une mémoire de 4 Mégabits. REVENDICATIONS1. Dispositif de contrôle de l'activité de modules de mémoire d'un réseau de modules de mémoire, comprenant un contrôleur d'activité global (12) et, pour chaque module, un contrôleur local (11) délivrant au contrôleur d'activité global un signal de contrôle traduisant l'activité du module, caractérisé en ce qu'il comprend, pour chaque module de mémoire, un circuit pour réaliser une fonction logique NON ET à partir du signal d'activité (A, B, C, D) délivré par le module de mémoire et délivrant conjointement en sortie le signal de contrôle. 2. Dispositif selon la revendication 1, caractérisé en ce que ledit circuit comprend un premier transistor (T 1A, T1B, TIC, T1D) d'un premier type de conductivité, et un deuxième transistor (T2A, T2B, T2C, T2D) d'un deuxième type de conductivité ayant chacun une électrode de commande recevant le signal d'activité (A, B, C, D), les premiers transistors de l'ensemble des modules de mémoire étant raccordés en série entre la masse et le contrôleur global (12), chaque deuxième transistor étant connecté entre une source de tension et ledit contrôleur global. 3. Dispositif selon la revendication 2, caractérisé en ce que le premier transistor est un transistor MOS de type N et en ce que le deuxième transistor est un transistor MOS de type P. 4. Dispositif selon la revendication 3, caractérisé en ce que le premier transistor est un transistor NMOS de type LVT et le deuxième transistor est un transistor PMOS de type SVT ou HVT. 5. Dispositif selon l'une quelconque des revendications 2 à 4, caractérisé en ce chaque circuit comprend un troisième transistor (T3A, T3B, T3C, T3D) du deuxième type de conductivité raccordé en parallèle sur le premier transistor (T l A, T1B, TIC, T1D). 6. Dispositif selon la revendication 5, caractérisé en ce que le troisième transistor est un transistor PMOS de type LVT. 7. Dispositif selon l'une des revendications 5 et 6, caractérisé en ce que le troisième transistor comprend une électrode de commande recevant le complément du signal d'activité (A, B, C, D). 8. Dispositif selon l'une quelconque des revendications 2 à 7, caractérisé en ce que chaque circuit comprend un quatrième transistor (T4A, T4B, T4C, T4D) du deuxième type de conductivité, ayant une électrode de commande raccordée à l'électrode de commande du premier transistor, une première électrode raccordée à une source de tension et une deuxième électrode raccordée à l'une des électrodes du premier transistor. 9. Dispositif selon la revendication 8, caractérisé en ce que le quatrième transistor est un transistor PMOS de type HVT. 10. Circuit de mémoire de type RAM ou ROM, caractérisé en ce qu'il comporte un dispositif selon l'une quelconque des revendications 1 à 9. 11. Equipement électronique caractérisé en ce qu'il comporte un circuit de mémoire selon la revendication 10.