Brevet FR2937159A1 — publié le 20100416

-1 Circuit intégré comprenant une matrice de cellules électroniques et détecteur à pixels comportant un tel circuit La présente invention concerne un circuit intégré comprenant une matrice de cellules électroniques. Un tel circuit intégré fait par exemple partie d'un détecteur à pixels organisé selon une architecture par exemple bidimensionnelle en matrice de lignes et de colonnes de pixels. Chaque pixel contient alors une partie analogique chargée d'amplifier et de traiter le signal ténu issu de la conversion photon-électron du pixel. A côté de cette partie analogique très sensible, on trouve, dans chaque pixel, une partie numérique constituée de compteurs, de registres de configuration et de distribution d'horloge, etc ... Pour des raisons pratiques, il n'est pas possible de déporter la partie numérique en dehors de la matrice de pixels. Or, la cohabitation de ces circuits numériques avec les circuits analogiques voisins, extrêmement sensibles, pose des problèmes d'interférences mutuelles qui interdisent souvent leur fonctionnement simultané. Un premier problème, source d'interférence analogique/numérique, réside dans la présence de rails de sélection de lignes et de colonnes, utilisés pour adresser les pixels à lire. Un second problème réside dans la présence d'un � bus de données � qui véhicule les données à extraire de la matrice. En pratique, il s'agit d'un grand nombre de lignes équipotentielles qui traversent la matrice de part en part et qui subissent lors de la lecture une activité électromagnétique intense. Dans la pratique, les détecteurs à pixels fonctionnent suivant un schéma opérationnel de partage du temps entre une phase de capture d'une image d'une part et des phases de configuration du détecteur et de transfert de données vers les pixels de la matrice d'autre part. Par conséquent, dans les détecteurs à pixels actuels, le transfert de données ne s'effectue jamais pendant la phase de capture de l'image. Cette contrainte entraîne l'existence d'un temps mort préjudiciable dans certaines conditions expérimentales notamment dans le cas d'applications sensibles. A titre d'exemple, en cristallographie, certaines expériences requièrent un enregistrement en continu des images, sans temps mort. En imagerie médicale, le temps mort équivaut à une dose d'irradiation plus forte pour le patient, toutes choses étant égales par ailleurs. Il est donc utile voire indispensable pour conduire une expérience particulière de disposer d'un détecteur à pixels dépourvu de temps mort. 2937159 -2 Le but de l'invention est de résoudre les problèmes évoqués précédemment à propos des matrices de cellules pour réduire le temps mort. A cet effet, l'invention a pour objet un circuit intégré comprenant une matrice de cellules électroniques réparties par colonnes de cellules, caractérisé en ce que chaque 5 cellule comprend un registre d'entrée/sortie de données, les registres d'entrée/sortie des cellules de chaque colonne étant raccordés en série pour provoquer une propagation des données de cellule en cellule dans chaque colonne. Selon d'autres aspects de l'invention, le circuit intégré comprend l'une des caractéristiques suivantes : 10 - il comprend des moyens de transmission des données entrantes vers/sortantes de la matrice, intégrés dans un circuit électrique de bas de colonnes de la matrice, - les moyens de transmission des données entrantes vers la matrice comprennent un bus d'entrée de données raccordé au premier d'une pluralité de registres d'entrée en série chacun associé à une colonne de la matrice et chacun raccordé au registre 15 d'entrée/sortie de la première cellule de la colonne correspondante, - les moyens de transmission des données sortantes de la matrice comprennent un bus de sortie de données raccordé au dernier d'une pluralité de registres de sortie en série chacun associé à une colonne de la matrice et chacun raccordé au registre d'entrée/sortie de la première cellule de la colonne correspondante, 20 - il comprend une entrée d'au moins un premier signal de contrôle et des moyens formant retardateur du premier signal de contrôle sont interposés entre les colonnes successives et/ou les cellules successives de chaque colonne de la matrice, pour provoquer une propagation spatio-temporelle du premier signal de contrôle à travers la matrice, 25 - le premier signal de contrôle est un signal d'horloge, - chaque colonne comprend une entrée d'un deuxième signal de contrôle de validation/blocage du fonctionnement des registres d'entrée/sortie des cellules de cette colonne pour valider/bloquer la propagation des données dans ladite colonne, - les premier et deuxième signaux de contrôle sont associés à travers une porte 30 ET logique avant d'être appliqués aux cellules, - chaque cellule comprend des moyens de traitement d'un signal et chaque colonne comprend une entrée d'un troisième signal de contrôle de validation/blocage du fonctionnement des moyens de traitement des cellules de cette colonne pour valider/bloquer le traitement du signal dans ladite colonne, et 35 - les cellules sont formées de pixels et les moyens de traitement de chaque pixel comprennent un compteur de photons. 2937159 -3 L'invention concerne également un détecteur à pixels comprenant un tel circuit intégré. Ainsi, l'invention permet d'éliminer le problème du temps mort en utilisant une architecture permettant de faire fonctionner simultanément les circuits analogiques et 5 numériques pendant certaines phases de lecture et/ou de configuration du détecteur à pixels. La solution proposée par l'invention permet de plus d'optimiser, en fonction du niveau de perturbation électromagnétique acceptable dans l'application visée, le temps mort et la vitesse de lecture du détecteur. 10 On va maintenant décrire des modes de réalisation de l'invention de façon plus précise mais non limitative en regard des dessins annexés, sur lesquels : - la figure 1 illustre une structure de matrice de pixels à laquelle peut s'appliquer l'invention ; - la figure 2 illustre un pixel élémentaire de cette matrice, 15 - la figure 3 est un schéma synoptique illustrant la structure de la partie numérique de ce pixel élémentaire ; - la figure 4 est un schéma synoptique illustrant le fonctionnement de la partie numérique de ce pixel élémentaire selon l'invention; - la figure 5 est un schéma synoptique illustrant la structure et le fonctionnement 20 du circuit selon l'invention ; - la figure 6 est un schéma synoptique illustrant la structure et le fonctionnement du circuit selon un premier mode de réalisation de l'invention ; - la figure 7 est un schéma synoptique illustrant la structure et le fonctionnement du circuit selon un deuxième mode de réalisation de l'invention ; 25 - la figure 8 est un schéma synoptique illustrant la structure et le fonctionnement du circuit selon un troisième mode de réalisation de l'invention ; et - la figure 9 est un schéma synoptique illustrant la structure et le fonctionnement du circuit selon un quatrième mode de réalisation de l'invention. Comme cela a été mentionné précédemment, l'invention se rapporte à une matrice 30 de cellules électroniques réparties par colonnes de cellules. Dans la suite de la description, on décrira un exemple de réalisation basé sur une matrice de pixels. Une telle structure est illustrée sur la figure 1, où l'on reconnaît en effet un circuit à matrice désigné par la référence générale 1 sur cette figure, comportant une matrice de 35 pixels désignée par la référence générale 2, répartis en colonnes de pixels, qui sont 2937159 -4 associées à des moyens électroniques de bas de colonnes désignés par la référence générale 3. Ces moyens électroniques de bas de colonnes contiennent des circuits communs aux pixels de façon classique. 5 De façon plus précise, la constitution d'un pixel élémentaire de ce circuit 1 est illustrée sur la figure 2, où l'on peut en effet constater qu'un tel pixel comporte une partie numérique désignée par la référence générale 4 sur cette figure, associée à une partie analogique désignée par la référence générale 5. Ainsi qu'on peut le constater sur cette figure, la partie numérique est généralement 10 soigneusement séparée de la partie analogique pour limiter les influences mutuelles. Cependant, cette structure matricielle entraîne une certaine proximité inévitable entre les parties analogiques et numériques des pixels, avec les inconvénients mentionnés précédemment. La structure de la partie numérique 4 du pixel est détaillée dans la figure 3. 15 Cette partie numérique 4 comporte des moyens de traitement d'un signal 6 nommé � photon � transmis par la partie analogique 5 lorsqu'un photon incident est détecté par le détecteur à pixels. Les moyens de traitement du photon comprennent un compteur 8 dont le contenu est incrémenté à chaque détection d'un photon incident. Le compteur 8 est accessible 20 généralement du moins en mode lecture et éventuellement en mode écriture pour des raisons de test par exemple. La partie numérique 4 du pixel comprend également un registre de configuration 10 permettant de régler certains paramètres de la prise d'image individuellement pour chaque pixel. 25 Ce registre de configuration 10 sert, à titre d'exemple, à corriger individuellement le réglage d'un paramètre de la prise de vue pour obtenir une uniformité de réglage pour tous les pixels de la matrice 2. Il sert également à � masquer � un pixel dont le comportement n'est pas correct. Ce registre de configuration 10 est accessible en lecture et écriture. 30 La partie numérique 4 du pixel comporte selon l'invention un registre d'entrée/sortie 12 associé, à travers une liaison de transmission d'informations 13, à un multiplexeur 14 de données câblées de telle sorte que l'on puisse effectuer les opérations suivantes : - charger le contenu du compteur 8 dans le registre d'entrée/sortie 12 à travers 35 une liaison de transmission d'informations 16, 2937159 -5 - charger le contenu du registre de configuration 10 dans le registre d'entrée/sortie 12 à travers une liaison de transmission d'informations 18 ; - charger le registre d'entrée/sortie 12 dans le registre de configuration 10 à travers une liaison de transmission d'informations 20 ; 5 - effectuer un décalage d'un bit dans un sens montant des données placées dans le registre d'entrée/sortie 12 à travers des moyens de chaînage 22 avec le pixel suivant dans la même colonne ; et - effectuer un décalage d'un bit dans le sens descendant des données placées dans le registre d'entrée/sortie 12 à travers des moyens de chaînage 24 avec le pixel 10 précédent dans la même colonne. A titre d'exemple, la figure 4 illustre le fonctionnement de la partie numérique 4 pour réaliser les fonctions décrites ci-dessus. Ce fonctionnement est illustré pour 3 bits consécutifs i-1, i et i + 1 dans le pixel. Dans cet exemple le multiplexeur 14 possède quatre entrées de données et une 15 entrée d'un signal de sélection � SEL �. Le signal de sélection � SEL � permet de choisir, parmi les quatre possibilités suivantes, la donnée qui sera chargée dans le registre d'entrée/sortie 12 lors d'un prochain coup d'horloge appliqué sur une entrée CLK du registre d'entrée/sortie 12 : le bit de données du compteur 8 de même rang noté Cpti, 20 le bit de données de configuration de même rang noté Cfigi, le bit de sortie du registre d'entrée/sortie 12 du pixel suivant dans la même colonne noté RCi+1 ; et le bit de sortie du registre d'entrée/sortie 12 du pixel précédent dans la même colonne noté Rci-1. 25 Ainsi le bit de poids faible de chaque pixel est chaîné au bit de poids fort du pixel précédent de la même colonne et le bit de poids fort de chaque pixel est chaîné au bit de poids faible du pixel suivant de la même colonne. Ainsi, tous les bits des registres d'entrée/sortie 12 des pixels d'une même colonne sont chaînés de sorte à ne former qu'une chaîne unique. 30 Le bit de poids faible du premier pixel de la colonne est connecté à un registre situé dans le circuit électronique de bas de colonnes 3 de la matrice comme cela sera décrit plus en détail en référence à la figure 5. La figure 5 représente la structure de la matrice de pixels selon l'invention. Sur cette figure 5 sont ainsi représentés les trois premiers pixels (� pixel 0 �, 35 � pixel 1 �, � pixel 2 �) des quatre premières colonnes de la matrice ainsi que des 2937159 -6 moyens de transmission des données entrantes vers/sortantes de ces pixels intégrés dans le circuit électronique de bas de colonnes de la matrice 2. Selon l'invention, les moyens de transmission des données entrantes vers la matrice 2 comprennent un bus d'entrée 30 de données raccordé au premier d'une 5 pluralité de registres d'entrée 32, en série, chacun associé à une colonne de la matrice et chacun raccordé au registre d'entrée/sortie 12 du premier pixel � pixel 0 � de la colonne correspondante. De manière similaire, les moyens de transmission des données sortantes de la matrice comprennent un bus de sortie 34 de données raccordé au dernier d'une pluralité 10 de registres de sortie 36, en série, chacun associé à une colonne de la matrice et chacun raccordé au registre d'entrée/sortie 12 du premier pixel � pixel 0 � de la colonne correspondante. Ce mode d'échange des données par décalages série entre l'intérieur et l'extérieur de la matrice de pixels permet d'éviter le recours classique à un adressage aléatoire par 15 ligne et colonne qui implique l'utilisation de rails de sélection de lignes et de colonnes qui traversent la matrice de pixels de part en part et qui, lorsque ces signaux sont actifs, peuvent perturber gravement les circuits analogiques en fonctionnement. Le recours à des décalages série pour entrer et sortir l'information dans la matrice de pixels permet d'éviter cet inconvénient majeur de l'adressage aléatoire. Par ailleurs, le 20 � bus de données � de l'état de la technique a été également éliminé. En effet, selon l'architecture proposée par la présente invention, les données se propagent à l'intérieur de la matrice 2 par décalage série. Les données ainsi extraites des pixels de la matrice 2 sont recueillies par les registres 36 de bas de colonnes qui les stockent provisoirement et les transmettent vers l'extérieur de la matrice à travers le bus 25 de sortie 34. Ainsi, la lecture de la matrice 2 se passe selon deux phases distinctes. La première phase consiste à charger les registres 36 de bas de colonnes avec les données de la matrice 2 par décalage série des données des pixels dans chaque colonne. La deuxième phase consiste à évacuer les données des registres 36 vers 30 l'extérieur du circuit. Dans la pratique, la deuxième phase porte sur une partie seulement des données à savoir les données issues du premier pixel (� pixel 0 �) de chaque colonne de pixels. Cette opération est réitérée jusqu'à la lecture totale de la matrice 2. Cette deuxième phase est inoffensive pour les circuits analogiques de la matrice 35 car le circuit de bas de colonnes 3 est physiquement séparé de la matrice d'autant plus 2937159 -7 lorsque l'alimentation de ce circuit de bas de colonnes 3 est séparée de celle de la partie numérique 4. Un fonctionnement similaire est mis en oeuvre pour l'écriture de données dans les pixels. 5 Ainsi, la phase la plus contraignante du point de vue des perturbations électromagnétiques est la première phase. Le temps mort de lecture est ainsi dominé par cette première phase. La figure 6 illustre un mode de réalisation du fonctionnement des compteurs des pixels. Ce fonctionnement est commandé par un signal de contrôle nommé � CEN � qui 10 est envoyé vers une entrée 40 de chaque colonne de pixels puis propagé vers tous les pixels de cette colonne. Selon le mode de réalisation de la figure 6, le signal de contrôle � CEN � est commun à tous les pixels et issu d'un signal de contrôle global �CENG�. Ainsi, tous les compteurs 8 de tous les pixels sont commandés simultanément 15 pour déclencher ou arrêter le comptage. Dans l'état de la technique, il est interdit de compter lors de la phase d'acquisition de données. Ceci a pour conséquence un temps mort typiquement de l'ordre de 50 % du temps total de fonctionnement du détecteur à pixels. Grâce à l'invention, les compteurs comptent en permanence à l'exception des 20 phases pendant lesquelles a lieu le décalage série des données dans la matrice et des phases pendant lesquelles les données sont stockées dans les registres d'entrée/sortie 12. Le temps mort résultant est typiquement de l'ordre de 10% maximum du temps total de fonctionnement du détecteur à pixels. Ce temps de 10%, bien que beaucoup plus faible que celui de l'état de la 25 technique, peut néanmoins être gênant pour certaines applications sensibles. Les modes de réalisation décrits dans la suite de la description en référence aux figures 7 à 9 visent à réduire encore ce temps mort. Une première manière de réduire ce temps mort consiste comme cela est illustré sur la figure 7, à minimiser les commutations simultanées des cellules de la matrice, c'est- 30 à-dire, dans l'exemple illustré, des pixels. On reconnaît en effet sur cette figure 7, une matrice de pixels qui est désignée par la référence générale 50 et qui comporte donc plusieurs colonnes telles que par exemple les colonnes 51, 52 et 53, de pixels tels que les pixels désignés par les références 54, 55 et 56 pour la colonne 51. 2937159 -8 On notera que dans la suite de la description, l'utilisation du terme matrice peut couvrir l'ensemble de la structure de la matrice de façon globale ou différentes parties de celle-ci, dans lesquelles les différents pixels sont associés sous forme d'une sous-matrice. Ainsi, cette matrice ou cette partie de matrice comporte une entrée unique pour un 5 signal de contrôle tel que par exemple le signal désigné par S sur cette figure et portant la référence 57 sur celle-ci, qui est destiné à être distribué aux différents pixels de cette matrice. A cet effet, des moyens formant retardateur tels que par exemple le retardateur 58 sont interposés en série entre les différentes colonnes 51, 52 et 53. 10 Ces moyens formant retardateur sont par exemple intégrés dans le circuit électrique de bas de colonnes de la matrice. De même, des retardateurs tels que par exemple le retardateur désigné par la référence générale 59, peuvent être intégrés dans les pixels de chaque colonne, ceux-ci étant alors également raccordés en série. 15 Ainsi, tout signal de contrôle destiné à un grand nombre de pixels et éventuellement à tous, comme par exemple toute impulsion de pilotage, est transmis par chaque pixel au pixel voisin du dessus dans sa colonne, après passage dans un circuit retardateur dont la fonction est donc de retarder la propagation de cette impulsion, à partir d'un point d'entrée unique. 20 De même, la propagation de ce signal de contrôle d'une colonne à la suivante de la matrice est retardée par un retardateur similaire situé en bas de colonne. Il en résulte alors une propagation du signal de contrôle au travers de la matrice, selon un schéma spatio-temporel, à la façon d'un front d'onde similaire à une vague, schématisé par le trait W se déplaçant dans la direction D selon une diagonale de la 25 matrice. Ainsi, en prenant un exemple d'un circuit dans lequel on envoie une impulsion de contrôle sur 12 bascules de 9600 pixels de chaque circuit, on déclenche potentiellement le changement d'état d'environ 110.000 bascules. Sans le dispositif de retard décrit ci-dessus, ces commutations auraient lieu dans 30 un laps de temps très court de l'ordre de 200 ps. Grâce à l'intégration des retardateurs, ces commutations peuvent être étalées dans le temps sur environ 100 ns et dans le plan défini par la matrice, le front d'onde de la vague ainsi générée se déplaçant approximativement selon la diagonale de la matrice de pixels. 35 Ainsi, les courants d'appel dus à ces commutations se répartissent régulièrement dans le temps et suivant les plots d'alimentation, classiquement répartis le long du circuit. 2937159 -9 Cette propagation en vague est alors adaptée à la discrétion du concepteur du circuit pour tous les signaux qu'il juge potentiellement gênants dans le contexte indiqué précédemment. Plus particulièrement, l'utilisation de cette propagation en vague est adaptée dans 5 un mode de réalisation particulier au signal d'horloge � CLK �. Les commutations d'horloge des registres d'entrée/sortie 12 étant ainsi étalées selon la vague W, les décalages en série des données sont également étalés dans le temps. Ainsi, il n'est plus nécessaire d'interdire le comptage durant les décalages de 10 données. Le temps mort correspond alors dans ce cas uniquement au temps de stockage des données dans les registres d'entrée/sortie 12. Ce temps mort est négligeable. Une deuxième manière de réduire ce temps mort consiste, comme cela est illustré sur la figure 8, à procéder aux décalages série seulement sur un sous-ensemble de colonnes parmi les colonnes de la matrice. 15 Ceci est mis en oeuvre dans un mode de réalisation de l'invention à l'aide d'un signal de contrôle � CLK_EN � qui permet pour chaque colonne de valider/bloquer le fonctionnement des registres d'entrée/sortie 12 des pixels de cette colonne pour valider/bloquer la propagation des données dans la colonne. Le signal de contrôle � CLK_EN � est entré sur une entrée 60 du circuit et il est 20 stocké dans des registres 62 de bas de colonnes associés aux colonnes de la matrice, chaque registre comportant la valeur de ce signal de contrôle pour la colonne concernée. Ainsi, pour une colonne donnée � i �, la valeur stockée dans le registre 62 concerné est � CLK EN i �. Dans un mode de réalisation particulier de l'invention, le signal d'horloge � CLK � 25 et le signal � CLK_EN_i � sont associés à travers une porte � ET � logique 64 avant d'être appliqués aux pixels de la matrice. Ainsi, dans le cas où l'horloge � CLK � est propagée selon la vague W, les décalages de données en série pour les colonnes validées sont également étalés. A titre d'exemple, le signal � CLK_EN � valide le fonctionnement des registres 30 d'entrée/sortie 12 d'une colonne sur 10, soit les colonnes 0, 10, 20, ... tout en bloquant le fonctionnement des registres d'entrée/sortie 12 de toutes les autres colonnes puis il valide le fonctionnement des registres d'entrée/sortie 12 des colonnes 1, 11, 21,... tout en bloquant le fonctionnement des registres d'entrée/sortie 12 de toutes les autres colonnes etc ..., jusqu'à épuiser toutes les colonnes. 2937159 - 10 La combinaison de la propagation de l'horloge par vague et du multiplexage des décalages série de données entre les colonnes réduit encore le niveau de perturbation électromagnétique du détecteur à pixels. Cependant, cette solution présente l'inconvénient d'allonger la durée de la lecture 5 (ou de l'écriture) des données de la matrice. Cet allongement de la durée n'est cependant généralement pas gênant dans la majorité des applications. Un troisième procédé visant à améliorer le temps mort est illustré sur la figure 9. Ce procédé vise à multiplexer le comptage entre les colonnes. Ainsi, le comptage est autorisé seulement pour un sous-ensemble des colonnes et interdit pour les autres 10 colonnes qui sont plus gênées par la lecture/écriture de données. Ceci a pour conséquence d'avoir un temps mort par colonne plutôt qu'un temps mort global pour tout le circuit. Ce procédé est mis en oeuvre dans un mode de réalisation de l'invention à l'aide du signal de contrôle CEN qui permet pour chaque colonne de valider/bloquer le 15 comptage des photons dans les pixels de cette colonne. Le signal � CEN � est entré sur une entrée 70 du circuit et il est stocké dans des registres 72 de bas de colonnes associés aux colonnes de la matrice, chaque registre comportant la valeur de ce signal de contrôle pour la colonne concernée. Ainsi, pour une colonne donnée � i �, la valeur stockée dans le registre 72 est � CEN_i �. 20 Dans un mode de réalisation particulier de l'invention, le signal de contrôle de comptage global � CENG� dans la matrice est associé au signal � CEN_i � à travers une porte � ET � logique 74 avant d'être appliqué aux pixels de la matrice. Les différents modes de réalisation décrits précédemment permettent ainsi à l'utilisateur de programmer le temps mort et la vitesse de lecture/écriture de données 25 dans la matrice de cellules selon l'application souhaitée. Bien entendu, d'autres modes de réalisation peuvent encore être envisagés. REVENDICATIONS1.- Circuit intégré comprenant une matrice de cellules électroniques réparties par colonnes de cellules, caractérisé en ce que chaque cellule comprend un registre d'entrée/sortie (12) de données, les registres d'entrée/sortie (12) des cellules de chaque colonne étant raccordés en série pour provoquer une propagation des données de cellule en cellule dans chaque colonne. 2.- Circuit intégré selon la revendication 1, caractérisé en ce qu'il comprend des moyens de transmission des données entrantes vers/sortantes de la matrice, intégrés dans un circuit électrique de bas de colonnes (3) de la matrice. 3.- Circuit intégré selon la revendication 2, caractérisé en ce que les moyens de transmission des données entrantes vers la matrice comprennent un bus d'entrée de données (30) raccordé au premier d'une pluralité de registres d'entrée (32) en série chacun associé à une colonne de la matrice et chacun raccordé au registre d'entrée/sortie (12) de la première cellule de la colonne correspondante. 4.- Circuit intégré selon la revendication 2 ou 3, caractérisé en ce que les moyens de transmission des données sortantes de la matrice comprennent un bus de sortie (34) de données raccordé au dernier d'une pluralité de registres de sortie (36) en série chacun associé à une colonne de la matrice et chacun raccordé au registre d'entrée/sortie (12) de la première cellule de la colonne correspondante. 5.- Circuit intégré selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend une entrée (57) d'au moins un premier signal de contrôle (S) et en ce que des moyens formant retardateur (58, 59) du premier signal de contrôle (S) sont interposés entre les colonnes successives et/ou les cellules successives de chaque colonne de la matrice, pour provoquer une propagation spatio-temporelle du premier signal de contrôle (S) à travers la matrice. 6.- Circuit intégré selon la revendication 5, caractérisé en ce que le premier signal de contrôle (S) est un signal d'horloge (CLK). 7.- Circuit intégré selon l'une quelconque des revendications précédentes, caractérisé en ce que chaque colonne comprend une entrée d'un deuxième signal de contrôle (CLK_EN) de validation/blocage du fonctionnement des registres d'entrée/sortie des cellules de cette colonne pour valider/bloquer la propagation des données dans ladite colonne. 8.- Circuit intégré selon la revendication 5 ou 6 et la revendication 7, caractérisé en ce que les premier (CLK) et deuxième (CLK_EN) signaux de contrôle sont associés à travers une porte ET logique (64) avant d'être appliqués aux cellules. - 12 9.- Circuit intégré selon l'une quelconque des revendications précédentes, caractérisé en ce que chaque cellule comprend des moyens de traitement d'un signal et en ce que chaque colonne comprend une entrée d'un troisième signal de contrôle (CEN) de validation/blocage du fonctionnement des moyens de traitement des cellules de cette colonne pour valider/bloquer le traitement du signal dans ladite colonne. 10.- Circuit intégré selon la revendication 9, caractérisé en ce que les cellules sont formées de pixels et en ce que les moyens de traitement de chaque pixel comprennent un compteur (8) de photons. 11.- Détecteur à pixels comprenant un circuit intégré selon l'une quelconque des revendications précédentes.