Brevet FR2938140A1 — publié le 20100507

B8273 - 07-GR2-067 1 RÉCEPTEUR À SUPPRESSION D'INTERFÉRENCES ENTRE PORTEUSES Domaine de l'invention La présente invention concerne un récepteur pour recevoir un signal transmis par plusieurs porteuses, par exemple, modulé selon une modulation OFDM (multiplexage par séparation fréquentielle orthogonale), et en particulier un récepteur agencé pour pallier à des interférences entre porteuses (ICI). Exposé de l'art antérieur Les interférences entre porteuses (ICI) sont un problème courant dans des systèmes de communication mobiles. Lorsque des récepteurs sont mobiles, les interférences ne résultent pas seulement d'environnements multi-trajets provo-quant de multiples échos reçus dans le domaine temporel, mais aussi de décalages fréquentiels qui affectent de façon indépendante ces échos et le signal original. Ces décalages fréquentiels sont connus sous le nom de décalages de fréquence Doppler, et sont directement proportionnels à la fréquence du canal radio et à la vitesse du récepteur. Le décalage de fréquence Doppler fd peut être estimé de la façon suivante : fd = (v. fc) /C où v est la vitesse du récepteur, fc est la fréquence de la porteuse, et C est la vitesse de l'onde (environ 3x108 m/s). B8273 - 07-GR2-067 2 Ainsi, en supposant une vitesse v de 140 km/h, et une fréquence porteuse centrale voisine de 800 MHz, cela conduit à un décalage de fréquence Doppler d'environ 100 Hz. Dans des systèmes de communication à plusieurs porteuses rapprochées cela pourrait conduire à des interférences entre porteuses qui empêchent une réception correcte des signaux. La modulation OFDM (multiplexage par séparation fréquentielle orthogonale) est un processus de multiplexage par séparation fréquentielle dans lequel des paquets de données sont modulés sur un grand nombre de sous-porteuses orthogonales très rapprochées. Chaque sous-porteuse est modulée selon un processus de modulation classique, comme par exemple QAM (modulation d'amplitude en quadrature) ou PSK (modulation par décalage de phase). Les données sont divisées en plusieurs flux parallèles, un pour chaque sous-porteuse, et sont transmises selon des symboles comprenant toutes les sous-porteuses modulées. Les normes de diffusion vidéo numérique telles que DVB-T (diffusion vidéo numérique de télévision terrestre) et DVB-H (diffusion vidéo numérique vers des dispositifs portables) proposent l'utilisation de modulation OFDM, et peuvent être appliquées à des canaux de transmission de signaux filaires ou sans fil, et à diverses applications comme la diffusion de signaux numériques de télévision et audio, la mise en réseau sans fil et l'Internet à large bande. Un avantage de la modulation OFDM est sa capacité à faire face à des conditions de canal difficiles, comme des affaiblissements sélectifs en fréquence. Cependant, en raison des porteuses rapprochées, il y a un problème pour traiter de façon appropriée les interférences entre porteuses dans des systèmes OFDM, en particulier lorsqu'un récepteur et/ou un émetteur se déplace à des vitesses relativement élevées. B8273 - 07-GR2-067 3 Résumé de l'invention Des modes de réalisation de la présente invention ont pour objet de résoudre au moins partiellement un ou plusieurs des problèmes de l'art antérieur. Selon un aspect de la présente invention, on prévoit un circuit de réception pour démoduler un signal d'entrée reçu à partir d'un canal de transmission, le signal d'entrée comprenant des symboles comportant N sous-porteuses comprenant une pluralité de sous-porteuses de données modulées par un signal de données original et, dans au moins certains symboles, une pluralité de sous-porteuses pilotes modulées par des signaux de référence, le circuit de réception comprenant un égaliseur à retour de décision agencé pour traiter de façon itérative le signal d'entrée pour un symbole courant pour produire une estimation du signal de données original modulé par le symbole courant, l'égaliseur à retour de décision comprenant un bloc d'estimation d'interférences entre porteuses agencé pour fournir une estimation du bruit d'interférence entre porteuses basée sur au moins une estimation du canal déterminée pour le symbole précédent et une estimation du canal déterminée pour le symbole suivant, et un circuit de correction agencé pour déterminer l'estimation du symbole de données original sur la base de l'estimation du bruit ICI soustrait du signal d'entrée. Selon un mode de réalisation de la présente invention, après une première itération de l'égaliseur à retour de décision pour le symbole courant, le bloc d'estimation d'interférences entre porteuses est agencé pour fournir l'estimation de bruit basée en plus sur l'estimation du signal de données original pour le symbole courant déterminée par une itération précédente, et le circuit de correction est agencé pour déterminer l'estimation du symbole de données original en divisant le résultat de la soustraction de l'estimation de bruit ICI du signal d'entrée par une estimation du canal pour le symbole courant. Selon un autre mode de réalisation de la présente 35 invention, le bloc d'estimation ICI est agencé pour déterminer B8273 - 07-GR2-067 4 l'estimation de bruit ICI sous la forme C.S1-1(n).(HSTAT(n+l)-HSTAT(n-1))/2(N+G), où C est une matrice de référence, Si-1(n) est une estimation du signal de données original déterminée dans une itération précédente, HSTAT(n+l) est l'estimation du canal pour le symbole suivant, HSTAT(n-1) est l'estimation du canal pour le symbole précédent, N est le nombre d'échantillons concernant des parties de données du signal d'entrée, et G est le nombre d'échantillons concernant des intervalles de garde. Selon encore un autre mode de réalisation de la présente invention, le bloc d'estimation ICI est agencé pour déterminer une matrice HUAR de dimensions N par N, égale à HSTAT(n+l)-HSTAT(n-1), la diagonale de la matrice HUAR étant constituée de zéros, et une largeur maximum comprise entre 3 et 200 éléments, à l'exclusion de la diagonale, sur chaque rangée de la matrice étant non nulle. Selon un autre mode de réalisation de la présente invention, le circuit de réception comprend une mémoire tampon agencée pour recevoir le signal d'entrée pour des symboles à traiter par l'égaliseur à retour de décision et pour recevoir l'estimation du signal de données original pour des symboles traités par l'égaliseur à retour de décision. Selon un autre mode de réalisation de la présente invention, le circuit de réception comprend en outre une autre mémoire connectée entre la mémoire tampon et l'égaliseur à retour de décision, l'autre mémoire étant agencée pour mémoriser le signal d'entrée pour le symbole suivant à traiter par l'égaliseur à retour de décision. Selon un autre mode de réalisation de la présente invention, la mémoire tampon comprend une pluralité de blocs mémoire, chacun étant apte à mémoriser soit le signal d'entrée pour un symbole à traiter par l'égaliseur à retour de décision soit l'estimation du signal de données original pour un symbole traité par l'égaliseur à retour de décision. Selon un autre mode de réalisation de la présente 35 invention, le circuit de réception comprend en outre un bloc de B8273 - 07-GR2-067 commande pour commander si chaque bloc mémoire est utilisé pour mémoriser le signal d'entrée ou bien l'estimation du signal de données original. Selon un autre mode de réalisation de la présente 5 invention, le bloc de commande est agencé pour estimer, pour un symbole courant en cours de traitement par l'égaliseur à retour de décision, le nombre d'erreurs dans l'estimation du signal de données original et pour commander la mémoire tampon pour charger le signal d'entrée pour le symbole suivant dans l'égali- Beur à retour de décision en fonction du nombre d'erreurs détectées. Selon un autre mode de réalisation de la présente invention, le bloc de commande estime le nombre d'erreurs en comparant l'estimation du symbole de données original avant le décodage du canal à l'estimation du symbole de données original après un décodage et un re-codage du canal. Selon un autre mode de réalisation de la présente invention, le signal d'entrée est cadencé pour entrer dans la structure de mémoire tampon et l'estimation du signal de données 20 original est cadencée pour sortir de la structure de mémoire tampon en fonction d'un premier signal d'horloge, et l'égaliseur à retour de décision effectue des itérations en fonction d'un deuxième signal d'horloge ayant une fréquence égale au moins au double de la première fréquence d'horloge. Selon un autre aspect de la présente invention, on prévoit un poste mobile comprenant une entrée pour recevoir le signal d'entrée, un bloc de transformation de Fourier agencé pour convertir le signal d'entrée dans le domaine fréquentiel, et le circuit de réception susmentionné. Selon encore un autre aspect de la présente invention, on prévoit une station de base comprenant une entrée pour recevoir le signal d'entrée, un bloc de transformation de Fourier agencé pour convertir le signal d'entrée dans le domaine fréquentiel, et le circuit de réception susmentionné. 25 30 B8273 - 07-GR2-067 6 Selon encore un autre aspect de la présente invention, on prévoit un procédé de démodulation d'un signal d'entrée reçu à partir d'un canal de transmission, le signal d'entrée comprenant des symboles comportant N sous-porteuses comprenant une pluralité de sous-porteuses de données modulées par un signal de données original et, dans au moins certains symboles, une pluralité de sous-porteuses pilotes modulées par des signaux de référence, le procédé comprenant la réalisation d'un processus itératif sur le signal d'entrée pour un symbole courant pour produire une estimation du signal de données original modulé par le symbole courant, le processus itératif comprenant l'estimation du bruit d'interférence entre porteuses sur la base d'au moins une estimation du canal déterminée pour le symbole précédent et d'une estimation du canal déterminée pour le symbole suivant, et la détermination de l'estimation du symbole de données original sur le base de l'estimation du bruit ICI soustrait du signal d'entrée. Selon un autre mode de réalisation de la présente invention, après une première itération du processus itératif pour le symbole courant, le bruit d'interférence entre porteuses est estimé aussi en fonction de l'estimation du signal de données original pour le symbole courant déterminée par l'itération précédente. Brève description des dessins Les objets, caractéristiques, aspects et avantages susmentionnés de l'invention, ainsi que d'autres, apparaîtront plus clairement à la lecture de la description de modes de réalisation, faite à titre d'illustration et non de limitation, en référence aux dessins joints, dans lesquels : les figures 1A et 1B illustrent un système de communication comprenant des dispositifs de communication mobiles et des stations de base comprenant le circuit de réception selon des modes de réalisation de la présente invention ; B8273 - 07-GR2-067 7 les figures 2A et 2B illustrent un émetteur et un récepteur, respectivement, selon des modes de réalisation de la présente invention ; la figure 3A illustre plus en détail un bloc de modu-5 lation OFDM de l'émetteur de la figure 2A selon un mode de réalisation de la présente invention ; la figure 3B illustre plus en détail un égaliseur à retour de décision du récepteur de la figure 2B selon un mode de réalisation de la présente invention ; 10 la figure 4 illustre plus en détail un bloc d'estimation d'interférences entre porteuses de la figure 3B selon un mode de réalisation de la présente invention ; la figure 5 représente des matrices HV (n) et 8'i-l(n) déterminées selon des modes de réalisation de la présente 15 invention ; la figure 6 illustre une mémoire tampon selon un mode de réalisation de la présente invention ; et la figure 7 illustre un dispositif électronique selon un autre mode de réalisation de la présente invention. 20 Description détaillée de l'invention La figure 1A illustre un système de communication 100 comprenant un premier poste mobile 102 et un deuxième poste mobile 104 en communication avec des stations de base respectives 106, 108 et un réseau de communications mobiles 110. 25 Comme cela est représenté, le poste mobile 102 et/ou le poste mobile 104 sont en mouvement. Chaque poste mobile 102, 104 et chacune des stations de base 106, 108 comprend un circuit de réception pour recevoir un signal modulé, par exemple, selon une modulation OFDM. 30 Les postes mobiles 102, 104 peuvent être en communication, auquel cas le signal numérique comprend par exemple un signal numérique audio ou vidéo. A titre de variante, chacun des postes mobiles 102, 104, ou les deux, peuvent recevoir une diffusion provenant d'un serveur distant par 35 l'intermédiaire du réseau de communication 110, qui pourrait B8273 - 07-GR2-067 8 être par exemple une diffusion de télévision numérique. L'amplitude du décalage Doppler vue par le circuit de réception dans les postes mobiles 102, 104 et/ou les stations de base 106, 108 va dépendre des vitesses des postes 102, 104. La figure 1B illustre une partie d'un système de communication 120 dans lequel un dispositif de communication 122 est installé dans un véhicule 124, qui se déplace à une certaine vitesse. Le dispositif de communication 122 est en communication avec une station de base 126. Ici encore, le dispositif de communication 122 et la station de base 126 comprennent un circuit de réception pour recevoir un signal modulé, par exemple, selon une modulation OFDM. Le signal numérique comprend par exemple un signal audio ou vidéo numérique, par exemple un signal de télévision numérique provenant de la station de base 126 et allant vers le dispositif de communication 122. L'amplitude du décalage Doppler vu par le circuit récepteur va dépendre de la vitesse du véhicule 124. La figure 2A illustre un exemple de circuit d'émission Tx 200, qui module et émet un flux de données X vers, par exemple, le circuit de réception des postes mobiles 102, 104, ou des stations de base 106, 108 de la figure 1A ou bien le dispositif de communication 122 ou la station de base 126 de la figure 1B. Le flux de données X est fourni sur une ligne d'entrée 202. La ligne 202 est couplée à un bloc L2 204, qui comprend un circuit de couche 2, qui réalise par exemple une commande de liaison radio (RLC) et une commande d'accès au support (MAC). La sortie du bloc 204 est fournie à un circuit de couche 1 206, et en particulier à l'entrée d'un bloc de correc- tion d'erreur directe (FEC) 208, qui réalise par exemple un entrelacement, et comprend par exemple un codeur par convolution DVB-H. La sortie du FEC 208 est couplée à un bloc de modulation OFDM 210, qui effectue une modulation OFDM. La sortie du bloc de modulation OFDM est couplée à un bloc RF 212, qui comprend par exemple un convertisseur numérique vers analogique. Le circuit RF 212 peut aussi comprendre des élévateurs de fréquence, des B8273 - 07-GR2-067 9 filtres et un amplificateur de puissance. La sortie du bloc RF 212 est couplée à une antenne 214 pour émettre le signal OFDM modulé sur un canal de transmission. La figure 2B illustre un exemple du circuit de réception 220 agencé pour recevoir le signal émis par l'émetteur 200. Le circuit de réception 220 reçoit un signal rn(t) provenant du canal de transmission, dans cet exemple par l'intermédiaire d'une antenne 222, et démodule le signal pour reproduire le flux de données original X. L'antenne 222 est couplée à un circuit RF 224, qui comprend par exemple un convertisseur série-parallèle. La sortie du circuit RF 224 est couplée à un bloc de transformation de Fourier rapide 226, qui convertit le signal reçu dans le domaine fréquentiel. La sortie du bloc FFT 226 est couplée à un égaliseur à retour de décision (DFE) 228, comprenant un bloc CEC+ICI 230, qui effectue une estimation et une correction de canal (CEC) et la suppression d'interférences entre porteuses (ICI). Le DFE 228 comprend aussi un bloc de mappage inverse et de décodage 232, qui est couplé à la sortie du bloc CEC+ICI, et qui effectue un mappage inverse puis un décodage du canal. Le décodage du canal est par exemple effectué en utilisant un décodeur de Viterbi dans le cas où le bloc FEC de l'émetteur est un codeur par convolution. Bien que cela ne soit pas représenté en figure 2B, une opération de désentrelacement peut être réalisée entre les opérations de mappage inverse et de décodage de canal, par exemple si le codage du canal est suivi d'un entrelacement dans le circuit d'émission. La sortie du bloc 232 fournit une estimation î du flux de données original X, par exemple avant la suppression de l'entrelacement par un bloc de désentrelacement 234 et le décodage de codes Reed-Solomon (RS) par un bloc DRS 236, bien que dans des variantes de réalisation ces étapes puissent être réalisées ailleurs ou ne pas être réalisées du tout. La sortie î du bloc de mappage inverse et de décodage 232 est aussi fournie sous forme d'un signal de contre- réaction au bloc CEC+ICI 230. B8273 - 07-GR2-067 10 La figure 3A illustre plus en détail le bloc de modulation OFDM 210 de l'émetteur. Comme cela est illustré, pour réaliser la modulation OFDM, le bloc 210 comprend un bloc de modulation et de mappage 240, qui reçoit aussi des symboles pilotes sur des lignes d'entrée 242. Ce bloc effectue une modulation sur les fréquences sous-porteuses des signaux de données et des signaux pilotes, par exemple selon une modulation PSK (modulation par décalage de phase), QPSK (modulation par décalage de phase en quadrature), ou QAM (modulation d'amplitude en quadrature). Bien que cela ne soit pas représenté en figure 3A, directement après la modulation OFDM, un intervalle de garde peut être inséré, et en particulier, la partie finale d'un symbole est dupliquée à son début. Les flux de données parallèles résultants S(n) sont fournis sur des lignes de sortie 244. Les lignes 244 sont couplées à un bloc de transformation de Fourier rapide inverse (iFFT) 246, qui convertit les signaux fréquenciels dans le domaine temporel. Les signaux de sortie de la transformation iFFT 246 sont convertis en un signal série, qui est en général un signal complexe comprenant des parties réelle et imaginaire transmises sur des fils séparés. La conversion parallèle-série est effectuée par un convertisseur parallèle-série 248, et est fournie au circuit RF. La figure 3B illustre plus en détail le DFE 228 de la figure 2B. Les signaux de fréquence R(n) fournis par le bloc FFT 226 sont fournis au DFE 228 sur des lignes 302. Le DFE 228 comprend un bloc d'estimation de canal (CE) 306 et un module de retard 308, qui reçoivent tous deux les signaux de fréquence R(n). Le module de retard 308 retarde les signaux R(n) de la durée d'un symbole. La sortie du module de retard 308 est fournie à un additionneur 310, qui soustrait une estimation RICI(n) du bruit d'interférence entre porteuses. La sortie de l'additionneur 310 est fournie à un bloc d'estimation et de correction de canal 312, qui calcule une estimation de canal HSTAT de la partie statique du canal sur la base du signal R(n)-RICI(n). Le bloc CEC 312 fournit aussi une estimation Si(n) B8273 - 07-GR2-067 11 du flux de données original S(n), "i" indiquant l'itération de l'estimation pour le symbole n, comme cela va être décrit plus en détail dans la suite. Le flux de données original S(n) est le signal fourni par le bloc de modulation et de mappage 240 de la figure 3A. L'estimation Si(n) est fournie à un bloc de mappage inverse 314, qui réalise un mappage inverse. La sortie du bloc de mappage inverse 314 est couplée à un décodeur de canal 316, et la sortie du décodeur de canal 316 fournit, sur une ligne de sortie 318, l'estimation î(n) du flux de données. Le décodeur de canal 316 est par exemple un décodeur de Viterbi. La sortie de décodeur de canal 316 sur la ligne 318 est aussi fournie par un trajet de contre-réaction à un codeur de canal 320, qui code de nouveau le signal de données, par exemple, selon l'algorithme de Viterbi, et à un bloc de mappage 322, qui mappe de nouveau le signal de données pour fournir l'estimation Si-1(n) du flux de données produit dans l'itération précédente à un bloc d'estimation ICI 324. De même que pour l'estimation Si-1(n), le bloc d'estimation ICI 324 reçoit l'estimation HSTAT(n+1) du canal statique pour un symbole suivant à partir du bloc d'estimation de canal 306, et l'estimation HSTAT(n-1) du canal statique pour un symbole précédent provenant du bloc d'estimation et de correction de canal 312 après un retard de la durée d'un symbole assuré par un bloc de retard 326. Sur la base de ces valeurs et d'une matrice fixe C (décrite plus en détail dans la suite), l'estimation du bruit d'interférence entre porteuses du canal RICI(n) est déterminée par le bloc d'estimation ICI 324 et fournie à l'additionneur 310 pour être soustraite du signal d'entrée R(n) . Comme cela est illustré par des lignes en trait inter-rompu 328 et 330 en figure 3B, plutôt que le trajet de réaction vers le bloc d'estimation ICI 324 soit fourni par l'intermédiaire du codeur de Viterbi 320 et du bloc de mappage 322, ce trajet de réaction pourrait être fourni directement par la sortie du bloc de mappage inverse 314 à l'entrée du bloc de B8273 - 07-GR2-067 12 mappage 322 par l'intermédiaire de la ligne 328, ou directement à partir de la sortie du bloc CEC 312 au bloc d'estimation ICI 324 par l'intermédiaire de la ligne 330. On va maintenant décrire la génération de l'estimation S(n) des données originales par les blocs de la figure 3B. On supposera que, dans le domaine fréquentiel, le signal R(n) reçu par le récepteur est égal à : R(n)=H.S+W où H représente la matrice de canal, et est constituée de deux composantes HSTAT+HUAR, où HSTAT est une matrice comprenant la diagonale de la matrice de canal H, cette diagonale correspondant à la propagation statique dans le canal, et HUAR est une matrice comprenant les éléments de la matrice H excepté la diagonale, ces éléments correspondant à une propagation dyna- mique dans le canal. S est le signal original et W représente le bruit dans le canal. Il en résulte que, R(n) =HSTAT • S (n) +HVAR. S (n) +W. Une estimation du signal transmis S(n) est : (n) _ (R (n) -RICI (n)) /HSTAT où RICI(n) est le bruit d'interférence entre porteuses déterminé par HUAR(n). Si-1 (n) . Dans la figure 3B, le bloc d'estimation ICI 324 détermine RICI(n), qui est soustrait de R(n) par l'additionneur 310, et ce résultat est divisé par HSTAT dans le bloc CEC 312 pour produire l'estimation du signal S transmis. On va maintenant décrire la génération de RICI(n) par le bloc d'estimation ICI 324 en référence à la figure 4. La figure 4 illustre plus en détail le bloc d'estimation ICI 324 de la figure 3B. Le bloc 324 comprend une entrée 402 pour recevoir, à partir du bloc d'estimation de canal 306, une estimation du canal HSTAT(n+1) pour un symbole suivant, une entrée 404 pour recevoir, à partir d'un bloc de retard 326, une estimation du canal HSTAT(n-l) pour un symbole précédent, et sur une ligne d'entrée 406, l'estimation du signal original Si-l(n) à partir du bloc de mappage 322, si une itération précédente du DFE 228 pour le symbole courant n a déjà été effectuée. B8273 - 07-GR2-067 13 Un additionneur 408 effectue la soustraction entre les estimations de canal suivante et précédente reçues sur les lignes 402 et 404, et fournit le vecteur résultant à un bloc 409, qui étend le vecteur dans la matrice HVAR, en faisant en sorte que les valeurs du vecteur soient positionnées sur sa diagonale. HVAR est fourni à un multiplieur 410, qui multiplie cela par une matrice de référence Cm,n divisée par 2(N+G), où N est le nombre d'échantillons dans chaque symbole représentant de l'information, et G est le nombre d'échantillons dans chaque symbole représentant des intervalles de garde, et donc N+G est la longueur totale en échantillons d'un symbole OFDM. La matrice Cm,n va être décrite plus en détail dans la suite. La sortie du multiplieur 46 est fournie à un autre multiplieur 412, qui multiplie le résultat de la multiplication effectuée par le multiplieur 410 par l'estimation 51-l(n), qui est un vecteur. Le vecteur de sortie du multiplieur 412 est le signal RICI (n) , qui est fourni sur une ligne de sortie 414. A titre de variante, le calcul peut être effectué sous une forme mathématiquement équivalente en multipliant d'abord 51-l(n) par Cm,n/2(N+G), et en multipliant indépendamment chaque composante du vecteur résultant par la composante correspondante du vecteur HSTAT(n+1)-HSTAT(n-1). Ainsi, la matrice HVAR est approximée en utilisant une approximation linéaire par morceaux. En particulier, une esti-25 mation de HVAR est déterminée de la façon suivante : HVAR-Cm, n• (HSTAT (n+1) -HSTAT (n-1)) /2 (N+G) La matrice de référence Cm,n/2(N+G) est par exemple mémorisée dans le récepteur. C est une matrice définie par Cn,m=Bn_m/N, où Bn_m peut être défini de la façon suivante : B8273 - 07-GR2-067 14 Bk=Ts• où Ts est la période d'échantillonnage. La matrice HVAR et le vecteur 51-1(n) sont représentés en figure 5. Comme cela est illustré, la matrice HVAR a une diagonale remplie de zéro et des éléments H pour un certains nombres de valeurs de part et d'autre de la diagonale. Les présents inventeurs ont trouvé qu'on pouvait obtenir de bonnes performances sans utiliser tous les éléments de la matrice HVAR. La matrice est une matrice N x N, où N est le nombre de fréquences sous-porteuses. Etant donné que N peut être égal à plusieurs milliers, les ressources du processeur sont susceptibles d'être fortement sollicitées pour traiter le nombre total d'éléments de la matrice. Ainsi, w valeurs non nulles, au maximum, sont présentes dans chaque rangée, et les valeurs restantes sont nulles. w est par exemple égal à au moins 2, et on a trouvé qu'une valeur de 60 fonctionnait particulièrement bien dans les systèmes DVB-T ou DVB-H, en particulier lorsque N = 8192. L'estimation de la partie statique du canal HSTAT pour les symboles suivant et précédent tels que déterminée par le bloc d'estimation de canal 306 et le bloc d'estimation et de correction de canal 312 de la figure 3B peut être effectuée sur la base des signaux de sous-porteuses pilotes. Les sous- porteuses pilotes sont par exemple présentes dans une fréquence de sous-porteuse sur trois. En particulier, l'interpolation est effectuée, par exemple, d'abord en réalisant une interpolation linéaire pour fournir une estimation du canal basée sur les fréquences des porteuses pilotes. Deuxièmement, on effectue une interpolation de fréquence, par exemple en utilisant un ou B8273 - 07-GR2-067 15 plusieurs filtres FIR, pour achever l'estimation HSTAT du canal complet. On notera que HSTAT pour le symbole précédent est calculée par le CEC 312 sur la base du signal à bruit ICI supprimé, tandis que HSTAT pour le symbole suivant est produite sans que le bruit ICI soit supprimé. En faisant de nouveau référence à la figure 3B, le DFE 228 fonctionne à une cadence supérieure à la cadence de réception des symboles. Cela signifie que plusieurs itérations de la boucle peuvent être effectuées pour chaque symbole. En général, au moins deux itérations sont effectuées par le DFE 228 pour chaque symbole. A la première itération, il n'y a pas encore d'estimation Si-1(n) du signal de données pour le symbole n. Selon certains modes de réalisation du DFE 228, la boucle d'itération est cadencée à une fréquence trois fois supérieure à celle des symboles entrants, ce qui signifie que trois itérations sont effectuées pour chaque symbole. Cependant, les inventeurs ont trouvé que le nombre d'itérations qui permet d'obtenir les données originales avec très peu ou pas d'erreurs peut atteindre six itérations. Pour permettre une flexibilité dans le nombre d'itérations effectuées pour chaque symbole, on utilisera de préférence une mémoire tampon adaptable, comme cela va être décrit maintenant. La figure 6 illustre une mémoire tampon 600 couplée au DFE 228. La mémoire tampon 600 comprend, dans cet exemple, quatre blocs mémoire 602 à 608, qui sont utilisés comme tampons d'entrée et/ou de sortie pour mémoriser les R(n) données reçues sur une entrée de tampon BUFF IN avant le traitement par le DFE 228, et pour mémoriser des estimations î provenant du DFE 228 avant leur fourniture sur une sortie de tampon BUFF OUT. En d'autres termes, la mémoire tampon est couplée à l'entrée et la sortie du DFE 228. Une mémoire 609 est prévue entre la mémoire 600 et le DFE 228 pour mémoriser temporairement les données R(n) concernant le symbole suivant à traiter. Un signal d'horloge d'entrée/sortie CLK S de la 35 structure mémoire commande l'instant où les données corres- B8273 - 07-GR2-067 16 pondant à un symbole sont cadencées pour entrer dans un tampon d'entrée sur les lignes d'entrées BUFF IN et cadencées pour sortir d'un tampon de sortie sur les lignes de sortie BUFF OUT. La fréquence du signal d'horloge CLK S est la même que la fréquence à laquelle arrivent les symboles. D'autre part, le DFE 228 est cadencé par un signal d'horloge CLK DFE, qui dans cet exemple a une fréquence supérieure à trois fois celle de CLK S. Dans des variantes de réalisation, la fréquence du signal d'horloge CLK DFE pourrait être différente, par exemple, entre deux et dix fois la fréquence du signal d'horloge CLK S. Un pointeur 610 est représenté en figure 6 entre les blocs mémoire 604 et 606 et indique la frontière entre les tampons d'entrée et de sortie. Ce pointeur peut être déplacé vers des positions 612, 614, 616 ou 618 en fonction du nombre de tampons d'entrée/sortie requis, comme cela va être expliqué maintenant. Un circuit de commande CTRL 620 reçoit la sortie du DFE 228, et détermine si le nombre d'erreurs restant dans le signal de données démodulé î(n) nécessite une autre itération du DFE 228 pour un symbole particulier, ou si des données sont prêtes à être fournies par le DFE au tampon 600. En particulier, des codes de correction d'erreur dans le signal de données permettent d'estimer le nombre d'erreurs dans les données avant le décodage. Le codeur compare les données codées reçues, par exemple, à la sortie du bloc DEMAP 314, à des données obtenues après un décodage et un codage ultérieur, en d'autres termes au niveau de la sortie du codeur de canal 320. Le bloc de commande 620 produit un signal de commande pour commander le bloc tampon 600 en conséquence. En particulier, le signal de commande indique soit que la sortie du DFE doit être mémorisée dans le tampon de sortie 600 et que les données pour un symbole suivant doivent être chargées dans le DFE, soit que le pointeur doit changer de position. En fonctionnement normal, les deux blocs mémoire de 35 gauche 602 et 604 sont désignés comme tampons d'entrée, et les B8273 - 07-GR2-067 17 deux blocs mémoire de droite 606, 608 sont désignés comme tampons de sortie. De préférence, on spécifie dans le système un nombre maximum M d'itérations pour un symbole donné. M est par exemple réglé à au moins deux, et est par exemple compris entre 2 et 10. Les présents inventeurs ont trouvé que, dans des applications DVB-T ET DVB-H, après six itérations du DFE 228, toutes les erreurs sont en général corrigées, et par conséquent que le nombre maximum N d'itérations peut être par exemple spécifié à six dans ces applications. Initialement, on suppose que le pointeur 610 est positionné entre les blocs mémoire 604 et 606. Si le bloc de commande 620 indique après seulement deux itérations du DFE 228 pour un symbole courant que les données sont prêtes à être fournies, les blocs 606 et 608 n'ont pas encore été vidés, et donc le pointeur est déplacé vers la position 612 pour créer un nouveau tampon de sortie. Au même instant, le contenu du bloc mémoire 604 est chargé dans la mémoire 609 prêt à être traité, et la sortie du DFE 228 est chargée dans le bloc mémoire 604. Le traitement des données pour le symbole suivant dans la mémoire 609 est ensuite démarré. Si ce symbole suivant utilise aussi moins de trois itérations, alors le pointeur peut encore être déplacé vers la position 614, transformant le bloc 602 en un autre tampon de sortie. Pendant que le pointeur est à la position 614, tous les symboles nécessitant moins de trois itérations vont être itérés trois fois, puisque le tampon de sortie ne peut plus être agrandi. D'autre part, lorsque le pointeur est dans la position 614, si le bloc de commande 620 détermine que le taux d'erreur doit être amélioré par application de plus de trois itérations aux données pour un symbole courant en cours de traitement, on peut créer davantage de tampons d'entrée. En particulier, après la troisième itération, le bloc de commande transforme le bloc 602 en un tampon d'entrée en déplaçant le pointeur vers la B8273 - 07-GR2-067 18 position 612. Si nécessaire, pendant le traitement des données pour des symboles suivants, le pointeur peut être déplacé vers chacune des positions 610, 616 et 618 successivement pour fournir davantage de tampons d'entrée. Cependant, une fois que le pointeur a atteint la position 618, on ne peut plus créer davantage de tampons d'entrée, et par conséquent, même si le taux d'erreur pouvait être réduit par des itérations supplémentaires, les symboles sont itérés un maximum de trois fois jusqu'à ce que les tampons de sortie soient de nouveau libérés. La figure 7 illustre un dispositif électronique 700 comprenant une antenne 702 qui reçoit un signal modulé sur plusieurs fréquences porteuses. L'antenne 702 est couplée à un circuit de réception 704. La sortie du circuit de réception 704 est couplée à un bloc processeur de signaux numériques (DSP) 706, qui est aussi couplé au processeur principal 708 du dispositif. Le circuit de réception de la figure 3A décrit précédemment, et en particulier le DFE 228, est par exemple mis en oeuvre dans le circuit de réception 704 sous forme de matériel, ou peut, à titre de variante, être mis en oeuvre par du logiciel exécuté par le DSP 706, ou par une combinaison de matériel et de logiciel. Le processeur 708 est couplé à une mémoire 710, qui mémorise par exemple des données reçues par l'intermédiaire de l'antenne 702. Bien que cela ne soit pas représenté en figure 7, le processeur est par exemple couplé à un ou plusieurs autres composants comme des modules d'affichage, des dispositifs d'entrée/sortie, etc. Le dispositif 700 est par exemple un dispositif élec- tronique qui comprend des circuits pour démoduler un signal modulé, par exemple, un signal OFDM, comme des postes mobiles qui peuvent être des téléphones, des ordinateurs portables, des PDA (assistants numériques personnels), des consoles de jeux portables, etc.). Le dispositif 700 pourrait aussi être un dispositif tel qu'un ordinateur personnel ou un boîtier décodeur. Le dispositif 700 est par exemple agencé pour recevoir des signaux tels que des signaux vidéo ou de télévision, par B8273 - 07-GR2-067 19 exemple selon les normes DVB-T ou DVB-H. Le dispositif 700 pourrait aussi être un dispositif prévu dans une station de base pour recevoir et démoduler un signal modulé reçu par exemple à partir d'un poste mobile. Un avantage du circuit de réception décrit ici est que le DFE 228 fournit une façon simple et efficace de supprimer des interférences entre porteuses à partir d'un signal à porteuses multiples. En particulier, les présents inventeurs ont trouvé que, alors que dans des récepteurs OFDM antérieurs connus, des décalages de fréquence Doppler supérieurs à 80 Hz provoquent en général des interférences entre porteuses qui empêchent une transmission de données correcte, le récepteur décrit ici peut pallier à des décalages de fréquence Doppler atteignant 180 Hz. En supposant une fréquence porteuse centrale de 800 MHz, cela signifie que la vitesse maximum du circuit de réception peut augmenter et passer de 108 km/h à 243 km/h, autrement dit une augmentation de vitesse de 135 km/h. Un autre avantage du circuit de réception décrit ici est qu'on peut effectuer plus ou moins d'itérations en fonction de la qualité du signal reçu. Avantageusement, on prévoit un tampon adaptable pour compenser les variations du retard de traitement pour chaque symbole. Bien qu'on ait décrit un certain nombre de modes de réalisation particuliers de la présente invention, l'homme de l'art notera qu'on peut réaliser diverses modifications et variantes. Par exemple, bien qu'on ait décrit des modes de réalisation dans lesquels des étapes de démodulation particulières sont mises en oeuvre, telles que le mappage inverse et le décodage de Viterbi, l'homme de l'art notera qu'on peut appliquer des étapes supplémentaires et/ou des variantes. En outre, bien qu'on ait décrit en relation avec la figure 6 une structure de mémoire tampon comprenant quatre blocs mémoire, dans des variantes de réalisation, on pourrait prévoir un nombre de blocs mémoire plus ou moins grand. REVENDICATIONS1. Circuit de réception pour démoduler un signal d'entrée (R(n)) reçu à partir d'un canal de transmission, le signal d'entrée comprenant des symboles comportant N sous-porteuses comprenant une pluralité de sous-porteuses de données modulées par un signal de données original et, dans au moins certains symboles, une pluralité de sous-porteuses pilotes modulées par des signaux de référence, le circuit de réception comprenant : un égaliseur à retour de décision (228) agencé pour traiter de façon itérative ledit signal d'entrée pour un symbole courant pour produire une estimation du signal de données original modulé par le symbole courant, l'égaliseur à retour de décision comprenant : un bloc d'estimation d'interférences entre porteuses (324) agencé pour fournir une estimation (RICI(n)) de bruit d'interférence entre porteuses (ICI) basée sur au moins une estimation du canal (HSTAT(n-1)) déterminée pour un symbole précédent et une estimation du canal (HSTAT(n+1)) déterminée pour le symbole suivant ; et un circuit de correction (310, 312) agencé pour déterminer l'estimation du symbole de données original sur la base de ladite estimation de bruit ICI soustraite du signal d'entrée. 2. Circuit de réception selon la revendication 1, dans lequel, après une première itération de l'égaliseur à retour de décision pour le symbole courant, le bloc d'estimation d'interférences entre porteuses est agencé pour fournir l'estimation de bruit en plus en fonction de l'estimation du signal de données original pour le symbole courant déterminée par l'itération précédente, et dans lequel ledit circuit de correction (310, 312) est agencé pour déterminer l'estimation du symbole de données original en divisant le résultat de la soustraction de l'estimation de bruit ICI provenant du signal d'entrée par une estimation du canal pour le symbole courant.B8273 - 07-GR2-067 21 3. Circuit de réception selon la revendication 1 ou 2, dans lequel le bloc d'estimation ICI (324) est agencé pour déterminer l'estimation de bruit (RICI(n)) de la façon suivante : RICI (n) =C. i-1 (n) . (HSTAT (n+l) -HSTAT (n-1)) /2 (N+G) où C est une matrice de référence, 8'i-l(n) est une estimation du signal de données original déterminée pour une itération précédente de l'égaliseur à retour de décision pour le symbole n, HSTAT(n+1) est l'estimation de canal pour le symbole suivant, HSTAT(n-l) est l'estimation de canal pour le symbole précédent, N est le nombre d'échantillons concernant des parties de données du signal d'entrée, et G est le nombre d'échantillons concernant des intervalles de garde. 4. Circuit de réception selon la revendication 3, dans lequel la matrice C est définie par Cn,m=Bn_m/N, où Bn_m peut 15 être défini par : Bk=Ts• 20 où Ts est la période d'échantillonnage. 5. Circuit de réception selon la revendication 3 ou 4, dans lequel le bloc d'estimation ICI (324) est agencé pour déterminer une matrice HUAR de dimensions N par N égale à HSTAT(n+1)-HSTAT(n-1), la diagonale de la matrice HUAR étant 25 constituée de zéro, et une largeur maximum comprise entre 3 et 200 éléments à l'exception de la diagonale sur chaque rangée de ladite matrice étant constituée d'éléments non nuls. 6. Circuit de réception selon l'une quelconque des revendications 1 à 5, dans lequel le circuit de réception 30 comprend une mémoire tampon (600) agencée pour recevoir le signal d'entrée pour des symboles à traiter par l'égaliseur àB8273 - 07-GR2-067 22 retour de décision et pour recevoir ladite estimation du signal de données original pour des symboles traités par l'égaliseur à retour de décision. 7. Circuit de réception selon la revendication 6, comprenant en outre une mémoire supplémentaire (609) couplée entre la mémoire tampon et l'égaliseur à retour de décision, la mémoire supplémentaire étant agencée pour mémoriser le signal d'entrée pour le symbole suivant à traiter par l'égaliseur à retour de décision. 8. Circuit de réception selon la revendication 6 ou 7, dans lequel la mémoire tampon comprend une pluralité de blocs mémoire (602-608), chacun étant apte à mémoriser soit le signal d'entrée pour un symbole à traiter par l'égaliseur à retour de décision soit l'estimation du signal de données original pour un symbole traité par l'égaliseur à retour de décision. 9. Circuit de réception selon la revendication 8, comprenant en outre un bloc de commande (620) pour commander si chaque bloc mémoire est utilisé pour mémoriser le signal d'entrée ou bien l'estimation du signal de données original. 10. Circuit de réception selon la revendication 9, dans lequel le bloc de commande (620) est agencé pour : estimer, pour un symbole courant en cours de traitement par l'égaliseur à retour de décision, le nombre d'erreurs dans l'estimation du signal de données original ; et commander la mémoire tampon pour charger le signal d'entrée pour le symbole suivant dans l'égaliseur à retour de décision en fonction du nombre d'erreurs détectées. 11. Circuit de réception selon la revendication 10, dans lequel le bloc de commande estime le nombre d'erreurs en comparant l'estimation du symbole de données original avant le décodage du canal à l'estimation du symbole de données original après un décodage et un recodage du canal. 12. Circuit de réception selon l'une quelconque des revendications 6 à 11, dans lequel le signal d'entrée est 35 cadencé pour entrer dans la structure de mémoire tampon etB8273 - 07-GR2-067 23 l'estimation du signal de données original est cadencée pour sortir de la structure de mémoire tampon en fonction d'un premier signal d'horloge (CLK S), et l'égaliseur à retour de décision effectue des itérations en fonction d'un deuxième signal d'horloge (CLK DFE) ayant une fréquence égale à au moins deux fois la première fréquence d'horloge. 13. Poste mobile comprenant une entrée (222, 702) pour recevoir un signal d'entrée, un bloc de transformation de Fourier (226) agencé pour convertir le signal d'entrée dans le domaine fréquentiel, et le circuit de réception selon l'une quelconque des revendications 1 à 12. 14. Station de base comprenant une entrée (222, 702) pour recevoir un signal d'entrée, un bloc de transformation de Fourier (226) agencé pour convertir le signal d'entrée dans le domaine fréquentiel, et le circuit de réception selon l'une quelconque des revendications 1 à 12. 15. Procédé de démodulation d'un signal d'entrée (R(n)) reçu à partir d'un canal de transmission, le signal d'entrée comprenant des symboles comportant N sous-porteuses comprenant une pluralité de sous-porteuses de données modulées par un signal de données original et, dans au moins certains symboles, une pluralité de sous-porteuses pilotes modulées par des signaux de référence, le procédé comprenant : effectuer un processus itératif sur ledit signal d'entrée pour un symbole courant pour produire une estimation du signal de données original modulé par le symbole courant, le processus itératif comprenant : estimer le bruit d'interférence entre porteuses (ICI) (RICI(n)) en fonction d'au moins une estimation du canal (HSTAT(n-1)) déterminée pour un symbole précédent et une estimation du canal (HSTAT(n+1)) déterminée pour le symbole suivant ; et déterminer l'estimation du symbole de données original sur la base de l'estimation de bruit ICI soustraite du signal 35 d'entrée.