Brevet FR2935569A1 — publié le 20100305

DISPOSITIF DE RECEPTION RECEVANT DES SIGNAUX DE MARQUAGE TEMPOREL VEHICULES DANS DES PAQUETS Domaine de l'invention La présente invention se rapporte au domaine du transport de signaux de marquage temporel sur un réseau de communication à commutation par paquets, par exemple de type IP (acronyme de l'expression anglaise � Internet Protocol �), que le réseau soit filaire (par exemple Ethernet (IEEE802.3)) ou non filaire, (par exemple IEEE 802.16 D- 2004). La présente invention concerne plus particulièrement les dispositifs de réception d'informations horaires compatibles avec le protocole PTP (accronyme de l'expression anglaise � Precision Time Protocol �) du standard IEEE1588, pour produire une horloge d'échantillonnage CLKech. Etat de la technique La norme IEEE 1588 définit un standard suivant lequel une information de marquage temporel, on parlera aussi de date, est véhiculée sur un réseau à commutation par paquets. Cette norme prescrit un format de données mais ne décrit pas la manière d'implémenter le système de récupération de rythme. On connaît des applications reposant sur la disponibilité simultanée d'une telle information de marquage temporel : c'est par exemple le cas pour les systèmes de synchronisation vidéo capable de s'affranchir de la gigue (phénomène nommé � jitter � en anglais) qui sont décrits dans la demande internationale PCT FR2007/050918. Ces systèmes agissent sur des signaux numériques dits de compteur (ou PCR qui est l'acronyme de l'expression anglo-saxonne � Program Clock Reference �), qui sont représentatifs de signaux d'horloge de référence. Ces signaux numériques, très précis, sont fournis à des caméras au travers un réseau afin qu'elles puissent localement reconstruire des signaux d'horloge en phase avec l'horloge de référence. La création du signal numérique transporté sur le réseau et la reconstruction des signaux d'horloge sont réalisées en se fondant sur une horloge d'échantillonnage CLKech commune au dispositif d'émission et aux dispositifs de réception. En particulier cette horloge CLKech doit être identique pour le dispositif d'émission et tous les dispositifs de réception. La figure 1 représente une architecture d'un tel système où une première station S1 est maître et une deuxième station S2 est esclave. On veut générer sur la station S2 une base de temps TimeRef3 qui est parfaitement synchrone d'une base de temps TimeRef2 générée sur la station S1. Comme cela est décrit dans la demande internationale PCT FR2007/050918, une rampe de comptage CSE (non représentée) est générée par le dispositif d'émission Genlock Master. Cette rampe de comptage CSE est échantillonnée à des instants précis définis par l'horloge d'échantillonnage CLKech. Les signaux résultant de ces échantillonnages, les signaux PCR, sont véhiculés jusqu'à la station S2 dans des paquets de synchronisation émis par S1. Les paquets de synchronisation reçus par la station S2 sont employés pour reconstituer une rampe de comptage CSR synchrone de la rampe de comptage CSE de la station S1. Cela est possible en particulier grâce à l'horloge d'échantillonnage CLKech qui est disponible simultanément sur les stations S1 et S2. En effet, sur la station S1 et sur la station S2, un dispositif de réception REC, par exemple un équipement esclave IEEE 1588 ou � IEEE1588 Slave �, produit l'horloge d'échantillonnage CLKech à partir de marqueurs temporels transmis au travers de paquets, par exemples des paquets PTP. Ces paquets PTP sont émis sur le réseau par un dispositif d'émission EMM par exemple un équipement maitre IEEE1588 ou � 1588 Master � apte à émettre de tels paquets, par exemple suivant le protocole PTP. La figure 2 représente un exemple d'architecture d'un dispositif REC suivant l'art antérieur, apte à recevoir des paquets porteurs de marqueurs temporels et à délivrer, en retour, une horloge d'échantillonnage CLKech. Un premier module EXT du dispositif de réception REC est apte à extraire les marqueurs temporels des paquets PTP reçus. Ces marqueurs temporels prennent la forme d'un couple de valeurs Dates, Date_ns représentatives par exemple respectivement d'un nombre de seconde et d'un nombre de nanosecondes. Le couple de valeurs Dates, Date_ns est délivré à une période T, par exemple égale à une seconde. Le premier module EXT délivre également un signal CLK2 indiquant les instants d'arrivée des paquets PTP entre la couche physique et la couche MAC. Un deuxième module PLL du dispositif de réception REC est une boucle à verrouillage de phase (aussi désignée par l'acronyme � PLL � de l'expression anglo-saxonne � Phase Locked Loop �). La boucle PLL comporte un comparateur CMP qui réalise une comparaison 35 des marqueurs temporels Dates, Date_ns extraits par le module EXT et des marqueurs temporels locaux Date_Loc_s, Date_Loc_ns, c'est-à-dire à des marqueurs temporels qui sont générés au niveau de la boucle PLL. Cette comparaison produit un écart ERR entre les marqueurs temporels Dates, Date_ns et les marqueurs temporels locaux Date_Loc_s, Date_Loc_ns qui s'exprime par exemple sous forme d'un nombre de nanosecondes séparant les marqueurs temporels reçus et les marqueurs temporels locaux. La boucle PLL comporte également un ensemble GEN réunissant : - un correcteur COR comportant un accumulateur qui corrige l'écart ERR et produit un écart corrigé ERC ; un signal DE1 délivré par le module EXT informe le 10 correcteur COR de la disponibilité d'un écart ERR. - un oscillateur numérique paramétrable VCO qui est alimenté par l'écart corrigé ERC et délivre un signal d'horloge reconstituée CLK_out de fréquence Fout déterminée à partir de l'écart corrigé ERC. Un signal DE2 délivré par le correcteur COR informe l'oscillateur numérique paramétrable VCO de la disponibilité d'un 15 échantillon de l'écart corrigé ERC ; - un compteur CPT qui comporte deux registres couplés (SEC, NSEC). Par exemple, le compteur NSEC est représentatif d'un nombre de nanosecondes et le registre SEC est représentatif d'un nombre de secondes. NSEC et SEC sont par exemple des registres binaires de capacité totale 10 bits. A chaque période de 20 l'horloge reconstituée CLK_out le registre NSEC est incrémenté d'une valeur qui est liée à une période idéale de l'horloge reconstituée. Par exemple, si la fréquence idéale Fout vaut 62,5 MHz, l'incrément correspond à la valeur 1 E9/62,5E6 = 16. A chaque fois que la valeur du registre NSEC atteint la valeur � 1111111111 � son contenu est réinitialisé, c'est-à-dire que la valeur du compteur NSEC suivant 25 � 1111111111 � vaut � 0000000000 � et le contenu du registre SEC est incrémenté d'une unité. On produit ainsi un signal horaire continu Date_Loc correspondant à une évolution temporelle du contenu des registres SEC et NSEC: La résolution temporelle du signal horaire Date_Loc est celle du registre NSEC, c'est-à-dire dans l'exemple considéré 16 nanosecondes. 30 - un dispositif de tenue de valeur LATCH déclenche un échantillonnage suivi d'une mémorisation de la valeur des registres SEC, et NSEC. L'échantillonnage est déclenché à des instants correspondant à l'arrivée des paquets PTP entre la couche physique et la couche MAC qui sont identifiés par le signal CLK2. Le résultat de l'échantillonnage est un marqueur temporel local Date_Loc_s, Date_Loc_ns appelé 35 aussi informations locale. L'ensemble GEN peut se modéliser par une fonction de transfert exprimée A.Tz sous la forme d'une transformée en Z : J(z) = où A est un nombre réel et 1-Z-1 T2 est la durée séparant l'arrivée de deux paquets consécutifs. La PLL requiert que la période T2 du signal CLK2 soit aussi régulière que possible. Enfin, un troisième module SYNC GEN du dispositif de réception REC reçoit le signal horaire Date_Loc et produit une horloge d'échantillonnage CLKech. Par exemple, l'horloge d'échantillonnage CLKech est constituée d'impulsions créées à chaque fois que le registre NSEC est réinitialisé. L'horloge d'échantillonnage CLKech peut en particulier être employée pour déclencher l'échantillonnage réalisé dans les modules Genlock Master ou Genlock Slave décrits sur la figure 1. Un inconvénient des dispositifs de réception REC de l'art antérieur vient de la sensibilité de leur boucle PLL à une perte d'un paquet véhiculant les marqueurs temporels. Les paquets émis sur le réseau utilisent le protocole PTP, qui repose lui-même sur le protocole UDP ne garantissant pas une transmission sans retard ni perte. Lorsque, comme pour le dispositif REC décrit sur la figure 2, c'est l'arrivée des paquets PTP, par exemple à une période T2 égale à une seconde, qui cadence le fonctionnement de la boucle PLL, la perte d'un paquet PTP revient, de façon instantanée, à doubler la valeur de la période T2. Dans la fonction de transfert J(Z) de l'ensemble GEN de la PLL, une perte d'un paquet revient à remplacer la valeur de T2 par une valeur double, ce qui est source d'une légère instabilité. L'instabilité s'accentue en cas de perte de plusieurs paquets consécutifs : le fonctionnement de la boucle PLL peut être perturbé au point d'être rendue complètement instable. Une première solution pour pallier cet inconvénient consiste à utiliser, pour déclencher l'échantillonnage réalisé par le dispositif de tenue de valeur LATCH, une horloge d'échantillonnage CLK2 qui est indépendante de l'arrivée des paquets PTP. Cette horloge d'échantillonnage CLK2 aurait pour période la durée théorique idéale Ti séparant deux arrivées de paquets consécutifs. Toutefois, cette solution n'est pas satisfaisante car même sans perte de paquet, on assisterait alors à un glissement progressif entre l'horloge ayant permis de réaliser les marqueurs temporels et l'horloge CLK2. Ceci n'est pas admissible si l'on veut disposer d'horloge d'échantillonnage CLKech parfaitement synchrones sur plusieurs stations. Une autre solution consiste à persister à utiliser l'information de réception des paquets PTP comme période d'échantillonnage mais en tirant partie d'un système de déclenchement retardé. Ce système de déclenchement retardé est par exemple calé sur une durée T2+Delta où T2 est la durée idéale séparant l'arrivée de deux paquets consécutifs. Si à l'issue de la durée T2+Delta aucun nouveau paquet PTP est reçu, une impulsion simulant l'arrivée d'un paquet PTP est générée automatiquement en remplacement de l'évènement d'arrivée d'un paquet. Une difficulté posée par cette solution réside dans le choix de la valeur Delta qui doit être judicieusement choisie : pas trop grande pour ne pas induire un biais, pas trop petite pour éviter de déclencher trop fréquemment le système de déclenchement retardé. De plus, lors de la génération d'une impulsion d'horloge d'échantillonnage suivant une perte de paquet PTP, il faut également alimenter l'entrée de la boucle PLL par une donnée interpolée afin de limiter la divergence de la boucle PLL. Cette solution est donc complexe et délicate à mettre au point. Un des buts de la présente invention est de remédier à la sensibilité de la boucle PLL à la perte de paquet véhiculant les marqueurs temporel sans recourir à un système de déclenchement retardé. Exposé de l'invention Le problème technique que la présente invention se propose de résoudre est d'utiliser l'information de réception des paquets PTP pour réduire la sensibilité des dispositifs de réception selon l'art antérieur à la perte des paquets PTP sans recourir à un système de déclenchement retardé complexe. A cet effet, la présente invention concerne un dispositif de réception REC apte à recevoir des paquets émis sur un réseau de communication par paquets, ledit paquet contenant des informations Dates, Date_ns, ledit dispositif comportant des moyens (EXT) pour extraire les informations Dates, Date_ns du paquet reçu et une boucle à verrouillage de phase PLL délivrant une horloge reconstituée CLK_out cadençant un compteur CPT comportant deux registres SEC, NSEC et des informations locales Date_loc_s, Date_Loc_ns résultant d'un échantillonnage de valeurs des deux registres SEC, NSEC, ledit échantillonnage étant déclenché par un signal CLK2 marquant une réception par le dispositif du paquet contenant informations Dates, Date_ns, ladite boucle PLL recevant un écart corrigé ERC délivré par un correcteur COR. Selon l'invention la boucle à verrouillage de phase PLL comporte des moyens d'échantillonnage RSMP d'un écart ERR entre lesdites informations Dates, Date_ns et lesdites informations (Date s, Date_ns) qui délivrent un écart ERR1 alimentant le correcteur COR, et en ce que ledit écart ERR1 est obtenus à partir d'un échantillonnage d'une valeur courante de l'écart ERR suivant une horloge d'échantillonnage locale CLK1 de période Ti, où le signal CLK2 et l'horloge d'échantillonnage locale CLK1 sont asynchrones et où la valeur de la période Ti est inférieure à la valeur de la période T2. Un avantage de l'invention réside dans la capacité qu'elle offre de rendre la boucle PLL moins sensible aux pertes de paquets PTP. Avantageusement, le dispositif de réception comporte un moyen pour produire une horloge CLKech à partir d'une évolution temporelle du contenu des deux registres SEC, NSEC. Avantageusement, l'horloge reconstituée CLK_out de fréquence Fout est délivrée par un oscillateur numérique paramétrable VCO recevant l'écart corrigé ERC et en ce que la fréquence Fout a une valeur qui est évaluée en fonction de l'écart corrigé ERC. Avantageusement, les informations Dates, Date_Loc_s correspondent à des 15 nombres de secondes et les informations Date_ns, Date_Loc_ns correspondent à des nombres de nanosecondes. Avantageusement, les informations Dates, Date_ns, Date_Loc_s, Date_ Loc_ns ont un format compatible avec le protocole � Precision Time Protocol � (PTP) du standard IEEE 1588. 20 Brève description des dessins On comprendra mieux l'invention à l'aide de la description, faite ci-après à titre purement explicatif, d'un mode de réalisation de l'invention, en référence aux figures annexées: - la Figure 1, déjà décrite, représente un exemple d'utilisation d'un dispositif de 25 réception selon l'invention dans un système de transmission d'une information Genlock entre deux équipements reliés par un réseau IP/Ethernet ; - la Figure 2, déjà décrite, représente une architecture d'un dispositif de réception selon l'art antérieur ; - la Figure 3 représente une architecture d'un dispositif de réception selon 30 l'invention. Description détaillée des modes de réalisation de l'invention La figure 3 représente une architecture d'une boucle à verrouillage de phase PLL employée dans un dispositif de réception REC selon l'invention. Comme représentée sur la figure 3, la boucle à verrouillage de phase PLL comporte des moyens d'échantillonnage RSMP, interposés entre le comparateur CMP et le correcteur COR. Les moyens d'échantillonnage RSMP reçoivent donc un écart ERR entre l'information reçue Dates, Date_ns et une information locale Date_loc_s, Date_Loc_ns. Les moyens d'échantillonnage RSMP produisent des échantillons ERR1 de l'écart ERR à une cadence donnée par une horloge d'échantillonnage locale CLK1 de période Ti qui a pour caractéristique d'être non corrélée avec le signal CLK2, avec T1 Un signal DE10 délivré par le module EXT informe les moyens d'échantillonnage RSMP de la disponibilité d'un écart ERR. Les échantillons de l'écart ERR1 sont donc délivrés à une période Ti sans rapport avec la période T2 du signal CLK2. Un signal DE11 délivré par les moyens d'échantillonnage RSMP informe le 15 correcteur COR de la disponibilité d'un nouvel écart ERR1. Par rapport au correcteur COR de la figure 2, le correcteur de la figure 3 est adapté pour travailler à une période Ti. COR � corrige � les échantillons de l'écart ERR1 de la même manière que le correcteur COR du dispositif de l'art antérieur corrige l'écart ERR, il délivre donc un écart corrigé ERC à l'oscillateur numérique 20 paramétrable VCO à un rythme qui est asynchrone du signal CLK2. Un signal DE12 délivré par le correcteur COR informe l'oscillateur numérique paramétrable VCO de la disponibilité d'un nouvel échantillon de l'écart corrigé ERC. A son tour, l'oscillateur numérique paramétrable VCO prend en compte le nouvel échantillon de l'écart corrigé ERC et délivre un signal d'horloge reconstituée 25 CLK_out dont la période Fout est fonction de la valeur de l'écart ERC. Le signal d'horloge reconstituée CLK_out alimente le compteur CPT et le fonctionnement de la boucle PLL est identique à celui de la boucle des dispositifs de réception selon l'art antérieur. Considérons un exemple d'horloge d'échantillonnage locale CLK1 pour 30 laquelle Tl est égale à T2/32. Les parquets PTP arrivent à intervalles régulier au dispositif de réception, la boucle PLL envoie à 32 reprises un échantillons ERR1 identique à l'écart ERR, puis suite à l'arrivée d'une nouvelle information (Date s, Date_ns) à 32 reprises un échantillon ERR1 identique du signal d'erreur ERR suivant Avantageusement, la période Ti est égale à T2/n où n est un nombre entier supérieur ou égal à 32. L'invention est décrite dans ce qui précède à titre d'exemple. Il est entendu que l'homme du métier est à même de réaliser différentes variantes de l'invention 5 sans pour autant sortir du cadre du brevet. REVENDICATIONS1. Dispositif de réception apte à recevoir des paquets émis sur un réseau de communication par paquets, ledit paquet contenant des informations (Date_s, Date_ns), ledit dispositif comportant des moyens (EXT) pour extraire les informations (Date_s, Date_ns) du paquet reçu et une boucle à verrouillage de phase (PLL) délivrant une horloge reconstituée (CLK_out) cadençant un compteur (CPT) comportant deux registres (SEC, NSEC) et des informations locales (Date_Loc_s, Date_Loc_ns) résultant d'un échantillonnage de valeurs des deux registres (SEC, NSEC), ledit échantillonnage étant déclenché par un signal (CLK2) marquant une réception par le dispositif du paquet contenant informations (Date_s, Date_ns), ladite boucle (PLL) recevant un écart corrigé (ERC) délivré par un correcteur (COR), caractérisé en ce que la boucle à verrouillage de phase (PLL) comporte des moyens d'échantillonnage (RSMP) d'un écart (ERR) entre lesdites informations (Date_s, Date_ns) et lesdites informations locales (Date_loc_s, Date_ lac_ns) qui délivrent un écart (ERR1) alimentant le correcteur (COR), et en ce que ledit écart (ERR1) est obtenus à partir d'un échantillonnage d'une valeur courante de l'écart (ERR) suivant une horloge d'échantillonnage locale (CLK1) de période Ti, où le signal (CLK2) et l'horloge d'échantillonnage locale (CLK1) sont asynchrones et où la valeur de la période (Ti) est inférieure à la valeur de la période (T2). 2. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte des moyens (SYNC GEN) pour produire une horloge (CLKech) à partir d'une évolution temporelle du contenu des deux registres (SEC, NSEC). 3. Dispositif selon l'une des revendications 1 ou 2, la boucle à verrouillage de phase (PLL) comportant un outre un correcteur COR recevant l'écart (ERR1) et délivrant un écart corrigé (ERC), caractérisé en ce que l'horloge reconstituée (CLK_out) de fréquence (F_out) est délivrée par un oscillateur numérique paramétrable (VCO) recevant l'écart corrigé (ERC) et en ce que la fréquence (F_out) a une valeur qui est évaluée en fonction de l'écart corrigé (ERC). 4. Dispositif selon l'une des revendications 2 ou 3, caractérisé en ce que les informations (Date_s, Date_Loc_s) correspondent à des nombres desecondes et les informations (Date_ns, Date_Loc_ns) correspondent à des nombres de nanosecondes. 5. Dispositif selon la revendication 4, caractérisé en ce que les informations (Date_s, Date_ns, Date_Loc_s, Date_ Loc_ns) ont un format compatible avec le protocole � Precision Time Protocol � (PTP) du standard IEEE 1588. 6. Dispositif selon l'une des revendications 1 à 5 caractérisé en ce que la période Ti est égale à T21n où n est un nombre entier supérieur ou égal à 32.10