Brevet FR2947408A1 — publié le 20101231

La présente invention concerne un procédé et un dispositif de configuration de transmission de données de sous-réseaux. Elle s'applique, en particulier, au domaine des réseaux synchrones et, encore plus particulièrement, au domaine des passerelles (� bridge �) entre sous-réseaux synchrones. Un réseau synchrone peut être défini par le fait que tous les noeuds qui constituent le réseau ont accès à une horloge commune utilisée pour contrôler les échanges de données. Un exemple de réseau synchrone est le réseau téléphonique de type TDM (� Time Division Multiplex � pour multiplexage par division temporelle). Chaque noeud du réseau a accès à une horloge commune appelée � horloge TDM �. L'horloge TDM définit un cycle périodique durant lequel les noeuds du réseau se partagent l'accès au médium. Chaque noeud se voit assigné un ou plusieurs espaces temporels à l'intérieur de la période TDM pour pouvoir avoir accès au médium. Ces espaces temporels sont appelés canaux virtuels (� virtual channel � en anglais). L'interconnexion de sous-réseaux synchrones à travers un équipement ou un système intermédiaire doit respecter un certain nombre de principes, en particulier : - adaptation entre deux domaines d'horloge indépendants, - conversion de types de données et - gestion de bande passante, En effet, le transfert de données sur chacun de deux sous-réseaux devant se faire de manière synchrone par rapport à l'horloge de chacun des sous-réseaux, il convient, lorsque l'on transfère des données d'un des sous-réseaux à l'autre, de gérer l'asynchronisme éventuel des horloges propres des deux sous-réseaux. Si les deux sous-réseaux sont de natures différentes, une conversion entre type de donnée est nécessaire. On considère, dans la suite de la description, que les sous-réseaux interconnectés sont de même nature. Si l'équipement ou le système passerelle entre les deux sous- réseaux n'a pas une bande passante au moins égale à la somme des bandes passantes des deux sous-réseaux, il convient de gérer le transfert de données entre les deux sous-réseaux de manière à ne pas saturer l'équipement passerelle. On considère, dans la suite de la description, que l'équipement passerelle a suffisamment de bande passante pour effectuer les transferts de données. Dans la suite de la description, on utilise indifféremment les termes de � cycle TDM � ou de � cycle SDPC � (acronyme de � Synchronous Data Processing Cycle � pour cycle de traitement de données synchrone). Faire fonctionner ensemble deux sous-réseaux synchrones ayant des horloges de même fréquence nominale nécessite la prise en compte de certains paramètres tels que : - la dérive d'horloge, - la précision du système et - le synchronisme des données, Deux horloges de même fréquence nominale (par exemple 25 MHz) oscillent à une fréquence plus ou moins proche de la valeur nominale. L'intervalle de variation autour de la fréquence nominale est garanti à la fabrication de l'horloge et fait partie des critères de qualité de l'horloge. Par exemple, une horloge de fréquence nominale à 25 MHz avec une qualité de 100 ppm (acronyme de � Part Per Million � ou parties par million) a une période de 40 nanosecondes plus ou moins 4 picosecondes. Ainsi, si deux sous-réseaux utilisent une horloge 25 MHz à -100 ppm pour le premier sous-réseau et une horloge 25 MHz à +100ppm pour le deuxième sous-réseau, ces horloges servant à générer un cycle SDPC de période 125 microsecondes, l'écart entre les deux cycles SDPC des deux sous-réseaux est de 25 nanosecondes à chaque cycle. Ainsi, les cycles SDPC des deux sous-réseaux dérivent, l'un par rapport à l'autre, de 25 nanosecondes toutes les 125 microsecondes. C'est-à- dire qu'on arrive à un écart égal à un cycle TDM complet toutes les 625 millisecondes. Dans un système synchrone, les applications peuvent utiliser les signaux de synchronisation du réseau synchrone pour fabriquer leur propre mécanisme de synchronisation. Par exemple, le document US 6,327,273 décrit comment une application synchrone utilise l'horloge du réseau afin de générer sa propre horloge dans un noeud distant. Le réseau synchrone garantissant une certaine précision sur la durée cycle SDPC (par exemple 125 microsecondes +/-1 microseconde), l'application peut garantir, à son tour, la précision de son mécanisme de synchronisation. Faire fonctionner ensemble deux sous-réseaux synchrones pose le problème de la garantie de la précision du cycle TDM au cas où une modification de l'horloge d'un des deux sous-réseaux est nécessaire pour, par exemple, asservir l'une à l'autre et résoudre ainsi le problème de dérive mentionné plus haut. Hormis le problème de dérive entre les périodes TDM des deux sous-réseaux, se pose aussi le problème du transfert de données synchrones entre les deux sous-réseaux. En effet, même si la dérive des horloges des deux sous-réseaux est nulle, une différence de phase entre les deux horloges existe au moment de l'assemblage des sous-réseaux. Rien ne garantit, en effet, que les débuts de cycle TDM des deux sous-réseaux soient simultanés, ou � alignés �. Ces débuts de cycles peuvent être séparés d'un certain intervalle temporel que l'on appelle la différence de phase (� phase offset � en anglais). Il se pose alors le problème de pouvoir transférer les données d'un sous-réseau à l'autre en respectant leur synchronisme, c'est-à-dire de désigner le bon cycle SDPC du deuxième sous-réseau au moment de la réémission de données sur ce deuxième sous-réseau. Plus généralement, la synchronisation des sous-réseaux doit assurer les fonctions suivantes : - maintenir la phase constante, ce qui revient à annuler la dérive, - définir une fréquence d'ajustage appropriée et - absorber la différence de phase. L'état de la technique, quand il ne met pas en oeuvre les techniques coûteuses de boucles à verrouillage de phase (ou PLL pour � Phase lock loop � en anglais) pour le raccordement de sous-réseaux synchrones, est majoritairement tourné vers des techniques de modification des flux de données. Plusieurs documents décrivent comment associer de manière plus simple des sous-réseaux synchrones sans intervenir sur les horloges respectives des deux sous-réseaux. Ces techniques utilisent l'insertion et la suppression de données en fonction des différences de phase d'horloge constatée (voir, en particulier, les documents US 5,621,775 et US 6,807,638). Le taux de remplissage de deux mémoires intermédiaires utilisées pour stocker temporairement les données avant leur réémission est observé. Si une mémoire intermédiaire se remplit plus vite qu'elle ne se vide, ce qui survient dans le cas d'une horloge de lecture moins rapide que l'horloge d'écriture, des données sont retirées de la mémoire intermédiaire afin d'éviter sa saturation. A l'inverse, si une mémoire intermédiaire se vide plus vite qu'elle ne se remplit, l'horloge d'écriture étant plus lente que l'horloge de lecture, on injecte des données de bourrage dans la mémoire intermédiaire afin d'éviter une pénurie de données dans un des sous-réseaux. Même s'il est plus simple de laisser inchangées les deux horloges des deux sous-systèmes (� free running � en anglais), il est néanmoins problématique de modifier le flux de données pour compenser les différences d'horloge. D'une part, l'ajout de données de bourrage constitue une perte sèche de bande passante. D'autre part, la suppression de données pose un problème de qualité de transmission si les données supprimées sont des données dites � utiles �. Pour palier l'inconvénient de perte de qualité de transmission, il est d'usage d'insérer des données de bourrage a priori dans tous les flux afin qu'elles puissent être supprimées pour les besoins de l'adaptation des horloges, ce qui constitue un nouveau surplus de perte de bande passante. La présente invention vise à remédier à ces inconvénients. A cet effet, selon un premier aspect, la présente invention vise un dispositif de configuration de transmission de données entre un premier sous- réseau synchrone possédant une première horloge et un deuxième sous-réseau synchrone possédant un deuxième horloge, une passerelle étant positionnée entre les premier et deuxième sous-réseaux synchrones, caractérisé en ce qu'il comporte un moyen d'asservissement de l'horloge du premier sous-réseau synchrone à l'horloge d'un deuxième sous-réseau synchrone, ledit moyen d'asservissement comportant : - un moyen de détection de dérive de l'horloge du premier sous-réseau synchrone, par rapport à l'horloge du deuxième sous-réseau synchrone, adapté à mesurer un écart de durée de cycle entre l'horloge du premier sous réseau synchrone et l'horloge du deuxième sous-réseau synchrone, - un moyen d'ajustement de la durée du cycle du premier sous-réseau synchrone en fonction de la dérive détectée par le moyen de détection, - un moyen de détermination d'un écart de phase entre l'horloge du premier sous-réseau synchrone et l'horloge du deuxième sous-réseau synchrone, et - un moyen de déclenchement de lecture de mémoires intermédiaires de réémission sur l'un desdits sous-réseaux synchrones, en mettant en oeuvre ledit écart de phase comme seuil de déclenchement de lecture de données reçues sur l'autre desdits sous-réseaux synchrones. Ainsi, pour régler le problème de dérive d'horloge, on met en oeuvre des moyens d'asservissement de l'horloge du premier sous-réseau synchrone, dit � sous-réseau esclave �, à l'horloge du deuxième sous-réseau synchrone, dit � sous-réseau maître �. La stabilisation de l'écart de phase par le moyen de d'ajustement de la durée du cycle de l'horloge du sous-réseau esclave par rapport à l'horloge du sous-réseau maître, permet ainsi d'utiliser cet écart stable comme seuil de déclenchement de lecture des mémoires intermédiaires de réémission pour le transfert de données synchrones entre les deux sous-réseaux. On définit ainsi, pour chaque mémoire intermédiaire de réémission des données d'un premier sous-système synchrone vers un deuxième sous- système synchrone, un seuil de déclenchement de lecture des données en fonction d'un écart de phase des horloges. Cette technique est particulièrement avantageuse en termes de latence pour le transport de données d'un sous-réseau à un autre. En effet, le seuil de déclenchement de lecture des mémoires intermédiaires de réémission est calculé pour absorber l'écart de phase constaté. Les moyens de détection et d'ajustement servent aussi à uniformiser la durée d'un cycle entre les deux sous-réseaux synchrones en alignant la durée du cycle du sous-réseau synchrone esclave sur la durée du cycle du sous-réseau maître. La comparaison des deux durées de cycle se fait par observation des durées par l'intermédiaire de l'horloge du système de passerelle. Du fait que les cycles des deux sous-réseaux ne sont pas recalés en phase, les moyens mis en oeuvre par la présente invention ont pour avantage de ne pas perturber les flux en cours dans chaque sous-réseau, au moment de la mise en oeuvre. En effet, il n'y a pas de � glitch � car il n'y a pas de recalage du cycle. De plus, ces moyens sont simples et peu coûteux en comparaison avec les techniques d'asservissement d'horloge mettant en oeuvre des boucles à verrouillage de phase. Selon des caractéristiques particulières, le moyen de déclenchement de lecture de mémoires intermédiaires de réémission est adapté à attendre un signal de transmission en provenance d'un sous-noeud connecté au premier sous-réseau synchrone et à déterminer si le délai d'attente dudit signal est supérieur à une valeur limite prédéterminée fonction dudit écart de phase et - si le délai d'attente est supérieur ou égal à la valeur limite prédéterminée, à faire envoyer une trame de données au sous-noeud connecté au premier sous-réseau synchrone et - si le délai d'attente est inférieur à la valeur limite prédéterminée, à faire envoyer une trame vide au sous-noeud connecté au premier sous-réseau synchrone. Pour chaque mémoire intermédiaire de réémission des données d'un premier sous-système synchrone vers un deuxième sous-système synchrone, les trames de données sont ainsi envoyées en fonction d'une valeur limite de délai d'attente d'un signal en provenance d'un sous-noeud connecté au premier sous-réseau. Selon des caractéristiques particulières, le moyen de détection met en oeuvre une fréquence d'ajustement de la durée de cycle qui empêche que la dérive des durées de cycle dépasse une valeur limite prédéterminée. Afin de préserver la précision du cycle SDPC du sous-réseau synchrone esclave, on définit ainsi une fréquence d'ajustement de la durée de ce cycle SDPC qui est suffisante pour empêcher que la dérive des durées de cycle ne dépasse un seuil prédéterminé. Par exemple, pour un cycle TDM de 125 microsecondes, des horloges à 100 ppm et une précision voulue de +/-1 microseconde pour le cycle TDM, la fréquence minimum d'ajustement du cycle TDM du sous-réseau esclave est de 10 millisecondes. Le paramétrage des moyens de détection de dérive de l'horloge du sous-réseau esclave par rapport à l'horloge du sous-réseau maître, en définissant ainsi un seuil minimum pour la fréquence d'ajustement du cycle TDM du sous-réseau esclave, permet donc de garantir la précision du nouveau système synchrone constitué de deux sous-systèmes synchrones. Selon des caractéristiques particulières, ladite passerelle est 20 composée de deux sous-noeuds interconnectés respectivement connectés au premier et au deuxième sous-réseaux synchrones. La passerelle est ainsi composée de deux sous-noeuds interconnectés, l'un étant connecté au sous-réseau maître et l'autre étant connecté au sous-réseau esclave. Les sous-noeuds sont par exemple 25 interconnectés au moyen d'une interface HDMI (acronyme de High Definition Multimedia Interface, pour, en français, Interface Multimédia Haute Définition) ou par exemple au moyen d'un réseau Ethernet. Selon des caractéristiques particulières, le moyen de détection de la dérive d'horloge et le moyen d'ajustement de la durée de cycle sont incorporés 30 dans un sous-noeud de la passerelle connecté au premier sous-réseau synchrone et commande la durée du cycle du sous-noeud de la passerelle connecté au premier sous-réseau synchrone. Selon des caractéristiques particulières, le moyen de détection de dérive est adapté à mesurer un écart de durée de cycle entre l'horloge du premier sous réseau synchrone et l'horloge du deuxième sous-réseau synchrone en mettant en oeuvre une troisième horloge définie par ladite passerelle. Ainsi, dans des modes de réalisation, les signaux de début et de fin de cycle sont transportés via une interface HDMI, comme un câble HDMI, et, dans ce cas, l'horloge propre du sous-noeud passerelle du sous-réseau maître est considérée est la troisième horloge. Selon des caractéristiques particulières, l'horloge propre d'un sous-noeud de la passerelle connecté au deuxième sous-réseau définit ladite troisième horloge. Selon des caractéristiques particulières, la troisième horloge est définie par un protocole de synchronisation fournissant une même référence horaire à chacun de deux sous-noeuds interconnectés de la passerelle. Ainsi, dans des modes de réalisation, où les deux sous noeuds sont interconnectés par un réseau de type Ethernet, la troisième horloge est celle définie par le protocole de synchronisation IEEE 1588, qui permet d'avoir la même référence horaire sur chacun des deux sous-noeuds passerelles à une précision pouvant aller jusqu'à quelques nanosecondes. Selon des caractéristiques particulières, le sous-noeud connecté au deuxième sous-réseau synchrone synchronise l'horloge propre du sous-noeud connecté au premier sous-réseau synchrone, en mettant en oeuvre le protocole de synchronisation IEEE 1588, le moyen de détection de dérive d'horloge étant réparti entre les deux sous-noeuds et le moyen d'ajustement de la durée de cycle étant réparti entre les deux sous-noeuds et ajustant les cycles de chacun desdits sous-noeuds en fonction d'une valeur de référence de durée de cycle commune aux deux sous-noeuds. Selon un deuxième aspect, la présente invention vise un procédé de configuration de transmission de données entre un premier sous-réseau synchrone possédant une première horloge et un deuxième sous-réseau synchrone possédant un deuxième horloge, une passerelle étant positionnée entre les premier et deuxième sous-réseaux synchrones, caractérisé en ce qu'il comporte une étape d'asservissement de l'horloge du premier sous-réseau synchrone à l'horloge d'un deuxième sous-réseau synchrone, ladite étape d'asservissement comportant : - une étape de détection de dérive de l'horloge du premier sous-réseau synchrone, par rapport à l'horloge du deuxième sous-réseau synchrone, au cours de laquelle on mesure un écart de durée de cycle entre l'horloge du premier sous réseau synchrone et l'horloge du deuxième sous-réseau synchrone, - une étape d'ajustement de la durée du cycle du premier sous- réseau synchrone en fonction de la dérive détectée par le moyen de détection, - une étape de détermination d'un écart de phase entre l'horloge du premier sous-réseau synchrone et l'horloge du deuxième sous-réseau synchrone et - une étape de déclenchement de lecture de mémoires intermédiaires de réémission sur l'un desdits sous-réseaux synchrones, en mettant en oeuvre ledit écart de phase comme seuil de déclenchement de lecture de données reçues sur l'autre desdits sous-réseaux synchrones. Selon un troisième aspect, la présente invention vise un programme d'ordinateur chargeable dans un système informatique, ledit programme contenant des instructions permettant la mise en oeuvre du procédé objet de la présente invention, tel que succinctement exposé ci-dessus. Selon un quatrième aspect, la présente invention vise un support d'informations lisibles par un ordinateur ou un microprocesseur, amovible ou non, conservant des instructions d'un programme informatique, caractérisé en ce qu'il permet la mise en oeuvre du procédé objet de la présente invention, tel que succinctement exposé ci-dessus. Ce procédé, ce support d'information et ce programme d'ordinateur ayant des caractéristiques particulières similaires à celles du dispositif objet de la présente invention, celles-ci ne sont pas rappelées ici. D'autres avantages, buts et caractéristiques particulières de la présente invention ressortiront de la description qui va suivre faite, dans un but explicatif et nullement limitatif, en regard des dessins annexés, dans lesquels : - la figure 1 représente un système synchrone composé de deux sous-réseaux synchrones reliés par une passerelle, - la figure 2 représente, schématiquement, un noeud de communication de base illustré en figure 1, - la figure 3 représente, schématiquement, un noeud de communication de type passerelle illustré en figure 1, - la figure 4 représente des étapes d'un algorithme exécuté par un module de gestion de la synchronisation d'un sous-noeud passerelle esclave illustré en figure 1, selon une implémentation de type � source synchrone �, - la figure 5 représente des étapes d'un algorithme exécuté par le module de gestion de la synchronisation d'un sous-noeud passerelle maître ou esclave illustré en figure 1, selon une implémentation Ethernet, - la figure 6 représente des étapes de fonctionnement d'un module d'émission illustré en figure 3, - la figure 7 représente des étapes de fonctionnement d'un module de réception illustré en figure 3, - la figure 8 représente des signaux échangés pour une obtention de la différence de phase dans le cas d'un réseau Ethernet, - la figure 9 représente, schématiquement, un sous-réseau synchrone sans fil et - la figure 10 représente, schématiquement, un système d'interconnexion selon une implémentation de type � source synchrone �. La figure 1 représente un système synchrone 101 composé de deux sous-réseaux synchrones 102 et 103 reliés par une passerelle 104. Les deux sous-réseaux synchrones 102 et 103 peuvent être, par exemple, des sous-réseaux synchrones de type sans fil avec une technologie radio à 60 GHz tel que décrit en regard de la figure 9. Un sous-réseau synchrone est constitué de noeuds de communication de base (105a, 105b, 105c et 105d, pour le sous-réseau 102, et 106a, 106b, 106c et 106d, pour le sous-réseau 103). Un exemple d'implémentation de noeud de communication de base est décrit en regard de la figure 2. Ces noeuds de communication de base possèdent une interface applicative pouvant recevoir des équipements de type audio ou vidéo tels que des caméras 110, 113 et 116 ou des téléviseurs 111, 112, 114 et 115. Les différents équipements audio et vidéo du même sous-réseau synchrone communiquent entre eux au travers des noeuds de communications de base de ce sous-réseau. Afin de permettre la mise en relation d'équipement de deux sous- réseaux synchrones différents, on utilise des noeuds de communication de type � passerelle � 107 et 108 qui sont adaptés au transfert de données entre sous-systèmes synchrones. Deux noeuds de communication de type passerelle sont reliés ente eux par un lien de communication 109 pour former une passerelle 104. Ce lien de communication 109 peut être, par exemple, soit de type � source synchrone � tel que décrit plus bas, soit de type standard Ethernet. On a représenté, à titre d'exemple, trois flux de données en figure 1. Le premier flux 118 est de type local : c'est un flux issu de la caméra 113 et destiné à un téléviseur 112. C'est un flux qui n'est pas transmis en dehors du sous-réseau synchrone 102. Le deuxième flux 119 est issu de la caméra 116 et à destination du téléviseur 115. C'est un flux qui n'est pas transmis en dehors du sous-réseau synchrone 103. Le troisième flux 117 est de type global : il est généré dans le sous-réseau synchrone 102, par la caméra 110, et est destiné, à la fois, au téléviseur 111 sur le même sous-réseau synchrone 102 et au téléviseur 114 sur l'autre sous-réseau synchrone 103. Ce flux 119 est transporté du sous-réseau synchrone 102 aux sous-réseaux synchrones 103, par l'intermédiaire des deux noeuds de communication de type passerelle 107 et 108 et du lien 109. On présente, en regard de la figure 2, un exemple d'architecture d'un noeud de communication de base 200. Ce noeud de communication de base 200 comprend une unité centrale de traitement 201 (qui est par exemple un microprocesseur référencé � CPU �) coopérant avec une mémoire d'exécution 202 (� RAM �) et une mémoire non volatile 203 (� ROM �). L'unité centrale 201 communique avec un module radio 204 via une interface 205 (� CPU IF �). L'interface 205 gère, notamment, les interruptions à destination de l'unité centrale 201, ainsi que les échanges de données entre les différents éléments du module radio 204 et l'unité centrale 201. Ainsi, à l'initialisation du système, l'unité centrale 201 effectue le transfert des informations de configuration depuis la mémoire non volatile 203 vers l'interface 205. Le module radio 204 coopère avec un module d'interface radio 60 GHz 205 et un module d'interface audio ou vidéo synchrone 206. Le module d'interface audio ou vidéo synchrone 206 communique avec un module de traitement audio ou vidéo 207. Le module radio 204 permet donc de transférer des données synchrones depuis le module d'interface radio 60 GHz 205 vers le module de traitement audio ou vidéo 207, et inversement. Dans un premier mode de réalisation, le module de traitement audio ou vidéo 207 est un moyen de restitution de canal audio numérique (� Digital Audio Channel Amplifier � en anglais). Dans un deuxième mode de réalisation, le module de traitement audio ou vidéo 207 est un décodeur audio multivoies (� Surround sound decoder � en anglais). Dans un troisième mode de réalisation, le module de traitement audio ou vidéo 207 est un moyen de restitution vidéo numérique. Dans un quatrième mode de réalisation, le module de traitement audio ou vidéo 207 est un moyen d'acquisition de vidéo numérique. Dans le module radio 204, on trouve, côté traitement des données synchrones, des modules d'écriture 208 et de lecture 209 de données. Le module d'écriture 208 est chargé de fournir des données, issues du module d'interface audio ou vidéo synchrone 206 sous la forme canaux virtuels VC (acronyme de � Virtual Channels � en anglais) afin de permettre au module 212 de construire les blocs de données radio (RDB pour � radio data bloc �). Les données sont échangées entre le module de lecture 208 et le module d'interface audio ou vidéo synchrone 206, ainsi qu'entre le module d'écriture 209 et le module d'interface audio ou vidéo synchrone 206, sous la forme de trames. Ces trames sont dites � trames de passerelle � dans le cas où le dispositif considéré est un noeud de type passerelle (voir la description associée à la figure 3) ; ces trames sont dites � trames applicatives � dans le cas où le dispositif considéré est un noeud de communication de base 200. Ces trames sont constituées de l'agrégation des canaux virtuels de données destinées à être échangées entre deux sous-réseaux synchrones via la passerelle (cas du noeud passerelle), soit entre un sous-réseau synchrone et une application (cas du noeud de base). On considère donc qu'il existe une trame par sens de communication, et par cycle SDPC, entre deux sous-réseaux synchrones via la passerelle (cas du noeud passerelle), soit entre un sous-réseau synchrone et une application (cas du noeud de base). Un exemple de mise en oeuvre d'un réseau synchrone est plus amplement décrit dans la demande de brevet US 2008/259,950. Le réseau synchrone décrit est un réseau sans-fil, cadencé par un cycle de transmission SDTC (acronyme de � Synchronous Data Transmission Cycle �). Chaque noeud de communication du réseau synchrone décrit échange des données avec les couches applicatives sur la base d'un cycle SDPC, un cycle SDTC étant un multiple de cycle SDPC. Chaque noeud de communication du réseau synchrone concatène, sur un nombre prédéfini de cycles SDPC, les données fournies par une application. Un ensemble alloué de canaux virtuels VC est ainsi regroupé de manière à construire un paquet radio transmis selon un cadencement défini par le cycle SDTC. Les données sont alors extraites des paquets radio par un noeud destinataire et sont ensuite fournies, sur la base du même ensemble alloué de canaux virtuels VC, vers une couche applicative selon un cadencement défini par cycle SDPC. Dans le cas où le rapport entre la durée du cycle SDTC et celle du cycle SDPC est égal à 16, le module radio 204 effectue, pendant un cycle SDTC, la lecture et l'écriture des échantillons associés aux canaux virtuels qu'il doit traiter pendant 16 cycles SDPC. Dans le module radio 204 on trouve, côté transmission des données synchrones sur le sous-réseau synchrone, des modules d'émission 210 et de réception 211 de paquets de données. Le module d'émission 210 intègre notamment les fonctions de modulation (par exemple, une modulation du type OFDM, acronyme de Orthogonal Frequency Division Multiplexing pour, en français, multiplexage à division par fréquences orthogonales) et d'insertion de préambule, celui-ci permettant d'indiquer le début d'émission d'un paquet de données. Le module de réception 211 réalise les fonctions inverses de celles mises en oeuvre dans le module d'émission 210, à savoir notamment les fonctions de démodulation et de détection de préambule. Dans le mode de réalisation illustré en figure 2, le module radio 204 comprend en outre : - un module d'encodage 212 permettant de coder les blocs de données radio (ou RDB, pour � radio data bloc �) à transmettre. Après codage, les blocs de données radio codés sont stockés dans une mémoire tampon (ou � buffer �) d'émission de paquets de données (non représentée). Cette mémoire tampon est, par exemple, incorporée au module d'émission 210 ; - un module de décodage 213 permettant de décoder les blocs de données radio (RDB) reçus. Après décodage, les blocs de données radio décodés sont stockés dans une mémoire tampon de réception de paquets de données (non représentée). Cette mémoire tampon est, par exemple, incorporée au module de réception 211 ; - un module de retransmission 214 de blocs de données radio (RDB) permettant de récupérer certains des blocs de données radio reçus par le module de réception 211, puis de les stocker dans la mémoire tampon d'émission de paquets de données précité, avant qu'ils soient retransmis par le module d'émission 210 ; - un module de synchronisation 215 (aussi appelé par la suite � contrôleur SDTC �) permettant de contrôler l'enchaînement régulier des cycles SDTC. Le contrôleur SDTC 215 permet également de définir l'instant d'accès (c'est-à-dire le début de � temps de parole �) au canal de transmission (ou médium) pour l'envoi de paquets de données par le module d'émission 210. Dans l'exemple représenté, ce contrôleur SDTC 215 permet le traitement en émission/réception de dix paquets de données pendant un cycle SDTC. Dans le cas d'un noeud 200 esclave, le contrôleur SDTC 215 coopère avec l'unité centrale 201 pour définir le cadencement du cycle SDTC en fonction des paquets radio reçus par le module de réception 211. Quand le noeud de base 200 est en mode esclave, le contrôleur SDTC 215 contrôle un contrôleur SDPC 216 qui permet de contrôler l'enchaînement régulier des cycles SDPC. Ainsi, on obtient, pour chaque canal virtuel, un transfert parfaitement synchrone des échantillons entre les modules d'écriture 208 et de lecture 209 et le module d'interface audio ou vidéo synchrone 206. Quand le noeud de base 200 est en mode maître, le contrôleur SDPC 216 génère lui-même les cycles SDPC à partir de son horloge propre. Dans ce cas, le contrôleur SDPC 216 accepte des commandes � GO_FAST � et � GO SLOW � générées par un équipement de type passerelle afin de raccourcir ou d'augmenter la durée de son cycle SDPC. La figure 3 représente, schématiquement, un noeud de communication 300 de type passerelle. Ce noeud 300, de type passerelle, est constitué de deux sous-ensembles : un sous-noeud de communication de base 320 et un sous-noeud de type passerelle 308. Par rapport à la description du sous-noeud de base 200 donnée en regard de la figure 2, dans le sous-noeud de communication de base 320 l'interface applicative audio ou vidéo 206 est remplacée par la fonction passerelle 308. Par simplification, on n'a représenté, en figure 3, qu'une partie des éléments du sous-noeud 320, avec une référence numérique incrémentée de 120, les autres éléments étant similaires à ceux décrits en regard de la figure 2. La partie passerelle 308 du noeud 300 est constituée d'un module d'interface de transmission (aussi appelé module � Tx i/f �) 301 relié au module lecture 329 de l'interface radio 324. Les données TDM reçues sur le sous-réseau synchrone sont envoyées par le module de lecture 329 au module d'interface de transmission 301 de la passerelle 308. Ensuite ces données sont formatées en fonction de la technologie d'interconnexion de passerelles utilisée, par un module de formatage 302. Dans un premier exemple d'implémentation, le module de formatage 302 sérialise les données relatives au TDM afin qu'elles soient transmises sur une paire différentielle d'une interface HDMI. Dans un second exemple d'implémentation, les données relatives au réseau TDM sont empaquetées dans des trames au format Ethernet. Les données sont ensuite transmises sur le médium de transmission par un module TX 303 de transmission. Dans le premier exemple d'implémentation, le module TX 303 est une interface HDMI. Dans le cas HDMI, le module TX 303 reçoit le signal SDPC du sous-noeud de base 320 par l'intermédiaire d'un module de gestion de la synchronisation 307. Le signal SDPC est transmis sur un des fils de l'interface HDMI. Dans un second exemple d'implémentation, le module TX 303 est une interface Ethernet. Dans le cas Ethernet le module de gestion de synchronisation génère des paquets suivant le protocole de synchronisation IEEE (acronyme de � Institute of Electrical and Electronics Engineers � pour, en français, Institut d'ingénieurs en électricité et électronique) 1588. Ces paquets sont envoyés au module TX 303 afin d'être émis sur la liaison Ethernet. Inversement, les données HDMI ou Ethernet provenant d'un autre sous-noeud de communication de type passerelle (non représenté) sont reçues au travers d'un module RX 306 de réception. Dans le cas HDMI, le signal SDPC reçu est routé directement vers le module de gestion de la synchronisation 307. Dans le cas Ethernet, les paquets relatifs au protocole IEEE1588 sont envoyés au module de gestion de la synchronisation 307. Les données non relatives à la synchronisation sont transmises à un module de déencapsulation des données TDM 305. Dans le cas HDMI, il s'agit de désérialiser les données. Dans le cas Ethernet, il s'agit de � défaire � les paquets Ethernet afin d'en extraire les données relatives au TDM. Dans un premier exemple d'implémentation (HDMI), l'ensemble formé par les modules 302, 303 pour la transmission et les modules 306, 305 pour la réception est décrit en détail en regard de la figure 10. Dans un deuxième exemple d'implémentation, l'ensemble formé par les modules 303 et 306 est implémenté par un composant MAC/PHY Ethernet. De même, le module de formatage TDM/Ethernet 302 est implémenté sous la forme d'une mémoire temporaire servant à agréger les données d'un cycle TDM et à former autant de trames Ethernet que nécessaire pour les envoyer. De même, le module de réception 305 est implémenté sous la forme d'une mémoire temporaire servant à extraire les données d'un cycle TDM à partir de plusieurs trames Ethernet. Le module de gestion de la synchronisation 307 a pour fonction d'asservir le cycle SDPC du sous-noeud de base 320 selon la fréquence de l'horloge dite � système �. De plus, le module de gestion de la synchronisation 307 maintient la synchronisation des deux sous-noeuds passerelle 308 formant la passerelle 104. L'un de ces deux sous-noeuds est maître et l'autre esclave. Dans le cas HDMI, le sous-noeud passerelle maître diffuse le cycle SDPC de son sous-noeud de base sur un des liens de la liaison HDMI, et le sous-noeud passerelle esclave quantifie la durée de ce cycle SDPC avec son horloge propre et ajuste la durée du cycle SDPC de son sous-noeud de base. Dans le cas Ethernet, le sous-noeud passerelle maître synchronise l'horloge propre du sous-noeud passerelle esclave, grâce au protocole de synchronisation IEEE 1588. Les deux parties, maître et esclave, de la passerelle 104 partagent donc la même horloge, et ajustent chacun le cycle SDPC de leurs sous-noeud de base respectifs. Le contrôleur SDPC 336 du sous-noeud de base est configuré en mode maître. Il ne prend pas de correction du module contrôleur SDTC 335. En revanche, le contrôleur SDPC 336 est adapté à prendre en compte des ordres d'ajustement de type � GO_FAST� et � GO_SLOW � envoyés par le module de gestion de la synchronisation du sous-noeud passerelle 308. Sur réception d'un ordre � GO_SLOW � le contrôleur SDPC 336 rallonge son cycle SDPC d'une période de son horloge locale. Inversement, sur réception d'un ordre � GO_FAST �, le contrôleur SDPC 336 raccourcit son cycle SDPC d'une période de son horloge locale. Les données TDM reçues sur le module 306 sont envoyées au module d'écriture 328 par l'intermédiaire d'une interface de réception 304. La figure 4 représente des étapes d'un algorithme exécuté par le module de gestion de la synchronisation 307 d'un sous-noeud passerelle esclave selon une implémentation dite de type � source synchrone � (HDMI). Dans le mode maître, le module de gestion de la synchronisation 307 d'un sous-noeud passerelle propage le cycle SDPC du sous-noeud de base sur l'interface de type � source synchrone � (HDMI). Lors d'une étape initiale 400, des compteurs � Ref cpt � et � W_cpt � sont mis à zéro. Le compteur � Ref cpt � sert à mesurer la durée de la période du signal SPDC de référence, tel que généré par le maître et reçu au travers du module RX 306. Le compteur � W_cpt � sert à mesurer la durée de la période du signal SDPC, tel que généré par le contrôleur SDPC 336 du sous-noeud de base. La comparaison des deux compteurs permet de déterminer la différence de rythme entre l'horloge du sous-noeud local (esclave) et l'horloge du sous-noeud distant (maître). On passe ensuite à la boucle infinie commençant au cours d'une étape 402. Lors de l'étape 402, on attend un signal � SDPC_in � 1025 (voir figure 10) en provenance de l'interface de type � source synchrone � (le signal � SDPC_in � a été généré par le sous-noeud passerelle maître). Une fois le signal � SDPC_in � reçu, on passe à une étape 403 au cours de laquelle on démarre le compteur � Ref cpt � qui permet de mesurer la période du signal SDPC du sous-noeud passerelle distant (sous-noeud maître). Lors d'une étape 404, on attend la réception d'un signal � Tx_SDPC � en provenance du contrôleur SDPC 336 du sous-noeud de base. Une fois le signal � Tx_SDPC � reçu, on démarre, lors d'une étape 405, le compteur � W_cpt � qui permet de mesurer la période du signal SDPC du sous- noeud de base (sous-noeud esclave). Au cours de la même étape 405, on sauvegarde la valeur courante du compteur � Ref cpt � dans un registre � phase_offset � (par simplification la valeur contenue dans ce registre est aussi appelée � phase_offset �, par la suite). En effet, à cet instant, la valeur du compteur � Ref cpt � est représentatif de la différence de phases entre les deux cycles SDPC du sous-noeud esclave et du sous-noeud maître. L'utilisation du registre � phase_offset � est décrite en regard de la figure 7. Puis, lors d'une étape 406, on attend une deuxième occurrence du signal � SDPC_in � signalant la fin du cycle SDPC du sous-noeud distant (sous-noeud maître). Au cours d'une étape 407, on arrête le compteur � Ref cpt � et on obtient la durée de l'intervalle SDPC du sous-noeud maître. Lors d'une étape 408, on attend une deuxième occurrence du signal � Tx_SDPC �. A réception du signal � Tx_SDPC �, on arrête, lors d'une étape 409, le compteur � W_cpt � pour obtenir la durée du cycle SDPC du sous-noeud de base. Puis, on passe à une étape 410 de comparaison des deux cycles 10 SDPC du sous-noeud maître et du sous-noeud de base (esclave). Si la durée du cycle SDPC du sous-noeud maître est plus courte que la durée du cycle SDPC du sous-noeud de base, lors d'une étape 411, on envoie une commande � GO FAST � au contrôleur SDPC 336 du sous-noeud de base 320. 15 Si la durée du cycle SDPC du sous-noeud maître est égale à la durée du cycle SDPC du sous-noeud de base, on retourne à l'étape 402. Si la durée du cycle SDPC du sous-noeud maître est plus longue que la durée du cycle SDPC du sous-noeud de base, lors d'une étape 412, on envoie une commande � GO SLOW � au contrôleur SDPC 336 du sous-noeud 20 de base 320. A la suite de l'une des étapes 411 et 412, on retourne à l'étape 402. La figure 5 représente les étapes d'un algorithme exécuté par le module de gestion de la synchronisation d'un sous-noeud passerelle, maître ou esclave, selon l'implémentation Ethernet. 25 Lors d'une étape d'initialisation 500, la pile de protocole IEEE 1588 est initialisée. Puis, lors d'une étape 501, on attend le signal � 1588_synchro_ok � indiquant que le protocole 1588 a synchronisé les deux sous-noeuds passerelles du système, c'est-à-dire que les deux sous-noeuds ont la même référence temporelle matérialisée par une date courante � ToD � 30 (acronyme de � Time of Day � en anglais). Le signal � 1588_synchro_ok � est un signal généré par la pile de protocole IEEE 1588 indiquant que les sous- noeuds maître et esclave se sont échangés, au moins une fois, des informations de synchronisation (Time Of Day identiques). A la réception du signal � 1588_synchro_ok �, on passe à une étape 502, au cours de laquelle on initialise un registre �refCycle �. Le registre � refCycle � contient le nombre de cycles d'horloge nécessaires pour compter la durée d'un cycle SDPC à partir d'une horloge supposée parfaite, c'est-à-dire sans dérive. Par exemple, pour une horloge à 100 MHz (cycle de 10 nanosecondes) et pour un cycle SDPC de 125 microsecondes, le compteur � refCycle � est initialisé à 12500. On décrit, ci-après, les étapes formant une boucle infinie commençant lors d'une étape 504. Lors de l'étape 504, on attend une première occurrence du signal � Tx_SDPC � en provenance du contrôleur SDPC 336 du sous-noeud de base. A réception du signal � Tx_SDPC �, au cours d'une étape 505, on sauvegarde, dans un registre � ToD1 �, une information représentative d'un instant (date courante) correspondant au début d'un cycle SDPC du sous-noeud de base. Lors d'une étape 506, on attend une seconde occurrence du signal � Tx_SDPC � en provenance du contrôleur SDPC 336 du sous-noeud de base. Le signal � Tx_SDPC � reçu, on passe à l'étape 507, au cours de laquelle on enregistre, dans un registre � ToD2 �, une information représentative d'un instant (date courante) correspondant à la fin du cycle SDPC du sous-noeud de base. Enfin la durée du cycle SDPC du sous-noeud de base est enregistrée dans le registre � Cycle �, la durée étant donnée par la formule � Cycle = ToD2-ToD1 �. Ensuite on compare la durée du cycle du sous-noeud de base à la valeur de référence � refCycle �. Si la durée � Cycle � du cycle SDPC du sous-noeud de base est plus courte que la durée du cycle de référence � refCycle �, lors d'une étape 508 on envoie un ordre � GO SLOW � au contrôleur SDPC 336 du sous-noeud de base 320. Si la durée � Cycle � du cycle SDPC du sous-noeud de base est égale à la durée du cycle de référence � refCycle �, on retourne à l'étape 504. Si la durée � Cycle � du cycle SDPC du sous-noeud de base est plus longue que la durée du cycle de référence refCycle, lors d'une l'étape 509 on envoie un ordre � GO FAST � au contrôleur SDPC 336 du sous-noeud de base 320. A la suite de l'une des étapes 508 et 509, on retourne à l'étape 504. On donne, ci-après, une description de la précision du cycle SDPC. Dans le cas d'une implémentation de type � source synchrone � (HDMI), la fréquence de calcul est d'au moins un cycle SDPC. C'est un signal représentatif de début (ou de changement) de cycle SDPC qui est convoyé sur le câble. Si l'horloge de référence du module de gestion de la synchronisation 307 est un quartz à 100 MHz d'une précision de 100 ppm, et pour un cycle SDPC de 125 microsecondes, la dérive maximum que l'ont peut observer entre la passerelle maître et la passerelle esclave est de 25 nanosecondes à chaque cycle SDPC. Une fréquence d'ajustement du cycle SDPC de 50 cycles SDPC est suffisante pour atteindre une précision de +1- 1 microseconde. Dans le cas d'Ethernet et dans un exemple d'implémentation où l'horloge de référence du module de gestion de la synchronisation 307 est un quartz à 100 MHz d'une précision de 100 ppm, le tableau suivant donne la précision de la date courante ToD entre les deux extrémités passerelle régies par le protocole IEEE 1588. Fréquence de synchronisation 1588 10 ms 2 ms 1 ms Dérive d'horloge maximum +1- 1 ps +1- 320 ns +/-100 ns Largeur de bande de synchronisation (1 kbit) 100 Kbit/s 500 Kbit/s 1 Mbit/s On en déduit qu'une fréquence de synchronisation d'au moins 10 millisecondes est nécessaire pour que les deux noeuds passerelles 300 soient synchrones à +1- 1 microseconde prêt. La figure 6 détaille le comportement du module 301. Lors d'une étape 600, le module TX i/f 301 est initialisé. Puis, on passe à une boucle infinie, qui débute lors d'une étape 602 au cours de laquelle, on attend le signal Tx_SDPC du sous-noeud de base 320. A la réception du signal Tx_SDPC, on passe à une étape 604, au cours de laquelle on obtient une trame de passerelle en provenance du sous-noeud de base. Toujours lors de l'étape 604, on stocke cette trame de passerelle dans le module de formatage des données 302. Puis, lors d'une étape 606, on génère un signal � frame_ready � envoyé au module de formatage des données 302. Sur réception du signal � frame_ready �, le module de formatage des données 302 commence la sérialisation des données, dans le cas d'une implémentation de type � source synchrone �, et dans le cas d'une implémentation de type Ethernet, forme autant de trames Ethernet que nécessaire pour transporter les données de la trame de passerelle (dans le cas où la trame Ethernet est de taille maximale inférieure à la trame de passerelle, il faut faire de la segmentation, selon des techniques bien connues de l'homme du métier). Enfin, on retourne à l'étape 602. La figure 7 détaille le comportement du module 304. Lors d'une l'étape 700, le module 304 est initialisé. Puis, on passe à une boucle infinie qui commence au cours d'une étape 702. Lors de l'étape 702, on attend le signal Tx_SDPC en provenance du sous-noeud de base 320. Une fois le signal Tx_SDPC reçu, on détermine si le délai écoulé est supérieur à une valeur limite. Si la valeur limite n'est pas atteinte, lors d'une étape 704, on envoie une trame de passerelle vide vers le sous-noeud de base. Si la valeur limite est atteinte, lors d'une étape 706, on lit une trame de passerelle de données à partir du module de réception 305 et on l'envoie au sous-noeud de base 320. Puis, on retourne à l'étape 702. On définit ainsi, pour chaque mémoire intermédiaire de réémission des données d'un premier sous-système synchrone vers un deuxième sous- système synchrone, une durée limite, ou seuil, de déclenchement de lecture de données en fonction de l'écart de phase des horloges des sous-réseaux. Cette technique est particulièrement avantageuse en termes de latence pour le transport de données d'un sous-réseau à un autre. En effet, le seuil de déclenchement des mémoires intermédiaires de réémission est calculé pour absorber l'écart de phase constaté. Le calcul de la valeur limite du délai d'attente dépend de la technologie d'interconnexion utilisée. Pour une implémentation de type � source synchrone �, ce délai dépend du déphasage constaté entre le début de cycle SDPC tel que reçu à travers le câble et le début de cycle SDPC du sous-noeud de base tel que calculé par le module de gestion de la synchronisation 307 dans un registre � phase_offset �. Si la valeur dans le registre � phase_offset � est inférieure à la durée d'un cycle SDPC réduite d'un intervalle de garde (par exemple, de 10 microsecondes) alors le délai limite est égal à la valeur du déphasage � phase_offset �. Dans le cas contraire, le déphasage observé se situant trop prêt de la durée du cycle SDPC, on choisit un délai limite égal à la valeur dans le registre � phase_offset � additionné à la durée d'un cycle SDPC. Le décompte du délai de réception est démarré dés la réception de données par l'interface de type � source synchrone � (HDMI). Pour la technologie Ethernet, le calcul de la valeur limite de délai dépend aussi du déphasage mesuré entre les débuts de cycle SDPC des deux sous-noeuds de base de la passerelle. Cette valeur de déphasage est obtenue par le module de gestion de la synchronisation 307 de chaque sous-noeud passerelle du système synchrone. La valeur limite de délai est donnée par la formule suivante : D = [(a2-a) * nw cycle] û phase_offset û b formule dans laquelle : � a2 � est une valeur intermédiaire qui vaut a + 1, si b + phase_offset est plus petit qu'un cycle SDPC moins un intervalle de garde, et a + 2 dans le cas contraire, b + phase_offset étant trop proche de la valeur d'un cycle SDPC. L'intervalle de garde est, par exemple, de 10 microsecondes ; � a � est le résultat de la division entière du délai de transfert sur Ethernet (� link delay �, en anglais) par la durée d'un cycle SDPC. Le paramètre � link delay � est un paramètre standard fourni par le protocole de synchronisation IEEE 1588 ; � b � est le reste de la division entière du délai de transfert sur Ethernet (� link delay � en anglais) par la durée d'un cycle SDPC ; � nw cycle � est la durée théorique d'un cycle SDPC, par exemple 125 microsecondes � phase_offset � est la valeur de déphasage obtenue par le module de gestion de la synchronisation 307. La figure 8 donne un exemple d'obtention de la différence de phase pour une technologie Ethernet. Une fois que le protocole de synchronisation IEEE 1588 est stabilisé (signal standard � 1588_synchro_ok �) l'échange de messages, tel que décrit en figure 8, peut être effectué par le module de gestion de la synchronisation 307 de chacun des deux sous-noeuds passerelles. Un noeud passerelle � A � 800 se met en attente 802 du prochain cycle SDPC de son sous-noeud de base 320, au cours d'une étape 802. Le noeud passerelle � A � mémorise l'instant Ti d'arrivée du signal Tx_SDPC, au cours d'une étape 803. Ti correspond à la référence horaire du protocole de synchronisation IEEE 1588. Ensuite un message � your_SDPC_cycle � 807 est envoyé au noeud passerelle � B � 801. A réception d'un message � your_SDPC_cycle �, le noeud passerelle � B � se met en attente du prochain cycle SDPC du sous-noeud de base, au cours d'une étape 805. Le noeud passerelle � B � mémorise l'instant T2 806 d'arrivée du signal Tx_SDPC. T2 correspond à la référence horaire du protocole de synchronisation IEEE 1588. La valeur T2 est ensuite envoyée au noeud passerelle � A �, par l'intermédiaire du message � my_SDPC_cycle(T2) � 807. A réception du message � my_SDPC_cycle(T2) � 807, le noeud passerelle � A � détermine la différence de phase dans le registre � phase_offset �, au cours d'une étape 808. La formule de calcul est phase_offset = T2 ûTi modulo SDPC formule dans laquelle SDPC représente la durée théorique d'un cycle SDPC soit, par exemples 125 microsecondes. La figure 9 représente un système audio à huit voies, mettant en oeuvre un sous-système de communication à 60 GHz, constitué de neuf noeuds passerelles. Plus particulièrement, dans un exemple d'implémentation, le système comprend : - huit noeuds passerelles 901, 902, 903, 904, 906, 907, 908 et 909 de type WAR (pour � Wireless Audio Renderer � en anglais, ou � récepteur audio sans fil � en français), dont chacun est équipé de moyens de restitution de canal audio numérique (� Digital Audio Channel Amplifier � en anglais), respectivement 901b, 902b, 903b, 904b, 906b, 907b, 908b, et 909b, qui intègrent un haut-parleur (� speaker � en anglais), et - un noeud passerelle 905 de type WAD (pour � Wireless Audio Decoder � en anglais, ou � décodeur audio sans fil � en français), comprenant un décodeur audio multivoies (� Surround Sound Decoder � en anglais), respectivement 905b, par exemple intégré dans un écran plat et susceptible de transmettre via le système de communication 60 GHz, de manière parfaitement synchronisée, les différents canaux audio associés à la vidéo affichée sur l'écran. Chacun des noeuds passerelles 901, 902, 903, 904, 905, 906, 907, 908 et 909, intègre un module de communication synchrone, SCM, (pour � Synchronous Communication Module � en anglais), respectivement 901a, 902a, 903a, 904a, 905a, 906a, 907a, 908a et 909a. La figure 10 illustre un système d'interconnexion selon une implémentation de type � source synchrone �. Ce système est composé de deux partie distinctes : une partie qui gère le formatage des donnée et intègre les deux modules 302 et 305 et une partie physique qui intègre les deux modules 303 et 306. Les données issues d'un signal � In_Data � du module d'interface 301 sont encapsulées par un bloc fonctionnel 1001, pour former une trame de données avant d'être sérialisées et encodées, par exemple avec un encodage 8b/10b (8 bits en entrée d'encodage pour 10 bits en sortie), par un bloc fonctionnel 1002. Les données ainsi mises en forme sont ensuite transférées dans une mémoire tampon (� buffer �) d'émission LVDS (acronyme de � Low Voltage Differential Signaling � pour signalisation à faible tension différentielle) 1005 offrant ainsi une transmission haut débit à travers le signal � Data_out � 1021. La chaîne de réception de ce système de communication réalise les opérations successives inverses, à savoir la réception de données d'un signal � Data_in � 1022 dans la mémoire tampon de réception LVDS 1005, une opération inverse dite de dé-sérialisation et décodage 1004 et, finalement, une extraction des données par un bloc fonctionnel 1003. Les données extraites sont remises au module d'interface 304, dans un signal � Out_Data �. Un signal � CLK � 1020 relié à la mémoire tampon LVDS 1005 est l'horloge de sérialisation (en anglais � bit clock �) des données émises ou reçues sur les signaux 1021 et 1022. Le signal 1020 est configurable en entrée ou en sortie, en fonction de la nature maître ou esclave du sous-noeud passerelle. Le système de communication possède un module de signalisation 1010 permettant d'échanger des informations de contrôle avec le port distant avec lequel il est interconnecté. Un bloc fonctionnel 1011 effectue une sérialisation avant émission d'un signal � CTL_OUT � 1023. En réception, un module 1012 réalise l'opération inverse (dé-sérialisation) sur un signal � CTL IN � 1024 pour traitement par le module de signalisation (aussi appelé module de gestion de liens) 1010. Ce module de signalisation 1010 contribue, notamment, à la diffusion de l'information pour la distribution de l'horloge dans le réseau, ou à la vérification que la liaison entre les deux ports de communication connectés en point à point est toujours active. Le système de communication permet la délivrance du signal d'horloge � Out_SDPC � de référence du cycle � TDM_SDPC � issue du module de gestion de la synchronisation 307 sur un signal de sortie 1026 � SDPC_OUT � et permet aussi la délivrance, à ce même module de gestion de la synchronisation 307, du signal d'horloge � In_SDPC � de référence du cycle � TDM SDPC � reçu du terminal distant, sur un signal � SDPC_IN � 1025.25