Brevet FR2939544A1 — publié le 20100611

La présente invention concerne de façon générale des cartes à puce intelligentes, et concerne plus particulièrement un dispositif de sécurité ayant au moins un composant partagé pour minimiser l'étendue du dispositif de sécurité dans une carte à puce intelligente. La figure 1 montre un schéma synoptique d'un dispositif de sécurité 100 dans une carte à puce intelligente de l'art antérieur. Le dispositif de sécurité 100 comprend un premier détecteur 102, un deuxième détecteur 104 et un troisième détecteur 106. Chacun des détecteurs 102, 104 et 106 comprend des circuits pour détecter un paramètre respectif qui peut indiquer si un pirate accède à la carte de sécurité. Par exemple, chacun des détecteurs 102, 104 et 106 détecte un paramètre de tension, de température, de fréquence ou d'intensité lumineuse. Par exemple, le premier détecteur 102 reçoit un premier signal d'entrée IN1 provenant d'un capteur de température, le deuxième détecteur 104 reçoit un deuxième signal d'entrée IN2 provenant d'un capteur de fréquence, et le troisième détecteur 106 reçoit un troisième signal d'entrée IN3 provenant d'un capteur de lumière. Le premier détecteur 102 comprend une première unité de mesure 108 ayant un premier élément MOSFET (transistor à effet de champ métal - oxyde - semiconducteur) 110, un premier élément à résistance 112, un premier élément à condensateur 114, et un premier bloc spécifique 116. La première unité de mesure 108 génère un premier signal de tension Vil indiquant la valeur de la température d'après le premier signal d'entrée IN1. Le premier signal de tension Vil est appliqué à un premier comparateur 118. Le premier comparateur 118 compare le premier signal de tension VI1 avec une première tension de référence Vrefl pour générer un premier signal de détection DET1. Le premier signal de détection DET1 est activé à un état logique haut lorsque le premier signal de tension Vil est plus grand que la première tension de référence Vrefl, et il est désactivé à l'état logique bas dans le cas contraire. Le deuxième détecteur 104 comprend une deuxième unité de mesure 120 ayant un deuxième élément MOSFET 122, un deuxième élément à résistance 124, un deuxième élément à condensateur 126 et un deuxième bloc spécifique 128. La deuxième unité de mesure 128 génère un deuxième signal de tension VI2 indiquant la valeur de la fréquence détectée,. d'après le deuxième signal d'entrée IN2. Le deuxième signal de tension VI2 est appliqué à un deuxième comparateur 130. Le deuxième comparateur 130 compare le deuxième signal de tension VI2 avec une deuxième tension de référence Vref2 pour générer un deuxième signal de détection DET2. Le deuxième signal de détection DET2 est activé à un état logique haut lorsque le deuxième signal de tension VI2 est plus grand que la deuxième tension de référence Vref2 et il est désactivé à l'état logique bas dans le cas contraire. Le troisième détecteur 106 comprend une troisième unité de mesure 132 ayant un troisième élément MOSFET 134, un troisième élément à résistance 136, un troisième élément à condensateur 138 et un troisième bloc spécifique 140. La troisième unité de mesure 132 génère un troisième signal de tension VI3 indiquant la valeur de la lumière détectée, d'après le troisième signal d'entrée IN3. Le troisième signal de tension VI3 est appliqué à un troisième comparateur 142. Le troisième comparateur 142 compare le troisième signal de tension VI3 avec une troisième tension de référence Vref3 pour générer un troisième signal de détection DET3. Le troisième signal de détection DET3 est activé à un état logique haut lorsque le troisième signal de tension VI3 est plus grand que la troisième tension de référence Vref3 et il est désactivé à l'état logique bas dans le cas contraire. Le dispositif de sécurité 100 comprend en outre une unité de commande de restauration 144 qui génère un signal de restauration RST à partir des signaux de détection DET1, DET2 et DET3. Si l'un quelconque des signaux de détection DET1, DET2 et DET3 est activé, l'unité de commande de restauration 144 active le signal de restauration RST à l'état logique haut. Chacun des blocs spécifiques 116, 128 et 140 comprend des composants de circuit respectifs utilisés pour générer respectivement les signaux de tension VI1, VI2 et VI3. La figure 2A illustre un exemple de la première unité de mesure 108 ayant un PMOSFET (transistor à effet de champ métal - oxyde - semiconducteur à canal P) MP1 et un NMOSFET (transistor à effet de champ métal - oxyde - semiconducteur à canal N) MN1 pour le premier élément MOSFET 110A et 110B, une résistance R1 pour le premier élément à résistance 112 et un condensateur Cl pour le premier élément à condensateur 114. La figure 2B illustre un exemple de la deuxième unité de mesure 120 ayant des PMOSFETs MP2 et MP3 et des NMOSFETs MN2 et MN3 pour le deuxième élément MOSFET 122A et 122B, des résistances R2 et R3 pour la deuxième unité à résistance 124, et des condensateurs C2 et C3 pour la deuxième unité à condensateur 126. La figure 2C illustre un exemple de la troisième unité de mesure 132 ayant des PMOSFETs MP4, MP5 et MP6 et des NMOSFETs MN4, MN5 et MN6 pour le troisième élément MOSFET 134A et 134B, des résistances R4, R5 et R6 pour le troisième élément à résistance 136 et des condensateurs C4, C5 et C6 pour le troisième élément à condensateur 138. Le dispositif de sécurité 100 dans la carte à puce intelligente de l'art antérieur comprend de nombreux composants incluant la multiplicité de détecteurs 102, 104 et 106 avec des éléments MOSFET respectifs, des éléments à résistance respectifs, des éléments à condensateur respectifs, des blocs de circuits spécifiques respectifs et des comparateurs respectifs. Ces nombreux composants augmentent désavantageusement l'étendue de circuit et le coût pour incorporer le dispositif de sécurité 100 dans la carte à puce intelligente de l'art antérieur. Ainsi, selon un aspect général de la présente invention, des détecteurs dans un dispositif de sécurité pour une carte à puce intelligente partagent au moins un composant pour que le coût et l'étendue de circuits soient minimisés. Un dispositif de sécurité dans une carte à puce intelligente conforme à un aspect général de la présente invention comprend une multiplicité de blocs de sécurité, au moins un composant partagé, et une unité de sélection. Lorsqu'il est activé, chaque bloc de sécurité génère un signal de sortie respectif indiquant si un paramètre détecté respectif est à l'intérieur d'une plage acceptable respective. L'unité de sélection couple l'au moins un composant partagé au bloc activé parmi les blocs de sécurité. Dans un autre mode de réalisation de la présente invention, le dispositif de sécurité comprend une multiplicité de composants et une unité de commutation pour déterminer lequel de la multiplicité de composants est couplé à celui des blocs de sécurité qui est activé. Dans un exemple de mode de réalisation de la présente invention, la multiplicité de composants comprend une multiplicité de résistances, une multiplicité de condensateurs et une multiplicité de transistors. Dans un autre mode de réalisation de la présente invention, le dispositif de sécurité comprend une unité de commutation qui sélectionne, en tant que signal de sortie sélectionné, le signal de sortie respectif provenant du bloc activé parmi les blocs de sécurité. De plus, un comparateur partagé génère un signal de comparateur en comparant le signal de sortie sélectionné, avec un signal de référence. En outre, une unité de commande de restauration génère un signal de restauration qui est envoyé au micro-ordinateur à partir du signal de comparateur. Dans un exemple de mode de réalisation de la présente invention, au moins un registre de la carte à puce intelligente est restauré et/ou le fonctionnement d'un micro-ordinateur est arrêté, lorsque le signal de restauration est activé. Dans un autre mode de réalisation de la présente invention, le dispositif de sécurité comprend une unité de commande ayant un processeur de données et un dispositif de mémoire dans lequel des séquences d'instructions sont stockées. Sous l'effet de l'exécution des séquences d'instructions par le processeur de données, le processeur de données accomplit les étapes consistant à : A. indiquer le bloc activé parmi les blocs de sécurité ; B. générer au moins un signal de commande pour coupler un ensemble sélectionné de l'au moins un composant partagé au bloc activé parmi les blocs de sécurité ; C. générer au moins un signal de commande pour commander l'unité de commutation de façon à sélectionner le signal de sortie respectif de celui des blocs de sécurité qui est activé, en tant que signal de sortie sélectionné ; et D. répéter les étapes A, B et C pour que chacun des blocs de sécurité devienne de façon cyclique le bloc activé parmi les blocs de sécurité. Dans un exemple de mode de réalisation de la présente invention, l'exécution des séquences d'instructions par le processeur de données fait en sorte que le processeur de données accomplisse l'étape D jusqu'à ce que la carte à puce intelligente soit mise hors tension. De cette manière, du fait que des composants sont partagés entre les blocs de sécurité, le dispositif de sécurité est réalisé avec moins de composants, pour réduire l'étendue de circuits et le coût de la carte à puce intelligente. Ces caractéristiques et avantages de la présente invention, ainsi que d'autres, seront mieux compris en considérant la description détaillée de l'invention donnée ci-après, qui est présentée en relation avec les dessins annexés, dans lesquels : la figure 1 montre un schéma synoptique d'un dispositif de sécurité dans une carte à puce intelligente 10 conforme à l'art antérieur ; les figures 2A, 2B et 2C montrent des schémas de circuits d'éléments à transistors à effet de champ, à résistances et à condensateurs dans des détecteurs du dispositif de sécurité de la figure 1, en conformité avec 15 l'art antérieur ; la figure 3 montre un schéma synoptique d'une carte à puce intelligente avec un dispositif de sécurité conforme à un mode de réalisation de la présente invention ; la figure 4 montre un schéma synoptique du 20 dispositif de sécurité ayant des détecteurs avec un comparateur partagé, en conformité avec un mode de réalisation de la présente invention ; la figure 5 montre un schéma synoptique du dispositif de sécurité ayant des détecteurs avec des 25 transistors à effet de champ, des résistances et des condensateurs partagés dans un bloc partagé, et avec un comparateur partagé, en conformité avec un mode de réalisation de la présente invention ; la figure 6 montre un schéma de circuit des 30 transistors à effet de champ, des résistances et des condensateurs partagés dans le bloc partagé de la figure 5, en conformité avec un mode de réalisation de la présente invention ; la figure 7 est un diagramme temporel de signaux de 35 commande pendant le fonctionnement du dispositif de sécurité des figures 4, 5 et 6, en conformité avec un mode de réalisation de la présente invention ; et la figure 8 montre un organigramme d'étapes pendant le fonctionnement du dispositif de sécurité des figures 4, 5 et 6, en conformité avec un mode de réalisation de la présente invention. les figures auxquelles on se réfère ici sont dessinées en vue de la clarté de l'illustration, et ne sont pas nécessairement dessinées à l'échelle. Des éléments ayant les mêmes numéros de référence sur les figures 1, 2, 3, 4, 5, 6, 7 et 8 sont des éléments ayant une structure et/ou une fonction similaire. la figure 3 montre un schéma synoptique d'une carte à puce intelligente 200 ayant un dispositif de sécurité 202 avec au moins un composant partagé parmi une multiplicité de détecteurs (c'est-à-dire une multiplicité de blocs de sécurité), en conformité avec un mode de réalisation de la présente invention. La carte à puce intelligente 200 comprend également un capteur de température 204, un capteur de fréquence 206, un capteur de lumière 208 et un ou plusieurs registres et unité à micro-ordinateur 210. Le capteur de température 204 génère un premier signal d'entrée IN1 indiquant une température détectée par le capteur de température 204. Le capteur de fréquence 206 génère un deuxième signal d'entrée IN2 indiquant une fréquence d'un signal détectée par le détecteur de fréquence 206. Le capteur de lumière 204 génère un troisième signal d'entrée IN3 indiquant une intensité de la lumière détectée par le capteur de lumière 208. Les signaux de capteurs IN?, IN2 et IN3 sont reçus par le dispositif de sécurité 202 qui génère un signal de restauration RST à partir de ces signaux IN1, IN2 et IN3. Le dispositif de sécurité 202 active le signal de restauration RST si l'un quelconque des signaux de capteurs IN1, IN2 et IN3 est à l'extérieur d'une plage désirée respective indiquant une activité de pirate sur la carte à puce intelligente 200. Le signal de restauration est reçu par le micro-ordinateur et des registres de la carte à puce intelligente 200. Les registres de la carte à puce intelligente 200 sont restaurés et/ou le fonctionnement du micro-ordinateur est arrêté lorsque le signal de restauration RST est activé, pour s'opposer à l'activité de pirate sur la carte à puce intelligente 200. La figure 4 montre un schéma synoptique d'un dispositif de sécurité 202A utilisé comme le dispositif de sécurité 202 de la figure 3, en conformité avec un premier mode de réalisation de la présente invention. En se référant à la figure 4, on note que le dispositif de sécurité 202A comprend un bloc de détecteurs 212 ayant un premier détecteur 214, un deuxième détecteur 216 et un troisième détecteur 218. Le premier détecteur 214 comprend un premier élément MOSFET (transistor à effet de champ métal - oxyde - semiconducteur) 220, un premier élément à résistance 222, un premier élément à condensateur 224 et un premier bloc spécifique 226 contenant d'autres composants de circuit. Le premier détecteur 214 utilise de tels composants de circuit pour générer un premier signal de tension Vil indiquant la valeur de la température, d'après le premier signal d'entrée IN1. Le deuxième détecteur 216 comprend un deuxième élément MOSFET 228, un deuxième élément à résistance 230, un deuxième élément à condensateur 232 et un deuxième bloc spécifique 234 contenant d'autres composants de circuit. Le deuxième détecteur 216 utilise de tels composants de circuit pour générer un deuxième signal de tension VI2 indiquant la valeur de la fréquence détectée, d'après le deuxième signal d'entrée IN2. Le troisième détecteur 218 comprend un troisième élément MOSFET 236, une troisième unité à résistance 238, une troisième unité à condensateur 240 et un troisième bloc spécifique 242 contenant d'autres composants de circuit. Le troisième détecteur 218 utilise de tels composants de circuit pour générer un troisième signal de tension VI3 indiquant la valeur de la lumière détectée, d'après le troisième signal d'entrée IN3. Les premier, deuxième et troisième signaux de tension VIl, VI2 et VI3 sont appliqués en entrée d'un multiplexeur de tensions de détecteurs 244 (c'est-à-dire un exemple d'une unité de commutation) qui est commandé par au moins un signal de commande Si (tel que des signaux de commande S1, S2 et S3 illustrés sur la figure 7), provenant d'une unité de commande 246. L'unité de commande 246 comprend un processeur de données 248 et un dispositif de mémoire 250 dans lequel des séquences d'instructions (c'est-à-dire un logiciel) sont stockées. L'exécution de telles séquences d'instructions par le processeur de données 248 fait accomplir à ce dernier diverses étapes / opérations, comme on le décrira ci-après pour le processeur de données 248, en relation avec l'organigramme de la figure 8. Les signaux de commande Si provenant de l'unité de commande 246 déterminent une tension de détecteur VI sélectionnée, comme l'un des signaux de tension VIl, VI2 et VI3 devant être émis par le multiplexeur de tensions de détecteurs 244. De plus, le dispositif de sécurité 202A comprend également un multiplexeur de tensions de référence 252 qui reçoit en entrée des première, deuxième et troisième tensions de référence Vrefl, Vref2 et Vref3. Les signaux de commande Si provenant de l'unité de commande 246 déterminent une tension de référence sélectionnée Vref comme l'un des signaux de tension de référence Vrefl, Vref2 et Vref3 devant être émis par le multiplexeur de tensions de référence 252. Le premier signal de tension VIl et la première tension de référence Vrefl sont sélectionnés simultanément (comme pendant un intervalle de temps Tl sur la figure 7, lorsqu'un index i est égal à 1 sur la figure 8). D'autre part, le deuxième signal de tension VI2 et la deuxième tension de référence Vref2 sont sélectionnés simultanément (comme pendant un intervalle de temps T2 sur la figure 7, lorsque l'index i est égal à 2 sur la figure 8). De façon similaire, le troisième signal de tension VI3 et la troisième tension de référence Vref3 sont sélectionnés simultanément {comme pendant un intervalle de temps T3 sur la figure 7, lorsque l'index i est égal à 3 sur la figure 8). Le dispositif de sécurité 202A comprend également un comparateur partagé 254 qui reçoit la tension de détecteur VI sélectionnée et la tension de référence Vref sélectionnée, pour la comparaison de façon à générer un signal de comparateur DET. Le signal de comparateur DET est activé à l'état logique haut si la tension de détecteur VI sélectionnée est supérieure à la tension de référence Vref sélectionnée, et il est désactivé à l'état logique bas dans le cas contraire. En outre, une unité de commande de restauration 256 génère un signal de restauration RST à partir du signal de comparateur DET. Par exemple, le signal de restauration RST est activé à l'état logique haut si le signal de comparateur DET est activé à l'état logique haut, et il est désactivé dans le cas contraire. La figure 5 montre un schéma synoptique d'un dispositif de sécurité 202B utilisé comme le dispositif de sécurité 202 de la figure 3, en conformité avec un deuxième mode de réalisation de la présente invention. En se référant à la figure 5, on note que le dispositif de sécurité 202B comprend un bloc détecteur 260 commun ayant un bloc partagé 262 de composants partagés consistant en transistors, résistances et condensateurs, et une unité de blocs spécifiques 264. L'unité de blocs spécifiques 264 comprend un premier bloc spécifique 266, un deuxième bloc spécifique 268 et un troisième bloc spécifique 270 (c'est-à-dire une multiplicité de blocs de sécurité). Le premier bloc spécifique 266 a des composants de circuit non partagés respectifs, utilisés avec au moins une partie des composants de circuit du bloc partagé 262, pour générer un premier signal de tension Vil à partir du premier signal de capteur IN1. De façon similaire, le deuxième bloc spécifique 268 a des composants de circuit non partagés respectifs utilisés avec au moins une partie des composants de circuit du bloc partagé 262, pour générer un deuxième signal de tension VI2 à partir du deuxième signal de capteur IN2. De façon similaire, le troisième bloc spécifique 270 a des composants de circuit non partagés respectifs utilisés avec au moins une partie des composants de circuit du bloc partagé 262 pour générer un troisième signal de tension VI3 à partir du troisième signal de capteur IN3. Le détecteur commun 260 comprend également un multiplexeur de tensions de détecteurs 272 (c'est-à-dire un exemple d'une unité de commutation), un multiplexeur de tensions de référence 274 et un comparateur partagé 276. Le dispositif de sécurité 2028 comprend également une unité de commande 278 et une unité de commande de restauration 280. Les premier, deuxième et troisième signaux de tension Vil, VI2 et VI3 sont appliqués en entrée du multiplexeur de tensions de détecteur 272 qui est commandé par au moins un signal de commande Si provenant de l'unité de commande 278. L'unité de commande 278 comprend un processeur de données 282 et un dispositif de mémoire 284 dans lequel des séquences d'instructions (c'est-à-dire un logiciel) sont stockées. L'exécution de telles séquences d'instructions par le processeur de données 282 fait accomplir diverses étapes / opérations par le processeur de données 282, comme on le décrira ci-après pour le processeur de données 282 en relation avec l'organigramme de la figure 8. Les signaux de commande Si provenant de l'unité de commande 278 déterminent une tension de détecteur VI sélectionnée comme l'un des signaux de tension Vil, VI2 et VI3 devant être émis par le multiplexeur de tensions de détecteurs 272. Le multiplexeur de tensions de référence 274 reçoit en entrée des première, deuxième et troisième tensions de référence Vrefl, Vref2 et Vref3. Les signaux de commande Si provenant de l'unité de commande 278 déterminent une tension de référence Vref sélectionnée, comme l'un des signaux de tension de référence Vrefl, Vref2 et Vref3 devant être émis par le multiplexeur de tensions de référence 274. Le premier signal de tension Vil et la première tension de référence Vrefl sont sélectionnés simultanément (comme pendant un intervalle de temps Ti sur la figure 7, lorsqu'un index i est égal à 1 sur la figure 8). D'autre part, le deuxième signal de tension VI2 et la deuxième tension de référence Vref2 sont sélectionnés simultanément (comme pendant un intervalle de temps T2 sur la figure 7, lorsque l'index i est égal à 2 sur la figure 8) . De façon similaire, le troisième signal de tension VI3 et la troisième tension de référence Vref3 sont sélectionnés simultanément (comme pendant un intervalle de temps T3 sur la figure 7, lorsque l'index i est égal à 3 sur la figure 8). Le comparateur partagé 276 reçoit la tension de détecteur VI sélectionnée et la tension de référence Vref sélectionnée, pour la comparaison pour générer un signal de comparateur DET. Le signal de comparateur DET est activé à l'état logique haut si la tension de détecteur VI sélectionnée est plus grande que la tension de référence Vref sélectionnée, et il est désactivé à l'état logique bas dans le cas contraire. L'unité de commande de restauration 280 génère un signal de restauration RST à partir du signal de comparateur DET. Par exemple, le signal de restauration RST est activé à l'état logique haut si le signal de comparateur DET est activé à l'état logique haut, et il est désactivé dans le cas contraire. La figure 6 montre un exemple du bloc partagé 262 en conformité avec un mode de réalisation de la présente invention. Le bloc partagé 262 comprend un premier élément MOSFET (transistor à effet de champ métal - oxyde - semiconducteur) partagé 302 avec un premier PMOSFET (transistor à effet de champ métal - oxyde - semiconducteur à canal P) MP1, un deuxième PMOSFET MP2 et un troisième PMOSFET MP3. Le bloc partagé 262 comprend également un deuxième élément MOSFET partagé 304 avec un premier NMOSFET (transistor à effet de champ métal - oxyde - semiconducteur à canal N) MN1, un deuxième NMOSFET MN2 et un troisième NMOSFET MN3. Une première tension de polarisation P_polar est appliquée aux grilles des PMOSFETs MP1, MP2 et MP3. Un premier interrupteur SW1 est connecté entre le premier PMOSFET MP1 et une source de tension d'alimentation haute VDD, un deuxième interrupteur SW2 est connecté entre le deuxième PMOSFET MP2 et la source de tension d'alimentation haute VDD, et un troisième interrupteur SW3 est connecté entre le troisième PMOSFET MP3 et la source de tension d'alimentation haute VDD. Une deuxième tension de polarisation N_polar est appliquée aux grilles des NMOSFETs MN1, MN2 et MN3. Un quatrième interrupteur SW4 est connecté entre le premier NMOSFET MN1 et un noeud de masse, un cinquième interrupteur SW5 est connecté entre le deuxième NMOSFET MN2 et le noeud de masse, et un sixième interrupteur SW6 est connecté entre le troisième NMOSFET MN3 et le noeud de masse. Le bloc partagé 262 comprend en outre un élément à condensateur 306 avec un premier condensateur Cl, un deuxième condensateur C2 et un troisième condensateur C3. Le premier condensateur Cl est connecté entre un septième interrupteur SW7 et le noeud de masse, le deuxième condensateur C2 est connecté entre un huitième interrupteur SW8 et le nœud de masse, et le troisième condensateur C3 est connecté entre un neuvième interrupteur SW9 et le noeud de masse. Le bloc partagé 262 comprend également un élément à résistance 308 avec une première résistance R1, une deuxième résistance R2 et une troisième résistance R3. Un dixième interrupteur SW10 est connecté aux bornes de la première résistance R1, un onzième interrupteur SW11 est connecté aux bornes de la deuxième résistance R2, et un douzième interrupteur SW12 est connecté aux bornes de la troisième résistance R3. De tels interrupteurs SW1, SW2, SW3, SW4, SW5, SW6, SW7, SW8, SW9, SWIO, SW11 et SW12 forment une unité de commutation qui est commandée pour déterminer quels composants à l'intérieur du bloc partagé 262 sont sélectionnés pour être couplés à un bloc activé parmi les blocs spécifiques 266, 268 et 270. La figure 7 illustre les signaux de commande S1, S2 et S3 qui sont générés par l'unité de commande 278 pour commander les interrupteurs de la figure 6. Les premier, quatrième et septième interrupteurs SW1, SW4 et SW7 sont commandés pour être fermés lorsqu'un premier signal de commande S1 est activé à l'état logique haut et pour être ouverts dans le cas contraire. Le dixième interrupteur SWIO est commandé pour être fermé lorsque le premier signal de commande S1 est désactivé à l'état logique bas et pour être ouvert dans le cas contraire. De façon similaire, les deuxième, cinquième et huitième interrupteurs SW2, SW5 et SW8 sont commandés pour être fermés lorsqu'un deuxième signal de commande S2 est activé à l'état logique haut, et pour être ouverts dans le cas contraire. Le onzième interrupteur SW11 est commandé pour être fermé lorsque le deuxième signal de commande S2 est désactivé à l'état logique bas, et pour être ouvert dans le cas contraire. De façon similaire, les troisième, sixième et neuvième interrupteurs SW3, SW6 et SW9 sont commandés pour être fermés lorsqu'un troisième signal de commande S3 est activé à l'état logique haut, et pour être ouverts dans le cas contraire. Le douzième interrupteur SW12 est commandé pour être fermé lorsque le troisième signal de commande S3 est désactivé à l'état logique bas et pour être ouvert dans le cas contraire. Le bloc partagé 262 comprend également une unité de sélection 310 qui couple les premier et deuxième éléments MOSFET 302 et 304, l'élément à condensateur partagé 306 et l'élément à résistance partagé 308 à un bloc activé parmi les blocs spécifiques 266, 268 et 270, sous la dépendance des signaux de commande S1, S2 et S3. L'un des blocs spécifiques 266, 268 et 270 est activé, sous la dépendance des signaux de commande Si, S2 et S3. Par exemple, lorsque seulement le premier signal de commande Si est activé à l'état logique haut (comme pendant un intervalle de temps Ti sur la figure 7, lorsque l'index i est égal à 1 sur la figure 8), le premier bloc spécifique 266 est activé (tandis que les autres blocs spécifiques 268 et 270 sont désactivés). De plus, pendant un tel intervalle de temps Tl, l'unité de sélection 310 couple le premier PMOSFET MP1, le premier NMOSFET MN1, la première résistance RI et le premier condensateur Cl au premier bloc spécifique 266 activé, pour générer le premier signal de tension V11 à partir du premier signal de capteur IN1. Egalement pendant l'intervalle de temps Tl sur la figure 5, le premier signal de tension V11 et le premier signal de référence Vrefl sont sélectionnés pour être appliqués en entrée du comparateur partagé 276. D'autre part, lorsque seulement les premier et deuxième signaux de commande S1 et S2 sont activés à l'état logique haut (comme pendant un intervalle de temps T2 sur la figure 7, lorsque l'index i est égal à 2 sur la figure 8), le deuxième bloc spécifique 268 est activé (tandis que les autres blocs spécifiques 266 et 270 sont désactivés). De plus, pendant un tel intervalle de temps T2, l'unité de sélection 310 couple les premier et deuxième PMOSFETs MP1 et MP2, les premier et deuxième NMOSFETs MN1 et MN2, les première et deuxième résistances R1 et R2, et les premier et deuxième condensateurs Cl et C2 au deuxième bloc spécifique 268 activé, pour générer le deuxième signal de tension VI2 à partir du deuxième signal de capteur IN2. Egalement pendant l'intervalle de temps T2 sur la figure 5, le deuxième signal de tension VI2 et le deuxième signal de référence Vref2 sont sélectionnés pour être appliqués en entrée du comparateur partagé 276. En outre, lorsque tous les signaux parmi les premier, deuxième et troisième signaux de commande S1, S2 et S3 sont activés à l'état logique haut (comme pendant un intervalle de temps T3 sur la figure 7, lorsque l'index i est égal à 3 sur la figure 8), le troisième bloc spécifique 270 est activé (tandis que les autres blocs spécifiques 266 et 268 sont désactivés). De plus, pendant un tel intervalle de temps T3, l'unité de sélection 310 couple les premier, deuxième et troisième PMOSFETs MP1, MP2 et MP3, les premier, deuxième et troisième NMOSFETs MN1, MN2 et MN3, les première, deuxième et troisième résistances Ri, R2 et R3, et les premier, deuxième et troisième condensateurs Cl, C2 et C3 au troisième bloc spécifique 270 activé, pour générer le troisième signal de tension VI3 à partir du troisième signal de capteur IN3. Egalement pendant l'intervalle de temps T3 sur la figure 5, le troisième signal de tension VI3 et le troisième signal de référence Vref3 sont sélectionnés pour être appliqués à l'entrée du comparateur partagé 276. La figure 8 montre un organigramme d'étapes au cours du fonctionnement du dispositif de sécurité 202A ou 202B de la figure 4 ou 5. En se référant aux figures 4, 5 et 8, on note que le dispositif de sécurité 202A ou 202B effectue initialement une restauration à la mise sous tension (étape 5402 de la figure 8) lorsque des registres de la carte à puce intelligente 200 sont restaurés au moment de la mise sous tension. Ensuite, le processeur de données 248 ou 282 initialise l'index i à 1 (étape 5404 de la figure 8). L'index i indique l'un des signaux de tension Vil, VI2 et VI3 avec la tension correspondante parmi les tensions de référence Vrefl, Vref2 et Vref3 à sélectionner pour le couplage au comparateur partagé 254 sur la figure 4, comme on l'a déjà décrit en référence à la figure 4 (étape 5406 de la figure 8) . Le processeur de données 248 génère les signaux de commande S1, S2 et S3 sous la dépendance de l'index i pour commander l'un des signaux de tension VI1, VI2 et VI3 avec la tension correspondante parmi les tensions de référence Vrefl, Vref2 et Vref3 à sélectionner pour le couplage au comparateur partagé 254. D'autre part, l'index i indique lequel des PMOSFETs partagés MP1, MP2 et MP3, des NMOSFETs partagés MN1, MN2 et MN3, des résistances partagées R1, R2 et R3, et des condensateurs partagés Cl, C2 et C3, est couplé au bloc activé parmi les blocs spécifiques 266, 268 et 270, comme on l'a déjà décrit en référence aux figures 5, 6 et 7 (étape 5406 de la figure 8) . Le processeur de données 282 génère les signaux de commande Si, S2 et S3 sous la dépendance de l'index i pour commander lequel des PMOSFETs partagés MP1, MP2 et MP3, des NMOSFETs partagés MN1, MN2 et MN3, des résistances partagées R1, R2 et R3, et des condensateurs partagés Cl, C2 et C3, est couplé au bloc activé parmi les blocs spécifiques 266, 268 et 270. Le processeur de données 248 ou 282 attend pendant un intervalle de temps prédéterminé (étape 5408 de la figure 8), de façon que le signal de tension sélectionné VIi soit stabilisé avec une telle sélection des composants. La détection d'une activité de piratage est ensuite effectuée (étape 5410 de la figure 8) par le comparateur partagé 254 ou 276 et l'unité de commande de restauration 256 ou 280. Si le signal de comparateur DET est activé à l'état logique haut (étape 5412 de la figure 8), l'unité de commande de restauration 256 ou 280 active le signal de restauration RST à l'état logique haut (étape 414 de la figure 8). Ensuite, si l'alimentation est coupée (étape S415 de la figure 8), il est mis fin au fonctionnement du dispositif de sécurité 202A ou 202B. Sinon, l'organigramme de la figure 8 retourne à l'étape 5404 en réinitialisant l'index (i = 1) pour poursuivre la surveillance d'une activité de piratage. Si le signal de comparateur DET n'est pas activé {étape 5412 de la figure 8), après que le processeur de données 248 ou 282 a attendu pendant l'intervalle de temps prédéterminé, le processeur de données 248 ou 282 détermine si tous les signaux de tension VIl, VI2 et VI3 provenant de tous les blocs spécifiques {226, 234 et 242 sur la figure 4, ou 266, 268 et 270 sur la figure 5) ont été traités de façon cyclique (étape S416 de la figure 18). Si tous les signaux de tension VIl, VI2 et VI3 n'ont pas été traités par le comparateur partagé 254 ou 276, le processeur de données 248 ou 282 incrémente l'index i (étape 5418 de la figure 8) et génère les signaux de commande S1, S2 et S3 de façon correspondante pour retourner à l'étape S406 de la figure 8. Si tous les signaux de tension VIl, VI2 et VI3 ont été traités par le comparateur partagé 254 ou 276 et l'alimentation est coupée (étape S415 de la figure 8), le fonctionnement du dispositif de sécurité 202A ou 202B est terminé. Sinon, l'organigramme de la figure 8 retourne à l'étape 5404 en réinitialisant l'index (i 1) pour poursuivre la surveillance d'une activité de piratage. De cette manière, tous les signaux de tension Vil, VI2 et V13 sont traités de manière cyclique pour être générés de façon appropriée par tous les blocs spécifiques 2939544 1 9 (226, 234 et 242 sur la figure 4, ou 266, 268 et 270 sur la figure 5) et pour être traités par le comparateur partagé 254 ou 276. Par conséquent, le dispositif de sécurité 202A ou 202B surveille effectivement une activité de piratage 5 sur la carte à puce intelligente 200 avec des composants partagés, de manière que le dispositif de sécurité 202A ou 202B puisse être réalisé avec une étendue de circuit et un coût inférieurs. Ce qui précède est indiqué seulement en tant 10 qu'exemple et ne vise pas à être limitatif. Par exemple, tout nombre d'éléments illustrés et décrits ici n'est qu'un exemple. La présente invention est limitée seulement de la manière définie ci-après. REVENDICATIONS1. Carte à puce intelligente {200), caractérisée en ce qu'elle comprend : un micro-ordinateur {210) ; une multiplicité de blocs {214, 216, 218 ; 266, 268, 270), chaque bloc générant un signal de sortie respectif (VIl, VI2, V13) lorsqu'il est activé ; au moins un composant partagé (254, 262, 276) ; une unité de sélection (244, 272, 310) pour coupler l'au moins un composant partagé (254, 262, 276) à celui des blocs (214, 216, 218 ; 266, 268, 270) qui est activé ; et une unité de commande de restauration (256, 280) pour générer un signal de restauration (RST) qui est envoyé au micro-ordinateur (210) à partir du signal de sortie respectif. 2. Carte à puce intelligente selon la revendication 1, caractérisée en ce que celui des blocs (214, 216, 218) qui est activé est un bloc de sécurité qui indique avec le signal de sortie respectif (VIl, VI2, VI3) si un paramètre détecté est dans une plage acceptable. 3. Carte à puce intelligente selon la revendication 2, caractérisée en ce que l'unité de commande de restauration (256, 280) active le signal de restauration (RST) lorsque le signal de sortie respectif (VIl, VI2, VI3) indique que le paramètre détecté n'est pas dans la plage acceptable. 4. Carte à puce intelligente selon la revendication 3, caractérisée en ce qu'elle comprend en outre : au moins un registre qui reçoit le signal de restauration (RST) pour être restauré lorsque le signal de restauration est activé. 5. Carte à puce intelligente selon la revendication 3, caractérisée en ce que le fonctionnement du micro-ordinateur (210) est arrêté lorsque le signal de restauration (RST) est activé. 6. Carte à puce intelligente selon la revendication 1, caractérisée en ce qu'elle comprend en outre : une multiplicité de composants (MP1, MP2, MP3 ; MN1, MN2, MN3 ; R1, R2, R3 ; Cl, C2, C3) ; et une unité de commutation(SW1-SW12) pour déterminer lequel de la multiplicité de composants est couplé à celui des blocs de sécurité (266, 268, 270) qui est activé. 7. Carte à puce intelligente selon la revendication 6, caractérisée en ce qu'elle comprend en outre : une unité de commande {278) pour commander l'unité de commutation (SW1-SW12) et pour sélectionner celui des blocs (266, 268, 270) qui est activé. 8. Carte à puce intelligente selon la revendication 6, caractérisée en ce que l'au moins un composant partagé comprend une multiplicité de résistances (RI, R2, R3), une multiplicité de condensateurs (Cl, C2, C3) et une multiplicité de transistors (MP1, MP2, MP3, MN1, MN2, MN3). 9. Carte à puce intelligente selon la revendication 1, caractérisée en ce qu'elle comprend en outre : une unité de commutation (244, 272) qui sélectionne, en tant que signal de sortie sélectionné (VI), le signal de sortie respectif (VI?, VI2, VI3) de celui des blocs (214, 216, 218 ; 266, 268, 270) qui est activé ; et un comparateur partagé (254, 276) pour générer un signal de comparateur en comparant le signal de sortie sélectionné (VI) avec un signal de référence (Vref), dans laquelle l'unité de commande de restauration (256, 280) génère le signal de restauration (RST) à partir du signal du comparateur (DET). 10. Carte à puce intelligente selon la revendication 9, comprenant en outre : une unité de commande (246, 278) incluant un processeur de données (248, 282) et un dispositif de mémoire (250, 284) dans lequel des séquences d'instructions sont stockées, et caractérisée en ce que l'exécution des séquences d'instructions par le processeur de données {248, 282) fait en sorte que le processeur de données accomplisse les étapes suivantes : A. indiquer celui des blocs (214, 216, 218 ; 266, 268, 270) qui est activé ; B. générer au moins un signal de commande utilisé pour le couplage d'un ensemble sélectionné de l'au moins uncomposant partagé (254, 262, 276), à celui des blocs (214, 216, 218 ; 266, 268, 270) qui est activé ; C. générer au moins un signal de commande (Si) pour commander l'unité de commutation (244, 272) de façon à sélectionner, en tant que signal de sortie sélectionné (VI), le signal de sortie respectif de celui des blocs (214, 216, 218 ; 266, 268, 270) qui est activé ; et D. répéter les étapes A, B et C pour faire en sorte que chacun des blocs (214, 216, 218 ; 266, 268, 270) devienne de façon cyclique celui des blocs qui est activé. 11. Carte à puce intelligente selon la revendication 10, caractérisée en ce que l'exécution des séquences d'instructions par le processeur de données (248, 282) fait accomplir au processeur de données l'étape supplémentaire consistant à : exécuter l'étape D jusqu'à ce que l'alimentation de la carte à puce intelligente soit coupée. 12. Carte à puce intelligente selon la revendication 1, caractérisée en ce que l'au moins un composant partagé est un comparateur (254, 276) qui génère un signal de comparateur (DET) en comparant avec un signal de référence (Vref) le signal de sortie respectif (VI) de celui des blocs (214, 216, 218 ; 266, 268, 270) qui est activé, et en ce que l'unité de commande de restauration (256, 280) génère le signal de restauration (RST) à partir du signal de comparateur (DET). 13. Carte à puce intelligente selon la revendication 12, caractérisée en ce que le signal de référence (Vref) est un signal de référence respectif (Vrefl, Vref2, Vref3) pour celui des blocs {214, 216, 218 ; 266, 268, 270) qui est activé. 14. Carte à puce intelligente selon la revendication 1, comprenant en outre un processeur de données (248, 282) et un dispositif de mémoire (250, 284) dans lequel des séquences d'instructions sont stockées, et caractérisée en ce que l'exécution des séquencesd'instructions par le processeur de données (248) fait en sorte que le processeur de données exécute les étapes suivantes : A. générer au moins un signal de commande (Si) pour indiquer celui des blocs (214, 216, 218 ; 266, 268, 270) qui est activé ; et B. répéter l'étape A pour faire en sorte que chacun des blocs (214, 216, 218 ; 266, 268, 270) devienne de façon cyclique celui des blocs qui est activé. 15. Dispositif de sécurité (202, 202A, 202B) dans une carte à puce intelligente (200), caractérisé en ce qu'il comprend : une multiplicité de blocs de sécurité {214, 216, 218 ; 266, 268, 270), chaque bloc de sécurité générant, lorsqu'il est activé, un signal de sortie respectif (Vil, VI2, V13) indiquant si un paramètre détecté respectif est dans une plage acceptable respective ; au moins un composant partagé (254, 262, 276) ; et une unité de sélection (244, 272, 310) pour coupler l'au moins un composant partagé (254, 262, 276) à celui des blocs de sécurité qui est activé. 16. Dispositif de sécurité selon la revendication 15, caractérisé en ce qu'il comprend en outre : une multiplicité de composants (MP1, MP2, MP3 ; MN1, MN2, MN3 ; R1, R2, R3 ; Cl, C2, C3) ; et une unité de commutation (SW1-SW12, 310) pour déterminer lequel de la multiplicité de composants est couplé à celui des blocs de sécurité (266, 268, 270) qui est activé. 17. Dispositif de sécurité selon la revendication 16, caractérisé en ce que la multiplicité de composants comprend une multiplicité de résistances (Ri, R2, R3), une multiplicité de condensateurs (Cl, C2, C3) et une multiplicité de transistors (MP1, MP2, MP3, MN1, MN2, MN3). 18. Dispositif de sécurité selon la revendication 15, caractérisé en ce qu'il comprend en outre : une unité de commutation (244, 272) qui sélectionne, en tant que signal de sortie sélectionné (VI), le signal de sortierespectif (VIl, VI2, VI3) de celui des blocs de sécurité (214, 216, 218 ; 266, 268, 270) qui est activé ; un comparateur partagé (254, 276) pour générer un signal de comparateur (DET) en comparant le signal de sortie sélectionné (VI) avec un signal de référence (Vref) ; et une unité de commande de restauration (256, 280) pour générer un signal de restauration (RST) qui est envoyé au micro-ordinateur (210) à partir du signal du comparateur (DET). 19. Dispositif de sécurité selon la revendication 18, caractérisé en ce qu'au moins un registre de la carte à puce intelligente {200) est restauré lorsque le signal de restauration (RST) est activé. 20. Dispositif de sécurité selon la revendication 18, caractérisé en ce que le fonctionnement d'un micro-ordinateur (210) est arrêté lorsque le signal de restauration (RST) est activé. 21. Dispositif de sécurité selon la revendication 18, comprenant en outre une unité de commande {246, 278) incluant un processeur de données (248, 282) et un dispositif de mémoire (250, 284) dans lequel des séquences d'instructions sont stockées ; et caractérisé en ce que l'exécution des séquences d'instructions par le processeur de données (248, 282) fait en sorte que le processeur de données exécute les étapes suivantes : A. indiquer celui des blocs de sécurité (214, 216, 218 ; 266, 268, 270) qui est activé ; B. générer au moins un signal de commande (Si) pour coupler un ensemble sélectionné de l'au moins un composant partagé (254, 262, 276) à celui des blocs de sécurité (214, 216, 218 ; 266, 268, 270) qui est activé ; C. générer au moins un signal de commande (Si) pour commander l'unité de commutation (244, 272) pour sélectionner, en tant que signal de sortie sélectionné (VI), le signal de sortie respectif (VI1, VI2, VI3) de celui des blocs de sécurité qui est activé ; etD. répéter les étapes A, B et C pour faire en sorte que chacun des blocs de sécurité {214, 216, 218 ; 266, 268, 270) devienne de façon cyclique celui des blocs qui est activé. 22. Dispositif de sécurité selon la revendication 21, caractérisé en ce que l'exécution des séquences d'instructions par le processeur de données (248, 282) fait accomplir au processeur de données l'étape supplémentaire consistant à : exécuter l'étape D jusqu'à ce que l'alimentation de la carte à puce intelligente (200) soit coupée. 23. Dispositif de sécurité selon la revendication 15, caractérisé en ce que l'au moins un composant partagé (254, 276) est un comparateur qui génère un signal de comparateur (DET) en comparant le signal de sortie respectif (VI) avec un signal de référence (Vref). 24. Dispositif de sécurité selon la revendication 23, caractérisé en ce que le signal de référence est un signal de référence respectif (Vrefl, Vref2, Vref3) pour celui des blocs de sécurité (214, 216, 218 ; 266, 268, 270) qui est activé. 25. Dispositif de sécurité selon la revendication 15, comprenant en outre une unité de commande (246, 278) incluant un processeur de données (248, 282) et un dispositif de mémoire (250, 284) dans lequel des séquences d'instructions sont stockées, et caractérisé en ce que l'exécution des séquences d'instructions par le processeur de données (248, 282) fait en sorte que le processeur de données accomplisse les étapes suivantes : A. générer au moins un signal de commande (Si) pour indiquer celui des blocs de sécurité (214, 216, 218 ; 266, 268, 270) qui est activé ; et B. répéter l'étape A pour faire en sorte que chacun des blocs de sécurité (214, 216, 218 ; 266, 268, 270) devienne de façon cyclique celui des blocs de sécurité qui est activé.