Brevet FR2932003A1 — publié le 20091204

CELLULE DE MEMOIRE SRAM A TRANSISTORS INTEGRES SUR PLUSIEURS NIVEAUX ET DONT LA TENSION DE SEUIL VT EST AJUSTABLE DYNAMIQUEMENT DESCRIPTION DOMAINE TECHNIQUE L'invention se rapporte au domaine des mémoires, et notamment à celui des mémoires statiques à accès aléatoires SRAM (RAM pour � random access memory �). L'invention concerne en particulier une structure de cellule mémoire améliorée, dotée de transistors superposés dont une pluralité de transistors ont une tension de seuil modulable par couplage avec la grille de transistors de niveau inférieur. Elle apporte des avantages notamment en termes d'encombrement, et la possibilité de modifier de manière dynamique la tension de seuil de certains des transistors afin d'améliorer leurs caractéristiques électriques telles que la stabilité, la consommation. ÉMAT DE LA TECHNIQUE ANTÉRIEURE Une cellule mémoire SRAM classique (SRAM pour � static random access memory � ou mémoire vive statique) comprend généralement deux inverseurs 10, 11, connectés selon une configuration dite � de bascule � ou � flip-flop � et de deux transistors d'accès 12, 13 connectés à des lignes de bit 15 et 16, et commandés par une ligne de mot 17 (figure 1). 2 Les caractéristiques recherchées pour une cellule mémoire sont : - une bonne stabilité en lecture également appelée SNM (SNM pour � Static Noise Margin �), - une marge en écriture également appelée WM (WM pour � Write Margin �) suffisante, - une bonne stabilité en rétention RNM (RNM pour � Retention Noise Margin �), - un courant de conduction Icell le plus important possible pour donner à la cellule une vitesse de fonctionnement élevée, - une taille de cellule la plus faible possible pour permettre de réaliser une mémoire avec une densité d'intégration de cellules importante, - un courant en rétention Ioff le plus faible possible afin de minimiser la puissance consommée statique. Ces critères ne pouvant être conciliés, les concepteurs de mémoires sont amenés à faire des compromis entre eux. Des cellules mémoires SRAM dites � 4T �, à quatre transistors, ont été développées. Les cellules 4T ont un encombrement réduit et permettent d'obtenir une forte densité d'intégration. Les cellules 4T ont pour inconvénient d'avoir un manque de stabilité en mode de rétention. Ce manque de stabilité peut être pallié par un système de rafraîchissement. Typiquement, le dimensionnement des cellules 4T, est réalisé en tenant compte du meilleur compromis qui peut être atteint entre la stabilité en phase de rétention et la stabilité en phase de lecture. 3 En cherchant à réduire de plus en plus les tailles des transistors des cellules mémoires, les paramètres de ces transistors tels que leur largeur W de canal, leur longueur L de canal, leur tension de seuil VT, leur perméabilité lao, leur dopage Na, leur épaisseur d'oxyde de grille Tox, fluctuent. Cela entraîne une augmentation de la sensibilité des cellules mémoires face aux différentes sources de bruit. Le développement d'une cellule mémoire présentant une marge au bruit élevée devient donc de plus en plus une priorité. Les cellules SRAM à six transistors appelées cellules � 6T �, offrent quant à elles un bon compromis entre tous les critères précités. Pour les cellules mémoire 6T conventionnelles, la stabilité des cellules est déterminée par leur marge au bruit statique en mode lecture (SNM). En effet, lors d'un accès en lecture, le gain des inverseurs de la cellule a tendance à être diminué par la mise en conduction des transistors d'accès. Des cellules mémoires à 8 ou à 9 transistors (8T ou 9T) ont également été réalisées. Malgré une forte amélioration de la marge au bruit statique SNM, ces cellules ont un encombrement important par rapport aux cellules 6T. Par ailleurs, des cellules SRAM réalisées en technologie SOI partiellement désertée ou totalement désertée, dans lesquelles le rapport entre marge au bruit statique et marge en lecture sont améliorées, ont été développées. Des cellules SRAM réalisées en 4 technologie double grille ou finFET, dans lesquelles la marge au bruit statique a été améliorée, ont également été mises en oeuvre. Ces cellules ne permettent pas de réaliser une bonne densité d'intégration. Il de pose le problème de trouver une nouvelle structure de cellule mémoire SRAM présentant d'une part une bonne stabilité en rétention, en lecture et en écriture, tout en conservant un encombrement amélioré. EXPOSÉ DE L'INVENTION La présente invention concerne une cellule de mémoire vive statique à accès aléatoire, comprenant sur un substrat surmonté d'un empilement de couches : une première pluralité de transistors situés à un niveau donné de l'empilement dont au moins un premier transistor d'accès et au moins un deuxième transistor d'accès connectés à une ligne de mot et disposés respectivement entre une première ligne de bit et un premier noeud de stockage, et entre une deuxième ligne de bit et un deuxième noeud de stockage, - une deuxième pluralité de transistors formant une bascule et situés à au moins un autre niveau de l'empilement en dessous dudit niveau donné, les transistors de la deuxième pluralité de transistors comportant chacun une électrode de grille située en regard d'une zone de canal d'un transistor de la deuxième pluralité de transistors et séparée de cette zone de canal par l'intermédiaire d'une zone isolante prévue pour permettre un couplage entre ladite électrode de grille et ladite zone de canal. Une telle cellule présente à la fois une densité d'intégration et des performances électriques améliorées par rapport à une cellule mémoire SRAM classique suivant l'art antérieur. 5 Selon une possibilité, la deuxième pluralité de transistors peut être formée : d'un premier transistor de conduction et d'un deuxième transistor de conduction, le premier transistor de conduction ayant une grille située en regard de la zone de canal du premier transistor d'accès, le deuxième transistor de conduction ayant une grille située en regard de la zone de canal du deuxième transistor d'accès. Selon une deuxième possibilité la deuxième pluralité de transistor peut être formée : d'un premier transistor de charge et d'un deuxième transistor de charge, le premier transistor de charge ayant une grille située en regard de la zone de canal du premier transistor d'accès, le deuxième transistor de charge ayant une grille située en regard de, la zone de canal du deuxième transistor d'accès. Selon une troisième possibilité, la deuxième pluralité de transistor peut être formée : d'un premier transistor de charge et d'un deuxième transistor de charge, d'un premier transistor de conduction, et d'un deuxième transistor de conduction. Le premier transistor de charge et le deuxième transistor de charge peuvent être respectivement, disposés en regard, au deuxième transistor de conduction et au premier transistor de conduction. 6 Le premier transistor de charge et le deuxième transistor de charge, le premier transistor de conduction, et le deuxième transistor de conduction peuvent être formés dans un même niveau dudit empilement. Selon une autre possibilité, la première pluralité de transistors peut comprendre en outre : au moins un troisième transistor d'accès et au moins un quatrième transistor d'accès, disposés respectivement entre une troisième ligne de bit et le premier noeud de stockage, et entre une quatrième ligne de bit et un deuxième noeud de stockage, le troisième transistor d'accès et le quatrième transistor d'accès ayant une grille connectés à une deuxième ligne de mot. La zone isolante peut avoir une épaisseur ec équivalente en SiO2 comprise entre 1 et 50 nanomètres, par exemple entre 10 et 50 nanomètres. Par épaisseur ec équivalente en SiO2, on entend que si la zone diélectrique est à base d'un matériau diélectrique différent du SiO2, comprise entre 1 et 50 nanomètres, par exemple entre 10 et 50 nanomètres. Le couplage peut être tel qu'une variation du potentiel de ladite électrode de grille entraine une variation de la tension de seuil de ladite zone de canal. Le couplage peut être tel qu'une variation du potentiel de ladite électrode de grille d'au plus de Vdd, permette d'obtenir une variation de la tension de seuil de ladite zone de canal d'au moins 50 mV. 7 Entre ladite grille et ladite zone de canal, ladite zone isolante peut être formée d'une première région à base d'un premier matériau diélectrique ayant une première constante diélectrique k1r en regard des zones de source et de drain, ladite zone isolante étant formée d'une deuxième région comportant au moins un deuxième matériau diélectrique ayant une deuxième constante diélectrique k2 telle que k2 La deuxième région peut comporter un empilement dudit premier matériau diélectrique et dudit deuxième matériau diélectrique. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - la figure 1 illustre un exemple de 20 cellule SRAM suivant l'art antérieur ; - les figures 2A-2C illustrent des exemples d'agencements de transistors dans une cellule mémoire SRAM suivant l'invention ; - les figures 3A-3C, illustrent un premier 25 exemple de cellule mémoire SRAM 4T suivant l'invention ; - la figure 4 donne une courbe d'évolution de la tension de seuil de transistors dans le premier exemple de cellule mémoire SRAM 4T suivant 30 l'invention ; 8 - les figures 5A-5C illustrent un autre exemple de cellule SRAM 4T suivant l'invention ; - les figures 6A-6C illustrent un exemple de cellule SRAM suivant l'invention, à 6 transistors répartis sur 3 niveaux ; - les figures 7A-7C illustrent un autre exemple de cellule SRAM suivant l'invention, à 6 transistors répartis sur 3 niveaux ; - les figures 8A-8C illustrent un autre exemple de cellule SRAM suivant l'invention, à 6 transistors répartis sur 2 niveaux ; - les figures 9A-9C illustrent un autre exemple de cellule SRAM suivant l'invention à 6 transistors répartis sur 2 niveaux. Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un agencement de transistors, tel que prévu dans une cellule mémoire mise en oeuvre suivant l'invention, va à présent être donné en liaison avec la figure 2A. Les transistors sont réalisés sur un substrat 100, qui peut être un substrat massif (� bulk � suivant la terminologie anglo-saxonne) ou de 9 type semi-conducteur sur isolant, par exemple de type SOI (SOI pour � silicon on insulator � ou � silicium sur isolant �), comportant une première couche de support qui peut être semi-conductrice et par exemple à base de Si, recouverte par une couche isolante, par exemple à base de SiO2, elle-même recouverte par une couche semi-conductrice, par exemple à base de Si, et dans laquelle une ou plusieurs zones actives sont susceptibles d'être formée(s). Sur le substrat 100, repose un empilement de couches dans lequel figure un premier transistor I] comportant une région de source 102, une région de drain 104, ainsi qu'une zone 106 de canal, reliant la région de source 102 et la région de drain 104. Le premier transistor I] peut être éventuellement formé sur un substrat SOI totalement déserté ou partiellement déserté. Le transistor I] comporte également une grille 108 située sur une couche de matériau diélectrique 107 de grille 108. Le matériau diélectrique 107 peut avoir une épaisseur équivalente en SiO2, également appelée épaisseur EOT (EOT pour � Equivalent Oxide Thickness �) comprise entre 1 et 50 nm. Le matériau diélectrique 107 peut être par exemple du SiO2 ou un matériau de type communément appelé � high-k � tel que du HfO2. La grille 108 du premier transistor In, peut avoir une dimension critique dc1 comprise par exemple entre 10 et 100 nanomètres (la dimension critique dc1 étant mesurée dans une direction parallèle à celle du vecteur 1 d'un repère orthogonal [ 0 ; 1 ; j ; k ] 10 donné sur la figure 5). Tout au long de la présente description, on entend par � dimension critique �, la plus petite dimension d'un motif hormis son épaisseur. La grille du premier transistor T11 peut également avoir une épaisseur comprise par exemple entre 10 et 100 nanomètres (l'épaisseur de la grille étant mesurée dans une direction parallèle à celle du vecteur j d'un repère orthogonal [0;1;j ;k] donné sur la figure 5). La grille 108 du premier transistor T11 peut être par exemple à base d'un matériau semi-conducteur dopé tel que du polysilicium ou d'un métal par exemple tel que du TiN. Le dispositif comporte également au moins un deuxième transistor T21 formé au dessus du premier transistor T11r dans un niveau de l'empilement supérieur à celui du niveau dans lequel se trouve le premier transistor T11 Le deuxième transistor T21 comporte une 20 région de source 112, une région de drain 114, ainsi qu'une structure de canal 116, reliant la région de source 112 et la région de drain 114. Le deuxième transistor T21 comporte également une grille 118 reposant sur une couche de diélectrique 117 de grille. Le diélectrique 117 de grille peut avoir une épaisseur comprise par exemple entre 0.5 et 4 nanomètres. Le diélectrique de grille peut être par exemple du SiO2 ou un matériau de type communément appelé � high-k � tel que du HfO2. La grille 118 du deuxième transistor T21 peut avoir une dimension critique dc2 comprise par 25 30 11 exemple entre 10 et 100 nanomètres (dc2 étant mesurée dans une direction parallèle à celle du vecteur i du repère orthogonal [0;1;j ;k]). La grille du deuxième transistor T2] peut également avoir une épaisseur comprise entre 10 nanomètres et 100 nanomètres. La grille du deuxième transistor T21 peut être par exemple à base d'un matériau semi-conducteur tel que du polysilicium ou d'un métal par exemple tel que du TiN. La grille 108 du premier transistor T11 et la zone de canal du deuxième transistor T21 sont espacés d'une distance ou d'une épaisseur ec, choisie ou prédéterminée. La grille 108 du premier transistor T11 et la zone de canal du deuxième transistor T21 sont séparés par une zone isolante 120 formée d'une couche ILD (ILD pour � Inter layer dielectric � selon la terminologie anglo-saxonne ou diélectrique inter-niveaux) de faible épaisseur. La zone isolante peut être par exemple à base de SiO2 ou d'un matériau diélectrique communément appelé � high-k � tel que du HfO2. La zone isolante 120 est mise en oeuvre de manière à permettre un couplage entre la grille 108 du premier transistor T11 et le canal du deuxième transistor T2]r situé au dessus et en regard de la grille 108 du premier transistor T11. De préférence, l'épaisseur de cette zone isolante ec est en particulier choisie bien inférieure à celle des épaisseurs des couches de matériaux diélectrique inter-niveaux dans les dispositifs suivant l'art antérieur, et qui dans ces dispositifs, est prévue pour permettre d'isoler entre eux différents niveaux superposés de composants ou de lignes d'interconnexions. Par épaisseur ec ou distance ec � faible �, on entend que ec peut être comprise entre 1 et 50 nanomètres d'épaisseur équivalente en SiO2, pour permettre le couplage. En plus de l'épaisseur, la nature du matériau diélectrique de la zone isolante, par exemple du SiO2 ou du HfO2r est également choisie pour permettre d'obtenir un couplage entre la grille du transistor de niveau inférieur et la zone de canal du transistor de niveau. L'épaisseur équivalente EOT en SiO2, d'un diélectrique � high-k � d'épaisseur Thigh-k est obtenue par la relation suivante : EOT = 'SiO2 • Thighùk 'highùk Avec un tel dispositif, en fonction de la manière dont la polarisation de la grille 108 du premier transistor I] est prévue, la tension de seuil VT du canal du deuxième transistor T21 peut être ajustée. A l'aide d'un tel dispositif, pour faire varier la tension de seuil VT du canal du deuxième transistor T21r on peut faire varier le potentiel appliqué sur la grille 108 du transistor I] de niveau inférieur. La grille du premier transistor T11 permet ainsi de commander le potentiel de canal du transistor T2] de niveau supérieur. 13 Le premier transistor I] et le deuxième transistor T2] sont disposés de sorte que la grille 108 du premier transistor I] est située en regard de la zone semi-conductrice 116 de canal du deuxième transistor T2]. Dans cet exemple, les grilles 108 et 118 ont des motifs alignés dans une direction orthogonale au plan principal du substrat (dans une direction parallèle à celle du vecteur j du repère orthogonal [0;i; j;k]). De préférence, pour obtenir un meilleur contrôle du potentiel de canal du deuxième transistor T2]r l'intégralité de la face supérieure ou du dessus de la grille 108 du premier transistor I] est disposée en regard de la zone semi-conductrice 116 de canal du deuxième transistor T21. La zone de canal 116 du deuxième transistor T2] peut être réalisée dans une couche semi-conductrice de faible épaisseur, de manière à permettre un contrôle statique au niveau du canal d'inversion. Par faible épaisseur, on entend que la zone de canal 116 du deuxième transistor T21 peut être formée dans une couche semi-conductrice d'épaisseur comprise par exemple entre 1 et 100 nm, ou par exemple entre 5 et 20 nanomètres. L'épaisseur choisie pour la couche semi-conductrice dans laquelle est réalisée le canal 116 est prévue notamment en fonction du niveau de dopage de cette couche pour permettre un comportement totalement déplété. Les zones de canal des transistors I] et T21 30 peuvent être formées par exemple dans du Si ou dans un 14 autre matériau semi-conducteur, par exemple tel que du Ge. La zone isolante séparant la grille du transistor T11 à la couche semi-conductrice sur laquelle le transistor T21 est réalisé, est prévue pour permettre un couplage significatif de la grille avec le substrat. Par couplage significatif, on entend un couplage permettant de faire varier la tension de seuil du transistor T21 de niveau supérieur d'au moins 50 mV, pour une variation de la tension appliquée à la grille du transistor T11 de niveau inférieur entre 0 et Vdd ou -Vdd et +Vdd selon l'application, avec Vdd la tension d'alimentation du dispositif. 1,ra tension Vdd peut être par exemple de l'ordre de 1 Volt ou de 0.5 V Un modèle tel que celui décrit dans l'article de Lim et Fossum : IEEE Transactions on electron devices, vol. ED-30, n°10 Octobre 1983, peut être utilisé pour dimensionner la zone isolante 120 afin d'obtenir une variation de tension de seuil désirée AVth lorsque l'on fait varier de AV le potentiel de polarisation de la grille 108 du premier transistor T11 Un tel modèle peut être utilisé en particulier dans le cas où le deuxième transistor T21 est réalisé sur une couche totalement désertée. �sc �ILD Tsc TILD OV Y �sc + �ILD T x T sc TILD / AVth = �ox Avec : - AVth la variation de tension de seuil du deuxième transistor T21, 15 û ~sc respectivement la permittivité diélectrique et l'épaisseur de la couche semi-conductrice dans laquelle le canal 116 du transistor T2I est réalisé, ToX, ToX, respectivement la permittivité diélectrique et l'épaisseur du diélectrique de grille du deuxième transistor T2I, EILD, TILD, respectivement la permittivité diélectrique et l'épaisseur du diélectrique de la zone isolante 120 séparant la couche semi-conductrice du deuxième transistor T2I de la grille 108 du premier transistor TII Cela donne, lorsque le potentiel de la grille du premier transistor inférieur I] varie de 0 à Vdd : T c TILD `, Y \.VDD �ox �sc + �ILD Tx Tc TILD / �sc � ILD Avth = (1) Pour atteindre un couplage significatif correspondant à une variation de tension de seuil AVth = 50mV, dans le cas où les grilles 108 et 118 ont une dimension critique de l'ordre de 45 nm, que l'épaisseur Tsc de la zone de canal 116 est égale à 7 nm, que cette dernière est en silicium, que l'épaisseur ToX de la zone de diélectrique 117 est égale à 1 nm, que cette dernière est à base de SiO2, que Vdd = 1V, et que la zone 120 est en SiO2, la zone isolante 120 est prévue par exemple avec une épaisseur de l'ordre 17,5 nm. 16 Pour atteindre par exemple un couplage identique avec une zone isolante séparant les transistors superposés à base de HfO2 avec une permittivité de 20, l'épaisseur physique de la couche de � high-k � est de l'ordre 90,5 nm. Dans le cas où le diélectrique de la zone isolante 120 est à base d'un matériau � high-k �, l'épaisseur Th�gh_k à prévoir pour cette zone isolante 120 est déterminée par la formule précédente, en remplaçant Tox par : Tox = ESi02 ^ Thighùk ' highùk Le premier transistor T11 et le deuxième transistor T21r peuvent être également dotés de zones d'accès au canal siliciurées. Le premier transistor T11 et le deuxième transistor T21 sont des transistors d'une cellule mémoire, en particulier d'une cellule mémoire SRAM. Une modification dynamique de la tension de seuil VT du deuxième transistor peut être obtenue à l'aide de moyens (non représentés) pour appliquer un potentiel variable, prévus pour : - lors d'une phase, appliquer un premier potentiel sur la grille du premier transistor, - lors d'une autre phase, appliquer un autre potentiel sur la grille du premier transistor. Un exemple de dispositif microélectronique avec deux transistors, vient d'être décrit. Mais un dispositif suivant l'invention peut comprendre un nombre plus élevés de transistors, par exemple un 17 nombre n (avec n un entier tel que n > 2) de transistors T11, T21, '(n-m, Tn1 superposés, chaque transistor Tk d'un niveau donné Nk (avec k un entier tel que 1 Un autre exemple de dispositif microélectronique, mis en oeuvre suivant l'invention, est illustré sur la figure 2B. Ce dispositif diffère de celui décrit précédemment en liaison avec la figure 2B, en ce qu'il comporte entre les transistors T11 et T21r une zone isolante comportant plusieurs matériaux diélectriques différents, en particulier ayant des constantes diélectriques différentes, l'épaisseur et la répartition desdits matériaux diélectriques étant prévues de manière à permettre un couplage dans une première région R1 située entre la grille du premier transistor T11 et le canal du deuxième transistor T21, et empêcher le couplage entre les transistors T11 et T21 dans une région R2 située autour de cette première région R1. Pour cela, la grille 108 du premier transistor T11 et la zone de canal 116 du deuxième transistor T21 sont séparés par un premier matériau diélectrique 420 ayant une première constante diélectrique k1. 18 Autour de cette première région R1, au dessus des régions de source et de drain du premier transistor T11 sont prévus des zones isolantes formées à base d'un deuxième matériau diélectrique 422 ayant une deuxième constante diélectrique k2, telle que k2 La grille 108 du premier transistor T11 et la zone de canal 116 du deuxième transistor T21 sont 19 séparés par une première région R'l à base d'un premier matériau diélectrique 420, par exemple un matériau diélectrique ayant une première constante diélectrique k1. Autour de cette première région R'l, dans une région R'2 située au dessus des régions de source et de drain du premier transistor T11 figure des zones isolantes formées d'un empilement du premier matériau diélectrique 420 et d'un deuxième matériau diélectrique 422 ayant une deuxième constante diélectrique k2, telle que k2 Dans cet exemple, la bascule est formée à l'aide d'un premier transistor de conduction MDL et d'un deuxième transistor de conduction MDR, par exemple de type NMOS. La grille du deuxième transistor de conduction MDR est connectée à un premier noeud de stockage L de la cellule 100, tandis que la grille du premier transistor de conduction MDL est connectée à un 20 deuxième noeud de stockage R de la cellule 100. Les sources des transistors de conduction MDL, MDR, sont quant à elles reliées entre elles et à un potentiel de masse Vss, tandis que le drain du premier transistor de conduction MDL est relié au premier noeud L et que le drain du deuxième transistor de conduction MDR est relié au deuxième noeud R. Les transistors de conduction MDL, MDR sont prévus pour maintenir une charge nécessaire à l'établissement d'un niveau logique donné par exemple `0', correspondant par exemple à un potentiel égal au potentiel Vss, sur l'un des noeuds L ou R, en fonction de la valeur logique mémorisée dans la cellule 100. La cellule 100 est également dotée d'un premier transistor d'accès MAL et d'un deuxième transistor d'accès MAR. Les transistors d'accès MAL et MAR, comportent une grille reliée à une ligne de mot WL. La source du premier transistor d'accès MAL est reliée à une première ligne de bit BLL, tandis que la source du deuxième transistor d'accès MAR est reliée à une deuxième ligne de bit BLR. Le drain du premier transistor d'accès MAL est quant à lui relié au premier noeud de stockage L, tandis que le drain du deuxième transistor d'accès MAR est relié au deuxième noeud de stockage R. Les transistors d'accès MAL, MAR, sont agencés pour permettre d'accéder aux noeuds de stockage L et R, lors d'une phase de lecture ou d'écriture de la cellule 100, et à bloquer l'accès de la cellule 100, lorsque la cellule 100 est dans un mode de rétention d'information. 21 Dans une telle cellule, les transistors MDL et MAL, ont un agencement semblable respectivement à celui du premier transistor T11 et du deuxième transistor T2] de l'exemple de dispositif décrit précédemment en liaison avec les figures 2A-2C. Les transistors MDL, MAL, sont en effet superposés et disposés de sorte que la zone de canal du premier transistor d'accès MAL est située au dessus et en regard de la grille du premier transistor de conduction MDL à une distance prévue pour permettre un couplage entre la grille du transistor MDL de conduction et le canal du transistor d'accès MAL (un tel couplage étant schématisé sur la figure 3A par un trait discontinu entre le transistor de conduction MDL et le transistor d'accès MAL). Le transistor d'accès MAL et le premier transistor de conduction MDL sont séparés par une zone isolante d'épaisseur et de composition prévues pour permettre un tel couplage. Du fait d'un tel agencement, la tension de seuil du premier transistor d'accès MAL dépend de la polarisation de la grille du premier transistor de conduction MDL. Dans une telle cellule, les transistors MDR et MAR, ont également un agencement semblable respectivement à celui du premier transistor T11 et du deuxième transistor T22 de l'exemple de dispositif décrit précédemment en liaison avec les figures 2A-2C. Les transistors MDR, MAR, sont également superposés, et agencés de sorte que la zone de canal du deuxième transistor d'accès MAR est située au dessus et en regard de la grille du deuxième transistor de 22 conduction à une distance prévue pour permettre un couplage entre la grille du deuxième transistor de conduction MDR et le canal du deuxième transistor d'accès MAR. Le transistor d'accès MAR et le transistor de conduction MDR sont séparés par une zone isolante d'épaisseur et de composition prévues pour permettre un couplage. Du fait d'un tel agencement, la tension de seuil du deuxième transistor d'accès MAR dépend de la polarisation de la grille du deuxième transistor de conduction MDL. Les transistors MDL, MDR, MAL, MAR sont formés dans un empilement de couches minces, les et MDR étant situés dans l'empilement, tandis que MAR sont situés au dessus MDL et MDR, dans un même N2 de l'empilement (figures 3B et 3C). transistors d'accès MAL, MAR ont ainsi transistors de conduction MDL un même premier niveau N1 de les transistors des transistors deuxième niveau Les d'accès MAL et de conduction une tension de seuil respectif de grilles MDR. modulable en fonction du potentiel des transistors de conduction MDL, Si l'on dispose un transistor d'accès de type PMOS au dessus d'un transistor de conduction de type NMOS de la manière décrite précédemment, la tension de seuil du transistor d'accès peut varier d'une valeur de référence notée Vt s,p lorsque la grille du transistor de conduction est polarisée à un potentiel d'alimentation Vdd par exemple égal à 1 V, à une valeur basse notée Vtp,low lorsque la grille du 23 transistor de conduction inférieur est polarisée à 0 V (courbe C10 de la figure 4A). Un mode de fonctionnement de la cellule 100 est le suivant : En mode de rétention, les lignes de bit BLL, BLR, sont mises à un potentiel Vdd tandis que la ligne de mot WL est également maintenue au potentiel d'alimentation Vdd pour stabiliser la donnée mémorisée. Les transistors d'accès MAL et MAR se trouvent alors dans un état bloqué. Dans le cas où le premier noeud L est à un niveau logique haut, par exemple au potentiel Vdd, et que le deuxième noeud R est à un niveau logique bas, par exemple à 0 V, le premier transistor de conduction MDL est également bloqué, tandis que le deuxième transistor de conduction MDR est conducteur. Pour garder le potentiel du premier noeud L proche de Vdd, un courant IMAL-OFF qui traverse le premier transistor d'accès MAL est prévu supérieur au courant IMDL_OFF qui traverse le premier transistor de conduction MDR associé au courant de grille issu de MLL (IMLL_G) . IMAL-OFF IMDL-OFF+IMDR-G En raison de la configuration de la cellule 100, dans cet exemple le premier transistor d'accès MAL a une tension de seuil VT basse susceptible d'augmenter le courant IMAL-OFF ce qui permet de garantir une bonne marge au bruit en rétention (RNM). En mode de lecture, la ligne de mot WL est polarisée à VSS pour accéder à la donnée mémorisée dans les noeuds de stockage L, R via les 24 lignes de bit BLL et BLR. Les transistors d'accès MAL et MAR se trouvent alors dans un état conducteur. Dans le cas où le premier noeud L est à un niveau logique haut, par exemple au potentiel Vdd, et que le deuxième noeud R est à un niveau logique bas, par exemple à 0 V, le premier transistor de conduction MDL est également bloqué, tandis que le deuxième transistor de conduction MDR est conducteur. Pour garder le potentiel du deuxième noeud R proche de 0, un courant IMAR-ON qui traverse le deuxième transistor d'accès MAR est prévu inférieur au courant IMDR-ON qui traverse le deuxième transistor de conduction MDR : -ON La cellule 100 peut avoir une SNM de l'ordre de 150 mV et une RNM de l'ordre de 320 mV. En augmentant la largeur des transistors de conduction le compromis entre SNM et RNM peut être amélioré (diminution de la RNM et augmentation de la SNM). La cellule 100 apporte également une amélioration en termes de compromis entre stabilité en lecture et stabilité en rétention par rapport à une cellule 4T suivant l'art antérieur. 25 Une telle configuration de cellule peut également permettre de se passer de dispositif de rafraîchissement. En plaçant les transistors d'accès au dessus des transistors de conduction, on augmente également la densité d'intégration, par rapport à une cellule mémoire 4T suivant l'art antérieur. Une réduction de surface occupée de l'ordre 16,4 % par rapport à une cellule selon l'art antérieur peut être obtenue. Un deuxième exemple de cellule mémoire 200 à accès aléatoire suivant l'invention, est illustré sur les figures 5A-5C. Cette cellule mémoire 200 est une variante de la cellule mémoire 4T décrite précédemment. La cellule 200 comprend une pluralité de transistors formant un premier inverseur et un deuxième inverseur, connectés selon une configuration de bascule. Dans cet exemple, la bascule est formée à l'aide d'un premier transistor de charge MLL et d'un deuxième transistor de charge MLR, par exemple de type PMOS. Les sources des transistors de charge MLL, MLR, sont reliées à un potentiel d'alimentation Vdd, tandis que le drain du premier transistor de charge MLL est relié au premier noeud L et que le drain du deuxième transistor de charge MLR est relié au deuxième noeud R. La cellule 200 est également dotée d'un premier transistor d'accès MAL et d'un deuxième transistor d'accès MAR, par exemple de type NMOS. Les transistors d'accès MAL, MAR, sont agencés pour permettre d'accéder aux noeuds de stockage L et R, lors 26 d'une phase de lecture ou d'écriture de la cellule 200, et de bloquer l'accès de la cellule 200, lorsque la cellule 200 est dans un mode de rétention d'information. Dans une telle cellule 200, les transistors MLL et MAL, ont un agencement semblable respectivement à celui du premier transistor T11 et du deuxième transistor T2] de l'exemple de dispositif décrit précédemment en liaison avec les figures 2B-2C. Les transistors MLL, MAL, sont superposés et disposés de sorte que la zone de canal du premier transistor d'accès MAL est située au dessus et en regard de la grille du premier transistor de charge MLL, à une distance prévue pour permettre un couplage entre la grille du transistor MLL de charge et le canal du transistor d'accès MAL. Du fait d'un tel agencement, la tension de seuil du premier transistor d'accès MAL est dépendante de la tension de polarisation de la grille du premier transistor de charge MLL. Dans une telle cellule, les transistors MLR et MAR, ont également un agencement semblable respectivement à celui du premier transistor I] et du deuxième transistor T21 de l'exemple de dispositif décrit précédemment en liaison avec les figures 2B-2C. La zone de canal du deuxième transistor d'accès MAR est couplée avec la grille du deuxième transistor de charge MLL. La tension de seuil du deuxième transistor d'accès MAR dépend ainsi de la manière dont la grille du deuxième transistor de charge MLR est polarisée. 27 Comme cela est illustré sur les figures 5B et 5C, dans la cellule mémoire 200, les transistors MLL, MLR, MAL, MAR, sont formés dans un empilement de couches, et agencés de sorte que les transistors de charge MLL et MLR sont situés dans un même premier niveau N1 de l'empilement, tandis que les transistors d'accès MAL et MAR sont situés au dessus des transistors de conduction, dans un même deuxième niveau N2 de l'empilement. Un mode de fonctionnement de la cellule 200 est le suivant : En mode de rétention, les lignes de bit BLL, BLR, sont mises à un potentiel 0 tandis que la ligne de mot WL est également maintenue au potentiel de masse VSS afin de stabiliser la donnée mémorisée. Les transistors d'accès MAL et MAR se trouvent alors dans un état bloqué. Dans le cas où le premier noeud L est à un niveau logique haut, par exemple au potentiel Vdd, et que le deuxième noeud R est à un niveau logique bas, par exemple à 0 V, le deuxième transistor de charge MLR est également bloqué, tandis que le premier transistor de charge MLL est conducteur. Pour garder le potentiel du deuxième noeud R proche de OV, un courant IMAR-oFF qui traverse le deuxième transistor d'accès MAR est prévu supérieur au courant IMLR-oFF qui traverse le deuxième transistor de charge MLR associé au courant de grille issu de MLL (IMLL-G) IMAR-OFF > IMLR-OFF` IMLL-G En raison de la configuration de la cellule 200, dans cet exemple le deuxième transistor 28 d'accès MAR a une tension de seuil VT basse augmentant IMAR-OFF et garantissant de manière intrinsèque une bonne marge au bruit en rétention (RNM). En mode de lecture, la ligne de mot WL est polarisée à un potentiel VDD pour accéder à la donnée mémorisée dans les noeuds de stockage L, R via les lignes de bit BLL et BLR. Les transistors d'accès MAL et MAR se trouvent alors dans un état conducteur. Dans le cas où le premier noeud L est à un niveau logique haut, par exemple au potentiel Vdd, et que le deuxième noeud R est à un niveau logique bas, par exemple à 0 V, le premier transistor de charge MLL est également conducteur, tandis que le deuxième transistor de charge MLR est bloqué. Pour garder le potentiel du deuxième noeud L proche de VDD, un courant IMAL-ON qui traverse le premier transistor d'accès MAL est prévu inférieur au courant IMLL-ON qui traverse le premier transistor de charge MLL : 'MAL-ON Un troisième exemple de cellule mémoire 300 à accès aléatoire suivant l'invention, est illustré sur les figures 6A-6C. Cette cellule mémoire 300 est une cellule de mémoire statique SRAM de type 6T, c'est à dire dotée de 6 transistors. La cellule 300 comprend une pluralité de transistors formant un premier inverseur et un deuxième inverseur, connectés selon une configuration de bascule. Dans cet exemple, la bascule est formée à l'aide d'un premier transistor de conduction MDL et d'un deuxième transistor de conduction MDR, par exemple de type NMOS, ainsi que d'un premier transistor de charge MLL et d'un deuxième transistor de charge MLR, par exemple de type PMOS. La grille du deuxième transistor de conduction MDR est connectée au premier noeud de stockage L de la cellule 300, tandis que la grille du premier transistor de conduction MDL est connectée au deuxième noeud de stockage R de la cellule 300. Les sources des transistors de conduction MDL, MDR, sont quant à elles reliées chacune à un potentiel de masse Vss, tandis que le drain du premier transistor de conduction MDL est relié au premier noeud L et que le drain du deuxième transistor de conduction 30 MDR est relié au deuxième noeud R. 25 30 Les sources des transistors de charge MLL, MLR, sont reliées chacune à un potentiel d'alimentation Vdd, tandis que le drain du premier transistor de charge MLL est relié au premier noeud L et que le drain du deuxième transistor de charge MLR est relié au deuxième noeud R. La cellule 300 est également dotée d'un premier transistor d'accès MAL et d'un deuxième transistor d'accès MAR. Dans une telle cellule, les transistors MDR et MLR sont superposés et ont un agencement semblable respectivement à celui du premier transistor T11 et du deuxième transistor T22 de l'exemple de dispositif décrit précédemment en liaison avec les figures 2B-2C. Ainsi, les transistors MDR, MLR, sont disposés de sorte que la zone de canal du deuxième transistor de charge MLR est située au dessus et en regard de la grille du deuxième transistor de conduction MDR, et séparés par une épaisseur isolante prévue pour permettre un couplage entre cette grille et ce canal. Les transistors MLL et MDL ont également un agencement semblable respectivement à celui du premier transistor I] et du deuxième transistor T21 de l'exemple de dispositif décrit précédemment en liaison avec les figures 2B-2C. Du fait d'un tel agencement, la tension de seuil du premier transistor de charge MLL dépend de la polarisation de la grille du premier transistor de conduction MDL. 31 Les transistors MLR et MAL ont également un agencement semblable respectivement à celui du premier transistor T11 et du deuxième transistor T2] de l'exemple de dispositif décrit précédemment en liaison avec les figures 2B-2C. Les transistors MLR, MAL, sont disposés de sorte que la zone de canal du premier transistor d'accès MAL est située au dessus et en regard de, et est couplée à, la grille du deuxième transistor de charge MLR. Les transistors MLL et MAR ont également un agencement semblable respectivement à celui du premier transistor T11 et du deuxième transistor T22 de l'exemple de dispositif décrit précédemment en liaison avec les figures 2B-2C. Du fait d'un tel agencement, la tension de seuil du deuxième transistor d'accès MAR dépend de la tension de polarisation de la grille du premier transistor de charge MLL. Comme cela est illustré sur les figures 6B et 6C, dans la cellule mémoire 300, les transistors MDL, MDR, MAL, MAR, MLL, MLR sont formés dans un empilement de couches minces et répartis sur 3 niveaux N1, N2, N3 différents de l'empilement, les transistors de conduction MDL et MDR étant situés dans un même premier niveau N1 de l'empilement, tandis que les transistors de charge MLL et MLR sont situés au dessus des transistors de conduction, dans un même deuxième niveau N2 de l'empilement, les transistors d'accès MAL, MAR, étant situés au dessus des transistors de charge 32 MLL et MLR dans un même troisième niveau N3 de l'empilement. Un mode de fonctionnement de la cellule 300 est le suivant : En mode de lecture, les lignes de bit BLL, BLR, sont mises au potentiel de masse VSS, tandis que la ligne de mot WL est également maintenue à ce potentiel VSS pour accéder à la donnée mémorisée dans les noeuds de stockages L, R via les lignes de bit BLL et BLR. Les transistors d'accès MAL et MAR se trouvent alors dans un état conducteur. Dans le cas où le premier noeud L est à un niveau logique haut, par exemple au potentiel Vdd, et que le deuxième noeud R est à un niveau logique bas, par exemple à 0 V, le deuxième transistor de conduction MDR et le premier transistor de charge MLL sont également conducteurs, tandis que le premier transistor de conduction MDL et le deuxième transistor de charge MLR sont bloqués. Pour garder le potentiel du premier noeud L proche de vdd, un courant IMAL_ON qui traverse le premier transistor d'accès MAL est prévu inférieur au courant IMLL-ON qui traverse le premier transistor de charge MLL : 'MAL-ON En mode écriture, la ligne de mot WL est polarisée à VSS pour accéder à la donnée mémorisée 33 dans les noeuds de stockage L, R via les lignes de bit BLL et BLR. Les transistors d'accès MAL et MAR se trouvent alors dans un état conducteur. Dans le cas où le premier noeud L est à un niveau logique haut, par exemple au potentiel Vdd, et que le deuxième noeud R est à un niveau logique bas, par exemple à 0 V, le deuxième transistor de conduction MDR et le premier transistor de charge MLL sont également conducteurs, tandis que le premier transistor de conduction MDL et le deuxième transistor de charge MLR sont bloqués. Dans le cas où on veut écrire un 0, la première ligne de bit BLL est maintenue à 0V et la deuxième ligne de bit BLR est polarisée à Vdd. Pour charger le deuxième noeud de stockage R à Vdd, un courant IMAR-ON qui traverse le deuxième transistor d'accès MAR est prévu supérieur au courant IMDR-ON qui traverse le deuxième transistor de conduction MDR : -ON > IMDR-ON En raison de la configuration de la cellule 300, dans cet exemple le deuxième transistor d'accès MAR à une tension de seuil VT basse ce qui permet d'augmenter IMAR-ON et d'augmentant la marge en écriture (WM). En plus de présenter une meilleure densité d'intégration, une telle cellule 300 présente un meilleur compromis entre marge en écriture WM et stabilité en lecture SNM qu'une mémoire 6T suivant l'art antérieur. Un quatrième exemple de cellule mémoire 400 à accès aléatoire suivant l'invention, est illustré sur les figures 7A-7C. 34 La cellule mémoire 400 est également une cellule de mémoire statique SRAM de type 6T. Dans cet exemple, les transistors d'accès MAL, MAR, sont des transistors de type NMOS. La cellule 400 diffère de la cellule décrite précédemment de par l'agencement des transistors de conduction MDL et MDR et des transistors de charge MLL et MLR. Dans la cellule mémoire 400, les transistors de charge MLL, MLR sont formés dans premier niveau N1 d'un empilement de couches, tandis que les transistors MDL, MDR, sont formés dans deuxième niveau N2 de l'empilement situé au dessus du premier niveau N1, les transistors d'accès MAL, MAR, étant quant à eux formés dans un troisième niveau N3 situé au dessus du deuxième niveau N2. L'agencement des transistors d'accès MAL, MAR par rapport aux transistors de charge MLL, MLR est tel que la tension de seuil du premier transistor d'accès MAL, dépend de la polarisation de la grille du deuxième transistor de conduction MDR, tandis que la tension de seuil du deuxième transistor d'accès MAR, dépend de la polarisation de la grille du premier transistor de conduction MDL. L'agencement des transistors de conduction MDL, MDR par rapport aux transistors de charge MLL, MLR, est tel que la tension de seuil du premier transistor de conduction MDL, dépend de la polarisation de la grille du premier transistor de charge MLL, tandis que la tension de seuil du deuxième transistor de 35 conduction MDR, dépend de la polarisation de la grille du deuxième transistor de charge MLR. Un mode de fonctionnement de la cellule 400 est le suivant : En mode de lecture, les lignes de bit BLL, BLR, sont mises à un potentiel VDD tandis que la ligne de mot WL est également maintenue à VDD pour accéder à la donnée mémorisée dans les noeuds de stockages L, R via les lignes de bit BLL et BLR. Les transistors d'accès MAL et MAR se trouvent alors dans un état conducteur. Dans le cas où le premier noeud L est à un niveau logique haut, par exemple au potentiel Vdd, et que le deuxième noeud R est à un niveau logique bas, par exemple à 0 V, le deuxième transistor de conduction MDR et le premier transistor de charge MLL sont également conducteurs, tandis que le premier transistor de conduction MDL et le deuxième transistor de charge MLR sont bloqués. Pour garder le potentiel du deuxième noeud R proche de OV, un courant IMAR-ON qui traverse le deuxième transistor d'accès MAR est prévu inférieur au courant IMDR-ON qui traverse le deuxième transistor de conduction MDR : I R-ON Dans le cas où on veut écrire un 0, la première ligne de bit BLL est polarisée à OV et la deuxième ligne de bit BLR est maintenue à VDD. Pour décharger le premier noeud de stockage L à OV, un courant IMAL_oN qui traverse le premier transistor d'accès MAL est prévu supérieur au courant IMLL_ON qui traverse le premier transistor de conduction MLL : IMAL-ON > IMLL-ON De par la configuration de la cellule 400, dans cet exemple MAL à une tension de seuil VT basse ce qui permet d'augmentant IMAL_ON et d'augmenter la marge en écriture (WM). Une telle cellule 400 présente un meilleur compromis entre marge en écriture WM et stabilité en lecture SNM qu'une cellule mémoire 6T suivant l'art antérieur, ainsi qu'une meilleure densité d'intégration. Un cinquième exemple de cellule mémoire 500 à accès aléatoire suivant l'invention, est illustré sur les figures 8A-8C. 37 Cette cellule mémoire 500 est également une cellule de mémoire statique SRAM de type 6T. La cellule 500 comprend une pluralité de transistors MDL, MDR, MLL, MLR formant un premier inverseur INVL et une pluralité de transistors MDL, MDR, MLL, MLR formant un deuxième inverseur INVR. La cellule 500 diffère de la cellule décrite précédemment de par l'agencement des transistors de conduction MDL et MDR et de charge MLL et MLR qui sont cette fois réalisés au même niveau d'un empilement de couches minces, les transistors d'accès MAL et MAR étant quant à eux réalisés à un niveau supérieur (figures 8B et 8C). Un mode de fonctionnement de la cellule 500 est le suivant : En mode écriture, la ligne de mot WL est polarisée à VDD pour accéder à la donnée mémorisée dans les noeuds de stockage L, R via les lignes de bit BLL et BLR. Les transistors d'accès MAL et MAR se trouvent alors dans un état conducteur. Dans le cas où le premier noeud L est à un niveau logique haut, par exemple au potentiel Vdd, et que le deuxième noeud R est à un niveau logique bas, par exemple à 0 V, le deuxième transistor de conduction MDR et le premier transistor de charge MLL sont également conducteurs, tandis que le premier transistor de conduction MDL et le deuxième transistor de charge MLR sont bloqués. Dans le cas par exemple où on veut écrire un 0, la première ligne de bit BLL peut être polarisée à OV et la deuxième ligne de bit BLR maintenue à VDD. Pour décharger le premier noeud de stockage L à OV, un courant IMAL_ON qui traverse le premier transistor d'accès MAL est prévu supérieur au courant IMLR_ON qui traverse le premier transistor de conduction MLL : L pN > I1^2LL ON De par la configuration de la cellule 500, dans cet exemple MAL à une tension de seuil VT basse augmentant IMAL_ON et augmentant la marge en écriture (WM). En améliorant la marge en écriture, une telle cellule 500 présente un meilleur compromis entre marge en écriture WM et stabilité en lecture SNM qu'une cellule mémoire 6T suivant l'art antérieur, ainsi qu'une meilleure densité d'intégration. Un sixième exemple de cellule mémoire 600 à accès aléatoire suivant l'invention, est illustré sur les figures 9A-9C. Cette cellule mémoire 600 est une cellule de mémoire statique SRAM de type double port dotée de 8 transistors. La cellule 600 comprend une pluralité de transistors formant un premier inverseur INVL et un deuxième inverseur INVR, connectés selon une configuration de bascule. Dans cet exemple, la bascule est formée à l'aide d'un premier transistor de conduction MDL et d'un deuxième transistor de conduction MDR, par exemple de type NMOS, ainsi que d'un premier transistor de charge MLL et d'un deuxième transistor de charge MLR, par exemple de type PMOS. La cellule 600 est également dotée d'un premier transistor d'accès MALI, d'un deuxième transistor d'accès MAL2r d'un troisième transistor d'accès MARI, et d'un quatrième transistor d'accès MAR2. 39 Le premier transistor d'accès MALI est connecté entre une première ligne de bits BLLI et un premier noeud L, tandis que le deuxième transistor d'accès MAL2 est connecté entre une deuxième ligne de bits BLL2 et ledit premier noeud L. Le troisième transistor d'accès MARI est connecté entre une troisième ligne de bits BLRI et un deuxième noeud R, tandis que le quatrième transistor d'accès MAR2 est connecté entre une quatrième ligne de bits BLR2 et le deuxième noeud R. Le premier transistor d'accès MALI, et le deuxième transistor d'accès MAL2, permettent ainsi d'accéder au premier noeud L de la cellule 600, tandis que le troisième transistor d'accès MARI, et le quatrième transistor d'accès MAR2, permettent d'accéder au deuxième noeud R de la cellule 600. Le premier transistor d'accès MALI et le troisième transistor d'accès MARI comportent une grille reliée à une première ligne de mot WLI, tandis que le deuxième transistor d'accès MAL2r et le quatrième transistor d'accès MAR2, comportent une grille reliée à une deuxième ligne de mot WL2. Comme cela est illustré sur les figures 9B et 9C, dans la cellule mémoire 600, les transistors MDL, MDR, MAL, MAR, MLL, MLR sont formés dans un empilement de couches minces et répartis sur 2 niveaux N1, N2 différents de l'empilement, les transistors de conduction MDL et MDR et de charge MLL et MLR étant situés en dessous des transistors d'accès MALI, MAL2, MARI, MAR2, dans l'empilement. 40 Les transistors d'accès ont chacun un agencement semblable à celui du deuxième transistor T2I de l'exemple de dispositif décrit précédemment en liaison avec les figures 2B-2C, et sont chacun formés au dessus et en regard de la grille d'un des transistors formant les inverseurs INVL et INVR. L'agencement du premier transistor d'accès MALI, et du deuxième transistor d'accès MAL2 par rapport aux transistors du deuxième inverseur INVR est tel que le premier transistor d'accès MALI, a une zone de canal couplée avec la grille d'un transistor du deuxième inverseur INVR, tandis que le deuxième transistor d'accès MAL2r a une zone de canal couplée avec la grille d'un transistor du deuxième inverseur INVR. L'agencement du troisième transistor d'accès MARI, et quatrième transistors d'accès MAR2 par rapport aux transistors du premier inverseur INVL est tel que le troisième transistor d'accès MARI, a une zone de canal couplée avec la grille d'un transistor du premier inverseur INVL, tandis que le quatrième transistor d'accès MAR2r a une zone de canal couplée avec la grille d'un transistor du premier inverseur INVL. Une telle cellule comporte les inverseurs INVR et INVL dans un premier niveau d'un empilement de couches et des transistors d'accès MALI, MAL2, MARI, MAR2, dans un deuxième niveau dudit empilement. Un mode de fonctionnement de la cellule 600 est le suivant : En mode écriture, la ligne de mot WL1 (WL2) est polarisée à VDD pour accéder à la donnée 41 mémorisée dans les noeuds de stockage L, R via respectivement les lignes de bit BLL1, BLR1) et BLR1 (BLR2), tandis que la ligne de mot WL2 (WL1) est polarisée à 0V. Les transistors d'accès MALI (MAL2) et MARI (MAR2) se trouvent alors dans un état conducteur, tandis que les transistors d'accès MAL2 (MAL2) et MAR2 (MARI) sont dans un état bloqué. Dans le cas où le premier noeud L est à un niveau logique haut, par exemple au potentiel Vdd, et que le deuxième noeud R est à un niveau logique bas, par exemple à 0 V, le deuxième transistor de conduction MDR et le premier transistor de charge MLL sont également conducteurs, tandis que le premier transistor de conduction MDL et le deuxième transistor de charge MLR sont bloqués. Dans le cas où on veut écrire un 0, la première ligne de bit BLLI est polarisée à OV et la troisième ligne de bit BLRI est maintenue à VDD. Pour décharger le premier noeud de stockage L à OV, un courant IMAL_oN qui traverse le premier transistor d'accès MALI est prévu supérieur au courant IMLR_oN qui traverse le premier transistor de conduction MLL : L,1-QN > 'MLL-QN En raison de la configuration de la cellule 600, dans cet exemple le premier (deuxième) transistor d'accès MALI (MAL2) à un VT bas augmentant IMAL_ON et augmentant la marge en écriture (WM). En améliorant la marge en écriture, une telle cellule 600 présente un meilleur compromis entre marge en écriture WM et stabilité en lecture SNM qu'une cellule mémoire double port à 8 transistors suivant 42 l'art antérieur, ainsi qu'une meilleure densité d'intégration. REVENDICATIONS1. Cellule de mémoire vive statique à accès aléatoire, comprenant sur un substrat surmonté d'un 5 empilement de couches : - une première pluralité de transistors situés à un niveau donné de l'empilement dont au moins un premier transistor d'accès (MAL) et au moins un deuxième transistor d'accès (MAR) connectés à une ligne 10 de mot (WL,WL1) et disposés respectivement entre une première ligne de bit (BLL) et un premier noeud de stockage (L), et entre une deuxième ligne de bit (BLR) et un deuxième nœud de stockage (R), - une deuxième pluralité de transistors 15 (MLL, MLR, MDL, MDR) formant une bascule et situés à au moins un autre niveau de l'empilement en dessous dudit niveau donné, les transistors de la deuxième pluralité de transistors (MLL, MLR, MDL, MDR) comportant chacun une 20 électrode de grille située en regard d'une zone de canal d'un transistor de la première pluralité de transistors (MAL, MAR) et séparée de cette zone de canal par l'intermédiaire d'une zone isolante prévue pour permettre un couplage entre ladite électrode de grille 25 et ladite zone de canal. 2. Cellule de mémoire vive statique à accès aléatoire selon la revendication 1, dans lequel la deuxième pluralité de transistors est formée : 30 d'un premier transistor de conduction (MDL) et d'un deuxième transistor de conduction (MDR), le premiertransistor de conduction (MDL) ayant une grille située en regard de, et couplé à, la zone de canal du premier transistor d'accès (MAL), le deuxième transistor de conduction (MDR) ayant une grille située en regard de, et couplé à, la zone de canal du deuxième transistor d'accès (MAR). 3. Cellule de mémoire vive statique à accès aléatoire selon la revendication 1, dans lequel la deuxième pluralité de transistor est formée : d'un premier transistor de charge (MLL) et d'un deuxième transistor de charge (MLR), le premier transistor de charge (MLL) ayant une grille située en regard de, et couplé à, la zone de canal du premier transistor d'accès (MAL), le deuxième transistor de charge (MLR) ayant une grille située en regard de, et couplé à, la zone de canal du deuxième transistor d'accès (MAR). 4. Cellule de mémoire vive statique à accès aléatoire, selon la revendication 1, dans lequel la deuxième pluralité de transistor est formée : d'un premier transistor de charge (MLL) et d'un deuxième transistor de charge (MLR), d'un premier transistor de conduction (MDL), et d'un deuxième transistor de conduction (MDR). 5. Cellule de mémoire vive statique à accès aléatoire selon la revendication 4, le premier transistor de charge (MLL) et le deuxième transistor de 30 charge (MLR) étant respectivement, disposés en regardet couplés, au deuxième transistor de conduction (MDL) et au premier transistor de conduction (MDL). 6. Cellule de mémoire vive statique à accès aléatoire selon la revendication 4, le premier transistor de charge (MLL), le deuxième transistor de charge (MLR), le premier transistor de conduction (MDL), et le deuxième transistor de conduction (MDL) étant formés dans un même niveau dudit empilement. 7. Cellule de mémoire vive statique à accès aléatoire selon la revendication 1, dans lequel la première pluralité de transistors comprend en outre : au moins un troisième transistor d'accès (MAL2) et au moins un quatrième transistor d'accès (MAR2) disposés respectivement entre une troisième ligne de bit (BLL) et le premier noeud de stockage (L), et entre une quatrième ligne de bit (BLR) et un deuxième noeud de stockage (R), le troisième transistor d'accès et le quatrième transistor d'accès ayant une grille connectés à une deuxième ligne de mot (WL2). 8. Cellule de mémoire vive statique à accès aléatoire selon l'une des revendications 1 à 7, dans lequel ladite zone isolante (120) a une épaisseur équivalente en SiO2 comprise entre 1 et 50 nanomètres. 9. Cellule de mémoire vive statique à accès aléatoire selon l'une des revendications 1 à 8, 30 le couplage étant tel qu'une variation du potentiel deladite électrode de grille entraine une variation de la tension de seuil de ladite zone de canal. 10. Cellule de mémoire vive statique à accès aléatoire selon l'une des revendications 1 à 9, la cellule ayant une tension d'alimentation Vdd, le couplage étant tel qu'une variation du potentiel de ladite électrode de grille d'au plus de Vdd, permette d'obtenir une variation de la tension de seuil de ladite zone de canal d'au moins 50 mV. 11. Cellule de mémoire vive statique à accès aléatoire selon l'une des revendications 1 à 10, dans lequel entre ladite grille et ladite zone de canal, ladite zone isolante (120) est formée d'une première région (R1, R' 1) à base d'un premier matériau diélectrique (420) ayant une première constante diélectrique k1, en regard des zones de source et de drain, ladite zone isolante étant formée d'une deuxième région (R2, R'2) comportant au moins un deuxième matériau diélectrique (422) ayant une deuxième constante diélectrique k2 telle que k2 12. Cellule de mémoire vive statique à accès aléatoire selon la revendication 11, ladite deuxième région (R'2) comportant un empilement dudit premier matériau diélectrique (420) et dudit deuxième matériau diélectrique (422).