Brevet FR2932005A1 — publié le 20091204

CIRCUIT A TRANSISTORS INTEGRES DANS TROIS DIMENSIONS ET AYANT UNE TENSION DE SEUIL VT AJUSTABLE DYNAMIQUEMENT DESCRIPTION DOMAINE TECHNIQUE La présente invention se rapporte au domaine de la microélectronique et en particulier à celui des dispositifs comportant des transistors répartis sur plusieurs niveaux. Elle concerne la réalisation d'un dispositif microélectronique doté de transistors intégrés sur 3 dimensions et de moyens pour moduler la tension de seuil des transistors. Elle apporte des avantages notamment en termes d'encombrement, de possibilité de modifier de manière dynamique la tension de seuil de certains des transistors du dispositif, et de diminution des effets de canaux court de ces transistors. L'invention s'applique notamment au domaine des mémoires à accès aléatoires, telles que les mémoires SRAM (SRAM pour � static random access memory � ou mémoires statiques à accès aléatoires). ÉTAT DE LA TECHNIQUE ANTÉRIEURE De manière générale, on cherche continuellement à augmenter la densité des composants dans les dispositifs microélectroniques. Pour ce faire, parmi un nombre important de solutions possibles, des dispositifs dans lesquels les 2 transistors sont intégrés sur 3 dimensions et répartis sur plusieurs niveaux sont conçus. Le document EP 1 705 693 divulgue par exemple un dispositif dans lequel on intercale une capacité 3 entre deux transistors 1 et 2 répartis sur deux niveaux différents superposés. Les électrodes de la capacité 3 sont mises à un potentiel fixe, ce qui permet de découpler les deux transistors. En plus de permettre d'obtenir une densité d'intégration améliorée, un tel agencement permet de limiter le bruit généré entre les différents niveaux de transistors (figure 1). On cherche également continuellement à diminuer la consommation des dispositifs microélectroniques. Pour cela, une solution classique consiste à réduire leur tension d'alimentation. Cependant une réduction de la tension d'alimentation en dessous d'une valeur de l'ordre de 3 fois la tension de seuil des transistors, est susceptible de dégrader de manière significative la vitesse de fonctionnement de ces derniers. Pour diminuer la tension d'alimentation, on peut ainsi avoir à diminuer la tension de seuil des transistors. Mais une diminution de la tension de seuil a tendance à entrainer une augmentation de la consommation statique. Pour résoudre ce problème, des dispositifs dans lesquels on modifie de manière dynamique la tension de seuil de certains transistors sont notamment apparus. 3 Une modification dynamique de la tension de seuil a été réalisée sur des architectures de transistors MOS à double-grille (également appelé DGMOS pour � Double Gate MOSFET �), de transistor MOS sur substrat SOI (SOI pour � Silicon on Insulator �) avec contrôle de la tension de face arrière, ou de transistor DGMOS (DGMOS pour � Dynamic Threshold Voltage MOSFET �). Un transistor 10 double-grille peut être mis en oeuvre avec une tension de seuil ajustable. Un tel mode de fonctionnement repose sur un couplage entre une zone du canal 4 et la grille avant 8 du transistor, et un couplage entre une autre zone du canal 4 et la grille arrière 6 du transistor. Dans ce cas, la grille arrière 6 du transistor est utilisée comme grille de contrôle. Suivant la manière dont est polarisée cette grille arrière, on peut induire une modification de la tension de seuil du transistor (figure 2). Pour modifier la tension de seuil d'un transistor, une structure dite � à plan de masse � a également été proposée. Une telle structure fait appel à la technologie SOI (SOI pour � silicon on insulator � ou � silicium sur isolant �), et comporte une zone dopée 17 située sous un emplacement prévu pour un transistor 15 et sous un couche isolante 16 d'un substrat SOI. Une polarisation adéquate de cette zone dopée permet de modifier la tension de seuil du transistor par couplage électrostatique à travers la couche isolante du substrat SOI (figure 3). 4 Un exemple de structure à plan de masse est donnée dans le document US 7 115 950. Une structure de transistor à plan de masse, dotée d'un oxyde enterré d'épaisseur très fine, a quant à elle été décrite dans le document de Tetsu Ohtou : � Variable-Body-Factor SOI MOSFET With Ultrathin Buried Oxide for Adaptative Threshold Voltage and Leakage Control �, IEEE Transactions on Electron Devices, volume 55, n° 1, janvier 2008. Une telle structure présente une capacité importante entre les zones de source et de drain et le substrat, ce qui a tendance à induire une dégradation des délais de propagation des signaux. Pour répondre à cette problématique, il a été proposé de moduler le coefficient de couplage en modifiant l'état de l'interface entre le substrat et l'oxyde enterré de l'inversion à la déplétion et vice et versa en mettant en oeuvre une polarisation de la face arrière du substrat. Dans ce cas, une vitesse de fonctionnement élevée ainsi qu'une faible capacité peuvent être obtenues dans le mode passant, tout en garantissant une puissance consommée faible à l'état bloqué grâce à un coefficient de couplage élevé à l'état bloqué. Une structure de transistor 18 particulière appelée DTMOS (DTMOS pour � Dynamic Threshold Voltage MOSFET �) présente une connexion reliant sa grille 20 à son body 22 comme cela est représenté sur la figure 4. Une modification de tension de seuil du transistor 18 peut être obtenue dans ce cas, en modifiant la polarisation de la grille 20. La connexion grille 20-body 22 permet d'abaisser la tension de seuil VT du transistor 18 à l'état passant, la tension de seuil reprenant sa valeur d'origine, plus élevée, à l'état bloqué. Le fonctionnement du transistor DTMOS 5 est limité à une tension d'alimentation faible, par exemple inférieure à 0.7V du fait de la création d'un bipolaire parasite pour des tensions d'alimentation élevées. Il se pose le problème de trouver un nouveau dispositif microélectronique à transistors, qui présente des améliorations par rapport aux problèmes évoqués précédemment, et qui réponde à la fois aux critères de densité d'intégration réduite et de faible consommation. EXPOSÉ DE L'INVENTION L'invention concerne tout d'abord un dispositif microélectronique comprenant : - un substrat surmonté d'un empilement de couches, - au moins un premier transistor situé à un niveau donné dudit empilement, - au moins un deuxième transistor situé à un deuxième niveau dudit empilement, au dessus dudit niveau donné, le premier transistor comportant une électrode de grille située en regard d'une zone de canal du deuxième transistor et séparée de cette zone de canal par l'intermédiaire d'une zone isolante entre ladite grille dudit premier transistor et ledit canal dudit deuxième transistor, ladite zone isolante étant 6 prévue de manière à permettre un couplage entre cette électrode de grille et ce canal. Du fait du couplage entre la grille du premier transistor et la zone de canal du deuxième transistor, le deuxième transistor a une tension de seuil dépendante de la polarisation de la grille du premier transistor. Le dispositif comprend également des moyens de polarisation pour appliquer un potentiel à la grille du premier transistor, en particulier un potentiel variable. Ainsi, le dispositif suivant l'invention peut comprendre des moyens pour moduler la tension de seuil du deuxième transistor, lesdits moyens comprenant des moyens de polarisation pour appliquer un potentiel à la grille du premier transistor, en particulier un potentiel variable. Une modification dynamique de la tension de seuil VT du deuxième transistor peut par exemple consister, - à imposer au deuxième transistor, à l'aide d'un potentiel appliqué au premier transistor, une première tension de seuil VT1, - à imposer au deuxième transistor, à l'aide d'un autre potentiel appliqué au premier transistor, une tension de seuil VT2r supérieure à la première tension de seuil VT1. La première tension de seuil est de préférence une tension de seuil faible, tandis que la deuxième tension de seuil est de préférence une tension de seuil élevée. 7 Ainsi, afin de faire varier la tension de seuil du deuxième transistor, lesdits moyens de polarisation peuvent être mis en oeuvre pour : - pendant au moins une première phase, appliquer à la grille du premier transistor, au moins un premier potentiel, ledit deuxième transistor ayant alors une première tension de seuil VT1r - pendant au moins une deuxième phase, appliquer à la grille du premier transistor, au moins un deuxième potentiel différent dudit premier potentiel, ledit deuxième transistor ayant alors une deuxième tension de seuil VT2 différente de la première tension de seuil VTi Selon une possibilité, le premier potentiel peut être un potentiel prévu pour rendre passant le premier transistor, le deuxième potentiel étant prévu pour rendre bloqué le premier transistor. Le dispositif microélectronique suivant l'invention peut ainsi comprendre des moyens pour moduler la tension de seuil du deuxième transistor en faisant varier le potentiel de grille du premier transistor. La zone isolante a une épaisseur ec suffisamment faible pour permettre un couplage entre l'électrode de grille du premier transistor et le canal du deuxième transistor. La zone isolante est en particulier prévue pour permettre un couplage tel, qu'une variation du potentiel de grille du premier transistor, entraine une variation de la tension de seuil du deuxième transistor. 8 Le couplage peut être tel, qu'une variation du potentiel de grille du premier transistor d'au plus Vdd (avec Vdd une tension d'alimentation du dispositif) permette d'obtenir une variation de tension de seuil du deuxième transistor d'au moins 50 mV. La zone isolante peut avoir une épaisseur équivalente en oxyde de silicium EOT (Équivalent Oxide Thickness) comprise entre 1 et 50 nanomètres. Ladite zone isolante peut être à base de SiO2 ou d'un matériau high-k, par exemple tel que du HfO2. La zone isolante peut être à base de SiO2, et avoir une épaisseur donnée comprise entre 1 et 50 nanomètres. Dans le cas où la zone isolante est à base d'un matériau high-k, cette zone peut avoir une épaisseur réelle supérieure à ladite épaisseur donnée, mais dont l'épaisseur équivalente en SiO2 pour obtenir le même couplage est comprise entre 1 et 50 nanomètres. L'épaisseur ainsi que le matériau diélectrique de la zone isolante sont choisis pour permettre un couplage entre l'électrode de grille du premier transistor et le canal du deuxième transistor. Le deuxième transistor peut être formé sur une couche semi-conductrice totalement désertée. Selon une possibilité de mise en oeuvre du dispositif microélectronique, entre ladite grille et ladite zone de canal, ladite zone isolante peut être formée d'une première région à base d'un premier matériau diélectrique ayant une première constante diélectrique khr tandis qu'en regard des zones de source et de drain dudit premier transistor, ladite 9 zone isolante est formée d'une deuxième région comportant au moins un deuxième matériau diélectrique ayant une deuxième constante diélectrique k2 telle que k2 Ladite deuxième région peut éventuellement comporter un empilement dudit premier matériau diélectrique et dudit deuxième matériau diélectrique. On peut ainsi avoir un dispositif dans lequel un couplage entre la grille du premier transistor et le canal du deuxième transistor est mis en oeuvre, tandis que les autres zones du deuxième transistor sont totalement découplées du premier transistor. Selon une possibilité, les moyens de polarisation peuvent être prévus pour appliquer un potentiel variable, entre 0 et Vdd ou entre -Vdd et + Vdd, avec Vdd un potentiel d'alimentation du dispositif. Le dispositif microélectronique peut comprendre plus de deux transistors superposés. Ainsi, le dispositif microélectronique peut comprendre en outre, dans un axe orthogonal au plan principal du substrat et passant par la grille du premier transistor et/ou du deuxième transistor, un ou plusieurs autres transistors. Selon une possibilité, le dispositif microélectronique peut comprendre en outre : un ou plusieurs autres transistors dans un plan parallèle au plan principal du substrat et passant par la grille du premier transistor et/ou la grille du deuxième transistor. 10 Selon une possibilité de mise en oeuvre, le dispositif microélectronique peut comprendre en outre : au moins un plot de contact entre la grille du premier transistor et la grille du deuxième transistor. Le dispositif peut comprendre en outre : au moins un troisième transistor situé au niveau dudit premier transistor dans ledit empilement, et au moins un quatrième transistor, un cinquième transistor de découplage étant situé entre le troisième transistor et le quatrième transistor. Selon une variante, le dispositif peut comprendre en outre : au moins un troisième transistor situé au niveau dudit premier transistor dans ledit empilement, au moins un quatrième transistor situé au dessus du troisième transistor, le quatrième transistor et le troisième transistor étant sépares par l'intermédiaire d'une zone diélectrique prévue pour empêcher un couplage entre le troisième transistor et le quatrième transistor. Selon une possibilité de mise en oeuvre, le dispositif peut comprendre au moins un transistor doté d'un canal formé dans une zone semi-conductrice entourée par des zones isolantes d'épaisseur égale ou sensiblement égale à l'épaisseur de la zone semi- conductrice, le diélectrique de grille et la grille du premier transistor, reposant sur lesdites zones isolantes et sur la zone semi-conductrice. Un tel agencement peut permettre de réduire la topographie de la grille et permettre d'atténuer l'impact d'un désalignement involontaire entre la grille supérieure et inférieure. 11 Le dispositif microélectronique peut être une cellule mémoire, en particulier une cellule de mémoire SRAM. L'invention concerne également un procédé 5 de réalisation d'un dispositif microélectronique tel que défini plus haut. L'invention concerne en particulier un procédé de réalisation d'un dispositif microélectronique comprenant les étapes de : a) formation sur un substrat d'au moins un premier transistor doté d'une région de source, d'une région de drain, d'une structure formant un canal reliant la région de source et la région de drain, et d'une grille sur le canal, b) formation sur une couche semi-conductrice au dessus du premier transistor, d'un deuxième transistor, le procédé comprenant entre l'étape a) et l'étape b), la réalisation d'au moins une zone isolante 20 de séparation du premier transistor et du deuxième transistor, le deuxième transistor étant disposé de sorte que l'électrode de grille du premier transistor est située en regard de la zone de canal du deuxième transistor et séparée de cette zone de canal par 25 l'intermédiaire de ladite zone isolante située entre ladite grille dudit premier transistor et ledit canal dudit deuxième transistor et prévue de manière à permettre un couplage entre cette électrode de grille et ce canal. 10 15 12 BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - la figure 1, illustre un exemple de dispositif microélectronique suivant l'art antérieur, doté de transistors répartis sur 2 niveaux superposés ; - la figure 2 illustre un exemple de transistor à double-grille, - la figure 3 illustre exemple de structure de transistor sur SOI à plan de masse, - la figure 4 illustre exemple de structure de transistor de type DTMOS, - la figure 5 illustre un exemple de dispositif microélectronique suivant l'invention à 2 transistors superposés, et séparés par une zone isolante prévue de sorte que le canal du transistor de niveau supérieur est couplé électrostatiquement avec la grille du transistor de niveau inférieur, - la figure 6 illustre un exemple de dispositif microélectronique suivant l'invention, à n transistors superposés, dont n-1 transistors ont un canal couplé électrostatiquement avec la grille d'un transistor de niveau inférieur, - la figure 7 illustre un exemple de dispositif microélectronique suivant l'invention à 2 transistors superposés dont les grilles ont des axes de symétries distincts, le canal du transistor de niveau 13 supérieur étant couplé avec la grille du transistor de niveau inférieur, - la figure 8 illustre l'évolution, dans un exemple de dispositif microélectronique de type pMOS suivant l'invention, de la tension de seuil d'un transistor d'un niveau N donné en fonction du potentiel de grille d'un transistor de niveau N-1 inférieur audit niveau donné, en comparaison avec l'évolution, ainsi que l'évolution, dans des dispositifs microélectroniques comportant également des transistors superposés, mais davantage espacés les uns des autres, - la figure 9 illustre l'évolution, dans un exemple de dispositif microélectronique de type pMOS suivant l'invention, du courant Ioff à l'état bloqué d'un transistor d'un niveau N donné en fonction du potentiel de grille d'un transistor de niveau N-1 inférieur audit niveau donné, ainsi que l'évolution, dans des dispositifs microélectroniques comportant également des transistors superposés, mais davantage espacés les uns des autres, - la figure 10 illustre l'évolution, dans un exemple de dispositif microélectronique de type pMOS suivant l'invention, du courant Ion à l'état passant d'un transistor d'un niveau N donné en fonction du potentiel de grille d'un transistor de niveau N-1 inférieur audit niveau donné, ainsi que l'évolution, du courant Ion à l'état passant d'un transistor d'un niveau N donné en fonction du potentiel de grille d'un transistor de niveau N-1 inférieur audit niveau donné, dans des dispositifs microélectroniques comportant 14 également des transistors superposés, mais davantage espacés les uns des autres, - la figure 11 illustre l'évolution, dans un dispositif microélectronique suivant l'invention, de la tension de seuil d'un transistor de type n d'un niveau N donné en fonction du potentiel de grille d'un transistor de type p de niveau N-1 inférieur audit niveau donné, en comparaison avec l'évolution, dans un dispositif microélectronique suivant l'invention, de la tension de seuil d'un transistor de type p d'un niveau N donné en fonction du potentiel de grille d'un transistor de type n de niveau N-1 inférieur audit niveau donné, - les figures 12A-12B illustrent un exemple de dispositif microélectronique suivant l'invention, doté de moyens de polarisation de grille de transistor, prévus pour appliquer un potentiel variable, - la figure 13 illustre un exemple de dispositif microélectronique suivant l'invention, comportant, sur un même substrat, des transistors superposés et couplés entre eux, avec des transistors superposés, qui ne sont pas couplés et séparés par un niveau laissé vide ; - la figure 14 illustre un exemple de dispositif microélectronique suivant l'invention, à 2 transistors superposés et séparés par une zone isolante comportant plusieurs matériaux diélectriques de constantes diélectriques différentes, d'agencement et d'épaisseurs prévues de sorte que le canal du transistor de niveau supérieur est couplé électriquement avec la grille du transistor de niveau 15 inférieur, les autres régions du transistor de niveau supérieur n'étant pas couplées au transistor de niveau inférieur, - la figure 15 illustre une variante de l'exemple de dispositif microélectronique de la figure 14, - les figures 16A-16C et 17 illustrent un exemple de procédé de réalisation d'un dispositif microélectronique suivant l'invention, - la figure 18 illustre un exemple de dispositif microélectronique suivant l'invention comportant deux transistors superposés avec une zone de contact entre les grilles des deux transistors, - la figure 19 illustre un agencement amélioré d'électrode de grille d'un transistor dans un exemple de dispositif microélectronique suivant l'invention. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de dispositif microélectronique mis en oeuvre suivant l'invention, va à présent être donné en liaison avec la figure 5. Ce dispositif comprend tout d'abord un substrat 100, qui peut être un substrat massif (� bulk � suivant la terminologie anglo-saxonne) ou de type semi-conducteur sur isolant, par exemple de type SOI (SOI pour � silicon on insulator � ou � silicium 16 sur isolant �), comportant une première couche de support qui peut être semi-conductrice et par exemple à base de Si, recouverte par une couche isolante, par exemple à base de SiO2, elle-même recouverte par une couche semi-conductrice, par exemple à base de Si, et dans laquelle une ou plusieurs zones actives sont susceptibles d'être formée(s). Sur le substrat 100, repose un empilement de couches dans lequel figure un premier transistor T12 comportant une région de source 102, une région de drain 104, ainsi qu'une zone 106 de canal, reliant la région de source 102 et la région de drain 104. Le premier transistor T12 peut être éventuellement formé sur un substrat SOI totalement déserté ou partiellement déserté. Le transistor T12 comporte également une électrode de grille 108 située sur une couche de matériau diélectrique 107 de grille. Le matériau diélectrique 107 peut avoir une épaisseur équivalente en SiO2, également appelée épaisseur EOT (EOT pour � Equivalent Oxide Thickness �) par exemple comprise entre 0.5 et 5 nm. Le matériau diélectrique 107 peut être par exemple du SiO2 ou un matériau de type communément appelé � high-k � tel que du HfO2. La grille 108 du premier transistor T22, peut avoir une dimension critique dc1 comprise par exemple entre 10 et 1000 nanomètres (la dimension critique dc1 étant mesurée dans une direction parallèle à celle du vecteur i d'un repère orthogonal [ 0; i ; J ; k ] donné sur la figure 5). Tout au long de la présente 17 description, on entend par � dimension critique �, la plus petite dimension d'un motif hormis son épaisseur. La grille du premier transistor T11 peut également avoir une épaisseur comprise par exemple entre 10 et 100 nanomètres (l'épaisseur de la grille étant mesurée dans une direction parallèle à celle du vecteur j d'un repère orthogonal [0;1;j ;k] donné sur la figure 5). La grille 108 du premier transistor T11 peut être par exemple à base d'un matériau semi-conducteur dopé tel que du polysilicium, ou d'un métal par exemple tel que du TiN. Le dispositif comporte également au moins un deuxième transistor T21 formé au dessus du premier transistor T]r dans un niveau de l'empilement supérieur à celui du niveau dans lequel se trouve le premier transistor T11 Le deuxième transistor T21 comporte une région de source 112, une région de drain 114, ainsi qu'une structure de canal 116, reliant la région de source 112 et la région de drain 114. Le deuxième transistor T2] comporte également une grille 118 reposant sur une couche de diélectrique 117 de grille. Le diélectrique 117 de grille peut avoir une épaisseur équivalente en SiO2, également appelée épaisseur EOT (EOT pour � Equivalent Oxide Thickness �) comprise par exemple entre 0,5 et 5 nanomètres. Le diélectrique de grille peut être par exemple du SiO2 ou un matériau de type communément appelé � high-k � tel que du HfO2. 18 La grille 118 du deuxième transistor T21 peut avoir une dimension critique dc2 comprise par exemple entre 10 et 100 nanomètres (dc2 étant mesurée dans une direction parallèle à celle du vecteur i du repère orthogonal [0;1;j ;k]). La grille du deuxième transistor T2] peut également avoir une épaisseur comprise entre 10 nanomètres et 1000 nanomètres. La grille du deuxième transistor T21 peut être par exemple à base d'un matériau semi-conducteur tel que du polysilicium ou d'un métal par exemple tel que du TiN. La grille 108 du premier transistor T11 et la zone de canal du deuxième transistor T21 sont espacés d'une distance ou d'une épaisseur e0, choisie ou prédéterminée. La grille 108 du premier transistor In et la zone de canal du deuxième transistor T21 sont séparées par une zone isolante 120 nommée ILD (ILD pour � Inter layer dielectric � selon la terminologie anglo- saxonne ou diélectrique inter-niveaux) de faible épaisseur. La zone isolante peut être par exemple à base de SiO2 ou d'un matériau diélectrique communément appelé � high-k � tel que du HfO2. La zone isolante 120 est mise en oeuvre de manière à permettre un couplage entre la grille 108 du premier transistor T11 et le canal du deuxième transistor T2]r situé au dessus et en regard de la grille 108 du premier transistor T. De préférence, l'épaisseur de cette zone isolante ec est en particulier choisie bien inférieure à celle des épaisseurs des couches de matériaux diélectrique inter-niveaux dans les dispositifs suivant l'art antérieur, et qui dans ces dispositifs, est prévue pour permettre d'isoler entre eux différents niveaux superposés de composants ou de lignes d'interconnexions. Par épaisseur ec ou distance ec � faible �, on entend que ec peut être comprise entre 1 et 50 nanomètres d'épaisseur équivalente en SiO2, pour permettre le couplage. En plus de l'épaisseur, la nature du matériau diélectrique de la zone isolante, par exemple du SiO2 ou du HfO2r est également choisie pour permettre d'obtenir un couplage entre la grille du transistor de niveau inférieur et la zone de canal du transistor de niveau. L'épaisseur équivalente EOT en SiO2, d'un diélectrique � high-k � d'épaisseur Thigh-k est obtenue par la relation suivante : EOT = 'SiO2 • Thighùk 'highùk Par exemple, une couche de HfO2 ayant une constante diélectrique k=20 et une épaisseur de 200nm, a une épaisseur équivalente EOT en SiO2 de 50 nm. Avec un tel dispositif, en fonction de la manière dont la polarisation de la grille 108 du premier transistor I] est prévue, la tension de seuil VT du canal du deuxième transistor T21 peut être ajustée. A l'aide d'un tel dispositif, pour faire varier la tension de seuil VT du canal du deuxième transistor T21r on peut faire varier le potentiel 20 appliqué sur la grille 108 du transistor I] de niveau inférieur. La grille du premier transistor T11 permet ainsi de commander le potentiel de canal du transistor T2] de niveau supérieur. Le premier transistor I] et le deuxième transistor T2] sont disposés de sorte que la grille 108 du premier transistor I] est située en regard de la zone semi-conductrice 116 de canal du deuxième transistor T2]. Dans cet exemple, les grilles 108 et 118 ont des motifs alignés dans une direction orthogonale au plan principal du substrat (dans une direction parallèle à celle du vecteur j du repère orthogonal [0;i; j;k]). De préférence, pour obtenir un meilleur contrôle du potentiel de canal du deuxième transistor T2]r l'intégralité de la zone de canal du premier transistor I] est disposée en regard de la zone semi-conductrice 116 de canal du deuxième transistor T21. La zone de canal 116 du deuxième transistor T21 peut être réalisée dans une couche semi-conductrice totalement désertée, de manière à permettre un contrôle électrostatique au niveau du canal d'inversion permettant une variation de tension de seuil. La zone de canal 116 du deuxième transistor T21 peut être formée dans une couche semi-conductrice d'épaisseur comprise par exemple entre 1 et 100 nm, ou par exemple entre 5 et 20 nanomètres. L'épaisseur choisie pour la couche semi-conductrice dans laquelle est réalisée le canal 116 est prévue notamment en fonction du niveau de 21 dopage de cette couche pour permettre un comportement totalement déplété. Les zones de canal des transistors In et T21 peuvent être formées par exemple dans du Si ou dans un autre matériau semi-conducteur, par exemple tel que du Ge. La zone isolante séparant la grille du transistor T11 à la couche semi-conductrice sur laquelle le transistor T21 est réalisé, est prévue pour permettre un couplage significatif de la grille avec le substrat. Par couplage significatif, on entend un couplage permettant de faire varier la tension de seuil du transistor T2] de niveau supérieur d'au moins 50 mV, pour une variation de la tension appliquée à la grille du transistor In de niveau inférieur entre 0 et Vdd ou -Vdd et +Vdd selon l'application, avec Vdd la tension d'alimentation du dispositif, par exemple de l'ordre de 1 Volt ou de 0.5 V. Un modèle tel que celui décrit dans l'article de Lim et Fossum : IEEE Transactions on electron devices, vol. ED-30, n°10 Octobre 1983, peut être utilisé pour dimensionner la zone isolante 120 afin d'obtenir une variation de tension de seuil désirée AVth lorsque l'on fait varier de AV le potentiel de polarisation de la grille 108 du premier transistor T11 Un tel modèle peut être utilisé en particulier dans le cas où le deuxième transistor T21 est réalisé sur une couche totalement désertée. 22 �sc �ILD Tsc TILD OV �sc + �ILD T x \ c TILD / AVth = �ox Avec : - AVth la variation de tension de seuil du deuxième transistor T21, û Esc, T,,, respectivement la permittivité diélectrique et l'épaisseur de la couche semi-conductrice dans laquelle le canal 116 du transistor T21 est réalisé, oX, respectivement la permittivité diélectrique et l'épaisseur du diélectrique de grille du deuxième transistor T21, - EILD, TILD, respectivement la permittivité diélectrique et l'épaisseur du diélectrique de la zone isolante 120 séparant la couche semi-conductrice du deuxième transistor T21 de la grille 108 du premier transistor T11 Cela donne, lorsque le potentiel de la grille du premier transistor inférieur T11 varie de 0 à Vdd : Es, �ILD Tsc TILD 'VDD (1) �ox �sc + �ILD Tox \Tsc TILD / OVth = Pour atteindre un couplage significatif correspondant à une variation de tension de seuil AVth = 50mV, dans le cas où les grilles 108 et 118 ont une dimension critique de l'ordre de 45 nm, que l'épaisseur Tsc de la zone de canal 116 est égale à 7 nm, que cette dernière est en silicium, que l'épaisseur Tox de la zone de diélectrique 117 est égale à 1 nm, que cette dernière est à base de SiO2, que Vdd = 1V, et que la zone 120 est en SiO2, la zone isolante 120 est prévue par exemple avec une épaisseur de l'ordre 17,5 nm. Pour atteindre par exemple un couplage identique avec une zone isolante separant les transistors superposés à base de HfO2 avec une permittivité de 20, l'épaisseur physique de la couche de � high-k � est de l'ordre 90,5 nm. Dans le cas où le diélectrique de la zone isolante 120 est à base d'un matériau � high-k �, l'épaisseur Thigh-k à prévoir pour cette zone isolante 120 est déterminée par la formule précédente, en remplaçant Tox par : Tox = ESi02 Thighùk ' highùk Le premier transistor T12 et le deuxième transistor T22r peuvent être également dotés de zones d'accès au canal siliciurées. Le premier transistor T12 et le deuxième transistor T2] peuvent être des transistors d'une cellule mémoire, en particulier d'une cellule mémoire SRAM. Une modification dynamique de la tension de seuil VT du deuxième transistor peut être obtenue à l'aide de moyens (non représentés sur la figure 5) pour appliquer un potentiel variable, prévus pour : 24 - lors d'une phase, appliquer un potentiel sur la grille du premier transistor, - lors d'une autre phase, appliquer un autre potentiel sur la grille du premier transistor. Selon une possibilité de mise en oeuvre, pendant la première phase, le premier transistor peut être mis à l'état passant, tandis que pendant la deuxième phase, le premier transistor peut être mis à l'état bloqué. Dans l'exemple de dispositif illustré sur la figure 5, une zone métallique de contact 180 commune entre les zones actives des transistors T11 et T21 est prévue. Cette zone de contact peut être par exemple une zone de contact 180 de source commune. Le dispositif comporte également une zone métallique de contact 182 prévue par exemple pour le drain du deuxième transistor T21r ainsi qu'une zone métallique de contact par exemple pour le drain du premier transistor I. Un exemple de dispositif microélectronique avec deux transistors, vient d'être décrit. Un dispositif suivant l'invention peut comprendre un nombre plus élevés de transistors, par exemple un nombre n (avec n un entier tel que n > 2) de 25 transistors T11, T21, '(n-m, Tn1 superposés, chaque transistor Tk d'un niveau donné Nk (avec k un entier tel que 1 Le premier transistor T12 comporte une grille 218, de largeur W1r tandis que le deuxième transistor T22 situé au dessus du premier transistor T12r est doté d'une grille de largeur W2 supérieure à celle du premier transistor T12. Pour favoriser le couplage entre la grille du premier transistor et la zone de canal du deuxième transistor, le dessus ou la face supérieure de la grille du premier transistor est située en regard de la zone de canal du deuxième transistor, bien que les deux grilles aient des largeurs différentes et soient décentrées. Sur les figures 8 à 10, des courbes Cu, C2o, Cao, illustrent le phénomène de couplage dans un dispositif microélectronique suivant l'invention, du type de celui décrit par exemple en liaison avec la figure 5. Le couplage est mis en oeuvre entre une grille du premier transistor T12 et le canal du deuxième transistor T2] situé au dessus du premier transistor T22r la grille du premier transistor et le canal du deuxième transistor étant séparés par une épaisseur de 27 matériau diélectrique, par exemple de l'ordre de 10 nanomètres. Si l'on polarise la grille du premier transistor T22, et que l'on fait varier, par exemple entre 0 et 1 V, le potentiel Vgl appliqué sur cette grille, on observe une modification de la tension de seuil Vt2 du deuxième transistor T22. Ce phénomène est illustré sur la courbe CIo de la figure 8. Pour une telle variation du potentiel Vgl, on peut obtenir une variation de Vt2 de l'ordre de 130 mV. A titre de comparaison, des courbes C12 et C14 montrent l'évolution de la tension de seuil de transistors dans des dispositifs d'agencement semblable, mais dans lesquels l'épaisseur de diélectrique TILD entre la grille du premier transistor et la zone de canal est plus importante (TILD = 50 nanomètres pour le dispositif de la courbe Cl2 et TILD = 300 nanomètres pour celui de la courbe CI4) et empêche ou réduit fortement le couplage. La figure 9 montre, quant à elle, que dans un dispositif suivant l'invention et par exemple du type de celui de la figure 5, une variation du potentiel Vgl de la grille du premier transistor T22, de -1V à 1V, peut entraîner une variation 510FF du courant IOFF à l'état bloqué, de l'ordre de 6 décades (courbe C20 sur la figure 9). A titre de comparaison, des courbes C22 et C24 sur cette même figure 9, montrent l'évolution du courant Ioff du deuxième transistor d'un dispositif d'agencement semblable, mais dont l'épaisseur de diélectrique TILD entre la grille du premier transistor et la zone de canal du deuxième transistor 28 (TILD = 50 nanomètres pour celui de la courbe C22 et TILD = 300 nanomètres pour celui de la courbe C24) est plus importante et empêche ou réduit fortement le couplage. La figure 10 montre, quant à elle, que dans un dispositif suivant l'invention, par exemple du type de celui de la figure 5, une variation du potentiel Vgl de la grille du premier transistor I], de -1V à 1V, peut entraîner une variation 51 ON du courant ION dans le canal du deuxième transistor, de l'ordre de 53 %, lorsque ce dernier est à l'état passant (courbe C30 sur la figure 10). A titre de comparaison, des courbes C22 et C24 sur cette même figure 8, montrent l'évolution du courant ION du deuxième transistor dans des dispositifs d'agencement semblable, mais dont les épaisseurs TILD respectives de diélectrique entre la grille du premier transistor et la zone de canal (TILD = 50 nanomètres pour la courbe C22 et TILD = 300 nanomètres pour la courbe C24) empêchent ou réduit fortement le couplage. Une modification dynamique de la tension de seuil VT d'un transistor donné du dispositif microélectronique consiste, par exemple : - à imposer, lors d'une première phase, à l'aide d'un premier potentiel donné V1 appliqué sur la grille d'un autre transistor situé sous le transistor donné, une tension de seuil VT élevée lorsque le transistor donné est à l'état bloqué, - à imposer, lors d'une deuxième phase, à l'aide d'un deuxième potentiel donné V2 appliqué sur la grille dudit autre transistor, une tension de seuil VT faible lorsque le transistor est à l'état passant. 29 La courbe C40 illustre le phénomène de couplage dans un dispositif microélectronique suivant l'invention, entre une grille d'un premier transistor portée à un potentiel Vgl variant entre -1V et 1V et un canal d'un deuxième transistor PMOS situé au dessus du premier transistor, la grille du premier transistor et le canal du deuxième transistor étant séparés par une épaisseur de matériau diélectrique équivalente en SiO2, de l'ordre de 10 nanomètres. La courbe C42 illustre quant à elle le phénomène de couplage dans un dispositif microélectronique suivant l'invention, entre une grille d'un premier transistor portée à un potentiel Vgl variant entre -1V et 1V et un canal d'un deuxième transistor NMOS situé au dessus du premier transistor, la grille du premier transistor et le canal du deuxième transistor étant séparés par une épaisseur de matériau diélectrique TILD, par exemple du SiO2 de l'ordre de 10 nanomètres. Sur la figure 12A, les 3 derniers étages d'un dispositif microélectronique suivant l'invention (du type de ceux décrits précédemment en liaison avec les figures 5 et 6) à N étages de transistors superposés sont représentés. La grille du transistor du N-lème étage est reliée ou connectée à des moyens de polarisation 410N_2, ce qui permet d'influer par couplage, sur le potentiel du canal du transistor de l'étage N supérieur. De même, la grille du transistor du N-2ème 30 étage est reliée ou connectée à des moyens de polarisation 410N_2r ce qui permet d'influer, par 25 30 couplage, sur le potentiel du canal du transistor du N_leme étage. Les moyens de polarisation 410N et 410N_1 sont prévus pour appliquer un potentiel de polarisation qui peut être variable. Dans cet exemple, les transistors sont tous fonctionnels et peuvent jouer le rôle d'interrupteur, par exemple dans un mémoire ou dans une porte logique. Le potentiel appliqué peut être un potentiel positif compris entre deux valeurs données de potentiels, 0 et Vdd avec Vdd un potentiel d'alimentation du dispositif par exemple de l'ordre de 1 V ou de 0,1 V. Sur la figure 12B, une variante de l'exemple de configuration qui vient d'être décrite est donnée. Pour cette variante, la superposition de transistors comporte un transistor 500 au N-lème étage qui n'est pas utilisé pour fonctionner en interrupteur mais seulement comme moyen pour faire varier le potentiel du canal du transistor situé au Nième étage, en fonction de la manière dont sa grille est polarisée. La grille du transistor 500 situé au N-lème étage est reliée ou connectée à polarisation 510N_1r ce qui couplage, sur le potentiel du l'étage N supérieur. De même, la grille étage est reliée ou connectée polarisation 410N_2, ce qui couplage, sur le potentiel du Nùlème étage. des moyens de permet d'influer, par canal du transistor de du transistor du Nù2ème à des moyens de permet d'influer, par canal du transistor du 31 Les moyens de polarisation 510N-1 sont dans cet exemple prévus pour appliquer un potentiel de polarisation qui peut être compris dans une deuxième gamme de valeurs de potentiels négatifs et positifs, dans la mesure où le transistor 500 est utilisé pour le couplage à l'aide de sa grille plutôt que pour sa fonction de transistor. La deuxième gamme de valeur peut être par exemple comprise entre -Vdd et Vdd, avec Vdd le potentiel d'alimentation du dispositif, par exemple de l'ordre de 1V ou de 0,1V. De même, la grille du transistor du N-2ème étage est reliée ou connectée à des moyens de polarisation 510N-2r ce qui permet d'influer, par couplage, sur le potentiel du canal du transistor du N-lème étage. Les moyens de polarisation 510N_2 sont, dans cet exemple, prévus pour appliquer un potentiel de polarisation qui peut être positif et compris dans une gamme de potentiels, par exemple entre 0 et Vdd, avec Vdd un potentiel d'alimentation du dispositif. Un autre exemple de dispositif microélectronique suivant l'invention, avec plusieurs niveaux de transistors superposés, est donné sur la figure 13. Ce dispositif comprend une première zone Z1, comportant plusieurs transistors T1on, T10(,-1) dont les zones de canal sont couplées respectivement aux grilles de transistors T10 (n-1) , T10 (n-2) de niveau inférieur. Ce dispositif comprend également une deuxième zone Z2, comportant plusieurs transistors '20n, T30 (n-1) d'un même niveau dont les zones de canal ne sont 32 pas couplées aux grilles des transistors '20(n2), Tso (n-2) de niveau inférieur. Ainsi le dispositif comporte une première zone Z1 où un couplage entre transistors est mis en oeuvre, et une autre zone Z2, à côté de la première zone Z1, où les transistors superposés sont découplés. Le dispositif peut comporter ainsi une première zone Z1 où on réalise une modulation de la tension de seuil de certains transistors et une autre zone Z2, à côté de la première zone Z1, où les transistors ont une tension de seuil fixe. Un autre exemple de dispositif microélectronique, mis en oeuvre suivant l'invention, est illustré sur la figure 14. Ce dispositif diffère de celui décrit précédemment en liaison avec la figure 5, en ce qu'il comporte entre les transistors I] et T21r une zone isolante comportant plusieurs matériaux diélectriques différents, en particulier ayant des constantes diélectriques différentes, l'épaisseur et la répartition desdits matériaux diélectriques étant prévues de manière à permettre un couplage dans une première région R1 située entre la grille du premier transistor I] et le canal du deuxième transistor T21, et empêcher le couplage entre les transistors T11 et T21 dans une région R2 située autour de cette première région R1. Pour cela, la grille 108 du premier transistor I] et la zone de canal 116 du deuxième transistor T21 sont séparés par un premier matériau 33 diélectrique 420 ayant une première constante diélectrique k1. Autour de cette première région R1, au-dessus des régions de source et de drain du premier transistor T11 sont prévus des zones isolantes formées à base d'un deuxième matériau diélectrique 422 ayant une deuxième constante diélectrique k2, telle que k2 Avec un tel dispositif, en fonction de la manière dont la polarisation de la grille 108 du premier transistor T11 est prévue, la tension de seuil VT du canal du deuxième transistor T2I peut être ajustée. La grille du premier transistor T11 permet ainsi de commander le potentiel de canal du transistor T2] de niveau supérieur. On évite également les phénomènes de couplage du deuxième transistor T21 avec le premier transistor T11 dans la deuxième région R'2. Un exemple de procédé de réalisation d'un dispositif microélectronique suivant l'invention, tel que décrit en liaison avec la figure 5, va à présent être donné en liaison avec les figures 16A-16C et 17. On réalise tout d'abord (figure 16A) sur un substrat 100, une structure de transistor T11 comportant une région de source 102, une région de drain 104, ainsi qu'une zone 106 de canal, reliant la région de 35 source 102 et la région de drain 104, une zone de diélectrique 107 de grille et une grille 108 sur la zone 107 de diélectrique de grille. Des espaceurs isolants 111a, 111b peuvent être également réalisés de part et d'autre de la grille 108. La réalisation des zones de source et de drain peut comprendre la formation de zones semi-conductrices fortement dopées 102a, 104a communément appelées HDD (HDD pour � Highly doped drain �), surmontées de zones siliciurées 102b, 104b. Des zones d'accès 112 au canal faiblement dopées, communément appelées zones LDD (LDD pour � lightly doped drain �) peuvent être également réalisées. Ensuite, on recouvre le transistor d'une couche 113 de matériau diélectrique, par exemple à base d'un matériau � high-k � tel que du HfO2 ou de SiO2. (figure 16B) que l'on peut ensuite planariser par exemple par polissage mécano-chimique (CMP). Puis, on reporte, par exemple par collage, une couche semi-conductrice 110 recouverte par une couche isolante 111 sur la couche 113, de manière à mettre en contact les couches isolantes 111 et 113. L'épaisseur cumulée ec des couches isolantes 111 et 113 au dessus de la grille 108, est prédéterminée, et prévue de manière à ce qu'un couplage entre la grille 108 du transistor 111 et une zone de canal destinée à être formée dans la couche semi-conductrice 110, puisse être mis en oeuvre. L'épaisseur cumulée peut être comprise entre 1 et 50 nanomètres équivalente en SiO2 (figure 16C). 36 Selon une variante on peut reporter, par exemple par collage, une couche semi-conductrice 110 directement sur la couche 113. L'épaisseur ec de la couche isolante 113 au dessus de la grille 108, est alors également prédéterminée, et prévue de manière à permettre ultérieurement, un couplage entre la grille 108 du transistor 111 et une zone de canal destinée à être formée dans la couche semi-conductrice 110 (figure 17). Une variante de l'exemple de dispositif décrit en liaison avec la figure 5, prévoit une zone de contact 480 entre la grille G1 du premier transistor I] et la grille G2 du deuxième transistor T21 (figure 18). Avec un tel dispositif, on peut obtenir un courant Ion plus élevé dans le canal du deuxième transistor T21 sans augmenter le courant Ioff à l'état bloqué, en modifiant dynamiquement la tension de seuil du deuxième transistor T21. Le premier transistor T11 peut être utilisé en tant que grille de contrôle de la tension de seuil du transistor T21 du niveau supérieur. En effet, en prenant l'exemple d'un transistor de type N, On définit la tension de seuil standard d'un nMOS par Vt s,n= Vt (Vgl=0). A l'état passant : Les potentiels Vg2 et Vgl appliqués sur les grilles G1 et G2 sont tels que Vg2=Vgl=Vdd Selon les résultats de simulation de la figure 11, la tension de seuil du deuxième transistor T21 est abaissée : 37 Vt0n De telles cellules peuvent ainsi comporter une pluralité de transistors superposés, dont un ou plusieurs transistors ont une grille, qui, suivant la manière dont elle est polarisée, permet de moduler la tension de seuil VT d'un transistor dont la zone de canal est située au dessus et en regard de ladite grille, à une distance permettant un couplage entre ladite grille et ladite zone de canal. Sur la figure 19 un exemple d'agencement d'électrode de grille au sein d'un dispositif microélectronique suivant l'invention est donné. Dans cet exemple, le dispositif est formé sur un substrat 500 de type semi-conducteur sur isolant et comporte une première couche de support recouverte par une couche isolante 502, par exemple à base de SiO2, elle-même recouverte par une zone semi- conductrice 516, par exemple à base de Si, dans 38 laquelle la zone de canal du premier transistor I] est formée. De part et d'autre de cette zone semi-conductrice 516 de canal, des zones de matériau diélectrique 511 sont prévues. Ces zones peuvent avoir une épaisseur égale ou sensiblement égale à l'épaisseur de la zone semi-conductrice. Le diélectrique 507 de grille et la grille 508 du premier transistor I], reposent sur lesdites zones isolantes 511 et sur la zone semi-conductrice 516. Ces zones diélectriques permettent de diminuer la topographie du premier transistor T11 et peuvent avoir été prévues afin de faciliter les éventuelles étapes de planarisation lors de la formation du deuxième transistor au dessus du premier transistor. Cela permet également de palier à un éventuel problème de désalignement entre les deux grilles. Dans cet exemple d'agencement, l'épaisseur située entre l'électrode de grille 508 et la zone semi-conductrice 516 est constante. Le deuxième transistor T22 (dont seule la zone 516 de canal est représentée) est formé au dessus du premier transistor et séparé de la grille de ce dernier par l'intermédiaire d'une zone isolante, de composition et d'épaisseurs prévus pour permettre un couplage entre la grille 508 du premier transistor et le canal du deuxième transistor. REVENDICATIONS1. Dispositif microélectronique compre- nant . - un substrat (100) surmonté d'un empilement de couches, - au moins un premier transistor (T11) situé à un niveau donné dudit empilement, - au moins un deuxième transistor (T21) situé à un deuxième niveau dudit empilement, au dessus dudit niveau donné, le premier transistor (TH) comportant une électrode de grille (108) située en regard d'une zone de canal (116) du deuxième transistor (T21) et séparée de cette zone de canal par l'intermédiaire d'une zone isolante entre ladite grille dudit premier transistor et ledit canal dudit deuxième transistor, ladite zone isolante étant prévue de manière à permettre un couplage entre cette électrode de grille et ce canal, le dispositif étant doté en outre : de moyens pour moduler la tension de seuil du deuxième transistor, comprenant des moyens de polarisation destinés à appliquer un potentiel variable sur ladite grille dudit premier transistor et prévus pour : - appliquer à la grille du premier transistor, pendant une première phase, au moins un premier potentiel, - appliquer à la grille du premier transistor, pendant une deuxième phase, au moins un deuxième potentiel, différent dudit premier potentiel. 40 2. Dispositif microélectronique selon la revendication 1, dans lequel ladite zone isolante (120) a une épaisseur équivalente en SiO2 comprise entre 1 et 50 nanomètres. 3. Dispositif microélectronique selon l'une des revendications 1 ou 2, dans lequel ladite zone isolante (120) est à base de SiO2 ou d'un matériau high-k tel que du HfO2. 10 4. Dispositif microélectronique selon l'une des revendications 1 à 3, dans lequel le deuxième transistor (T21) est formé sur une couche semi-conductrice totalement déplétée. 15 5. Dispositif microélectronique selon l'une des revendications 1 à 4, le couplage étant tel qu'une variation du potentiel de grille du premier transistor (I]) entraine une variation de la tension de 20 seuil du deuxième transistor (T2). 6. Dispositif microélectronique selon l'une des revendications 1 à 5, dans lequel Vdd est un tension d'alimentation du dispositif, le couplage étant 25 tel qu'une variation du potentiel de grille du premier transistor 0 à Vdd, permette d'obtenir une variation de tension de seuil du deuxième transistor d'au moins 50 mV.5 41 7. Dispositif microélectronique selon la revendication 6, ledit potentiel variable, variant entre 0 et Vdd ou entre -Vdd et + Vdd. 8. Dispositif microélectronique selon l'une des revendications 1 à 7, dans lequel entre ladite grille et ladite zone de canal, ladite zone isolante (120) est formée d'une première région (R1, R'1) à base d'un premier matériau diélectrique (420) ayant une première constante diélectrique k1r en regard des zones de source et de drain dudit premier transistor, ladite zone étant formée d'une deuxième région (R2, R'2) comportant au moins un deuxième matériau diélectrique (422) ayant une deuxième constante diélectrique k2 telle que k2 9. Dispositif microélectronique selon la revendication 8, ladite deuxième région (R'2) comportant un empilement dudit premier matériau diélectrique (420) et dudit deuxième matériau diélectrique (422). 10. Dispositif microélectronique selon l'une des revendications 1 à 9, la zone de canal du premier transistor (I]) étant située totalement en regard de la grille du deuxième transistor (T21)• 11. Dispositif microélectronique selon l'une des revendications 1 à 10, comportant en outre, dans un axe orthogonal au plan principal du substrat passant par la grille du premier transistor et/ou du 42 deuxième transistor, un ou plusieurs autres transistors. 12. Dispositif microélectronique selon l'une des revendications 1 à 11, comprenant en outre au moins un troisième transistor (T21) situé au niveau dudit premier transistor dans ledit empilement, et au moins un quatrième transistor (T21) situé au dessus troisième transistor, le quatrième transistor (T21) et le troisième transistor étant séparés par l'intermédiaire d'une zone diélectrique prévue pour empêcher un couplage entre le troisième transistor et le quatrième transistor. 13. Dispositif microélectronique selon l'une des revendications 1 à 11, comprenant en outre au moins un troisième transistor (T21) situé au niveau dudit premier transistor dans ledit empilement, et au moins un quatrième transistor (T21), un cinquième transistor (T21) de découplage étant situé entre le troisième transistor et le quatrième transistor. 14. Dispositif microélectronique selon l'une des revendications 1 à 13, comprenant en outre un ou plusieurs autres transistors dans un plan parallèle au plan principal du substrat et passant par la grille (108) du premier transistor (In) et/ou la grille (118) du deuxième transistor (T21) . 15. Dispositif microélectronique selon l'une des revendications 1 à 14, comprenant en outre au 43 moins un plot de contact entre la grille du premier transistor et la grille du deuxième transistor. 16. Dispositif microélectronique selon l'une des revendications 1 à 15, dans lequel le dispositif comprend au moins un transistor (T11) doté d'un canal formé dans une zone semi-conductrice (516), ainsi que part et d'autre de ladite zone semi-conductrice, des zones de matériau diélectrique (511) d'épaisseur égales ou sensiblement égales à l'épaisseur de la zone semi-conductrice (516), le diélectrique (507) de grille et la grille (508) du premier transistor, reposant sur lesdites zones de matériau diélectrique (511) et sur la zone semi-conductrice (516). 17. Dispositif microélectronique selon l'une des revendications 1 à 16, dans lequel ledit premier potentiel est prévu pour rendre passant ledit deuxième transistor et imposer une première tension de seuil au deuxième transistor, ledit deuxième potentiel étant prévu pour rendre bloqué ledit deuxième transistor et imposer une deuxième tension de seuil, supérieuree à ladite première tension de seuil. 18. Dispositif microélectronique selon l'une des revendications 1 à 17, dans lequel les transistors appartiennent à une cellule mémoire SRAM.