Brevet FR2930993A1 — publié le 20091113

L'invention concerne un dispositif de numérisation (ou numériseur) à ligne de propagation. Il a déjà été proposé, lorsque l'on souhaite numériser des signaux électriques très rapides (par exemple pour l'acquisition de signaux transitoires ou dans la conception d'oscilloscopes rapides), d'utiliser le fait que le signal électrique se propage avec une célérité certes très élevée mais finie, et que l'on peut donc accéder à l'évolution du signal électrique dans des temps très courts en prélevant les différentes valeurs de ce signal en différents points d'une ligne de propagation à un instant donné, au moyen notamment d'échantillonneursbloqueurs ultra-rapides. Les valeurs prélevées par les échantillonneurs-bloqueurs peuvent alors être lues (et en général converties sous forme numérique) en différé. Une telle technique est par exemple décrite dans les brevets US 5,471,162 et FR 2 764 070 et permet d'obtenir une grande dynamique d'enregistrement (plus de 10 bits) et une très grande bande passante (supérieure à 10 Ghz). On comprend toutefois qu'en utilisant ces principes, la durée d'acquisition du signal est déterminée par la longueur de la ligne de propagation utilisée pour l'acquisition (puisque ces deux grandeurs sont liées, de manière invariable, par la célérité du signal électrique dans la ligne, soit environ 5 nanosecondes par mètre) et que l'augmentation souhaitable de la durée d'acquisition est par conséquent rapidement problématique. Il a de ce fait été proposé, afin de réduire la longueur de la ligne de propagation pour une durée d'acquisition donnée, d'introduire un retard dans le déclenchement (par conséquent successif) des différents échantillonneurs- bloqueurs disposés le long de la ligne de propagation. Une telle solution est par exemple décrite dans la demande de brevet FR 2 779 528. Ces différentes solutions se heurtent par ailleurs au problème de la dégradation du signal lorsque le nombre d'échantillonneurs-bloqueurs utilisés le long de la ligne de propagation augmente, ce qui est pourtant bien entendu également souhaitable afin d'augmenter le nombre d'échantillons acquis. Les solutions utilisées dans d'autres domaines de l'acquisition du signal électrique et les technologies utilisées dans ces domaines paraissaient toutefois incapables de répondre à ces besoins propres aux numériseurs à ligne de propagation, du fait notamment de la rapidité nécessaire des échantillonneurs-bloqueurs et de la simultanéité de leur déclenchement (ou de la quasi-simultanéité dans le cas où un retard est introduit entre les différents échantillonneurs-bloqueurs). Ces conditions particulières impliquent par exemple en effet l'utilisation de technologies électroniques rapides telles que l'InP, l'AsGa ou le SiGe. On a donc cherché d'autres solutions afin d'augmenter le nombre d'échantillons acquis par des numériseurs utilisant une ligne de propagation, tel que par exemple l'introduction d'amplificateurs régénérateurs entre blocs d'échantillonneurs-bloqueurs (voir par exemple "Contribution à l'étude et à la réalisation d'un numériseur ultra large bande à haute résolution en filière TBH InP", thèse de Hassan El Aabbaoui, 30 mars 2007, Université des sciences et technologies de Lille). Ces solutions sont toutefois assez délicates à mettre en oeuvre en pratique. Il a enfin été proposé d'utiliser plusieurs lignes de propagation ainsi que de faire fonctionner la ligne de propagation en mode répétitif et de multiplexer plusieurs convertisseurs analogiques-numériques rapides derrière les échantillonneurs (voir par exemple "Etude d'éléments de base et de concepts pour un numériseur à très large bande passante et à haute résolution", thèse de Benoit Gorisse, 14 décembre 2007, Université des sciences et technologies de Lille). Cette solution impose toutefois l'utilisation de convertisseurs rapides, dont les caractéristiques, en particulier en termes de dynamique du signal converti, ne sont pas optimales. Dans ce contexte, l'invention propose un dispositif de numérisation d'un signal électrique, caractérisé en ce qu'il comprend une ligne de propagation parcourue par le signal, une pluralité d'échantillonneurs connectés en des points distincts de la ligne de propagation de manière à prélever chacun la valeur du signal à son point de connexion, une mémoire analogique matricielle comprenant une ligne dont certains éléments au moins sont connectés chacun à un échantillonneur de manière à recevoir la valeur prélevée par l'échantillonneur, et des moyens de décalage de ligne en ligne des valeurs mémorisées, ainsi que des moyens de conversion analogique-numérique des valeurs mémorisées. La multiplicité des échantillonneurs permet à chacun d'eux de travailler à une fréquence réduite par rapport à la fréquence d'échantillonnage requise pour l'ensemble du système et l'utilisation d'une mémoire analogique matricielle est donc finalement bien adaptée à recevoir en parallèle les échantillons prélevés sur la ligne de propagation. Les moyens de conversion analogique-numérique comprennent par exemple une pluralité de convertisseurs analogique-numérique. Selon une première solution envisageable, les convertisseurs analogique-numérique sont connectés chacun à une colonne de la mémoire analogique matricielle. On peut ainsi lire et convertir en colonne les valeurs enregistrées, à un rythme plus lent que celui de l'échantillonnage. Selon une autre solution envisageable, un convertisseur analogique-numérique est associé à chaque élément de la mémoire analogique, ce qui rend possible une lecture en continu des valeurs enregistrées. Les convertisseurs analogique-numérique sont par exemple pour ce faire intégrés à la mémoire analogique. On peut prévoir dans ce cadre des moyens de commande du décalage à une fréquence déterminée et des moyens de commande des convertisseurs à une fréquence égale à ladite fréquence déterminée divisée par le nombre d'éléments en colonne dans la mémoire analogique. La mémoire analogique (grâce à la pluralité d'éléments en colonne) permet ainsi de réduire la fréquence de travail des convertisseurs et notamment par conséquent d'utiliser des convertisseurs à grande dynamique. Par ailleurs, au moins un échantillonneur peut être connecté à la mémoire analogique par l'intermédiaire d'un amplificateur différentiel de sorte à appliquer alternativement la valeur prélevée à une première colonne et à une seconde colonne de la mémoire analogique, ce qui permet de diviser par deux la longueur de la ligne de propagation pour un nombre d'échantillons prélevés donné. Les échantillonneurs sont par exemple réalisés en technologie InP, particulièrement adaptée à la rapidité nécessaire de fonctionnement, tandis que la mémoire analogique peut être réalisée en technologie CMOS, grâce notamment à la fréquence de travail relativement faible de la mémoire permise par la présence de plusieurs échantillonneurs, comme déjà indiqué. On prévoit d'ailleurs par exemple un nombre d'échantillonneurs compris entre 10 et 100, ce qui permet une réduction de cette fréquence de travail de plus d'un ordre de grandeur, en limitant toutefois la longueur de la ligne pour éviter la dégradation du signal. D'autres caractéristiques et avantages de l'invention apparaîtront mieux à la lecture de la description qui suit, faite en référence aux dessins annexés dans lesquels : - la figure 1 représente un numériseur selon un premier mode de réalisation de l'invention ; - la figure 2 représente un numériseur selon un second mode de réalisation de l'invention ; - la figure 3 représente un numériseur selon un troisième mode de réalisation de l'invention. Le numériseur présenté à la figure 1 est principalement formé de trois étages 10, 20, 30 successivement décrits ci-dessous. Le premier étage 10 comprend une ligne de propagation 12 sur laquelle sont placés N échantillonneurs bloqueurs rapides 141, ..., 14N (dans l'exemple décrit ici, on a par exemple N = 20). Ces échantillonneurs bloqueurs 141, ..., 14N prélèvent le signal chacun à une fréquence d'échantillonnage propre fe (ici par exemple fe = 1 GHz), ce qui permet au système dans son ensemble de réaliser une fréquence d'échantillonnage Fe = N.fe (soit ici 20 GHz). Comme visible en figure 1, on applique par exemple dans ce but un signal d'horloge Ho généré par une horloge H à la fréquence fe afin de commander le prélèvement simultané de N échantillons par les N échantillonneurs bloqueurs. En variante, on pourrait introduire un retard entre les différents échantillonneurs de manière à les déclencher successivement, ce qui permet de réduire la longueur nécessaire de la ligne de propagation pour une durée donnée d'acquisition comme déjà expliqué en introduction. Ce premier étage est réalisé dans une technologie rapide comme l'InP, l'AsGa ou le SiGe. On utilise ici par exemple la technologie InP, procédé HBT (signifiant "Heterojunction Bipolar Transistor"), à haute fréquence de commutation (bande passante de l'ordre de 300 GHz) ce qui permet de garantir un échantillonnage alliant une grande bande passante et une grande dynamique. Chaque échantillonneur bloqueur 14; peut en pratique être réalisé en deux niveaux : un échantillonneur très haute fréquence et haute impédance, suivi d'un échantillonneur plus basse fréquence ayant une capacité plus grande afin de garder l'échantillon en mémoire pendant une durée plus longue sans perte de signal. Le deuxième étage 20 comprend une série de mémoires analogiques 201, ..., 20N à accès séquentiel qui forment ainsi chacune une colonne d'une mémoire analogique matricielle. Chaque élément 211, ..., 21N de la première ligne de cette mémoire matricielle est connecté (ici à travers un amplificateur 181, ..., 18N) à un échantillonneur bloqueur 141, ..., 14N afin de recevoir et d'enregistrer les échantillons analogiques fournis par le premier étage. On peut également interposer entre le premier étage et le second étage (c'est-à-dire entre la sortie de chaque échantillonneur bloqueur 14; et l'entrée la mémoire analogique associée 20;) un filtre anti-repliement passe-bas d'ordre élevé et de fréquence de coupure égale à la bande passante de la mémoire analogique. Les mémoires utilisées peuvent être de type CCD (de l'anglais "Charge Coupled Device") ou FISO (de l'anglais "Fast ln Slow Out' et réalisées dans une technologie CMOS ou bi-CMOS (technologies moins exigeantes en matière de consommation). De manière intéressante, les technologies InP et CMOS utilisées ici respectivement pour le premier étage et le second étage présentent des niveaux électriques compatibles et s'interfacent donc sans difficulté. Les mémoires doivent par ailleurs avoir un temps d'accès permettant la mémorisation des échantillons prélevés par le premier étage, soit ici un temps d'accès de 1 ns. À chaque cycle de fonctionnement pendant la durée de l'acquisition, les valeurs mémorisées dans les mémoires analogiques 201, ..., 20N sont décalées d'un élément-mémoire (vers le bas sur la figure 1), c'est-à-dire de ligne en ligne au niveau de la mémoire matricielle formée de l'ensemble des mémoires analogiques 201, ..., 20N. Pour ce faire, on applique ici un signal d'horloge HI à la fréquence fe. La profondeur de mémoire M (c'est-à-dire le nombre d'éléments mémoire de chaque mémoire analogique 201, ..., 20N, ou le nombre de lignes de la mémoire matricielle formée par l'ensemble de ces mémoires analogiques) détermine ainsi le nombre M.N d'échantillons enregistrés et la durée d'enregistrement T = M/fe. Dans l'exemple décrit ici, M = 128, ce qui permet d'obtenir 2560 échantillons sur une durée d'enregistrement de 128 ns. L'acquisition qui vient d'être décrite est par exemple réalisée sur une durée précisément égale à la durée d'enregistrement susmentionnée. On peut toutefois en variante faire fonctionner l'acquisition sur une durée supérieure à la durée d'enregistrement, auquel cas on ne dispose que des derniers échantillons (relatifs à la durée d'enregistrement précédant l'arrêt de l'acquisition, avec perte des échantillons antérieurs), ce qui permet l'utilisation du dispositif en pré-déclenchement. La fin de la phase d'acquisition est réalisée en arrêtant les horloges Ho et HI, ce qui fige le contenu de la mémoire. On remarque que, pour respecter le critère de Shannon, il faut que les échantillonneurs 141, ..., 14N aient une bande passante d'au moins Fe/2 (soit ici 10 GHz) et que les mémoires analogiques aient une bande passante d'au moins feI2 (soit ici 500 MHz). On choisira de préférence des mémoires ayant une bande passante proche de ce minimum afin de préserver au maximum la dynamique du signal. Le troisième étage comprend une pluralité de convertisseurs analogique-numérique 321, ..., 32N, un convertisseur 32; étant ici associé à la sortie de chaque mémoire 20; (c'est-à-dire à un élément de la dernière ligne 291, ..., 29N de la mémoire matricielle formée par ces mémoires). Les convertisseurs sont par exemple à grande dynamique (10 bits ou plus, ici 12 bits), réalisés en technologie CMOS. Les valeurs mémorisées dans chaque mémoire analogique 20; sont successivement lues et converties par le convertisseur 32; associé par la poursuite du décalage séquentiel dans chaque mémoire analogique 20 (c'est-à-dire du décalage de ligne en ligne de la mémoire matricielle), cette fois toutefois à un rythme beaucoup plus lent, ici 5 MHz, par exemple au moyen de l'application aux mémoires analogiques 201, ..., 20N et aux convertisseurs 321, ..., 32N d'une horloge HI à cette fréquence. Il est d'ailleurs même envisageable en variante d'utiliser un seul convertisseur analogique-numérique pour lire et convertir l'ensemble des valeurs analogiques mémorisées dans la mémoire matricielle, à condition toutefois de prévoir des moyens de commutation permettant à ce convertisseur unique d'accéder aux différentes colonnes de la mémoire matricielle pendant le temps de maintien des échantillons dans les mémoires analogiques (typiquement plusieurs microsecondes). Les valeurs numérisées sont alors mémorisées dans une mémoire numérique 34 (ou en variante transmises à un processeur numérique à travers un bus dédié). Un second mode de réalisation de l'invention va à présent être décrit en référence à la figure 2. Les éléments communs à ce second mode de réalisation et au premier mode décrit ci-dessus sont représentés sur la figure 2 avec une référence augmentée de 100 par rapport à celle utilisée en figure 1 et ne seront pas décrits en détail. N' échantillonneurs-bloqueurs 1141, ..., 114N, sont connectés à intervalles réguliers sur une ligne de propagation 112 de manière à prélever le signal électrique qui parcourt cette ligne. Le prélèvement de chaque échantillonneur 114; est déclenché par application d'une horloge H'o de fréquence f'e. On utilise ici à titre d'exemple les mêmes paramètres que dans le premier mode de réalisation, à savoir N' = 40 et f'e = 1 GHz. Les valeurs lues par chaque échantillonneur 114; sont transmises (par exemple à travers un amplificateur 118;) au premier élément 1421 d'une colonne 140; associée à cet échantillonneur 114; au sein d'une mémoire analogique matricielle 140 formée de M' lignes. Dans l'exemple décrit ici, on a M' = 5. Les valeurs mémorisées par la mémoire analogique 140 sont décalées de ligne en ligne (c'est-à-dire, pour chaque élément 142;, vers l'élément 142;+1) par application d'une horloge H'1, également de fréquence f'e. La mémoire analogique 140 comprend également des convertisseurs analogique-numérique 144;, chacun associé à un élément de mémoire 142;. Les convertisseurs sont de préférence intégrés, par exemple en technologie CMOS, ce qui permet d'obtenir une consommation acceptable malgré le nombre important de convertisseur en fonctionnement. La mémoire analogique 140 est en outre adressable de manière à permettre la lecture (et la conversion en numérique) des échantillons déjà présents en mémoire simultanément à l'enregistrement des échantillons suivants. Des mémoires de ce type sont par exemple décrites dans les brevets U56091 619 etFR2872331. Les convertisseurs 144; sont commandés par une horloge H'2 de fréquence f'e/M', soit ici 200 MHz, ce qui permet de lire (et de convertir en numérique) à chaque cycle de cette horloge H'2 l'ensemble des valeurs (analogiques) mémorisées dans les M' lignes de la mémoire 140. Les valeurs lues et numérisées sont transmises (par exemple au moyen de bus 1451, ..., 145N') à une mémoire numérique 150 pour stockage. On obtient ainsi une numérisation et un enregistrement en continu du signal électrique. La figure 3 présente un troisième mode de réalisation dans lequel les amplificateurs 181, ..., 18N de la figure 1 sont remplacés par des amplificateurs différentiels 191, ..., 19N dont on utilise alternativement les deux sorties, ce qui permet de diviser par deux la longueur de ligne de propagation utilisée. Pour obtenir les mêmes résultats que dans l'exemple décrit ci-dessus en référence à la figure 1, on peut donc prendre ici N = 20. Du fait de la proximité des réalisations, on utilise en figure 3 des références identiques à celles de la figure 1 et on ne décrit ci-dessous que les aspects du fonctionnement spécifique à la variante de la figure 3. Chaque amplificateur différentiel 19; est connecté à un échantillonneur-bloqueur associé 14; (déclenché par une horloge Ho à la fréquence fe, ici égale à 2 GHz si on souhaite obtenir une fréquence d'acquisition du système de 40 GHz comme précédemment), mais applique alternativement le signal prélevé à une première colonne 21; et à une seconde colonne 22; d'une partie 20; de mémoire associée à cet échantillonneur 14;, ici par application de l'horloge Ho au commutateur de sortie de l'amplificateur différentiel 19;. Chaque colonne 21;, 22; reçoit donc des valeurs analogiques à mémoriser à une fréquence fe/2 (ici 1 GHz). On commande donc le décalage dans chacune des premières colonnes 211, ..., 21N (au moyen de l'horloge HI de fréquence fe/2) en opposition de phase par rapport au décalage au sein des secondes colonnes 221, ..., 22N (commandé par l'horloge Hl ). Une fois la phase d'acquisition qui vient d'être décrite terminée (du fait du remplissage de l'ensemble des éléments de chaque colonne 21;, 22;), on procède à la lecture et à la numérisation du contenu de tous ces éléments, par exemple au moyen de convertisseurs 321, ..., 322N associés chacun à une colonne 21;, 22; et commandés par une horloge H2 à une fréquence relativement faible (ici 5 MHz), en vue de leur mémorisation dans la mémoire numérique 34. Les modes de réalisation qui précèdent ne sont que des exemples de mise en oeuvre de l'invention qui ne s'y limite pas. Notamment, l'utilisation des deux sorties d'amplificateurs différentiels, décrite ci-dessus comme variante du premier mode de réalisation, pourrait également s'appliquer au second mode de réalisation. REVENDICATIONS1. Dispositif de numérisation d'un signal électrique, caractérisé en ce qu'il comprend : - une ligne de propagation (12 ; 112) parcourue par le signal ; - une pluralité d'échantillonneurs (141, ..., 14N ; 1141, ..., 114N') connectés en des points distincts de la ligne de propagation (12 ; 112) de manière à prélever chacun la valeur du signal à son point de connexion ; - une mémoire analogique matricielle (20 ; 140) comprenant une ligne dont certains éléments au moins (211, ..., 21N ; 1421) sont connectés chacun à un échantillonneur (141, ..., 14N ; 1141, ..., 114N') de manière à recevoir la valeur prélevée par l'échantillonneur, et des moyens de décalage de ligne en ligne des valeurs mémorisées ; - des moyens de conversion analogique-numérique (321, ..., 32N ; 1441, ..., 144M, ; 321, ..., 322N) des valeurs mémorisées. 2. Dispositif de numérisation selon la revendication 1, caractérisé en ce que les moyens de conversion analogique-numérique comprennent une pluralité de convertisseurs analogique-numérique (321, ..., 32N; 1441, ..., 144M, ; 321, ..., 322N). 3. Dispositif de numérisation selon la revendication 2, caractérisé en ce que les convertisseurs analogique-numérique (321, ..., 32N ; 321, ..., 322N) sont connectés chacun à une colonne de la mémoire analogique matricielle. 4. Dispositif de numérisation selon la revendication 2, caractérisé en ce qu'à chaque élément (1421, ..., 142M') de la mémoire analogique (140) est associé un convertisseur analogique-numérique (1441, ..., 144M').30 5. Dispositif de numérisation selon la revendication 4, caractérisé en ce que les convertisseurs analogique-numérique (1441, ..., 144M') sont intégrés à la mémoire analogique (140). 6. Dispositif de numérisation selon la revendication 4 ou 5, caractérisé par des moyens de commande du décalage à une fréquence déterminée et par des moyens de commande des convertisseurs (1441, ..., 144M') à une fréquence égale à ladite fréquence déterminée divisée par le nombre d'éléments en colonne dans la mémoire analogique (140). 7. Dispositif de numérisation selon l'une des revendications 1 à 6, caractérisé en ce qu'au moins un échantillonneur (141, ..., 14N) est connecté à la mémoire analogique par l'intermédiaire d'un amplificateur différentiel (191, ..., 19N) de sorte à appliquer alternativement la valeur prélevée à une première colonne (211) et à une seconde colonne (221) de la mémoire analogique. 8. Dispositif de numérisation selon l'une des revendications 1 à 7, caractérisé en ce que les échantillonneurs (141, ..., 14N ; 1141, ..., 114N') sont réalisés en technologie InP. 9. Dispositif de numérisation selon l'une des revendications 1 à 8, caractérisé en ce que la mémoire analogique (20 ; 140) est réalisée en technologie CMOS. 25 10. Dispositif de numérisation selon l'une des revendications 1 à 9, caractérisé en ce qu'il comprend un nombre d'échantillonneurs (141, ..., 14N ; 1141, ..., 114N') compris entre 10 et 100.20