Brevet FR2923949A1 — publié le 20090522

DISPOSITIF SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION DE CELUI-CI La présente invention concerne un dispositif semi-conducteur et un procédé de fabrication de celui-ci, en particulier un dispositif semi-conducteur avec une couche diélectrique et une couche de semi-conducteur empilées sur une surface d'un substrat semi-conducteur, un élément semi-conducteur formé dans la couche de semi-conducteur et une région de tranchée d'isolation formée autour de l'élément semi-conducteur, ainsi qu'un procédé de fabrication de celui-ci. Classiquement, un HVIC (circuit intégré haute tension) est connu, qui utilise un substrat d'isolation diélectrique avec une couche diélectrique et une couche de semi-conducteur empilées sur une surface d'un substrat semi-conducteur, ayant un circuit intégré et un dispositif à forte tension de tenue formé d'un seul bloc sur la surface de la couche de semi-conducteur. Le HVIC a des avantages permettant d'isoler l'un de l'autre des dispositifs montés, de développer des produits destinés à des applications embarquées du fait d'un fonctionnement stable sous une température élevée, et de fabriquer un dispositif à forte tension de tenue en utilisant l'effet RESURF (effet de champ de surface réduit). Par exemple, l'utilisation du HVIC permet de former un circuit triphasé de décalage de niveau dans une formation monopuce comprenant même un dispositif de sortie. Si un dispositif à canal P et un dispositif à canal N peuvent être combinés en un dispositif de décalage de niveau, un circuit de commande peut être simplifié. Par conséquent, en ce qui concerne le HVIC, il est important d'améliorer la propriété du dispositif à canal P (en particulier un transistor MOS à canal P). Un transistor MOS à canal P à forte tension de tenue peut avoir une électrode source d'une longueur prédéterminée formée dans la surface d'une couche de semi-conducteur, une électrode grille annulaire formée de manière à entourer l'électrode source, une électrode drain annulaire formée de manière à entourer l'électrode grille, et une région de tranchée d'isolation annulaire formée de manière à entourer l'électrode drain. Un autre transistor MOS à canal P à forte tension de tenue peut avoir une électrode drain d'une longueur prédéterminée formée dans la surface d'une couche de semi-conducteur, une électrode grille annulaire formée de manière à entourer l'électrode drain, une électrode source annulaire formée de manière à entourer l'électrode grille, et une région de tranchée d'isolation annulaire formée de manière à entourer l'électrode source (se reporter par exemple aux brevets japonais mis à l'inspection publique numéros 11-312805 et 08-306893). Cependant, dans le transistor MOS à canal P dont l'électrode source est agencée dans la section centrale de l'électrode drain annulaire, la circonférence de l'électrode source est inférieure à la circonférence de l'électrode drain, ce qui entraîne un problème de réduction de la quantité de trous injectés et une faible aptitude de transmission du courant. Bien qu'il soit possible d'améliorer l'aptitude de transmission du courant en augmentant la circonférence de chaque électrode, la superficie du dispositif sera alors accrue ce qui va à l'encontre de l'effort visant à réduire la superficie par intégration. De plus dans le transistor MOS à canal P dont l'électrode drain est agencée dans la section centrale de l'électrode source annulaire, les courbes de distribution équipotentielle dans la zone de tranchée d'isolation et un film d'oxyde enterré sont de haute densité quand un potentiel positif élevé est appliqué à l'électrode source, ce qui entraîne un problème une faible tension de tenue. Ainsi, un objet principal de la présente invention est d'apporter un dispositif semi-conducteur à forte tension de tenue et un procédé de fabrication de celui-ci. Un dispositif semi-conducteur selon la présente invention comprend une couche diélectrique formée dans une surface d'un substrat semi-conducteur, une première couche de semi-conducteur formée dans une surface de la couche diélectrique, un élément semi-conducteur formé dans une surface de la première couche de semi-conducteur, et une région de tranchée d'isolation annulaire form de manière à entourer l'élément semi-conducteur. La couche diélectrique comprend ici un premier film d'oxyde enterré formé dans la surface du substrat semi-conducteur, une couche de blindage formée en dessous du premier film d'oxyde enterré et à l'opposé de l'élément semi-conducteur et recevant un potentiel prédéterminé, un deuxième film d'oxyde annulaire enterré formé en dessous du premier film d'oxyde enterré et entourant la couche de blindage, et un troisième film d'oxyde enterré formé en dessous de la couche de blindage du deuxième film d'oxyde enterré. Ainsi, une pluralité de courbes de distribution équipotentielle est embranchée en des courbes s'étendant à travers le premier film d'oxyde enterré et des courbes s'étendant à travers le deuxième et le troisième film d'oxyde enterré même quand un potentiel élevé est appliqué à l'électrode de l'élément semi-conducteur, de telle sorte que les courbes de distribution équipotentielle dans la couche diélectrique sont de faible densité et une forte tension de tenue est atteinte. Selon un autre aspect de la présente invention, la région de tranchée d'isolation du dispositif semi-conducteur comprend des première à troisième tranchées annulaires formées de sorte à entourer successivement l'élément semi- conducteur, deux films d'oxyde formés respectivement sur les deux parois latérales de chacune de la première à la troisième tranchée et une couche conductrice formée entre les deux films d'oxyde de chacune des première à troisième tranchées, les première et deuxième tranchées sont positionnées au-dessus de la couche de blindage et la troisième tranchée est positionnée au-dessus du deuxième film d'oxyde enterré, chacune des première et troisième tranchée pénètre dans la première couche de semi-conducteur et atteint le premier film d'oxyde enterré, la deuxième tranchée pénètre dans la première couche de semi-conducteur et dans le premier film d'oxyde enterré et atteint la couche de blindage, et la couche de blindage reçoit le potentiel prédéterminé à travers la couche conductrice située à l'intérieur de la deuxième tranchée. Selon un autre aspect de la présente invention, la couche diélectrique comprend en outre un quatrième film d'oxyde enterré formé en dessous du premier film d'oxyde enterré dans une région située plus à l'intérieur que ladite deuxième tranchée de manière à être encastré dans la couche de blindage. Selon un autre aspect de la présente invention, la couche de blindage est façonnée en forme d'anneau, et la couche diélectrique comprend en outre un cinquième film d'oxyde enterré formé entre le troisième et le quatrième film d'oxyde enterré dans une région située plus à l'intérieur que la couche de blindage. Selon un autre aspect de la présente invention, la couche diélectrique comprend en outre un ou pas moins de deux sixième(s) film(s) d'oxyde enterrés formé(s) sur ledit premier film d'oxyde enterré dans une région située plus à l'intérieur que ladite première tranchée de manière à faire saillie dans ladite première 4 couche de semi-conducteur, et chaque sixième film d'oxyde enterré est façonné en forme d'un anneau qui entoure une ligne centrale du dispositif semi-conducteur. Selon un autre aspect de la présente invention, chaque sixième film d'oxyde enterré est divisé en une pluralité de sous-films d'oxyde agencés en forme d'anneau. Selon un autre aspect de la présente invention, la couche diélectrique comprend en outre un ou pas moins de deux deuxième(s) couche(s) de semi-conducteur formée(s) en dessous dudit film d'oxyde enterré dans une région située plus à l'intérieur que ladite première tranchée et dans un état encastré dans ledit quatrième film d'oxyde enterré, et chaque deuxième couche de semi-conducteur est façonnée en forme d'un anneau qui entoure une ligne centrale dudit dispositif semi- conducteur. Selon un autre aspect de la présente invention, chaque deuxième couche de semi-conducteur est divisée en une pluralité de sous-couches de semi-conducteur agencées en forme d'anneau. Selon un autre aspect de la présente invention, la couche de blindage est formée d'un semi-conducteur. Selon un autre aspect de la présente invention, chaque film d'oxyde enterré autre que le premier film d'oxyde enterré est formé d'un film d'oxyde poreux. Selon un autre aspect de la présente invention, l'élément semi-conducteur est un transistor MOS à canal P, ledit transistor MOS à canal P comprend une électrode drain formée dans une section centrale de la surface de ladite première couche de semi-conducteur, une électrode grille annulaire formée de manière à entourer ladite électrode drain sur la surface de la première couche de semi-conducteur, et une électrode source annulaire formée de manière à entourer ladite électrode grille sur la surface de ladite première couche de semi-conducteur. Selon un autre aspect de la présente invention, le potentiel prédéterminé est un potentiel généré en divisant une tension entre un potentiel de source et un potentiel de terre du transistor MOS à canal P. Un autre objet de la présente invention est d'apporter un procédé de fabrication du dispositif semi-conducteur précédent, comprenant les étapes consistant à: a couche diélectrique sur une surface de substrat semi-conducteur de deux substrats semi-conducteurs ; former un masque de protection contre la lumière ayant un pore façonné suivant le sixième film d'oxyde enterré sur une surface de l'autre substrat semi-conducteur ; former le sixième film d'oxyde enterré en irradiant l'autre substrat semi-conducteur d'une lumière d'excitation à travers le pore dudit masque tout en faisant circuler un courant d'anodisation d'un côté avant à un côté arrière dudit autre substrat semi-conducteur ; et fixer les surfaces des deux substrats semi-conducteurs pour utiliser le autre substrat semi-conducteur en tant que la première couche de semi-conducteur. Les objets, caractéristiques, aspects et avantages précités, ainsi que d'autres, de la présente invention, ressortiront plus clairement ci-après à la lecture de la description détaillée de la présente invention faite en référence aux dessins joints, sur lesquels : La figure 1 est une vue en coupe transversale expliquant le principe de la présente invention. La figure 2 est une vue en coupe transversale expliquant l'effet de la présente invention. Les figures 3A et 3B sont des vues en coupe transversale illustrant la partie principale du HVIC selon un premier mode de réalisation de la présente invention. La figure 4 illustre l'agencement de l'électrode du transistor MOS à canal P 20 illustré sur les figures 3A et 313. Les figures 5A et 5B sont des vues en coupe transversale illustrant une variante du premier mode de réalisation. Les figures 6A et 6B sont des vues en coupe transversale illustrant la partie principale du HVIC selon un deuxième mode de réalisation de la présente invention. 25 Les figures 7A et 7B sont des vues en coupe transversale illustrant une variante du deuxième mode de réalisation. Les figures 8A et 8B sont des vues en coupe transversale illustrant la partie principale du HVIC selon un troisième mode de réalisation de la présente invention. Les figures 9A et 9B sont des vues en coupe transversale illustrant une 30 variante du trois' cille mode de réalisation. Les figures 10A et 10B sont des vues en coupe transversale illustrant la partie principale du HVIC selon un quatrième mode de réalisation de la présente invention. La figure 11 illustre l'agencement du sixième film d'oxyde enterré illustré sur les figures 10A et 10B. Les figures 12A à 12C illustrent un procédé de fabrication du sixième film d'oxyde enterré illustré sur les figures 10A et 10B. La figure 13 est une vue en coupe transversale illustrant une variante du quatrième mode de réalisation. Les figures 14A et 14B sont des vues en coupe transversale illustrant une autre variante du quatrième mode de réalisation. Les figures 15A à 15C illustre un procédé de fabrication du sixième film 10 d'oxyde enterré illustré sur les figures 14A et 14B. Les figures 16A et 16B sont des vues en coupe transversale illustrant la partie principale du HVIC selon un cinquième mode de réalisation de la présente invention. La figure 17 illustre l'agencement du sixième film d'oxyde enterré illustré sir les figures 16A et 16B. 15 La figure 18 est une vue en coupe transversale illustrant une variante du cinquième mode de réalisation. Les figures 19A et 19B sont des vues en coupe transversale illustrant une autre variante du cinquième mode de réalisation. Le principe de la présente invention va être à présent expliqué avant la 20 description des dessins. Comme illustré sur la figure 1, le HVIC selon la présente invention a une couche diélectrique 2 et une couche active SOI (silicium sur isolant) 3 empilée sur une surface d'un substrat de silicium 1, un transistor MOS à canal P 4 formé dans la surface de la couche active SOI 3, et une région de tranchée d'isolation 5 formée de manière à entourer le transistor MOS à canal P 4. 25 La couche diélectrique 2 comprend un premier film d'oxyde enterré 10 formé dans la surface du substrat de silicium 1, une couche de blindage 11 formée en dessous du premier film d'oxyde enterré 10 et en face de la zone de l'élément, un deuxième film d'oxyde enterré 12 formé en dessous du premier film d'oxyde enterré 10 et entourant la couche de blindage 11, et un troisième film d'oxyde 30 enterré 13 formé en dessous de la couche de blindage 11 et du deuxième film d'oxyde enterré 12. Un potentiel prédéterminé est appliqué à la couche de blindage Il. Le transistor MOS à canal P 4 comprend une électrode drain 14 formée dans la section centrale de la zone de l'élément et une électrode source annulaire 15 formée de manière à entourer l'électrode drain 14. Dans le HVIC, une pluralité de courbes de distribution équipotentielle PC traversant la région de tranchée d'isolation 5 est embranchée en des courbes s'étendant à travers le premier film d'oxyde enterré 10 et en des courbes s'étendant à travers le deuxième et le troisième film d'oxyde enterré 12 et 13, même quand un potentiel élevé positif HV est appliqué à l'électrode source 15 et un potentiel de terre GND est appliqué à l'électrode drain 14, de telle sorte que les courbes de distribution de potentiel PC à l'intérieur de la couche diélectrique 2 sont de faible densité et une forte tension de tenue est atteinte. De plus, même quand le potentiel de substrat de silicium 1 fluctue, la fluctuation du potentiel est empêchée d'être transmise au transistor MOS à canal P 4 parce que la couche de blindage 11 est fixée à un potentiel prédéterminé, empêchant ainsi un dysfonctionnement du transistor MOS à canal P 4. De plus, l'épaisseur de film de la couche diélectrique 2 située juste en dessous du transistor MOS à canal P 4 de forte tension de tenue et l'épaisseur de film de la couche diélectrique 2 située juste en dessous du circuit intégré de faible tension de tenue, peuvent être établies individuellement de telle sorte qu'il est possible de réduire le gauchissement du la plaquette de silicium pendant le procédé de fabrication ou de permettre efficacement à la chaleur générée à l'usage au niveau du circuit intégré de s'échapper vers le substrat de silicium 1. Notons que, dans le cas où il n'y a pas de deuxième et de troisième film d'oxyde enterré 12 et 13, ni de couche de blindage 11, comme illustré sur la figure 2, les courbes de distribution équipotentielle PC dans le premier film d'oxyde enterré 10 sont de forte densité de telle sorte que la tension de tenue est faible. De plus, si le potentiel du substrat de silicium 1 fluctue, la fluctuation de potentiel sera transmise au transistor MOS à canal P 4 provoquant ainsi un dysfonctionnement du transistor MOS à canal P 4. De plus, l'épaisseur de film de la couche diélectrique 2 est conçue pour être uniforme dans la zone tout entière du HVIC de sorte qu'un gauchissement de la plaquette de silicium est généré lors du procédé de fabrication ou qu'il est impossible de permettre efficacement à la chaleur générée à l'usage au niveau du circuit intégré de s'échapper vers le substrat de silicium 1 ce qui provoque facilement un dysfonctionnement dû à l'augmentation de la température du HVIC. Le HVIC selon la présente invention va être décrit ci-après de manière détaillée en référence aux figures. La figure 3A est une vue en coupe transversale illustrant la partie principale du HVIC selon le premier mode de réalisation de la présente invention. Le HVIC représenté sur la figure 3A comprend un substrat de silicium 1, une couche diélectrique 2 formée dans la surface du substrat de silicium 1, une couche active SOI 3 formée dans la surface de la couche diélectrique 2, un transistor MOS à canal P 4 formé dans la surface de la couche active SOI 3, et une région de tranchée d'isolation annulaire 5 formée de manière à entourer le transistor MOS à canal P 4. La couche active SOI 3 est formée d'une couche de silicium monocristallin de type N 20. Soulignons que le trait mixte trait-point O sur la figure est une ligne centrale du dispositif. La couche diélectrique 2 telle qu'elle est illustrée sur la figure 1 comprend trois films d'oxyde enterrés, du premier au troisième, 10, 12 et 13, et une couche de blindage 11. Le premier film d'oxyde enterré 10 est formé d'un film d'oxyde thermique, tandis que le deuxième et le troisième film d'oxyde enterré 12 et 13 sont formés d'un film d'oxyde poreux, et la couche de blindage 11 est formée d'une couche de silicium monocristallin de type N+. Au sein de la couche active SOI 3A, un puits de type N 21 ayant une faible concentration d'impuretés est formée dans zone attenante à la couche diélectrique 2. De plus, un puits de type P 22 est formé dans la surface de la section centrale de la zone entourée par la région de tranchée d'isolation 5 à l'intérieur de la couche active SOI 3. Une couche de contact de drain de type P+ 23 est formée dans la section centrale de la surface du puits de t une couche drain annulaire de type P 24 est formée dans la zone externe du puits de type P 22. Une électrode drain 14 est formée dans la surface de la couche de contact de drain de type P' 23. De plus, un puits annulaire de type N 25 est formé dans la surface de la couche active SOI 3 le long du côté interne de la région de tranchée d'isolation 5. Une couche annulaire de diffusion de source de type P+ 26 est formée dans la surface du puits de type N 25 dans la zone plus proche de la couche drain de type P, et une couche annulaire de diffusion de source de type N+ 27 conçue pour appliquer un potentiel de polarisation au puits de type N 25 est formée dans la surface du puits de type N 25, dans la zone externe de la couche de diffusion de source de type P+ L'électrode source 15 est formée dans les surfaces de la couche de diffusion de source de type P+ 26 et dans la couche de diffusion de source de type N+ 27. Comme chacune parmi la couche drain de type P 24 et la couche de diffusion de source de type P+ 26 est de façonnée en forme annulaire, la zone de canal entre celles-ci est elle aussi façonnée en forme annulaire. Une électrode grille annulaire 28 est formée au-dessus de la zone de canal annulaire, un film d'oxyde de grille (non illustré) étant situé entre ceux-ci. Ainsi, le transistor MOS à canal P 4 est formé dans la zone entourée par la région de tranchée d'isolation 5 à l'intérieur de la couche active SOI 3. Le puits de type P 22, le puits de type N 21 à faible concentration d'impuretés et le puits de type N 25, forment une structure PIN dans ce transistor MOS à canal P 4. Par conséquent, si une tension élevée est appliquée entre l'électrode source 15 et l'électrode drain 14, la haute tension est partagée par une couche de déplétion générée à l'intérieur du puits de type N 21 et de la couche diélectrique 2, et une forte tension de tenue est atteinte. La figure 4 représente un agencement de l'électrode drain 14, de l'électrode source 15 et de l'électrode grille 28 du transistor MOS à canal P 4. Sur la figure 4, l'électrode drain ovale 14 est formée dans la section centrale de la zone de l'élément, l'électrode grille annulaire 28 est formée de manière à entourer l'électrode drain 14 et l'électrode source annulaire 15 est formée de manière à entourer l'électrode grille 28. La distance séparant la périphérie externe de l'électrode drain 14 de la périphérie interne de l'électrode grille 28 est maintenue constante, et la distance séparant la périphérie externe de l'électrode grille 28 de la périphérie interne de l'électrode source 15 est également maintenue constante. Ainsi, la zone de canal entre la source et le drain du transistor MOS à canal P 4 est annulaire avec une largeur constante, de telle sorte que la concentration du champ électrique est mitigée et une forte tension de tenue est atteinte. Soulignons que la figure 3A est une vue en coupe transversale prise sur la ligne IIIA-IIIA de la figure 4. Pour revenir à la figure 3A, la région de tranchée d'isolation 5 comprend une 30 première tranchée annulaire 30 formée de manière à entourer la région dans laquelle est formé le transistor MOS à canal P 4, une deuxième tranchée 31 formée de manière à entourer la première tranchée 30 et une troisième tranchée 32 formée de manière à entourer la (Jeu xleme tranchée 31. La première et la deuxième tranchée 30 et 31 sont positionnées au-dessus de la couche de blindage Il et la troisième tranchée 32 est positionné au-dessus du deuxième film d'oxyde enterré 12. Chacune d'entre la première et la troisième tranchée 30 et 32 pénètre dans la couche active SOI 3 et atteint le premier d'oxyde enterré 10, tandis que la deuxième tranchée 31 pénètre dans la couche active SOI 3 et dans le premier film d'oxyde enterré 10 pour atteindre la couche de blindage 11. Un film d'oxyde est formé dans chaque paroi latérale de chacun des côtés interne et externe de la première à la troisième tranchée 30 à 32, et une couche conductrice de silicium polycristallin est formée entre les films d'oxyde sur les deux côtés. La couche conductrice de silicium polycristallin à l'intérieur de la deuxième tranchée 31 est électriquement reliée à la couche de blindage 11. Un fond annulaire de la troisième tranchée 32 est formé en face du deuxième film d'oxyde enterré annulaire 12. De plus, le HVIC comprend des éléments de résistance 33 et 34 reliés en série entre l'électrode source 15 et une ligne du potentiel de terre GND. En admettant que +HV est une haute tension positive appliquée à l'électrode source 15, et que R1 et R2 sont la valeur de résistance des éléments de résistance 33 et 34, respectivement, une tension VD d'un noeud entre les éléments de résistance 33 et 34 est représentée en tant que VD +HV x R2 / (R1 + R2). Cette tension VD est appliquée à la couche de blindage Il à travers la couche conductrice en silicium polycristallin à l'intérieur de la deuxième tranchée 31. La figure 3B représente une distribution équipotentielle quand une haute tension positive (+HV) est appliquée à l'électrode source 15 du transistor MOS à canal P 4 et un potentiel de terre GND est appliqué à l'électrode drain 14. Sur la figure 3B, une pluralité de courbes de distribution équipotentielle PC traversant les première, deuxième et troisième tranchées 30 à 32, est embranchée en des courbes qui s'étendent à travers le premier film d'oxyde enterré 10, et des courbes s'étendant à travers le deuxième et le troisième film d'oxyde enterré 12 et Le rapport d'embranchement des courbes de distribution équipotentielle PC change en fonction du rapport de division de tension R2 / (R1 + R2) des éléments de résistance 33 et 34. Par conséquent, en établissant un rapport de division de tension R2 (R1 + R2) des éléments de résistance 33 et 34 à une valeur optimale pour minimiser la densité des courbes de distribution équipotentielle PC dans la couche diélectrique 2, une forte tension de tenue est atteinte. Les figures 5A et 5B sont des vues en coupe transversale illustrant une variante du premier mode de réalisation, et elles sont comparées aux figures 3A et 3B. Sur les figures 5A et 5B, cette variante diffère du HVIC du premier mode de réalisation en ce que la couche active SOI 3 est formée d'une couche de silicium monocristallin de type P 35, le puits de type N 21 à faible concentration d'impuretés est remplacé par un puits de type P 36 à faible concentration d'impuretés, et la couche drain de type P 24 n'est pas fournie. On peut obtenir avec cette variante le même effet qu'avec le premier mode de réalisation. La figure 6A est une vue en coupe transversale illustrant une partie principale du HVIC selon le deuxième mode de réalisation de la présente invention, et elle est comparée à la figure 3A. Sur la figure 6A, ce HVIC diffère du HVIC du premier mode de réalisation en ce qu'un quatrième film d'oxyde enterré 40 est ajouté. Le quatrième film d'oxyde enterré 40 est positionné en dessous du premier film d'oxyde enterré dans la région plus intérieure à la deuxième tranchée 31 de manière à être encastré dans la surface de la couche de blindage 11. Le premier et le quatrième film d'oxyde enterré 10 et 40 sont formés d'une seule pièce avec un film d'oxyde poreux. La figure 6B illustre une distribution équipotentielle quand une haute tension positive (+HV) est appliquée à l'électrode source 15 du transistor MOS à canal P 4 et un potentiel de terre GND est appliqué à l'électrode drain 14, comme illustré sur la figure 6B, une pluralité de courbes de distribution équipotentielle PC traversant la première, deuxième et troisième tranchée 30 à 32, est embranchée en des courbes s'étendant à travers le premier et le quatrième film d'oxyde enterré 10, 40 et en des courbes s'étendant à travers le deuxième et le troisième film d'oxyde enterré 12 et 13. Par conséquent, la densité des courbes de distribution équipotentielle PC peut être moindre que dans le premier mode de réalisation, de la quantité qui correspond au quatrième film d'oxyde enterré 40, et une forte tension de tenue est atteinte. Les figures 7A et 7B sont des vues en coupe transversale illustrant une variante du deuxième mode de réalisation, et elles sont comparées aux figures 6A et 6B. Sur les figures 7A et 7B, cette variante diffère du HVIC du deuxierne mode de réalisation en ce que la couche active SOI 3 est formée d'une couche de silicium monocristallin de type P 35, le puits de type N 21 à faible concentration d'impuretés 12 est remplacé par un puits de type P 36 à faible concentration d'impuretés, et en ce que la couche drain de type P 24 n'est pas fournie. On peut obtenir avec cette variante le même effet qu'avec le deuxième mode de réalisation. La figure 8A est une vue en coupe transversale illustrant une partie principale du HVIC selon le troisième mode de réalisation de la présente invention, et elle est comparée à la figure 6A. Sur la figure 8A, ce HVIC diffère du HVIC du deuxième mode de réalisation en ce qu'un cinquième film d'oxyde enterré 41 est ajouté. Le cinquième film d'oxyde enterré 41 est positionné entre le troisième film d'oxyde enterré 13 et le quatrième film d'oxyde enterré 40 dans la région inférieure à la région du drain de manière à remplacer une partie centrale de la couche de blindage 11. Dans la région inférieure à la région du drain, le premier film d'oxyde enterré 10 et les troisième, quatrième, cinquième films d'oxyde enterrés 13, 40 et 41 sont formés d'une seule pièce avec un film d'oxyde poreux. La figure 8B illustre une distribution équipotentielle quand une haute tension positive (+HV) est appliquée à l'électrode source 15 du transistor MOS à canal P 4 et un potentiel de terre GND est appliqué à l'électrode drain 14, comme illustré sur la figure 8B, une pluralité de courbes de distribution équipotentielle PC traversant les première, deuxième et troisième tranchées 30 à 32, sont embranchées en des courbes qui s'étendent à travers le premier et le quatrième film d'oxyde enterré 10, 40, et en des courbes s'étendant à traves le deuxième et le troisième film d'oxyde enterré 12 et 13. De plus, la pluralité de courbes de distribution équipotentielle PC embranchée en des courbes s'étendant à travers le côté supérieur et des courbes s'étendant à travers le côté inférieur de la couche de blindage 11, est unifiée en dessous de la région de drain. Par conséquent, la densité des courbes de distribution équipotentielle PC peut être moindre que dans le deuxième mode de réalisation, de la quantité qui correspond au cinquième film d'oxyde enterré 41, et une forte tension de tenue est atteinte. A et 9B sont des vues en coupe transversale illustrant une variante du troisième mode de réalisation, elles sont comparées aux figures 8A et 8B. Sur les figures 9A et 9B, cette variante diffère du HVIC du troisième mode de réalisation en ce que la couche active SOI 3 est formée d'une couche de silicium monocristallin type P-35, le puits de type N 21 à faible concentration d'impuretés remplacé par un puits de type P 36 à faible concentration d'impuretés, et la 13 couche drain de type P 24 n'est pas fournie. On peut obtenir avec cette variante le même effet qu'avec le troisième mode de réalisation. La figlOA est une vue en coupe transversale illustrant une partie principale du HVIC selon le quatrième mode de réalisation de la présente invention, et elle est comparée à la figure 8A. Sur la figure 10A, ce HVIC diffère du HVIC du troisième mode de réalisation en ce que un ou une pluralité de sixième(s) film(s) d'oxyde enterré(s) 42 est ajouté(e). Le sixième film d'oxyde enterré 42 est positionné au-dessus du premier film d'oxyde enterré 10 dans la région interne par rapport à la première tranchée 30 dans une condition où il est façonné en forme annulaire, et de manière à faire saillie dans le puits de type 21 à faible concentration d'impuretés. La figure 10B illustre une distribution équipotentielle quand une haute tension positive est appliquée à l'électrode source 15 du transistor MOS à canal P 4 et une tension de terre GND est appliquée à l'électrode drain 14. Comme illustré sur la figure 10B, une pluralité de courbes de distribution équipotentielle PC traversant la première, deuxième et troisième tranchées 30 à 32, sont embranchées en des courbes qui s'étendent à travers le premier et le quatrième film d'oxyde enterré 10, 40 et en des courbes qui s'étendent à travers le deuxième et le troisième film d'oxyde enterré 12 et 13. De plus, une pluralité de courbes de distribution équipotentielle PC qui étaient embranchées en des courbes s'étendant à travers le côté supérieur et des courbes s'étendant à travers le côté inférieur de la couche de blindage 11, est unifiée en dessous de la région de drain. En outre, la pluralité de courbes de distribution équipotentielle PC est distribuée de manière homogène dans un sens latéral dans le puits de type N 21. Par conséquent, la densité des courbes de distribution équipotentielle PC peut être moindre que dans le troisième mode de réalisation, de la quantité qui correspond au sixième film d'oxyde enterré 42, et une forte tension de tenue est atteinte. La figure 11 illustre un schéma d'un agencement d'une pluralité de sixièmes films d'oxyde enterrés 42. Sur la figure Il, la pluralité de sixièmes films d'oxyde enterrés 42 est agencée en forme de piste avec une pluralité de couloirs. À l'électrode drain 14 est disposée au centre de la piste, et l'électrode source 15 est disposée dans le couloir le plus extérieur. La pluralité de sixièmes films d'oxyde enterrés 42 est disposée sur la pluralité de couloirs, respectivement. Chaque sixième film d'oxyde enterré 42 est façonné en forme d'anneau ellipsoïdal, et la 14 circonférence d'un sixième film d'oxyde enterré externe 42 est supérieure à la circonférence d'un sixième film d'oxyde enterré interne 42. Les figures 12A à 12C illustrent un procédé de fabrication du sixième film d'oxyde enterré 42. Dans ce HVIC, deux substrats de silicium 1 et 43 sont utilisés. La couche diélectrique 2 est formée dans la surface du substrat de silicium 1. L'autre substrat de silicium 43 est formé de la couche de silicium monocristallin de type N 20, comme illustré sur la figure 12A. Suite à la formation du puits de type N 21 à faible concentration d'impuretés au fond du substrat de silicium 43, un masque 44 formé d'un film de protection contre la lumière est formé dans la surface du puits de type N 21. Une pluralité de pores 44a, façonnés suivant la forme vue en plan de la pluralité de sixièmes films d'oxyde enterrés 42, est formée dans le masque 44. Ensuite, le côté avant et le côté arrière du substrat de silicium 43 sont immergés de manière indépendante dans une solution HF. Si un potentiel positif (+) est appliqué du côté de la couche de silicium monocristallin de type N 20 et un potentiel négatif (û) est appliqué du côté du puits de type N 21 dans cet état, un courant d'anodisation 1 va circuler dans le substrat de silicium 43. Par la suite, quand une lumière a d'excitation est irradiée vers le puits de type N 21 à travers les pores 44a depuis le côté du masque 44, des trous h+ sont générés dans une partie du puits de type N 21 qui a reçu la lumière et une réaction chimique représentée par la formule (1) ci-après a lieu dans cette partie : Si + 4HF2 +2h+--} SIF6 2 2HF + H2... (1) Comme illustré sur la figure 12B, cette réaction chimique provoque la génération d'un film de silicium poreux 21a dans une partie correspondant au pore 44a du masque 44 du puits de type N 21. Soulignons que la forme en coupe transversale du film de silicium poreux 21a est renflée dans le sens de la largeur parce que la réaction d'anodisation est anisotrope. Quand la surface du puits de type N 21 est traitée par oxydation thermique api le retrait du masque 44, le film de silicium poreux 21a est oxydé et transformé en un sixième film d'oxyde enterré 42 (film d'oxyde poreux), comme illustré sur la figure 12C, et un film d'oxyde 45 est formé dans la surface tout entière du puits de type N 21. Ce film d'oxyde 45 est fixé au premier film d'oxyde enterré 10 formé dans la surface du substrat 1. L'épaisseur 15 de film du film d'oxyde 45 peut être établie de sorte à être très mince car le taux d'oxydation thermique du film de silicium poreux 21a est de quelques dizaines à quelques centaines de fois supérieur au taux d'oxydation thermique d'un silicium monocristallin. La figure 13 est une vue en coupe transversale illustrant une autre variante du quatrième mode de réalisation, et elle est comparée à la figure 11. Sur la figure 13, cette variante diffère du HVIC du troisième mode de réalisation en ce que chaque sixième film d'oxyde enterré 42 est divisé en une pluralité de films d'oxyde 42a agencés de manière annulaire, avec un espacement prédéterminé. Chaque film d'oxyde 42a est façonné en forme de point. On peut aussi obtenir avec cette variante le même effet qu'avec le troisième mode de réalisation. Les figures 14A et 14B sont des vues en coupe transversale illustrant une autre variante du quatrième mode de réalisation, et elles sont comparées aux figures 10A et 10B. Sur les figures 14A et 14B, cette variante diffère du HVIC du troisième mode de réalisation en ce que la couche active SOI 3 est formée d'une couche de silicium monocristallin de type P 35, le puits de type N 21 à faible concentration d'impuretés est remplacé par un puits de type P 36 à faible concentration d'impuretés, et la couche drain de type P 24 n'est pas fournie. On peut obtenir avec cette variante aussi le même effet qu'avec le troisième mode de réalisation. Les figures 15A à 15C illustrent un procédé de fabrication du sixième film d'oxyde enterré 42 illustré sur les figures 14A et 14B. Dans ce HVIC, deux substrats de silicium 1 et 46 sont utilisés. La couche diélectrique 2 est formée dans la surface du substrat de silicium 1. L'autre substrat de silicium 46 est formé de la couche de silicium monocristallin de type P 35, comme illustré sur la figure 15A. Suite à la formation du puits de type P 36 à faible concentration d'impuretés au fond du substrat de silicium 46, le masque 44 formé d'un film de protection contre la lumière est formé dans le puits de type P 36. Une pluralité de pores 44a, formés suivant la forme vue en plan de la pluralité de sixièmes films d'oxyde enterré 42, est formée dans le masque 44. Ensuite, le côté avant et le côté arrière du substrat de silicium 46 sont immergés de manière indépendante dans une solution HF. Si un potentiel positif (+) est appliqué du côté de la couche de silicium monocristallin de type P 35 et un 16 potentiel négatif (ù) est appliqué du côté du puits de type P 36 dans cet état, un courant d'anodisation I va circuler dans le substrat de silicium 46. Par la suite, quand une lumière a d'excitation est irradiée vers le puits de type P 36 à travers les pores 44a depuis le côté du masque 44, des trous h+ sont générés dans une partie du puits de type P 36 qui a reçu la lumière et une réaction chimique représentée par la formule (1) précitée se produit dans la partie. Comme illustré sur la figure 15B, cette réaction chimique provoque la génération d'un film de silicium poreux 36a dans une partie correspondant au pore 44a du masque 44 du puits de type P 36. Soulignons que la forme en coupe transversale du film de silicium poreux 36a est renflée dans le sens de la largeur parce que la réaction d'anodisation est anisotrope. Quand la surface du puits de type P 36 est traitée par oxydation thermique après le retrait du masque 44, le film de silicium poreux 36a est oxydé et transformé en un sixième film d'oxyde enterré 42 (film d'oxyde poreux), comme illustré sur la figure 15C, et un film d'oxyde 45 est formé dans la surface tout entière du puits de type P 36. Ce film d'oxyde 45 est fixé au premier film d'oxyde enterré 10 formé dans la surface du substrat 1. L'épaisseur de film du film d'oxyde 45 peut être établie de sorte à être très mince car le taux d'oxydation thermique du film de silicium poreux 36a est de quelques dizaines à quelques centaines de fois supérieur au taux d'oxydation thermique d'un silicium monocristallin. La figure 16A est une vue en coupe transversale illustrant une partie principale du HVIC selon le cinquième mode de réalisation de la présente invention, et elle est comparée à la figure 8A. Sur la figure 16A, ce HVIC diffère du HVIC du troisième mode de réalisation en ce une ou une pluralité (quatre sur la figure) de couches de silicium de type N+ 47 est ajoutée. La couche de silicium de type N+ 47 est positionnée en dessous du premier film d'oxyde enterré 10 dans la région située plus vers l'intérieur que la prcrnière tranchée 30 dans une condition où elle est façonnée en forme d'anneau, et de manière à être encastrée dans le cinquième film d'oxyde enterré 40. La figure 16B représente une distribution équipotentielle quand une haute tension positive (+HV) est appliquée à l'électrode source 15 du transistor MOS à canal P 4 et un potentiel de terre GND est appliqué à l'électrode drain 14. Comme illustré sur la figure 16B, une pluralité de courbes de distribution équipotentielle PC 17 traversant la première, deuxième et troisième tranchée 30 à 32, est embranchée en des courbes s'étendant à travers le premier et le quatrième film d'oxyde enterré 10, 40 et en des courbes s'étendant à travers le deuxième et le troisième film d'oxyde enterré 12 et 13. De plus, une pluralité de courbes de distribution équipotentielle PC qui étaient embranchées en des courbes s'étendant à travers le côté supérieur et des courbes s'étendant à travers le côté inférieur de la couche de blindage 11, est unifiée en dessous de la région de drain. En outre, la pluralité de courbes de distribution équipotentielle PC est distribuée de manière homogène dans un sens latéral dans le quatrième film d'oxyde enterré 40, parce que la pluralité de couches de silicium du type N+ 47 est agencée avec un espacement prédéterminé dans le quatrième film d'oxyde enterré 40. Par conséquent, la densité des courbes de distribution équipotentielle PC est moindre que dans le troisième mode de réalisation, de la quantité qui correspond à la couche de silicium de type N+ 47, et une forte tension de tenue est atteinte. La figure 17 est un schéma illustrant un agencement de la pluralité de couches de silicium de type N+ 47. Sur la figure 17, la pluralité de couches de silicium de type N+ 47 est agencée sous la forme de la piste avec la pluralité de couloirs. C'est-à-dire que l'électrode drain 14 est disposée au centre de la piste, et l'électrode source 15 est disposée sur le couloir le plus extérieur. La pluralité de couches de silicium de type N+ 47 est disposée sur la pluralité de couloirs, respectivement. Chaque couche de silicium de type N+ 47 est façonnée en forme d'anneau ellipsoïdal, et la circonférence d'une couche externe de silicium de type N+ 47 est supérieure à la circonférence d'une couche interne de silicium de type N+ 47. La figure 18 est une vue en coupe transversale illustrant une variante du cinquième mode de réalisation, et elle est comparée à la figure 17. Sur la figure 18, cette variante diffère du HVIC du cinquième mode de réalisation en ce que chaque couche de silicium de type N+ 47 est divisée en une pluralité de couches de silicium 47a disposées en forme d'anneau avec un espacement prédéterminé. Chaque couche de silicium 47a est façonnée en forme de point. On peut aussi obtenir avec cette variante le même effet qu'avec le cinquième mode de réalisation. Les figures 19A et 19B sont des vue en coupe transversale illustrant une autre variante du cinquième mode de réalisation, et elles sont comparées aux figures 16A et 16B. Sur les figures 19A et 19B, cette variante diffère du HVIC du 18 cinquième mode de réalisation en ce que la couche active SOI 3 est formée d'une couche de silicium monocristallin de type P 35, le puits de type N 21 à faible concentration d'impuretés est remplacé par un puits de type P 36 à faible concentration d'impuretés, et la couche drain de type P 24 n'est pas fournie. On peut obtenir avec cette variante aussi le même effet qu'avec le cinquième mode de réalisation. REVENDICATIONS 1. Dispositif semi-conducteur, comprenant : une couche diélectrique (2) formée dans une surface d'un substrat semi-conducteur (1) ; une première couche de semi-conducteur (3) formée dans une surface de ladite 5 couche diélectrique (2) ; un élément semi-conducteur (4) formé dans une surface de ladite première couche de semi-conducteur (3) ; et une région de tranchée d'isolation annulaire (5) t'almée de manière à entourer ledit élément semi-conducteur (4), ladite couche diélectrique (2) comprenant 10 un premier film d'oxyde enterré (10) formé dans la surface dudit substrat semi-conducteur (1), une couche de blindage (11) formée en dessous dudit film d'oxyde enterré (10) et à l'opposé dudit élément semi-conducteur (4) et recevant un potentiel prédéterminé (VD), 15 un deuxième film d'oxyde enterré annulaire (12) formé en dessous dudit premier film d'oxyde enterré (10) et entourant ladite couche de blindage (11), et un troisième film d'oxyde enterré (13) formé en dessous de ladite couche de blindage (11) et dudit deuxième film d'oxyde enterré (12). 20 2. Dispositif semi-conducteur selon la revendication 1, dans lequel : ladite région de tranchée d'isolation (5) comprend : des première à troisième tranchées annulaires (30 à 32) formées de sorte à entourer successivement ledit élément semi-conducteur (4), deux films d'oxyde formés respectivement sur les deux parois latérales de chacune 25 de ladite première à ladite troisième tranchée et une couche conductrice formée entre lesdits deux films d'oxyde de chacune desdites première à dème tranchées (30 à 32), lesdites première et deuxième tranclles (30, 31) sont positionnées au-dessus de ladite couche de blindage (11) et ladite troisième tranchée (32) est positionnée au-30 dessus dudit deuxième film d'oxyde enterré (12), 20 chacune desdites première et troisième tranchée (30, 32) pénètre dans ladite première couche de semi-conducteur (3) et atteint ledit premier film d'oxyde enterré (10), ladite deuxième tranchée (31) pénètre dans ladite première couche de semi-conducteur (3) et dans ledit premier film d'oxyde enterré (10) et atteint ladite couche de blindage (11), et ladite couche de blindage (11) reçoit ledit potentiel prédéterminé (VD) à travers ladite couche conductrice située à l'intérieur de ladite deuxième tranchée (31). 3. Dispositif semi-conducteur selon la revendication 2, dans lequel ladite couche diélectrique (2) comprend en outre un quatrième film d'oxyde enterré (40) formé en dessous dudit premier film d'oxyde enterré (10) dans une région située plus à l'intérieur que ladite deuxième tranchée (31) de manière à être encastré dans ladite couche de blindage (11). 4. Dispositif semi-conducteur selon la revendication 3, dans lequel ladite couche de blindage (11) est façonnée en forme d'anneau, et ladite couche diélectrique (2) comprend en outre un cinquième film d'oxyde enterré (41) formé entre ledit troisième et ledit quatrième film d'oxyde enterré (13, 40) dans une région située plus à l'intérieur que ladite couche de blindage (11). 5. Dispositif semi-conducteur selon la revendication 4, dans lequel ladite couche diélectrique (2) comprend en outre un ou pas moins de deux sixième(s) film(s) d'oxyde enterrés (42) formé(s) sur ledit premier film d'oxyde enterré (10) dans une région située plus à l'intérieur que ladite première tranchée (30) de manière à faire saillie dans ladite première couche de semi-conducteur(3), chaque sixième film d'oxyde enterré (42) est façonné en forme d'un anneau qui entoure une ligne centrale (0) dudit dispositif semi-conducteur. 6. Dispositif semi-conducteur selon la revendication 5, dans lequel chaque sixième film d'oxyde enterré (42) est divisé en une pluralité de sous-films d'oxyde (42a) agencés en forme d'anneau.. Dispositif semi-conducteur selon la revendication 4, dans lequel ladite couche diélectrique (2) comprend en outre un ou pas moins de deux deuxième couche(s) de semi-conducteur (47) fo en dessous dudit film d'oxyde enterré (10) dans une région située plus à l'intérieur que ladite première tranchée (30) et dans un état encastré dans ledit quatrième film d'oxyde enterré (40 chaque deuxième couche de semi-conducteur (47) est façonnée en forme d'un anneau qui entoure une ligne centrale (0) dudit dispositif semi-conducteur. 8. Dispositif semi-conducteur selon la revendication 7, dans lequel chaque deuxième couche de semi-conducteur (47) est divisée en une pluralité de sous-couches de semi-conducteur (47a) agencées en forme d'anneau. 9. Dispositif semi-conducteur selon la revendication 1, dans lequel ladite couche de blindage (11) est formée d'un semi-conducteur. 10. Dispositif semi-conducteur selon la revendication 1, dans lequel chaque film d'oxyde enterré (12 ou 13) autre que le premier film d'oxyde enterré (10) est formé d'un film d'oxyde poreux. 11. Dispositif semi-conducteur selon la revendication 1, dans lequel ledit élément semi-conducteur (4) est un transistor MOS à canal P, ledit transistor MOS à canal P comprend une électrode drain (14) formée dans une section centrale de la surface de ladite 25 première couche de semi-conducteur (3), une électrode grille annulaire (28) formée de manière à entourer ladite électrode drain (14) sur la surface de la première couche de semi-conducteur (3), une électrode source annulaire (15) formée de manière à entourer ladite électrode grille sur la surface de ladite première couche de semi-conducteur (3). 30 12. Dispositif semi-conducteur selon la revendication 11, dans lequelledit potentiel prédéterminé (VD) est un potentiel généré en divisant une tension entre un potentiel de source (+HV) et un potentiel de terre (GND) dudit transistor MOS à canal P. 13. Procédé de fabrication du dispositif semi-conducteur selon les revendications 5 ou 6, comprenant les étapes consistant à : former ladite couche diélectrique (2) sur une surface de substrat semi-conducteur (1) de deux substrats semi-conducteurs (1, 43) ; former un masque de protection contre la lumière (44) ayant un pore (44a) façonné suivant ledit sixième film d'oxyde enterré (42) sur une surface de l'autre substrat semi-conducteur (43) ; former ledit sixième film d'oxyde enterré (42) en irradiant ledit autre substrat semi-conducteur (43) d'une lumière d'excitation à travers le pore (44a) dudit masque tout en faisant circuler un courant d'anodisation d'un côté avant à un côté arrière dudit autre substrat semi-conducteur (43) ; et fixer les surfaces desdits deux substrats semi-conducteurs (1, 43) pour utiliser ledit autre substrat semi-conducteur (43) en tant que ladite première couche de semi- conducteur (3).