Brevet FR2923080A1 — publié le 20090501

PROCEDE DE FORMATION D'UN VIA DANS UNE PLAQUETTE DE SEMI- CONDUCTEUR La présente invention concerne la fabrication de circuits intégrés sur plaquette de semi-conducteur et plus particulièrement la formation d'orifices conducteurs traversant une plaquette de semi-conducteur, appelés vias. La réalisation de connexions électriques entre une puce de semi-conducteur et un support d'interconnexion a toujours été un problème délicat pour le technologue. Pendant des années, des connexions de type "puce et fil" ("chip and wire") et de type "flip-chip" ("puce retournée") ont été majoritairement utilisées dans l'industrie. Une connexion de type "puce et fil" consiste à relier électriquement des plages de contact d'une puce et des plages de contact d'un support d'interconnexion par l'intermédiaire de fils métalliques soudés aux ultrasons ("ultrasonic wire bonding"). Les connexions "puce et fil" présentent l'inconvénient d'être encombrantes tant en hauteur (hauteur des boucles formées par les fils) qu'en termes de surface occupée, car les plages de contact du support d'interconnexion doivent se trouver sensiblement en face des plages de contact de la puce. Une connexion de type "flip-chip" consiste à appliquer directement des plages de contact d'une puce sur des plages de contact d'un support d'interconnexion, par l'intermédiaire d'un matériau fusible (soudure) ou d'une colle conductrice. Une connexion "flip-chip" nécessite ainsi de retourner la puce de manière que sa face avant soit orientée vers le bas et que ses plages de contact se retrouvent en face de plages de contact du support d'interconnexion. Or, certains circuits intégrés 2 comme des imageurs CMOS ("Complementary Metal Oxide Semiconductor") ne peuvent être montés à l'envers sur un support d'interconnexion car leur face avant présente des zones optiques sensibles qui doivent recevoir la lumière à travers une lentille. L'idée de réaliser des vias traversant une plaquette de semi-conducteur, ou vias "TWV" ("Through-Wafer Via"), est connue depuis longtemps mais sa mise en œuvre à l'échelle industrielle s'est heurtée pendant des années à l'épaisseur excessive des plaquettes de semi-conducteur, qui empêchait de réaliser des orifices traversants et de les métalliser avec des cadences de production et des rendements de fabrication satisfaisants. Les techniques de formation de vias TWV peuvent aujourd'hui être exploitées industriellement grâce aux progrès effectués dans l'amincissement des plaquettes de semi-conducteur par abrasion de leur face arrière. Ces procédés permettent de réduire à quelques dizaines de micromètres l'épaisseur d'une plaquette de semi-conducteur d'une épaisseur initiale de quelques centaines de micromètres. Les techniques de formation de vias connaissent ainsi un essor important, notamment dans les applications où un haut niveau d'intégration est recherché. Un avantage qu'offre la réalisation de vias dans un matériau semi-conducteur est qu'il devient possible de disposer sur la face arrière d'une puce un ensemble de contacts reliés à une région de circuit intégré implantée sur la face avant de la puce. De tels contacts en face arrière permettent d'empiler des puces les unes au-dessus des autres et de réaliser des architectures de circuits __ntégrés dites "3D", ou plus simplement de connecter directement une puce à un support d'interconnexion sans 3 utiliser des fils métalliques et sans devoir mettre la puce à l'envers. Pour fixer les idées, la figure 1 représente la face avant d'une plaquette de silicium 1 comprenant des régions de circuits intégrés 2. Celles-ci seront ultérieurement individualisés par découpe de la plaquette 1 suivant des lignes de découpe 3 représentées en traits pointillés. La figure 2A représente une zone de la face avant de la plaquette comprenant une région de circuit intégré 2 et la figure 2B représente une zone correspondante de la face arrière de la plaquette. A la périphérie de la région de circuit intégré 2 sont prévues des plages conductrices 4 (Fig. 2A) reliées des entrées/sorties de la région 2 par l'intermédiaire de pistes conductrices 4'. Les plages 4 sont reliées à des plages de contact 5 se trouvant sur la face arrière de la plaquette 1 (Fig. 2B) par l'intermédiaire de vias 1.0 et de pistes conductrices 11. Les plages de contact 5 peuvent être revêtues de bourrelets conducteurs 6 ("bumps") formés avec un alliage fusible ou une colle conductrice. La figure 3 est une vue en coupe de la plaquette 1 dans une région comprenant un via 10 et montre schématiquement la structure du via. Le via 10 comprend un orifice 101 qui traverse la plaquette 1. L'orifice 101 est rempli d'un matériau conducteur 102 et sa paroi est recouverte d'un matériau diélectrique 103 qui isole électriquement le matériau conducteur 102 relativement au silicium formant la plaquette. Le matériau conducteur 102 est connecté électriquement à une piste conductrice 104 qui s'étend sur la face arrière de la plaquette et dont une extrémité forme une plage conductrice 105. La plage 7.05 est recouverte par un matériau conducteur formant la plage de contact 5 représentée sur la figure 2B, qui reçoit le bourrelet conducteur 6. Le matériau conducteur 4 1.02 est également connecté électriquement à une piste conductrice 106 qui s'étend sur la face avant de la plaquette, dont une extrémité est reliée électriquement à la région de circuit intégré 2. Ainsi, la plage de contact 5 en face arrière est reliée à la région de circuit intégré 2 en face avant par l'intermédiaire de la piste 104, du matériau conducteur 102 et de la piste 106. Un via du type représenté sur la figure 3 peut être formé à différents instants relativement au processus de fabrication des régions de circuits intégrés. On distingue généralement deux solutions ayant chacune ses avantages et ses inconvénients : - réaliser le via avant le commencement du processus de fabrication des régions de circuits intégrés (technique dite en "pré-processus") ou pendant le processus de fabrication (technique dite en "mi-processus"), ou - réaliser le via à la fin du processus de fabrication dies régions de circuits intégrés (technique dite en "post-processus"). En "pré-processus" ou "mi-processus", la formation du via peut faire apparaître des défauts à la surface de la plaquette de silicium 1 pouvant avoir un impact sur la qualité des circuits intégrés réalisés. Par ailleurs, le matériau conducteur 102 subit des cycles thermiques de grande amplitude et peut générer des fissures ou des défauts d'isolation dans le via par effet de dilatation et de contraction. En "post-processus", le via est réalisé après fabrication des régions de circuits intégrés. De ce fait, il peut arriver que la plaquette de silicium ne puisse plus être portée à une température désirée pour déposer le matériau diélectrique 103. On obtient alors un via revêtu d'un diélectrique de mauvaise qualité. La présente invention vise un procédé qui permette 35 die former un via dont la paroi est revêtue d'un matériau diélectrique ayant de bonnes propriétés isolantes, tout en offrant la possibilité de former le via après la fabrication de régions de circuits intégrés. Plus particulièrement, un mode de réalisation de 5 l'invention concerne un procédé de formation d'un via dans une plaquette de semi-conducteur, comprenant les étapes consistant à i) pratiquer une tranchée sur une face avant de la plaquette, la tranchée délimitant un périmètre fermé, ii) remplir la tranchée avec un matériau diélectrique, iii) amincir la plaquette par abrasion et/ou gravure de sa face arrière, jusqu'à atteindre au moins le fond de la tranchée, et iv) retirer le semi-conducteur s'étendant à l'intérieur du périmètre fermé délimité par la tranchée, de manière à faire apparaitre une cavité dont la paroi est revêtue du matériau diélectrique. Selon un mode de réalisation, le procédé comprend, avant l'étape iv), une étape consistant à former sur la face avant de la plaquette une plage électriquement conductrice s'étendant au-dessus du périmètre délimité par la tranchée et isolée du semi-conducteur par au moins une première couche diélectrique. Selon un mode de réalisation, le procédé comprend, après l'étape iv), une étape consistant à graver la première couche diélectrique au fond de la cavité. Selon un mode de réalisation, le procédé comprend, avant l'étape iv) les étapes consistant à déposer au moins une seconde couche diélectrique sur la face arrière de la plaquette, et graver la couche diélectrique de manière à créer une fenêtre dans la couche en regard du périmètre délimité par la tranchée. Selon un mode de réalisation, la tranchée est réalisée par gravure sèche du semi-conducteur. 6 Selon un mode de réalisation, la tranchée est remplie avec un oxyde TEOS déposé en phase vapeur subatmosphérique. Selon un mode de réalisation, la tranchée est 5 sensiblement en forme d'anneau. Selon un mode de réalisation, le semi-conducteur s'étendant à l'intérieur du périmètre délimité par la tranchée est retiré par gravure sèche. Selon un mode de réalisation, le semi-conducteur 10 s'étendant à l'intérieur du périmètre délimité par la tranchée est retiré par gravure humide sélective. Selon un mode de réalisation, le procédé comprend, après l'étape iv), une étape consistant à remplir totalement la cavité au moyen d'un matériau 15 électriquement conducteur. Selon un mode de réalisation, le procédé comprend, après l'étape iv), une étape consistant à remplir partiellement la cavité au moyen d'une couche d'un matériau électriquement conducteur. 20 Selon un mode de réalisation, le procédé comprend une étape consistant à placer la plaquette de semi-conducteur sur un support avant d'amincir la plaquette. Selon un mode de réalisation, le support est une plaque de verre. 25 Un mode de réalisation de l'invention concerne également un procédé de fabrication de circuits intégrés sur plaquette de semi-conducteur, incluant des étapes de formation de vias suivant le procédé décrit ci-dessus. Selon un mode de réalisation, les étapes i) et ii) 30 du procédé de formation de via sont conduites avant ou pendant l'implantation de régions de circuits intégrés sur la plaquette de semi-conducteur. Selon un mode de réalisation, les étapes iii) et iv) du procédé de formation de via sont conduites après 7 implantation de régions de circuits intégrés sur la plaquette de semi-conducteur. Selon un mode de réalisation, le procédé comprend une étape de dépôt et de gravure d'au moins une couche de matériau conducteur pour former des pistes conductrices et des plages de contact, les pistes assurant la connexion électrique entre les plages de contact et les vias. Selon un mode de réalisation, le procédé comprend 10 une étape de découpe de la plaquette pour former des puces individuelles. Selon un mode de réalisation, les circuits intégrés sont des imageurs CMOS. Un mode de réalisation de l'invention concerne 15 également un micromodule de capture d'image comprenant une plaquette d'imageur CMOS comportant une région de circuit intégré connectée à un support d'interconnexion par l'intermédiaire de vias réalisés suivant le procédé cécrit ci-dessus. 20 Selon un mode de réalisation, les vias de la plaquette d'imageur CMOS présentent une paroi interne présentant des ondulations en forme de "C" empilés dont la partie convexe est orientée vers l'intérieur des vias. Des procédés de formation de vias traversant une 25 plaquette de semi-conducteur seront décrits dans ce qui suit en se référant à titre non limitatif aux figures jointes, parmi lesquelles : - la figure 1 précédent décrite représente la face avant d'une plaquette de semi-conducteur, 30 -les figures 2A, 2B précédemment décrites représentent la face avant et la face arrière d'une région de la plaquette de semi-conducteur de la figure 1, - la figure 3 précédemment décrite est une vue en coupe d'un via traversant la plaquette de semi-conducteur de la 35 figure 1, -. les figures 4A à 4G sont des vues en coupe d'une plaquette de semi-conducteur illustrant des étapes de formation d'un via selon un premier procédé, -. les figures 5A à 5E sont des vues en coupe d'une 5 plaquette de semi-conducteur illustrant des étapes de formation d'un via selon un second procédé, - la figure 6 illustre une variante d'une étape représentée sur la figure 5D, -. les figures 7A1, 7A2, 7B1, 7B2, 7C à 7J sont des vues 10 en coupe d'une plaquette de silicium illustrant des étapes de formation d'un via selon un troisième procédé, -. les figures 8A et 8B illustrent des variantes d'étapes illustrées sur les figures 7B1 et7J, -. les figures 9A, 9B illustrent une particularité d'un 15 via formé selon le troisième procédé, et -. la figure 10 illustre une application de l'invention à la fabrication d'un micromodule de capture d'image. Des procédés de formation de via désignés "procédé 1", "procédé 2" et "procédé 3" sont décrits dans ce qui 20 suit. Le procédé 3 est un mode de réalisation du procédé de formation de via selon l'invention. Les procédés 1 et 2 ne présentent pas les caractéristiques essentielles de l'invention figurant dans les revendications et sont uniquement exposés ici pour faciliter la compréhension de 25 l'invention et notamment permettre à l'homme de l'art de mieux comprendre le procédé 3 et les avantages qu'il peut offrir. Les procédés 1 et 2 ne sont pas réputés connus du public et, sauf preuve du contraire, ne sont donc pas réputés faire partie de l'état de la technique. 30 Procédé 1 Les figures 4A à 4G sont des vues en coupe d'une plaquette de silicium 1 illustrant des étapes de formation d'un via 20 conduites en "pré-processus" ou "mi-processus", soit au début ou au milieu d'un processus 35 de fabrication de circuits intégrés. Dans un souci de 9 simplicité seule est représentée la partie de la plaquette 1 où le via 20 doit être formé. Une région de circuit intégré correspondante, non représentée, est réalisée au voisinage du via comme cela apparait sur la figure 3 précédemment décrite. Le procédé 1 comprend tout d'abord la formation d'un trou borgne 201 dans le silicium, sur la face avant de la plaquette de silicium (Fig. 4A) par l'intermédiaire d'un masque de résine M1. La face avant de la plaquette 1, le fond et la paroi du trou borgne 201 sont ensuite revêtus d'une couche diélectrique 202 (Fig. 4B). Le trou borgne 201 est ensuite rempli avec un matériau conducteur 203. Le matériau 203 peut être du polysilicium (silicium polycristallin) si le procédé est mis en oeuvre en début de processus ou un métal tel du tungstène si le procédé est mis en oeuvre en milieu de processus, après que des couches de polysilicium (notamment des grilles de transistors) ont été formées dans la région de circuit intégré. Un matériau conducteur 204 reliant le matériau 203 à la région de circuit intégré est ensuite déposé et gravé (Fig. 4D), puis est recouvert par une couche isolante ou de passivation 205. Lorsque le processus de fabrication des régions de circuits intégrés est achevé, la plaquette 1 est retournée et est placée sur un support 206, par exemple une bande polymère ou une plaque de verre, puis est soumise à une étape d'amincissement (Fig. 4E) par abrasion et/ou gravure de sa face arrière. L'étape d'amincissement est conduite jusqu'à ce que le fond du trou borgne 201 soit atteint et que le matériau conducteur 203 débouche sur la face arrière, la couche isolante 202 au fond du trou borgne étant supprimée par l'abrasion. Le via 20 traversant la plaquette 1 est alors formé. Des étapes ultérieures illustrées (Fig. 4F, 4G) permettent de former des plages 10 de contact et un routage du via vers ces plages de contact. La face arrière de la plaquette est par exemple revêtue d'une couche diélectrique 207 (Fig. 4F) qui est gravée par l'intermédiaire d'un masque M2 pour créer une fenêtre en face du via 20. Un matériau conducteur 208 est ensuite déposé et gravé sur la face arrière de la plaquette (Fig. 4G) pour former une piste conductrice qui route le contact via vers une plage de contact en face arrière (non représentée). En résumé, le procédé 1 permet de déposer le matériau diélectrique 202 (Fig. 4B) à une température comprise entre 400 et 500°C, pour obtenir de bonnes propriétés d'isolation électrique de la paroi du via 20, car la plaquette de silicium en phase de pré-processus ou de mi-processus peut être soumise à des températures élevées. Le dépôt de diélectrique à de telles températures permet en outre d'obtenir un bon ratio entre l'épaisseur déposée sur la face avant de la plaquette et l'épaisseur déposée sur les parois du trou borgne 201, par exemple de l'ordre de 90%. Toutefois, comme cela a été évoqué plus haut, la réalisation du trou borgne 201 peut faire apparaître sur la face avant de la plaquette des défauts d'uniformité de surface nuisibles au processus de fabrication des régions de circuits intégrés, notamment avec les techniques récentes de photolithographie ayant un pas technologique "pitch") très fin de 0,18 micromètres ou moins. De plus, la plaquette de silicium est soumise à des cycles thermiques de grande amplitude pendant la fabrication des régions de circuits intégrés (pouvant comprendre des températures supérieures à 1000°C). Au cours de ces cycles thermiques, le matériau conducteur 203 génère des forces de dilatation et de contraction qui peuvent provoquer des fissures ou des défauts d'isolation dans le via. 11 Procédé 2 Les figures 5A à 5E sont des vues en coupe d'une plaquette de silicium 1' illustrant des étapes de formation d'un via 30 en "post-processus", soit après la fabrication de régions de circuits intégrés. Comme précédemment, seule est représentée la partie de la plaquette de silicium où le via 30 doit être formé. Pendant les étapes de fabrication des régions de circuits intégrés, une couche conductrice 302 reliée à une région de circuit intégré a été formée sur la face avant de la plaquette 1', en face de l'emplacement du via 30 à réaliser. La couche conductrice 302 est isolée du silicium formant la plaquette 1' par une couche diélectrique 303 et est recouverte par une couche isolante ou de passivation 304. La plaquette 1' est ensuite retournée et placée sur un support 305 (Fig. 5A) et est soumise à une étape d'amincissement par abrasion et/ou gravure de sa face arrière. Le support 305 est par exemple une bande polymère ou une plaque de verre. Une cavité 306 est ensuite gravée dans la plaquette 1' (Fig. 5B), à partir de sa face arrière et par l'intermédiaire d'un masque de gravure M3, jusqu'à atteindre la couche diélectrique 303. La face arrière de la plaquette 1', la paroi et le fond de la cavité 306 sont ensuite revêtus d'une couche diélectrique 307 (Fig. 5C). Une étape de gravure est ensuite appliquée à la face arrière de la plaquette (Fig. 5D) par l'intermédiaire d'un masque de gravure M4 présentant une fenêtre au fond de la cavité 306, de manière à supprimer les couches isolantes 307 et 303 au fond de la cavité 306 jusqu'à atteindre la couche conductrice 302. La cavité 306 dont le fond est ainsi "débouché" est ensuite remplie avec un matériau conducteur 308 (Fig. 5E), pouvant aussi être utilisé pour former une piste conductrice 309 et une plage de contact (non représentée). Une couche isolante 12 ou de passivation (non représentée) peut ensuite être déposée sur le matériau 308 et la piste 309. La figure 6 représente une variante de l'étape de la figure 5D qui se distingue de celle-ci en ce que la 5 cavité 306 est de forme tronconique. La formation d'un via après achèvement des régions de circuits intégrés, conformément au procédé 2, peut s'avérer plus pratique que la formation d'un via au début ou au milieu du processus de fabrication des régions de 10 circuits intégrés, conformément au procédé 1. Notamment, des séquences de test électrique des circuits intégrés peuvent être conduites avant formation du via, de sorte que le test électrique après formation du via sera limité au test du via lui- même (teste de continuité et 15 d'isolement). Un inconvénient que peut présenter le procédé 2 est de nécessiter que la paroi de la cavité 306 soit protégée par le masque M4 pendant la gravure des couches isolantes 307 et 303 au fond de la cavité 306, comme montré sur les 20 Fig. 5D ou 6. En effet, même en utilisant un agent de gravure anisotrope privilégiant la gravure dans le sens vertical, le risque existe que l'agent de gravure attaque la couche 307 sur la paroi de la cavité, et ce risque est plus important dans le mode de réalisation de la figure 6 25 où la paroi de la cavité est inclinée et est donc exposée à la composante verticale de l'agent de gravure. Or, la réalisation d'un masque de gravure sur une paroi verticale ou inclinée complique le processus de formation du via. 30 Les températures élevées peuvent par ailleurs être interdites en post-processus, par exemple si plaquette de silicium amincie est posée sur un support polymère 305 qui ne résiste pas aux hautes températures, ou si la plaquette de silicium comprend des éléments qui ne 35 supportent pas les hautes températures, comme une matrice 13 de microlentilles en résine d'imageur CMOS. Dans ce cas, le procédé 2 ne permet pas de déposer le matériau diélectrique 307 sous une température idéale de stabilisation de ses propriétés diélectriques et l'on obtient un via revêtu d'un diélectrique poreux, ayant une constante diélectrique médiocre et faiblement résistant au claquage. De plus, le dépôt du diélectrique 307 à basse température ne permet pas d'obtenir un bon ratio entre l'épaisseur déposée sur les parois de la cavité 306 et l'épaisseur déposée sur la face avant de la plaquette, ce ratio étant par exemple de l'ordre de 25%. Dans ce cas, et bien que cela n'apparaisse pas sur la figure 5C qui n'est pas à l'échelle dans un souci de simplification du dessin, il faut déposer une surépaisseur de diélectrique 307 sur la face avant de la plaquette afin d'obtenir l'épaisseur de diélectrique souhaitée sur les parois de la cavité 306. Procédé 3 Les figures 7A1, 7B1, 7C à 7J sont des vues en coupe d'une plaquette de silicium 1" illustrant des étapes de formation d'un via 40 selon le procédé 3. Comme précédemment, seule est représentée la partie de la plaquette de silicium où le via 40 est réalisé. La figure 7A2 est une vue en coupe du via 40 en formation tel que représenté en coupe sur la figure 7A1. La figure 7B2 est une en coupe du via 40 en formation tel que représenté en coupe sur la figure 7B1. Au cours d'une étape illustrée sur les figures 7A1, 7A2, une tranchée 401 est gravée sur la face avant de la plaquette de silicium 1". La tranchée délimite un périmètre fermé et est par exemple en forme d'anneau. Bien qu'une telle forme circulaire soit la plus pratique à réaliser en microélectronique, la tranchée pourrait être de forme différente, à savoir rectangulaire ou polygonale. 14 A titre d'exemple de réalisation, la tranchée 401 présente par exemple une largeur L de 1 à 3 micromètres, une profondeur P de 70 à 100 micromètres, inférieure à l'épaisseur de la plaquette 1" (typiquement de l'ordre de 500 à 700 micromètres avant amincissement), et un petit diamètre D de l'ordre de 60 micromètres. La tranchée 401 est par exemple formée par gravure sèche au moyen du procédé DRIE ("Deep Reactive Ion Etching" ou "gravure ionique réactive profonde"), des machines permettant spécifiquement ce type de gravure étant couramment disponibles sur le marché des appareillages pour la microélectronique. Au cours d'une étape illustrée sur les figures 7B1, 7B2, la tranchée 401 est remplie avec un matériau diélectrique 402. Le diélectrique 402 est par exemple un oxyde TEOS (tétra-éthyl-ortho-silicate) déposé au moyen d'un procédé SACVD ("subatmospheric chemical vapor deposition" ou "dépôt en phase vapeur subatmosphérique"). Dans ce cas des couches de diélectrique 402 se forment d'abord sur les parois de la tranchée 401 et le processus de dépôt de ces couches est de préférence poursuivi jusqu'à ce que les couches se rejoignent afin de remplir entièrement la tranchée. La face avant de la plaquette 1" est simultanément recouverte par le diélectrique 402. L'étape de remplissage de la tranchée 401 peut avantageusement être conduite en "pré-processus" ou en "mi-processus", afin de pouvoir déposer le diélectrique 402 sans limitation de température, la température idéale de dépôt d'un oxyde TEOS étant typiquement de l'ordre de 460 à 480°C à l'heure actuelle. Le matériau diélectrique 402 réalisé de cette manière présente une constante diélectrique et une épaisseur satisfaisantes, et il est aisé de remplir la tranchée 401. Si le diélectrique 402 est déposé en "pré-35 processus", la couche de diélectrique 402 déposée sur la 15 face avant de la plaquette 1" est ensuite retirée, par exemple au moyen d'un processus CMP ("Chemical Mechanical Polishing", soit un polissage mécanique et chimique combinant l'abrasion mécanique et la gravure chimique). Si le diélectrique 402 est déposé en "mi-processus", la couche diélectrique 402 déposée sur la face avant de la plaquette peut avantageusement être une couche diélectrique intervenant dans la fabrication des régions de circuits intégrés, par exemple une couche diélectrique IMD (diélectrique inter métallique). Dans ce cas, il n'est pas nécessaire de la retirer. On suppose dans ce qui suit que cette solution a été retenue ici, de sorte que la couche 402 continuera à apparaître sur les figures suivantes. Après formation de la tranchée 401 et dépôt du diélectrique 402, le processus normal de fabrication de régions de circuits intégré peut être conduit ou continué (formation de transistors, formation et gravure des couches de métal sur la face avant de la plaquette 1", etc.). Ainsi, à l'étape représentée sur la figure 7C, les régions de circuits intégrés ont été implantées dans la plaquette 1", bien que n'apparaissant pas sur la figure. Pendant la fabrication de ces régions de circuits intégrés, une couche conductrice 403 reliée à une région de circuit intégré correspondant au via 40 à réaliser a été formée sur la face avant de la plaquette 1", en face de l'emplacement du futur via 40. La couche conductrice 403 est isolée de la plaquette par la couche diélectrique 402 et est recouverte par une couche isolante ou de passivation 405. Des matériaux conventionnels peuvent être utilisés, à savoir polysilicium, métal ou alliage pour la couche 403, oxyde SiO2 ou polymère de passivation pour la couche 405. 16 A l'étape représentée sur la figure 7D, la plaquette 1" a été retournée et placée sur un support 406. Comme précédemment le support 406 peut être une bande polymère ("tape") ou une plaque de verre si la plaquette 1" comprend par exemple des imageurs CMOS. La plaquette 1" est ensuite soumise à une étape d'amincissement par abrasion et/ou gravure de sa face arrière jusqu'à atteindre au moins la tranchée 401 remplie du matériau diélectrique 402. Cette étape d'amincissement, généralement appelée "backlap" ou "backgrinding", est conduite par abrasion mécanique ou gravure chimique de sa face arrière, ou par une abrasion mécanique suivie d'une gravure chimique. Cette étape d'amincissement peut être poursuivie au-delà du point où la tranchée 401 remplie du matériau diélectrique 402 est atteinte, si le via 40 à réaliser doit être d'une profondeur inférieure à la profondeur initiale de la tranchée 401 ou pour s'assurer que le fond de la tranchée est bien atteint sur toute la périphérie de la tranchée. Au cours d'une étape représentée sur la figure 7E, une couche de matériau diélectrique 407, par exemple de l'oxyde de silicium SiO2, est déposée sur la face arrière de la plaquette 1". Au cours d'une étape illustrée sur la figure 7F, la couche diélectrique 407 est gravée par l'intermédiaire d'un masque M5 pour créer dans le diélectrique 407 une fenêtre se trouvant en face du silicium s'étendant au milieu du périmètre fermé délimité par la tranchée 401, la fenêtre étant ici de forme circulaire. Au cours d'une étape illustrée sur la figure 7G, le silicium s'étendant dans le périmètre précité est gravé pour faire apparaître une cavité 408 dont la paroi est formée ou recouverte par le matériau diélectrique 402. La gravure est conduite jusqu'à atteindre la couche diélectrique 402. Au cours d'une étape illustrée sur la figure 7H, la couche diélectrique 402 apparaissant au 17 fond de la cavité 408 est gravée jusqu'à atteindre la couche conductrice 403, qui est reliée électriquement à la région de circuit intégré. On obtient ainsi un commencement de via qui recevra plus loin un matériau conducteur pour former le via 40 proprement dit. L'étape de gravure du via 40 en trois sous-étapes, à savoir gravure de la couche diélectrique 407 (Fig. 7F), gravure du silicium pour former la cavité 408 (Fig. 7G) puis gravure de la couche diélectrique 402 au fond de la cavité 408, est une caractéristique optionnelle qui présente toutefois l'avantage de pouvoir utiliser des processus de gravure différents et sélectifs. Par exemple, les couches diélectriques 402, 407 peuvent être gravées au moyen d'un procédé de gravure plasma conventionnel si elles sont en oxyde de silicium, et la cavité 408 peut être formée au moyen du procédé de gravure sèche DRIE. La cavité 408 peut aussi être formée par gravure humide sélective du silicium, grâce aux matériaux diélectriques 402, 402, 407 qui s'étendent tout autour de la région à graver et ne sont pas attaqués par l'agent de gravure humide. Au cours d'une étape représenté sur la figure 7I, une couche d'un matériau conducteur 409 est déposée à l'intérieur de la cavité 408 et vient au contact de la couche conductrice 403 se trouvant au fond de la cavité. La couche 409 peut également être déposée puis gravée sur la face arrière de la plaquette 1" pour obtenir une piste conductrice 410 se terminant par une plage de contact (non représentée, voir par exemple figure 3, plage 105) laquelle peut être ensuite recouverte par une autre couche conductrice et un bourrelet conducteur (Cf. Fig. 3 plage 5 et bourrelet 6). Au cours d'une étape représentée sur la figure 7J, un matériau isolant ou de passivation 411 est déposé sur toute la face arrière de la plaquette 18 1" à l'exception des plages de contact, le matériau 411 recouvrant également le via 40. La couche conductrice 409 peut être une couche de métal, par exemple de l'aluminium, et la couche 411 peut être une couche diélectrique, par exemple de l'oxyde SiO2, ou une couche d'un matériau de passivation comme un polymère BCB (Benzocyclobuthène). La couche conductrice 409 peut aussi être une couche de cuivre formée par électrodéposition dans un bain contenant des ions métalliques. Enfin, la cavité 408 pourrait aussi être entièrement remplie avec un matériau conducteur. La figure 8A illustre une variante de l'étape représentée en figure 7B1, au cours de laquelle on grave une tranchée 401' ayant des parois inclinées. Le via 40' obtenu au terme du processus est illustré sur la figure EB (qui est équivalent à la figure 7J) et présente une forme sensiblement tronconique. En résumé, le procédé selon l'invention prévoit d'implanter le diélectrique 402 qui recouvre la paroi du via avant d'avoir réalisé le via lui-même, c'est-dire avant d'avoir pratiqué la cavité 408 dans le semi-conducteur. Par ailleurs, mode de réalisation qui vient d'être décrit en tant que "procédé 3" s'apparente à la fois à un procédé de type "pré-processus" ou "mi-processus" en ce qui concerne la formation de la tranchée 401 ou 401', et un procédé de type "post-processus" en ce qui concerne les autres étapes, notamment la réalisation de la cavité dans le silicium. Comme cela a déjà été indiqué, il vient que le matériau diélectrique 402 qui recouvre la paroi du via peut être réalisé dans de bonnes conditions et notamment être déposé sous une température optimale afin d'obtenir un rapport élevé entre l'épaisseur de la couche déposée sur les parois de la tranchée 401 et l'épaisseur de la couche déposée sur la face avant de la plaquette 19 1". Le matériau diélectrique 402 présente également de bonnes propriétés isolantes et de résistance au claquage. Le matériau diélectrique 402 présente par ailleurs une épaisseur satisfaisante qui peut être contrôlée à volonté en modifiant la largeur de la tranchée 401, et résiste bien à l'étape de gravure de la couche diélectrique 402 au fond de la cavité 408 (Fig. 7H) y compris si un agent de gravure isotrope est utilisé. Si nécessaire, la largeur de la tranchée 401 peut être choisie supérieure à ce qui est nécessaire pour tenir compte de l'attaque du matériau diélectrique 402 par l'agent de gravure. Les figures 9A et 9B illustrent très schématiquement une caractéristique technologique de la tranchée 401 ou 401' lorsque celle-ci est réalisée par gravure DRIE. Le procédé DRIE confère aux parois de la tranchée une forme spécifique qui ressemble, vue en coupe, à un empilement de lettres "C" formant une ondulation, chaque "C" ayant sa face concave orientée vers l'intérieur de la tranchée. Il en résulte que, lorsque la tranchée est remplie avec le matériau diélectrique 402 et que le silicium a été retiré dans le périmètre fermé délimité par la tranchée, le diélectrique 402 qui recouvre la paroi du via présente lui aussi ces ondulations spécifiques. Comme ces ondulations sont vues depuis l'intérieur du via (sens d'observation matérialisé par des flèches sur les figures 9A, 9B), la face convexe ces "C" est orientée vers l'intérieur du via. Cette spécificité permet de reconnaître un via réalisé selon le procédé 3 lorsque la tranchée est réalisée avec une machine de gravure DRIE. On distingue par exemple, au microscope électronique, dans un via d'une profondeur de 60 micromètres réalisé dans du silicium, une centaine de "C" empilés présentant chacun une largeur de l'ordre de l'ordre du dixième de micromètre. Le procédé 3 qui vient d'être décrit ne constitue qu'un exemple de mise en oeuvre du procédé selon l'invention, les étapes décrites et représentées sur les figures étant susceptibles de diverses variantes de réalisation en fonction des techniques, instruments et appareillages utilisés par l'homme de l'art désirant mettre en oeuvre l'invention. Par ailleurs, ce procédé est applicable à divers types de plaquettes de semi-conducteur. Par ailleurs, le procédé qui vient d'être décrit vise essentiellement une réalisation collective de vias sur une même puce voire une réalisation collective de vias de plusieurs puces sur une même plaquette de silicium, avant découpe de la plaquette et individualisation des puces. Cette opération de découpe du wafer en "dés" est appelée "singulation" et est généralement réalisée avec une scie diamantée, en suivant des lignes de découpe 3 représentées en traits pointillés sur la figure 1, formant un quadrillage à la surface du wafer. Une application de l'invention se rapporte à la réalisation d'imageurs sur silicium dont la face arrière comporte des plages conductrices du type représenté en figure 2B (plages 5). A titre d'exemple, la figure 10 représente un exemple d'imageur CMOS 60 intégré dans un micromodule de capture d'image et/ou de capture vidéo 50, destiné par exemple à être monté dans un appareil portatif tel un téléphone mobile, un appareil photographique ou une caméra vidéo. Le module 50 comprend un châssis 51, un bloc optique ou bloc porte-lentilles 52, un objectif comprenant ici deux lentilles 53 montées dans le bloc 52 avec un diaphragme 54, une plaquette transparente protectrice 55 dans laquelle est réalisé par exemple un filtre infrarouge, et une plaquette de circuit imprimé 56. L'imageur 60 se présente sous forme de 21 microplaquette ou puce de silicium et est fixé avec la plaquette transparente 55 dans une cavité du châssis 51 comportant une ouverture, de manière à recevoir la lumière passant à travers les lentilles 53, le diaphragme 54 et la plaquette transparente 55. La face arrière de la microplaquette de l'imageur 60 comporte des bourrelets de connexion soudés par fusion sur des plages conductrices de la plaquette de circuit imprimé 56. Les bourrelets de connexion sont reliés électriquement à un circuit intégré de l'imageur 60 par l'intermédiaire de vias TSW réalisés suivant le procédé de l'invention. REVENDICATIONS 1. Procédé de formation d'un via dans une plaquette de semi-conducteur (1"), caractérisé en ce qu'il comprend les étapes consistant à : i) pratiquer une tranchée (401, 401') sur une face avant 5 de la plaquette, la tranchée délimitant un périmètre fermé, ii) remplir la tranchée avec un matériau diélectrique (402), iii) amincir la plaquette par abrasion et/ou gravure de 10 sa face arrière, jusqu'à atteindre au moins le fond de la tranchée, et iv) retirer le semi-conducteur s'étendant à l'intérieur du périmètre fermé délimité par la tranchée, de manière à faire apparaitre une cavité (408) dont la paroi est 15 revêtue du matériau diélectrique (402). 2. Procédé selon la revendication 1, comprenant avant l'étape iv) une étape consistant à former sur la 20 face avant de la plaquette une plage électriquement conductrice (403) s'étendant au-dessus du périmètre délimité par la tranchée et isolée du semi-conducteur par au moins une première couche diélectrique (402). 25 3. Procédé selon la revendication 2, comprenant, après l'étape iv), une étape consistant à graver la première couche diélectrique (402) au fond de la cavité (408). 30 4. Procédé selon l'une des revendications 1 à 3, comprenant avant l'étape iv) les étapes consistant à : - déposer au moins une seconde couche diélectrique (407) sur la face arrière de la plaquette, et 22 - graver la couche diélectrique de manière à créer une fenêtre dans la couche en regard du périmètre délimité par la tranchée. 5. Procédé selon l'une des revendications 1 à 4, clans lequel la tranchée est réalisée par gravure sèche du semi-conducteur. 6. Procédé selon l'une des revendications 1 à 5, 10 clans lequel la tranchée est remplie avec un oxyde TEOS déposé en phase vapeur subatmosphérique. 7. Procédé selon l'une des revendications 1 à 6, clans lequel la tranchée est sensiblement en forme 15 d'anneau. 8. Procédé selon l'une des revendications 1 à 7, clans lequel le semi-conducteur s'étendant à l'intérieur du périmètre délimité par la tranchée est retiré par 20 Gravure sèche. 9. Procédé selon l'une des revendications 1 à 7, dans lequel le semi-conducteur s'étendant à l'intérieur du périmètre délimité par la tranchée est retiré par 25 gravure humide sélective. 10. Procédé selon l'une des revendications 1 à 9, comprenant, après l'étape iv), une étape consistant à remplir totalement la cavité (408) au moyen d'un matériau 30 électriquement conducteur. 11. Procédé selon l'une des revendications 1 à 9, comprenant, après l'étape iv), une étape consistant à remplir partiellement la cavité (408) au moyen d'une 35 couche (409) d'un matériau électriquement conducteur. 12. Procédé selon l'une des revendications 1 à 11, comprenant une étape consistant à placer la plaquette de semi-conducteur (1") sur un support (406) avant d'amincir la plaquette. 13. Procédé selon la revendication 12, dans lequel le support est une plaque de verre. 14. Procédé de fabrication de circuits intégrés sur plaquette de semi-conducteur, caractérisé en ce qu'il inclut des étapes de formation de vias suivant le procédé selon l'une des revendications 1 à 13. 15. Procédé selon la revendication 14, dans lequel les étapes i) et ii) du procédé de formation de via sont conduites avant ou pendant l'implantation de régions de circuits intégrés sur la plaquette de semi-conducteur. 16. Procédé selon l'une des revendications 14 et 15, dans lequel les étapes iii) et iv) du procédé de formation de via sont conduites après implantation de régions de circuits intégrés sur la plaquette de semi-conducteur. 17. Procédé selon la revendication 16, comprenant une étape de dépôt et de gravure d'au moins une couche de matériau conducteur (409) pour former des pistes conductrices (410) et des plages de contact, les pistes assurant la connexion électrique entre les plages de contact et les vias. 18. Procédé selon l'une des revendications 16 et 17, comprenant une étape de découpe de la plaquette pour 35 former des puces individuelles. 19. Procédé selon l'une des revendications 14 à 18, dans lequel les circuits intégrés sont des imageurs CMOS. 20. Micromodule (50) de capture d'image, comprenant une plaquette d'imageur CMOS (60) comportant une région de circuit intégré connectée à un support d'interconnexion (56) par l'intermédiaire de vias réalisés suivant le procédé selon l'une des revendications 1 à 13. 21. Micromodule selon la revendication 20, dans lequel les vias de la plaquette d'imageur CMOS présentent une paroi interne présentant des ondulations en forme de "C" empilés (412) dont la partie convexe est orientée vers l'intérieur des vias.