Brevet FR2934710A1 — publié le 20100205

DEMANDE DE BREVET B08-0240FR ODE/EHE Société Anonyme dite : STMicroelectronics SA Circuit de protection d'un circuit intégré contre des décharges électrostatiques en technologie CMOS. Invention de : Philippe GALY Christophe ENTRINGER Alexandre DRAY Circuit de protection d'un circuit intégré contre des décharges électrostatiques en technologie CMOS. La présente invention concerne la microélectronique, et plus particulièrement la protection d'un circuit intégré contre des décharges électrostatiques ou autres surtensions. Les circuits intégrés sont particulièrement sensibles à des perturbations telles que des perturbations électrostatiques qui peuvent fortement détériorer le fonctionnement des circuits. Ces perturbations électrostatiques sont reçues en un point du circuit intégré sous forme d'un excédant de charges positives ou négatives qui doivent être évacuées par des lignes spécifiques permettant de court-circuiter le circuit menant au coeur du circuit intégré afin de ne pas créer une accumulation de charge en un point vital du circuit et ainsi éviter que le coeur du circuit ne soit endommagé. Pour évacuer un tel excès de charge du circuit, il faut constituer un chemin électrique moins résistif que le circuit menant au coeur du circuit intégré afin de favoriser la circulation des charges en excès par ce circuit plutôt que par le circuit menant coeur du circuit intégré. Pour cela, il est connu de l'homme du métier la réalisation d'un circuit de protection d'un circuit intégré des décharges électrostatiques à l'aide d'un commutateur de court-circuit composé d'un transistor à effet de champ montée en parallèle avec une diode et commandé par un circuit de déclenchement temporel, connu sous le nom de commutateur MOSSWI. Cette technologie est tout de même coûteuse en terme d'espace disponible dans le circuit intégré. Au vu de ce qui précède, il est proposé d'améliorer l'efficacité du circuit de protection de circuit intégré contre des décharges électrostatiques et de réduire l'encombrement de ce circuit supplémentaire indispensable au fonctionnement du circuit intégré. Selon un aspect, il est proposé, dans un mode de réalisation, un circuit intégré comprenant au moins un moyen de protection électronique contre au moins une décharge électrostatique apte à évacuer le courant de surtension généré par la décharge électrostatique. Le moyen de protection électronique comprend au moins un commutateur commandé de court-circuit réalisé en technologie CMOS comportant un triac de technologie CMOS ou un thyristor de technologie CMOS monté anti-parallèlement à une diode de technologie CMOS, et des moyens de déclenchement pour commander le commutateur de court-circuit. Les deux technologies CMOS citées ci-dessus offrent un gain d'espace important par rapport au commutateur MOSSWI. En effet, le commutateur de court-circuit comprenant le thyristor de technologie CMOS monté anti-parallèlement avec la diode de technologie CMOS permet d'obtenir une réduction d'un facteur dix du coût spatial d'occupation par rapport au commutateur MOSSWI, et le commutateur de court-circuit comprenant le triac de technologie CMOS permet de réduire d'un facteur vingt l'espace occupé par rapport au commutateur MOSSWI. De préférence, le thyristor de technologie CMOS comporte un premier substrat semi-conducteur d'un premier type de conductivité dans lequel sont réalisés un premier caisson de substrat semi-conducteur d'un second type de conductivité et un second caisson de substrat semi-conducteur du premier type de conductivité, le premier caisson et le second caisson comprenant chacun une première zone active dopée suivant le second type de conductivité et une seconde zone active dopée suivant le premier type de conductivité, le thyristor MOS comprenant une première connexion couplée à la première zone active du second caisson, une seconde connexion couplée à la second zone active du premier caisson, une troisième connexion couplée à la seconde zone active du second caisson, et une quatrième connexion couplée à la première zone active du premier caisson. Le thyristor de technologie CMOS n'est pas réalisé comme les thyristors conventionnellement utilisés, constitués d'un premier caisson de substrat semi-conducteur d'un premier type de conductivité comprenant une première zone active dopée suivant un second type de conductivité et une deuxième zone active dopée suivant le premier type de conductivité, accolé à un deuxième caisson de substrat semi-conducteur d'un second type de conductivité comprenant une première zone dopée suivant le second type de conductivité et une deuxième zone dopée suivant le premier type de conductivité. Dans le thyristor de technologie CMOS de l'invention, le premier substrat semi-conducteur du premier type de conductivité, dans lequel sont réalisés un premier caisson de substrat semi-conducteur d'un second type de conductivité et un second caisson de substrat semi-conducteur du premier type de conductivité, permet d'isoler le thyristor et ainsi d'obtenir un déclenchement homogène par le commutateur de court-circuit ainsi qu'une auto-immunité au phénomène de latch-up, en évacuant les électrons qui induisent les courants de latch-up par la troisième connexion. D'autre part la troisième connexion couplée à la seconde zone active du second caisson, et la quatrième connexion couplée à la première zone active du premier caisson, offrent plusieurs possibilités de commande du déclenchement du thyristor. En effet, le déclenchement peut être commandé via la troisième connexion, ou bien via la quatrième connexion, ou encore via les deux connexions de manière simultanée à l'aide d'un même circuit de déclenchement. Le triac de technologie CMOS comporte préférentiellement une région isolante d'un premier type de conductivité dans laquelle sont réalisés un premier et un deuxième caissons du second type de conductivité, séparés par une région de séparation du premier type de conductivité réalisée dans la région isolante, les deux caissons comprenant chacun une première zone active dopée suivant le second type de conductivité et une seconde zone active dopée suivant le premier type de conductivité, et la région de séparation comprenant une zone active dopée suivant le premier type de conductivité. L'utilisation d'un triac comme commutateur de court-circuit permet un gain de gain place encore plus important que le commutateur de court-circuit comprenant un thyristor et une diode, et son efficacité est également meilleure. Dans le triac de technologie CMOS, première région isolante du premier type de conductivité, dans lequel sont réalisés un premier caisson de substrat semi-conducteur d'un second type de conductivité et un second caisson de substrat semi-conducteur du premier type de conductivité, permet d'isoler le triac et d'obtenir ainsi un déclenchement homogène du commutateur de court-circuit ainsi qu'une auto-immunité au phénomène de latch-up. Avantageusement, un triac est équivalent au montage de deux thyristors montés anti-parallèlement, mais dans un même volume de dissipation thermique. C'est-à-dire, que le volume occupé par le triac est équivalent au volume occupé par deux thyristors. Dans le cas du triac, tout le volume du composant est utilisé dans son intégralité comme dissipateur d'énergie thermique dans les deux sens de conduction, c'est-à-dire le volume équivalent à deux thyristors. Un montage constitué de deux thyristors montés anti-parallèlement n'utilise quant à lui que le volume occupé par un thyristor pour dissiper la chaleur générée pour un sens de conduction, et le volume occupé du second thyristor pour dissiper la chaleur engendré pour le second sens de conduction. De plus, le triac permet avantageusement de n'avoir qu'une seule gâchette pour commander le dispositif pour l'une ou l'autre des polarités du courant. Ce commutateur électronique commandé bidirectionnel permet de plus un gain de place évident. I1 permet également d'obtenir un meilleur rendement étant donné que le même composant est utilisé pour évacuer le courant de surcharge dans les deux polarités du courant. Avantageusement, le triac comprend une première connexion couplée à la fois à la première zone active et à la seconde zone active d'un caisson du second type de conductivité, une deuxième connexion couplée à la fois à la première zone active et à la seconde zone active d'un autre caisson du second type de conductivité, et une troisième connexion couplée à la région isolante via la zone active de la région de séparation. La première zone active et la seconde zone active couplées à la première connexion du triac sont avantageusement disposées dans le premier caisson du triac. La première zone active et la seconde zone active couplées à la seconde connexion du triac sont préférentiellement disposées dans le second caisson du triac. Selon un autre aspect, il est proposé, dans un mode de mise en oeuvre, un procédé d'intégration d'au moins un moyen de protection électronique contre au moins une décharge électrostatique apte à évacuer un courant de surtension généré par la décharge électrostatique comprenant au moins un commutateur commandé de court-circuit, dans lequel on réalise des commutateurs commandés en technologie CMOS sous forme de triac de technologie CMOS ou de thyristor de technologie CMOS monté anti-parallèlement à une diode de technologie CMOS. De préférence, on réalise, pour le thyristor de technologie CMOS, un premier substrat semi-conducteur d'un premier type de conductivité au sein duquel on réalise un premier caisson du second type de conductivité et un second caisson du premier type de conductivité, le premier caisson et le second caisson comprenant chacun une zone active dopée suivant le second type de conductivité et une zone active dopée suivant le premier type de conductivité, ainsi qu'une première connexion couplée à la première zone active du second caisson, une seconde connexion couplée à la second zone active du premier caisson, une troisième connexion couplée à la seconde zone active du second caisson, et une quatrième connexion couplée à la première zone active du premier caisson. On réalise, préférentiellement pour le triac de technologie CMOS, une région isolante d'un premier type de conductivité au sein de laquelle on réalise un premier et un deuxième caissons du second type de conductivité, séparés par une région de séparation de second type de conductivité réalisée dans la région isolante, les deux caissons comprenant chacun une première zone active dopée suivant le second type de conductivité et une seconde zone active dopée suivant le premier type de conductivité, et la région de séparation comprenant un zone active dopée suivant le premier type de conductivité. Avantageusement, on réalise une première connexion couplée à la fois à la première zone active et à la seconde zone active du premier caisson, une deuxième connexion couplée à la fois à la première zone active et à la seconde zone active du deuxième caisson, et une troisième connexion couplée à la région isolante via la zone active de la région de séparation. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation et de mise en oeuvre, nullement limitatifs, et des dessins annexés, sur lesquels : - la figure 1 illustre un exemple de circuit électronique de montage d'un commutateur de court-circuit selon un premier mode de réalisation, - la figure 2 illustre un autre exemple de circuit électronique de montage d'un commutateur de court-circuit selon un second mode de réalisation, - la figure 3 illustre schématiquement une vue en coupe d'un thyristor de technologie CMOS selon un mode de réalisation, - la figure 4 présente une représentation électronique du schéma d'un triac de technologie CMOS tel que réalisé sur la figure 3, - la figure 5 illustre schématiquement une vue en coupe d'un triac MOS selon un mode de réalisation, - la figure 6 présente une représentation électronique du schéma d'un triac de technologie CMOS tel que réalisé sur la figure 5. Les figures 1 et 2 illustrent deux exemples de circuit électronique de montage de deux commutateurs de court-circuit selon deux modes de réalisation différents. Ces circuits électriques sont destinés à procurer une protection contre une ou des décharges électrostatiques successives. Sur la figure 1, on a représenté un commutateur de court-circuit 1 comprenant un circuit de déclenchement 2, un thyristor 3 commandé par le circuit de déclenchement 2 et une diode 4 montée antiparallèlement avec le thyristor 3. Le thyristor 3 conduit le courant pour une polarité du courant tandis que la diode 4 conduit le courant dans la polarité opposée du courant. Sur la figure 2, on a représenté un commutateur de court-circuit 1 comprenant également un circuit de déclenchement 2 commandant un triac 5 qui conduit le courant pour l'une ou l'autre des polarités du courant. La figure 3 illustre de manière très schématique une vue en coupe d'un thyristor de technologie CMOS selon un mode de réalisation de l'invention. Un premier substrat Niso semi-conducteur d'un premier type de conductivité, dans cet exemple il est dopé négativement, constitue la base du thyristor de technologie CMOS. Dans ce premier substrat Niso, un premier caisson Pwell de substrat semi-conducteur d'un second type de conductivité est réalisé ainsi qu'un second caisson Nwell de substrat semi-conducteur du premier type de conductivité. Le caisson Nwell étant de même conductivité que le premier substrat Niso, c'est-à-dire dopé négativement, ces deux éléments du thyristor sont formés à partir du même substrat, c'est-à-dire le premier substrat Niso, et forme un seul et même substrat Niso/Nwell au travers duquel les électrons transitent librement. Le premier caisson Pwell et le second caisson Nwell comprennent chacun une première zone active P+ dopée positivement dans cet exemple et une seconde zone active N+ dopée négativement dans cet exemple. Ces zones actives du thyristor sont couplées à quatre différentes connexions permettant le fonctionnement du thyristor de technologie CMOS avec le reste du circuit. Le thyristor comprend une première connexion A correspondant à l'anode du thyristor et couplée à la première zone active P+ du second caisson Nwell, une seconde connexion C correspondant à la cathode du thyristor couplée à la second zone active N+ du premier caisson Pwell, une troisième connexion Ngate couplée à la seconde zone active N+ du second caisson Nwell, et et une quatrième connexion Pgate couplée à la première zone active P+ du premier caisson Pwell. Le thyristor peut être commandé à partir d'un circuit de déclenchement par la troisième connexion Ngate ou la quatrième connexion Pgate, voir même par les deux en même temps via le même circuit de déclenchement. Si le déclenchement du thyristor est commandé via la connexion Ngate, dans ce cas, on peut court-circuiter la connexion Pgate en la couplant, par exemple, directement à la cathode. Si en revanche le déclenchement du thyristor est commandé via la connexion Pgate, on peut court-circuiter cette fois-ci la connexion Ngate en la couplant, par exemple, directement à l'anode. Enfin, si on souhaite commander le déclenchement du thyristor via les deux connexions Ngate et Pgate, on connecte dans ce cas les deux connexions au circuit même circuit de déclenchement. La figure 4 est une représentation électronique du schéma d'un thyristor de technologie CMOS tel que réalisé selon l'exemple précédemment évoqué sur la figure 3. Le premier substrat semi-conducteur Niso, dopé négativement dans cet exemple, englobe toutes les autres parties constituant le thyristor, permettant de ce fait une isolation du thyristor de tout élément étranger à ce composant. Par conséquent, le déclenchement temporel commandé par le circuit de déclenchement temporel via la connexion Ngate couplée au thyristor par le substrat N+/Niso/Nwell, ou par la connexion Pgate couplée au thyristor par la première zone active P+ du premier caisson Pwell, ou par les deux connexions Ngate et Pgate simultanément, est plus homogène qu'en utilisant un thyristor conventionnel ne possédant pas de premier substrat Niso l'isolant des perturbations extérieures. La figure 5 illustre de manière très schématique une vue en coupe d'un triac de technologie CMOS selon un mode de réalisation de l'invention. Un substrat semi-conducteur comprenant une région isolante Niso/Nw/N+ d'un premier type de conductivité constitue la base du triac. La région isolante Niso/Nw/N+ est dopée négativement dans cet exemple. Dans cette première région isolante Niso/Nw/N+ du substrat semi-conducteur, un premier caisson Pwl du second type de conductivité, c'est-à-dire dopé positivement dans cet exemple, est réalisé ainsi qu'un deuxième caisson Pw2 également du second type de conductivité, soit, dans cet exemple, dopé positivement. Ces deux caissons Pwl et Pw2 tous deux dopés positivement sont séparées par une région Nw du premier type de conductivité, c'est-à-dire dopée négativement, réalisée dans la région isolante Niso qui est du même type de conductivité. On a ainsi une région de conductivité négative commune Niso/Nw/N+. Le premier caisson Pwl et le deuxième caisson Pw2 comprennent chacun une première zone dopée positivement dans cet exemple et une seconde zone active N+ dopée négativement dans cet exemple. La région de séparation Nw comprend également une zone active N+ dopée suivant le premier type de conductivité, soit dopée négativement. Ces zones actives P+ et N+ des deux caissons Pwl et Pw2 et de la région de séparation Nw du triac sont couplées à trois différentes connexions permettant le fonctionnement du triac de technologie CMOS avec le reste du circuit. Le triac comprend une première connexion Al couplée à la fois à la première zone active P+ et à la seconde zone active N+ du premier caisson Pwl, une deuxième connexion A2 couplée à la fois à la zone active P+ et à la zone active N+ du second caisson Pw2, et une troisième connexion Gate couplée à la zone active N+ de la région de séparation Nw qui fait partie de la région isolante Niso/Nw/N+. La figure 6 est une représentation électronique du schéma d'un triac de technologie CMOS tel que réalisé selon l'exemple précédemment évoqué sur la figure 5. La région isolante Niso/Nw/N+ du substrat semi-conducteur englobe toutes les autres parties constituant le triac, permettant de ce fait une isolation du triac de technologie CMOS de toute perturbation extérieure. De ce fait le déclenchement temporel commandé par le circuit de déclenchement temporel via la connexion Gate couplée au triac par le substrat Niso/Nw/N+, est plus homogène qu'en utilisant un triac conventionnel ne possédant pas de région isolante Niso/Nw/N+ l'isolant des perturbations extérieures. L'invention permet de résoudre d'améliorer l'efficacité du circuit de protection de circuit intégré des décharges électrostatiques et de réduire l'espace occupé tout en garantissant une bonne dissipation thermique par un tel commutateur commandé de court-circuit indispensable à la protection de circuits intégrés contre des décharges électrostatiques. REVENDICATIONS1. Circuit intégré comprenant au moins un moyen de protection électronique contre au moins une décharge électrostatique apte à évacuer un courant de surtension généré par la décharge électrostatique, caractérisé en ce que le moyen de protection électronique comprend au moins un commutateur commandé de court-circuit réalisé en technologie CMOS comportant un triac de technologie CMOS ou un thyristor de technologie CMOS monté anti- parallèlement à une diode de technologie CMOS, et des moyens de déclenchement pour commander le commutateur de court-circuit. 2. Circuit intégré selon la revendication 1, caractérisé en ce que le thyristor de technologie CMOS comporte un premier substrat (Niso) semi-conducteur d'un premier type de conductivité dans lequel sont réalisés un premier caisson (Pwell) de substrat semi-conducteur d'un second type de conductivité et un second caisson (Nwell) de substrat semi-conducteur du premier type de conductivité, le premier caisson (Pwell) et le second caisson (Nwell) comprenant chacun une première zone active (P+) dopée suivant le second type de conductivité et une seconde zone active (N+) dopée suivant le premier type de conductivité, le thyristor de technologie CMOS comprenant une première connexion (A) couplée à la première zone active (P+) du second caisson (Nwell), une seconde connexion (C) couplée à la seconde zone active (N+) du premier caisson (Pwell), une troisième connexion (Ngate) couplée à la seconde zone active (N+) du second caisson (Nwell), et une quatrième connexion (Pgate) couplée à la première zone active (P+) du premier caisson (Pwell). 3. Circuit intégré selon la revendication 1, caractérisé en ce que le triac de technologie CMOS comporte un substrat semi-conducteur comprenant une région isolante (Niso/Nw/N+) d'un premier type de conductivité dans laquelle sont réalisées un premier caisson (Pwl) et un deuxième caisson (Pw2) du second type de conductivité, séparés par une région de séparation (Nw) du premier type de conductivité réalisée dans la région isolante (Niso/Nw/N+), les deux caissons (Pwl et Pw2) comprenant chacun une première zone active (P+) dopée suivant le second type de conductivité et une seconde zone active (N+) dopée suivant le premier type de conductivité, et la région de séparation (Nw) comprenant une zone active (N+) dopée suivant le premier type de conductivité. 4. Circuit intégré selon la revendication 3, caractérisé en ce que le triac comprend une première connexion (Al) couplée à la fois à la première zone active (P+) et à la seconde zone active (N+) d'un caisson du second type de conductivité, une deuxième connexion (A2) couplée à la fois à la zone active (P+) et à la zone active (N+) d'un autre caisson du second type de conductivité, et une troisième connexion (Gate) couplée à la région isolante (Niso/Nw/N+) via la zone active (N+) de la région de séparation (Nw). 5. Circuit intégré selon la revendication 4, caractérisé en ce que la première zone active (P+) et la seconde zone active (N+) couplées à la première connexion (Al) du triac sont disposées dans le premier caisson (Pw) du triac. 6. Circuit intégré selon la revendication 4, caractérisé en ce que la première zone active (P+) et la seconde zone active (N+) couplées à la seconde connexion (A2) du triac sont disposées dans le second caisson (Pw) du triac. 7. Procédé d'intégration d'au moins un moyen de protection électronique contre au moins une décharge électrostatique apte à évacuer un courant de surtension généré par la décharge électrostatique comprenant au moins un commutateur commandé de court-circuit, dans lequel on réalise des commutateurs commandés en technologie CMOS sous forme de triac de technologie CMOS ou de thyristor de technologie CMOS monté anti-parallèlement à une diode de technologie CMOS. 8. Procédé selon la revendication 7, dans lequel on réalise, pour le thyristor MOS, un premier substrat (Niso) semi-conducteur d'un premier type de conductivité au sein duquel on réalise un premier caisson (Pwell) du second type de conductivité et un second caisson (Nwell) du premier type de conductivité, le premier caisson (Pwell) et le second caisson (Nwell) comprenant chacun une zone active (P+) dopée suivant le second type de conductivité et une zone active (N+) dopée suivant le premier type de conductivité, ainsi qu'une première connexion (A) couplée à la première zone active (P+) du second caisson (Nwell), une seconde connexion (C) couplée à la second zone active (N+) du premier caisson (Pwell), une troisième connexion (Ngate) couplée à la seconde zone active (N+) du second caisson (Nwell), et une quatrième connexion (Pgate) couplée à la première zone active (P+) du premier caisson (Pwell). 9. Procédé selon la revendication 8, dans lequel on réalise, pour le triac de technologie CMOS, une région isolante (Niso/Nw/N+) d'un premier type de conductivité au sein de laquelle on réalise un premier caisson (Pwl) et un deuxième caisson (Pw2) du second type de conductivité, séparés par une région de séparation (Nw) de second type de conductivité réalisée dans la région isolante (Niso/Nw/N+), les deux caissons (Pwl et Pw2) comprenant chacun une zone active (P+) dopée suivant le second type de conductivité et une zone active (N+) dopée suivant le premier type de conductivité, et la région de séparation (Nw) comprenant un zone active (N+) dopée suivant le premier type de conductivité. 10. Procédé selon la revendication 9, dans lequel on réalise une première connexion (Al) couplée à la fois à la première zone active (P+) et à la seconde zone active (Ndu premier caisson (Pw), une deuxième connexion (A2) couplée à la fois à la première zone active (P+) et à la seconde zone active (N+) du deuxième caisson (Pw), et une troisième connexion (Gate) couplée à la région isolante (Niso/Nw/N+) via la zone active (N+) de la région de séparation (Nw).