Brevet FR2935064A1 — publié le 20100219

B05-4440FR -ODE/EVH Société par actions simplifiée dite : STMicroelectronics (Crolles 2) SAS Mémoire à circuit de lecture/écriture partagé Invention de : Marc VERNET Mémoire à circuit de lecture/écriture partagé L'invention concerne les circuits de mémoire, en particulier, les circuits de mémoire RAM. Plus particulièrement, l'invention se rapporte à un circuit de lecture/écriture pour circuit de mémoire RAM, notamment de mémoire DRAM (� Dynamic Random Access Memory �). Une mémoire DRAM comporte classiquement un ensemble de points mémoire disposés en matrice de lignes et de colonnes de points mémoire entre des lignes de mots et des lignes de bits. Chaque point mémoire comporte un transistor d'accès à une capacité DRAM, dont l'électrode de commande est raccordée à une ligne de mots et dont le drain et la source sont raccordés l'un à une ligne de bits et l'autre à la capacité DRAM. Un ensemble d'amplificateurs différentiels de lecture/écriture, généralement désigné par les anglo-saxons par le terme de � Sense Amplifier �, assure une détection d'une différence de potentiel entre deux lignes de bits complémentaires BLT et BLC. Des passerelles de sélection assurent sélectivement le transfert de données entre chaque ligne de bits locale et une ou plusieurs lignes de bits globales ou des lignes de lecture et d'écriture. Diverses architectures peuvent être utilisées pour le transfert d'une information entre les lignes de bits et la ou les lignes de bits globales ou les lignes de lecture et d'écriture. On peut tout d'abord utiliser une unique passerelle de sélection pour chaque amplificateur différentiel. Cette solution s'accompagne d'une densité de composants accrue dans la mesure où chaque passerelle de sélection comporte généralement deux transistors. En outre, l'opération de lecture d'une telle mémoire est relativement longue. Enfin, ce type de mémoire ne permet pas de procéder à une écriture précoce, de sorte que la durée d'un cycle d'écriture est relativement lente. Afin de pallier le problème de lenteur de l'opération de lecture, une autre solution consiste à utiliser des circuits de lecture/écriture plus complets. On peut, à cet égard, adjoindre à chaque amplificateur de lecture/écriture, un ensemble de transistors de gestion des opérations de lecture/écriture sur les lignes de bits globales. Ces transistors de gestion additionnels sont typiquement au nombre de huit. I1 a été constaté qu'une telle architecture permet de rendre plus rapides les opérations de lecture et d'écriture. Toutefois, les étages de lecture et d'écriture doivent être chacun raccordés à chaque ligne de lecture et d'écriture BLT ou BLC. En outre, l'étage de lecture souffre d'un inconvénient majeur, dans la mesure où il comporte des transistors MOS placés en série, ce qui limite le courant transféré, et tend à ralentir l'opération de lecture de la mémoire. Enfin, la présence de huit transistors pour chaque amplificateur différentiel augmente la capacité globale de chaque ligne de lecture/écriture de la mémoire. Au vu de ce qui précède, il est proposé de fournir une mémoire, en particulier de type DRAM, ayant une rapidité accrue, en particulier en ce qui concerne l'opération de lecture. I1 est encore proposé de réduire le nombre de composants entrant dans la constitution du circuit de lecture/écriture d'une telle mémoire, et de réduire sa valeur de capacité. I1 est donc proposé, selon un mode de mise en oeuvre, un circuit de mémoire, du type comprenant un ensemble de points mémoire disposés en matrice de lignes et de colonnes de points mémoire entre des lignes de mots et des lignes de bits, un ensemble d'amplificateurs différentiels de lecture/écriture assurant la lecture et l'écriture des points mémoire et qui communiquent avec des lignes de bits locales communes à une partie au moins des points mémoire. Selon une caractéristique générale de cette mémoire, elle comporte un circuit de lecture/écriture commun à un ensemble d'amplificateurs différentiels et raccordé à des lignes de lecture/écriture de la mémoire, et un ensemble de passerelles de sélection assurant sélectivement le transfert de données entre le circuit de lecture/écriture et un amplificateur différentiel sélectionné. Dans un mode de réalisation, chaque passerelle comporte une paire de transistors MOS raccordés à l'amplificateur différentiel et à des lignes de bits locales et dont l'électrode de contrôle reçoit un signal de sélection. Le circuit de lecture/écriture est alors raccordé entre les lignes de bits locales et les lignes de lecture/écriture de la mémoire. Selon une autre caractéristique du circuit de mémoire, le circuit de lecture/écriture comporte par exemple un étage de lecture de données raccordé en sortie à des lignes de lecture de données et raccordé en entrée à deux lignes de bits locales par l'intermédiaire de deux transistors de commande de lecture. Par exemple, dans un mode de réalisation, l'étage de lecture comprend un transistor de commutation positionnant le niveau d'une ligne de lecture de données sous le contrôle d'un transistor de commande de lecture correspondant. Dans ce cas, le transistor de commande de lecture peut être adapté pour raccorder une électrode de commande du transistor de commutation à une ligne de bits locale sous le contrôle d'un signal de commande de lecture. I1 peut encore comporter en outre un circuit de restauration d'information adapté pour régler le niveau de la tension délivrée par le transistor de commande au transistor de commutation en fonction d'un signal de commande de restauration. Avantageusement, l'étage de lecture peut en outre comprendre des circuits de réinitialisation des lignes de bit locales. Selon encore une autre caractéristique du circuit de mémoire, le circuit de lecture/écriture comporte en outre un étage d'écriture de données adapté pour provoquer l'écriture des points mémoire sous le contrôle des passerelles de sélection par l'intermédiaire des amplificateurs différentiels. Par exemple, l'étage d'écriture comporte une paire de transistors MOS raccordés chacun à une ligne de bits locale et dont l'électrode de commande est pilotée par une ligne d'écriture de la mémoire. Par exemple, le circuit de lecture/écriture est commun à huit amplificateurs différentiels. D'autres buts, caractéristiques et avantages d'un tel circuit de mémoire apparaîtront à la lecture de la description suivante, donnée uniquement à titre d'exemple non limitatif, et fait en référence aux dessins annexés sur lesquels : - la figure 1 illustre l'architecture d'un circuit de lecture/écriture conforme à l'invention ; - la figure 2 est une vue de détail du circuit de lecture/écriture de la figure 1 ; - la figure 3 montre des courbes illustrant l'évolution en fonction du temps de signaux dans le circuit de lecture/écriture des figures 1 et 2, au cours d'une opération de lecture ; et - la figure 4 montre des courbes illustrant l'évolution en fonction du temps de signaux du circuit de lecture/écriture des figures 1 et 2, lors d'une opération d'écriture. En référence à la figure 1, on va tout d'abord décrire l'architecture générale d'un circuit de lecture/écriture d'une mémoire DRAM selon un exemple de mise en oeuvre. Comme cela est connu en soi, une matrice de mémoire DRAM comprend un ensemble de points mémoire disposés en matrice de lignes et de colonnes de points mémoire entre des lignes de mots et des lignes de bits. La présente description ayant essentiellement pour objet 30 l'architecture d'un étage de lecture/écriture d'une telle mémoire, sur la figure 1, seule la partie de la mémoire relative au transfert de données entre des lignes de lecture et d'écriture et des lignes de bits de la matrice a été reprise, par souci de clarté. 25 Sur cette figure 1, on reconnaît les amplificateurs différentiels SA ou � Sense Amplifiers � qui assurent une détection d'information véhiculée entre des lignes de bits BLT et BLC complémentaires de la matrice de mémoire. Les amplificateurs différentiels sont organisés par groupes de huit amplificateurs SA. En fonction de l'adresse requise pour la lecture ou l'écriture, l'un des huit amplificateurs sera sélectionné pour le transfert de la donnée à lire ou à écrire. Comme on le voit sur la figure, ces amplificateurs différentiels SA sont pilotés par un signal de commande SA EN permettant l'activation des amplificateurs lors de cycles de lecture et d'écriture de la mémoire. Le transfert de données entre les lignes de bits BLT et BLC auxquelles les amplificateurs différentiels SA sont raccordés et des lignes de lecture RDT et RDC et d'écriture WRT et WRC s'effectue au moyen d'un unique circuit de lecture/écriture 4 commun à un ensemble amplificateur différentiel SA de la mémoire et, en particulier, commun au groupe des huit amplificateurs différentiels SA. Par ailleurs, le transfert de données entre le circuit de lecture/écriture 4 et chaque amplificateur différentiel A s'effectue au moyen d'une passerelle de sélection P0, Pl, ..., P7. Comme cela sera décrit en détail par la suite, les passerelles P0, P1,..., P7, assurent le transfert des données de manière sélective, sous le contrôle de signal de sélection PASS , PASS , ...PASS . Comme on le conçoit, on obtient ainsi une architecture distribuée qui utilise un circuit de lecture/écriture commun à un ensemble d'amplificateurs différentiels et des passerelles de section qui autorisent un transfert de données entre un amplificateur SA différentiel sélectionné et le circuit de lecture/écriture. Comme on le voit sur la figure 1, les passerelles ont une structure identique et sont formées par une association de deux transistors MOS de type N Tl et T2 dont les grilles sont raccordées et reçoivent un signal de commande PASS , ..., PASS correspondant et dont le drain et la source sont raccordés l'un à un amplificateur différentiel SA correspondant et l'autre au circuit de lecture/écriture 4 par l'intermédiaire de lignes de bits locales LBLT et LBLC. Ainsi, lorsque le signal de sélection PASS , ..., PASS est positionné à un niveau haut, le transfert des données entre un amplificateur différentiel et le circuit de lecture/écriture est autorisé, les données présentes sur les autres amplificateurs différentiels ne faisant pas l'objet d'une lecture ou d'une écriture sont alors par exemple rafraîchies. On va maintenant décrire en référence à la figure 2 l'architecture générale du circuit de lecture/écriture 4. Ce circuit comprend un étage de lecture 5 et un étage d'écriture 6 et comporte deux lignes de transfert de données L1 et L2 assurant chacune le transfert de données entre une ligne de bits locale LBLT, LBLC et une ligne de lecture RDC, RDT ou une ligne d'écriture WRT, WRC, lors de phases de lecture et d'écriture, respectivement. En ce qui concerne l'étage de lecture 5, celui-ci comporte, dans l'exemple de réalisation illustré, pour chaque ligne de transfert de données L1 et L2, un premier transistor de commutation T3 dont le drain est raccordé à la ligne de lecture RDC, RDT et dont la source est connectée à la masse, et un transistor de commande de lecture T4 dont la grille reçoit un signal de commande de lecture C, dont la source est connectée à la grille du transistor de commutation T3 et dont le drain est connecté à la ligne de bits locale LBLT, LBLC. Selon cet agencement, lorsque le signal de commande de lecture est positionné, l'information véhiculée par la ligne de bits locale LBLT ou LBLC est transférée à la ligne de lecture RDC ou RDT par l'intermédiaire du transistor de commutation T3. En outre, le circuit de lecture 5 comporte un circuit 7 de réinitialisation servant à rafraîchir par précharge les lignes de bit locales LBLT et LBLC et un circuit de restauration d'information 8. Le circuit 7 de réinitialisation comprend deux transistors MOS de type N T5 et T6 dont la grille reçoit un signal P de commande de précharge, dont le drain est connecté à une ligne de transfert de données L1 ou L2 et dont la source est connectée à la masse. Selon cet agencement, lorsque le signal de commande P est positionné, la grille des transistors de commutation T3 est connectée à la masse et les niveaux des lignes de lecture RDC et RDT ne sont alors plus forcés. En outre, le signal de commande C étant actif, les lignes de bit locales sont remises en état de précharge. Le circuit de restauration d'information 8 comporte, quant à lui, deux transistors MOS de type P, désignés par les références T7 et T8. Dans l'exemple de réalisation représenté, ces transistors sont connectés de la façon suivante. La grille de l'un des transistors T7 ou T8 est connectée au drain de l'autre transistor. En outre, la grille de l'un des transistors et la source de l'autre transistor sont connectées à la grille d'un transistor de commutation T3. Enfin, la source de chaque transistor est connectée au drain d'un transistor de commande de restauration d'information T9 dont la source est connectée à une tension continue Vdd et dont la grille reçoit un signal de commande C'. Grâce à cet agencement, on s'assure que la tension présente sur la grille de chaque transistor de commutation T3 est soit nulle, soit au niveau haut, correspondant à la tension continue d'alimentation Vdd. L'étage d'écriture 6 comporte, quant à lui, deux transistors MOS de type N T9 et T10 dont le drain est connecté à la masse, dont la source est raccordée à une ligne de bits locale LBLT ou LBLC, et dont la grille est raccordée à une ligne d'écriture WRT, WRC. En se référant à la figure 3, on voit que, lors d'une opération de lecture d'une information issue de lignes de bits BLC et BLT de la mémoire, après l'activation des amplificateurs différentiels SA au moyen d'un signal de commande SA EN appliqué à l'ensemble des amplificateurs SA et la sélection d'une passerelle par application d'un signal PASS , les signaux LBLC et LBLT présents sur les lignes de bits locales sont positionnés en fonction de l'information issue des lignes de bits BLC et BLT. De même, après positionnement du signal de commande C' de restauration d'information, les signaux RDC et RDT sont positionnés aux niveaux haut et bas en fonction des niveaux présents sur les lignes de bits locales LBLC et LBLT. En référence à la figure 4, lors qu'une opération d'écriture, les transistors T4 ne sont plus passants. Après sélection d'une passerelle au moyen d'un signal PASS et activation des amplificateurs différentiels au moyen du signal SA EN, les informations véhiculées sur les lignes d'écriture WRT et WRC sont transmises sur les lignes de bits locales LBLC et LBLT puis sur les lignes de bits BLT et BLC de la mémoire. Comme on le voit, l'information sur les lignes d'écriture WRT et WRC peut être positionnée avant le début de l'amplification, ce qui évite toute contrainte sur la vitesse d'écriture. Comme on le conçoit, l'invention qui vient d'être décrite, qui utilise un circuit de lecture/écriture commun pour un ensemble d'amplificateurs différentiels permet de réduire le nombre de composants utilisés pour la réalisation du circuit de lecture/écriture dans la mesure où, pour un ensemble de huit amplificateurs différentiels, le circuit ne nécessite que 27 transistors MOS. I1 peut donc être implanté sur une surface réduite. En outre, selon l'invention, il est possible d'utiliser des transistors de plus forte capacité, en particulier pour la réalisation des transistors de commutation du circuit de lecture, ce qui permet de véhiculer un courant de lecture plus élevé, et donc d'augmenter la vitesse de l'opération de lecture. REVENDICATIONS1. Mémoire comprenant un ensemble de points mémoire disposés en matrice de lignes et de colonnes de points mémoire entre des lignes de mots et des lignes de bits, un ensemble d'amplificateurs différentiels (SA) de lecture/écriture assurant la lecture et l'écriture des points mémoire et qui communiquent avec des lignes de bits locales communes à une partie au moins des points mémoire, caractérisée en ce qu'elle comporte un circuit de lecture/écriture (4) commun à un ensemble d'amplificateurs différentiels et raccordé à des lignes (RDT, RDC, WRT, WRC) de lecture/écriture de la mémoire, et un ensemble de passerelles (PASS ,..., PASS ) de sélection assurant sélectivement le transfert de données entre le circuit de lecture/écriture (4) et un amplificateur différentiel (SA) sélectionné. 2. Mémoire selon la revendication 1, caractérisée en ce que chaque passerelle comporte une paire de transistors MOS (Tl, T2) raccordés à l'amplificateur différentiel et à des lignes de bits locales (LBLT, LBLC) et dont la grille reçoit un signal de sélection. 3. Mémoire selon la revendication 2, caractérisée en ce que le circuit de lecture/écriture (4) est raccordé entre les lignes de bits locales (LBLT, LBLC) et des lignes de lecture/écriture de la mémoire (RDT, RDC, WRT, WRC). 4. Mémoire selon l'une quelconque des revendications 1 à 3, caractérisée en ce que le circuit de lecture/écriture comporte un étage de lecture de données (5) raccordé en sortie à deux lignes de lecture de données (RDT, RDC) et raccordé en entrée à deux lignes de bits locales (LBLT, LBLC), par l'intermédiaire de deux transistors (T4) de commande de lecture. 5. Mémoire selon la revendication 4, caractérisée en ce que l'étage de lecture (5) comprend un transistor MOS (T3) de commutation positionnant le niveau d'une ligne de lecture de données (RDT, RDC) sous le contrôle d'un transistor (T4) de commande de lecture correspondant. 6. Mémoire selon la revendication 5, caractérisée en ce que le transistor (T4) de commande de lecture est adapté pour raccorder une électrode de commande du transistor de commutation (T3) à une ligne de bits locale (LBLT, LBLC) sous le contrôle d'un signal de commande de lecture (C). 7. Mémoire selon la revendication 6, caractérisée en ce que l'étage de lecture (5) comporte en outre un circuit (8) de restauration d'information adapté pour régler le niveau de la tension délivrée par le transistor de commande au transistor de commutation en fonction d'un signal de commande de restauration. 8. Mémoire selon l'une quelconque des revendications 4 à 7, caractérisée en ce que l'étage de lecture comprend en outre un circuit de réinitialisation des lignes de lecture de données. 9. Mémoire selon l'une quelconque des revendications 1 à 8, caractérisée en ce que le circuit de lecture/écriture comporte un étage (6) d'écriture de données adapté pour provoquer l'écriture de points mémoire sous le contrôle des passerelles de sélection (PASS ,..., PASS ) par l'intermédiaire des amplificateurs différentiels. 10. Mémoire selon la revendication 9, caractérisée en ce que l'étage d'écriture (6) comporte une paire de transistors MOS (T9, T10) raccordés chacun à une ligne de bits locale (LBLT, LBLC) et dont l'électrode de commande est pilotée par une ligne d'écriture (WRT, WRC) de la mémoire. 11. Mémoire selon l'une quelconque des revendications 1 à 10, caractérisée en ce que le circuit de lecture/écriture est commun à plusieurs amplificateurs différentiels. 12. Mémoire selon l'une quelconque des revendications 1 à 11, caractérisée en ce que la matrice de points mémoire est une matrice de mémoire RAM, notamment une mémoire DRAM.