Brevet FR2910700A1 — publié le 20080627

PROCEDE DE FABRICATION D'UN SUBSTRAT SOI ASSOCIANT DES ZONES A BASE DE SILICIUM ET DES ZONES A BASE DE GaAs DESCRIPTION DOMAINE TECHNIQUE L'invention se rapporte à un procédé de fabrication d'un substrat SOI associant des zones à base de silicium et des zones à base de GaAs. Par l'expression à base de GaAs , on entend aussi bien le matériau GaAs que les composés ternaires et quaternaires associées au GaAs comme par exemple InGaAs, InGaAsP, InGaAsAl, etc... ÉTAT DE LA TECHNIQUE ANTÉRIEURE Actuellement, la microélectronique sur silicium (CMOS) et la technologie des matériaux semiconducteurs III-V à base de GaAs (matériau très utilisé pour les applications optroniques) suivent des voies de réalisation technologiques distinctes. En effet, les dispositifs combinant des composants CMOS et des composants en GaAs sont obtenus généralement par des techniques d'hybridation telles que le report de composants en GaAs achevés sur des circuits CMOS achevés et leurs connexions électriques (par exemple par des fils conducteurs ou par des techniques de bosses ou bumps en anglais). L'une des raisons à cela est que les substrats utilisés pour réaliser des circuits CMOS ne sont pas les mêmes que ceux utilisés pour faire croître des matériaux GaAs. Les circuits CMOS sont réalisés sur des substrats de silicium massif 2910700 2 ou sur des substrats SOI (silicium-sur-isolant) tandis que les matériaux GaAs sont obtenus par croissance sur des substrats en germanium ou sur des substrats en GeOI (germanium-sur-isolant) désorientés idéalement de 6 5 par rapport aux plans (001) ou encore sur des substrats massifs de GaAs. Ces voies de réalisation technologiques rendent, à l'heure actuelle, impossible la fabrication de circuits CMOS et la croissance de GaAs sur un même substrat. 10 La technique de report/connexion de composants GaAs sur un circuit CMOS présente plusieurs inconvénients. Cette technique est coûteuse, surtout si plusieurs composants à base de GaAs doivent être reportés sur un circuit CMOS. Il existe aussi une 15 barrière technologique à la miniaturisation des objets. En effet, le report d'un composant GaAs sur un circuit CMOS se fait aujourd'hui avec une précision d'au mieux 1 }gym, ce qui nécessite de prévoir des règles de dessin très relâchées, d'où beaucoup de pertes de place et un 20 handicap à la miniaturisation. En outre, cette technique est difficile à mettre en oeuvre car elle demande plus d'efforts à faire (en termes de design, de technologie,...) pour réduire les pertes de couplage d'un composant par rapport à un autre et cela bien souvent 25 au détriment de la performance des composants. Une intégration monolithique sur un même substrat, c'est-à-dire un substrat comportant à la fois des zones Si ou SOI, pour réaliser des circuits CMOS, et des zones Ge ou GeOI désorienté (idéalement de 6 par rapport aux plans (001)), pour réaliser la 2910700 3 croissance de GaAs, peut permettre de résoudre certains des inconvénients mentionnés ci-dessus. Le document WO 2004/010496 Al divulgue un procédé de réalisation d'un substrat présentant une 5 zone en GaAs coexistant avec une zone en silicium. La fabrication d'un tel substrat débute par le collage d'une couche de germanium sur un substrat de silicium recouvert d'une couche d'oxyde de silicium. Par élimination partielle de la couche de germanium suivie 10 d'étapes de croissance, ou obtient une zone de silicium adjacente à une zone de GaAs épitaxiée sur du germanium. Ce procédé présente plusieurs inconvénients. Le substrat de départ est un substrat GeOI, donc un substrat rare et cher. Le germanium servant à la 15 croissance de GaAs est non désorienté, ce qui peut provoquer des problèmes de domaines d'antiphase lors de la croissance de GaAs. Les dispositifs en silicium sont réalisés sur du silicium massif. On ne peut donc pas bénéficier des avantages électrostatiques du SOI 20 (réduction des effets de canaux courts, réduction des capacités de jonction, gains en radiofréquence,...). De manière générale, ce procédé ne permet pas une cointégration SOI-GeOI-GaAsOI. Le brevet US 6 171 936 B1 divulgue un 25 procédé de fabrication d'une structure présentant des zones en GaAs coexistant avec des zones en silicium à partir duquel on forme des zones en SiGe via des couches tampon en SiGe graduel. Les composants CMOS sont réalisés sur le silicium massif et des couches de 30 GaAs sont épitaxiées sur du germanium terminant les zones en SiGe et à partir de surfaces de germanium non- 2910700 4 désorientées. Ce procédé présente plusieurs inconvénients. Les dispositifs en silicium sont réalisés sur du silicium massif, ce qui présente les mêmes inconvénients que pour le procédé du document WO 5 2004/010 496 Al. La réalisation de la couche de GaAs se fait via la croissance de couches tampon de SiGe graduel qui présentent une épaisseur importante (plusieurs }gym), ce qui revient cher et engendre une contrainte mécanique pouvant être gênante. En effet, 10 une plaque déformée est difficile à traiter. Enfin, le GaAs n'est pas sur isolant , ce qui entraîne les mêmes remarques que pour les dispositifs en silicium. EXPOSÉ DE L'INVENTION 15 L'invention permet de remédier aux inconvénients de l'art antérieur. Il est proposé un procédé de fabrication d'un substrat SOI associant au moins une zone à base de silicium et au moins une zone en matériau à base de 20 GaAs dans la couche mince du substrat SOI, le substrat SOI comprenant un support présentant une face en silicium supportant successivement une couche de matériau diélectrique et une couche mince à base de silicium, le procédé étant caractérisé en ce qu'il 25 comprend les étapes suivantes : - fourniture d'un substrat SOI comprenant un support présentant une face en silicium désorienté d'un angle compris entre 2 et 10 , la couche mince à base de silicium étant d'orientation parallèle au plan 30 (001) ou (010) ou (100) ou (110) ou (101) ou (011) ou (111), 2910700 5 - préservation d'au moins une zone de la couche mince de silicium, - élimination d'au moins une zone non préservée de la couche mince de silicium jusqu'à 5 révéler la couche de matériau diélectrique, - ouverture, dans ladite zone non préservée, de la couche de matériau diélectrique jusqu'à révéler la face en silicium du support, - croissance, à partir du silicium de 10 support révélé par ladite ouverture et par épitaxie en phase liquide ou par épitaxie latérale, de germanium désorienté sur la couche de matériau diélectrique révélée, - croissance de matériau à base de GaAs à 15 partir du germanium désorienté obtenu à l'étape précédente. De préférence, le support présente une face en silicium désorienté d'un angle compris entre 4 et 8 . De préférence encore, le support présente une face 20 en silicium désorienté d'un angle de 6 . L'étape de préservation d'au moins une zone de la couche mince de silicium peut consister à déposer une couche de protection sur ladite zone de la couche mince de silicium. 25 Le procédé peut comporter en outre la préservation d'au moins une zone de germanium obtenu par croissance dans la couche mince du substrat SOI afin d'y empêcher la croissance de matériau à base de GaAs. 30 Au moins un composant, notamment un composant électronique, peut être réalisé dans ladite 2910700 6 zone de silicium avant l'étape de croissance de germanium. Selon un mode de réalisation, après la croissance du matériau à base de GaAs, on réalise 5 d'abord au moins un composant, notamment un composant électronique, dans la zone de silicium, puis au moins un composant, notamment un composant opto-électronique, dans la zone en matériau à base de GaAs. Selon une application particulière, au 10 moins un composant électronique est réalisé dans ladite zone en silicium, au moins un récepteur transformant un signal optique en signal électrique est réalisé dans ladite zone en germanium préservée, au moins un émetteur transformant un signal électrique en signal 15 optique est réalisé dans ladite zone en matériau à base de GaAs, au moins un premier guide optique et un deuxième guide optique sont réalisés à partir d'une zone préservée de la couche mince de silicium, de sorte que le premier guide optique permet de véhiculer un 20 signal optique jusqu'au récepteur qui transmet un signal électrique correspondant à une entrée du composant électronique, et de sorte que le deuxième guide optique permet de véhiculer un signal optique correspondant à un signal électrique émis par une 25 sortie du composant électrique et transitant par l'émetteur. BRÈVE DESCRIPTION DES DESSINS L'invention sera mieux comprise et d'autres 30 avantages et particularités apparaîtront à la lecture de la description qui va suivre, donnée à titre 2910700 7 d'exemple non limitatif, accompagnée des dessins annexés parmi lesquels : - les figures 1A à 1I sont des vues en coupe transversale illustrant le procédé de fabrication 5 selon la présente invention, - la figure 2 est une vue de dessus montrant un exemple de circuits CMOS reliés par des interconnexions optiques. 10 EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS L'invention permet de réaliser sur un même substrat à la fois des zones SOI appropriées à la réalisation de CMOS (on choisira l'orientation de la couche de silicium de cette zone en fonction de 15 l'application, par exemple du silicium (001) pour les applications CMOS) et des zones de GeOI (dont la couche de Ge est désorientée par rapport au plan (001)) appropriées à la croissance de GaAs. Le GaAs est avantageusement utilisé pour ses propriétés optiques 20 (laser) ou électriques (transistors HBT, HEMT ou n-MOS) car la mobilité des électrons dans le GaAs est très élevée. Les figures 1A à 1I sont des vues en coupe transversale illustrant le procédé de fabrication selon 25 la présente invention. La figure 1A montre un substrat SOI 1 approprié pour la mise en oeuvre de la présente invention. Le substrat 1 comprend un support 2 en silicium (001) dont la normale au plan est désorientée 30 d'un angle compris entre 2 et 10 , typiquement entre 4 et 8 et idéalement 6 vers la direction . Le 2910700 8 support 2 supporte une couche de matériau diélectrique 3 et une couche mince de silicium 4. La couche de matériau diélectrique 3 peut être du SiO2, du Si3N4 ou de l'Al2O3. De préférence, cette couche est en oxyde 5 thermique. La couche mince 4 est en silicium dit classique, c'est-à-dire d'orientation parallèle au plan (001) ou (010) ou (100) ou (110) ou (101) ou (011) ou (111). La suite du procédé va permettre d'obtenir, 10 dans cet exemple de réalisation, un substrat présentant, au niveau de la couche active, une zone de silicium et une zone de GaAs. Pour cela, on conserve et on protège le silicium de la couche mince à l'endroit désiré pour la zone de silicium et on élimine le 15 silicium de la couche mince à l'endroit désiré pour la zone de GaAs. La figure 1B montre une couche de résine 9 lithographiée sur la couche mince 4. La couche de résine 9 formant un masque de protection, la partie non 20 masquée de la couche mince 4 est gravée jusqu'à révéler la couche de matériau diélectrique 3. Il subsiste, sous le masque de résine 9, une zone 4' de silicium (voir la figure 1C). Le masque de résine est éliminé et une 25 couche de protection 5 constituant un masque dur est formée sur la zone 4' de silicium (voir la figure 1D). La couche de protection 5 peut être en SiO2 ou en Si3N4. La contrainte technologique pour cette couche de protection est sa tenue au budget technique induit pat 30 la croissance de GaAs. La couche de protection doit servir de couche d'arrêt au polissage mécano-chimique 2910700 9 du GaAS si le polissage est nécessaire pour niveler les zones de GaAs et de Si. Elle doit être en un matériau permettant la croissance de GaAs si nécessaire. On dépose ensuite une couche de résine 21 5 sur la structure obtenue (voir la figure 1E). La couche de résine 21 est lithographiée et présente une ouverture 22 révélant la couche de matériau diélectrique 3. La couche 3 est alors gravée à partir de l'ouverture 22 jusqu'à révéler le substrat de 10 silicium 2 au fond de l'ouverture 6 (voir la figure IF). La couche de résine 21 est alors éliminée. On obtient la structure montrée à la figure 1G. La surface de silicium révélée par l'ouverture 6 servira 15 de germe pour la croissance du germanium. A partir du silicium révélé par l'ouverture 6, on fait croître une couche de germanium désorienté selon le même angle que pour le silicium du support. Ainsi, si le support 2 est en silicium désorienté d'un 20 angle de 6 , la couche 7 de germanium obtenue (voir la figure 1H) est également désorientée de 6 . La croissance du germanium peut être obtenue par la technique d'épitaxie dite LPE (pour Liquid Phase Epitaxy ) ou bien par épitaxie latérale de germanium. 25 Eventuellement, une planarisation mécano-chimique du germanium peut être réalisée. Ensuite, comme le montre la figure 1I, on fait croître une couche de GaAs sur la couche de germanium 7. Le germanium et le GaAs ayant des 30 paramètres de maille concordants, l'angle de désorientation de 6 de la couche de germanium permet 2910700 10 d'éviter les problèmes liés aux domaines d'antiphase lors de la croissance. La couche de protection 5 peut alors être éliminée pour mettre à nu la zone de silicium 4' qui se trouve à proximité de la zone de 5 GaAs 8. La zone de silicium permettra la réalisation de composants selon la technologie CMOS. Chronologiquement, en fonctions des budgets thermiques que peuvent subir chaque type de composant, on peut par 10 exemple réaliser : - d'abord des MOSFET sur le substrat SOI (dans la future zone de silicium) de la figure 1A, puis la croissance de germanium et du GaAs et enfin les composants sur la zone de GaAs ; ou 15 - d'abord la croissance du germanium et du GaAs, ensuite les MOSFET sur la zone du silicium et enfin les composants sur la zone de GaAs. L'invention n'est pas limitée à la croissance du matériau GaAs. Elle s'applique également 20 aux composés ternaires et quaternaires associés aux GaAs, comme par exempel InGaAs, InGaAsP, InGaAsAl, etc... Grâce à l'invention, il est possible d'obtenir sur un même substrat des zones SOI, des zones GeOI (en protégeant une zone de germanium avant la 25 croissance de GaAs sur une autre zone de germanium) et des zones GaAs sur GeOI. Cette approche est intéressante pour réaliser des circuits avec interconnexions optiques intra-puces du type : - CMOS et guides optiques sur SOI, 30 -émetteurs de lumière (par transformation d'un signal électrique en un signal lumineux) sur GaAs, 2910700 11 - détecteurs de lumière (par transformation d'un signal lumineux en un signal électrique) sur GeOI. La figure 2 est une vue de dessus illustrant cette possibilité. Cette vue montre deux 5 circuits CMOS 11 et 12 réalisés sur SOI, deux émetteurs de lumière réalisés sur GeOI 13 et 15, deux détecteurs de lumière réalisés sur GaAs 14 et 16 et deux guides optiques 17 et 18 réalisés en utilisant Si comme coeur de guide et SiO2 comme couches de confinement. 10 Ainsi des flux d'information peuvent circuler dans les deux sens entre les circuits CMOS 11 et 12. Un signal électrique émis par le circuit CMOS 12 est transformé en signal lumineux par l'émetteur de lumière 13. Ce signal lumineux est véhiculé par le 15 guide optique 17 jusqu'au détecteur 14 qui fournit un signal électrique au circuit CMOS 11. Un signal électrique émis par le circuit CMOS 11 est transformé en signal lumineux par l'émetteur de lumière 15. Ce signal lumineux est véhiculé par le guide optique 18 20 jusqu'au détecteur 16 qui fournit un signal électrique au circuit CMOS 12. Cette approche peut être mise en oeuvre en jouant à la fois sur les épaisseurs d'oxyde (par contrôle de gravure et/ou de dépôt) et sur l'épaisseur 25 de couches épitaxiées. Par exemple, dans le cas de la figure 4, il est possible de graver l'oxyde enterré et de contrôler l'épaisseur de Ge, pour pouvoir réaliser un émetteur ou un détecteur dans la couche de GaAs qui soit aligné avec des composants actifs ou passifs 30 situés dans la couche de Si, afin de minimiser les pertes de couplage. REVENDICATIONS 1. Procédé de fabrication d'un substrat SOI associant au moins une zone à base de silicium (4') et au moins une zone en matériau à base de GaAs (8) dans la couche mince du substrat SOI (1), le substrat SOI comprenant un support (2) présentant une face en silicium supportant successivement une couche de matériau diélectrique (3) et une couche mince à base de silicium (4), le procédé étant caractérisé en ce qu'il comprend les étapes suivantes : - fourniture d'un substrat SOI (1) comprenant un support (2) présentant une face en silicium désorienté d'un angle compris entre 2 et 10 , la couche mince à base de silicium (4) étant d'orientation parallèle au plan (001) ou (010) ou (100) ou (110) ou (101) ou (011) ou (111), -préservation d'au moins une zone (4') de la couche mince à base de silicium (4), - élimination d'au moins une zone non préservée de la couche mince de silicium jusqu'à révéler la couche de matériau diélectrique (3), - ouverture, dans ladite zone non préservée, de la couche de matériau diélectrique (3) jusqu'à révéler la face en silicium du support (2), -croissance, à partir du silicium de support (2) révélé par ladite ouverture (6) et par épitaxie en phase liquide ou par épitaxie latérale, de germanium désorienté (7) sur la couche de matériau diélectrique révélée, 2910700 13 - croissance de matériau à base de GaAs (8) à partir du germanium désorienté (7) obtenu à l'étape précédente. 5 2. Procédé selon la revendication 1, dans lequel le support (2) présente une face en silicium désorienté d'un angle compris entre 4 et 8 . 3. Procédé selon la revendication 2, dans 10 lequel le support (2) présente une face en silicium désorienté d'un angle de 6 . 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la couche de matériau 15 diélectrique (3) est en matériau choisi parmi SiO2, Si3N4 et Al2O3. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel l'étape de 20 préservation d'au moins une zone de la couche mince de silicium (4') consiste à déposer une couche de protection (5) sur ladite zone de la couche mince de silicium. 25 6. Procédé selon l'une quelconque des revendications 1 à 5, comportant en outre la préservation d'au moins une zone de germanium obtenu par croissance dans la couche mince du substrat SOI afin d'y empêcher la croissance de matériau à base de 30 GaAs. 2910700 14 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel au moins un composant est réalisé dans ladite zone de silicium avant l'étape de croissance de germanium. 5 8. Procédé selon l'une quelconque des revendications 1 à 6, dns lequel, après la croissance du matériau à base de GaAs, on réalise d'abord au moins un composant dans la zone de silicium, puis au moins un 10 composant dans la zone en matériau à base de GaAs. 9. Procédé selon la revendication 6, dans lequel au moins un composant électronique (11, 12) est réalisé dans ladite zone en silicium, au moins un 15 récepteur (14, 16) transformant un signal optique en signal électrique est réalisé dans ladite zone en germanium préservée, au moins un émetteur (13, 15) transformant un signal électrique en signal optique est réalisé dans ladite zone en matériau à base de GaAs, au 20 moins un premier guide optique (17) et un deuxième guide optique (18) sont réalisés à partir d'une zone préservée de la couche mince de silicium, de sorte que le premier guide optique (17) permet de véhiculer un signal optique jusqu'au récepteur (14, 16) qui transmet 25 un signal électrique correspondant à une entrée du composant électronique (11, 12), et de sorte que le deuxième guide optique (18) permet de véhiculer un signal optique correspondant à un signal électrique émis par une sortie du composant électrique (11, 12) et 30 transitant par l'émetteur (13, 15).