Brevet FR2911989A1 — publié le 20080801

CIRCUIT INTÉGRÉ MUNI D'UNE MÉMOIRE MAGNÉTIQUE DOMAINE DE L'INVENTION La présente invention concerne un circuit intégré et plus particulièrement, un circuit intégré muni d'une mémoire magnétique. ÉTAT DE L'ART Les dispositifs de mémoire sont utilisés abondamment dans notre vie quotidienne, 15 et sont devenus d'importants composants d'électronique grand public. Les ordinateurs, téléphones portables et lecteurs MP3 utilisent tous des dispositifs de mémoire. Les dispositifs de mémoire conventionnels sont mis en oeuvre avec des transistors semi-conducteurs nécessitant des procédés et équipements de fabrication et de conception coûteux. 20 L'effet de magnétorésistance géant (GMR, acronyme de l'expression anglaise "Giant Magnetoresistance") est un phénomène de mécanique quantique observé dans les structures comprenant alternativement des couches magnétiques et non magnétiques minces. L'effet de GMR est caractérisé par un changement important de résistance électrique, depuis un état de haute résistance à champ nul vers un état 25 de faible résistance à champ élevé, selon l'application d'un champ externe. Ainsi, l'effet de GMR peut être utilisé pour la conception de transistors magnétiques. Ces transistors magnétiques peuvent être intégrés dans des mémoires magnétiques en s'affranchissant de procédés et équipements coûteux. Les mémoires magnétiques peuvent être conçues et fabriquées à haute 3C) densité et selon un temps de développement court. Par ailleurs, la mémoire magnétique peut être ajoutée à un circuit intégré conventionnel pour augmenter la capacité de mémoire de sauvegarde de l'environnement du circuit intégré. Pour les raisons précédentes, il est utile d'intégrer une mémoire magnétique à l'aide de transistors magnétiques. 10 35 -2- RÉSUMÉ DE LA PRÉSENTE INVENTION Selon un mode de réalisation de la présente invention, le circuit intégré muni d'une mémoire magnétique comprend une couche de transistor en silicium, au moins une couche de mémoire magnétique et une couche de routage en métal. La couche de transistor en silicium est disposée pour produire plusieurs fonctions d'opération logique. La couche de mémoire magnétique est disposée pour stocker les informations requises par les fonctions d'opération logique. La couche de routage en métal comprend plusieurs lignes conductrices pour transmettre les informations entre la couche de transistor en silicium et la couche de mémoire magnétique. II convient de comprendre que la description générale qui précède et la description détaillée qui suit sont données à titre d'exemples et ont pour but de fournir des explications détaillées de l'invention revendiquée. BRÈVE DESCRIPTION DES FIGURES Les caractéristiques, modes et avantages précédents et autres de la présente invention seront mieux compris d'après la description suivante, les revendications 20 annexées, et les figures d'accompagnement où : La figure 1 représente un circuit intégré muni d'une mémoire magnétique selon un mode de réalisation de la présente invention ; La figure 2 représente une cellule-mémoire magnétique selon un mode de réalisation de la présente invention ; 25 La figure 3A représente une cellule-mémoire magnétique dans un état de stockage selon le mode de réalisation de la présente invention ; La figure 3B représente la cellule-mémoire magnétique dans un autre état de stockage selon le mode de réalisation de la présente invention ; La figure 3C représente la cellule-mémoire magnétique dans un état de lecture 30 selon le mode de réalisation de la présente invention ; La figure 3D représente la cellule-mémoire magnétique dans un état d'écriture selon le mode de réalisation de la présente invention ; et La figure 4 représente une cellule-mémoire magnétique selon un autre mode de réalisation de la présente invention. DESCRIPTION DÉTAILLÉE DE L'INVENTION II est maintenant fait référence en détail aux modes de réalisation préférés de la présente invention dont des exemples sont illustrés dans les figures d'accompagnement. Dans la mesure du possible, les mêmes numéros de référence sont utilisés dans les dessins et la description de l'invention pour désigner des éléments identiques ou similaires. Toutes les figures sont présentées dans un but d'explication des principes de la présente invention. Les informations annexes des figures, telles que des numéros, positions, relations, ou côtes des éléments constituant les modes de réalisation, sont expliquées ou font partie des règles de l'art après lecture et compréhension de la description suivante. La figure 1 représente un circuit intégré muni d'une mémoire magnétique selon un mode de réalisation de la présente invention. Le circuit intégré muni d'une mémoire magnétique comprend une couche de transistor en silicium (110), au moins une couche de mémoire magnétique (120) et une couche de routage en métal (130). La couche de transistor en silicium (110) est disposée pour produire plusieurs fonctions d'opération logique. La couche de mémoire magnétique (120) est disposée pour stocker les informations requises par les fonctions d'opération logique. La couche de routage en métal (130) comprend plusieurs lignes conductrices (non indiquées) pour transmettre les informations entre la couche de transistor en silicium (110) et la couche de mémoire magnétique (120). Les positions relatives de la couche de transistor en silicium (110), de la couche de mémoire magnétique (120) et d'une couche de routage en métal (130) sont arrangées pour décrire facilement le circuit intégré, non pas pour limiter la structure du circuit intégré. Or, la couche de routage en métal (130) d'un circuit intégré conventionnel est généralement située sur le sommet. Par conséquent, en vue de rendre compatible la couche de mémoire magnétique (120) avec la disposition actuelle de la plupart des circuits intégrés, la couche de routage en métal (130) est empilée sur la couche de transistor en silicium (110) et la couche de mémoire magnétique (120) est empilée sur la couche de routage en métal (130). Le circuit intégré comprend en outre une première couche d'isolant (140) disposée entre la couche de transistor en silicium (110) et la couche de routage en métal (130) et un premier groupe de passerelles (telles que 141 et 142) placées dans la première couche d'isolant (140) pour relier la couche de transistor en silicium (110) aux lignes conductrices de la couche de routage en métal (130). Le circuit intégré comprend une deuxième couche d'isolant (150) disposée entre la couche de routage en métal (130) et la couche de mémoire magnétique (120) et un deuxième groupe de passerelles (telles que 151 et 152) situées dans la deuxième couche d'isolant (150) pour relier les lignes conductrices de la couche de routage en métal (130) à la couche de mémoire magnétique (120). Lorsque le concepteur ou l'utilisateur souhaite augmenter la capacité de mémoire, des couches magnétiques de mémoire supplémentaires peuvent être ajoutées au circuit intégré, telles qu'une couche de mémoire magnétique (160) empilée sur la couche de mémoire magnétique (120) avec une couche d'isolant (170) située entre les couches magnétiques de mémoire (120 et 160). La couche de mémoire magnétique (160) peut être reliée à la couche de transistor en silicium (110) à l'aide de techniques de liaison standards. Ceci évite à la puce de consacrer trop de place à la mémoire, voire de déporter la mémoire sur des puces externes. Les signaux requis pour la couche de mémoire magnétique (160) sont des signaux de commande produits par la couche de transistor en silicium (110), tels que les informations à mémoriser et d'adresse conjointe, voire d'horloge au besoin. La couche de mémoire magnétique (120) comprend plusieurs cellules-mémoire magnétiques. La figure 2 représente une cellule-mémoire magnétique selon un mode de réalisation de la présente invention. La cellule-mémoire magnétique comprend un premier transistor magnétique (200), un deuxième transistor magnétique (230) et un troisième transistor magnétique (260). Le premier transistor magnétique (200) comprend une première couche magnétique (213) et une deuxième couche magnétique (216), où la première couche magnétique (213) est reliée à une borne haute tension (220). Le deuxième transistor magnétique (230) comprend une troisième couche magnétique (233) et une quatrième couche 3C) magnétique (236), où la troisième couche magnétique (233) est reliée à une borne basse tension (240) et la quatrième couche magnétique (236) est reliée à la deuxième couche magnétique (216) du premier transistor magnétique (200). Le troisième transistor magnétique (260) comprend une cinquième couche magnétique (263) et une sixième couche magnétique (266), où la cinquième couche magnétique (263) est reliée conjointement à la deuxième couche magnétique (216) et à la quatrième couche magnétique (236) et la sixième couche magnétique (266) est reliée à une borne d'entrée/sortie (270). La cellule-mémoire magnétique comprend plusieurs dispositifs en métal (212, 217, 232, 237, 262 et 267) disposés respectivement autour des couches magnétiques (213, 216, 233, 236, 263 et 266), où les dispositifs en métal (212, 217, 232, 237, 262 et 267) sont disposés pour commander respectivement les dipôles des couches magnétiques (213, 216, 233, 236, 263 et 266). Par exemple, le premier transistor magnétique (200) comprend les dispositifs en métal (212 et 217) respectivement disposés autour des couches magnétiques (213 et 216). Le dispositif en métal (212) est disposé pour commander le dipôle de la couche magnétique (213) et le dispositif en métal (217) est disposé pour commander le dipôle de la couche magnétique (216). A partir de la description ci-dessus, un concepteur peut utiliser les dispositifs en métal pour commander les dipôles des couches magnétiques. Il peut en outre utiliser les dipôles de ces deux couches magnétiques d'un transistor magnétique pour commander la conductivité entre eux. Par exemple, lorsque les dipôles de la première couche magnétique (213) et de la deuxième couche magnétique (216) sont identiques, la première couche magnétique (213) et la deuxième couche magnétique (216) sont conductrices ; lorsque les dipôles de la première couche magnétique (213) et de la deuxième couche magnétique (216) sont différents, la première couche magnétique (213) et la deuxième couche magnétique (216) ne sont pas conductrices. Lorsque les dipôles de la troisième couche magnétique (233) et de la quatrième couche magnétique (236) sont identiques, la troisième couche magnétique (233) et la quatrième couche magnétique (236) sont conductrices ; lorsque les dipôles de la troisième couche magnétique (233) et de la quatrième couche magnétique (236) sont différents, la troisième couche magnétique (233) et la quatrième couche magnétique (236) ne sont pas conductrices. Lorsque les dipôles de la cinquième couche magnétique (263) et de la sixième couche magnétique (266) sont identiques, la cinquième couche magnétique (263) et la sixième couche magnétique (266) sont conductrices ; lorsque les dipôles de la cinquième couche magnétique (263) et de la sixième couche magnétique (266) sont différents, la cinquième couche magnétique (263) et la sixième couche magnétique (266) ne sont pas conductrices. La figure 3A représente la cellule-mémoire magnétique dans un état de stockage selon le mode de réalisation de la présente invention. Lorsque la cellule-mémoire magnétique est dans un état de stockage, les dipôles de la cinquième couche magnétique (263) et de la sixième couche magnétique (266), symbolisés par les flèches (262a) et (268a), sont différents pour faire de la cinquième couche magnétique (263) et de la sixième couche magnétique (266), des couches non conductrices. Lorsque la cellule-mémoire magnétique stocke le nombre binaire "1", les dipôles de la première couche magnétique (213) et de la deuxième couche magnétique (216), symbolisés par les flèches (211a) et (218a), sont identiques et les dipôles de la troisième couche magnétique (233) et de la quatrième couche magnétique (236), symbolisés par les flèches (231a) et (238a), sont différents. La fonction du premier transistor magnétique (200) et du deuxième transistor magnétique (230) est considérée comme un bit de cellule-mémoire conventionnelle. Le troisième transistor magnétique (260) est considéré comme un décodeur ou une bascule de cellule-mémoire conventionnelle. La figure 3B représente la cellule-mémoire magnétique dans un autre état de stockage selon le mode de réalisation de la présente invention. Lorsque la cellule- mémoire magnétique stocke le nombre binaire "0", les dipôles de la cinquième couche magnétique (263) et de la sixième couche magnétique (266), symbolisés par les flèches (261b) et (268b), sont différents, les dipôles de la première couche magnétique (213) et de la deuxième couche magnétique (216), symbolisés par les flèches (211b) et (218b), sont différents, et les dipôles de la troisième couche magnétique (233) et de la quatrième couche magnétique (236), symbolisés par les flèches (231b) et (238b), sont identiques. La figure 3C représente la cellule-mémoire magnétique dans un état de lecture selon le mode de réalisation de la présente invention. Lorsque la cellule-mémoire magnétique est dans un état de lecture, les dipôles de la cinquième couche magnétique (263) et de la sixième couche magnétique (266), symbolisés par les flèches (261c) et (268c), sont identiques pour permettre la sortie des informations du premier transistor magnétique (200) ou du deuxième transistor magnétique (230) à la borne d'entrée/sortie (270). D'autre part, lorsque la cellule-mémoire magnétique est en mode de lecture inhibée, les dipôles de la cinquième couche magnétique (263) et de la sixième couche magnétique (266) sont différents pour empêcher la sortie des informations à la borne d'entrée/sortie (270). La figure 3D représente la cellule-mémoire magnétique dans un état d'écriture selon le mode de réalisation de la présente invention. Lorsque la cellule-mémoire magnétique est dans un état d'écriture, les dipôles de la première couche magnétique (213), de la deuxième couche magnétique (216), de la troisième couche magnétique (233) et de la quatrième couche magnétique (236) sont disposés pour définir quelles informations doivent être écrites dans la cellule-mémoire magnétique. Par exemple, lorsque les dipôles de la première couche magnétique (213) et de la deuxième couche magnétique (216), symbolisés par les flèches (211d) et (218d) sont identiques, et les dipôles de la troisième couche magnétique (233) et de la quatrième couche magnétique (236), symbolisés par les flèches (231d) et (238d) sont différents, la cellule-mémoire magnétique est écrite en tant que nombre binaire "1". La figure 4 représente une cellule-mémoire magnétique selon un autre mode de réalisation de la présente invention. La différence entre la figure 4 et la figure 2 est que la bascule (360) remplace le troisième transistor magnétique (260). La bascule (360) comprend une borne reliée conjointement à la deuxième couche magnétique (216) et à la quatrième couche magnétique (236) et comprend une autre borne reliée à la borne d'entrée/sortie (270). La bascule (360) peut fonctionner comme un transistor conventionnel. Pour une compatibilité avec des circuits intégrés semi-conducteurs conventionnels, il est appliqué une tension d'environ 0 volt à la borne basse tension (240), et d'environ 2.5 volts, 3.3 volts ou 5 volts à la borne haute tension (220). Les symboles "4" et "f-" sont simplement disposés ici pour représenter les dipôles des couches magnétiques respectives, et non pas pour limiter les sens des dipôles. Dans le circuit à transistors magnétiques, chaque transistor magnétique dispose d'une couche conductrice entre deux couches magnétiques. La conductivité de la couche conductrice peut être commandée par les dipôles de ces deux couches magnétiques. Ainsi, la cellule-mémoire magnétique peut être mise en application selon la description précédente. II apparaîtra évident à l'homme de l'art que nombre de modifications et de variantes peuvent être apportées à la structure de la présente invention sans se départir en rien de la portée de la présente invention. Au vu de ce qui précède, il a REVENDICATIONS 1) Circuit intégré muni d'une mémoire magnétique, comprenant : une couche de transistor en silicium (110), disposée pour produire plusieurs fonctions d'opération logique ; au moins une couche de mémoire magnétique (120), disposée pour stocker les informations requises par lesdites fonctions d'opération logique ; et une couche de routage en métal (130), comprenant plusieurs lignes conductrices pour transmettre les informations entre ladite couche de transistor en silicium (110) et ladite couche de mémoire magnétique (120). 2) Le circuit intégré selon la revendication 1, où ladite couche de routage en métal (130) est empilée sur ladite couche de transistor en silicium (110). 3) Le circuit intégré selon la revendication 1, où ladite couche de mémoire magnétique (120) est empilée sur ladite couche de routage en métal (130). 4) Le circuit intégré selon la revendication 1, comprenant en outre une première 20 couche d'isolant (140) disposée entre ladite couche de transistor en silicium (110) et ladite couche de routage en métal (130). 5) Le circuit intégré selon la revendication 4, comprenant en outre un premier groupe de passerelles (141, 142) placées dans ladite première couche d'isolant 25 (140) pour relier ladite couche de transistor en silicium (110) aux lignes conductrices de ladite couche de routage en métal (130). 6) Le circuit intégré selon la revendication 1, comprenant en outre une deuxième couche d'isolant (150) disposée entre ladite couche de routage en métal (130) et 30 ladite couche de mémoire magnétique (120). 7) Le circuit intégré selon la revendication 6, comprenant en outre un deuxième groupe de passerelles (151, 152) placées dans ladite deuxième couche d'isolant (150) pour relier les lignes conductrices de ladite couche de routage en métal 35 (130) à ladite première couche de mémoire magnétique (120).15- 10- 8) Le circuit intégré selon la revendication 1, comprenant en outre une autre couche de mémoire magnétique (160). 9) Le circuit intégré selon la revendication 1, où ladite couche de mémoire magnétique (120) comprend plusieurs cellules-mémoire magnétiques. 10)Le circuit intégré selon la revendication 9, où chaque cellule-mémoire magnétiques comprend : un premier transistor magnétique (200) comprenant une première couche magnétique (213) et une deuxième couche magnétique (216), où ladite première couche magnétique (213) est reliée à une borne haute tension (220) ; un deuxième transistor magnétique (230) comprenant une troisième couche magnétique (233) et une quatrième couche magnétique (236), où ladite troisième couche magnétique (233) est reliée à une borne basse tension (240) et ladite quatrième couche magnétique (236) est reliée à ladite deuxième couche magnétique (216) dudit premier transistor magnétique (200) ; et un troisième transistor magnétique (260) comprenant une cinquième couche magnétique (263) et une sixième couche magnétique (266), où ladite cinquième couche magnétique (263) est reliée conjointement à ladite deuxième couche magnétique (216) et à ladite quatrième couche magnétique (236), et ladite sixième couche magnétique (266) est reliée à une borne d'entrée/sortie (270). 11)Le circuit intégré selon la revendication 10, où chaque cellule-mémoire magnétique comprend en outre plusieurs dispositifs en métal (212, 217, 232, 237, 262 et 267) disposés respectivement autour desdites couches magnétiques (213, 216, 233, 236, 263 et 266), où lesdits dispositifs en métal (212, 217, 232, 237, 262 et 267) sont disposés pour commander respectivement les dipôles desdites couches magnétiques (213, 216, 233, 236, 263 et 266). 12)Le circuit intégré selon la revendication 10, où, lorsque les dipôles de ladite première couche magnétique (213) et de ladite deuxième couche magnétique (216) sont identiques, ladite première couche magnétique (213) et ladite deuxième couche magnétique (216) sont conductrices ; lorsque les dipôles de ladite première couche magnétique (213) et de ladite deuxième couche- 11 - magnétique (216) sont différents, ladite première couche magnétique (213) et ladite deuxième couche magnétique (216) ne sont pas conductrices. 13)Le circuit intégré selon la revendication 10, où, lorsque les dipôles de ladite troisième couche magnétique (233) et de ladite quatrième couche magnétique (236) sont identiques, ladite troisième couche magnétique (233) et ladite quatrième couche magnétique (236) sont conductrices ; lorsque les dipôles de ladite troisième couche magnétique (233) et de ladite quatrième couche magnétique (236) sont différents, ladite troisième couche magnétique (233) et ladite quatrième couche magnétique (236) ne sont pas conductrices. 14)Le circuit intégré selon la revendication 10, où, lorsque les dipôles de ladite cinquième couche magnétique (263) et de ladite sixième couche magnétique (266) sont identiques, ladite cinquième couche magnétique (263) et ladite sixième couche magnétique (266) sont conductrices ; lorsque les dipôles de ladite cinquième couche magnétique (263) et de ladite sixième couche magnétique (266) sont différents, ladite cinquième couche magnétique (263) et ladite sixième couche magnétique (266) ne sont pas conductrices. 15)Le circuit intégré selon la revendication 10, où, lorsque la mémoire magnétique est dans un état de stockage, les dipôles de ladite cinquième couche magnétique (263) et de ladite sixième couche magnétique (266) sont différents. 16)Le circuit intégré selon la revendication 15, où, lorsque la mémoire magnétique stocke le nombre binaire "1", les dipôles de ladite première couche magnétique (213) et de ladite deuxième couche magnétique (216) sont identiques, et les dipôles de ladite troisième couche magnétique (233) et de ladite quatrième couche magnétique (236) sont différents. 17)Le circuit intégré selon la revendication 15, où, lorsque la mémoire magnétique stocke le nombre binaire "0", les dipôles de ladite première couche magnétique (213) et de ladite deuxième couche magnétique (216) sont différents, et les dipôles de ladite troisième couche magnétique (233) et de ladite quatrième couche magnétique (236) sont identiques.35-12- 18)Le circuit intégré selon la revendication 10, où, lorsque la mémoire magnétique est dans un état de lecture, les dipôles de ladite cinquième couche magnétique (263) et de ladite sixième couche magnétique (266) sont identiques pour permettre la sortie des informations dudit premier transistor magnétique (200) ou dudit deuxième transistor magnétique (230) à ladite borne de sortie (270). 19)Le circuit intégré selon la revendication 10, où, lorsque la mémoire magnétique est dans un état d'écriture, les dipôles de ladite première couche magnétique (213), ladite deuxième couche magnétique (216), ladite troisième couche magnétique (233) et ladite quatrième couche magnétique (236) sont disposés pour sélectionner les informations écrites dans la mémoire magnétique.