Brevet FR2917896A1 — publié le 20081226

TRANSISTOR A EFFET DE CHAMP A CONTACTS ELECTRIQUES ALTERNES DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne le domaine des transistors à effet de champ, et notamment les FinFET (transistors à effet de champ à ailettes). Afin de palier aux inconvénients liés à la réduction des dimensions des transistors CMOS, notamment l'augmentation de la consommation énergétique due aux fuites dans ces transistors et l'augmentation des contraintes technologiques, des dispositifs dits multi-grilles ont été développés, comme par exemple les FinFET. Par rapport aux transistors CMOS, les transistors FinFET possèdent un meilleur contrôle électrostatique, permettant d'obtenir une meilleure pente sous le seuil et donc un courant de fuite à l'état bloqué plus faible, et un courant à l'état passant plus élevé grâce à l'existence de plusieurs canaux de transport. Ces grilles peuvent notamment être indépendantes les unes des autres, permettant par exemple de pouvoir moduler la tension de seuil par l'intermédiaire de la seconde grille. La figure 1 représente un exemple d'un FinFET 1. Le FinFET 1 comporte une source 2, un drain 4 et n doigts 6 formant chacun deux canaux, parallèles les uns par rapport aux autres et réalisés sur une couche d'oxyde 8 d'un substrat SOI (silicium sur isolant) initial. Sur l'exemple de la figure 1, le FinFET 1 comporte trois doigts 6 formés sur une face de la couche d'oxyde 8. Chaque doigt 6 comporte une portion de zone active 10 d'épaisseur 'Si sur laquelle est formée une portion de masque dur 12 et enfin une grille 14 de longueur LG réalisée au-dessus de la portion de masque dur 12 et sur les côtés du masque dur 12 et de la zone active 10. La conduction entre la zone active 10 et la grille 14 est réalisée au niveau des côtés, le masque dur 12 empêchant la conduction entre la grille 14 et la zone active 10 au niveau de la face supérieure de la zone active 10. Dans un tel FinFET à grilles connectées (les différentes grilles 14 sont reliées électriquement entre elles), la densité du courant circulant dans les zones actives 10 est proportionnelle à la valeur Weq = n x 2 X TSi La densité d'intégration du FinFET 1 dépend donc directement de la capacité à minimiser l'espace entre les doigts 6. Il est également connu de l'art antérieur de réaliser des FinFETs à grilles non connectées, c'est-à-dire comportant des grilles se trouvant en contact avec les côtés des zones actives et qui ne sont pas reliées électriquement entre elles. Dans ce cas, les tensions de grille à appliquer au FinFET 1 pour chaque grille sont donc indépendantes les unes des autres, permettant ainsi de moduler la tension de seuil liée à l'une des grilles par rapport à la tension de seuil liée à l'autre grille. Un procédé de réalisation d'un FinFET à grilles non connectées 20 est décrit en liaison avec les figures 2A à 2E. On réalise tout d'abord la structure représentée sur la figure 2A comportant un substrat 22, une couche d'oxyde enterrée 24, une couche active 26 à base de semi-conducteur, par exemple du Si, et une couche de masque dur 28. Une étape de photolithographie par faisceau d'électrons, puis une étape de gravure du masque dur 28 et de la couche active 26 forment les doigts, c'est-à-dire les canaux, du FinFET 20 (figure 2B). Comme représenté sur la figure 2C, on dépose ensuite un empilement de grille formé par un diélectrique de grille 29 tel que du SiO2 et un matériau de grille 30 tel que du Si polycristallin, sur la couche d'oxyde 24, recouvrant également les doigts du FinFET 20. On réalise ensuite une planarisation, par exemple mécano-chimique avec arrêt sur la couche de masque dur 28 (figure 2D). Enfin, des contacts électriques sont réalisés au-dessus de chaque grille 30. Pour cela, un matériau diélectrique 31 est déposé sur l'ensemble de la structure. Des via, ou trous de contact, 32 et des portions métalliques 34 sont ensuite réalisés dans ce diélectrique 31 par lithographie, gravure et dépôt de métal. L'ensemble est ensuite planarisé, comme représenté sur la figure 2E. Dans un tel FinFET à grilles non connectées, les dimensions des zones de canal, des grilles, des via et des portions métalliques sont soumises à des contraintes. La règle de dessin la plus contraignante peut être soit le pas minimum entre deux portions métalliques 34 consécutives ( Pasportion sur la figure 2E), soit le pas minimum entre deux ensembles grille 30/couche active 26/via 32 ( Pasvia sur la figure 2E), en tenant compte du désalignement possible des via 32. Par exemple, pour le noeud technologique 45 nm, la règle de dessin pour la largeur d'un doigt est égale à environ 9 nm. La largeur de la grille 30 ainsi que celle de la portion métallique 34 et du via 32 est égale à environ 45 nm. Le désalignement maximum des via 32 est égal à environ 13 nm (valeur à 5 fois l'écart type près). Pour éviter de court-circuiter deux grilles, le pas minimum est donc égal à environ 58 nm (13 nm + 45 nm) pour l'ensemble grille 30/couche active 26/via 32. Or, le pas minimum pour la réalisation des portions métalliques 34 est d'environ 90 nm. Le pas minimum des portions métalliques 34 est donc plus grand que celui de l'ensemble grille 30/couche active 26/via 32. Ce sont donc les portions métalliques 34 qui imposent la distance entre deux zones de canal de la couche active 26, c'est-à-dire la distance entre deux doigts du FinFET. On voit donc que dans ce type de structure, les règles de dessin des contacts électriques sont contraignantes et limitent la densité d'intégration de tels transistors. EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un transistor à effet de champ offrant une meilleure densité d'intégration. Pour cela, la présente invention propose un transistor à effet de champ comportant au moins : - une couche support, - une zone active à base d'au moins un semi-conducteur, destinée à former un canal, disposée sur une face de la couche support, entre une première et une seconde grilles réalisées sur ladite face de la couche support et comportant chacune une première face du côté de la couche support et une seconde face opposée à la première face, - un premier contact électrique réalisé sur la seconde face de la première grille et relié électriquement à la seconde face de la première grille, et un second contact électrique traversant la couche support et relié électriquement à la première face de la seconde grille. La présente invention permet donc d'améliorer la densité d'intégration d'un transistor à effet de champ tel qu'un FinFET à grilles non connectées en relâchant la contrainte sur les dimensions des contacts électriques, en ne connectant qu'une grille sur deux par face. Dans cette nouvelle approche, le pas minimum des contacts électriques est multiplié par deux par rapport aux dispositifs de l'art antérieur. C'est donc l'ensemble grille/zone active/via qui impose la distance minimum entre les doigts. De préférence, la couche support peut comporter des creux dans lesquels peuvent être disposées les grilles. La couche support peut être à base d'au moins un matériau diélectrique tel que du SiO2 et/ou de l'Al2O3 et/ou du nitrure et/ou du diamant et/ou à base d'au moins un matériau pouvant être gravé sélectivement par rapport aux autres matériaux du transistor, tel que du Si et/ou du Ge et/ou du SiGe. Le transistor peut comporter en outre une portion d'un masque dur disposée sur la zone active. La portion du masque dur peut comporter au moins une couche d'oxyde tel que du SiO2 et/ou une couche de nitrure. La zone active peut être à base d'au moins un semi-conducteur, contraint ou non, tel que du Si et/ou du Ge et/ou du SiGe et/ou n'importe quel 15 semi-conducteur de type III-V. Les grilles peuvent être à base d'au moins un matériau métallique et/ou de polysilicium. Les premières et secondes grilles peuvent être en partie entourées d'au moins un diélectrique de 20 grille à base d'un matériau diélectrique tel que du SiON et/ou du SiO2 et/ou de HfO2. Le transistor peut comporter en outre un matériau diélectrique, tel que du SiO2, recouvrant au moins en partie des portions de la couche support et 25 formant des tranchées d'isolation telles que des tranchées d'isolation peu profondes. Le premier et/ou le second contact électrique peut comporter en outre des portions de siliciure formées contre la première et/ou la seconde 30 face de la première et/ou de la seconde grille. Le transistor peut comporter des portions de siliciure formées sur des zones de source et de drain du transistor. Le premier et/ou le second contact électrique peut comporter chacun un via à base d'un premier matériau conducteur et une portion métallique à base d'un second matériau conducteur, le via étant disposé entre la portion métallique et la première et/ou la seconde grille. Le transistor peut comporter en outre des espaceurs diélectriques disposés sur la couche support et au moins contre les grilles. Le transistor peut comporter en outre : - une pluralité de zones actives à base d'au moins un semi-conducteur, chaque zone active pouvant être disposée entre deux grilles situées l'une à côté de l'autre consécutivement, les zones actives et les grilles pouvant être disposées sur la couche support, chaque grille pouvant comporter une première face du côté de la couche support et une seconde face opposée à la première face, - la seconde face de l'une des deux grilles pouvant être reliée électriquement à un premier contact électrique réalisé sur la seconde face de ladite une des deux grilles, et la première face de l'autre des deux grilles pouvant être reliée électriquement à un second contact électrique traversant la couche support. Le transistor peut comporter en outre des zones de source et de drain formées sur ladite face de la couche support et reliées électriquement à des contacts électriques réalisés du côté de ladite face de la couche support et/ou du côté d'une face opposée à ladite face de la couche support en traversant la couche support. L'invention a également pour but de proposer un procédé de réalisation d'un transistor à effet de champ, tel un transistor à doubles grilles auto-alignées et indépendantes, dont la mise en oeuvre soit facilitée par rapport aux procédés de l'art antérieur. La présente invention concerne également un procédé de réalisation d'un transistor à effet de champ, comportant au moins les étapes suivantes : -photolithographie et gravure d'au moins deux emplacements de grilles dans une couche active à base d'au moins un semi-conducteur disposée sur une couche support, formant dans la couche active et entre les emplacements de grilles au moins une zone active destinée à former un canal, - dépôt d'un matériau de grille au moins dans les emplacements de grilles, formant une première et une seconde grilles comportant chacune une première face du côté de la couche support et une seconde face opposée à la première face, - réalisation d'au moins un premier contact électrique sur la seconde face de la première grille, ce premier contact étant relié électriquement à la seconde face de la première grille, - réalisation, à travers la couche support, d'au moins un second contact électrique relié électriquement à la première face de la seconde grille. La gravure des emplacements de grilles peut également être réalisée en partie dans la couche support. Le procédé peut comporter en outre, avant l'étape de photolithographie et de gravure, une étape de dépôt, tel un dépôt LPCVD, d'un masque dur sur la couche active, les emplacements de grilles étant également gravés à travers le masque dur. Le procédé peut comporter en outre, entre l'étape de photolithographie et de gravure des emplacements de grilles et l'étape de dépôt du matériau de grille, une étape de dépôt d'un diélectrique de grille au moins dans les emplacements de grilles, le matériau de grille étant déposé sur ce diélectrique de grille. Le procédé peut comporter en outre, entre l'étape de dépôt du matériau de grille et l'étape de réalisation du premier contact électrique, une étape d'implantation de dopants dans des zones de la couche active destinées à former des zones de source et de drain du transistor. Le procédé peut comporter en outre, entre l'étape de dépôt du matériau de grille et l'étape de réalisation du premier contact électrique, une étape de réalisation d'espaceurs diélectriques sur la couche support et au moins contre les grilles. Dans ce cas, le procédé peut comporter en outre, entre l'étape de réalisation des espaceurs et l'étape de réalisation du premier contact électrique, une étape de dépôt d'un matériau diélectrique sur des parties de la couche support non recouvertes par le matériau de grille ou la couche active ou les espaceurs, formant des tranchées d'isolation. Le procédé peut comporter en outre, entre l'étape de dépôt du matériau de grille et l'étape de réalisation du premier contact électrique, une étape de planarisation mécano-chimique avec arrêt sur la couche active ou, lorsque le transistor comporte un masque dur disposé sur la couche active, avec arrêt sur le masque dur. Le procédé peut comporter en outre, entre l'étape de dépôt du matériau de grille et l'étape de réalisation du premier contact électrique, une étape de siliciuration du matériau de grille et/ou de zones de la couche active destinées à former des zones de source ou de drain du transistor. La réalisation du premier contact électrique peut être obtenue au moins par les étapes de . - dépôt d'une couche diélectrique sur la couche active et sur les grilles, - photolithographie et gravure d'un emplacement de via dans la couche diélectrique au niveau de la première grille, - dépôt d'un premier matériau conducteur remplissant en partie l'emplacement gravé dans la couche diélectrique, formant un via contactant électriquement la première grille, - dépôt d'un second matériau conducteur dans l'emplacement gravé dans la couche diélectrique sur le via, formant une portion métallique. La réalisation du second contact électrique peut être obtenue au moins par les étapes de : - photolithographie et gravure d'un emplacement de via dans la couche support au niveau de la seconde grille, - dépôt d'un premier matériau conducteur remplissant en partie l'emplacement gravé dans la couche support, formant un via contactant électriquement la première face de la seconde grille, - dépôt d'un second matériau conducteur dans l'emplacement gravé dans la couche support sur le via, formant une portion métallique. Le procédé peut comporter en outre, entre l'étape de photolithographie et de gravure de l'emplacement de via dans la couche support et l'étape de dépôt du premier matériau conducteur dans cet emplacement, une étape de siliciuration de la première face de la seconde grille. La présente concerne également un procédé de réalisation d'un transistor à effet de champ, comportant au moins les étapes suivantes : -photolithographie et gravure d'une pluralité d'emplacements de grilles dans une couche active à base d'au moins un semi-conducteur disposée sur une couche support, formant dans la couche active une pluralité de zones actives, chacune étant destinée à former un canal et étant disposée entre deux emplacements de grilles disposés l'un à côté de l'autre consécutivement, - dépôt d'un matériau de grille au moins dans les emplacements de grilles, formant une pluralité de grilles comportant chacune une première face du côté de la couche support et une seconde face opposée à la première face, chaque zone active étant disposée entre deux grilles situées l'une à côté de l'autre consécutivement, - réalisation d'un premier contact électrique sur la seconde face de chacune d'une des deux grilles, ce premier contact étant relié électriquement à la seconde face de ladite une des deux grilles, - réalisation, à travers la couche support, d'un second contact électrique relié électriquement à la première face de chacune de l'autre des deux grilles. Le procédé peut comporter en outre, entre l'étape de dépôt du matériau de grille et l'étape de réalisation du premier contact électrique, une étape de réalisation de zones de source et de drain dans la couche active, la mise en oeuvre de l'étape de réalisation du premier contact électrique et/ou de l'étape de réalisation du second contact électrique à travers la couche support formant également des portions métalliques reliées électriquement aux zones de source et de drain du côté d'une face de la couche support comportant le premier contact électrique et/ou du côté d'une autre face de la couche support comportant le second contact électrique à travers la couche support. Ainsi, les contacts des zones de source et de drain ainsi que les contacts des grilles se trouvant d'un côté et/ou de l'autre du transistor peuvent être réalisés simultanément. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente un FinFET à grilles connectées selon l'art antérieur, - les figures 2A à 2E représentent les étapes d'un procédé de réalisation d'un FinFET à grilles non connectées selon l'art antérieur, - les figures 3A à 3P représentent les étapes d'un procédé de réalisation d'un transistor à effet de champ, objet de la présente invention. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un procédé de réalisation d'un transistor à effet de champ, ici un FinFET 100, va maintenant être décrit en liaison avec les figures 3A à 3P. Comme représenté sur la figure 3A, on dépose tout d'abord sur un substrat de type semi-conducteur sur isolant, comportant un substrat 102, une couche support 104 et une couche active 106, un masque dur 108, par exemple par un dépôt LPCVD (dépôt chimique en phase vapeur basse pression). Le matériau du substrat 102 est de préférence choisi tel qu'il puisse être facilement consommé par voie chimique et/ou mécanique, par exemple du Si. Dans cet exemple de réalisation, la couche support 104 est à base d'au moins un matériau diélectrique tel que du SiO2. La couche active 106 est à base d'au moins un semi-conducteur, ici du Si. La couche active 106 peut également être à base de SiGe, et/ou de Ge, et/ou de n'importe quel matériau de type III-V (GaAs, InGaAs, GaN, InP, ...) . Enfin, le masque dur 108 comprend ici une couche à base de SiO2 et/ou une couche de nitrure. Avantageusement, le masque dur 108 comporte un bicouche de SiO2 et de nitrure. Pour un diamètre de substrat égal à environ 200 mm, l'épaisseur du substrat 102 est par exemple égale à environ 750 pm, celle de la couche support 104 égale à environ 200 nm, et celle de la couche active 106 égale à environ 40 nm. On réalise ensuite une photolithographie par faisceau d'électrons afin de définir les emplacements des grilles, des zones de source et de drain et des canaux destinés à être réalisés dans la couche active 106 du FinFET 100. On grave ensuite dans le masque dur 108 et la couche active 106 le motif précédemment défini par la photolithographie en mettant en oeuvre une gravure anisotrope. La gravure est également réalisée en partie dans la couche support 104, sans la traverser complètement. Ainsi, des creux sont formés dans la couche support 104 dans lesquels les grilles seront ensuite réalisées. Les figures 3B et 3C représentent respectivement une vue en coupe et une vue de dessus du FinFET 100 après la gravure. On dépose ensuite, par exemple par un dépôt CVD (dépôt chimique en phase vapeur), sur l'ensemble du dispositif 100, c'est-à-dire sur le masque dur 108 et dans les emplacements précédemment gravés, un diélectrique de grille 110 par exemple à base de HfO2. Le diélectrique de grille 110, déposé sur le masque dur 108 et sur la couche support 104, est également en contact avec les parois latérales de la couche active 106 mises à nu lors de la précédente étape de gravure du masque dur 108 et de la couche active 106. Un matériau de grille 112 par exemple à base d'un métal et/ou de polysilicium, par exemple un bicouche métal (par exemple du TiN) / polysilicium est ensuite déposé par LPCVD sur le diélectrique de grille 110. Les figures 3D et 3E représentent respectivement une vue en coupe et une vue de dessus du FinFET 100 après dépôt du diélectrique de grille 110 et du matériau de grille 112. De manière générale, le matériau de grille 112 et le diélectrique de grille 110 peuvent être à base de tout matériau permettant d'obtenir un empilement de grilles tel que SiON/polysilicium, SiO2/polysilicium, HfO2/TiN/polysilicium, SiO2/métal, etc. De plus, un tel empilement de grille n'est pas limité à deux matériaux différents, le matériau de grille 112 et le diélectrique de grille 110 pouvant être à base de plusieurs matériaux. On réalise alors, comme représenté sur la figure 3F (vue de dessus), une photolithographie et une gravure du matériau de grille 112 et du diélectrique de grille 110 telle que les portions restantes, ou doigts, de cet empilement de grille forment les grilles et les diélectriques de grilles du FinFET 100. On réalise ensuite des implantations LDD (dopage faible) dans les portions de la couche active 106 destinées à former une partie de la source et du drain du FinFET 100. Pour chacune de ces portions de la couche active 106, deux étapes d'implantation sont mises en oeuvre pour réaliser les zones de LDD, de chaque côté des portions de la couche active 106. Ces étapes d'implantation sont réalisées par des faisceaux obliques d'angles e et -e (voir figure 3G, 1e1 étant la valeur de l'angle entre le faisceau utilisé pour l'implantation et une droite parallèle à l'axe y). La valeur maximale de 1e1 est déterminée par la formule : Tan (emax) = Edoigt / (hdoigt + hmd), avec Edoigt : distance entre deux portions consécutives, ou doigts, de la couche active 106 destinées à former une partie des zones de source et de drain ; hdoigt : hauteur de la couche active 106, hmd : hauteur du masque dur 108. Les implantations LDD sont ici de type opposé au dopage du substrat 102. Par exemple, pour un substrat 102 de type P, les implantations LDD sont réalisées avec des dopants de type N. Une implantation de poches de dopants est également réalisée dans la couche active 106, à la frontière entre les zones destinées à former la source et le drain et les zones destinées à former les canaux. Afin d'implanter ces poches à la fois du côté de la source et du côté du drain, deux étapes d'implantation sont mises en oeuvre avec des faisceaux d'ions inclinés. Les dopants de ces poches sont ici du même type que le dopage du substrat 102. Comme représenté sur la figure 3H, on réalise ensuite des espaceurs 114 sur la couche support 104, le long des parois latérales de la couche active 106 mises à nu lors de la première étape de gravure et des grilles 112, en déposant un matériau diélectrique tel que du SiO2 et en le gravant selon le motif souhaité. On réalise ensuite des implantations HDD (dopage fort) pour former les zones de source et de drain. Ce dopage fort est réalisé avec des dopants de type opposé au dopage du substrat 102. Un matériau diélectrique 116, par exemple à base d'oxyde tel que du SiO2, est déposé sur l'ensemble du FinFET 100, recouvrant notamment les portions de la couche support 104 non recouvertes par les espaceurs 114. Une planarisation mécano-chimique avec arrêt au niveau du masque dur 108 permet de supprimer des portions du matériau de grille 112 et du matériau diélectrique 116 se trouvant à un niveau au-dessus du masque dur 108 et former une face plane du FinFET 100 (figures 3I et 3J). Le matériau diélectrique 116 forme ainsi des tranchées d'isolation peu profondes (STI) protégeant les portions de la couche support 104 encore visibles après la réalisation des espaceurs 114. Comme représenté sur la figure 3K, on réalise une photolithographie et une gravure d'une partie du masque dur 108 pour mettre à nu une partie des zones de source et de drain de la couche active 106. Les portions du masque dur 108 restantes protègent les doigts formés dans la couche active 106. Sur la figure 3L, on réalise alors une siliciuration des portions mises à nues des zones de source et de drain de la couche active 106 ainsi que des grilles 112. Pour cela, on dépose un métal, par exemple du cobalt et/ou du platine et/ou du palladium et/ou du nickel sur les zones sur lesquelles on veut réaliser un alliage métal - semi-conducteur, ou tout autre métal pouvant former un alliage métal - semi-conducteur, et par exemple du siliciure comme dans cet exemple de réalisation, ou du germaniure, ou du germanosiliciure. Un premier recuit permet de former le siliciure 118. On retire alors sélectivement le nickel n'ayant pas réagi. Un second recuit permet enfin de réduire la résistivité du siliciure 118. On forme ensuite des premiers contacts électriques sur une première face du FinFET 100. Pour cela, on dépose une couche de diélectrique 120, par exemple du SiO2, par PECVD (dépôt chimique en phase vapeur assisté par plasma) sur la face du FinFET 100 où se trouve le masque dur 108, appelé première face. On réalise ensuite une photolithographie définissant les emplacements des contacts électriques destinés à être réalisés au niveau de la première face du FinFET 100 et une gravure anisotrope de la couche de diélectrique 120. Un dépôt de Ti/TiN formant une barrière de diffusion puis de tungstène dans les emplacements gravés dans la couche de diélectrique 120 permet de former des via 122. Une planarisation mécano-chimique permet ensuite d'éviter les courts circuits en ne mettant du métal que dans les trous de contact, ou via. Un dépôt de métal tel que de l'aluminium sur les via 122 permet enfin de réaliser des portions métalliques 124. Ces premiers contacts électriques, formés par le siliciure 118, les via 122 et les portions métalliques 124, permettent de contacter à la fois une partie des grilles du FinFET 100 et des zones de source et de drain (figures 3M et 3N). Une étape de photolithographie et de gravure permet de définir et réaliser les pistes de métal d'un premier niveau d'interconnexions relié à ces premiers contacts électriques. Il est possible de réaliser ensuite d'autres niveaux d'interconnexions reliés à ce premier niveau d'interconnexions, par exemple par photolithographie et gravure. Le FinFET 100 comporte une pluralité de grilles 112 disposées les unes à côtés des autres, séparées par les doigts formés dans la couche active 106. Ces premiers contacts électriques sont réalisés de manière à contacter une grille 112 sur deux. En effet, en considérant que chaque doigt de la couche active 106 est disposé entre deux grilles 112, seule une des deux grilles est connectée à un premier contact électrique tel que réalisé ci-dessus. De même, des premiers contacts électriques sont également réalisés au niveau des zones de source et de drain. Sur l'exemple de la figure 3N, les zones de source et de drain sont reliées à des contacts formés sur la première face du FinFET 100. Comme représenté sur la figure30, on dépose ensuite une autre couche de diélectrique 126, par exemple à base de SiO2, sur la couche de diélectrique 120 et sur les portions métalliques 124 réalisées sur la première face, puis on planarise cette couche diélectrique 126. Un second substrat 128 est ensuite collé par adhésion moléculaire sur cette autre couche diélectrique 126. Enfin, sur la figure 3P, le premier substrat 102 est supprimé par élimination mécanique ( grinding en anglais) et/ou chimique (par exemple à partir d'une solution d'Hydroxyde de tétraméthylammonium (TMAH)). Des via 130 et des portions métalliques 132 sont alors réalisés au niveau de la seconde face du FinFET 100, afin de contacter les grilles qui ne sont pas contacter par les premiers contacts électriques et former des seconds contacts électriques. Sur la figure 30, une siliciuration de ces grilles est réalisée de manière similaire à la siliciuration décrite précédemment. De même, les via 130 et les portions métalliques 132 sont ici réalisés de manière similaire aux via 122 et portions métalliques 124 de la première face du FinFET 100 (autre couche diélectrique 129, photolithographie, gravure, dépôt métallique). Des niveaux d'interconnexions peuvent ensuite être réalisés, par exemple par photolithographie et gravure, reliés aux seconds contacts électriques. Ainsi, de manière alternée, les grilles 112 sont connectées à un premier contact électrique et à un second contact électrique de part et d'autre du transistor. Dans une variante, les contacts électriques formés au niveau des zones de source et de drain peuvent être réalisés non pas du côté de la première face du FinFET, mais du côté de la seconde face du FinFET 100, opposée à la première face. Dans une autre variante, les contacts électriques formés au niveau des zones de source et de drain peuvent être réalisés des deux côtés du FinFET 100, c'est-à-dire à la fois du côté de la première face et de la seconde face du FinFET 100. Le tableau ci-dessous présente, pour différents noeuds technologiques, le pas minimum à respecter entre les doigts formés dans un FinFET comportant tous les contacts sur une seule face (deuxième colonne, le pas entre les doigts correspondant au pas des portions métalliques) et le pas minimum à respecter entre les doigts formés dans un FinFET comportant des contacts répartis de manière alternée sur ses deux faces tel que décrit précédemment (troisième colonne, le pas entre les doigts correspondant au désalignement des via à 5 écarts types près + taille des via après gravure). La quatrième colonne du tableau exprime le gain en % obtenu sur la distance minimum entre les doigts pour un tel transistor, correspondant à la réduction possible de la surface utilisée pour la réalisation du transistor. Noeuds Pas des doigts Pas des Diminution technologiques dans le cas de doigts dans de surface (nm) contacts le cas de (en %) répartis sur contacts sur les deux faces une seule (en nm) face (en nm) 65 82,3 130 37 45 58,3 90 35 32 41,5 64 35 22 29,7 44 33 16 20,7 32 35 On voit alors qu'on obtient en moyenne un gain de 35 % sur la distance minimum à respecter entre les doigts. 10 Les transistors à effet de champ décrits précédemment trouvent leurs applications dans de nombreux domaines. Un bloc réalisant une fonction logique comprend divers éléments tels que des inverseurs, des 15 portes logiques simples (NOR, NAND, ...) ou plus complexes (OR-AND, AND-OR, ...), ou encore des bascules et/ou des éléments de mémorisation. Selon le contexte d'utilisation, il peut être intéressant de contrôler la vitesse de fonctionnement de ce bloc par rapport à sa 20 consommation. Un tel bloc peut par exemple être un oscillateur en anneau réalisé à partir de plusieurs transistors à doubles grilles auto-alignées et5 indépendantes. Les doubles grilles indépendantes permettent un contrôle de la vitesse de fonctionnement de l'oscillateur par l'intermédiaire d'un contrôle du temps de commutation des transistors tout en optimisant la consommation du circuit. On optimise donc les performances électriques d'un bloc logique par l'évolution des schémas électriques tout en minimisant son impact en terme de surface grâce à l'invention vis-à-vis d'un schéma selon l'art antérieur. Pour l'implantation d'un buffer logique, ou tout autre fonction logique comportant des transistors actifs présentant une longueur de canal L minimum et une importante largeur de transistor W, tel que par exemple W > 20 XL, les contraintes de densité d'intégration sont importantes. Lorsque les transistors sont de type FinFET, ces contraintes se traduisent par des transistors comportant un grand nombre de doigts. Ainsi, la présente invention permet d'augmenter la densité d'intégration de ces transistors en réduisant l'espace nécessaire entre les doigts de ces transistors. REVENDICATIONS 1. Transistor à effet de champ (100) comportant au moins . - une couche support (104), - une zone active (106) à base d'au moins un semi-conducteur, destinée à former un canal, disposée sur une face de la couche support (104), entre une première et une seconde grilles (112) réalisées sur ladite face de la couche support (104) et comportant chacune une première face du côté de la couche support (104) et une seconde face opposée à la première face, - un premier contact électrique (118, 122, 124) réalisé sur la seconde face de la première grille (112) et relié électriquement à la seconde face de la première grille (112), et un second contact électrique (118, 130, 132) traversant la couche support (104) et relié électriquement à la première face de la seconde grille (112). 2. Transistor (100) selon la revendication 1, la couche support (104) comportant des creux dans lesquels sont disposées les grilles (112). 3. Transistor (100) selon l'une des revendications précédentes, la couche support (104) étant à base d'au moins un matériau diélectrique tel que du SiO2 et/ou de l'Al203 et/ou du nitrure et/ou du diamant et/ou à base d'au moins un matériau pouvant être gravé sélectivement par rapport aux autresmatériaux du transistor (100), tel que du Si et/ou du Ge et/ou du SiGe. 4. Transistor (100) selon l'une des revendications précédentes, comportant en outre une portion d'un masque dur (108) disposée sur la zone active (106). 5. Transistor (100) selon la revendication 4, la portion du masque dur (108) comportant au moins une couche d'oxyde tel que du SiO2 et/ou une couche de nitrure. 6. Transistor (100) selon l'une des revendications précédentes, la zone active (106) étant à base d'au moins un semi-conducteur, contraint ou non, tel que du Si et/ou du Ge et/ou du SiGe et/ou n'importe quel semi-conducteur de type III-V, les grilles (112) 20 étant à base d'au moins un matériau métallique et/ou de polysilicium et en partie entourées d'au moins un diélectrique de grille (110) à base d'un matériau tel que du SiON et/ou du SiO2 et/ou de HfO2. 7. Transistor (100) selon l'une des revendications précédentes, comportant en outre un matériau diélectrique (116), tel que du SiO2, recouvrant au moins en partie des portions de la couche support (104) et formant des tranchées d'isolation. 8.Transistor (100) selon l'une des revendications précédentes, le premier et/ou le second 15 25 30contact électrique comportant en outre des portions de siliciure (118) formées contre la première et/ou la seconde face de la première et/ou de la seconde grille (112). 9. Transistor (100) selon l'une des revendications précédentes, le premier et/ou le second contact électrique comportant chacun un via (122, 130) à base d'un premier matériau conducteur et une portion métallique (124, 132) à base d'un second matériau conducteur, le via (122, 130) étant disposé entre la portion métallique (124, 132) et la première et/ou la seconde grille (112). 10. Transistor (100) selon l'une des revendications précédentes, comportant en outre des espaceurs diélectriques (114) disposés sur la couche support (104) et au moins contre les grilles (112). 11. Transistor (100) selon l'une des revendications précédentes, comportant en outre : - une pluralité de zones actives (106) à base d'au moins un semi-conducteur, chaque zone active (106) étant disposée entre deux grilles (112) situées l'une à côté de l'autre consécutivement, les zones actives (106) et les grilles (112) étant disposées sur la couche support (104), chaque grille (112) comportant une première face du côté de la couche support (104) et une seconde face opposée à la première face, -la seconde face de l'une des deux grilles (112) étant reliée électriquement à un premier contactélectrique (118, 122, 124) réalisé sur la seconde face de ladite une des deux grilles (112), et la première face de l'autre des deux grilles (112) étant reliée électriquement à un second contact électrique (118, 130, 132) traversant la couche support. 12. Transistor (100) selon l'une des revendications précédentes, ledit transistor (100) étant de type FinFET. 13. Transistor (100) selon l'une des revendications précédentes, comportant en outre des zones de source et de drain formées sur ladite face de la couche support (104) et reliées électriquement à des 15 contacts électriques (124) réalisés du côté de ladite face de la couche support et/ou du côté d'une face opposée à ladite face de la couche support (104) en traversant la couche support (104). 20 14. Procédé de réalisation d'un transistor à effet de champ (100), comportant au moins les étapes suivantes . - photolithographie et gravure d'au moins deux emplacements de grilles dans une couche active 25 (106) à base d'au moins un semi-conducteur disposée sur une couche support (104), formant dans la couche active (106) et entre les emplacements de grilles au moins une zone active (106) destinée à former un canal, - dépôt d'un matériau de grille (112) au 30 moins dans les emplacements de grilles, formant une première et une seconde grilles (112) comportant10chacune une première face du côté de la couche support (104) et une seconde face opposée à la première face, - réalisation d'au moins un premier contact électrique (118, 122, 124) sur la seconde face de la première grille (112), ce premier contact (118, 122, 124) étant relié électriquement à la seconde face de la première grille (112), - réalisation, à travers la couche support (104), d'au moins un second contact électrique (118, 130, 132) relié électriquement à la première face de la seconde grille (112). 15. Procédé selon la revendication 14, la gravure des emplacements de grilles étant également réalisée en partie dans la couche support (104). 16. Procédé selon l'une des revendications 14 ou 15, comportant en outre, avant l'étape de photolithographie et de gravure, une étape de dépôt, tel un dépôt LPCVD, d'un masque dur (108) sur la couche active (106), les emplacements de grilles étant également gravés à travers le masque dur (108). 17. Procédé selon l'une des revendications 14 à 16, comportant en outre, entre l'étape de photolithographie et de gravure des emplacements de grilles et l'étape de dépôt du matériau de grille (112), une étape de dépôt d'un diélectrique de grille (110) au moins dans les emplacements de grilles, le matériau de grille (112) étant déposée sur ce diélectrique de grille (110). 18. Procédé selon l'une des revendications 14 à 17, comportant en outre, entre l'étape de dépôt du matériau de grille (112) et l'étape de réalisation du premier contact électrique (118, 122, 124), une étape d'implantation de dopants dans des zones de la couche active (106) destinées à former des zones de source et de drain du transistor (100). 19. Procédé selon l'une des revendications 14 à 18, comportant en outre, entre l'étape de dépôt du matériau de grille (112) et l'étape de réalisation du premier contact électrique (118, 122, 124), une étape de réalisation d'espaceurs diélectriques (114) sur la couche support (104) et au moins contre les grilles (112). 20. Procédé selon la revendication 19, comportant en outre, entre l'étape de réalisation des espaceurs (114) et l'étape de réalisation du premier contact électrique (118, 122, 124), une étape de dépôt d'un matériau diélectrique (116) sur des parties de la couche support (104) non recouvertes par le matériau de grille (112) ou la couche active (106) ou les espaceurs (114), formant des tranchées d'isolation. 21. Procédé selon l'une des revendications 14 à 20, comportant en outre, entre l'étape de dépôt du matériau de grille (112) et l'étape de réalisation du premier contact électrique (118, 122, 124), une étape de planarisation mécano-chimique avec arrêt sur la couche active (106) ou, lorsque le transistor comporteun masque dur (108) disposé sur la couche active (106), avec arrêt sur le masque dur (108). 22. Procédé selon l'une des revendications 14 à 21, comportant en outre, entre l'étape de dépôt du matériau de grille (112) et l'étape de réalisation du premier contact électrique (118, 122, 124), une étape de siliciuration (118) du matériau de grille (112) et/ou de zones de la couche active (106) destinées à former des zones de source ou de drain du transistor (100). 23. Procédé selon l'une des revendications 14 à 22, la réalisation du premier contact électrique (118, 122, 124) étant obtenue au moins par les étapes de . - dépôt d'une couche diélectrique (120) sur la couche active (106) et sur les grilles (112), - photolithographie et gravure d'un emplacement de via dans la couche diélectrique (120) au niveau de la première grille (112), - dépôt d'un premier matériau conducteur remplissant en partie l'emplacement gravé dans la couche diélectrique (120), formant un via (122) contactant électriquement la première grille (112), - dépôt d'un second matériau conducteur dans l'emplacement gravé dans la couche diélectrique (120) sur le via (122), formant une portion métallique (124).30 24. Procédé selon l'une des revendications 14 à 23, la réalisation du second contact électrique (118, 130, 132) étant obtenue au moins par les étapes de . - photolithographie et gravure d'un emplacement de via dans la couche support (104) au niveau de la seconde grille (112), - dépôt d'un premier matériau conducteur remplissant en partie l'emplacement gravé dans la couche support (104), formant un via (130) contactant électriquement la première face de la seconde grille (112), - dépôt d'un second matériau conducteur dans l'emplacement gravé dans la couche support (104) sur le via (130), formant une portion métallique (132). 25. Procédé selon la revendication 24, comportant en outre, entre l'étape de photolithographie et de gravure de l'emplacement de via dans la couche support (104) et l'étape de dépôt du premier matériau conducteur dans cet emplacement, une étape de siliciuration (118) de la première face de la seconde grille (112). 26. Procédé selon l'une des revendications 14 à 25, comportant en outre entre l'étape de dépôt du matériau de grille (112) et l'étape de réalisation du premier contact électrique (118, 122, 124), une étape de réalisation de zones de source et de drain dans la couche active (106), la mise en oeuvre de l'étape de réalisation du premier contact électrique (118, 122,124) et/ou de l'étape de réalisation du second contact électrique (118, 130, 132) à travers la couche support (104) formant également des portions métalliques (124) reliées électriquement aux zones de source et de drain du côté d'une face de la couche support (104) comportant le premier contact électrique (118, 122, 124) et/ou du côté d'une autre face de la couche support (104) comportant le second contact électrique (118, 130, 132) à travers la couche support (104).10