Brevet FR2911717A1 — publié le 20080725

Dispositif de commande de type cellulaire matriciel, en particulier pour mémoire de type RAM et procédé correspondant L'invention concerne les dispositifs de commande des lignes d'une mémoire de type RAM, par exemple les mémoires DRAM ( Dynamic Random Access Memory en langue anglaise) ou SDRAM ( Synchronous Dynamic Random Access Memory . Les mémoires RAM sont organisées sous forme matricielle selon des lignes et des colonnes. Chaque croisement de ligne et de colonne forme une cellule-mémoire illustrant un bit de la mémoire. Plus précisément, chaque bit de la mémoire est composé d'un transistor qui permet de lire ou d'écrire une valeur dans un condensateur auquel il est couplé. Ce condensateur permet la mémorisation d'un bit égal à 1 lorsqu'il est chargé et à 0 lorsqu'il est déchargé. L'accès à une cellule-mémoire se fait suivant plusieurs étapes, chacune de ces étapes nécessitant un temps donné. De façon simplifiée, ces étapes sont l'accession d'une ligne, la transition entre le mode d'accession d'une ligne et le mode d'accession d'une colonne, puis l'accession d'une colonne. Si l'on considère l'étape d'accession d'une ligne, celle-ci se divise elle-même en différentes sous-étapes. Tour d'abord, pour sélectionner une ligne précédemment non-sélectionnée, on présélectionne un groupe de lignes à l'aide d'un premier signal de commande. Puis à l'aide d'un deuxième signal de commande, on sélectionne la ligne à laquelle on souhaite accéder parmi le groupe de lignes pré-sélectionnées. Des données sont alors transférées de ou vers la mémoire selon que l'on soit en lecture ou en écriture. 2 La ligne est en suite désélectionnée à l'aide du deuxième signal de commande. Plus précisément, le deuxième signal de commande active ou désactive un transistor de sélection et un transistor de désélection de façon à sélectionner ou désélectionner la ligne correspondante à l'aide d'un signal de sélection/désélection. Par exemple, un front montant de ce signal de sélection/désélection sélectionne la ligne et un front descendant la désélectionne. Toutes ces opérations sont cadencées par un signal d'horloge. Dans le cas d'une sélection, le délai séparant le front montant du signal de sélection/désélection et le dernier coup d'horloge précédant ce front montant forme une partie du temps d'accès de la mémoire . Pour réaliser ces opérations, un dispositif de commande des lignes de la mémoire classique possède une structure de type cellulaire et matricielle. Chaque cellule du dispositif permet de commander une ligne de la mémoire à laquelle elle est couplée. Plus précisément, la cellule comprend un étage d'entrée qui comporte trois transistors. Un premier et un deuxième transistors respectivement de type PMOS et NMOS reçoivent le deuxième signal de commande pour permettre la sélection et la désélection de la ligne à laquelle est couplée la cellule, tel que décrit ci-dessus. L'étage d'entrée comprend également un troisième transistor de type NMOS apte à recevoir le premier signal de commande qui permet la présélection de la ligne à laquelle est couplée la cellule considérée. I1 est proposé différents modes de mise en oeuvre et de réalisation d'un dispositif, ainsi qu'une carte de circuit intégré permettant l'amélioration du temps d'accès de la mémoire sans modifier l'architecture globale du système de mémoire, en particulier 3 la structure des pré-décodeurs couplés en amont de la mémoire, qui génèrent entre autres les signaux de commande. A cet effet, selon un premier aspect, il est proposé un procédé de commande des lignes d'une mémoire de type matricielle comprenant la réception d'un premier signal de commande et d'un deuxième signal de commande, une présélection d'une ligne de la mémoire, une sélection de la ligne présélectionnée, un transfert des données de ou vers la mémoire et une désélection de la ligne sélectionnée. Selon une caractéristique générale de l'invention, on effectue la présélection et la désélection de la ligne à partir du premier signal de commande, et on effectue uniquement la sélection de la ligne à partir du deuxième signal de commande. En d'autres termes, cet aspect propose de changer complètement les rôles attribués classiquement au premier et au deuxième signal. Ainsi, le deuxième signal de commande est maintenant utilisé uniquement pour permettre la sélection de la ligne, et non à la fois pour la sélection et pour la désélection comme dans les solutions de l'art antérieur. Le fait que ce deuxième signal soit consacré uniquement à l'élaboration du signal de commande de sélection, permet de réduire significativement la durée du temps d'accès à la ligne de la mémoire, comme explicité ci-après. Selon un autre aspect, il est proposé un dispositif de commande de type cellulaire matriciel, pour commander les lignes d'une mémoire de type matricielle, chaque cellule dudit dispositif étant couplée à une ligne de ladite mémoire qu'elle est apte à présélectionner, sélectionner et désélectionner. Chaque cellule comportant un étage d'entrée a au 4 moins deux bornes d'entrée respectivement aptes à recevoir un premier signal de commande et un deuxième signal de commande. Selon une caractéristique générale de cet autre aspect ledit étage d'entrée comprend - un premier moyen recevant le premier signal de commande et apte à présélectionner et à commander la désélection de la ligne correspondante à partir du premier signal de commande reçu ; et - un deuxième moyen recevant le deuxième signal de commande et apte à commander uniquement la sélection de la ligne correspondante à partir du deuxième signal de commande reçu. Ce mode de réalisation a pour avantage de diminuer le temps d'accès de la mémoire. En effet, les inventeurs ont observé que le temps d'accès était tributaire de la capacité de la charge vue par la cellule du dispositif de commande des lignes de la mémoire, à l'endroit où arrivait le signal de commande permettant la commande de la sélection des lignes de la mémoire (appelé ici le deuxième signal de commande). Deux facteurs influent particulièrement sur la valeur de la capacité de cette charge : -la longueur des connexions permettant la transmission du deuxième signal, et - la capacité de grille du ou des transistors recevant ce deuxième signal. Selon ce mode de réalisation, le deuxième signal de commande n'arrive plus que sur un seul transistor. Par conséquent, la longueur des connexions précitées est fortement réduite par rapport celles d'un dispositif de commande de ligne classique, puisqu'elles ne doivent plus être dédoublées. En outre, le deuxième signal de commande n'arrive à présent que sur la grille d'un transistor de type NMOS (et non plus sur les grilles d'un transistor PMOS et d'un transistor NMOS), ce qui diminue fortement la capacité de la charge mentionnée ci-avant, étant donné que la capacité de grille d'un transistor NMOS est très inférieure à la capacité de grille d'un transistor PMOS. En 5 effet, un transistor de type PMOS a typiquement une taille très supérieure à celle d'un transistor de type NMOS. Dans le cas, où chaque cellule du dispositif est alimentée via une ligne d'alimentation, - le premier moyen peut comprendre • un transistor de type PMOS apte à recevoir la tension d'alimentation sur sa source, • un transistor de type NMOS ayant sa source reliée à la masse et sa grille couplée à la grille dudit transistor PMOS, le noeud commun à ces deux grilles formant ladite première borne d'entrée de l'étage d'entrée, - le deuxième moyen peut comprendre un autre transistor de type NMOS ayant son drain relié au drain du transistor PMOS et sa source reliée au transistor NMOS du premier moyen, sa grille formant ladite deuxième borne entrée de l'étage d'entrée, - l'étage d'entrée est alors apte à délivrer un signal intermédiaire par le noeud commun au drain du transistor PMOS du premier moyen et au drain du transistor NMOS du deuxième moyen, ladite cellule comprenant en outre un étage de sortie apte à sélectionner et à désélectionner la ligne correspondante selon la valeur prise par le signal intermédiaire. Ce mode de réalisation a pour avantage 20 25 6 - de conserver les même composants qu'un dispositif de commande de lignes classique (bien que leur fonction soient complètement changées), -de ne pas entraîner de modification des modules connectés en amont du dispositif, tout en réduisant le temps d'accès de la mémoire. Par ailleurs, les sources des deuxièmes transistors d'une même ligne de cellules peuvent être couplées entre-elles. Ce couplage a permet de permet de mutualiser le fonctionnement des deuxièmes transistors d'une même ligne et d'améliorer le temps de commutation de l'étage d'entrée. En variante, dans le cas où chaque cellule du dispositif est alimentée via une ligne d'alimentation, ledit étage d'entrée peut être couplé à un étage de sortie auquel il délivre un signal intermédiaire, de façon que l'étage de sortie sélectionne ou désélectionne la ligne correspondante selon la valeur prise par le signal intermédiaire. Le dispositif peut comprendre - pour chaque cellule : • un transistor de type PMOS apte à recevoir la tension d'alimentation sur sa source, • un transistor de type NMOS formant le deuxième moyen, ledit transistor NMOS ayant son drain relié au drain dudit transistor PMOS, sa grille formant la deuxième borne entrée de l'étage d'entrée, - pour chaque ligne de cellules, un transistor de type NMOS auxiliaire ayant : •sa source reliée à la masse, son drain relié à la source des transistors NMOS des deuxièmes moyens des 7 étages d'entrée de l'ensemble des cellules disposées sur la ligne considérée, •sa grille couplée à la grille desdits transistors PMOS de l'ensemble des cellules disposées sur la ligne considérée, le noeud commun à chaque grille de transistor PMOS et au transistor NMOS auxiliaire correspondant, formant la première borne d'entrée de l'étage d'entrée de la cellule auquel appartient ledit transistor PMOS, ledit premier moyen de l'étage d'entrée de chaque cellule étant formé par leur transistor PMOS respectif et le transistor NMOS auxiliaire de la ligne de cellules à laquelle elle appartient. Selon un autre aspect, il est proposé un système de mémoire de type matriciel, comprenant une mémoire, en particulier de type mémoire vive, divisée en au moins deux sous-mémoires, un dispositif de commande de colonnes de la mémoire, caractérisé par le fait que le système comporte en outre pour chaque sous-mémoire, un dispositif de commande de lignes tel que décrit ci-avant, couplé aux lignes de la sous-mémoire correspondante, et pour chaque décodeur de lignes, un premier pré-décodeur apte à élaborer le premier signal de commande et un deuxième pré-décodeur apte à élaborer le deuxième signal de commande, les premier et deuxième pré-décodeurs étant couplés au dispositif de commande de lignes correspondant. Selon un autre aspect, il est aussi proposé une carte de circuit intégré comprenant un système de mémoire tel que décrit ci-avant, où 8 - les dispositifs de commande de lignes sont disposés les uns en dessous des autres, le long de la mémoire, chaque dispositif de commande considéré étant face à la sous-mémoire à laquelle il est associé, - le dispositif de commande de colonnes est situé en dessous de la mémoire, et dans laquelle chaque deuxième pré-décodeur est situé en dessous du dispositif de commande de lignes auquel il est couplé. En effet, les inventeurs ont observé qu'en plaçant le deuxième pré-décodeur à cet endroit, les longueurs des connexions entre ce pré-décodeur et le dispositif de commande de lignes étaient considérablement réduites. De ce fait, la valeur de la capacité de charge vue par la deuxième borne d'entrée de l'étage d'entrée de chaque cellule est diminuée. Cette diminution entraîne une amélioration du temps d'accès de la mémoire. Rien n'incite l'homme du métier à déplacer le deuxième pré-décodeur à cet endroit. En effet, cette configuration semble être relativement coûteuse en terme de surface. Cependant, les inventeurs ont exploité l'espace laissé disponible sur le côté de la mémoire, du fait de la présence des amplificateurs classiquement associés à la mémoire. Par ailleurs, chaque premier pré-décodeur de la carte peut être situé le long du dispositif de commande de lignes auquel il est couplé, du côté opposé au côté le long duquel est disposée la mémoire. En variante chaque premier pré-décodeur peut être situé à l'intérieur du dispositif de commande de lignes auquel il est couplé, entre deux colonnes successives de cellules. 9 Par ailleurs, selon un autre aspect, il est aussi proposé une carte de circuit intégré comprenant une mémoire, en particulier de type mémoire vive, divisée en au moins deux sous-mémoires, pour chaque sous-mémoire, un dispositif de commande de lignes, pour chaque dispositif de commande de lignes, un premier pré-décodeur et un deuxième pré- décodeur respectivement aptes à élaborer un premier signal de commande et un deuxième signal de commande. Selon une caractéristique générale de cet autre aspect, chaque deuxième pré-décodeur est situé en dessous du dispositif de commande de lignes auquel il est couplé. Chaque premier pré-décodeur peut être situé le long du dispositif de commande de lignes auquel il est couplé, du côté opposé au côté le long duquel est disposée la mémoire. En variante, chaque premier pré-décodeur peut être situé à l'intérieur du dispositif de commande de lignes auquel il est couplé, entre deux colonnes successives de cellules. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de plusieurs modes de réalisation nullement limitatifs, et des dessins annexés sur lesquels : -la figure 1 est une illustration d'une carte de circuit intégré selon un mode de réalisation, - la figure 2 est un premier mode de réalisation d'un système de mémoire, - la figure 3 est un autre mode de réalisation d'un système de mémoire, 10 - la figure 4 illustre un mode de réalisation d'un dispositif de commande de lignes selon un mode de réalisation, - la figure 5 illustre l'évolution des signaux de commande délivrés par un dispositif de commande des lignes d'une mémoire ; - la figure 6 illustre un autre mode de réalisation d'un dispositif de commande de lignes. Sur la figure 1, la référence CCI représente une carte de circuit intégré. Cette carte CCI comprend une mémoire MEM formée de plusieurs sous-mémoires SMEMO, SMEM1, .SMEMN. Ces sous-mémoires sont de type matriciel, c'est-à-dire organisées en lignes et en colonnes. La mémoire MEM peut être de type RAM, par exemple DRAM ( Dynamic Random Access Memory en langue anglaise), SDRAM ( Synchronous Dynamic Random Access Memory en langue anglaise), ou eDRAM_( Embedded Dynamic Random Access Memory en langue anglaise) Chaque sous-mémoire est couplée à des amplificateurs AMP01, AMP02,..DTD: .AMPN1, AMPN2, disposés dans cet exemple de part et d'autre de la sous-mémoire à laquelle ils sont couplés (autrement dit en-dessous et au-dessus). Dans un autre mode de réalisation, il est possible de disposer les amplificateurs couplés à une sous-mémoire donnée d'un seul côté de la sous-mémoire (par exemple seulement en-dessous). La mémoire MEM est couplée à un décodeur de colonnes DC disposé sous la mémoire. Plus précisément, chaque sous-mémoire SMEMO, ..., SMEMN est couplée au décodeur de colonnes via les amplificateurs AMP01, AMP02, ..., AMPN1, AMPN2...DTD: 11 Par ailleurs, chaque sous-mémoire SMEMO, ..., SMEMN est couplée à un dispositif de commande de lignes respectivement DLO, DLN. Ces dispositifs de commande de lignes sont de type cellulaire et matriciel. Ils seront décrits plus précisément ci-après. Chaque dispositif de commande de ligne DLO, ...DLN est couplé à deux pré-décodeurs respectivement PREDEC01, PREDECO2, PREDECN1, PREDECN2. Le premier pré-décodeur PREDEC01, ..., PREDECN1 permet la délivrance d'un premier signal de commande DEC. A partir de ce premier signal de commande DEC il est possible de présélectionner et de désélectionner une ligne de la sous-mémoire correspondante comme on le verra plus précisément ci-après. Les pré-décodeurs PREDEC01, ...PREDECN1 sont disposés le long du dispositif de ligne du côté opposé au côté couplé à la sous- mémoire correspondante. Les deuxièmes pré-décodeurs PREDECO2, ..., PREDECN2 sont disposés en dessous des dispositifs de ligne DLO, ...DLN correspondants. Ces pré-décodeurs PREDECO2, ...PREDECN2 sont aptes à élaborer un deuxième signal de commande PHI. A partir de ce deuxième signal de commande PHI, il est possible de sélectionner une ligne de la sous- mémoire correspondante comme on le verra plus précisément ci-après. I1 est particulièrement avantageux de disposer ce deuxième pré-décodeur en dessous du dispositif de ligne correspondant. En effet, cette disposition permet de limiter les longueurs des connexions nécessaires entre chaque pré-décodeur PREDECO2...PREDECN2 et le dispositif de ligne correspondant. 12 Cette diminution des longueurs de connexions permet de réduire la charge vue à l'entrée de la borne de la cellule mémoire, recevant le signal PHI. La réduction de cette charge permet d'améliorer fortement le temps d'accès à la sous-mémoire correspondante. Par ailleurs, la disposition des pré-décodeurs PREDECO2, ..., PREDECN2 permet de conserver une carte de circuit intégré particulièrement compacte. En effet, cette disposition utilise l'espace laissé entre deux dispositifs de commande de ligne disposés l'un en dessous de l'autre, notamment en raison de la présence des amplificateurs AMPi2 et AMP(i+l)l en dessous et en dessus des sous-mémoires SMEMi et SMEMi+l. On se réfère à présent à la figure 2, qui illustre plus précisément une sous-matrice SMEMi couplée à un dispositif de commande de ligne DLi. Le dispositif de commande de ligne DLi est couplé à la sous-mémoire SMEMi via des connexions S1, ...SL, L correspondant au nombre de lignes de la sous-mémoire SMEMi. A l'intersection de chaque ligne et de chaque colonne de la sous-mémoire SMEMi se trouvent un condensateur CD et un transistor TR. Le condensateur CD est couplé entre la masse (ou un potentiel fixe) et une électrode du transistor TR. La grille du transistor TR est reliée à la ligne de l'intersection considérée et son autre électrode est reliée à la colonne de l'intersection considérée. Le dispositif de commande de ligne DLi comprend L cellules CDLij organisées matriciellement. Chaque cellule CDLij est reliée via une connexion Sj à la ligne correspondante de la sous-mémoire SMEMi. 13 Chaque ligne du dispositif de commande des lignes DLi est commandée par le pré-décodeur PREDECil, et chaque colonne est commandée par le pré-décodeur PREDECi2. La figure 3 illustre une autre organisation du dispositif de lignes DLi. Selon cette variante, le pré-décodeur PREDECil est disposé à l'intérieur du dispositif de commande de lignes DLi, par exemple au milieu entre deux colonnes de cellules CDLij consécutives. Cette disposition permet de réduire la longueur des connexions reliant le pré-décodeur PREDECil aux cellules CDLij. On se réfère à présent à la figure 4, qui illustre un mode de réalisation d'une cellule CDLij d'un dispositif de ligne DLi. Chaque cellule CDLij est alimentée via une ligne d'alimentation délivrant une tension d'alimentation VDD, cette tension étant compatible avec un fonctionnement optimal du transistor TR. La cellule CDLij comprend un transistor PMOS référencé Pl dont la source est connectée à la ligne d'alimentation. La cellule CDLij comprend un transistor NMOS référencé N2 ayant son drain relié au drain du transistor PMOS Pl et son substrat ( bulk en langue anglaise) relié à la masse. Le transistor NMOS N2 reçoit sur sa grille le deuxième signal de commande PHI, c'est-à-dire le signal généré par le pré-décodeur PREDECi2. La cellule CDLij comprend également un autre transistor de type NMOS référencé N3. Son drain est couplé à la source du transistor N2 et sa source est reliée à la masse. La grille du transistor N3 est reliée à la grille du premier transistor Pl. Le noeud commun à ces deux grilles reçoit le premier signal de commande DEC. 14 La cellule CDLij est couplée à la ligne correspondante de la sous-mémoire via la connexion Sj. En d'autres termes, le transistor PMOS Pl et les transistors NMOS N2 et N3 forment l'étage d'entrée de la cellule CDLij. Les transistor PMOS Pl et NMOS N3 forment un premier moyen de cet étage d'entrée. Le transistor NMOS N2 forme quant à lui un deuxième moyen. Le noeud commun aux grilles du transistor PMOS Pl et de l'autre transistor de type NMOS N3 forme la première borne d'entrée de la cellule CDLij. La grille du transistor NMOS N2 forme la deuxième borne d'entrée de l'étage d'entrée de la cellule CDLij. Un transistor NMOS ayant une valeur de capacité de grille particulièrement faible, la charge vue par la deuxième borne d'entrée de l'étage d'entrée est peu élevée, comparée à un dispositif de commande de lignes classique. L'étage d'entrée Pl, N2 et N3 est relié à deux transistors P5 et N6 respectivement de type PMOS et NMOS. Ces deux transistors P5 et N6 forment l'étage de sortie de la cellule CDLij. Le transistor PMOS référencé P5 permet la sélection de la ligne correspondante tandis que le transistor NMOS référencé N6 permet la désélection de la ligne correspondante. Plus précisément, lorsque le premier signal de commande DEC prend la valeur logique 1 (correspondant à la tension VDD), le transistor PMOS Pl est bloqué et le transistor NMOS N3 est passant. La ligne correspondante est alors pré-sélectionnée. Dans ce cas, si le signal PHI passe de 0 à 1, le transistor NMOS N2 est passant. Par conséquent, le transistor P5 dit transistor de sélection devient passant alors que le transistor N6 dit transistor de 15 désélection est bloqué. La tension à la sortie Sj est alors à Vdd. La ligne correspondante est donc sélectionnée. Si le signal DEC passe à 0, le transistor NMOS référencé N3 est bloqué et le transistor PMOS référencé Pl est passant. La grille du transistor de sélection P5 reçoit donc la tension VDD, de même que la grille du transistor NMOS N6. Par conséquent, le transistor PMOS P5 est bloqué tandis que le transistor NMOS référencé N6 est passant. La sortie Sj est alors à 0 Volt, permettant de désélectionner la ligne considérée préalablement sélectionnée. Lorsque le signal PHI passe de 1 à 0, et que le signal DEC est revenu à 0 pour désélectionner la ligne, le dispositif de commande de ligne en question est alors prêt pour un prochain accès sur une autre ligne ou sur cette même ligne. Si le signal DEC est à 0 et le signal PHI est à 0, le transistor NMOS référencé N2 correspond à un interrupteur ouvert. Chaque cellule CDLij comprend également avantageusement un noeud ND qui connecte entre-elles les sources des transistors NMOS N2 appartenant aux cellules d'une même ligne du dispositif de commande de lignes DLi. Ce noeud ND permet de mettre les sources des transistors N2 reliées entre-elles, au même potentiel. Enfin, la cellule CDLij comprend également un transistor P4 couplé entre la ligne d'alimentation et le noeud commun aux grilles des transistors de sélection P5 et de désélection N6. Ce transistor couramment appelé PMOS keeper par l'homme du métier permet de maintenir la tension sur les grilles des transistors P5 et N6 à VDD. 16 En effet, lorsqu'une présélection est effectuée (le signal DEC est alors à 1), le noeud commun à l'étage d'entrée (Pl, N2, N3) et à l'étage sortie (P5, N6) qui devrait être à l'état haut (1) de par l'action du transistor PMOS Pl, ne l'est plus. Comme le transistor PMOS keeper P4 a sa grille connectée à la sortie Sj qui est à l'état bas (0), le noeud commun précité est maintenu à l'état bas, tant qu'une désélection (DEC pase à 0) ou une sélection (le signal PHI passe à 1). Typiquement, le transistor PMOS keeper P4 est de taille réduite par rapport à la taille des transistors de l'étage d'entrée de la cellule. Par conséquent, il ne fait pas obstacle à la commutation du noeud commun précité de l'état haut à l'état bas, lorsque le signal PHI passe à l'état haut. On se réfère à la figure 5 qui illustre l'évolution des signaux de commande DEC et PHI. A l'instant tl, le premier signal de commande DEC passe de 0 à 1. La ligne correspondante est pré-sélectionnée. A l'instant t2, le deuxième signal de commande PHI passe de 0 à 1. Au bout d'un temps At (temps de commutation d'une cellule CDLij), la sortie Sj passe de 0 à 1 : la ligne correspondante est sélectionnée. Le transfert de donnée vers la mémoire peut avoir lieu. A l'instant t3 le premier signal de commande DEC repasse à O. Le signal PHI peut repasser à zéro soit au même moment que le signal DEC, soit légèrement après (jamais avant pour ne pas que la ligne reste maintenue à l'état haut). La sortie Sj repasse à 0 (au bout d'un délai donné) à l'instant t4 : la ligne correspondante est désélectionnée. 17 On se réfère à présent à la figure 6 qui représente un autre mode de réalisation du dispositif de commande de lignes DLi. Sur la figure 6, deux cellules, respectivement CDLil et CDLi2, appartenant à une même ligne du dispositif de commande de lignes DLi sont représentées. L'ensemble des cellules disposées sur une même ligne du dispositif de lignes DLi sont couplées au même transistor auxiliaire de type NMOS N30. Dans ce mode de réalisation, le transistor auxiliaire de type NMOS N30 combiné au transistor PMOS Pl forme le premier moyen de l'étage d'entrée de la cellule à laquelle appartient le transistor PMOS Pl. Le deuxième moyen de l'étage d'entrée est toujours formé par le transistor NMOS N2. Ce mode de réalisation permet de s'affranchir d'avoir un transistor NMOS répété dans chacune des cellules CDLij d'une même ligne de cellules. En particulier, le dispositif de commande de ligne DLi peut être implémenté selon une technologie sub-micronique, par exemple 90nm ou 65nm. REVENDICATIONS 1-Procédé de commande des lignes d'une mémoire de type matricielle comprenant la réception d'un premier signal de commande (DEC) et d'un deuxième signal de commande (PHI), une présélection d'une ligne de la mémoire, une sélection de la ligne présélectionnée, un transfert des données de ou vers la mémoire et une désélection de la ligne sélectionnée, caractérisé par le fait qu'on effectue la présélection et la désélection de la ligne à partir du premier signal de commande (DEC), et qu'on effectue uniquement la sélection de la ligne à partir du deuxième signal de commande (PHI). 2- Dispositif de commande de type cellulaire matriciel, pour commander les lignes d'une mémoire (MEM) de type matricielle, chaque cellule (CDLij) dudit dispositif étant couplée à une ligne de ladite mémoire qu'elle est apte à présélectionner, sélectionner et désélectionner, chaque cellule comportant un étage d'entrée ayant au moins deux bornes d'entrée respectivement aptes à recevoir un premier signal de commande (DEC) et un deuxième signal de commande (PHI), caractérisé par le fait que ledit étage d'entrée comprend - un premier moyen recevant le premier signal de commande (DEC) et apte à présélectionner et à commander la désélection de la ligne correspondante à partir du premier signal de commande reçu ; et -un deuxième moyen recevant le deuxième signal (PHI) de commande et apte à commander uniquement la sélection de la ligne correspondante à partir du deuxième signal de commande reçu. 3- Dispositif selon la revendication précédente, où chaque cellule est alimentée via une ligne d'alimentation et dans lequel - le premier moyen comprend • un transistor de type PMOS (P1) apte à recevoir la tension d'alimentation sur sa source, 19 • un transistor de type NMOS (N3) ayant sa source reliée à la masse et sa grille couplée à la grille dudit transistor PMOS, le noeud commun à ces deux grilles formant ladite première borne d'entrée de l'étage d'entrée, - le deuxième moyen comprend un autre transistor de type NMOS (N2) ayant son drain relié au drain du transistor PMOS et sa source reliée au transistor NMOS du premier moyen, sa grille formant ladite deuxième borne entrée de l'étage d'entrée, l'étage d'entrée est apte à délivrer un signal intermédiaire par le noeud commun au drain du transistor PMOS du premier moyen et au drain du transistor NMOS du deuxième moyen, ladite cellule comprenant en outre un étage de sortie apte à sélectionner et à désélectionner la ligne correspondante selon la valeur prise par le signal intermédiaire. 4-Dispositif selon la revendication précédente, dans lequel les sources des deuxièmes transistors d'une même ligne de cellules sont couplées entre-elles. 5-Dispositif selon la revendication 2, où chaque cellule est alimentée via une ligne d'alimentation, dans lequel ledit étage d'entrée est couplé à un étage de sortie auquel il délivre un signal intermédiaire, de façon que l'étage de sortie sélectionne ou désélectionne la ligne correspondante selon la valeur prise par le signal intermédiaire, et dans lequel le dispositif comprend - pour chaque cellule : • un transistor de type PMOS (Pl) apte à recevoir la tension d'alimentation sur sa source, 20 • un transistor de type NMOS (N2) formant le deuxième moyen, ledit transistor NMOS ayant son drain relié au drain dudit transistor PMOS, sa grille formant la deuxième borne entrée de l'étage d'entrée, pour chaque ligne de cellules, un transistor de type NMOS auxiliaire (N30) ayant : -sa source reliée à la masse, son drain relié à la source des transistors NMOS des deuxièmes moyens des étages d'entrée de l'ensemble des cellules disposées sur la ligne considérée, - sa grille couplée à la grille desdits transistors PMOS de l'ensemble des cellules disposées sur la ligne considérée, le noeud commun à chaque grille de transistor PMOS et au transistor NMOS auxiliaire correspondant, formant la première borne d'entrée de l'étage d'entrée de la cellule auquel appartient ledit transistor PMOS, ledit premier moyen de l'étage d'entrée de chaque cellule étant formé par leur transistor PMOS respectif et le transistor NMOS auxiliaire de la ligne de cellules à laquelle elle appartient. 6-Système de mémoire de type matriciel, comprenant une mémoire (MEM), en particulier de type mémoire vive, divisée en au moins deux sous-mémoires (SMEMi), un dispositif de commande de colonnes (DC) de la mémoire, caractérisé par le fait que le système comporte en outre pour chaque sous-mémoire, un dispositif de commande de lignes (DLi) selon l'une des revendications 2 à 5, couplé aux lignes de la sous-mémoire correspondante, et pour chaque dispositif de commande de lignes, un premier pré- décodeur (PREDECi1) apte à élaborer le premier signal de commande 21 (DEC) et un deuxième pré-décodeur (PREDECi2) apte à élaborer le deuxième signal de commande (PHI), les premier et deuxième pré-décodeurs étant couplés au dispositif de commande de lignes correspondant. 7-Carte de circuit intégré comprenant un système de mémoire selon la revendication 6, dans lequel - les dispositifs de commande de lignes sont disposés les uns en dessous des autres, le long de la mémoire, chaque dispositif de commande considéré étant face à la sous-mémoire à laquelle il est associé, - le dispositif de commande de colonnes est situé en dessous de la mémoire, et dans laquelle chaque deuxième pré-décodeur est situé en dessous du dispositif de commande de lignes auquel il est couplé. 8- Carte selon la revendication précédente, dans laquelle chaque premier pré-décodeur (PREDECiI) est situé le long du dispositif de commande de lignes auquel il est couplé, du côté opposé au côté le long duquel est disposée la mémoire. 9- Carte selon la revendication 7, dans laquelle chaque premier pré-décodeur (PREDECiI) est situé à l'intérieur du dispositif de commande de lignes auquel il est couplé, entre deux colonnes successives de cellules.