Brevet FR2916080A1 — publié le 20081114

Dispositif et procédé pour réduire le courant de fuite de cellules de mémoire en mode d'économie d'énergie Description La présente invention concerne un dispositif et un procédé qui permettent de réduire la consommation d'énergie de cellules de mémoire en mode d'économie d'énergie par rapport à la consommation d'énergie en un mode de fonctionnement normal et, en particulier, un concept pour réduire la consommation d'énergie en attente de cellules de mémoire statiques. Dans les circuits intégrés modernes (Integrated Circuits, CI), tels que par exemple dans les systèmes mobiles et/ou sans contact à batterie, tels que les téléphones mobiles, etc., il existe typiquement des modes de fonctionnement (en attente ou mode de sommeil), dans lesquels le circuit intégré doit consommer aussi peu d'énergie que possible tout en maintenant une fonctionnalité minimale. Dans un CI ne s'effectuent alors, typiquement, pas d'opérations arithmétiques ou d'autres changements de signal et tout le CI ne peut présenter qu'un débit d'énergie minimum préétabli qui est, typiquement, également fixé par les normes spécifiques. Avec la miniaturisation croissante, c'est-à- dire l'avance vers les technologies dans le domaine du nanomètre, cela devient de plus en plus difficile, étant donné que, d'une part, par CI individuel, le nombre d'éléments de commutation, donc la source potentielle de courants de fuite, augmente et, d'autre part, par suite de la miniaturisation, les courants de fuite de transistor augmentent considérablement, ce qui est justifié par les caractéristiques physiques des matériaux utilisés et, en particulier, par la faible grandeur de structure. Le problème des hauts courants de fuite de transistor se pose en particulier pour les technologies "deep-sub-micron" (= fortement au-dessous du micron) modernes dans lesquelles sont utilisées des longueurs de canal de transistor de l'ordre de 100 nm et inférieures ainsi que des épaisseurs d'oxyde de porte de 2,5 nm et inférieures. Le courant de fuite de transistor est donc le courant qui est consommé par 1 un transistor, lorsqu'il fonctionne de manière statique, c'est-à-dire que son état ne change pas par commutation, où se produisent les pertes de commutation typiques. La miniaturisation croissante entraîne donc une consommation de courant accrue déjà à l'état inactif d'un circuit, c'est- à-dire lorsqu'il n'est pas effectué d'opération arithmétique dans le circuit. Dans l'état de la technique, il existe une série d'approches différentes pour réduire la consommation d'énergie de CI ou de processeurs en un soi-disant mode de sommeil dans lequel les CI sont déclenchés en tout ou en partie, c'est-à-dire coupés de la tension d'alimentation. En général peuvent être déclenchées les parties du CI dont la fonction électrique n'est à nouveau requise que lorsque tout le système sort du mode de sommeil et reprend son fonctionnement normal. Des exemples de parties d'un CI qui peuvent être déclenchées sont, par exemple, les sous-unités destinées à générer des signaux de commande dont les éléments de mémorisation peuvent perdre leur information en mode de sommeil, étant donné qu'elles peuvent, avant la reprise du fonctionnement normal, être automatiquement remises à un état de départ déterminé (reset) qui garantit son fonctionnement. Alternativement au déclenchement, la tension d'alimentation de ces parties du CI peut être nettement abaissée en mode de sommeil, de sorte que, par exemple, les éléments de mémoire conservent encore leur information, mais qu'il n'est toutefois plus possible d'effectuer des opérations de commutation, c'est-à-dire de commuter les transistors (ce qui n'est pas non plus nécessaire en mode de sommeil). Il existe toutefois une série de circuits partiels, par exemple une CPU (unité de traitement centrale) d'un système, dont le déclenchement aurait pour conséquence une perte d'information qui empêche le fonctionnement du système à la fin du mode de sommeil. En outre, il y a lieu de soupeser si une éventuelle perte d'énergie ou de temps à la fin du mode de sommeil, inhérente au déclenchement de circuits partiels, est acceptable et peut donc être justifiée par l'énergie économisée 2 pendant le mode de sommeil. Les parties d'un CI ou d'une CPU qui ne peuvent typiquement pas être déclenchées, c'est-à-dire dont l'information doit également être conservée en mode de sommeil, sont par exemple les macros de mémoire tels que SRAM, antémémoires et registres de processeur (fichiers de registre) ainsi que des parties de trajets de données (adresses de mémoire d'accès, etc.). Lors du déclenchement de l'unité de calcul active d'une CPU, l'information doit être maintenue, étant donné que la CPU nécessite forcément cette information à la fin du mode de sommeil (au réveil, wake-up) pour pouvoir reprendre le fonctionnement à l'endroit où était introduit le mode de sommeil. Dans l'ensemble, les données qui doivent être conservées sont en règle générales les instructions et les données pour la CPU ainsi que les résultats intermédiaires des calculs de la CPU et des registres d'état. Ces informations sont habituellement mémorisées dans des circuits partiels à base de SRAM du CI ou de la CPU, c'est-à-dire donc à l'aide de technologies de mémoire qui maintiennent le contenu d'une valeur mémorisée en cas de disposition de la tension d'alimentation, qui ne doivent donc pas chaque fois être rafraîchies (refresh) comme les mémoires DRAM. Ces zones SRAM ne peuvent donc pas être coupées de la tension d'alimentation et elles doivent donc être isolées électriquement, en mode de sommeil, des unités qui sont coupées de la tension d'alimentation ou dont la tension d'alimentation est abaissée. La consommation d'énergie d'un CI en mode de sommeil est dominée typiquement par les courants de fuite de macros SRAM ou de cellules SRAM ou de blocs de circuit tels que les antémémoires ou les fichiers de registre qui se basent sur les technologies SRAM. La construction de principe d'une cellule SRAM typique est illustrée à la figure 6. L'accès de mémoire à une cellule SRAM a lieu par l'intermédiaire d'une paire de lignes de bits composée d'une première ligne de bits 2a et 3 d'une deuxième ligne de bits 2b. Une cellule SRAM 4 est constituée de deux inverseurs 6a et 6b, la sortie de l'inverseur 6a étant reliée à l'entrée de l'inverseur 6b et la sortie de l'inverseur 6b étant reliée à l'entrée de l'inverseur 6a, tel que visible à la figure 5. Un contenu de mémoire, qui est imprimée une fois aux noeuds de commutation 8a (b) et 8b (bq) dans la cellule, est donc automatiquement conservé par les inverseurs 6a et 6b câblés de la manière décrite ci-dessus. Les inverseurs 6a et 6b sont typiquement construits au moyen d'un transistor NMOS et d'un transistor PMOS câblés de manière appropriée qui doivent également être alimentés en une tension d'alimentation. Le potentiel d'alimentation supérieur est typiquement appelé VDD, ainsi que le potentiel d'alimentation inférieur (terre) est appelé VSS. Etant donné que, pour le mode de fonctionnement de principe d'une cellule SRAM, la réalisation exacte des inverseurs ainsi que l'alimentation de l'extérieur des inverseurs au moyen de tensions d'alimentation n'est pas importante, ces deux aspects d'une cellule SRAM ne sont pas représentés à la figure 6. Pendant le fonctionnement normal, donc lorsqu'une valeur est mémorisée dans la cellule SRAM, les noeuds de commutation 8a et 8b se trouvent à des potentiels définis, aux noeuds de commutation 8a et 6b étant présents, selon la commutation des inverseurs 6a et 6b, chaque fois des potentiels différents, notamment VDD ou VSS. Donc, par exemple, si le noeud de commutation 8a se trouve au potentiel VDD, le noeud de commutation 8b se trouve au potentiel VSS. Par ailleurs, pour pouvoir modifier le contenu de mémoire de la cellule SRAM 4, le noeud de commutation 8a peut être relié de manière conductrice, par l'intermédiaire d'un premier transistor NMOS 10a, à la ligne de bits 2a, ainsi que le deuxième noeud de commutation 8b, par l'intermédiaire du deuxième transistor NMOS 10b, à la ligne de bits 2b. Les connexions de porte des transistors l0a et 10b sont reliées à une ligne de mot 12, de sorte que, lors de l'application d'un signal de commutation à la ligne de mot 12, les transistors l0a et 10b soient commutés à. l'état conducteur 4 et que le premier noeud de commutation 8a soit donc relié de manière conductrice à la ligne de bits 2a et le deuxième noeud de commutation 8b à la ligne de bits 2b. Lors de l'écriture du contenu dans la cellule SRAM, la ligne de bits 2a et la ligne de bits 2b sont tout d'abord amenées à des potentiels qui correspondent à la valeur de bit à mémoriser (par exemple VDD sur la ligne de bits 2a et VSS sur la ligne de bits 2b). Une sélection successive de la cellule SRAM 4 par application d'une tension de commutation sur la ligne de mot 12 écrit alors la valeur de bit dans la cellule de mémoire 4 en amenant, par l'établissement de la connexion conductrice, le premier noeud de commutation 8a au potentiel de la première ligne de bits et le deuxième noeud de commutation 8b au potentiel de la ligne de bits 2b. L'opération de lecture fonctionne substantiellement de manière équivalente, toutefois, pour permettre la lecture, il doit tout d'abord être effectué une soi-disant précharge, c'est-à-dire que les potentiels des lignes de bits 2a et 2b doivent être amenés à VDD, de sorte que lors de la sélection successive de la ligne de mot soit amené à VSS le potentiel de la ligne de bits qui est reliée au noeud de commutation qui se trouve à VSS. Une possibilité de diminuer la perte d'énergie d'un circuit partiel à base de SRAM consiste, dans certaines circonstances, à abaisser la tension d'alimentation du circuit partiel, pour réduire le courant de fuite des différents transistors. Un tel abaissement ne peut toutefois pas devenir si grand que le système composé de deux inverseurs 6a et 6b ne peut plus maintenir l'état de mémoire. Aussi, la possibilité d'abaisser la tension d'alimentation est limitée, de sorte que l'économie d'énergie pouvant être obtenue est également limitée. Les mécanismes qui entraînent les courants de fuite gênants des différents transistors ou cellules SRAM sont examinés intensivement. Par exemple, dans äUltralow-power SRAM technology (R.W. Mann et al., IBM J. RES. 85 DEV., n 5/6, septembre/novembre 2003) sont 5 décrits avec précision les mécanismes qui entraînent l'occurrence de courants de fuite. La soi-disant fuite de porte, la fuite de diffusion, la fuite de sous-seuil et la soi-disant fuite de drain induite par la porte (GIDL) présentent des parts importantes dans la perte d'énergie. Au stade actuel du développement technologique, en particulier la fuite de sous-seuil et la GIDL sont pertinentes, toutefois, dans la réduction de structure prévisible (dans les technologies äVery-Deep-Sub-Micron à des longueurs de canal nettement au-dessous de 100 nm et des épaisseurs d'oxyde de porte au-dessous de 2 nm), la contribution de la fuite de porte sera à l'avenir également de plus en plus importante. La fuite de sous-seuil décrit le flux de courant qui s'établit dans le transistor lorsqu'aux connexions de source et de drain sont présents différents potentiels électriques, même s'il est présent à la connexion de porte un potentiel qui se situe de loin au-dessous de la tension de commutation proprement dite (tension de seuil Vt). La fuite de sous-seuil est hautement dépendante de la température et donc, typiquement, le mécanisme de courant de fuite dominant à hautes températures. La fuite de drain induite par la porte GIDL contribue au courant de fuite dans les zones géométriques dans lesquelles la zone de porte vient géométriquement en recouvrement avec la zone de source ou la zone de drain dans le transistor. La fuite de drain induite par la porte est provoquée par des tunnels de bande à bande de porteurs de charge (électrons) dans les zones de recouvrement décrites ci-dessus. L'effet de tunnel de bande à bande est amplifié lorsque par suite d'impuretés ou de fluctuations de procédé deviennent possibles, dans les zones de recouvrement, des niveaux d'énergie additionnels pour les porteurs de charge entre les bandes, étant donné que le courant de fuite est alors davantage augmenté par le soi-disant `trap-assisted band-to-band tunneling'. Tel que décrit ci-dessus, une cellule SRAM se compose, typiquement, de six transistors individuels, une mesure de réduction 6 des courants de fuite de SRAM connue dans l'état de la technique consistant à ne pas alimenter les connexions de source des transistors de canal n des cellules SRAM à six transistors en mode de sommeil par VSS (masse), mais par un soi-disant "VSS virtuel", c'est-à-dire un potentiel vVSS d'environ 0,5 V au-dessus de VSS, tandis que le substrat p des transistors de canal n reste relié, comme auparavant, à VSS. Cela peut être réalisé, par exemple, par le fait que, en fonctionnement normal, VSS est court-circuité avec vVSS par l'intermédiaire d'un transistor de canal n conducteur (le signal de commande à la porte de ce transistor est relié à VDD). Par contre, en mode de sommeil, ledit transistor de canal n est commuté de manière non conductrice (le signal de commande à la porte de ce transistor est relié à VSS). Par l'intermédiaire d'un autre transistor de canal n commuté comme diode, dont le drain et la porte sont reliés à vVSS et la source à VSS, vVSS peut alors monter (par des courants de fuite) jusqu'à environ une tension d'utilisation V'rh au-dessus de VSS. Toutefois, par cette mesure n'est substantiellement réduit que le courant de sous-seuil (fuite de sous-seuil) de transistors de canal n, étant donné que par l'intermédiaire du soi-disant effet de réglage de substrat est augmentée la tension d'utilisation Vth de ces transistors et étant donné que le courant de sous-seuil dépend de manière exponentielle de Vrn. Toutefois, étant donné que, tel que décrit ci-dessus, le courant de sous-seuil est hautement dépendant de la température, cette mesure ne convient que dans certaines conditions pour abaisser la consommation de courant de cellules SRAM à faible perte d'énergie thermique, où la température ambiante est donc basse. Dans ces cas où, pour les technologies actuelles, une part importante de l'ensemble du courant de fuite est la fuite de drain induite par la porte, la consommation de courant n'est donc que partiellement affectée positivement par cette mesure. La fuite de drain induite par la porte a une pluralité de mécanismes qui contribuent à la GIDL, tels que par exemple l'effet de ,trap-assisted band-to-band 7 tunneling' cité ci-dessus. Celui-ci ainsi que d'autres parties de la GIDL présentent une dépendance exponentielle de la différence de potentiel à la porte et au drain/source ou du substrat du transistor respectif. L'objet de la présente invention consiste à proposer un dispositif et un procédé qui permettent de réduire davantage la consommation de courant d'une cellule de mémoire statique en mode de fonctionnement à économie d'énergie. La présente invention se base sur la connaissance du fait que la consommation d'énergie d'une cellule de mémoire statique, qui peut être reliée au moyen de transistors à une première ligne de bits et à une deuxième ligne de bits d'une paire de lignes de bits, peut être réduite, en un mode de fonctionnement à économie d'énergie, par le fait que les potentiels sont réglés, sur chacune des lignes de bits de la paire de lignes de bits, de sorte qu'une différence de potentiel entre les connexions de porte des transistors et les lignes de bits de la paire de lignes de bits soit réduite, comparé à un mode de fonctionnement normal. Etant donné qu'en mode de sommeil, dans les procédés ou dispositifs correspondants de l'état de la technique, les lignes de mot (c'est-à-dire les connexions de porte des transistors de canal n reliés aux lignes de bits) des cellules SRAM sont reliées à VSS ou à vVSS, tandis que les lignes de bits, donc les connexions de drain/source de ces transistors sont au potentiel d'alimentation VDD, tous ces transistors d'accès de canal n ont, le long d'une ligne de bits, une haute différence de potentiel entre le drain/source et la porte ainsi qu'entre le drain/ source et le substrat, ce qui entraîne une très grande fuite de drain induite par la porte. Aussi, dans un exemple de réalisation préféré de la présente invention, les potentiels sur chacune des lignes de bits d'une paire de lignes de bits par l'intermédiaire de laquelle les cellules de SDRAM sont programmables ou lisibles sont réglés, dans un mode de fonctionnement à économie d'énergie, de sorte que la différence de 8 potentiel entre les connexions de porte des transistors d'accès de canal n le long des lignes de bits ne devienne inférieure qu'à l'état de fonctionnement normal. Cela présente le grand avantage que, par un élargissement simple du point de vue technique de commutation d'un circuit commandant les lignes de bits, une pluralité de transistors peuvent être amenés simultanément en un état dans lequel ils consomment moins d'énergie que jusqu'à présent. Dans un autre exemple de réalisation de la présente invention, il est obtenu, selon l'invention, une variation des potentiels sur chacune des lignes de bits par le fait que, en mode de fonctionnement à économie d'énergie, les lignes de bits de la paire de lignes de bits sont reliées entre elles de manière électriquement conductrice. Par compensation de charge des deux lignes de bits de la paire de lignes de bits et par les pertes de commutation s'établit donc sur les deux lignes de bits (l'une des lignes de bits était à VDD avant le début du mode de sommeil, l'autre à VSS), un potentiel qui se situe entre VSS et VDD, de sorte que la différence de potentiel entre les connexions de porte des transistors d'accès et les lignes de bits soit, selon l'invention, réduite par rapport à un état dans lequel les deux lignes se trouvent à VDD. Le grand avantage de ce mode de réalisation de la présente invention est qu'elle peut être mise en oeuvre selon la technique de commutation de manière particulièrement simple et efficace en matériel. Dans un autre exemple de réalisation de la présente invention, les lignes de bits sont commutées, en mode de sommeil, au potentiel de masse virtuel vVSS, de sorte qu'une source de tension pour la mise à disposition de la tension d'alimentation virtuelle vVSS qui est déjà présente puisse, en outre, être utilisée de manière efficace pour mettre à disposition les potentiels pour l'alimentation des lignes de bits en mode de sommeil. Dans un autre exemple de réalisation de la présente invention, un circuit d'activation destiné à activer les lignes de bits d'une paire de lignes de bits, qui peut amener, en mode de précharge, les deux lignes 9 de bits de la paire de lignes de bits au haut potentiel d'alimentation et qui possède la fonctionnalité de verrouillage, qui maintient donc les données lues en dernier lieu présentes à une sortie jusqu'à l'opération de lecture suivante, peut être modifié de sorte qu'il assiste également le procédé selon l'invention pour modifier les potentiels des lignes de bits en mode de sommeil. Cela présente le grand avantage que, au moyen de peu d'éléments de commutation additionnels, la fonction d'économie de courant peut être intégrée dans un composant de toute manière présent pour l'activation des paires de lignes de bits, de sorte que l'application du concept selon l'invention soit réalisable simplement également sur des conceptions déjà existantes, sans limiter la fonctionnalité originale. Ci-après sont décrits plus en détail des exemples de réalisation préférés de la présente invention, en référence aux dessins joints en annexe, dans lesquels : la figure 1 illustre un exemple d'un système de commande d'une cellule de mémoire statique au moyen d'un dispositif d'activation selon l'invention ; la figure 2 illustre un exemple d'un dispositif d'entrée/sortie du système de la figure 1 ; la figure 3 illustre un exemple d'un dispositif d'activation selon l'invention ; la figure 4 illustre un exemple d'un diagramme de synchronisation pour le fonctionnement selon l'invention du système de la figure l ; la figure 5 illustre un schéma opérationnel d'un exemple de fonctionnement selon l'invention d'une cellule de mémoire ; et la figure 6 illustre un exemple d'une cellule de mémoire statistique. La figure 1 illustre un système destiné à activer plusieurs cellules de mémoire SRAM 2Oa et 2Ob qui comporte un dispositif d'activation 22 et un dispositif d'entrée/sortie 24. 10 Les lignes de bits 26a et 26b d'une paire de lignes de bits sont reliées à une connexion de bit 28 du côté de la mémoire du dispositif d'activation 22 qui présente, par ailleurs, une connexion de bit 30 du côté du système qui relie les lignes de bit 32a et 32b du côté du système au dispositif d'entrée/sortie 24. Le dispositif d'entrée/sortie 24 présente une entrée de données 34 destinée à recevoir des valeurs de bit à écrire ainsi qu'une sortie de données 36 destiné à sortir les valeurs de bit lues. Par ailleurs, le dispositif d'entrée/sortie 24 présente une entrée de commande d'écriture 38 et une entrée de commande de lecture 40. Le dispositif d'activation 22 présente une entrée de tension auxiliaire 42, une entrée de mode d'énergie 44 (sommeil), une première entrée de signal de commande 46, une deuxième entrée de signal de commande 48, une entrée de précharge 50 et une entrée de commande de court-circuit 52. Tel que déjà décrit, il est possible, au moyen d'un circuit de commande selon l'invention, de régler les paires de lignes de bits de mémoire SRAM ou le potentiel sur chacune des lignes de bits de sorte que, en mode de sommeil, les deux lignes de bits de chaque paire de lignes de bits soient reliées de manière conductrice soit au potentiel de masse VSS, soit à la "masse virtuelle" vVSS, soit à un autre potentiel approprié situé entre VDD et VSS, ou que, en mode de sommeil, les deux lignes de bits de chaque paire de lignes de bits soient reliées entre elles, sans que les lignes de bits ne soient reliées de manière conductrice à un potentiel quelconque. Par chacune de ces mesures, il est obtenu que soit réduite, pour les transistors (d'accès) dans les cellules SRAM qui sont reliés par leur connexion de drain/ source à une ligne de bits, la différence, pertinente pour les GIDL, des potentiels au drain/ source et à la porte ou au drain/source et au substrat, ce qui a pour résultat une GIDL sensiblement inférieure de ces transistors. 11 Les cellules SRAM à six transistors conventionnelles le long de la paire de lignes de bits composée des lignes de bits 26a et 26b CM, b 1 q) ou leurs nceuds de cellule b et bq peuvent être reliées de manière conductrice, par l'intermédiaire de transistors de canal n 1Oa et 1Ob, par leurs bornes de porte reliées aux lignes de mot w1 O, w11, ..., à la paire de lignes de bits composée des lignes de bits 26a (b 1) et 26b (b 1 q), si le haut potentiel d'alimentation VDD est présent à wi0 ou w11. Par contre, les noeuds de commutation b et bq peuvent être isolés des lignes de bits 26a et 26b, si est présent aux lignes de mot w 10 et w 11 le faible potentiel d'alimentation VSS. Pour le système illustré à la figure 1, il est possible, au moyen d'un dispositif d'activation selon l'invention 22, d'activer les cellules de mémoire statiques 2Oa et 2Ob de sorte que, en mode de fonctionnement à économie d'énergie, le potentiel de chacune des lignes de bits 26a et 26b de la paire de lignes de bits soit réglé de sorte que la différence de potentiel entre la connexion de porte (les lignes de mot w 10 et w 11) et la connexion de source des transistors l0a et 1Ob soit inférieure qu'en mode de fonctionnement normal. Pour expliquer plus en détail le mode de fonctionnement du dispositif d'activation selon l'invention 22 dans le système, il sera expliqué plus en détail ci-après tout le système et, en particulier, le dispositif d'activation 22, en référence aux figures 2 à 4. Dans les figures suivantes, en particulier des composants identiques sont désignés par des numéros de repère identiques, de sorte que la description des composants concernés dans les différents dessins puissent être utilisés, chacun, de manière sensée et alternativement l'un pour l'autre. Tout d'abord, la figure 2 illustre un exemple de réalisation d'un dispositif d'entrée/sortie selon l'invention 24 avec les entrées et sorties déjà décrites en référence à la figure 1. Le dispositif d'entrée/sortie 24 présente un premier inverseur 55a, un deuxième inverseur 54b, un premier transistor 56a et un 12 deuxième transistor 56b, une première porte logique 58a et une deuxième porte logique 58b ainsi qu'un inverseur de sortie 60. Dans les explications qui suivent, il est utilisé dès à présent, pour simplifier la description, l'état dans lequel un noeud de commutation ou une ligne se trouve au potentiel d'alimentation VDD, synonyme de la formulation qu'est présent ici un "1" logique ou le "haut" potentiel. Dans l'exemple de réalisation du dispositif d'entrée/sortie 24, l'entrée de bits de données 34 est reliée à l'entrée de l'inverseur 54a dont la sortie de données est reliée à un premier noeud de commutation 62. Le deuxième transistor 56b est relié, par sa première connexion de source/drain, au premier noeud de commutation 62 et, par sa deuxième connexion de source/drain, à la deuxième ligne de bits 32b. Le deuxième inverseur 54b est relié, par son entrée, au premier noeud de commutation 62 et, par sa sortie de données, à une première connexion de source/drain du premier transistor 56a dont la deuxième connexion de source/drain est reliée à la première ligne de bits 32a. Les connexions de porte des transistors 56a et 56b sont reliées, d'une part, entre elles et, d'autre part, avec l'entrée de commande d'écriture 38. La sortie de données 36 est reliée à la sortie de l'inverseur de sortie 60 dont l'entrée est reliée à un deuxième noeud de commutation 64. Les portes logiques 58a et 58b sont des portes OU-NON-ET qui présentent, chacune, trois entrées de données. La première porte logique 58a possède les entrées de données 58a1, 58a2 et 58a3 ; de manière équivalente, la deuxième porte logique 58b possède les entrées de données 58b1, 58b2 et 58b3. Dans les portes logique, les signaux présents aux entrées de données 58a1 et 58a2 ou 58b1 et 58b2 sont tout d'abord soumis, de manière interne, à un couplage OU, après quoi le signal résultant du ce couplage OU est couplé avec le signal présent à l'entrée de données 58a3 ou 58b3 au moyen d'un couplage NON-ET. Le résultat de cette opération est, à son tour, représenté à la sortie de données des portes logiques 58a et 58b. 13 La ligne de bits du côté du système 32a est reliée à la première entrée de données 58a1 de la porte logique 58 dont la deuxième entrée de données 58a2 est reliée à la deuxième entrée de données 58b2 de la deuxième porte logique 58b ainsi qu'à l'entrée de commande de lecture 40. La première entrée de données 58b 1 de la deuxième porte logique 58b est reliée à la deuxième ligne de bits du côté du système 32b. La sortie de données de la première porte logique 58a est reliée, par l'intermédiaire du deuxième noeud de commutation 64, tant à l'entrée de données de l'inverseur de sortie 60 qu'à la troisième entrée de données 58b3 de la deuxième porte logique 58b dont la sortie de données est reliée à la troisième entrée de données 58a3 de la première porte logique 58a. Dans ce câblage rétrocouplé, les première et deuxième portes logiques constituent un soi-disant verrou RS. Si le potentiel d'alimentation VDD à l'entrée decommande d'écriture 38 (WR), les transistors 56a et 56b sont conducteurs, de sorte qu'un "0" (c'est-à-dire le potentiel d'alimentation VSS le plus bas) à l'entrée de données 34 est transmis, par l'intermédiaire du premier inverseur 54a, du deuxième inverseur 54b et du premier transistor 56a, à la première ligne de bits du côté du système 32a, tandis qu'à la deuxième ligne de bits du côté du système 32b est transmis, par l'intermédiaire du premier inverseur 56a et du deuxième transistor 56b, le potentiel VDD -VTN, étant donné que par le deuxième transistor 56b tombe une tension d'attaque de canal n VTN. De manière analogique, un 1 logique (c'est-à-dire VDD) à l'entrée de données 34 est transmis par l'intermédiaire du premier inverseur 56a et du deuxième transistor 56b un "0" à la deuxième ligne de bits du côté du système 32b, tandis qu'à la première ligne de bits du côté du système 32a est transmis, par l'intermédiaire du premier inverseur 54a, du deuxième inverseur 54b et du premier transistor 56a, le potentiel VDD - VTN, étant donné que par le premier transistor 56a tombe également une tension d'attaque de canal n VTN. 14 Si le potentiel d'alimentation bas VSS est présent au dispositif de commande d'écriture 38, les transistors 56a et 56b sont fermés, de sorte qu'il n'existe pas de liaison de l'entrée de données 34 aux lignes de bits du côté du système 32a et 32b, c'est-à-dire qu'une écriture est impossible. Le dispositif d'écriture est alors désactivé. La première porte logique 58a et la deuxième porte logique 58b ainsi que l'inverseur de sortie 60 permettent au câblage illustré à la figure 2 de transmettre les données ou les états de tension présents sur les lignes de bits du côté du système 32a et 32b à la sortie de données 36 de sorte que les dernières données chaque fois lues en dernier lieu soient maintenues inchangées par la sortie de données 36, de sorte qu'à la sortie de données 36 ne puisse se produire de changements d'état inutiles non provoqués par une opération de lecture, de soi-disant risques dynamiques. Le verrou R-S formé par les portes logiques 58a et 58b est activé lorsqu'est présente à l'entrée de commande de lecture 40 [RdQ) la valeur VSS, donc le faible potentiel d'alimentation, et que sur les lignes de bits du côté du système 32a et 32b est présente une donnée valide. Une donnée valide est définie par le fait que l'une des lignes de bits du côté du système 32a ou 32b se trouve au haut potentiel et l'autre respective au faible potentiel, un état qui peut également être représenté comme (0,1) ou (1,0). Un état de précharge (1,1) nécessaire pour la lecture de données a pour conséquence qu'à la sortie de données 36 se trouve toujours la valeur lue à l'opération de lecture précédente. L'état (0,0) ne peut jamais se présenter en fonctionnement normal, mais peut toutefois être provoqué, par exemple, par une attaque par rayonnement ionisant. Cela force la valeur 0 alors non pertinente à la sortie de données 34, lorsque l'entrée de commande de lecture 40 est en même temps au potentiel VSS. Au passage de (1,1) à (0,1) ou à (1,0), le verrou R-S est enclenché par l'intermédiaire des entrées de données 58a1 et 58b1, lorsque l'entrée de commande de lecture 40 était auparavant réglée à VSS. Au moyen du dispositif d'entrée/ sortie 24, des valeurs de bits uniformes peuvent donc être 15 imprimées de forme complémentaire sur les lignes de bits du côté du système 32a ou 32b, ou des valeurs de bits univoques peuvent être lues des lignes de bits du côté du système 32a et 32b et être mises à disposition de forme non complémentaire à une sortie de données 36. La figure 3 illustre un exemple de réalisation d'un dispositif d'activation selon l'invention 22, tel qu'il a déjà été présenté comme unité fonctionnelle en référence à la figure 1. Le dispositif d'activation selon l'invention présente trois fonctionnalités. II permet, d'une part, la précharge des lignes de bits 26a et 26b, ce qui est nécessaire pour un cycle de lecture d'une cellule de mémoire SRAM. Par ailleurs, il est obtenu, par le dispositif d'activation, une fonctionnalité de verrouillage, c'est-à-dire qu'une donnée lue ou écrite auparavant sur les lignes de bits est maintenue jusqu'à ce qu'ait lieu un nouvel accès. Par ailleurs, selon l'invention, le dispositif d'activation est à même de régler le potentiel sur chacune des lignes de bits de la paire de lignes de bits composée des lignes de bits 26a et 26b de sorte que la différence de potentiel entre les connexions de porte des transistors d'accès des cellules de mémoire et les lignes de bits 26a et 26b soit réduite pendant un mode de fonctionnement à économie d'énergie (sommeil). Les différentes fonctionnalités sont réalisées au moyen de transistors câblés de manière appropriée, à la figure 3 étant illustré un groupe de transistors de verrouillage 100 composé d'un groupe de verrous de canal n 102a et d'un groupe de verrous de canal p 102b. La fonctionnalité de sommeil est réalisée au moyen d'une unité de sommeil 104 et la fonctionnalité de précharge par une unité de précharge 106. Le groupe de verrous de canal n 102a comprend un premier transistor de canal n 110a, un deuxième transistor de canal n 110b et un troisième transistor de canal n 110c. Le premier transistor de canal n 110a est relié par une première connexion de source/drain au potentiel VSS et par une deuxième connexion de source/ drain à un premier noeud de commutation 112. Le deuxième transistor de canal n 16 est relié par une première connexion de source/drain à une première ligne de bits 114a et par une deuxième connexion de source/drain au premier noeud de commutation 112. Le troisième transistor de canal n 110c est relié par une première connexion de source/drain à une deuxième ligne de bits 114b ainsi que par une deuxième connexion de source/drain au premier noeud de commutation 112. La connexion de porte du deuxième transistor de canal n 110b est reliée à la deuxième ligne de bits 114b et la connexion de porte du troisième transistor de canal n 110c est reliée à la première ligne de bits 114a. Le groupe de verrous de canal p 102b comprend un premier transistor de canal p 116a, un deuxième transistor de canal p 116b et un troisième transistor de canal p 116c. Le premier transistor de canal p 116a est relié par une première connexion de source/drain à un deuxième noeud de commutation 118 et par une deuxième connexion de source/drain à un troisième noeud de commutation 120. Le deuxième transistor 116b de canal p est relié par une première connexion de source/drain à la première ligne de bits 114a et par une deuxième connexion de source/drain au deuxième noeud de commutation 118. Le troisième transistor de canal p 116c est relié par une première connexion de source/drain à la deuxième ligne de bits 114b et par une deuxième connexion de source/drain au deuxième noeud de commutation 118. La connexion de porte du deuxième transistor de canal p 116b est reliée à la deuxième ligne de bits 114b et la connexion de porte du troisième transistor de canal p 116c est reliée à la première ligne de bits 114a. La connexion de porte du premier transistor de canal p 116a est reliée à la deuxième entrée de signal de commande 48. L'unité de précharge 106 se compose d'un quatrième transistor de canal p 122a et d'un cinquième transistor de canal p 122b. Le quatrième transistor de canal p 122a est relié par une première connexion de source/drain à la première ligne de bits 114a et par une deuxième connexion de source/drain au troisième noeud de 17 commutation 120. Le cinquième transistor de canal p 122b est relié par une première connexion de source/drain à la deuxième ligne de bits 114b et par une deuxième connexion de source/drain au troisième noeud de commutation 120. Les connexions de porte des quatrième et cinquième transistors de canal p 122a et 122b sont reliées ensemble à l'entrée de précharge 50. Entre l'unité de précharge 106 et la sortie de ligne de bits du côté de la cellule de mémoire, donc la connexion aux lignes de bits 26a et 26b, sont connectés des transistors de canal n 124a et 124b, le transistor de canal n 124a étant relié par une première connexion de source/drain à la ligne de bits 114a et par une deuxième connexion de source/drain à la ligne de bits 26a. De manière équivalente, le transistor de canal n 124b est relié par une première connexion de source/drain à la ligne de bits 114b et par une deuxième connexion de source/drain à la ligne de bits 26b. Les connexions de porte des transistors de canal n 124a et 124b sont reliées ensemble, par l'intermédiaire d'un quatrième noeud de commutation 126 au potentiel d'alimentation VDD, le quatrième noeud de commutation 126 étant, par ailleurs, relié au troisième noeud de commutation 120. Les lignes de bits 26a et 26b sont reliées, chacune, à une connexion de source/drain d'un transistor de court-circuit 128 dont la connexion de porte est reliée à l'entrée de commande de court-circuit 52. L'unité de sommeil 104 se compose d'un septième transistor de canal n 130a et d'un huitième transistor de canal n 130b. Le septième transistor de canal n 130a est relié par une première connexion de source/drain à la première ligne de bits 114a et par une deuxième connexion de source/drain à un cinquième noeud de commutation 132. Le huitième transistor de canal n 130b est relié par une première connexion de source/drain à la deuxième ligne de bits 114b et par une deuxième connexion de source/drain au cinquième noeud de commutation 132. Le cinquième noeud de commutation 132 est, par ailleurs, relié à l'entrée de tension auxiliaire 42. Les connexions de porte 18 des septième et huitième transistors de canal n 13Oa et 13Ob sont reliées en commun à l'entrée de mode d'énergie 44. Ci-après est décrit, en référence au dispositif d'activation 22 selon l'invention, la manière dont est réalisée la fonctionnalité de verrouillage, c'est-à-dire la manière dont il peut être obtenu que, après une opération de lecture ou d'écriture, la donnée présente sur les lignes de bits peut être maintenue jusqu'à l'accès suivant. Cette fonctionnalité est réalisée par le groupe de verrous de canal n 1O2a et le groupe de verrous de canal p 1O2b. Si le premier signal de commande 46 adopte la valeur VDD, le premier noeud de commutation 112 est relié à VSS, si le premier signal de commande 46 est au potentiel VSS, le premier noeud de commutation 112 est coupé de VSS. De manière équivalente, par l'application de VSS à la deuxième entrée de signal de commande 48, le troisième noeud de commutation 118 est relié à VDD et, par l'application du potentiel VDD, il est coupé de ce dernier. Par le deuxième transistor de canal n 11Ob et le troisième transistor de canal n 11Oc ainsi que par le deuxième transistor de canal p 116b et le troisième transistor de canal p 116c, il est obtenu une fonction de couplage rétroactif entre la première ligne de bits 114a et la deuxième ligne de bits 114b qui correspond à une fonction de mémoire, s'il est présent en même temps VDD à la première entrée de signal de commande 46 et VSS à la deuxième entrée de signal de commande 48. Aussi, la fonctionnalité de verrouillage dans cette configuration est réalisée par la paire de lignes de bits composée des lignes de bits 114a et 114b elle-même qui maintient la configuration des données lues ou écrites en dernier lieu, donc la maintient entre deux accès à une cellule de mémoire à l'état (0,1) ou à l'état (1.0). La fonctionnalité de précharge, donc le fait que, avant un accès de lecture, la première ligne de bits 114a et la deuxième ligne de bits 114b sont amenées simultanément à VDD, est réalisée au moyen du quatrième transistor de canal p 122a et du cinquième transistor de canal p 122b. Si l'entrée de précharge adopte la valeur VSS, la première 19 ligne de bits 114a est reliée de manière conductrice à la deuxième ligne de bits 114b par l'intermédiaire du quatrième transistor de canal n 122a et du cinquième transistor de canal n 122b. De même, lorsque VDD est présent à l'entrée de commande de court-circuit 52, la première ligne de bits 26a est reliée de manière conductrice à la deuxième ligne de bits 26b, ce qui, d'une part peut accélérer l'opération de précharge, étant donné que peut avoir lieu une compensation de charge entre la première ligne de bits 26a et la deuxième ligne de bits 26b et, d'autre part, contribue à ce que, à la fin d'une phase de précharge, les deux lignes de bits soient de manière très approximative au même potentiel, même lorsque les tensions d'attaque des transistors de canal n 124a et 124b qui relient la ligne de bits 114a à la ligne de bits 26a et la ligne de bits 114b à la ligne de bits 26b diffèrent l'une de l'autre. Les transistors de canal n 124a et 124b dont il vient d'être question ci-dessus et qui établissent la connexion entre les lignes de bits 114a et 26a ou les lignes de bits 114b et 26b veillent à ce que les lignes de bits 26a et 26b ne soient préchargées qu'à VDD - VTN, étant donné que par les transistors de canal n 124a et 124b tombe chaque fois une tension d'attaque de canal n VTN. De ce fait, il est converti, sur la première ligne de bits 26a et sur la deuxième ligne de bits 26b, moins de charge et, donc, moins d'énergie, d'où résultent, en outre, des temps d'accès plus courts. Le mode de fonctionnement à économie d'énergie (sommeil) peut être réalisé selon l'invention de différentes manières. D'une part, cela est possible au moyen du septième transistor de canal n 130a et du huitième transistor de canal n 130b dont les connexions de porte sont reliées à l'entrée de mode d'énergie 44. Si VDD est présent à l'entrée de tension auxiliaire 42, les lignes de bits 114a et 114b sont amenées au potentiel présent à l'entrée de mode d'énergie 44. Celui-ci peut être VSS ou vVSS ou tout autre potentiel approprié qui se situe entre VSS et VDD. 20 Alternativement, le mode de sommeil peut être activé au moyen de l'entrée de commande de court-circuit 52, lorsque VDD est présent à l'entrée de commande de court-circuit 52, de sorte que par le transistor de court-circuit 128 la première ligne de bits 26a est reliée à la deuxième ligne de bits 26b, tandis que VDD est présent à l'entrée de précharge 50. Par le court-circuitage de la première ligne de bits 26a avec la deuxième ligne de bits 26b a lieu un échange de charge entre la première ligne de bits 26a et la deuxième ligne de bits 26b et il s'établit, par suite de courants de fuite sur la première ligne de bits 26a et la deuxième ligne de bits 26b un potentiel qui se situe entre VDD et VSS. Selon l'invention, le courant de fuite d'une cellule SRAM peut donc être réduit en mode de sommeil. Par le dispositif d'activation selon l'invention 22, le courant élevé est extraordinairement réduit en mode de sommeil, étant donné que la part de GIDL dans le courant de fuite d'un transistor présente une dépendance exponentielle de la différence de potentiel entre la porte et la source des transistors concernés et que, selon l'invention, la différence de potentiel entre la porte et la source des transistors d'accès des cellules de mémoire SRAM peut être fortement réduite ou amenée à zéro. Par le dispositif d'activation selon l'invention, les lignes de bits 26a et 26b d'une paire de lignes de bits peuvent donc, en mode de sommeil, être reliées soit au potentiel de masse VSS, soit à la masse virtuelle vVSS, soit à un autre potentiel approprié situé entre VDD et VSS, ou, en mode de sommeil, les deux lignes de bits de chaque paire de lignes de bits sont reliées entre elles, sans que les lignes de bits ne soient reliées de manière conductrice à un potentiel fixe quelconque. En référence à la figure 4 est maintenant décrite la manière dont peut se présenter une synchronisation, c'est-à-dire une succession définie dans le temps de signaux d'activation, pour faire fonctionner le 21 dispositif d'activation selon l'invention 22 de sorte que les cellules SRAM consomment moins d'énergie en mode de sommeil. En référence à la figure 4 est présentée la succession dans le temps de signaux de commande tels qu'ils sont nécessaires pour un accès d'écriture et un accès de lecture à une cellule de mémoire SRAM au moyen du dispositif d'activation 22 selon l'invention. La figure 4 illustre sur l'axe x le temps en unités arbitraires ainsi que sur l'axe y les états de tension ou potentiels aux entrées du dispositif d'entrée/sortie 24 et d'un dispositif d'activation 22 selon l'invention. De haut en bas sont représentés les signaux à l'entrée de commande de lecture 40, à l'entrée de commande d'écriture 33, à la première entrée de signal de commande 46, à la deuxième entrée de signal de commande 48, à l'entrée de précharge 50 et à l'entrée de commande de court-circuit 52. En outre, il est représenté l'évolution de signal à l'entrée de ligne de mot 21a (w 10) d'une cellule SRAM à laquelle doit avoir lieu l'accès de mémoire ou de lecture. Deux états de potentiel sont possibles pour chaque signal de commande individuel. Si le potentiel est à un niveau supérieur, le potentiel VDD est présent à l'entrée considérée ; si le potentiel de commande est au niveau inférieur, VSS est présent en conséquence à l'entrée de commande considérée. Pour un accès de lecture (read access), la première entrée de signal de commande 46 au moment 140 (fi) est tout d'abord réglée de VDD (haut) à VSS (bas), pour empêcher qu'une charge ne puisse s'écouler via les transistors de canal n 110a à 11 Oc lorsque, au moment 142 (t2), l'entrée de précharge est réglée de High (haut) à Low (bas) et que, en même temps, l'entrée de commande de court-circuit 52 est réglée de Low (bas) à High (haut), pour introduire la phase de précharge. Au moment 144 (t3), la précharge est terminée, où il y a lieu de tenir compte du fait qu'il est requis un temps fini pour amener les deux lignes de bits 114a et 114b de la paire de lignes de bits au haut potentiel d'alimentation. 22 La phase de précharge se termine donc au moment 144 où l'entrée de précharge 50 est à nouveau amenée à High (haut) et l'entrée de commande de court-circuit 52 à Low (bas). A ce moment, les deux lignes de bits 26a et 26b se trouvent au potentiel VDD-VTN, de sorte que, lorsqu'à un moment 146 (t4) la première entrée de ligne de mot 2la est amenée au haut potentiel, est amenée au bas potentiel celle parmi les lignes de bits 26a ou 26b qui est reliée au noeud de la cellule SRAM qui est au bas potentiel. De ce fait, le contenu de la cellule SRAM est donc copié sur les lignes de bits 26a et 26b. En outre, environ au moment 146, l'entrée de commande de lecture 40 du dispositif entrée/ sortie 24 est amenée au bas potentiel, pour mettre à disposition les données présentes sur les lignes de bits 26a et 26b et donc également sur les lignes de bits 114a et 114b à la sortie de données 36. Le cycle de lecture se termine au moment 147 par la désactivation environ simultanée de l'entrée de commande de lecture 40, de la première entrée de signal de commande 46 et de la première ligne de mot 21a, de sorte que la donnée qui vient d'être lue (états de potentiel aux noeuds de commutation de la cellule SRAM) soit maintenue en soi-disant "verrouillage", c'est-à-dire sur les lignes de bits. A l'accès d'écriture (write access), il est tout d'abord désactivé, à un moment 148 (t5), la deuxième entrée de signal de commande 48, c'est-à-dire élevée de VSS à VDD, pour empêcher que pendant l'opération d'écriture suivante ne puisse s'écouler de la charge par les transistors de canal p 116a à 116c. Immédiatement après ou en même temps, l'opération d'écriture est introduite en activant l'entrée de commande d'écriture 38, où, tel que déjà décrit, l'une des lignes de bits 26a est amenée à VSS et l'autre ligne de bits respective au potentiel (VDD-VTN). Cela peut avoir lieu à une vitesse extrêmement élevée (pour les technologies modernes de grandeur de structure inférieure à 0,25 pm, dans des fractions d'une nanoseconde). Au moment 150 (t6) qui suit peu après le moment 148, la deuxième entrée de signal de commande 48 peut déjà être activée, c'est-à-dire commutée sur VSS, 23 d'où un noeud éventuellement au potentiel VDD - VTN, c'est-à-dire l'une des lignes de bits 114a ou 114b, peut être élevé au niveau VDD maximum. A un moment 152 (t7), l'opération de commande d'écriture 38 peut alors à nouveau être désactivée, étant donné que la donnée écrite est mémorisée sur les lignes de bits 114a et 114b. Ainsi, si la première ligne de mot 21a est environ simultanément activée au moment 152, donc élevée à VDD, la donnée mémorisée est écrite dans la cellule SRAM correspondante. Si, tel qu'indiqué à la figure 4, l'entrée de commande de lecture 40 est simultanément activée, c'est-à- dire descendue à VSS, la donnée mémorisée peut également être sortie à la sortie de données 36, donc, il peut être réalisé une soi-disant "write through" (= transmission d'écriture) de l'entrée de données 34 à la sortie de données 36. La fin d'une opération d'écriture est obtenue par la désactivation de la première ligne de mot 21a par descente de VDD à VSS. Selon l'invention, toutes les fonctionnalités nécessaires pour le fonctionnement normal d'une cellule SRAM peuvent donc être combinées avec un mode de sommeil selon l'invention, de sorte que, en fonctionnement normal, toute la fonctionnalité soit maintenue et de sorte que, en mode de sommeil, les cellules SRAM actionnées par un dispositif d'activation selon l'invention ne présentent qu'une consommation d'énergie extrêmement faible. Cela est dû au fait que le courant de fuite par les transistors d'accès, donc les transistors dont les connexions de porte sont reliées aux lignes de mot 21a et 2 lb, est minimisé. Ci-après est à nouveau décrite, en référence à la figure 5, la succession d'étapes qui est nécessaire pour appliquer le concept selon l'invention pour l'activation de cellules de mémoire, de sorte que les cellules de mémoire ne consomment que peu d'énergie en mode de 30 fonctionnement à économie d'énergie. A l'étape de préparation 160, toutes les cellules SRAM sont tout d'abord désélectionnées, c'est-à-dire que les lignes de mot des cellules 24 SRAM sont activées de sorte que les cellules ne soient pas sélectionnées. A l'étape d'activation 162 successive, les potentiels des lignes de bits sont réglés de sorte que la différence de potentiel entre les lignes de bits et les transistors d'accès, qui sont commandés par l'intermédiaire des lignes de mot de sorte que puissent être sélectionnées des cellules individuelles, soit si faible que le cellule SRAM présente, en mode de fonctionnement à économie d'énergie, une ligne de perte réduite provoquée par les transistors d'accès. Bien que, dans les exemples de réalisation qui précèdent, les transistors d'accès aient été représentés, en principe, comme NMOSFETS, de sorte que, en mode d'attente, leur porte soit à VSS ou à vVSS et que, de ce fait, les potentiels des lignes de bits doivent se situer, en mode de fonctionnement à économie d'énergie, au-dessous du potentiel d'alimentation VDD, pour réaliser le concept selon l'invention, cette constellation n'est pas absolument indispensable pour la mise en oeuvre du concept selon l'invention. Alternativement, il peut être réglé d'autres états de tension au choix qui permettent de minimiser une différence de potentiel et un courant de fuite ainsi provoqué par les transistors de sélection. Par exemple, s'il est utilisé des transistors PMOS comme transistors de sélection, selon l'invention, les potentiels sur les lignes de bits seraient augmentés en mode d'attente, pour minimiser la consommation d'énergie en mode d'attente. Les exemples de réalisation décrits en référence aux figures ne doivent être considérés que donnés à titre d'exemple, en particulier, la fonctionnalité, décrite en référence à la figure 3, de "verrouillage", de précharge et du mode de sommeil peut également être mise en oeuvre dans des composants discrets. De ce fait, si, par exemple, le mode de fonctionnement à économie d'énergie selon l'invention est réalisé au moyen d'un composant indépendant discret qui possède deux connexions de ligne de bits, une conception de circuit existante peut être étendue de manière extrêmement simple et efficace au moyen du 25 • 2916080 nouveau mode de fonctionnement à économie d'énergie selon l'invention. 26 Liste de numéros de repère 2a, b Lignes de bits 4 Cellule SRAM 6a, b Inverseur 8a, b Noeud de commutation 1Oa Premier transistor 1Ob Deuxième transistor 12 Ligne de mot 2Oa, b Cellule de mémoire SRAM 21a Première entrée de ligne de mot 21b Deuxième entrée de ligne de mot 22 Dispositif d'activation 24 Dispositif d'entrée/ sortie 26a, b Lignes de bits 28 Connexion de bits du côté de la mémoire 30 Connexion de bits du côté du système 32a, b Lignes de bits du côté du système 34 Entrée de données 36 Sortie de données 38 Dispositif de commande d'écriture 40 Entrée de commande de lecture 42 Entrée de tension auxiliaire 44 Entrée de mode d'énergie 46 Première entrée de signal de commande 48 Deuxième entrée de signal de commande 50 Entrée de précharge 52 Entrée de commande de court-circuit 54a, b Inverseur 56a, b Transistor 58a, b Porte logique 60 Inverseur de sortie 62 Premier noeud de commutation 27 • 2916080 64 Deuxième noeud de commutation 100 Groupe de transistors de verrouillage 1O2a Groupe de verrous de canal n 1O2b Groupe de verrous de canal p 5 104 Unité de sommeil 106 Unité de précharge 11Oa à c Transistors de canal n 112 Premier noeud de commutation 114a, b Lignes de bits 10 116a, b Transistors de canal p 118 Deuxième noeud de commutation 120 Troisième noeud de commutation 122a Quatrième transistor de canal p 122b Cinquième transistor de canal p 15 124a, b Transistors de canal n 126 Quatrième noeud de commutation 128 Transistor de court-circuit 13Oa Septième transistor de canal n 13Ob Huitième transistor de canal n 20 132 Cinquième noeud de commutation 140 Moment tl 142 Moment t2 144 Moment t3 146 Moment t4 25 148 Moment t5 150 Moment t6 152 Moment t7 160 Etape de préparation 162 Etape d'activation 30 28 REVENDICATIONS 1. Dispositif d'activation (22) destiné à activer une cellule de mémoire statique (21 a, 21b) avec un premier transistor (10a) avec une connexion de source reliée à une première ligne de bits (26a) d'une paire de lignes de bits et avec un deuxième transistor (10b) avec une connexion de source reliée à une deuxième ligne de bits (26b) de la paire de lignes de bits, le dispositif d'activation (22) étant réalisé de manière à régler, en un mode de fonctionnement à économie d'énergie, les potentiels sur chacune des lignes de bits (26a, 26b) de la paire de lignes de bits de sorte qu'une différence de potentiel entre une connexion de porte et la connexion de source d'au moins un transistor soit inférieure qu'en mode de fonctionnement normal. 2. Dispositif d'activation (22) selon la revendication 1, qui est réalisé de manière à connecter, en mode de fonctionnement à économie d'énergie, les lignes de bits (26a, 26b) de la paire de lignes de bits de manière électriquement conductrice entre elles. 3. Dispositif d'activation (22) selon la revendication 1 ou 2, qui est réalisé de manière à régler, en mode de fonctionnement à économie d'énergie, à une connexion de porte se trouvant à un potentiel d'alimentation inférieur du premier et du deuxième transistor, les potentiels sur chacune des lignes de bits (26a, 26b) de la paire de lignes de bits de sorte qu'ils correspondent substantiellement au potentiel d'alimentation inférieur. 4. Dispositif d'activation (22) selon la revendication 1 ou 2, qui est réalisé de manière à régler, en mode de fonctionnement à économie d'énergie, à une connexion de porte se trouvant à un potentiel d'alimentation inférieur du premier et du deuxième transistor, les potentiels des lignes de bits (26a, 26b) de la paire de lignes de bits de sorte qu'ils se trouvent à un potentiel intermédiaire prédéterminé entre le potentiel d'alimentation inférieur et le potentiel d'alimentation supérieur. 29 5. Dispositif d'activation (22) selon l'une des revendications précédentes, qui est réalisé de manière à régler, en mode de fonction de précharge, les potentiels sur chacune des lignes de bits (26a, 26b) de la paire de lignes de bits de sorte qu'ils correspondent substantiellement à un potentiel d'alimentation supérieur. 6. Dispositif d'activation (22) selon l'une des revendications précédentes, qui est réalisé de sorte que, lors d'une première opération de lecture ou d'écriture, un potentiel lu d'une cellule de mémoire statique ou écrit dans la cellule de mémoire statique soit maintenu inchangé à une sortie de données (30) jusqu'à une deuxième opération de lecture ou d'écriture suivant la première opération de lecture ou d'écriture à la sortie de données (30). 7. Procédé pour activer une cellule de mémoire statique (21a, 2 lb) avec un premier transistor (1Oa) avec une connexion de source reliée à une première ligne de bits (26a) d'une paire de lignes de bits et avec un deuxième transistor (1Ob) avec une connexion de source reliée à une deuxième ligne de bits (26b) de la paire de lignes de bits, avec l'étape suivante consistant à : régler le potentiel sur chacune des lignes de bits (26a, 26b) de la paire de lignes de bits de sorte que, dans un mode de fonctionnement à économie d'énergie, une différence de potentiel entre une connexion de porte et la connexion de source d'au moins un transistor soit inférieure qu'en un mode de fonctionnement normal. 30