Brevet FR2911007A1 — publié le 20080704

B7753 - 06-GR1-185 1 CAPTEUR D'IMAGE COMPRENANT DES PIXELS A UN TRANSISTOR Domaine de l'invention La présente invention concerne des cellules photo-sensibles, ou pixels, d'un capteur d'image et plus particulièrement des pixels comprenant des éléments formés dans un substrat semiconducteur tel qu'une plaquette de silicium. Exposé de l'art antérieur La présente invention concerne plus particulièrement des capteurs dans lesquels les pixels sont essentiellement constitués d'un unique transistor. La demande de brevet français 06/50765 déposée au nom de la demanderesse et non encore publiée décrit un exemple de capteur d'image comprenant des pixels à un transistor. Un pixel d'un tel capteur d'image comprend un transistor MOS formé dans et au-dessus d'un substrat semiconducteur. Une couche semiconductrice enterrée d'un type de dopage opposé à celui du substrat est placée dans le substrat sous le transistor et délimite une portion du substrat entre le transistor et la couche enterrée. Lors de l'éclairement du pixel, les charges issues de la capture de photons sont stockées entre le transistor et la couche enterrée. Le fonctionnement de ce type de pixel nécessite que le drain du transistor soit électri- B7753 - 06-GR1-185 2 quement relié à la couche enterrée tandis que la source du transistor doit rester isolée de la couche enterrée. Il peut s'avérer difficile d'assurer simultanément une isolation électrique convenable de la source du transistor par rapport à la couche enterrée tout en mettant en contact le drain et la couche enterrée. Résumé de l'invention La présente invention vise un pixel de capteur d'image comprenant un transistor unique formé au dessus d'une couche enterrée d'un substrat semiconducteur, dans lequel la source est isolée électriquement de la couche enterrée et le drain est connecté électriquement à la couche enterrée. Un autre objet est de prévoir un pixel facile à réaliser. La présente invention vise également un procédé de fabrication d'un tel pixel. Un autre objet de la présente invention est de prévoir un procédé de fabrication comportant un nombre d'étapes réduit. Pour atteindre tout ou partie de ces objets ainsi que d'autres, il est prévu un pixel comportant un substrat semi-conducteur d'un premier type de dopage ; une première couche du second type de dopage recouvrant le substrat ; une seconde couche du premier type de dopage recouvrant la première couche ; et un transistor de type MOS formé dans la seconde couche et ayant une zone de drain et une zone de source du second type de dopage. Le pixel comprend une première zone du second type de dopage, plus fortement dopée que la première couche, traversant la seconde couche et s'étendant jusque dans la première couche, et reliée à la zone de drain ; et une seconde zone du premier type de dopage, plus fortement dopée que la seconde couche et bordant la zone de source. Selon un exemple de réalisation, le pixel comprend une portion d'un matériau isolant placée dans la seconde couche et entourant le transistor, ladite première zone se prolongeant sous la portion de matériau isolant. B7753 - 06-GR1-185 3 Selon un exemple de réalisation, la seconde zone s'étend depuis la portion de matériau isolant jusqu'à la zone de canal du transistor. Selon un exemple de réalisation, une zone réservoir du même type de dopage que la seconde couche mais plus dopée que celle-ci est placée au niveau de la zone de canal, en surface de la seconde couche. Selon un exemple de réalisation, le transistor comprend une grille isolée placée au-dessus de la seconde couche, les zones de source/drain étant placées de part et d'autre de la grille dans la partie supérieure de la seconde couche, la partie surfacique de la seconde couche située entre les zones de source/drain et sous la grille constituant la zone de canal du transistor. Selon un exemple de réalisation, la grille et les zones de source/drain du transistor sont reliées à des lignes conductrices placées au-dessus de la seconde couche, le caisson du transistor étant flottant. Selon un exemple de réalisation, les secondes couches 20 des pixels constituent une même et unique couche. Il est également prévu un procédé de formation d'un pixel comprenant les étapes suivantes : (a) former, dans un substrat semiconducteur d'un premier type de dopage, une portion d'un matériau isolant entourant 25 une partie supérieure du substrat dite zone active ; (b) former, dans le substrat semiconducteur, une couche semiconductrice enterrée d'un second type de dopage ; (c) former une grille isolée au-dessus de la zone active ; 30 (d) masquer les portions de la zone active d'un premier côté de la grille et former dans le substrat une première zone du premier type de dopage, plus fortement dopée que le substrat, et former dans la zone active, d'un second côté de la grille, une zone de source du second type de dopage et bordée par la 35 première zone ; B7753 - 06-GR1-185 4 (e) masquer les portions de la zone active du second côté de la grille et former une zone de drain du second type de dopage dans la zone active du premier côté de la grille ; et (f) former une seconde zone du second type de dopage reliant la zone de drain à la couche enterrée. Selon un exemple de réalisation, les étapes (a), (b), (c), (d) et (e) sont successives, l'étape (f) étant réalisée simultanément à l'étape (e) ou avant l'étape (c). Selon un exemple de réalisation, l'étape (e) est 10 réalisée avant l'étape (d). Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante d'exemples de réalisation particuliers faite à titre non- 15 limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 est une coupe partielle et schématique d'un capteur selon la présente invention ; la figure 2 est un schéma électrique d'une matrice de pixels d'un exemple de capteur selon la présente invention ; 20 la figure 3 est un diagramme indiquant les variations de potentiel dans un pixel du capteur représenté en figure 1, entre la surface et une partie interne du substrat ; la figure 4 est un diagramme indiquant les variations de potentiel à travers les caissons et les zones d'accès des 25 pixels du capteur représenté en figure 1 ; les figures 5A à 5F sont des coupes de structures obtenues après des étapes successives d'un exemple de procédé de fabrication du capteur d'image de la figure 1 ; et les figures 6A à 6E sont des coupes de structures 30 obtenues après des étapes successives d'un autre exemple de procédé de fabrication du capteur d'image de la figure 1. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, B7753 - 06-GR1-185 comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. La figure 1 est une vue en coupe d'un exemple de capteur d'image comprenant deux pixels selon la présente inven- 5 tion. Le capteur est formé dans un substrat semiconducteur 1, faiblement dopé de type P dans cet exemple. Chaque pixel comprend un transistor NMOS T1, T2. Chaque transistor comporte une grille 10, 20 constituée d'une portion conductrice 11, 21 placée sur le substrat et isolée de ce dernier par une portion isolante 12, 22. Chaque transistor comprend en outre une zone de source 14, 24 et une zone de drain 15, 25 fortement dopées de type N formées en surface du substrat de part et d'autre de la grille 10, 20. Des espaceurs isolants 16, 26 sont formés contre les flancs des grilles 10, 20. On notera que les zones de source 14, 24 et de drain 15, 25 comprennent, dans cet exemple, de minces extensions faiblement dopées de type N placées sous les espaceurs isolants 16 et 26. Par ailleurs, la partie surfacique du substrat placée entre les zones de source et de drain de chaque transistor T1, T2, sous sa grille, constitue une zone de canal. Les pixels du capteur et plus précisément les transistors T1, T2 sont isolés les uns des autres par des zones isolantes peu profondes. Des portions 27, 28, 29 de ces zones isolantes sont représentées en figure 1, respectivement sur la gauche de la zone de source 14 du transistor T1, entre la zone de drain 15 du transistor T1 et la zone de source 24 du transistor T2 et sur la droite de la zone de drain 25 du transistor T2. Une couche semiconductrice enterrée 30 dopée de type N est placée dans le substrat P 1 sous les transistors T1, T2. Des zones d'accès 32 dopées de type N, et plus fortement dopées que la couche enterrée 30, sont placées dans le substrat 1 et relient chaque zone de drain 15, 25 à la couche enterrée 30 afin de permettre une polarisation électrique de cette dernière. Chaque zone d'accès 32 s'étend également sous la portion B7753 -06-GR1-185 6 isolante 27, 28, 29 adjacente à la zone de drain 15, 25 associée et s'étend jusque dans la couche enterrée 30. Les portions de substrat délimitées par la couche enterrée N 30 et limitées latéralement par les zones d'accès 32 constituent les caissons 33 et 34 des transistors T1 et T2. Selon un aspect de la présente invention, la couche enterrée 30 est moins fortement dopée sous les zones de canal des transistors T1, T2 des pixels du capteur que sous les portions isolantes où s'étendent les zones d'accès 32. Les portions moins dopées de la couche enterrée 30 constituent des zones de "pincement" 301 et 302. La fonction des zones de pincement est décrite plus en détail dans la suite de la description. Des zones "réservoir" de type P 18 et 19, plus dopées que le substrat 1, peuvent être formées en surface du substrat 1 sous les grilles 10 et 20 au niveau des zones de canal des transistors. L'épaisseur des zones réservoir 18 et 19 est sensiblement identique à celle des extensions faiblement dopées des zones de source/drain des transistors T1, T2. Les transistors T1, T2 de chacun des pixels sont reliés à des lignes conductrices placées au-dessus du substrat 1 dans une ou plusieurs couches isolantes recouvrant le substrat et les grilles des transistors T1, T2. Les portions conductrices 11, 21 des grilles 10, 20 sont connectées à une ligne de grille GL. Les zones de source 14 et 24 sont connectées respectivement à des lignes de source SL1 et SL2. Les zones de drain 15 et 25 sont reliées à une tension d'alimentation Vdd. Chaque pixel comprend une zone d'isolement 40, 41 de type P plus fortement dopée que le substrat qui est prévue sous la zone de source 14, 24 et qui s'étend depuis la portion isolante 27, 28, adjacente à la zone de source 14, 24, jusqu'au canal du transistor T1, T2. On notera que la couche enterrée 30 est polarisée, dans l'exemple représenté en figure 1, par l'intermédiaire des zones d'accès 32 et des zones de drain 15, 25 reliées à la B7753 -06-GR1-185 7 tension d'alimentation Vdd. Les caissons 33 et 34 sont quant à eux "flottants", c'est-à-dire non polarisés directement par une source de tension. Les caissons 33 et 34 sont polarisés par divers couplages capacitifs avec la couche enterrée N 30 et les éléments des transistors T1 et T2. La figure 2 est un schéma illustrant un exemple de capteur d'images comprenant un ensemble de pixels organisés sous la forme d'une matrice constituée de n rangées et de m colonnes de pixels. Seuls les transistors de chaque pixel sont repré- sentés. Les grilles des transistors des pixels de la i-ième rangée, i étant compris entre 1 et n, sont reliées à une ligne de grille GLi. Les zones de source des transistors des pixels de la j-ième colonne, j étant compris entre 1 et m, sont reliées à une ligne de source SLj. Les zones de drain des transistors sont reliées à la tension Vdd. Les lignes de grille GL1 à GLn sont reliées à un circuit de commande. Les lignes de source SL1 à SLm sont reliées à un circuit de lecture. Le fonctionnement du capteur d'images décrit ci-dessus dépend de son utilisation, selon par exemple qu'il est utilisé comme caméra vidéo ou comme appareil photo. Cependant, quelle que soit son utilisation, chaque pixel du capteur effectue une séquence d'opérations de trois types : intégration, lecture et réinitialisation. Ces opérations sont décrites ci-après pour le pixel du capteur représenté à droite de la figure 1 et comprenant le transistor T2. Lors d'une opération d'intégration, le pixel "capture" des photons incidents arrivant dans la partie supérieure du substrat 1 au niveau du caisson 34. La ligne de grille GL est alors polarisée à une faible tension, par exemple la masse. La ligne de source SL2 reliée à la zone de source 24 est en haute impédance ou polarisée à un potentiel au moins égal au potentiel du caisson 34 afin que la diode PN formée par le caisson P 34 et la zone de source 24, ne soit pas conductrice. Lorsqu'un photon est "capturé", il génère une paire électron-trou dans le caisson 34 ou dans une des zones de charges d'espace formées aux B7753 - 06-GR1-185 8 interfaces entre le caisson P 34 et la couche enterrée N 30 ou les zones des source/drain N 24, 25. Les trous des paires électron-trou ainsi formées se dirigent "naturellement" vers la zone de potentiel le plus faible, c'est-à-dire vers la zone réservoir P 19 située sous la grille 20 lorsque la ligne de grille GL est polarisée à la masse ou dans le caisson 34 à proximité de la zone réservoir P 19 lorsque la ligne de grille GL est polarisée à une tension positive. Les électrons se dirigent vers la couche enterrée N 30 ou les zones de source/drain 24 et 25. En résumé, lors de cette opération d'intégration, on accumule des trous dans la zone réservoir 19 et/ou dans le caisson 34. On notera que la capture de photons au niveau des caissons des pixels n'est possible que si les photons peuvent accéder à ces caissons. Il faut donc que la ou les couches isolantes recouvrant le substrat soient transparentes. De plus, il ne faut pas que les zones de source/drain et les grilles des transistors constitutifs des pixels soient siliciurées comme cela est fréquent. En outre le matériau de grille est de préférence choisi le moins "absorbant" possible, ou autrement dit le plus transparent possible, afin que des photons arrivant au niveau d'une grille puissent traverser cette dernière pour parvenir jusqu'au substrat. Un exemple de matériau de grille particulièrement transparent est l'oxyde d'Indium dopé au zinc (IT0). Lors d'une phase de lecture, on polarise la ligne de grille GL à une tension V2 permettant de rendre conducteur le transistor T2. La tension V2 est par exemple égale à 2 V dans le cas où la tension d'alimentation Vdd du capteur est de 3,6 V. Le circuit de lecture relié à la ligne de source SL2 comprend par exemple une source de courant "fixant" un courant à travers la ligne SL2 et par conséquent à travers le transistor T2. Le potentiel de la zone de source 24 est alors fonction de la quantité de trous stockés dans le caisson 34 et/ou dans la zone réservoir 19. Plus le nombre de trous stockés est important, B7753 - 06-GR1-185 9 plus le potentiel de la zone de source 24, et par conséquent celui de la ligne de source SL2, est élevé. Le circuit de lecture comprend un dispositif d'évaluation, tel qu'un convertisseur analogique-numérique, qui définit une valeur d'intensité lumineuse reçue par le pixel en fonction de la valeur de potentiel relevée sur la ligne de source SL2. Lors d'une phase de réinitialisation, on polarise la ligne de grille GL et la ligne de source SL2 à la tension d'alimentation Vdd. Les trous stockés dans le caisson 34 et/ou la zone réservoir 19 se dirigent alors vers le substrat 1 en passant à travers la zone de pincement 302. Le caisson 34 et/ou la zone réservoir 19 se vident. La figure 3 est un diagramme indiquant les variations de potentiel à travers le pixel du capteur représenté sur la 15 droite de la figure 1 entre la zone réservoir 19 et la portion de substrat P située sous la zone de pincement 302. Trois courbes de potentiels cl, c2 et c3 sont représentées pour chacune des opérations suivantes : intégration, lecture et réinitialisation. Par ailleurs, une courbe en pointillés c' représente les variations de potentiel à travers ce même pixel, à l'aplomb de la zone de source 24, en passant à travers une portion plus dopée de la couche enterrée N 30. La courbe est sensiblement identique quelle que soit l'opération effectuée. On notera que le potentiel de la zone de pincement 302 varie peu et qu'il est toujours bien inférieur au potentiel interne d'une portion plus dopée de la couche enterrée N 30. Cette différence de potentiel est due au fait que la zone de pincement 302 est entièrement déplétée contrairement à une 30 portion plus dopée de la couche enterrée N 30. A titre indicatif, quand le substrat 1 est à la masse et que la couche enterrée N 30 est reliée à une tension Vdd de l'ordre de 3,3 V, la valeur de potentiel de la zone de pincement 302 est de l'ordre de 1 V. Cette dernière fluctue légèrement selon les 35 opérations effectuées. 20 25 B7753 - 06-GR1-185 10 Lors d'une opération d'intégration (courbe c1), le potentiel dans la zone réservoir 19, à proximité de la grille 20, est sensiblement nul lorsque la grille est polarisée à 0 V. Le potentiel augmente ensuite progressivement à travers la zone réservoir 19 et le caisson 34 jusqu'à atteindre une valeur maximale V1 vers le milieu de la zone de pincement 302. Le potentiel diminue ensuite progressivement de la zone de pincement 302 jusqu'au substrat 1. La grille peut être alimentée à une tension légèrement positive. Dans ce cas, le creux de potentiel, qui correspond à la zone de stockage des trous, peut ne pas se trouver au niveau de la zone réservoir 19, mais dans le caisson 34 à proximité de la zone réservoir 19, ou à la limite entre la zone réservoir 19 et le caisson 34. On notera que le potentiel des zones P supérieures, c'est-à-dire de la zone réservoir 19 et du caisson 34, évolue au fur et à mesure que des trous sont stockés. Le potentiel de ces zones P supérieures augmente progressivement avec l'arrivée de trous. Dans le cas où un pixel reçoit beaucoup de photons lumineux, il est possible que le potentiel de ces zones P supérieures atteigne la valeur de potentiel V1 de la zone de pincement 302. Dans ce cas, des trous "en excès" dans les zones P supérieures se dirigent naturellement vers le substrat 1 en passant à travers la zone de pincement 302. Le nombre de trous stockés est ainsi plafonné et le potentiel des zones P supérieures ne dépasse pas la valeur V1 lors d'une opération d'intégration. De façon générale, la présence d'une zone de pincement dans chaque pixel permet de "plafonner" le potentiel de la zone réservoir et du caisson de ce pixel à une valeur de potentiel correspondant sensiblement au potentiel V1 de la zone de pincement. Cette caractéristique permet d'éviter des phénomènes "d'éblouissement", plus connus sous leur nom anglais de "blooming", consistant en une perturbation d'une opération de lecture d'une rangée de pixels du fait d'une opération d'intégration simultanée par d'autres pixels fortement éclairés. B7753 - 06-GR1-185 11 En pratique, si le potentiel du caisson P d'un pixel en phase d'intégration peut augmenter jusqu'à une valeur de potentiel supérieure à la valeur de potentiel présente sur la ligne de source SL reliée à ce pixel alors la diode PN formée par le caisson P et la zone de source de ce pixel peut devenir conductrice et perturber l'opération de lecture en cours. Afin d'éviter des phénomènes d'éblouissement dans un capteur comprenant des pixels selon la présente invention, il suffit de prévoir un circuit de lecture tel que le potentiel de chaque ligne de source ne puisse descendre en dessous de la valeur de potentiel V1. Le potentiel V1 étant bien inférieur à la tension d'alimentation Vdd du capteur, l'homme de l'art pourra aisément réaliser un tel circuit de lecture. Lors d'une opération de lecture (courbe c2), le potentiel dans la zone réservoir 19, à proximité de la grille 20, est sensiblement égal à la valeur V2 supérieure à V1. Le potentiel V2 est dans cet exemple égal à 2 V. Le potentiel diminue ensuite rapidement en s'écartant de la grille 20 pour atteindre un minimum dans le caisson 34, de l'ordre de 0,8 V dans cet exemple. Le potentiel remonte ensuite progressivement jusque dans la zone de pincement 302 puis diminue de nouveau en allant vers le substrat 1. On notera que les trous stockés ne sont plus confinés à proximité de la grille mais "s'accumulent" dans le caisson 34. Lors d'une opération de réinitialisation (courbe c3), le potentiel dans la zone réservoir 19, à proximité de la grille 20, est sensiblement égal à la tension d'alimentation Vdd, soit 3,3 V dans cet exemple. Le potentiel décroît ensuite progressivement en s'éloignant de la grille. En conséquence, les trous préalablement stockés dans la zone réservoir 19 se dirigent vers le substrat 1. On notera que la présence d'un abaissement de potentiel dans la couche enterrée N 30 au niveau de la zone de pincement 302 permet de faciliter l'évacuation des trous. En effet, s'il n'y avait pas de zone de pincement 302 sous la zone B7753 - 06-GR1-185 12 réservoir 19, l'évacuation des trous à travers la couche enterrée N 30 nécessiterait l'application de tensions très élevées sur la grille 20 et les zones de source 24 et de drain 25. Un avantage d'un pixel selon la présente invention est que des tensions peu élevées, égales à la tension d'alimentation "standard" du capteur, peuvent être utilisées pour évacuer des trous accumulés sous la grille du transistor du pixel. La figure 4 est un diagramme indiquant les variations de potentiel à travers les caissons 33, 34 et les zones d'accès 32 des pixels du capteur représenté en figure 1 parallèlement à la couche enterrée N 30. Le potentiel dans les portions des caissons 33, 34 situées au-dessus des zones de pincement 301 et 302 est faible et proche de 0 V dans cet exemple. Le potentiel dans les zones d'accès 32 est "élevé" et égal à V3, de l'ordre de 2 V dans cet exemple. Les "remontées" de potentiel au niveau des zones d'accès 32 permettent de réaliser un isolement entre les zones de stockage de trous de pixels voisins. Ainsi, un trou généré dans un caisson d'un pixel au voisinage d'une de ses zones de drain ou de source se dirige "naturellement" vers l'intérieur de ce caisson puis, éventuellement, vers la zone réservoir située sous la grille de ce pixel. Un avantage d'un capteur selon la présente invention est que les transistors des pixels du capteur peuvent être séparés les uns des autres par des zones d'isolement peu profondes. Dans le cas où le capteur fait partie d'un circuit intégré incluant divers blocs réalisant diverses fonctions, les zones d'isolement séparant les pixels du capteur peuvent être identiques aux zones d'isolement "classiques" séparant des transistors "standard" des autres blocs du circuit intégré. De façon générale, le potentiel des parties inférieures des caissons 33, 34 est majoritairement fixé par les couplages capacitifs entre ces caissons et la couche enterrée N 30. On notera cependant que le potentiel dans la partie inférieure d'un caisson dépend en outre des potentiels appliqués B7753 -06-GR1-185 13 sur les éléments du transistor placé au-dessus. Ainsi, lors d'une opération de lecture, le potentiel d'une zone de source peut passer de la tension Vdd à une tension plus faible et entraîner une légère baisse de potentiel dans la portion de caisson périphérique située sous cette zone de source. La zone d'isolement de type P 40, 41 assure une bonne isolation électrique des zones de source 14, 24 par rapport à la région enterrée 30. En outre, les zones d'accès 32 prévues pour chaque pixel assurent une polarisation convenable de la couche enterrée 30 tout en assurant une isolation électrique entre les caissons 33, 34 de pixels adjacents. Un capteur d'image tel que celui représenté en figure 1 peut être obtenu pour le procédé décrit ci-après en relation avec les figures 5A à 5F. On comprendra que diverses régions dopées sont illustrées telles qu'elles apparaissent après des étapes de recuit qui ne sont pas décrites. Dans une étape initiale, illustrée en figure 5A, on forme dans la partie supérieure d'un substrat faiblement dopé 100, par exemple de type P, des zones isolantes 102, 103, 104. En vue de dessus, les zones isolantes délimitent des portions supérieures de substrat constituant des zones actives de futurs transistors. On effectue ensuite une implantation ionique d'éléments dopants dans le substrat pour former une couche enterrée 101 dopée de type N. On effectue en outre une implantation ionique d'éléments dopants en surface des zones actives pour former de fines couches 105, 106 faiblement dopées de type P. On prévoit une implantation ionique d'éléments dopants dans le substrat pour former une couche enterrée, non représentée, dopée de type P en partie inférieure de la couche enterrée 101 qui entraîne une diminution de la concentration de dopants de la couche enterrée 101. Lors d'une étape suivante, illustrée en figure 5B, on dépose une couche de résine photosensible 110 sur le substrat 100. On insole et on développe cette résine pour former des ouvertures 111, 112 dans cette dernière au niveau des portions B7753 - 06-GR1-185 14 isolantes 102, 103, 104 et au niveau des portions adjacentes des zones actives où sont destinées à être formées les zones de drain. On effectue ensuite une implantation ionique d'éléments dopants à forte énergie pour former des régions enterrées 115, 116, 117 dopées de type N, dans la portion du substrat 100 située au-dessus de la couche enterrée 101 et sous les ouvertures 111 et 112. Les régions enterrées 115, 116, 117 s'étendent dans la couche enterrée 101 et entraînent donc l'augmentation de la concentration de dopants dans la couche enterrée 101, notam- ment sous les portions isolantes 102, 103, 104. On élimine alors la couche de résine 110. Lors d'une étape suivante, illustrée en figure 5C, on dépose, sur le substrat 100, une fine couche diélectrique, constituée par exemple d'oxyde de silicium, puis une couche conductrice, par exemple en silicium polycristallin. On effectue ensuite une gravure de ces deux couches de façon à former des grilles de transistor 120, 130 constituées chacune d'un empilement d'une portion isolante et d'une portion conductrice. On dépose alors une couche de résine photosensible 131 sur le substrat 100 et les grilles de transistor 120, 130. On insole et on développe cette résine pour former des ouvertures 132, 133 dans cette dernière au-dessus des portions de la zone active dans lesquelles on souhaite former les zones de source. On effectue ensuite une implantation ionique d'éléments dopants pour former des pré-zones de source 134, 135 faiblement dopées de type N en surface du substrat. Lors d'une étape suivante, illustrée en figure 5D, on dépose une couche de résine photosensible 136 sur le substrat 100 et sur les grilles de transistors 120, 130. On insole et on développe cette résine pour former des ouvertures 137, 138 dans cette dernière au-dessus des portions de zone active destinées à former des zones de drain. On effectue ensuite une implantation ionique d'éléments dopants pour former des pré-zones de drain 140, 141 faiblement dopées de type N en surface du substrat. B7753 - 06-GR1-185 15 Selon une variante, les étapes décrites précédemment en relation avec les figures 5C et 5D peuvent être réalisées simultanément en utilisant les grilles de transistors 120, 130 comme masque pour la formation des pré-zones de source et de drain 134, 135, 140, 141. Selon une autre variante, les étapes décrites précédemment en relation avec les figures 5C et 5D ne sont pas présentes lorsqu'il n'est pas souhaitable de réaliserdes pré-zones de source et de drain. Lors d'une étape suivante, illustrée en figure 5E, on forme des espaceurs isolants 142, 143 contre les flancs des grilles 120, 130. On dépose alors une couche de résine photosensible 144 sur le substrat et les grilles de transistor 120, 130. On insole et on développe cette résine pour former des ouvertures 145, 146 dans cette dernière au-dessus des portions actives destinées à former les zones de source. On effectue ensuite une implantation ionique d'éléments dopants dans le substrat pour former des zones d'isolement de type P 150, 151 et une implantation ionique d'éléments dopants dans la partie supérieure du substrat pour former des zones de source 147, 148 de type N sur les zones d'isolement de type P 150, 151. Le masque utilisé pour la formation des ouvertures 145, 146 peut être identique au masque utilisé, à l'étape décrite précédemment en relation avec la figure 5C, pour la formation des ouvertures 132, 133. Lors d'une étape suivante, illustrée en figure 5F, on dépose une couche de résine photosensible 152 sur le substrat 100 et les grilles de transistor 120, 130. On insole et on développe cette résine pour former des ouvertures 153, 154 dans cette dernière au-dessus des portions des zones actives destinées à former les zones de drain. On effectue ensuite une implantation ionique d'éléments dopants dans la partie supérieure du substrat pour former des zones de drain 155, 156 dopées de type N. Les zones de drain 155, 156 s'étendent jusqu'aux zones d'accès 116, 117. Les portions restantes des couches P 105, 106 placées sous les grilles 120, 130 constituent 5 10 B7753 - 06-GR1-185 16 des zones réservoir 160, 161. Le masque utilisé pour la formation des ouvertures 153, 154 peut être identique au masque utilisé, à l'étape décrite précédemment en relation avec la figure 5D, pour la formation des ouvertures 137, 138. A titre indicatif, et non limitatif, les concen-trations en éléments dopants, en atomes/cm3, dans les dif- du capteur représenté en figure 5F sont les 1015 ; P 160, 161 : 2.1017 ; P 150, 151 : 1018 N 101 sous les transistors T1, T2: 1017 ; férentes parties suivantes : substrat P 100 : poches réservoir zone d'isolement couche enterrée couche enterrée 15 13, 104 : 5.1017 ; zones de sourceN 101 sous les portions isolantes 102, et de drain 147/148/155/156 : 1020. zones d'accès N 116, 117 : 5.1017• De plus, toujours à titre indicatif et non limitatif, les dimensions des différentes parties du capteur représenté en 20 figure 5F sont les suivantes : épaisseur de la couche enterrée N 101 : 1 pm ; profondeur des caissons (distance entre la surface du substrat et la couche enterrée N 101) : 1 pm ; profondeur des zones de source/drain 25 147/148/155/156 : 0,3 }gym ; épaisseur des zones d'isolement P 150, 151 : 0,2 }gym profondeur des portions isolantes 102-104 : 0,5 }gym ; épaisseur des zones réservoir 160, 161 : 0,1 }gym. épaisseur des zones d'accès 116, 117 entre les zones 30 de drain 155, 156 et la couche enterrée N 101 : 0,7 pm. On notera que les dimensions susmentionnées sont approximatives dans la mesure où les variations de concen- trations entre deux zones de dopages différents sont progres- sives. B7753 - 06-GR1-185 17 Un autre d'exemple de procédé de fabrication du capteur d'image représenté en figure 1 va maintenant être décrit en relation avec les figures 6A à 6E. La structure obtenue à la figure 6A est identique à 5 celle obtenue à la figure 5A. Lors d'une étape suivante, illustrée en figure 6B, on a formé les transistors 120, 130 sur le substrat 100 et mis en oeuvre les étapes décrites précédemment en relation avec la figure 5C. Ceci conduit à la formation des pré-zones de source 10 134, 135. Lors d'une étape suivante, illustrée en figure 6C, on met en oeuvre les étapes décrites précédemment en relation avec la figure 5D. Ceci conduit à la formation des pré-zones de drain 140, 141. 15 Lors d'une étape suivante, illustrée en figure 6D, on met en oeuvre les étapes décrites précédemment en relation avec la figure 5E. Ceci conduit à la formation des zones de source 147, 148 et des zones d'isolement dopées de type P 150, 151. Lors d'une étape suivante, illustrée en figure 6E, on 20 met en oeuvre les étapes décrites précédemment en relation avec la figure 5F. Ceci conduit à la formation des zones de drain 155, 156. En outre, le masque 152 et les grilles des transistors 120, 130 sont utilisés comme masque pour la réalisation des zones d'accès 115, 116, 117. Pour ce faire, il est nécessaire 25 que les épaisseurs des grilles 120, 130 et/ou les énergies mises en oeuvre pour réaliser les zones 115, 116, 117 soient suffisantes pour que les grilles 130, 120 puissent être utilisées pour définir les zones d'accès 115, 116, 117. Des modes de réalisation particuliers de la présente 30 invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on pourra réaliser des pixels dont les éléments semiconducteurs ont des dopages opposés à ceux des pixels représentés en figure 1. Un tel pixel comprendrait un transistor à canal P (PMOS) formé dans 35 et au-dessus d'un substrat de type N comprenant une couche B7753 - 06-GR1-185 18 enterrée de type P, des zones de drain/source de type P, une zone d'accès de type P reliant la zone de drain à la couche enterrée et une zone d'isolement de type N sous la zone de source. REVENDICATIONS 1. Pixel comportant : un substrat semiconducteur (1) d'un premier type de dopage ; une première couche du second type de dopage recou-5 orant le substrat ; une seconde couche (33, 34) du premier type de dopage recouvrant la première couche ; et un transistor de type MOS (T1, T2) formé dans la seconde couche et ayant une zone de drain (15, 25) et une zone 10 de source (14, 24) du second type de dopage, caractérisé en ce qu'il comprend : une première zone (32) du second type de dopage, plus fortement dopée que la première couche, traversant la seconde couche et s'étendant jusque dans la première couche, et reliée à 15 la zone de drain ; et une seconde zone (40, 41) du premier type de dopage, plus fortement dopée que la seconde couche et bordant la zone de source. 2. Pixel selon la revendication 1, comprenant une 20 portion (27, 28, 29) d'un matériau isolant placée dans la seconde couche (33, 34) et entourant le transistor (T1, T2), ladite première zone (32) se prolongeant sous la portion de matériau isolant. 3. Pixel selon la revendication 2, dans lequel la 25 seconde zone (40, 41) s'étend depuis la portion (27, 28, 29) de matériau isolant jusqu'à la zone de canal du transistor (T1, T2). 4. Pixel selon la revendication 1, comprenant une zone réservoir (18, 19) du même type de dopage que la seconde couche 30 (33, 34) mais plus dopée que celle-ci placée au niveau de la zone de canal, en surface de la seconde couche. 5. Pixel selon la revendication 1, dans lequel le transistor comprend une grille isolée (10, 20) placée au-dessus de la seconde couche (33, 34), les zones de source/drain (14,B7753 - 06-GR1-185 20 24, 15, 25) étant placées de part et d'autre de la grille dans la partie supérieure de la seconde couche, la partie surfacique de la seconde couche située entre les zones de source/drain et sous la grille constituant la zone de canal du tran-sistor (T1, T2). 6. Pixel selon la revendication 5, dans lequel la grille (10, 20) et les zones de source/drain (14, 24, 15, 25) du transistor (T1, T2) sont reliées à des lignes conductrices placées au-dessus de la seconde couche, le caisson (33, 34) du transistor étant flottant. 7. Capteur d'images comprenant des pixels selon l'une quelconque des revendications 1 à 6, dans lequel les secondes couches (30) des pixels constituent une même et unique couche. 8. Procédé de formation d'un pixel comprenant les étapes suivantes : (a) former, dans un substrat semiconducteur (100) d'un premier type de dopage, une portion (102, 103, 104) d'un matériau isolant entourant une partie supérieure du substrat dite zone active ; (b) former, dans le substrat semiconducteur, une couche semiconductrice enterrée (101) d'un second type de dopage ; (c) former une grille isolée (120, 130) au-dessus de la zone active ; (d) masquer les portions de la zone active d'un premier côté de la grille et former dans le substrat une première zone (150, 151) du premier type de dopage, plus fortement dopée que le substrat, et former dans la zone active, d'un second côté de la grille, une zone de source (147, 148) du second type de dopage et bordée par la première zone ; (e) masquer les portions de la zone active du second côté de la grille et former une zone de drain (156, 157) du second type de dopage dans la zone active du premier côté de la grille ; et (f) former une seconde zone (116, 117) du second type 35 de dopage reliant la zone de drain à la couche enterrée.B7753 - 06-GR1-185 21 9. Procédé selon la revendication 8, dans lequel les étapes (a), (b), (c), (d) et (e) sont successives, l'étape (f) étant réalisée simultanément à l'étape (e) ou avant l'étape (c). 10. Procédé selon la revendication 8, dans lequel l'étape (e) est réalisée avant l'étape (d).