Brevet FR2916085A1 — publié le 20081114

L'invention concerne de façon générale des mémoires électroniques, et plus particulièrement des procédés de programmation de mémoires électroniques et de dispositifs apparentés. Les mémoires dites flash peuvent être configurées sous forme de mémoires flash de type NON-OU ou sous forme de mémoires flash de type NON-ET. Dans une mémoire flash NON-OU, les cellules de mémoire sont connectées aux lignes de bits en parallèle, de manière que, si une cellule de mémoire quelconque est activée par la ligne de mots correspondante, la ligne de bits passe au niveau bas. Dans une mémoire flash NON-ET, un certain nombre de transistors sont connectés en série de manière qu'une structure de mémoire flash NON-ET puisse fournir une densité plus élevée de cellules de mémoire que celle pouvant être fournie par une mémoire flash NON-OU. De plus, les mémoires flash NON-ET peuvent procurer des temps de programmation et d'effacement plus courts que ceux pouvant être procurés par des mémoires flash NON-OU. Les structures de mémoires flash NON-ET sont décrites, par exemple, dans le brevet des E.U.A. n 5 473 563 de Suh et coll. intitulé "Nonvolatile Semiconductor Memory", et cédé à la cessionnaire de la présente demande. Comme décrit dans le brevet précité, une mémoire flash de structure NON-ET peut comprendre un premier transistor de sélection ayant un drain connecté à une ligne de bits correspondante par l'intermédiaire d'un trou de contact, le second transistor de sélection ayant une source connectée à une ligne de source commune, et huit transistors de mémoire ayant des canaux connectés en série entre une source du premier transistor de sélection et un drain du second transistor de sélection. Les premier et second transistors de sélection et les huit transistors de mémoire peuvent être formés sur un substrat semiconducteur de type p, et chaque transistor de mémoire peut comprendre une couche de grille flottante formée sur une couche d'oxyde de grille au-dessus d'une région de canal entre ces régions de source et de drain, et une couche de grille de commande séparée de la couche de grille flottante par une couche isolante intermédiaire. Pour la programmation ou l'écriture de l'un, sélectionné, des transistors de mémoire, une opération d'effacement simultané de tous les transistors de mémoire peut être suivie d'une programmation du transistor de mémoire sélectionné. Lors de la programmation d'un transistor de mémoire sélectionné, une tension de programme peut être appliquée à une ligne de mots sélectionnée d'un bloc de mémoire sélectionné (correspondant à la cellule de mémoire sélectionnée), et une tension de passage peut être appliquée à des lignes de mots non sélectionnées du bloc de mémoire sélectionné (correspondant à des cellules de mémoire non sélectionnées). Des régions de canal et des jonctions de source et de drain des transistors de mémoire d'unités de cellules dans le bloc de mémoire sélectionné peuvent être chargées à une tension d'inhibition de programme. Des régions de canal et des jonctions de source et de drain d'unités de cellules associées à des transistors de mémoire programmés sur les autres données binaires peuvent être déchargées pour être programmées, tandis que celles d'unités de cellules associées à des transistors de mémoire non programmés peuvent être maintenues à la tension d'inhibition de programme afin d'empêcher la programmation. Un dispositif à mémoire flash peut comprendre des transistors de cellules de niveau unique (SLC) ou des transistors de cellules de niveau multiple (MLC) suivant le nombre de bits de données stockés dans chaque transistor de cellule de mémoire. Le (1) bit de données ayant une valeur logique de "1" ou de "0" peut être stocké dans un transistor SLC. Deux (2) bits de données ayant une valeur logique de "11", "10", "01" ou "00" peuvent être stockés dans un transistor MLC. Par conséquent, des dispositifs à mémoire flash comprenant des transistors MLC peuvent présenter des dispositifs semiconducteurs plus hautement intégrés pour une capacité accrue. On a développé une programmation impulsionnelle par paliers (ISPP) pour augmenter les vitesses des programmes pour des dispositifs à mémoire flash comprenant des transistors MLC. Avec la programmation impulsionnelle par paliers, une tension de seuil d'un transistor MLC sélectionné est changée en une tension correspondant à une valeur de données devant être stockée (l'un quelconque des "Il", "10", "01" et "00"). Conformément à certaines formes de réalisation de l'invention, un dispositif à mémoire peut comprendre de multiples transistors de cellules de mémoire connectés en série en une file entre un transistor de sélection de file et un transistor de sélection de masse. Le transistor de sélection de file peut être connecté entre la file et une ligne de bits, et le transistor de sélection de masse peut être connecté entre la file et une ligne de source commune. L'un des multiples transistors de cellules de mémoire dans la file peut être sélectionné en tant que transistor de cellule de mémoire sélectionné pour une opération de programmation, afin que d'autres transistors de cellules de mémoire se trouvant dans la file ne soient pas sélectionnés. Pendant l'opération de programmation, plusieurs impulsions de tension négative peuvent être appliquées à une région de canal du transistor de cellule de mémoire sélectionné. Pendant l'application des multiples impulsions de tension négative à la région de canal, une tension positive de passage peut être appliquée aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés, et une tension positive de programmation peut être appliquée à une électrode de grille de commande de la cellule de mémoire sélectionnée. Les multiples impulsions de tension négative peuvent être appliquées à la région de canal du transistor de cellule de mémoire sélectionné par l'intermédiaire de la ligne de bits. Les cellules de mémoire, le transistor de sélection de file et le transistor de sélection de masse peuvent être situés sur une région de puits, et l'application des multiples impulsions de tension négative à la région de canal du transistor de cellule de mémoire sélectionné peut comprendre l'application des multiples impulsions de tension négative à travers la région de puits, tandis que le transistor de sélection de file est bloqué. Le dispositif à mémoire peut comprendre une seconde pluralité de transistors de cellules de mémoire connectés en série dans une seconde file entre un second transistor de sélection de file et un second transistor de sélection de masse. Un second transistor de sélection de file peut être connecté entre la seconde file et une seconde ligne de bits, et le second transistor de sélection de masse peut être connecté entre la seconde file et la ligne de source commune. L'un de la seconde pluralité de transistors de cellules de mémoire dans la seconde file peut être sélectionné en tant que second transistor de cellule de mémoire sélectionné pour l'opération de programmation, afin que d'autres transistors de cellules de mémoire dans la seconde file ne soient pas sélectionnés, et des électrodes de grilles de commande des premier et second transistors de cellules de mémoire sélectionnés peuvent être connectées électriquement par l'intermédiaire d'une ligne de mots partagée. Pendant l'opération de programmation, les multiples impulsions de tension négative peuvent être appliquées à des régions de canal des premier et second transistors de cellules de mémoire sélectionnés. Pendant l'application des multiples impulsions de tension négative aux régions de canal, la tension positive de passage peut être appliquée aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés des première et seconde file, et la tension positive de programmation peut être appliquée par l'intermédiaire de ligne de mots partagée à des électrodes de grilles de commande des premier et second transistors de cellules de mémoire sélectionnés. Le dispositif à mémoire peut comprendre une seconde pluralité de transistors de cellules de mémoire connectés en série dans une seconde file entre un second transistor de sélection de file et un second transistor de sélection de masse. Le second transistor de sélection de file est connecté entre la seconde file et une seconde ligne de bits, et le second transistor de sélection de masse est connecté entre la seconde file et la ligne de source commune. L'un des multiples seconds transistors de cellules de mémoire dans la seconde file peut être sélectionné en tant que second transistor de cellule de mémoire sélectionné pour l'opération de programmation, de manière que d'autres transistors de cellules de mémoire dans la seconde file ne soient pas sélectionnés, et des électrodes de grilles de commande des premier et second transistors de cellules de mémoire sélectionnés peuvent être connectées électriquement par l'intermédiaire d'une ligne de mots partagée. Pendant l'opération de programmation, tout en appliquant les multiples impulsions de tension négative à la région de canal du premier transistor de cellule de mémoire sélectionné, une tension d'inhibition de programmation peut être appliquée à la région de canal du second transistor de cellule de mémoire sélectionné. Pendant l'application des multiples impulsions de tension négative à la région de canal du premier transistor de cellule de mémoire sélectionné, la tension positive de passage peut être appliquée à des électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés des première et seconde files, et une tension positive de programmation peut être appliquée par l'intermédiaire de la ligne de mots partagée à des électrodes de grilles de commande des premier et second transistors de cellules de mémoire sélectionnés. La tension positive de programmation peut être appliquée sous la forme de multiples impulsions, chaque impulsion de la tension positive de programmation ayant une amplitude qui est sensiblement constante par rapport à une tension de référence reçue de l'extérieur du dispositif à mémoire. Une impulsion de tension négative parmi les multiples impulsions de tension négative peut être plus négative qu'une impulsion de tension négative précédente, une différence entre des impulsions de tension négative successives peut être d'environ 0,15 V et/ou les impulsions de tension négative peuvent être comprises dans la plage d'environ 2 volts en valeur négative à environ 5 volts en valeur négative. La tension positive de passage peut être appliquée aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés sous forme de multiples impulsions, chaque impulsion de la tension positive de passage ayant une amplitude qui est sensiblement constante pendant l'application des multiples impulsions de tension négative à la région de canal. Plus particulièrement, l'amplitude de chaque impulsion de la tension positive de passage peut être comprise dans la plage d'environ 4 volts à environ 5 volts. L'application de la tension positive de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés peut comprendre l'application d'impulsions d'une tension positive de passage croissante pendant l'application d'impulsions de tension négative successives à la région de canal. Une différence entre des impulsions successives de tension positive de passage peut être d'environ 0,15 volt et/ou les impulsions de tension positive de passage croissantes peuvent être comprises dans la plage d'environ 2 volts à environ 5 volts. Les différences entre des amplitudes de la tension positive de passage et la tension positive de programmation peuvent rester sensiblement constantes pendant l'application d'impulsions successives de tension négative à la région de canal. Une première différence entre des amplitudes de la tension positive de passage et une première des impulsions de tension négative pendant l'application de la première des impulsions de tension négative à la région de canal peut être différente d'une seconde différence entre des amplitudes des tensions positives de passage et d'une seconde des impulsions de tension négative pendant l'application de la seconde des impulsions de tension négative à la région de canal. Une opération de vérification de programme peut être effectuée après l'application de chacune des multiples impulsions de tension négative à la région de canal, et l'application d'autres impulsions de tension négative à la région de canal peut être arrêtée après que l'opération de vérification de programme a eu lieu. Conformément à d'autres formes de réalisation de l'invention, un dispositif à mémoire peut comprendre de multiples transistors de cellules de mémoire connectés en série dans une file entre un transistor de sélection de file et un transistor de sélection de masse. Le transistor de sélection de file peut être connecté entre la file et une ligne de bits, et le transistor de sélection de masse peut être connecté entre la file et une ligne de source commune. L'un des multiples transistors de cellules de mémoire dans la file peut être sélectionné en tant que transistor de cellule de mémoire sélectionné pour une opération de programmation, de manière que d'autres transistors de cellules de mémoire dans la file ne soient pas sélectionnés. Pendant l'opération de programmation, de multiples impulsions de tension peuvent être appliquées à une région de canal du transistor de cellule de mémoire sélectionné. Pendant l'application des multiples impulsions de tension à la région de canal, une tension de passage peut être appliquée à des électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés, une différence entre une impulsion de tension appliquée à la région de canal et la tension de passage appliquée à des électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés peut varier avec des impulsions successives de tension appliquées à la région de canal. De plus, une tension de programmation peut être appliquée à une électrode de grilles de commande de la cellule de mémoire sélectionnée pendant l'application des multiples impulsions de tension à la région de canal. L'application des multiples impulsions de tension à la région de canal du transistor de cellule de mémoire sélectionné peut comprendre l'application des multiples impulsions de tension par l'intermédiaire de la ligne de bits. Les cellules de mémoire, le transistor de sélection de file et le transistor de sélection de masse peuvent être situés sur une région de puits, et l'application des multiples impulsions de tension à la région de canal du transistor de cellule de mémoire sélectionné peut comprendre l'application des multiples impulsions de tension à travers la région de puits tandis que le transistor de sélection de file est bloqué. Une différence entre une impulsion de tension appliquée à la région de canal et la tension de passage appliquée aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés peut augmenter avec les impulsions successives de tension appliquée à la région de canal. L'application des multiples impulsions de tension à la région de canal peut comprendre l'application de multiples impulsions de tension négative à la région de canal, et l'application de la tension de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés peut comprendre l'application d'une tension de passage positive aux électrodes de grilles de commande. La tension de programmation peut être appliquée sous forme de multiples impulsions, chaque impulsion de la tension de programmation ayant une amplitude qui est sensiblement constante par rapport à une tension de référence reçue de l'extérieur du dispositif à mémoire. Une impulsion de tension parmi les multiples impulsions de tension peut être inférieure à une impulsion de tension précédente, une différence entre des impulsions successives de tension peut être d'environ 0,15 volt, et les impulsions de tension peuvent être comprises dans la plage d'environ 2 volts en valeur négative à environ 5 volts en valeur négative. La tension de passage peut être appliquée aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés sous forme de multiples impulsions, chaque impulsion de la tension de passage ayant une amplitude qui est sensiblement constante pendant l'application des multiples impulsions de tension à la région de canal, et l'amplitude de chaque impulsion de la tension de passage peut être comprise dans la plage d'environ 4 volts à environ 5 volts. L'application de la tension de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés peut comprendre l'application d'impulsions de tension de passage croissantes pendant l'application d'impulsions successives de tension à la région de canal. Une différence entre des impulsions successives de tension de passage peut être d'environ 0,15 volt, et/ou les impulsions de tension de passage croissantes peuvent être comprises dans la plage d'environ 2 volts à environ 5 volts. Des différences entre des amplitudes de la tension de passage et de la tension de programmation peuvent rester sensiblement constantes pendant l'application d'impulsions de tension successives à la région de canal. Une première différence entre des amplitudes de la tension de passage et d'une première des impulsions de tension pendant l'application de la première des impulsions de tension à la région de canal peut être différente d'une seconde différence entre des amplitudes de la tension de passage et d'une seconde des impulsions de tension pendant l'application de la seconde des impulsions de tension à la région de canal. Une opération de vérification de programme peut être exécutée après l'application de chacune des multiples impulsions de tension à la région de canal, et l'application d'autres impulsions de tension à la région de canal peut être arrêtée à la suite de l'exécution de l'opération de vérification de programme. Selon d'autres formes de réalisation encore de l'invention, un dispositif électronique peut comprendre une matrice de cellules de mémoire et une unité de commande connectée électriquement à la matrice de cellules de mémoire. La matrice de cellules de mémoire peut comprendre de multiples transistors de cellules de mémoire connectés en série dans une file entre un transistor de sélection de file et un transistor de sélection de masse. Le transistor de sélection de file peut être connecté entre la file et une ligne de bits, et le transistor de sélection de masse peut être connecté entre la file et une ligne de source commune. L'unité de commande peut être configurée pour sélectionner l'un des multiples transistors de cellules de mémoire dans la file en tant que transistor de cellule de mémoire sélectionné pour une opération de programmation, de manière que d'autres transistors de cellules de mémoire dans la file ne soient pas sélectionnés. De multiples impulsions de tension négative peuvent être appliquées à une région de canal du transistor de cellule de mémoire sélectionné pendant l'opération de programmation. Pendant l'application des multiples impulsions de tension négative à la région de canal, une tension positive de passage peut être appliquée à des électrodes de grilles de commande des 11 transistors de cellules de mémoire non sélectionnés, et une tension positive de programmation peut être appliquée à une électrode de grilles de commande de la cellule de mémoire sélectionnée pendant l'application des multiples impulsions de tension négative à la région de canal. L'unité de commande peut être configurée pour appliquer de multiples impulsions de tension négative par l'intermédiaire de la ligne de bits. Les cellules de mémoire, le transistor de sélection de file et le transistor de sélection de masse peuvent être situés sur une région de puits, et l'unité de commande peut être configurée pour appliquer les multiples impulsions de tension négative à travers la région de puits tandis que le transistor de sélection de file est bloqué. L'unité de commande peut être configurée pour appliquer la tension positive de programmation sous forme de multiples impulsions, chaque impulsion de la tension positive de programmation ayant une amplitude qui est sensiblement constante par rapport à une tension de référence reçue de l'extérieur du dispositif électronique. Une impulsion de tension négative des multiples impulsions de tension négative peut être plus négative qu'une impulsion de tension négative précédente, une différence entre des impulsions successives de tension négative peut être d'environ 0,15 volt, et/ou les impulsions de tension négative peuvent être situées dans la plage allant d'environ 2 volts en valeur négative à environ 5 volts en valeur négative. L'unité de commande peut être configurée de façon à appliquer la tension positive de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés, sous forme de multiples impulsions, chaque impulsion de la tension positive de passage ayant une amplitude qui est sensiblement constante pendant l'application des multiples impulsions de tension négative à la région de canal, et l'amplitude de chaque impulsion de la tension positive de passage pouvant être comprise dans la plage d'environ 4 volts à environ 5 volts. L'unité de commande peut être configurée de façon à appliquer la tension positive de passage sous la forme d'impulsions croissantes de tension positive de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés, pendant l'application d'impulsions successives de tension négative à la région de canal, une différence entre des impulsions successives de tension positive de passage est d'environ 0,15 volt, et/ou les impulsions de tension positive de passage peuvent être comprises dans la plage d'environ 2 volts à environ 5 volts. Des différences entre des amplitudes de la tension positive de passage et de la tension positive de programmation peuvent rester sensiblement constantes pendant l'application d'impulsions successives de tension négative à la région de canal. Une première différence entre des amplitudes de la tension positive de passage et d'une première des impulsions de tension négative pendant l'application de la première des impulsions de tension négative à la région de canal peut être différente d'une seconde différence entre des amplitudes de la tension positive de passage et d'une seconde des impulsions de tension négative pendant l'application de la seconde des impulsions de tension négative à la région de canal. L'unité de commande peut être configurée en outre pour effectuer une opération de vérification de programme après l'application de chacune des multiples impulsions de tension négative à la région de canal, et pour arrêter l'application d'autres impulsions de tension négative à la région de canal après l'exécution de l'opération de vérification de programme. Une interface peut être connectée électriquement à l'unité de commande, et l'interface peut réaliser une liaison électrique et mécanique séparable avec un microprocesseur. Une interface radio peut être reliée électriquement à l'unité de commande, et l'interface radio peut réaliser une connexion sans fil avec un microprocesseur. Un bus peut être connecté électriquement à l'unité de commande, et un microprocesseur peut être connecté électriquement au bus, le microprocesseur étant configuré pour fournir des données en passant par le bus à l'unité de commande pour leur programmation dans la matrice de cellules de mémoire. Une interface d'utilisateur peut être connectée électriquement au bus, et l'interface d'utilisateur peut être configurée pour fournir des données au microprocesseur et pour recevoir des données du microprocesseur. La matrice de cellules de mémoire peut comprendre de multiples lignes de mots, chacune des lignes de mots étant connectées à l'un, respectif, des transistors de cellules de mémoire dans la file. L'unité de commande peut comporter un décodeur de rangée connecté aux lignes de mots et un tampon de page connecté à la ligne de bits. L'unité de commande peut être configurée pour appliquer les tensions de programmation et de passage depuis le décodeur de rangée par les lignes de mots respectives et pour appliquer les multiples impulsions de tension négative de programmation depuis le tampon de page par la ligne de bits. Conformément à d'autres formes de réalisation encore de l'invention, un dispositif électronique peut comprendre une matrice de cellules de mémoire et une unité de commande connectée électriquement à la matrice de cellules de mémoire. La matrice de cellules de mémoire peut comprendre de multiples transistors de cellules de mémoire connectés en série en une file entre un transistor de sélection de file et un transistor de sélection de masse. Le transistor de sélection de file peut être connecté entre la file et une ligne de bits, et le transistor de sélection de masse peut être connecté entre la file et une ligne de source commune. L'unité de commande peut être configurée pour sélectionner l'un des multiples transistors de cellules de mémoire dans la file en tant que transistor de cellule de mémoire sélectionné, pour une opération de programmation afin que d'autres transistors de cellules de mémoire dans la file ne soient pas sélectionnés. De multiples impulsions de tension peuvent être appliquées à une région de canal du transistor de cellule de mémoire sélectionné pendant l'opération de programmation. Pendant l'application des multiples impulsions de tension à la région de canal, une tension de passage peut être appliquée à des électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés, et une tension de programmation peut être appliquée à une électrode de grilles de commande de la cellule de mémoire sélectionnée. Plus particulièrement, une différence entre une impulsion de tension appliquée à la région de canal et la tension de passage appliquée aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés peut changer avec des impulsions de tension successives appliquées à la région de canal. L'unité de commande peut être configurée pour appliquer les multiples impulsions de tension par l'intermédiaire de la ligne de bits. Les cellules de mémoire, le transistor de sélection de file et le transistor de sélection de masse peuvent être situés sur une région de puits, et l'unité de commande peut être configurée de façon à appliquer les multiples impulsions de tension à travers la région de puits tandis que le transistor de sélection de file est bloqué. Une différence entre une impulsion de tension appliquée à la région de canal et la tension de passage appliquée aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés peut augmenter avec les impulsions de tension successives appliquées à la région de canal. L'unité de commande peut être configurée pour appliquer les impulsions de tension sous la forme de multiples impulsions de tension négative à la région de canal, et pour appliquer la tension de passage sous la forme d'une tension positive de passage aux électrodes de grilles de commande. L'unité de commande peut être configurée de façon à appliquer la tensionde programmation sous la forme de multiples impulsions, chaque impulsion de la tension de programmation ayant une amplitude qui est sensiblement constante par rapport à une tension de référence reçue de l'extérieur du dispositif électronique. Une impulsion de tension parmi les multiples impulsions de tension peut être inférieure à une impulsion de tension précédente, une différence entre des impulsions de tension successives peut être d'environ 0,15 volt, et/ou les impulsions de tension peuvent être comprises dans la plage d'environ 2 volts en valeur négative à environ 5 volts en valeur négative. L'unité de commande peut être configurée de façon à appliquer la tension de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés sous forme de multiples impulsions, chaque impulsion de la tension de passage ayant une amplitude qui est sensiblement constante pendant l'application des multiples impulsions de tension à la région de canal, et l'amplitude de chaque impulsion des tensions de passage peut être comprise dans la plage d'environ 4 volts à environ 5 volts. L'unité de commande peut être configurée de façon à appliquer la tension de passage sous la forme d'impulsions de tension de passage croissantes pendant l'application d'impulsions de tension successives à la région de canal, une différence entre des impulsions de tension de passage successives peut être d'environ 0,15 volt et/ou les impulsions de tension de passage peuvent être comprises dans la plage d'environ 2 volts à environ 5 volts. Des différences entre des amplitudes de la tension de passage et de la tension de programmation peuvent rester sensiblement constantes pendant l'application d'impulsions de tension successives à la région de canal. Une première différence entre les amplitudes de la tension de passage et d'une première des impulsions de tension pendant l'application de la première des impulsions de tension à la région de canal peut être différente d'une seconde différence entre des amplitudes de la tension de passage et d'une seconde des impulsions de tension pendant l'application de la seconde des impulsions de tension à la région de canal. L'unité de commande peut être configurée en outre de façon à effectuer une opération de vérification après l'application de chacune des multiples impulsions de tension à la région de canal, et à arrêter l'application d'autres impulsions de tension à la région de canal après l'exécution de l'opération de vérification de programme. Une interface peut être connectée électriquement à l'unité de commande, et l'interface peut réaliser une liaison électrique et mécanique séparable avec un microprocesseur. Une interface radio peut être reliée électriquement à l'unité de commande, et l'interface radio peut réaliser un couplage sans fil avec un microprocesseur. Un bus peut être connecté électriquement à l'unité de commande, et un microprocesseur peut être connecté électriquement au bus, le microprocesseur étant configuré pour fournir des données en passant par le bus à l'unité de commande pour leur programmation dans la matrice de cellules de mémoire. Une interface d'utilisateur peut être connectée électriquement au bus, et l'interface d'utilisateur peut être configurée pour fournir des données au microprocesseur et pour recevoir des données du microprocesseur. La matrice de cellules de mémoire peut comprendre de multiples lignes de mots, chacune des lignes de mots étant connectée à l'un, respectif, des transistors de cellules de mémoire dans la file. L'unité de commande peut comprendre un décodeur de rangée connecté aux lignes de mots et un tampon de page connecté à la ligne de bits. L'unité de commande peut être configurée pour appliquer les tensions de programmation et de passage depuis le décodeur de rangée par les lignes de mots respectives et pour appliquer les multiples impulsions de tension négative de programmation depuis le tampon de page par la ligne de bits. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels : la figure 1 est un schéma fonctionnel illustrant un dispositif à mémoire non volatile comprenant des 15 transistors de mémoire à cellules de niveaux multiples (MLC) (également appelés transistors de cellules de mémoire) selon des formes de réalisation de l'invention ; la figure 2 est une vue en coupe illustrant une file de transistors de cellules de mémoire MO à Mi-1 selon 20 des formes de réalisation de l'invention ; la figure 3 est un organigramme illustrant des opérations de programmation d'un transistor de cellule de mémoire d'une pile selon des formes de réalisation de l'invention ; 25 la figure 4 est un diagramme des temps illustrant des opérations de programmation d'un transistor de mémoire sélectionné selon des formes de réalisation de l'invention ; la figure 5A est une vue en coupe transversale 30 illustrant un transistor de cellule de mémoire sélectionné en cours de programmation pendant une opération de programmation courante, et la figure 5B montre une table de signaux appliqués au transistor de cellule de mémoire sélectionné pendant l'opération de programmation courante, 35 selon des formes de réalisation de l'invention ; la figure 6A est une vue en coupe transversale illustrant un transistor de cellule de mémoire non sélectionné représentatif qui n'est pas en cours de programmation pendant une opération de programmation courante, et la figure 6B montre une table de signaux appliqués au transistor de cellule de mémoire non sélectionné pendant l'opération de programmation courante selon des formes de réalisation de l'invention ; la figure 7 est un diagramme de signaux 10 illustrant des itérations ETAPEO, ETAPE1, et ETAPE2 d'opérations de programmation 5120 selon des formes de réalisation de l'invention ; la figure 8 est un diagramme des temps illustrant des opérations de programmation d'un transistor de mémoire 15 sélectionné selon d'autres formes de réalisation de l'invention ; la figure 9 est un schéma fonctionnel simplifié d'un dispositif électronique portable et/ou sans fil selon l'invention ; 20 la figure 10 est un schéma fonctionnel simplifié d'une carte à puce de type à contact, également appelée carte à circuit intégré (IIC)1 selon certaines formes de réalisation de l'invention ; la figure 11 est un schéma fonctionnel simplifié 25 d'une carte à puce de type sans fil (ou IIC) selon certaines formes de réalisation de l'invention ; la figure 12 est un schéma d'un circuit de génération de tension de ligne de bits selon certaines formes de réalisation de l'invention, et 30 la figure 13 représente une topographie de matrice de mémoire illustrant un agencement d'éléments de mémoire pouvant être prévu pour le dispositif à mémoire non volatile de la figure 1 selon certaines formes de réalisation de l'invention. 35 La présente invention est décrite plus complètement ci-après en référence aux dessins d'accompagnement sur lesquels des formes de réalisation de l'invention sont représentées. Cependant, l'invention peut être matérialisée sous de nombreuses formes différentes et n'entend pas être limitée aux formes de réalisation présentées ici. Ces formes de réalisation sont plutôt présentées pour que la présente description soit complète, et pour faire comprendre complètement la portée de la présente invention à l'homme du métier. Sur les dessins, les dimensions et les tailles relatives de couches et de régions peuvent être exagérées pour plus de clarté. Les mêmes références numériques sont rattachées partout aux mêmes éléments. On comprendra que lorsqu'un élément ou une couche est indiqué comme étant "sur", "connecté à" ou "couplé à" un autre élément ou une autre couche, il peut se trouver directement sur, connecté à ou couplé à l'autre élément, ou autre couche, ou bien avec la présence d'éléments ou de couches intermédiaires. En revanche, lorsqu'un élément est indiqué comme étant "directement sur", ou "directement connecté à" ou "directement couplé à" un autre élément ou une autre couche, il n'y a pas d'éléments ou de couches intermédiaires présents. Le terme "et/ou" tel que délégué ici englobe n'importe laquelle et la totalité des combinaisons d'une ou plusieurs des pièces énumérées associées. On comprendra que, bien que les termes premier, deuxième, troisième, etc. puissent être utilisés ici pour décrire divers éléments, constituants, régions, couches et/ou sections, ces éléments, constituants, régions, couches et/ou sections ne doivent pas être limités par ces termes. Ceux-ci sont utilisés uniquement pour distinguer un élément, un constituant, une région, une couche ou une section d'une autre région, couche ou section. Ainsi, un premier élément, un premier constituant, une première région, une première couche ou une première section décrits ci-dessous pourraient être appelés second élément, second constituant, seconde région, seconde couche ou seconde section sans s'écarter des enseignements de l'invention. Des termes liés à l'espace tels que "en dessous de", "sous", "inférieur", "au-dessus de", "supérieur" et analogues peuvent être utilisés ici pour faciliter la description d'un élément ou d'une relation de caractéristiques en rapport à un ou plusieurs autres éléments ou à une ou plusieurs autres caractéristiques comme illustré sur les figures. On comprendra que les termes liés à l'espace entendent englober différentes orientations du dispositif lors de l'utilisation ou du fonctionnement en plus de l'orientation illustrée sur les figures. Par exemple, si les dispositifs représentés sur les figures sont tournés à l'envers, les éléments décrits comme "sous" ou "en dessous de" d'autres éléments ou caractéristiques seraient alors orientés "au-dessus de" les autres éléments ou caractéristiques. Ainsi, l'exemple de terme "en dessous" peut englober à la fois une orientation au-dessus et une orientation en dessous. Le dispositif peut être autrement orienté (tourné de 90 degrés ou dans n'importe quelle autre orientation) et les éléments de description relatifs à l'espace, utilisés ici, doivent être interprétés en conséquence. En outre, le terme "latéral" tel qu'utilisé ici fait référence à une direction qui est sensiblement orthogonale à une direction verticale. La terminologie utilisée ici est prévue uniquement pour la description de formes particulières de réalisation et n'entend pas limiter la présente invention. Telles qu'utilisées ici les formes au singulier "un", "une", "le", "la" sont prévues pour inclure aussi les formes au pluriel, sauf lorsque le contexte indique clairement le contraire. On comprendra en outre que les termes "comporte" et/ou "comportant" lorsqu'ils sont utilisés dans cette description, spécifient la présence de détails, entités, étapes, opérations, éléments et/ou constituants indiqués, mais n'excluent pas la présence ou l'addition d'un ou 1 plusieurs autres détails, entités, étapes, opérations, éléments, constituants et/ou groupes de ceux-ci. Des exemples de formes de réalisation de la présente invention sont décrits ici en référence à des illustrations en coupe qui sont des illustrations schématiques de formes de réalisation et de structures intermédiaires idéalisées de l'invention. Des variations par rapport aux formes des illustrations sous l'effet, par exemple, de techniques de fabrication et/ou de tolérances, sont à prévoir. Les formes de réalisation de la présente invention ne doivent donc pas être considérées comme étant limitées aux formes particulières de région illustrées ici, mais englobent des écarts de configuration résultant, par exemple, de la fabrication. Par exemple, une région implantée illustrée sous la forme d'un rectangle aura habituellement des détails arrondis ou courbés et/ou un gradient de concentration d'implantation à ces bords plutôt qu'une variation binaire d'une région implantée à une région non implantée. De la même manière, une région enterrée formée par une implantation peut aboutir à une certaine implantation dans la région entre la région enterrée et la surface à travers laquelle l'implantation a lieu. Les régions illustrées sur les figures sont donc de nature schématique et il n'est pas prévu que leurs formes illustrent la forme réelle d'une région d'un dispositif ni qu'elles limitent la portée de la présente invention. Sauf indication contraire, tous les termes (y compris les termes techniques et scientifiques) utilisés ici ont la même signification que celles communément comprises par l'homme du métier auquel l'invention appartient. En conséquence, ces termes peuvent inclure des termes équivalents qui seront créés dans le futur. On comprendra en outre que des termes tels que ceux définis dans des dictionnaires communément utilisés doivent être interprétés comme ayant une signification conforme à leur signification dans la présente description et dans le contexte de la technique pertinente, et ne seront pas interprétés dans un sens idéalisé ou excessivement formel sauf comme défini expressément ici. Tous les documents constitués de publications, demandes de brevet, brevets et autres références mentionnés ici sont incorporés dans leur totalité à titre de référence. La figure 1 est un schéma fonctionnel illustrant un dispositif à mémoire non volatile 100 comprenant des transistors de cellules à niveaux multiples (MLC) selon des formes de réalisation de l'invention. Comme montré sur la figure 1, le dispositif à mémoire non volatile peut comprendre une matrice 110 de cellules de mémoire, un décodeur 120 de rangée, un circuit 130 de génération de tension de ligne de mots, un tampon 140 de page, un circuit 150 de génération de tension de ligne de bits, un circuit 160 de vérification passe/passe pas et une logique de commande 170. L'expression "unité de commande" telle qu'utilisée ici, par exemple, peut faire référence à la logique de commande 170, ou bien à la logique de commande 170 en combinaison avec un ou plusieurs des décodeur 120 de rangée, circuit 130 de génération de tension de ligne de mots, tampon 140 de page, circuit 150 de génération de tension de ligne de bits et/ou circuit 160 de vérification passe/passe pas. La matrice 110 de cellules de mémoire peut comprendre de multiples files de transistors de mémoire de cellules à niveaux multiples (MLC) (également appelés transistors de cellules de mémoire), et chaque file peut comprendre de multiples transistors MO-M7 de mémoire MLC connectés électriquement en série entre un transistor SST de sélection de file et un transistor GST de sélection de masse. Chaque transistor SST de sélection de file peut être connecté électriquement en série entre une file respective et une ligne de bits respective BL, et chaque transistor GST de sélection de masse peut être connecté électriquement en série entre une file respective et une ligne de source commune CSL. De plus, des lignes de bits LBO à BLm-1 (où m est le nombre de colonnes dans la matrice 110 de cellules de mémoire) peuvent être connectées électriquement entre des files respectives (dans une même colonne) et le tampon 140 de page ; des lignes de mots WLO à WL7 peuvent être connectées électriquement entre des électrodes de commande de transistors de cellules de mémoire respectives (dans une même rangée) et le décodeur 120 de rangée ; des lignes SSL de sélection de file peuvent être connectées électriquement entre des électrodes de grilles de commande de transistors respectifs SST de sélection de file (dans un même bloc) et le décodeur 120 de rangée ; et les lignes GSL de sélection de masse peuvent être connectées électriquement entre des électrodes de grilles de commande de transistors de sélection de grilles respectifs GST (dans un même bloc) et le décodeur 120 de rangée. Bien que huit transistors MO-M7 de cellules de mémoire soient représentés dans une file à titre d'exemples, des formes de réalisation de l'invention peuvent comprendre n'importe quel nombre de transistors de mémoire dans une file. De plus, des opérations du tampon de page pour des lignes de bits paires et impaires sont décrites, par exemple, en référence à la figure 7 du brevet des E.U.A. n 6 522 580 de Chen et coll., dont la description est incorporée ici dans sa totalité à titre de référence. Bien qu'un seul bloc de transistors de mémoire soit représenté explicitement dans la matrice 110 de cellules de mémoire de la figure 1 pour la facilité de l'illustration, on comprendra que la matrice 110 de cellules de mémoire peut comprendre de multiples blocs de transistors de mémoire agencés en styles et rangées respectifs. Plus particulièrement, chaque bloc de transistors de mémoire peut comprendre de multiples files de transistors de mémoire, chaque file dans un bloc étant connectée à certaines, respectives, des lignes de bits BLO à BLm-l. En d'autres termes, chacune des lignes de bits BLO à BLm-1 peut être connectée à une file de transistors de mémoire dans chaque bloc. Comme indiqué plus haut, une ligne de mots est prévue pour chaque rangée de transistors de mémoire dans un bloc, et des lignes de sélection de file et de masse sont prévues pour chaque bloc. En conséquence, des lignes respectives de sélection de file et de masse et des lignes de mots respectives (connectées électriquement au décodeur 120 de rangée) peuvent être prévues pour chaque bloc de transistors de mémoire. La figure 2 est une vue en coupe illustrant une file de transistors MO à Mi-1 de cellules de mémoire selon des formes de réalisation de l'invention. Comme montré sur la figure 2, chaque transistor M de cellule de mémoire peut comprendre une grille flottante FG entre une ligne de mots respective WL (agissant en tant que grille de commande CG, qui peut également être appelée électrode de grille de commande ou électrode de commande) et une région de puits P d'un substrat semiconducteur. Chaque transistor M de cellule de mémoire peut comprendre aussi des régions de source/drain de type n S/D (représentées sous la forme de régions n+ de type n) sur des côtés opposés de la grille flottante FG. De plus, une couche isolante TIL de tunnel peut être prévue entre la grille flottante FG de chaque transistor m de cellule de mémoire et le substrat, une couche diélectrique DL peut être prévue entre la grille flottante FG et la ligne de mots WL (ou la grille de commande) de chaque transistor M de cellule de mémoire, et chaque ligne de mots WL peut être connectée électriquement au décodeur 120 de rangée et à d'autres transistors de cellules de mémoire dans une même rangée. Un transistor M de cellules de mémoire peut ainsi être programmé en chargeant la grille flottante respective FG pour modifier une tension de seuil du transistor M de cellule de mémoire. Bien qu'une grille flottante FG soit indiquée à titre d'exemple, on peut utiliser n'importe quelle couche ou grille de piégeage de charges. Alors que les structures de cellules de mémoire de la figure 2 sont décrites à titre d'exemples, une programmation impulsionnelle par paliers négatifs selon des formes de réalisation de l'invention peut être exécutée en utilisant d'autres structures de cellules de mémoire. Des formes de réalisation de l'invention peuvent être matérialisées, par exemple, avec des structures de cellules de mémoire à piège de charges comme décrit dans la Publication de Brevet des E.U.A. n 2006/0171209 intitulée "Charge Trap Memory Cell With Multi-Doped Layers, Flash Memory Array Using the Memory Cell and Operating Method of The Same" de Jae Sung Sim et coll., dont la description est ainsi incorporée ici dans sa totalité à titre de référence. La file de transistors MO à Mi-1 de cellules de mémoire peut être connectée électriquement en série entre des transistors respectifs de sélection de masse GST et de sélection de file SST. Le transistor GST de sélection de masse (qui peut être un transistor à effet de champ à structure métal-oxyde-semiconducteur, MOFSET) réalise un couplage/découplage électrique entre la file et une ligne de source commune GSL, et le transistor SST de sélection de file (qui peut être un transistor MOFSET) réalise un couplage/découplage électrique entre la file et une ligne de bits respective BLO. Plus particulièrement, une partie d'une ligne de sélection de masse GSL connectée au décodeur de rangée peut agir en tant qu'électrode de commande pour le transistor de sélection de masse GST, et une partie d'une ligne de sélection de file SSL connectée au décodeur de rangée peut agir en tant qu'électrode de commande pour le transistor SST de sélection de file. Le puits P de logement de la figure 2 peut être prévu pour un bloc de transistors de cellules de mémoire (un bloc comprenant de multiples files se partageant les mêmes lignes de mots). Des puits P de logement de blocs différents peuvent cependant être isolés électriquement les uns des autres pour permettre un effacement/une programmation sélectif de blocs différents. Plus particulièrement, le puits P de logement de la figure 2 peut être prévu dans une plus grande région de type n du substrat afin que des puits P de logement différent soient séparés par des parties de la plus grande région de type n. Un isolement électrique peut ainsi être réalisé par les jonctions P-N entre les puits P de logement et le puits de type N qui est plus grand. Le puits du type N plus grand peut être obtenu en formant le dispositif à mémoire sur un substrat de type N, et/ou en formant un puits N plus grand dans le substrat (tel qu'un substrat de type P) avant de former le puits P de logement. L'isolement des puits P pour des dispositifs à mémoire non volatile est décrit, par exemple, en référence à la figure 3 du brevet des E.U.A. n 6 522 580 de Chen et coll., dont la description est ainsi incorporée dans sa totalité à titre de référence. La figure 3 est un organigramme illustrant des opérations de programmation d'un transistor sélectionné de cellule de mémoire d'une file (tel que le transistor M3 de cellule de mémoire de la figure 1) selon des formes de réalisation de l'invention. Avant de lancer une opération de programmation, le transistor de cellule de mémoire devant être programmé peut être effacé. Plus particulièrement, un bloc de transistors de cellules de mémoire comprenant le transistor de cellule de mémoire sélectionné devant être programmé peut être effacé. Une fois que le transistor de cellule de mémoire sélectionné a été effacé, des opérations de programmation peuvent être amorcées en recevant un ordre de programmation, une adresse identifiant le ou les transistors de cellules de mémoire sélectionnés devant être programmés, et des données devant être programmées par la logique de commande 170 comme indiqué à un bloc S110. Pendant une première opération de programmation à un bloc S120, une première impulsion de tension négative de programmation peut être appliquée à une région de canal du transistor de cellule de mémoire sélectionné pendant l'application d'une tension positive de programmation à une grille de commande du transistor de cellule de mémoire sélectionné. A un bloc 5130, une opération de lecture de vérification peut être exécutée pour le transistor de cellule de mémoire sélectionné en utilisant une tension de vérification Vfy pour déterminer si le transistor de cellule de mémoire sélectionné a été programmé à la tension de seuil souhaitée correspondant aux données devant être programmées. Si le transistor de cellule de mémoire sélectionné a été programmé à la tension de seuil souhaitée correspondant aux données devant être programmées au bloc S140 afin que la vérification réussisse, des opérations de programmation pour le transistor de cellule de mémoire sélectionné peuvent s'achever. Si le transistor de cellule de mémoire sélectionné n'a pas encore été programmé à la tension de seuil souhaitée correspondant aux données en cours de programmation au bloc 5140, en sorte que la vérification échoue, les opérations de programmation pour le transistor de cellule de mémoire sélectionné peuvent continuer jusqu'à ce que la vérification réussisse. Plus particulièrement, l'amplitude d'une impulsion de tension négative suivante de programmation peut être augmentée (c'est-à-dire rendue plus négative) d'un delta V (AV) à un bloc 5150 pour une opération de programmation suivante au bloc S120. La figure 4 est un diagramme des temps illustrant des opérations de programmation d'un transistor de mémoire sélectionné selon des formes de réalisation de l'invention décrites ci-dessus en référence à la figure 3. Comme montré sur la figure 4, des opérations de programmation du bloc 5120 peuvent être exécutées de façon répétitive entre des temps Tl et T2, entre des temps T3 et T4, entre des temps T5 et T6, et entre des temps T7 et T8. En revanche, des opérations de lecture de vérification du bloc 5130 peuvent être effectuées entre des temps T2 et T3, entre des temps T4 et T5, entre des temps T6 et T7 et entre des temps T8 et T9. En particulier, des signaux pour des opérations de programmation selon des formes de réalisation de l'invention sont décrits plus en détail ci-dessous. On ne donnera pas de description plus détaillée de signaux particuliers pour des opérations de lecture de vérification, car les signaux particuliers utilisés pour des opérations de lecture de vérification sont connus de l'homme du métier. A titre d'exemple, le transistor M3 de cellule de mémoire de la figure 1 peut être sélectionné pour une opération de programmation basée sur une adresse reçue par la logique de commande 170 au bloc 5110 de la figure 3. De plus, des données reçues au bloc 5110 peuvent définir une valeur à laquelle le transistor sélectionné M3 de cellule de mémoire doit être programmé. La figure 5A est une vue en coupe transversale illustrant le transistor sélectionné M3 de cellule de mémoire en cours de programmation pendant une opération de programmation courante, et la figure 5B est une table de signaux appliquée au transistor de cellule de mémoire sélectionné M3 pendant l'opération de programmation courante. La figure 6A est une vue en coupe transversale illustrant une cellule de mémoire non sélectionnée représentative MO-M2 et/ou M4-M7 qui n'est pas en cours de programmation pendant l'opération de programmation courante, et la figure 6B montre une table de signaux appliquée à un transistor de cellule de mémoire non sélectionné MO-M2 ou M4-M7 pendant l'opération de programmation courante. Dans l'exemple des figures 4, 5A-5B et 6A-6B, toutes les tensions sont exprimées par rapport à une tension de référence (par exemple une tension de masse) reçue de l'extérieur du dispositif à mémoire 100. L'amplitude d'une tension de passage Vpass, par exemple, peut être comprise dans la plage d'environ 2 volts à environ 5 volts par rapport à une tension de masse et, conformément à certaines formes de réalisation de l'invention, l'amplitude de la tension de passage Vpass peut être d'environ 4,5 volts par rapport à la tension de masse. L'amplitude ou les amplitudes de la tension négative de programmation de ligne de bits Vnbpgm peut être comprise dans la plage d'environ -2 volts à environ -5 volts par rapport à la tension de masse. Pendant une opération de programmation initiale ETAPEO entre des temps TI et T2 au bloc S120, une impulsion de tension négative de programmation de ligne de bits Vnbpgm d'environ -4,7 volts peut être appliquée (depuis la logique de commande 170, le circuit 150 de génération de tension de ligne de bits et le tampon de page 140) à la ligne de bits sélectionnée BLO pendant l'application d'une tension deprogrammation Vpgm d'environ 10 volts (depuis la logique de commande 170, le circuit 130 de génération de tension de ligne de mots et le décodeur de rangée 120 (à la ligne de mots sélectionnée WL3 et pendant l'application d'une tension de passage Vpass (depuis la logique de commande 170, le circuit 130 de génération de tension de ligne de mots et le décodeur de rangée 120) aux lignes de mots non sélectionnées WLO-WL2 et WL4-WL7. La tension négative de programmation de ligne de bits Vnbpgm peut également être appliquée à la région de substrat de puits p sur laquelle le bloc de transistors de cellules de mémoire est formé, et une tension d'inhibition (par exemple une tension d'alimentation en énergie Vcc du dispositif à mémoire) peut être appliquée (depuis la logique de commande 170, le circuit 150 de génération de tension de ligne de bits et le tampon de page 140) à des lignes de bits non sélectionnées BLl-Blm-1. De plus, un signal d'activation (tel que Vpass) peut être appliqué à la ligne SSL de sélection de file du bloc sélectionné pour connecter les files du bloc sélectionné aux lignes de bits respectives, et un signal de désactivation (tel qu'une masse de référence) peut être appliqué à la ligne de sélection de masse GSL du bloc sélectionné pour isoler électriquement les files du bloc sélectionné de la source de ligne commune CSL. En appliquant la tension négative de programmation de ligne de bits Vnbpgm à la région de substrat de puits p et à la ligne de bits sélectionnée BLO, les jonctions P-N entre la région de substrat de puits p et les régions de source/drain peuvent être protégées d'une mise en conduction. Un potentiel de tension entre la grille de commande CG du transistor de cellule de mémoire sélectionné M3 et une région de canal du transistor de cellule de mémoire sélectionné M3 peut donc être d'environ 14,7 volts, et le passage par effet tunnel d'électrons depuis la région de canal à travers la couche isolante TIL à effet tunnel vers la grille flottante FG peut réaliser la charge de la grille flottante FG du transistor de cellule de mémoire sélectionné M3 pendant l'opération de programmation initiale ETAPEO entre les temps Tl et T2. Pendant une opération de vérification de programmation initiale entre les temps T2 et T3 au bloc S130, une opération de vérification de lecture peut être effectuée en utilisant la logique de commande 170, le circuit 150 de génération de tension de ligne de bits, le circuit 130 de génération de tension de ligne de mots, le décodeur 120 de rangée, le tampon 140 de page et le circuit 160 de vérification passe/passe pas pour déterminer si la programmation du transistor de cellule de mémoire sélectionné M3 a été achevée. Si la programmation du transistor de cellule de mémoire M3 est déterminée comme étant achevée au bloc 5140, l'opération de programmation peut s'arrêter. Si la programmation du transistor de cellule de mémoire sélectionné M3 est déterminée comme étant incomplète au bloc 5140, l'amplitude de la tension négative de programmation de ligne de bits Vnpgm peut être augmentée au bloc 5150 pour une opération de programmation subséquente au bloc S120. Pendant une opération de programmation subséquente ETAPE1 entre T3 et T4 au bloc 5120, une impulsion de tension négative de programmation de ligne de bits Vnbpgm d'environ -4,85 volts peut être appliquée (depuis la logique de commande 170, le circuit 150 de génération de tension de ligne de bits et le tampon 140 de page) à la ligne de bits sélectionnée BLO pendant l'application d'une tension de programmation Vpgm d'environ 10 volts depuis la logique de commande 170, le circuit 130 de génération de tension de ligne de mots et le décodeur 120) de rangée à la ligne de mots sélectionnée WL3 et pendant l'application d'une tension de passage Vpass d'environ 4,5 volts (depuis la logique de commande 170, le circuit 130 de génération de tension de ligne de mots, et le décodeur 120 de rangée) aux lignes de mots non sélectionnées WLO-WL2 et WL4-WL7. La tension négative de programmation de ligne de bits Vnbpgm d'environ -4,85 volts peut également être appliquée à la région de substrat de puits p sur laquelle le bloc de transistors de cellules de mémoire est formé et une tension d'inhibition (par exemple une tension d'alimentation en énergie Vcc du dispositif à mémoire) peut être appliquée (depuis la logique de commande 170, le circuit 150 de génération de tension de ligne de bits et le tampon 140 de page) aux lignes de bits non sélectionnées BL1-BLm-l. De plus, un signal d'activation (tel que Vpass) peut être appliqué à la ligne SSL de sélection de file du bloc sélectionné pour connecter les files du bloc sélectionné aux lignes de bits respectives, et un signal de désactivation (tel qu'une masse de référence) peut être appliqué à la ligne de sélection de masse GSL du bloc sélectionné pour isoler électriquement les files du bloc sélectionné de la ligne de source commune CSL. En appliquant la même tension négative de programmation de ligne de bits Vnbpgm à la région de substrat de type p et à la ligne de bits sélectionnée BLO, on peut protéger les jonctions P-N entre la région de substrat de puits p et les régions de source/drain contre une mise en conduction. Un potentiel de tension entre la grille de commande CG du transistor de cellule de mémoire sélectionné M3 et une région de canal du transistor de cellule de mémoire sélectionné M3 peut donc être d'environ 14,85 volts, et le passage d'électrons par effet tunnel depuis la région de canal à travers la couche isolante TIL à effet tunnel vers la grille flottante FG peut procurer une charge supplémentaire de la grille flottante FG du transistor de cellule de mémoire sélectionné M3 pendant l'opération de programmation ETAPE1 entre les temps T3 et T4. Pendant une opération de vérification de programmation entre les temps T4 et T5 au bloc 5130, une opération de vérification de lecture peut être effectuée en utilisant la logique de commande 170, le circuit 150 de génération de tension de ligne de bits, le circuit 130 de génération de tension de ligne de mots, le décodeur 120 de rangée, le tampon 140 de page et le circuit 160 de vérification passe/passe pas pour déterminer si la programmation du transistor de cellule de mémoire sélectionné M3 a été achevée. S'il est déterminé que la programmation du transistor de cellule de mémoire sélectionné M3 est achevée au bloc 5140, l'opération de programmation peut s'achever. Si la programmation du transistor de cellule de mémoire sélectionné M3 est déterminée comme incomplète au bloc S140, l'amplitude de la tension négative de programmation de ligne de bits Vnbpgm peut être encore augmentée au bloc 5150 pour une autre opération de programmation subséquente au bloc S120. Pendant une autre opération de programmation subséquente ETAPE2 entre les temps T5 et T6 au bloc S120, une impulsion d'une tension négative de programmation de ligne de bits Vnbpgm d'environ -5,0 volts peut être appliquée (depuis la logique de commande 170, le circuit 150 de génération de tension de ligne de bits et le tampon de page 140) à la ligne de bits sélectionnée BLO tout en appliquant une tension de programmation Vpgm d'environ 10 volts (depuis la logique de commande 170, le circuit 130 de génération de tension de ligne de mots et le décodeur de rangée 120) à la ligne de mots sélectionnée WL3 et tout en appliquant une tension de passage Vpass d'environ 4,5 volts (depuis la logique de commande 170, le circuit 130 de génération de tension de ligne de mots et le décodeur de rangée 120) aux lignes de mots non sélectionnées WLO-WL2 et WL4-WL7. La tension négative de programmation de ligne de bits Vnbpgm d'environ -5,0 volts peut également être appliquée à la région de substrat de puits p sur laquelle le bloc de transistors de cellules de mémoire est formé, et une tension d'inhibition (par exemple une tension d'alimentation en énergie Vcc du dispositif à mémoire) peut être appliquée depuis la logique de commande 170, le circuit 150 de génération de tension de ligne de bits et le tampon 140 de page (aux lignes de bits non sélectionnées BL1-BLm-1. De plus, un signal d'activation (tel que Vpass) peut être appliqué à la ligne SSL de sélection de file du bloc sélectionné pour connecter les files du bloc sélectionnées aux lignes de bits respectives, et un signal de désactivation (tel qu'un signal de masse de référence) peut être appliqué à la ligne de sélection de masse GSL du bloc sélectionné pour isoler électriquement les files du bloc sélectionné de la ligne de source commune CSL. En appliquant la même tension négative de programmation de ligne de bits Vnbpgm à la région de substrat de puits p et à la ligne de bits sélectionnée BLO, on peut protéger d'une mise sous tension les jonctions P-N entre la région de substrat de type p et les régions de source/drain. Un potentiel de tension entre la grille de commande CG du transistor de cellule de mémoire sélectionné M3 et une région de canal du transistor de cellule de mémoire sélectionné M3 peut donc être d'environ 15 volts, et le passage d'électrons par effet tunnel depuis la région de canal à travers la couche isolante TIL à effet tunnel jusqu'à la grille flottante FG peut réaliser une charge supplémentaire de la grille flottante FG du transistor de cellule de mémoire sélectionnée M3 pendant l'opération de programmation ETAPE2 entre les temps T5 et T6. Pendant une opération de vérification de programmation entre les temps T6 et T7 au bloc 5130, une opération de vérification de lecture peut être réalisée en utilisant la logique de bloc 170, le circuit 150 de génération de tension de ligne de bits, le circuit 130 de génération de tension de ligne de mots, le décodeur 120 de rangée, le tampon 140 de page et le circuit 160 de vérification passe/passe pas pour déterminer si la programmation du transistor de cellule de mémoire sélectionné M3 a été achevée. Si la programmation du transistor de cellule de mémoire sélectionné M3 est déterminée comme étant achevée au bloc 5140, l'opération de programmation peut prendre fin. S'il est déterminé que la programmation du transistor de cellule de mémoire sélectionné M3 est incomplète au bloc 5140, l'amplitude de la tension négative de programmation de ligne de bits Vnpgm peut être encore augmentée au bloc S150 pour encore une autre opération de programmation subséquente au bloc 5120. Pendant encore une autre opération de programmation subséquente ETAPE3 entre les temps T7 et T8 au bloc 5120, une impulsion de tension négative de programmation de ligne de bits Vnpgm d'environ -5,15 volts peut être appliquée (depuis la logique de commande 170, le circuit 150 de génération de tension de ligne de bits et le tampon de page 140) à la ligne de bits sélectionnée BLO tout en appliquant une tension de programmation Vpgm d'environ 10 volts (depuis la logique de commande 170, le circuit 130 de génération de tension de ligne de mots et le décodeur de rangée 120) à la ligne de mots sélectionnée WL3 et tout en appliquant une tension de passage Vpass d'environ 4,5 volts (depuis la logique de commande 170, le circuit 130 de génération de tension de ligne de mots, et le décodeur de rangée 120) aux lignes de mots non sélectionnées WLO-WL2 et WL4-WL7. La tension négative de programmation de ligne de bits Vnpgm d'environ -5,15 volts peut également être appliquée à la région de substrat de type p sur laquelle le bloc de transistors de cellules de mémoire est formé, et une tension d'inhibition (par exemple une tension d'alimentation en énergie Vcc du dispositif à mémoire) peut être appliquée (depuis la logique de commande 170, le circuit 150 de génération de tension de ligne de bits et le tampon 140 de page) à des lignes de bits non sélectionnées BL1-BLm-l. De plus, un signal d'activation (tel que Vpass) peut être appliqué à la ligne de sélection de style SSL du bloc sélectionné pour connecter les files du bloc sélectionné aux lignes de bits respectives, et un signal de désactivation (tel qu'un signal de masse de référence) peut être appliqué à la ligne de sélection de masse GSL du bloc sélectionné pour isoler électriquement les files du bloc sélectionné de la ligne de source commune CSL. En appliquant la même tension négative de programmation de ligne de bits Vnpgm à la région de substrat de type p et de ligne de bits sélectionnée BLO, on peut protéger d'une mise sous tension les jonctions P-N entre la région de substrat de puits p et les régions de source/drain. Un potentiel de tension entre la grille de commande CG du transistor de cellules de mémoire sélectionné M3 et une région de canal du transistor de cellule de mémoire sélectionné M3 peut donc être d'environ 15 volts, et le passage d'électrons par effet tunnel de la région de canal à travers la couche isolante TIL avec le tunnel jusqu'à la grille flottante FG peut produire une charge supplémentaire de la grille flottante FG du transistor de cellule de mémoire sélectionné M3 pendant l'opération de programmation ETAPE3 entre les temps T7 et T8. Pendant une opération de vérification de programmation entre des temps T8 et T9 au bloc 5130, une opération de vérification de lecture peut être exécutée en exécutant la logique de commande 170, le circuit 150 de génération de tension de ligne de bits, le circuit 130 de génération de tension de ligne de mots, le décodeur 120 de rangée, le tampon 140 de page et le circuit 160 de vérification passe/passe pas pour déterminer si la programmation du transistor de cellule de mémoire sélectionnée M3 a été achevée. S'il est déterminé que la programmation du transistor de cellule de mémoire sélectionné M3 est achevée au bloc 5140, l'opération de programmation peut prendre fin. Si la programmation du transistor de cellule de mémoire sélectionné M3 est déterminée comme étant incomplète au bloc 5140, l'amplitude de la tension négative de programmation de ligne de bits Vnpgm peut être encore augmentée au bloc S150 pour une autre ou plusieurs autres opérations de programmation au bloc 5120. Un nombre quelconque d'autres répétitions des opérations de programmation peut être exécuté jusqu'à ce que l'opération de vérification de lecture soit franchie avec succès aux blocs S130 et S140 ou jusqu'à ce qu'une ligne d'opérations de programmation soit atteinte. Conformément aux formes de réalisation décrites ci-dessus, un delta-V (AV) de 0,15 volt peut être produit pour chaque opération de programmation successive, et un même delta V peut être utilisé pour chaque palier descendant au bloc 5150. D'autres valeurs de delta V peuvent cependant être utilisées, et/ou différentes valeurs de delta V peuvent être utilisées pour différentes répétitions de l'opération de programmation 5120 lors de la programmation d'un même transistor de cellules de mémoire. Selon d'autres formes de réalisation encore de l'invention, certaines ou la totalité des répétitions successives de l'opération de programmation 5120 peuvent utiliser une même tension négative de programmation de ligne de bits Vnbpgm lors de la programmation d'un transistor de cellule de mémoire et/ou l'amplitude de la tension négative de programmation de ligne de bits Vnbpgm peut être réduite d'une répétition de l'opération de programmation 5120 à une opération de programmation suivante 5120. De plus, la tension négative de programmation de ligne de bits Vnbpgm peut être négative par rapport à une tension de référence (par exemple une tension de masse) reçue de l'extérieur du dispositif, et la tension négative de programmation de ligne de bits Vnbpgm pendant au moins certaines répétitions de l'opération de programmation 5120 peut être comprise dans la plage d'environ 2 volts en valeur négative à environ 5 volts en valeur négative. La tension de programmation Vpgm peut être appliquée à la ligne de mots sélectionnée sous forme d'une impulsion durant chaque répétition de l'opération de programmation S120, avec une amplitude qui est sensiblement constante par rapport à une tension de référence (par exemple une tension de masse) reçue de l'extérieur du dispositif à mémoire, et la tension de programmation Vpgm peut être positive par rapport à la tension de référence (par exemple la tension de masse). En conséquence, la tension négative de programmation de ligne de bits Vnbpgm peut être négative par rapport à la tension de référence (par exemple la tension de masse). La tension négative de programmation de ligne de bits Vnbpgm peut être appliquée au transistor de cellule de mémoire sélectionné pendant les opérations de programmation par l'intermédiaire de la ligne de bits respective en débloquant le transistor SST de sélection de file, (c'est-à-dire en appliquant un signal d'activation à la ligne de sélection de file SSL). Selon d'autres formes de réalisation de l'invention, le transistor SST de sélection de file peut être bloqué pendant des opérations de programmation, la tension négative de programmation de ligne de bits Vnbpgm étant appliquée au substrat du puits p. Conformément à certaines autres formes de réalisation de l'invention, la tension négative de programmation de ligne de bits Vnbpgm peut être appliquée pendant des opérations de programmation au transistor de cellule de mémoire sélectionné à la fois par l'intermédiaire de la ligne de bits et du transistor de sélection de file respectif et par l'intermédiaire du substrat du puits p. Comme décrit plus haut en référence aux figures 3, 4, 5A et 5B, un transistor de cellule de mémoire sélectionné M3 peut être programmé en utilisant une ou plusieurs tensions négatives de programmation de ligne de bits Vnbpgm. De plus, un autre transistor de cellule de mémoire partageant la ligne de mots WL3 (c'est-à-dire une même rangée) avec le transistor de cellule de mémoire M3 peut être programmé en même temps. Plus particulièrement, les opérations effectuées aux blocs S120, 5130, 5140 et S150 doivent être exécutées de façon répétée simultanément pour les deux transistors de cellules de mémoire ayant en commun la même ligne de mots. De plus, les opérations de vérification de lecture des blocs S130 et 5140 doivent être exécutées de façon indépendante en même temps pour les deux transistors de cellules de mémoire différents. Si la programmation pour l'un des deux transistors de cellules de mémoire est achevée avant celle de l'autre, les répétitions de programmation pour le transistor de cellule de mémoire programmé peuvent être arrêtées (en appliquant un signal de ligne de bits d'inhibition à la ligne de bits respective) tandis que les répétitions de programmation pour l'autre transistor de cellule de mémoire peuvent se poursuivre. Un certain nombre de répétitions de programmation utilisées pour programmer deux transistors de cellules de mémoire différents ayant en commun une même ligne de mots peuvent différer, par exemple, du fait que les transistors de cellules de mémoire sont en cours de programmation à des valeurs différentes et/ou du fait que les grilles flottantes respectives se chargent à des vitesses différentes. Comme décrit plus haut, la programmation de transistors de cellules de mémoire partageant une même ligne de mots avec un transistor de cellule de mémoire sélectionné (c'est-à-dire sélectionné pour la programmation) peut être empêchée par l'application d'une tension d'inhibition de programmation (telle qu'une tension d'alimentation en énergie) à des lignes de bits correspondant aux transistors de cellules de mémoire non sélectionnés. Comme décrit plus haut, en référence aux figures 4, 5A et 5B, et 6A et 6B, une tension constante de programmation Vpgm peut être appliquée à la ligne de mots sélectionnée pendant des répétitions successives de l'opération de programmation 5120, tandis que l'amplitude de la tension négative de programmation de ligne de bits Vnbpgm est augmentée (c'est-à-dire rendue plus négative) avec les répétitions successives de l'opération de programmation S120. Conformément à certaines autres formes de réalisation de l'invention, une tension négative constante de programmation de ligne de bits Vnbpgm peut être appliquée à la ligne de bits sélectionnée et/ou au substrat de puits p au cours de répétitions successives de l'opération de programmation 5120 tandis que l'amplitude de la tension de programmation Vpgm est augmentée (c'est-à- dire rendue plus positive) avec les répétitions successives de l'opération de programmation 5120. La figure 7 est un diagramme de signaux illustrant les répétitions ETAPEO, ETAPE1 et ETAPE2 des opérations de programmation 5120 selon certaines formes de réalisation de l'invention, les opérations de vérification intermédiaires n'étant pas illustrées. En supprimant l'illustration des opérations de vérification intermédiaires, on peut illustrer plus aisément les répétitions des opérations de programmation. Une différence entre la tension de passage Vpass appliquée à des lignes de mots sélectionnées et la tension négative de programmation de ligne de bits Vnbpgm appliquée à des régions de canal des transistors de cellules de mémoire non sélectionnés peut engendrer une contrainte sur des lignes de mots non sélectionnées. Comme montré sur la figure 7, une contrainte de 9,2 volts peut être appliquée à des lignes de mots non sélectionnées pendant la répétition de l'opération de programmation ETAPEO, une contrainte de 9,35 volts peut être appliquée à des lignes de mots sélectionnées pendant la répétition de l'opération de programmation ETAPE1, et une contrainte de 9,5 volts peut être appliquée à des lignes de mots non sélectionnées pendant la répétition de l'opération de programmation ETAPE2. Des répétitions supplémentaires des opérations de programmation peuvent être effectuées lors de la programmation d'une cellule de mémoire, et/ou une limite arbitraire peut être imposée au nombre de répétitions qui peuvent être admises lors de la programmation d'une cellule de mémoire. En réduisant progressivement la tension négative de programmation de ligne de bits Vnbpgm (c'est-à-dire en augmentant progressivement l'amplitude de la tension négative de la programmation de ligne de bits) au cours d'opérations successives de programmation, on peut réduire la contrainte de lignes de mots pour des lignes de mots non sélectionnées (au moins pendant des répétitions initiales de l'opération de programmation). La figure 8 est un diagramme des temps illustrant des opérations de programmation d'un transistor de mémoire sélectionné selon d'autres formes de réalisation de l'invention, décrites plus haut en référence à la figure 3. Sur la figure 8, la tension négative de programmation de ligne de bits Vnpbgm, le signal de vérification de lecture Vfy, la tension de programmation de ligne de mots Vwpgm, et le signal de ligne de bits d'inhibition INHIBIT BL peuvent être identiques à ceux décrits ci-dessus en référence aux figures 3 à 7. Cependant, sur la figure 8, la tension de passage Vpass' peut être appliquée aux électrodes de grilles de commande de transistors de cellules de mémoire non sélectionnés sous forme d'impulsions de tension positive croissantes de passage tout en appliquant des impulsions successives de tension négative à la région de canal. Autrement dit, l'amplitude de la tension de passage Vpass' peut augmenter avec chaque répétition de l'opération de programmation 5120 (c'est-à-dire ETAPEO, ETAPE1, ETAPE2, ETAPE3, etc.). Plus particulièrement, les impulsions de tension de passage Vpass' peuvent être comprises dans la plage d'environ 2 volts à environ 5 volts, et/ou des impulsions successives de tension de passage peuvent augmenter d'environ 0,15 volt. En utilisant des impulsions Vpass' d'une tension relativement basse au cours des opérations de programmation initiale 5120 utilisée pour programmer une cellule de mémoire, on peut réduire davantage la contrainte appliquée à des lignes de mots non sélectionnées. Des formes de réalisation de l'invention peuvent réaliser une programmation en une seule passe comme décrit ci-dessus en référence aux figures 3 à 8. Selon d'autres formes de réalisation de l'invention, on peut utiliser une programmation par passes multiples. Par exemple, une première passe de programmation, également appelée programmation grossière, peut être produite avec une tension négative initiale de programmation Vnbpgm ayant une première amplitude relativement basse, suivie de tension négative subséquente de programmation Vnbpgm ayant des amplitudes croissantes. Une deuxième passe de programmation (après la première passe de la même opération de programmation), également appelée programation fine, peut être réalisée avec une tension négative initiale de programmation Vnbpgm ayant une deuxième amplitude relativement basse (supérieure à la première amplitude relativement basse), suivie de tension négative subséquente de programmation Vnbpgm ayant des amplitudes croissantes. La figure 9 est un schéma fonctionnel simplifié d'un dispositif électronique portable et/ou sans fil 900 comprenant une mémoire flash non volatile selon des formes de réalisation de l'invention. Le dispositif électronique 900, par exemple, peut comprendre un microprocesseur 310, une interface d'utilisateur 320, une batterie 360 et/ou un modem 330 connectés par l'intermédiaire d'un bus 301. De plus, un dispositif à mémoire flash non volatile 350 peut être connecté au bus 301. Plus particulièrement, le dispositif à mémoire flash non volatile 350 peut être réalisé conformément à des formes de réalisation de l'invention telles que décrites ci-dessus en référence aux figures 1 à 8. L'unité de commande 340 de la mémoire peut réaliser une interface entre le dispositif à mémoire flash 350 et le bus 301. Plus particulièrement l'unité 340 de commande de la mémoire peut réaliser une interface entre le bus 301 de la figure 9 et la logique de commande 170 de la figure 1, et/ou l'unité de commande 340 de la mémoire peut être réalisée en tant que partie de la logique de commande 170. Le dispositif électronique 900 peut être un ordinateur de poche ou portable, un assistant personnel numérique, un appareil numérique de lecture/enregistrement audio/vidéo, un radiotéléphone (avec incorporation d'un émetteur-récepteur), un dispositif de positionnement/ cartographie (avec l'incorporation d'un récepteur de positionnement, tel qu'un récepteur GPS), un appareil de prise de vues numérique, une console de jeux, un routeur, etc. De plus, le dispositif à mémoire flash non volatile 350 peut être mis en place de façon permanente dans le dispositif électronique 900, ou bien le dispositif à mémoire flash non volatile 350 peut être connecté de façon séparable au bus 301 afin que le dispositif à mémoire 350 puisse être inséré dans le dispositif électronique 900 et en être retiré. Le dispositif à mémoire flash non volatile 350 et l'unité de commande 340 peuvent être réalisés, par exemple, sous la forme d'une carte à mémoire, telle qu'une carte MMC (Carte Multi-Média), une carte SD (Numérique Sécurisée), une carte à usage multiple, une carte micro-SD (Numérique Sécurisée), une carte mini-SD (Numérique Sécurisée), un bâtonnet à mémoire, une carte SD compacte (Numérique Sécurisée), une carte d'identification, une carte PCMCIA (Association Internationale pour les Cartes à Mémoire d'Ordinateur Individuel), une carte SSD (Commande par Semiconducteur), une carte à puce, une carte intelligente, une carte USB (Bus Série Universel), etc. La figure 10 est un schéma fonctionnel simplifié d'une carte à puce 1001 du type à contact, également appelée Carte à Circuit Intégré (IIC). La carte intelligente 1001, par exemple,peut être une carte de Module Identité d'Abonné (SIM) pour des applications à des communications sans fil. Plus particulièrement, la carte intelligente 1001 peut comprendre un bloc 1003 E/S (entrée/sortie) et de Capteur de Sécurité, une Mémoire Morte (ROM) 1005, une mémoire non volatile 1007 telle qu'une mémoire morte électriquement effaçable et programmable (EEPROM), une unité centrale de traitement 1009, une Mémoire Vive (RAM) 1011, et un Coprocesseur de Cryptage 1015 comprenant une mémoire vive RAM supplémentaire, tous connectés par un bus 1017. De plus, le bloc 1003 E/S et le capteur de sécurité peuvent comprendre une batterie de contact d'entrée/sortie avec un contact d'alimentation (VCC), un contact de masse (GND), un contact de réinitialisation (RST), un contact de tension de programmation (VPP), un contact d'horloge (CLK) et un contact d'entrée/sortie de données. De plus, un ou plusieurs contacts non utilisés peuvent être réservés pour une utilisation future. La carte intelligente 1001 de la figure 10 peut être réalisée, par exemple, sous la forme d'une carte SIM stockant des informations utilisées pour identifier un téléphone cellulaire d'abonné (ou un autre dispositif de communication sans fil) auprès d'un fournisseur de services de communications. En utilisant les contacts E/S, on peut assurer un contact stable entre la carte d'intelligence 1001 et le dispositif de communications. De plus, les effets d'usure/détérioration des contacts peuvent ne pas être notables lors d'une utilisation sous la forme d'une carte intelligente SIM pour un dispositif de communications, car une telle carte intelligente SIM n'est pas souvent déplacée d'un dispositif de communications à un autre. De plus, la mémoire non volatile 1007 de la figure 10 peut être réalisée conformément aux formes de réalisation de l'invention telle que décrite plus haut en référence aux figures 1 à 8. La figure 11 est un schéma fonctionnel simplifié d'une carte intelligente 1101 du type sans fil (ou IIC). La carte intelligente 1101 peut comprendre une unité 1103 de commande et de calcul arithmétique, un bloc 1105 d'entrée/sortie (E/S), un bloc 1107 d'authentification et de commande, une mémoire morte (ROM) 1109, une mémoire vive (RAM) 1111, une mémoire non volatile 1115 et un circuit radiofréquence 1117 connecté au bloc E/S 1105. Plus particulièrement, le circuit radiofréquence 1117 peut comprendre un circuit 1119 de réception d'énergie et un circuit 1121 d'émission de données connecté à une antenne 1123. En réalisant une connexion sans fil avec un ou plusieurs systèmes à l'extérieur de la carte intelligente 1101, un couplage/ découplage fréquent avec les mêmes systèmes ou des systèmes différents peuvent ne pas réduire les performances dues à une usure des contacts. De plus, la mémoire non volatile 1115 de la figure 11 peut être exécutée selon des formes de réalisation de l'invention telles que décrites plus haut en référence aux figures 1 à 8. La figure 12 est une vue schématique d'un circuit 1201 de génération de tension de ligne de bits selon certaines formes de réalisation de l'invention. Plus particulièrement, le circuit 1201 de génération de tension de ligne de bits de la figure 12 est un exemple d'un circuit qui peut être utilisé pour l'exécution du circuit 150 de génération de tension de ligne de bits de la figure 1. Comme montré sur la figure 12, le circuit 1201 peut comprendre une source 1203 de courant constant, plusieurs résistances R0-R5 connectées en série pour constituer un diviseur de tension, plusieurs transistors Tl-T4 de dérivation, un comparateur 1205 et une pompe 1207 à tension négative. Le comparateur 1205 peut comparer une tension de référence Vref à une tension présente à un nœud N1, entre les résistances RO et RI, et le signal de sortie de validation de pompe peut être utilisé pour activer et désactiver la pompe 1207 à tension négative afin de maintenir la tension de référence Vref au noeud N1. Les transistors de dérivation Tl-T4 peuvent être sélectivement débloqués/bloqués en utilisant des signaux de sélection SEL[l]-nSEL[4] pour faire varier le nombre de résistances Rl-R4 qui sont effectivement connectées en série entre le nœud N1 et le noeud de sortie N2. Par exemple, le signal de sortie le moins négatif Vneg (ou Vnbpgm) peut être obtenu en débloquant tous les transistors de dérivation Tl-T4, et le signal de sortie le plus négatif Vneg (ou Vnbpgm) peut être obtenu en bloquant tous les transistors de dérivation Tl-T4. La figure 13 montre une topographie de matrice de mémoire illustrant un agencement d'éléments de mémoire qui peut être utilisé pour le dispositif à mémoire non volatile de la figure 1 selon certaines formes de réalisation de l'invention. Comme décrit plus haut, la matrice 110 de cellule de mémoire de la figure 1 peut comprendre de multiples blocs de transistors de cellules de mémoire. Comme montré sur la figure 13, la matrice 110 de cellules de mémoire peut être agencée, par exemple, en huit plans de 128 Mbits. Chaque plan peut comprendre 1024 blocs et 528 registres de page. Cet agencement permet au dispositif à mémoire d'exécuter simultanément une programmation de page et un effacement de bloc en sélectionnant une page ou un bloc dans chaque plan. La cartographie d'adresse de bloc peut être configurée de façon que des opérations de programmation/effacement dans des plans multiples puissent être exécutées tous les quatre blocs séquentiels en divisant la matrice de mémoire en plan 0-3 ou en plan 4-7 séparément. Par exemple, des opérations de programmation/effacement dans des plans multiples, ayant lieu dans les plans 2, 3, 4 et 5, peuvent être interdites. Avec l'agencement de mémoire par plans, on peut prévoir pour chaque plan un circuit séparé 150 de génération de tension de ligne de bits. Il va de soi que de nombreuses modifications peuvent être apportées au procédé et au dispositif décrits 15 et représentés sans sortir du cadre de l'invention. REVENDICATIONS 1. Procédé pour faire fonctionner un dispositif à mémoire (100) comprenant de multiples transistors (M) de cellules de mémoire connectés en série dans une file entre un transistor de sélection de file (SST) et un transistor de sélection de masse (GST), le transistor de sélection de file étant connecté entre la file et une ligne de bits (BL) et le transistor de sélection de masse étant connecté entre la file et une ligne de source commune (CSL), le procédé étant caractérisé en ce qu'il comprend la sélection de l'un des multiples transistors de cellules de mémoire dans la file en tant que transistor de cellule de mémoire sélectionné pour une opération de programmation afin que d'autres transistors de cellules de mémoire dans la file ne soient pas sélectionnés ; pendant l'opération de programmation, l'application de multiples impulsions de tension négative à une région de canal du transistor de cellule de mémoire sélectionné ; pendant l'application des multiples impulsions de tension négative à la région de canal, l'application d'une tension positive de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés ; et pendant l'application des multiples impulsions de tension négative à la région de canal, l'application d'une tension positive de programmation à une électrode de grille de commande de la cellule de mémoire sélectionnée. 2. Procédé selon la revendication 1, caractérisé en ce que l'application des multiples impulsions de tension négative à la région de canal du transistor de cellule de mémoire sélectionné comprend l'application des multiples impulsions de tension négative par l'intermédiaire de la ligne de bits. 3. Procédé selon la revendication 1, caractérisé 35 en ce que les cellules de mémoire, le transistor de sélection de file et le transistor de sélection de massesont situés sur une région de puits, et en ce que l'application des multiples impulsions de tension négative à la région de canal du transistor de cellule de mémoire sélectionné comprend l'application de multiples impulsions de tension négative à travers la région de puits tandis que le transistor de sélection de file est bloqué. 4. Procédé selon la revendication 1, caractérisé en ce que le dispositif à mémoire comporte en outre de multiples seconds transistors de cellules de mémoire connectés en série dans une seconde file entre un second transistor de sélection de file et un second transistor de sélection de masse, le second transistor de sélection de file étant connecté entre la seconde file et une seconde ligne de bits et le second transistor de sélection de masse étant connecté entre la seconde file et la ligne de source commune, le procédé comprenant en outre : la sélection de l'un des multiples seconds transistors de cellules de mémoire dans la seconde file en tant que second transistor de cellule de mémoire sélectionné pour l'opération de programmation afin que d'autres transistors de cellules de mémoire dans la seconde file ne soient pas sélectionnés, des électrodes de grilles de commande des premier et second transistors de cellules de mémoire sélectionnés étant connectées électriquement par l'intermédiaire d'une ligne de mots (WL) commune ; pendant l'opération de programmation, l'application de multiples impulsions de tension négative à des régions de canal des premier et second transistors de cellules de mémoire sélectionnés ; pendant l'application des multiples impulsions de tension négative aux régions de canal, l'application de la tension positive de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés des première et seconde files ; et pendant l'application des multiples impulsions de tension négative aux régions de canal, l'application de latension positive de programmation par l'intermédiaire de la ligne de mots commune aux électrodes de grilles de commande des premier et second transistors de cellules de mémoire sélectionnés. 5. Procédé selon la revendication 1, caractérisé en ce que le dispositif à mémoire comprend en outre des seconds multiples transistors de cellules de mémoire connectés en série dans une seconde file entre un second transistor de sélection de file et un second transistor de sélection de masse, le second transistor de sélection de file étant connecté entre la seconde file et une seconde ligne de bits et le second transistor de sélection de masse étant connecté entre la seconde file et la ligne de source commune, le procédé étant caractérisé en ce qu'il comprend en outre : la sélection de l'un des seconds multiples transistors de cellules de mémoire dans la seconde file en tant que second transistor de cellule de mémoire sélectionné pour l'opération de programmation afin que d'autres transistors de cellules de mémoire dans la seconde file ne soient pas sélectionnés, des électrodes de grilles de commande des premier et second transistors de cellules de mémoire sélectionnés étant connectées électriquement par l'intermédiaire d'une ligne de mots (WL) commune ; pendant l'opération de programmation, tout en appliquant les multiples impulsions de tension négative à la région de canal du premier transistor de cellule de mémoire sélectionné, l'application d'une tension d'inhibition de programmation à la région de canal du second transistor de cellule de mémoire sélectionné ; pendant l'application des multiples impulsions de tension négative à la région de canal du premier transistor de cellule de mémoire sélectionné, l'application de la tension positive de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés des première et seconde files ; etpendant l'application des multiples impulsions de tension négative à la région de canal du premier transistor de cellule de mémoire sélectionné, l'application d'une tension positive de programmation par l'intermédiaire de la ligne de mots commune à des électrodes de grilles de commande des premier et second transistors de cellule de mémoire sélectionnés. 6. Procédé selon la revendication 1, caractérisé en ce que la tension positive de programmation est appliquée sous forme de multiples impulsions, chaque impulsion de la tension positive de programmation ayant une amplitude qui est sensiblement constante par rapport à une tension de référence reçue de l'extérieur du dispositif à mémoire. 7. Procédé selon la revendication 1, caractérisé en ce qu'une impulsion de tension négative parmi les multiples impulsions de tension négative est plus négative qu'une impulsion de tension négative précédente. 8. Procédé selon la revendication 7, caractérisé 20 en ce qu'une différence entre des impulsions successives de tension négative est d'environ 0,15 volt. 9. Procédé selon la revendication 7, caractérisé en ce que les impulsions de tension négative sont comprises dans la plage d'environ 2 volts en valeur négative à 25 environ 5 volts en valeur négative. 10. Procédé selon la revendication 1, caractérisé en ce que la tension positive de passage est appliquée aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés sous forme de 30 multiples impulsions, chaque impulsion de la tension positive de passage ayant une amplitude qui est sensiblement constante pendant l'application des multiples impulsions de tension négative à la région de canal. 11. Procédé selon la revendication 10, 35 caractérisé en ce que l'amplitude de chaque impulsion de latension positive de passage est comprise dans la plage d'environ 4 volts à environ 5 volts. 12. Procédé selon la revendication 1, caractérisé en ce que l'application de la tension positive de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés comprend l'application d'impulsions de tension positive de passage croissantes pendant l'application d'impulsions successives de tension négative à la région de canal. 13. Procédé selon la revendication 12, caractérisé en ce qu'une différence entre des impulsions successives de tension positive de passage est d'environ 0,15 volt. 14. Procédé selon la revendication 12, caractérisé en ce que les impulsions de tension positive de passage croissantes sont comprises dans la plage d'environ 2 volts à environ 5 volts. 15. Procédé selon la revendication 1, caractérisé en ce que des différences entre des amplitudes de la tension positive de passage et de la tension positive de programmation restent sensiblement constantes pendant l'application d'impulsions successives de tension négative à la région de canal. 16. Procédé selon la revendication 1, caractérisé en ce qu'une première différence entre les amplitudes de la tension positive de passage et d'une première des impulsions de tension négative pendant l'application de la première des impulsions de tension négative à la région de canal est différente d'une seconde différence entre les amplitudes des tensions positives de passe et d'une seconde des impulsions de tension négative pendant l'application de la seconde des impulsions de tension négative à la région de canal. 17. Procédé selon la revendication 1, caractérisé 35 en ce qu'il comprend en outre :après l'application de chacune des multiples impulsions de tension négative à la région de canal, l'exécution d'une opération de vérification de programmation ; et après que l'opération de vérification de programmation a réussi, l'arrêt de l'application d'autres impulsions de tension négative à la région de canal. 18. Procédé pour faire fonctionner un dispositif à mémoire (100) comprenant de multiples transistors (M) de cellules de mémoire connectés en série dans une file entre un transistor de sélection de file (SST) et un transistor de sélection de masse (GST), le transistor de sélection de file étant connecté entre la file et une ligne de bits (13L) et le transistor de sélection de masse étant connecté entre la file et une ligne de source commune (CSL), le procédé étant caractérisé en ce qu'il comprend : la sélection de l'un des multiples transistors de cellules de mémoire dans la file en tant que transistor de cellule de mémoire sélectionné pour une opération de programmation afin que d'autres transistors de cellules de mémoire dans la file ne soient pas sélectionnés ; pendant l'opération de programmation, l'application de multiples impulsions de tension à une région de canal du transistor de cellule de mémoire sélectionné ; pendant l'application des multiples impulsions de tension à la région de canal, l'application d'une tension de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés, une différence entre une impulsion de tension appliquée à la région de canal et la tension de passage appliquée aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés changeant avec des impulsions de tension successives appliquées à la région de canal ; et pendant l'application des multiples impulsions de tension à la région de canal, l'application d'une tensionde programmation à une électrode de grille de commande de la cellule de mémoire sélectionnée. 19. Procédé selon la revendication 18, caractérisé en ce que l'application des multiples impulsions de tension à la région de canal du transistor de cellule de mémoire sélectionné comprend l'application des multiples impulsions de tension par l'intermédiaire de la ligne de bits. 20. Procédé selon la revendication 18, caractérisé en ce que les cellules de mémoire, le transistor de sélection de file et le transistor de sélection de masse sont situés sur une région de puits, et en ce que l'application des multiples impulsions de tension à la région de canal du transistor de cellule de mémoire sélectionné comprend l'application de multiples impulsions de tension à travers la région de puits tandis que le transistor de sélection de file est bloqué. 21. Procédé selon la revendication 18, caractérisé en ce qu'une différence entre une impulsion de tension appliquée à la région de canal et la tension de passage appliquée aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés augmente avec les impulsions de tension successives appliquées à la région de canal. 22. Procédé selon la revendication 18, caractérisé en ce que l'application des multiples impulsions de tension à la région de canal comprend l'application de multiples impulsions de tension négative à la région de canal, et en ce que l'application de la tension de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés comprend l'application d'une tension positive de passage aux électrodes de grilles de commande. 23. Procédé selon la revendication 18, 35 caractérisé en ce que la tension de programmation est appliquée sous la forme de multiples impulsions, chaqueimpulsion de la tension de programmation ayant une amplitude qui est sensiblement constante par rapport à une tension de référence reçue de l'extérieur du dispositif à mémoire. 24. Procédé selon la revendication 18, caractérisé en ce qu'une impulsion de tension parmi les multiples impulsions de tension est inférieure à une impulsion de tension précédente. 25. Procédé selon la revendication 24, 10 caractérisé en ce qu'une différence entre des impulsions de tension successives est d'environ 0,15 volt. 26. Procédé selon la revendication 24, caractérisé en ce que les impulsions de tension sont comprises dans la plage d'environ 2 volts en valeur 15 négative à environ 5 volts en valeur négative. 27. Procédé selon la revendication 18, caractérisé en ce que la tension de passage est appliquée aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés sous la forme de 20 multiples impulsions, chaque impulsion de la tension de passage ayant une amplitude qui est sensiblement constante pendant l'application des multiples impulsions de tension à la région de canal. 28. Procédé selon la revendication 27, 25 caractérisé en ce que l'amplitude de chaque impulsion de la tension de passage est comprise dans la plage d'environ 4 volts à environ 5 volts. 29. Procédé selon la revendication 18, caractérisé en ce que l'application de la tension de 30 passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés comprend l'application d'impulsions de tension de passage croissantes pendant l'application d'impulsions de tension successives à la région de canal. 35 30. Procédé selon la revendication 29, caractérisé en ce qu'une différence entre des impulsionssuccessives de tension positive de passage est d'environ 0,15 volt. 31. Procédé selon la revendication 29, caractérisé en ce que les impulsions de tension de passage croissantes sont comprises dans la plage d'environ 2 volts à environ 5 volts. 32. Procédé selon la revendication 18, caractérisé en ce que des différences entre les amplitudes de la tension de passage et de la tension de programmation restent sensiblement constantes pendant l'application d'impulsions de tension successives à la région de canal. 33. Procédé selon la revendication 18, caractérisé en ce qu'une première différence entre les amplitudes de la tension de passage et d'une première des impulsions de tension pendant l'application de la première des impulsions de tension à la région de canal est différente d'une seconde différence entre les amplitudes de la tension de passage et d'une seconde des impulsions de tension pendant l'application de la seconde des impulsions de tension à la région de canal. 34. Procédé selon la revendication 18, comprenant en outre : après l'application de chacune des multiples impulsions de tension à la région de canal, l'exécution d'une opération de vérification de programmation ; et après que l'opération de vérification de programmation a réussi, la cessation de l'application d'autres impulsions de tension à la région de canal. 35. Dispositif électronique, caractérisé en ce qu'il comporte : une matrice (110) de cellules de mémoire comprenant de multiples transistors (M) de cellules de mémoire connectés en série dans une file entre un transistor de sélection de file (SST) et un transistor de sélection de masse (GST), le transistor de sélection de file étant connecté entre la file et une ligne de bits(BL), et le transistor de sélection de masse étant connecté entre la file et une ligne de source commune (CSL) ; et une unité de commande (170) connectée électriquement à la matrice de cellules de mémoire, l'unité de commande étant configurée pour sélectionner l'un des multiples transistors de cellules de mémoire dans la file en tant que transistor de cellule de mémoire sélectionné pour une opération de programmation afin que d'autres transistors de cellules de mémoire dans la file ne soient pas sélectionnés, pour appliquer de multiples impulsions de tension négative à une région de canal du transistor de cellule de mémoire sélectionné pendant l'opération de programmation, pour appliquer une tension positive de passage à des électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés pendant l'application des multiples impulsions de tension négative à la région de canal, et pour appliquer une tension positive de programmation à une électrode de grille de commande de la cellule de mémoire sélectionnée pendant l'application de multiples impulsions de tension négative à la région de canal. 36. Dispositif électronique selon la revendication 35, caractérisé en ce que l'unité de commande est configurée pour appliquer les multiples impulsions de tension négative par l'intermédiaire de la ligne de bits. 37. Dispositif électronique selon la revendication 35, caractérisé en ce que les cellules de mémoire, le transistor de sélection de file et le transistor de sélection de masse sont situés sur une région de puits, et en ce que l'unité de commande est configurée pour appliquer les multiples impulsions de tension négative à travers la région de puits tandis que le transistor de sélection de file est bloqué. 38. Dispositif électronique selon la revendication 35, 35 caractérisé en ce que l'unité de commande est configurée pour appliquer la tension positive de programmation sous laforme de multiples impulsions, chaque impulsion de la tension positive de programmation ayant une amplitude qui est sensiblement constante par rapport à une tension de référence reçue de l'extérieur du dispositif électronique. 39. Dispositif électronique selon la revendication 35, caractérisé en ce qu'une impulsion de tension négative faisant partie des multiples impulsions de tension négative est plus négative qu'une impulsion de tension négative précédente. 40. Dispositif électronique selon la revendication 39, caractérisé en ce qu'une différence entre des impulsions successives de tension négative est d'environ 0,15 volt. 41. Dispositif électronique selon la revendication 39, caractérisé en ce que les impulsions de tension négative sont comprises dans la plage d'environ 2 volts en valeur négative à environ 5 volts en valeur négative. 42. Dispositif électronique selon la revendication 35, caractérisé en ce que l'unité de commande est configurée pour appliquer la tension positive de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés sous la forme de multiples impulsions, chaque impulsion de la tension positive de passage ayant une amplitude qui est sensiblement constante pendant l'application des multiples impulsions de tension négative à la région de canal. 43. Dispositif électronique selon la revendication 42, caractérisé en ce que l'amplitude de chaque impulsion de la tension positive de passage est comprise dans la plage d'environ 4 volts à environ 5 volts. 44. Dispositif électronique selon la revendication 35, caractérisé en ce que l'unité de commande est configurée pour appliquer la tension positive de passage sous forme d'impulsions croissantes de tension positive de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés pendant l'application d'impulsions successives de tension négative à la région de canal. 45. Dispositif électronique selon la revendication 44, caractérisé en ce qu'une différence entre des impulsions successives de tension positive de passage est d'environ 0,15 volt. 46. Dispositif électronique selon la revendication 44, caractérisé en ce que les impulsions de tension positive de passage sont comprises dans la plage d'environ 2 volts à environ 5 volts. 47. Dispositif électronique selon la revendication 35, caractérisé en ce que des différences entre les amplitudes de la tension positive de passage et de la tension positive de programmation restent sensiblement constantes pendant l'application d'impulsions successives de tension négative à la région de canal. 48. Dispositif électronique selon la revendication 35, caractérisé en ce qu'une première différence entre des amplitudes de la tension positive de passage et d'une première des impulsions de tension négative pendant l'application de la première des impulsions de tension négative à la région de canal est différente d'une seconde différence entre des amplitudes de la tension positive de passage et d'une seconde des impulsions de tension négative pendant l'application de la seconde des impulsions de tension négative à la région de canal. 49. Dispositif électronique selon la revendication 35, caractérisé en ce que l'unité de commande est configurée en outre pour effectuer une opération de vérification de programmation après l'application de chacune des multiples impulsions de tension négative à la région de canal, et pour arrêter l'application d'autres impulsions de tension négative à la région de canal après que l'opération de vérification de programmation a réussi. 50. Dispositif électronique selon la revendication 35, caractérisé en ce qu'il comporte en outre une interface connectée électriquement à l'unité de commande, l'interface réalisant une liaison électrique et mécanique séparable avec un microprocesseur. 51. Dispositif électronique selon la revendication 35, caractérisé en ce qu'il comporte en outre une interface radio connectée électriquement à l'unité de commande, l'interface radio réalisant une liaison sans fil avec un microprocesseur. 52. Dispositif électronique selon la revendication 35, 10 caractérisé en ce qu'il comporte en outre : un bus (301) connecté électriquement à l'unité de commande ; et un microprocesseur (310) connecté électriquement au bus, le microprocesseur étant configuré pour fournir des 15 données par l'intermédiaire du bus à l'unité de commande pour qu'elles soient programmées dans la matrice de cellules de mémoire. 53. Dispositif électronique selon la revendication 52, caractérisé en ce qu'il comporte en outre : 20 une interface (320) d'utilisateur connectée électriquement au bus, l'interface d'utilisateur étant configurée pour fournir des données au microprocesseur et pour recevoir des données depuis le microprocesseur. 54. Dispositif électronique selon la revendication 35, 25 caractérisé en ce que la matrice de cellules de mémoire comprend de multiples lignes de mots (WL), chacune des lignes de mots étant connectée à l'un, respectif, des transistors de cellules de mémoire dans la file, en ce que l'unité de commande comprend un décodeur (120) de rangée 30 connecté aux lignes de mots et un tampon (140) de page connecté à la ligne de bits, et en ce que l'unité de commande est configurée pour appliquer les tensions de programmation et de passage depuis le décodeur de rangée en passant par les lignes de mots respectives et pour 35 appliquer les multiples impulsions de tension négative deprogrammation depuis le tampon de page en passant par la ligne de bits. 55. Dispositif électronique selon la revendication 35, caractérisé en ce qu'il comporte en 5 outre : un bus (1017) de données connecté à l'unité de commande ; une mémoire vive (1011) connectée au bus de données ; 10 un cryptoprocesseur (1015) connecté au bus de données et configuré pour établir une sécurité pour l'accès au bus depuis l'extérieur du dispositif électronique à mémoire ; et un processeur de commande connecté au bus de 15 données, le processeur de commande étant configuré pour fournir des données d'écriture et des informations d'adresse d'écriture par le bus de données à l'unité de commande pendant une opération d'écriture afin d'écrire les données d'écriture dans la matrice de cellules de mémoire, 20 et pour fournir des informations d'adresses de lecture par le bus de données à l'unité de commande pendant une opération de lecture portant sur des données devant être lues dans la matrice de cellules de mémoire. 56. Dispositif électronique, caractérisé en ce 25 qu'il comporte : une matrice (110) de cellules de mémoire comprenant de multiples transistors (M) de cellules de mémoire connectés en série dans une file entre un transistor de sélection de file (SST) et un transistor de 30 sélection de masse (GST), le transistor de sélection de file étant connecté entre la file et une ligne de bits (BL), et le transistor de sélection de masse étant connecté entre la file et une ligne de source commune (CSL) ; et une unité de commande connectée électriquement à 35 la matrice de cellules de mémoire, l'unité de commande étant configurée pour sélectionner l'un des multiplestransistors de cellules de mémoire dans la file en tant que transistor de cellule de mémoire sélectionné pour une opération de programmation afin que d'autres transistors de cellules de mémoire dans la file ne soient pas sélectionnés, pour appliquer de multiples impulsions de tension à une région de canal du transistor de cellule de mémoire sélectionné pendant l'opération de programmation, pour appliquer une tension de passage à des électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés pendant l'application des multiples impulsions de tension à la région de canal, une différence entre une impulsion de tension appliquée à la région de canal et la tension de passage appliquée aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés changeant avec des impulsions de tension successives appliquées à la région de canal, et pour appliquer une tension de programmation à une électrode de grille de commande de la cellule de mémoire sélectionnée pendant l'application des multiples impulsions de tension à la région de canal. 57. Dispositif électronique selon la revendication 56, caractérisé en ce que l'unité de commande est configurée pour appliquer les multiples impulsions de tension par l'intermédiaire de la ligne de bits. 58. Dispositif électronique selon la revendication 56, caractérisé en ce que les cellules de mémoire, le transistor de sélection de file et le transistor de sélection de masse sont situés sur une région de puits, et en ce que l'unité de commande est configurée pour appliquer les multiples impulsions de tension à travers la région de puits tandis que le transistor de sélection de file est bloqué. 59. Dispositif électronique selon la revendication 56, caractérisé en ce qu'une différence entre une impulsion de tension appliquée à la région decanal et la tension de passage appliquée aux électrodes de grilles de commande destransistors de cellules de mémoire non sélectionnés augmente avec des impulsions de tension successives appliquées à la région de canal. 60. Dispositif électronique selon la revendication 56, caractérisé en ce que l'unité de commande est configurée pour appliquer les impulsions de tension sous forme de multiples impulsions de tension négative à la région de canal, et pour appliquer la tension de passage sous la forme d'une tension positive de passage aux électrodes de grilles de commande. 61. Dispositif électronique selon la revendication 56, caractérisé en ce que l'unité de commande est configurée pour appliquer la tension de programmation sous la forme de multiples impulsions, chaque impulsion de la tension de programmation ayant une amplitude qui est sensiblement constante par rapport à une tension de référence reçue de l'extérieur du dispositif électronique. 62. Dispositif électronique selon la revendication 56, caractérisé en ce qu'une impulsion de tension parmi les multiples impulsions de tension est inférieure à une impulsion de tension précédente. 63. Dispositif électronique selon la revendication 62, caractérisé en ce qu'une différence entre des impulsions de tension successives est d'environ 0,15 volt. 64. Dispositif électronique selon la revendication 62, caractérisé en ce que les impulsions de tension sont comprises dans la plage d'environ 2 volts en valeur négative à environ 5 volts en valeur négative. 65. Dispositif électronique selon la revendication 56, caractérisé en ce que l'unité de commande est configurée pour appliquer la tension de passage aux électrodes de grilles de commande des transistors de cellules de mémoire non sélectionnés sous forme de multiples impulsions, chaque impulsion de la tension de passage ayant une amplitude qui est sensiblement constante pendant l'application des multiples impulsions de tension à la région de canal. 66. Dispositif électronique selon la revendication 65, caractérisé en ce que l'amplitude de chacune des impulsions de la tension de passage est comprise dans la plage d'environ 4 volts à environ 5 volts. 67. Dispositif électronique selon la revendication 56, caractérisé en ce que l'unité de commande est configurée pour appliquer la tension de passage sous la forme d'impulsions de tension de passage croissantes pendant l'application d'impulsions de tension successives à la région de canal. 68. Dispositif électronique selon la revendication 67, caractérisé en ce qu'une différence entre des impulsions successives de tension positive de passage est d'environ 0,15 volt. 69. Dispositif électronique selon la revendication 67, caractérisé en ce que les impulsions de tension de passage sont comprises dans une plage d'environ 2 volts à environ 5 volts. 70. Dispositif électronique selon la revendication 56, caractérisé en ce que les différences entre les amplitudes de la tension de passage et de la tension de programmation restent sensiblement constantes pendant l'application d'impulsions de tension successives à la région de canal. 71. Dispositif électronique selon la revendication 56, caractérisé en ce qu'une première différence entre des amplitudes de la tension de passage et d'une première des impulsions de tension pendant l'application de la première des impulsions de tension à la région de canal est différente d'une seconde différence entre des amplitudes de la tension de passage et d'une seconde des impulsions de tension pendant l'application de la seconde des impulsions de tension à la région de canal. 72. Dispositif électronique selon la revendication 56, caractérisé en ce que l'unité de commande est en outre configurée pour effectuer une opération de vérification après l'application de chacune des multiples impulsions detension à la région de canal, et pour arrêter l'application d'autres impulsions de tension à la région de canal après que l'opération de vérification de programmation a réussi. 73. Dispositif électronique selon la revendication 56, caractérisé en ce qu'il comporte en outre une interface connectée électriquement à l'unité de commande, l'interface réalisant une liaison électrique et mécanique séparable avec un microprocesseur. 74. Dispositif électronique selon la revendication 56, caractérisé en ce qu'il comporte en outre une interface radio connectée électriquement à l'unité de commande, l'interface radio réalisant une connexion sans fil avec un microprocesseur. 75. Dispositif électronique selon la revendication 56, caractérisé en ce qu'il comporte en outre un bus (301) connecté électriquement à l'unité de commande ; et un microprocesseur (310) connecté électriquement au bus, le microprocesseur étant configuré pour fournir des données par le bus à l'unité de commande afin qu'elles soient programmées dans la matrice de cellules de mémoire. 76. Dispositif électronique selon la revendication 75, caractérisé en ce qu'il comporte en outre une interface utilisateur (320) connectée électriquement au bus, l'interface utilisateur étant configurée pour fournir des données au microprocesseur et pour recevoir des données depuis le microprocesseur. 77. Dispositif électronique selon la revendication 56, caractérisé en ce que la matrice de cellules de mémoire comporte de multiples lignes de mots (WL), chacune des lignes de mots étant connectée à l'un, respectif, des transistors de cellules de mémoire dans la file, en ce que l'unité de commande comprend un décodeur (120) de rangée connecté aux lignes de mots et un tampon (140) de page connecté à la ligne de bits, et en ce que l'unité de commande est configurée pour appliquer les tensions de programmation et de passe depuis le décodeur de rangée enpassant par les lignes de mots respectives et pour appliquer les multiples impulsions de tension négative de programmation depuis le tampon de page en passant par la ligne de bits. 78. Dispositif électronique selon la revendication 56, caractérisé en ce qu'il comporte en outre : un bus (1017) de données connecté à l'unité de commande ; une mémoire vive (1011) connectée au bus de 10 données ; un cryptoprocesseur (1015) connecté au bus de données, le cryptoprocesseur étant configuré pour établir une sécurité pour accéder au bus depuis l'extérieur du dispositif électronique à mémoire ; et 15 un processeur de commande connecté au bus de données, le processeur de commande étant configuré pour fournir à l'unité de commande des données d'écriture et des informations d'adresses d'écriture en passant par le bus de données pendant une opération d'écriture afin d'écrire les 20 données d'écriture dans la matrice de cellules de mémoire, et pour fournir à l'unité de commande des informations d'adresse de lecture en passant par le bus de données pendant une opération de lecture portant sur des données devant être lues à partir de la matrice de cellules de 25 mémoire.