Brevet FR2903790A1 — publié le 20080118

ADAPTATEUR DE FLUX DE DONNEES Domaine de l'invention La présente invention concerne un circuit d'adaptation de flux de données, ou circuit d'adaptation de fréquences. Un circuit d'adaptation est destiné à recevoir des données Dl à une fréquence F1 représentatives d'un signal ou d'un phénomène et à fournir, à une fréquence F2 différente de la fréquence F1, des données D2 déterminées à partir des données Dl, les données D2 représentant le même signal, ou phénomène, que les données Dl. Exposé de l'art antérieur Un circuit d'adaptation correspond au bloc représenté en figure 1. Dans le cas où la fréquence F2 est supérieure à la fréquence F1, et que le rapport F2/F1 est égal à un entier N, le circuit d'adaptation peut être réalisé au moyen d'un dispositif d'interpolation de rapport N. A titre d'exemple, à partir des données D1, un dispositif d'interpolation numérique classique fournit des données intermédiaires comprenant des 0 intercalés entre les valeurs initiales des données D1. Les données intermédiaires passent ensuite à travers un filtre numérique passe- bas qui délivre les données D2. Dans le cas où la fréquence F2 est inférieure à la fréquence F1, et le rapport F1/F2=N avec N entier, le circuit 2903790 2 d'adaptation peut être réalisé au moyen d'un dispositif de décimation de rapport N. A titre d'exemple, un dispositif de décimation numérique classique effectue un filtrage numérique des données Dl puis élimine (N-1) échantillons sur N pour 5 fournir les données D2. Dans le cas où le rapport des fréquences F2 et F1 n'est pas entier, une simple décimation ou une simple interpolation n'est pas possible. La figure 2 illustre un circuit d'adaptation connu 10 dans le cas où F2/F1=P/N, avec P et N entiers. Le circuit comprend en série un dispositif d'interpolation 1 de rapport P et un dispositif de décimation 2 de rapport N. Le dispositif d'interpolation fournit des données intermédiaires D' à une fréquence F' égale à P*F1. 15 Dans tous les cas décrits ci-dessus, il est nécessaire de disposer d'un signal d'horloge Clk, de fréquence Fck, pour commander l'exécution des dispositifs d'interpolation ou de décimation. On notera que la fréquence Fck doit être supérieure aux fréquences F1, F' et F2 des données Dl, D' ou D2, car les 20 filtres numériques doivent généralement effectuer plusieurs opérations pour chaque donnée reçue. De la façon la plus simple, quand le circuit d'adaptation fait partie d'un circuit intégré, le signal d'horloge Clk correspond au signal d'horloge général du circuit intégré. Un tel signal d'horloge général est classiquement obtenu au moyen d'un quartz. Dans le cas où les fréquences F1 et F2 sont des sous-multiples entiers de Fck, la réalisation des circuits d'adaptation susmentionnés est aisée. Cependant, les fréquences Fck des signaux d'horloge pouvant être obtenues à partir d'un quartz sont en nombre limité. De plus, il n'existe pas toujours de quartz présentant une fréquence qui soit un multiple entier de F1 et de F2. De plus, quand on souhaite concevoir un circuit 35 d'adaptation permettant de recevoir des données D1 et/ou de 2903790 3 fournir des données D2 de diverses fréquences, il n'est pas possible, pour des raisons d'encombrement et de coût, de prévoir plusieurs quartz correspondants à chacune des fréquences possibles F1 et F2. Un moyen d'éviter l'utilisation de multiples quartz est de disposer d'un circuit de boucle à verrouillage de phase, plus connu sous l'acronyme anglais PLL. Un tel circuit permet de générer un ou plusieurs signaux d'horloge à partir par exemple du signal d'horloge des données D1 successives. Cependant, un circuit de boucle à verrouillage de phase est généralement très encombrant et doit être optimisé pour chaque type de procédé de fabrication de circuits intégrés. Par ailleurs, la réalisation d'un circuit tel que celui représenté en figure 2 peut nécessiter un signal d'horloge 15 présentant une fréquence Fck très élevée dans le cas où le nombre P est grand et la fréquence F' des données intermédiaires D' est élevée. En outre, plus P et N sont grands, plus la taille des dispositifs d'interpolation et de décimation est importante. En pratique, ce type de circuit est souvent inutilisable. 20 Résumé de l'invention Un objet de la présente invention est de prévoir un circuit d'adaptation qui puisse être utilisé quel que soit le rapport des fréquences F2/F1. Un autre objet de la présente invention est de prévoir 25 un tel circuit qui puisse être réalisé sous la forme d'un circuit numérique facilement concevable quel que soit le procédé de fabrication utilisé. Un autre objet de la présente invention est de prévoir un tel circuit qui puisse recevoir et émettre des données Dl et 30 D2 présentant des fréquences variables. Pour atteindre tout ou partie de ces objets, un aspect de la présente invention prévoit un circuit d'adaptation recevant des premières données au rythme d'un premier signal de requête et fournissant des secondes données correspondant aux premières données au rythme d'un second signal de requête, le 5 10 2903790 4 circuit comprenant un dispositif de contrôle générant une commande indiquant à un instant donné une des trois consignes possibles "supprimer", "transmettre" ou "dupliquer", la commande délivrée étant susceptible de changer au rythme du premier 5 signal de requête ; un dispositif de traitement fournissant un troisième signal de requête à partir du premier signal de requête et de ladite commande, et produisant, pour chaque activation du premier signal de requête, aucune, une ou deux activations du troisième signal de requête selon que ladite 10 commande est respectivement "supprimer", "transmettre" ou "dupliquer" ; et une mémoire de type FIFO mémorisant la valeur de la première donnée présentée lors d'une activation donnée du premier signal de requête pour chacune des éventuelles activations correspondantes du troisième signal de requête et 15 fournissant une seconde donnée lors de chaque activation du second signal de requête. Selon un exemple de réalisation de la présente invention, le circuit comprend en outre un dispositif d'interpolation ou de décimation recevant des données initiales et fournissant 20 lesdites premières données. Selon un exemple de réalisation de la présente invention, le circuit comprend en outre un dispositif d'interpolation ou de décimation recevant les secondes données et fournissant des données de sortie. 25 Selon un exemple de réalisation de la présente invention, la fréquence F1 du premier signal de requête est supérieure à la fréquence F2 du second signal de requête, la fréquence F1 étant inférieure à deux fois la fréquence F2. Selon un exemple de réalisation de la présente inven- 30 tion, la fréquence F1 du premier signal de requête est inférieure à la fréquence F2 du second signal de requête, la fréquence F1 étant supérieure à la moitié de la fréquence F2. Selon un exemple de réalisation de la présente invention, ladite commande est un nombre binaire pouvant prendre 2903790 5 trois valeurs distinctes correspondant chacune à une desdites trois consignes possibles. Selon un exemple de réalisation de la présente invention, le premier signal de requête et/ou le second signal de 5 requête sont produits par un dispositif de génération de requêtes incluant un compteur synchronisé par un signal d'horloge présentant une fréquence supérieure à la fréquence d'activation moyenne du premier signal de requête et/ou du second signal de requête. 10 Un autre aspect de la présente invention prévoit un convertisseur analogique-numérique incluant un circuit d'adaptation tel que précédemment défini. Un autre aspect de la présente invention prévoit un convertisseur numérique-analogique incluant un circuit 15 d'adaptation tel que précédemment défini. Un autre aspect de la présente invention prévoit un circuit intégré incluant un circuit d'adaptation tel que précédemment défini. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, est un schéma général d'un circuit d'adaptation de flux de données ; la figure 2, précédemment décrite, représente un exemple de réalisation classique d'un circuit d'adaptation dans le cas où le rapport des fréquences des données reçues et émises 30 n'est pas entier ; la figure 3 représente un exemple de réalisation d'un circuit d'adaptation dans le cas où le rapport des fréquences des données reçues et émises n'est pas entier et où le signal d'horloge général n'est pas multiple de la fréquence des données 35 reçues ; 20 25 2903790 6 la figure 4 est un diagramme illustrant le fonctionnement d'un dispositif de génération de requêtes du circuit d'adaptation représenté en figure 3 ; la figure 5 représente un exemple de réalisation d'un 5 circuit d'adaptation dans le cas où le rapport des fréquences des données reçues et émises ne peut s'écrire comme le rapport de deux entiers pas trop grands ; la figure 6 est un schéma d'un circuit d'adaptation selon la présente invention ; 10 la figure 7 est un schéma d'un exemple de réalisation d'un décodeur inclus dans un dispositif de traitement du circuit d'adaptation représenté en figure 6 ; la figure 8 est un diagramme illustrant le fonctionnement du circuit d'adaptation représenté en figure 6 ; 15 la figure 9 est un schéma d'un dispositif de contrôle du circuit d'adaptation représenté en figure 6 ; la figure 10 est un schéma d'un circuit d'adaptation utilisant un circuit selon la présente invention ; la figure 11 est un schéma d'un convertisseur 20 analogique-numérique utilisant un circuit d'adaptation selon la présente invention ; et la figure 12 est un schéma d'un convertisseur numérique-analogique utilisant un circuit d'adaptation selon la présente invention. 25 Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures. Les circuits d'adaptation décrits dans la suite de la description utilisent un signal d'horloge "général" Clk, de 30 fréquence Fck. Ce signal d'horloge Clk, ou des signaux d'horloge dérivés de Clk présentant des fréquences égales à des sous-multiples de Fck, sont utilisés par les circuits d'adaptation pour cadencer les opérations effectuées par leurs divers dispositifs. 2903790 7 Par ailleurs, dans la suite de la description, on utilisera indifféremment le terme données Dl ou D2 et le terme signal de données Dl ou D2. Chacune des données considérées ici est constituée d'un ou de plusieurs bits. Un signal de données 5 correspond par exemple à un signal audio ou vidéo. On va maintenant décrire les différents aspects qui ont été étudiés par la Demanderesse et qui lui ont permis de concevoir le circuit d'adaptation selon l'invention. Les circuits d'adaptation existants peuvent être 10 "adaptés" ou modifiés dans le cas où la fréquence F1 des données Dl reçues et/ou la fréquence F2 des données D2 émises n'est pas un sous-multiple de la fréquence Fck du signal d'horloge Clk. Pour ce faire, on utilise un système de requêtes permettant de recevoir les données Dl avec une fréquence en moyenne égale à F1 15 et/ou d'émettre les données D2 avec une fréquence en moyenne égale à F2. Une telle modification sera plus aisément comprise à la lecture de l'exemple suivant. La figure 3 est un schéma d'un circuit d'adaptation recevant des données Dl présentant une fréquence F1 égale à 20 3,6 kHz et émettant des données D2 avec une fréquence F2 égale à 1,2 MHz. La fréquence Fck du signal d'horloge Clk est égale à 12 MHz. F2 est un sous-multiple entier de Fck (F2 = Fck/10) et F1 n'est pas un sous-multiple entier de Fck. Par ailleurs, le rapport F2/F1 est égal à 1000/3 et le circuit d'adaptation de la 25 figure 3 correspond à une modification, ou "adaptation", du circuit représenté en figure 2, dans le cas où P=1000 et N=3. Le circuit d'adaptation comprend un dispositif d'interpolation 10 de rapport 1000 qui reçoit des données Dl et fournit des données D' à un dispositif de décimation 11 de 30 rapport 3. Le dispositif de décimation 11 fournit des données D" à une mémoire 12 de type premier-entré-premier-sorti, ou FIFO. Les opérations des dispositifs 10 et 11 sont cadencées par un signal de requête req' fourni par un dispositif de génération de requêtes 13 recevant le signal d'horloge Clk. Par ailleurs, le 35 dispositif d'interpolation 10 fournit un signal de requête regl 2903790 8 à destination du dispositif fournissant les données Dl afin que celui-ci fournisse des données Dl au rythme du signal de requête reql. Le dispositif de décimation 11 fournit un signal de requête req" qui commande la mémorisation des données D" dans la 5 mémoire FIFO 12. En outre, la mémoire FIFO délivre des données D2 sur commande d'un signal de requête req2 produit, par exemple, à partir du signal d'horloge Clk. Les signaux de requête reql, req' et req" sont des "pseudo" signaux d'horloge qui ne sont pas "parfaitement" 10 périodiques. La fréquence des signaux reql, req' et req" est en moyenne respectivement égale à une fréquence F1, F' et F2. Les signaux de requête reql et req" sont produits à partir du signal de requête req' dont la fréquence moyenne est la plus élevée, F' étant égale à 3,6 MHz (3/10*Fck). 15 La figure 4 illustre le fonctionnement du dispositif de génération de requêtes 13 du circuit d'adaptation représenté en figure 3. Le dispositif 13 est constitué d'un compteur modulo 10 qui incrémente sa sortie après chaque activation du signal d'horloge Clk en ajoutant +3 à la valeur précédemment fournie. 20 Ainsi, en partant de 0, le compteur passe successivement par les valeurs suivantes : 3, 6, 9, 2, 5, 8, 1, 4, 7, 0 et ainsi de suite. Lors de chaque "diminution" de la valeur fournie par le compteur, c'est-à-dire quand le compteur passe d'une des valeurs 7, 8 ou 9 à une des valeurs 0, 1 ou 2, une activation du signal 25 de requête req' est produite. Lors des autres changements de valeurs du compteur, aucune activation du signal req' n'est effectuée. Pour un cycle donné du compteur, de 0 à 0, les activations du signal req' sont produites avec des intervalles successivement égaux à 4*Tck, 3*Tck, 3*Tck, où Tck=1/Fck. La 30 fréquence moyenne du signal de requête req' est alors de 3/10*Fck. L'utilisation d'un tel dispositif de génération de requêtes permet de s'affranchir de la contrainte selon laquelle le signal d'horloge Clk doit avoir une fréquence Fck égale à un 35 multiple entier des fréquences F1 et F2. 2903790 9 On notera que la mémoire FIFO 12 n'est pas indispensable. Cette mémoire permet de fournir des données D2 avec une fréquence "parfaitement" égale à F2. Cependant, si le dispositif recevant les données D2 peut recevoir ces dernières à 5 une fréquence en moyenne égale à F2, alors il peut être directement relié au dispositif de décimation 11. Une autre contrainte des circuits d'adaptation existants, à savoir d'avoir un rapport F2/F1 qui puisse s'écrire sous la forme P/N, P et N étant des entiers pas trop grands, 10 peut être résolue grâce à un circuit d'adaptation comprenant un dispositif d'interpolation ou de décimation et un dispositif de régulation effectuant des suppressions ou des duplications périodiques. Un exemple de tel circuit d'adaptation est décrit ci-après. 15 La figure 5 est un schéma d'un circuit d'adaptation recevant des données Dl avec une fréquence F1 égale à 2,4 MHz et émettant des données D2 avec une fréquence F2 égale à 44,1 kHz, cette dernière correspondant à la fréquence d'un signal fourni/reçu par un lecteur de disques audio (CD). La fréquence 20 Fck du signal d'horloge Clk est égale à 12 MHz. F1 est un sous-multiple entier de Fck (F1 = Fck/5) et F2 n'est pas un sous-multiple entier de Fck. Le rapport F1/F2 est égal à 54,4217 et ne peut être mis sous la forme N/P avec N et P entiers pas trop grands. La solution est la suivante. 25 Le circuit d'adaptation comprend un dispositif de décimation 20 de rapport 54 qui reçoit les données Dl et fournit des données D' à un dispositif de régulation 21 qui fournit les données D2. Le dispositif 21 élimine régulièrement une donnée de la série de données D' pour former les données D2. Plus, 30 précisément, la fréquence des données D' est égale à F1/54 soit 44,44 kHz. Le rapport F2/F' est égal à 0.99 ou autrement dit à 99/100. Pour 100 données reçues par le dispositif de régulation 21, celui-ci doit en fournir 99. Le dispositif de régulation élimine donc une donnée toutes les 100 données reçues. 2903790 10 Un inconvénient du circuit d'adaptation de la figure 5 est qu'il introduit du bruit dans le signal de données D2. Le bruit introduit a dans cet exemple une fréquence F'/100 soit 444 Hz. Ce bruit est gênant dans le cas où le signal de données D2 5 est un signal audio car la fréquence 444 Hz est incluse dans la bande spectrale utile d'un signal audible correspondant sensiblement à la plage 20 Hz - 20 kHz. Comme cela apparaît à la lecture des exemples de circuits d'adaptation décrits ci-dessus, chaque cas de figure 10 nécessite un type de circuit d'adaptation particulier. La présente invention propose un circuit d'adaptation "universel" qui peut être utilisé quel que soit le rapport des fréquences F2/F1 et quel que soit le rapport entre la fréquence Fck de l'horloge Clk et la fréquence F1 ou F2. 15 La figure 6 est un schéma d'un exemple de réalisation d'un circuit d'adaptation 50 selon la présente invention adapté au cas où F2 est compris entre F1 divisé par deux (F1/2) et deux fois F1 (2F1). Le circuit 50 comprend un dispositif de traitement (processor) 51, un dispositif de contrôle AE 52 et 20 une mémoire de type FIFO 53. Le dispositif de traitement 51 reçoit des données Dl au rythme des activations d'un signal de requête reql. Le dispositif de traitement 51 fournit des données D' et un signal de requête req' à la mémoire 53 qui mémorise les données D' au rythme des activations du signal de requête req'. 25 La mémoire FIFO fournit des données D2 au rythme des activations d'un signal de requête req2. Le dispositif de contrôle AE 52 fournit un signal de commande cmd au dispositif de traitement 51 et plus précisément à un décodeur inclus dans le dispositif de traitement 51. Tout comme le dispositif de traitement 51, le 30 fonctionnement du dispositif de contrôle AE 52 est cadencé par le signal de requête reg1. Le signal de commande cmd fourni par le dispositif de contrôle 52 est fonction de la valeur d'un nombre C défini en fonction des fréquences F1 et F2. Le nombre C peut être obtenu à partir de la relation suivante : 35 C= F û1 (1) 2903790 11 dans le cas où F1 est la fréquence (ou la fréquence moyenne) du signal reql et F2 est la fréquence (ou la fréquence moyenne) du signal req2. La figure 7 est un schéma du décodeur inclus dans le 5 dispositif de traitement 51. A partir du signal de commande cmd, le décodeur produit trois autres signaux : un signal d'élimination "sup", un signal de transmission "trans" et un signal de duplication "dup". L'association du dispositif de traitement et de la 10 mémoire FIFO permet de créer un signal de données D2, à partir du signal de données Dl, en éliminant une première partie des données Dl, en recopiant une deuxième partie des données Dl et en dupliquant une troisième partie des données Dl. Le séquencement des opérations d'élimination, de recopie et de duplication est dicté par le signal de commande cmd fourni par le dispositif de contrôle 52. Le signal de commande cmd varie en fonction du nombre C. La figure 8 est un diagramme illustrant le fonction- nement du dispositif de traitement 51. Les signaux reql, cmd, 20 sup, trans, dup et req' sont représentés. Le signal reql a dans cet exemple la forme d'un signal d'horloge présentant une alternance périodique de deux états "0" et "1". Le signal de commande cmd est une succession de valeurs binaires prises parmi 3 valeurs suivantes "00", "01" et "10". Les éventuels changements de valeurs du signal de commande cmd se produisent après un front montant du signal reql. Chaque valeur du signal de commande cmd dure au minimum un cycle ou autrement dit une période du signal reql. Le signal de commande est dans cet exemple initialement égal à 00, puis égal à 01 pendant deux 30 cycles du signal reql, puis égal à 10 pendant un cycle, puis égal à 01 pendant un cycle, puis égal à 10 pendant un cycle, puis égal à 01 pendant trois cycles, puis égal à 00 pendant un cycle, puis égal à 01 pendant deux cycles, puis égal à 10 pendant un cycle, puis égal à 01 pendant un cycle. Les signaux 35 d'élimination "sup", de transmission "trans" et de duplication 2903790 12 "dup" sont actifs au niveau "1" quand le signal de commande cmd a respectivement pour valeur 00, 01 et 10. Le signal de requête req' présente une alternance d'états "0" et "1". Lors de chaque front montant du signal de requête reql, le dispositif de 5 traitement 51 génère zéro, une ou deux activations du signal de requête req' selon que c'est respectivement le signal d'élimination "sup", le signal de transmission "trans" ou le signal de duplication "dup" qui est activé. Selon une variante de fonctionnement du dispositif de 10 traitement 51, la génération des activations du signal de requête req' s'effectue sur les fronts descendants du signal de requête reql, c'est-à-dire consécutivement aux éventuels changements du signal de commande cmd. L'homme de l'art pourra imaginer d'autres modes de synchronisation du signal de requête 15 req' par rapport au signal de requête reql et au signal de commande cmd, en utilisant par exemple l'horloge générale Clk. Le signal de données D' peut être une simple transmission du signal de données Dl. Il faut néanmoins que la valeur du signal de données D' ne change pas trop rapidement après un 20 front montant du signal de requête reql afin qu'une même valeur de donnée Dl puisse être mémorisée deux fois dans la mémoire FIFO 53 lors de deux activations successives du signal req', en cas de commande de duplication. Dans le cas où cette contrainte temporelle ne peut être vérifiée par le signal de données Dl, le 25 dispositif de traitement 51 doit effectuer une recopie du signal de données Dl sur le signal de données D' de telle façon que les changements de valeurs du signal de données D' ne se produisent pas entre deux activations successives du signal req' correspondant à une commande de duplication. 30 Le dispositif de contrôle 52 peut être qualifié de générateur de commandes pseudo-aléatoire. La série de commandes du signal cmd doit être telle que le signal de requête req' obtenu présente une fréquence en moyenne égale à la fréquence F2 du signal de requête req2. Dans le cas où la fréquence F2 est 2903790 13 supérieure à la fréquence F1, le nombre de duplications doit être supérieur au nombre de suppressions, et inversement. Par ailleurs, la réalisation d'opérations d'élimination et de duplication introduit du bruit dans le signal de 5 données D2. Cependant, l'utilisation comme dispositif de contrôle d'un circuit connu sous le nom de circuit AE permet au final d'introduire dans le signal de données D2 du bruit essentiellement haute fréquence. Dans la mesure où le spectre utile du signal de données D2 n'est pas infini mais limité à une 10 plage "basse fréquence", par exemple 20 Hz-20 kHz pour un signal audio, il est possible de prévoir un filtre passe-bas en sortie du circuit d'adaptation afin d'éliminer le bruit haute fréquence introduit si ce bruit est gênant. La figure 9 est un schéma d'un exemple de circuit AE 15 numérique pouvant être utilisé comme circuit de contrôle 52 dans un circuit d'adaptation selon la présente invention. Le circuit AE comprend des dispositifs de multiplication 60 à 67 représentés par des triangles dans lesquels sont inscrits des facteurs multiplicatifs, des additionneurs 70 à 72, ainsi que 20 des bascules 75 et 76 représentées par des carrés dans lesquels est écrit 1/(z-1). Le circuit AE comprend en outre un comparateur 80 et un convertisseur 81. Les dispositifs de multiplication 60, 61 et 62 reçoivent le nombre C. L'additionneur 70 reçoit les sorties des 25 multiplicateurs 60, 63 et 65. La sortie de l'additionneur 70 est reliée à l'entrée de la bascule 75. La sortie de la bascule 75 est reliée aux entrées des multiplicateurs 64 et 67. L'additionneur 71 reçoit les sorties des multiplicateurs 61 et 64. La bascule 76 reçoit la sortie de l'additionneur 71. La 30 sortie de la bascule 76 est reliée aux entrées des multiplicateurs 65 et 66. L'additionneur 72 reçoit les sorties des multiplicateurs 62, 66 et 67. L'additionneur 72 délivre un signal y au comparateur 80. Le comparateur 80 fournit le signal de commande cmd. Le convertisseur 81 reçoit le signal cmd et sa 35 sortie est reliée à l'entrée du multiplicateur 63. 2903790 14 Les nombres C et y ainsi que tous les autres nombres traités par chacun des éléments du circuit AE sont dans cet exemple des nombres codés sur 20 bits. Le nombre y varie dans une plage de valeurs prédéfinie par exemple égale à 0 - 1,5. Le 5 comparateur 80 produit un signal de commande cmd égal à 00, 01 ou 10 selon respectivement que le nombre y appartient à la plage de valeurs [ 0 ;0,5[, [0,5 ; 1 [ ou [1 ; 1, 5] . Le convertisseur 81 fournit un nombre égal à 0, 0,5 ou 1 selon respectivement que le signal cmd est égal à "00", "01" ou "10". 10 D'après la relation (1), lorsque le nombre C est positif, cela signifie que F2 est supérieur à F1. Inversement, lorsque le nombre C est négatif, cela signifie que F2 est inférieur à F1. Le nombre C est d'autant plus élevé que le rapport F2/F1 est élevé sachant que F2 est compris entre F1/2 et 15 2F1. De façon générale, plus le nombre C est élevé plus le rapport entre le nombre de commandes de duplication "10" et le nombre de commandes d'élimination "00" est élevé, et inversement. Le circuit AE représenté en figure 9 est un circuit 20 pair d'ordre 2. D'autres types de circuits AE peuvent être utilisés. De façon générale, l'utilisation d'un circuit AE ayant un ordre élevé permet d'assurer que le bruit est bien repoussé vers les hautes fréquences, la valeur de la fréquence au-delà de laquelle le bruit est repoussé étant déterminée au moins en 25 partie par le choix des coefficients des multiplicateurs du circuit A. A titre d'exemple, dans le domaine des signaux audio, on peut utiliser un circuit AE d'ordre 4. Le circuit d'adaptation représenté en figure 6 s'adapte à tout type de rapport de fréquences F2/F1 lorsque F2 est 30 compris entre F1/2 et 2F1. Dans le cas où F2 est inférieur à F1/2 ou supérieur à 2F1, le circuit d'adaptation de la figure 6 peut être complété de la façon suivante. La figure 10 est un schéma d'une variante de réalisation d'un circuit d'adaptation selon la présente inven- 35 tion. Cette variante de réalisation inclut le circuit d'adap- 2903790 15 tation 50 représenté en figure 6. Un dispositif d'interpolation ou de décimation 100 de rapport n1 reçoit des données Din à une fréquence Fin et fournit des données D1 au circuit d'adaptation 50. Les données D2 fournies par le circuit d'adaptation 50 sont 5 transmises à un filtre numérique passe-bas 101. Le filtre 101 fournit des données D2' à un dispositif d'interpolation ou de décimation 102 de rapport n2. Le dispositif 102 fournit des données Dout à une fréquence Fout. Le circuit d'adaptation 50 reçoit des signaux de 10 requête regl et req2 et le filtre 101 reçoit le signal de requête req2. Les dispositifs 100 et 102 reçoivent également des signaux de requête et en fournissent éventuellement. Ces signaux de requête ne sont pasreprésentés dans la mesure où leur "côté" d'arrivée ou de départ dépend de la nature des dispositifs 100 15 et 102, c'est-à-dire décimateur ou interpolateur. Par ailleurs, la provenance des signaux de requête pouvant être diverse, celle-ci n'est pas précisée sur la figure. Les signaux de requête peuvent notamment être produits à partir d'un signal d'horloge général Clk au moyen si nécessaire de diviseurs ou de 20 générateurs de requête similaires à celui décrit précédemment en relation avec la figure 4. Dans le cas où la fréquence Fin des données fournies est supérieure à la fréquence Fout des données émises, les dispositifs 100 et 102 sont des dispositifs de décimation. Les 25 rapports n1 et n2 sont choisis de façon que F2 soit compris entre F1/2 et 2F1 pour que le circuit d'adaptation 50 fonctionne convenablement. En outre, le rapport n1 est de préférence choisi de façon que F1 soit suffisamment élevé pour assurer un fonctionnement optimum du circuit 50. 30 Dans le cas où la fréquence Fin est inférieure à la fréquence Fout, les dispositifs 100 et 102 sont des dispositifs d'interpolation. Les rapports n1 et n2 sont de même choisis de façon que F2 soit compris entre F1/2 et 2F1 pour que le circuit d'adaptation 50 fonctionne convenablement. Selon une variante, 35 on peut également prévoir d'effectuer une étape de suréchantil- 2903790 16 lonnage avant le circuit d'adaptation 50 et une étape de décimation après le circuit d'adaptation 50 afin que l'adaptation réalisée par le circuit 50 se fasse à hautes fréquences. Dans l'exemple de circuit représenté en figure 10, 5 deux dispositifs d'interpolation ou de décimation 100 et 102 sont utilisés. Cependant, un seul dispositif d'interpolation ou de décimation placé avant ou après le circuit d'adaptation 50 pourrait suffire. Le filtre 101 permet d'éliminer le bruit haute 10 fréquence du signal de données D2. On notera cependant qu'en cas d'utilisation d'un dispositif de décimation 102, incluant un filtre passe-bas, la présence du filtre 101 est inutile. Par ailleurs, les rapports n1 et n2 peuvent être prévus variables afin de pouvoir convertir des données Din en 15 des données Dout quel que soit le rapport entre les fréquences Fout et Fin. Un avantage d'un circuit d'adaptation selon la pré-sente invention est qu'il permet de convertir la fréquence de données quel que soit le rapport de conversion souhaité entre 20 les fréquences des données reçues et émises. Un circuit d'adaptation selon la présente invention peut être utilisé dans divers circuits tels que des convertisseurs analogique-numérique ou des convertisseurs numérique-analogique. 25 La figure 11 est un schéma d'une partie d'un convertisseur analogique-numérique incluant le circuit d'adaptation "FLOW ADAPTER" 50 représenté en figure 6. Les opérations du convertisseur sont cadencées par un signal d'horloge général Clk de fréquence Fck par exemple égale à 12 MHz. Le circuit d'adap- 30 tation 50 reçoit des données D1 au rythme d'un signal de requête regl de fréquence F1, égale dans cet exemple à 2,4 MHz, le signal regl étant produit par un circuit diviseur de fréquence 150. Le circuit diviseur 150 est par exemple un compteur modulo 5 cadencé par le signal d'horloge Clk. Le circuit d'adaptation 35 50 fournit des données D2 à un filtre passe-bas numérique 151 2903790 17 qui délivre des données D2' à un dispositif de décimation 152 de rapport N. Le dispositif de décimation 152 délivre des données Dout. Les données D2 sont fournies par le circuit d'adaptation 50 et traitées par le filtre 151 au rythme d'un signal de 5 requête req2 produit par un dispositif de génération de requêtes 153 à partir du signal d'horloge Clk. Le signal de requête req2 présente une fréquence en moyenne égale à F2. Le filtre 151 fournit au dispositif de décimation 152 un signal de requête req2' présentant une fréquence en moyenne égale à F2. Le 10 dispositif de décimation 152 délivre un signal de requête reqout dont la fréquence est en moyenne égale à une fréquence Fout. Le principe de fonctionnement du générateur de requête 153 peut être similaire à celui du générateur de requête 13 décrit précédemment en relation à la figure 3. 15 Les données Dl sont par exemple des données numériques obtenues après échantillonnage d'un signal audio ou vidéo, avec une fréquence élevée égale dans cet exemple à 2,4 MHz. Les données Dout correspondent alors à un échantillonnage de ce même signal audio ou vidéo mais avec une fréquence plus faible 20 correspondant à la fréquence standard des signaux audio ou vidéo mémorisés sur un disque (CD ou DVD). Dans le cas où les données Dout correspondent à un signal audio enregistré sur CD, la fréquence Fout est égale à 44,1 kHz. Cette fréquence n'étant pas un sous-multiple de Fck, 25 il est donc nécessaire d'utiliser le dispositif de génération de requêtes 153 pour obtenir le signal req2 et par suite le signal reqout. Le rapport de décimation N est alors égal à 54 et la fréquence F2 correspondant à la fréquence moyenne du signal de requête req2 est de 2,38 MHz. La fréquence F2 est très proche de 30 la fréquence F1 égale à 2,4 MHz et le circuit d'adaptation 50 fonctionne dans des conditions optimales. La figure 12 est schéma d'une partie d'un conver-tisseur numérique-analogique incluant le circuit d'adaptation "FLOW ADAPTER" 50 représenté en figure 6. Les opérations du 35 convertisseur sont cadencées par un signal d'horloge général Clk 2903790 18 de fréquence Fck par exemple égale à 12 MHz. Un dispositif d'interpolation 160 de rapport N reçoit des données Din au rythme d'un signal de requête reqin et fournit des données Dl au circuit d'adaptation 50. Un filtre passe-bas 161 reçoit des 5 données D2 fournies par le circuit d'adaptation 50 au rythme d'un signal de requête req2 de fréquence F2 et délivre des données Dout au rythme d'un signal de requête reqout de fréquence Fout égale à la fréquence F2. La fréquence F2 est par exemple égale à 2,4 MHz et le signal de requête req2 est fourni 10 par un circuit diviseur de fréquences 162 cadencé par le signal d'horloge Clk. Un signal de requête reql ayant une fréquence en moyenne égale à une fréquence F1 est fourni au circuit d'adaptation 50 et au dispositif d'interpolation 160 par un dispositif de génération de requêtes 163 recevant le signal 15 d'horloge Clk. Le dispositif d'interpolation 160 délivre un signal de requête reqin présentant une fréquence en moyenne égale à F1/N. Le principe de fonctionnement du générateur de requête 163 peut être similaire à celui du générateur de requête 13 décrit précédemment en relation à la figure 3. 20 Le signal de données Din correspond par exemple à un signal numérique audio ou vidéo lu sur un disque CD ou DVD. Le signal de données Dout correspond alors à un signal audio ou vidéo numérique comprenant un grand nombre d'échantillons pouvant aisément être transformés en signal audio ou vidéo 25 analogique par des dispositifs de conversion et d'amplification classiques. Dans le cas où les données Din correspondent à un signal audio enregistré sur CD, la fréquence Fin, égale à 44,1 kHz, n'est pas un sous-multiple de Fck et le dispositif de 30 génération de requêtes 153 est nécessaire afin d'obtenir le signal reql et par suite le signal reqin. Le rapport d'inter- polation N est alors égal à 54 et la fréquence F1 correspondant à la fréquence moyenne du signal de requête reql est de 2, 38 MHz. La fréquence F1 est très proche de la fréquence F2 égale à 2903790 19 2,4 MHz et le circuit d'adaptation fonctionne dans des conditions optimales. On notera que dans les exemples de convertisseurs susmentionnés, les données Dout du convertisseur analogique- 5 numérique de la figure 11 et les données Din du convertisseur numérique-analoqique de la figure 12, destinées à un graveur ou ou provenant d'un lecteur de CD ou de DVD sont fournies ou reçues au rythme d'un signal de requête reqout ou reqin qui n'est pas parfaitement périodique. Dans le cas où les 10 graveurs/lecteurs ne peuvent fonctionner avec des requêtes non périodiques, une mémoire de type FIFO peut être intercalée entre le graveur/lecteur et le convertisseur. Par ailleurs, le rapport N du dispositif de décimation 152 du convertisseur de la figure 11 ou du dispositif d'inter- 15 polation 160 du convertisseur de la figure 12 peut être variable. Les convertisseurs peuvent ainsi recevoir et émettre des signaux de différentes fréquences. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme 20 de l'art. En particulier, l'homme de l'art pourra imaginer d'autres utilisations du circuit d'adaptation selon la présente invention et notamment d'autres convertisseurs analogique-numérique ou numérique-analogique. REVENDICATIONS 1. Circuit d'adaptation recevant des premières données (Dl) au rythme d'un premier signal de requête (reql) et fournissant des secondes données (D2) correspondant aux premières données au rythme d'un second signal de requête (req2), le circuit comprenant : un dispositif de contrôle (52) générant une commande (cmd) indiquant à un instant donné une de trois consignes possibles "supprimer", "transmettre" ou "dupliquer", la commande délivrée étant susceptible de changer au rythme du premier signal de requête ; un dispositif de traitement (51) fournissant un troisième signal de requête (req') à partir du premier signal de requête et de ladite commande, et produisant, pour chaque activation du premier signal de requête, aucune, une ou deux activations du troisième signal de requête selon que ladite commande est respectivement "supprimer", "transmettre" ou "dupliquer" ; et une mémoire de type FIFO (53) mémorisant la valeur de la première donnée présentée lors d'une activation donnée du premier signal de requête pour chacune des éventuelles activations correspondantes du troisième signal de requête et fournissant une seconde donnée lors de chaque activation du second signal de requête. 2. Circuit d'adaptation selon la revendication 1 comprenant en outre un dispositif d'interpolation ou de décimation (100) recevant des données initiales (Din) et fournissant lesdites premières données. 3. Circuit d'adaptation selon la revendication 1 comprenant en outre un dispositif d'interpolation ou de déci- mation (102) recevant les secondes données et fournissant des données de sortie (Dout). 4. Circuit d'adaptation selon la revendication 1, dans lequel la fréquence F1 du premier signal de requête est 2903790 21 supérieure à la fréquence F2 du second signal de requête, la fréquence F1 étant inférieure à deux fois la fréquence F2. 5. Circuit d'adaptation selon la revendication 1, dans lequel la fréquence F1 du premier signal de requête est 5 inférieure à la fréquence F2 du second signal de requête, la fréquence F1 étant supérieure à la moitié de la fréquence F2. 6. Circuit d'adaptation selon la revendication 1, dans lequel ladite commande (cmd) est un nombre binaire pouvant prendre trois valeurs distinctes correspondant chacune à une 10 desdites trois consignes possibles. 7. Circuit d'adaptation selon la revendication 1, dans lequel le premier signal de requête (reql) et/ou le second signal de requête (req2) sont produits par un dispositif de génération de requêtes (153, 163) incluant un compteur 15 synchronisé par un signal d'horloge (Clk) présentant une fréquence supérieure à la fréquence d'activation moyenne du premier signal de requête et/ou du second signal de requête. 8. Convertisseur analogique-numérique incluant un circuit d'adaptation (50) selon la revendication 1. 20 9. Convertisseur numérique-analogique incluant un circuit d'adaptation (50) selon la revendication 1. 10. Circuit intégré incluant un circuit d'adaptation (50) selon la revendication 1.