Brevet FR2908555A1 — publié le 20080516

CIRCUIT INTEGRE AVEC MODE DE VEILLE MINIMISANT LA CONSOMMATION DE COURANT L'invention concerne les circuits intégrés électroniques capables de fonctionner soit en mode actif soit en mode de veille et d'avoir, en mode de veille, une très faible consommation de courant. Ces circuits sont nécessaires notamment dans les applications où l'alimentation est fournie par une batterie ou une pile (téléphones portables, appareils photographiques, ordinateurs portables, etc.), afin de ne pas consommer inutilement l'énergie de la source d'alimentation. Dans ces applications, on réalise en général les circuits en technologie CMOS (métal oxyde semiconducteur complémentaire), permettant une consommation plus faible que d'autres technologies. Pour passer d'un mode actif à une mode de veille, on prévoit en général dans le circuit intégré, comme on le voit sur la figure 1, un transistor de puissance TP interposé en série entre l'une des bornes d'alimentation A ou M du circuit intégré et la partie active du circuit (CA) ; ce transistor est contrôlé par un circuit CGM de gestion de mode qui établit sur la grille du transistor une tension ou une autre selon que le circuit intégré est en mode actif ou en veille ; la fonction de ce transistor de puissance est double : - en mode actif : il est rendu fortement conducteur et laisse passer tout le courant nécessaire au circuit actif, avec une chute de tension minimale donc sans consommation de puissance inutile ; - en mode de veille : il est bloqué pour interrompre le courant de la source d'alimentation vers le reste du circuit intégré. Le transistor de puissance doit donc répondre à plusieurs contraintes : courant suffisamment élevé dans l'état passant ; très faible chute de tension dans l'état passant très faibles courants de fuite dans l'état bloqué ; et enfin, si possible, des dimensions aussi réduites que possible pour réduire l'encombrement sur le silicium du circuit intégré. On a déjà proposé dans l'art antérieur divers types de transistors de puissance tentant de répondre à cet ensemble de contraintes. On en 30 trouvera des exemples notamment dans les documents publiés suivants : 2908555 2 S. Mutoh et al., "1-V Power Supply High Speed Digital Circuit Technology with Multithreshold-voltage CMOS", IEEE Journal of Solid State Circuits, vol. 30, pp 847-854, Aug. 1995. T. Inukai et al., "Boosted Gate OS (BGMOS): Device/Circuit 5 Cooperation Scheme to Achieve Leakage-Free Giga-Scale Integration", Custom Integrated Circuits Conference, pp. 409-412, May 2000. H. Kawaguchi et al., "A super Cut-Off CMOS (SCCMOS) Scheme for 0,5 V Supply Voltage with Picoampere Stand-by Current", IEEE Journal of Solid State Circuits, vol. 35 N 10, pp 1498-1501, Oct 2000. 10 Dans ce dernier document, on utilise un transistor de puissance à tension de seuil basse fournissant un courant élevé dans l'état passant et dont on réduit le courant de fuite en sur-polarisant la grille en inverse en mode de veille ; par sur-polarisation inverse on entend une polarisation à une tension plus basse que la borne la plus négative de la tension d'alimentation, 15 pour un transistor NMOS, ou plus haute que la tension d'alimentation la plus positive pour un transistor PMOS. Le transistor de puissance du document cité en dernier est celui qui présente le meilleur compromis entre la surface occupée (pour un courant donné dans l'état passant), et le courant de fuite dans l'état bloqué. 20 On constate que le courant de fuite, qui est d'abord dû au courant de conduction ISTH entre source et drain (courant sous le seuil) diminue exponentiellement lorsqu'on polarise plus négativement la grille (pour un NMOS) ; il peut devenir extrêmement faible. Cependant, un deuxième phénomène doit être pris en compte ; il s'agit de l'apparition d'un courant de 25 drain induit par la grille : en polarisant la grille en inverse, il apparaît un courant de fuite non plus entre drain et source mais entre drain et substrat du circuit intégré. Typiquement, dans la configuration de la figure 1 où le transistor de puissance TP est un transistor PMOS dont la source est reliée à la borne d'alimentation la plus positive A, la grille est portée à un potentiel encore plus positif en mode de veille, alors que le drain va rester pratiquement au potentiel de la borne M qui est le potentiel bas de l'alimentation. Les paires électrons-trous générées naturellement dans le drain subissent l'influence du champ électrique important qui existe alors entre grille et drain là où la grille surplombe le bord du drain ; le champ électrique généré entre grille et drain tend à abaisser localement la barrière 2908555 3 de potentiel entre drain et substrat ; des électrons peuvent franchir cette barrière et passer vers le substrat, créant un courant de fuite substrat/drain malgré l'interruption du courant source/drain. Ce courant 'Gin ou courant de drain induit par la grille augmente significativement lorsque la tension entre 5 grille et drain augmente ; l'augmentation est sensiblement exponentielle. La sur-polarisation inverse de grille engendre donc un courant de fuite additionnel pour la batterie d'alimentation du circuit, et ce courant croît fortement avec le niveau de sur-polarisation. Cela veut dire que si on augmente trop la tension grille-source en négatif (NMOS) ou en positif 10 (PMOS), la très forte réduction du courant de fuite entre source et drain ne sert plus à rien car une autre source de fuites devient prédominante. La courbe de la figure 2 représente un exemple de tracé des deux courbes de courant de fuite variant en sens inverse. L'échelle est logarithmique pour les courants en ordonnée et linéaire pour les tensions 15 grille-source en abscisse. En traits tiretés le courant de conduction entre drain et source ISTH ; en traits pointillés : le courant de drain induit par la grille IGIDL (traits pointillés) ; en traits pleins, la somme de ces deux courants qui est le courant total de fuite 'OFF. La courbe est tracée pour un transistor NMOS, la tension grille-source ayant des valeurs négatives (grille plus 20 négative que la source) ; pour un transistor PMOS, la courbe serait identique mais graduée en tension positive (grille plus positive que la source). On voit que le courant total de fuite présente un minimum pour une certaine valeur de tension grille-source, et il serait optimal de se placer à cette valeur en mode de veille. 25 Malheureusement, ce point optimal n'est pas facile à trouver dans la réalité en raison de la dispersion des paramètres technologiques, au sein d'une fabrication ou entre plusieurs lots fabriqués. II dépend aussi de la valeur de la tension d'alimentation du circuit et de la température. La figure 3 illustre un exemple de variation en fonction de la température ; les courbes 30 de courant de fuite 'OFF tracées sur cette figure, pour des températures respectives de -40 c, -25 C, 0 C, +25 C, 50 C, +100 C, +125 C, montrent que le courant peut varier de plus d'une décade et demie entre -40 c et + 125 C lorsqu'on se place au minimum de la courbe à +25 C, et encore plus si on est à droite du minimum. 2908555 4 Dans l'art antérieur, on a proposé de comparer les courants de fuite de deux transistors semblables au transistor de puissance mais plus petits et polarisés à deux tensions de grille différentes mais telles que leurs courants de fuite soient égaux, et de polariser alors le transistor de 5 puissance à une valeur intermédiaire entre les deux tensions différentes, cette valeur représentant à peu près l'optimum. Ceci est décrit dans la publication de brevet WO 2006/017082 A2. Ce document décrit aussi une autre méthode utilisant un seul transistor semblable au transistor de puissance ; on mesure le courant de 10 fuite par le temps de décharge d'une capacité préchargée à la tension d'alimentation ; on recherche la polarisation qui maximise le temps de décharge. Mais le temps de décharge risque de varier dans une très large gamme de valeurs, et, de plus, le transistor témoin ne sera pas dans les mêmes conditions de tension d'alimentation au cours de la décharge que le 15 transistor de puissance, ce qui fausse le principe de la mesure. Il existe aussi une troisième méthode, décrite dans l'article de C. Neau et al., "Optimal Body Bias Selection for Leakage Improvement and Process Compensation Over Different Technology Generations", ISLPED, 2003. Cette méthode est applicable à certains types de transistors seulement 20 ; elle consiste à polariser en inverse le substrat semiconducteur sur lequel est formé le transistor de puissance. Mais cette méthode nécessite de trouver un compromis entre deux courants opposés dont la variation est opposée en fonction de la polarisation, qui sont respectivement le courant tunnel de bande à bande (IBTBT) et le courant de conduction sous le seuil ISHT• 25 Un objectif de l'invention est de réaliser une polarisation automatique qui minimise le courant de fuite d'une manière aussi indépendante que possible des variations et dispersions technologiques, des variations de température, et des variations de tension d'alimentation. Pour cela, en examinant les courbes de la figure 1, on considère 30 que l'on est pratiquement à la tension de grille négative (NMOS) optimale si le courant de conduction sous le seuil ISTH (courant drain-source) est éqal au courant de drain induit par la grille Ic,DL. Ce n'est pas tout-à-fait exact car les pentes de variation de courant en fonction de la tension grille source ne sont pas les mêmes mais c'est une très bonne approximation. 2908555 5 On s'arrange donc pour comparer un courant de type ISTH et un courant de type IGIDL, en vue de trouver le point où ils sont égaux. Mais comme il n'est pas facile de produire un courant ISTH seul ne comportant pas une composante IGIDL, on va plutôt comparer un courant ISHT+IGIDL à un 5 courant 2.IGDIL, ce qui revient au même lorsqu'il y a égalité. On produit donc dans le circuit intégré, en vue de les comparer, deux courants distincts, l'un de type ISTH+IGDIL dans un premier transistor de même constitution technologique que le transistor de puissance (pour avoir la même variation de courant de fuite en fonction de la tension grille-source), 10 et l'autre de type 2.IG,DL dans un deuxième transistor, identique au premier, monté avec sa source et son drain réunis de manière que le courant ISTH s'annule et que le courant IGIDL soit doublé. C'est pourquoi on propose selon l'invention un procédé de contrôle du courant de fuite d'un transistor de puissance inséré en série entre 15 une borne d'alimentation et un circuit actif, dans lequel le transistor de puissance est fortement bloqué en rnode de veille par une surpolarisation inverse de grille, caractérisé en ce qu'il comprend les opérations suivantes : - polariser un premier transistor de référence, et un second transistor de référence identique au premier et de caractéristiques 20 technologiques représentatives du transistor de puissance, avec la même tension de sur-polarisation inverse de grille que le transistor de puissance, le premier transistor ayant sa source reliée à la borne d'alimentation, et le second transistor de référence ayant sa source reliée à son drain, - comparer les courants parcourant les deux transistors de 25 référence dans un comparateur de courant, - modifier la tension de sur-polarisation inverse de grille dans un sens tendant à réduire la différence entre les courants comparés. L'invention propose également un circuit intégré comportant un 30 transistor de puissance en série entre une borne d'alimentation et un circuit actif susceptible de fonctionner en mode actif ou en mode de veille, et un circuit de polarisation de grille pour appliquer à la grille du transistor de puissance un potentiel de polarisation directe en mode actif, pour rendre le transistor conducteur, et un potentiel de sur-polarisation inverse en mode de 2908555 6 veille, pour bloquer fortement le transistor, caractérisé en ce que le circuit de polarisation comporte - un premier transistor de référence et un second transistor de référence, identiques entre eux et de caractéristiques technologiques 5 représentatives du transistor de puissance, recevant sur leur grille en mode de veille la même tension de polarisation inverse que le transistor de puissance, le premier transistor de référence ayant sa source reliée au même potentiel que la source du transistor de puissance, et le second transistor de référence ayant sa source et son drain réunis, 10 - un circuit de comparaison des courants de fuite des deux transistors, ce circuit de comparaison ayant une entrée reliée au drain du premier transistor de référence et une entrée reliée au drain du second transistor de référence, - et un circuit d'ajustement de la tension de sur-polarisation 15 inverse, recevant la sortie du circuit de comparaison et réagissant à cette sortie pour augmenter ou diminuer la tension de sur-polarisation inverse selon le sens du résultat de la comparaison effectuée par le circuit de comparaison de façon à réduire la différence entre les courants de fuite des premier et second transistors. 20 Le circuit de comparaison de courants émet de préférence une impulsion brève sur une première sortie si le courant sur une première entrée est plus élevé que sur la deuxième, et une impulsion brève sur une deuxième sortie si le courant sur la deuxième entrée est plus élevé que sur la première. Le circuit d'ajustement de la tension de sur-polarisation inverse de 25 grille comporte de préférence deux entrées reliées aux sorties du comparateur de courant, et un ensemble de deux transistors montés en série en push-pull analogique, les grilles de ces transistors étant commandées l'une à partir d'une des entrées l'autre à partir de l'autre entrée, la sortie du circuit d'ajustement étant constituée par les drains réunis des deux 30 transistors. On comprendra que la première entrée du circuit de comparaison reçoit un courant de drain du premier transistor de référence, qui est un courant de fuite global de type ISTH+ IGIDL, alors que la deuxième entrée reçoit un courant de fuite qui ne comporte pas de composante ISTH parce que la 35 source et le drain du deuxième transistor de référence sont court-circuités, et 2908555 7 qui comporte une composante de courant de drain induit par la grille qui est le double de la composante IGIDL du premier transistor parce que la source contribue autant que le drain à ce courant et parce que le transistor est de même taille que le premier. 5 D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : - la figure 1 représente la configuration d'un circuit ayant un mode 10 actif et un mode de veille, avec un transistor de puissance en série pour contrôler le passage d'un mode à l'autre ; - la figure 2, déjà décrite, représente une courbe de variation de courants de fuite en fonction de la tension de grille, en polarisation inverse ; - la figure 3, déjà décrite, représente la variation des courants de 15 fuite globaux en fonction de la température ; - la figure 4 représente un circuit selon la présente invention ; - la figure 5 représente un comparateur de courants ; - la figure 6 représente un circuit fournissant un signal de précharge ; 20 - la figure 7 représente un circuit d'ajustement de la tension Vg. La partie active principale CA du circuit intégré de la figure 1 possède une fonctionalité quelconque (par exemple de téléphonie pour un téléphone, de prise de vue pour un appareil photographique, etc.). Cette 25 fonctionalité est pourvue d'un mode actif et d'un mode de veille. Le mode de veille peut typiquement s'activer tout seul après un temps de non utilisation déterminé, ou encore il peut s'activer sur commande d'un utilisateur. II y a deux bornes d'alimentation A et M qui alimentent directement les circuits qui doivent rester alimentés en permanence et qui alimentent 30 indirectement le circuit actif CA, à travers un transistor de puissance TP en série entre une des bornes d'alimentation et le circuit CA. Dans le mode de veille, l'alimentation du circuit actif CA est coupée par le transistor. Seuls restent alimentés quelques circuits à faible consommation, par exemple un circuit (non représenté) pour détecter une 2908555 8 demande de retour au mode actif et un circuit de gestion de mode CGM qui commande la grille du transistor de puissance. Dans ce qui suit on considère que la borne d'alimentation A est une borne d'alimentation positive à une tension V'dd, la borne M est une 5 borne d'alimentation qu'on considérera comme une borne de masse (potentiel zéro), donc plus négative que la borne A ; le transistor de puissance TP est un transistor PMOS et sa source est reliée à la borne A. On doit comprendre cependant que le transistor TP pourrait être un transistor NMOS inséré sur l'autre conducteur d'alimentation, c'est-à-dire entre la borne 10 M et le circuit actif, la source du transistor étant reliée à la borne M. Le drain du transistor TP est relié au circuit actif CA et ce dernier ne reçoit un courant d'alimentation que si le transistor TP est conducteur. Le circuit de gestion de mode CGM a donc deux états de fonctionnement possible : dans un premier état correspondant au mode actif, 15 il établit une tension nulle (tension de la borne M) sur la grille du transistor TP, pour rendre le transistor franchement conducteur avec une très faible chute de tension ; dans un deuxième état correspondant au mode de veille, il établit une tension de blocage sur la grille du transistor afin que le transistor ne laisse plus passer de courant. Le circuit de gestion de mode CGM est 20 donc essentiellement un circuit de polarisation de la grille du transistor TP. Si le transistor de puissance TP a une tension de seuil assez élevée (en valeur absolue), il suffit que la tension appliquée à la grille en mode de veille soit égale à la tension sur la borne A pour bloquer fortement le passage du courant, et dans ce cas le circuit de gestion de mode CGM 25 peut être extrêmement simple à réaliser puisqu'il suffit de porter la grille soit au potentiel de la masse M soit au potentiel de la borne A. Mais l'inconvénient est qu'un transistor de puissance réalisé dans une technologie qui lui donne une tension de seuil élevé doit avoir une taille assez grande, faute de quoi la chute de tension en direct (pour un courant d'alimentation 30 donné) serait trop élevée ; cette taille assez grande est préjudiciable en termes de coûts de fabrication. Si le transistor de puissance TP a une tension de seuil plus basse (obtenue par un choix de dopage approprié du canal), autorisant une taille de transistor plus faible, alors le blocage risque d'être imparfait si on se contente 35 d'appliquer sur la grille le même potentiel que sur la source. 2908555 9 C'est pourquoi, dans ce cas, le circuit CGM est conçu pour appliquer à la grille une tension de sur-polarisation inverse encore plus positive que la tension Vdd qui est présente sur la borne A ; le courant de conduction sous le seuil (ISTH) se réduit alors conformément à la figure 2 5 lorsque la tension grille-source augmente en valeur absolue (signe des valeurs de Vgs de la figure 2 à inverser puisqu'on parle ici d'un transistor PMOS alors que la courbe de la figure 2 correspond à un transistor NMOS). La structure générale du circuit de gestion de mode selon l'invention est représentée sur la figure 4. Le circuit a une entrée CV pour 10 recevoir un signal logique de commande de mode. Si le mode est actif, la commande CV est au niveau logique haut (1) ; elle rend conducteur un transistor Ti qui met la grille du transistor TP à la masse, rendant conducteur ce dernier (PMOS). Si le mode est le mode de veille, la commande CV est au niveau logique bas (0), bloquant le transistor Ti et activant un circuit de sur- 15 polarisation inverse de grille qui applique à la grille de TP un potentiel Vg supérieur au potentiel Vdd de la borne A, à la fois assez haut pour bien bloquer le courant source-drain ISHT dans ce transistor mais suffisamment bas pour ne pas engendrer un courant IGIDL induit par la grille trop élevé. Ce circuit de surpolarisation comprend principalement : 20 - un premier transistor de référence, MA, ayant des caractéristiques technologiques représentatives de celles du transistor de puissance mais de plus petite taille pour limiter la consommation de courant ; par caractéristiques technologiques représentatives, on entend essentiellement le fait qu'il est réalisé avec les mêmes étapes 25 et paramètres technologiques, en particulier la même tension de seuil (donc le même niveau de dopage de canal) - un second transistor de référence, MB, identique au transistor MA ; - un circuit CVg d'ajustement de la tension de grille, qui 30 élabore un potentiel de grille Vg qui est appliqué aux grilles des trois transistors TP, MA, MB ; ce circuit possède des entrées de commande UP et DN destinées à agir sur la valeur de Vg ; - un circuit de comparaison de courants CMP, qui a deux entrées InA et InB reliées respectivement au drain du transistor MA et 2908555 10 au drain du transistor MB, et qui a des sorties reliées aux entrées UP et DN du circuit CVg ; - et une entrée d'horloge CLK recevant un signal logique d'horloge a relativement basse fréquence, par exemple 1 MHz. 5 Le transistor MA a sa source reliée, comrne celle du transistor TP, à la borne d'alimentation haute A, donc à la tension d'alimentation Vdd. Si on s'arrange pour que le potentiel sur l'entrée InA soit proche de zéro, alors les courants qui parcourent le transistor MA sont proportionnels aux courants de fuite du transistor de puissance TP, avec un 10 rapport de proportionalité qui est celui des largeurs de grille de ces deux transistors ; en effet, le transistor MA et le transistor TP sont de même constitution technologique et ont sensiblement les rnémes tensions sur leurs électrodes respectives ; le courant de fuite IOFFA dans le transistor MA, appliqué à l'entrée InA, comporte une composante ISTHA de courant de fuite 15 source-drain et une composante IGipLA de courant de drain induit par la grille, proportionnelles aux composantes 1s-rH et IG,DL du transistor TP. Le transistor MB a sa source reliée à son drain et à l'entrée InB du comparateur de courants ; la grille reçoit la même tension Vg que les transistors TP et MA. Si on fait en sorte que le potentiel du drain de MB soit 20 proche de zéro, alors le courant parcourant ce transistor et appliqué à l'entrée InB est un courant qui comporte : - une composante IGIDLB de courant de drain induit par la grille, proportionnelle à la composante IG,DL du transistor TP ; mais aussi une composante identique IGIDLB de courant de source induit par la grille, car 25 l'effet de la grille sur la source est le même que l'effet sur le drain, la source étant semblable au drain, avec un même recouvrement de la grille au-dessus de la source et du drain ; au total une composante 2IGIDL; - mais pas de composante de courant source-drain ISTHB, tout simplement parce que la source et le drain sont au même potentiel et qu'il 30 ne peut y avoir de courant circulant entre eux. II en résulte que le comparateur de courants CMP va comparer deux courants qui sont respectivement ISTHA + IG,DL4 et 2.IGIDLB. Comme les transistors MA et MB sont identiques, cela revient à comparer ISTHA + IGIDLA et 2.IGIDLA, ou encore ISTHA et IG1DLA, ou encore IsTH et 35 IG,DL. En effectuant une régulation tendant à ajuster Vg à une valeur qui 2908555 11 maintient l'égalité entre les courants sur les entrées InA et InB, on tend donc à maintenir la polarisation du transistor TP à une valeur où ses deux courants de fuite ISTH et IGIDL sont égaux, c'est-à-dire une valeur proche de l'optimum du point de vue de la minimisation des fuites en mode de veille, 5 comme on l'a expliqué à propos de la figure 2. Le comparateur de courant comporte deux sorties UP et DN qui fournissent des signaux complémentaires indiquant celui des courants d'entrée en InA et InB qui est le plus élevé ; ces signaux servent à commander le circuit CVg d'ajustement de la tension Vg. 10 Dans l'exemple préférentiel de réalisation, les signaux UP et DN sont de brèves impulsions logiques complémentaires, produites à la fréquence d'horloge CLK, et leur effet est d'augmenter légèrement ou de diminuer légèrement la tension Vg à chaque impulsion d'horloge, de sorte que la tension Vg se stabilise à une valeur moyenne où les courants ISTH et 15 IGIDL sont égaux. Cette valeur moyenne optimale est alors maintenue quelle que soit la valeur de la tension d'alimentation ou la température puisque la régulation se fait en permanence lorsque le système est en mode de veille. Le comparateur de courants utilisé peut être conforme à celui qui est représenté à la figure 5. Il est conçu pour effectuer des comparaisons 20 instantanées à une fréquence assez basse (1 MHz par exemple) pour minimiser la consommation, sachant qu'entre deux comparaisons la tension Vg ne va guère bouger. Le circuit de comparaison délivre une brève impulsion sur la sortie UP lorsque le courant sur l'entrée InA est supérieur au courant sur l'entrée InB, et réciproquement il délivre une brève impulsion sur 25 la sortie DN dans le cas contraire. L'impulsion sur la sortie UP est utilisée dans le circuit de la figure 7 pour accroître légèrement la tension Vg l'impulsion sur la sortie DN est utilisée pour abaisser légèrement la tension Vg. La tension Vg se stabilise autour d'une valeur moyenne optimale. Le comparateur de la figure 5 fonctionne de la manière suivante 30 l'entrée InA qui reçoit le courant de drain du transistor MA est reliée à la grille et au drain d'un transistor Tal NMOS monté en diode et ayant sa source reliée à la masse M ; le transistor Tal sert de convertisseur courant-tension du fait que le courant de fuite qui va parcourir ce transistor est très faible, la tension sur l'entrée InA variera proportionnellement au courant mais restera 35 toujours très proche de zéro, ce qui est souhaitable, on le rappelle, pour que 2908555 12 le transistor MA soit autant que possible dans les mêmes conditions que le transistor TP ; l'entrée InA est reliée par ailleurs à la tension de grille d'un transistor PMOS Ta2. D'une manière identique, l'entrée InB est reliée à un transistor 5 NMOS Tbl convertisseur courant-tension, monté en diode entre InB et la masse M ; l'entrée InB est reliée aussi à la grille d'un transistor PMOS Tb2. Les transistors Ta2 et Tb2 font partie d'une paire de branches différentielles comportant chacune trois transistors en série Ta3, Ta2, et Ta4 (première branche) ou Tb3, Tb2, Tb4 (deuxième branche). Les transistors 10 Ta3 et Tb3 sont des PMOS ayant leur source à la tension d'alimentation Vdd et leur grille commandée par un signal de précharge PRE. Le signal de précharge PRE, normalement au niveau 1, passe à zéro périodiquement (période de l'horloge CLK) pour déclencher une étape de comparaison. Le transistor Ta2 est un PMOS qui a sa source reliée au drain de 15 Ta3 et son drain relié au drain du transistor NMOS Ta4. La source du transistor Ta4 est à la masse. Les drains réunis de Ta2 et Ta4 forment la sortie DN du comparateur de courants. Le montage est le même pour la deuxième branche, les transistors Tb3, Tb2, Tb4 étant montés comme les transistors Ta3, Ta2, Ta4. Les drains réunis des transistors Tb2 et Tb4 20 forment la sortie complémentaire DN du comparateur de courants. La grille du transistor Ta4 est reliée à la sortie UP et la grille de Tb4 est reliée à la sortie DN, ce croisement entre les branches différentielles formant une bascule instable tendant à faire passer très rapidement la sortie UP et la sortie DN dans des états logiques stables complémentaires si un 25 léger déséquilibre de courants apparaît dans les branches différentielles. Enfin, un transistor NMOS Ta5 en parallèle avec le transistor Ta 4, et un transistor NMOS Tb5 en parallèle avec le transistorTb4 sont commandés par le signal de précharge PRE pour maintenir les sorties UP et DN à zéro en dehors de la phase de comparaison définie par le signal PRE. 30 Lorsque le signal PRE passe brièvement à zéro pour une phase de comparaison, les transistors Ta5 et Tb5 bloqués n'interviennent plus ; Ta3 et Tb3 deviennent conducteurs ; les potentiels nuls de UP et DN tendent à monter ; les courants dans les branches différentielles dépendent du niveau de potentiel des entrées InA et InB, c'est-à-dire des valeurs de courant de 35 fuite provenant des transistors MA et MB ; si le courant dans l'entrée InA est 2908555 13 plus élevé que le courant dans l'entrée InB, le courant dans Ta2 est plus faible que le courant dans Tb2 ; le potentiel de la sortie DN tend à monnter moins vite que le potentiel de la sortie UP ; la montée plus rapide du potentiel UP renforce la conduction de Ta4 ; la montée moins rapide de DN limite la 5 conduction du transistor Tb4, confirmant le sens du déséquilibre initial ; le système bascule très rapidement vers un niveau logique haut de UP et un niveau logique bas de DN ; le basculement inverse se produirait si le courant dans l'entrée InA était plus faible que le courant dans l'entrée InB. On notera que tous les transistors de la branche Ta3, Ta2, Ta4 10 sont alors conducteurs si c'est la sortie UP qui est passée au niveau haut ; cela consomme du courant et il faut donc que l'impulsion PRE soit très brève pour à nouveau interrompre cette consommation par le transistor Ta3 (ou Tb3). Il est d'ailleurs souhaitable d'asservir la durée de l'impulsion PRE sur le basculement du signal UP ou DN pour minimiser cette consommation. 15 A la fin de l'impulsion de précharge PRE les sorties UP et DN reviennent à zéro. Les signaux produits par le comparateur de courant à la périodicité de l'impulsion de précharge (période de CLK) sont donc une impulsion brève sur l'une des deux sorties UP et DN, l'autre restant à zéro. La figure 6 représente un circuit faisant partie du comparateur de 20 courants, circuit qui permet d'élaborer périodiquement une impulsion de précharge PRE très brève ; le circuit utilise les signaux de sortie UP et DN du comparateur eux-mêmes pour interrompre l'impulsion de précharge. Ce circuit reçoit l'horloge CLK et le signal de commande de mode CV. Pour le mode actif (CV=1) le signal PRE reste en permanence à 1 et il 25 n'y jamais d'impulsion de précharge. UP et DN restent à zéro et le circuit de la figure 7 qui élabore la tension Vg laisse celle-ci flottante, de sorte que la valeur de la tension Vg, dictée par le transistor T1 de la figure 4, est nulle. Pour le mode de veille (CV=O), la porte ET 10 transmet l'horloge CLK, et son complément retardé par des inverseurs en série, aux entrées 30 d'une porte ET 12 de manière à produire une impulsion de déclenchement très brève sur le front montant du signal d'horloge ; cette impulsion, appliquée à une première entrée d'une bascule RS constituée par deux portes NI 14 et 16 bouclées l'une sur l'autre, fait passer à zéro le signal de sortie PRE de cette bascule, initialement à 1. Le processus de comparaison 2908555 14 est alors déclenché dans le circuit comparateur de courants de la figure 6 et va générer un passage au niveau haut de la sortie UP ou la sortie DN. Une porte OU-Exclusif 18 reçoit les signaux UP et DN et fournit un signal en général nul (car UP et DN sont le plus souvent à 0), qui passe à 1 à 5 l'apparition du niveau haut sur la sortie UP ou DN du comparateur. Dès que UP ou DN passe à 1, l'autre restant à zéro, la sortie de la porte OU-Exclusif 18 passe à 1 ; cette sortie est reliée à une entrée d'une porte OU 20 qui a CV=0 sur son autre entrée ; la sortie de la porte OU 20 passe de zéro à 1 ; ce passage à 1 fait rebasculer la bascule 14, 16 dans 10 l'autre sens, ce qui remet le signal PRE à 1. Le signal de précharge PRE reste à 1 jusqu'au front de montée suivant de l'horloge, ou reste à 1 si le circuit passe en mode actif (CV=1, blocage de l'horloge, maintien à zéro de la sortie de la porte 12 et à 1 de la sortie de la porte 20 donc immobilisation de la bascule RS). 15 La figure 7 représente le circuit CVg qui ajuste la tension Vg en mode de veille à partir des impulsions apparaissant sur les sorties UP et DN du comparateur de courants, impulsions qui sont transmises sur des entrées correspondantes UP et DN du circuit CVg. Le circuit CVg a une entrée CV qui l'inhibe lorsque CV=1 c'est-à- 20 dire en mode actif. Une porte ET 22 reçoit le complément de CV et l'entrée UP. Sa sortie fournit une brève impulsion de niveau logique 1 en mode de veille lorsque la comparaison de courant fournit une brève impulsion de niveau 1 sur l'entrée UP. Pour l'entrée DN, une porte NI 24 reçoit CV et l'entrée DN ; la sortie de la porte 24, normalement à 1, fournit une brève 25 impulsion de niveau logique 0 en mode de veille lorsque la comparaison de courant fournit une brève impulsion de niveau 1 sur l'entrée DN. Deux transistors Q1 (PMOS) et Q2 (NMOS) sont montés en série en push-pull analogique entre deux tensions continues Vdd et Vcc (Vcc supérieur à Vdd, Q1 connecté à Vcc, Q2 connecté à Vdd). Le point de 30 jonction des drains de ces transistors fournit la tension de polarisation désirée Vg. Les drains sont en haute impédance en général car la grille de Q1 est normalement portée au potentiel le plus haut Vcc et la grille de Q2 est portée au potentiel de la masse (plus bas que Vdd). S'il apparaît une impulsion de niveau 1 à la sortie de la porte ET 35 22, une bascule B1 commandée par cette sortie fait passer le potentiel sur la 2908555 15 grille de QI à zéro. Q1 devient conducteur le temps de cette impulsion et tend à faire monter le potentiel Vg. III n'y a pas d'action sur le transistor Q2 qui reste bloqué. A la fin de l'impulsion, le potentiel Vg a un peu monté. Inversement, s'il apparaît une impulsion de niveau 1 à la sortie de 5 la porte NI 24, une bascule B2 commandée par cette sortie fait passer le potentiel sur la grille de Q2 à Vcc (plus haut que Vdd, l'écart entre Vcc et Vdd étant supérieur à la tension de seuil de Q2). Q2 devient conducteur le temps de cette impulsion et tend à faire descendre le potentiel Vg. Il n'y a pas d'action sur le transistor Q1 qui reste bloqué. Quand l'impulsion s'interrompt, 10 le potentiel Vg a un peu baissé. Ce circuit de sur-polarisation inverse de grille doit utiliser non seulement le potentiel de masse (connexion à la borne M) et le potentiel Vdd (connexion à la borne A) mais aussi un potentiel Vcc plus élevé que celui de la borne A. Le potentiel Vcc plus élevé peut être obtenu soit directement si 15 pour une raison ou une autre il est présent dans le circuit intégré, par exemple sur une borne de connexion extérieure, soit indirectement, par exemple par l'intermédiaire d'une pompe de charge. La production d'une tension plus élevée que la tension d'alimentation générale au moyen d'une pompe de charge est classique. A titre d'exemple, la tension d'alimentation 20 Vdd est de 1,2 volt, norme pour de petits appareils portables, et la tension Vcc plus élevée peut être de 2,5 volts. Pour terminer, on peut noter que si le transistor de puissance TP est formé dans un caisson diffusé dans le substrat du circuit intégré, on peut agir sur la polarisation du caisson pour réduire encore les courants de fuite. 25 En effet, si le caisson n'est pas au potentiel de la source du transistor (borne A) mais à un potentiel VBS supérieur à celui de la source (pour un transistor PMOS), alors les courants de fuite sont réduits. On peut prendre typiquement comme potentiel du caisson le potentiel Vcc plus élevé que le potentiel Vdd de la borne A. Une valeur de Vcc deux fois plus élevée que Vdd est 30 particulièrement commode. Dans ce cas, on constate que l'optimum de la tension de grille Vg diminue en valeur absolue, et cette diminution est favorable pour éviter le vieillissement de l'oxyde de grille ; ce vieillissement est en effet d'autant plus important que la tension de grille est plus élevée en valeur absolue (phénomène dit de "stress du diélectrique de grille"). 35 REVENDICATIONS 1. Procédé de contrôle du courant de fuite d'un transistor de puissance (TP) inséré en série entre une borne d'alimentation (A) et un circuit actif (CA), dans lequel le transistor de puissance est fortement bloqué en mode de veille par une sur-polarisation inverse de grille, caractérisé en ce qu'il comprend les opérations suivantes : - polariser un premier transistor de référence (MA), et un second transistor de référence (MB) identique au premier et de caractéristiques technologiques représentatives du transistor de puissance, avec la même tension de sur-polarisation inverse de grille (Vg) que le transistor de ~o puissance, le premier transistor ayant sa source reliée à la borne d'alimentation (A), et le second transistor de référence ayant sa source reliée à son drain, -comparer les courants parcourant les deux transistors de référence (MA, MB) dans un comparateur de courant (CMP), 15 - modifier la tension de sur-polarisation inverse de grille (Vg) dans un sens tendant à réduire la différence entre les courants comparés. 2. Circuit intégré comportant un transistor de puissance (TP) en série entre une borne d'alimentation (A) et un circuit actif (CA) susceptible de 20 fonctionner en mode actif ou en mode de veille, et un circuit de polarisation de grille (CGM) pour appliquer à a grille du transistor de puissance un potentiel de polarisation directe en mode actif pour rendre le transistor conducteur et un potentiel de sur-polarisation inverse Vg en mode de veille pour bloquer fortement le transistor, caractérisé en ce que le circuit de 25 polarisation comporte - un premier transistor de référence (MA) et un second transistor de référence (MB), identiques entre eux et de caractéristiques technologiques représentatives du tansistor de puissance (TP), recevant sur leur grille en mode de veille la même tension de polarisation inverse Vg que 30 le transistor de puissance, le premier transistor de référence (MA) ayant sa source reliée au même potentiel que la source du transistor de puissance, et le second transistor de référence (MB) ayant sa source et son drain réunis, 2908555 17 - un circuit (CMP) de comparaison des courants de fuite des premier et second transistors, ce circuit de comparaison ayant une entrée (InA) reliée au drain du premier transistor de référence (MA) et une entrée (InB) reliée au drain du second transistor de référence (MB), 5 - et un circuit (CVg) d'ajustement de la tension de sur-polarisation inverse Vg, recevant la sortie du circuit de comparaison et réagissant à cette sortie pour augmenter ou diminuer la tension de sur-polarisation inverse Vg selon le sens du résultat de la comparaison effectuée par le circuit de comparaison de façon à réduire la différence entre les courants de fuite des premier et second transistors. 3. Circuit intégré selon la revendication 2, caractérisé en ce que le circuit de comparaison de courants comporte un circuit (Ta2, Ta3, Ta4, Tb2, Tb3, Tb4) produisant une impulsion brève sur une première sortie (UP) si le courant sur une première entrée est plus élevé que sur la deuxième, et une impulsion brève sur une deuxième sortie (DN) si le courant sur la deuxième entrée est plus élevé que sur la première. 4. Circuit intégré selon la revendication 3, caractérisé en ce que le circuit de comparaison de courants comporte deux branches différentielles (Ta3, Ta2, Ta4 ; Tb3, Tb2, Tb4) rétroagissant l'une sur l'autre pour produire un basculement rapide en cas de différence de courants sur les entrées, et un circuit de précharge établissant un signal de déclenchement d'une comparaison (PRE) dont le démarrage est commandé par un front d'horloge et dont l'arrêt est commandé par l'apparition d'une impulsion brève sur une des sorties du comparateur. 5. Circuit intégré selon l'une des revendications 2 à 4, caractérisé en ce que les entrées du circuit de comparaison de courants sont reliées chacune à un convertisseur courant-tension (Tai, Tbl). 6. Circuit intégré selon la revendication 5, caractérisé en ce que le convertisseur de tension est un transistor monté en diode (Tai, Tbl) entre l'entrée et une autre borne (M) d'alimentation. 2908555 18 7. Circuit intégré selon l'une des revendications 3 et 4, caractérisé en ce que le circuit d'ajustement de la tension de sur-polarisation inverse de grille comporte deux entrées reliées aux sorties (UP, DN) du comparateur de courant (CMP), et un ensemble de deux transistors (QI, Q2) montés en série 5 en push-pull analogique, les grilles de ces transistors étant commandées l'une à partir d'une des entrées l'autre à partir de l'autre entrée, la sortie du circuit d'ajustement étant constituée par les drains réunis des deux transistors (QI , Q2).