Brevet FR2903219A1 — publié le 20080104

Procédé de rafraîchissement d'une mémoire vive dynamique et dispositif de mémoire vive dynamique correspondant, en particulier incorporé dans un téléphone mobile cellulaire L'invention concerne les mémoires vives dynamiques, c'est-à-dire nécessitant un rafraîchissement périodique des données que contiennent les cellules-mémoire de ces mémoires. Et, l'invention concerne plus particulièrement le rafraîchissement de ces mémoires vives dynamiques. L'invention s'applique avantageusement, mais non limitativement, aux téléphones mobiles cellulaires qui incorporent des mémoires vives dynamiques. Les téléphones mobiles cellulaires de troisième génération vont nécessiter l'intégration de grandes quantités de mémoire. Cependant, le coût du produit doit rester faible. L'utilisation de mémoires vives dynamiques (DRAM) à la place des mémoires vives statiques (SRAM) utilisées aujourd'hui, permet cet accroissement de capacité de mémoire pour un faible coût. Cependant, une contrainte importante dans ce type d'application, est la faible consommation électrique pendant que le téléphone est en veille, afin de ne pas décharger les batteries trop vite. Or, si les mémoires vives dynamiques ont un courant de fuite statique plus faible que les mémoires vives statiques, elles nécessitent en revanche d'être continuellement rafraîchies si l'on doit conserver les données en mode veille . Et, ce rafraîchissement nécessite une consommation d'énergie qu'il importe de minimiser. La fréquence de rafraîchissement est donnée par le nombre de pages-mémoire à rafraîchir et par le temps de rétention de la mémoire. Ce temps de 2903219 2 rétention est essentiellement lié aux fuites de jonction des transistors des cellules-mémoire. On connaît par la demande de brevet n 03 01 005 au nom de la Demanderesse, un procédé de rafraîchissement des mémoires vives, 5 qui utilise la mesure du temps de rétention réel de toutes les cellules-mémoire de la mémoire pour réguler la période de rafraîchissement de cette dernière. Plus précisément, pour un groupe de cellules-mémoire sélectionnées, on observe le nombre d'erreurs accumulées, lorsque 10 l'on diminue la fréquence de rafraîchissement de ces cellules-mémoire. On compare le nombre d'erreurs comptabilisées à un seuil prédéterminé, et selon le résultat de cette comparaison, la période de rafraîchissement est augmentée ou diminuée. Cependant, outre les erreurs liées aux fuites de jonction des 15 transistors des cellules-mémoire, certaines erreurs sont dues à un défaut matériel de la cellule-mémoire, du fait de l'usure des composants de la mémoire, par exemple. Classiquement, pour prévenir ce type d'erreur, le circuit de mémoire subit préalablement à sa mise en service, une opération dite 20 de déverminage ( burn-in en langue anglaise). Cette opération consiste à imposer aux cellules-mémoire de la mémoire des contraintes de fonctionnement défavorables, de manière à éliminer les circuits de mémoire susceptibles de ne plus fonctionner à court terme. En l'absence d'une opération de déverminage préalable, des 25 erreurs dues à des cellules-mémoire défectueuses, par exemple ayant un temps de rétention extrêmement faible, pourraient apparaître au cours de l'utilisation de la mémoire sur un certain nombre de pièces, dégradant ainsi le niveau de qualité des produits. 2903219 3 Cependant, si l'opération de déverminage est intéressante pour éliminer les circuits comprenant les cellules-mémoire défectueuses précitées, elle est particulièrement coûteuse. Un autre inconvénient réside dans le test de la cellule-mémoire 5 qui est généralement effectué. Celui-ci consiste à imposer la valeur 1 (correspondant à une tension maximale aux bornes du condensateur de la cellule-mémoire) à tous les bits des paquets de cellules-mémoire testés (après avoir sauvegardé à part la véritable valeur de ces bits). Puis au bout d'une période de latence, on 10 comptabilise les bits étant passés à 0 (voir la demande de brevet n 03 01 005 au nom de la Demanderesse), en raison d'une fuite de la jonction du transistor d'une cellule-mémoire plus faible. Or les cellules-mémoire faibles devant mémoriser la valeur 0 ne posent pas de problème de mémorisation. Par conséquent, en 15 imposant la valeur de 1 à tous les bits, on détecte toutes les cellules-mémoire faibles, même celles dont le défaut n'a pas d'importance, étant donné qu'elles doivent sauvegarder le bit 0 . En conséquence, on augmente la fréquence de rafraîchissement pour des cellules-mémoire dont les fuites n'ont pas d'influence sur les données 20 mémorisées. L'invention vise à apporter une solution à ces problèmes. Un but de l'invention est de proposer un dispositif de rafraîchissement d'une mémoire vive dynamique auquel on n'a pas fait subir d'opération de déverminage mais dans lequel la période de 25 rafraîchissement est néanmoins régulée de manière optimale, de façon à limiter la consommation du dispositif. Un autre but de l'invention est de diminuer encore la consommation engendrée par le rafraîchissement de la mémoire, 2903219 4 notamment en améliorant le test effectué au niveau des cellules-mémoire. Comme le mécanisme de mesure de la rétention peut être un peu lent (ce qui ne pose pas de problème si la température évolue 5 lentement), un autre but de l'invention est de prévoir des moyens pour parer aux éventuels problèmes apparaissant si la température monte plus vite que le système ne mesure la rétention, étant donné que la température influe sur le temps de rétention des cellules-mémoire. Selon un premier aspect de l'invention, il est proposé un 10 procédé de rafraîchissement d'une mémoire vive dynamique couplée à un système de correction d'erreur qui utilise un code correcteur d'erreur ( Error Correcting Code ou ECC en langue anglaise), ladite mémoire comprenant des groupes de cellules-mémoire aptes à stocker des bits, chaque groupe de cellules-mémoire étant subdivisé en paquets 15 de cellules-mémoire. Selon un caractéristique générale de cet aspect de l'invention, à chaque paquet de cellules-mémoire sont adjoints quelques bits formant ledit code correcteur d'erreur, et on effectue sur chaque groupe de cellules-mémoire, un test de rétention dans lequel 20 on sauvegarde le groupe sous test dans une zone mémoire sûre (c'est-à-dire une mémoire conçue pour éviter les erreurs liées à des fuites de jonction, telle une mémoire statique ou une mémoire vive dynamique rafraîchie à fréquence élevée ; l'utilisateur n'a pas accès à cette zone de mémoire sûre), après une correction de ses éventuelles 25 erreurs par ledit système de correction d'erreur, de façon à obtenir un groupe modèle comportant des paquets modèles, on effectue au bout d'une période de latence, une comparaison bit-à-bit entre le groupe modèle et ledit groupe n'ayant ni été corrigé ni rafraîchi pendant ladite période de latence, 2903219 5 on détecte dans chaque paquet dudit groupe, les bits dits erronés ayant des valeurs différentes de celles des bits du paquet modèle correspondant et on considère ledit paquet comme erroné s'il comporte un nombre de bits erronés supérieur à une valeur limite 5 inférieure ou égale au nombre de bits capable d'être corrigés par le système de correction d'erreur, et on augmente la valeur de la fréquence de rafraîchissement de la mémoire, si le nombre de groupes de cellules-mémoire comportant au moins un paquet erroné, est supérieur à un seuil fixé. 10 En d'autres termes, on élabore un groupe modèle pour chaque groupe de cellules (par exemple pour chaque page-mémoire de la mémoire), et on compare ce groupe modèle avec le contenu non-corrigé et non rafraîchi pendant une certaine durée, du même groupe de cellules mémoire. 15 Si à l'issue de la comparaison des deux groupes (modèle et non rafraîchi), le nombre d'erreurs observées pour l'un des paquets du groupe (par exemple pour un mot) est supérieur au nombre d'erreurs que le code correcteur d'erreurs est capable de corriger (plus généralement supérieur à une valeur limite inférieure ou égale à ce 20 nombre d'erreurs), on considère que le mot en question est erroné. Si un ou plusieurs groupes de cellules-mémoire comprennent au moins un mot erroné, on augmente la fréquence de rafraîchissement de la mémoire. Si lorque toutes les pages ont été testées, aucune page ne contient un mot présentant plus d'une erreur (plus de k erreurs dans le 25 cas général, avec k Comme Ntest est égal à zéro, on passe directement à une étape 34 où l'on incrémente N d'une unité (N=N+1 ; étape 34), puis au cours d'une étape 35, on rafraîchit successivement toutes les autres pages de 20 la mémoire vive, c'est-à-dire tant que N est différent de Nmax, et à la période de rafraîchissement Tref (rafraîchissement page N, N=N+1 ; étape 35). Puis lorsque N est égal à Nmax, au cours d'une étape 36, on ré-initialise N à 0, et l'on incrémente la variable Q d'une unité. Si Q est 25 inférieur à sa valeur maximale, comme Ntest est égal à zéro, on réitère les étapes 34 à 36 tant que Q est différent de Qmax. Lorsque Q atteint sa valeur maximale Qmax, on initialise au cours d'une étape 37 la variable P. 2903219 26 Puis au cours d'une étape 38, on lit le premier mot de la page test modèle (lecture de la sauvegarde du mot P de Ntest ; étape 38). On lit alors le contenu du même mot P de Ntest non corrigé et non rafraîchi, que l'on compare au contenu modèle du mot. A l'issue 5 de la comparaison, on repère s'il existe plus d'une erreur, qui ne pourront donc pas être corrigées par le code correcteur d'erreurs. On incrémente P d'une unité (lecture mot P de Ntest, comptage des erreurs ; P=P+1 ; étape 39). Puis tant que P est différent de Pmax, on réitère les étapes 38 10 et 39. Lorsque P atteint sa valeur maximale, si aucun mot de la page ne comporte plus d'une erreur, aucune action n'est réalisée puisque le code correcteur est capable de corriger une éventuelle erreur par mot. Si au moins 1 mot de la page comporte plus d'une erreur, que 15 la mémoire de pages faibles n'est pas pleine et que la fréquence de rafraîchissement n'est pas à sa valeur maximale, l'adresse de la page testée est mémorisée dans la mémoire de pages faibles MPF et le registre MADR3 est mis à jour (étape 40b ; mise à jour MPF est MADR3). 20 Si au moins 1 mot de la page comporte plus d'une erreur et que la mémoire de pages faibles est pleine, on augmente la fréquence de rafraîchissement et la bascule BS mémorise cette augmentation (étape 40a, mise à jour de BS et augmentation de Fref). Puis, au cours d'une étape 41, on code le contenu modèle 25 sauvegardé dans la zone de mémoire sûre et on le réécrit dans la mémoire MMV à l'adresse Ntest (encodage et écriture du contenu modèle dans Ntest ; étape 41). Comme Ntest est différent de Nmax, on incrémente la valeur de Ntest d'une unité (Ntest=Ntest+l, modulo Nmax ; étape 42). 2903219 27 Puis l'on réitère les étapes 31 et 32. A l'issue de l'étape 32, comme Ntest est différent de zéro, on passe à l'étape 33 où l'on rafraîchit la page mémoire à l'adresse N et on incrémente N d'une unité (rafraîchissement page N, N=N+1 ; étape 5 33). Tant que N est différent de Ntest et à la période de rafraîchissement Tref, on réitère l'étape 33. Si N est égal à Ntest, on incrémente directement la valeur de N d'une unité au cours de l'étape 34 sans rafraîchir la page de test considérée. 10 Puis on passe à une étape 35 où l'on rafraîchit de nouveau la page N et on incrémente la valeur de N d'une unité (rafraîchissement page N, N=N+1 ; étape 35). On répète l'étape 35 avec une période de rafraîchissement Tref et tant que N est différent de Nmax. 15 A l'issue de l'étape 35, on réitère les étapes 36 à 41 telles que décrite ci-avant. Lorsque Ntest est égal à Nmax à l'issue de l'étape 41, toutes les pages ont été testées. On met alors à jour la mémoire de pages faibles MPF et les moyens d'adressage MADR3 de la manière 20 suivante : -si BS= 1 , indiquant que l'on a déjà dû augmenter la fréquence de rafraichissement au cours du cycle de test, et que la fréquence de rafraîchissement est à sa valeur maximale : la mémoire de pages faibles MPF 25 est pleine, elle est alors vidée ; pour cela le registre MADR3 est remis à sa valeur initiale, -1 (étape 43a, MPF vidée, MADR3 Frefmin), on diminue légèrement cette fréquence (étape 43b, Fref--), dans les autres cas BS est remise à 0 (étape 43c ; BS .En sont connectées à 15 une porte logique OU référencée OR qui indique la présence d'une erreur multiple si la valeur qu'elle délivre est égale à 0 . Il est possible de connecter un inverseur à la sortie de la porte OU , pour qu'il délivre un signal indiquant la présence d'au moins deux erreurs. 20 La figure 5 illustre un autre mode de réalisation des moyens de comparaison MCOMP également de type parallèle. Dans ce mode de réalisation, les moyens MCOMP comprennent n-2 demi-additionneurs AD1, AD2, AD3, ..., ADn-2 connectés en série, et une porte logique ET , référencée ETn, qui représente une 25 forme simplifiée d'un demi-additionneur. Le premier demi-additionneur AD1 reçoit la sortie des deux portes logiques OU EXCLUSIF , XOR1 et XOR2 décrites précédemment. 2903219 Puis chaque demi-additionneur ADi suivant, i variant de 2 à n-2, reçoit en entrée d'une part le signal de sortie de la porte OU EXCLUSIF suivante, référencée XORi+1, et d'autre part, la sortie S du demi-additionneur ADi-1 connecté en amont. 5 La porte logique ET , ETn, reçoit le signal de sortie de la porte logique XORn, et le signal de sortie du demi-additionneur ADn-2. En outre, chaque demi-additionneur ADi délivre une retenue R. Les moyens de comparaison MCOMP comprennent également 10 n-2 portes OU logique aptes à recevoir la retenue R d'un demi-additionneur et la sortie de la porte OU logique précédente. La première porte logique OU reçoit les retenues des 2 premiers demi-additionneurs. La dernière porte logique OU , ORn reçoit en entrée le signal délivré par la porte logique OU précédente ORn-1 et la 15 sortie de la porte ETn. Bien entendu, il est possible de remplacer les n portes logiques OU par une seule porte logique OU à n-1 entrées, recevant toutes les sorties R des demi-additionneurs ainsi que la sortie de la porte ETn. 20 Les retenues sont successivement additionnées les unes aux autres à l'aide de portes logiques OU , OR1, ..., ORn, et si l'une quelconque des retenues R passe à 1 , la sortie de la porte OU concernée passe à 1 , ce qui signifie qu'il y a au moins deux erreurs. 25 Classiquement, un demi-additionneur peut être réalisé à l'aide d'une porte logique OU EXCLUSIF (comme représenté sur la figure 5) pour la somme S de sortie et d'une porte logique ET logique pour la retenue R. Cependant, la porte OU EXCLUSIF 2903219 31 pour la somme S peut être remplacée dans ce cas d'utilisation par une simple porte logique OU . La figure 6 représente un mode de réalisation dit série des moyens de comparaison MCOMP. Un multiplexeur MUX4 commandé 5 par un compteur CPT qui est cadencé par le signal d'horloge CK. Le multiplexeur MUX4 reçoit les sorties des portes logiques XOR1, ....XORn. Le compteur CPT cadence le multiplexeur MUX4 de façon à sélectionner successivement les différentes entrées. 10 Chaque bit d'entrée est alors délivré à un demi-additionneur ADD couplé à une bascule BSS. Dans cet exemple, le demi-additionneur ADD comprend une porte logique ET , ETADD, et une porte logique OU , ORADD, couplés en parallèle. Les portes ETADD et ORADD reçoivent en 15 entrée la sortie du multiplexeur MUX4 et la sortie de la bascule BSS. La sortie de la porte logique ORADD est connectée à l'entrée de la bascule BSS. La sortie de la porte logique ETADD est connectée à une autre bascule BSR, via une porte logique OU , ORSUP, qui reçoit 20 également en entrée la sortie de la bascule BSR. Si le bit délivré en entrée est à 1 ou que le résultat précédent mémorisé par la bascule BSS est déjà à 1 , la bascule BSS est mise à 1 , indiquant la présence d'au moins un bit à 1 . Si le bit délivré en sortie du multiplexeur MUX4 est à 1 et que la 25 bascule BSS est déjà à 1 , la bascule BSR est mise à 1 . Si la bascule BSR était déjà à 1 , elle conserve ce résultat, ce qui indique la présence d'au moins deux erreurs. 2903219 32 Les bascules BSS et BSR sont cadencées par le signal d'horloge CK et peuvent être remises à zéro par un signal de remise à zéro RZ. Les modes de réalisation des moyens de comparaison décrits ci- 5 avant sont adaptés au cas où le code correcteur d'erreurs ne corrige qu'une seule erreur. L'homme du métier saura adapter les moyens de comparaison dans le cas où le code correcteur d'erreurs corrige k erreurs. La figure 7 représente un exemple de réalisation des moyens de 10 détection de la variation de la température. Ces moyens comprennent un capteur de température CPTT ainsi que deux moyens d'échantillonnage, chacun étant formé d'un interrupteur respectivement INT1, INT2 associé à un condensateur respectivement C l et C2. Les interrupteurs peuvent être par exemple 15 réalisés au moyen de transistors. Les interrupteurs INT1 et INT2 sont commandés par deux signaux d'horloge CKK1 et CKK2, en opposition de phase et non-recouvrants. Le signal CKK1 est issu du signal d'horloge CK respectivement divisé par un entier Kl et le signal CKK2 est obtenu à 20 partie du signal CKK1 par l'intermédiaire des moyens MK2 aptes à élaborer et délivrer le signal CKK2 en opposition de phase par rapport à CKK1 et non-recouvrant. Un soustracteur SOUS compare la différence entre les deux valeurs échantillonnées par les condensateurs C l et C2. Puis des 25 moyens de seuillage MS comparent cette différence à un seuil prédéfini. Cette information de température est délivrée aux moyens de commande FSM qui décident ou non de forcer l'augmentation de la fréquence de rafraîchissement si la variation est supérieure au seuil choisi...FT: PROCEDE DE RAFRAICHISSEMENT D'UN MEMOIRE VIVE DYNAMIQUE ET DISPOSITIF DE MEMOIRE VIVE DYNAMIQUE CORRESPONDANT,EN PARTICULIER INCORPORE DANS UN TELEPHONE MOBILE CELLULAIRE REVENDICATIONS 1-Procédé de rafraîchissement d'une mémoire vive dynamique couplée à un système de correction d'erreur qui utilise un code correcteur d'erreur, ladite mémoire comprenant des groupes de cellules-mémoire aptes à stocker des bits, chaque groupe de cellules-mémoire étant subdivisé en paquets de cellules-mémoire, caractérisé par le fait qu'à chaque paquet de cellules-mémoire sont adjoints quelques bits formant ledit code correcteur d'erreur, et qu'on effectue sur chaque groupe de cellules-mémoire, un test de rétention dans lequel on sauvegarde le groupe sous test dans une zone mémoire sûre, après une correction de ses éventuelles erreurs par ledit système de correction d'erreur, de façon à obtenir un groupe modèle comportant des paquets modèles (étape 32), on effectue au bout d'une période de latence, une comparaison bit-à-bit entre le groupe modèle et ledit groupe n'ayant ni été corrigé ni rafraîchi pendant ladite période de latence, on détecte dans chaque paquet dudit groupe, les bits dits erronés ayant des valeurs différentes de celles des bits du paquet modèle correspondant et on considère ledit paquet comme erroné s'il comporte un nombre de bits erronés supérieur à une valeur limite inférieure ou égale au nombre de bits capable d'être corrigés par le système de correction d'erreur (étape 39), et par le fait qu'on augmente la valeur de la fréquence de rafraîchissement de la mémoire, si le nombre de groupes de cellules-mémoire comportant au moins un paquet erroné, est supérieur à un seuil fixé (étape 40a). 2903219 34 2-Procédé selon la revendication précédente, dans lequel le système de correction d'erreur est capable de corriger un bit par paquet de cellules-mémoire. 3-Procédé selon l'une des revendications précédentes, dans 5 lequel ladite période de latence comprend N périodes de rafraîchissement, N étant un entier. 4- Procédé selon l'une des revendications précédentes, dans lequel à l'issue de la détection des bits erronés, on adjoint un code correcteur d'erreur au contenu du groupe de cellules-mémoire modèle, 10 puis on le sauvegarde au sein de la mémoire vive dynamique, à la place du groupe de cellules-mémoire correspondant (étape 41). 5-Procédé selon l'une des revendications 1 à 4, dans lequel tant que le nombre de groupes de cellules-mémoire comportant au moins un paquet erroné, dit groupes de cellules-mémoire faibles, est inférieur ou 15 égal audit seuil fixé, on mémorise l'adresse du groupe de cellules-mémoire faibles pour les rafraîchir à la fréquence maximale (étape 40b). 6-Procédé selon l'une des revendications précédentes, dans lequel l'augmentation est effectuée si la fréquence de rafraîchissement 20 n'a pas atteint sa valeur maximale (étape 40a). 7-Procédé selon l'une des revendications précédentes dans laquelle, lorsque tous les groupes de cellules-mémoire de la mémoire ont été testés, on diminue la valeur de la fréquence de rafraîchissement, si elle n'a pas été augmentée au cours dudit test 25 (étape 43b). 8-Procédé selon l'une des revendications précédentes, dans lequel, lorsque tous les groupes de cellules-mémoire de la mémoire ont été testés, si le nombre de groupes de cellules-mémoire comportant au moins un paquet erroné, dit groupe de cellules-mémoire faibles, est supérieur ou égal audit seuil fixé et si la fréquence de rafraîchissement 2903219 est à sa valeur maximale, on considère comme nul ledit nombre de groupes de cellules-mémoire faibles (étape 43a). 9- Procédé selon l'une des revendications précédentes, dans lequel on sélectionne successivement chaque groupe de cellules- 5 mémoire formant un groupe de cellules de test, de façon à effectuer ledit test de rétention. 10-Procédé selon la revendication précédente, dans lequel parallèlement au test de rétention, on rafraîchit cycliquement l'ensemble des cellules-mémoire de la mémoire à l'exception du 10 groupe de cellule de test. 11-Procédé selon l'une des revendications précédentes, dans lequel la mémoire est organisée par page et dans lequel chaque groupe de cellules-mémoire correspond à un nombre entier de pages, et chaque paquet de cellules-mémoire correspond à un mot d'une page. 15 12- Procédé selon l'une des revendications précédentes, dans lequel on impose une augmentation de la fréquence de rafraîchissement si la variation de la température au sein de ladite mémoire dépasse un seuil choisi. 13-Procédé selon l'une des revendications précédentes dans 20 lequel la mémoire est incorporée dans un appareil possédant un mode de veille et un mode de fonctionnement actif, et dans lequel on effectue le test de rétention sur toutes les cellules-mémoire au moins au cours du mode de veille. 14-Procédé selon la revendication précédente, dans lequel ledit 25 appareil est un composant d'un système de communication sans fil, par exemple un téléphone mobile cellulaire. 15-Dispositif de rafraîchissement d'une mémoire vive dynamique (MMV) comprenant des groupes de cellules-mémoire aptes à stocker des bits, chaque groupe de cellules-mémoire étant subdivisé 30 en paquets de cellules-mémoire, caractérisé par le fait que la mémoire 2903219 36 vive dynamique est couplée à un système de correction d'erreur (MDEC) en vue duquel un code correcteur d'erreurs apte à corriger un nombre donné de bits erronés éventuels par paquet de cellules-mémoire est associé à chaque paquet de cellules-mémoire, et par le fait 5 que le dispositif comprend des moyens de test (MTEST) aptes à effectuer un test de rétention sur chaque groupe de cellules-mémoire, comportant une zone de mémoire sûre apte à sauvegarder le groupe sous test après une correction de ses éventuelles erreurs par ledit système 10 de correction d'erreur, de façon à obtenir un groupe modèle comportant des paquets modèles, des moyens de comparaison (MCOMP) aptes à effectuer au bout d'une période de latence, une comparaison bit-à-bit entre le groupe modèle et ledit groupe n'ayant ni été corrigé, ni rafraîchi 15 pendant ladite période de latence, et apte à détecter dans chaque paquet dudit groupe, les bits dits erronés ayant des valeurs différentes de celles des bits du paquet modèle correspondant et aptes à considérer ledit paquet comme erroné s'il comporte un nombre de bits erronés supérieur à une valeur limite inférieure ou égale au nombre de bits 20 capable d'être corrigés grâce au code correcteur d'erreur, par le système de correction d'erreur, et par le fait que le dispositif comprend des moyens d'augmentation aptes à augmenter la valeur de la fréquence de rafraîchissement de la mémoire, si le nombre de groupes de cellules-mémoire comportant au moins un paquet erroné, 25 est supérieur à un seuil fixé. 16-Dispositif selon la revendication précédente, dans lequel ladite zone de mémoire sûre est une zone réservée de ladite mémoire vive, rafraîchie à la valeur maximale de la fréquence de rafraîchissement, pour sauvegarder le groupe modèle. 2903219 37 17- Dispositif selon la revendication 15, dans lequel ladite zone de mémoire sûre est une mémoire statique annexe couplée à la mémoire vive dynamique (MMV), pour sauvegarder le groupe modèle. 18- Dispositif selon l'une des revendications 15 à 17, 5 comprenant en outre des moyens d'adjonction (MCOD) couplés à ladite mémoire vive dynamique, aptes à adjoindre un code correcteur d'erreur au contenu du groupe de cellules-mémoire modèle, et aptes à sauvegarder le contenu codé du groupe modèle au sein de la mémoire vive dynamique (MMV), à la place du groupe de cellules-mémoire 10 correspondant. 19-Dispositif selon l'une des revendications 15 à 18, comprenant en outre une mémoire de pages faibles (MPF), dont la taille (Vmax) est égale audit seuil, aptes à sauvegarder les adresses des groupes de cellules-mémoire comportant au moins un paquet 15 erroné, dit groupes de cellules-mémoire faibles. 20-Dispositif selon la revendication précédente, dans lequel les groupes de cellules-mémoire faibles sont rafraîchis à la valeur maximale de rafraîchissement. 21-Dispositif selon l'une des revendications 19 ou 20, 20 comprenant en outre des moyens de comparaison (CMP3) aptes à comparer le remplissage de la mémoire de pages faibles et ledit seuil. 22-Dispositif selon la revendication précédente, comprenant en outre des moyens d'enregistrement (BS) aptes à enregistrer la réalisation d'une augmentation de la fréquence. 25 23-Dispositif selon la revendication précédente, comprenant en outre des moyens de diminution couplés auxdits moyens d'enregistrement (BS), aptes à diminuer la fréquence de rafraîchissement. 24-Dispositif selon l'une des revendications 19 à 23, 30 comprenant en outre des moyens de contrôle (MADR3) de la mémoire 2903219 38 de pages faibles, aptes à mettre à jour et à réinitialiser ladite mémoire de pages faibles. 25-Dispositif selon l'une des revendications 15 à 24, dans lequel les moyens de test de rétention comprennent en outre des 5 moyens de sélection (MSEL) aptes à sélectionner successivement les différents groupes de cellules-mémoire, de façon à balayer l'ensemble des cellules-mémoire, les groupes de cellules-mémoire sélectionnés formant des groupes de cellules de test. 26-Dispositif selon l'une des revendications 15 à 25, 10 comprenant en outre des moyens de rafraîchissement (FSM) aptes à rafraîchir cycliquement l'ensemble des cellules-mémoire de la mémoire. 27-Dispositif selon les revendications 25 et 26, comprenant en outre des moyens de comparaison auxiliaires (CMP 1) couplés entre les 15 moyens de rafraîchissement et les moyens de test (MTEST) aptes à comparer les adresses du groupe de cellules-mémoire rafraîchi par les moyens de rafraîchissement, et du groupe de cellules de test, de façon que les moyens de rafraîchissement ne rafraîchissent pas le groupe de cellules de test. 20 28-Dispositif selon l'une des revendications 15 à 27, dans lequel ledit système de correction d'erreur est apte à corriger une erreur par paquet de cellule-mémoire. 29-Dispositif selon la revendication 28, dans lequel chaque paquet de cellules-mémoire comprend n bits, et dans lequel les moyens 25 de comparaison (MCOMP) comprennent, pour chaque paquet d'un groupe de cellules-mémoire, n portes logiques OU EXCLUSIF (XORi), chaque porte étant apte à recevoir l'un des bits du paquet modèle et le bit correspondant du paquet n'ayant ni été corrigé ni rafraîchi pendant ladite période de latence, n portes logiques ET 30 (Ei) avec n-1 entrées inverseuses, et une porte logique ET avec n 2903219 39 entrées inverseuses (E0), l'ensemble des portes logiques ET étant connectées en parallèle, à la sortie des n portes logiques OU EXCLUSIF , et une porte logique OU (OR) connectée à la sortie de l'ensemble des portes logiques ET , apte à déterminer s'il existe 5 au moins deux bits différents entre ledit paquet modèle et ledit bit correspondant du paquet n'ayant ni été corrigé ni rafraîchi pendant ladite période de latence. 30- Dispositif selon la revendication 28, dans lequel chaque paquet de cellules-mémoire comprend n bits, et dans lequel les moyens 10 de comparaison (MCOMP) comprennent n portes logiques OU EXCLUSIF (XORi), chaque porte étant apte à recevoir l'un des bits du paquet modèle et le bit correspondant du paquet n'ayant ni été corrigé ni rafraîchi pendant ladite période de latence, n-1 demi-additionneurs (ADi) connectés en série et en sortie des portes logiques 15 OU EXCLUSIF , aptes à recevoir, pour le premier demi-additionneur, les signaux de sortie des 2 premières portes OU exclusif , et pour les autres, d'une part une somme délivrée par le demi-additionneur connecté en amont, et d'autre part un signal de sortie d'une porte logique OU EXCLUSIF , chaque demi- 20 additionneur étant apte à délivrer un signal de retenue, et dans lequel les moyens de comparaison (MCOMP) comprennent en outre des moyens d'addition de l'ensemble desdites retenues, aptes à déterminer s'il existe au moins deux bits différents entre ledit paquet modèle et ledit bit correspondant du paquet n'ayant ni été corrigé, ni rafraîchi 25 pendant ladite période de latence. 31-Dispositif selon la revendication précédente, dans lequel les moyens d'addition comprennent une porte logique OU dont les entrées sont connectées aux sorties des deux premiers demi-additionneurs et, si n est supérieur à 3, n-3 portes logiques OU 2903219 (ORi) recevant en entrée le signal de sortie de la porte logique OU connectée en amont, et la retenue du demi-additionneur associé. 32- Dispositif selon la revendication 28, dans lequel chaque paquet de cellules-mémoire comprend n bits, et dans lesquels les 5 moyens de comparaison (MCOMP) comprennent n portes logiques OU EXCLUSIF (XORi), chaque porte étant apte à recevoir l'un des bits du paquet modèle et le bit correspondant du paquet n'ayant ni été corrigé ni rafraîchi pendant ladite période de latence, un multiplexeur commandé par un compteur (CPT) cadencé par un signal d'horloge et 10 couplé à la sortie des n portes logiques OU EXCLUSIF , un demi-additionneur (ADD) couplé à la sortie du multiplexeur, une première bascule (BSS) connectée à la sortie du demi-additionneur, et dont la sortie est rebouclée à l'entrée dudit demi-additionneur, et une deuxième bascule (BSR) connectée au demi-additionneur par 15 l'intermédiaire d'une porte logique OU (ORSUP), apte à déterminer s'il existe au moins deux bits différents entre ledit paquet modèle et ledit bit correspondant du paquet n'ayant ni été corrigé, ni rafraîchi pendant ladite période de latence. 33- Dispositif selon l'une des revendications 15 à 32, dans 20 lequel la mémoire (MMV) est organisée par page et dans lequel chaque groupe de cellules de test correspond à un nombre entier de pages, et chaque paquet de cellules-mémoire correspond à un mot d'une page. 34- Dispositif selon l'une des revendications 26 à 33, comprenant en outre des moyens de commandes (FSM) aptes à 25 commander les moyens de rafraîchissement et les moyens de test de rétention. 35-Dispositif selon la revendication 34, comprenant un capteur de température (CPTT), couplé aux moyens de commande, aptes à détecter une variation de la température. 2903219 41 36-Appareil possédant un mode de veille et un mode de fonctionnement actif, incorporant un dispositif selon l'une des revendications 15 à 35, dans lequel les moyens de test effectuent le test de rétention sur toutes les cellules-mémoire au cours du mode de 5 veille. 37- Appareil selon la revendication précédente, formant un composant d'un système de communication sans fil. 38- Appareil selon la revendication précédente formant un téléphone mobile cellulaire (TP). 10