Brevet FR2904473A1 — publié le 20080201

DISPOSITIF DE PROTECTION D'UN CIRCUIT INTEGRE CONTRE LES DECHARGES ELECTROSTATIQUES La présente invention concerne les circuits intégrés et plus particulièrement la protection des circuits intégrés contre les décharges électrostatiques (ESD - ElectroStatic Discharge). L'invention s'applique notamment, mais non exclusivement aux technologies de circuits intégrés de type CMOS (Complementary Metal-Oxide Semiconductor). Un des problèmes majeurs de la fiabilité des circuits intégrés concerne les défaillances dues aux décharges électrostatiques (ESD). Ce type de défaillance représente un problème critique dans les technologies modernes du fait de la miniaturisation toujours plus grande des circuits intégrés. En effet, la réduction des dimensions des circuits intégrés et donc des distances entre les éléments augmente la prépondérance des éléments parasites qui peuvent se déclencher plus rapidement et à des tensions qui tendent vers la tension nominale de fonctionnement. Lorsqu'une décharge électrostatique se produit sur une plage de contact d'un circuit intégré, une haute tension positive ou négative de plusieurs milliers de Volt par rapport à la masse peut apparaître sur la plage de contact. La figure 1 représente une plage de contact connectée à un circuit électrique formant un port de sortie ou d'entrée/sortie (buffer) d'un circuit intégré de type CMOS. Le port comprend un transistor MOS à canal P MP1 et un transistor MOS à canal N MN1 dont la grille est commandée par un signal de contrôle Cntl. La source du transistor MP1 est connectée à une borne d'alimentation Vdd, et le drain de ce transistor est 2904473 2 connecté au drain du transistor MN1 et à une borne de sortie Pad à protéger du port de sortie. La source du transistor MN1 est connectée à la masse. La figure 2 représente en coupe le transistor MN1 5 formé dans un substrat en un matériau semi-conducteur 1 dopé P d'un circuit intégré IC. Le transistor MN1 comprend deux régions dopées N+ 5, 11 formant le drain et la source du transistor, et une grille 8 en polysilicium formée sur le substrat entre les régions 5 et 11. Le port 10 de sortie comprend une plage de contact 6 formée sur la région 5 pour connecter la sortie du port de sortie à une borne de sortie Pad. Le port de sortie comprend une borne de contrôle Cntl connectée à une plage de contact 9 formée sur la grille 8. Une plage de contact 12 de 15 connexion à la masse est formée sur la région 11. Le circuit intégré comprend également deux régions dopées P+ 3, 13, formées dans le substrat 1 de part et d'autre des régions 5, 11. Des plages de contact 4, 14 sont formées sur les régions 3, 13 pour connecter le circuit intégré à 20 la masse. Les régions dopées 5 et 11 forment avec le substrat un transistor bipolaire parasite Tl de type npn. La région 5 forme avec le substrat une jonction collecteur - base du transistor Ti, et la région 11 forme avec le 25 substrat une jonction émetteur - base du transistor Ti. La base du transistor Tl est reliée à la région 13 par l'intermédiaire du substrat 1 présentant une résistance Rsub. La figure 3 représente l'évolution du courant 30 collecteur - base du transistor MN1 en fonction de la tension appliquée à la borne Pad, lorsqu'une décharge électrostatique positive est appliquée à la borne de connexion Pad. La tension appliquée à la borne Pad augmente jusqu'à atteindre une tension de seuil de déclenchement Vtr. Pendant que la tension augmente, le 2904473 3 courant augmente également jusqu'à atteindre environ 1 mA. Dès que la tension dépasse la tension de déclenchement Vtr en un point DB, la tension chute jusqu'à une tension minimum Vh, tandis que le courant 5 continue d'augmenter. A partir du point DB, la diode Dl à la jonction drain - substrat du transistor MN1, part en avalanche. Lorsque la tension minimum Vh est atteinte, le transistor parasite T__ se déclenche. Il en résulte que la tension augmente à nouveau tandis que le courant continue 10 d'augmenter plus rapidement. A partir d'un point F, la tension chute révélant que le transistor T1 est parti en avalanche. Pour limiter l'apparition ou les effets destructeurs de ces décharges, il est indispensable 15 d'intégrer dans le matériau semi-conducteur du circuit intégré un dispositif de protection des ports d'entrée/sortie ou de sortie. Un tel dispositif de protection est représenté sur la figure 4. Ce dispositif comprend une diode D2 20 présentant une résistivité minimum, connectée entre le drain et la source du transistor MP1, et un circuit de protection centralisé ESD1 connecté entre les bornes d'alimentation Vdd et Gnd. En cas d'apparition d'une décharge électrostatique sur la borne Pad, le courant de 25 décharge suit un chemin de décharge DP vers la masse, traversant la diode D2 et le circuit ESD1. A cet effet, le circuit ESD1 est conçu pour réagir à une chute de tension plus rapidement que les composants du port. Le circuit ESD1 doit bien entendu être dimensionné pour 30 absorber le courant de décharge. Dans certaines applications, il peut être impossible de connec-ter une diode entre le drain et la source du transistor MP1. C'est le cas par exemple lorsqu'un bus est partagé entre plusieurs circuits 35 intégrés, et lorsque l'un des circuits intégrés doit être 2904473 4 mis hors tension pour des raisons de consommation d'énergie, sans perturber les communications sur le bus. Une solution classique de protection illustrée par la figure 5 consiste à connecter un circuit de protection 5 ESD2 entre le drain et la source du transistor MN1. Deux notions essentielles sont alors à considérer. La première notion est l'efficacité de la protection, c'est-à-dire la capacité du circuit de protection ESD2 à se déclencher avant les éléments parasites du port de sortie, faute de 10 quoi, le port de sortie risquerait d'être endommagé. En effet, dans une configuration à drain ouvert, on observe généralement que le circuit de protection ESD2 entre en concurrence avec le transistor bipolaire parasite Ti. La seconde notion est la robustesse de la protection, c'est- 15 à-dire la capacité du circuit de protection à absorber la décharge sans être endommagé. En ce qui concerne l'efficacité de la protection, il est possible d'améliorer les caractéristiques de déclenchement de la protection. Cette amélioration 20 conduit généralement à augmenter la tension de seuil de déclenchement du transistor parasite. Toutefois, cette amélioration peut affecter la robustesse du circuit de protection et dégrader les performances du port de sortie. 25 D'une manière générale, il s'avère que les phénomènes parasites ne sont pas modélisés, ni bien connus. Ces phénomènes varient notamment en fonction de la filière de fabrication. Il en résulte que rien ne garantit qu'une solution de protection soit toujours 30 efficace si l'on change un paramètre de fabrication ou de filière de fabrication. En outre la miniaturisation croissante de circuits intégrés a tendance à augmenter l'efficacité du transistor bipolaire parasite, au détriment de l'efficacité du circuit de protection 35 parallèle. Les solutions mises en oeuvre actuellement 2904473 5 présentent donc généralement un coût élevé en terme d'encombrement, et d'influence sur l'ensemble de l'architecture du circuit intégré. Ces solutions ont également pour effet de limiter la réduction de la 5 tension d'alimentation du port de sortie et donc de l'épaisseur des couches d'oxyde, ou de nécessiter l'ajout de transistors en montage cascode pour limiter l'efficacité du transistor parasite. Il faut ajouter qu'une protection peut devenir 10 totalement inefficace du fait que le stress provoqué par la décharge à tendance à rendre flottante la grille du transistor MN1 et donc à modifier totalement le comportement du transistor parasite. La présente invention a pour objet un dispositif de 15 protection ne présentant pas les limitations précédemment décrites. A cet effet, une idée de la présente invention est de prévoir un circuit de protection utilisant une jonction du transistor parasite comme élément de 20 détection et de déclenchement, et de canaliser le courant de décharge en priorité dans un circuit de protection, afin d'éviter que le port soit endommagé. Dans le cas d'un port de sortie, l'élément de détection est constitué plus précisément par la jonction pn du transistor 25 parasite connectée à la borne de sortie. De cette manière, il n'y a plus de compétition, ou une compétition limitée, entre le déclenchement de l'élément parasite et le déclenchement du dispositif de protection. La protection obtenue est moins sensible à la 30 filière de fabrication. En outre, la protection peut être aisément insérée dans l'architecture du circuit intégré avec un coût minimum en terme d'encombrement. Plus particulièrement, l'invention prévoit un circuit intégré réalisé dans un matériau semi-conducteur 35 et comprenant une borne d'entrée et/ou de sortie 2904473 6 connectée à un transistor de sortie formant un élément parasite susceptible de se déclencher sous l'effet d'une décharge électrostatique appliquée à la borne. Selon un mode de réalisation de l'invention, le 5 circuit intégré comprend un dispositif de protection formé de manière à être polarisé en même temps que l'élément parasite sous l'effet d'une décharge électrostatique, et davantage que l'élément parasite pour évacuer en priorité un courant de décharge. 10 Selon un mode de réalisation de l'invention, le dispositif de protection est situé à une plus grande distance d'une connexion de polarisation du matériau semi-conducteur que l'élément parasite, pour être polarisé davantage que l'élément parasite. 15 Selon un mode de réalisation de l'invention, l'élément parasite et le dispositif de protection comportent une jonction commune réalisée par une première région dopée formée dans le matériau semi-conducteur et connectée à la borne. 20 Selon un mode de réalisation de l'invention, le transistor de sortie est un transistor MOS dont le drain est formé par une première région dopée connectée à la borne, et l'élément parasite est un transistor bipolaire. Selon un mode de réalisation de l'invention, le 25 transistor de sortie présente une longueur de canal augmentée pour désavantager le phénomène d'avalanche susceptible de se produire dans le transistor parasite. Selon un mode de réalisation de l'invention, le dispositif de protection comprend un transistor bipolaire 30 de protection connecté à la borne. Selon un mode de réalisation de l'invention, l'élément parasite et le transistor de protection sont polarisés par une même connexion de polarisation du matériau semi-conducteur. 2904473 7 Selon un mode de réalisation de l'invention, le transistor de protection est formé dans le matériau semi-conducteur par une seconde région dopée séparée de la première région par une isolation. 5 Selon un mode de réalisation de l'invention, l'isolation est formée dans une tranchée. Selon un mode de réalisation de l'invention, la résistance entre la borne et une borne de l'élément parasite est diminuée, tandis que la résistance entre la 10 borne et une borne du transistor de protection est augmentée. Selon un mode de réalisation de l'invention, le dispositif de protection comprend un thyristor connecté à la borne. 15 Selon un mode de réalisation de l'invention, le thyristor comprend un transistor bipolaire de type pnp, et un transistor bipolaire de type npn, le transistor de type npn comprenant un collecteur relié à la borne et une base située à une plus grande distance d'une connexion de 20 polarisation du matériau semi-conducteur que l'élément parasite. L'invention concerne également un procédé de protection d'un circuit intégré contre des décharges électrostatiques apparaissant sur une borne connectée à 25 un transistor de sortie réalisé dans un matériau semi-conducteur et formant un élément parasite susceptible de se déclencher sous l'effet d'une décharge électrostatique appliquée à la borne. Selon un mode de réalisation de l'invention, le 30 procédé comprend des étapes consistant à : - former dans le matériau semi-conducteur un dispositif de protection connecté à la borne, et - à la suite d'une décharge électrostatique, canaliser un courant de décharge électrostatique en priorité dans le 35 dispositif de protection. 2904473 8 Selon un mode de réalisation de l'invention, le dispositif de protection est polarisé en même temps et davantage que l'élément parasite. Selon un mode de réalisation de l'invention, le 5 dispositif de protection est réalisé à partir d'une jonction de l'élément parasite, la jonction étant réalisée par une première région dopée formée dans le matériau semi-conducteur et connectée à la borne. Selon un mode de réalisation de l'invention, le 10 transistor de sortie est un transistor MOS dont le drain est formé par une première région dopée connectée à la borne, et l'élément parasite est un transistor bipolaire. Selon un mode de réalisation de l'invention, le transistor de sortie présente une longueur de canal 15 augmentée pour désavantager le phénomène d'avalanche susceptible de se produire dans le transistor parasite. Selon un mode de réalisation de l'invention, le dispositif de protection comprend un transistor bipolaire de protection connecté à la borne. 20 Selon un mode de réalisation de l'invention, une borne de l'élément parasite et une borne du transistor de protection sont polarisées par une même connexion de polarisation du matériau semi-conducteur. Selon un mode de réalisation de l'invention, le 25 transistor de protection est formé dans le matériau semi-conducteur par une seconde région dopée séparée de la première région par une isolation. Selon un mode de réalisation de l'invention, le procédé comprend des étapes consistant à diminuer la 30 résistance entre la borne et une borne de l'élément parasite, et augmenter la résistance entre la borne et une borne du transistor de protection. Selon un mode de réalisation de l'invention, le procédé comprend une étape consistant à former dans le 2904473 9 matériau semi-conducteur un thyristor connecté à la borne. Selon un mode de réalisation de l'invention, le thyristor comprend un transistor bipolaire de type pnp, 5 et un transistor bipolaire de type npn, le transistor de type npn comprenant un collecteur relié à la borne et une base située à une plus grande distance d'une connexion de polarisation du matériau semi-conducteur que l'élément parasite. 10 Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation de l'invention, faite à titre non limitatif 15 en relation avec les figures jointes parmi lesquelles : - la figure 1 déjà décrite représente un circuit électrique d'un port de sortie, - la figure 2 déjà décrite est une vue partielle en coupe transversale d'un circuit intégré, présentant un 20 transistor du circuit représenté sur la figure 1, - la figure 3 déjà décrite est une courbe de variation en fonction de la tension, de l'intensité d'un courant de décharge dans le transistor représenté sur la figure 2, - les figures 4 et 5 déjà décrites représentent des 25 circuits électriques d'un port de sortie équipé de dispositifs de protection selon l'art antérieur, - la figure 6 est une vue de principe partielle en coupe transversale d'un circuit intégré comprenant un port équipé d'un dispositif de protection selon l'invention, 30 - la figure 7 est une vue partielle en coupe transversale d'un circuit intégré équipé d'un premier mode de réalisation d'un dispositif de protection selon l'invention, - la figure 8 est une vue partielle de dessus du circuit 35 intégré représenté sur la figure 7, 2904473 10 - la figure 9 est une vue partielle en coupe transversale d'un circuit intégré, équipé d'un second mode de réalisation d'un circuit de protection selon l'invention, - la figure 10 est une vue partielle de dessus du circuit 5 intégré représenté sur la figure 9. La figure 6 représente un circuit intégré ICI comportant un transistor MN1 appartenant à un port de sortie du circuit intégré, comme celui décrit en référence à la figure 1. Le transistor MN1 est formé dans 10 un substrat 1 en un matériau semi-conducteur dopé P-. Le transistor MN1 comprend deux régions dopées N+ 5, 11 formant le drain et la source du transistor, et une grille 8 en polysilicium formée sur le substrat entre les régions 5 et 11. Le port comprend une borne de sortie Pad 15 connectée à une plage de contact 6 formée sur la région 5. Le port comprend une borne de contrôle Cntl connectée à une plage de contact 9 formée sur la grille 8. Une plage de connexion à la masse 12 est formée sur la grille 8. Le circuit intégré comprend également deux régions 20 dopées P+ 3, 13, formées dans le substrat 1 de part et d'autre des régions 5, 11. Des plages de connexion à la masse 4, 14 sont formées sur les régions 3, 13. Les régions 5 et 11 forment avec le substrat P- un transistor bipolaire parasite T1 de type npn. La région 5 forme avec 25 le substrat la jonction collecteur - base du transistor T1, et la région 11 forme avec le substrat la jonction émetteur - base du transistor Tl. La base du transistor Tl est reliée à la région 13 par l'intermédiaire d'une zone du substrat 1 présentant une résistance Rg entre la 30 base du transistor Ti et la région 13. Selon l'invention, le transistor est protégé contre les décharges électrostatiques par un élément de protection ESDP formé dans le substrat 1 de manière à être polarisé en même temps que le transistor parasite Tl 35 par le courant de décharge électrostatique, et davantage 2904473 11 que le transistor parasite pour évacuer davantage de courant de décharge que le transistor parasite. A cet effet, l'élément de protection est formé dans le circuit intégré à une distance plus grande de la 5 région 13 de connexion à la masse, que la base du transistor parasite Ti. La zone du substrat 1 entre l'élément de protection ESDP et la région 13 présente donc une résistance Resd supérieure à la résistance Rg entre la base du transistor Ti et la région 13. 10 Par ailleurs, le transistor parasite Tl et le dispositif de protection ESDP comportent une jonction commune réalisée par la région dopée 5. Les figures 7 et 8 représentent un mode de réalisation d'un élément de protection ESDP selon 15 l'invention, associé au transistor MN1. L'élément de protection comprend un transistor bipolaire npn Tesd réalisé en technologie dite "Field MOS". Plus particulièrement, le transistor Tesd est formé par la région 5, par une région 21 dopée N+, et par un couche 20 isolante 23 disposée entre les régions 5 et 21. La couche isolante 23 est réalisée par exemple par une isolation par tranchée peu profonde STI (Shallow Trench Isolation) ou par une isolation de champ par oxydation localisée du substrat (field oxide). L'émetteur du transistor Tesd est 25 formé par la région 21 reliée à la masse par l'intermédiaire d'une plage de contact 22. Le collecteur du transistor Tesd est formé par la région 5 qui constitue également le collecteur du transistor parasite T1 et le drain du transistor MN1. 30 Le transistor de protection Tesd partage donc avec l'élément parasite T1 la jonction N+/P- formée par la région 5 dans le substrat 1. Par conséquent, lorsque la diode formée par cette jonction part en avalanche en raison de l'apparition d'une décharge électrostatique sur 2904473 12 la borne Pad, les deux transistors Tesd et Ti se déclenchent en même temps. La région de base du transistor Tesd est plus éloignée de la région 13 de connexion à la masse ou de 5 toute autre connexion à la masse du circuit intégré, que la région de base du transistor parasite. La résistance de polarisation Resd du transistor Tesd est donc supérieure à la résistance de polarisation Rg du transistor Ti. Il en résulte que le courant de décharge 10 passant dans le transistor parasite T1 reste limité, la majeure partie du courant de décharge étant canalisé dans le transistor Tesd. Il suffit donc de dimensionner le transistor Tesd en fonction de l'intensité ou de l'énergie des décharges électrostatiques que le circuit 15 intégré doit pouvoir supporter et évacuer. Sur la figure 8, les régions 5, 11, 13 et 21, la grille 9, et la couche isolante 23 présentent en vue de dessus des formes sensiblement rectangulaires allongées. Comme illustré sur la figure 8, deux transistors de 20 protection Tesd peuvent être réalisés côte à côte pour protéger deux ports formés symétriquement de part et d'autre des deux transistors Tesd. Dans cette configuration, la base des transistors Tesd ne se trouve pas plus proche d'une autre région P+ 13 connectée à la 25 masse, que la base d'un transistor parasite Ti. La condition sur la polarisation des transistors Tesd par rapport aux transistors parasite est donc respectée. Par ailleurs, la longueur 1g de la grille 9 (longueur du canal du transistor MN1) est de préférence 30 minimum pour limiter la surface occupée par le transistor MN1. Toutefois, la longueur 1g peut être augmentée pour désavantager le phénomène d'avalanche susceptible de se produire dans le transistor Ti. Il est à noter que les largeurs ds et dg de la 35 région 5, de part et d'autre de la connexion de la plage 2904473 13 de contact 6 à la borne Pad, influencent également l'efficacité de la protection. Plus la largeur dg de la région 5 du côté transistor MN1 est faible par rapport à la largeur ds de la région 5 du côté du transistor Tesd, 5 plus la protection offerte par le transistor Tesd est efficace dans la mesure où le courant de décharge est davantage canalisé dans le transistor Tesd que dans le transistor parasite. Pour augmenter encore l'efficacité de la 10 protection, la résistance de la région 5 du côté du transistor MN1 (ou Ti) peut être réduite par une résistance de caisson dopé N- de grande largeur et de faible longueur, ou court-circuitée par une faible résistance 25 connectée à la borne de sortie Pad. De 15 cette manière, on diminue la valeur de la résistance de connexion du collecteur du transistor Tl à la borne Pad, tandis que l'on augmente la résistance de connexion du collecteur du transistor Tesd à la borne Pad. Les figures 9 et 10 représentent un circuit intégré 20 IC2 illustrant un autre mode de réalisation d'un élément de protection ESDP selon l'invention, associé au transistor MN1. L'élément de protection est un thyristor formé d'une manière classique par deux transistors bipolaires Tpl de type pnp et Tnl de type npn. La base du 25 transistor Tpl est connectée au collecteur du transistor Tnl et la base du transistor tnl est connectée au collecteur du transistor tpl. Le transistor Tpl est réalisé par deux régions dopées N+ et P+ 33, 35 formées dans un caisson 32 dopé 30 N-. La région dopée N+ 33 est contiguë à la région 5 du transistor MN1. La borne de sortie Pad est reliée à la région 35 par l'intermédiaire d'une plage de contact 36 également connectée à la borne Pad. La base du transistor Tpl est reliée à la région 33 par le caisson 32 formant 2904473 14 une résistance Rn. L'émetteur du transistor Tpl est formé par la région 35. Le transistor Tnl est réalisé par deux régions dopées N+ et P+ 37, 39 reliées à la masse par 5 l'intermédiaire de plages de contact 38, 40. La base du transistor Tnl est reliée à la région 39 par le substrat 1 formant une résistance Rp. L'émetteur du transistor Tnl est formé par la région 37. La figure 10 représente une architecture symétrique 10 dans laquelle la surface active du circuit intégré IC2 située entre deux transistors MN1, MN1' est occupée par des thyristors TH1, TH2 du dispositif de protection ESDP. Les régions 5 des transistors MN1, MN1' sont reliées entre elles par les régions 33 des thyristors TH1, TH2. 15 Dans ce mode de réalisation, le thyristor est polarisé en même temps que le transistor parasite Tl sous l'effet d'une décharge électrostatique, et davantage que le transistor parasite pour évacuer davantage de courant de décharge que le transistor parasite. A cet effet, la 20 région 39 est située à une distance dg de la région 5 ou 33, plus grande que la distance entre les régions 5 et 13 correspondant à la distance entre la base du transistor Ti et la région P+ 13 de connexion à la masse. Ainsi, la résistance de polarisation Rn reliant la base du 25 transistor Tnl à la masse est plus grande que la résistance de polarisation Rg reliant la base du transistor Tl à la masse. Comme dans le premier mode de réalisation utilisant un transistor bipolaire de protection, la longueur 1g de 30 la grille 9 peut être augmentée pour désavantager le phénomène d'avalanche susceptible de se produire dans le transistor parasite Tl. Pour augmenter encore l'efficacité de la protection, la résistance de la région 5 du côté du 35 transistor MN1 peut être réduite par une résistance de 2904473 15 caisson dopé N- de grande largeur et de faible longueur, ou court-circuitée par une faible résistance 25 connectée à la borne de sortie Pad. De cette manière, on diminue la valeur de la résistance de connexion du collecteur du 5 transistor Tl à la borne Pad, tandis que l'on augmente la résistance de connexion du collecteur du transistor Tnl à la borne Pad. Les thyristors sont connus pour leur efficacité à dissiper de la puissance électrique. Leur utilisation en 10 tant qu'élément de protection contre les décharges électrostatiques est donc parfaitement adaptée. Toutefois, en contrepartie, un thyristor occupe sensiblement plus de surface sur un circuit intégré qu'un simple transistor bipolaire réalisé par la technologie 15 "Field MOS". Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et d'applications. En particulier, l'invention ne s'applique pas nécessairement à une borne 20 de sortie ou d'entrée/sortie. Elle est applicable également à une borne d'entrée. Dans ce cas, on prévoit un transistor MOS à canal N factice dont le drain est connecté à la borne d'entrée. 25 REVENDICATIONS 1. Circuit intégré (ICI, IC2) réalisé dans un matériau semi-conducteur (1) et comprenant une borne d'entrée et/ou de sortie (Pad) connectée à un transistor de sortie (MN1) formant un élément parasite (Ti) susceptible de se déclencher sous l'effet d'une décharge électrostatique appliquée à la borne, caractérisé en ce qu'il comprend un dispositif de protection (ESDP) formé de manière à être polarisé en même temps que l'élément parasite (Ti) sous l'effet d'une décharge électrostatique, et davantage que l'élément parasite pour évacuer en priorité un courant de décharge. 2. Circuit intégré selon la revendication 1, dans lequel le dispositif de protection (ESDP) est situé à une plus grande distance d'une connexion de polarisation (13, 14) du matériau semi-conducteur (1) que l'élément parasite (Tl), pour être polarisé davantage que l'élément parasite. 3. Circuit intégré selon la revendication 1 ou 2, dans lequel l'élément parasite (Ti) et le dispositif de protection (ESDP) comportent une jonction commune réalisée par une première région dopée (5, 33) formée dans le matériau semi-conducteur (1) et connectée à la borne (Pad). 4. Circuit intégré selon l'une des revendications 1 à 3, dans lequel le transistor de sortie (MN1) est un transistor MOS dont le drain est formé par une première région dopée (5) connectée à la borne (Pad), et l'élément parasite est un transistor bipolaire (Tl). 16 2904473 17 5. Circuit intégré selon la revendication 4, dans lequel le transistor de sortie (MN1) présente une longueur (1g) de canal augmentée pour désavantager le phénomène d'avalanche susceptible de se produire dans le 5 transistor parasite (T1). 6. Circuit intégré selon l'une des revendications 1 à 5, dans lequel le dispositif de protection (ESDP) comprend un transistor bipolaire de protection (Tesd, 10 Tnl) connecté à la borne (Pad). 7. Circuit intégré selon la revendication 6, dans lequel l'élément parasite (T1) et le transistor de protection (Tesd) sont polarisés par une même connexion 15 de polarisation (13, 14) du matériau semi-conducteur (1). 8. Circuit intégré selon la revendication 6 ou 7, dans lequel le transistor de protection (Tesd) est formé dans le matériau semiconducteur (1) par une seconde 20 région dopée (21) séparée de la première région (5) par une isolation (23). 9. Circuit intégré selon la revendication 8, dans lequel l'isolation (23) est formée dans une tranchée. 25 10. Circuit intégré selon l'une des revendications 6 à 9, dans lequel la résistance entre la borne (Pad) et une borne de l'élément parasite (Ti) est diminuée, tandis que la résistance entre la borne et une borne du 30 transistor de protection (Tesd) est augmentée. 11. Circuit intégré selon l'une des revendications 1 à 6, dans lequel le dispositif de protection comprend un thyristor (TH1, TF2) connecté à la borne (Pad). 2904473 18 12. Circuit intégré selon la revendication 11, dans lequel le thyristor (TH1, TH2) comprend un transistor bipolaire (Tpl) de type pnp, et un transistor bipolaire (Tnl) de type npn, le transistor de type npn comprenant 5 un collecteur relié à la borne (Pad) et une base située à une plus grande distance d'une connexion de polarisation (39, 40, 13, 14) du matériau semi-conducteur (1) que l'élément parasite (Tl). 10 13. Procédé de protection d'un circuit intégré (ICI, IC2) contre des décharges électrostatiques apparaissant sur une borne (Pad) connectée à un transistor de sortie (MN1) réalisé dans un matériau semi-conducteur (1) et formant un élément parasite (Tl) 15 susceptible de se déclencher sous l'effet d'une décharge électrostatique appliquée à la borne, caractérisé en ce qu'il comprend des étapes consistant à : û former dans le matériau semi-conducteur (1) un 20 dispositif de protection (ESDP) connecté à la borne (Pad), et û à la suite d'une décharge électrostatique, canaliser un courant de décharge électrostatique en priorité dans le dispositif de protection. 25 14. Procédé selon la revendication 13, dans lequel le dispositif de protection (ESDP) est polarisé en même temps et davantage que l'élément parasite (T1). 30 15. Procédé selon la revendication 13 ou 14, dans lequel le dispositif de protection (ESDP) est réalisé à partir d'une jonction de l'élément parasite (T1), la jonction étant réalisée par une première région dopée (5, 33) formée dans le matériau semi-conducteur (1) et 35 connectée à la borne (Pad). 2904473 19 16. Procédé selon l'une des revendications 13 à 15, dans lequel le transistor de sortie (MN1) est un transistor MOS dont le drain est formé par une première 5 région dopée (5) connectée à la borne (Pad), et l'élément parasite est un transistor bipolaire (T1). 17. Procédé selon la revendication 16, dans lequel le transistor de sortie (MN1) présente une longueur (1g) 10 de canal augmentée pour désavantager le phénomène d'avalanche susceptible de se produire dans le transistor parasite (T1). 18. Procédé selon l'une des revendications 13 à 17, 15 dans lequel le dispositif de protection comprend un transistor bipolaire de protection (Tesd, Tnl) connecté à la borne (Pad). 19. Procédé selon la revendication 18, dans lequel 20 une borne de l'élément parasite (Tl) et une borne du transistor de protection (Tesd) sont polarisées par une même connexion de polarisation (13, 14) du matériau semi- conducteur (1). 25 20. Procédé selon l'une des revendications 18 et 19, dans lequel le transistor de protection (Tesd) est formé dans le matériau semi-conducteur (1) par une seconde région dopée (21) séparée de la première région (5) par une isolation (23). 30 21. Procédé selon l'une des revendications 18 à 20, comprenant des étapes consistant à diminuer la résistance entre la borne (Pad) et une borne de l'élément parasite (Tl), et augmenter la résistance entre la borne et une 35 borne du transistor de protection (Tesd). 2904473 20 22. Procédé selon l'une des revendications 13 à 21, comprenant une étape consistant à former dans le matériau semi-conducteur (1) un thyristor (TH1, TH2) connecté à la 5 borne (Pad). 23. Procédé selon la revendication 22, dans lequel le thyristor (TH1, TH2) comprend un transistor bipolaire (Tpl) de type pnp, et un transistor bipolaire (Tnl) de 10 type npn, le transistor de type npn comprenant un collecteur relié à la borne (Pad) et une base située à une plus grande distance d'une connexion de polarisation (39, 40, 13, 14) du matériau semi-conducteur (1) que l'élément parasite (Tl). 15