Brevet FR2901930A1 — publié le 20071207

PROCEDE ET DISPOSITIF DE GENERATION DE SIGNAUX BINAIRES DEPHASES ET LEUR UTILISATION DOMAINE TECHNIQUE DE L'INVENTION. La présente invention concerne un procédé et un dispositif de génération de signaux binaires ayant un déphasage réglable basés sur un composant programmable. ARRIERE PLAN TECHNOLOGIQUE DE L'INVENTION. Les circuits déphaseurs sont utilisés dans de nombreuses applications de l'électronique, tant en traitement du signal qu'en électronique de puissance. En général, un circuit est conçu pour réaliser un déphasage donné à une fréquence donnée. Le circuit doit être modifié pour un autre angle de phase, ou une autre fréquence. Les circuits et les procédés décrits dans le document US6744296 ont changé cette situation, puisque l'angle de déphasage peut être continûment réglé par une tension indépendamment de la fréquence. Cependant les composants analogiques utilisés en partie dans les circuits précédents ne garantissent pas la génération de déphasages très précis requise par certaines applications. C'est le cas notamment dans des applications à l'automobile, comme les allumages électroniques, ou le pilotage des moteurs/générateurs électriques sans balais. Le document US4788957, par exemple, propose donc d'améliorer les dispositifs de contrôle du point d'allumage des moteurs à combustion interne en mettant en oeuvre un circuit de déphasage et un détecteur d'autoallumage constitués par un ordinateur. Un obstacle à la généralisation des méthodes entièrement numériques dans le domaine, bien qu'elles soient très avantageuses au plan de la souplesse d'implémentation et des coûts, par rapport aux procédés analogiques, a été la grande puissance de calcul nécessaire pour suivre les variations rapides des signaux. L'apparition sur le marché des composants de 40 microcontrôleurs multiprocesseurs permet de lever cette contrainte, à condition qu'ils soient programmés de façon appropriée. Le document US5317248 divulgue précisément une façon de programmer un microcontrôleur MC68332 de la société MOTOROLA pour générer les impulsions de commande, modulées en largeur, de machines électriques polyphasées. Le microcontrôleur MC68332 possède en plus d'une unité centrale de traitement, ou CPU (CPU est l'acronyme anglais de Central Processing Unit), une unité de calcul dédiée aux événements temporels, ou TPU (TPU est l'acronyme anglais de Time Processor Unit). La TPU possède des circuits retardateurs programmables (connus par l'homme de métier sous le vocable anglais timer ) et des module de modulation de largeur d'impulsions programmables, dits modules PWM (PWM est l'acronyme anglais de Pulse Width Modulation). La TPU génère un signal de synchronisation et des impulsions centrées sur les fronts de ce signal. Les algorithmes décrits dans le document US5317248 cherchent à limiter les délais de transit et la gigue, mais la méthode utilisée ne semble applicable que dans le cas où les signaux générés ne sont déphasés que par rapport à un seul signal de synchronisation, issu d'un seul capteur de position du rotor de la machine. Or, on sait qu'il est préférable qu'une machine électrique polyphasée comporte un capteur de position pour chaque phase afin de détecter rapidement les variations de vitesse du rotor. DESCRIPTION GENERALE DE L'INVENTION. La présente invention vise donc à combler cette lacune en fournissant un procédé de génération de signaux binaires déphasés par rapport à au moins un signal binaire de synchronisation d'un ensemble de signaux binaires de synchronisation. L'angle de déphasage de contrôle est continûment variable, et les signaux de synchronisation ont une même période variable. Ce procédé est du type de ceux consistant à élaborer les fronts montants et descendants des signaux déphasés en calculant au moins un délai de commutation de niveau à partir de fronts de synchronisation, montants ou descendants, du signal binaire de synchronisation au moins, en fonction au moins de l'angle de déphasage de contrôle. Le procédé selon l'invention est remarquable en ce qu'au moins un front de référence est choisi parmi les fronts de synchronisation tel que ce délai de commutation de niveau est minimum. De préférence, le nombre des signaux déphasés et le nombre des signaux de synchronisation sont égaux à un nombre de phases prédéterminé. Les signaux de synchronisation ont avantageusement un rapport cyclique égal à 0,5 et sont déphasés entre eux d'un angle de déphasage nominal en degrés égal à 360 divisé par ce nombre de phases. Une caractéristique additionnelle du procédé selon l'invention consiste alors à mesurer un intervalle de temps compris entre deux fronts de synchronisation successifs, l'un étant montant et l'autre descendant. Le délai de commutation de niveau est calculé pour un signal binaire de synchronisation courant parmi les signaux binaires de synchronisation, en vue d'élaborer le front correspondant du signal binaire déphasé courant associé, de préférence par l'expression suivante : AT1=ATpn * (Apref-9+180) * Np/360 où : - ATpn est l'intervalle de temps mesuré précédemment; - cp est l'angle de phase de contrôle exprimé en degré ; - z pref est le déphasage 90 - cpr, exprimé en degrés, entre un front initial d'angle de phase initial 90 du signal binaire de synchronisation courant et le front de référence d'angle de phase de référence cpr d'un signal binaire de synchronisation de référence choisi parmi les signaux de synchronisation; - Np est égal au double du nombre de phases. On tire bénéfice du fait qu'une valeur interfront de l'intervalle de temps compris entre deux fronts de synchronisation successifs, résulte d'un comptage au moyen d'un circuit retardateur programmable de mesure, ayant une fréquence d'incrémentation de mesure prédéterminée, qui est associé aux signaux binaires de synchronisation. Dans ce cas, une valeur courante du délai de commutation de niveau est calculée pour un signal binaire de synchronisation courant parmi les signaux binaires de synchronisation, en vue d'élaborer le front correspondant du signal binaire déphasé courant associé, préférentiellement par l'expression suivante : VAT1=VATpn * (A(pref-9+180) * Np/360 où : - VATpn est la valeur interfront; - cp est l'angle de phase de contrôle exprimé en degré ; - A pref est le déphasage cpO - yr, exprimé en degrés, entre un front initial d'angle de phase initial 90 du signal binaire de synchronisation courant et le front de référence d'angle de phase de référence cpr d'un signal binaire de synchronisation de référence choisi parmi les signaux binaires de synchronisation ; - Np est égal au double du nombre de phases. A ce stade, le procédé de génération de signaux 20 binaires déphasés selon l'invention comprend fort avantageusement les étapes suivantes : - on rend la fréquence d'incrémentation courante d'un circuit retardateur programmable courant associé au signal binaire de synchronisation courant égale à la fréquence 25 d'incrémentation de mesure; - on associe une ligne de sortie courante au circuit retardateur programmable courant ; - on charge la valeur courante VAT1 du délai de commutation dans le circuit retardateur programmable courant; 30 - on configure ce circuit retardateur programmable courant de manière que la ligne de sortie courante effectue une première transition d'un niveau haut vers un niveau bas, ou bien une seconde transition d'un niveau bas vers un niveau haut, quand un compteur courant du retardateur programmable 35 courant atteint la valeur courante VAT1 ; - on génère le signal binaire déphasé courant au moyen de la ligne de sortie courante. Alternativement aux étapes précédentes, le procédé de génération de signaux binaires déphasés selon l'invention comprend aussi avantageusement en variante les étapes suivantes : - on rend la fréquence d'incrémentation courante d'un circuit retardateur programmable courant associé au signal binaire de synchronisation courant égale à la fréquence d'incrémentation de mesure; - on charge la valeur courante VAT1 du délai de commutation dans le circuit retardateur programmable courant ; - on active une interruption courante associée au circuit retardateur programmable courant se produisant à chaque fois que la valeur courante VAT1 est atteinte ; - on rend la fréquence de comptage courante d'un compteur programmable courant d'un module de modulation de largeur d'impulsions programmable courant égale à la fréquence d'incrémentation de mesure divisée par le double du nombre de phases; - on associe une ligne de sortie courante au module de modulation de largeur d'impulsions programmable courant; - on charge un registre de période courant et un registre de rapport cyclique courant du module de modulation de largeur d'impulsions programmable courant respectivement avec la valeur interfront VATpn et avec la moitié de cette valeur ; - on configure le module de modulation de largeur d'impulsions programmable courant de façon que la ligne de sortie courante subisse une transition initiale d'un niveau haut à un niveau bas, puis une première transition d'un niveau bas à un niveau haut quand le compteur programmable courant atteint une valeur intermédiaire courante contenue dans le registre de rapport cyclique courant, et enfin une seconde transition d'un niveau haut à un niveau bas quand le compteur programmable courant atteint une valeur finale courante contenue dans le registre de période courant à chaque déclenchement de l'interruption courante; - on génère le signal binaire déphasé courant au moyen de la ligne de sortie courante. L'invention concerne aussi un dispositif de génération de signaux binaires déphasés d'un angle de déphasage de contrôle continûment variable par rapport à au moins un signal binaire de synchronisation d'un ensemble de signaux binaires de synchronisation, du type de ceux comportant un microprocesseur ou un microcontrôleur comprenant: - au moins une unité centrale de traitement; -au moins une mémoire volatile et/ou au moins une mémoire non-volatile; -au moins un circuit retardateur programmable; - au moins un port d'entrée; Les mémoires de ce dispositif se distinguent de l'état de la technique par le fait qu'elles contiennent un programme mettant en œuvre le procédé selon l'invention. En variante, le dispositif comprend aussi de préférence au moins module de modulation de largeur d'impulsions programmable. Le dispositif comporte de plus avantageusement une interface série recevant un signal représentatif de l'angle de phase de contrôle. Cette interface assure de préférence une liaison avec un réseau embarqué de type CAN. On retira bénéfice de l'utilisation du procédé et/ou du dispositif selon l'invention dans la boucle de contrôle d'une machine électrique polyphasée embarquée sur un véhicule, notamment automobile. Il va de soi que l'invention concerne également les séquences d'instructions exécutables par le dispositif décrit ci-dessus et mettant en œuvre le procédé exposé précédemment. Ces quelques spécifications essentielles auront rendu évidents pour l'homme de métier les avantages apportés par le procédé et le dispositif de génération de signaux déphasés, selon l'invention, par rapport à l'état de la technique antérieur. Les spécifications détaillées de l'invention sont données dans la description qui suit en liaison avec les dessins ci-annexés. Il est à noter que ces dessins n'ont d'autre but que d'illustrer le texte de la description et ne constituent en aucune sorte une limitation de la portée de l'invention. BREVE DESCRIPTION DES DESSINS. La Figure 1 montrent des chronogrammes de signaux binaires de synchronisation et de signaux binaires déphasés, dans le cas où le nombre phases est égal à trois. La Figure 2 illustre le principe de l'évaluation de la valeur interfront VATpn au moyen d'un circuit retardateur programmable de mesure. Les Figures 3a, 3b et 3c montrent des exemples de déphasage Apref entre un front initial d'un signal binaire de synchronisation courant et un front de référence d'un signal 10 binaire de synchronisation de référence. La Figure 4 illustre les détails du procédé selon l'invention en cas de croissance de la fréquence des signaux de synchronisation. La Figure 5 montre la programmation des fronts des 15 signaux déphasés en fonction du complément à 180 de l'angle de déphasage de contrôle. La Figure 6 montre la concaténation des niveaux sur la ligne de sortie d'un circuit retardateur programmable pour générer un signal binaire déphasé en fonction de l'angle 20 de déphasage de contrôle. Les Figures 7, 8 et 9 illustrent une variante du procédé selon l'invention mettant en oeuvre un module PWM. 7 montre le principe de la génération d'un au moyen d'un compteur programmable de ce 25 8 montre le principe de la génération d'un déphasé par rapport à un signal binaire de 9 illustre la reconstruction d'un signal courant à partir de trois signaux de et 11 montrent l'architecture d'un microcontrôleur adapté à la mise en oeuvre du procédé selon l'invention. 35 DESCRIPTION DES MODES DE REALISATION PREFERES DE L'INVENTION. Le procédé selon l'invention permet de régénérer à partir d'un nombre N de signaux en entrée, déphasés entre eux 40 d'un angle de déphasage nominal c constant, le même nombre de La Figure signal binaire module. La Figure signal binaire synchronisation. La Figure 30 binaire déphasé synchronisation. Les Figures signaux présentant le même déphasage (re entre eux, mais avec un décalage programmable ç par rapport aux signaux d'entrée. La Figure 1 illustre le cas où N=3. Les signaux d'entrée Sil,Si2,Si3 sont par exemple des signaux binaires de synchronisation issus des trois capteurs de la position du rotor d'une machine électrique triphasée. Ces signaux Sil,Si2,Si3 ont la même fréquence, présente un rapport cyclique de 0,5, et sont déphasés entre eux de c =120 . Les trois signaux binaires déphasés Sol,So2,So3 ont la même fréquence et le même rapport cyclique que les signaux de synchronisation Sil,Si2,Si3, ils présentent entre eux un déphasage I =120 , mais il existe un déphasage ç entre Sil et Sol, Si2 et So2, Si3 et So3. La régénération des signaux décalés se base sur deux sous-fonctions combinées : la reconstruction et le décalage. Les détails de ces deux sous-fonctions sont donnés ci-dessous en liaison avec les Figures 2 à 6 lorsque la régénération met en oeuvre des circuits retardateurs programmables, et en complément, avec les Figures 7,8 et 9 quand la régénération utilise des modules PWM. La reconstruction des signaux binaires déphasés Sol,So2,So3 passe par la mesure précise de la période des signaux binaires de synchronisation Sil,Si2,Si3. Pour ce faire, en tenant compte du fait que l'on se restreint de préférence à N signaux d'entrée ayant un rapport cyclique de 0,5, et qui sont déphasés entre eux d'un angle de phase nominal (D =360/N, il suffit de mesurer un intervalle de temps ATpn entre deux fronts successifs, descendant puis ascendant 1,2 ;4,5 ;7,6, ou ascendant puis descendant 3,4, par un circuit retardateur programmable TIMERM dont la fréquence d'incrémentation de mesure FTIMERM est prédéterminée, comme le montre la Figure 2. La valeur en unité de temps du timer de l'intervalle de temps ATpn, c'est-à-dire le résultat VATpn du comptage par le 35 timer TIMERM est : VATpn = ATpn * FTIMER La période ATtotal des signaux de synchronisation Sil,Si2,Si3 est alors à l'instant tn : ATtotal = Np * ATpn ou, dans l'unité de temps du timer TIMERM: VATtotal = Np * VATpn Np étant le nombre de fronts par période électrique des signaux Si1,Si2,Si3, c'est-à-dire Np=2*N. Cette valeur chargée dans le registre d'un circuit retardateur programmable associé à chacun des signaux déphasés Sol,So2,So3 permettrait de manière connue de régénérer des impulsions ayant une période identique à celle des signaux de synchronisation Sil,Si2,Si3 en entrée. Mais cette méthode élémentaire n'est pas utilisée, car elle conduirait à des délais de transit importants, et à une forte gigue, qui limiteraient l'application du procédé à des signaux de synchronisation Sil,Si2,Si3 de fréquence basse. Seule la valeur interfront VATpn à l'instant tn est utilisée pour élaborer les fronts montants et descendants des signaux binaires déphasés Sol,So2,So3, en tenant compte de plus de la consigne de déphasage cf), ainsi qu'il est expliqué ci-dessous en liaison avec les Figures 3a,3b et 3c. Avec le signal de synchronisation Sil est associé un 20 circuit retardateur programmable TIMER1 ayant les caractéristiques suivantes : le circuit retardateur TIMER1 est adjoint à une ligne de sortie physique OUTPIN1 en mode output compare (C'est-à-dire que le circuit compare en permanence la 25 valeur de son comptage à une valeur de référence, et en fonction du résultat exécute une instruction préprogrammée) ; le niveau de la future transition H->L ou L->H après un délai AT1 est programmée (par convention H désigne un 30 niveau logique haut, et L un niveau logique bas, initiales de high et low en anglais); il est possible de forcer la transition à tout moment avant la fin de la période programmée. La même description s'applique aux circuits retardateurs 35 programmables associés aux autres signaux de synchronisation Si2,Si3 . (On conviendra dans ce qui suit que les références aux signaux Sil, ou Sol, s'appliquent à un signal binaire de synchronisation courant , ou un signal binaire déphasé courant , c'est-à-dire, respectivement, l'un quelconque des signaux binaires de synchronisation Sil,Si2,Si3, ou des signaux binaires déphasés Sol,So2,So3). Cette configuration permet d'éviter l'utilisation des interruptions et donc optimise la charge CPU, car les 5 transitions de niveaux sur TIMER1 seront gérées par le composant à la fin de la période programmée. Alternativement, selon les besoins, le circuit retardateur programmable TIMER1 est configuré en mode interruption . 10 Dans ce dernier mode de fonctionnement, l'interruption associée au TIMER1 appelle une routine d'interruption après une délai LT1 : la transition de niveau H->L ou L->H se fait alors d'une façon directe par accès au registre d'état de la ligne de sortie OUTPIN1 associée à TIMER1. L'accès direct à 15 OUTPIN1 est possible à tout moment pour forcer le niveau désiré. Le mode de fonctionnement du timer courant TIMER1 ayant été programmé, on configure sa base de temps de telle sorte que la fréquence d'incrémentation courante FTIMER1 soit égale 20 à la fréquence d'incrémentation de mesure FTIMERM du timer TIMERM utilisé pour la mesure de la période des signaux Si1,S12,Si3 La génération du signal binaire déphasé Sol passe par les étapes suivantes : 25 - on acquière la valeur interfront VATpn, à l'instant tn ; on considère une échelle de 0 à 360 représentant le retard cp' entre Sil et le signal à créer Sol telle que cp' = 180 - cp ; 30 - pour chaque front 1-7 de Sil, Sit et Si3 on calcule VAT1, la valeur à charger dans TIMER1 pour créer un retard AT1 en fonction de ATpn et du retard cp' ; - au moyen de macro-instructions CLEAR_NEXT_T1 ou SET_NEXT_T1, on configure le timer TIMER1 pour une 35 transition d'un niveau haut vers un niveau bas, ou pour une transition d'un niveau bas vers un niveau haut respectivement. La transition se produit lorsque le compteur TIMER1 atteint la valeur courante VAT1 chargée dans son registre de comparaison. La valeur courante VAT1 correspond au délai AT1 à produire par rapport au front de référence et Acpref est la différence d'angle de phase entre le front initial 5 d'angle de phase initial 9, et les fronts de référence 4,5,7 d'angle de phase de référence cpr. La valeur courante VAT1 du délai ATlest calculée de la façon suivante : Ocpref = cp0 - cpr cp'=180 ù cp cp' ' = cp' + Acpref VAT1 = VATpn * ((cp" * Np) / 360) Les figures 3a, 3b et 3c montrent un exemple de calcul de trois valeurs de Acpref pour trois fourchettes de valeurs de 9 Le front initial pour le signal Sil est prix à cp0= 0). Dans chaque cas de figure, le front de référence 4,5,7 choisi parmi les fronts 1-7 de l'ensemble des signaux de synchronisation Sil,Si2,Si3 précédents le front à reconstruire 8 du signal binaire déphasé Sol est le front le plus proche 4,5,7, de la transition à obtenir 8, c'est-à-dire celui pour lequel le délai de commutation de niveau VAT1 est minimum. La Figure 3a montre que pour 0 cp' >_ 30 le front de référence 5 et le front initial 5 sont confondus avec le 30 front ascendant 5 de Sil. Dans ce cas : Aref = 0 et VAT1 = (VATpn * 9')/60 La Fig 3c montre que pour 150 > cp' >_ 90 le front de référence 7 est pris sur le front descendant de Si3. Dans ce cas : 35 Aref = 0 - 60 = - 60 et VAT1 = (VATpn * (cp' -60))/60 De manière générale, les fronts de référence 4,5,7 sont choisis en fonction de ç' de façon à avoir le minimum de retard entre l'instant tn ou la mesure ATpn est disponible et l'apparition du front programmé sur la ligne de sortie 5 OUTPIN1. Lorsque la fréquence des signaux Sil, Si2 et Si3 en entrée croît, la période ATpn mesurée décroît, le front 9 suivant de Sil, Si2 ou Si3 peut alors tomber avant le front 10 prévu à l'instant Tp et avant la fin de le délai VAT1 déjà 10 programmé comme le montre la Figure 4. Dans tous les cas, toute transition programmée à un instant ATpn est systématiquement forcée à l'instant ATpn+1. La Figure 4 montre bien que le front ascendant 9 de Sil est survenu à l'instant tn+3 avant l'instant Tp prévu et 15 avant la fin du délai VATln mesuré à l'instant tn+3 et programmé dans le timer TIMER1. La macro-instruction FORCE_TIMER1 permet de forcer la transition 11 déjà programmée à l'instant tn avant de recalculer la nouvelle valeur VAT1n+3 qui tiendra compte de la nouvelle valeur de la 20 fréquence. La Figure 5 détaille les étapes, selon l'invention, de la construction du signal Sol sur chaque front de Sil, Si2 et Si3 en fonction de cp'. Par convention, sur cette figure, notamment sur les 25 chronogrammes établis dans le cas où l'angle de déphasage cp' est compris entre 0 et 30 , un front programmé est symbolisé par un vecteur 12,13, son rattachement au front de référence 14,15 est symbolisé par un autre vecteur 16,17 dont l'origine est marquée par un point, et sa latitude de variation est 30 représentée par une double flèche en trait gras 18,19. La concaténation des niveaux permet l'obtention d'un signal Sol image de Sil décalé de cp comme le montre la Figure 6 (La convention de représentation des fronts est la même que sur la Figure 5). 35 Le procédé selon l'invention appliqué à Sil, Si2 et Si3 pour obtenir Sol est utilisé pour la génération des deux signaux So2 et So3: - Si2, Si3 et Sil sont respectivement utilisés pour régénérer So2; - Si3 et Sil et Si2 sont respectivement utilisés pour régénérer So3. Selon une variante du procédé selon l'invention, la sous-fonction de reconstruction des signaux binaires déphasés Sol, So2 et So3 est assurée par des modules PWM au lieu de l'être uniquement par la programmation de circuits retardateurs programmables TIMER1 Dans les paragraphes qui suivent, on décrit les étapes par lesquelles passe la reconstruction du signal Sol en 10 faisant référence aux Figures 7,8 et 9, (les mêmes étapes seront adoptées pour générer So2 et So3) : on configure le périphérique PWM pour qu'il génère un signal Spwml tel que représenté schématiquement sur la Figure 7, avec un front de départ 20 descendant ; 15 la base de temps pour le compteur programmable interne TIMERPWM1 du module PWM est configurée de manière que: FPWM = FTIMERM / Np FPWM étant la fréquence de comptage en Hz du compteur TIMERpwml et FTIMERM étant la fréquence d'incrémentation 20 de mesure en Hz du circuit retardateur de mesure TIMERM utilisé pour la mesure de l'intervalle de temps ATpn ; le compteur TIMERPWM1 compte de 0 à la valeur intermédiaire VDUTYpwml programmée dans le registre du rapport cyclique REGDUTYpwm1 , et lorsqu'il atteint 25 cette valeur, le signal Spwml change d'état en produisant un front montant 21 ; lorsque le compteur atteint la valeur finale VPERpwml programmée dans le registre de configuration de la période REGPERpwml, le signal Spmwl change à nouveau 30 d'état en produisant un front descendant 22 ; on acquière VATpn, à l'instant tn, la dernière valeur interfront disponible sur chaque front des signaux Sil, Si2 ou Si3, on reconfigure les registres du module PWM tel que : 35 REGPERpwm1 = VATpn REGDUTYpwm1 = VATpn/2 Comme le montre la Figure 8, le résultat est un signal Spwml qui présente la même période PERpwml, et le même rapport cyclique que Sil, mais qui est déphasé d'un angle 40 cpinit qui dépend de l'instant 23 d'activation du module PWM. La sous-fonction de reconstruction de Sol étant réalisée au moyen du module PWM dans cette variante, la détermination du décalage du signal Spwml est effectuée comme dans le procédé de base. Pour chaque front de Sil, Si2 et Si3, on calcule la valeur courante VAT1=VATpn * (((p" * Np) / 360) que l'on charge dans le registre du circuit retardateur TIMER1 pour créer un délai de commutation de niveau AT1 en fonction de l'intervalle de temps ATpn et de l'angle de déphasage de contrôle cp. L'interruption INT1 associée au timer TIMER1, qui se produit à chaque fois que le comptage atteint la valeur VAT1 chargée dans son registre de comparaison, déclenche l'appel de la routine de reconstruction par le module PWM , qui : - désactive l'interruption INT1 associée au TIMER1 ; - remet à 0 la valeur du compteur TIMERpwml ; génère une période PERpwml du signal binaire déphasé Sol ; - acquitte l'interruption INT1 pour une future activation. La Figure 9 montre bien la séquence des opérations effectuées pour régénérer le signal binaire Sil en reconstruisant et en décalant le signal Spwml. Au bout de la valeur courante VAT1 du délai de 25 commutation AT1 calculé à partir du front de référence 23 approprié choisi sur Si3, le circuit retardateur TIMER1 associé à sil s'arrête 24. L'interruption INT1 générée par cet évènement déclenche au même instant 25 la reconstruction du signal Spwml. 30 Le procédé selon l'invention a été implémenté sur une cible microcontrôleur 16 bits MC9S12DG128 fabriqué par la société Motorola. Il s'agit d'un composant 26 dont l'architecture générale est représentée sur les Figures 10 et 11. Il comprend: 35 une unité centrale de traitement 27, dont la fréquence de l'horloge interne Fbus du bus interne est de préférence de 20Mhz ; une mémoire non volatile 28 de type flash , de préférence de 128Koctets ; 20 une mémoire RAM 29, ayant de préférence une capacité de BKoctets (RAM est l'acronyme anglais de Random Access Memory , c'est-à-dire Mémoire à Accès Aléatoire ) ; un port I/O 30, dont les entrées sont susceptibles de déclencher des interruptions sur fronts montant ou descendant, ou les deux, selon leur configuration (I/O désigne des Entrées/Sorties, Input/Output en anglais); un périphérique ECT 31 (ECT est l'acronyme anglais de Enhanced Capture Timer , c'est-à-dire Compteur d'Acquisition Amélioré ) un périphérique PWM 32; une interface CAN 33 (CAN est l'acronyme anglais 15 de Controller Area Network , c'est-à-dire Réseau Local de Contrôleurs ) ; une interface JTAG (JTAG est l'acronyme anglais de Join Test Action Group , c'est-à-dire Groupe d'Action pour les Tests Commun ) pour 20 la programmation et le débogage selon le standard IEEE1149.1. Dans le procédé selon l'invention de base, comme dans sa variante, la détermination de la valeur interfront VATpn est assurée par un décompteur 34 auxiliaire MDC1 (MODULUS DOWN-COUNTER) disponible dans le module ECT et utilisé en association avec les entrées de Sil, Si2 et Si3. A cet effet, on configure le prédiviseur associé à MDC1 pour avoir une fréquence de décomptage FprédMDCl égale à celle FprédPCl du compteur principal du module ECT 31. 30 Sur chaque front ascendant ou descendant de Sil, Si2 ou Si3, une interruption est générée. La différence entre la valeur maximale OxFFFF et la valeur instantanée du décompteur MDC1 est sauvegardée dans une variable VATpn avant de remettre le décompteur MDC1 de nouveau à OxFFFF. 35 L'implémentation des étapes suivantes du procédé selon l'invention dans sa version de base, repose sur l'utilisation du compteur principal PC1 sur 16bits du périphérique ECT, et sur un prédiviseur en amont pour la configuration de la fréquence d'incrémentation dérivé de la fréquence horloge. 10 Les trois canaux Ch3, Ch4 et Ch5 35,36,37 du compteur principal PC1 sont utilisés pour la reconstruction respective des signaux Sol, Sot et So3. La configuration suivante est adoptée : le prédiviseur de PC1 est configuré pour avoir à sa sortie une fréquence FprédPC1= Fbus/16 , soit de préférence 1.25MHz ; Ch3, Ch4 et Ch5 sont configurés en mode output compare" avec interruptions désactivées ; la macro-instruction CLEAR NEXT OUTPUT Tn configure une future transition descendante sur la sortie (n) ; la macro-instruction SET_NEXT_OUTPUT_Tn configure une future transition ascendante sur la sortie (n) ; la macro-instruction FORCE_COMPARE_Tn est utilisée pour forcer une transition asynchrone ascendante ou descendante sur une sortie (n) avant l'échéance de la période initialement programmée. Sur chaque front ascendant ou descendant de Sil, Si2 ou Si3 une interruption est générée. Le signal à l'origine de l'interruption (Sin parmi Sil, Si2 et Si3) et la nature de la transition (ascendante ou descendante) étant identifiés par 25 la lecture de l'état des entrées associées, on calcule en fonction de la consigne de décalage cp la valeur VATn comme décrit précédemment. En fonction de Sin et de la nature de la transition, la valeur VATn est affectée au registre TCn correspondant. 30 La consigne de décalage est de préférence envoyée via le bus CAN 38 sur l'interface dédiée 33 du microcontrôleur 26. L'application reçoit une information sur 16bits comprise entre 0 et 360 correspondant à la variable cp' et applique un décalage réel cp compris entre -180 et 180 . 35 L'implémentation de la variante du procédé selon l'invention mettant en oeuvre le périphérique PWM 32 du microcontrôleur 26 est réalisée par la programmation sans difficulté particulière des algorithmes correspondants sur trois 39,40,41 des huit canaux PMW disponibles. 20 Le procédé et le dispositif décrits ci-dessus sont utilisés notamment pour la génération des signaux de commande d'une machine électrique polyphasée réversible, dite alternateur-démarreur pour véhicule automobile à moteur thermique. Un autre domaine d'utilisation, où la diminution des temps de transit et de la gigue résultant du procédé et du dispositif selon l'invention constitue un avantage, est naturellement celui des allumages électroniques qui nécessitent la génération d'impulsions d'allumage en suivant une courbe de retard à l'allumage de manière d'autant plus précise que la montée en régime du moteur est rapide. L'implémentation du procédé selon l'invention sur un type particulier de microcontrôleur 26, en se limitant à trois signaux Sil, Sit, Si3, n'est donnée qu'à titre d'exemple. L'homme de métier portera sans difficultés les algorithmes décrits sur d'autres composants programmables tels que des microprocesseurs associés à des mémoires, ou des FPGA (FPGA est l'acronyme anglais de Field Programmable Gate Array c'est-à-dire de Réseau de Portes Programmables Prédiffusé ) pour un nombre quelconque de phases. Comme il va de soi, l'invention ne se limite pas aux seuls modes d'exécution préférentiels décrits ci-dessus. Elle embrasse au contraire toutes les variantes possibles de réalisation dans la limite de l'objet des revendications ci-après. REVENDICATIONS 1. Procédé de génération de signaux binaires déphasés (Sol,So2,So3) d'un angle de déphasage de contrôle ((p) continûment variable par rapport à au moins un signal binaire de synchronisation d'un ensemble de signaux binaires de synchronisation (Sil,Si2,Si3) ayant une même période (ATtotal) variable, du type de ceux consistant à élaborer les fronts montants (8) et descendants (12) desdits signaux déphasés (Sol,So2,So3) en calculant au moins un délai de commutation de niveau (AT1) à partir de fronts de synchronisation, montants (2,3,5,6) ou descendants (1,4,7), dudit signal binaire de synchronisation (Sil,Si2,Si3) au moins, en fonction au moins dudit angle de déphasage de contrôle (cp), caractérisé en ce qu'au moins un front de référence (4,5,7) est choisi parmi lesdits fronts de synchronisation (1-7) tel que ledit délai (AT1) est minimum. 2. Procédé de génération de signaux binaires déphasés (Sol,So2,So3) selon la revendication 1, caractérisé en ce que le nombre desdits signaux déphasés (Sol,So2,So3) et le nombre desdits signaux de synchronisation (Sil,Si2,Si3) étant égaux à un nombre de phases prédéterminé, et lesdits signaux de synchronisation (Sil,Si2,Si3) ayant un rapport cyclique égal à 0,5 et étant déphasés entre eux d'un angle de déphasage nominal (0) en degrés égal à 360 divisé par ledit nombre de phases, on mesure un intervalle de temps (ATpn) compris entre deux desdits fronts de synchronisation (1-7) successifs, l'un 30 étant montant et l'autre descendant. 3. Procédé de génération de signaux binaires déphasés (Sol,So2,So3) selon la revendication 2, caractérisé en ce que ledit délai (AT1) est calculé pour un signal binaire de 35 synchronisation courant (Sil) parmi lesdits signaux binaires de synchronisation (Sil,Si2,Si3) en vue d'élaborer le front (8,12) correspondant du signal binaire déphasé courant (Sol) associé par l'expression suivante : AT1=ATpn * (Apref-y+180) * Np/360Oë : - ATpn est ledit intervalle de temps ; - cp est ledit angle de phase de contrôle compris entre -180 et +180 ; - Ocpref est le déphasage 90 - cpr, exprimé en degrés, entre un front initial (5) d'angle de phase initial 90 dudit signal binaire de synchronisation courant (Sil) et ledit front de référence (4,5,7) d'angle de phase de référence 9r d'un signal binaire de synchronisation de référence choisi parmi lesdits signaux de synchronisation (Sil,Si2,Si3) ; - Np est égal au double dudit nombre de phases. 4. Procédé de génération de signaux binaires déphasés (Sol,So2,So3) selon la revendication 2, caractérisé en ce qu'une valeur interfront (VATpn) dudit intervalle de temps (ATpn) résulte d'un comptage au moyen d'un circuit retardateur programmable de mesure (TIMERM, 34) associé auxdits signaux binaires de synchronisation (Si1,Si2,Si3) ayant une fréquence d'incrémentation de mesure (FTIMERM) prédéterminée. 5. Procédé de génération de signaux binaires déphasés (Sol,So2,So3) selon la revendication 4, caractérisé en ce qu'une valeur courante (VAT1) dudit délai (AT1) est calculée pour un signal binaire de synchronisation courant (Sil) parmi lesdits signaux binaires de synchronisation (Sil,Si2,Si3) en vue d'élaborer le front correspondant (8,12) du signal binaire déphasé courant (Sol) associé par l'expression suivante : VAT1=VATpn * (O9ref-9+180) * Np/360 où : - VATpn est ladite valeur interfront; - cp est ledit angle de phase de contrôle compris entre -180 et +180; - &cpref est le déphasage 90 - cpr, exprimé en degrés, entre un front initial (5) d'angle de phase initial 90 dudit signal binaire de synchronisation courant (Sil) et ledit front de référence (4,5,7) d'angle de phase de référence cpr 19d'un signal binaire de synchronisation de référence choisi parmi lesdits signaux binaires de synchronisation (Sil,Si2,Si3) ; - Np est égal au double dudit nombre de phases. 5 6. Procédé de génération de signaux binaires déphasés (Sol,So2,So3) selon la revendication 5, caractérisé en ce qu'il comprend les étapes suivantes : - on rend la fréquence d'incrémentation courante 10 (FTIMER1) d'un circuit retardateur programmable courant (TIMER1,35,36,37) associé audit signal binaire de synchronisation courant (Sil) égale à ladite fréquence d'incrémentation de mesure (FTIMERM) ; - on associe une ligne de sortie courante (OUTPIN1) 15 audit circuit retardateur programmable courant (TIMER1,35,36,37) - on charge la valeur courante (VAT1) dudit délai (AT1) dans ledit circuit retardateur programmable courant (TIMER1,35,36,37) 20 -on configure ledit circuit retardateur programmable courant (TIMER1,35,36,37) de manière que ladite ligne de sortie courante (OUTPIN1) effectue une première transition d'un niveau haut vers un niveau bas, ou bien une seconde transition d'un niveau bas vers un niveau haut, quand un 25 compteur courant dudit retardateur programmable courant (TIMER1,35,36,37) atteint ladite valeur courante (VAT1) ; - on génère ledit signal binaire déphasé courant (Sol) au moyen de ladite ligne de sortie courante (OUTPIN1). 30 7. Procédé de génération de signaux binaires déphasés (Sol,So2,So3) selon la revendication 5, caractérisé en ce qu'il comprend les étapes suivantes : - on rend la fréquence d'incrémentation courante (FTIMER1) d'un circuit retardateur programmable courant 35 (TIMER1,35,36,37) associé audit signal binaire de synchronisation courant (Sil) égale à ladite fréquence d'incrémentation de mesure (FTIMERM) ; - on charge la valeur courante (VAT1) dudit délai (AT1) dans ledit circuit retardateur programmable courant 40 (TIMER1,35,36,37)- on active une interruption courante (INTT1) associée audit circuit retardateur programmable courant (TIMER1,35,36,37) se produisant à chaque fois que ladite valeur courante (VAT1) est atteinte ; - on rend la fréquence de comptage courante (FPMW) d'un compteur programmable courant (TIMERPWMI) d'un module de modulation de largeur d'impulsions programmable courant (PWM1,39,40,41) égale à ladite fréquence d'incrémentation de mesure (FTIMERM) divisée par le double dudit nombre de phases ; - on associe une ligne de sortie courante (Spwml) audit module de modulation de largeur d'impulsions programmable courant (PWM1,39,40,41) ; - on charge un registre de période courant (REGPERpwml) et un registre de rapport cyclique courant (REGDUTYpwml) dudit module de modulation de largeur d'impulsions programmable courant (PWM1,39,40,41) respectivement avec ladite valeur interfront (VATpn) et avec la moitié de ladite valeur interfront (VATpn) ; - on configure ledit module de modulation de largeur d'impulsions courant (PWM1,39,40,41) de façon que ladite ligne de sortie courante (Spwml) subisse une transition initiale d'un niveau haut à un niveau bas, puis une première transition d'un niveau bas à un niveau haut quand ledit compteur programmable courant (TIMERPWMI) atteint une valeur intermédiaire courante (VDUTYpmwl) contenue dans registre de rapport cyclique courant (REGDUTYpwml), et enfin une seconde transition d'un niveau haut à un niveau bas quand ledit compteur programmable courant (TIMERPWMI) atteint une valeur finale courante (VPERpwml) contenue dans ledit registre de période courant (REGPERpwm1) à chaque déclenchement de ladite interruption courante (INTT1) ; - on génère ledit signal binaire déphasé courant (Sol) au moyen de ladite ligne de sortie courante (Spwml). 35 8. Dispositif de génération de signaux binaires déphasés (Sol,So2,So3) d'un angle de déphasage de contrôle ((p) continûment variable par rapport à au moins un signal binaire de synchronisation d'un ensemble de signaux binairesde synchronisation (Sil,Si2,Si3), du type de ceux comportant un microprocesseur ou un microcontrôleur (26) comprenant : - au moins une unité centrale de traitement (27) ; - au moins une mémoire volatile (29) et/ou au moins une mémoire non-volatile (28) ; - au moins un circuit retardateur programmable (34,35,36,37); - au moins un port d'entrée (30); caractérisé en que lesdites mémoires (28,28) contiennent un programme mettant en oeuvre le procédé selon l'une quelconque des revendications 1 à 7 précédentes. 9. Dispositif de génération de signaux binaires déphasés (Sol,So2,So3) selon la revendication 8, caractérisé en ce qu'il comporte de plus au moins un module de modulation de largeur d'impulsons programmable (39,40,41). 10. Dispositif de génération de signaux binaires déphasés (Sol,So2,So3) selon l'une quelconque des revendications 8 ou 9, caractérisé en ce qu'il comporte de plus une interface série (33) recevant un signal représentatif dudit angle de phase de contrôle (cf)), ladite interface (33) assurant de préférence une liaison avec un réseau embarqué (38) de type CAN. 11. Utilisation du procédé selon l'une quelconque des revendications 1 à 7 précédentes et/ou du dispositif selon l'une quelconque des revendications 8 à 10 dans la boucle de contrôle d'une machine électrique polyphasée embarquée sur un véhicule, notamment automobile. 12. Séquences d'instructions exécutables par le dispositif selon l'une quelconque des revendications 8 à 10 mettant en oeuvre le procédé selon l'une quelconque des revendications 1 à 7.