Brevet FR2898729A1 — publié le 20070921

DISPOSITIF SEMI-CONDUCTEUR ET PROCÉDÉ D'IMPLANTATION DE DOPANTS DANS UN CANAL DESCRIPTION 5 DOMAINE TECHNIQUE La présente invention se rapporte à un dispositif seml-conducteur et un procédé d'implantation de dopants dans un canal. Ce procédé est particulièrement adapté pour implanter des dopants dans 10 une zone de canal d'un dispositif réalisé en technologie MOS (Metal-Oxide Semiconductor en anglais, ou semi-conducteur à oxyde de métal), telle une mémoire par exemple de type SRAM (Static Random-Access Memory en anglais, ou mémoire vive statique) ou DRAM (Dynamic 15 Random-Access Memory en anglais, ou mémoire vive dynamique). ÉTAT DE LA TECHNIQUE ANTÉRIEURE A chaque évolution vers un nouveau nœud technologique, la réduction des dimensionnements 20 utilisés pour la fabrication des dispositifs semi-conducteurs entraîne de nouvelles contraintes. Pour les dispositifs réalisés en technologie MOS, tels que les transistors MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor en anglais, ou transistor à effet de 25 champ de semi-conducteur d'oxyde de métal), la diminution des largeurs de grilles entraîne une chute de la tension de seuil. Or il est parfois nécessaire d'avoir une tension de seuil élevée, comme par exemple dans les transistors MOS utilisés dans les SRAM ou les 30 DRAM. Pour cela, on augmente généralement les niveaux de dopage de canal afin d'augmenter les tensions de seuil de ces transistors. Mais cela a par exemple pour conséquence __'augmentation des courants de fuite aux jonctions drain-substrat et source-substrat (que l'on désignera par la suite par jonctions drain (source) - substrat). Cette augmentation des courants de fuite est particulièrement critique pour ces dispositifs, et notamment pour les mémoires telles que les SRAM ou les DRAM. Il est également connu de réaliser, en plus du dopage de canal réalisé par exemple lors de la fabrication d'un transistor de type MOS, des implantations supplémentaires de dopants dans le substrat afin d'augmenter les tensions de seuil de ces transistors. Un procédé connu d'implantation de dopants dans un dispositif 1 réalisé en technologie MOS est représenté sur la figure 1. Sur cette figure 1, le dispositif 1 est un transistor NMOS 13. Le dispositif 1 comporte un substrat 8 P, et une grille 2 disposée sur une face 12 du substrat 8. Des zones 3 et 4 dopées N+, disposées de part et d'autre d'un canal 15 du transistor NMOS 13, forment les zones dopées de source et de drain du transistor NMOS 13. Avant la réalisation de la grille 2, le substrat 8 subit une implantation ionique verticale de phosphore, formant dans tout le substrat 8 une première zone 9 dopée N. La réalisation de cette première zone 9 est la première étape du procédé d'implantation de dopants. Après la formation de la grille 2 sur le substrat 8, on réalise une seconde implantation ionique de dopants N, au niveau de la première zone 9, formant une seconde zone 10 dopée N, appelée poche. Pour cela, l'implantation ionique est réalisée par des faisceaux d'ions 11 inclinés selon un angle d'environ 25 par rapport à la normale au plan défini par la face 12 du substrat 8. La poche 10 ainsi créée est répartie dans le canal 15, mais également dans la zone de drain 4, par exemple à une profondeur d'environ 10 à 15 nanomètres au dessous de la surface 12. Cette opération peut être répétée quatre fois en tournant à chaque fois de 90 autour de la normale au plan défini par la face 12 du substrat 8, créant à chaque fois une nouvelle poche 10 dans le canal 15 et les zones de source 3 et de drain 4. Sur la figure 1, une seule poche 10 est représentée, correspondant à la première implantation ionique. Le dispositif 1 subi ensuite un recuit entraînant la diffusion des dopants se trouvant dans les poches 10, dans tout le canal 15 du transistor TÇFMOS 13 du dispositif 1. Mais le dispositif 1 dont le canal 15 comporte des dopants implantés avec ce procédé présente des courants de fuite importants, par exemple d'environ 30 40 pA, notamment aux jonctions drain (source) - substrat, dus à la répartition des dopants dans le canal 15 mais aussi dans les zones de source 3 et de drain 4. EXPOSÉ DE L'INVENTION La présente invention a pour but de proposer un nouveau dispositif semi-conducteur comportant des dopants implantés selon un nouveau procédé, présentant des courants de fuite drain (source) -substrat plus faible que les dispositifs de l'art antérieur, tout en conservant une tension de seuil au moins identique à celle des dispositifs de l'art antérieur. Pour atteindre ces buts, la présente invention propose un dispositif semi-conducteur comportant un substrat, d'un premier type de conductivité, doté, sur une de ses faces, d'au moins une grille, au moins deux zones dopées d'un second type de conductivité, formant des zones de drain et de source, disposées dans le substrat de manière affleurante à la face du substrat, de part et d'autre d'une zone du substrat se trouvant sous la grille et formant un canal entre les zones de drain et de source, et comportant au moins une zone de dopants du second type de conductivité implantés uniquement dans le canal. Ainsi, en ne réalisant pas une première zone de dopants dans tout le substrat et en réalisant une implantation de dopants uniquement dans le canal, on réalise une implantation de dopants plus précise, entraînant ainsi une diminution des courants de fuite aux jonctions drain (source) - substrat. Etant donné que les dopants sont localisés plus précisément, c'est-à-dire uniquement dans le canal, la tens:_on de seuil reste sensiblement identique à celle des dispositifs de l'art antérieur dans le cas par exemple d'un transistor MOS. Le dispositif peut être un dispositif de type MOS,, un transistor, ou encore une mémoire telle une SRAM ou une DRAM. La présente invention concerne également un procédé d'implantation de dopants dans un dispositif semi-conducteur tel que décrit ci-dessus, comportant au moins une éta_>e d'implantation ionique dans le canal, formant ainsi au moins une zone de dopants du second type de conductivité implantés uniquement dans le canal. L'étape d'implantation ionique peut être réalisée par au moins un faisceau d'ions incliné, par rapport à la normale au plan défini par la face du substrat, d'un angle au moins égal à 40 degrés, ou à 45 degrés, ou à 50 degrés, ou à 55 degrés, ou une valeur supérieure à 55 degrés, ou compris entre 40 degrés, ou 45 degrés, et 50 degrés, ou 55 degrés, ou une valeur supérieure à 55 degrés. La présente invention concerne également un procédé d'implantation de dopants dans un dispositif semi-conducteur' comportant un substrat d'un premier type de conductivité sur lequel est formée une pluralité de dispositifs, chacun comportant au moins une grille disposée sur une face du substrat, au moins deux zones dopées d'un second type de conductivité, formant des zones de drain et de source, disposées dans le substrat de manière affleurante à la face du substrat, de part et d'autre d'une zone du substrat se trouvant sous la grille et formant un canal entre les zones de drain et de source, ledit procédé comportant une étape d'implantation ionique dans au moins un canal par au moins un faisceau d'ions incliné par rapport à la normale au plan défini par la face du substrat d'au moins un angle dont la tangente est égale au rapport entre la hauteur d'une grille et la distance séparant deux grilles adjacentes. Avec ce nouveau procédé d'implantation de dopants, on réduit les courants de fuite aux jonctions drain (source) - substrat des dispositifs ainsi dopés, tout en conservant une tension de seuil élevée. Ce nouveau procédé permet également de supprimer l'étape d'implantation de la première zone de dopants réalisée dans les procédés de l'art antérieur. L'angle d'inclinaison du faisceau d'ions peut être au moins égal à 40 degrés, ou à 45 degrés, ou à 50 degrés, oa à 55 degrés, ou une valeur supérieure à 55 degrés, ou compris entre 40 degrés, ou 45 degrés, et 50 degrés, ou 55 degrés, ou une valeur supérieure à 55 degrés. Chacun des dispositifs formés sur le substrat peut être de type MOS, ou être un transistor. Le dispositif semi-conducteur peut être une mémoire, telle une SRAM ou une DRAM. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - la figure 1 représente un dispositif semi-conducteur dont le dopage de canal est réalisé selon un procédé de l'art antérieur ; - la figure 2 représente un dispositif semi-conducteur, objet de la présente invention, dont le dopage de canal est réalisé selon un procédé également objet de la présente invention. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les rêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère à la figure 2 qui représente un dispositif semi-conducteur 100, objet de la présente invention, dont une implantation de dopants est réalisée dans un canal selon un procédé également objet de la présente invention. Dans cet exemple de réalisation, le dispositif 100 est réalisé en technologie bulk, mais il pourrait également être réalisé en technologie SOI (Silicon On Insulator en anglais, ou silicium sur isolant). Seuls les éléments différents de ceux représentés sur la figure 1 seront décrits par la suite. Le dispositif 100 de la figure 2 est un dispositif CMOS comportant un transistor NMOS 13 et un transistor PMOS 14. Seule une implantation de dopants dans un canal 15a du transistor NMOS 13 va être décrit. Contrairement au dispositif 1 de l'art antérieur, le dispositif 100 ne comporte pas de première zone 9 dopée N. En effet, seule une zone 10, appelée poche, de dopants du second type de conductivité est implantée dans le canal __5a. Dans cet exemple de réalisation, le transistor 13 étant un transistor NMOS, les dopants de la poche 10 sont du type N. Dans cet exemple de réalisation, cette poche 10 est implantée de manière affleurante à la face 12 du substrat 8, sous la grille 2a. Sur la figure 1, la poche 10 est implantée à côté de la zone de drain 4 car l'implantation ionique est réalisée au niveau de l'interface entre le canal 15a et la zone de drain 4. Par rapport au dispositif 1 de l'art antérieur, la poche 10 est localisée uniquement dans la zone de canal 15a, et non dans la zone de drain 4. Ainsi, malgré l'absence de la première zone 9 de dopants de l'art antérieur, le niveau de dopage du canal 15a du dispositif 100 selon l'invention est sensiblement identique à celui du dispositif 1 de l'art antérieur, par exemple environ 10e18 atomes par cm3, les courants de fuite drain (source) - substrat sont réduits et la tension de seuil reste élevée grâce à la meilleure localisation des dopants dans le canal 15a. Par exemple, pour un dispositif de l'art antérieur fonctionnant avec un courant de cellule de 19 A, les courants de fuite mesurés étaient d'environ 30 pA. Avec un courant de cellule de 19 A, les courants de fuite mesurés sur une SRAM réalisée selon l'invention sont d'environ 6 pA. Cette implantation de la poche 10 est réalisée par un faisceau d'ions 11. Les dopants utilisés sont identiques à ceux déjà connus de l'art antérieur (par exemple du phosphore pour des dopants N et du bore pour des dopants P). C'est l'inclinaison particulière de ce faisceau 11 qui permet d'implanter la poche 10 uniquement dans le canal 15a. Sur la figure 2, le faisceau 11 est incliné par rapport à la normale au plan défini par la face 12 du substrat 8 d'un angle d'environ 45 . Cet angle pourrait être supérieur à 45 suivant la configuration du dispositif dans lequel le dopage de canal doit être réalisé. Le dispositif 100 pourrait également être 5 simplement un dispositif MOS, tel un transistor, par exemple MOSFET. Le procédé de dopage, objet de la présente invention peut notamment être utilisé lors de la fabrication d'un dispositif, tel qu'une mémoire SRAM ou 10 DRAM, comportant une pluralité de composants, dont des transistors en technologie CMOS. Lors de la fabrication des transistors CMOS, on réalise tout d'abord un dopage de canal réalisé par une implantation ionique verticale dans le substrat. Ensuite, les grilles sont réalisées 15 par photolithographie, puis gravées. Puis des implantations LDD (Lightly Doped Drain en anglais, ou drain dopé légèrement) sont réalisées pour former les zones de source et de drain. On réalise ensuite l'implantation de dopants dans les canaux selon le 20 procédé, objet de la présente invention. L'implantation de poches dans les canaux peut se faire dans tous les transistors MOS de la SRAM simultanément par une pluralité de faisceaux d'ions. Les transistors 13 et 14 de la figure 2 peuvent représenter deux de ces 25 transistors, le wafer sur lequel est fabriqué la SRAM 100 étant représenté par le substrat 8. Trois faisceaux d'ions l._, 17 et 18 sont représentés sur la figure 2. Pour pouvoir réaliser l'implantation de poches 10 uniquement dans le canal 15a et non dans les zones de 30 source ou drain 3, 4, les faisceaux d'ions 11, 17 et 18 sont inclinés par rapport à la normale au plan défini par la face 12 du substrat 8 d'un angle dont la tangente est égale au rapport entre la hauteur de la grille 2b et la distance séparant les grilles 2a et 2b. Ainsi, sur L'ensemble de la SRAM 100, les grilles voisines d'un transistor empêchent les faisceaux d'ions de doper les zones de source et de drain dudit transistor dont le canal est dopé, les faisceaux d'ions ne pouvant alors doper que les grilles ou le canal dudit transistor. Autrement dit, les grilles voisines d'un transistor forment une zone d'ombre pour le canal à doper dudit transistor. Sur la figure 2, seul le faisceau 11 réalise l'implantation de la poche 10, les deux autres faisceaux 17 et 18 ne pouvant venir réaliser une implantation dans le substrat 8 grâce aux grilles 2a et 2b. Ainsi, on réalise un auto alignement de la poche 10 dans le canal 15a par rapport aux grilles 2a et 2b. Sur la figure 2, la grille 2b forme une zone d'ombre 16 dans l'espace entre les deux grilles 2a, 2b, empêchant le faisceau 17 de doper la zone du substrat 8 se trouvant entre les deux grilles 2a et 2b. Etant donné que pour une mémoire SRAM, les distances entre les grilles et les hauteurs de grilles sont uniformes d'un transistor à l'autre, le dopage de canal peut être réalisé sur tous les transistors devant subir le même dopage simultanément, par exemple tous les transistors NMOS du wafer. Le dopage de canal 15a peut être réalisé en deux ou quatre étapes, en réalisant plusieurs implantation ioniques, en tournant à chaque fois de 90 ou 180 autour de la normale au plan défini par la surface 12 du substrat 8 afin de rendre le dopage de canal homogène. Ainsi, on obtient un canal 15a comportant deux ou quatre poches 10 de dopants. Le dispositif 100 subit ensuite un recuit qui diffuse les dopant implantés dans tout le canal 15a. Il est également possible de réaliser sur un même dispositif des grilles espacées les unes des autres de manière différente. Ainsi, lors de la réalisation du procédé selon l'invention, on obtient des implantations différentes aboutissant à des tensions de seuil différentes et proportionnelles aux espacements entre les grilles. Ce procédé peut s'appliquer pour tous les nœuds technologiques, y compris les technologies encore en étude (par exemple en 45 nm). REVENDICATIONS 1. Dispositif semi-conducteur (100) comportant : un substrat (8), d'un premier type de conductivité, doté, sur une de ses faces (12), d'au moins une grille (2a), au moins deux zones (3, 4) dopées d'un second type de conductivité, formant des zones de drain (4) et de source (3), disposées dans le substrat (8) de manière affleurante à la face (12) du substrat (8), de part et d'autre d'une zone (15a) du substrat (8) se trouvant sous la grille (2a) et formant un canal entre les zones de drain (4) et de source (3), et au moins une zone (10) de dopants du second type de conductivité implantés uniquement dans le canal (15a). 2. Dispositif semi-conducteur (100) selon la revendication 1, ledit dispositif (100) étant de type MOS. 3. Dispositif semi-conducteur (100) selon l'une quelconque des revendications précédentes, ledit dispositif (100) étant un transistor. 4. Dispositif semi-conducteur (100) selon l'une quelconque des revendications précédentes, ledit dispositif (100) étant une mémoire, telle une SRAM ou une DRAM. 5. Procédé d'implantation de dopants dans un dispositif semi-conducteur (100) selon l'une quelconque des revendications 1 à 4, comportant au moins une étape d'implantation ionique dans le canal (15a), formant ainsi au moins une zone (10) de dopants du second type de conductivité implantés uniquement dans le canal (15a). 6. Procédé d'implantation de dopants selon la revendication 5, l'étape d'implantation ionique étant réalisée par au moins un faisceau d'ions (11) incliné par rapport à la normale au plan défini par la face (12) du substrat (8) d'un angle au moins égal à 45 degrés. 7. Procédé d'implantation de dopants dans un dispositif semi-conducteur (100) comportant un substrat (8) d'un premier type de conductivité sur lequel est formé une pluralité de dispositifs (13, 14), chacun comportant : au moins une grille (2a, 2b) disposée sur une face (12) du substrat (8), au moins deux zones (3, 4, 5, 6) dopées d'un second type de conductivité, formant des zones de drain (4, 6) et de source (3, 5), disposées dans le substrat (8) de manière affleurante à la face (12) du substrat (8), de part et d'autre d'une zone (15a, 15b) du substrat se trouvant sous la grille (2a, 2b) et formant un canal entre les zones de drain (4, 6) et de source (3, 5), ledit procédé comportant une étape d'implantation ionique dans au moins un canal (15a, 15b) par au moins un faisceau d'ions (11) incliné par rapport à la normale au plan défini par la face (12) du substrat (8) d'au moins un angle dont la tangente est égale au rapport entre la hauteur d'une grille (2b) et la distance séparant deux grilles (2a, 2b) adjacentes. 8. Procédé de dopage selon la revendication 7, ledit angle étant égal à 45 degrés. 9. Procédé de dopage selon l'une quelconque des revendications 7 ou 8, chacun des dispositifs (13, 14) formés sur le substrat (8) étant de type MOS. 10. Procédé de dopage selon l'une quelconque des revendications 7 à 9, chacun des dispositifs (13, 14) formés sur le substrat (8) étant un transistor. 11. Procédé de dopage selon l'une quelconque des revendications 7 à 10, le dispositif semi-conducteur (100) étant une mémoire, telle une SRAM ou une DRAM.