Brevet FR2903506A1 — publié le 20080111

SYSTÈME À MICROCONTRâLEURS MULTIPLES, INSTRUCTIONS, ET PROCÉDÉ D'EXÉCUTION DES INSTRUCTIONS POUR CE DERNIER La présente invention porte sur une instruction d'un système à microcontrôleur et sur un procédé d'exécution pour celui-ci, et, plus particulièrement, sur une instruction d'un système à microcontrôleurs multiples et un procédé d'exécution de ce dernier. Avec le progrès de la science et de la technologie, les ordinateurs sont devenus plus puissants unité centrale commande des que jamais. analogue au Un ordinateur comprend coeur de l'ordinateur, une qui 15 dispositifs programmes logique de utilisateur matériels périphériques par l'intermédiaire de informatiques analogues aux idées et à la l'ordinateur, pour résoudre des problèmes d'un ainsi que pour finir des tâches attribuées par l'utilisateur. Un programme informatique par lequel un 20 ordinateur exécute une série de procédures de traitement est une combinaison d'instructions et de consignes. Un code machine est la forme la plus basique d'une instruction, qui est composé d'un code d'opération et d'un opérande (ou d'opérandes). Le ou les opérandes dans un 25 code machine effectuent une action conformément au code d'opération dans le code machine. Afin de simplifier l'écriture d'un programme, les instructions et les consignes sont écrites sous forme de codes mnémoniques. Plus spécifiquement, un opérande peut être une adresse ou 30 une pure donnée, et un code d'opération définit l'action des opérandes telle qu'un transfert de données, une opération arithmétique, une opération logique, une opération sur bit ou un renvoi de programme. L'équation (1) montre une instruction classique comprenant un code 35 d'opération et deux opérandes : MOV A, REGA (1) 2903506 2 où MOV est un code d'opération représentant un transfert de données, et A et REGA sont des opérandes représentant respectivement un accumulateur et un registre A dans un contrôleur. Ainsi, la signification de cette instruction est de stocker les données dans le registre A dans l'accumulateur dans le contrôleur. Avant que l'ordinateur n'exécute une instruction, une série de tâches de décodage et d'analyse doivent être effectuées pour interpréter les données et l'action représentée par le ou les opérandes et le code d'opération, et ensuite attribuer une unité propre pour les exécuter. Si l'on se réfère à la Figure 1(a) et à la Figure 1(b), qui sont respectivement un schéma fonctionnel d'un système de commande classique et un organigramme d'un procédé d'exécution d'instruction conformément au système de commande classique, l'instruction dans l'Equation (1) sera expliquée ci-dessous. Comme représenté sur les Figures 1(a) et 1(b), un contrôleur 16 lit tout d'abord des données dans une mémoire 10 par l'intermédiaire d'un bus de données 12 et les stocke temporairement dans un registre d'instructions 14 (Etape S01). Le contrôleur 16 décode alors l'instruction dans l'Equation (1) pour déterminer que la signification de l'instruction dans l'Equation (1) est de stocker les données dans un registre A 162 dans un accumulateur 161 dans le contrôleur 16 (Etape S02). Ensuite, selon l'interprétation ci-dessus, le contrôleur 16 extrait les données dans le registre A 162 et stocke les données dans l'accumulateur 161 (Etape S03), terminant l'exécution de l'instruction dans l'Equation (1). Comme on peut facilement le voir à partir du système de commande ci-dessus et de son procédé d'exécution d'instructions, le format de toutes les instructions de celui-ci est agencé sur la base du principe que le système a seulement un contrôleur (ou un contrôleur principal), et la lecture, le décodage et l'exécution des instructions 2903506 3 sont réalisés par cet unique contrôleur. Dans un système à microcontrôleurs multiples qui a plus d'une logique centrale à unité de microcontrôleur (MCU - microcontroller unit) qui peut exécuter des programmes (et chaque logique 5 centrale à unité de microcontrôleur peut avoir des registres correspondants ou autres unités de circuit associées), il est extrêmement difficile et compliqué, voire impossible, d'utiliser le format d'instruction ci-dessus pour accomplir un traitement parallèle et multi10 tâches. Dans un système à microcontrôleurs multiples, il est très important pour toutes les unités de microcontrôleur de partager des ressources internes, d'être capable de lire un état d'exécution de programme, et d'être capable de se commander l'une l'autre, en particulier 15 lorsque le système est en train de traiter un programme complexe. Avec les capacités ci-dessus, le système à microcontrôleurs multiples peut obtenir un véritable traitement parallèle et une réponse en temps réel, et le coût du système peut être réduit. 20 La présente invention propose par conséquent un système à microcontrôleurs multiples qui emploie une instruction avec un format qui peut résoudre les problèmes ci-dessus dans l'état antérieur de la technique, et également propose un procédé d'exécution de l'instruction, 25 ce par quoi un traitement parallèle et multi-tâches est accompli pour améliorer de manière efficace la capacité de traitement du système à microcontrôleurs multiples. Un objectif principal de la présente invention est de proposer une instruction en vue d'une utilisation 30 dans un système à microcontrôleurs multiples. L'instruction comprend un code d'opération et au moins un opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur. Lorsqu'il y a 2N logiques centrales à unité de microcontrôleur, ou moins, au moins N 35 bits sont nécessaires pour sélectionner une de ces logiques centrales à unité de microcontrôleur, ces N bits pouvant 2903506 4 être consécutifs ou non consécutifs. Le code d'opération définit l'action d'opération de l'instruction. L'opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur spécifie (ou sélectionne) une logique 5 centrale à unité de microcontrôleur particulière dans le système à microcontrôleurs multiples ; l'opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur peut en outre contenir un sous-opérande pour spécifier un sous-emplacement. Par une telle 10 instruction, une logique centrale à unité de microcontrôleur devant être sélectionnée (et son sousemplacement défini par un sous-opérande, s'il existe), dans le système à microcontrôleurs multiples peut être facilement et exactement identifiée, et ainsi il n'est plus 15 nécessaire d'écrire de quelconques codes de programme compliqués. Un autre objectif de la présente invention est de proposer un système à microcontrôleurs multiples capable de réaliser des opérations conformément à l'instruction ci- 20 dessus. Encore un autre objectif de la présente invention est de proposer un procédé d'exécution d'instruction d'un système à microcontrôleurs multiples, dans lequel une unité de microcontrôleur principale lit et décode une 25 instruction, et au moyen d'un opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur dans l'instruction, une logique centrale à unité de microcontrôleur sélectionnée peut coopérer avec l'unité de microcontrôleur principale pour effectuer l'action définie 30 par le code d'opération ; de plus, les données dans une logique centrale à unité de microcontrôleur sélectionnée peuvent être lues et directement écrites dans un emplacement désigné d'une autre logique centrale à unité de microcontrôleur sélectionnée. Par l'utilisation d'une 35 telle instruction et d'un tel procédé, différentes logiques centrales à unité de microcontrôleur dans un système à 2903506 5 microcontrôleurs multiples peuvent partager des ressources et se commander l'une l'autre, permettant ainsi d'obtenir un véritable traitement parallèle et multi-tâches pour améliorer la performance. 5 Encore un autre objectif de la présente invention est de proposer un système à microcontrôleurs multiples capable d'exécuter une instruction conformément au procédé d'exécution d'instruction ci-dessus. Pour atteindre les objectifs ci-dessus, la 10 présente invention propose une instruction en vue d'une utilisation dans un système à microcontrôleurs multiples et un procédé d'exécution pour ce dernier. L'instruction en vue d'une utilisation dans un système à microcontrôleurs multiples de la présente invention comprend un code 15 d'opération et au moins un opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur. L'opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur spécifie ou sélectionne une logique centrale à unité de microcontrôleur 20 particulière dans le système à microcontrôleurs multiples ; l'opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur peut en outre contenir un sous-opérande pour spécifier un sous-emplacement. Une action d'opération correspondant au code d'opération est 25 effectuée sur la logique centrale à unité de microcontrôleur sélectionnée. De plus, la présente invention propose également un procédé d'exécution de cette instruction dans un système à microcontrôleurs multiples. Après avoir prédéterminé une unité de microcontrôleur 30 d'opération principale dans le système à microcontrôleurs multiples (l'unité de microcontrôleur d'opération principale peut être n'importe quelle unité de microcontrôleur ou une unité de microcontrôleur dédiée), une instruction est lue puis décodée par l'unité de 35 microcontrôleur d'opération principale pour acquérir l'information d'un code d'opération et au moins un opérande 2903506 6 de sélection parmi de multiples logiques centrales à unité de microcontrôleur dans l'instruction. Une action d'opération définie par le code d'opération est réalisée dans au moins une unité de microcontrôleur spécifiée par 5 l'opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur. Conformément à la présente invention, les instructions peuvent être écrites dans un format simple de telle sorte que différentes logiques centrales à unité de 10 microcontrôleur dans le système à microcontrôleurs multiples peuvent partager des ressources et se commander l'une l'autre. N'importe quelle logique centrale à unité de microcontrôleur ou une logique centrale à unité de microcontrôleur dédiée dans le système à microcontrôleurs 15 multiples peut être sélectionnée lorsque cela est nécessaire pour être l'unité de microcontrôleur d'opération principale pour lire et décoder les instructions. Dans les instructions, l'opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur sélectionne 20 une logique centrale à unité de microcontrôleur (et un sous-opérande dans l'opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur sélectionne, s'il existe, son sous-emplacement) en tant qu'objet d'une action d'opération, et le code d'opération 25 définit l'action ; le système à microcontrôleurs multiples fonctionne en conséquence. La présente invention a donc pour objet une instruction pour une utilisation dans un système à microcontrôleurs multiples, ledit système à 30 microcontrôleurs multiples comprenant une pluralité de logiques centrales à unité de microcontrôleur, caractérisée par le fait que ladite instruction comprend : un code d'opération pour définir une action d'opération de ladite instruction ; et 35 - au moins un opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur pour 2903506 7 sélectionner l'une desdites logiques centrales à unité de microcontrôleur sur lesquelles ladite action d'opération définie par ledit code d'opération est réalisée. 5 Ladite instruction peut comprendre un identificateur (ID) de logique centrale à unité de microcontrôleur exprimé sous la forme d'un code binaire de N bits consécutifs ou non consécutifs, où N est un entier naturel. 10 Ledit identificateur de logique centrale à unité de microcontrôleur peut être disposé de l'une des façons suivantes consistant à : être inclus dans ledit opérande ; être inclus dans ledit code d'opération ; et être en partie inclus dans ledit opérande et en partie inclus dans ledit 15 code d'opération. Ladite instruction peut extraire ledit identificateur de logique centrale à unité de microcontrôleur d'un emplacement pour stocker ledit identificateur de logique centrale à unité de 20 microcontrôleur. Ledit opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur peut comprendre un identificateur d'une logique centrale à unité de microcontrôleur et un sous-opérande indiquant une sous- 25 unité associée à ladite logique centrale à unité de microcontrôleur. La logique centrale à unité de microcontrôleur sélectionnée peut communiquer avec toute autre logique centrale à unité de microcontrôleur ou toute autre unité 30 périphérique par l'intermédiaire de ladite instruction. La présente invention a également pour objet un procédé d'exécution d'instruction d'un système à microcontrôleurs multiples, caractérisé par le fait que ledit procédé comprend les opérations consistant à : 35 - lire une instruction par une logique centrale à unité de microcontrôleur d'opération principale, ladite 2903506 8 instruction comprenant un code d'opération et au moins un opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur ; décoder ladite instruction ; et 5 faire réaliser par ladite logique centrale à unité de microcontrôleur d'opération principale une action d'opération définie par ledit code d'opération sur au moins une logique centrale à unité de microcontrôleur sélectionnée par ledit opérande de sélection parmi de 10 multiples logiques centrales à unité de microcontrôleur. Ledit système à microcontrôleurs multiples peut comprendre une pluralité de logiques centrales à unité de microcontrôleur, et l'une quelconque desdites logiques 15 centrales à unité de microcontrôleur peut jouer le rôle de ladite unité de microcontrôleur d'opération principale. Ledit opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur peut comprendre au moins N bits consécutifs ou non-consécutifs 20 pour sélectionner une logique centrale à unité de microcontrôleur correspondante parmi 2N ou moins logiques centrales à unité de microcontrôleur, où N est un entier naturel. Lesdits au moins N bits peuvent être disposés de 25 l'une des façons suivantes consistant à : être inclus dans ledit opérande ; être inclus dans ledit code d'opération ; et être en partie inclus dans ledit opérande et en partie inclus dans ledit code d'opération. Ledit opérande de sélection parmi de multiples 30 logiques centrales à unité de microcontrôleur peut, en plus d'identifier une logique centrale à unité de microcontrôleur, identifier également une sous-unité associée à ladite logique centrale à unité de microcontrôleur. 35 Ladite logique centrale à unité de microcontrôleur identifiée peut communiquer avec toute 2903506 9 autre logique centrale à unité de microcontrôleur ou toute autre unité périphérique par l'intermédiaire de ladite instruction. La présente invention a également pour objet un 5 système à microcontrôleurs multiples comprenant une pluralité de logiques centrales à unité de microcontrôleur, chacune desdites logiques centrales à unité de microcontrôleur ayant un identificateur de logique centrale à unité de microcontrôleur correspondant exprimé sous la 10 forme d'un code binaire, caractérisé par le fait que lorsque ledit système exécute une instruction liée à l'une desdites logiques centrales à unité de microcontrôleur, ladite instruction comprend ledit identificateur de logique centrale à unité de microcontrôleur correspondant à ladite 15 logique centrale à unité de microcontrôleur. Ladite instruction peut comprendre des bits indiquant un code d'opération et des bits indiquant un opérande, et ledit identificateur de logique centrale à unité de microcontrôleur est disposé de l'une des manières 20 suivantes consistant à : être inclus dans lesdits bits indiquant ledit opérande ; être inclus dans lesdits bits indiquant ledit code d'opération ; et être en partie inclus dans lesdits bits indiquant ledit opérande et en partie inclus dans lesdits bits indiquant ledit code d'opération. 25 La présente invention a également pour objet un système à microcontrôleurs multiples comprenant une pluralité de logiques centrales à unité de microcontrôleur, chacune desdites logiques centrales à unité de microcontrôleur ayant un identificateur de logique centrale 30 à unité de microcontrôleur correspondant exprimé sous la forme d'un code binaire, caractérisé par le fait que lorsque ledit système exécute une instruction liée à l'une desdites logiques centrales à unité de microcontrôleur, ladite instruction extrait ledit identificateur de logique 35 centrale à unité de microcontrôleur correspondant à ladite logique centrale à unité de microcontrôleur d'un 10 2903506 10 emplacement pour stocker ledit identificateur de logique centrale à unité de microcontrôleur. Les divers objectifs et avantages de la présente invention ressortiront davantage à la lecture de la 5 description détaillée suivante faite conjointement aux dessins annexés, dans lesquels : la Figure 1(a) est un schéma fonctionnel d'un système de commande classique ; la Figure 1(b) est un organigramme d'un procédé d'exécution d'instruction d'un système de commande classique ; 15 - la Figure 2(a) est un schéma fonctionnel d'un système de commande selon un mode de réalisation de la présente invention ; et la Figure 2(b) est un organigramme d'un procédé 20 d'exécution d'instruction selon un mode de réalisation de la présente invention. Un système à microcontrôleurs multiples selon cette invention propose des capacités de traitement d'accès 25 mutuel et de commande mutuelle parmi les logiques centrales à unité de microcontrôleur multiples grandement améliorées. Un perfectionnement de cette invention, par comparaison avec des systèmes à microcontrôleurs classiques réside dans le fait que les instructions en vue d'une utilisation dans 30 le système emploient un format inventif de telle sorte que n'importe quelle logique centrale à unité de microcontrôleur peut accéder aux données dans n'importe quelle autre logique centrale à unité de microcontrôleur dans le système à microcontrôleurs multiples. Les détails 35 sont maintenant décrits ci-dessous. 2903506 11 Dans un système à microcontrôleurs multiples selon cette invention, une instruction définissant une tâche devant être effectuée sur une logique centrale à unité de microcontrôleur est composée d'un code d'opération 5 et d'au moins un opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur. L'instruction peut comprendre l'une quelconque des combinaisons suivantes : un code d'opération et un opérande de sélection parmi de multiples logiques centrales à unité 10 de microcontrôleur ; un code d'opération et deux opérandes de sélection de logiques centrales à unité de microcontrôleur multiples ; un code d'opération, un opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur et un autre opérande commun 15 ( commun signifiant que l'opérande n'est pas un opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur) ; et ainsi de suite. Le contenu de l'opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur peut être utilisé pour 20 spécifier les informations indiquant une logique centrale à unité de microcontrôleur sélectionnée (et son sous-emplacement, si nécessaire) parmi de multiples logiques centrales à unité de microcontrôleur, sur laquelle l'action d'opération correspondant au code d'opération est effectuée 25 de manière indépendante. Ou bien le contenu de l'opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur peut être utilisé pour spécifier les informations indiquant deux logiques centrales à unité de microcontrôleur sélectionnées (et leurs sous-emplacements 30 si nécessaire), entre lesquelles l'action d'opération correspondant au code d'opération est effectuée en coopération. Un premier exemple selon la présente invention comprend un code d'opération et deux opérandes de sélection 35 de logiques centrales à unité de microcontrôleur multiples, comme représenté dans l'équation (2) suivante : 2903506 12 MOV M3A, M2REG2A (2) où MOV est un code d'opération indiquant un transfert de 5 données , et M3A et M2REG2A sont des opérandes représentant respectivement deux logiques centrales à unité de microcontrôleur différentes et leurs sous-emplacements. L'opérande M3A comprend deux secteurs : M3 et A, représentant une troisième logique centrale M3 à unité de 10 microcontrôleur et son sous-emplacement interne A. Le sous-emplacement A correspond à un troisième accumulateur. Cet opérande M3A pour une sélection parmi de multiples logiques centrales à unité de microcontrôleur correspond ainsi au troisième accumulateur de la troisième logique 15 centrale à unité de microcontrôleur. L'opérande M2REG2A comprend deux secteurs : M2 et REG2A, représentant une seconde logique centrale M2 à unité de microcontrôleur et son sous-emplacement interne REG2A. Le sous-emplacement REG2A correspond à un registre 2A. Cet opérande M2REG2A 20 pour une sélection parmi de multiples logiques centrales à unité de microcontrôleur correspond ainsi au registre 2A de la seconde logique centrale à unité de microcontrôleur. Par conséquent, l'action définie par cette instruction peut être interprétée comme transférer les données du registre 25 2A de la seconde logique centrale à unité de microcontrôleur au troisième accumulateur de la troisième logique centrale à unité de microcontrôleur . L'instruction décrite ci-dessus est seulement un exemple de la présente invention. En plus de l'action 30 d'opération de transfert de données dans l'Equation (2), la même idée est applicable à d'autres actions d'opération telles qu'une opération arithmétique, une opération logique, une opération sur bit et un renvoi de programme. Une action d'opération quelconque devant être exécutée dans 35 ou par des logiques centrales à unité de microcontrôleur 2903506 13 peut être exprimée dans l'instruction de la présente invention. Dans le cas où il y a un opérande de sélection parmi de multiples logiques centrales à unité de 5 microcontrôleur, et un opérande commun, l'opérande commun peut être une adresse de source, une adresse de destination, ou même une pure donnée numérique. Par exemple, l'Equation (3) suivante représente une instruction comprenant un code d'opération et deux opérandes : 10 MOV M1REGIB, #55H (3) où MOV est à nouveau un code d'opération indiquant un transfert de données , et M1REGIB et #55H sont 15 respectivement l'opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur et un opérande commun. De manière analogue à l'instruction ci-dessus de l'Equation (2) l'opérande M1REGIB pour une sélection parmi de multiples logiques centrales à unité de 20 microcontrôleur correspond au registre 1B de la première logique centrale à unité de microcontrôleur. Quant à l'opérande #55H, il s'agit d'une pure donnée numérique, indiquant une constante 55H . Par conséquent, l'action définie par cette instruction peut être interprétée comme 25 étant : transférer 55H dans le registre 1B de la première logique centrale à unité de microcontrôleur . L'instruction de l'Equation (2) est une combinaison d'un code d'opération et de deux opérandes pour une sélection parmi de multiples logiques centrales à unité 30 de microcontrôleur, tandis que l'instruction de l'Equation (3) est une combinaison d'un code d'opération, d'un opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur, et d'un autre opérande commun. En plus de ces deux formes, il est évidemment possible pour 35 une instruction de comprendre un code d'opération et seulement un opérande de sélection parmi de multiples 2903506 14 logiques centrales à unité de microcontrôleur, comme représenté dans l'Equation (4) suivante : POP M3PC (4) 5 où POP est un code d'opération indiquant l'envoi du contenu de la mémoire de pile à un emplacement spécifié , et M3PC est le seul opérande (et est un opérande de sélection parmi de multiples logiques centrales à unité de 10 microcontrôleur) représentant le compteur de programme de la troisième logique centrale MCU. Par conséquent, l'action définie par cette instruction peut être interprétée comme étant l'envoi du contenu de la mémoire de pile dans le compteur de programme de la troisième 15 logique centrale à unité de microcontrôleur . Dans les Equations (2) à (4) ci-dessus, chaque opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur comprend un secteur représentant la logique centrale à unité de microcontrôleur (Ml, M2, M3 20 et ainsi de suite) et un sous-opérande représentant le sous-emplacement (A, REG2A, REG1B, PC et ainsi de suite). Mais il également possible qu'une instruction définisse seulement une logique centrale à unité de microcontrôleur sans définir son sous-emplacement. Dans ce cas, l'opérande 25 de sélection parmi de multiples logiques centrales à unité de microcontrôleur comprend seulement un secteur représentant la logique centrale à unité de microcontrôleur mais aucun sous-opérande représentant le sous-emplacement. Par exemple, si une instruction PUSHPC dans l'ensemble 30 d'instruction est définie comme étant la poussée du contenu du compteur de programme dans la mémoire de pile, l'Equation (5) suivante ne nécessite aucun sous-opérande représentant le sous-emplacement : 35 PUSHPC M4 (5) 2903506 15 Cette instruction signifie le fait de pousser le contenu du compteur de programme de la quatrième logique centrale à unité de microcontrôleur dans la mémoire de pile. 5 Dans la description ci-dessus, les instructions sont exprimées par un langage plus haut niveau. En fait, si elles sont traduites en des codes binaires plus bas niveau, les Equations (2) à (5) ci-dessus seront représentées par une série de chiffres binaires, dans 10 laquelle certains chiffres représentent le code d'opération et les autres chiffres représentent les opérandes. Par exemple, les instructions ci-dessus peuvent être représentées chacune par un code binaire de 16 bits, avec les cinq chiffres commençant à partir du bit le plus 15 significatif (MSB) représentant le code d'opération, et les autres bits représentant les opérandes. Dans le codage binaire, chaque bit peut être utilisé pour une sélection entre deux logiques centrales à unité de microcontrôleur. Par conséquent, lorsqu'il y a 2N 20 ou moins logiques centrales à unité de microcontrôleur, au moins N bits sont nécessaires pour une sélection parmi ces logiques centrales à unité de microcontrôleur (en termes de concept, le nombre binaire composé de ces N bits binaires peut être considéré comme étant un identificateur (ID) 25 d'une logique centrale à unité de microcontrôleur correspondante). Selon la présente invention, ces N bits peuvent être consécutifs (c'est-à-dire former un nombre de N chiffres consécutifs), ou non consécutifs (c'est-à-dire dispersés dans un code binaire représentant une 30 instruction). Dans la plupart des cas ces N bits sont compris dans l'opérande, mais ils peuvent être compris dans le code d'opération, ou en partie dans l'opérande et en partie dans le coded'opération. Comme exemple plus spécifique, si une instruction 35 est représentée par un code binaire à 16 chiffres et qu'il y a 24 codes d'opération devant être définis dans 2903506 16 l'ensemble d'instructions, cela nécessite cinq bits pour identifier un code d'opérations, car 24=16 REVENDICATIONS 1 - Système à microcontrôleurs multiples comprenant une pluralité de logiques centrales à unité de microcontrôleur, chacune desdites logiques centrales à unité de microcontrôleur (26, 28, 30, ..., 32) ayant un identificateur de logique centrale à unité de .microcontrôleur correspondant exprimé sous la forme d'un code binaire, caractérisé par le fait que lorsque ledit système exécute une instruction liée à l'une desdites logiques centrales à unité de microcontrôleur (26, 28, 30, 32), ladite instruction comprend ledit identificateur de logique centrale à unité de microcontrôleur correspondant à ladite logique centrale à unité de microcontrôleur (26, 28, 15 30, ..., 32). 2 - Système à microcontrôleurs multiples selon la revendication 1, caractérisé par le fait que ladite instruction comprend des bits indiquant un code d'opération et des bits indiquant un opérande, et ledit identificateur 20 de logique centrale à unité de microcontrôleur est disposé de l'une des manières suivantes consistant à : être inclus dans lesdits bits indiquant ledit opérande être inclus dans lesdits bits indiquant ledit code d'opération ; et être en partie inclus dans lesdits bits indiquant ledit 25 opérande et en partie inclus dans lesdits bits indiquant ledit code d'opération. 3 - Système à microcontrôleurs multiples selon la revendication 1, caractérisé par le fait que l'identificateur de logique centrale à unité de 30 microcontrôleur est désigné dans une instruction d'une manière cachée. 4 Système à microcontrôleurs multiples selon la revendication 3, caractérisé par le fait que, par ladite manière cachée, ledit identificateur de logique centrale à 35 unité de microcontrôleur est tout d'abord écrit dans un registre, et le contenu de ce registre est ensuite appelé par la prochaine instruction. 2903506 21 5 - Instruction pour une utilisation dans un système à microcontrôleurs multiples tel que défini à l'une des revendications 1 à 4, caractérisée par le fait que ladite instruction comprend : 5 - un code d'opération. pour définir une action d'opération de ladite instruction ; et au moins un opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur pour sélectionner l'une desdites logiques centrales à unité 10 de microcontrôleur (26, 28, 30, ..., 32) sur lesquelles ladite action d'opération définie par ledit code d'opération est réalisée. 6 -Instruction d'un système à microcontrôleurs multiples selon la revendication 5, caractérisée par le fait que ladite instruction comprend un identificateur (ID) de logique centrale à unité de microcontrôleur exprimé sous la forme d'un code binaire de N bits consécutifs ou non consécutifs, où N est un entier naturel. 7 - Instruction d'un système à microcontrôleurs multiples selon la revendication 6, caractérisée par le fait que ledit identificateur de logique centrale à unité de microcontrôleur est disposé de l'une des façons suivantes consistant à : être inclus dans ledit opérande ; être inclus dans ledit code d'opération ; et être en partie inclus dans ledit opérande et en partie inclus dans ledit code d'opération. 8 ù Instruction d'un système à microcontrôleurs multiples selon la revendication 5, caractérisée par le fait que ladite instruction extrait ledit identificateur de logique centrale à unité de microcontrôleur d'un emplacement pour stocker ledit identificateur de logique centrale à unité de microcontrôleur. 9 - Instruction d'un système à microcontrôleurs multiples selon la revendication 5, caractérisée par le fait que ledit opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur comprend un 2903506 22 identificateur d'une logique centrale à unité de microcontrôleur et un sous-opérande indiquant une sous-unité (261, 262, 263, 281, 282, 301, 302, 321, 323, 324) associée à ladite logique centrale à unité de 5 microcontrôleur (26, 28, 30, 32). 10 - Instruction d'un système à microcontrôleurs multiples selon la revendication 5, caractérisée par le fait que la logique centrale à unité de microcontrôleur (26, 28, 30, 32) sélectionnée peut communiquer avec 10 toute autre logique centrale à unité de microcontrôleur (26, 28, 30, 32) ou toute autre unité périphérique par l'intermédiaire de ladite instruction. 11 - Procédé d'exécution d'instruction d'un système à microcontrôleurs multiples tel que défini à l'une 15 des revendications 1 à 4, caractérisé par le fait que ledit procédé comprend les opérations consistant à : - lire (S11) une instruction par une logique centrale à unité de microcontrôleur d'opération principale, ladite instruction comprenant un code d'opération et 20 au moins un opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur ; -décoder (S12) ladite instruction ; et - faire réaliser (S13) par ladite logique centrale à unité de microcontrôleur d'opération principale une 25 action d'opération définie par ledit code d'opération sur au moins une logique centrale à unité de microcontrôleur sélectionnée par ledit opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur. 30 12 - Procédé d'exécution d'instruction d'un système à microcontrôleurs multiples selon la revendication 11, caractérisé par le fait que ledit système à microcontrôleurs multiples comprend une pluralité de logiques centrales à unité de microcontrôleur (26, 28, 30, 35 ..., 32), et l'une quelconque desdites logiques centrales à unité de microcontrôleur (26, 28, 30, ..., 32) peut jouer le 2903506 23 rôle de ladite unité de microcontrôleur d'opération principale. 13 - Procédé d'exécution d'instruction d'un système à microcontrôleurs multiples selon la revendication 5 12, caractérisé par le fait que ledit opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur comprend au moins N bits consécutifs ou non-cônsécutifs pour sélectionner une logique centrale à unité de microcontrôleur (26, 28, 30, ..., 32) correspondante 10 parmi 2N ou moins logiques centrales à unité de microcontrôleur, où N est un entier naturel. 14 - Procédé d'exécution d'instruction d'un système à microcontrôleurs multiples selon la revendication 13, caractérisé par le fait que lesdits au moins N bits 15 sont disposés de l'une des façons suivantes consistant à : être inclus dans ledit opérande ; être inclus dans ledit code d'opération ; et être en partie inclus dans ledit opérande et en partie inclus dans ledit code d'opération. 15 - Procédé d'exécution d'instruction d'un 20 système à microcontrôleurs multiples selon la revendication 11, caractérisé par le fait qu'en plus d'identifier une logique centrale à unité de microcontrôleur (26, 28, 30, 32), ledit opérande de sélection parmi de multiples logiques centrales à unité de microcontrôleur identifie 25 également une sous-unité associée à ladite logique centrale à unité de microcontrôleur (261, 262, 263, 281, 282, 301, 302, 321, 323, 324). 16 -Procédé d'exécution d'instruction d'un système à microcontrôleurs multiples selon la revendication 30 15, caractérisé par le fait que ladite logique centrale à unité de microcontrôleur (26, 28, 30, ..., 32) identifiée peut communiquer avec toute autre logique centrale à unité de microcontrôleur ou toute autre unité périphérique par l'intermédiaire de ladite instruction. 35