Brevet FR2896357A1 — publié le 20070720

CIRCUIT DE VERROUILLAGE ET CIRCUIT DE BASCULE TOLÉRANTS L'EFFET D'UN ÉVÉNEMENT UNIQUE DOMAINE TECHNIQUE La présente invention concerne un circuit de verrouillage et un circuit de bascule, et de façon plus spécifique, un circuit de verrouillage et un circuit de bascule qui sont tolérants à l'effet d'un événement unique. TECHNIQUE D'ARRIÈRE PLAN Dans un dispositif à semi-conducteur, tel qu'un dispositif mémoire comportant un circuit de bascule, ou un circuit de verrouillage de données, si des particules de grande énergie, telles que des protons, des neutrons ou des ions lourds pénètrent dans un transistor qui est un élément du dispositif, il est probable que se crée dans l'élément une paire électron-trou, c'est-à-dire, des charges opposées en excès, sous l'action de chaque particule de grande énergie, par exemple une ionisation et une excitation. Les charges électriques créées se déplacent en sens inverse sous l'effet d'un champ électrique dans une région de jonction PN de l'élément, polarisée en inverse (collecte de charges), et ainsi, le transistor dans l'état BLOQUÉ n'est pas actionné convenablement, étant temporairement dans l'état PASSANT. Ainsi, un courant qui ne se produirait jamais dans le cas contraire dans l'état normal, circule à l'intérieur du dispositif à semi-conducteur, provoquant une erreur, par exemple une inversion des données enregistrées dans le dispositif à semi-conducteur. Ce phénomène est appelé perturbation d'événement unique (SEU). Il est probable également qu'un tel dysfonctionnement dû à la pénétration de particules de grande énergie se produise dans un circuit externe connecté à une borne d'entrée de signal d'horloge ou à une borne d'entrée de données d'un certain dispositif à semi-conducteur et provoque une situation indésirable telle que le circuit externe envoie temporairement au dispositif à semi-conducteur un signal d'horloge ou un signal de données anormal. Cette impulsion de courant qui ne se produirait jamais dans le cas contraire dans l'état normal est appelée impulsion de courant transitoire d'événement unique et ce phénomène est appelé transitoire d'événement unique (SET) . Il est probable également que l'impulsion de courant transitoire d'événement unique appliquée à un dispositif à semi-conducteur provoque une erreur, par exemple une inversion des données mémorisées dans celui-ci. Le phénomène d'apparition des erreurs et des défauts dans un semi-conducteur, provoqué par l'incidence de particules de grande énergie telle que les SEU et SET est généralement appelé effet d'événement unique (SEE) . Un effet d'événement unique (SEE) typique comporte le SET provoqué par la pénétration directe de particules de grande énergie dans un dispositif à semi-conducteur et la SEU provoquée par la propagation d'une impulsion de courant transitoire d'événement unique anormal vers le dispositif à semi-conducteur. On observe souvent le SEE à haute altitude, dans l'espace cosmique et dans les installations associées aux rayonnements, conditions dans lesquelles il existe une forte probabilité de présence de particules de grande énergie et considérées comme un facteur faisant obstruction au fonctionnement normal d'un ordinateur dans de tels environnements. Tenter de masquer complètement ces particules de grande énergie d'une manière mécanique pour éviter le SEE n'est pas une approche réaliste. En d'autres termes, pour prendre des mesures efficaces contre le SEE, il est essentiellement requis de réaliser un dispositif mémoire tolérant au SEE en lui-même. Préalablement à la description qui suit, la définition de chaque sigle utilisé est présentée comme suit : CK : signal d'horloge d'entrée venant de l'extérieur CKi : signal d'horloge généré de manière interne (avec la même phase que celle du signal d'horloge d'entrée CK) ; CKB : signal d'horloge d'entrée inversé venant de l'extérieur ; CKBi : signal d'horloge inversé généré de manière interne (avec la même phase que celle du signal d'horloge d'entrée inversé CKB) ; D : signal de données d'entrée venant de l'extérieur ; G : signal d'horloge d'entrée venant de l'extérieur ; Gi : signal d'horloge généré de manière interne (avec la même phase que celle du signal d'horloge d'entrée G) ; GBi : signal d'horloge inversé généré de manière interne ; MO : signal de sortie intermédiaire envoyé du maître à l'esclave dans le circuit de bascule ; Q : signal de données de sortie envoyé vers l'extérieur ; QB : signal de données de sortie inversé envoyé vers l'extérieur ; XQ : signal de données de sortie inversé envoyé vers l'extérieur ; VDD tension de source provenant de la première source de tension ; et Vss : tension de source [0 (zéro) V] provenant de la seconde source de tension. Le signal d'horloge est souvent utilisé de manière à être apparié avec le signal d'horloge inversé généré en inversant le signal d'horloge. Cette paire constituée des signaux d'horloge de phase normale et de phase inversée est appelée signaux d'horloge complémentaires . Deux signaux d'horloge dont les sigles différent par la seule présence ou l'absence du suffixe B représentant la phase inversée constituent la paire de signaux d'horloge complémentaires. [Circuit de verrouillage de données classique] La configuration et le fonctionnement d'un circuit de verrouillage de données classique vont être décrits ci-dessous. La figure 2 est un schéma de circuit représentant un circuit de verrouillage de données classique 1 et la figure 1 est un schéma de circuit représentant un circuit de génération d'horloge ICI pour le circuit de verrouillage de données classique 1. Le circuit de génération d'horloge ICI comprend un inverseur 111 conçu pour inverser une entrée. Le circuit de génération d'horloge ICI peut être actionné, en se basant sur un signal d'horloge d'entrée G venant de l'extérieur, en tant que signal d'horloge, pour générer un signal d'horloge inversé GBi ayant une polarité opposée à celle du signal d'horloge d'entrée G. Le signal d'horloge inversé généré GBi est fourni au circuit de verrouillage de données 1 avec le signal d'horloge d'entrée G. L'inverseur 1111 comprend un transistor MOS à canal p lPl et un transistor MOS à canal n 1NI, qui sont connectés en série par rapport à une ligne de source et de drain, dans cet ordre, dans une direction allant d'un noeud connecté à une première source de tension (VDD) vers un noeud connecté à une seconde source de tension (Vss). Sur la figure 2, qui est un schéma de circuit représentant le 35 circuit de verrouillage de données classique 1, un inverseur synchronisé 113 et un inverseur 114 constituent un noeud de stockage. Un signal de données d'entrée D est appliqué en entrée par l'intermédiaire d'un inverseur synchronisé 112. Le signal de données entré D est connecté au noeud de stockage. En tant que sortie du noeud de stockage, c'est-à-dire, sortie du circuit de verrouillage de données 1, une sortie de l'inverseur synchronisé 113 est envoyée en sortie en tant que signal de données de sortie Q par l'intermédiaire d'un circuit tampon constitué d'un inverseur 115, et en outre, une sortie de l'inverseur 114 est envoyée en tant que signal de données de sortie XQ par l'intermédiaire d'un circuit tampon constitué d'un 10 inverseur 116. Le circuit de génération d'horloge 111 illustré sur la figure 1 est utilisé en combinaison avec le circuit de verrouillage de données 1 pour générer un signal d'horloge inversé GBi fourni à l'entrée du circuit de verrouillage de données 1. Dans le circuit de verrouillage de données 1, 15 lorsqu'un signal d'horloge d'entrée G est au niveau bas, un signal de données de sortie Q est envoyé en sortie au même niveau logique que celui d'un signal de données d'entrée D (par l'intermédiaire d'un mode ou mode transparent). Au moment de la montée du signal d'horloge d'entrée G, un signal de données d'entrée D est chargé depuis l'inverseur 20 synchronisé 112 servant d'étage d'entrée du circuit de verrouillage de données 1, et il est bloqué. Les données bloquées sont retenues durant une période où le signal d'horloge d'entrée G est au niveau haut (mode de blocage). De façon spécifique, les données bloquées sont retenues par le noeud de stockage constitué de l'inverseur synchronisé 113 et de 25 l'inverseur 114, qui sont connectés de manière croisée entre leurs entrées et sorties respectives. Les données bloquées sont ensuite envoyées en sortie en tant que signal de données de sortie Q et signal de données de sortie inversé XQ, respectivement depuis l'inverseur 115 et l'inverseur 116, servant chacun de circuit tampon. 30 Le SEE va maintenant être expliqué. Comme exemple, on suppose qu'un transistor de l'un ou l'autre parmi l'inverseur synchronisé 113 et l'inverseur 114 constituant un noeud de stockage, passe de l'état BLOQUÉ à l'état PASSANT durant le mode de blocage en raison de la pénétration de particules de grande énergie. Ainsi, la sortie de l'inverseur 35 incluant le transistor affecté passe à un niveau logique opposé et ce changement de valeur logique est appliqué à l'entrée de l'autre inverseur, inversant sa sortie. En conséquence, la valeur logique dans le noeud de stockage est inversée, provoquant la SEU. Durant le mode de blocage, l'inverseur synchronisé de l'étage d'entrée 112 comme étage d'entrée, est maintenu dans l'état BLOQUÉ pour empêcher le transfert du signal de données d'entrée D vers un étage suivant, et l'inverseur synchronisé du noeud de stockage 113 est maintenu dans l'état PASSANT pour stocker/retenir un certain état logique. Toutefois, si un changement de tension induit par le SET permettant de faire passer l'inverseur synchronisé de l'étage d'entrée 112 de l'état BLOQUÉ à l'état PASSANT est appliqué en entrée de l'amont, le signal de données d'entrée D est (inversé et) envoyé à l'étage suivant et l'inverseur synchronisé du noeud de stockage 113 passe dans l'état BLOQUÉ, permettant l'inversion de l'état logique. Dans cette séquence, si le signal de données d'entrée D a un niveau logique opposé à l'état logique stocké dans le noeud de stockage, les données stockées sont inversées, provoquant le SEE. Comme ci-dessus, le circuit de verrouillage de données classique est extrêmement vulnérable au SEE. [Circuit de bascule classique] La configuration et le fonctionnement d'un circuit de bascule classique vont être décrits ci-dessous. La figure 4 est un schéma de circuit représentant un circuit de bascule classique 2 et la figure 3 est un schéma de circuit représentant un circuit de génération d'horloge 2C1 pour le circuit de bascule classique 2. Ce circuit de bascule 2 est une bascule maître-esclave de type D. Un inverseur synchronisé 214 et un inverseur 215 constituent un noeud de stockage pré-étage et un inverseur synchronisé 216 et un inverseur 217 constituent un noeud de stockage post-étage. Un signal de données d'entrée D est appliqué en entrée par l'intermédiaire d'un inverseur 213 servant de circuit tampon. Le signal de données d'entrée D appliqué en entrée est connecté au noeud de pré- stockage par l'intermédiaire d'une porte de transmission 2S1. Le noeud de stockage pré-étage a une sortie connectée au noeud de stockage post-étage par l'intermédiaire d'une porte de transmission 2S2. En tant que sortie du noeud de stockage post-étage, c'est-à-dire, sortie du circuit de bascule 2, une sortie de l'inverseur synchronisé 216 est envoyée en sortie en tant que signal de données de sortie inversé XQ par l'intermédiaire d'un circuit tampon constitué d'un inverseur 218 et d'un inverseur 219, et en outre, une sortie de l'inverseur 217 est envoyée en sortie en tant que signal de données de sortie Q par l'intermédiaire d'un circuit tampon constitué d'un inverseur 2110 et d'un inverseur 2111. Le circuit de génération d'horloge 2C1 illustré sur la figure 3 est utilisé en combinaison avec le circuit de bascule 2 pour générer un signal d'horloge CKi et un signal d'horloge inversé CKBi. Dans le circuit de bascule 2, lorsqu'un signal d'horloge d'entrée CK est au niveau bas, le signal d'horloge CKi et le signal d'horloge inversé CKBi sont respectivement au niveau bas et au niveau haut et un signal de données d'entrée D est chargé par l'intermédiaire de la porte de transmission 2S1 dans l'état PASSANT. En même temps, la porte de transmission 2S2 est dans l'état BLOQUÉ, et ainsi, le signal de données d'entrée D n'est pas transféré de la porte de transmission 2S2 à un étage suivant. Dans cet état, si le signal d'horloge d'entrée CK passe du niveau bas au niveau haut, la porte de transmission 2S1 passe dans l'état BLOQUÉ pour empêcher le signal de données d'entrée D d'être chargé dans le circuit de bascule 2. Toutefois, un état logique juste avant le passage du signal d'horloge CKi au niveau haut est stocké dans le noeud de stockage pré-étage (maître) constitué de l'inverseur synchronisé 214 et de l'inverseur 215 et cet état logique stocké est transféré au noeud de stockage post-étage (esclave) par l'intermédiaire de la porte de transmission 2S2 qui passe dans l'état PASSANT. Dans cette séquence, l'inverseur synchronisé 216 est dans l'état BLOQUÉ et ainsi, l'esclave post-étage ne stocke/retient pas le niveau logique dans son noeud de stockage. En conséquence, la sortie transférée du maître pré-étage est envoyée en sortie en tant que signal de données de sortie inversé XQ par l'intermédiaire du circuit tampon constitué de l'inverseur 218 et de l'inverseur 219. En outre, la sortie transférée depuis le maître pré-étage est inversée par l'inverseur 217, puis envoyée en sortie en tant que signal de données de sortie Q par l'intermédiaire du circuit tampon constitué de l'inverseur 2110 et de l'inverseur 2111. Si le signal d'horloge d'entrée CK passe du niveau haut au niveau bas, la porte de transmission 2S2 passe alors dans l'état BLOQUÉ pour empêcher le transfert de la sortie du maître post-étage vers l'esclave post-étage. En même temps, l'inverseur synchronisé 216 de l'esclave post- étage passe dans l'état PASSANT et ainsi, l'esclave post-étage stocke/retient le niveau logique qui précède immédiatement l'événement. Ainsi, à la fois le signal de données de sortie Q et le signal de données de sortie inversé XQ sont envoyés en sortie en continu au niveau logique qui précède immédiatement le passage du signal d'horloge CKi au niveau bas. Le SEE va maintenant être expliqué. Comme exemple, on suppose que, lorsque le signal d'horloge d'entrée CK est au niveau bas et que l'esclave post-étage du circuit de bascule 2 conserve un certain état logique, un transistor de l'un ou l'autre parmi l'inverseur synchronisé 216 et l'inverseur 217 constituant le noeud de stockage post-étage passe de l'état BLOQUÉ à l'état PASSANT en raison de la pénétration de particules de grande énergie. Ainsi, une sortie de l'inverseur incluant le transistor affecté passe dans l'état logique opposé et ce changement de valeur logique est appliqué à l'entrée de l'autre inverseur pour inverser sa sortie. En conséquence, la valeur logique dans le noeud de stockage est inversée, provoquant la SEU. Dans l'état où le signal d'horloge d'entrée CK est au niveau haut, la porte de transmission 2S1 est maintenue dans l'état BLOQUÉ pour empêcher un signal de données d'entrée D d'être transféré dans le/appliqué à l'entrée du maître pré-étage et l'inverseur synchronisé 214 du maître pré-étage est maintenu à l'état PASSANT pour stocker/retenir un certain état logique. Toutefois, si un changement de tension induit par le SET permettant à la porte de transmission 2S1 de passer de l'état BLOQUÉ à l'État PASSANT entre de l'amont, le signal de données d'entrée D est (inversé et) envoyé à l'étage suivant, et l'inverseur synchronisé 214 du maître pré-étage passe dans l'état BLOQUÉ, permettant l'inversion de l'état logique. Dans cette séquence, si le signal de données d'entrée D a un niveau logique opposé à l'état logique stocké dans le noeud de stockage pré-étage, les données stockées sont inversées, provoquant le SEE. Comme ci-dessus, le circuit de bascule classique est extrêmement vulnérable au SEE. [Dispositif classique tolérant à l'effet d'un événement unique (SEE)] On connaissait jusqu'ici le dispositif mémoire suivant avec une configuration tolérante au SEE (voir par exemple, la publication de brevet 35 suivante 1). La figure 6 est un schéma de circuit représentant un circuit de verrouillage de données classique tolérant au SEE 3. Ce circuit de verrouillage de données 3 est également appelé DICE (cellule de stockage double à interverrouillage) . La figure 5 est un schéma de circuit représentant un circuit de génération d'horloge 3C1 pour le circuit de verrouillage de données classique 3. En référence à la figure 6, la configuration du circuit de verrouillage de données 3 va être décrite ci-dessous. Le circuit de verrouillage de données 3 est un circuit de verrouillage tolérant (renforcé) à une perturbation d'événement unique (SEU), qui comprend généralement : un premier inverseur à deux ports (3IP1) pour recevoir une première entrée (D), dans lequel la première entrée est couplée au premier inverseur à deux ports par l'intermédiaire d'un premier ensemble de portes de transmission (3S1 et 3S3) ; et un deuxième inverseur à deux ports (3IP2) couplé au premier inverseur à deux ports (3IP1) par l'intermédiaire d'un second ensemble de portes de transmission (3S2 et 3S4) ; et un noeud de sortie connecté au premier inverseur à deux ports (3IP1) et au deuxième inverseur à deux ports (3IP2). Dans ce circuit de verrouillage de données 3, le couplage entre le premier inverseur à deux ports (3IP1) et le deuxième inverseur à deux ports (3IP2) est réalisé en permettant à une sortie du deuxième inverseur à deux ports (3IP2) d'être couplée au premier inverseur à deux ports (3IP1) par l'intermédiaire du second ensemble de portes de transmission (3S2 et 3S4). Le premier inverseur à deux ports (3IP1) a la configuration suivante. Le premier inverseur à deux ports (3IP1) comporte un premier inverseur (3I4) et un deuxième inverseur (3I6). Le premier inverseur (3I4) comporte un premier transistor (3P6) connecté en série à un deuxième transistor (3N6) et le deuxième inverseur (3I6) comporte un troisième transistor (3P10) connecté en série à un quatrième transistor (3N10). La grille du premier transistor (3P6) est connectée à la grille du quatrième transistor (3N10) pour fournir un noeud d'entrée du premier inverseur. La grille du deuxième transistor (3N6) est connectée à la grille du troisième transistor (3P10) pour fournir un noeud d'entrée du deuxième inverseur. En outre, le premier et le deuxième transistor (3P10, 3N10) fournissent un noeud de sortie du deuxième inverseur. Le premier et le deuxième inverseur (3I4, 3N6) sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre du noeud de sortie du premier inverseur ou du noeud de sortie du deuxième inverseur. Dans ce circuit de verrouillage de données 3, en tant que sortie du premier inverseur, une sortie inversée QB est fournie au noeud de sortie du premier inverseur. Chacun du premier et du troisième transistor (3P6, 3P10) est un transistor à canal p et chacun du deuxième et du quatrième transistor (3N6, 3N10) est un transistor à canal n. Le deuxième inverseur à deux ports (3IP2) a la configuration suivante. Le deuxième inverseur à deux ports (3IP2) comporte un premier inverseur (313) et un deuxième inverseur (315). Le premier inverseur (313) comporte un premier transistor (3P3) connecté en série à un deuxième transistor (3N3) et le deuxième inverseur (315) comporte un troisième transistor (3P7) connecté en série à un quatrième transistor (3N7). La grille du premier transistor (3P3) est connectée à la grille du quatrième transistor (3N7) pour fournir un noeud d'entrée du premier inverseur. La grille du deuxième transistor (3N3) est connectée à la grille du troisième transistor (3P7) pour fournir un noeud d'entrée du deuxième inverseur. En outre, le premier et le deuxième transistor (3P3, 3N3) fournissent un noeud de sortie du premier inverseur, et le troisième et le quatrième transistor (3P7, 3N7) fournissent un noeud de sortie du deuxième inverseur. Le premier et le deuxième inverseur (313, 315) sont adaptés à recevoir des entrées identiques pour fournir une sortie valide, soit au noeud de sortie du premier inverseur, soit au noeud de sortie du deuxième inverseur. Chacun du premier et du troisième transistor (3P3, 3P7) est un transistor à canal p et chacun du deuxième et du quatrième transistor (3N3, 3N7) est un transistor à canal n. Le circuit de verrouillage de données 3 est apte à supprimer le SEE dans une certaine mesure, conformément aux opérations suivantes. Comme exemple, on suppose que le circuit de verrouillage de données 3 est dans un mode de blocage où un signal d'horloge d'entrée CK est au niveau bas et un signal d'horloge inversé est au niveau haut, dans lequel un signal de données d'entrée D juste avant le passage au mode de blocage est au niveau bas, et ce signal de données d'entrée D est bloqué. Dans cet état, l'entrée et la sortie du premier inverseur à deux ports 3IP1 (inverseur 314, inverseur 316) sont respectivement au niveau bas et au niveau haut. En outre, l'entrée et la sortie du deuxième inverseur à deux ports 3IP2 (inverseur 313, inverseur 315) sont respectivement au niveau haut et au niveau bas. Le SEE se produit lorsque l'un des transistors passe de l'état BLOQUÉ à l'état PASSANT. Dans cet exemple, on suppose que le transistor 3N6 passe de l'état BLOQUÉ à l'état PASSANT, et la sortie de l'inverseur 314 passe temporairement au niveau bas. En outre, on suppose que, lorsque les deux transistors dans chacun des inverseurs restants sont dans l'état PASSANT, le niveau logique de leur sortie est inversé de la même manière. Le niveau bas de la sortie de l'inverseur 314 est appliqué en entrée à l'inverseur 313 (transistor 3N3 inclus à l'intérieur) et à l'inverseur 315 (transistor 3P7 inclus à l'intérieur). En ce qui concerne l'inverseur 313, le transistor 3N3 passe de l'état PASSANT à l'état BLOQUÉ, et ainsi, tous les transistors de l'inverseur 313 sont dans l'état BLOQUÉ. Ainsi, tandis que le noeud de sortie de l'inverseur 313 et dans l'état à haute impédance au cours du temps, le niveau logique juste avant l'événement peut être maintenu dans une certaine mesure sans être inversé. De cette manière, l'inverseur 313 empêche le SEE d'exercer une influence sur un étage suivant. En ce qui concerne l'inverseur 315 le transistor 3P7 passe de l'état PASSANT à l'état BLOQUÉ, et ainsi, la sortie de l'inverseur 315 est inversée de manière à avoir un niveau haut. Après avoir traversé la porte de transmission 3S4, le niveau haut de la sortie de l'inverseur 315 est appliqué à l'entrée de l'inverseur 316 (transistor 3P10 inclus à l'intérieur) et de l'inverseur 316 (transistor 316 inclus à l'intérieur). En ce qui concerne l'inverseur 316, le transistor 3P10 passe de l'état PASSANT à l'état BLOQUÉ, et ainsi, tous les transistors de l'inverseur 316 sont dans l'état BLOQUÉ. Ainsi, tandis que le noeud de sortie de l'inverseur 316 est dans l'état à haute impédance dans le temps, le niveau logique juste avant l'événement peut être maintenu dans une certaine mesure sans être inversé. De cette manière, l'inverseur 316 empêche le SEE d'exercer une influence sur un étage suivant. En ce qui concerne l'inverseur 314, l'entrée du transistor 3N6 est inversée du niveau bas au niveau haut de façon à exercer une action d'activation sur le transistor 3N6. Cette action devient un facteur négatif faisant empirer la situation par rapport au SEE supposé initialement. Toutefois, comme mentionné ci-dessus, il existe l'inverseur, par exemple l'inverseur 313 et l'inverseur 316, dans lesquels leurs deux transistors sont bloqués, permettant au noeud de sortie de l'inverseur de prendre l'état à haute impédance pour éviter que les influences du SEE s'exercent sur l'étage suivant. Ainsi, après la fin du SEE, les inverseurs reviennent dans leurs états d'origine. De cette manière, même si l'un ou l'autre des transistors présente un dysfonctionnement, c'est-à-dire comporte une erreur, le SEE a peu de chances de se produire dans le circuit de verrouillage de données 3 dans sa totalité. Toutefois, en conséquence des divers tests expérimentaux, il s'est avéré que la tolérance au SEE du circuit de verrouillage de données classique 3 n'était pas exactement suffisante. Par exemple, lorsque deux des transistors ou plus, présentent simultanément un dysfonctionnement dû à la pénétration de particules de grande énergie, l'état logique du noeud de stockage est inversé dans certains tests. En outre, lorsqu'un signal d'horloge venant de l'amont est inversé en raison du SET, le circuit de verrouillage de données 3 dans le mode de blocage passe dans le mode de traversée pour charger un signal de données d'entrée, et ainsi, les données stockées sont inversées dans certains tests. Comme ci-dessus, l'inversion de la sortie due au SEE est observée même dans le circuit de verrouillage de données 3 en prenant des mesures contre le SEE. Considérant les effets significativement néfastes du SEE, il est souhaitable de maximiser la tolérance au SEE. Ainsi, il existe un besoin pour fournir un dispositif à semi-conducteur, tel qu'un dispositif mémoire ou un circuit de verrouillage de données, améliorant encore la tolérance au SEE. [Publication de brevet 1] brevet U.S. No. 6 327 176. DESCRIPTION DE L'INVENTION Considérant les problèmes ci-dessus, un objectif de la présente invention est de fournir un circuit de verrouillage et un circuit de bascule avec une tolérance au SEE encore améliorée. Cet objectif est atteint par la présente invention ayant les caractéristiques suivantes. Selon un premier aspect de la présente invention, il est fourni un circuit de verrouillage tolérant à l'effet d'un événement unique comprenant un inverseur à deux ports, et un inverseur synchronisé à deux ports ne comportant aucune porte de transmission. De façon spécifique, ce circuit de verrouillage tolérant à un événement unique comprend : un inverseur à deux ports comportant deux noeuds d'entrée destinés à recevoir une paire d'entrées, et deux noeuds de sortie, caractérisé en ce que les deux entrées sont couplées à l'inverseur à deux ports, respectivement par l'intermédiaire d'une première porte de transmission et d'une deuxième porte de transmission ; un inverseur synchronisé à deux ports comportant deux noeuds d'entrée couplés aux deux noeuds de sortie de l'inverseur à deux ports, et deux noeuds de sortie ; et un noeud de sortie connecté au moins à l'un des deux noeuds de sortie de l'inverseur à deux ports et aux deux noeuds de sortie de l'inverseur synchronisé à deux ports. Dans un mode de réalisation spécifique, l'inverseur à deux ports comprend deux inverseurs. Dans un mode de réalisation plus spécifique, chacun des inverseurs comprend un transistor à canal p et un transistor à canal n. Dans un mode de réalisation plus spécifique, chacun des ter et 3ème transistors est un transistor à canal n. Dans un mode de réalisation plus spécifique, chacun des 2ème et 4ème transistors est un transistor à canal n. Dans un mode de réalisation plus spécifique, les deux inverseurs fournissent les noeuds d'entrée des deux inverseurs. Dans un mode de réalisation plus spécifique, les deux inverseurs fournissent les noeuds de sortie des deux inverseurs. Dans un mode de réalisation plus spécifique, les noeuds d'entrée des deux inverseurs sont adaptés à recevoir des entrées identiques. Dans un mode de réalisation plus spécifique, deux inverseurs connectés en parallèle sontprévus en plus dans un étage d'entrée. Dans un mode de réalisation plus spécifique, l'inverseur synchronisé à deux ports comprend deux inverseurs synchronisés. Dans un mode de réalisation plus spécifique, chacun des inverseurs synchronisés comprend deux transistors à canal p et deux transistors à canal n. Dans un mode de réalisation plus spécifique, chacun des Sème, 6ème, 9ème et 10ème transistors est un transistor à canal p et chacun des 7ème, 8ème, 11ème et 12ème transistors est un transistor à canal n. Dans un mode de réalisation plus spécifique, les deux inverseurs synchronisés fournissent deux noeuds d'entrée et reçoivent une paire de signaux d'horloge complémentaires donnés. Dans un mode de réalisation plus spécifique, les deux inverseurs synchronisés fournissent deux noeuds de sortie. Dans un mode de réalisation plus spécifique, les noeuds d'entrée des deux inverseurs sont adaptés à recevoir des entrées identiques. Dans un mode de réalisation plus spécifique, l'un des noeuds de stockage est adapté à recevoir une horloge dont le front d'impulsion est retardé pour retarder la synchronisation du passage du noeud de stockage spécifique et de l'ensemble des noeuds de stockage d'un mode de blocage à un mode de traversée. Dans un mode de réalisation plus spécifique, l'horloge dont le front d'impulsion est retardé devant entrer dans ledit noeud de stockage est générée en soumettant à un calcul une horloge normale et une horloge entièrement retardée, en utilisant un circuit logique donné. Dans un mode de réalisation plus spécifique, le temps de retard est de 0,5 nanoseconde ou plus et de moins de la moitié d'un cycle des signaux d'horloge complémentaires. Dans un mode de réalisation spécifique, la distance diagonale entre les transistors est une distance de séparation donnée supérieure à une distance diagonale minimale dans une implantation où la distance diagonale est minimisée. Dans un mode de réalisation plus spécifique, la distance de séparation donnée est de 2,0 micromètres ou plus. Selon un second aspect de la présente invention, il est fourni un circuit de bascule tolérant à l'effet d'un événement unique comprenant deux inverseurs à deux ports, et deux inverseurs synchronisés à deux ports ne comportant aucune porte de transmission. De façon spécifique, ce circuit de bascule tolérant à l'effet d'un événement unique comprend : un premier inverseur à deux ports ayant deux noeuds d'entrée pour recevoir une première paire d'entrées, et deux noeuds de sortie, caractérisé en ce que les deux premières entrées sont couplées au premier inverseur à deux ports, respectivement par l'intermédiaire d'une première porte de transmission et d'une deuxième porte de transmission ; un premier inverseur synchronisé à deux ports ayant deux noeuds d'entrée couplés aux deux noeuds de sortie du premier inverseur à deux ports, et deux noeuds de sortie ; un deuxième inverseur à deux ports ayant deux noeuds d'entrée pour recevoir une seconde paire d'entrées, et deux noeuds de sortie, caractérisé en ce que les deux secondes entrées sont couplées au deuxième inverseur à deux ports, respectivement par l'intermédiaire d'une troisième porte de transmission et d'une quatrième porte de transmission ; un deuxième inverseur synchronisé à deux ports ayant deux noeuds d'entrée couplés aux deux noeuds de sortie du deuxième inverseur à deux ports, et aux deux noeuds de sortie ; et un noeud de sortie connecté au moins à l'un des deux noeuds de sortie du deuxième inverseur à deux ports et des deux noeuds de sortie du deuxième inverseur synchronisé à deux ports. Les deux secondes entrées couplées aux deux noeuds d'entrée du deuxième inverseur à deux ports, respectivement par l'intermédiaire de la troisième porte de transmission et de la quatrième porte de transmission, sont couplées à l'un ou l'autre des deux noeuds de sortie du premier inverseur synchronisé à deux ports. Dans un mode de réalisation spécifique, l'inverseur à deux ports comprend deux inverseurs. Dans un mode de réalisation plus spécifique, chacun des inverseurs comprend un transistor à canal p et un transistor à canal n. Dans un mode de réalisation plus spécifique, chacun des ler et 3ème transistors est un transistor à canal p et chacun des 2ème et 4ème transistors est un transistor à canal n. En outre, chacun des 5ème et 7ème transistors est un transistor à canal p et chacun des 6ème et 8ème transistors est un transistor à canal n. Dans un mode de réalisation plus spécifique, les deux inverseurs fournissent les noeuds d'entrée des deux inverseurs. Dans un mode de réalisation plus spécifique, les deux inverseurs fournissent les noeuds de sortie des deux inverseurs. Dans un mode de réalisation plus spécifique, les noeuds d'entrée des deux inverseurs sont adaptés à recevoir des entrées identiques. Dans un mode de réalisation plus spécifique, deux inverseurs connectés en parallèle sont fournis en plus dans un étage d'entrée et dans un étage intermédiaire. Dans un mode de réalisation plus spécifique, l'inverseur synchronisé à deux ports comprend deux inverseurs synchronisés. Dans un mode de réalisation plus spécifique, chacun des inverseurs synchronisés comprend deux transistors à canal p et deux transistors à canal n. Dans un mode de réalisation plus spécifique, chacun des Sème, 10ème, 13ème et 14ème transistors est un transistor à canal p et chacun des llème, 12ème, 15ème et 16ème transistors est un transistor à canal n. En outre, chacun des 17ème, 18ème, 21ème et 22ème transistors est un transistor à canal p et chacun des 19ème, 20ème, 23ème et 24ème transistors est un transistor à canal n. Dans un mode de réalisation plus spécifique, les deux inverseurs synchronisés fournissent deux noeuds d'entrée, et reçoivent une paire de signaux d'horloge complémentaires donnés. Dans un mode de réalisation plus spécifique, les deux inverseurs synchronisés fournissent deux noeuds de sortie. Dans un mode de réalisation plus spécifique, les noeuds d'entrée des deux inverseurs sont adaptés à recevoir des entrées identiques. Dans un mode de réalisation plus spécifique, l'un des deux noeuds de stockage maître est adapté à recevoir une horloge à front d'impulsion retardé pour retarder la synchronisation du passage du noeud de stockage et de l'ensemble des noeuds de stockage maître d'un mode de blocage à un mode de traversée. Dans un mode de réalisation plus spécifique, l'horloge à front d'impulsion retardé appliquée à l'entrée du noeud de stockage maître est générée en soumettant à un calcul une horloge normale et une horloge entièrement retardée en utilisant un circuit logique donné. Dans un mode de réalisation plus spécifique, l'un des deux noeuds de stockage esclave est adapté à recevoir une horloge à front arrière avancé pour avancer la synchronisation du passage du noeud de stockage esclave et de l'ensemble des noeuds de stockage esclave du mode de blocage au mode de traversée. Dans un mode de réalisation plus spécifique, l'horloge à front arrière avancé passe du mode de traversée au mode de blocage à un moment juste après que se soit écoulée une période de temps égale au temps de retard donné de l'horloge à front d'impulsion retardé pour le noeud de stockage maître pendant le temps de passage du mode de blocage au mode de traversée. Dans un mode de réalisation plus spécifique, l'horloge appliquée à l'entrée du noeud de stockage esclave est générée en soumettant à un calcul une horloge normale et une horloge entièrement retardée en utilisant un circuit logique donné. Dans un mode de réalisation plus spécifique, le temps de retard donné est de 0,5 nanoseconde ou plus, et est inférieur à la moitié d'un cycle des signaux d'horloge complémentaires. Dans un mode de réalisation spécifique, la distance diagonale entre les transistors est une distance de séparation donnée supérieure à la distance diagonale minimale dans une implantation où la distance diagonale est minimisée. Dans un mode de réalisation plus spécifique, la distance de séparation donnée est de 2,0 micromètres ou plus. Dans la présente invention, le terme exprimant chaque élément dans les revendications annexées, par exemple inverseur, inverseur synchronisé, inverseur à deux ports, inverseur synchronisé à deux ports ou transistor, n'est pas destiné à être limité à une configuration/structure spécifique et à une désignation spécifique, mais à exprimer une fonction générale de chaque élément des revendications. En outre, une fonction d'un simple élément des revendications peut être réalisée par deux composants ou dispositifs ou plus et une fonction de deux éléments ou plus des revendications peut être réalisée par un composant ou dispositif unique. Comme ci-dessus, dans la présente invention, le circuit de verrouillage comprend l'inverseur à deux ports, et l'inverseur synchronisé à deux ports ne comportant aucune porte de transmission. Ainsi, par comparaison avec un circuit de verrouillage classique incluant une porte de transmission, une région de champ électrique puissant générée à l'intérieur peut être réduite de manière à obtenir un avantage de suppression de l'occurrence de l'effet d'événement unique (SEE). En outre, dans la présente invention, un noeud spécifique parmi les deux noeuds de stockage est adapté à recevoir l'horloge à front d'impulsion retardé permettant de retarder la synchronisation du passage du noeud de stockage spécifique et de l'ensemble des noeuds de stockage du mode de blocage au mode de traversée. Ceci a pour avantage d'éliminer un effet défavorable associé au circuit de verrouillage, même si la transition d'événement unique (SET) se produit, tout en empêchant la prolongation du temps de blocage au-delà du temps de retard fixé par l'horloge. Dans le second aspect de la présente invention, le circuit de bascule comprend les deux inverseurs à deux ports, et les deux inverseurs synchronisés à deux ports ne comportant aucune porte de transmission. Ainsi, par comparaison avec un circuit de bascule classique incluant une porte de transmission, une région de champ électrique puissant générée à l'intérieur peut être réduite de manière à obtenir un avantage de suppression de l'occurrence du SEE. En outre, dans la présente invention, un noeud spécifique parmi les deux noeuds maître est adapté à recevoir l'horloge à front d'impulsion retardé pour retarder le passage du noeud de stockage maître et de l'ensemble des noeuds de stockage maître du mode de blocage au mode de traversée, et un noeud parmi les deux noeuds de stockage esclave est adapté à recevoir l'horloge à front arrière avancé pour avancer la synchronisation du passage du noeud de stockage esclave et de l'ensemble des noeuds de stockage esclave du mode de traversée au mode de blocage. Ainsi, même si la transition d'événement unique (SET) se produit dans un circuit associé, on peut éliminer l'effet défavorable du circuit associé sur le circuit de bascule. En outre, même si l'on utilise deux types de signaux d'horloge dans les noeuds de stockage maître et les noeuds de stockage esclave à des moments différents, la configuration de synchronisation ci-dessus peut empêcher efficacement une augmentation du temps de retard de propagation. BRÈVE DESCRIPTION DES DESSINS La figure 1 est un schéma de circuit représentant un circuit de génération d'horloge 1C1 pour un circuit de verrouillage de données classique 1. La figure 2 est un schéma de circuit représentant le circuit de verrouillage de données classique 1. La figure 3 est un schéma de circuit représentant un circuit de génération d'horloge 2C1 pour un circuit de bascule classique 2. La figure 4 est un schéma de circuit représentant le circuit de 10 bascule classique 2. La figure 5 est un schéma de circuit représentant un circuit de génération d'horloge 3C1 pour un circuit de verrouillage de données tolérant à un SEE 3. La figure 6 est un schéma de circuit représentant le circuit de 15 verrouillage de données tolérant à un SEE classique 3. La figure 7 est un schéma de circuit représentant la configuration d'un inverseur à deux ports 4. La figure 8 est un schéma de circuit représentant la configuration d'un inverseur synchronisé à deux ports 5. 20 La figure 9 est un schéma de circuit représentant un circuit de génération d'horloge 6C1 pour un circuit de verrouillage de données 6 selon la présente invention. La figure 10 est un schéma de circuit représentant un circuit de génération d'horloge 6C2 pour un circuit de verrouillage de données 6 25 selon un premier mode de réalisation de la présente invention. La figure 11 est un schéma de circuit représentant la configuration du circuit de verrouillage de données 6 comprenant un inverseur à deux ports 6IP1 et un inverseur synchronisé à deux ports 6IP2, selon le premier mode de réalisation de la présente invention. 30 La figure 12 est un schéma de circuit représentant un circuit de génération d'horloge 7C1 pour un circuit de bascule 7 selon la présente invention. La figure 13 est un schéma de circuit représentant un circuit de génération d'horloge 7C2 pour le circuit de bascule 7 selon la présente 35 invention. La figure 14 est un schéma de circuit représentant un circuit de génération d'horloge 7C3 pour le circuit de bascule 7 selon la présente invention. La figure 15 est un schéma de circuit représentant la configuration d'un maître dans un circuit de bascule 7 comprenant des inverseurs à deux ports 7IP1, 7IP3, et des inverseurs synchronisés à deux ports 7IP2, 7IP4, selon un second mode de réalisation de la présente invention. La figure 16 est un schéma de circuit représentant la configuration d'un esclave dans le circuit de bascule 7 comprenant les inverseurs à deux ports 7IP1, 7IP3, et les inverseurs synchronisés à deux ports 7IP2, 7IP4, selon le second mode de réalisation de la présente invention. La figure 17 est un chronogramme représentant un signal 15 d'horloge destiné à être utilisé dans le circuit de verrouillage de données 6. La figure 18 est un chronogramme représentant un signal d'horloge destiné à être utilisé dans le circuit de bascule 7. MEILLEUR MODE DE RÉALISATION DE L'INVENTION 20 [Configuration d'un inverseur à deux ports] La présente invention va maintenant être décrite en référence aux schémas de circuit (figures 7 à 16). Avant tout, vont être décrits ci-dessous un inverseur à deux ports 4 et un inverseur synchronisé à deux ports 5, qui sont des unités de base d'un circuit de la présente invention. 25 La figure 7 est un schéma de circuit représentant la configuration de l'inverseur à deux ports 4. L'inverseur à deux ports 4 comprend un premier inverseur (4I1) et un deuxième inverseur (4I2) Le premier inverseur (4I1) comporte un 1er transistor (4P1) et un 2ème transistor (4N1) qui sont connectés en série, et le premier inverseur (4I1) comporte 30 un 3ème transistor (4P2) et un 4ème transistor (4N2) qui sont connectés en série. La grille du 1er transistor (4P1) est connectée à la grille du 4ème transistor (4N2) fournissant un noeud d'entrée du premier inverseur iNl, et la grille du 2ème transistor (4N1) est connectée à la grille du 3ème transistor (4P2) fournissant un noeud d'entrée du deuxième inverseur 35 1N2. Les 1er et 2ème transistors (4P1, 4N1) fournissent un noeud de sortie du premier inverseur OUT1, et les 3ème et 4ème transistors (4P2, 4N2) fournissent un noeud de sortie du deuxième inverseur OUT2. Le noeud d'entrée du premier inverseur 1N1 et le noeud d'entrée du deuxième inverseur 1N2 sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre du noeud de sortie du premier inverseur OUT1 ou du noeud de sortie du deuxième inverseur OUT2. Chacun des ler et 3ème transistors (4P1, 4P2) est un transistor à canal p, et chacun des 2ème et 4ème transistors (4N1, 4N2) est un transistor à canal n. Le fonctionnement de l'inverseur à deux ports 4 va être décrit ci-dessous. Le tableau 1 qui suit représente une opération logique de l'inverseur à deux ports 4. Comme on le voit dans le tableau 1, lorsqu'on entre le même niveau logique dans chacun parmi le noeud d'entrée du premier inverseur 1N1 et le noeud d'entrée du deuxième inverseur 1N2, un niveau logique inversé par rapport au niveau logique entré est envoyé en sortie depuis le noeud de sortie du premier inverseur OUT1 et le noeud de sortie du deuxième inverseur OUT2. On suppose qu'en raison de l'occurrence du SET dans un étage précédent ou en amont de l'inverseur à deux ports 4, des niveaux logiques différents sont respectivement entrés dans le noeud d'entrée du premier inverseur 1N1 et le noeud d'entrée du deuxième inverseur 1N2. Dans ce cas, comme représenté dans le tableau 2, un noeud parmi le noeud de sortie du premier inverseur OUT? et le noeud de sortie du deuxième inverseur OUT2 est dans l'état à haute impédance et l'autre noeud de sortie est dans un état incertain ou indéterminé. Lorsque le noeud de sortie est dans l'état à haute impédance, les deux transistors de l'inverseur associé à ce noeud de sortie sont dans l'état BLOQUÉ. En outre, lorsque le noeud de sortie est dans un état indéterminé, les deux transistors de l'inverseur associé à ce noeud de sortie sont dans l'état PASSANT. Dans ce cas, l'un ou l'autre des noeuds de sortie est inévitablement dans l'état à haute impédance. Lorsque le noeud de sortie est dans l'état à haute impédance, un niveau logique dans un circuit connecté à celui-ci est maintenu dans une certaine mesure. Ainsi, même si chaque noeud parmi le noeud d'entrée du premier inverseur 1N1 et le noeud d'entrée du deuxième inverseur 1N2 est à un niveau logique différent en raison du SET, le noeud de sortie dans l'état à haute impédance peut empêcher que le SET exerce une influence sur un étage suivant de celui-ci. Tableau 1 IN1 IN2 OUT1 OUT2 0 0 0 1 1 1 1 0 1 0 Haute impédance Indéterminé 0 1 Indéterminé Haute impédance [Configuration de l'inverseur synchronisé à deux ports] La figure 8 est un schéma de circuit représentant la configuration de l'inverseur synchronisé à deux ports 5. L'inverseur synchronisé à deux ports 5 comprend un premier inverseur synchronisé (511) et un deuxième inverseur synchronisé (512). Le premier inverseur synchronisé (511) comporte des 1er, 2ème, 3ème et 4ème transistors (5P1, 5P2, 5N1, 5N2) qui sont connectés en série dans cet ordre, et le deuxième inverseur synchronisé (512) comporte des 5ème, 6ème, 7ème et 8ème transistors (5P3, 5P4, 5N3, 5N4) qui sont connectés en série dans cet ordre. La grille de l'un ou l'autre (dans cet exemple, du 1er transistor 5P1) des 1er et 2ème transistors (5P1, 5P2) est connectée à la grille de l'un ou l'autre (dans cet exemple, du 8ème transistor 5N4) des 7ème et 8ème transistors (5N3, 5N4), pour fournir un noeud d'entrée du premier inverseur 1N1. La grille de l'un ou l'autre (dans cet exemple, du 4ème transistor 5N2) des 3ème et 4ème transistors (5N1, 5N2) est connectée à la grille de l'un ou l'autre (dans cet exemple, du 5ème transistor 5P3) des 5ème et 6ème transistors (5P3, 5P4), pour fournir un noeud d'entrée du deuxième inverseur 1N2. Chacune parmi la grille de l'autre (dans cet exemple, du 2ème transistor 5P2) des let et 2ème transistors (5P1, 5P2) et la grille de l'autre (dans cet exemple, du 3ème transistor 5N1) des 3ème et 4ème transistors (5N1, 5N2) est adaptée à recevoir un signal différent d'une paire de signaux d'horloge complémentaires (CKBi, CKi) qui sont complémentaires l'un de l'autre. Chacune parmi la grille de l'autre (dans cet exemple, du 6ème transistor 5P4) des 5ème et 6ème transistors (5P3, 5P4) et la grille de l'autre (dans cet exemple, du 7ème transistor 5N3) des 7ème et 8ème transistors (5N3, 5N4) est adaptée à recevoir un signal différent d'une paire de signaux d'horloge complémentaires (CKBi, CKi) qui sont complémentaires l'un de l'autre. Les 1er, 2ème, 3ème et 4ème transistors (5P1, 5P2, 5N1, 5N2) fournissent un noeud de sortie du premier inverseur OUT1, et les 5ème, 6ème, 7ème et Hème transistors (5P3, 5P4, 5N3, 5N4) fournissent un noeud de sortie du deuxième inverseur OUT2. Le noeud d'entrée du premier inverseur 1N1 et le noeud d'entrée du deuxième inverseur 1N2 sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre du noeud de sortie du premier inverseur OUT1 ou du noeud de sortie du deuxième inverseur OUT2. Chacun des 1er, 2ème, Sème et hème transistors (5P1, 5P2, 5P3, 5P4) est un transistor à canal p, et chacun des 3ème, 4ème, 7ème et 8ème transistors (5N1, 5N2, 5N3, 5N4) est un transistor à canal n. Les signaux d'horloge complémentaires appliqués à l'entrée de chaque inverseur parmi le premier inverseur synchronisé (511) et le deuxième inverseur synchronisé (512) peuvent être positionnés selon un séquencement différent. Le fonctionnement de l'inverseur synchronisé à deux ports 5 va être décrit ci-dessous. Comme on le voit dans le tableau 2 qui suit, lorsque le signal complémentaire CKi est au niveau logique 0 (bas) , chacun parmi le premier inverseur synchronisé (511) et le deuxième inverseur synchronisé (512) est mis dans l'état BLOQUÉ, et ainsi, les noeuds de sortie sont dans l'état à haute impédance, quel que soit le niveau logique du noeud d'entrée du premier inverseur 1N1 ou du noeud d'entrée du deuxième inverseur 1N2. Ainsi, l'inverseur synchronisé à deux ports 5 peut être actionné de manière à éviter le transfert d'une entrée appliquée à l'entrée de celui-ci vers les noeuds de sortie, et à permettre le maintien d'un niveau logique dans un étage qui suit. Lorsque le signal complémentaire CKi est au niveau logique 1 (haut) , chacun parmi le premier inverseur synchronisé (511) et le deuxième inverseur synchronisé (512) est mis dans l'état PASSANT pour permettre à l'inverseur synchronisé à deux ports 5 d'effectuer globalement la même opération que celle de l'inverseur à deux ports susmentionné 4. Tableau 2 CKi 1N1 1N2 OUT1 OUT2 0 0 0 Haute impédance Haute impédance 0 1 1 Haute impédance Haute impédance 0 1 0 Haute impédance Haute impédance 0 0 1 Haute impédance Haute impédance 1 0 1 1 1 1 0 0 1 1 0 Haute impédance Indéterminé 1 0 1 Indéterminé Haute impédance [CIRCUIT DE VERROUILLAGE DE DONNÉES 6] En référence aux schémas de circuit (figures 9 à 11) et au chronogramme (figure 17), la configuration et le fonctionnement d'un circuit de verrouillage de données 6 selon un premier mode de réalisation de la présente invention vont être décrits ci-dessous. La figure 11 est un schéma de circuit représentant la configuration du circuit de verrouillage de données 6, comprenant un inverseur à deux ports 6IP1 et un inverseur synchronisé à deux ports 6IP2, selon le premier mode de réalisation de la présente invention. [Configuration du circuit de verrouillage de données 6] Le circuit de verrouillage de données 6 a une configuration comprenant un inverseur à deux ports et un inverseur synchronisé à deux ports ne comportant aucune porte de transmission. De façon spécifique, le circuit de verrouillage de données 6 comprend un inverseur à deux ports (6IP1) ayant deux noeuds d'entrée pour recevoir une paire d'entrées et deux noeuds de sortie, dans lequel les deux entrées sont couplées à l'inverseur à deux ports, respectivement par l'intermédiaire d'une première porte de transmission (6S1) et d'une deuxième porte de transmission (6S2) ; un inverseur synchronisé à deux ports (6IP2) ayant deux noeuds d'entrée couplés aux deux noeuds de sortie de l'inverseur à deux ports (61P1), et deux noeuds de sortie ; et un noeud de sortie connecté au moins à l'un des deux noeuds de sortie de l'inverseur à deux ports (61P1) et aux deux noeuds de sortie de l'inverseur synchronisé à deux ports (6IP2). L'inverseur à deux ports (61P1) a la même configuration que celle de l'inverseur à deux ports susmentionné 4, et l'inverseur synchronisé à deux ports (6IP2) a la même configuration que celle de l'inverseur synchronisé à deux ports 5 susmentionné. L'inverseur à deux ports (61P1) a la configuration suivante. L'inverseur à deux ports comprend deux inverseurs. De façon spécifique, l'inverseur à deux ports (61P1) comporte un premier inverseur (619) et un deuxième inverseur (6111). Chacun des inverseurs comprend un transistor à canal p et un transistor à canal n. De façon spécifique, le premier inverseur (619) comporte un 1er transistor (6P16) et un 2ème transistor (6N16) qui sont connectés en série, et le deuxième inverseur (6111) comporte un 3ème transistor (6P20) et un 4ème transistor (6N20) qui sont connectés en série. Les deux inverseurs fournissent deux noeuds d'entrée. De façon plus spécifique, la grille du ler transistor (6P16) est connectée à la grille du 4ème transistor (6N20) pour fournir un noeud d'entrée du premier inverseur, et la grille du 2ème transistor (6N16) est connectée à la grille du 3ème transistor (6P20) pour fournir un noeud d'entrée du deuxième inverseur. En outre, les deux inverseurs fournissent deux noeuds de sortie. De façon spécifique, les ler et 2ème transistors (6P16, 6N16) fournissent un noeud de sortie du premier inverseur, et les 3ème et 4ème transistors (6P20, 6N20) fournissent un noeud de sortie du deuxième inverseur. Les noeuds d'entrée des deux inverseurs sont adaptés à recevoir des entrées identiques. De façon spécifique, les noeuds d'entrée du premier et du deuxième inverseur sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur chacun parmi le noeud de sortie du premier inverseur ou le noeud de sortie du deuxième inverseur. Chacun des ler et 3ème transistors (6P16, 6P20) est un transistor à canal p, et chacun des 2ème et 4ème transistors (6N16, 6N20) est un transistor à canal n. L'inverseur synchronisé à deux ports (6IP2) comprend deux inverseurs synchronisés. De façon spécifique, l'inverseur synchronisé à deux ports (6IP2) comporte un premier inverseur synchronisé (618) et un deuxième inverseur synchronisé (6110). Chacun des inverseurs comprend un transistor à canal p et un transistor à canal n. De façon spécifique, le premier inverseur synchronisé (618) comporte des 5ème, 6ème, 7ème et 8ème transistors (6P13, 6P14, 6N13, 6N14) qui sont connectés en série dans cet ordre, et le deuxième inverseur synchronisé (6110) comporte des 9ème, 10ème, 11ème et 12ème transistors (6P17, 6P18, 6N17, 6N18) qui sont connectés en série dans cet ordre. Les deux inverseurs synchronisés fournissent deux noeuds d'entrée et reçoivent des signaux d'horloge complémentaires donnés. De façon spécifique, la grille de l'un ou l'autre des 5ème et 6ème transistors (6P13, 6P14) est connectée à la grille de l'un ou l'autre des 11ème et 12ème transistors (6N17, 6N18) pour fournir un noeud d'entrée du troisième inverseur. La grille de l'un ou l'autre des 7ème et 8ème transistors (6N13, 6N14) est connectée à la grille de l'un ou l'autre des 9ème et 10ème transistors (6P17, 6P18) pour fournir un noeud d'entrée du quatrième inverseur. Chaque grille de l'autre des 5ème et 24 6ème transistors (6P13, 6P14) et la grille de l'autre des 7ème et 8ème transistors (6N13, 6N14) est adaptée à recevoir un signal différent d'une paire de premiers signaux d'horloge complémentaires (CKB1, CK1) qui sont complémentaires l'un de l'autre. Chacune parmi la grille de l'autre des 9ème et 10ème transistors (6P17, 6P18) et la grille de l'autre des Hème et 12ème transistors (6N17, 6N18) est adaptée à recevoir un signal différent d'une paire de troisièmes signaux d'horloge complémentaires (CKB3, CK3) qui sont complémentaires l'un de l'autre. La première grille de transmission (6S1) comporte un transistor à canal p (6P15) et un transistor à canal n (6N15) ayant chacun une grille adaptée à recevoir unsignal différent des premiers signaux d'horloge complémentaires avec des polarités permettant de soumettre la première grille de transmission à une opération d'activation/désactivation opposée à celle du premier inverseur synchronisé (618). La deuxième porte de transmission (6S2) comporte un transistor à canal p (6P19) et un transistor à canal n (6N19) ayant chacun une grille adaptée à recevoir un signal différent des troisièmes signaux d'horloge complémentaires avec des polarités permettant de soumettre la deuxième porte de transmission à une opération d'activation/désactivation opposée à celle du deuxième inverseur synchronisé (6110). Dans ce mode de réalisation, un noeud qui reçoit le signal d'horloge CK1 et le signal d'horloge inversé CKB1 est appelé premier noeud de stockage , et un noeud qui reçoit le signal d'horloge CK3 et le signal d'horloge inversé CKB3 est appelé second noeud de stockage . En outre, les deux inverseurs synchronisés fournissent deux noeuds de sortie. De façon spécifique, les 5ème, 6ème, 7ème et 8ème transistors (6P13, 6P14, 6N13, 6N14) fournissent un noeud de sortie du troisième inverseur, et les 9ème, 10ème, llème et 12ème transistors (6P17, 6P18, 6N17, 6N18) fournissent un noeud de sortie du quatrième inverseur. Les noeuds d'entrée des deux inverseurs sont adaptés à recevoir des entrées identiques. De façon spécifique, les noeuds d'entrée du troisième et du quatrième inverseur sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre du noeud de sortie du troisième inverseur ou du noeud de sortie du quatrième inverseur. Chacun des 5ème, 6ème, 9ème et 10ème transistors (6P13, 6P14, 6P17, 6P18) est un transistor à canal p et chacun des 7ème, 8ème, lierne et 12ème transistors (6N13, 6N14, 6N17, 6N18) est un transistor à canal n. De cette manière, chacun des inverseurs est doublement structuré pour supprimer les dysfonctionnements dus au SEE. Bien qu'une combinaison d'un inverseur à deux ports et d'une porte de transmission puisse théoriquement effectuer la même opération que celle d'un inverseur synchronisé à deux ports, une configuration de circuit basée sur une telle combinaison d'un inverseur (à deux ports) et d'une porte de transmission a pour inconvénient qu'il est probable qu'une région de champ électrique puissant soit largement générée en fonction du niveau de tension source/drain, même lorsqu'un transistor de la porte de transmission est dans l'état PASSANT, provoquant une susceptibilité au SEE. Dans un inverseur synchronisé utilisé pour remplacer la combinaison ci-dessus, comme dans la présente invention, la région de champ électrique puissant peut être réduite par rapport à l'inverseur utilisant une porte de transmission, permettant d'obtenir de manière efficace une absence de susceptibilité améliorée au SEE. De préférence, deux inverseurs connectés en parallèle sont fournis en plus dans l'étage d'entrée du circuit de verrouillage de données 6. De façon spécifique, le circuit de verrouillage de données 6 comporte en outre, un troisième inverseur (616) et un quatrième inverseur (617) ayant un noeud d'entrée interconnecté avec le noeud d'entrée du troisième inverseur. Le troisième inverseur (616) a un noeud de sortie connecté au noeud d'entrée du premier inverseur par l'intermédiaire de la première porte de transmission (6S1) et le quatrième inverseur (617) a un noeud de sortie connecté au noeud d'entrée du deuxième inverseur par l'intermédiaire de la deuxième porte de transmission (6S2). Ainsi, un signal de données d'entrée D peut être connecté au premier inverseur (619) par l'intermédiaire de la première porte de transmission (6S1) et au deuxième inverseur (6111) par l'intermédiaire de la deuxième porte de transmission (6S2). Dans chacun des inverseurs (616, 617) aucun signal n'est transféré du noeud de sortie au noeud d'entrée de celui-ci. Ceci évite un dysfonctionnement se produisant en aval de l'un des inverseurs dû à l'exercice d'influences en aval de l'autre inverseur. De cette manière, le premier et le deuxième inverseur (619, 6111) de l'inverseur à deux ports (61P1) sont entièrement séparés l'un de l'autre pour éliminer les influences mutuelles par leurs noeuds en amont de façon à obtenir une tolérance encore améliorée au SEE. On suppose généralement que des éléments, tels que des transistors, inclus dans le circuit logique à semi-conducteur, sont agencés de façon souhaitable avec une haute densité, en vue de réduire la taille et d'augmenter la vitesse de traitement. Lors d'un dysfonctionnement ou d'une erreur considérée comme un problème, typiquement d'une erreur logicielle induite par un rayonnement a, une particule provoquant une telle erreur a une faible énergie et la région à ioniser pour créer des charges électriques provoquant l'erreur est limitée à une plage extrêmement petite. Par exemple, même dans un semi-conducteur basé sur le tout dernier processus à 90 nm, il n'y a aucune possibilité pour qu'une particule a unique provoque simultanément une erreur dans des transistors adjacents. La raison en est la suivante. En tant que paramètre indiquant l'importance dont une particule chargée influe par la charge sur une substance, on utilise typiquement le transfert d'énergie linéaire (LET) et le rayon de la région ionisée. Le transfert d'énergie linéaire signifie l'énergie par unité de longueur perdue sur un trajet lorsqu'une particule excitée ou chargée pénètre à travers une substance. L'énergie perdue est transférée aux atomes de la substance, provoquant l'ionisation. En conséquence, une région ionisée en forme de colonne se forme autour du trajet de la particule et le rayon de la région ionisée se trouve dans une plage soumise à une influence électrique. En faisant l'hypothèse que les faisceaux de particules ayant le même transfert d'énergie linéaire pénètrent à travers plusieurs échantillons, et que chacun des échantillons a la même composition en matériau et le même concentration en impuretés, la zone ionisée dans chacun des échantillons a le même rayon. De façon plus spécifique, la valeur maximale du transfert d'énergie liminaire, c'est-à-dire, la quantité d'énergie unitaire fournie par un rayonnement a, est d'environ 0,6 MeV/(mg/cm2), et le rayon de la région ionisée en forme de colonne créée dans une substance par le rayonnement a a une valeur extrêmement petite de l'ordre de plusieurs dizaines de nm dans le silicium. Ainsi, même dans un semi-conducteur basé sur le tout dernier processus à 90 nm, la région ionisée ayant un tel rayon ne provoque jamais simultanément une erreur dans des transistors adjacents. Considérant l'objectif de la présente invention, orienté vers la fourniture d'une tolérance améliorée au SEE produit par des particules de grande énergie dans l'espace cosmique ou analogue, la particule la plus risquée possible provoquant une erreur est un ion lourd, tel qu'un ion de fer. La valeur maximale du transfert d'énergie linéaire dans un faisceau de particules d'ions de fer est d'environ 32 MeV/(mg/cm2), ce qui est 50 fois plus grand ou plus qu'un rayonnement a, et le rayon de la région ionisée dans un faisceau de particules d'ions de fer a une valeur d'une importance significative d'environ 1 pm (1000 nm) dans le silicium. En outre, lorsque le faisceau de particules d'ions de fer pénètre obliquement à travers à semi-conducteur, la valeur maximale du transfert d'énergie linéaire est accrue jusqu'à environ 40 MeV/(mg/cm2). Ainsi, une pluralité de transistors MOS dans un dispositif à semi-conducteur basé sur un processus typique sont inclus dans une région ionisée créée par un faisceau de particules unique d'ions de fer. Ceci signifie que même si un dispositif à semi-conducteur est simplement doublement structuré, deux transistors MOS dans celui-ci présentent inévitablement et simultanément une erreur. Pour cette raison, il est souhaitable d'agencer les transistors du circuit de verrouillage de données 6 en relation espacée l'un par rapport à l'autre. De façon spécifique, le circuit de verrouillage de données 6 est conçu de préférence de telle sorte que, dans chaque combinaison de l'inverseur et de l'inverseur synchronisé, l'un ou l'autre d'entre eux ayant un noeud de sortie directement connecté au noeud d'entrée de l'autre, la distance diagonale depuis chacun des transistors à canal p et à canal n inclus dans l'inverseur jusqu'à chacun des transistors à canal n et à canal p de l'inverseur synchronisé est fixée à une distance de séparation donnée supérieure à la distance diagonale minimale dans une implantation où la distance diagonale est minimisée. Dans une telle combinaison, chacun des transistors adjacents d'un type de conductivité différent présente le même fonctionnement passant/bloqué en régime permanent et ainsi, il est probable que les transistors dans l'état BLOQUÉ présentent simultanément un dysfonctionnement. Dans l'agencement ci-dessus, la paire de transistors pouvant probablement provoquer l'inversion de l'état logique du circuit de verrouillage de données 6 en étant simultanément soumis au SET sont espacés l'un de l'autre d'une distance diagonale relativement grande. Ceci permet de diminuer de manière significative la possibilité pour que les deux transistors soient simultanément inversés en raison d'une pénétration unique de particules de grande énergie. De façon spécifique, la distance entre deux transistors successifs parmi le transistor 6P14, le transistor 6N16, le transistor 6P18 et le transistor 6N20, et la distance entre deux transistors successifs parmi le transistor 6N13, le transistor 6P16, le transistor 6N17 et le transistor 6P20, sont chacune fixées de préférence à une distance de séparation donnée ou plus. Une distance de séparation plus grande procure une tolérance au SEE encore renforcée. De façon plus spécifique, en fonction du processus de fabrication, de la densité des porteurs d'un substrat, et d'un autre facteur, on peut obtenir un résultat souhaitable en fixant la distance de séparation, par exemple, à 2,0 pm (micromètres) ou plus, ou 2,9 pm ou plus. [Circuit de génération d'horloge] La description suivante va être effectuée concernant un circuit de génération d'horloge. Chacun parmi un circuit de génération d'horloge 6C1 de la figure 9 et un circuit de génération d'horloge 6C2 de la figure 10 est utilisé en combinaison avec le circuit de verrouillage de données 6 pour générer les signaux d'horloge CK1, CKB1, CK3, CKB3 appliqués à l'entrée du circuit de verrouillage de données 6. La figure 17 est un chronogramme représentant les signaux d'horloge destinés à être utilisés dans le circuit de verrouillage de données 6. Comme représenté sur la figure 9, le circuit de génération d'horloge 6C1 est formé en connectant cinq inverseurs (611, 612, 613, 614, 615) en série. Le circuit de génération d'horloge 6C1 peut être actionné en se basant sur un signal d'horloge d'entrée CK appliqué à l'entrée de celui- ci, pour générer un signal d'horloge inversé CKB1, un signal d'horloge CK1, un signal d'horloge CK2 et un signal d'horloge inversé CKB2. Dans ce mode de réalisation, la longueur de grille d'un transistor de l'inverseur 613 est formée de manière à avoir une plus grande longueur que dans les inverseurs restants pour pouvoir obtenir un retard d'horloge donné dans une zone comprise entre Xl et X2 de part et d'autre de l'inverseur 613 de la figure 9. La longueur de grille du transistor dans l'inverseur 613 est déterminée en fonction de la longueur du temps de retard d'horloge requis. De façon spécifique, par exemple, lorsque la longueur de grille du transistor dans les inverseurs restants est de 0,18 pm, la longueur de grille du transistor de l'inverseur 613 peut être fixée à une valeur d'environ quelques à quelques dizaines de fois plus grandes que 0,18 pm. Lorsqu'on augmente la longueur de grille d'un transistor, la variation de tension devient plus lente. En prenant le point de vue inverse, on peut contrôler la longueur de grille pour fixer le retard à une valeur quelconque. Ainsi, le séquencement du signal d'horloge CK2 et du signal d'horloge inversé CKB2 présente un retard donné par rapport à celui du signal d'horloge inversé CKB1 et du signal d'horloge CK1. Ces séquencements sont représentés sur la figure 17. Le séquencement du signal d'horloge CK2 et du signal d'horloge inversé CKB2 est entièrement retardé d'une période de temps indiquée par temps de retard sur la figure 17. Une horloge à front d'impulsion retardé (signal d'horloge CK3 et signal d'horloge inversé CKB3) appliquée à l'entrée d'un parmi deux noeuds de stockage est générée en soumettant à un calcul une horloge normale et une horloge entièrement retardée en utilisant un circuit logique donné. Par exemple, le circuit de génération d'horloge 6C2 servant de tel circuit logique peut être formé par la combinaison d'un inverseur et d'un transistor, comme représenté dans la partie supérieure de la figure 10, pour réaliser un circuit logique comme représenté dans la partie inférieure de la figure 10. Le signal d'horloge inversé CKB1 et le signal d'horloge inversé CKB2 sont appliqués à l'entrée du circuit de génération d'horloge 6C2 et sont soumis à une opération NON ET pour générer le signal d'horloge CK3. Le signal d'horloge CK3 est ensuite inversé par l'inverseur pour générer le signal d'horloge inversé CKB3. La combinaison du circuit de génération d'horloge 6C1 et du circuit de génération d'horloge 6C2 peut fournir un signal d'horloge ayant les caractéristiques suivantes. En se référant à la figure 17, cette combinaison est conçue pour générer une horloge à front d'impulsion retardé destinée à être appliquée en entrée dans un (second noeud de stockage) parmi deux noeuds de stockage de façon à retarder le séquencement de passage du second noeud de stockage et des noeuds de stockage complets d'un mode de blocage à un mode de traversée. Dans cette spécification, le front de l'horloge correspondant au séquencement où le noeud de stockage passe du mode de blocage au mode de traversée est appelé front d'impulsion . De façon spécifique, le front de montée d'un signal de phase positive (CK3) des troisièmes signaux d'horloge complémentaires adapté, lorsqu'il est au niveau bas, à avoir une polarité permettant à la deuxième porte de transmission (6S2) d'être dans l'état PASSANT, est fixé au même séquencement que celui du front de montée d'un signal de phase positive (CK1) des premiers signaux d'horloge complémentaires adapté, lorsqu'il est au niveau bas, à avoir une polarité permettant à la première porte de transmission (6S1) d'être dans l'état PASSANT. En outre, le front de descente, c'est-à-dire le front d'impulsion du signal de phase positive (CK3) des troisièmes signaux d'horloge complémentaires est fixé à un séquencement retardé ayant un temps de retard donné par rapport au front de descente du signal de phase positive (CK1) des premiers signaux d'horloge complémentaires. Le signal d'horloge CK2 et le signal d'horloge inversé CKB2 sont des signaux intermédiaires destinés à être utilisés pour générer le signal d'horloge CK3 et le signal d'horloge inversé CKB3 appliqués à l'entrée du circuit de verrouillage de données 6. La relation entre ces deux signaux d'horloge est représentée sur la figure 17. Bien que le séquencement du front de descente, c'est-à-dire du front d'impulsion, du signal d'horloge CK3 soit retardé par rapport au front de descente du signal d'horloge CK1 du temps de retard donné, les fronts de montée respectifs de ces deux signaux d'horloge sont fixés au même séquencement. Bien que le front de montée, c'est-à-dire le front d'impulsion, du signal d'horloge inversé CKB3 soit retardé par rapport au front de montée du signal d'horloge inversé CKB1 du temps de retard donné, les fronts de descente respectifs de ces deux signaux d'horloge sont fixés au même séquencement. Le signal de phase positive (CK3) et le signal de phase négative (CKB3) des troisièmes signaux d'horloge complémentaires sont générés, respectivement, par une opération NON ET et une opération ET du signal de phase négative (CKB1) des premiers signaux d'horloge complémentaires (CK1, CKB1) et du signal de phase négative (CKB2) des seconds signaux d'horloge complémentaires (CK2, CKB2) qui sont générées en retardant les premiers signaux d'horloge complémentaires du temps de retard donné dans sa totalité. Dans ce mode de réalisation, chacune de la première porte de transmission (6S1) et de la deuxième porte de transmission (6S2) est adaptée à recevoir un signal d'horloge différent. De façon spécifique, le signal d'horloge CK1 et le signal d'horloge inversé CKB1 sont appliqués à l'entrée de la première porte de transmission (6S1), et le signal d'horloge CK3 et le signal d'horloge inversé CKB3 sont appliqués à l'entrée de la deuxième porte de transmission (6S2). En outre, chacun du premier inverseur synchronisé (618) et du deuxième inverseur synchronisé (6110) de l'inverseur synchronisé à deux ports (6IP2) est adapté à recevoir un signal d'horloge différent. De façon spécifique, le signal d'horloge CK1 et le signal d'horloge inversé CKB1 sont appliqués à l'entrée du premier inverseur synchronisé (618), et le signal d'horloge CK3 et le signal d'horloge inversé CKB3 sont appliqués à l'entrée du deuxième inverseur synchronisé (6110). De cette manière, on peut retarder le séquencement d'une opération spécifique dans l'un des circuits doublement structurés. Dans ce cas, deux noeuds de stockage sont formés de moitiés respectives ayant le même séquencement de signal d'horloge dans les circuits doublement structurés, dans lequel l'un des noeuds de stockage qui reçoit le signal d'horloge CK1 et le signal d'horloge inversé CKB1 est défini comme premier noeud de stockage, et l'autre noeud de stockage qui reçoit le signal d'horloge CK3 et le signal d'horloge inversé CKB3 est défini comme second noeud de stockage. Ainsi, même si une entrée erronée est effectuée en raison du SET, on peut protéger d'une modification les données dans le premier et le second noeud de stockage, durant la période où la désadaptation entre les signaux d'horloge des premier et second noeuds de stockage est provoquée par le retard. Si le séquencement de fonctionnement complet de l'un ou l'autre des circuits doublement structurés est simplement modifié, un certain problème apparaît. Par exemple, un problème provoqué par l'entrée du signal d'horloge CK2 à la place du signal d'horloge CK3 ou par l'entrée du signal d'horloge inversé CKB2 à la place du signal d'horloge inversé CKB3 va être expliqué. En se référant à la figure 17, par comparaison avec le signal d'horloge CK3 et le signal d'horloge inversé CKB3, où le temps de retard est respectivement fixé seulement aux séquencements du front de descente et du front de montée, chacun parmi le signal d'horloge CK2 et le signal d'horloge inversé CKB2 est retardé sur toute sa forme d'onde. Dans ce cas, le temps de retard de propagation entre le signal d'horloge d'entrée CK et le signal de données de sortie Q ou le temps de retard de propagation sous la forme du temps de retard entre l'entrée d'un signal d'horloge d'entrée CK et la sortie d'un signal de données de sortie inversé correspondant XQ, est accru du temps de retard réglé. Ceci signifie que le temps de maintien, c'est-à-dire la période de temps requise pour maintenir un signal d'entrée de données après entrée d'un signal d'horloge, est encore accru par le temps de retard réglé. C'est-à-dire qu'après la montée du signal d'horloge CK1, la période du temps de retard réglé est ajoutée au temps de maintien pour empêcher la modification du niveau logique du signal d'entrée de données. Ceci constitue une nouvelle pénalité de temps. De manière différente, dans la configuration de séquencement ou le temps de retard est fixé seulement aux séquencements du front de descente du signal d'horloge CK3 et du front de montée du signal d'horloge inversé CKB3, sans positionnement sur le front de montée du signal d'horloge CK3 et le front de descente du signal d'horloge inversé CKB3, comme dans ce mode de réalisation, les données dans le second noeud de stockage (qui reçoit le signal d'horloge CK3 et le signal d'horloge inversé CKB3) sont bloquées à un séquencement où le premier noeud de stockage (qui reçoit le signal d'horloge CK1 et le signal d'horloge inversé CKB1) bloque les données. Ceci permet d'empêcher une extension supplémentaire du temps de maintien due au temps de retard réglé dans l'horloge. Ainsi, la tolérance au SEE peut être améliorée sans dégrader les caractéristiques de réponse. De préférence, le temps de retard d'horloge est maximisé sans exercer d'effet néfaste sur le fonctionnement de l'horloge. De façon spécifique, le temps de retard est fixé, de préférence, à 0,5 nsec ou plus, de façon plus préférable, à 0,9 nsec ou plus, en particulier, de préférence, 5 nsec ou plus. Toutefois, un temps de retard excessivement accru provoque des difficultés pour définir la frontière avec une horloge suivante, gênant le fonctionnement de l'horloge. Ainsi, la limite supérieure du temps de retard est essentiellement fixée comme étant inférieure à la moitié d'un cycle des signaux d'horloge. [Fonctionnement du circuit de verrouillage de données 6] En référence au schéma de circuit de la figure 11, et au chronogramme de la figure 17, le fonctionnement du circuit de verrouillage de données 6 va être décrit ci-dessous. Les séquencements entre les signaux d'horloge respectifs sur la figure 17 peuvent être tabulés dans le tableau 3 qui suit. Dans le tableau 3, la période B correspond à la période de temps du mode de traversée, et les périodes A, C, correspondent à la période de temps du mode de blocage. Tableau 3 Signal d'horloge Période A B C CKB1 1 1 0 CK1 0 0 1 CKB3 0 1 0 CK3 1 0 1 La description suivante va d'abord être effectuée en ce qui concerne la période A. durant cette période, le premier noeud de stockage et dans le mode de traversée (la porte de transmission (6S1) est dans l'état PASSANT, et l'inverseur synchronisé 6I8 est dans l'état BLOQUÉ), et le second noeud de stockage est dans le mode de blocage (la porte de transmission (6S2) est dans l'état BLOQUÉ, et l'inverseur synchronisé 6I10 est dans l'état PASSANT). Dans cet état, le second noeud de stockage dans le mode de blocage maintient un état logique, et cet état logique définit l'ensemble de la sortie. Ainsi, le circuit de verrouillage de données 6 est dans le mode de blocage dans son ensemble. En conséquence, durant la période A, même si le signal de données d'entrée D est appliqué en entrée à un niveau logique erroné en raison du SET, aucune influence ne s'exerce sur la sortie du circuit de verrouillage de données 6 tant que la durée du signal SET est inférieure au temps de retard réglé dans l'horloge. Deuxièmement, l'état durant la période B va être décrit. Durant la période B, le premier noeud de stockage est dans le mode de traversée (la porte de transmission (6S1) est dans l'état PASSANT, et l'inverseur synchronisé 6I8 est dans l'état BLOQUÉ), et le second noeud de stockage est également dans le mode de traversée (la porte de transmission (6S2) est dans l'état PASSANT, et l'inverseur synchronisé 6I10 est dans l'état BLOQUÉ). Ainsi, le circuit de verrouillage de données 6 est dans le mode de traversée dans son ensemble. Dans cet état, à la fois le premier et le second noeud de stockage sont dans le mode de traversée. En conséquence, si le signal de données d'entrée D est appliqué en entrée à un niveau logique erroné en raison du SET, il est envoyé en sortie en tant que sortie du circuit de verrouillage de données 6. Troisièmement, l'état durant la période C va être décrit. Durant la période C, le premier noeud de stockage est dans le mode de blocage (la porte de transmission (6S1) est dans l'état BLOQUÉ, et l'inverseur synchronisé 618 est dans l'état PASSANT), et le second noeud de stockage est également dans le mode de blocage (la porte de transmission (6S2) est dans l'état BLOQUÉ, et l'inverseur synchronisé 6110 est dans l'état PASSANT). Ainsi, le circuit de verrouillage de données 6 est dans le mode de blocage dans son ensemble. Dans les noeuds de stockage constitués de l'inverseur à deux ports (6IPI) et de l'inverseur synchronisé à deux ports (6IP2), la sortie de l'un des inverseurs est appliquée à l'entrée de l'autre inverseur et ainsi, les données y sont maintenues. Dans cet état, même si le signal de données d'entrée D est appliqué en entrée à un niveau logique erroné en raison du SET, aucune influence ne s'exerce sur la sortie du circuit de verrouillage de données 6 tant que la durée du signal SET est inférieure au temps de retard réglé dans l'horloge. En outre, même si une particule de grande énergie pénètre à travers le transistor dans l'un ou l'autre des noeuds de stockage, les inverseurs de l'inverseur à deux ports (61P1) et de l'inverseur synchronisé à deux ports (6IP2) sont doublement structurés pour éviter le SEE, comme mentionné en relation avec la description concernant le fonctionnement de l'inverseur à deux ports et de l'inverseur synchronisé à deux ports. Comme ci-dessus, lorsqu'un signal SET est incorporé dans un signal de données d'entrée D ou un signal d'horloge d'entrée CK, l'horloge avec le retard peut empêcher le signal SET d'entrer dans les deux noeuds de stockage au même moment, tant que la durée du signal SET est inférieure au temps de retard réglé dans l'horloge. Ceci permet d'éviter un dysfonctionnement ou une erreur qui se produirait dans le cas contraire dans le circuit de verrouillage de données classique. [CIRCUIT DE BASCULE 7] En référence aux schémas de circuit (figures 12 à 16) et au chronogramme (figure 18) la configuration et le fonctionnement d'un circuit de bascule 7 selon un mode de réalisation de la présente invention vont être décrits ci-dessous. Les figures 15 et 16 sont des schémas de circuit représentant la configuration d'un circuit de bascule 7 comprenant deux inverseurs à deux ports 7IP1, 7IP3 et deux inverseurs synchronisés à deux ports 7IP2, 7IP4 selon un second mode de réalisation de la présente invention. Le circuit de bascule 7 comprend un maître incluant un inverseur à deux ports 7IP1 et un inverseur synchronisé à deux ports 7IP2 et un esclave incluant un inverseur à deux ports 7IP3 et un inverseur synchronisé à deux ports 7IP4. Le maître peut fonctionner en recevant un signal de données d'entrée D et en fournissant en sortie un signal de sortie intermédiaire MO à l'esclave, et l'esclave peut fonctionner en recevant le signal de sortie intermédiaire MO depuis le maître et en fournissant en sortie un signal de données de sortie Q. La figure 15 est un schéma de circuit représentant le maître du circuit de bascule 7, et la figure 16 est un schéma de circuit représentant l'esclave du circuit de bascule 7. [Configuration du circuit de bascule 7] Le circuit de bascule 7 a une configuration comprenant deux inverseurs à deux ports et deux inverseurs synchronisés à deux ports ne comportant aucune porte de transmission. De façon spécifique, le circuit de bascule 7 comprend : un premier inverseur à deux ports (71P1) comportant deux noeuds d'entrée pour recevoir une première paire d'entrées, et deux noeuds de sortie, dans lequel les deux premières entrées sont couplées au premier inverseur à deux ports, respectivement par l'intermédiaire d'une première porte de transmission (7S1) et d'une deuxième porte de transmission (7S2) ; un deuxième inverseur synchronisé à deux ports (7IP3) comportant deux noeuds d'entrée couplés aux deux noeuds de sortie du premier inverseur à deuxports (71P1), et deux noeuds de sortie ; un premier inverseur synchronisé à deux ports (7IP2) comportant deux noeuds d'entrée couplés aux deux noeuds de sortie du premier inverseur à deux ports (71P1), et deux noeuds de sortie ; un deuxième inverseur à deux ports (7IP3) comportant deux noeuds d'entrée pour recevoir une seconde paire d'entrées, et deux noeuds de sortie, dans lequel les deux secondes entrées sont couplées au deuxième inverseur à deux ports, respectivement par l'intermédiaire d'une troisième porte de transmission (7S3) et d'une quatrième porte de transmission (7S4) ; un deuxième inverseur synchronisé à deux ports (7IP4) comportant deux noeuds d'entrée couplés aux deux noeuds de sortie du deuxième inverseur à deux ports (7IP3), et deux noeuds de sortie et un noeud de sortie connecté au moins à l'un des deux noeuds de sortie du deuxième inverseur à deux ports (7IP3) et aux deux noeuds de sortie du deuxième inverseur à deux ports (7IP4). Dans le circuit de bascule 7, les deux secondes entrées couplées aux deux noeuds d'entrée du deuxième inverseur à deux ports (7IP3), respectivement par l'intermédiaire de la troisième porte de transmission (7S3) et de la quatrième porte de transmission (7S4), sont couplées à l'un ou l'autre des deux noeuds de sortie du premier inverseur synchronisé à deux ports (7IP2). Chacun des inverseurs à deux ports (7IP1, 7IP3) a la même configuration que celle de l'inverseur à deux ports 4 susmentionné, et chacun des inverseurs synchronisés à deux ports (7IP2, 7IP4) a la même configuration que celle de l'inverseur synchronisé à deux ports 5 susmentionné. Chacun parmi le premier inverseur à deux ports (71P1) et le deuxième inverseur à deux ports (7IP3) a la configuration suivante. L'inverseur à deux ports comprend deux inverseurs. De façon spécifique, le premier inverseur à deux ports (71P1) comporte un premier inverseur (719) et un deuxième inverseur (7111), et le deuxième inverseur à deux ports (7IP3) comporte un troisième inverseur (7115) et un quatrième inverseur (7117). Chacun des inverseurs comprend un transistor à canal p et un transistor à canal n. De façon spécifique, le premier inverseur (719) comporte un 1er transistor (7P17) et un 2ème transistor (7N17) qui sont connectés en série, et le deuxième inverseur (7111) comporte un 3ème transistor (7P21) et un 4ème transistor (7N21) qui sont connectés en série. En outre, le troisième inverseur (7115) comporte un Sème transistor (7P27) et un 6ème transistor (7N27) qui sont connectés en série, et le quatrième inverseur (7117) comporte un 7ème transistor (7P31) et un 8ème transistor (7N31) qui sont connectés en série. Les deux inverseurs fournissent deux noeuds d'entrée. De façon plus spécifique, la grille du 1er transistor (7P17) est connectée à la grille du 4ème transistor (7N21) pour fournir un noeud d'entrée du premier inverseur, et la grille du 2ème transistor (7N17) est connectée à la grille du 3ème transistor (7P21) pour fournir un noeud d'entrée du deuxième inverseur. En outre, la grille du 5ème transistor (7P27) est connectée à la grille du 8ème transistor (7N31) pour fournir un noeud d'entrée du troisième inverseur, et la grille du 6ème transistor (7N27) est connectée à la grille du 7ème transistor (7P31) pour fournir un noeud d'entrée du quatrième inverseur. Les deux inverseurs fournissent en outre deux noeuds de sortie. De façon spécifique, les ter et 2ème transistors (7P17, 7N17) fournissent un noeud de sortie du premier inverseur, et les 3ème et 4ème transistors (7P21, 7N21) fournissent un noeud de sortie du deuxième inverseur. En outre, les Sème et 6ème transistors (7P27, 7N27) fournissent un noeud de sortie du troisième inverseur, et les 7ème et 8ème transistors (7P31, 7N31) fournissent un noeud de sortie du quatrième inverseur. Les noeuds d'entrée des deux inverseurs sont adaptés à recevoir des entrées identiques. De façon spécifique, les noeuds d'entrée du premier et du deuxième inverseur sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre du noeud de sortie du premier inverseur ou du noeud de sortie du deuxième inverseur, et les noeuds d'entrée du troisième et du quatrième inverseur sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre du noeud de sortie du troisième inverseur ou du noeud de sortie du quatrième inverseur. Chacun des ler et 3ème transistors (7P17, 7P21) est un transistor à canal p et chacun des 2ème et 4ème transistors (7N17, 7N21) est un transistor à canal n. Chacun des 5ème et 7ème transistors (7P27, 7P31) est un transistor à canal p et chacun des 6ème et 8ème transistors (7N27, 7N31) est un transistor à canal n. Chacun des inverseurs synchronisés à deux ports comprend deux inverseurs synchronisés. De façon spécifique, le premier inverseur synchronisé à deux ports (7IP2) comporte un premier inverseur synchronisé (718) et un deuxième inverseur synchronisé (7110), et le deuxième inverseur synchronisé à deux ports (7IP4) comporte un troisième inverseur synchronisé (7114) et un quatrième inverseur synchronisé (7116). Chacun des inverseurs comprend un transistor à canal p et un transistor à canal n. De façon spécifique, le premier inverseur synchronisé (718) comporte des 9ème, 10ème, Hème et 12ème transistors (7P14, 7P15, 7N15, 7N14) qui sont connectés en série dans cet ordre, et le deuxième inverseur synchronisé (7110) comporte des 13ème, 14ème, 15ème et 16ème transistors (7P18, 7P19, 7N19, 7N18) qui sont connectés en série dans cet ordre. En outre, le troisième inverseur synchronisé (7114) comporte des 17ème, 18ème, 19ème et 20ème transistors (7P24, 7P25, 7N25, 7N24) qui sont connectés en série dans cet ordre, et le quatrième inverseur synchronisé (7116) comporte des 21ème, 22ème, 23ème et 24ème transistors (7P28, 7P29, 7N29, 7N28), qui sont connectés dans cet ordre. Les deux inverseurs synchronisés fournissent deux noeuds d'entrée, et reçoivent des signaux d'horloge complémentaires donnés. De façon spécifique, la grille de l'un ou l'autre des 9ème et 10ème transistors (7P14, 7P15) est connectée à la grille de l'un ou l'autre des 15ème et 16ème transistors (7N19, 7N18) pour fournir un noeud d'entrée du cinquième inverseur, et la grille de l'un ou l'autre des 11ème et 12ème transistors (7N15, 7N14) est connectée à la grille de l'un ou l'autre des 13ème et 14ème transistors (7P18, 7P19) pour fournir un noeud d'entrée du sixième inverseur. Chacune parmi la grille de l'autre des 9ème et 10ème transistors (7P14, 7P15) et la grille de l'autre des 11ème et 12ème transistors (7N15, 7N14) est adaptée à recevoir un signal différent d'une paire de premiers signaux d'horloge complémentaires (CKB1, CK1) qui sont complémentaires l'un de l'autre. Chacune parmi la grille de l'autre des 13ème et 14ème transistors (7P18, 7P19) et la grille de l'autre des 15ème et 16ème transistors (7N19, 7N18) est adaptée à recevoir un signal différent d'une paire de troisième signaux d'horloge complémentaires (CKB3, CK3) qui sont complémentaires l'un de l'autre. En outre, la grille de l'un ou l'autre des 17ème et 18ème transistors (7P24, 7P25) est connectée à la grille de l'un ou l'autre des 23ème et 24ème transistors (7N29, 7N28) pour fournir un noeud d'entrée du septième inverseur, et la grille de l'un ou l'autre des 19ème et 20ème transistors (7N25, 7N24) est connectée à la grille de l'un ou l'autre des 21ème et 22ème transistors (7P28, 7P29) pour fournir un noeud d'entrée du huitième inverseur. Chacune parmi la grille de l'autre des 17ème et 18ème transistors (7P24, 7P25) et la grille de l'autre des 19ème et 20ème transistors (7N25, 7N24) est adaptée à recevoir un signal différent d'une paire de signaux d'horloge complémentaires ayant des phases opposées à celles des premiers signaux d'horloge complémentaires. Chacune parmi la grille de l'autre des 21ème et 22ème transistors (7P28, 7P29) et la grille de l'autre des 23ème et 24ème transistors (7N29, 7N28) est adaptée à recevoir un signal différent d'une paire de quatrième signaux d'horloge complémentaires (CKB4, CK4) qui sont complémentaires l'un de l'autre. La première porte de transmission (7S1) comporte un transistor à canal p (7P16) et un transistor à canal n (7N16) ayant chacun une grille adaptée à recevoir un signal différent des premiers signaux d'horloge complémentaires avec des polarités permettant à la première porte de transmission d'être soumise à une opération d'activation/désactivation opposée à celle du premier inverseur synchronisé (718). La deuxième porte de transmission (7S2) comporte un transistor à canal p (7P20) et un transistor à canal n (7N20) ayant chacun une grille adaptée à recevoir un signal différent des troisième signaux d'horloge complémentaires avec des polarités permettant à la deuxième porte de transmission d'être soumise à une opération d'activation/désactivation opposée à celle du deuxième inverseur synchronisé (7110). La troisième porte de transmission (7S3) comporte un transistor à canal p (7P26) et un transistor à canal n (7N26) ayant chacun une grille adaptée à recevoir un signal différent des premiers signaux d'horloge complémentaires avec des polarités permettant à la troisième porte de transmission d'être soumise à une opération d'activation/désactivation opposée à celle du troisième inverseur synchronisé (7114). La quatrième porte de transmission (7S4) comporte un transistor à canal p (7P30) et un transistor à canal n (7N30) ayant chacun une grille adaptée à recevoir un signal différent des quatrième signaux d'horloge complémentaires avec des polarités permettant à la quatrième porte de transmission d'être soumise à une opération d'activation/désactivation opposée à celle du quatrième inverseur synchronisé (7116). Dans ce mode de réalisation, dans le maître, un noeud qui reçoit le signal d'horloge CK1 et le signal d'horloge inversé CKB1 est appelé premier noeud de stockage , et un noeud qui reçoit le signal d'horloge CK3 et le signal d'horloge inversé CKB3 est appelé second noeud de stockage . En outre, dans le maître, un noeud qui reçoit le signal d'horloge CK1 et le signal d'horloge inversé CKB1 est appelé premier noeud de stockage , et un noeud qui reçoit le signal d'horloge CK4 et le signal d'horloge inversé CKB4 est appelé second noeud de stockage . Les deux inverseurs synchronisés fournissent deux noeuds de sortie. De façon spécifique, les 9ème, 10ème, Hème et 12ème transistors (7P14, 7P15, 7N15, 7N14) fournissent un noeud de sortie du cinquième inverseur, et les 13ème, 14ème, 15ème et 16ème transistors (7P18, 7P19, 7N19, 7N18) fournissent un noeud de sortie du sixième inverseur. En outre, les 17ème, 18ème, 19ème et 20ème transistors (7P24, 7P25, 7N25, 7N24) fournissent un noeud de sortie du septième inverseur, et les 21ème, 22ème, 23ème et 24ème transistors (7P28, 7P29, 7N29, 7N28) fournissent un noeud de sortie du huitième inverseur. Les noeuds d'entrée des deux inverseurs sont adaptés à recevoir des entrées identiques. De façon spécifique, les noeuds d'entrée du cinquième et du sixième inverseur sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre du noeud de sortie du cinquième inverseur et du noeud de sortie du sixième inverseur, et les noeuds d'entrée du septième et du huitième inverseur sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre du noeud de sortie du septième inverseur et du noeud de sortie du huitième inverseur. Chacun des 9ème, 10ème, 13ème et 14ème transistors (7P14, 7P15, 7P18, 7P19) est un transistor à canal p et chacun des 11ème, 12ème, 15ème et 16ème transistors (7N15, 7N14, 7N19, 7N18) est un transistor à canal n. En outre, chacun des 17ème, 18ème, 21ème et 22ème transistors (7P24, 7P25, 7P28, 7P29) est un transistor à canal p, et chacun des 19ème, 20ème, 23ème et 24ème transistors (7N25, 7N24, 7N29, 7N28) est un transistor à canal n. De cette manière, chacun des inverseurs est doublement structuré pour supprimer les dysfonctionnements dus au SEE. Bien qu'une combinaison d'un inverseur à deux ports et d'une porte de transmission puisse théoriquement effectuer la même opération que celle d'un inverseur synchronisé à deux ports, une configuration de circuit basée sur une telle combinaison d'un inverseur (à deux ports) et d'une porte de transmission présente un inconvénient tel qu'il est probable qu'une région de champ électrique puissant soit largement générée en fonction du niveau de tension source/drain, même lorsqu'un transistor de la porte de transmission est dans l'état PASSANT, provoquant une susceptibilité au SEE. Dans un inverseur synchronisé utilisé pour remplacer la combinaison ci-dessus, comme dans la présente invention, la région de champ électrique puissant peut être réduite par comparaison avec l'inverseur utilisant une porte de transmission, permettant d'obtenir efficacement une non susceptibilité améliorée au SEE. De préférence, deux inverseurs connectés en parallèle sont prévus en plus dans un étage d'entrée du circuit de bascule 7. De façon spécifique, le circuit de bascule 7 comporte en outre un cinquième inverseur (716) et un sixième inverseur (717) ayant un noeud d'entrée interconnecté avec le noeud d'entrée du cinquième inverseur. Le cinquième inverseur (716) a un noeud de sortie connecté au noeud d'entrée du premier inverseur par l'intermédiaire de la première porte de transmission (7S1), et le sixième inverseur (717) a un noeud de sortie connecté au noeud d'entrée du deuxième inverseur par l'intermédiaire de la deuxième porte de transmission (7S2). De préférence, deux inverseurs connectés en parallèle sont prévus en plus dans un étage intermédiaire du circuit de bascule 7. De façon spécifique, le circuit de bascule 7 comporte en outre un septième inverseur (7112) et un huitième inverseur (7113) ayant un noeud d'entrée interconnecté au noeud d'entrée du septième inverseur. Le septième inverseur (7112) a un noeud de sortie connecté au noeud d'entrée du troisième inverseur par l'intermédiaire de la troisième porte de transmission (7S3) et le huitième inverseur (713) a un noeud de sortie connecté au noeud d'entrée du quatrième inverseur par l'intermédiaire de la quatrième porte de transmission (7S4). [Restriction sur la distance entre portes] Pour les raisons décrites en relation avec le circuit de verrouillage de données 6 susmentionné, il est souhaitable d'agencer les transistors du circuit de bascule 7 en relation espacée entre eux. De façon spécifique, le circuit de bascule 7 est conçu de préférence, de telle sorte que, dans chaque combinaison de l'inverseur et de l'inverseur synchronisé, chacun d'entre eux ait un noeud de sortie directement connecté à un noeud d'entrée de l'autre, la distance diagonale de chacun des transistors à canal p et à canal n inclus dans l'inverseur à chacun des transistors à canal n et à canal p dans l'inverseur synchronisé est fixée à une distance de séparation donnée supérieure à la distance diagonale minimale dans une implantation où la distance diagonale est minimisée. Dans une telle combinaison, chacun des transistors adjacents de type de conductivité différent présente le même fonctionnement passant/bloqué en régime permanent et ainsi, les transistors dans l'état BLOQUÉ présenteront vraisemblablement un dysfonctionnement. Dans l'agencement ci-dessus, la paire de transistors provoquant vraisemblablement une inversion d'état logique dans le circuit de verrouillage de données 6 étant simultanément soumis au SET sont espacés l'un de l'autre d'une distance diagonale relativement grande. Ceci permet de diminuer de façon significative la possibilité pour que la paire de transistors soient simultanément inversés en raison d'une pénétration unique de particules de grande énergie. De façon spécifique, la distance entre deux transistors successifs parmi le transistor 7P15, le transistor 7N17, le transistor 7P19 et le transistor 7N21, la distance entre deux transistors successifs parmi le transistor 7N15, le transistor 7P17, le transistor 7N19 et le transistor 7P21, la distance entre deux transistors successifs parmi le transistor 7P25, le transistor 7N27, le transistor 7P29 et le transistor 7N31, et la distance entre deux transistors successifs parmi le transistor 7N25, le transistor 7P27, le transistor 7N29 et le transistor 7P31 sont de préférence, fixées à une distance de séparation donnée ou plus. Une distance de séparation plus grande procure une tolérance au SEE améliorée. De façon plus spécifique, en fonction du processus de fabrication, de la densité des porteurs d'un substrat et d'un autre facteur, on peut obtenir un résultat souhaitable en fixant la distance de séparation, par exemple, à 2,0 pm (micromètres) ou plus, ou 2,9 pm ou plus. [Circuit de génération d'horloge] La description suivante va être effectuée concernant un circuit de génération d'horloge. Chacun parmi un circuit de génération d'horloge 7C1 de la figure 12, un circuit de génération d'horloge 7C2 de la figure 13, et un circuit de génération d'horloge 7C3 de la figure 14, est utilisé en combinaison avec le circuit de bascule 7 pour générer les signaux d'horloge CK1, CKB1, CK3, CKB3, CK3, CKB3 appliqués à l'entrée du circuit de bascule 7. La figure 18 est un chronogramme représentant les signaux d'horloge destinés à être utilisés dans le circuit de bascule 7. Comme représenté sur la figure 12, le circuit de génération d'horloge 7C1 est formé en connectant cinq inverseurs (711, 712, 713, 714, 715) en série. Le circuit de génération d'horloge 7C1 peut fonctionner, en se basant sur un signal d'horloge d'entrée CK appliqué à l'entrée de celui-ci, pour générer un signal d'horloge inversé CKB1, un signal d'horloge CK1, un signal d'horloge CK2 et un signal d'horloge inversé CKB2. Le circuit de génération d'horloge 7C1 a la même configuration que celle du circuit de génération d'horloge 7C1 illustré sur la figure 9. La figure 18 représente le séquencement de ces signaux d'horloge. Le séquencement du signal d'horloge CK2 et du signal d'horloge inversé CKB2 est entièrement retardé d'une période de temps indiquée par temps de retard sur la figure 18. Une horloge à front arrière retardé (signal d'horloge CK4 et signal d'horloge inversé CKB4) appliquée en entrée dans un parmi deux noeuds de stockage dans l'esclave, est générée en soumettant à un calcul une horloge normale et une horloge entièrement retardée, en utilisant un circuit logique donné. Par exemple, le circuit de génération d'horloge 7C2 étant un tel circuit logique peut être formé en tant que combinaison d'un inverseur et d'un transistor comme représenté dans la partie supérieure de la figure 13, pour réaliser un circuit logique comme représenté dans la partie inférieure de la figure 13. Le circuit de génération d'horloge 7C2 a la même configuration que celle du circuit de génération d'horloge 6C2 illustré sur la figure 10. Le signal d'horloge CK1 et le signal d'horloge inversé CKB2 sont appliqués à l'entrée du circuit de génération d'horloge 7C2 et soumis à une opération NON ET pour générer le signal d'horloge CK4. Le signal d'horloge CK4 est ensuite inversé par l'inverseur pour générer le signal d'horloge inversé CKB4. Une horloge à front d'impulsion retardé (signal d'horloge CK3 et signal d'horloge inversé CKB3) appliquée en entrée dans un parmi deux noeuds de stockage dans le maître est générée en soumettant à un calcul une horloge normale et une horloge entièrement retardée, en utilisant un circuit logique donné. Par exemple, le circuit de génération d'horloge 7C3 étant un tel circuit logique peut être formé en tant que combinaison d'un inverseur et d'un transistor comme représenté dans la partie supérieure de la figure 14, pour réaliser un circuit logique comme représenté dans la partie inférieure de la figure 14. Le circuit de génération d'horloge 7C3 a la même configuration que celle du circuit de génération d'horloge 6C2 illustré sur la figure 10. Le signal d'horloge inversé CKB1 et le signal d'horloge inversé CKB2 sont appliqués à l'entrée du circuit de génération d'horloge 7C3 et soumis à une opération NON ET pour générer le signal d'horloge CK3. Le signal d'horloge CK3 est ensuite inversé par l'inverseur pour générer le signal d'horloge inversé CKB3. La combinaison du circuit de génération d'horloge 7C1, du circuit de génération d'horloge 7C2 et du circuit de génération d'horloge 7C3 peut fournir un signal d'horloge ayant la caractéristique suivante. En se référant à la figure 18, cette combinaison est conçue pour générer une horloge à front d'impulsion retardé destinée à être appliqué en entrée dans un (second noeud de stockage) parmi deux noeuds de stockage dans le maître de façon à retarder le séquencement du passage du noeud de stockage et du maître d'un mode de blocage à un mode de traversée. Dans cette spécification, le front de l'horloge correspondant au séquencement où le noeud de stockage dans le maître passe du mode de blocage au mode de traversée est appelé front d'impulsion . De façon spécifique, le front de descente d'un signal de phase négative (CKB3) dans les troisièmes signaux d'horloge complémentaires qui est adapté, lorsqu'il est au niveau haut, à avoir une polarité permettant à la deuxième porte de transmission (7S2) d'être dans l'état PASSANT, est fixé selon le même séquencement que celui du front de descente d'un signal de phase négative (CKB1) dans les premiers signaux d'horloge complémentaires qui est adapté, lorsqu'il est au niveau haut, à avoir une polarité permettant à la première porte de transmission (6S1) d'être dans l'état PASSANT. En outre, le front de montée, c'est-à-dire le front d'impulsion du signal de phase négative (CKB3) dans les troisièmes signaux d'horloge complémentaires, est fixé à un séquencement retardé ayant un temps de retard donné par rapport au front de montée du signal de phase négative (CKB1) dans les premiers signaux d'horloge complémentaires. De plus, la combinaison ci-dessus est conçue pour générer une horloge à front arrière avancé destinée à être appliquée en entrée dans un (second noeud de stockage) parmi deux noeuds de stockage dans l'esclave de façon à avancer le séquencement de passage du noeud de stockage et de l'esclave du mode de traversée au mode de blocage. Dans cette spécification, le front de l'horloge correspondant au séquencement où le noeud de stockage dans l'esclave passe du mode de blocage au mode de traversée est appelé front arrière . De façon spécifique, le front de montée d'un signal de phase négative (CKB4) dans les quatrièmes signaux d'horloge complémentaires qui est adapté, lorsqu'il est au niveau haut, à avoir une polarité permettant à la quatrième porte de transmission (7S4) d'être dans l'état PASSANT, est fixé au même séquencement que celui du front de descente du signal de phase négative (CKB1) dans les premiers signaux d'horloge complémentaires, qui est adapté, lorsqu'il est au niveau haut, à avoir une polarité permettant à la première porte de transmission (6S1) d'être dans l'état PASSANT. En outre, le front de descente, c'est-à-dire le front arrière, du signal de phase négative (CKB4) dans les quatrièmes signaux d'horloge complémentaires est fixé à un séquencement avancé plus tôt que le front de montée suivant du signal de phase négative (CKB1) dans les premiers signaux d'horloge complémentaires. De plus, de préférence, le front de descente du signal de phase négative (CKB4) dans les quatrièmes signaux d'horloge complémentaires est fixé à un séquencement juste après que le temps de retard donné ci-dessus s'est écoulé depuis le front de montée du signal de phase négative (CKB4) dans lesdits quatrièmes signaux d'horloge complémentaires. Le signal d'horloge CK2 et le signal d'horloge inversé CKB2 sont des signaux intermédiaires destinés à être utilisés pour générer le signal d'horloge CK3, le signal d'horloge inversé CKB3, le signal d'horloge CK4 et le signal d'horloge inversé CKB4 destinés à être appliqués à l'entrée du circuit de bascule 7. La relation entre les signaux majeurs parmi les signaux d'horloge est représentée sur la figure 18. Tandis que le séquencement du front de descente, c'est-à-dire le front d'impulsion, du signal d'horloge CK3 est retardé par rapport au front de descente du signal d'horloge CK1 du temps de retard donné, les fronts de montée respectifs de ces deux signaux d'horloge sont fixés au même séquencement. Tandis que le front de montée, c'est-à-dire le front d'impulsion, du signal d'horloge inversé CKB3 est retardé par rapport au front de montée du signal d'horloge inversé CKB1 du temps de retard donné, les fronts de descente respectifs de ces deux signaux d'horloge sont fixés au même séquencement. En outre, le front de montée du signal d'horloge inversé CKB4 est fixé au même séquencement que le front de montée du signal d'horloge CK1. De plus, le front de descente, c'est-à-dire le front arrière du signal d'horloge inversé CKB4 est fixé à un séquencement avancé plus tôt que le front de descente du signal d'horloge CK1 et juste après que le temps de retard donné ci-dessus s'est écoulé depuis le front de montée du signal de phase négative CKB4. Le signal de phase positive (CK3) et le signal de phase négative (CKB3) des troisième signaux d'horloge complémentaires sont respectivement générés par une opération NON ET et une opération ET du signal de phase négative (CKB1) des premiers signaux d'horloge complémentaires (CK1, CKB1) et du signal de phase négative (CKB2) des seconds signaux d'horloge complémentaires (CK2, CKB2) qui sont générés en retardant les premiers signaux d'horloge complémentaires du temps de retard donné dans sa totalité. Le signal de phase positive (CK4) et le signal de phase négative (CKB4) des quatrièmes signaux d'horloge complémentaires sont respectivement générés par une opération NON ET et une opération ET du signal de phase positive (CK1) des premiers signaux d'horloge complémentaires (CK1, CKB1) et du signal de phase négative (CKB2) des seconds signaux d'horloge complémentaires (CK2, CKB2) qui sont générés en retardant les premiers signaux d'horloge complémentaires du temps de retard donné dans sa totalité. Ainsi, deux types de signaux d'horloge de séquencements différents sont appliqués à l'entrée du maître. De façon spécifique, le signal d'horloge CK1 et le signal d'horloge inversé CKB1 sont appliqués à l'entrée de la première porte de transmission 7S1, et le signal d'horloge CK3 et le signal d'horloge inversé CKB3 sont appliqués à l'entrée de la deuxième porte de transmission 7S2. En outre, chacun parmi l'inverseur synchronisé 718 et l'inverseur synchronisé 7110 de l'inverseur synchronisé à deux ports 7IP2 est adapté à recevoir un signal d'horloge différent. De façon spécifique, le signal d'horloge CK1 et le signal d'horloge inversé CKB1 sont appliqués à l'entrée de l'inverseur synchronisé 718, et le signal d'horloge CK3 et le signal d'horloge inversé CKB3 sont appliqués à l'entrée de l'inverseur synchronisé 7110. De cette manière, une opération spécifique dans l'un des circuits doublement structurés dans le maître adapté à recevoir le signal de données d'entrée peut être fixée à un séquencement différent par rapport à celle de l'autre circuit. Dans ce cas, deux noeuds de stockage sont formés sur les moitiés respectives ayant le même séquencement de signal d'horloge dans les circuits doublement structurés, dans lequel l'un des noeuds de stockage qui reçoit le signal d'horloge CK1 et le signald'horloge inversé CKB1 est défini comme premier noeud de stockage, et l'autre noeud de stockage qui reçoit le signal d'horloge CK3 et le signal d'horloge inversé CKB3 est défini comme second noeud de stockage. Ainsi, même si un signal de données d'entrée erroné D est envoyé à celui-ci en raison du SET lorsque l'un des noeuds de stockage est dans le mode de traversée, on peut protéger d'un changement les données dans les premier et second noeuds de stockage, durant la période où la désadaptation entre les signaux d'horloge des premier et second noeuds de stockage est provoquée par le retard. Si le séquencement de fonctionnement complet de l'un ou l'autre des circuits doublement structurés est simplement modifié, il se produit un problème concernant l'augmentation du temps de maintien. Ainsi, comme avec le circuit de verrouillage de données 6 susmentionné, un temps de retard est fixé seulement aux séquencements des fronts d'impulsion du signal d'horloge CK3 et du signal d'horloge inversé CKB3, c'est-à-dire le front de descente du signal d'horloge CK3 et le front de montée du signal d'horloge inversé CKB3, sans être fixé au front de montée du signal d'horloge CK3 et au fond de descente du signal d'horloge inversé CKB3 de façon à éviter l'augmentation du temps de maintien. En outre, deux types de signaux d'horloge de séquencements différents sont appliqués à l'entrée de l'esclave. De façon spécifique, le signal d'horloge CK1 et le signal d'horloge inversé CKB1 sont appliqués à l'entrée de la porte de transmission 7S4, et le signal d'horloge CK4 et le signal d'horloge inversé CKB4 sont appliqués à l'entrée de la porte de transmission 7S4. En outre, chacun parmi l'inverseur synchronisé 7114 et l'inverseur synchronisé 7116 de l'inverseur synchronisé à deux ports 7IP4 est adapté à recevoir un signal d'horloge différent. De cette manière, une opération spécifique dans l'un des circuits doublement structurés dans l'esclave adapté à recevoir le signal de sortie intermédiaire MO peut être fixée selon un séquencement différent de celle de l'autre circuit. Dans ce cas, deux noeuds de stockage sont formés sur les moitiés respectives ayant le même séquencement de signal d'horloge dans les circuits doublement structurés, dans lequel l'un des noeuds de stockage qui reçoit le signal d'horloge CK1 et le signal d'horloge inversé CKB1 est défini comme premier noeud de stockage, et l'autre noeud de stockage qui reçoit le signal d'horloge CK4 et le signal d'horloge inversé CKB4 est défini comme second noeud de stockage. Ainsi, même si un signal de données d'entrée erronée D dû au SET est envoyé à celui-ci en tant que signal de sortie intermédiaire MO, on peut protéger d'un changement les données dans les premier et second noeuds de stockage, durant la période où la désadaptation entre les signaux d'horloge des premier et second noeuds de stockage est provoquée par le retard. Si le temps de fonctionnement complet de l'un ou l'autre des circuits doublement structurés dans l'esclave est simplement modifié, un certain problème apparaît. En se référant à la figure 18, les données sont bloquées juste après que le maître est passé du mode de traversée au mode de blocage. Dans ce processus, il est souhaitable de réduire le temps de retard de propagation, c'est-à-dire le temps de retard entre l'entrée des données dans l'esclave et le signal de données de sortie Q envoyé en sortie par l'esclave. Toutefois, si le séquencement de fonctionnement complet de l'un ou l'autre des circuits doublement structurés dans l'esclave est simplement modifié, par exemple, le séquencement de fonctionnement complet du signal d'horloge inversé CKB4 est simplement retardé par rapport au séquencement de fonctionnement du signal d'horloge CK1, le séquencement de passage de l'esclave du mode de blocage au mode de traversée est retardé du temps de retard, provoquant une augmentation du temps de retard de propagation complet. Ceci constitue une nouvelle pénalité de séquencement. De façon différente, dans la configuration de séquencement où, tandis que le front de descente, c'est-à-dire le front arrière, du signal d'horloge inversé CKB4 est fixé au séquencement avancé plus tôt que le front de descente du signal d'horloge CK1, le front de montée du signal d'horloge inversé CKB4 est fixé au même séquencement que le front de montée du signal d'horloge CK1 comme dans ce mode de réalisation, le second noeud de stockage (qui reçoit le signal d'horloge CK4 et le signal d'horloge inversé CKB4) de l'esclave passe dans le mode esclave au séquencement où le premier noeud de stockage (qui reçoit le signal d'horloge CK1 et le signal d'horloge inversé CKB1) de l'esclave. C'est-à-dire que la totalité de l'esclave passe dans le mode de traversée au séquencement ci-dessus. Ainsi, même si deux types de signaux d'horloge sont fixés à des séquencements différents, la configuration de temps ci- dessus permet d'empêcher une extension supplémentaire du temps de retard de propagation. Ainsi, on peut améliorer la tolérance au SEE sans dégrader les caractéristiques de réponse. De préférence, le temps de retard d'horloge est maximisé sans exercer d'effets néfastes sur le fonctionnement de l'horloge. De façon spécifique, le temps de retard est fixé de préférence, à 0,5 nsec ou plus, de façon plus préférable, à 0,9 nsec ou plus, de façon particulièrement préférable, à 5 nsec ou plus. Toutefois, un temps de retard excessivement accru provoque des difficultés pour définir la frontière avec une horloge suivante, gênant le fonctionnement de l'horloge. Ainsi, la limite supérieure du temps de retard est sensiblement fixée à moins de la moitié d'un cycle des signaux d'horloge. [Fonctionnement du circuit de bascule 7] En référence aux schémas de circuit des figures 15 et 16 et au chronogramme de la figure 18, le fonctionnement du circuit de bascule 7 va être décrit ci-dessous. Les séquencements entre signaux d'horloge respectifs sur la figure 18 peuvent être tabulés dans la table 4 qui suit. Dans la table 4, la période B correspond à une période de temps durant laquelle le maître et l'esclave dans le circuit de bascule classique sont respectivement dans le mode de traversée et dans le mode de blocage. La période C correspond à la période de temps durant laquelle le maître et l'esclave dans le circuit de bascule classique sont respectivement dans le mode de blocage et dans le mode de traversée. Les périodes A, D correspondent à une période de temps durant laquelle à la fois le maître et l'esclave sont dans le mode de blocage. Tableau 3 Signal Période d'horloge A B C D CKB1 1 1 0 0 CK1 0 0 1 1 CKB3 0 1 0 0 CK3 1 0 1 1 CKB4 0 0 1 0 CK4 1 1 0 1 La description suivante va d'abord être effectuée concernant la période A. Durant la période A, le premier noeud de stockage dans le maître est dans le mode de traversée (la porte de transmission 7S1 est dans l'état PASSANT, et l'inverseur synchronisé 7I8 est dans l'état BLOQUÉ), et le second noeud de stockage dans le maître est dans le mode de blocage (la porte de transmission 7S2 et dans l'état BLOQUÉ, et l'inverseur synchronisé 7I10 est dans l'état PASSANT). Dans cet état, le second noeud de stockage dans le mode de blocage bloque un état logique, et cet état logique définit l'ensemble de la sortie. Ainsi, le maître est dans le mode de blocage dans son ensemble. En conséquence, durant la période A, même si le signal de données d'entrée D est appliqué en entrée à un niveau logique erroné en raison du SET, il n'est pas appliqué en entrée dans le maître du circuit de bascule 7, et ainsi, le circuit de bascule 7 ne contient jamais de données erronées tant que la durée du signal SET est inférieure au temps de retard réglé dans l'horloge. Durant la période A, à la fois le premier et le second noeud de stockage dans l'esclave sont dans le mode de blocage (les deux portes de transmission 7S3, 7S4 sont dans l'état BLOQUÉ, et les deux inverseurs synchronisés 7114, 7118 sont dans l'état PASSANT), et l'esclave est dans le mode de blocage dans son ensemble. L'esclave envoie en sortie le signal de données de sortie Q et les données de sortie inversées XQ en tant que sortie du circuit de bascule 7, quel que soit l'état logique du maître. Deuxièmement, l'état durant la période B va être décrit. Durant la période B, à la fois le premier et le second noeud de stockage dans le maître sont dans le mode de traversée (les deux portes de transmission 7S1, 7S2 sont dans l'état PASSANT, et les deux inverseurs synchronisés 718, 7110 sont dans l'état BLOQUÉ), et le maître est dans le mode de traversée dans son ensemble. Durant cette période, le circuit de bascule 7 reçoit le signal de données d'entrée D par l'intermédiaire du maître. Durant la période B, à la fois le premier et le second noeud de stockage dans l'esclave sont dans le mode de blocage (les deux portes de transmission 7S3, 7S4 sont dans l'état BLOQUÉ, et les deux inverseurs synchronisés 7114, 7116 sont dans l'état PASSANT), et l'esclave est dans le mode de blocage dans son ensemble. L'esclave envoie en sortie le signal de données de sortie Q et les données de sortie inversées XQ en tant que sortie du circuit de bascule 7, quel que soit l'état logique du maître. Troisièmement, l'état durant la période C va être décrit. Durant la période C, à la fois le premier et le second noeud de stockage dans le maître sont dans le mode de blocage (les deux portes de transmission 7S1, 7S2 sont dans l'état BLOQUÉ, et les deux inverseurs synchronisés 718, 7110 sont dans l'état PASSANT), et le maître est dans le mode de blocage dans son ensemble. Durant cette période, le maître maintient un état logique juste avant de passer à la période C. Durant la période C, à la fois le premier et le second noeud de stockage dans l'esclave sont dans le mode de traversée (les deux portes de transmission 7S3, 7S4 sont dans l'état PASSANT, et les deux inverseurs synchronisés 7114, 7116 sont dans l'état BLOQUÉ), et l'esclave est dans le mode de traversée dans son ensemble. L'esclave reçoit les données contenues dans le maître en tant que signal de sortie intermédiaire MO, et envoie en sortie le signal de données de sortie Q est les données de sortie inversées XQ en se basant sur le signal de sortie intermédiaire MO, en tant que sortie du circuit de bascule 7. Durant la transition de la période B à la période C, pendant que le maître passe du mode de traversée au mode de blocage, l'esclave passe simultanément du mode de blocage au mode de traversée. De cette manière, l'esclave passe dans le mode de traversée conjointement avec le changement du maître dans le mode de blocage. Ceci permet de retarder l'un des signaux d'horloge par rapport à l'autre signal d'horloge sans accroître le temps de retard de propagation dans le circuit de bascule 7, de façon à procurer une tolérance renforcée au signal de données d'entrée D et au signal d'horloge d'entrée CK. Enfin, l'état durant la période D va être décrit. Durant la période c, à la fois le premier et le second noeud de stockage dans le maître sont dans le mode de blocage (les deux portes de transmission 7S1, 7S2 sont dans l'état BLOQUÉ, et les deux inverseurs synchronisés 718, 7110 sont dans l'état PASSANT), et le maître et dans le mode de blocage dans son ensemble. Durant cette période, le maître maintient un état logique juste avant de passer à la période C. Durant la période D, même si un niveau logique erroné dû au SET est appliqué à l'entrée du maître en tant que signal de données d'entrée D ou signal d'horloge d'entrée CK, le niveau logique dans le maître n'est jamais inversé par erreur tant que la durée du signal SET est inférieure au temps de retard réglé dans l'horloge. Ceci permet d'éviter les effets défavorables du SET. Durant la période D, le premier noeud de stockage dans l'esclave est dans le mode de traversée (la porte de transmission 7S3 est dans l'état PASSANT, et l'inverseur synchronisé 7114 est dans l'état BLOQUÉ), et le second noeud de stockage dans l'esclave est dans le mode de blocage (la porte de transmission 7S4 est dans l'état BLOQUÉ, et l'inverseur synchronisé 7116 est dans l'état PASSANT). Dans cet état, le second noeud de stockage dans l'esclave maintient un état logique et cet état définit l'ensemble de la sortie. C'est-à-dire que l'esclave est dans le mode de blocage dans son ensemble. Ainsi, durant la période D, même si un signal de sortie intermédiaire erroné est envoyé à l'esclave en raison de l'occurrence du SEE dans le maître, aucune influence ne s'exerce sur l'esclave. De cette manière, lorsque le mode passe à la période C, l'esclave reçoit une sortie du maître et envoie immédiatement la sortie en sortie. Durant la période D qui suit, l'esclave passe ensuite dans le mode de blocage tout en maintenant le maître dans le mode de blocage, de façon à maintenir les données de manière encore plus fiable. Durant la période D, même si un niveau logique erroné dû au SET est appliqué à l'entrée de l'esclave en tant que signal de sortie intermédiaire MO ou signal d'horloge d'entrée CK, l'état logique dans l'esclave n'est jamais inversé de manière erronée tant que la durée du signal SET et inférieure au temps de retard réglé dans l'horloge. Ceci permet d'empêcher le circuit de bascule 7 de contenir des données erronées. Un mode de réalisation avantageux de la présente invention a été présenté à des fins d'illustration et de description, mais n'est pas destiné à limiter l'invention à ce mode de réalisation spécifique. Il est évident pour l'homme de l'art que diverses variantes et modifications peuvent y être apportées sans s'écarter de l'esprit et de la portée de celle- ci, telles que présentées dans les revendications annexées. REVENDICATIONS 1. Circuit de verrouillage tolérant à l'effet d'un événement unique comprenant : un inverseur à deux ports (6IP1) comportant deux noeuds d'entrée destinés à recevoir une paire d'entrées, et deux noeuds de sortie, caractérisé en ce que lesdites deux entrées sont couplées audit inverseur à deux ports, respectivement par l'intermédiaire d'une première porte de transmission (6S1) et d'une deuxième porte de transmission (6S2) ; un inverseur synchronisé à deux ports (6IP2) comportant deux noeuds d'entrée couplés aux deux noeuds de sortie dudit inverseur à deux ports (6IP1), et deux noeuds de sortie ; et un noeud de sortie connecté au moins à l'un des deux noeuds de sortie dudit inverseur à deux ports (6IP1) et aux deux noeuds de sortie dudit inverseur synchronisé à deux ports (6IP2). 2. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 1, caractérisé en ce que ledit inverseur à deux ports (6IP1) comporte un premier inverseur (6I9) et un deuxième inverseur (6I11). 3. Circuit de verrouillage tolérant à l'effet d'un événement 20 unique selon la revendication 2, caractérisé en ce que : ledit premier inverseur (6I9) comporte un 1er transistor (6P16) et un 2ème transistor (6N16) qui sont connectés en série l'un à l'autre ; et ledit deuxième inverseur (6I11) comporte un 3ème transistor (6P20) et un 4ème transistor (6N20) qui sont connectés en série l'un à 25 l'autre. 4. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 3, caractérisé en ce que : chacun desdits 1er et 3ème transistors (6P16, 6P20) est un transistor à canal n ; et 30 chacun desdits 2ème et 4ème transistors (6N16, 6N20) est un transistor à canal n. 5. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 3, caractérisé en ce que La grille dudit 1er transistor (6P16) est connectée à la grille 35 dudit 4ème transistor (6N20) fournissant un noeud d'entrée du premier inverseur ; etla grille dudit 2ème transistor (6N16) est connectée à la grille dudit 3ème transistor (6P20) fournissant un noeud d'entrée du deuxième inverseur. 6. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 5, caractérisé en ce que lesdits 1er et 2ème transistors (6P16, 6N16) fournissent un noeud de sortie du premier inverseur ; et lesdits 3ème et 4ème transistors (6P20, 6N20) fournissent un noeud de sortie du deuxième inverseur 7. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 6, caractérisé en ce que lesdits noeuds du premier et du deuxième inverseur sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre dudit noeud de sortie du premier inverseur ou dudit noeud de sortie du deuxième inverseur. 8. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 7, comprenant en outre un troisième inverseur (616) ; et un quatrième inverseur (617) ayant un noeud d'entrée interconnecté au noeud d'entrée dudit troisième inverseur, caractérisé en ce que : ledit troisième inverseur (616) a un noeud de sortie connecté audit noeud d'entrée du premier inverseur par l'intermédiaire de ladite première porte de transmission (651) ; et ledit quatrième inverseur (617) a un noeud de sortie connecté audit noeud d'entrée du deuxième inverseur par l'intermédiaire de ladite deuxième porte de transmission (6S2). 9. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 8, caractérisé en ce que ledit inverseur synchronisé à deux ports (6IP2) comporte un premier inverseur synchronisé (618) et un deuxième inverseur synchronisé (6110). 10. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 9, caractérisé en ce que ledit premier inverseur synchronisé (618) comporte des 5ème, 35 6ème, 7ème et 8ème transistors (6P13, 6P14, 6N13, 6N14) qui sont connectés en série dans cet ordre ; etledit deuxième inverseur synchronisé (6110) comporte des 9ème, 10ème, 11ème et 12ème transistors (6P17, 6P18, 6N17, 6N18) qui sont connectés en série dans cet ordre. 11. Circuit de verrouillage tolérant à l'effet d'un événement 5 unique selon la revendication 10, caractérisé en ce que : chacun desdits 5ème, 6ème, 9ème et 10ème transistors (6P13, 6P14, 6P17, 6P18) est un transistor à canal p ; et chacun desdits 7ème, 8ème, 11ème et 12ème transistors (6N13, 6N14, 6N17, 6N18) est un transistor à canal n. 10 12. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 11, caractérisé en ce que la grille de l'un ou l'autre desdits Sème et 6ème transistors (6P13, 6P14) est connectée à la grille de l'un ou l'autre desdits 11ème et 12ème transistors (6N17, 6N18) pour fournir un noeud d'entrée du 15 troisième inverseur ; et la grille de l'un ou l'autre desdits 7ème et 8ème transistors (6N13, 6N14) est connectée à la grille de l'un ou l'autre desdits 9ème et 10ème transistors (6P17, 6P18) pour fournir un noeud d'entrée du quatrième inverseur ; 20 chacune parmi la grille de l'autre desdits 5ème et 6ème transistors (6P13, 6P14) et la grille de l'autre desdits 7ème et 8ème transistors (6N13, 6N14) est adaptée à recevoir un signal différent d'une paire de premiers signaux d'horloge complémentaires (CKB1, CK1) qui sont complémentaires l'un de l'autre ; 25 chacune parmi la grille de l'autre desdits 9ème et 10ème transistor (6P17, 6P18) et la grille de l'autre desdits 11ème et 12ème transistors (6N17, 6N18) est adaptée à recevoir un signal différent d'une paire de troisièmes signaux d'horloge complémentaires (CKB3, CK3) qui sont complémentaires l'un de l'autre ; 30 ladite première grille de transmission (6S1) comporte un transistor à canal p (6P15) et un transistor à canal n (6N15) ayant chacun une grille adaptée à recevoir un signal différent de ladite paire de premiers signaux d'horloge complémentaires avec des polarités permettant de soumettre ladite première grille de transmission à une opération 35 d'activation/désactivation opposée à celle dudit premier inverseur synchronisé (618) ; etladite seconde grille de transmission (6S2) comporte un transistor à canal p (6P19) et un transistor à canal n (6N19) ayant chacun une grille adaptée à recevoir un signal différent de ladite paire de troisièmes signaux d'horloge complémentaires avec des polarités permettant de soumettre ladite seconde grille de transmission à une opération d'activation/désactivation opposée à celle dudit deuxième inverseur synchronisé (6110). 13. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 12, caractérisé en ce que : lesdits 5ème, hème, 7ème et 8ème transistors (6P13, 6P14, 6N13, 6N14) fournissent un noeud de sortie du troisième inverseur ; et lesdits 9ème, 10ème, 11ème et 12ème transistors (6P17, 6P18, 6N17, 6N18) fournissent un noeud de sortie du quatrième inverseur. 14. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 13, caractérisé en ce que lesdits troisième et quatrième noeuds d'entrée sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre dudit noeud de sortie du troisième inverseur ou dudit noeud de sortie du quatrième inverseur. 15. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 14, caractérisé en ce que lesdits troisièmes signaux d'horloge complémentaires comportent un signal de phase positive (CK3) adapté, lorsqu'il est au niveau bas, à avoir une polarité permettant à ladite deuxième porte de transmission (6S2) d'être dans l'état PASSANT, caractérisé en ce que : le front de montée dudit signal de phase positive (CK3) desdits troisièmes signaux d'horloge complémentaires est fixé au même séquencement que celui du front de montée d'un signal de phase positive (CK1) desdits premiers signaux d'horloge complémentaires adapté, lorsqu'il est au niveau bas, à avoir une polarité permettant à la première porte de transmission (6S1) d'être dans l'état PASSANT ; et le front de descente du signal de phase positive (CK3) desdits troisièmes signaux d'horloge complémentaires est fixé à un séquencement retardé ayant un temps de retard donné par rapport au front de descente du signal de phase positive (CK1) desdits premiers signaux d'horloge complémentaires. 16. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 15, caractérisé en ce que le signal de phase positive (CK3) et le signal de phase négative (CKB3) desdits troisièmes signaux d'horloge complémentaires sont générés, respectivement, par une opération NON ET et une opération ET du signal de phase négative (CKB1) desdits premiers signaux d'horloge complémentaires (CK1, CKB1) et du signal de phase négative (CKB2) d'une paire de seconds signaux d'horloge complémentaires (CK2, CKB2) qui sont générés en retardant lesdits premiers signaux d'horloge complémentaires dudit temps de retard donné. 17. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 15, caractérisé en ce que ledit temps de retard donné est de 0,5 nanosecondes ou plus et de moins de la moitié d'un cycle desdits premiers signaux d'horloge complémentaires et desdits troisièmes signaux d'horloge complémentaires. 18. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 1, caractérisé en ce que pour chaque combinaison de l'inverseur et de l'inverseur synchronisé, chacun d'entre eux ayant un noeud de sortie directement connecté au noeud d'entrée de l'autre, la distance diagonale depuis chacun parmi un transistor à canal p et un transistor canal n inclus dans l'inverseur jusqu'à chacun parmi un transistor à canal n et un transistor à canal p de l'inverseur synchronisé est une distance de séparation donnée supérieure à la distance diagonale minimale dans une implantation où ladite distance diagonale est minimisée. 19. Circuit de verrouillage tolérant à l'effet d'un événement unique selon la revendication 18, caractérisé en ce que ladite distance de séparation donnée est de 2,0 micromètres ou plus. 20. Circuit de bascule tolérant à l'effet d'un événement unique 30 comprenant : un premier inverseur à deux ports (7IP1) ayant deux noeuds d'entrée pour recevoir une première paire d'entrées, et deux noeuds de sortie, caractérisé en ce que lesdites deux premières entrées sont couplées au premier inverseur à deux ports, respectivement par 35 l'intermédiaire d'une première porte de transmission (7S1) et d'une deuxième porte de transmission (752) ;un premier inverseur synchronisé à deux ports (7IP2) ayant deux noeuds d'entrée couplés aux deux noeuds de sortie dudit premier inverseur à deux ports (7IP1), et deux noeuds de sortie ; un deuxième inverseur à deux ports (7IP3) ayant deux noeuds d'entrée pour recevoir une seconde paire d'entrées, et deux noeuds de sortie, caractérisé en ce que lesdites deux secondes entrées sont couplées audit deuxième inverseur à deux ports, respectivement par l'intermédiaire d'une troisième porte de transmission (7S3) et une quatrième porte de transmission (7S4) ; un deuxième inverseur synchronisé à deux ports (7IP4) ayant deux noeuds d'entrée couplés aux deux noeuds de sortie dudit deuxième inverseur à deux ports (7IP3), et deux noeuds de sortie ; et un noeud de sortie connecté au moins à l'un des deux noeuds de sortie dudit deuxième inverseur à deux ports (7IP3) et aux deux noeuds de sortie dudit deuxième inverseur synchronisé à deux ports (7IP4) caractérisé en ce que lesdites deux secondes entrées couplées aux deux noeuds d'entrée dudit deuxième inverseur à deux ports (7IP3), respectivement par l'intermédiaire de ladite troisième porte de transmission (7S3) et de ladite quatrième porte de transmission (7S4), sont couplées à l'un ou l'autre des deux noeuds de sortie dudit premier inverseur synchronisé à deux ports (7IP2). 21. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 20, caractérisé en ce que : ledit premier inverseur à deux ports (7IP1) comporte un premier inverseur (7I9) et un deuxième inverseur (7I11) ; et ledit deuxième inverseur à deux ports (7IP3) comporte un troisième inverseur (7I15) et un quatrième inverseur (7I17). 22. Circuit de bascule tolérant à l'effet d'un événement unique 30 selon la revendication 21, caractérisé en ce que : ledit premier inverseur (7I9) comporte un 1er transistor (7P17) et un 2ème transistor (7N17) qui sont connectés en série l'un à l'autre ; ledit deuxième inverseur (7I11) comporte un 3ème transistor (7I21) et un 4ème transistor (7N21) qui sont connectés en série l'un à 35 l'autre ;ledit troisième inverseur (7I15) comporte un 5ème transistor (7P27) et un 6ème transistor (7N27) qui sont connectés en série l'un à l'autre ; et ledit quatrième inverseur (7I17) comporte un 7ème transistor 5 (7P31) et un 8ème transistor (7N31) qui sont connectés en série l'un à l'autre. 23. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 22, caractérisé en ce que : chacun desdits 1er et 3ème transistors (7P17, 7P21) est un 10 transistor à canal p ; chacun desdits 2ème et 4ème transistors (7N17, 7N21) est un transistor à canal n ; chacun desdits 5ème et 7ème transistors (7P27, 7P31) est un transistor à canal p ; et 15 chacun desdits 6ème et 8ème transistors (7N27, 7N31) est un transistor à canal n. 24. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 22, caractérisé en ce que : la grille dudit 1er transistor (7P17) est connectée à la grille 20 dudit 4ème transistor (7N21) pour fournir un noeud d'entrée du premier inverseur ; la grille dudit 2ème transistor (7N17) est connectée à la grille dudit 3ème transistor (7P21) pour fournir un noeud d'entrée du deuxième inverseur ; 25 la grille dudit Sème transistor (7P27) est connectée à la grille dudit 8ème transistor (7N31) pour fournir un noeud d'entrée du troisième inverseur ; et la grille dudit 6ème transistor (7N27) est connectée à la grille dudit 7ème transistor (7P31) pour fournir un noeud d'entrée du quatrième 30 inverseur. 25. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 24, caractérisé en ce que lesdits ter et 2ème transistors (7P17, 7N17) fournissent un noeud de sortie du premier inverseur ; 35 lesdits 3ème et 4ème transistors (7P21, 7N21) fournissent un noeud de sortie du deuxième inverseur ;lesdits Sème et 6ème transistors (7P27, 7N27) fournissent un noeud de sortie du troisième inverseur ; et lesdits 7ème et 8ème transistors (7P31, 7N31) fournissent un noeud de sortie du quatrième inverseur. 26. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 25, caractérisé en ce que : lesdits noeuds du premier et du deuxième inverseur sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre dudit noeud de sortie du premier inverseur ou dudit noeud de sortie du deuxième inverseur ; et lesdits noeuds du troisième et du quatrième inverseur sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre dudit noeud de sortie du troisième inverseur ou dudit noeud de sortie du quatrième inverseur. 27. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 26, comprenant en outre : un cinquième inverseur (716) ; un sixième inverseur (717) ayant un noeud d'entrée interconnecté au noeud d'entrée dudit cinquième inverseur un septième inverseur (7i12) ; et un huitième inverseur (7113) ayant un noeud d'entrée interconnecté au noeud d'entrée dudit septième inverseur caractérisé en ce que : ledit cinquième inverseur (716) a un noeud de sortie connecté audit noeud d'entrée du premier inverseur par l'intermédiaire de ladite première porte de transmission (7S1) ; ledit sixième inverseur (717) a un noeud de sortie connecté audit noeud d'entrée du deuxième inverseur par l'intermédiaire de ladite deuxième porte de transmission (7S2) ; ledit septième inverseur (7112) a un noeud de sortie connecté audit noeud d'entrée du troisième inverseur par l'intermédiaire de ladite troisième porte de transmission (7S3) ; et ledit huitième inverseur (713) a un noeud de sortie connecté audit noeud d'entrée du quatrième inverseur par l'intermédiaire de ladite 35 quatrième porte de transmission (7S4). 28. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 27, caractérisé en ce que ledit premier inverseur synchronisé à deux ports (7IP2) comporte un premier inverseur synchronisé (718) et un deuxième 5 inverseur synchronisé (7110) ; et ledit deuxième inverseur synchronisé à deux ports (7IP4) comporte un troisième inverseur synchronisé (7114) et un quatrième inverseur synchronisé (7116). 29. Circuit de bascule tolérant à l'effet d'un événement unique 10 selon la revendication 28, caractérisé en ce que : ledit premier inverseur synchronisé (718) comporte des 9ème, 10ème, 11ème et 12ème transistors (7P14, 7P15, 7N15, 7N14) qui sont connectés en série dans cet ordre ledit deuxième inverseur synchronisé (7110) comporte des 15 13ème, 14ème, 15ème et 16ème transistors (7P18, 7P19, 7N19, 7N18) qui sont connectés en série dans cet ordre ; ledit troisième inverseur synchronisé (7114) comporte des 17ème, 18ème, 19ème et 20ème transistors (7P24, 7P25, 7N25, 7N24) qui sont connectés en série dans cet ordre ; et 20 ledit quatrième inverseur synchronisé (7116) comporte des 21ème, 22ème, 23ème et 24ème transistors (7P28, 7P29, 7N29, 7N28), qui sont connectés en série dans cet ordre. 30. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 29, caractérisé en ce que : 25 chacun desdits 9ème, 10ème, 13ème et 14ème transistors (7P14, 7P15, 7P18, 7P19) est un transistor à canal p ; chacun desdits 11ème, 12ème, 15ème et 16ème transistors (7N15, 7N14, 7N19, 7N18) est un transistor à canal n ; chacun desdits 17ème, 18ème, 21ème et 22ème transistors 30 (7P24, 7P25, 7P28, 7P29) est un transistor à canal p ; et chacun desdits 19ème, 20ème, 23ème et 24ème transistors (7N25, 7N24, 7N29, 7N28) est un transistor à canal n. 31. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 30, caractérisé en ce que : 35 la grille de l'un ou l'autre desdits 9ème et 10ème transistors (7P14, 7P15) est connectée à la grille de l'un ou l'autre desdits 15ème et16ème transistors (7N19, 7N18) pour fournir un noeud d'entrée du cinquième inverseur ; la grille de l'un ou l'autre desdits 11ème et 12ème transistors (7N15, 7N14) est connectée à la grille de l'un ou l'autre desdits 13ème et 5 14ème transistors (7P18, 7P19) pour fournir un noeud d'entrée du sixième inverseur ; chacune parmi la grille de l'autre desdits 9ème et 10ème transistors (7P14, 7P15) et la grille de l'autre desdits 11ème et 12ème transistors (7N15, 7N14) est adaptée à recevoir un signal différent d'une 10 paire de premiers signaux d'horloge complémentaires (CKB1, CK1) qui sont complémentaires l'un de l'autre ; chacune parmi la grille de l'autre desdits 13ème et 14ème transistors (7P18, 7P19) et la grille de l'autre desdits 15ème et 16ème transistors (7N19, 7N18) est adaptée à recevoir un signal différent d'une 15 paire de troisième signaux d'horloge complémentaires (CKB3, CK3) qui sont complémentaires l'un de l'autre ; la grille de l'un ou l'autre desdits 17ème et 18ème transistors (7P24, 7P25) est connectée à la grille de l'un ou l'autre desdits 23ème et 24ème transistors (7N29, 7N28) pour fournir un noeud d'entrée du 20 septième inverseur ; la grille de l'un ou l'autre desdits 19ème et 20ème transistors (7N25, 7N24) est connectée à la grille de l'un ou l'autre desdits 21ème et 22ème transistors (7P28, 7P29) pour fournir un noeud d'entrée du huitième inverseur ; 25 chacune parmi la grille de l'autre desdits 17ème et 18ème transistors (7P24, 7P25) et la grille de l'autre desdits 19ème et 20ème transistors (7N25, 7N24) est adaptée à recevoir un signal différent d'une paire de signaux d'horloge complémentaires ayant des phases opposées à celles desdits premiers signaux d'horloge complémentaires ; 30 chacune parmi la grille de l'autre desdits 21ème et 22ème transistors (7P28, 7P29) et la grille de l'autre desdits 23ème et 24ème transistors (7N29, 7N28) est adaptée à recevoir un signal différent d'une paire de quatrième signaux d'horloge complémentaires (CKB4, CK4) qui sont complémentaires l'un de l'autre ; 35 ladite première porte de transmission (7S1) comporte un transistor à canal p (7P16) et un transistor à canal n (7N16) ayant chacunune grille adaptée à recevoir un signal différent de ladite paire de premiers signaux d'horloge complémentaires avec des polarités permettant à ladite première porte de transmission d'être soumise à une opération d'activation/désactivation opposée à celle dudit premier inverseur synchronisé (718) ; ladite deuxième porte de transmission (7S2) comporte un transistor à canal p (7P20) et un transistor à canal n (7N20) ayant chacun une grille adaptée à recevoir un signal différent de ladite paire de troisième signaux d'horloge complémentaires avec des polarités permettant à ladite deuxième porte de transmission d'être soumise à une opération d'activation/désactivation opposée à celle dudit deuxième inverseur synchronisé (7110) ; ladite troisième porte de transmission (7S3) comporte un transistor à canal p (7P26) et un transistor à canal n (7N26) ayant chacun une grille adaptée à recevoir un signal différent de ladite paire de premiers signaux d'horloge complémentaires avec des polarités permettant à ladite troisième porte de transmission d'être soumise à une opération d'activation/désactivation opposée à celle dudit troisième inverseur synchronisé (7114) ; et ladite quatrième porte de transmission (7S4) comporte un transistor à canal p (7P30) et un transistor à canal n (7N30) ayant chacun une grille adaptée à recevoir un signal différent de ladite paire de quatrième signaux d'horloge complémentaires avec des polarités permettant à ladite quatrième porte de transmission d'être soumise à une opération d'activation/désactivation opposée à celle dudit quatrième inverseur synchronisé (7116). 32. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 31, caractérisé en ce que : lesdits 9ème, 10ème, 11ème et 12ème transistors (7P14, 7P15, 7N15, 7N14) fournissent un noeud de sortie du cinquième inverseur ; lesdits 13ème, 14ème, 15ème et 16ème transistors (7P18, 7P19, 7N19, 7N18) fournissent un noeud de sortie du sixième inverseur ; lesdits 17ème, 18ème, 19ème et 20ème transistors (7P24, 7P25, 7N25, 7N24) fournissent un noeud de sortie du septième inverseur ; etlesdits 21ème, 22ème, 23ème et 24ème transistors (7P28, 7P29, 7N29, 7N28) fournissent un noeud de sortie du huitième inverseur. 33. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 32, caractérisé en ce que lesdits noeuds d'entrée du cinquième et du sixième inverseur sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre dudit noeud de sortie du cinquième inverseur ou dudit noeud de sortie du sixième inverseur ; et lesdits noeuds d'entrée du septième et du huitième inverseur sont adaptés à recevoir des entrées identiques pour fournir une sortie valide sur l'un ou l'autre dudit noeud de sortie du septième inverseur ou dudit noeud de sortie du huitième inverseur. 34. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 31, caractérisé en ce que : lesdits troisièmes signaux d'horloge complémentaires comportent un signal de phase négative (CKB3) adapté, lorsqu'il est au niveau haut, à avoir une polarité permettant à ladite deuxième porte de transmission (7S2) d'être dans l'état PASSANT, caractérisé en ce que : le front de descente dudit signal de phase négative (CKB3) desdits troisièmes signaux d'horloge complémentaires est fixé au même séquencement que celui du front de descente d'un signal de phase négative (CKB1) desdits premiers signaux d'horloge complémentaires adapté, lorsqu'il est au niveau haut, à avoir une polarité permettant à ladite première porte de transmission d'être dans l'état PASSANT ; et le front de montée du signal de phase négative (CKB3) desdits troisièmes signaux d'horloge complémentaires est fixé à un séquencement retardé ayant un temps de retard donné par rapport au front de montée du signal de phase négative (CKB1) desdits premiers signaux d'horloge complémentaires. 35. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 34, caractérisé en ce que le signal de phase positive (CK3) et le signal de phase négative (CKB3) desdits troisièmes signaux d'horloge complémentaires sont générés, respectivement, par une opération NON ET et une opération ET du signal de phase négative (CKB1) desdits premiers signaux d'horloge complémentaires (CK1, CKB1) et du signal de phase négative (CKB2) desdits seconds signaux d'horlogecomplémentaires (CK2, CKB2) qui sont générés en retardant lesdits premiers signaux d'horloge complémentaires dudit temps de retard donné. 36. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 31, caractérisé en ce que lesdits quatrièmes signaux d'horloge complémentaires comportent un signal de phase négative (CKB4) adapté, lorsqu'il est au niveau haut, à avoir une polarité permettant à ladite quatrième porte de transmission (7S4) d'être dans l'état PASSANT, caractérisé en ce que : le front de montée du signal de phase négative (CKB4) desdits quatrièmes signaux d'horloge complémentaires est fixé au même séquencement que celui du front de descente d'un signal de phase négative (CKB1) desdits premiers signaux d'horloge complémentaires adapté, lorsqu'il est au niveau haut, à avoir une polarité permettant à ladite première porte de transmission d'être dans l'état PASSANT ; et le front de descente du signal de phase négative (CKB4) desdits quatrièmes signaux d'horloge complémentaires est fixé à un temps avancé plus précoce que le front de montée suivant du signal de phase négative (CKB4) desdits premiers signaux d'horloge complémentaires. 37. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 36, caractérisé en ce que le front de descente du signal de phase négative (CKB4) dans lesdits quatrièmes signaux d'horloge complémentaires est fixé à un temps juste après que ledit temps de retard donné ci-dessus s'est écoulé depuis le front de montée du signal de phase négative (CKB4) dans lesdits quatrièmes signaux d'horloge complémentaires. 38. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 37, caractérisé en ce que le signal de phase positive (CK4) et le signal de phase négative (CKB4) desdits quatrièmes signaux d'horloge complémentaires sont générés, respectivement, par une opération NON ET et une opération ET du signal de phase positive (CK1) desdits premiers signaux d'horloge complémentaires (CK1, CKB1) et du signal de phase négative (CKB2) de la paire de seconds signaux d'horloge complémentaires (CK2, CKB2) qui sont générés en retardant lesdits premiers signaux d'horloge complémentaires dudit temps de retard donné. 39. Circuit de bascule tolérant à l'effet d'un événement unique selon larevendication 37, caractérisé en ce que ledit temps de retarddonné est de 0,5 nanosecondes ou plus et de moins de la moitié d'un cycle desdits premiers signaux d'horloge complémentaires et desdits troisièmes signaux d'horloge complémentaires. 40. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 21, caractérisé en ce que pour chaque combinaison de l'inverseur et de l'inverseur synchronisé, chacun d'entre eux ayant un noeud de sortie directement connecté au noeud d'entrée de l'autre, la distance diagonale depuis chacun parmi un transistors à canal p et un transistor à canal n inclus dans l'inverseur jusqu'à chacun des transistors à canal n et transistor à canal p dudit l'inverseur synchronisé est une distance de séparation donnée supérieure à la distance diagonale minimale dans une implantation où ladite distance diagonale est minimisée. 41. Circuit de bascule tolérant à l'effet d'un événement unique selon la revendication 40, caractérisé en ce que ladite distance de séparation donnée est de 2,0 micromètres ou plus.