Brevet FR2885733A1 — publié le 20061117

STRUCTURE DE TRANSISTOR A TROIS GRILLES La présente invention concerne une structure de transistor à trois grilles, qui peut être utilisée, en particulier, pour réaliser des cellules de mémoire à accès aléatoire. Elle concerne aussi un procédé de réalisation d'une structure de transistor à trois grilles. La recherche de niveaux d'intégration toujours supérieurs pour les circuits électroniques intégrés a conduit à concevoir des architectures de composants dites tridimensionnelles. Dans une architecture tridimensionnelle, des composants, ou des parties de composants, sont superposés selon une direction perpendiculaire à la surface d'un substrat de circuit, au lieu d'être juxtaposés les à côté des autres au niveau de la surface du substrat. En particulier, il est connu de réaliser des transistors MOS (pour MétalOxyde-Semiconducteur) à grilles entourantes, ou transistors MOS-GAA (pour Gate All Around en anglais), dans lesquels la grille en:oure un élément semiconducteur qui s'étend entre une zone de source et une zone de drain. Dans certains transistors MOS-GAA, des portions de la grille, respectivement inférieure et supérieure, sont disposées de part et d'as tre de l'élément semiconducteur, selon une direction perpendiculaire à la surface d'un substrat du circuit. II est aussi connu de réaliser deux cellules de mémc ire non-volatile à accès aléatoire, en disposant deux grilles indépendantes respectivement au dessus et au dessous d'un élément semiconducteur unique s'étendant entre une zone de source et une zone de drain. Les deux grilles sont situées au dessus d'une même zone du substrat, de sorte qu'un niveau d'intégration élevé est obtenu, par rapport à deux cellules de mémoire non-volatile à accès aléatoire qui sont juxtaposées parallèlement à la surface du substrat. Néanmoins, dans chaque cas, le ou les composants ou parties de composants qui sont superposés dans une architecture tridimensionnelle accomplissent une fonction identique, telle que, par exemple, un contrôle de la conductivité d'un transistor MOS ou un stockage de bits. Un but de la présente invention est de fournir L ne architecture tridimensionnelle de circuit électronique intégré, qui est adaptée pour exécuter au moins deux fonctions différentes. Pour cela, l'invention propose une structure de transistor comprenant: un élément semiconducteur qui s'étend selon une direction longitudinale entre une zone de source et une zone de drain, l'élément comprenant une première et une seconde parties reliant chacune les zones de source et de drain, la seconde partie étant connecte à un côté de la première partie sur une longueur entre les zones de source et de drain; une première portion de grille située d'un côté de la première partie de l'élément semiconducteur opposé à la seconde partie de cet élément; - des deuxième et troisième portions de grille situées respectivement sur deux côtés opposés de la seconde partie de l'élémert semiconducteur, selon une direction perpendiculaire à la direction longitudinale; et des première, deuxième et troisième couches d'isolation électrique, situées entre l'élément semiconducteur et les première, deu> ième et troisième portions de grille, respectivement. Dans une telle structure, l'élément semiconducteur I:st partagé entre les trois portions de grille, ce qui procure une compacité particulièrement élevée à la structure. En outre, la disposition des trois portions de grille autour de l'élément semiconducteur constitue une architecture tridimensionnelle. En effet, si la direction longitudinale de l'élément semiconducteur est parallèle à la surface d'un substrat porteur de la structure, deux portions de grille sont superposées selon la direction perpendiculaire à la surface du substrat Si la direction longitudinale de l'élément semiconducteur est perpendiculaire à la surface du substrat, l'architecture est encore tridimensionnelle car les zones de source et de drain sont alors superposées au dessus la surface du substrat. Dans tous les cas, la structure de transistor présente donc un niveau c'intégration très élevé. Par ailleurs, les trois portions de grille étant isolées électriquement entre elles, elles peuvent être affectées à des fonctions différentes et indépendantes au sein d'un circuit électronique qui incorpore la structure de transistor. Par exemple, les deuxième et troisième portions de grille peuvent être affectées à une fonction de mémoire à accès aléatoire, et la première portion de grille peut être affectée à une fonction logique ou analogique. De préférence, la seconde partie de l'élément semiconducteur est connectée à la première partie de cet élément de sorte qu'une section transversale de l'élément semiconducteur dans un plan perpendiculaire à la direction longitudinale possède une forme en T. Dans ce cas, les deuxième et troisième portions de grille peuvent avoir des configurations symétriques, en particulier par rapport à l'élément semiconducteur. Elles sont alors particulièrement adaptées pour posséder des fonctions identiques au sein du circuit électronique qui incorpore la structure de transistor. Les deuxième et troisième couches d'isolation électrique peuvent être chacune en un matériau d'oxyde. Dans ce cas, la structure de transistor peut être utilisée pour réaliser un élément de mémoire à accès aléatoire destiné au stockage d'un bit. Par exemple, un potentiel électrique adapté peut être appliqué à la deuxième portion de grille, pour retenir une charge d'espace dans la seconde partie de l'élément semiconducteur qui présente alors un potentiel flottant, en fonction de la valeur du bit stocké. La troisième portion de grille permet alors d'autoriser l'écriture d'une valeur binaire dans la cellule, puis de lire cette valeur en détectant une modification de la tension de seuil du transistor formé par les zones de source et de drain d'une part, et par la troisième portion de grille d'autre part. Une telle cellule de rnémoire à accès aléatoire est volatile, puisque la charge électrique contenue dans la seconde partie de l'élément semiconducteur disparaît si le potentiel électrique appliqué à la deuxième portion de grille est supprimé. Alternativement, les deuxième et troisième couches d'isolation électrique peuvent comprendre chacune un empilement de trois couches élémentaires, chaque empilement comprenant une couche àlémentaire d'un matériau de nitrure située entre deux couches élémentaires de matériaux d'oxydes. La structure de transistor peut alors être utilisée gour réaliser une cellule de mémoire à accès aléatoire destinée au stockage de deux bits. En effet, des charges électriques peuvent être contenues dans chacune des deuxième et troisième couches isolantes, qui correspondent à deux valeurs binaires indépendantes. Dans ce cas, les zones de source et de drain constituent, avec la deuxième portion de grille, une première cellule de mémoire à accès aléatoire non-volatile, ou permanente. Elles constituent simultanément, avec la troisième portion de grille, une seconde cellule de mémoire à accès aléatoire qui est identique à la première cellule, mais indépendante de celle-ci. L'invention propose aussi un procédé de réalisation d'une structure de transistor du type précédent. Un tel procédé comprend les étapes suivantes: /a/ former une première portion semiconductrice au dessus de la surface d'un substrat de circuit électronique intégré, une seconde portion semiconductrice étant située entre le substrat et la première portion semiconductrice dans une zone médiane de cette dernière; /b/ découvrir deux faces latérales de la seconde portion semiconductrice, situées sur deux côtés opposés de celle-ci; /c/ graver partiellement la seconde portion semiconductrice à partir des faces latérales découvertes, en laissant une parti: centrale de la seconde portion semiconductrice plus étroite que la première portion semiconductrice dans la zone médiane de cette dernière; /d/ former deux portions inférieures de couche isolante électriquement, respectivement dans deux cavités produites par la gravure de la seconde portion semiconductrice sur les deux faces lai érales; /e/ former deux portions inférieures conductrices électriquement, respectivement contre les deux portions inférieu -es de couche isolante; /f/ former une portion supérieure de couche isolante électriquement, sur une face de la première portion semiconductrice opposée à la seconde portion semiconductrice; et /g/ former une portion supérieure conductrice électriquement, sur la couche isolante supérieure. Un tel procédé reprend au moins en partie certaines des étapes de réalisation d'un transistor MOS-GAA, en particulier les étapes /a/-/d/. De telles étapes sont donc bien maîtrisées et permettent d'obteni- des rendements élevés de fabrication. A la différence d'une réalisation de transistor MOS-GAA, l'étape de gravure /c/ est arrêtée avant qu'un tunnel débouchant soit formé entre le substrat et la première portion semiconductrice. Selon un mode de mise en oeuvre préféré d'un procédé selon l'invention, les première et seconde portions semiconducrices sont formées respectivement en des premier et second matériaux semiconducteurs qui sont distincts. La seconde portion semiconductrice est alors gravàe à l'étape /c/ en utilisant un procédé de gravure sélectif du second matériau semiconducteur par rapport au premier matériau semiconducteur. Grâce à l'utilisation de deux matériaux différents pour les première et seconde portions semiconductrices, la seconde portion semiconductrice peut être gravée sans qu'il soit nécessaire de protéger la première portion semiconductrice. Le procédé est alors simple et court, en particulier parce que des couches ou des masques destinés à protéger la première portion semiconductrice pendant la gravure de la seconde portion semiconductrice sont inutiles. D'autres particularités et avantages de la présente invention apparaîtront dans la description ci-après de deux exemples de réalisation non limitatifs, en référence aux dessins annexés, dans lesquels: - les figures 1 à 8 illustrent différentes étapes d'un procédé de réalisation d'une structure de transistor selon l'invention; - la figure 9 montre de façon simplifiée la structure de transistor obtenue; et - les figures 10a et 10b illustrent deux utilisations possibles de la structure de transistor de la figure 9. Pour raison de clarté, les dimensions des éléments représentés sur ces figures ne sont pas en proportion avec leurs dimensions réelles. On désigne par N une direction perpendiculaire à la surface d'un substrat sensiblement plan utilisé pour réaliser la structure. La directicn N est orientée vers le haut des figures, et les mots sur , sous , inférieur et supérieur utilisés dans la suite le sont en référence à cette orientation. En outre, des références identiques sur des figures différentes désignent des éléments identiques, ou qui ont des fonctions identiques. L1 et L2 désignent deux directions parallèles à la surface du substrat, appelées respectivement direction longitudinale et direction transversale. Les figures 1-3, 8 et 9 sont des vues en perspective de la structure de transistor en cours d'élaboration, et les figures 4-7 sont dés vues en coupe dans un plan parallèle aux directions N et L2 indiqué sur la figure 3. Enfin, on se limite à décrire dans la suite une succession d'étapes élémentaires de réalisation d'un circuit électronique intégré, qui permet de reproduire l'invention. Chaque étape élémentaire, qui est considérée comme connue en soi, n'est pas reprise en détail. Conformément à la figure 1, un substrat de circuit électronique intégré en cours d'élaboration comprend une base de silicium monocristallin 100. Une zone d'isolation électrique 101, par exemple en silice (SiO2) et du type STI (pour Shallow Trench Isolator en anglais), a été formée dans la base 100 autour d'une zone Z de celle-ci destinée à porter la structure de transistor. La zone Z peut être appelée zone active du substrat. La longueur de la zone Z selon la direction L1 peut être de 200 nanomètres, par exemple. La zone 101 est destinée à isoler électriquement la structure de transistor par rapport à d'autres composants électroniques pouvant être réalisés sur lé même substrat. Deux parties de la zone 101 sont visibles sur la figure 1, de chaque côté de la zone Z selon la direction longitudinale L1. Le substrat comprend en outre une portion 21 formée sur la surface supérieure SO de la base 100 dans la zone Z. La portion 21 peut être en alliage de silicium et de germanium, sensiblement monocristallin. De façon connue, elle peut être obtenue par croissance épitaxiale de l'alliaga à partir de la surface SO de la base 100 dans la zone Z. Enfin, le substrat est recouvert d'une couche conforme de silicium 20 qui s'étend sur la portion d'alliage 21 dans la zone Z et sur la zone d'isolation 101 autour de la zone Z. La couche 20 peut être formée par dépôt de silicium dans des conditions adaptées pour obtenir une croissance épitaxiale à partir de la portion d'alliage 21. La couche 20 est alors sensiblement monocristalline au dessus de la portion d'alliage 21, et polycristalline au dessus de la zone d'isolation 101. On grave le circuit dans deux zones latérales Z1 et Z2 séparées selon la direction transversale L2. De préférence, un procédé de gravure directionnelle par plasma est utilisé, qui est couramment désigné par gravure sèche directionnelle. Pour cela, un masque (non représente) est formé sur le circuit en dehors des zones Z1 et Z2, par exemple par photolithographie, et des particules de plasma sont accélérées contre la surface supérieure du circuit, parallèlement à la direction N et en sens opposé à celle-ci. Lei durée de gravure est ajustée de façon à ce que deux fronts de gravure sensiblement parallèles à la surface SO traversent la couche 20 et la portion 21 respectivement dans les zones Z1 et Z2, puis atteignent la surface SO de la base 100 du substrat. Eventuellement, les zones Z1 et Z2 peuvent avoir une longueur selon la direction longitudinale LI identique à celle de la zone Z. La distance de séparation entre les zones Z1 et Z2, selon la direction transversale L2, est notée t1. Elle peut être de 500 nanomètres, par exemple. Deux faces latérales F1 et F2 de la portion d'alliage 21 sont formées lors de la gravure, de sorte que l'alliage de silicium et de germanium de la portion 21 est découvert au niveau des faces F1 et F2. Les faces latérales FI et F2 sont parallè es aux directions N et L1, et sont situées de chaque côté, selon la direction L2, d'une partie résiduelle de la portion 21. Le masque de gravure est retiré. La figure 2 illustre la configuration du circuit qui est obtenue. La couche 20 comprend maintenant trois parties distinctes: une partie 11 située entre les zones Z1 et Z2 formant un pont au dessus de la partie résiduelle de la portion d'alliage 21, et deux parties 2 et 3 situées aux extrémités de la partie 11 selon la direction longitudinale L1, sur la zone d'isolation 101. On met ensuite le circuit en contact avec un fluide de gravure sélective de l'alliage de silicium et de germanium. Un tel procédé de gravure est bien connu, et permet d'obtenir une gravure sélective et isotrope. Les matériaux de silicium de la couche 20 et de la base 100, ainsi que le matériau de silice de la zone 101, ne sont pas altérés par le fluide de gravure. Le fluide de gravure est en contact avec l'alliage de silicium et de germanium sur les faces latérales F1 et F2. Deux fronts de gravure symétriques, parallèles aux directions N et L1, pénètrent progressivement dans la portion 21, de chaque côté Je celle-ci selon la direction L2. Sur la figure 3, les deux flèches indiquent les directions de gravure de chaque côté de la portion 21. Cette gravure sélective et isotrope est poursuivie pendant une durée déterminée de sorte que les deux fronts avancent sous la partie 11 de la couche 20 jusqu'à être séparés l'un de l'autre par une distance t2 mesurée parallèlement à la direction L2. t2 peut être comprise entre 100 et 200 nanomètres, par exemple. Deux cavités Cl, C2 sont ainsi formées entre la partie 11 et la base 100 selon la direct on N, de chaque côté d'une partie résiduelle 12 de la portion d'alliage 21. La partie d'alliage 12 est centrée, selon la direction L2, par rapport à la partie de silicium 11. Les largeurs des parties 11 et 12 selon la direction transversale L2 sont donc égales à ti et t2, respectivement. La figure 4 fait apparaître clairement les positions relatives des parties 11 et 12 et des cavités Cl et C2. On forme alors une couche 22 continue et isolante é ectriquement sur l'ensemble du circuit. La couche 22 recouvre en particulier les faces découvertes de la base 100 de silicium, de la partie 11 de silicium et de la partie 12 d'alliage de silicium et de germanium (figure 5). La couche 22 peut être formée par dépôt isotrope d'un matériau isolant, tel que la silice (SiO2) ou un composé de type oxy-nitrure de silicium (SiON). Alternativement, la couche 22 peut être formée par oxydation en surface de la base 100 et des parties 11 et 12 lorsque le circuit est mis en contact avec un fluide oxydant et chauffé. Un tel procédé est connu sous la désignation RTA, pour Rapid Thermal Annealing en anglais. Dans ce cas, la couche 22 ne recouvre que les faces découvertes de la base 100 et des parties 11 et 12. L'épaisseur de la couche 22 peut être, par exemple, comprise entre 1 et 2 nanomètres. Des portions 8 et 9 de la couche 22 recouvrent la base 100 et les parties 11 at 12 à l'intérieur des cavités Cl et C2. On dépose alors, de façon isotrope, un matériau conducteur 23 sur le circuit, de façon à remplir les cavités Cl et C2 et à recouvrir la partie 11 ainsi que la base 100. En particulier, un procédé de dépôt à basse pression, par exemple un dépôt chimique en phase vapeur, ou CVD pour Chemical Vapour Deposition en anglais, est adapté pour obtenir un remplissage dense et homogène des cavités Cl et C2. Le matériau conducteur 23 peut être du polysilicium, un métal élémentaire ou un composé métallique tel que le nitrure de titane (TiN), notamment. On grave le matériau 23, à l'aide d'un plasma accéléré parallèlement à la direction N et en sens opposé à celle-ci, de façon à retirer des portions exposées du matériau 23. Les portions de matériau 23 situées au dessus des zones 101, Z1 et Z2, ainsi qu'une portion de matériau 23 située au dessus de la partie 11, sont éliminées. A l'issue de cette étape de gravure directionnelle, seules restent les portions de matériau 23 qui sont abritées, i)arce qu'elles sont situées dans les cavités Cl et C2 sous la partie 11. Ces portions résiduelles sont référencées 5 et 6 sur la figure 6. Un espaceur 102 (figure 7) est ensuite formé, par exemple en mettant en oeuvre le procédé de réalisation d'un espaceur de grille ce transistor MOS. L'espaceur 102 ferme les cavités Cl et C2 remplies par les portions 5 et 6, sur deux côtés latéraux externes de ces dernières. Il peut être en nitrure de silicium (Si3N4), par exemple. Lorsque les surfaces supérieures des parties 2 et 3 d'une part, et de la partie 11 d'autre part, sont situées sensibles- ent à une même hauteur selon la direction N, l'espaceur 102 peut n'être présent que sur les côtés latéraux externes des portions 5 et 6. En effet, le procédé connu d'élaboration d'un espaceur en technologie MOS comprer d une étape de retrait de parties d'espaceur qui sont formées sur des surfaces sensiblement parallèles à la surface du substrat. En utilisant un tel procédé, une partie de l'espaceur 102 qui est formée initialement sur les parties 2, et 11, ainsi que sur les limites entre ces parties, peut être finalement retirée. Une telle configuration peut être obtenue, notamment, lorsque des conditions de croissance de la couche 20 sont adoptées, de sorte que le silicium polycristallin est formé plus rapidement dans les parties 2 et 3 au dessus de la zone 101, en comparaison avec la vitesse de formation du silicium monocristallin au dessus de la portion 21. Les inventeurs ont constaté que la portion de la couche isolante 22 située au dessus de la partie 11 est éliminée lors de la réalisation de l'espaceur 102. Une nouvelle couche d'isolation électrique est alors formée sur le circuit, qui peut être continue et qui comprend une portion supérieure 7 située sur la partie 11, à la place de la portion de la couche 22 située au même endroit (figure 7). Une portion 4 de matériau conducteur est formée sur le circuit, sous la forme d'une bande parallèle à la direction L2, qui s'étend au dessus de la partie 11 et dans les zones Z1 et Z2. La portion 4 peut avoir une largeur, selon la direction L1, qui est sensiblement identique à celle de la zone Z (figure 8). Alternativement, la largeur de la portion 4 peut être inférieure à celle de la zone Z, selon la direction L1, notamment lorsque cette largeur est déterminée par un masque de grilles. Le matériau de la portion 4 peut être ide 'tique à celui des portions 5 et 6. La réalisation du circuit est poursuivie de la même façon que celle d'un circuit usuel à transistors MOS, après que les transistors ont àté terminés. Une couche de prémétallisation 103 est déposée sur le circuit, do façon à enrober l'ensemble de la structure comprenant la partie 11, les portions 2, 3 et 4, et l'espaceur 102 notamment. La couche 103 peut être en silice. Elle est polie de façon à lui conférer une surface supérieure plane S1. Enfin, des connexions électriques sont formées à travers la couche 103, pour relier électriquement les différents éléments conducteurs ou semicondurcteurs de la structure (figure 8). Des connexions '110 et 111 relient respectivement les parties 2 et 3, des connexions 112 relient la portion 4 et des connexions 113 et 114 relient respectivement les portions 5 et 6. Les connexions 113 et 114 traversent la couche 103 et la portion 4, tout en étant isolées électriquement de cette dernière. Pour cela, des cheminées sont d'abord gravées entre la surface S1 et les portions 5 et 6, puis le circuit est exposé à un fluide oxydant de pour former des parois isolantes3 à l'intérieur des cheminées dans la portion 4. Des fonds des cheminées sont de nouveau gravés directionnellement pour y retirer des pellicules isclantes, puis les cheminées sont remplies de matériau conducteur. La figure 9 reprend les principaux éléments conducteurs ou semiconducteurs de la structure réalisée, pour montrer clairement leur agencement. La base 100 du substrat, la zone d'isolation 101, les portions de couches isolantes 7-9, l'espaceur 102, la couche 103 et les connexions électriques 110-114 ne sont pas représentés sur cette figure. La partie 11, en silicium dépourvu de germanium, et la partie 12, en alliage de silicium et de germanium, sont connectées entre elles selon une longueur parallèle à la direction LI. La partie 12 est située entre le substrat et la partie 11. Elles forment ensemble un unique élément semiconducteur, référencé 1, qui s'étend entre les parties 2 et 3 de la structure. Les parties 11 et 12 sont dites première et seconde parties de l'élément 1, respectivement. Dans la structure décrite ici en exemple, l'élément semiconducteur 1 a une section transversale en forme de T dans un plan perpendiculaire à la direction longitudinale L1. La direction longitudinale LI de l'élément 1 est parallèle à la surface SO du substrat qui porte la structure. En outre, à cause de leurs 1 o positions respectives par rapport à la forme de T de l'élément 1, la portion 4 est appelée portion conductrice supérieure, et les portions 5 el 6 sont appelées portions conductrices inférieures. L'espaceur 102, qui n'est pas représenté sur la figure 9 pour raison de clarté, isole électriquement les portions 5 et 6 de la portion 4. On décrit maintenant trois utilisations possibles de cette structure. Dans ces trois utilisations, les parties 2 et 3 sont respectivement des zones de source et de drain de transistors compris dans la structure. Suivant une première utilisation de la structure, les trois portions 4, 5 et 6 constituent une triple grille pour contrôler l'état de conduction d'un transistor unique compris dans la structure. L'élément 1 constitue la zone de canal du transistor, entre la zone de source 2 et la zone de drain 3. La structure de transistor à triple grille ainsi obtenue procure un contrôle particulièrement précis de l'état de conduction du transistor. Suivant une deuxième utilisation de la structure illustrée par la figure 10a, la partie 11 forme avec la portion de couche isolante 7 et la portion 4 un premier transistor MOS, noté Ti. La portion 4 est une portion de grille pour le transistor Ti, et la portion 7 est dite portion supérieure de couche isolante, ou couche d'isolation de grille supérieure. Lorsque le transistor Ti est passant, un canal de conduction est formé dans la partie 11, à proximité de la couche 7. La partie 12 forme, avec les portions de couche isolante 8 et 9 et les portions 5 et 6, un second transistor MOS à deux grilles indépendantes, noté T2. Les deux grilles correspondent respectivement aux portions conductrice: 5 et 6, et sont isolées de la partie 12 par les portions de couche isolante 8 Est 9, dites portions inférieures de couche isolante ou couches d'isolation de grilles inférieures. La partie 12 constitue le corps du transistor T2, et un canal cle conduction est formé dans la partie 12 lorsque le transistor T2 est passait. Les zones de source 2 et de drain 3 sont partagées entre les transistors Ti et T2. Pour cette deuxième utilisation de la structure, la couche isolante 22 dont sont issues les portions 8 et 9 est préférablement une couche simple de maté riau d'oxyde. Les deux grilles du transistor T2 étant indépendantes, elles peuvent être portées à des potentiels électriques respectifs différents. La partie 12 présente alors un potentiel électrique flottant. Un tel transistor T2 peut être utilisé comme cellule de mémoire à accès aléatoire, du type mémoire volatile, pour stocker un bit. Le fonctionnement d'une telle cellule de riémoire volatile à un seul transistor a été évoqué plus haut et n'est pas repris ici. Suivant une troisième utilisation de la structure illustrée par la figure 10b, la couche isolante 22 est constituée d'un empilement de trois couches élémentaires: une couche élémentaire d'un matériau de nitrure enserrée entre deux couches élémentaires de matériaux d'oxyde. Le matériau de nitrure peut être un nitrure de silicium, de type SiN, et les matériaux d'oxyde peuvent être des oxydes de silicium, de type SiO. La portion 8 est alors constituée de trois portions de couches élémentaires 8a, 8b et 8c, respectivement en oxyde, nitrure et oxyde. La partie 12, la portion conductrice 5 et la portion 8 constituent alors un transistor MOS noté T3, qui est adapté pour contenir une charge électrique dans l'empilement des trois portions de couches élémentaires 8a, 8b et 8c. Lorsque le transistor T3 est passant, un canal est formé dans la partie 12 à proximité des portions de couches 8a, 8b et 8c. De façon connue, un tel transistor T3 peut être utilisé comme cellule de mémoire à accès aléatoire, du type mémoire permanente, pour stocker un bit. De même, la portion 9 est constituée de trois portons de couches élémentaires 9a, 9b et 9c, symétriques respectivement par rapport aux portions 30 8a, 8b et 8c. La partie 12, la portion conductrice 6 et la portion 9 constituent alors un autre transistor MOS noté T4, qui estidentique au transistor T3. Le transistor T4 peut donc être utilisé comme une autre cellule de mémoire à accès aléatoire, de type mémoire permanente, pour stocker un bit. Bien que la partie 12 soit partagée entre les transistors T3 et T4, les deux cellules de mémoire correspondant respectivement aux transistors T3 et T4 sont indépendantes. Dans cette troisième utilisation de la structure, la partie 11 de l'élément semiconducteur 1, la portion de couche isolante 7 et la portion de grille 4 forment encore un premier transistor MOS T1, qui est identique à celui décrit pour la deuxième utilisation. Ce transistor Ti possède un fonctionnement indépendant de ceux des transistors T3 et T4. Dans les deuxième et troisième utilisations de la structure à transistor qui ont été décrites, le transistor T1 peut avoir une fonction ciuelconque. Cette fonction peut être liée à celles des transistors T2, T3 ou T4, ou bien être indépendantes de celles-ci. Par exemple, le transistor Ti peut constituer une partie d'un opérateur logique. Alternativement, il peut avoir une fonction analogique. Il est entendu que de nombreuses modifications peuvent être introduites lors d'une réalisation de l'invention, par rapport à la description détaillée ci-dessus, tout en conservant certains au moins; des avantages procurés par l'invention. En particulier, on peut citer les modifications possibles suivantes: - l'orientation de la structure à transistor par rapport à la surface du substrat peut être changée. Ainsi, la direction transversale L2 qui relie les deux portions de grille 5 et 6 peut être perpendiculaire à la surface du substrat SO. Alternativement, la structure décrite peut être retournée par rapport au substrat, de sorte que la portion de grille 4 devient plus proche de la surface SO que les portions de grille 5 et 6 qui sont alors situées au dessus de la partie 11 de l'élément 1; - les deux parties 11 et 12 de l'élément semiconducteur 1 peuvent être en un même matériau, ou être agencées de manière différente tout en 30 permettant encore de disposer les trois portions de grille 4, 5 et 6 autour de l'élément 1; la largeur t1 de la partie 11 de l'élément 1 peut être déterminée de - 14 - différentes façons. En particulier, elle peut résulter d'une dimension d'un autre élément de la structure réalisé avant la partie 11, ou peut être définie par un masque spécifique de lithographie; et - des matériaux isolants à permittivité diélectrique élevée peuvent être utilisés pour les couches d'isolation de grilles 7, 8 et 9. En outre, une structure à transistor selon l'invention peut être réalisée quelque soit la technologie de transistor MOS utilisée, caractérisée par la longueur de grille minimale qui est obtenue avec cette technologie. Enfin, les fonctions de chaque transistor de la structure au sein d'un o circuit électronique ne sont pas limitées à celles qui ont été citées cidessus à titre d'exemples. REVENDICATIONS 1. Structure de transistor comprenant: - un élément semiconducteur (1) s'étendant selon une direction longitudinale (L1) entre une zone de source (2) et une zone de drain (3), ledit élément comprenant une première (11) et une seconde (12) parties reliant chacune les zones de source et de drain, la seconde partie (12) étant connectée à un côté de la première partie (11) sur une longueur entre les zones de source et de drain; - une première portion de grille (4) située d'un côté de la première partie de 10 l'élément semiconducteur (11) opposé à la seconde partie dudit élément (12) ; - une deuxième (5) et une troisième (6) portions cle grille situées respectivement sur deux côtés opposés de la seconde partie de l'élément semiconducteur (12), selon une direction (L2) perpendiculaire à la direction longitudinale (L1) ; et - des première (7), deuxième (8) et troisième (9) couches d'isolation électrique, respectivement situées entre l'élément semiconducteur (1) et les première (4), deuxième (5) et troisième (6) portions de grille. 2. Structure de transistor selon la revendication 1, dans laquelle la seconde partie de l'élément semiconducteur (12) est connectée à la première partie dudit élément (11) de sorte qu'une section transversale dudit élément (1) dans un plan perpendiculaire à la direction longitudinale (L1) possède une forme en T. 3. Structure de transistor selon la revendication 1 ou 2, dans laquelle la direction longitudinale de l'élément semiconducteur (L1) est parallèle à une surface d'un substrat porteur de la structure. 4. Structure de transistor selon la revendication 3, dans laquelle la seconde partie de l'élément semiconducteur (12) est située entre le substrat (100) et la première partie dudit élément (11). 5. Structure de transistor selon l'une quelconque des revendications 1 à 4, dans laquelle les deuxième (8) et troisième (9) couches d'isolation électrique sont chacune en un matériau d'oxyde. 6. Structure de transistor selon l'une quelconque des revendications 1 à 4, dans laquelle les deuxième (8) et troisième (9) couches d'isolation électrique comprennent chacune un empilement de trois couches élémentaires, chaque empilement comprenant une couche élémentaire i'un matériau de nitrure située entre deux couches élémentaires de matériaux d'oxydes. 7. Utilisation d'une structure de transistor selon la revendication 5, pour réaliser une cellule de mémoire à accès aléatoire destinée à stocker un bit. 8. Utilisation d'une structure de transistor selon la revendication 6, pour réaliser une cellule de mémoire à accès aléatoire destinée à stocker deux bits. 9. Procédé de réalisation d'une structure de transistor, comprenant les étapes suivantes: /a/ former une première portion semiconductrice (20) au dessus de la surface (SO) d'un substrat de circuit électronique ir tégré (100), une seconde portion semiconductrice (21) étant située entre le substrat et la première portion semiconductrice dans une zone médiane de ladite première portion semiconductrice (Z) ; /b/ découvrir deux faces latérales (F1, F2) de la seconde portion semiconductrice (21), situées sur deux côtés opposés de ladite seconde portion semiconductrice; /c/ graver partiellement la seconde portion semiconductrice (21) à partir des faces latérales découvertes (F1, F2), en laissant une partie centrale (12) de ladite seconde portion semiconductrice (21) plus étroite que la première portion semiconductrice (20) dans la zone médiane (Z) ; /d/ former deux portions inférieures de couche isolante électriquement (8, 9), respectivement dans deux cavités (Cl, C2) produites par la gravure de la seconde portion semiconductrice (21) sur les deux faces latérales 30 (F1, F2) ; /e/ former deux portions inférieures conductrices électriquement (5, 6), respectivement contre les deux portions inférieures ce couche isolante (8, 9) /f/ former une portion supérieure de couche isolante électriquement (7), sur une face de la première portion semiconductrice (20) opposée à la seconde portion semiconductrice (21) ; et /g/ former une portion supérieure conductrice électriquement (4), sur la portion supérieure de couche isolante (7). 10. Procédé selon la revendication 9, suivant lequel les première (20) et seconde (21) portions semiconducrices sont formées respectivement en des premier et second matériaux semiconducteurs distincts, et suivant lequel la seconde portion semiconductrice (21) est gravée à l'étape,'c/ en utilisant un procédé de gravure sélectif du second matériau semiconducteur par rapport au premier matériau semiconducteur. 11. Procédé selon la revendication 9 ou 10, comprenant en outre, entre les étapes /e/ et /f/, la formation d'un espaceur (102) sur au moins deux côtés latéraux externes des portions conductrices inférieures (5, 6). 12. Procédé selon l'une quelconque des revendications 9 à 11, comprenant en outre la formation de deux connexions électriques (113, 114) reliant respectivement les portions conductrices inférieures (5, 6) à travers la portion conductrice supérieure (4).