Brevet FR2896322A1 — publié le 20070720

Le présent exposé concerne un appareil et un procédé pour traiter des données, et concerne plus particulièrement un circuit intégré capable d'effectuer une opération d'accès direct en mémoire ou DMA (Direct Memory Access) sans utiliser une opération PEPS (Premier Entré, Premier Sorti), tout en consommant une puissance réduite, une carte à circuit intégré comprenant le circuit intégré et un procédé pour traiter des données de la carte à circuit intégré. Une carte à circuit intégré, également appelée "carte intelligente", reçoit des données et de l'énergie à partir d'un terminal en utilisant un signal RF (radiofréquence). La figure 1 est un schéma synoptique d'un circuit intégré utilisé dans une carte à circuit intégré pour effectuer l'accès direct en mémoire en utilisant une opération PEPS. En se référant à la figure 1, on note que le circuit intégré 10 comprend un émetteur/récepteur asynchrone universel (UART pour "Universal Asynchronous Receiver/Transmitter") 20, une unité PEPS 24, une unité centrale de traitement (UC) 26 et une mémoire 28. Lorsque des données sont reçues, les données d'entrée RX sont écrites dans un tampon 22 de l'UART 20, les données lues dans le tampon 22 sont appliquées en entrée de l'unité PEPS 24 sous la commande de l'UART 20, et les données émises par l'unité PEPS 24 sont stockées dans la mémoire 28 sous la commande de l'UC 26. Lorsque des données sont émises, les données provenant de la mémoire 28 sont stockées dans l'unité PEPS 24 sous la commande de l'UC 26, les données provenant de l'unité PEPS 24 sont appliquées en entrée du tampon 22 de l'UART 20 sous la commande de l'UART 20, et les données stockées dans le tampon 22 sont émises en tant que données de sortie TX. Comme représenté sur la figure 1, le circuit intégré 10 comprend l'unité PEPS 24 en plus de la mémoire 28 à laquelle l'UC 26 peut accéder. Par conséquent, l'étendue occupée par le circuit intégré 10 est augmentée et des codes de programme installés dans l'UC 26, qui sont nécessaires pour accéder à l'unité PEPS 24, sont augmentés. En outre, le courant nécessaire pour faire fonctionner l'unité PEPS 24 est augmenté. De plus, une carte à circuit intégré sur laquelle un circuit intégré est installé, fonctionne en utilisant de l'énergie RF fournie par un terminal. Lorsque la distance entre la carte à circuit intégré et le terminal, qu'on appelle une "distance opérationnelle" est augmentée, l'énergie RF qui est fournie à la carte à circuit intégré est diminuée. Si la carte à circuit intégré utilise efficacement l'énergie RF fournie, la quantité de l'énergie RF consommée peut être réduite bien que la distance opérationnelle soit augmentée, et par conséquent le fonctionnement de la carte à circuit intégré est assuré de manière stable. Il est donc possible d'augmenter la distance opérationnelle et d'utiliser encore la carte intelligente. Pour utiliser efficacement l'énergie RF, la carte à circuit intégré a un mode d'économie d'énergie. Le mode d'économie d'énergie comprend un mode d'arrêt, un mode inactif, etc. Le mode d'arrêt et le mode inactif sont décrits ci-dessous en référence respectivement à la figure 2 et à la figure 3. La figure 2 est un schéma pour permettre de comprendre le procédé de commande d'un signal d'horloge dans le mode d'arrêt du circuit intégré représenté sur la figure 1. En se référant à la figure 2, on note qu'un bloc de commande d'horloge 30 intercepte et bloque (état désactivé) un signal d'horloge CLK devant être fourni à une voie d'horloge de mémoire 25, à l'UC 26, à un coprocesseur 27 et à une voie d'horloge de circuit périphérique 29, en réponse au signal de mode d'arrêt CTRL_SM que l'UC 26 émet vers le bloc de commande d'horloge 30. Par conséquent, le signal d'horloge CLK devant être appliqué à une mémoire vive (RAM) 31, une mémoire morte programmable et effaçable de façon électrique (EEPROM) 32, une mémoire morte (ROM) 33, un temporisateur de contrôleur de séquence (WDT pour "Watchdog Timer") 34, un temporisateur 35 et l'UART 22 est également désactivé. Il en résulte que la carte à circuit intégré comprenant le circuit intégré 10 consomme une faible quantité de l'énergie fournie. Lorsqu'un signal de réveil WKU est appliqué au bloc de commande d'horloge 30, le bloc de commande d'horloge 30 fournit à nouveau un signal d'horloge CLK à la voie d'horloge de mémoire 25, à l'UC 26, au coprocesseur 27 et à la voie d'horloge de circuit périphérique 29. Par conséquent, la carte à circuit intégré comprenant le circuit intégré 10 peut effectuer une opération normale. La figure 3 est un schéma pour permettre de comprendre le procédé de commande d'un signal d'horloge dans le mode inactif du circuit intégré représenté sur la figure 1. En se référant à la figure 3, on note que le bloc de commande d'horloge 30 intercepte et bloque (état désactivé) un signal d'horloge CLK devant être fourni à la voie d'horloge de mémoire 25, à l'UC 26 et au coprocesseur 27, mais maintient (état activé) seulement le signal d'horloge CLK appliqué à la voie d'horloge de circuit périphérique 29, en réponse à un signal de mode inactif CTRL IM que l'UC 26 émet vers le bloc de commande d'horloge 30. Par conséquent, le signal d'horloge CLK devant être appliqué à la mémoire vive 31, à la mémoire EEPROM 32 et à la mémoire morte 33 est intercepté et bloqué (état désactivé) et seulement le temporisateur de contrôleur de séquence (WDT) 34, le temporisateur 35 et l'UART 22, qui ont été activés avant d'entrer dans le mode inactif, fonctionnent. De ce fait, la puissance consommée par la carte à circuit intégré comprenant le circuit intégré 10 est considérablement réduite. Lorsqu'un signal de réveil WKU est appliqué au bloc de commande d'horloge 30, le bloc de commande d'horloge 30 applique à nouveau le signal d'horloge CLK à la voie d'horloge de mémoire 25, à l'UC 26, au coprocesseur 27 et à la voie d'horloge de circuit périphérique 29. Par conséquent, la carte à circuit intégré comprenant le circuit intégré 10 effectue une opération normale. De façon générale, une carte à circuit intégré comprenant un circuit intégré reçoit des données et de l'énergie à partir d'un terminal en utilisant un signal RF. D'autre part, dans la section de communication de données, il peut exister une partie dans laquelle la puissance n'est pas stable, conformément à un protocole de communication, ce qui fait qu'une communication normale ne peut pas être effectuée. Des exemples de modes de réalisation de la présente invention procurent un circuit intégré ayant une structure d'accès direct en mémoire (DMA) qui consomme une faible puissance, une carte à circuit intégré comprenant le circuit intégré, et un procédé pour traiter des données de la carte à circuit intégré. Pour accomplir ce qui précède, le semiconducteur conforme à un mode de réalisation de la présente invention comprend une mémoire pour stocker des données, une unité centrale pour traiter des données, un émetteur/récepteur asynchrone universel (UART) et un bloc de circuit de commande. Le bloc de circuit de commande commande le stockage dans la mémoire de données de réception, qui sont émises par l'UART, sur la base d'une adresse supérieure émise par l'UC et d'une adresse inférieure émise par l'UART dans le mode de DMA, ou commande le stockage dans la mémoire de données d'émission, qui sont émises par l'UC, en réponse à une adresse de transfert générée par l'UC, dans le mode d'accès par l'UC. Dans le mode de DMA, l'UART reçoit une trame de réception, extrait des données de réception à partir de la trame de réception et émet vers le bloc de circuit de commande les données de réception extraites, ou reçoit les données d'émission lues dans la mémoire, sur la base de l'adresse supérieure et de l'adresse inférieure, crée une trame d'émission incluant les données d'émission et fournit en sortie la trame d'émission créée. Dans le mode de DMA, un signal d'horloge appliqué à l'UC est intercepté. Le bloc de circuit de commande comprend un premier circuit de sélection, un circuit de génération d'adresse et un deuxième circuit de sélection. Le premier circuit de sélection fournit en sortie n'importe lesquelles des données de réception provenant de l'UART et des données d'émission devant être émises par l'UC vers la mémoire, en réponse à un signal de validation provenant de l'UC. Le circuit de génération d'adresse stocke l'adresse supérieure provenant de l'UC et l'adresse inférieure provenant de l'UART. Le deuxième circuit de sélection émet vers la mémoire l'une quelconque d'une adresse provenant du circuit de génération d'adresse et d'une adresse de transfert, en réponse à un signal de validation provenant de l'UC. La mémoire stocke les données de réception ou fournit les données d'émission à l'UART, en réponse à l'adresse provenant du circuit de génération d'adresse, et transfère les données de réception vers l'UC en réponse à une adresse de réception créée par l'UC. Conformément à un mode de réalisation de la présente invention, le procédé pour traiter des données d'un semiconducteur comprend les étapes consistant à : (a) convertir des données série reçues en données parallèles, par un UART, de façon qu'une UC puisse traiter les données et fournir en sortie les données parallèles ; (b) stocker dans une mémoire les données parallèles provenant de l'UART, sur la base d'une adresse supérieure provenant de l'UC et d'une adresse inférieure provenant de l'UART ; et (c) lire par l'UC les données parallèles stockées dans la mémoire, en utilisant une adresse de réception. Le procédé peut en outre comprendre une étape consistant à intercepter un signal d'horloge qui est fourni à l'UC lorsque l'étape (a) et l'étape (b) sont accomplies. Conformément à un mode de réalisation de la présente invention, le procédé pour traiter des données d'un semiconducteur comprend les étapes consistant à : (a) stocker dans une mémoire des données parallèles devant être transférées par une UC, en utilisant une adresse de transfert ; et (b) recevoir les données parallèles lues dans la mémoire, convertir les données parallèles en données série pour la transmission et fournir en sortie les données série, sur la base d'une adresse supérieure provenant de l'UC et d'une adresse inférieure provenant d'un UART. Le procédé peut en outre comprendre une étape consistant à intercepter un signal d'horloge qui est appliqué à l'UC, lorsque l'étape (b) est effectuée. On pourra comprendre de façon plus détaillée des exemples de modes de réalisation de la présente invention, d'après les descriptions suivantes, à lire en se référant conjointement aux dessins annexés dans lesquels : la figure 1 est un schéma synoptique d'un circuit intégré utilisé dans une carte à circuit intégré pour effectuer des opérations d'accès direct en mémoire (DMA) en utilisant une unité PEPS ; la figure 2 est un schéma pour expliquer le procédé de commande d'un signal d'horloge dans le mode d'arrêt du 30 circuit intégré représenté sur la figure 1 ; la figure 3 est un schéma pour expliquer le procédé de commande d'un signal d'horloge dans le mode inactif du circuit intégré représenté sur la figure 1 ; la figure 4 est un schéma synoptique d'un 35 semiconducteur pour effectuer une opération d'accès direct en mémoire en utilisant une mémoire, conformément à un mode de réalisation de la présente invention ; et la figure 5 est un schéma pour expliquer le procédé de commande d'un signal d'horloge dans le mode d'arrêt du 5 semiconducteur représenté sur la figure 4. On se référera aux dessins annexés, illustrant des exemples de modes de réalisation de la présente invention, pour parvenir à une compréhension suffisante de la présente invention, de ses mérites et des objectifs qui sont 10 atteints par les modes de réalisation de la présente invention. La figure 4 est un schéma synoptique d'un semiconducteur pour effectuer une opération d'accès direct en mémoire (DMA) en utilisant une mémoire, en conformité 15 avec un mode de réalisation de la présente invention. En se référant à la figure 4, on note que le semiconducteur 100 conforme à un mode de réalisation de la présente invention comprend un circuit intégré 110 et une antenne 130. Le semiconducteur 100 peut être une carte à CI, une carte 20 intelligente ou une carte à CI (circuit intégré) sans contact. Le circuit intégré 110 comprend une mémoire 111 pour stocker des données déterminées, une UC 113 pour commander le fonctionnement général du circuit intégré 110 25 ou de la carte à circuit intégré 100, un émetteur/récepteur asynchrone universel (UART) 115, un bloc de circuit de commande 117, une mémoire morte (ROM) 128, un circuit périphérique 129 et un bloc de commande d'horloge 127. La mémoire 111 peut être réalisée sous la forme d'une mémoire 30 volatile telle qu'une mémoire vive (RAM), ou d'une mémoire non volatile telle qu'une mémoire EEPROM ou une mémoire flash. Le bloc de circuit de commande 117 commande le stockage dans la mémoire 111 de données de réception 35 RXDDATA, qui proviennent de l'UART 115, sur la base d'une adresse supérieure INDEX provenant de l'UC 113 et d'une adresse inférieure POINTEUR provenant de l'UART 115, ou le stockage dans la mémoire 111 de données d'émission COUT, qui sont émises par l'UC 113, en réponse à une adresse de transfert CADD générée par l'UC 113. L'UART 115 reçoit une trame de réception RF_RX_DATA, extrait les données de réception RXDATA à partir de la trame de réception RF_RX_DATA, et fournit les données de réception extraites RXDATA à un premier circuit de sélection 119 du bloc de circuit de commande 117. De plus, l'UART 115 reçoit des données d'émission TXOUT lues dans la mémoire 111, génère une trame d'émission RF TX DATA, incluant les données d'émission TXOUT, et fournit en sortie la trame d'émission générée RF_TX_DATA, sur la base de l'adresse supérieure INDEX et de l'adresse inférieure POINTEUR. Une interface RF 125 transmet à l'UART 115 la trame de réception RF_RX_DATA, correspondant à un signal de réception RF, RF_RX, reçu par l'intermédiaire de l'antenne 130. De plus, l'interface RF 125 génère un signal d'émission RF, RF TX, et l'émet vers l'extérieur par l'intermédiaire de l'antenne 130, en réponse à la trame d'émission RF TX DATA provenant de l'UART 115. Le bloc de circuit de commande 117 comprend le premier circuit de sélection 119, un circuit de génération d'adresse 121 et un deuxième circuit de sélection 123. Le premier circuit de sélection 119 fournit à la mémoire 111 soit les données de réception RXDATA provenant de l'UART 115, soit les données d'émission COUT qui doivent être émises par l'UC 113, en réponse à un signal de validation DMAEN provenant de l'UC 113. Le circuit de génération d'adresse 121 stocke l'adresse supérieure INDEX provenant de l'UC 113 et l'adresse inférieure POINTEUR provenant de l'UART 115. Le circuit de génération d'adresse 121 peut être réalisé sous la forme d'un bloc de registres comprenant une multiplicité de registres, mais n'est pas limité à ceci. Le deuxième circuit de sélection 123 fournit à la mémoire 111 soit une adresse DMA ADD provenant du circuit de génération d'adresse 121, soit une adresse de transfert CADD provenant de l'UC 113, en réponse au signal de validation DMAEN provenant de l'UC 113. La mémoire 111 stocke les données de réception RXDATA provenant du premier circuit de sélection 119, ou fournit en sortie à l'UART 115 les données d'émission stockées COUT = TXOUT, en réponse à l'adresse DMA ADD provenant du circuit de génération d'adresse 121. La mémoire 11 transfère vers l'UC 113 les données de réception RXDATA = RX_OUT, en réponse à une adresse de réception CADD générée par l'UC 113. Le bloc de commande d'horloge 127 génère un signal d'horloge CLK devant être appliqué à au moins un de la mémoire 111, de l'UC 113, de l'émetteur/récepteur asynchrone universel 115 et du bloc de circuit de commande 117, à partir d'un signal d'horloge de source SCLK. Le bloc de commande d'horloge 127 peut être réalisé (ou incorporé) dans l'interface RF 125. On va maintenant décrire en détail, en se référant à la figure 4, l'opération selon laquelle l'émetteur/récepteur asynchrone 115 accède à la mémoire 111, qu'on appelle le "mode de DMA", et l'opération selon laquelle l'UC 113 accède à la mémoire 111, qu'on appelle le "mode d'accès par l'UC". La carte à circuit intégré 100 communique avec un terminal (non représenté) dans le mode de DMA. A la réception de données, l'interface RF 125 convertit sous la forme de la trame de réception RF_RX_DATA un signal de réception RF, RF_RX, reçu par l'intermédiaire de l'antenne 130, et il la transfère à l'UART 115. L'UART 115 reçoit la trame de réception RF_RX_DATA, extrait les données de réception RXDATA à partir de la trame de réception reçue RF_RX_DATA, et fournit les données de réception extraites RXDATA au bloc de circuit de commande 117. L'UC 113 active le signal de validation de DMA, DMAEN. Par conséquent, le premier circuit de sélection 119 fournit à la mémoire 111 les données de réception RXDATA provenant de l'UART 115, en réponse au signal de validation de DMA, DMAEN, à l'état activé, et le deuxième circuit de sélection 123 fournit à la mémoire 111 l'adresse DMA ADD provenant du circuit de génération d'adresse 121, en réponse au signal de validation de DMA, DMAEN, à l'état activé. L'adresse DMA ADD provenant du circuit de génération d'adresse 121 est une adresse générée en combinant l'adresse supérieure INDEX provenant de l'UC 113 et l'adresse inférieure POINTEUR provenant de l'UART 115. L'adresse supérieure INDEX, qui est une adresse fixée par l'UC 113 avant que la carte à circuit intégré 100 n'entre dans le mode de DMA, assigne la taille de la région de réception, par exemple 256 octets, dans la mémoire 111, pour stocker les données de réception RXDATA. L'UC 113 régule le nombre de bits constituant l'adresse supérieure INDEX, pour déterminer une position de départ de la région de réception. L'adresse inférieure POINTEUR constitue l'adresse dans la région de réception. La mémoire 111 stocke les données de réception RXDATA dans une région assignée par l'adresse DMA ADD. Lorsque l'UC 113 accède aux données de réception RXDATA, c'est-à-dire dans le mode d'accès par l'UC, l'UC 113 désactive le signal de validation de DMA, DMAEN. Par conséquent, le deuxième circuit de sélection 123 fournit à la mémoire 111 l'adresse CADD provenant de l'UC 113, en réponse au signal de validation de DMA, DMAEN, à l'état désactivé. La mémoire 111 fournit à l'UC 113 les données de réception RXDATA = RX_OUT, en réponse à l'adresse CADD. L'UC 113 traite les données de réception RX_OUT. Lorsque l'UC 113 émet des données, l'UC 113 désactive le signal de validation de DMA, DMAEN. Par conséquent, le premier circuit de sélection 119 fournit à la mémoire 111 les données d'émission COUT provenant de l'UC 113, en réponse au signal de validation de DMA, DMAEN, à l'état désactivé. Le deuxième circuit de sélection 123 fournit à la mémoire 111 l'adresse CADD provenant de l'UC 113, en réponse au signal de validation de DMA, DMAEN, à l'état désactivé. La mémoire 111 stocke les données d'émission COUT dans une région assignée par l'adresse CADD. A l'achèvement du stockage des données d'émission COUT, l'UC 113 active le signal de validation de DMA, DMAEN. L'UART 115 fournit l'adresse inférieure POINTEUR au circuit de génération d'adresse 121, pour émettre les données d'émission COUT. Le deuxième circuit de sélection 123 fournit à la mémoire 111 l'adresse DMA_ADD provenant du circuit de génération d'adresse 121, en réponse au signal de validation de DMA, DMAEN, à l'état activé. L'adresse DMA ADD est formée en combinant l'adresse supérieure INDEX et l'adresse inférieure POINTEUR, parmi lesquelles l'adresse supérieure assigne une adresse supérieure de la région dans laquelle des données sont stockées, et l'adresse inférieure assigne une adresse inférieure de la même région. La mémoire 111 fournit à l'UART 115 les données d'émission COUT = TXOUT stockées dans la région assignée par l'adresse DMA_ADD. Par conséquent, l'UART 115 lit les données d'émission COUT = TXOUT. L'UART 115 crée une trame d'émission incluant les données d'émission TXOUT, et fournit à l'interface RF 125 la trame d'émission RF TX DATA qui est créée. Par exemple, l'UART 115 convertit des données parallèles en données série, mais n'est pas limitée à ceci. L'interface RF 125 convertit la trame d'émission RF TX DATA en un signal d'émission RF et transfère celui-ci vers un terminal (non représenté) par l'intermédiaire de l'antenne 130. La figure 5 est un schéma pour expliquer le procédé de commande d'un signal d'horloge dans le mode d'arrêt du semiconducteur représenté sur la figure 4. En se référant à la figure 4 et à la figure 5, on note que lorsque le semiconducteur, par exemple une carte à circuit intégré, 100, fonctionne dans le mode de DMA, le bloc de commande d'horloge 127, qui génère un signal d'horloge CLK en réponse à un signal d'horloge de source SCLK, intercepte et bloque (état désactivé) le signal d'horloge CLK devant être fourni à une voie d'horloge de mémoire 135, à l'UC 113, à un coprocesseur 136 et à une voie d'horloge de circuit périphérique 137, en réponse à un signal de mode de DMA, DMASM, provenant de l'UC 113. Le signal d'horloge de source SCLK et le signal d'horloge CLK sont de préférence identiques l'un à l'autre. Cependant, des circuits de sélection MUX (multiplexeur) 119, MUX 131 et MUX 133 fournissent le signal d'horloge de source SCLK seulement à un dispositif nécessaire pour l'émission et la réception de données, incluant par exemple une mémoire vive (RAM) 111, un temporisateur 138 et un émetteur/récepteur asynchrone universel 115, en réponse au signal de mode de DMA, DMASM, qui est fourni au bloc de commande d'horloge 127. Le signal d'horloge de source SCLK n'est pas fourni à d'autres éléments, comme une mémoire EEPROM 138, une mémoire morte (ROM) 139 ou un temporisateur de contrôleur de séquence (WDT) 140. Par conséquent, la puissance utilisée dans la carte à circuit intégré 100 est réduite. La carte à circuit intégré 100 conforme à un mode de réalisation de la présente invention peut émettre et recevoir des données de manière régulière, indépendamment d'une puissance instable, du fait que le courant consommé par la carte à circuit intégré 100 est minimisé, même dans la zone dans laquelle la puissance de la carte à circuit intégré 100 est instable, à cause de l'émission et de la réception de données. Comme décrit ci-dessus, dans le semiconducteur 35 conforme à un mode de réalisation de la présente invention, un émetteur/récepteur asynchrone universel peut accomplir une opération de DMA en utilisant une mémoire sans une unité PEPS séparée, et l'étendue occupée par le semiconducteur est donc réduite. De plus, dans le semiconducteur conforme à un mode de réalisation de la présente invention, en interceptant une opération inutile dans l'émission et la réception des données, en particulier l'application d'un signal d'horloge à une UC, il est possible de réduire le courant consommé dans le semiconducteur. Par conséquent, la puissance est stabilisée et la vitesse d'émission et de réception de données du semiconducteur est améliorée. Bien que la présente invention ait été spécialement représentée et décrite en référence à des exemples de modes de réalisation de celle-ci, l'homme de l'art notera que divers changements de forme et de détail peuvent y être apportés sans sortir de l'esprit et du cadre de la présente invention, tels qu'ils sont définis par les revendications suivantes. REVENDICATIONS 1. Semiconducteur caractérisé en ce qu'il comprend : une mémoire (111) pour stocker des données ; une unité centrale de traitement (UC) (113) ; un émetteur/récepteur asynchrone universel (UART) (115) ; et un bloc de circuit de commande (117) pour commander le stockage dans la mémoire (111) de données de réception, qui proviennent de l'UART (115), sur la base d'une adresse supérieure provenant de l'UC (113) et d'une adresse inférieure provenant de l'UART (115), et pour commander le stockage dans la mémoire (111) de données d'émission, qui sont émises par l'UC (113), en réponse à une adresse d'émission générée par l'UC (113) ; et en ce que l'UART (115) reçoit une trame de réception émise vers le semiconducteur (100), extrait des données de réception à partir de la trame de réception, et fournit en sortie au bloc de circuit de commande (117) les données de réception extraites, et l'UART (115) reçoit les données d'émission lues dans la mémoire (111) sur la base de l'adresse supérieure et de l'adresse inférieure, génère une trame d'émission incluant les données d'émission et fournit en sortie la trame d'émission créée. 2. Semiconducteur selon la revendication 1, caractérisé en ce qu'il comprend en outre une interface RF (125) pour générer la trame de réception en réponse à un signal de réception RF, et pour générer un signal d'émission RF en réponse à la trame d'émission. 3. Semiconducteur selon la revendication 2, caractérisé en ce qu'il comprend en outre une antenne (130) pour recevoir le signal de réception RF et pour émettre le signal d'émission RF. 4. Semiconducteur selon la revendication 3, caractérisé en ce que le semiconducteur (100) comprend une carte à circuit intégré sans contact. 5. Semiconducteur selon la revendication 1, caractérisé en ce que le bloc de circuit de commande (117) comprend: un premier circuit de sélection (119) pourfournir à la mémoire (111) soit les données de réception provenant de l'UART (115), soit les données d'émission à émettre par l'UC (113), en réponse à un signal de validation provenant de l'UC {113) ; un circuit de génération d'adresse {121) pour stocker l'adresse supérieure fournie par l'UC (113) et l'adresse inférieure fournie par l'UART (115) ; et un deuxième circuit de sélection (123) pour fournir à la mémoire (111) l'une quelconque d'une adresse fournie par le circuit de génération d'adresse (121) et de l'adresse d'émission générée par l'UC (113), en réponse au signal de validation provenant de l'UC (113) ; dans lequel la mémoire (111) stocke les données de réception et fournit les données d'émission à l'UART (115) en réponse à l'adresse provenant du circuit de génération d'adresse (121), et transmet les données de réception à l'UC (113) en réponse à une adresse de réception générée par l'UC (113). 6. Semiconducteur selon la revendication 2, caractérisé en ce que le bloc de circuit de commande {117) comprend: un premier circuit de sélection {119) pour fournir à la mémoire {111) les données de réception provenant de l'UART (115) en réponse à un signal de validation activé provenant de l'UC (113), et pour fournir à la mémoire (111) les données d'émission à transférer par l'UC (113), en réponse au signal de validation désactivé ; un circuit de génération d'adresse {121) pour stocker l'adresse supérieure provenant de l'UC {113) et l'adresse inférieure provenant de l'UART (115) ; et un deuxième circuit de sélection (123) pour fournir à la mémoire (111) une adresse provenant du circuit de génération d'adresse (121) en réponse au signal de validation activé, et pour fournir l'adresse d'émission à la mémoire {111) en réponse à un signal de validation désactivé ; dans lequel la mémoire (111) stocke les données de réception ou fournit les données d'émission à l'UART (115) en réponse à l'adresse provenant du circuit de génération d'adresse(121) et transmet les données de réception à l'UC (113) en réponse à l'adresse de réception générée par l'UC {113). 7. Semiconducteur selon la revendication 1, caractérisé en ce qu'il comprend en outre un bloc de commande d'horloge (127) pour générer un signal d'horloge devant être appliqué à au moins un de la mémoire {111), de l'UC (113), de l'UART (115) et du bloc de circuit de commande (117) ; et en ce que le bloc de commande d'horloge (127) intercepte le signal d'horloge qui est fourni à l'UC (113) lorsque les données de réception provenant de l'UART (115) sont stockées dans la mémoire (111), ou lorsque l'UART {115) reçoit les données d'émission lues dans la mémoire (111), en réponse à un signal de commande provenant de l'UC {113). 8. Procédé pour traiter des données dans un semiconducteur, caractérisé en ce qu'il comprend les étapes consistant à : {a) convertir des données série reçues en données parallèles par un émetteur/récepteur asynchrone universel (UART) (115), de façon qu'une unité centrale de traitement (UC) (113) puisse traiter les données et fournir en sortie les données parallèles ; (b) stocker dans une mémoire (111) les données parallèles provenant de l'UART (115), sur la base d'une adresse supérieure provenant de l'UC (113) et d'une adresse inférieure provenant de l'UART (115) ; et (c) lire les données parallèles stockées dans la mémoire (111) par l'UC (113) en utilisant une adresse de réception générée par l'UC (113). 9. Procédé selon la revendication 8, caractérisé en ce qu'il comprend en outre l'étape consistant à intercepter un signal d'horloge qui est fourni à l'UC (113) lorsque l'étape (a) et l'étape (b) sont accomplies. 10. Procédé pour traiter des données dans un semiconducteur, caractérisé en ce qu'il comprend les étapes consistant à : (a) stocker dans une mémoire (111), en utilisant une adresse de transfert, des données parallèles à transférer par une unité centrale de traitement (UC)(113) ; et (b) recevoir les données parallèles lues dans la mémoire (111) sur la base d'une adresse supérieure provenant de l'UC (113) et d'une adresse inférieure provenant d'un émetteur/récepteur asynchrone universel (115), convertir les données parallèles en données série de façon à émettre les données parallèles, et fournir en sortie les données série. 11. Procédé selon la revendication 10, caractérisé en ce qu'il comprend en outre l'étape consistant à 10 intercepter un signal d'horloge qui est fourni à l'UC (113) lorsque l'étape (b) est effectuée. 12. Semiconducteur comprenant une mémoire (111) pour stocker des données, une unité centrale de traitement (UC) (113) pour traiter les données et un 15 émetteur/récepteur asynchrone universel (UART) (115), caractérisé en ce que la mémoire (111) et l'UART (115) échangent des données prédéterminées en un mode d'accès direct en mémoire, sur la base d'une adresse supérieure provenant de l'UC (113) et d'une adresse inférieure 20 provenant de l'UART (115) ; et la mémoire (111) et l'UC (113) échangent des données prédéterminées dans un mode d'accès par l'UC, sur la base d'une adresse générée par l'UC (113). 13. Semiconducteur selon la revendication 12, 25 caractérisé en ce qu'il comprend en outre un bloc de circuit de commande (117) pour commander le stockage dans la mémoire (111) de données de réception, qui proviennent de l'UART (115), sur la base de l'adresse supérieure provenant de l'UC (113) et de l'adresse inférieure 30 provenant de l'UART (115), et pour commander le stockage dans la mémoire (111) de données d'émission, qui sont émises par l'UC (113), en réponse à une adresse d'émission générée par l'UC (113) ; et en ce que l'UART (115) convertit une trame de réception pour fournir les données 35 de réception et envoie les données de réception au bloc de circuit de commande (117), ou convertit les donnéesd'émission lues dans la mémoire (111), sur la base de l'adresse supérieure et de l'adresse inférieure, pour fournir une trame d'émission incluant les données d'émission, et fournit en sortie la trame d'émission.