Brevet FR2892856A1 — publié le 20070504

FORMATION DE ZONES DE SILICIURE DANS UN DISPOSITIF SEMICONDUCTEUR Domaine de l'invention La présente invention concerne un procédé de formation de zones de siliciure d'épaisseurs différentes dans un dispositif tel qu'un circuit intégré. Exposé de l'art antérieur Les figures 1A à 1E illustrent un procédé connu de formation d'un transistor CMOS de type "Totalement siliciuré", plus connu sous l'acronyme anglais TOSI pour "Totally Silicided". La grille d'un tel transistor est complètement siliciurée et l'épaisseur de siliciure est d'environ 100 nm. Les zones de source et drain de ce transistor sont quant à elles recouvertes d'une fine couche de siliciure d'environ 10 nm d'épaisseur. Dans une étape initiale, illustrée en figure 1A, on forme une structure de transistor classique sur un substrat de silicium 1. Le transistor comprend une grille 2 en silicium polycristallin isolée du substrat 1 par une fine couche isolante 3. Des espaceurs 4 et 5 sont placés contre les flancs de l'empilement de la fine couche isolante 3 et de la grille 2. Des zones de source/drain 6 et 7 sont formées dans la partie supé- rieure du substrat 1 de part et d'autre de la grille 2. Dans une étape suivante, illustrée en figure 1B, on recouvre la structure précédemment obtenue d'une couche métallique, par exemple une couche de nickel 10. On chauffe l'ensemble de la structure de façon à faire réagir la couche de nickel 10 avec les zones de silicium en contact avec cette dernière. On obtient après recuit des zones de siliciure 11 et 12 en surface des zones de source/drain 6 et 7 ainsi qu'une zone de siliciure 13 en surface de la grille 2. La couche de nickel 10 est alors éliminée. A l'étape suivante, illustrée en figure 1C, on recouvre la structure précédemment obtenue d'une couche isolante 20. On effectue ensuite un polissage mécano-chimique de la couche isolante 20 jusqu'à découvrir la zone de siliciure 13 en surface de la grille 2. A l'étape suivante, illustrée en figure 1D, on dépose de nouveau une couche de nickel 30 sur la structure précédemment obtenue. On chauffe alors l'ensemble de la structure de façon à faire réagir la couche de nickel 30 avec le silicium de la grille 2. La figure 1E illustre la structure du transistor après recuit et élimination de la couche de nickel 30. La grille 2 de silicium est alors remplacée par une grille de siliciure 40. Un inconvénient du procédé précédemment décrit est qu'il nécessite un grand nombre d'étapes. De plus, il nécessite 25 une étape de polissage mécano-chimique difficile à mettre en oeuvre de façon industrielle. Résumé de l'invention Un objet de la présente invention est de prévoir un procédé comportant un nombre restreint d'étapes pour former des 30 zones de siliciure d'épaisseurs différentes. Un autre objet de la présente invention est de prévoir un tel procédé facile à mettre en oeuvre. Pour atteindre tout ou partie de ces objets, la pré- sente invention prévoit un procédé de formation de zones de 35 siliciure d'épaisseurs différentes dans un dispositif comportant 15 20 des premières et secondes zones de silicium, comprenant les étapes suivantes : implanter de l'antimoine ou de l'aluminium dans la partie supérieure des premières zones de silicium ; recouvrir les zones de silicium d'un matériau métallique ; et chauffer le dispositif pour transformer tout ou partie des zones de silicium en zones de siliciure, d'où il résulte que les zones de siliciure formées au niveau des premières zones de silicium sont plus minces que les zones de siliciure formées au niveau des secondes zones de silicium. Selon un mode de mise en oeuvre du procédé susmentionné, après implantation, la concentration en antimoine ou en aluminium dans les premières zones de silicium est inférieure ou égale à 5*1015 atomes/cm3. Selon un mode de mise en oeuvre du procédé susmen- tionné, après implantation, la concentration en antimoine dans les premières zones de silicium est inférieure ou égale à 1015 atomes/cm3. Selon une variante du procédé susmentionné, le procédé comprend en outre une étape d'élimination du matériau métallique. La présente invention prévoit en outre un procédé de formation d'un transistor CMOS comprenant les étapes suivantes : former, dans et au-dessus d'un substrat de silicium d'un premier type de dopage, une structure de transistor comportant une grille en silicium isolée du substrat par une fine couche isolante, et des zones de source/drain d'un second type de dopage placées dans la partie supérieure du substrat de part et d'autre de la grille ; et transformer la grille de silicium en une grille de siliciure et former des zones de siliciure en surface des zones de source/drain selon le procédé susmentionné, les zones de source/drain et la grille de silicium constituant respectivement des premières zones de silicium et une seconde zone de silicium. Dans un mode de mise en oeuvre du procédé susmentionné, l'étape de chauffage est effectuée à haute température et le procédé comprend en outre un recuit à très haute température. Dans un mode de mise en oeuvre du procédé susmentionné, destiné à former un transistor de type NMOS, de l'antimoine est implanté dans les zones de source/drain comprenant des éléments dopants de type N. Dans un mode de mise en oeuvre du procédé susmentionné, destiné à former un transistor de type PMOS, de l'aluminium est implanté dans la partie supérieure des zones de source/drain comprenant des éléments dopants de type P. Dans un mode de mise en oeuvre du procédé susmentionné, la grille en silicium comprend des éléments dopants du second type de dopage. La présente invention prévoit en outre une structure de transistor CMOS formé dans et au-dessus d'un substrat de silicium dopé d'un premier type de dopage, comportant une grille en silicium isolée du substrat par une fine couche isolante et des zones de source/drain d'un second type de dopage placées dans la partie supérieure du substrat de part et d'autre de la grille, et telle que les zones de source/drain contiennent de l'antimoine ou de l'aluminium en concentration inférieure à 5.1015 atomes/cm3. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A à 1E sont des vues en coupe de struc-30 tures obtenues à l'issue d'étapes successives d'un procédé connu de formation d'un transistor "TOSI" ; et les figures 2A à 2G sont des vues en coupe de structures obtenues à l'issue d'étapes successives d'un exemple de mise en oeuvre du procédé de la présente invention appliqué à la 35 formation d'un transistor TOSI. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des dispositifs semiconducteurs, les diverses figures ne sont pas tracées à l'échelle. Le procédé de la présente invention comprend une unique étape de siliciuration ou plus précisément un unique dépôt d'une couche métallique sur des zones de silicium pour former du siliciure lors d'un recuit subséquent. Selon un aspect de la présente invention, préalablement à cette étape de siliciuration, on implante de l'antimoine ou de l'aluminium dans la partie supérieure des zones de silicium en surface desquelles on souhaite former une fine couche de siliciure. Aucune implantation d'antimoine ou d'aluminium n'est effectuée dans les zones de silicium dans lesquelles on souhaite former une couche de siliciure épaisse. Comme cela a été mis en évidence par la demanderesse, la présence d'antimoine ou d'aluminium en relativement faible quantité permet de "freiner" la formation de siliciure et par conséquent de limiter l'épaisseur des zones de siliciure formées en surface de zones de silicium comprenant de l'antimoine ou de l'aluminium. Un exemple de mise en oeuvre du procédé selon la présente invention est décrit ci-après en relation avec les figures 2A à 2G dans le cas de la formation d'un transistor TOSI de type NMOS. Dans une étape initiale, illustrée en figure 2A, on forme successivement, au dessus d'un substrat de silicium 100, une fine couche isolante 101, une couche de silicium polycristallin 102, et une couche de protection 103. La couche de protection est par exemple constituée d'oxyde de silicium ou de nitrure de titane. La fine couche isolante 101 est par exemple constituée d'oxyde de silicium ou de tout autre matériau diélectrique présentant une valeur de permittivité élevée. A l'étape suivante, illustrée en figure 2B, on grave l'empilement des couches 101 à 103 de façon à conserver un empilement de grille 110 comprenant une fine portion isolante 111, une portion de grille 112 en silicium et une portion de protection 113. A l'étape suivante, illustrée en figure 2C, on forme des espaceurs 120 et 121 contre les flancs de l'empilement de grille 110. On forme ensuite des zones de source/drain 122 et 123, dans la partie supérieure du substrat 100 de part et d'autre de l'empilement de grille 110. Les zones de source/drain 122 et 123 sont dans cet exemple dopées de type N. A l'étape suivante, illustrée en figure 2D, on effectue une implantation d'antimoine dans la partie supérieure des zones de source/drain 122 et 123. On notera que la portion de grille 112 est protégée par la portion de protection 112 lors de cette implantation d'antimoine. A l'étape suivante, illustrée en figure 2E, on élimine la portion de protection 113 de façon à découvrir la portion de grille 112. A l'étape suivante, illustrée en figure 2F, on recouvre la structure précédemment obtenue d'une couche métallique 130 par exemple constituée de nickel. On effectue alors un recuit pour faire réagir la couche métallique 130 avec les zones de silicium en contact avec cette dernière, c'est-à-dire les zones de source/drain 122 et 123 et la portion de grille 112. La figure 2G illustre la structure du transistor obtenu après recuit et élimination de la couche métallique 130. De fines zones de siliciure 140 et 141 sont formées en surface des zones de source/drain 122 et 123. La portion de grille 112 est quant à elle devenue une portion de grille entièrement siliciurée 142. A titre indicatif, et non limitatif, les caractéristiques du transistor représenté en figure 2G sont les suivantes : "longueur" de grille ou distance entre zones de source et drain 122/123 : 120 nm ; épaisseur de la portion isolante 111 : 2 nm ; épaisseur de la portion de grille 142 : 100 nm ; épaisseur des zones de siliciure 140 et 141 : 12 nm. On notera que dans cet exemple de réalisation, le rapport entre l'épaisseur de la portion de grille 142 et l'épaisseur de chacune des zones de siliciure 140 et 141 est proche de 10. Ce rapport pourrait être plus élevé ou plus faible en ajustant la concentration d'antimoine implanté dans les zones de source/drain préalablement à l'étape de siliciuration. Plus la concentration d'antimoine est élevée, plus les zones de siliciuration 140 et 141 sont minces. Un rapport d'épaisseurs de 10 peut être obtenu avec une concentration d'antimoine d'environ 3.1015 atomes/cm3. Lorsque l'on souhaite un rapport d'épaisseurs inférieur à 5, on peut utiliser des concentrations d'antimoine inférieur à 1015 atomes/cm3. Selon une variante du procédé précédemment décrit, au lieu d'implanter de l'antimoine, on implante de l'aluminium dans les zones de source/drain 122 et 123 préalablement à l'étape de siliciuration. L'aluminium présent dans les zones de source/drain 122 et 123 permet de limiter la formation de siliciure en surface de ces dernières. Cependant, on notera que le pouvoir "limitant" de l'aluminium est moindre que celui de l'antimoine. Pour avoir un rapport d'épaisseur de 5 entre les zones fines et épaisses de siliciure, il faut une concentration en aluminium d'environ 5.1015 atomes/cm3. Un intérêt néanmoins de l'aluminium par rapport à l'antimoine est que l'aluminium est un élément dopant de type P contrairement à l'antimoine qui est un élément dopant de type N. Ainsi, dans le cas où l'on ne souhaite pas introduire des éléments dopants de type N dans la zone de silicium en surface de laquelle on forme une fine couche de siliciure, l'utilisation d'aluminium est préférable. On notera cependant, qu'étant donné les faibles quan-35 tités d'antimoine nécessaires pour "freiner" la formation de siliciure, son utilisation ne devrait pas être gênante dans le cas d'un transistor PMOS. En effet, les concentrations en éléments dopants de type P dans les zones de source/drain sont classiquement de 1016 atomes/cm3 et une concentration en antimoine inférieure ou égale 1015 atomes/cm3 n'a que peu d'effets sur le dopage. Selon un mode de mise en oeuvre de l'étape de siliciuration précédemment décrite en relation avec les figures 2F et 2G, la siliciuration est effectuée en deux phases. La première phase consiste à faire réagir les zones de source/drain 122, 123 et la portion de grille 112 avec la couche métallique 130 dans une enceinte à "haute température", par exemple égale à 250 C, pendant une durée permettant de transformer une partie supérieure de la portion de grille 112 en un siliciure de type Ni2Si. On retire ensuite la structure de l'enceinte chauffante pour éliminer la couche métallique 130. Puis dans une seconde phase, on replace la structure dans une enceinte chauffante à une température plus élevée, par exemple égale à 400 C, de façon à continuer le procédé de siliciuration. Une partie du siliciure Ni2Si présent dans la partie supérieure de la grille 112 réagit alors avec la partie inférieure de la portion de grille en silicium pour former un siliciure de type NiSi. On obtient au final une portion de grille 112 entièrement siliciurée. La partie inférieure de la portion de grille est constituée d'un siliciure de type NiSi et la partie supérieure d'un siliciure de type Ni2Si. Par ailleurs, les zones "minces" de siliciure 140 et 141 formées en surface des zones de source/drain 122 et 123 sont entièrement constituées de siliciure de type Ni2Si. Un avantage de ce procédé de siliciuration en deux phases est qu'il permet d'éviter que les espaceurs 120 et 121 réagissent avec la couche métallique 130 pour former une fine couche conductrice de siliciure susceptible de court-circuiter la grille et les zones de source/drain du transistor. Un autre avantage de ce procédé de siliciuration en deux phases est qu'il permet d'obtenir un siliciure de type NiSi moins résistif qu'un siliciure de type Ni2Si. Par ailleurs, la couche de silicium 102 destinée à former la portion de grille 112 peut être dopée de type P ou N avant d'être recouverte par la couche de protection 103. Le dopage de la portion de grille 112 permet d'ajuster la tension de seuil du transistor. L'implantation d'éléments dopants de type P lors de la formation d'un transistor PMOS ou l'implan- tation d'éléments dopants de type N lors de la formation d'un transistor NMOS permet d'avoir un couplage capacitif plus important entre la portion de grille et le substrat. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, l'homme de l'art pourra imaginer d'autres utilisations du procédé de la présente invention. De plus, dans le cas où l'on souhaite former des zones de siliciure présentant plus de deux épaisseurs différentes, des concentrations différentes d'antimoine peuvent être implantées préalablement à l'étape de siliciuration. On peut en outre implanter des éléments différents, antimoine ou aluminium, de façon à obtenir des zones de siliciure d'épaisseurs différentes. En outre, on pourra utiliser d'autres matériaux métalliques que le nickel pour former les zones de siliciure. On pourra par exemple utiliser du cobalt, du titane, du tungstène, de l'ytterbium ou encore un alliage à base d'un ou plusieurs de ces métaux tel que du nickel/cobalt ou du nickel/ytterbium. REVENDICATIONS 1. Procédé de formation de zones de siliciure d'épaisseurs différentes dans un dispositif comportant des premières et secondes zones de silicium (122, 123 ; 112), comprenant les étapes suivantes : implanter de l'antimoine ou de l'aluminium dans la partie supérieure des premières zones de silicium ; recouvrir les zones de silicium d'un matériau métallique (130) ; et chauffer le dispositif pour transformer tout ou partie des zones de silicium en zones de siliciure (140, 141 ; 142), d'où il résulte que les zones de siliciure formées au niveau des premières zones de silicium sont plus minces que les zones de siliciure formées au niveau des secondes zones de silicium. 2. Procédé selon la revendication 1, dans lequel, après implantation, la concentration en antimoine ou en aluminium dans les premières zones de silicium (122, 123) est inférieure ou égale à 5*1015 atomes/cm3. 3. Procédé selon la revendication 1, dans lequel, après implantation, la concentration en antimoine dans les premières zones de silicium (122, 123) est inférieure ou égale à 1015 atomes/cm3. 4. Procédé selon la revendication 1, comprenant en outre une étape d'élimination du matériau métallique (130). 5. Procédé de formation d'un transistor CMOS compre-25 nant les étapes suivantes : former, dans et au-dessus d'un substrat de silicium (100) d'un premier type de dopage, une structure de transistor comportant une grille en silicium (112) isolée du substrat par une fine couche isolante (111), et des zones de source/drain 30 (122, 123) d'un second type de dopage placées dans la partie supérieure du substrat de part et d'autre de la grille ; et transformer la grille de silicium en une grille de siliciure (142) et former des zones de siliciure (140, 141) en surface des zones de source/drain selon le procédé de la 11 revendication 1, les zones de source/drain et la grille de silicium constituant respectivement des premières zones de silicium et une seconde zone de silicium. 6. Procédé selon les revendications 4 et 5, dans lequel l'étape de chauffage est effectuée à haute température et comprenant en outre un recuit à très haute température. 7. Procédé selon la revendication 5, destiné à former un transistor de type NMOS, dans lequel de l'antimoine est implanté dans les zones de source/drain (122, 123) comprenant des éléments dopant de type N. 8. Procédé selon la revendication 5, destiné à former un transistor de type PMOS, dans lequel de l'aluminium est implanté dans la partie supérieure des zones de source/drain comprenant des éléments dopants de type P. 9. Procédé selon la revendication 5, dans lequel la grille en silicium (112) comprend des éléments dopants du second type de dopage. 10. Transistor CMOS formé dans et au-dessus d'un substrat de silicium (100) dopé d'un premier type de dopage, comportant une grille de siliciure (142) isolée du substrat par une fine couche isolante (111) et des zones de source/drain (122, 123) d'un second type de dopage placées dans la partie supérieure du substrat de part et d'autre de la grille, des zones de siliciure (140, 141) étant formées en surface des zones de source/drain, caractérisé en ce que les zones de source/drain contiennent de l'antimoine ou de l'aluminium en concentration inférieure à 5.1015 atomes/cm3.