Brevet FR2890237A1 — publié le 20070302

La présente invention concerne des procédés de formation de structures dans des circuits intégrés, et plus particulièrement des procédés de formation de structures de transistors NMOS/PMOS dans des circuits intégrés. Des recherches sont en cours dans le domaine des structures du type métal - oxyde - semiconducteur complémentaire (CMOS), en ce qui concerne l'amélioration de la mobilité des porteurs. Certaines des voies étudiées pour de telles améliorations comprennent l'utilisation de matériaux diélectriques de grille à K élevé avec des électrodes de grille en métal, l'utilisation de structures de transistors CMOS du type FinFET, et la formation de matériaux soumis à des contraintes dans le canal d'un transistor CMOS et l'utilisation de revêtements pour induire des contraintes. Une approche pour améliorer la mobilité de porteurs dans des structures CMOS, comme envisagé par exemple dans un document de Komoda et al. ; "Mobility Improvement for 45 nm Node by Combination of Optimized Stress Control and Channel Orientation Design", Electron Devices Meeting, 2004, IEDM Technical Digest, IEEE International 13-15 Déc. 2004, pages 217 220, comprend l'utilisation de silicium - germanium, l'orientation de canal et des couches de revêtement. Diverses approches listées ci-dessus sont également examinées, par exemple, dans un document de Pidin et al. ; "A Novel Strain Enhanced CMOS Architecture Using Selectively High Tensile and High Compressive Silicon Nitride Films", Proc. IEDM 213-216 (2004) et dans les brevets des E.U.A. n 6 885 084, 6 621 131 et 6 861 318. Des modes de réalisation conformes à l'invention peuvent procurer des procédés de formation de transistors NMOS/PMOS avec des sources / drains incluant des matériaux soumis à des contraintes, et des dispositifs ainsi formés. Conformément à ces modes de réalisation, un procédé de formation d'un circuit intégré comprend la formation sélective de régions de canal actives pour des transistors 2890237 2 NMOS et PMOS sur un substrat, parallèlement à une orientation cristalline de celui-ci, et la formation sélective de régions de source / drain des transistors NMOS avec à l'intérieur des impuretés consistant en carbone (C). Dans certains modes de réalisation conformes à l'invention, le procédé comprend en outre la formation d'une couche en traction sur les transistors NMOS pour produire une déformation de traction dans les régions actives de ceux-ci. Dans certains modes de réalisation conformes à l'invention, la formation d'une couche en traction comprend la formation d'une couche de SiN sur les transistors NMOS, de façon qu'un rapport de liaison N-H à liaison Si- H dans la couche de SiN soit environ de 1 à 5. Dans certains modes de réalisation conformes à l'invention, la formation d'une couche de SiN comprend la formation de la couche de SiN avec une épaisseur d'environ 5 nm à environ 200 nm, en utilisant un gaz consistant en SiH4 fourni à un débit normalisé d'environ 10 à environ 100 cm3/min, avec un gaz consistant en NH3 fourni à un débit normalisé d'environ 1 à environ 5 1/min, à une puissance d'environ 50 à environ 1000 W et une température d'environ 400 C à environ 500 C. Dans certains modes de réalisation conformes à l'invention, la formation sélective de régions de source / drain comprend la croissance épitaxiale de silicium dopé avec C dans les régions de source / drain, pour former des régions de source / drain pour les transistors NMOS, de manière à substituer des atomes de C dans une proportion d'environ 1 à environ 2 % des atomes de Si dans les régions de source / drain. Dans certains modes de réalisation conformes à l'invention, la formation sélective de régions de source / drain comprend l'implantation de C dans les régions de source / drain des transistors NMOS. Dans certains modes de réalisation conformes à l'invention, la croissance épitaxiale comprend la croissance épitaxiale de silicium dopé avec du carbone dans les régions de source / drain en utilisant un processus de 2890237 3 dépôt chimique en phase vapeur (CVD) à une température inférieure à environ 650 C. Dans certains modes de réalisation conformes à l'invention, la croissance épitaxiale du silicium dopé avec C comprend la croissance épitaxiale du silicium dopé avec C dans les régions de source / drain en utilisant un processus de dépôt chimique en phase vapeur sous pression réduite (RPCVD) ou de dépôt chimique en phase vapeur sous ultra-vide (UHVCVD). Dans certains modes de réalisation conformes à l'invention, la croissance épitaxiale du silicium dopé avec C dans les régions de source / drain en utilisant un processus RPCVD comprend la fourniture de gaz consistant en silicium à un débit normalisé d'environ 100 à environ 200 cm3/min, avec un gaz consistant en C à un débit normalisé d'environ 5 à environ 50 cm3/min, avec un gaz de gravure sélective à un débit normalisé inférieur à environ 1000 cm3/min, sous une pression d'environ 1333 Pa (10 Torr) à environ 2667 Pa (20 Torr). Dans certains modes de réalisation conformes à l'invention, la formation sélective de régions de source / drain des transistors NMOS avec des impuretés consistant en C à l'intérieur comprend en outre la formation seulement des régions de source / drain des transistors NMOS avec les impuretés consistant en carbone. Dans certains modes de réalisation conformes à l'invention, le procédé comprend en outre la formation des régions de source / drain des transistors PMOS avec des impuretés consistant en germanium (Ge) à l'intérieur. Dans certains modes de réalisation conformes à l'invention, la formation d'une couche en traction sur les transistors NMOS comprend en outre la formation de la couche en traction seulement sur les transistors NMOS, sans former la couche en traction sur les transistors PMOS. Dans certains modes de réalisation conformes à l'invention, la formation d'une couche en traction sur les transistors NMOS comprend la formation de la couche en traction seulement sur les transistors NMOS, le procédé 2890237 4 comprenant en outre la formation d'une couche en compression seulement sur les transistors PMOS. Dans certains modes de réalisation conformes à l'invention, la formation d'une couche en compression comprend en outre la neutralisation de la déformation associée à la couche en traction sur les transistors PMOS. Dans certains modes de réalisation conformes à l'invention, un circuit intégré CMOS comprend des régions de canal actives pour des transistors NMOS et PMOS sur un substrat, parallèles à une orientation cristalline de celui-ci, et des régions de source / drain des transistors NMOS avec à l'intérieur des impuretés consistant en carbone (C). Dans certains modes de réalisation conformes à l'invention, le circuit comprend en outre une couche en traction sur les transistors NMOS pour produire une déformation de traction dans les régions actives de ceux-ci. Dans certains modes de réalisation conformes à l'invention, la couche en traction est une couche de SiN sur les transistors NMOS, avec une valeur d'environ 1 à 5 pour un rapport de liaison N-H à liaison Si-H dans la couche de SiN. Dans certains modes de réalisation conformes à l'invention, la couche de SiN a une épaisseur d'environ 5 nm à environ 200 nm. Dans certains modes de réalisation conformes à l'invention, les régions de source / drain consistent en silicium épitaxial dopé avec C, les atomes de C étant substitués dans une proportion d'environ 1 % à environ 2 % des atomes de Si dans les régions de source / drain. Dans certains modes de réalisation conformes à l'invention, le circuit comprend en outre des régions de source / drain des transistors PMOS incluant à l'intérieur des impuretés consistant en germanium (Ge). Dans certains modes de réalisation conformes à l'invention, la couche en traction est présente seulement sur les transistors NMOS. Dans certains modes de 2890237 5 réalisation conformes à l'invention, le circuit comprend en outre une couche en compression seulement sur les transistors PMOS. Dans les dessins: La figure 1 est une représentation schématique d'une tranche montrant diverses orientations de plans à l'intérieur de celle-ci. Les figures 2-12 sont des coupes qui illustrent des procédés de formation de transistors NMOS/PMOS en conformité avec certains modes de réalisation de l'invention. Les figures 13-15 sont des coupes qui illustrent des procédés de formation de transistors NMOS/PMOS en conformité avec certains modes de réalisation de l'invention. La figure 16 est une coupe qui illustre des structures intermédiaires formées pendant la formation de transistors NMOS/PMOS en conformité avec certains modes de réalisation de l'invention. La figure 17 est une coupe qui illustre des structures intermédiaires formées pendant la formation de transistors NMOS/PMOS en conformité avec certains modes de réalisation de l'invention. L'invention est décrite plus complètement ci-après en référence aux dessins annexés, qui montrent des modes de réalisation de l'invention. Cette invention peut cependant être matérialisée sous de nombreuses formes différentes et ne doit pas être considérée comme étant limitée aux modes de réalisation présentés ici. A la place, ces modes de réalisation sont fournis de façon que cet exposé soit approfondi et complet et permette à l'homme de l'art d'apprécier pleinement le cadre de l'invention. Dans les dessins, la taille et les dimensions relatives de couches et de régions peuvent être exagérées pour la clarté. On notera que lorsqu'il est dit qu'un élément ou une couche est "sur", "connecté à" ou "couplé à" un autre élément ou couche, il peut être directement, sur, connecté ou couplé à l'autre élément ou couche, ou bien des éléments 2890237 6 ou couches intermédiaires peuvent être présents. Au contraire, lorsqu'il est dit qu'un élément est "directement sur", "directement connecté à" ou "directement couplé à" un autre élément ou couche, aucun élément ou couche intermédiaire n'est présent. Des éléments semblables sont toujours désignés par des numéros semblables. Dans l'usage qui en est fait ici, le terme "et/ou" englobe n'importe quelles et toutes les combinaisons d'un ou plusieurs des éléments cités associés. On notera que bien que les termes premier, deuxième, troisième, etc. puissent être utilisés ici pour décrire divers éléments, composants, régions, couches et/ou sections, ces éléments, composants, régions, couches et/ou sections ne doivent pas être limités par ces termes. Ces termes sont utilisés seulement pour distinguer un élément, composant, région, couche ou section vis-à-vis d'une autre région, couche ou section. Par conséquent, un premier élément, composant, région, couche ou section envisagé ci-dessous pourrait être appelé un deuxième élément, composant, région, couche ou section, sans s'écarter des enseignements de la présente invention. Des termes désignant des relations spatiales, tels que "au-dessous", "sous", "inférieur", "au-dessus", "supérieur" et autres, peuvent être utilisés ici pour faciliter la description pour décrire la relation entre un élément ou une caractéristique et un ou plusieurs autres éléments ou caractéristiques, comme illustré dans les figures. On notera que les termes indiquant des relations spatiales sont destinés à englober différentes orientations du dispositif pendant l'utilisation ou le fonctionnement, en plus de l'orientation représentée dans les figures. Par exemple, si le dispositif dans les figures est retourné, des éléments décrits comme étant "sous" ou "au-dessous" d'autres éléments ou caractéristiques seraient alors orientés "au-dessus" des autres éléments ou caractéristiques. Par conséquent, le terme "sous", pris à titre d'exemple, peut englober à la fois une orientation au-dessus et audessous. Le dispositif peut être orienté d'une autre manière (tourné de 90 degrés ou sous d'autres orientations), et les descripteurs de relations spatiales utilisés ici doivent être interprétés de façon correspondante. La terminologie utilisée ici vise seulement à décrire des modes de réalisation particuliers, et n'est pas destinée à limiter l'invention. Dans l'usage qui en est fait ici, les formes du singulier "un" et "le" visent à inclure également les formes du pluriel, sauf si le contexte indique clairement le contraire. On notera également que les termes "comprend" et/ou "comprenant", lorsqu'ils utilisés dans cette description, spécifient la présence de caractéristiques, nombres entiers, étapes, opérations, éléments et/ou composants mentionnés, mais n'interdisent pas la présence ou l'ajout d'un ou plusieurs autres nombres entiers, caractéristiques, étapes, opérations, éléments, composants et/ou groupes de ceux-ci. Des modes de réalisation de l'invention sont décrits ici en référence à des illustrations en coupe qui sont des illustrations schématiques de modes de réalisation idéalisés (et de structures intermédiaires) de l'invention. De ce fait, il faut prévoir des variations par rapport aux formes des illustrations, résultant par exemple de techniques et/ou de tolérances de fabrication. Par conséquent, des modes de réalisation de l'invention ne doivent pas être interprétés comme étant limités au formes particulières de régions illustrées ici, mais doivent inclure des écarts dans des formes qui résultant par exemple de la fabrication. Par exemple, une région implantée illustrée comme un rectangle aura de façon caractéristique des formes arrondies ou incurvées, et/ou un gradient de concentration d'implantation à ses bords, au lieu d'un changement binaire d'une région implantée à une région non implantée. De façon similaire, une région enterrée formée par implantation peut donner lieu à une certaine implantation dans la région située entre la région enterrée et la surface à travers laquelle l'implantation est effectuée. Par conséquent, les régions illustrées dans les figures sont schématiques par nature et leurs formes ne visent pas à illustrer la forme réelle d'une région d'un dispositif et ne visent pas à limiter le cadre de l'invention. Sauf mention contraire, tous les termes (incluant des termes techniques et scientifiques) utilisés ici ont les significations couramment admises par l'homme de l'art dans le domaine auquel cette invention appartient. On notera en outre que des termes, tels que ceux définis dans des dictionnaires couramment utilisés, doivent être interprétés comme ayant une signification qui est en accord avec leur signification dans le contexte de la technique pertinente, et ne seront pas interprétés en un sens idéalisé ou excessivement formel, sauf s'ils sont expressément définis ici de cette manière. Comme décrit ci-dessous de façon plus détaillée, on peut utiliser diverses approches dans la formation de transistors NMOS/PMOS pour favoriser la mobilité globale de porteurs à l'intérieur. Par exemple, dans certains modes de réalisation conformes à l'invention, des transistors PMOS et NMOS sont formés sur une tranche de façon que des régions actives devant être utilisées comme des canaux soient alignées sur le plan de la tranche, ce qui peut améliorer le courant d'attaque du transistor PMOS d'environ 10 % à environ 20 %. En outre, des couches épitaxiales dopées avec du carbone peuvent être utilisées pour les sources / drains des transistors NMOS et PMOS de façon à permettre une amélioration du courant d'attaque des transistors NMOS d'environ 20 % à environ 30 %, tout en réduisant également le courant d'attaque des transistors PMOS d'environ 1 % à environ 2 %. En outre, une couche en traction peut être formée sur les transistors NMOS et PMOS pour améliorer davantage le courant d'attaque du transistor NMOS, tout en réduisant également le courant d'attaque des 2890237 9 transistors PMOS. Par conséquent, comme les présents inventeurs l'ont apprécié, les éléments décrits ci-dessus dans la formation de transistors NMOS et PMOS peuvent être combinés pour obtenir une amélioration globale du courant d'attaque, en procurant des améliorations importantes dans les performances de transistors PMOS (par l'utilisation de l'orientation de canal ) , ainsi que l'amélioration du courant d'attaque dans les transistors NMOS par l'inclusion de couches épitaxiales dopées avec du carbone dans les régions de source / drain. En outre, l'impact négatif sur les transistors PMOS des régions de source / drain épitaxiales dopées avec du carbone et de la couche en traction, peut être faible par rapport aux améliorations des transistors NMOS que procurent l'orientation de canal et les régions épitaxiales de source / drain dopées avec du carbone, ce qui procure une amélioration globale de la mobilité des porteurs pour des dispositifs incluant des transistors NMOS et PMOS. Dans d'autres modes de réalisation conformes à l'invention, les régions de source / drain des transistors NMOS/PMOS sont soumises à une implantation de carbone, au lieu de faire croître dans les régions de source / drain des couches épitaxiales dopées avec du carbone. Dans d'autres modes de réalisation conformes à l'invention, une couche en traction est formée seulement sur les transistors NMOS. Dans d'autres modes de réalisation conformes à l'invention, la couche épitaxiale dopée avec du carbone est formée seulement dans des régions de source / drain associées à des transistors NMOS. Dans encore d'autres modes de réalisation conformes à l'invention, on fait croître des couches épitaxiales dopées avec du carbone dans les régions de source / drain associées aux transistors NMOS, tandis qu'on fait croître des couches épitaxiales dopées avec du germanium dans des régions de source / drain associées aux transistors PMOS. Les présents inventeurs ont apprécié que 2890237 10 l'inclusion du germanium dans les régions de source / drain associées aux transistors NMOS peut remplacer une partie des atomes de silicium qui sont par ailleurs présents dans cette structure, et générer ainsi une contrainte de traction dans le canal associé du transistor PMOS, pour améliorer son courant d'attaque. Dans encore d'autres modes de réalisation conformes â l'invention, une couche en compression est formée sur les transistors PMOS. Les figures 2-11 sont des coupes qui illustrent des procédés de formation de transistors NMOS/PMOS conformes à certains modes de réalisation de l'invention. Conformément à la figure 2, des régions de séparation par tranchée, 20, de faible profondeur, sont formées dans différentes régions du substrat, 30, 40, utilisées pour former respectivement des transistors NMOS et PMOS. De façon plus spécifique, les transistors NMOS et PMOS peuvent être formés dans la région NMOS 30 et la région PMOS 40 ayant leurs canaux respectifs alignés sur le plan de la tranche, comme illustré sur la figure 1. La région NMOS 30 est traitée pour former un caisson P dans une région active NMOS 32 de celle-ci. De façon similaire, un caisson N est formé dans la région PMOS 40 pour former une région active PMOS 42 à l'intérieur. Les deux régions actives sont formées de façon à avoir une orientation parallèle au plan de la tranche 10. Conformément à la figure 3, une structure de grille NMOS est formée dans la région NMOS 30 et une structure de grille PMOS est formée dans la région PMOS 40. En particulier, la structure de grille NMOS comprend une couche diélectrique de grille 110 qui peut consister en SiO2, SiON, Si3N4, HFO2, ZrO2, Al203, Ta2O5 ou d'autres matériaux similaires. Les structures de grille NMOS incluent également une électrode de grille 120, qui peut consister en silicium polycristallin ou un autre matériau approprié. La structure de grille NMOS comprend également une couche de recouvrement 130 sur l'électrode de grille 120, qui peut consister en SiN, SiON, ou un autre matériau similaire. La structure de grille PMOS 2890237 11 comprend une couche diélectrique de grille 210, une électrode de grille 220 et une couche de recouvrement 230, qui peuvent toutes être constituées de matériaux identiques (ou de matériaux similaires) à deux décrits ci-dessus en référence à la structure de grille dans la région NMOS 30. Conformément à la figure 4, une première couche de masque 52 est formée de façon à recouvrir la région PMOS 40 et à laisser à nu la région NMOS 30. Des impuretés sont implantées dans la région NMOS 30, en utilisant la structure de grille NMOS comme un masque d'implantation, pour former des régions faiblement dopées, de type N, 162. On notera que les impuretés implantées dans la région NMOS 30 peuvent inclure de l'arsenic ou d'autres dopants appropriés, utilisés pour former des régions de type N. La première couche de masque 52 peut être enlevée de la région PMOS 40. Conformément à la figure 5, une seconde couche de masque 54 est formée de façon à recouvrir la région NMOS 30 et à laisser à nu la région PMOS 40. Une implantation est effectuée dans la région PMOS 40 pour former des régions faiblement dopées de type P, 262, en utilisant la structure de grille PMOS comme un masque. On notera qu'il est possible d'utiliser du bore ou d'autres dopants de type P. Conformément à la figure 6, une couche d'oxyde 142 est déposée sur la région NMOS 30 et sur la région PMOS 40, ceci étant suivi par le dépôt d'une couche de nitrure 144 sur la couche d'oxyde. On peut utiliser un processus de gravure de réduction d'épaisseur pour former une structure d'espacement 140 sur la structure de grille NMOS, incluant la couche d'oxyde 142 et la couche de nitrure 144 sur la paroi latérale de celle-ci. En outre, le processus de gravure de réduction d'épaisseur forme également une structure d'espacement de paroi latérale 240 incluant la couche d'oxyde 242 et la couche de nitrure 244 sur une paroi latérale de la structure de grille PMOS. Conformément à la figure 7, des tranchées 150 et 250 sont respectivement formées dans la région NMOS et la 2890237 12 région PMOS 40, en gravant sélectivement les régions actives à nu 32, 42 de celles-ci. Dans certains modes de réalisation conformes à l'invention, les tranchées 150 et 250 ont une profondeur d'environ 30 nm à environ 100 nm. Dans certains modes de réalisation conformes à l'invention, les tranchées 150 et 250 peuvent être formées en utilisant un processus de gravure à sec ou de gravure chimique par vapeur. Le processus de gravure chimique par vapeur peut inclure l'opération consistant à fournir HC1 à un débit normalisé d'environ 0,02 à environ 1,0 litre par minute (1/min), avec H2 à un débit normalisé d'environ 20 1/min, sous une pression d'environ 667 Pa (5 Torr) à environ 93,3 kPa (700 Torr), et une température d'environ 600 C à environ 800 C. Conformément à la figure 8, les tranchées 150, 250 sont remplies avec des couches épitaxiales dopées avec du carbone, en utilisant des techniques de croissance épitaxiale sélective. Par exemple, les couches épitaxiales dopées avec du carbone peuvent être formées en utilisant le dépôt chimique en phase vapeur (CVD), le dépôt chimique en phase vapeur sous pression réduite (RPCVD) ou le dépôt chimique en phase vapeur sous ultra- vide (UHVCVD). Dans certains modes de réalisation conformes à l'invention, les couches épitaxiales dopées avec du carbone sont formées en fournissant en même temps un gaz de source de silicium, un gaz de source de carbone et un gaz de gravure sélective. Par exemple, le gaz de source de silicium peut être du dichlorosilane (DCS), du trichlorosilane (TSC), de l'hexachlorosilane (HCS), SiH4 ou Si2H6. Le gaz de source de carbone peut être SiH3CH3, CH4 ou C2H4. Le gaz de gravure sélective peut être HC1 ou C12. On peut également utiliser des gaz autres que ceux mentionnés cidessus. Le processus RPCVD peut être accompli en utilisant du DCS fourni à un débit normalisé d'environ 100 à environ 200 centimètres cubes par minute (cm3/min, avec SiH3CH3 fourni à un débit normalisé d'environ 5 à environ 50 cm3/min, avec HC1 fourni à un débit normalisé de moins d'environ 2890237 13 1000 cm3/min, et sous une pression d'environ 1333 Pa {10 Torr) A environ 2667 Pa (20 Torr), à une température ne dépassant pas 650 C. Les présents inventeurs ont apprécié que si le processus de croissance épitaxiale est accompli à des températures supérieures à 650 C, des atomes de carbone peuvent entrer dans des sites interstitiels entre des atomes de silicium (au lieu d'être substitués aux atomes de silicium), ce qui fait qu'une contrainte de traction suffisante n'est pas appliquée à la région de canal dans les transistors NMOS. Par conséquent, dans certains modes de réalisation conformes à l'invention, les couches épitaxiales dopées avec du carbone sont formées dans des régions de source / drain des transistors NMOS/PMOS en utilisant une croissance épitaxiale sélective, de façon que des atomes de carbone soient substitués en un maximum d'environ 2 % des atomes de silicium, dans la couche épitaxiale dopée avec du carbone qui est ainsi formée. Dans certains modes de réalisation conformes à l'invention, les couches épitaxiales de source / drain 165, 265, dopées avec du carbone, sont élevées au-dessus d'une surface adjacente du substrat, ce qui peut augmenter davantage la contrainte de traction s'exerçant sur le canal, pour procurer une mobilité de porteurs accrue. Dans d'autres modes de réalisation conformes à l'invention, des régions de source / drain dopées avec du carbone peuvent être formées en implantant du carbone dans le substrat en silicium, en utilisant comme un masque d'implantation les structures de grille représentées sur la figure 6. Par conséquent, la formation des tranchées 150, 250 et la croissance ultérieure de couches épitaxiales dopées avec du carbone pour procurer les régions de source / drain, peuvent être évitées. Conformément à la figure 9, une couche de masque 56 est formée pour recouvrir la région PMOS 40 et laisser à nu la région NMOS 30. Une implantation est effectuée en utilisant un dopant de type N pour former des régions 2890237 14 fortement dopées, de type N, 164, dans les régions de source / drain des transistors NMOS. Dans certains modes de réalisation conformes à l'invention, As est utilisé comme le dopant de type N. On peut utiliser d'autres types de dopants. La couche de masque 56 peut ensuite être enlevée. Conformément à la figure 10, une couche de masque 58 est formée de façon à recouvrir la région NMOS 30 et à laisser à nu la région PMOS 40. Une implantation est effectuée en utilisant des dopants de type P pour former des régions de source / drain de type P fortement dopées, 264, en utilisant comme un masque d'implantation les structures de grille et les éléments d'espacement de paroi latérale dans la région PMOS 40. Dans certains modes de réalisation conformes à l'invention, le bore (B) est utilisé comme le dopant de type P. On peut cependant utiliser d'autres types de dopants. Les régions NMOS et PMOS 30, 40 sont ensuite soumises à un traitement thermique utilisant un recuit thermique rapide ou un processus de recuit par laser. On peut également utiliser d'autres types de traitement thermique. Conformément à la figure 11, une couche en traction 300 est formée sur les transistors NMOS et PMOS inclus dans la région NMOS 30 et la région PMOS 40. Dans certains modes de réalisation conformes à l'invention, la couche en traction 300 peut consister en SiN, SiON, oxyde LPCVD, oxyde ALD ou oxyde SOG, pour avoir une épaisseur d'environ 5 nm à environ 200 nm, pour procurer des structures de transistor NMOS 100 et des structures de transistor PMOS 200. Dans certains modes de réalisation conformes à l'invention, la couche en traction peut consister en SiN obtenu en utilisant un processus de dépôt chimique en phase vapeur renforcé par plasma (PECVD), employant un gaz consistant en SiH4 fourni à un débit normalisé d'environ 10 cm3/min à environ 100 cm3/min, avec un gaz consistant en NH3 à un débit normalisé d'environ 10 cm3/min à environ 100 cm3/min et N2 à un débit normalisé d'environ 1 1/min à environ 5 1/min, 2890237 15 en utilisant une puissance RF d'environ 50 à environ 1000 watts, à une température d'environ 400 C à environ 500 C. Ainsi, la couche en traction 300 peut être formée de façon que le rapport de liaison N-H à liaison Si-H à l'intérieur de la couche de SiN puisse être utilisé pour régler le type de contrainte que la couche communique aux transistors NMOS/PMOS sous-jacents. Par exemple, dans certains modes de réalisation conformes à l'invention, le rapport de liaison N-H à liaison Si-H est d'environ 1 à environ 5 pour communiquer une contrainte de traction au canal situé au-dessous de la couche de SiN. Dans d'autres modes de réalisation conformes à l'invention, le rapport de liaison N-H à liaison Si-H peut être d'environ 5 à environ 20 pour produire une contrainte de compression dans le canal correspondant. Par conséquent, dans certains modes de réalisation de l'invention, le rapport de liaison N-H à liaison Si-H est réglé pour donner un rapport d'environ 1 à environ 5 pour communiquer une contrainte de traction à des canaux situés audessous. Dans d'autres modes de réalisation conformes à l'invention, les transistors NMOS dans la région NMOS 30 peuvent être formés comme décrit ci-dessus en référence aux figures 1-10, pour former les transistors NMOS et PMOS. Cependant, la couche en traction 300 peut être formée seulement sur les transistors NMOS et non sur les transistors PMOS, pour éviter ainsi un impact négatif potentiel de la couche en traction 300 sur les transistors PMOS, comme illustré sur la figure 16. Comme décrit ci-dessus, dans certains modes de réalisation conformes à l'invention, l'orientation des canaux pour les transistors NMOS et PMOS peut être établie parallèlement au plan de la tranche, pour produire une augmentation du courant d'attaque dans les transistors PMOS. En outre, des régions de source / drain dopées avec du carbone des transistors NMOS et PMOS, sont formées en utilisant une croissance épitaxiale sélective de façon à 2890237 16 améliorer le courant d'attaque des transistors NMOS associés. De plus, une couche en traction peut être formée sur les transistors NMOS et PMOS pour procurer une augmentation supplémentaire du courant d'attaque des transistors NMOS situés audessous. Comme les présents inventeurs l'ont apprécié, l'utilisation des couches épitaxiales dopées avec du carbone dans les régions de source / drain associées aux transistors PMOS, ainsi que de la couche en traction formée sur les transistors PMOS, peut réduire d'environ 1 % à environ 2 % le courant d'attaque des transistors PMOS. Comme les présents inventeurs l'ont en outre apprécié, et comme décrit cidessus en référence aux figures 1-11, les couches épitaxiales dopées avec du carbone qui sont utilisées pour former les régions de source / drain des transistors NMOS peuvent améliorer leur courant d'attaque d'environ 20 % à environ 30 %. En outre, la couche en traction formée sur les transistors NMOS peut également améliorer le courant d'attaque. Les figures 12-14 sont des coupes qui illustrent des procédés de formation de transistors NMOS/PMOS conformes à certains modes de réalisation de l'invention. En particulier, comme représenté sur la figure 12, un masque 62 est formé de façon à recouvrir les régions PMOS 40 et à laisser à nu les régions NMOS 30, pour faciliter la formation des régions de source / drain associées aux transistors NMOS. Conformément à la figure 12, la tranchée 150 est formée dans la région NMOS 30 associée à des transistors NMOS se trouvant à l'intérieur. Comme représenté sur la figure 13, une couche épitaxiale dopée avec du carbone, 165, est formée dans la tranchée 150 pour procurer les régions de source / drain pour les transistors NMOS seulement. Comme représenté sur la figure 14, des régions de source / drain N+, 164, fortement dopées, sont formées pour les transistors NMOS, et des régions de source / drain P+, 264, fortement dopées, sont formées pour les transistors PMOS. Dans certains modes 2890237 17 de réalisation conformes à l'invention, la couche en traction 300 est formée sur les transistors NMOS et PMOS, ce qui peut améliorer le courant d'attaque dans les transistors NMOS. Par conséquent, comme les présents inventeurs l'ont apprécié, le fait d'éviter la formation des régions épitaxiales de source / drain dopées avec du carbone dans les transistors PMOS, peut aider à éviter une réduction du courant d'attaque dans les transistors PMOS. Dans encore d'autres modes de réalisation conformes à l'invention, des couches épitaxiales 266 dopées avec du germanium peuvent être formées dans la région de source / drain des transistors PMOS, en utilisant une croissance épitaxiale sélective, comme illustré sur la figure 15. Comme les présents inventeurs l'ont apprécié, la formation des régions épitaxiales de source / drain 266, dopées avec du germanium, peut permettre aux atomes de germanium d'être substitués à certains des atomes de silicium pour communiquer une contrainte de compression à une région de canal 246 associée aux transistors PMOS. La contrainte de compression sur les canaux PMOS 246 peut augmenter au fur et à mesure que le rapport d'atomes de germanium substitués au silicium dans les couches épitaxiales est augmenté, pour améliorer davantage le courant d'attaque des transistors PMOS. Dans des modes de réalisation supplémentaires conformes à l'invention, comme illustré sur la figure 17, une couche en compression peut être formée sur les transistors PMOS dans la région PMOS 40. En particulier, la couche en traction 300 peut être supprimée dans la région PMOS 40 et une couche en compression 310 peut être formée à la fois sur la région NMOS 30 et la région PMOS 40. La couche en compression 310a dans la région NMOS 30 peut être traitée pour supprimer l'effet de compression sur les transistors NMOS sous-jacents, par exemple par l'implantation d'impuretés consistant en N ou Ge dans la couche en compression 310a de 2890237 18 la région NMOS 30, ce qui tend à neutraliser la contrainte sur les transistors NMOS qui est créée par la couche 310a. Egalement en conformité avec la figure 17, le traitement de la couche en compression 310 peut ne pas être appliqué à la partie de la couche en compression 310 située sur la région PMOS 40, de façon que les effets de compression de la couche en compression 310 soient maintenus sur les transistors PMOS situés au-dessous, dans la région PMOS 40. Comme décrit ci-dessus, il est possible d'utiliser diverses approches dans la formation des transistors NMOS/PMOS pour favoriser la mobilité globale de porteurs dans ceux-ci. Par exemple, dans certains modes de réalisation conformes à l'invention, des transistors PMOS et NMOS sont formés sur une tranche de façon que des régions actives devant être utilisés comme des canaux soient alignées sur le plan de la tranche, ce qui peut améliorer le courant d'attaque des transistors PMOS d'environ 10 % à environ 20 %. En outre, des couches épitaxiales dopées avec du carbone peuvent être utilisées pour les sources / drains des transistors NMOS et PMOS, pour permettre une amélioration du courant d'attaque des transistors NMOS d'environ 20 % à environ 30 %, tout en réduisant également d'environ 1 % à environ 2 % le courant d'attaque des transistors PMOS. En outre, une couche en traction peut être formée sur les transistors NMOS et PMOS pour améliorer davantage le courant d'attaque des transistors NMOS, tout en réduisant également le courant d'attaque des transistors PMOS. Par conséquent, comme les présents inventeurs l'ont apprécié, les éléments décrits ci-dessus dans la formation de transistors NMOS et PMOS peuvent être combinés pour obtenir une amélioration globale du courant d'attaque, en procurant des améliorations importantes dans les performances de transistors PMOS (par l'utilisation de l'orientation de canal ), ainsi que l'amélioration du courant d'attaque dans les transistors NMOS par l'inclusion des couches épitaxiales dopées avec du carbone dans les régions de source / drain. En outre, l'impact négatif des 2890237 19 régions épitaxiales de source / drain dopées avec du carbone et de la couche en traction sur les transistors PMOS peut être faible, par rapport aux améliorations des transistors NMOS obtenues par les régions épitaxiales de source / drain dopées avec du carbone, en procurant ainsi une amélioration globale de la mobilité des porteurs pour des dispositifs incluant des transistors NMOS et PMOS. Dans les dessins et la description, on a exposé des modes de réalisation de l'invention et, bien que des termes spécifiques soient employés, ils sont utilisés seulement en un sens générique et descriptif, et non dans un but de limitation, le cadre de l'invention étant spécifié dans les revendications qui suivent. 2890237 20 REVENDICATIONS 1. Procédé de formation d'un circuit intégré, caractérisé en ce qu'il comprend: la formation sélective de régions de canal actives (32, 42) pour des transistors NMOS et PMOS sur un substrat, parallèlement à une orientation cristalline de celui-ci; et la formation sélective de régions de source / drain (165) des transistors NMOS avec des impuretés consistant en carbone (C) à l'intérieur. 2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre: la formation d'une couche en traction (300) sur les transistors NMOS pour introduire une déformation de traction dans leurs régions actives (32). 3. Procédé selon la revendication 2, caractérisé en ce que la formation d'une couche en traction (300) comprend: la formation d'une couche de SiN sur les transistors NMOS de façon qu'un rapport de liaison N-H à liaison Si-H dans la couche de SiN soit environ de 1 à 5. 4. Procédé selon la revendication 3, caractérisé en ce que la formation d'une couche de SiN (300) comprend: la formation de la couche de SiN avec une épaisseur d'environ 5 nm à environ 200 nm en utilisant un gaz consistant en SiH4 fourni à un débit normalisé d'environ 10 à environ 100 cm3/min, avec un gaz consistant en NH3 fourni à un débit normalisé d'environ 10 à environ 100 cm3/min, et un gaz consistant en N2 fourni à un débit normalisé d'environ 1 à environ 5 1/min, à une puissance d'environ 50 à environ 1000 W et une température d'environ 400 C à environ 500 C. 5. Procédé selon la revendication 1, caractérisé en ce que la formation sélective de régions de source / drain comprend: la croissance épitaxiale de silicium dopé avec C dans les régions de source / drain pour former des régions de source / drain (165) pour les transistors NMOS de manière à substituer des atomes de C pour environ 1 94 à environ 2 5e des atomes de Si dans les régions de source / drain. 2890237 21 6. Procédé selon la revendication 1, caractérisé en ce que la formation sélective de régions de source / drain comprend: l'implantation de C dans les régions de source / drain des transistors NMOS. 7. Procédé selon la revendication 5, caractérisé en ce que la croissance épitaxiale comprend: la croissance épitaxiale du silicium dopé avec du carbone dans les régions de source / drain (165) en utilisant un procédé de dépôt chimique en phase vapeur (CVD) à une température inférieure à environ 650 C. 8. Procédé selon la revendication 7, caractérisé en ce que la croissance épitaxiale du silicium dopé avec C comprend la croissance épitaxiale du silicium dopé avec C dans les régions de source / drain (165) en utilisant un procédé de dépôt chimique en phase vapeur sous pression réduite (RPCVD) ou de dépôt chimique en phase vapeur sous ultra-vide (UHVCVD). 9. Procédé selon la revendication 7, caractérisé en ce que la croissance épitaxiale du silicium dopé avec C dans les régions de source / drain (165) en utilisant un procédé RPCVD comprend: la fourniture d'un gaz de source de silicium à un débit normalisé d'environ 100 à environ 200 cm3/min, avec un gaz de source de C à un débit normalisé d'environ 5 à environ 50 cm3/min, avec un gaz de gravure sélective à un débit normalisé inférieur à environ 1000 cm3/min, sous une pression d'environ 1333 Pa (10 Torr) à environ 2667 Pa (20 Torr). 10. Procédé selon la revendication 2, caractérisé en ce que la formation sélective de régions de source / drain des transistors NMOS avec des impuretés consistant en C à l'intérieur comprend en outre: la formation seulement des régions de source / drain (165) des transistors NMOS avec les impuretés consistant en carbone à l'intérieur. 11. Procédé selon la revendication 10, caractérisé en ce qu'il comprend en outre: la formation des régions de 2890237 22 source / drain (265) des transistors PMOS avec des impuretés consistant en germanium (Ge) à l'intérieur. 12. Procédé selon la revendication 2, caractérisé en ce que la formation d'une couche en traction (300) sur les transistors NMOS comprend en outre: la formation de la couche en traction (300) seulement sur les transistors NMOS, en évitant de former la couche en traction sur les transistors PMOS. 13. Procédé selon la revendication 2, dans lequel la formation d'une couche en traction (300) sur les transistors NMOS comprend la formation de la couche en traction seulement sur les transistors NMOS, le procédé étant caractérisé en ce qu'il comprend en outre la formation d'une couche en compression (310) seulement sur les transistors PMOS. 14. Procédé selon la revendication 2, dans lequel la formation d'une couche en traction (300) sur les transistors NMOS comprend la formation de la couche en traction seulement sur les transistors NMOS, le procédé étant caractérisé en ce qu'il comprend en outre: la formation de la couche en compression (310) sur les transistors NMOS et PMOS; et l'implantation d'azote (N) ou de germanium (Ge) dans la couche en compression (310a) sur les transistors NMOS. 15. Procédé de formation d'un circuit intégré, caractérisé en ce qu'il comprend: la formation sélective de régions de canal actives {32, 42) pour des transistors NMOS et PMOS sur un substrat, parallèlement à une orientation cristalline de celui-ci; et la substitution d'atomes de carbone (C) dans une proportion supérieure à environ 1 d'atomes de silicium (Si) dans des régions de source / drain (165) des transistors NMOS. 16. Procédé selon la revendication 15, caractérisé en ce qu'il comprend en outre: la croissance épitaxiale de silicium dopé avec C dans les régions de source / drain pour former des régions de source / drain (165) pour les transistors NMOS de manière à substituer des atomes de C 2890237 23 pour environ 1 à environ 2 %'; des atomes de Si dans les régions de source / drain. 17. Procédé selon la revendication 15, caractérisé en ce que la substitution d'atomes de C comprend la croissance épitaxiale de Si avec des impuretés consistant en C, ou l'implantation de Si avec des impuretés consistant en C. 18. Procédé de formation d'un circuit intégré, caractérisé en ce qu'il comprend: la formation sélective de régions de canal actives (32, 42) pour des transistors NMOS et PMOS sur un substrat, parallèlement à une orientation cristalline de celui-ci; la croissance épitaxiale sélective de silicium dopé avec du carbone (C) dans des régions de source / drain (165, 265) associées aux régions de canal actives {32, 42) des transistors NMOS et PMOS; et la formation d'une couche en traction (300) sur les transistors NMOS et PMOS. 19. Procédé selon la revendication 18, caractérisé en ce que la formation d'une couche en traction (300) comprend: la formation d'une couche de SiN de façon qu'un rapport de liaison N-H à liaison Si-H dans la couche de SiN soit environ de 1 à 5. 20. Procédé selon la revendication 19, caractérisé en ce que la formation d'une couche de SiN (300) comprend: la formation de la couche de SiN avec une épaisseur d'environ 5 nm à environ 200 nm en utilisant un gaz consistant en SiH4 fourni à un débit normalisé d'environ 10 à environ 100 cm3/min, avec un gaz consistant en NH3 fourni à un débit normalisé d'environ 1 à environ 5 1/min, à une puissance d'environ 50 à environ 1000 W et une température d'environ 400 C à environ 500 C. 21. Procédé de formation d'un circuit intégré, caractérisé en ce qu'il comprend: la formation sélective de régions de canal actives (32, 42) pour des transistors NMOS et PMOS sur un substrat, parallèlement à une orientation cristalline de celui-ci; la croissance épitaxiale sélective de silicium dopé avec du carbone (C) dans des 2890237 24 associées seulement aux transistors NMOS; et la (300) sur les transistors d'un circuit intégré, la formation sélective 42) pour des transistors NMOS et PMOS sur un substrat, parallèlement à. une orientation cristalline de celui-ci; la croissance épitaxiale sélective de silicium dopé avec du carbone (C) dans des régions de source / drain (165) associées aux régions de canal actives (32) des transistors NMOS; la croissance épitaxiale sélective de silicium dopé avec du germanium (Ge) dans des régions de source / drain (266) associées aux régions de canal actives (42) des transistors PMOS; et la formation d'une couche en traction (300) sur les transistors NMOS et PMOS. 23. Procédé de formation d'un circuit intégré, caractérisé en ce qu'il comprend: la formation sélective de régions de canal actives (32, 42) pour des transistors NMOS et PMOS sur un substrat, parallèlement à une orientation cristalline de celui-ci; l'implantation de carbone (C) dans des régions de source / drain associées aux régions de canal actives (32, 42) des transistors NMOS et PMOS; et la formation d'une couche en traction (300) sur les transistors NMOS et PMOS. 24. Procédé de formation d'un circuit intégré, caractérisé en ce qu'il comprend: la formation sélective de régions de canal actives (32, 42) pour des transistors NMOS et PMOS sur un substrat, parallèlement â une orientation cristalline de celui-ci; la croissance épitaxiale sélective de silicium dopé avec du carbone (C) dans des régions de source / drain {165, 265) associées aux régions de canal actives (32, 42) des transistors NMOS et PMOS; et la formation d'une couche en traction (300) seulement sur les transistors NMOS. régions de source / drain (165) régions de canal actives {32) des formation d'une couche en traction NMOS et PMOS. 22. Procédé caractérisé en ce de formation qu'il comprend de régions canal actives (32, de 2890237 25 25. Procédé de formation d'un circuit intégré, caractérisé en ce qu'il comprend: la formation sélective de régions de canal actives (32, 42) pour des transistors NMOS et PMOS sur un substrat, parallèlement à une orientation cristalline de celui-ci; la croissance épitaxiale sélective de silicium dopé avec du carbone (C) dans des régions de source / drain (165, 265) associées aux régions de canal actives (32, 42) des transistors NMOS et PMOS; la formation d'une couche en traction (300) sur les transistors NMOS; et la formation d'une couche en compression (310) sur les transistors PMOS. 26. Procédé selon la revendication 25, caractérisé en ce que la formation d'une couche en traction (300) sur les transistors NMOS et la formation d'une couche en compression {310) sur les transistors PMOS comprend: la formation de la couche en traction (300) sur les transistors NMOS et PMOS; la suppression de la couche en traction sur les transistors PMOS; la formation de la couche en compression (310) sur les transistors PMOS et NMOS; et l'implantation d'azote (N) ou de germanium (Ge) dans la couche en compression (310a) sur les transistors NMOS. 27. Circuit intégré CMOS, caractérisé en ce qu'il comprend: des régions de canal actives (32, 42) pour des transistors NMOS et PMOS sur un substrat, orientées parallèlement à une orientation cristalline de celui-ci; et des régions de source / drain (165) des transistors NMOS avec des impuretés consistant en carbone (C) à l'intérieur. 28. Circuit selon la revendication 27, caractérisé en ce qu'il comprend en outre: une couche en traction (300) sur les transistors NMOS pour introduire une déformation de traction dans leurs régions actives (32). 29. Circuit selon la revendication 28, caractérisé en ce que la couche en traction (300) comprend: une couche de SiN sur les transistors NMOS, avec un rapport de liaison N-H à liaison Si-H dans la couche de SiN égal à environ 1 à 5. 2890237 26 30. Circuit selon la revendication 29, caractérisé en ce que la couche de SiN (300) a une épaisseur d'environ 5 nm à environ 200 nm. 31. Circuit selon la revendication 27, caractérisé en ce que les régions de source / drain (165) consistent en silicium épitaxial dopé avec C, dans lequel les atomes de C sont substitués dans une proportion d'environ 1 96 à environ 2 96 des atomes de Si dans les régions de source / drain (32). 32. Circuit selon la revendication 27, caractérisé en ce qu'il comprend en outre: des régions de source / drain (266) des transistors PMOS incluant à l'intérieur des impuretés consistant en germanium (Ge). 33. Circuit selon la revendication 28, caractérisé en 15 ce que la couche en traction {300) est présente seulement sur les transistors NMOS. 34. Circuit selon la revendication 30, caractérisé en ce qu'il comprend en outre: une couche en compression (310) seulement sur les transistors PMOS. 35. Circuit selon la revendication 27, caractérisé en outre en ce que les impuretés consistant en C sont présentes seulement dans les régions de source / drain (165) des transistors NMOS. 36. Circuit selon la revendication 27, dans lequel les régions de source / drain (165) des transistors NMOS comprennent des impuretés consistant en C dans du silicium épitaxial, le circuit étant caractérisé en ce qu'il comprend en outre: des régions de source / drain (265) des transistors PMOS comprenant des impuretés consistant en C dans du silicium épitaxial; et une couche en traction (300) sur les transistors NMOS et PMOS.