Brevet FR2896057A1 — publié le 20070713

PROCEDE ET DISPOSITIF DE GENERATION D'UN NOMBRE ALEATOIRE DANS UN PERIPHERIQUE USB La présente invention concerne la génération de nombres aléatoires ou pseudo aléatoires dans un circuit intégré. La présente invention s'applique notamment, mais non exclusivement aux circuits intégrés de cartes à puce. Elle s'applique en particulier aux circuits intégrés équipés d'une interface de communication conforme au standard USB (Universal Serial Bus). Les nombres aléatoires ou pseudo aléatoires sont utilisés par de nombreuses fonctions telles que les fonctions de cryptographie ou de protection contre les attaques notamment par injection d'erreur. Il existe de nombreux procédés pour générer un nombre aléatoire. Ainsi, certains procédés utilisent un signal de bruit interne qui est échantillonné pour générer un aléa. Les signaux de bruit sont généralement de très faibles amplitudes. Il est donc nécessaire de les amplifier. Cette amplification introduit un facteur de corrélation, car l'amplificateur est également soumis aux mêmes conditions (mêmes technologie, tension d'alimentation, température, ...) que la source interne de bruit. Une telle corrélation rend le générateur d'aléa contrôlable de l'extérieur, et donc exploitable pour injecter des erreurs dans le circuit intégré s'il est utilisé dans une carte à puce. Dans la demande de brevet EP 1 143 616, un premier signal en dent de scie est échantillonné par un second signal. Les deux signaux sont asynchrones. L'amplitude de chaque échantillon est comparée à une tension de seuil, et le résultat de la comparaison fournit la valeur d'un bit d'un nombre pseudo aléatoire. Ce procédé de génération d'un nombre aléatoire nécessite la mise en oeuvre de deux sources de signaux. Le caractère aléatoire des nombres générés dépend en particulier du niveau de corrélation entre la source du signal en dent de scie et la source du signal d'échantillonnage. Or dans un circuit intégré, tel que ceux qui équipent les cartes à puce, il est difficile de réaliser des oscillateurs décorrélés, du fait que ces organes sont réalisés avec la même technologie et sont soumis aux mêmes conditions d'environnement (température, sons et lumières) et d'alimentation électrique (amplitude moyenne, niveau de perturbation en amplitudes et en fréquences). Dans les cartes à puce, l'utilisation d'une source externe de signaux n'est pas souhaitable car elle risque de compromettre la résistance de la puce aux attaques. Ainsi, une idée de l'invention est d'exploiter le caractère aléatoire des glissements ou fluctuations de phase (jitter) qui apparaissent dans certaines transmissions de données numériques, et en particulier dans les signaux transmis par les liaisons séries telles que les liaisons de type USB. Ces fluctuations de phase présentent l'avantage d'être issues de la combinaison de plusieurs contributions non corrélées telles que celles de l'utilisateur, de l'application locale, de l'horloge locale, du partage du bus avec d'autres périphériques, de la fonction réalisée par la carte à puce, des générateurs de trafics et des durées de traitements). Ces fluctuation de phase sont difficilement contrôlables, et donc, leur utilisation par un générateur de nombres aléatoires accroît la résistance du circuit intégré aux attaques par injection d'erreur. Plus particulièrement, l'invention prévoit un procédé de génération d'un nombre aléatoire. Selon l'invention, le procédé comprend des étapes de : ù réception d'un signal binaire de transmission de données soumis à une fluctuation de phase, ù génération de plusieurs signaux d'oscillateur sensiblement de même fréquence moyenne et ayant des phases respectives distinctes, ù prélèvement d'un état de chacun des signaux 5 d'oscillateur à l'apparition de fronts du signal binaire, et ù élaboration d'un nombre aléatoire à partir des états de chacun des signaux d'oscillateur. Selon un mode de réalisation de l'invention, un 10 état de chacun des signaux d'oscillateur est prélevé à chaque front du signal binaire. Selon un mode de réalisation de l'invention, la valeur du nombre aléatoire élaboré est fonction de la position du front du signal binaire par rapport aux 15 fronts des signaux d'oscillateur. Selon un mode de réalisation de l'invention, l'écart de phase moyen entre deux signaux d'oscillateur de phases consécutives est sensiblement constant. Selon un mode de réalisation de l'invention, les 20 signaux d'oscillateur ont une fréquence moyenne au moins quatre fois supérieure à celle du rythme de transmission de données du signal binaire de transmission de données. Selon un mode de réalisation de l'invention, les signaux d'oscillateur sont au nombre de 8, et l'écart de 25 phase moyen entre deux signaux d'oscillateur de phases consécutives est sensiblement égal à n/4. Selon un mode de réalisation de l'invention, le signal binaire reçu est conforme à la norme USB. L'invention concerne également un dispositif de 30 génération d'un nombre aléatoire. Selon l'invention, le dispositif comprend : ù une entrée de signal binaire de transmission de données soumis à une fluctuation de phase, ù plusieurs entrées de signal d'oscillateur, les signaux 35 d'oscillateur fournis aux entrées de signal d'oscillateur ayant une fréquence moyenne sensiblement identique et des phases respectives distinctes, û des circuits d'échantillonnage pour prélever un état de chacun des signaux d'oscillateur à des fronts du signal binaire, et û un circuit logique pour élaborer des bits d'un nombre aléatoire en fonction des états des signaux d'oscillateur. Selon un mode de réalisation de l'invention, le dispositif comprend des moyens pour échantillonner les signaux d'horloge à chaque front du signal binaire. Selon un mode de réalisation de l'invention, la valeur du nombre aléatoire élaboré par le circuit logique dépend de la position du front du signal binaire par rapport aux fronts des signaux d'oscillateur. L'invention concerne également un circuit intégré comprenant : û un circuit de réception d'un signal binaire, û une unité de traitement de données connectée au circuit 20 de réception, et û un circuit de génération de signaux d'oscillateur connecté au circuit de réception. Selon l'invention, le circuit intégré comprend un dispositif de génération de nombres aléatoires tel que 25 définit ci-avant, le dispositif de génération de nombres aléatoires étant connecté au circuit de génération de signaux d'horloge et au circuit de réception qui lui fournit le signal binaire reçu, et fournissant des nombres aléatoires à l'unité de traitement. 30 Selon un mode de réalisation de l'invention, le circuit de génération de signaux d'oscillateur comprend un oscillateur en anneau fournissant des signaux d'oscillateur sensiblement de même fréquence moyenne et de phases distinctes, au dispositif de génération de 35 nombres aléatoires. Selon un mode de réalisation de l'invention, le circuit de réception est conforme à la norme USB. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation de l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : - la figure 1 représente sous la forme de blocs un circuit intégré connecté à un ordinateur par l'intermédiaire de concentrateurs, - la figure 2 représente un circuit de génération de signaux d'oscillateur du circuit intégré, - la figure 3 illustre sous la forme de chronogrammes la forme de signaux d'oscillateur fournis par le circuit de 15 génération de signaux d'oscillateur, - la figure 4 représente un circuit de génération de nombres aléatoires selon l'invention, - la figure 5 illustre sous la forme de chronogrammes le fonctionnement du circuit de génération de nombres 20 aléatoires, et - la figure 6 représente un circuit logique du circuit de génération de nombres aléatoires selon l'invention. La figure 1 représente un circuit intégré SC connecté à un ordinateur PC par l'intermédiaire de 25 concentrateurs (hubs) HB1, HB2 et de liaisons séries SL. L'ordinateur PC comprend une interface de liaison série UICT1 cadencée par un oscillateur XT et connecté à des amplificateurs d'émission Al, A2 pour émettre des données sur la liaison série SL. 30 Chaque concentrateur HB1, HB2 comprend un émetteur-récepteur UT cadencé par un oscillateur XT. L'émetteur-récepteur est connecté à la liaison série SL en réception par l'intermédiaire d'un amplificateur de réception AD1, et en émission, par l'intermédiaire d'amplificateurs 35 d'émission Al, A2. Le circuit intégré SC comprend une unité de traitement CPU, une interface de liaison série UICT connectée à la liaison série SL par l'intermédiaire d'un amplificateur de réception AD. Le circuit intégré comprend également un circuit de génération de signal d'horloge CKGEN fournissant un signal d'horloge UCK à l'interface UICT. Selon l'invention, le circuit intégré comprend un circuit de génération de nombres aléatoires RNGEN connecté au circuit CKGEN et fournissant des nombres aléatoires RND à l'unité de traitement. Par souci de clarté de la figure, seuls les amplificateurs utilisés pour les transmissions de données de l'ordinateur PC vers le circuit intégré SC ont été représentés. La figure 2 représente un oscillateur RO du circuit de génération de signal d'horloge CKGEN. L'oscillateur RO, de type oscillateur en anneau, comprend plusieurs amplificateurs différentiels OAl-OA4 interconnectés en anneau (4 oscillateurs dans l'exemple de la figure), deux transistors de type PMOS MP1, MP2, et deux transistors de type NMOS MN1, MN2. L'oscillateur RO comprend également plusieurs amplificateurs OA5-OAl2 fournissant chacun un signal d'oscillateur PO-P7. Chacun des amplificateurs OAl-OA4 fournit deux signaux en opposition de phase Qi, QiB (i étant un nombre entier compris entre 0 et 3). Les grilles des transistors MP1, MP2, MN1, MN2 reçoivent un signal de démarrage S de l'oscillateur RO. Le drain du transistor MP1 est connecté à la masse, et la source de ce transistor est connectée à l'entrée directe de l'amplificateur OA1. La source du transistor MP2 reçoit une tension de référence Vref, et le drain de ce transistor est connecté à l'entrée inversée de l'amplificateur OA1. La source du transistor MN1 est connectée à l'entrée directe de l'amplificateur OA1, et le drain de ce transistor est connecté à la sortie Q3 de l'amplificateur OA4. La source du transistor MN2 est connectée à l'entrée inversée de l'amplificateur OA1, et le drain de ce transistor est connecté à la sortie Q3B de l'amplificateur OA4. La sortie QO de l'amplificateur OA1 est connectée à l'entrée directe de l'amplificateur OA5 et à l'entrée inversée de l'amplificateur OA6. La sortie QOB de l'amplificateur OA1 est connectée à l'entrée inversée de l'amplificateur OA5 et à l'entrée directe de l'amplificateur OA6. La sortie Q1 de l'amplificateur OA2 est connectée à l'entrée directe de l'amplificateur OA7 et à l'entrée inversée de l'amplificateur OA8. La sortie Q1B de l'amplificateur OA2 est connectée à l'entrée inversée de l'amplificateur OA7 et à l'entrée directe de l'amplificateur OA8. La sortie Q2 de l'amplificateur OA3 est connectée à l'entrée directe de l'amplificateur OA9 et à l'entrée inversée de l'amplificateur OA10. La sortie Q2B de l'amplificateur OA3 est connectée à l'entrée inversée de l'amplificateur OA9 et à l'entrée directe de l'amplificateur OA10. La sortie Q3 de l'amplificateur OA4 est connectée à l'entrée directe de l'amplificateur OA11 et à l'entrée inversée de l'amplificateur OAl2. La sortie Q3B de l'amplificateur OA4 est connectée à l'entrée inversée de l'amplificateur OA11 et à l'entrée directe de l'amplificateur OAl2. Lorsque le signal de démarrage S est inactif. Les sorties Q3 et Q3B ne sont pas connectées aux entrées de l'amplificateur OA1 et ces entrées sont polarisées respectivement à la masse et Vref par les transistors MP1 et MP2. Lorsque le signal de démarrage S est actif, les sorties Q3 et Q3B sont connectées aux entrées de OA1 qui sont isolées de la masse et de la tension Vref. Il se produit alors une oscillation. Les signaux d'oscillateur PO-P7 en sortie des 35 amplificateurs OA5-OAl2 ont une même période moyenne et sont décalés d'une durée moyenne A9 d'un huitième de période. La figure 3 représente la forme des signaux d'oscillateur PO-P7. Sur cette figure, les signaux PO-P7 sont déphasés les uns par rapport aux autres. Ainsi, deux signaux de phases consécutives Pi, Pi+1 (i étant un nombre entier compris entre 0 et 6) sont déphasés d'un écart de phase moyen Aç sensiblement égal à lit/n, n étant le nombre de signaux PO-P7 générés. Dans l'exemple de la figure 3, les signaux d'oscillateur PO-P7 sont au nombre de 8 et l'écart de phase moyen Aç est égal à n/4. La figure 4 représente le circuit RNGEN de génération d'un nombre aléatoire. Le circuit RNGEN comprend des entrées pour recevoir les signaux d'oscillateur PO-P7, et une entrée de signal pour recevoir le signal RxD. Le circuit RNGEN comprend une bascule (Flip-Flop) F8 et une porte logique XG de type OU EXCLUSIF. Le signal RxD en sortie de l'amplificateur AD est appliqué à une entrée D de la bascule F8 et à une entrée de la porte XG. Le signal PO est appliqué à l'entrée d'horloge de la bascule F8. La sortie Q de la bascule F8 est connectée à une autre entrée de la porte XG dont la sortie fournit un signal SCK. Le circuit RNGEN comprend des bascules (Flip-Flop) F0-F7 dont le nombre correspond à celui des signaux d'oscillateur PO-P7. Chaque bascule reçoit sur son entrée D l'un des signaux PO-P7 et sur son entrée d'horloge le signal SCK en sortie de la porte XG. La sortie Q de chaque bascule F0-F7 fournit un signal S0-S7 qui est appliqué à une entrée d'un circuit logique LGCT. Le circuit LGCT fournit en sortie un nombre binaire aléatoire RND. Pour illustrer le fonctionnement du circuit RNGEN, la figure 5 représente la forme des signaux RxD, PO et SCK, ainsi que la forme du signal Q(F8) à la sortie Q de la bascule F8. Lorsque le signal Q(F8) est à 0, le signal PO est à 0, et le signal RxD est à 1. Lorsque le signal RxD passe à 1, la sortie Q(F8) reste à 0 et le signal SCK en sortie de la porte XG passe à 1. Lorsque dans cet état, le signal PO passe à 1, la sortie Q(F8) passe à 1 et le signal SCK passe à 0. Lorsque le signal Q(F8) est à 1, le signal PO est à 0 et le signal RXD est à 1. Lorsque dans cet état, le signal RXD passe à 0, la sortie Q(F8) reste à 1 et le signal SCK en sortie de la porte XG passe à 1. Lorsque le signal PO passe à 1, la sortie Q(F8) passe à 0 et le signal SCK en sortie de la porte XG passe à 0. Le signal SCK en sortie de la porte XG comporte donc un front montant, c'est-à-dire passe à 1, à chaque front montant et descendant du signal RxD. Le signal SCK comporte un front descendant, c'est-à-dire passe à 0, à chaque front montant du signal P0. Le signal de sortie Si (S0-S7) de chaque bascule Fi (F0-F7) passe à o à un front montant du signal SCK si le signal Pi (P0-P7) appliqué en entrée de la bascule est à 0. Inversement, le signal de sortie Sj (S0-S7) de chaque bascule Fj (F0-F7) passe à 1 à un front montant du signal SCK si le signal Pj (P0-P7) appliqué en entrée de la bascule est à 1. De cette manière, chaque bascule F0-F7 prélève l'état du signal PO-P7 appliqué sur son entrée à chaque front du signal RxD. La figure 6 représente un exemple de circuit logique LGCT permettant d'élaborer un nombre aléatoire RND en fonction des signaux appliqués aux entrées S0-S7 de ce circuit par les bascules F0-F7. Le circuit LGCT fournit un nombre aléatoire RND sur 3 bits RND(0), RND(1) et RND(2), à chaque front montant du signal SCK, c'est-à- dire à chaque front du signal RxD. La valeur du nombre RND dépend de la position de ce front par rapport aux fronts montants des signaux d'oscillateur PO-P7. A cet effet, le circuit LGCT comprend quatre portes logiques AGI, AG2, AG3, AG4 à trois entrées de type ET, et une porte logique à 4 entrées de type OU. La sortie RND(0) est connectée à l'entrée SO du circuit LGCT. La sortie RND(1) est connectée à l'entrée S2. Les entrées de la porte AG1 sont connectées aux entrées SO, S1 et S6. Les entrées de la porte AG2 sont connectées aux entrées SO, S2 et S3. Les entrées de la porte AG3 sont connectées aux entrées S2, S4 et S5. Les entrées de la porte AG4 sont connectées aux entrées S4, S6 et S7. Chacune des sorties des portes AGI à AG4 est connectée à une entrée de la porte 0G dont la sortie est connectée à la sortie RND(2) du circuit LGCT. Ainsi, le circuit LGCT met en œuvre les équations suivantes . RND(0) = SO (1) RND(1) = S2 (2) RND(2) = SO.S1.S6 + SO.S2.S3 + S2.S4.S5 + S4.S6.S7 (3) dans lesquelles "." représente l'opérateur ET, et "+" représente l'opérateur OU. Le tableau suivant résume les valeurs du nombre RND obtenues en sortie du circuit RNGEN, et des signaux SO-S7 appliqués aux entrées du circuit LGCT, en fonction des fronts montants des signaux d'oscillateur PO-P7 entre lesquels est situé le front du signal RxD : Tableau 1 SO Si S2 S3 S4 S5 S6 S7 RND PO/Pl 1 0 0 0 0 1 1 1 001 Pl/P2 1 1 0 0 0 0 1 1 101 P2/P3 1 1 1 0 0 0 0 1 011 P3/P4 1 1 1 1 0 0 0 0 111 P4/P5 0 1 1 1 1 0 0 0 010 P5/P6 0 0 1 1 1 1 0 0 110 P6/P7 0 0 0 1 1 1 1 0 000 P7/PO 0 0 0 0 1 1 1 1 100 Le tableau 1 montre que chaque position possible d'un front du signal RxD par rapport aux fronts montants des signaux d'oscillateur PO-P7 correspond à une valeur distincte du nombre RND. Bien entendu, tout autre circuit de logique combinatoire peut être envisagé pour produire les nombres RND à partir des signaux SO à S7. Il suffit que le circuit produise une valeur différente du nombre RND pour chaque position possible d'un front du signal RxD par rapport aux fronts montants des signaux d'oscillateur P0-P7. Le circuit RNGEN qui vient d'être décrit s'applique plus particulièrement à une liaison série de type USB (Universal Serial Bus). Selon les spécifications USB, les données sont transmises sur la liaison SL avec un débit de 1,5 Mbit/s en basse vitesse (low speed), 12 Mbit/s en pleine vitesse (full speed) et 480 Mbit/s en vitesse haute (high speed). Chaque émetteur de données sur la liaison SL comprend donc deux amplificateurs Al, A2. Chaque récepteur comprend un amplificateur différentiel AD, AD1. Selon le nombre de concentrateurs ou répéteurs intermédiaires entre un émetteur et un récepteur final, un glissement ou une fluctuation de phase (jitter) plus ou moins importante peut apparaître, chaque émetteur-récepteur ajoutant une fluctuation de phase aux fluctuations de phase introduites par les émetteurs-récepteurs situés en amont sur la liaison série. Selon les spécifications USB, ce glissement de phase doit rester inférieur à +/-18,5 ns pour une application en pleine vitesse (full speed), avec un nombre maximum autorisé de cinq concentrateurs ou répéteurs intermédiaires. Chaque émetteur-récepteur interposé dans la liaison série introduit une fluctuation de phase qui dépend de facteurs tels que la stabilité de la tension d'alimentation, le bruit environnant, la température, et la technologie avec laquelle il est réalisé. Le circuit RNGEN permet ainsi d'échantillonner la fluctuation de phase qui apparaît dans le signal RxD reçu. Cet échantillonnage est effectué en exploitant les signaux d'oscillateur déphasés produits par l'oscillateur en anneau qui est utilisé par l'interface de communication UICT. La fréquence moyenne du signal circulant dans l'oscillateur en anneau RO est d'une manière classique comprise entre 50 et 100 MHz, soit 4 à 8 fois celle du signal reçu RxD dans le cas d'une transmission Full Speed. Si l'oscillateur en anneau fournit huit signaux PO-P7 déphasés, l'écart de phase entre deux signaux de phases consécutives Pi et Pi+l (i étant un nombre entier compris entre 0 et 6) est compris entre 1,25 et 2,5 ns. Si les huit signaux sont utilisés pour échantillonner la fluctuation de phase, cela revient à appliquer une période d'échantillonnage équivalente de 1,25 à 2,5 ns. Cette période d'échantillonnage est parfaitement adaptée pour échantillonner une fluctuation de phase typiquement comprise entre -10 et +10 ns. Le nombre RND résultant de cet échantillonnage présente un caractère aléatoire important pour les raisons suivantes. La fluctuation de phase qui se produit dans la liaison série USB est avantageusement une source externe de bruit, qui résulte d'une combinaison de plusieurs sources primaires indépendantes de bruit situées dans l'ordinateur PC et dans d'éventuels concentrateurs HB1, HB2 ou répéteurs. Comme les sources primaires de bruit dépendent d'un grand nombre de facteurs, elles sont très difficiles à contrôler. Au contraire des solutions de l'art antérieur qui font appel à une faible source interne de bruit, la fluctuation de phase utilisée dans l'invention comme source de bruit n'a pas besoin d'être amplifiée. Par ailleurs, le circuit RNGEN permet d'obtenir un flux relativement important d'aléas : 3 bits à chaque front du signal RxD, c'est-à-dire 3 bits à une fréquence de 12 MHz. Il est facile d'augmenter ce flux, en augmentant le nombre d'amplificateurs OA dans l'oscillateur en anneau RO, ou bien en augmentant la fréquence moyenne du signal qui se propage dans l'oscillateur en anneau. Il est à noter que l'invention exploite la présence d'un oscillateur en anneau dans les circuits intégrés équipés d'une interface de communication série de type USB. Un tel oscillateur en anneau fournit plusieurs signaux sensiblement de même fréquence moyenne, déphasés les uns par rapport aux autres d'un écart de phase moyen sensiblement constant. Ces signaux sont logiquement combinés avec le signal reçu par l'interface de communication, et les signaux obtenus par ces combinaisons logiques sont exploités pour générer des nombres aléatoires. Il apparaîtra clairement à l'homme de l'art que l'invention est susceptible de diverses variantes et applications. Ainsi, il n'est pas indispensable d'échantillonner les signaux PO-P7 à chaque front du signal reçu RxD. L'échantillonnage peut être effectué uniquement à chaque front montant ou descendant du signal reçu. Pour cela, il suffit d'appliquer le signal RxD directement à l'entrée de signal d'horloge des bascules F0-F7. Le flux de nombres aléatoires générés sera alors plus faible. Il n'est pas non plus nécessaire que l'écart de phase entre les signaux d'oscillateur soit sensiblement constant. Cette caractéristique provient de l'exploitation d'un oscillateur en anneau. L'absence de cette caractéristique introduit simplement un biais dans le caractère aléatoire des nombres RND générés. L'invention ne s'applique pas uniquement aux liaisons de type USB. Elle s'applique à toute liaison de transmission de données dans laquelle des fluctuations de phase peuvent apparaître. L'invention ne s'applique pas non plus exclusivement aux circuits intégrés utilisés dans les cartes à puce. Elle s'applique plus généralement à tout dispositif équipé d'une interface de communication devant générer des nombres aléatoires. REVENDICATIONS 1. Procédé de génération d'un nombre aléatoire, caractérisé en ce qu'il comprend des étapes de : - réception d'un signal binaire (RxD) de transmission de données soumis à une fluctuation de phase, - génération de plusieurs signaux d'oscillateur (PO-P7) sensiblement de même fréquence moyënne et ayant des phases respectives distinctes, - prélèvement d'un état (SO-S7) de chacun des signaux d'oscillateur à l'apparition de fronts du signal 10 binaire (RxD), et - élaboration d'un nombre aléatoire (RND) à partir des états de chacun des signaux d'oscillateur. 2. Procédé selon la revendication 1, dans lequel un 15 état de chacun des signaux d'oscillateur (PO-P7) est prélevé à chaque front du signal binaire (RxD). 3. Procédé selon la revendication 1 ou 2, dans lequel la valeur du nombre aléatoire élaboré (RND) est 20 fonction de la position du front du signal binaire (RxD) par rapport aux fronts des signaux d'oscillateur (P0-P7). 4. Procédé selon l'une des revendications 1 à 3, dans lequel l'écart de phase moyen (Ap) entre deux 25 signaux d'oscillateur (PO-P7) de phases consécutives est sensiblement constant. 5. Procédé selon l'une des revendications 1 à 4, dans lequel les signaux d'oscillateur (PO-P7) ont une 30 fréquence moyenne au moins quatre fois supérieure à celle du rythme de transmission de données du signal binaire de transmission de données (RxD). 15 6. Procédé selon l'une des revendications 1 à 5, dans lequel les signaux d'oscillateur (PO-P7) sont au nombre de 8, et l'écart de phase moyen (A9) entre deux signaux d'oscillateur (PO-P8) de phases consécutives est sensiblement égal à n/4. 7. Procédé selon l'une des revendications 1 à 6, dans lequel le signal binaire reçu (RxD) est conforme à la norme USB. 8. Dispositif de génération d'un nombre aléatoire (RNGEN), caractérisé en ce qu'il comprend : û une entrée de signal binaire de transmission de données 15 (RxD) soumis à une fluctuation de phase, û plusieurs entrées de signal d'oscillateur, les signaux d'oscillateur (P0-P7) fournis aux entrées de signal d'oscillateur ayant une fréquence moyenne sensiblement identique et des phases respectives distinctes, 20 û des circuits d'échantillonnage (FO-F7) pour prélever un état (S0-S7) de chacun des signaux d'oscillateur à des fronts du signal binaire (RxD), et û un circuit logique (LGCT) pour élaborer des bits d'un nombre aléatoire (RND) en fonction des états des 25 signaux d'oscillateur. 12. Dispositif selon la revendication 8, comprenant des moyens (F8, XG) pour échantillonner les signaux d'horloge (P0-P7) à chaque front du signal binaire (RxD). 30 13. Dispositif selon la revendication 8 ou 9, dans lequel la valeur du nombre aléatoire (RND) élaboré par le circuit logique (LGCT) dépend de la position du front du signal binaire (RxD) par rapport aux fronts des signaux 35 d'oscillateur (P0-P7).11. Dispositif selon l'une des revendications 8 à 10, dans lequel l'écart de phase moyen (A(p) entre deux signaux d'oscillateur (P0-P8) de phases consécutives est sensiblement constant. 12. Dispositif selon l'une des revendications 8 à 11, dans lequel les signaux d'oscillateur (P0-P7) ont une fréquence moyenne au moins quatre fois supérieure à celle du rythme de transmission de données du signal binaire de transmission de données (RxD). 13. Dispositif selon l'une des revendications 8 à 12, dans lequel les signaux d'horloge sont au nombre de 8, et l'écart de phase moyen (Ap) entre deux signaux d'horloge (P0-P8) de phases consécutives est sensiblement égal à n/4. 14. Dispositif selon l'une des revendications 8 à 20 13, dans lequel le signal binaire (RxD) est conforme à la norme USB. 15. Circuit intégré comprenant : - un circuit de réception (UICT) d'un signal binaire 25 (RxD), - une unité de traitement de données (CPU) connectée au circuit de réception, et - un circuit (CKGEN) de génération de signaux d'oscillateur (P0-P7) connecté au circuit de réception, 30 caractérisé en ce qu'il comprend un dispositif de génération de nombres aléatoires (RNGEN) selon l'une des revendications 8 à 14, fournissant des nombres aléatoires à l'unité de traitement (CPU), le dispositif de génération de nombres aléatoires étant connecté au 35 circuit de génération de signaux d'horloge (CKGEN) et aucircuit de réception (UICT) qui lui fournit le signal binaire reçu (RxD). 16. Circuit intégré selon la revendication 15, dans lequel le circuit de génération de signaux d'oscillateur (CKGEN) comprend un oscillateur en anneau (RO) fournissant des signaux d'oscillateur (PO-P7) sensiblement de même fréquence moyenne et de phases distinctes, au dispositif de génération de nombres aléatoires (RNGEN). 17. Circuit intégré selon la revendication 15 ou 16, dans lequel le circuit de réception (UICT) est conforme à la norme USB.15