Brevet FR2893730A1 — publié le 20070525

MONTAGE A DETECTION DES ESSAIS DE MANIPULATION L'invention concerne un montage comprenant des lignes de données complémentaires, notamment des lignes de données d'un bus de données Dual-Rail ou dans un circuit de mémoire ayant une pluralité de cellules de mémoire, qui sont reliées à des lignes de données complémentaires, dans lequel, dans une phase de fonctionnement régulière, les lignes de données complémentaires acheminent des signaux complémentaires et dans une phase de précharge, les lignes de données complémentaires prennent un même état logique ou le même potentiel électrique, et un dispositif de détection d'essais de manipulation. L'invention concerne, en outre, un procédé de détection d'essais de manipulation dans un montage, qui a des lignes de données complémentaires, dans lequel dans un mode de fonctionnement régulier les lignes de données complémentaires acheminent des signaux complémentaires et dans une phase de précharge, les 20 signaux sur les lignes de données complémentaires sont mis dans un même état logique. L'invention concerne, en outre, un procédé de détection d'essais de manipulation dans un montage qui a des lignes de données complémentaires. 25 Dans de nombreux montages, on prévoit des mesures pour empêcher que des données puissent être lues dans des domaines déterminés de mémoire. Cela est nécessaire, notamment lorsque l'on traite des données critiques pour la sécurité, comme cela est souvent le cas dans des 30 cartes à puce. Les cartes à puce sont utilisées comme outil d'authentification ou pour des applications bancaires, ce oui augmente les exigences en matière de sécurité. Les mesures de limitation d'accès sont mises en oeuvre sur le plan d'un système de fonctionnement ou d'une 35 application, une limitation à des domaines d'adresse déterminés ou à des adresses déterminées étant effectuée. Par les mesures de protection, on peut être sûr que seuls certains utilisateurs ou certaines applications peuvent accéder à des données critiques, dont la sécurité. Les espions visent à surmonter les mesures de sécurité mises en œ uvre pour accéder à des données secrètes. Ils peuvent chercher, en outre, à obtenir des connaissances sur la structure du montage. Possibilités d'espionnage Pour parvenir aux informations souhaitées sur le contenu de la mémoire ou la structure du montage, on effectue d'abord ce que l'on appelle de l'ingénierie inverse, dans laquelle on effectue une analyse du circuit intégré. Ensuite, on modifie, entre autres, le mode de 15 fonctionnement du circuit ou on effectue une manipulation de données dans la mémoire. D'une manière caractéristique, dans cette analyse, on élimine le matériau recouvrant la puce ainsi qu'une partie des couches supérieures protégeant le câblage de la puce. Les 20 pistes conductrices supérieures mises à nu sont, le plus souvent, des lignes qui n'ont pas d'importance pour la sécurité et qui peuvent être contournées par ce que l'on appelle des lignes de dérivation pour atteindre plus loin des couches et des lignes plus profondes. Avec une 25 certaine complexité, on peut effectuer aujourd'hui ces tâches par la "méthode FIB" ("Focussed-Ion-Beam"). Dès que des lignes plus profondes, pertinentes pour la sécurité et donc critiques, sont atteintes, on peut prélever sur celles-ci des signaux et des impulsions (ce 30 que l'on appelle le "Probing") ou on peut alimenter ces lignes par des signaux pour manipuler des données (ce que l'on appelle le "Forcing"). Lors d'un espionnage par un rayonnement ionisant, on modifie des données sur des lignes du montage, de sorte qu'un contrôle complet par 35 les mécanismes de sécurité mis en oeuvre n'est plus possible. On tire parti à cet égard de l'effet physique qu'il se produit dans des jonctions pn polarisées dans le sens bloqué une séparation de charge et ainsi un court- 10 circuit, lorsqu'un rayonnement ionisant produisant des paires électron--trou, comme des photons ou des particules alpha, agit sur la jonction pn. Par le court-circuit, il peut arriver que l'état du signal d'une ligne de donnée passe de "1" à "0" ou de "0" à "1", de sorte que l'on continue à travailler avec des données "fausses". On lit, par exemple, dans la suite, des données de zones de mémoire qui, en fait, sont bloquées à l'accès. Mesures de défense On a visé dans le passé à empêcher ou au moins à rendre plus difficile l'analyse et la manipulation des circuits intégrés par la structure particulière du montage. Cela a été effectué, d'une part, par une structuration cachée des lignes fictives dans le plan de câblage et, d'autre part, par le dépôt d'un plan de protection dédié recouvrant les plans de câblage pertinents. Dans ces plans de protection, en anglais "Shields", on réalise des lignes sinueuses ou en. réseau, par exemple par paires, dans le plan de protection, dont l'interruption ou la mise en court-circuit, dans le cas où des tensions différentes s'appliquent, font que le capteur de détection provoque un effacement de la mémoire ou une remise à l'état initial ou l'inaptitude à fonctionner d'autres parties du circuit. Réaliser ces lignes mentionnées "passivement" sous la forme de lignes non raccordées ou sans tension est également possible. Elles servent dans ce cas seulement à rendre plus difficile l'espionnage ou le brouillage. La sécurité des modules peut être encore augmentée en remplaçant les lignes passives décrites par ce que l'on appelle des lignes actives lors de la conception du plan de câblage. Dans celles-ci, les lignes du Shield sont alimentées par des circuits de commande en signaux qui sont. analysés par des circuits d'évaluation et qui sont comparés, par exemple, à des signaux de référence. En raison de la variation possible des signaux, le Shield ne peut être transformé que par la pose très coûteuse d'un conduit de dérivation et par l'application de la méthode FIB. Lors d'espionnage par du rayonnement ionisant ou par des fluctuations effectuées à dessein de la tension d'alimentation, une possibilité de se défendre consiste à détecter les causes des manipulations, c'est-à-dire le rayonnement ionisant ou les fluctuations de la tension d'alimentation. Cela exige la présence de capteurs prévus à cet effet, qui sont sensibles aux différents types d'espionnage suivant des scénarios d'espionnage différents. Un inconvénient de cette façon de procéder réside dans le fait que ces capteurs sont sensibles toujours simplement à un jeu limité d'espionnage et qu'ainsi, par exemple, de nouveaux espionnages auxquels un jeu de capteurs d'un cryptocontrôleur n'est pas sensible, conduira avec une certaine probabilité à une attaque couronnée de succès. Un autre inconvénient réside dans le fait qu'en raison du nombre des scénarios d'espionnage, le nombre des capteurs pour un circuit intégré doit être très grand pour répondre à de grandes exigences de sécurité. Si l'on ne prévoit que peu de capteurs, on n'a pas de protection vis-à-vis de "espionnage local par rayonnement" sur des cellules de mémoire individuelles ou sur un petit nombre de cellules de mémoire individuelles ou sur des portes. De nombreux capteurs, qui sont constitués suivant la technique analogue coûteuse, augmentent le coût d'un circuit cryptographique de ce genre d'une manière significative. Cela constitue un inconvénient, notamment pour des articles de masse comme des cartes à puce et des cartes intelligentes. L'intégration de capteurs lumineux et à pointes, qui sont réalisés sous la forme de circuits analogiques sur des CI pour des applications de sécurité n'est, en conséquence, pas la meilleure solution pour résoudre le problème ci-dessus. Au lieu de cela ou en plus, on a essayé dans le passé de détecter non la manipulation soi-même mais de tirer des con::lusions au moyen de l'effet de la manipulation sur la présence d'une manipulation. L'effet d'une manipulation consiste en une modification de données. On protège donc habituellement des contenus de mémoire par des codes de détection d'erreur (Error Detecting Code, EDC), ce qui entraîne toutefois un besoin de surface nettement augmenté, puisque cela rend nécessaire des, circuits EDC d'évaluation et de production. La présente invention vise un montage qui comporte un dispositif d'identification d'essais de manipulation, simple dans son action mais cependant efficace. On cherche à détecter, notamment, des espionnages pa rayonnement de montages à mémoire, notamment de mémoire RAM et de mémoire ROM, ainsi que de bus de données. On cherche, en même temps, à ce que le montage ait une conversion d'énergie réduite. On cherche, en outre, à indiquer un procédé correspondant. On y parvient, suivant l'invention, par un montage du type mentionné ci-dessus, qui est caractérisé en ce que le dispositif de détection d'essais de manipulation comprend un circuit à détecteur qui émet un signal d'alerte lors de l'apparition d'un même état logique sur deL:x lignes de données dans la phase de fonctionnement régulière. S'il apparaît un état logique identique sur deux lignes de données dans la phase de précharge il est émis, dans un mode de réalisation avantageux d'un montage suivant l'invention, également un signal d'alerte si l'état logique est opposé à l'état de précharge. Dans le montage suivant l'invention, on tire parti du fait qu'il y a sur les lignes de bits des états de signal complémentaires lorsqu'il s'agit d'une donnée valable. Si le montage est espionné par du rayonnement ionisant, les états de signal sont modifiés, de sorte qu'il se crée une combinaison non valable d'états de signal. On peut prévoir, à cet effet, que les circuits de commande des paires de lignes de bits de mémoire RAM et de mémoire ROM, ainsi que de structures de bus, soient constitués de circuits numériques ou soient combinés à des circuits numériques qui sont sensibles à l'effet du rayonnement ionisant. On augmente ainsi la probabilité qu'il se crée, lors d'un espionnage par du rayonnement ionisant, un état de signal non valable sur les lignes de données complémentaires, de sorte que l'on peut détecter avec une prcbabilité plus grande un essai de manipulation. Pour la détection d'un espionnage par du rayonnement ionisant, on tire parti, en l'occurrence, du même effet physique que pour l'espionnage soi-même. Pour des jonctions pn polarisées dans le sens bloqué, il se produit une séparation de charge et ainsi un court-circuit lorsque celles-ci sont soumises à un rayonnement ionisant produisant donc des paires électron-trou, comme à des photons ou à des particules alpha. Par les mesures suivant l'invention, on peut faire fonctionner des structures de bus ainsi que des mémoires RAM et des mémoires ROM de dimensions petite à moyenne, c'est-à-dire allant jusqu'à quelques Koctet, avec des exigences de temps d'accès de l'ordre d'environ 5 ns à quelques 10 ns, tout en pouvant travailler avec une différence de potentiel réduite à quelques 100 mV entre des lignes de bits complémentaires sans avoir à utiliser à cet égard des circuits analogiques "coûteux". Un autre effet des mesures suivant l'invention réside dans les temps d'accès plus courts, puisqu'il faut transformer moins de charge. La raison en est que, comme expliqué ci-après, il est prévu le transistor Equalize et une tension de seuil qui diminue la charge de compensation chute aux bornes des transistors Pass-Gate. On obtient, en outre, une sensibilité plus grande des circuits numériques de détection d'espionnage par rayonnement. Une augmentation supplémentaire nette de cette sensibilité est obtenue par le fait que la donnée lue ou écrite en dernier est maintenue entre deux accès sur les éléments complémentaires d'une paire de lignes de bits et n'est pas, comme habituellement, préchargée sur VDD. De préférence : Le circuit à détecteur comprend un circuit logique, dans lequel, respectivement, une entrée du circuit logique est reliée à respectivement l'une des lignes de données complémentaires. Des transistors Pass-Gate sont montés en aval du circuit détecteur sur les lignes de bits et il est prévu, en aval de ces transistors, des moyens pour relier entre elles les lignes de bits. Le circuit logique réalise une fonction NON-OU. Le circuit logique NON-OU combine entre eux des signaux sur les lignes de données complémentaires et un signal d'activation, la production ou l'émission d'un signal d'alerte pouvant être empêchée par un premier état du signal d'activation. Lors d'une opération d'écriture pendant une phase intermédiaire, la production ou l'émission d'un. signal d'alerte est empêchée par le premier état du signal d'activation. Le montage de mémoire comprend un circuit de lecture-écriture, un circuit de commande en aval de celui-ci et ayant un verrou, une commande de précharge et le circuit à détecteur ainsi qu'une chambre de cellules de mémoire en aval de celui-ci. Le champ de cellules de mémoire comprend une pluralité de cellules de mémoire SRAM. L'invention sera décrite d'une manière plus précise dans ce qui suit au moyen d'exemples de réalisation. Aa. dessin, donné uniquement à titre d'exemple: la figure 1 représente une tranche de bit SRAM, la figure 2 représente un circuit de lecture-écriture, la figure 3 est une représentation détaillée du circuit de commande interposé de la tranche de bit SRAM, la figure 4 est un graphique de signal pour le circuit suivant Les figures 1 à 3, la figure 5 représente une variante de circuit de commande interposé de la tranche de bit SRAM ayant une fonction de précharge et une fonction d'alerte, les figures 6 à 8 représentent d'autres exemples de réalisation ayant une structure de bit Dual-Tail. La figure 1 représente, considéré de la gauche vers la droite, un circuit 1 de lecture écriture pour le transfert de données lors de l'écriture de l'entrée di de données à la paire bxn bxq ou, respectivement, b_'_, blq de lignes de bits extérieure ou, respectivement, intérieures, ainsi que le transfert de données lors de la lecture de la paire bl, blq de lignes de bits par la paire bx, bxq de lignes de bits à la broche do de sortie. Ce circuit sera explicité d'une manière plus précise au moyen de la figure 2. Un circuit 2 de commande ayant trois fonctions LATCH, c'est-à-dire des mémoires temporaires des données écrites ou lues en dernier sur la paire bx, bxq de lignes de bits ou, respectivement, la paire bl, blq, PRECHARGE, de lignes de bits, c'est-à-dire la précharge des paires bx, bxq et bl, blq de lignes de bits juste avant un accès en lecture ainsi qu'alarme, c'est-à-dire émission d'un signal d'alerte pour indiquer que la paire bx, bxq de lignes de bits ou que la paire bl, blq de lignes de bits se trouve dans un état qui ne se produit jamais en fonctionnement normal, mais qui peut être provoqué par du rayonnement ionisant ou par un autre espionnage modifiant le signal. Ce circuit sera expliqué d'une manière plus précise au moyen de la figure 3. Des cellules 3 SRAM habituelles à six transistors sont disposées dans un champ 8 de cellules de mémoire le long de la paire bl, blq de lignes de bits. Leurs noeuds b et bq de cellules peuvent être reliés d'une manière conductrice à la paire bl, blq de lignes de bits par des transistors 4 ... 7 à canal n, dont les bornes de grille sont reliées au>: lignes wlO, wll, ... de mots (pour un potentiel VDD d'alimentation haut sur w10, wll, ...) ou être isolés de bl; blq (pour un potentiel VSS d'alimentation bas sur wl0, wil, ...). Les signaux de commande du circuit 1 d'écriture-lecture, le circuit 2 de commande et le champ 8 de cellules de mémoire sont mis à disposition par un circuit 9 de contrôle qui peut être subdivisé en plusieurs blocs au sein de tout le montage. La figure 2 représente, d'une part, un dispositif constitué des inverseurs INV1 et INV2 ainsi que des transistors TN et TN2 à canal n pour transmettre des données à la broche di d'entrée sur les lignes bx, bxq de bits. Pour un potentiel VDD d'alimentation haut sur le signal Wr de commande, TN1 et TN2 sont montés dans le sens passant, de sorte qu'un "0", c'est-à--dire un potentiel VSS d'alimentation bas sur di, est transmis à bx par INV1, INV2 et TN1, tandis que bxq prend, par l'intermédiaire d'INV1 et TN2, la valeur VDD-DTN puisqu'une tension VTN de seuil à canal n chute aux bornes de TN2. D'une manière analogue à cela, il est transmis par un "1", c'est-à-dire le potentiel VDD sur di, par l'intermédiaire d'INVl et de TN2, un "0" sur bxq, tandis que bx prend, par l'intermédiaire d'INV1, INV2 et TN1, la valeur VDD-VTN puisqu'il chute aux bornes de TN une tension VTN de seuil du canal n. Pour un potentiel VSS d'alimentation bas sur Wr, TN1 et TN2 sont bloqués, de sorte qu'il n'y a pas de liaison de di aux lignes bx, bxq de bits, c'est-à-dire que le dispositif d'écriture est désactivé. Il y a, d'autre part, un dispositif constitué des portes OrNandl, OrNand2 et INV3 de transmission de données sur les lignes bx, bxq de bits à la broche do de sortie ainsi que de mémorisation des données lues en dernier, de sorte qu'il ne peut se produire sur do, en aucune façon, des modifications d'état qui ne sont pas nécessaires et que l'on appelle des "hasards dynamiques". Ce circuit, ce que l'on appelle un verrou RS, est activé dès que le signal RdQ de commande prend la valeur VSS et s'il y a sur bx, bxq une donnée valable, c'est-à--dire (0, 1) ou (1, 0). L'état (1, 1) de précharge sur les lignes bx, bxq de bits, qui est dénommé aussi état de précharge, signifie donc qu'il y a sur do encore la valeur lue précédemment, tandis que (0, 0) sur bx, bxq représente un état qui ne se produit jamais en fonctionnement. normal, mais qui peut être provoqué par un espionnage par du rayonnement ionisant et qui force la valeur "0" alors non pertinente sur c:.o si RdQ est égal à VSS. Par le passage de (1, 1) à (0, 1) ou (1, 0), le verrou RS est donc branché par les entrées bx, bxq de données si auparavant RdQ a été mis à VSS. La figure 3 représente le circuit 2 de commande ayant les fonctions LATCH, PRECHARGE et ALARM. La sous-fonction "LATCH" est réalisée par le verrou 21 ayant les transistors TN1., TN2, TN3 à canal n ainsi que les transistors TP1, TP2, TP3, TP4 à canal p, le verrou 21 pouvant être relié à VSS par TN1 et à VDD par TP1 et TP4 ; si le signal Lck de commande prend la valeur VDD ou, respectivement, VSS "LATCH" est relié à VSS ou, respectivement, est séparé de VSS ; si le signal LckQ de commande ainsi que la sortie Alrm d'alerte prend la valeur VSS "LATCH" est relié à VDD, tandis que "LATCH" pour LckQ ou Alrm = VDD est séparé de VDD. Les transistors TN1, TN2 ainsi que TP1, TP2 réalisent la rétroaction entre les lignes bx et bxq de bits ou, respectivement, la fonction de mémoire, si "LATCH" est relié à VDD et à VSS. On obtient ainsi que la paire bx, bxq de lignes de bits soi-même représente la paire de "nœuds de verrou" pour les données lues ou écrites en dernier, donc reste entre deux accès soit dans l'état (0, 1), soit dans l'état (1, 0), ce qui augmente considérablement la sensibilité vis-à-vis d'espionnage par rayonnement. La sous-fonction "PRECHARGE" est réalisée par une commande 22 de précharge ayant les transistors TP5, TP6 à canal p et le transistor TN4 à canal n : si le signal PrchQ de commande prend la valeur VSS, les lignes bx et bxq de bits sont reliées d'une manière conductrice à VDD par l'intermédiaire de TP5 et de TP6 et pour PrchQ égale VDD sont séparées de VDD. Tandis que pour Eql égale VDD, les deux lignes bl et blq de bits sont reliées entre elles de manière conductrice, ce qui lance et accélère l'opération de précharge par compensation de charge entre bl et blq ainsi que fait en sorte qu'à la fin d'une phase de précharge, les deux lignes de bits se trouvent en très bonne approximation au même potentiel, même si les tensions des seuil des deux transistors TN5, TN6 à canal n s'écartent l'une de l'autre. Pour Eq_ égale VSS, bl et blq sont isolées l'une de l'autre. Les derniers transistors relient bx et :ol ou bxq et blq entre elles et font en sorte que bl et blq ne sont préchargées que sur VDD-VTN puisqu'une tension VTN de seuil à canal n chute respectivement aux bornes de TN5 et de TN6. Cette tension peut être, par exemple de 0,5 V. Cette mesure fait, d'une part, qu'il est transformé sur bl et blq moins de charge et ainsi moins d'énergie, ce qui a pour conséquence à nouveau des temps d'accès plus court et signifie, d'autre part, que dans le cas d'un espionnage par rayonnement sur bl et/ou blq, une transmission de charge plus petite suffit pour provoquer le "état d'alerte" bl, blq = (0, 0), en rendant ainsi le circuit plus sensible à des espionnages par rayonnement, qui peuvent être détectés. Une moindre conversion d'énergie dans les mémoires RAM et ROM ainsi que pour des bus de données est couplée habituellement aux exigences de très grande capacité de mémoire ainsi que de très courts temps d'accès, de l'crdre d'une à quelques nanosecondes. Les concepts de circuit utilisés à cet effet comprennent des différences de potentiel réduits à quelques 10 mV à 100 mV entre des lianes de bits complémentaires ainsi que des circuits analogiques (amplificateur de lecture) pour évaluer très -apidement ces petites différences de potentiel ainsi que leur transformation en des différences de potentiel de l'ordre de la différence entre une tension (VDD ou, respectivement, VSS) d'alimentation haute et basse pour le reste du traitement numérique des données. Cette façon de procéder perd toutefois de son efficacité pour des dimensions de mémoire moyenne et petite ou pour des très grandes exigences en temps d'accès ou de transmission de données, puisque les amplificateurs analogiques de lecture et leurs circuits de commande eux-mêmes ont besoin de beaucoup de surface et d'énergie. Un autre inconvénient de ces circuits réside dans le fait que, surtout pour des technologies à partir de 130 nm, ils sont plus sujets à tomber en panne en raison des très petites différences de potentiel à exploiter ainsi que des exigences particulières de symétrie et de la grande précision exigée de la succession dans le temps des signaux de commande pour lesdits circuits analogiques. Par la structure mentionnée ci-dessus on obtient une conversion d'énergie plus petite sans avoir à utiliser des différences de potentiel extrêmement petites. La sous-fonction "ALERTE" est réalisée, enfin, par un circuit 23 à détecteur, comprenant la porte NOR NON-OU, dont trois entrées sont reliées à bx, bxq et au signal EnaQ de commande par lequel "ALERTE" peut être activé (pour ErïaQ = VSS) ou respectivement désactivé (pour EnaQ = VDD). La sortie Alrm de NOR est alors exactement égale à "un" ou à VDD si bx = bxq = EnaQ = VSS. Pour plu=sieurs paires de lignes de bits en parallèle, les signaux Alrm respectifs peuvent être combinés logiquement par une porte logique OU, par exemple par un "Wired Or", de manière à ce qu'un état d'alerte unique sur l'une des paires de lignes de bits suffise pour pouvoir indiquer une attaque par rayonnement qui a été détectée. Comme décrit ci-dessus, la paire bx, bxq de lignes de bits reste entre deux accès, soit dans l'état (0, 1), soit dans l'état (1, 0) et non, comme dans des SRAM habituelles, dans l'état (1, 1) de précharge, ce qui augmente considérablement la sensibilité vis-à-vis d'espionnage par rayonnement puisque, maintenant, seul l'un des deux nœuds bl ou, respectivement, bx ou blq ou respectivement bxq, doit être déchargé par du rayonnement ionisant pour provoquer "l'état d'alerte", cette décharge étant aussi très vraisemblable par le fait qu'il y a le long de bl et blq en général une pluralité de transistors à canal n et ainsi des jonctions n±p qui, soumises à du rayonnement ionisant, provoquent une transmission de charge négative sur bl ou respectivement blq. Dans le cas d'un accès en lecture imminent, les paire de lignes de bits sont préchargées comme décrit ci-dessus, c'est-à--dire que pendant quelques nanosecondes bx et bxq viennent sur VDD et bl et blq sur VDD-VTN, ce qui diminue pendant une très courte durée la sensibilité vis-à-vis d'espionnage par rayonnement, dans le cas où l'espionnage a lieu précisément pendant la phase de précharge et n'a, en conséquence, qu'un transfert de charge d'une très courte durée. Cela restreint toutefois considérablement les options de l'espion. Dans le cas d'un accès en lecture, la "ALERTE" est interrompue brièvement, c'est-à-dire pendant environ une nanoseconde, ce qui s'effectue au moins d'EnaQ = VDD puisque lors de la lecture (par TN1, TN2 de la figure 2) de di, des niveaux de courte durée entre VSS et VDD peuvent se produire sur bx, bxq. Cela ne signifie pas, toutefois, une limitation sensible en raison des constantes de temps relativement grandes par rapport à cela pour des transferts de charge par espionnage par rayonnement et leur décroissance sur les lignes de bits. Des détails du déroulement dans le temps des accès en écriture et en lecture sont représentés à la figure 4. Pour un accès en lecture, on fait passer d'abord Lck de VDD à VSS pour empêcher qu'une charge puisse s'évacuer par les transistors TN1, TN2, ?N3 de la figure 3 si PrchQ passe de VDD à VSS et Eql de VSS à VDD et qu'ainsi la phase de précharge est lancée. Après la fin de la phase de précharge, donc dès que PrchQ revient à VDD et Eql revient à VSS, l'une des lignes wl de mots des cellules SRAM est portée de VSS à VDD pour lire le contenu correspondant de la cellule sur bl, blq ou, respectivement, bx, bxq. En parallèle à cela, RdQ est activé, c'est-àdire est mis sur VSS pour émettre les données sur bx,, bxq suivant do. Par la désactivation finale de wl, c'est-à-dire un passage de VDD vers VSS et de RdQ, c'est-à--dire un passage de VSS vers VDD, Lck est porté de VSS à VDD, de sorte que la donnée qui vient d'être lue est maintenue dans "LATCH", c'est-à-dire sur les lignes de bits. Pour un accès en écriture, on désactive d'abor LckQ et EnaQ, c'est-à-dire que l'on passe de VSS à VDD pour empêcher que, pendant l'opération venant ensuite d'écriture, une charge puisse s'écouler en passant dans les transistors TP1, TP2, TP3, TP4 de la figure 3 ou dans la porte NOR de la figure 3 et pour être sûr que pendant la durée de l'opération d'écriture, il ne peut pas se produire de fausse alerte à la sortie Alrm de NOR. Immédiatement après le front montant de LckQ et de EnaQ, on lance par le front montant de Wr l'opération d'écriture dans laquelle, comme décrit ci-dessus, bx ou bxq sont mis à VSS et les noeuds respectivement complémentaires à VDD-VTN si la valeur mémorisée auparavant sur bx et bxq ne coïncide pas avec la donnée nouvelle à écrire, auquel cas, les potentiels (VSS ou respectivement VDD) ne se modifient pas sur bx et bxq. Comme cette opération s'effectue très rapidement, en fait en quelques fractions d'une nanoseconde, lorsque l'on utilise des technologies modernes en dessous de la dimension de structure de 0,25 u, LckQ peut être réactivé peu après, c'est-à-dire être mis sur VSS en sorte que le nœud bx ou bxq se trouvant le cas échéant auparavant sur VDD-VTN est porté au plein niveau VDD. Mais cela signifie que EnaQ est aussi réactivé, c'est-à-dire qu'il peut être mis à VSS puisque, maintenant, on n'a pas à s'attendre à des courants transversaux ni à une fausse alerte. Par le front descendant de LckQ ou de EnaQ, Wr peut alors être redésactivé, c'est-à-dire être abaissé à VSS puisque la donnée écrite est maintenant mémorisée sur bx, bxq ou, respectivement, bl, blq ainsi que l'une des lignes wl de mots des cellules SRAM être activé, c'est-à-dire être portée à VDD, de sorte que ladite donnée est écrite dans la cellule SRTAM correspondante. En même temps, on pourrait aussi désactiver RdQ, c'est-à-dire l'abaisser à VSS, de sorte que ladite donnée serait émise aussi sur do et que donc un "Write Through" serait réalisé de di vers do.Il est mis fin au cycle d'écriture par la mise de wl sur VSS et, le cas échéant, par la désactivation de RdQ en le portant à VDD. La figure 5 représente une variante du circuit de commande indiqué à la figure 3 ayant les fonctions "LATCH", "PRECHARGE" et "ALERTE". Il manque, dans le circuit de la figure 5, la sous-fonction LATCH prévue dans le circuit. de la figure 3, c'est-à-dire que l'on suppose dans le circuit de la figure 5, comme cela est habituel pour des SRAM classiques, que les données lues ou écrites en dernier ne restent pas mémorisées sur la paire (bx, bxq) de lignes de bits. Au lieu de cela, à nouveau comme cela est habituel pour des SRAM classiques, on suppose que l'on effectue entre respectivement n'importe quels deux accès (lecture ou écriture) une précharge des deux lignes bx et bxq de bits à VDD. En outre, à nouveau, comme il est habituel pour des SRAM classiques, dans l'exemple de réalisation de la figure 5, on s'est dispensé des transistors TN4, TN5, TN6 à canal n. On a donc bx = bl et bxq = blq, ce qui, en outre, est d'une importance secondaire pour la présente invention, c'est-à-dire que les circuits décrits dans ce qui va suivre et leurs fonctions ne dépendent pas de la présence de TN4, TN5 et TN6. L'exemple de réalisation représenté à la figure 5 vise à détecter des états inadmissibles ou "d'alerte" de la paire bx, bxq ou bl, blq de lignes de bits. D'une part, la paire bx, bxq de lignes de bits est contrôlée au moyen de la porte NON OU pour ce qui concerne l'état inadmissible proche de (0, 0) ou (VSS, VSS) qui ne peut jamais se produire en fonctionnement normal et qui peut arriver donc seb:lement en résultat d'un espionnage. Dans le cas d'un état détecté de ce genre, c'est-à-dire avec Alrml = VDD, la rétroaction existante auparavant par TP2 et TP3 entre les lignes de bits est, en outre, interrompue par le transistor TP4 qui maintenant n'est pas passant, ce qui augmente considérablement la sensibilité du circuit d'alerte. D'autre part, on contrôle au moyen de la porte AndNOR également la validité de l'état de "précharge" des lignes de bits, c'est-à-dire bx, bxq = (1, 1) ou (VDD, VDD). Par la précharge ou peut après, la précharge des lignes de bits a été activée par la mise de PrchQ à VSS, EnaQ est activé aussi, c'est-à-dire passé de VDD à VSS. Mais ainsi, AndNDR est sensible au "cas d'alerte", c'est-à-dire à ce qu'au moins l'une des lignes de bits prend l'état (inadmissible) "proche de 0" ou "proche de VSS". Dans le cas d'un état de ce genre qui est détecté, c'est- à-dire en ayant Alrm2 = VDD, la rétroaction existant précédemment entre les lignes de bits ainsi que la liaison conductrice existant précédemment par TP5, TP6 des lignes de bits avec VDD est, en outre interrompue par le transistor TP1 qui, maintenant, ne conduit plus, ce qui augmente considérablement la sensibilité du circuit d'alerte. La désactivation de PrchQ et de EnaQ peut s'effectuer en même temps puisque immédiatement après a lieu un accès en lecture ou en écriture, qui est contrôlé par la porte NOR, comme décrit ci-dessus. La figure 6 représente un autre montage qui est suivant l'invention. Deux composants 51 et 52 de circuit Dual-Rail sont reliés entre eux par un bus 53 de données Dual-Rail. Le bus 53 de données a deux lignes 54 et 55 de données complémentaires. En outre, il est prévu une porte 56 OU, deux entrées de cette porte 56 OU étant reliées, respectivement, à l'une des lignes 54 et 55 de données complémentaires. A la sortie de la porte 56 OU est émis un signal d'alerte alarme si l'état du signal sur les deux lignes 54 et 55 de données est "0". Car pendant une phase de précharge, les deux lignes 54 et 55 de données ont acheminé d'une façon correcte le signal "1", l'état ayant un "0" sur les deux lignes de données étant un état d'erreur qui ne peut se produire que si l'un des états de signal a été réalisé par une manipulation modifiant les lignes de données. Dans l'exemple de réalisation de la figure 7, il est prévu qu'il y ait, dans la phase de précharge sur deux lignes de données, un "0". Dans ce cas, un "0" sur les deux lignes de données ne décrirait pas un état d'erreur, mais un "1" sur deux lignes 54 et 55 de données ne serait pas admissible et indiquerait un espionnage. Pour détecter dans ce montage un essai de manipulation, les deux lignes 54 et 55 de données sont reliées à une porte logique 57, qui est une porte ET. Bien entendu, les fonctions logiques peuvent être réalisées aussi par une combinaison de diverses portes. Cela vaut non seulement pour le bus de données représenté aux figures 5 et 6, mais aussi pour le dispositif de mémoire représenté aux figures précédentes et pour d'autres montages qui ont des lignes de données complémentaires. Dans l'exemple de réalisation représenté à la figure 8, il est prévu que tant les états (0, 0) qu'également (1, 1) sont évalués comme étant le résultat d'une manipulation. Cela conduirait à ce que dans une phase de précharge on supposerait toujours une erreur. Pour empêcher cela, le résultat de la comparaison est envoyé à une porte ET 60 supplémentaire qui combine le résultat de la comparaison. à un signal Ena d'activation. En produisant de manière adéquate le signal Ena d'activation, on peut être sûr que la détection de la manipulation pendant la phase de précharge est désactivée. Cette solution a, certes, d'une part, l'avantage de pouvoir détecter même un état de signal correspondant à l'état de précharge comme un essai de manipulation, mais, d'autre part, aucune détection de manipulation n'est possible pendant la phase de précharge. Dans un mode de réalisation perfectionné de l'exemple de réalisation de la figure 8, qui cependant n'est pas représenté, les modes de réalisation de la figure 6 et de la figure 8 sont combinés. Pendant une phase de fonctionnement normale, une détection de manipulation suivant la figure 8 serait effectuée en tous cas sans la porte ET 60, mais le circuit de la figure 6 viendrait à être utilisé dans une phase de précharge. D'autres modes de réalisation de montages suivant l'invention sont à la portée de l'homme du métier. L'invention n'est pas limitée aux exemples de réalisation représentés. Des éléments des exemples de réalisation représentés peuvent notamment être aussi combinés entre eux. Enumération des repères Al= Signal d'alerte bl, blq lignes de données complémentaires (liernes de bits) bx, bxq lignes de données complémentaires (lignes de bits) di Entrée de données do Sortie de données EnaQ Signal de commande Eql Signal de commande INV1, INV2, INV3 Inverseur Lck, LckQ Signal de commande NOR Circuit logique OrNandl Porte OrNand2 Prote PrchQ Signal de commande RdQ Signal de commande TN1, TN2, TN3, TN4, TN5 Transistors à canal n TP1, TP2, T P3, TP4, TP5, TP6 Transistors à canal p VTN Tension de seuil d'un transistor à canal n VDD Haute tension d'alimentation VSS Basse tension d'alimentation w1, wlO, wll Lignes de mots wr Signal de commande 1 Circuit de lecture-écriture 2 Circuit de commande 3 Cellules de mémoire 4 .. 7 Transistors 8 Champ de cellules de mémoire 9 Circuit de contrôle 21 Verrou 22 Commande de précharge 23 Circuit à détecteur 51 Composant de circuit Dual-Rail 52 Composant de circuit Dual-Rail 53 Bus de données 54 Lig:r:.e de données 55 Ligr:.e de données 20 56 Circuit à détecteur (porte NON OU) 57 Circuit à détecteur (porte ET) 58 Porte OU exclusif 59 Inverseur 60 Porte ET REVENDICATIONS 1. Montage comprenant - des lignes de données complémentaires, notamment des lignes (54, 55) de données d'un bus (53) de données Dual-Rail ou dans un circuit de mémoire ayant une pluralité de cellules (3) de mémoire, qui sont reliées à des lignes (bx, bxq, bl, blq) de données complémentaires, -dans lequel, dans une phase de fonctionnement régulière, les lignes (bx, bxq, bl, blq ; 54, 55) de données complémentaires acheminent des signaux complémentaires et dans une phase de précharge, les lignes (bx, bxq, bl, blq ; 54, 55) de données complémentaires prennent un même état logique ou le même potentiel électrique, et un dispositif de détection d'essais de manipulation, caractérisé en ce que le dispositif de détection d'essais de manipulation comprend un circuit (23 ; 56 ; 57 ; 58) à 20 détecteur qui -émet un signal (Alrm) d'alerte lors de l'apparition d'un même état logique sur deux lignes (bx, bxq, bl, blq ; 54, 55) de données dans la phase de fonctionnement régulière. 25 2. Montage suivant la revendication 1, caractérisé en ce que le circuit à détecteur émet un signal (Alrm) d'alerte lors de l'apparition d'un même état logique sur deux lignes (bx, bxq, bl, blq ; 54, 55) de données dans la phase de précharge si l'état logique 30 est opposé à l'état de précharge. 3. Montage suivant la revendication 1, caractérisé en ce que le circuit à détecteur comprend un circuit logique (NOR ; 56 ; 57 ; 58), dans lequel, respectivement, une entrée du circuit logique 35 (NOR ; 56 ; 57 ; 58) est reliée à respectivement l'une des lignes (bx, bxq, bl, blq ; 54, 55) de données complémentaires. 4. Montage suivant l'une des revendications 1 à 3, caractérisé en ce que des transistors Pass-Gate (TN5, TN6) sont montés en aval du circuit (3) détecteur sur les lignes (bx, bxq) de bits et il est prévu, en aval de ces transistors, des moyens (TN4) pour relier entre elles les lignes (bl, blq) de bits. 5. Montage suivant la revendication 3 ou 4, caractérisé en ce que le circuit logique (NOR) 10 réalise une fonction NON-OU. 6. Montage suivant l'une des revendications 3 à 5, caractérisé en ce que le circuit logique NON-OU combine entre eux des signaux sur les lignes de données 15 complémentaires et un signal (EnaQ) d'activation, la production ou l'émission d'un signal (Alrm) d'alerte pouvant être empêchée par un premier état du signal (EnaQ) d'activation. 7. Montage suivant la revendication 6, 20 caractérisé en ce que, lors d'une opération d'écriture pendant une phase intermédiaire, la production ou l'émission d'un signal (Alrm) d'alerte est empêchée par le premier état du signal (AQnaQ) d'activation. 8. Montage suivant l'une des revendications 1 à 25 7, caractérisé en ce que le montage comprend - un circuit (1) de lecture-écriture, - un circuit (2) de commande en aval de celui-ci et ayant un verrou (21), une commande (22) de 30 précharge et le circuit (23) à détecteur ainsi que - une chambre (8) de cellules de mémoire en aval de celui-ci. 12. Montage suivant la revendication 7, caractérisé en ce que le champ de cellules de 35 mémoire comprend une pluralité de cellules de mémoire SRAM. 13. Procédé de détection d'essais de manipulation dans un montage, qui a des lignes de données(bx, bxg, bl, blg)complémentaires, dans lequel dans un mode de fonctiônnement régulier les lignes de données complémentaires acheminent des signaux complémentaires et dans une phase de précharge, les signaux sur les lignes de données complémentaires sont mis dans un même état logique, caractérisé en ce qu'il comprend les stades dans lesquels : - on compare les états de signal sur les lignes (bx, bxq, bl, blq 54, 55) de données 10 complémentaires et - on produit un signal (Alrm) d'alerte si on constate de mêmes états de signal logique dans la phase de fonctionnement régulière. 11. Procédé suivant la revendication 10, 15 caractérisé en ce que l'on produit un signal (Alrm) d'alerte même si l'on constate dans la phase de précharge de mêmes états de signal qui sont opposés à l'état de précharge. 12. Procédé suivant la revendication 11, 20 caractérisé en ce que l'on produit dans la phase de fonctionnement régulière un signal (Alrm) d'alerte seulement si les mêmes états logiques sont opposés à l'état de précharge. 13. Procédé suivant l'une des revendications 10 25 à 12, caractérisé en ce que l'on émet un signal (Alrm) d'alerte seulement s'il est indiqué par un signal (EnaQ) d'activation qu'il faut activer une détection d'essais de manipulation. 14. Procédé suivant l'une des revendications 10 à 13, caractérisé en ce que dans une opération d'écriture dans un montage de mémoire : - il est appliquée une donnée nouvelle aux lignes de données complémentaires, - la détection d'essais de manipulation pendant les phases de transition est désactivée, - la détection d'essais de manipulation est activée, 30 35- la cellule de mémoire est activée par des lignes de mots pour écrire la donnée appliquée dans la cellule de mémoire activée. 15. Procédé suivant la revendication 14, caractérisé en ce que les lignes (bx, bxq, bl, blq) de données complémentaires ont des états de signal complémentaire entre deux accès à un champ (8) de cellules de mémoire ayant des cellules (3) de mémoire si une attaque modifiant le signal n'a pas lieu.