Brevet FR2890239A1 — publié le 20070302

COMPENSATION DES DERIVES ELECTRIQUES DE TRANSISTORS MOS Domaine de l'invention La présente invention concerne un circuit intégré comprenant des transistors de type MOS. Exposé de l'art antérieur L'évolution technologique des procédés de fabrication de circuits intégrés et en particulier de circuits comprenant des transistors de type MOS va généralement de paire avec une diminution de la surface occupée par chaque transistor. Les surfaces de drain, de source et de canal sont réduites ainsi que l'épaisseur des oxydes de grille. Cette diminution géométrique s'accompagne, de façon générale, d'une diminution de la tension de polarisation des composants du circuit intégré. Cependant, la tension de polarisation des transistors diminue proportionnellement moins vite que l'épaisseur de leur oxyde de grille, afin de ne pas diminuer leur vitesse de commutation, voir de l'augmenter. Cette diminution plus rapide de l'épaisseur des oxydes de grille a pour conséquence d'augmenter le champ électrique moyen traversant un oxyde de grille. Ceci entraîne des "dégradations" des transistors au fur et à mesure de leur utilisation et une diminution de leur vitesse de commutation. Ces dégradations physiques se traduisent en pratique par une augmentation de la résistance équivalente drain-source des transistors et par une diminution de leur vitesse de commutation. En conséquence, une diminution rapide de l'épaisseur des oxydes de grille, afin d'avoir des vitesses de commutation élevées, se traduit par des problèmes de fiabilité et des variations des caractéristiques électriques des transistors au fur et à mesure de leur utilisation. De telles variations sont particulièrement gênantes pour certains types de circuit. Pour ces derniers, il est alors nécessaire de prévoir des transistors présentant des oxydes de grille plus épais au détriment de leur vitesse de commutation. Résumé de l'invention Un objet de la présente invention est de prévoir un circuit intégré comprenant des transistors MOS "rapides" en commutation tout en présentant des caractéristiques électriques stables. Un autre objet de la présente invention est de prévoir un tel circuit de structure simple. La présente invention prévoit un circuit intégré comprenant au moins un transistor de type MOS, comprenant en outre un système de détection des variations des grandeurs électriques dudit au moins un transistor, et un dispositif de polarisation modifiant la tension de polarisation du substrat 25 dudit au moins un transistor en fonction des variations mesurées par le système de détection. Dans un mode de réalisation du circuit intégré susmentionné, le système de détection comprend un transistor témoin de type MOS; un dispositif de commande appliquant entre la grille et la source du transistor témoin une tension de commande représentative de la tension grille-source appliquée audit au moins un transistor; un dispositif de mesure d'une valeur témoin telle que le courant ou la tension drain-source du transistor témoin; un dispositif de référence générant une valeur de référence correspondant à la valeur qui serait mesurée sur le transistor témoin si les caractéristiques électriques de ce dernier restaient inchangées; et un dispositif de comparaison des valeurs témoin et de référence, le dispositif de polarisation appliquant au substrat du transistor témoin et dudit au moins un transistor, une tension de polarisation variant en fonction de la différence de valeurs relevée par le dispositif de comparaison. Dans un mode de réalisation du circuit intégré susmentionné, ledit au moins un transistor et le transistor 10 témoin sont de type PMOS. Dans un mode de réalisation du circuit intégré susmentionné, le dispositif de mesure est constitué d'une résistance placée entre le drain du transistor témoin et la masse, la source du transistor témoin étant reliée à une tension d'alimentation du circuit intégré, et le dispositif de référence est constitué de deux résistances placées en série entre la tension d'alimentation et la masse, la valeur témoin étant la tension au noeud intermédiaire entre le drain du transistor témoin et la résistance du dispositif de mesure, et la valeur de référence étant la tension au noeud intermédiaire entre les résistances du dispositif de référence. Dans un mode de réalisation du circuit intégré susmentionné, le dispositif de comparaison comprend deux branches constituées chacune d'une résistance et de premier et second transistors de type NMOS, la résistance étant placée entre la tension d'alimentation et le drain du premier transistor, la source du premier transistor étant reliée au drain du second transistor et la source du second transistor étant reliée à la masse, les grilles des deux seconds transistors étant reliées l'une à l'autre ainsi qu'au drain du second transistor de la première branche, les grilles des premiers transistors étant respectivement reliées au noeud intermédiaire entre la résistance et le transistor témoin du dispositif de mesure et au noeud intermédiaire entre les deux résistances du dispositif de référence, le drain du second 2890239 4 transistor de la seconde branche constituant la sortie du dispositif de comparaison et étant reliée au dispositif de polarisation. Dans un mode de réalisation du circuit intégré susmentionné, le dispositif de polarisation comprend un transistor bipolaire de type NPN et une résistance en série entre la tension d'alimentation et la masse, le noeud intermédiaire entre le drain du transistor bipolaire et la résistance étant relié au substrat du transistor témoin et dudit au moins un transistor, et la base du transistor bipolaire étant reliée à la sortie du dispositif de comparaison. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 est un schéma d'un circuit intégré selon la présente invention; et la figure 2 est un schéma plus détaillé du circuit représenté en figure 1. Description détaillée Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures. Un circuit intégré selon la présente invention comprend au moins un transistor de type MOS dont on souhaite "stabiliser" les caractéristiques électriques. Le circuit intégré comprend en outre un système de détection des dégradations des transistors "à stabiliser" relié à un dispositif de polarisation du substrat de ces transistors. En appliquant une tension plus ou moins élevée sur le substrat de ces transistors, il est possible d'annuler, ou de compenser, les dérives de leurs caractéristiques électriques. Pour un transistor MOS à canal P (PMOS), une 35 diminution du potentiel de son substrat par rapport au potentiel de sa source permet de diminuer sa tension de seuil et de diminuer la résistance équivalente Ron du transistor entre sa source et son drain. Ceci permet d'augmenter le courant source-drain et la vitesse de commutation du transistor. Inversement, une augmentation du potentiel de son substrat par rapport à celui de sa source permet de diminuer sa vitesse de commutation. Pour un transistor MOS à canal N (NMOS), une augmentation du potentiel de son substrat par rapport au potentiel de sa source permet de diminuer la résistance équivalente Ron du transistor entre sa source et son drain. Ceci permet d'augmenter le courant source-drain, et la vitesse de commutation du transistor. Inversement, une diminution du potentiel de son substrat par rapport à celui de sa source permet de diminuer sa vitesse de commutation. On notera qu'une variation de la tension substrat-source d'un transistor MOS de quelques centaines de mV permet de façon générale d'obtenir une variation de quelques dizaines de mV de sa tension de seuil. La dérive "naturelle" de la tension de seuil d'un transistor PMOS présentant une longueur de grille de 0,10 dam est en moyenne de 50 mV en 10 ans d'utilisation. Une variation de tension de polarisation Vb d'environ 200 mV permet "d'effacer" cette dérive naturelle. La figure 1 est un schéma d'un mode de réalisation d'un circuit intégré selon la présente invention. La partie fonctionnelle, c'est-à-dire la partie remplissant la fonction du circuit intégré, est représentée par un carré en pointillés. Cette partie fonctionnelle comprend au moins un transistor MOS dont on souhaite stabiliser les caractéristiques électriques, dans cet exemple un transistor PMOS 1. La stabilisation du transistor 1 consiste entre autre à faire en sorte que sa vitesse de commutation soit sensiblement constante. La source S du transistor 1 est dans cet exemple reliée à une tension d'alimentation Vdd du circuit intégré. Le substrat B du transistor 1 est relié à une tension de polarisation Vb. La grille G et le drain D du transistor 1 sont reliées à d'autres composants du circuit intégré. Dans ce mode de réalisation de la présente invention, un système de détection 10 des dégradations du transistor 1 comprend un transistor MOS témoin 11 du même type que le transistor 1, c'est-à-dire PMOS dans cet exemple. Un dispositif de commande 12 applique entre la grille et la source du transistor témoin, une tension de commande qui est représentative de la tension grille/source appliquée au transistor 1 au cours de son utilisation. Un dispositif de mesure 13 est relié au transistor témoin 12 afin de mesurer une de ses grandeurs électriques telles que son courant ou sa tension drain-source. Le courant témoin Iw, la tension témoin Vw ou de façon générale la valeur témoin mesurée par le dispositif de mesure 13 est fournie à un dispositif de comparaison 15. Par ailleurs, un dispositif de référence 14 fournit un courant de référence Iref, une tension de référence Vref ou de façon générale une valeur de référence au dispositif de comparaison 15. La valeur de référence fournie par le dispositif de référence correspond à la valeur qui serait mesurée sur le transistor témoin si les caractéristiques électriques de ce dernier étaient stables et restaient inchangées. Le système de détection 10 est relié à un dispositif de polarisation 20. En fonction de la différence de valeur relevée par le dispositif de comparaison 15, le dispositif de polarisation 20 délivre une tension de polarisation Vb plus ou moins élevée afin de polariser les substrats B des transistors 1 et 11 à une tension permettant de pallier les dérives de leurs caractéristiques électriques. Dans cet exemple de réalisation, le dispositif de mesure 13 est relié au drain D du transistor témoin 11. Cependant, il pourrait être relié à une ou plusieurs autres bornes du transistor témoin 11. De même, le dispositif de commande 12 est relié uniquement à la grille G du transistor témoin 11. Cependant il pourrait être relié à la grille et éventuellement à la source S du transistor témoin 11. La source du transistor témoin 11 est dans cet exemple reliée à la tension d'alimentation Vdd du circuit intégré. La tension appliquée par le dispositif de commande 12 peut être constante et correspondre par exemple à la valeur moyenne de la tension grille/source appliquée sur le transistor 1 au cours de son utilisation. La tension appliquée par le dispositif de commande 12 peut aussi être variable et être par exemple une "copie" de la tension source-grille appliquée sur le transistor 1. Par ailleurs, le dispositif de mesure et le dispositif de comparaison peuvent fonctionner en continu ou effectuer des mesures et des comparaisons de façon ponctuelle, par exemple à intervalles réguliers. Lorsque la valeur, Iw ou Vw, mesurée par le dispositif de mesure 13 dépend des conditions de polarisation du transistor témoin 11, la valeur de référence, Iref ou Vref, qui est stable et unique, est choisie pour correspondre à une valeur Iw ou Vw du transistor témoin dans un état de polarisation prédéfini. Dans ce cas, préalablement à la mesure de la valeur témoin par le dispositif de mesure 13, il est nécessaire de polariser le transistor témoin dans cet état de polarisation prédéfini afin de mesurer une valeur témoin, Iw ou Vw, qui puisse être comparée à la valeur de référence, Iref ou Vref. A titre d'exemple, si le dispositif de mesure 13 mesure le courant source/drain du transistor témoin 11, la valeur témoin Iw mesurée varie en fonction de la tension grille/source appliquée au transistor témoin 11. Par conséquent, afin de pouvoir le comparer à un courant de référence Iref ayant une valeur stable et prédéfinie, il est nécessaire d'effectuer la mesure de la valeur témoin Iw pour une tension grille/source prédéfinie. Lorsque la tension appliquée par le dispositif de commande 12 est constante, cette tension correspond à une tension grille/source prédéfinie en vue de la mesure de la valeur témoin, Iw ou Vw. Lorsque la tension appliquée par le dispositif de commande est variable, cette tension doit, préalablement à toute mesure effectuée par le dispositif de mesure 13, être momentanément rendue constante, et égale à une tension grille/source prédéfinie. La figure 2 est un exemple de circuit selon la présente invention dans lequel des exemples de réalisation des dispositifs 13, 14, 15 et 20 sont représentés. Le dispositif de mesure 13 est dans cet exemple constitué d'une résistance 60 placée entre le drain du transistor témoin 11 et la masse du circuit intégré. Le dispositif de référence 14 est constitué de deux résistances 70 et 71 en série entre la masse et la tension d'alimentation Vdd, la résistance 70 étant côté masse. Le dispositif de comparaison 15 est constitué de deux branches b1 et b2 constituées chacune d'une résistance 80, 81, et de deux transistors NMOS 82/84 et 83/85. Pour chaque branche, la résistance 80, 81 est placée entre la tension d'alimentation Vdd et le drain du transistor 82, 83. La source du transistor 82, 83 est reliée au drain du transistor 84, 85. Les grilles des transistors 84 et 85 sont reliées l'une à l'autre et reliées au drain du transistor 84 de la branche b1. Les grilles des transistors 82 et 83 sont reliées respectivement au dispositif de mesure 13 et au dispositif de référence 14, et plus précisément au noeud intermédiaire entre le drain du transistor témoin 2 et la résistance 60 et au noeud intermédiaire entre les résistances 70 et 71. Le dispositif de polarisation 20 est dans cet exemple constitué d'un transistor bipolaire 90 de type NPN et d'une résistance 91. La résistance 91 est placée entre la tension d'alimentation Vdd du circuit intégré et le collecteur du transistor bipolaire 90. L'émetteur du transistor bipolaire 90 est relié à la masse. La base du transistor bipolaire 90 est reliée au dispositif de comparaison 15, et plus précisément au noeud intermédiaire s entre les transistors 83 et 85 de la branche b2 du dispositif de comparaison. La valeur mesurée par le dispositif de mesure 20 est dans cet exemple une tension témoin Vw et la valeur de référence fournie par le dispositif de référence 14 une tension de référence Vref. Les valeurs des résistances 60 et 70 des dispo- sitifs de mesure et de référence sont identiques et égales à R2. La valeur R1 de la résistance 71 correspond à la résistance source-drain équivalente Ron du transistor témoin 11 dans son état initial et soumis à une tension source/grille prédéfinie. L'état initial du transistor témoin 11 correspond à son état avant utilisation ou autrement dit avant dégradation de ses caractéristiques électriques. Quand le transistor témoin 11 est dans son état initial, la tension témoin Vw et la tension de référence Vref sont égales. Quand les caractéristiques du transistor témoin 11 se modifient, le courant drain/source tend à diminuer et la tension témoin Vw diminue. Le dispositif de comparaison 15 comprend un miroir de courant formés par les transistors 84 et 85. Chaque branche b1 et b2 est ainsi traversée par un courant i sensiblement identique qui est fonction de la tension témoin Vw appliquée sur le transistor 82. Les composants du dispositif de comparaison sont choisis de sorte qu'initialement, quand la tension témoin Vw et la tension de référence Vref sont identiques, la tension au noeud s soit très faible. Quand la tension Vw diminue, le courant i diminue et le potentiel au noeud de sortie s tend à augmenter. Le transistor bipolaire 90 est de plus en plus conducteur. Le courant traversant la résistance 91 augmente ainsi que la tension à ses bornes ce qui entraîne une diminution de la tension Vb appliquée sur les substrats B des transistors 1 et 11. Le fonctionnement du système de détection 10 décrit précédemment est celui correspondant à une dégradation progressive des caractéristiques des transistors PMOS 1 et 11. Cependant, ce même système peut être utilisé pour pallier des dérives momentanées des caractéristiques électriques des transistors 1 et 11, par exemple lors d'une surchauffe de ces derniers. Dans ce dernier cas, la tension témoin Vw peut présenter des pics de tension positifs ou négatifs qui traduisent des augmentations ou des diminutions du courant source/drain du transistor témoin 11 et donc de sa vitesse de commutation. Ces variations de vitesse de commutation sont alors compensées en augmentant ou en diminuant la tension de polarisation Vb. Par ailleurs, la valeur de référence, Iref ou Vref, 10 produite par le dispositif de référence 14 doit être produite au moyen d'un ensemble de composants présentant des caractéristiques électriques stables. La résistance 71 est par exemple une portion semiconductrice dopée ou une portion de silicium polycristallin dopé. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, l'homme de l'art pourra imaginer d'autres modes de réalisation du système de détection des variations des grandeurs électriques des transistors dont on souhaite stabiliser le comportement électrique, ainsi que d'autres modes de réalisation du dispositif de polarisation. De plus, l'homme de l'art pourra imaginer d'autres modes de réalisation des dispositifs de mesure, de référence, de comparaison et de polarisation du système de détection 25 représenté en figure 1. En outre, on peut adapter le système de détection et le dispositif de polarisation représentés en figure 2, dans le cas où les transistors dont on souhaite stabiliser le comportement électrique sont de type NMOS. Un transistor témoin de type NMOS est alors utilisé. Le dispositif de mesure est alors constitué d'une résistance placée entre le transistor témoin NMOS et la tension d'alimentation Vdd du circuit intégré. Un dispositif de comparaison "complémentaire" de celui représenté en figure 2 peut être formé à partir de transistors de type PMOS, les résistances étant alors reliées à la masse et les transistors formant le miroir de courant reliés à la tension d'alimentation Vdd. Le dispositif de polarisation peut être constitué d'un transistor bipolaire PNP et d'une résistance placée entre la masse et le collecteur du transistor bipolaire. REVENDICATIONS 1. Circuit intégré comprenant au moins un transistor de type MOS (1), caractérisé en ce qu'il comprend en outre un système de détection (10) des variations des grandeurs électriques dudit au moins un transistor, et un dispositif de polarisation (20) modifiant la tension de polarisation (Vb) du substrat dudit au moins un transistor en fonction des variations mesurées par le système de détection. 2. Circuit intégré selon la revendication 1, dans lequel le système de détection comprend: un transistor témoin de type MOS (11) ; un dispositif de commande (12) appliquant entre la grille et la source du transistor témoin une tension de commande représentative de la tension grille-source appliquée audit au moins un transistor (1) ; un dispositif de mesure (13) d'une valeur témoin telle que le courant (Iw) ou la tension (Vw) drainsource du transistor témoin; un dispositif de référence (14) générant une valeur de référence (Iref, Vref) correspondant à la valeur qui serait mesurée sur le transistor témoin si les caractéristiques électriques de ce dernier restaient inchangées; et un dispositif de comparaison (15) des valeurs témoin et de référence, le dispositif de polarisation (20) appliquant au substrat du transistor témoin et dudit au moins un transistor, une tension de polarisation (Vb) variant en fonction de la différence de valeurs relevée par le dispositif de comparaison. 3. Circuit intégré selon la revendication 2, dans lequel ledit au moins un transistor (1) et le transistor témoin 30 (11) sont de type PMOS. 4. Circuit intégré selon la revendication 3, dans lequel le dispositif de mesure (13) est constitué d'une résistance (60) placée entre le drain du transistor témoin (11) et la masse, la source du transistor témoin étant reliée à une tension d'alimentation (Vdd) du circuit intégré, et dans lequel le dispositif de référence (14) est constitué de deux résistances (70, 71) placées en série entre la tension d'alimentation et la masse, la valeur témoin étant la tension (Vw) au noeud intermédiaire entre le drain du transistor témoin et la résistance du dispositif de mesure, et la valeur de référence étant la tension (Vref) au noeud intermédiaire entre les résistances du dispositif de référence. 5. Circuit intégré selon la revendication 4, dans lequel le dispositif de comparaison (15) comprend deux branches (b1, b2) constituées chacune d'une résistance (80, 81) et de premier et second transistors de type NMOS (82/84; 83/85), la résistance étant placée entre la tension d'alimentation (Vdd) et le drain du premier transistor, la source du premier transistor étant reliée au drain du second transistor et la source du second transistor étant reliée à la masse, les grilles des deux seconds transistors étant reliées l'une à l'autre ainsi qu'au drain du second transistor de la première branche, les grilles des premiers transistors étant respectivement reliées au noeud intermédiaire entre la résistance (60) et le transistor témoin (11) du dispositif de mesure (13) et au noeud intermédiaire entre les deux résistances du dispositif de référence (14), le drain du second transistor de la seconde branche constituant la sortie (s) du dispositif de comparaison et étant reliée au dispositif de polarisation (20). 6. Circuit intégré selon la revendication 5, dans lequel le dispositif de polarisation (20) comprend un transistor bipolaire (90) de type NPN et une résistance (91) en série entre la tension d'alimentation (Vdd) et la masse, le noeud intermédiaire entre le drain du transistor bipolaire et la résistance étant relié au substrat du transistor témoin (11) et dudit au moins un transistor (1), et la base du transistor bipolaire étant reliée à la sortie (s) du dispositif de comparaison (15). 7. Circuit intégré selon la revendication 2, dans lequel la tension de commande est constante. 8. Circuit intégré selon la revendication 2, dans lequel la tension de commande est, en dehors de phases de mesure par le dispositif de mesure (13), égale à la tension grille/source appliquée audit au moins un transistor et égale, lors des phases de mesure par le dispositif de mesure, à une tension constante prédéfinie. 9. Circuit intégré selon la revendication 2, dans 10 lequel ledit au moins un transistor et le transistor témoin sont de type NMOS. 10. Circuit intégré selon la revendication 9, dans lequel le dispositif de mesure est constitué d'une résistance placée entre le drain du transistor témoin et une tension d'alimentation du circuit intégré, la source du transistor témoin étant reliée à la masse, et dans lequel le dispositif de référence (14) est constitué de deux résistances (70, 71) placées en série entre la tension d'alimentation et la masse, la valeur témoin étant la tension (Vw) au noeud intermédiaire entre le drain du transistor témoin et la résistance du dispositif de mesure, et la valeur de référence étant la tension (Vref) au noeud intermédiaire entre les résistances du dispositif de référence.