Brevet FR2893763A1 — publié le 20070525

ELEMENT DE MEMOIRE NON-VOLATILE La présente invention concerne un élément de mémoire non-volatile, ainsi qu'un procédé de réalisation d'un tel élément de mémoire. Il est connu de réaliser un élément de mémoire non-volatile sous la forme d'un circuit électronique intégré de type MOS (pour Metal-Oxyde- Semiconducteur ), dans lequel une valeur d'un bit est enregistrée par claquage d'une couche isolante d'un condensateur. La valeur binaire est alors stockée de façon permanente. De tels éléments de mémoire non-volatile sont utiles, par exemple, pour la réparation de mémoires statiques ou dynamiques à accès aléatoire ayant des capacités de stockage élevées. La valeur binaire 1 est enregistrée dans un tel élément de mémoire non-volatile en sélectionnant l'élément de mémoire au moyen d'une tension de grille d'un transistor MOS connecté en série avec le condensateur. Une tension électrique élevée, d'environ 7 V (volts), est alors appliquée entre des bornes d'alimentation de l'élément, de façon à provoquer le claquage de la couche isolante du condensateur. Le condensateur devient ainsi conducteur électriquement. Un tel fonctionnement est couramment désigné par antifuse . Lors d'une lecture ultérieure de la valeur binaire stockée dans l'élément de mémoire non-volatile, l'élément de mémoire est alimenté avec une tension de l'ordre de 2,5 V, conformément aux normes usuelles d'alimentation de circuits intégrés de type MOS. L'élément de mémoire est encore sélectionné par la tension de grille du transistor connecté au condensateur, et l'état conducteur ou isolant du condensateur est détecté pour lire la valeur binaire stockée. Afin d'obtenir des éléments de mémoire non-volatile à faible coût, ceux-ci sont réalisés selon les procédés usuels de fabrication de circuits intégrés de type MOS, qui sont destinés à fonctionner avec une tension d'alimentation de l'ordre de 2,5 V. Il est alors nécessaire d'adapter la structure du transistor qui est connecté au condensateur de chaque élément de mémoire non-volatile, afin que ce transistor ne soit pas détérioré par la tension électrique -2-élevée qui est utilisée pour enregistrer une valeur binaire égale à 1. A cette fin, le document EP 1 014 447 divulgue un élément de mémoire non-volatile réalisé en technologie CMOS, dans lequel le transistor de l'élément de mémoire comprend une zone de drain à étalement de champ électrique. Un tel transistor est couramment désigné par drift-MOSFET en anglais. Il permet d'appliquer une tension électrique élevée à l'élément de mémoire pour enregistrer la valeur binaire 1, sans détériorer le transistor. En effet, une partie de la tension électrique élevée est consommée dans la zone de drain par effet de résistance ohmique, après le claquage de la couche isolante du condensateur. Mais, dans un élément de mémoire tel que divulgué dans EP 1 014 447, la zone de drain à étalement du champ électrique du transistor et le condensateur sont réalisés à l'intérieur d'un puits de dopage n. En outre, ce puits comprend une zone d'isolation électrique de type STI (pour Shallow Trench Isolation en anglais). Les règles de dessin nécessairement utilisées pour la réalisation d'un puits de dopage, notamment à cause de la mise en oeuvre d'étapes de procédé lithographique, imposent de respecter des marges d'alignement. L'élément de mémoire non-volatile occupe alors une portion de surface d'un substrat de circuit électronique intégré qui est importante, typiquement d'environ 10 pm2 (micromètres-carrés). Il n'est alors pas possible d'augmenter sensiblement le niveau d'intégration de l'élément de mémoire non-volatile, par exemple pour réduire son prix de revient. Un but de la présente invention consiste à proposer un élément de mémoire non-volatile réalisable en technologie MOS, qui est compatible avec un niveau d'intégration élevé. Pour cela, l'invention propose un élément de mémoire non-volatile pour le stockage d'un bit, qui comprend un condensateur d'enregistrement d'une valeur du bit par claquage d'une couche isolante du condensateur et un transistor de sélection de cet élément. Le transistor et le condensateur sont réalisés dans une zone active d'un substrat de circuit électronique intégré. Le transistor est de type MOS à effet de champ. Il incorpore une zone de source qui est destinée à être connectée à une première borne d'alimentation de -3-l'élément de mémoire, une grille qui est destinée à être connectée à une borne de sélection de l'élément de mémoire, et une zone de drain à étalement de champ électrique selon une direction longitudinale. Le condensateur incorpore la couche isolante, qui est disposée au dessus d'une surface du substrat, une première armature, qui est disposée sur la couche isolante et qui est destinée à être connectée à une seconde borne d'alimentation de l'élément de mémoire, et une seconde armature. Cette seconde armature comprend une première portion du substrat qui est située sous la couche isolante et dans le prolongement de la zone de drain du transistor d'un côté opposé à la grille. Selon l'invention, la zone de drain à étalement du champ électrique comprend une seconde portion du substrat à l'intérieur de la zone active, dont un dopage est limité à un intervalle qui correspond sensiblement à une distance entre la grille du transistor et la première armature du condensateur parallèlement à la direction longitudinale. Etant donné que la grille du transistor et la première armature du condensateur sont deux structures en relief au dessus de la surface du substrat, elles peuvent être utilisées pour limiter la seconde portion du substrat dans laquelle le dopage de la zone de drain est effectué. Un tel dopage peut être effectué en balayant la surface du substrat avec un faisceau d'implantation d'espèces dopantes. Lors du balayage, la portion du substrat dans laquelle pénètrent les espèces dopantes est limitée par les structures en relief de la grille du transistor et de la première armature du condensateur. Ces structures en relief arrêtent les espèces dopantes du faisceau avant que celles-ci n'atteignent la surface du substrat. Dans le jargon de l'Homme du métier, la zone de drain à étalement de champ électrique est dite auto-alignée par rapport à la grille du transistor et au condensateur. Un tel auto-alignement permet de supprimer des marges d'alignement et d'augmenter le niveau d'intégration de l'élément de mémoire non-volatile. En particulier, un élément de mémoire non-volatile selon l'invention peut occuper une partie de la surface du substrat qui est inférieure à 7 pm2, voire inférieure à 3 pm2. Un tel dopage avec auto-alignement, qui est utilisé pour former la zone de drain à étalement de champ électrique, est avantageusement réalisé en même temps que le dopage d'extensions de zones de sources et de drains de -4-transistors MOS d'un circuit électronique intégré qui incorpore l'élément de mémoire non-volatile. De telles extensions sont des portions du substrat qui sont situées en dessous de côtés latéraux de structures de grilles MOS, aux extrémités des canaux associés. Elles sont couramment désignées par LDD, pour Lightly Doped Drain en anglais. Préférentiellement, la première armature et la couche isolante du condensateur peuvent posséder une structure de grille de transistor MOS. Elles peuvent alors être réalisées en même temps que des grilles de transistors MOS du circuit, et notamment en même temps que la grille du transistor de l'élément de mémoire lui-même, ce qui réduit le nombre d'étapes nécessaires pour fabriquer l'élément de mémoire non-volatile. La robustesse d'un élément de mémoire non-volatile selon l'invention, pendant l'enregistrement de la valeur binaire 1 en utilisant une tension d'alimentation de l'ordre de 7 V, ou lors de lectures ultérieures de la valeur binaire stockée, peut être encore améliorée en utilisant un ou plusieurs des perfectionnements suivants : - la seconde portion du substrat, qui correspond à la zone de drain à étalement du champ électrique, peut présenter une concentration d'espèces dopantes de type n d'environ 5.1018 cm-3 (par centimètre- cube), sur une partie au moins d'une longueur de cette seconde portion selon la direction longitudinale ; - la première portion du substrat, qui correspond à la seconde armature du condensateur, peut posséder une concentration d'espèces dopantes de type n d'environ 5.1017 cm-3 dans au moins une partie de celle-ci ; - le transistor peut comprendre une couche d'isolation de grille qui a une épaisseur supérieure ou égale à une épaisseur de la couche isolante du condensateur, ces épaisseurs étant mesurées selon une direction perpendiculaire à la surface du substrat ; - le transistor peut comprendre une couche d'isolation de grille qui a une épaisseur supérieure à l'épaisseur de la couche isolante du condensateur, et la seconde portion du substrat qui correspond à la zone de drain à étalement du champ électrique peut posséder un -5- dopage identique, sur une partie au moins d'une longueur de cette portion selon la direction longitudinale, à celui d'une extension sous la grille du transistor d'une troisième portion du substrat correspondant à la zone de source du transistor ; - le substrat peut comprendre une quatrième portion dopée et située d'un côté de la première portion correspondant à la seconde armature du condensateur, qui est opposé à la seconde portion du substrat correspondant à la zone de drain à étalement du champ électrique, cette quatrième portion possédant une extension sous la couche isolante du condensateur qui a un dopage identique à celui de la seconde portion du substrat ; - la quatrième portion du substrat peut posséder un dopage identique à celui de la troisième portion du substrat qui correspond à la zone de source du transistor ; et - le condensateur peut être composé de plusieurs segments de condensateur allongés, disposés à la surface du substrat. Certains de ces perfectionnements contribuent à abaisser la résistance électrique du condensateur qui apparaît lors de la lecture de la valeur binaire 1, après que la couche isolante de celui-ci a été claquée. Un échauffement de l'élément de mémoire provoqué par cette résistance électrique est alors réduit. De plus, l'élément de mémoire présente un meilleur contraste de lecture entre les valeurs binaires 0 et 1. En outre, tous ces perfectionnements peuvent être obtenus en adaptant des masques de lithographie déjà utilisés lors de la fabrication d'un circuit électronique intégré de type MOS. Le surcoût de fabrication d'un circuit électronique intégré qui est engendré par la réalisation, dans ce circuit, d'un élément de mémoire non-volatile selon l'invention et/ou selon ces perfectionnements est donc faible. L'invention propose aussi un procédé de réalisation d'un élément de 30 mémoire non-volatile du type précédent, au sein d'un circuit électronique intégré. Suivant ce procédé, la seconde portion du substrat, qui correspond à la zone de drain à étalement du champ électrique, est déterminée par auto- -6- alignement lors d'une étape de dopage de cette seconde portion, par rapport à la grille du transistor et à la première armature du condensateur parallèlement à la direction longitudinale. Eventuellement, la seconde portion du substrat correspondant à la zone de drain à étalement du champ électrique peut être dopée en même temps que des extensions de zones de sources et de drains de transistors MOS contenus dans le circuit. De cette façon, la réalisation d'un élément de mémoire non-volatile selon l'invention ne nécessite pas d'ajouter des étapes de procédé spécifiques, par rapport au procédé MOS de réalisation d'un circuit électronique intégré. De plus, la réalisation d'un élément de mémoire non-volatile selon l'invention peut en outre être combinée au procédé MOS selon les perfectionnements suivants, pris séparément ou en combinaison : - la première armature et la couche isolante du condensateur peuvent 15 être formées en même temps que des grilles et des couches d'isolation de grilles de transistors MOS contenus dans le circuit ; - une partie de la première portion du substrat, qui correspond à la seconde armature du condensateur, peut être dopée en même temps que des portions du substrat qui sont destinées à former des canaux de transistors 20 MOS contenus dans le circuit, pour ajuster une tension de seuil de ces transistors ; - la seconde portion du substrat, qui correspond à la zone de drain à étalement du champ électrique, peut être dopée en même temps que des extensions de zones de sources et de drains de transistors MOS contenus 25 dans le circuit, et qui ont des couches d'isolation de grilles respectives plus épaisses que la couche isolante du condensateur ; - la quatrième portion du substrat, qui est située d'un côté de la première portion correspondant à la seconde armature du condensateur opposé à la seconde portion du substrat correspondant à la zone de drain à 30 étalement du champ électrique, peut posséder une extension sous la couche isolante du condensateur, qui est dopée en même temps que la seconde portion du substrat ; - la quatrième portion du substrat peut être dopée en même temps que -7- des zones de sources et de drains de transistors MOS contenus dans le circuit ; et - des portions d'un matériau siliciure peuvent être formées sur la première armature du condensateur, sur la grille et sur la zone de source du transistor, en utilisant un masque de résine qui recouvre le substrat au moins dans une zone s'étendant entre cette première armature et cette grille. Une telle étape de formation de portions de siliciure sur des zones de contact du circuit existe déjà dans le procédé de fabrication d'un circuit MOS, et le perfectionnement de l'invention qui est considéré maintenant réside dans la conception du masque utilisé pour cette étape. L'invention concerne enfin un circuit électronique intégré qui comprend un élément de mémoire non-volatile tel que décrit plus haut. Ce circuit peut être un plan de mémoire à accès aléatoire, et l'élément de mémoire non-volatile peut être adapté pour permettre une programmation en reprise du plan de mémoire à accès aléatoire. Une telle programmation peut permettre, par exemple, de neutraliser des parties défectueuses du plan de mémoire à accès aléatoire, et/ou de les remplacer fonctionnellement par d'autres parties disponibles prévues à cet effet. D'autres particularités et avantages de la présente invention 20 apparaîtront dans la description ci-après d'un exemple de réalisation non limitatif, en référence aux dessins annexés, dans lesquels : - la figure 1 est une vue en coupe d'un élément de mémoire non-volatile selon l'invention ; et - la figure 2, qui est établie en correspondance avec la figure 1, est une 25 vue de dessus de l'élément de mémoire non-volatile sur la laquelle sont reportées des limites de masques utilisés pour réaliser l'élément de mémoire. Pour raison de clarté, les dimensions des éléments représentés sur ces figures ne sont pas en proportion avec leurs dimensions ou rapports de dimensions réels. On désigne par L et T deux directions respectivement 30 longitudinale et transversale de l'élément de mémoire, parallèles à une surface S d'un substrat de circuit électronique intégré sensiblement plan, utilisé pour réaliser l'élément de mémoire. N est une direction perpendiculaire à la surface -8- S et orientée vers le haut de la figure 1. Les mots sur , sous , inférieur et supérieur utilisés dans la suite le sont en référence à cette orientation. En outre, des références identiques sur les deux figures désignent des éléments identiques. Enfin, on se limite à décrire dans la suite une succession d'étapes élémentaires de réalisation d'un circuit électronique intégré de type MOS, qui permet de reproduire l'invention. Chaque étape élémentaire, qui est considérée comme connue en soi, n'est pas reprise en détail. Le substrat de circuit électronique intégré qui est utilisé pour réaliser l'élément de mémoire non-volatile, référencé 100 sur la figure 1, est un substrat de silicium monocristallin, de type P. Il s'agit d'un substrat résistif, ayant une résistivité électrique de l'ordre de 10 à 15 ().cm (Ohm.centimètre) tel que couramment utilisé en technologie CMOS à 90 nm (nanomètres). On rappelle que les technologies MOS apparues successivement sont caractérisées par le pas ( pitch en anglais) des masques de lithographie utilisés. Couramment, ce pas correspond à la largeur des grilles des transistors MOS qui sont réalisés selon ces technologies. A titre de comparaison pour les concentrations d'espèces dopantes qui sont citées dans la suite, le substrat 100 possède une concentration d'espèces dopantes de type p d'environ 1015 cm-3. Une ceinture d'isolation électrique 102 est formée dans le substrat 100 à partir de la surface S. Une telle ceinture peut être du type STI, pour Shallow Trench Isolation en anglais, par exemple. Elle entoure une portion du substrat 100 qui est destinée à contenir l'élément de mémoire. La zone du circuit qui correspond à cette portion utile du substrat 100 est appelée zone active et est référencée 101. Pour un élément de mémoire non-volatile selon l'invention, la surface de la zone 101 peut être réduite à 3 pm2 (micromètres-carrés). Le procédé de fabrication de transistors MOS d'un circuit électronique intégré comprend usuellement un premier dopage de type n, qui est destiné à ajuster des tensions de seuil des transistors MOS du circuit. Un tel dopage est effectué à l'emplacement des transistors avec un faisceau d'implantation de faible énergie, de sorte que les espèces dopantes implantées sont confinées juste en dessous de la surface S du substrat 100. Pour l'élément de mémoire non-volatile considéré, un tel dopage est simultanément effectué dans une portion de la zone active 101 qui correspond au condensateur, référencé 1 sur la figure 1. Cette portion, référencée 120, est définie par un masque de lithographie M1 qui présente une ouverture à cet endroit (figure 2). La concentration d'espèces dopantes qui est ainsi réalisée dans la portion 120 est d'environ 5.1017 cm-3. Un tel dopage de la portion 120 permet de réduire la résistance électrique résiduelle du condensateur 1, après que la couche isolante de celui-ci a été détruite pour enregistrer une valeur binaire égale à 1. Deux structures de grilles de transistors MOS sont ensuite formées sur la surface S dans la zone active 101. La première de ces structures de grilles comprend une couche isolante 13 surmontée d'une portion conductrice 14. La couche 13 et la portion 14 sont entourées d'un espaceur isolant 15, parallèlement à la surface S. De même, la seconde structure de grille comprend une couche d'isolation électrique 23, une portion conductrice 24 et un espaceur 25. Les couches 13 et 23 peuvent être en silice (SiO2), les portions conductrices 14 et 24 en polysilicium, et les espaceurs 15 et 25 en nitrure de silicium (Si3N4), par exemple. De façon connue, ces deux structures de grilles sont avantageusement formées simultanément en utilisant un masque de lithographie dédié, appelé masque de grilles. La couche isolante 13 et la portion conductrice 14 sont destinées à former le condensateur 1 de l'élément de mémoire non-volatile, avec une portion 12 du substrat 100 située sous la couche isolante 13. Les portions 12 et 14 constituent les deux armatures, respectivement inférieure et supérieure, du condensateur 1. La portion conductrice 24 et la couche 23 sont destinées à former respectivement la grille et la couche d'isolation de grille du transistor 2 de l'élément de mémoire non-volatile. De préférence, la couche isolante 13 du condensateur 1 possède une épaisseur el, mesurée selon la direction N, qui est inférieure à l'épaisseur e2 de la couche 23 d'isolation de grille du transistor 2. Par exemple, el peut être égale à 2,0 nm (nanomètres) et e2 peut être égale à 2,8 ou 5,0 nm. Une telle différence entre les épaisseurs el et e2 contribue à éviter que la couche 23 ne soit endommagée, lorsqu'une tension élevée, par exemple de 7 V, est -10- appliquée à l'association en série du condensateur 1 et du transistor 2 pour enregistrer une valeur binaire égale à 1. En effet, du fait de cette différence d'épaisseur, la couche 13 est prévue pour claquer avant la couche 23. On réalise alors un deuxième dopage du substrat 100 dans certaines portions de la zone active 101, référencées 11, 21 et 31. Ce dopage, de type n, est effectué par implantation d'espèces dopantes accélérées selon la direction N. La concentration de ces espèces qui est réalisée dans chacune des portions du substrat 11, 21 et 31 est élevée, par exemple de l'ordre 1020 cm-3. Ce deuxième dopage est aussi destiné à former les zones de sources et de drains des transistors MOS du circuit autres que le transistor 2 de l'élément de mémoire non-volatile. Par conséquent, le dopage des portions 11, 21 et 31 ne nécessite pas d'étapes supplémentaires dans le procédé de fabrication du circuit. Il est obtenu en adaptant le masque de lithographie qui est utilisé pour définir les zones de sources et de drains des transistors. Ce masque, référencé M2 sur la figure 2, présente deux ouvertures dans la zone active 101 : la première ouverture s'étend de part et d'autre de la portion 14 du condensateur 1, et la seconde ouverture s'étend à partir de la grille 24, d'un côté de celle-ci opposé à la portion 14. Selon les directions L et T, les deux ouvertures du masque M2 s'étendent vers l'extérieur de la zone active 101 au moins jusqu'aux bords intérieurs de la portion isolante 102. Des débordements ( overlays en anglais) de ces ouvertures sur la portion 102 sont adoptés pour respecter les règles de dessins relatives aux masques de lithographie. Lors de cette deuxième implantation, les structures de grilles du condensateur 1 et du transistor 2 constituent des masques, de sorte que les portions 11, 21 et 31 sont auto-alignées par rapport à l'armature supérieure du condensateur 1 et à la grille du transistor 2. La portion 21 du substrat 100 qui est ainsi dopée forme la zone de source du transistor 2. Les portions 11 et 31 sont situées de part et d'autre de la portion du substrat 100 qui correspond à l'armature inférieure 12 du condensateur 1. La portion 11, qui est située entre le condensateur 1 et un bord de la zone active 101, est prévue pour éviter qu'un bord de l'armature supérieure 14 soit situé au -11- dessus de la portion d'isolation 102. Une fragilisation de la portion 102 au niveau de la surface S est ainsi évitée, qui pourrait être à l'origine d'un vieillissement plus rapide de l'élément de mémoire non-volatile. La portion 31 forme une partie du drain 22 du transistor 2. Elle est située contre la portion 12 et possède une extension limitée en direction de la grille 14. Pour cela, une partie opaque du masque M2, qui est présente entre les deux ouvertures de celui-ci, définit une portion du substrat 100 dans la zone active 101 qui demeure résistive, entre l'armature 14 du condensateur 1 et la grille 24 du transistor 2. Cette portion résistive, référencée 220 sur la figure 1, est destinée à former une zone d'étalement du champ électrique à l'intérieur de la zone de drain 22 du transistor 2. Un troisième dopage du substrat 100, encore de type n, est effectué ensuite dans toute la zone active 101, avec un faisceau d'implantation d'énergie inférieure à celle du faisceau d'implantation utilisé lors du deuxième dopage. Les espèces dopantes implantées maintenant sont donc contenues dans une pellicule du substrat 100 située sous la surface S, qui présente une épaisseur inférieure à celle des portions 11, 21 et 31. Cette troisième implantation est aussi limitée aux parties découvertes de la zone active 101, en dehors des structures en relief de l'armature 14 du condensateur 1 et de la grille 24 du transistor 2. En outre, le faisceau de particules dopantes qui est utilisé pour cette troisième implantation présente une divergence contrôlée, de sorte que des particules dopantes sont implantées obliquement dans le substrat 100 sous les bords de l'armature 14 et de la grille 24. Une extension 111 de la portion 11 est ainsi constituée, qui prolonge cette dernière sous un bord de la couche isolante 13 et de l'armature 14 du condensateur 1. De même, une extension 221 est simultanément constituée, qui prolonge la zone de source 21 sous un bord de la couche d'isolation 23 et la grille 24. Ces extensions 111 et 221 possèdent une concentration d'espèces dopantes de l'ordre de 5.1018 cm-3. Une telle valeur de concentration est sensiblement identique au niveau de dopage qui est couramment appliqué pour des extensions d'un transistor MOS(90 nm), lorsque l'épaisseur de la couche d'isolation de grille est d'environ 2,0 nm. De cette façon, le dopage des extensions 111 et 221 peut être avantageusement effectué en même temps -12- que celui des extensions des zones de sources et de drains des transistors MOS du circuit qui n'appartiennent pas à l'élément de mémoire non-volatile. La portion 220 du substrat 100 qui est située entre l'armature 14 et la grille 24 est simultanément dopée dans des conditions identiques. En particulier, elle possède une concentration d'espèces dopantes de type n qui est aussi d'environ 5.1018 cm-3. La résistivité de la portion 220 est ainsi ajustée pour réaliser un étalement approprié du champ électrique présent entre l'armature 14 et la grille 24. De cette façon, lorsqu'une tension de 7 V est appliquée entre l'armature 14 et la source 21, le courant qui traverse l'élément de mémoire est limité par la résistance électrique de la portion 220. Une protection du transistor 1 est ainsi obtenue, contre un éventuel endommagement de celui-ci que pourrait provoquer le courant qui circule dans l'élément de mémoire juste après le claquage de la couche isolante 13. Grâce à la concentration de porteurs électriques qui est ainsi réalisée dans la portion 220, la quantité de porteurs chauds qui sont générés dans l'élément de mémoire lors d'une utilisation de celui-ci est réduite, par rapport à une situation selon laquelle la portion 220 serait dopée en même temps que des zones de sources et de drains de transistors MOS. On entend par porteurs chauds des électrons ou des trous de forte énergie qui circulent dans le canal du transistor 2, et qui provoquent un vieillissement du transistor 2 en dégradant progressivement la couche d'isolation 23 et l'interface de celle-ci avec le substrat 100. Lors de la réalisation du troisième dopage, un masque M3 peut être formé sur le circuit, pour limiter l'implantation des espèces dopantes aux zones concernées du substrat 100. Etant donné que la zone active 101 est entièrement soumise à cette implantation, le masque M3 présente une ouverture qui comprend l'ensemble de la zone 101 (figure 2). Ainsi, la zone d'étalement du champ électrique 220 est limitée, par auto-alignement, d'une part par l'armature 14 et par la grille 24 selon la direction L, et d'autre part par deux bords opposés 101a et 101b de la zone active 101 selon la direction T. Etant donné que le faisceau d'implantation qui est utilisé pour ce troisième dopage est divergent, des espèces dopantes sont implantées dans le -13- substrat 100 sous les bords de l'armature 14 et de la grille 24 qui limitent la portion 220 par auto-alignement. La portion 220 possède alors une extension, selon la direction L, qui correspond à un intervalle I un peu plus grand que la distance de séparation entre la grille 24 et l'armature 14. Néanmoins, l'intervalle I est déterminé par les positions respectives de la grille 24et de l'armature 14 sur la surface S. Les inventeurs précisent que la concentration d'espèces dopantes de 5.1018 cm-3 qui est réalisée dans les extensions 111, 221 et dans la portion 220 correspond à une valeur de concentration pour des extensions d'un transistor MOS qui a une épaisseur de grille de 2,8 à 5,0 nm, pour la technologie MOS(90 nm). Dans le mode de réalisation décrit ici, cette valeur de concentration est aussi réalisée dans le substrat 100 de chaque côté de l'armature 12 du condensateur 1, bien que l'épaisseur el de la couche isolante 13 soit de 2,0 nm seulement. A titre de comparaison, pour les extensions d'un transistor qui a une couche d'isolation de grille de 2,0 nm d'épaisseur, la concentration d'espèces dopantes qui est couramment réalisée est 5.1019 cm-3. Des zones de contact électrique sont ensuite formées sur l'armature 14, la grille 24 et la zone de source 21. La technique connue de siliciuration peut être utilisée, qui consiste à déposer des portions d'un métal, tel que du cobalt (Co), du titane (Ti) ou du nickel (Ni), sélectivement sur l'armature 14, la grille 24 et la zone de source 21. Pour cela, un masque de siliciuration M4 est formé sur le circuit, qui recouvre les zones de celui-ci qui ne sont pas destinées à recevoir de métal. Conformément à la figure 2, le masque M4 recouvre une partie centrale de la zone active 101, comprise entre l'armature 14 et la grille 24 selon la direction L. Eventuellement, il peut aussi recouvrir la portion 11. Une couche de métal est formée sur le circuit, dans les ouvertures du masque M4. Le masque M4 est ensuite dissout, de sorte que du métal ne reste que sur une partie de l'armature 14, une partie de la grille 24 et sur la zone de source 21. Le circuit est alors chauffé pour provoquer une réaction chimique entre le métal et le matériau de silicium des portions du circuit avec lesquelles le métal est en contact direct. Des portions séparées 160, 260 et 270 de siliciure de cobalt, de titane ou de nickel sont ainsi formées sur l'armature 14, la grille 24 et la zone de source 21, respectivement. Ces portions de siliciure sont destinées -14- à réduire des résistances électriques de contact apparaissant lors de la réalisation ultérieure de connexions électriques. La réalisation du circuit électronique est ensuite continuée d'une façon connue. Une couche de silice 200 est formée sur le substrat 100, par dessus les structures de grilles et les portions de siliciure. Une telle couche 200 est appelée couche d'interconnexion. En particulier, des connexions 16, 26 et 27 sont formées à travers la couche 200 pour relier électriquement l'armature 14 du condensateur 1, ainsi que la zone de source 21 et la grille 24 du transistor 1, par l'intermédiaire des portions de siliciure 160, 260 et 270, respectivement. Selon un perfectionnement de l'invention, le condensateur 1 présente une forme adaptée pour réduire encore la résistance électrique de celui-ci, qui intervient pendant une étape de lecture lorsque la couche isolante 13 est claquée. Pour cela, le condensateur 1 est composé de plusieurs segments de condensateur allongés, formant par exemple des méandres ou un peigne sur la surface S, avec une largeur de chaque segment qui est réduite. Typiquement, la largeur de certains au moins des segments du condensateur, mesurée selon une direction parallèle à la surface S, est inférieure à dix fois la longueur, selon cette même direction, d'une extension de la portion 220 du substrat sous la couche isolante 13. De cette façon, l'armature 12 du condensateur 1 possède une conduction électrique apparente qui est supérieure à celle qui résulterait uniquement du dopage d'ajustement de tension de seuil des transistors MOS du circuit. Une quantité de chaleur inférieure est alors produite au sein du condensateur lors de la lecture d'une valeur binaire égale à 1. En effet, la distance entre le point de claquage de la couche isolante du condensateur et la zone de drain à étalement du champ électrique est ainsi raccourcie. En outre, un contraste de lecture supérieur en résulte, entre des valeurs binaires stockées égales à 0 et 1. Un élément de mémoire non-volatile tel que décrit en détail ci-dessus est utilisé en reliant la connexion 26 à une ligne de mot WLn ( word line en anglais) et la connexion 27 à une ligne de bit BLn ( bit line en anglais). Pour inscrire la valeur binaire 1 dans l'élément de mémoire non-volatile, la ligne de mot WLn et la ligne de bit BLn sont respectivement portées -15- à 2,5 V et 0 V. Simultanément une tension VDD de 7 V est appliquée à la connexion 16. Le transistor 2 est alors passant, de sorte qu'un courant électrique circule dans le condensateur 1, dans la portion 220 et la zone de source 21, qui est suffisant pour provoquer un claquage de la couche isolante 13. Ce courant est limité par la résistance ohmique de la portion 220 qui correspond à la zone d'étalement du champ électrique. Il est limité à une valeur d'intensité telle que le transistor 2 n'est pas dégradé. Pour lire ultérieurement la valeur inscrite dans l'élément de mémoire non-volatile, la tension VDD est établie à la valeur nominale de fonctionnement du circuit MOS, c'est-à-dire 2,5 V. Lorsque l'élément de mémoire est sélectionné pour lire la valeur binaire stockée dans celui-ci, des potentiels de 2,0-2,5 V et 2,5 V sont appliqués respectivement à la ligne de bit BL et à la ligne de mot WL. Le transistor 2 est alors passant et un courant de lecture circule dans l'élément de mémoire si la valeur binaire stockée est 1. Lorsque l'élément de mémoire n'est pas sélectionné, des potentiels de 2,5 V et 0 V sont appliqués respectivement à la ligne de bit BL et à la ligne de mot WL. Le transistor 2 est alors bloqué, de sorte qu'aucun courant de lecture ne traverse l'élément de mémoire. Il est entendu que de nombreuses modifications peuvent être introduites dans un élément de mémoire non-volatile selon l'invention, par rapport au mode de réalisation qui a été décrit en détail, tout en conservant certains au moins des avantages présentés. En particulier, l'invention peut être transposée sans difficulté à des éléments de mémoire non-volatile réalisés selon des technologies MOS qui correspondent à des largeurs de grilles différentes. REVENDICATIONS 1. Elément de mémoire non-volatile pour le stockage d'un bit, comprenant un condensateur (1) d'enregistrement d'une valeur du bit par claquage d'une couche isolante dudit condensateur et un transistor (2) de sélection dudit élément, le transistor et le condensateur étant réalisés dans une zone active (101) d'un substrat de circuit électronique intégré (100), le transistor (2) étant de type MOS à effet de champ et incorporant une zone de source (21) destinée à être connectée à une première borne d'alimentation de l'élément de mémoire (BLn), une grille (24) destinée à être connectée à une borne de sélection de l'élément de mémoire (WLn), et une zone de drain (22) à étalement de champ électrique selon une direction longitudinale (L), le condensateur (1) incorporant la couche isolante (13) disposée au dessus d'une surface (S) du substrat (100), une première armature (14) disposée sur la couche isolante et destinée à être connectée à une seconde borne d'alimentation de l'élément de mémoire (VDD), et une seconde armature (12) comprenant une première portion du substrat située sous la couche isolante et dans le prolongement de la zone de drain du transistor d'un côté opposé à la grille, l'élément de mémoire étant caractérisé en ce que la zone de drain à étalement du champ électrique (22) comprend une seconde portion (220) du substrat à l'intérieur de la zone active (101), un dopage de ladite seconde portion du substrat étant limité à un intervalle (I) correspondant sensiblement à une distance entre la grille (24) et la première armature (14) parallèlement à la direction longitudinale (L). 2. Elément de mémoire non-volatile selon la revendication 1, dans lequel la première armature (14) et la couche isolante (13) du condensateur (1) possèdent une structure de grille de transistor MOS. 3. Elément de mémoire non-volatile selon la revendication 1 ou 2, dans lequel la seconde portion du substrat correspondant à la zone de drain à étalement du champ électrique (220) présente une concentration d'espèces-17- dopantes de type n d'environ 5.1018 cm-3, sur une partie au moins d'une longueur de ladite seconde portion selon la direction longitudinale (L). 4. Elément de mémoire non-volatile selon l'une quelconque des revendications précédentes, dans lequel la première portion du substrat correspondant à la seconde armature du condensateur (12) possède une concentration d'espèces dopantes de type n d'environ 5.1017 cm-3 dans au moins une partie (120) de ladite première portion. 5. Elément de mémoire non-volatile selon l'une quelconque des revendications 1 à 4, dans lequel le transistor (2) comprend une couche d'isolation de grille (23) ayant une épaisseur (e2) supérieure ou égale à une épaisseur (el) de la couche isolante du condensateur (13), lesdites épaisseurs étant mesurées selon une direction (N) perpendiculaire à la surface du substrat (S). 6. Elément de mémoire non-volatile selon l'une quelconque des revendications 1 à 4, dans lequel le transistor (2) comprend une couche d'isolation de grille (23) ayant une épaisseur (e2) supérieure à une épaisseur (el) de la couche isolante du condensateur (13), lesdites épaisseurs étant mesurées selon une direction (N) perpendiculaire à la surface du substrat (S), et dans lequel la seconde portion du substrat correspondant à la zone de drain à étalement du champ électrique (220) possède un dopage identique, sur une partie au moins d'une longueur de ladite seconde portion selon la direction longitudinale (L), à un dopage d'une extension (221) sous la grille du transistor (24) d'une troisième portion du substrat correspondant à la zone de source du transistor (21). 7. Elément de mémoire non-volatile selon l'une quelconque des revendications précédentes, dans lequel le substrat (100) comprend une quatrième portion (11) dopée et située d'un côté de la première portion correspondant à la seconde armature du condensateur (12) opposé à la seconde portion du substrat correspondant à la zone de drain à étalement du champ électrique (220), une extension (111) de ladite quatrième portion (11)-18- sous la couche isolante du condensateur (13) ayant un dopage identique à un dopage de ladite seconde portion du substrat (220). 8. Elément de mémoire non-volatile selon les revendications 6 et 7, dans lequel ladite quatrième portion du substrat (11) possède un dopage identique à un dopage de la troisième portion du substrat correspondant à la zone de source du transistor (21). 9. Elément de mémoire non-volatile selon l'une quelconque des revendications précédentes, dans lequel le condensateur (1) est composé de plusieurs segments de condensateur allongés. 10. Elément de mémoire non-volatile selon la revendication 9, dans lequel certains au moins des segments de condensateur présentent une largeur, mesurée selon une direction parallèle à la surface du substrat (S), inférieure à dix fois une longueur, selon ladite direction, d'une extension de la deuxième portion du substrat correspondant à la zone de drain à étalement du champ électrique (220) sous la couche isolante du condensateur (13). 11. Elément de mémoire non-volatile selon l'une quelconque des revendications précédentes, occupant une partie de la surface du substrat (S) inférieure à 7 pm2. 12. Procédé de réalisation d'un élément de mémoire non-volatile au sein d'un circuit électronique intégré pour le stockage d'un bit, ledit élément de mémoire comprenant un condensateur (1) d'enregistrement d'une valeur du bit par claquage d'une couche isolante dudit condensateur et un transistor (2) de sélection dudit élément, le transistor et le condensateur étant réalisés dans une zone active (101) d'un substrat de circuit électronique intégré (100), le transistor (2) étant de type MOS à effet de champ et incorporant une zone de source (21) destinée à être connectée à une première borne d'alimentation de l'élément de mémoire (BLn), une grille (24) destinée à être connectée à une borne de sélection de l'élément de mémoire (WLn), et une zone de drain (22) à étalement de champ électrique selon une direction longitudinale (L),-19- le condensateur (1) incorporant la couche isolante (13) disposée au dessus d'une surface du substrat (S), une première armature (14) disposée sur la couche isolante et destinée à être connectée à une seconde borne d'alimentation de l'élément de mémoire (VDD), et une seconde armature (12) comprenant une première portion du substrat située sous la couche isolante et dans le prolongement de la zone de drain du transistor d'un côté opposé à la grille, le procédé étant caractérisé en ce que la zone de drain à étalement du champ électrique (22) comprend une seconde portion du substrat (220), à l'intérieur de la zone active (101), déterminée par auto-alignement par rapport à la grille (24) et la première armature (14) parallèlement à la direction longitudinale (L), lors d'une étape de dopage de ladite seconde portion du substrat. 13. Procédé de réalisation d'un élément de mémoire non-volatile selon la revendication 12, suivant lequel la seconde portion du substrat correspondant à la zone de drain à étalement du champ électrique (220) est dopée en même temps que des extensions de zones de sources et de drains de transistors MOS contenus dans le circuit. 14. Procédé de réalisation d'un élément de mémoire non-volatile selon la revendication 12 ou 13, suivant lequel la première armature (14) et la couche isolante (13) du condensateur (1) sont formées en même temps que des grilles et des couches d'isolation de grilles de transistors MOS contenus dans le circuit. 15. Procédé de réalisation d'un élément de mémoire non-volatile selon l'une quelconque des revendications 12 à 14, suivant lequel une partie de la première portion du substrat correspondant à la seconde armature du condensateur (12) est dopée en même temps que des portions du substrat destinées à former des canaux de transistors MOS contenus dans le circuit, pour ajuster une tension de seuil desdits transistors. 16. Procédé de réalisation d'un élément de mémoire non-volatile selon l'une quelconque des revendications 12 à 15, suivant lequel une couche d'isolation de grille (23) du transistor (2) est formée avec une épaisseur (e2)- 20 - supérieure ou égale à une épaisseur (el) de la couche isolante (13) du condensateur (1), lesdites épaisseurs étant mesurées selon une direction (N) perpendiculaire à la surface du substrat (S). 17. Procédé de réalisation d'un élément de mémoire non-volatile selon l'une quelconque des revendications 12 à 16, suivant lequel la seconde portion du substrat correspondant à la zone de drain à étalement du champ électrique (220) est dopée en même temps que des extensions de zones de sources et de drains de transistors MOS contenus dans le circuit, et ayant des couches d'isolation de grilles respectives plus épaisses que la couche isolante du condensateur (13), les épaisseurs étant mesurées selon une direction (N) perpendiculaire à la surface du substrat (S). 18. Procédé de réalisation d'un élément de mémoire non-volatile selon l'une quelconque des revendications 12 à 17, suivant lequel une quatrième portion du substrat (11), située d'un côté de la première portion correspondant à la seconde armature du condensateur (12) opposé à la seconde portion du substrat correspondant à la zone de drain à étalement du champ électrique (220), possède une extension (111) sous la couche isolante du condensateur (13), ladite extension étant dopée en même temps que la seconde portion du substrat (220). 19. Procédé de réalisation d'un élément de mémoire non-volatile selon la revendication 18, suivant lequel la quatrième portion du substrat (11) est dopée en même temps que des zones de sources et de drains de transistors MOS contenus dans le circuit. 20. Procédé de réalisation d'un élément de mémoire non-volatile selon l'une quelconque des revendications 12 à 19, comprenant une étape de formation de portions (160, 260, 270) d'un matériau siliciure sur la première armature (14) du condensateur (1), sur la grille (24) et sur la zone de source (21) du transistor (2), en utilisant un masque de résine (M4) recouvrant le substrat (100) au moins dans une zone s'étendant entre ladite première armature (14) et ladite grille (24) selon la direction longitudinale (L).- 21 - 21. Circuit électronique intégré comprenant un élément de mémoire non-volatile selon l'une quelconque des revendications 1 à 11. 22. Circuit selon la revendication 21, comprenant un plan de mémoire à accès aléatoire, ledit élément de mémoire non-volatile étant adapté pour 5 permettre une programmation du plan de mémoire à accès aléatoire.