Brevet FR2894373A1 — publié le 20070608

CELLULE ANTIFUSIBLE AUTONOME Domaine technique La présente invention concerne des dispositifs antifusibles et plus particulièrement des techniques permettant de 5 protéger ce type de dispositifs contre des intrusions. Arrière-plan de l'invention Les antifusibles sont des dispositifs utilisés dans des circuits intégrés (CI) pour assurer différentes fonctions de configuration et de sélection de circuits. Lorsqu'ils sont 10 fabriqués en tant que partie de dispositifs de mémoire à circuit intégré, les antifusibles sont utilisés, par exemple, pour commander l'accès à des applications pré-programmées et à des données stockées. Un dispositif antifusible est dit programmé, ou claqué , 15 lorsque le dispositif antifusible est altéré en passant d'un état de résistance élevée à un état de résistance faible. Ceci est généralement accompli en appliquant une tension supérieure à la normale ou un faisceau laser au dispositif antifusible. Une telle tension, par exemple, produit un 20 circuit antifusible de faible résistance là où existait au préalable un circuit antifusible non programmé à haute résistance. Un faisceau laser crée un état de circuit à faible résistance similaire dans le dispositif antifusible. Dans des applications de circuits numériques, un dispositif 25 antifusible claqué remplace un chemin d'impédance élevée par un chemin conducteur de courant qui assure un changement de niveau logique avec un courant appliqué. Une structure antifusible comprend généralement deux conducteurs, un matériau semi-conducteur et/ou métallique, et présente un 30 certain type de matériau isolant ou diélectrique entre les deux conducteurs. Avant, le matériau isolant ou diélectrique se présentait sous la forme d'une mince couche de silicium amorphe à haute résistance à laquelle une tension de programmation était appliquée pour transformer le silicium amorphe en une mince couche de polysilicium à résistance inférieure. Depuis peu, le matériau isolant ou diélectrique est fourni, par exemple, sous la forme d'une couche diélectrique à grille plus mince que la normale d'un transistor à effet de champ FET. En présence d'une tension élevée ou d'une énergie laser, l'oxyde mince subit un claquage électrique et le dispositif antifusible est programmé, ou claqué. En général, le changement de conduction d'un dispositif antifusible est effectué sans que cela affecte sensiblement les composants restants d'un circuit. Dans des dispositifs de mémoire, les antifusibles sont utilisés, par exemple, dans des circuits de mémoire morte programmables. Un fabricant de dispositifs peut, par exemple, programmer des informations confidentielles dans un dispositif de mémoire puis claquer un ou plusieurs antifusibles pour interdire l'accès à ces informations confidentielles. Les cellules antifusibles sont souvent utilisées pour désactiver des fonctions particulières dans un circuit intégré après un essai ou pour désactiver un accès à des emplacements de mémoire spécifiques dans un circuit de mémoire. Les circuits ou cellules antifusibles reçoivent généralement de multiples signaux de commande, par exemple un signal de sélection (SEL), un signal de validation (EN), un signal de commande de tension de programmation (Vb1ow), etc. Les bornes correspondantes de chacun de ces signaux de commande créent des points d'accès possibles à la cellule antifusible pour un utilisateur non autorisé ou un intrus. Une borne d'entrée pour une tension de programmation, ou une borne de signal VblOW, par exemple, est particulièrement vulnérable aux intrusions ou aux accès non autorisés. Ceci est dû au fait que si une tension suffisamment élevée est appliquée à la borne VbloW, les caractéristiques d'entrée d'un circuit de détection antifusible peuvent être altérées de telle sorte qu'un signal de sortie du circuit protégé indique de manière erronée que l'antifusible est intact, ou non programmé. Un procédé actuel permettant d'empêcher l'accès à la borne d'entrée Vbl,m consiste à acheminer le signal VblOW jusqu'à un noyau d'une puce de circuit intégré depuis une borne ou broche qui n'est pas située sur la puce de circuit intégré elle-même mais sur la plaquette de circuits intégrés de cette puce de circuit intégré. Selon ce procédé, une puce est testée avant d'être séparée de la plaquette de circuits intégrés et la cellule antifusible est programmée de manière appropriée. Après la séparation de la puce de la plaquette, la cellule antifusible elle-même ne peut être accédée. Un inconvénient de ce procédé qui consiste à empêcher l'accès à la borne d'entrée Vb1OW est que l'acheteur de la puce ne peut programmer l'antifusible une fois que la puce a été séparée de la plaquette. Il y a un besoin pour une cellule antifusible nécessitant un minimum de signaux de commande et permettant également à un utilisateur de programmer une cellule antifusible une fois que la puce a été retirée d'une plaquette, tout en assurant un niveau de protection élevé contre tout accès non autorisé à la cellule antifusible. Résumé La présente invention propose une cellule antifusible qui permet à un utilisateur de programmer la cellule antifusible, ne nécessitant pas plusieurs signaux de commande pour la programmation, et offrant un degré de protection élevé contre tout accès extérieur. La présente invention concerne une cellule antifusible autonome. La cellule antifusible comporte un dispositif antifusible qui présente une première borne connectée à une tension de masse et qui présente une deuxième borne détectée. Le dispositif antifusible présente un état intact non programmé à plus grande résistance et un état programmé à plus faible résistance. Une borne d'entrée de tension de programmation qui reçoit une tension de programmation et un transistor ballast PMOS connecte la tension de programmation à la deuxième borne détectée du dispositif antifusible. Le transistor ballast PMOS présente une borne de grille de commande. Une grille de transmission présente une borne d'entrée qui est connectée à la deuxième borne détectée du dispositif antifusible et une borne de sortie. La grille de transmission présente une ou plusieurs bornes d'entrée de signal de commande permettant de commander la conduction de la grille de transmission. Un circuit de détection présente une borne d'entrée qui est connectée à la borne de sortie de la grille de transmission et une borne de sortie (connectée à une borne de sortie de la cellule antifusible). Un dispositif de décalage de niveau présente une ou plusieurs bornes de sortie qui sont connectées à des bornes de grille de commande du transistor ballast PMOS et à une ou plusieurs bornes d'entrée de signal de commande de la grille de transmission. Le dispositif de décalage de niveau fournit un mode d'écriture qui permet la conduction du transistor ballast PMOS pour programmer le dispositif antifusible ou la conduction de la grille de transmission. Le dispositif de décalage de niveau fournit selon une autre solution un mode de lecture qui permet la conduction de la grille de transmission. Le dispositif de décalage de niveau présente une borne d'entrée de commande qui reçoit un signal de commande. Un circuit logique à verrouillage de rétroaction présente une première borne d'entrée connectée à la borne de sortie du circuit de détection et une deuxième borne d'entrée connectée à la borne d'entrée de tension de programmation. Le circuit logique à verrouillage de rétroaction présente une borne de sortie qui est couplée à la borne d'entrée de commande du dispositif de décalage de niveau. Le signal de sortie du circuit logique à verrouillage présente un premier état de sortie qui permet de commander le dispositif de décalage de niveau pour qu'il se place dans le mode écriture pour la conduction du transistor ballast PMOS afin de programmer le dispositif antifusible. Le circuit logique à verrouillage de rétroaction présente un deuxième état de sortie qui permet de commander le dispositif de décalage de niveau afin qu'il se place dans le mode de lecture pour la conduction de la grille de transmission. Le circuit logique à verrouillage de rétroaction comporte en outre : une bascule d asynchrone dans laquelle la première borne d'entrée est destinée à un signal d'entrée d et la deuxième borne d'entrée est destinée à un signal de validation ; et une porte NON-ET ayant une borne d'entrée connectée à une borne de sortie d de la bascule. La porte NON-ET présente une deuxième borne d'entrée connectée à la borne d'entrée de programmation. La porte NON-ET présente une borne de sortie couplée à une borne d'entrée de commande du dispositif de décalage de niveau. La cellule antifusible comporte en outre un transistor de commande de niveau de puits-n PMOS ayant un canal connecté entre une borne de tension VDD et un bus de tension de puits-n. Le transistor de commande de niveau de puits-n PMOS présente une borne de grille connectée à la broche de programmation de telle sorte que : lorsqu'aucune tension de programmation n'est présente au niveau de la borne d'entrée de tension de programmation, le transistor de commande de niveau de puits-n PMOS effectue une conduction afin de fournir la tension VDD au bus de tension de puits-n ; et de telle sorte que lorsque la tension de programmation est présente au niveau de la borne d'entrée de tension de programmation, le transistor de commande de niveau de puits-n PMOS n'assure pas de conduction. Le bus de tension de puits-n est connecté à une borne d'alimentation en tension du dispositif de décalage de niveau. La cellule antifusible comprend en outre un transistor d'amplification de puits-n PMOS ayant un canal connecté entre la borne d'entrée de tension de programmation et le bus de tension de puits-n. Le transistor d'amplification de puits-n PMOS présente une borne de grille connectée à un bus de tension Vdd de telle sorte que : lorsque la tension de programmation est présente au niveau de la borne d'entrée de tension de programmation, le transistor d'amplification de puits-n PMOS assure une conduction pour connecter la tension de programmation au bus de tension de puits-n ; et de telle sorte que lorsque la tension de programmation n'est pas présente au niveau de la borne d'entrée de tension de programmation, le transistor d'amplification de puits-n PMOS n'assure pas de conduction. La cellule antifusible comprend en outre un transistor à décharge de déclenchement PMOS ayant un canal connecté entre le bus de tension de puits-n et la borne de sortie du dispositif de décalage de niveau et la borne de grille du transistor ballast PMOS. La cellule antifusible comprend en outre un transistor à drain NMOS qui a un canal connecté entre la broche de programmation et une borne de tension de masse Vss et qui présente une borne de grille connectée à une borne de tension Vdd. La cellule antifusible présente en outre une borne d'entrée du circuit de détection qui est connectée à une extrémité d'une résistance d'excursion haute et l'autre extrémité de la résistance d'excursion haute est connectée à une borne de tension Vdd. La présente invention propose un procédé de protection d'une cellule antifusible contre les intrusions. Le procédé comporte l'étape consistant à fournir un dispositif antifusible ayant une première borne connectée à une tension de masse et ayant une deuxième borne détectée, dans lequel le dispositif antifusible présente un état intact non programmé à résistance plus élevée et un état programmé à résistance plus faible. Le procédé comporte l'étape consistant à proposer une borne d'entrée de tension de programmation permettant de recevoir une tension de programmation. Le procédé comporte la connexion sélective d'un transistor ballast PMOS entre la tension de programmation et la deuxième borne détectée du dispositif antifusible afin de programmer le dispositif antifusible avec la tension de programmation. Le procédé comporte la connexion sélective de la deuxième borne détectée du dispositif antifusible à une borne d'entrée d'un circuit de détection. Le procédé comporte la détection de l'état de l'antifusible à l'aide d'un circuit de détection ayant une borne d'entrée connectée à la borne de sortie de la grille de transmission et ayant une borne de sortie connectée à une borne de sortie de la cellule antifusible. Le procédé comporte la fourniture d'autres signaux de commande permettant de placer la cellule antifusible dans un état de programmation ou un état de lecture en utilisant un dispositif de décalage de niveau qui présente une borne de sortie connectée à la borne de grille de commande du transistor ballast PMOS et une ou plusieurs bornes de sortie connectées à une ou plusieurs bornes d'entrée de signal de commande de la grille de transmission. Le dispositif de décalage de niveau fournit un mode d'écriture permettant la conduction du transistor ballast PMOS pour programmer le dispositif antifusible ou la conduction de la grille de transmission. Le dispositif de décalage de niveau fournit selon une autre solution une conduction en mode de lecture de la grille de transmission. Le dispositif de décalage de niveau présente une borne d'entrée de commande qui permet de recevoir un signal de commande. Le procédé comporte la commande du dispositif de décalage de niveau à l'aide d'un circuit logique à verrouillage de rétroaction ayant une première borne d'entrée connectée à la borne de sortie du circuit de détection et ayant une deuxième borne d'entrée connectée à la borne d'entrée de tension de programmation. Le circuit logique à verrouillage de rétroaction présente une borne de sortie qui est couplée à la borne d'entrée de commande du dispositif de décalage de niveau. Le signal de sortie du circuit logique à verrouillage présente un premier état de sortie qui permet de commander le dispositif de décalage de niveau pour qu'il se place dans le mode d'écriture afin d'effectuer la conduction du transistor ballast PMOS pour programmer le dispositif antifusible. Le circuit logique à verrouillage de rétroaction présente un deuxième état de sortie qui permet de commander le dispositif de décalage de niveau pour qu'il se place dans le mode de lecture afin d'effectuer la conduction de la grille de transmission. Le procédé comprend en outre l'étape consistant à : connecter un canal d'un transistor de commande de niveau de puits-n PMOS à une borne de tension VDD et un bus de tension de puits-n et à commander le transistor de commande de niveau de puits-n PMOS à l'aide d'une borne de grille connectée à la broche de programmation de telle sorte que : lorsqu'aucune tension de programmation n'est présente au niveau de la borne d'entrée de tension de programmation, le transistor de commande de niveau de puits-n PMOS effectue une conduction pour fournir la tension VDD au bus de tension de puits-n ; et de telle sorte que lorsque la tension de programmation est présente au niveau de la borne d'entrée de tension de programmation, le transistor de commande de niveau de puits-n PMOS n'assure pas de conduction. Le procédé comprend en outre l'étape consistant à amplifier la tension sur le bus de tension de puits-n à l'aide d'un transistor d'amplification de puits-n PMOS ayant un canal connecté entre la borne d'entrée de tension de programmation de telle sorte que : lorsque la tension de programmation est présente au niveau de la borne d'entrée de tension de programmation, le transistor d'amplification de puits-n PMOS assure une conduction pour connecter la tension de programmation au bus de tension de puits-n ; et lorsque la tension de programmation n'est pas présente au niveau de la borne d'entrée de tension de programmation, le transistor d'amplification de puits-n PMOS n'assure pas de conduction. Le procédé comprend en outre l'étape consistant à décharger la borne de grille du transistor ballast PMOS à l'aide d'un transistor à décharge de déclenchement PMOS ayant un canal connecté entre le bus de tension de puits-n et la borne de sortie du dispositif de décalage de niveau. Le procédé comporte l'étape de détection de l'état de l'antifusible à l'aide d'un circuit de détection et comporte la connexion d'une extrémité d'une résistance d'excursion haute à une borne de tension VDD et de l'autre extrémité de la résistance d'excursion haute à la borne d'entrée du circuit de détection. Brève description des dessins La Figure 1 est un schéma de circuits d'un mode de 5 réalisation servant d'exemple de la présente invention. Description détaillée de l'invention Dans la description suivante, de nombreux détails spécifiques sont définis, comme les types de dispositifs et les configurations permettant une compréhension approfondie 10 de la présente invention. Toutefois, les spécialistes de la technique comprendront que la présente invention peut être mise en pratique sans ces détails spécifiques. Dans d'autres cas, des circuits bien connus sont représentés sous forme de schéma fonctionnel afin de ne pas alourdir la présente 15 invention avec des détails inutiles. Les détails concernant la construction des circuits et similaires ont été omis dans la mesure où les détails omis ne sont pas nécessaires à la compréhension totale de la présente invention et qu'ils font partie des connaissances des spécialistes de la technique 20 concernée. Les circuits de la cellule antifusible 100 vont d'abord être décrits. La programmation de la cellule antifusible 100 sera décrite ensuite. Enfin, le fonctionnement de la cellule antifusible 100 dans un état programmé sera décrit. 25 Circuits de la cellule antifusible En référence à la figure 1, une cellule antifusible autonome 100 comporte un dispositif antifusible à résistance élevée ou non programmé au départ 101. Cette cellule antifusible est autonome dans le sens où elle ne doit pas 30 être commandée ou influencée par des intrus potentiels. Le dispositif antifusible 101 est configuré dans le présent mode de réalisation servant d'exemple spécifique sous la forme d'un dispositif FET NMOS à grille mince ayant une borne dont les bornes de drain, grille et puits sont connectées ensemble à une borne de tension de masse Vss. La borne de source du dispositif antifusible FET NMOS 101 est l'autre borne du dispositif antifusible 101 et est appelée borne détectée car l'état du dispositif antifusible 101 est déterminé par un circuit de détection qui contrôle la borne détectée. Un spécialiste de la technique comprendra que d'autres solutions sont disponibles pour élaborer l'élément antifusible comme une couche de silicium amorphe, une couche de matériau ferroélectrique ou une couche de matériau diélectrique d'oxyde-nitrure-oxyde qui se claque lorsqu'une tension de programmation appropriée est appliquée. Dans un mode de réalisation spécifique servant d'exemple, une cellule antifusible 100 selon la présente invention présente deux états. L'un des états est un état non programmé, dans lequel un dispositif antifusible non programmé 101 est intact pour fournir une résistance relativement plus élevée. L'autre état est un état programmé, dans lequel l'antifusible est programmé, ou altéré, pour fournir une résistance relativement plus faible. La cellule antifusible 100 est dotée d'un circuit de rétroaction 102. Tel que décrit dans le présent document ci-dessous, le circuit de rétroaction 102 est utilisé pour établir plusieurs états de circuit au cours d'une opération de mise sous tension, c'est-à-dire lors d'une application initiale d'un courant électrique Vdd à la cellule antifusible 100. Le circuit de rétroaction 102, conjointement avec d'autres éléments de circuit, assurent la programmation initiale d'un élément antifusible 101 à l'aide d'une tension de programmation VblOW fournie au niveau d'une borne de tension de programmation 104. En général, la tension de programmation VblOW est de 12 volts. Bien évidemment, d'autres niveaux de tension sont utilisés, le cas échéant. Une tension Vdd de 1,8 volts est utilisée avec les niveaux de tension HAUT et BAS logiques correspondants. Il faut remarquer qu'un transistor PMOS est activé lorsque sa borne de grille présente un niveau de tension BAS et qu'un transistor PMOS est désactivé lorsque sa borne de grille présente un niveau de tension HAUT. De la même façon, un transistor NMOS est activé lorsque sa borne de grille présente un niveau de tension HAUT et un transistor NMOS est désactivé lorsque sa borne de grille présente un niveau de tension BAS. Une fois que le dispositif antifusible 101 a été programmé sur une résistance relativement faible, le circuit de rétroaction assure l'isolation de la borne de tension de programmation 104 par rapport à l'élément antifusible 101. Un circuit de détection est prévu pour détecter l'état de l'élément antifusible 101. Le circuit de rétroaction 102 comporte un circuit à verrouillage de rétroaction 103, une grille NON-ET à deux entrées 105, une paire d'inverseurs 106, 107 et un dispositif de décalage de niveau 109. Le circuit à verrouillage de rétroaction 103 est une bascule D asynchrone qui présente une borne d'entrée d ainsi qu'une borne d'entrée de validation (en) inversée qui est connectée à une borne Vblow 104 qui reçoit un signal de programmation VbioW. Une borne de sortie q du circuit à verrouillage de rétroaction 103 est connectée à une borne d'entrée d'une grille NON-ET à deux entrées 105. La borne d'entrée de validation en du circuit à verrouillage de rétroaction 103 est également connectée à une autre borne d'entrée de la grille NON-ET à deux entrées 105. Une borne de sortie de la grille NON-ET à deux entrées 105 est connectée à une borne d'entrée de l'inverseur 106. Une borne de sortie de l'inverseur 106 est connectée à une borne d'entrée dn du dispositif de décalage de niveau 109 et est également connectée à une borne d'entrée de l'inverseur 107. Une borne de sortie de l'inverseur est connectée à une borne d'entrée d du dispositif de décalage de niveau 109. Une grille de transmission 111 est composée d'un transistor de déclenchement ballast PMOS 113 et d'un transistor de déclenchement ballast NMOS 115. Les bornes de source des transistors de grille ballast 113, 115 sont connectées l'une à l'autre ainsi qu'à la borne de source ou détectée du dispositif antifusible FET 101. Les bornes de drain du transistor de déclenchement ballast PMOS 113 et les bornes du transistor de déclenchement ballast NMOS sont connectées l'une à l'autre et à un nœud d'entrée de détection 126 du circuit de détection 125. Un substrat destiné au transistor de déclenchement ballast PMOS 113 est connecté à un nœud de tension de puits-n et un substrat destiné au transistor de déclenchement ballast NMOS 115 est connecté à un nœud de tension de masse Vss. Une borne de sortie qn du dispositif de décalage de niveau 109 est connectée à une borne de grille du transistor de déclenchement ballast PMOS 113. Une borne de sortie q du dispositif de décalage de niveau 109 est connectée à une borne de grille du transistor de déclenchement ballast NMOS 115. Le circuit de détection 125 comporte une résistance d'excursion haute 127 qui a une extrémité connectée au nœud d'entrée de détection 126 et l'autre extrémité connectée à un nœud pour une tension positive Vdd de l'ordre de 1,8 volts généralement. Les bornes de grille et les bornes de source respectives d'un transistor PMOS 129 et d'un transistor NMOS 131 sont connectées entre elles pour former un inverseur de détection. La borne de drain du transistor PMOS 129 est connectée au nœud de tension positive Vdd. La borne de drain du transistor NMOS 131 est connectée au nœud de tension de masse Vss. Les bornes de source des transistors 129, 131 sont connectées à une borne d'entrée d'un inverseur de sortie du circuit de détection 133. Une borne de sortie de l'inverseur de sortie du circuit de détection 133 est connectée à la borne d'entrée d du circuit à verrouillage de rétroaction. La borne de sortie de l'inverseur de sortie de circuit de détection 133 est connectée à une borne d'entrée d'un inverseur 135. Une borne de sortie de l'inverseur 135 est connectée à une borne d'entrée d'un inverseur 137. Une borne de sortie de l'inverseur 137 est connectée à une borne de sortie de cellule antifusible 147. La borne de source d'un transistor ballast PMOS 117 est connectée à la borne de source du dispositif antifusible 101. Une borne de grille du transistor ballast PMOS 117 est connectée à la borne de sortie q du dispositif de décalage de niveau 109. Une borne de source du transistor ballast PMOS 117 est connectée à une borne de tension de programmation 104 à laquelle est fournie une tension Vblm,, par exemple de 12 volts. La borne de grille du transistor ballast PMOS 117 est également connectée à une borne de drain d'un transistor à décharge de déclenchement PMOS 123 dont la borne de grille est connectée à une tension de masse Vss. Une borne de source du transistor à décharge de déclenchement PMOS 123 est connectée à une tension de puits-n 119. La borne de drain du transistor ballast PMOS 117 et la broche de programmation 104 sont également connectées à une borne de drain d'un transistor de drain NMOS 139. La borne de grille du transistor de drain NMOS 139 est connectée à la tension positive Vdd et la borne de drain du transistor de drain NMOS 139 est connectée à la tension de masse Vss. Un transistor de commande de niveau de puits-n PMOS 141 présente une borne de source connectée à la tension positive Vdd. Une borne de grille du transistor de commande de niveau de puits-n PMOS 141 est connectée à la broche de programmation 104. Une borne de drain du transistor de commande de niveau de puits-n PMOS 141 est connectée à un bus de tension de puits-n 119. La tension de puits-n est prévue dans d'autres emplacements de la cellule antifusible 100, tel que décrit ci-dessous. Une borne de drain du transistor d'amplification de puits-n PMOS 143 est connectée à la broche de programmation 104. Une borne de source du transistor d'amplification de puits-n PMOS 143 est connectée au bus de puits-n 119 et au substrat du transistor ballast PMOS 117. Fonctionnement des circuits de tension de programmation Si la tension de programmation Vblm, n'est pas affirmée, ou si elle est fixée à une tension faible sur la broche de programmation 104, le transistor de drain NMOS 139 amène à l'état bas la borne de grille du transistor de commande de niveau de puits-n 141 pour activer le transistor de commande de niveau de puits- n 141 et fixer le niveau de tension sur le puits-n 119 sensiblement à la tension positive Vdd. Dans ce cas, le transistor d'amplification de puits-n PMOS 143 est désactivé. Le transistor à décharge de déclenchement PMOS 123 est activé pour fournir la tension de puits-n 119 à la borne de grille du transistor ballast PMOS 117. Le transistor ballast PMOS 117 se trouve dans un état désactivé et n'assure pas la conduction de courant entre la broche de programmation 104 et le dispositif antifusible 101. Dans un mode de réalisation spécifique servant d'exemple, la tension VblOW est de 12 volts. Lorsque cette tension VbioW est fournie au niveau de la broche de programmation 104 et au niveau de la borne de grille du transistor de commande de niveau de puits-n 141, le transistor de commande de niveau de puits-n 141 est désactivé et le transistor d'amplification de puits-n PMOS 143 est activé, ce qui applique la tension VblOW au bus de tension de puits-n 119. Le transistor de drain de tension de programmation 139 n'est pas suffisamment puissant pour affecter la tension Vblow et est utilisé pour retirer la charge de la grille du transistor de commande de niveau de puits-n 141 en connectant la borne de grille à la masse. La tension Vblow est également appliquée àl'autre borne d'entrée de la porte NON-ET à 2 entrées 105 qui, avec la logique 1 du verrou 103, fait en sorte que la porte NON-ET 105 présente une sortie BASSE, et de ce fait, le dispositif de décalage de niveau 109 fournit un signal BAS au niveau de sa borne de sortie q. Un signal de sortie BAS au niveau de la borne de sortie q du dispositif de décalage de niveau 109 place la cellule antifusible 100 dans un mode de programmation, tandis qu'un signal HAUT au niveau de la borne de sortie q place la cellule antifusible dans une configuration de lecture. Il faut remarquer que la tension d'alimentation du dispositif de décalage de niveau 109 et le substrat du transistor de déclenchement ballast PMOS 113 sont fournis par le bus de tension de puits-n 119. La tension Vblow de 12 volts est appliquée à la grille du transistor de déclenchement ballast PMOS 113 par la sortie inverseuse du dispositif de décalage de niveau 109 et au puits du transistor de déclenchement ballast PMOS 113 par l'intermédiaire de la connexion au bus de tension de puits-n 119, ce qui augmente l'isolation entre la tension de programmation Vblow et le circuit de détection 125. Un niveau BAS au niveau de la borne de sortie q du dispositif de décalage de niveau 109 désactive le transistor de déclenchement ballast NMOS 115, tandis qu'un niveau HAUT au niveau de la borne de sortie qn du dispositif de décalage de niveau 109 désactive le transistor de déclenchement ballast PMOS 113. Ceci ferme la grille de transmission 111 afin d'isoler le noeud de détection 126 de la tension élevée relevée au niveau de la broche de programmation 145. La tension au niveau du noeud de détection 126 augmente vers le niveau Vdd, ce qui fournit un signal de tension HAUT au niveau de la borne de sortie de l'inverseur de détection. Cette tension élevée est fournie à la borne de sortie de la cellule antifusible 147 par l'intermédiaire des tampons de sortie 135, 137. Ce signal de tension HAUT est également fourni à la borne d'entrée d du verrou de rétroaction 103. Un signal HAUT au niveau de la borne de sortie de la cellule antifusible 147 indique un dispositif antifusible intact ou non programmé 101. La borne de sortie q du dispositif de décalage de niveau 109 est également appliquée à la base du transistor ballast PMOS 117, qui assure maintenant une conduction pour fournir une tension VblOW sensiblement réduite de la broche de programmation 104, en passant par le transistor ballast PMOS 117, au dispositif antifusible 101. L'application de la tension VblOW endommage le dispositif antifusible FET 101, ce qui provoque une réduction permanente de la résistance. Dans un mode de réalisation spécifique servant d'exemple, la résistance d'un antifusible intact est de plusieurs mégaohms, alors qu'un dispositif antifusible dit claqué ou programmé présente une résistance bien inférieure, comprise par exemple entre 10 ohms et 14 kohms. Lorsque la tension de programmation VblOW est retirée de la broche de programmation 104, le transistor de drain NMOS 139 évacue la charge sur la base du transistor de commande de niveau de puits-n 141. Celle-ci arrive finalement sur le transistor de commande de niveau de puits-n 141, ce qui provoque la réduction de la tension du bus de tension de puits-n 119 au niveau de tension Vdd. La tension de programmation VblQW est également retirée de l'autre borne d'entrée de la porte NON-ET 105, ce qui fait passer le dispositif de décalage de niveau 109 à la configuration de lecture. Le dispositif de décalage de niveau 109 est ensuite alimenté par le bus de tension de puits-n 119, de telle sorte qu'une tension de sortie élevée chute à Vdd, la grille de transmission 111 repasse dans l'état de conduction, et le transistor ballast PMOS 117 est désactivé. Fonctionnement dans un état programmé Lorsque le dispositif antifusible 101 se trouve dans un état programmé à faible résistance et que la grille de transmission 111 fonctionne, le circuit de détection 125 détecte une tension basse au niveau du noeud de détection 126 ce qui provoque un niveau de signal BAS au niveau de la sortie du circuit de détection 125 et au niveau de la borne de sortie de la cellule antifusible 147. Une tension élevée appliquée à la broche de programmation 104, le dispositif antifusible 101 ayant été détecté comme se trouvant dans l'état claqué, ne va pas affecter le signal de sortie du circuit de détection 125 ni le niveau de sortie de la cellule antifusible 100 au niveau de la borne 147. Le signal de sortie BAS logique du verrou 103 empêche la porte NON- ET 105 de passer d'un état à l'autre et le dispositif de décalage de niveau 109 reste dans la configuration de lecture. La tension élevée au niveau de la broche de programmation 104 est bloquée par le transistor ballast PMOS 117, qui est polarisé en coupure par une tension égale à celle appliquée à la broche de programmation 104 par l'intermédiaire du bus de tension de puits-n 119. Si la cellule antifusible programmée 100 est mise sous tension ou activée au départ avec un dispositif antifusible claqué ou programmé 101 lorsqu'un niveau de tension élevé est également appliqué à la broche de programmation 104, ce niveau de tension de programmation élevé est également présent au niveau d'une borne d'entrée du verrou de rétroaction 103. Ceci provoque un état logique BAS au niveau de la borne d'entrée de la porte NON-ET 105 et un état logique HAUT au niveau de la borne de sortie de la porte NON-ET 105. Le dispositif de décalage de niveau 109 reste dans la configuration de lecture et la borne de sortie q à l'état HAUT de telle sorte que la tension élevée provenant de la broche de programmation 104 est bloquée par le transistor ballast PMOS 117, qui est polarisé en coupure par une tension égale à celle appliquée à la broche de programmation 104 par l'intermédiaire du bus de tension de puits-n 119. La grille de transmission 111 est toujours polarisée pour la conduction et la tension au niveau du nœud de détection 126 reste basse. Ceci entraîne une sortie BASSE au niveau de la borne de sortie de la cellule antifusible 147, ce qui indique un dispositif antifusible claqué ou programmé 101. Il faut remarquer, tel que décrit ci-dessous, que le signal de sortie du dispositif de décalage de niveau 109 au niveau de la borne qn détermine le fait qu'une tension de programmation est ou non appliquée au dispositif antifusible 101. Les signaux de sortie qn et q du dispositif de décalage de niveau 109 activent une grille de transmission 111 qui fournit un signal provenant du dispositif antifusible 101 à un circuit de détection 125 qui détermine si le dispositif antifusible 101 est programmé ou non. Lorsqu'un état logique HAUT est fourni à la borne de sortie non-inverseuse q du dispositif de décalage de niveau 109, le dispositif de décalage de niveau 109 est considéré comme se trouvant dans une configuration de lecture. En revanche, lorsqu'un état logique BAS est fourni à la borne de sortie non-inverseuse q, le dispositif de décalage de niveau 109 est considéré comme se trouvant dans une configuration de programmation. Le même signal HAUT logique appliqué au transistor de déclenchement ballast NMOS 115 est appliqué au transistor ballast PMOS 117, ce qui le polarise en coupure. Lorsque Vblow de 12 volts n'est pas affirmé, le bus de tension de puits-n 119 se trouve au même potentiel que la tension d'alimentation Vdd. Dans un mode de réalisation spécifique servant d'exemple, Vdd est de 1,8 volts. Bien que la grille de la base du transistor à décharge de déclenchement PMOS 123 soit polarisée pour permettre la conduction du transistor à décharge de déclenchement PMOS 123, aucun courant ne va s'écouler puisque le dispositif de décalage de niveau 109 est alimenté par le puits-n 119, ce qui laisse la source et le drain du transistor à décharge de déclenchement PMOS 123 sensiblement à la même tension. Lorsque le dispositif antifusible 101 est intact, ou non programmé, la résistance relativement élevée du dispositif antifusible 101 entraîne une tension élevée au niveau du nœud de détection 126, ce qui entraîne un état logique HAUT au niveau de la sortie de l'inverseur de sortie du circuit de détection 133, qui est transmis par l'intermédiaire des tampons inverseur de sortie 135, 137, à une broche de sortie 147 de la cellule antifusible, ce qui indique que l'antifusible 101 est intact. Le même état logique HAUT est transmise à la borne d'entrée non-inverseuse du circuit à verrouillage de rétroaction 103. En résumé, un mode de fonctionnement initial de la cellule antifusible 100 est un mode de fonctionnement dans lequel un dispositif antifusible 101 est toujours intact, ou non programmé, et présente une résistance relativement élevée. Le courant Vdd est ensuite activé. Le niveau de sortie q du circuit à verrouillage de rétroaction 103 est fixé sur un état logique BAS au cours de toute mise sous tension de la cellule antifusible 100. Le niveau de sortie du dispositif de décalage de niveau 109 q est fixé sur un état logique HAUT au cours d'une mise sous tension de la cellule antifusible 100. Le transistor de drain NMOS 139 amène le transistor ballast PMOS 117 à un état logique BAS. Le transistor de commande de niveau de puits-n PMOS 141 est activé pour connecter le bus de tension de puits-n 119 à la tension Vdd, tandis que le transistor d'amplification de puits-n PMOS 143 est désactivé. Puisque la borne q du dispositif de décalage de niveau 109 est fixé sur un niveau HAUT et que la borne qn du dispositif de décalage de niveau est fixée sur un niveau BAS, le transistor ballast PMOS 117 est désactivé. Le transistor de déclenchement ballast PMOS 113 et le transistor de déclenchement ballast NMOS 115 sont également activés de telle sorte que la grille de transmission 111 assure une conduction. Puisque le dispositif antifusible 101 n'est pas programmé, ou est intact, la tension sur le nœud de détection 126 du circuit de détection 125 est ELEVEE. Ceci entraîne un niveau élevé au niveau de la sortie du tampon de sortie du circuit de détection 133 et au niveau de la borne de sortie de la cellule antifusible 147. Dans ce cas, le niveau de tension au niveau de la borne q du circuit à verrouillage de rétroaction 103 augmente jusqu'à un niveau HAUT qui n'affecte pas la sortie de la grille NON-ET 105 et qui maintient un niveau HAUT au niveau de la borne d'entrée d du dispositif de décalage de niveau 109 de telle sorte que la borne q du dispositif de décalage de niveau 109 se trouve au niveau HAUT. Ainsi, la grille de transmission 111 est activée pour maintenir la cellule antifusible dans une configuration de lecture. Le mode de fonctionnement suivant de la cellule antifusible 100 est le mode de fonctionnement dans lequel le dispositif antifusible 101 doit être programmé ou claqué . La tension de programmation Vblow au niveau de la borne ou broche de programmation antifusible 104 est élevée jusqu'à 12 volts. Dans ce cas, le transistor de commande de niveau de puits-n PMOS 141 est désactivé. Le transistor d'amplification de puits-n PMOS 143 est activé et fait baisser le bus de tension de puits-n 199 à 12 volts au niveau de la broche de programmation 104. Dans le même temps, les 12 volts sur la broche 104 font en sorte que la sortie de la porte NON-ET 115 et la borne d'entrée d du dispositif de décalage de niveau 109 chute à un état logique BAS. Ceci fait en sorte que la borne de sortie q du dispositif de décalage de niveau 109 passe à un niveau logique BAS et fait également en sorte que la borne qn du dispositif de décalage de niveau 109 passe à niveau logique HAUT, ce qui désactive la grille de transmission 111. Les 12 volts au niveau de la broche 104 et la borne de drain du transistor ballast PMOS 117 activent le transistor ballast PMOS 104 pour appliquer les 12 volts au dispositif antifusible 101, ce qui programme le dispositif antifusible 101 pour qu'il se trouve dans un état de résistance inférieure programmé. Lorsque la tension de programmation de 12 volts est retirée de la broche 104, le transistor de drain NMOS 139 fait passer la borne 104 à la tension de masse Vss. La tension sur le bus de tension de puits-n 119 chute jusqu'au niveau Vdd de 1,8 volts. Les niveaux de sortie de la porte NON-ET 105 et le niveau d'entrée de la borne d'entrée d du dispositif de décalage de niveau 109 augmentent jusqu'à un niveau HAUT qui fait en sorte que le niveau de tension au niveau de la borne de sortie q du dispositif de décalage de niveau 109 se trouve au niveau HAUT et qui fait en sorte que le niveau de tension au niveau de la borne de sortie qn du dispositif de décalage de niveau 109 passe au niveau BAS. Ces niveaux de tension activent la grille de transmission 111 pour connecter la borne de drain du dispositif antifusible 101 au nœud de détection 126 du circuit de détection 126. La tension au niveau du nœud de détection 126 dépend du rapport entre la résistance du dispositif antifusible 101 et la résistance d'excursion haute 127. Le niveau de commutation d'entrée de l'inverseur de détection formé par le transistor PMOS 129 et le transistor NMOS 131 est censé être supérieur à la tension relevée au niveau du nœud de détection 126 lorsque le dispositif antifusible 101 est programmé, ou claqué. Ceci fournit un signal logique BAS au niveau de la borne de sortie de l'inverseur de sortie du circuit de détection 133 pour le circuit de détection 125. Ainsi, la tension de sortie de la porte NON-ET 105 et le signal d'entrée fourni à la borne d'entrée d du dispositif de décalage de niveau 109 sont tous les deux maintenus, plus ou moins, de manière permanente, dans un état logique HAUT pour un dispositif antifusible programmé 101. En ce qui concerne la sécurité de la cellule antifusible 100, la configuration de circuit de la cellule antifusible 100, tel que décrit dans le présent document ci- dessus, ne permet qu'un accès à la cellule antifusible que par la broche de programmation 104. Sans l'isolation du dispositif antifusible 101 prévu par la présente invention, il est possible que l'état programmé réel d'autres dispositifs antifusibles déjà programmés puisse être masqué par un intrus appliquant une tension supérieure à 12 volts sur la broche de programmation 104. La tension supérieure à 12 volts peut provoquer la détection, par d'autres cellules antifusibles déjà programmées, de l'état de leur antifusible comme étant toujours intact, ou non programmé. La présente invention empêche ce type d'intrusion. La présente invention propose que la cellule antifusible 100 soit mise sous tension pour débuter avec la grille de transmission 111 activée. Lorsque le dispositif antifusible 101 est programmé, le niveau de sortie du circuit de détection 125 est maintenu à un niveau BAS et le niveau de sortie q du dispositif de décalage de niveau 109 est maintenu à un niveau HAUT. Le fait d'augmenter le niveau de tension de programmation au niveau de la broche de programmation 104 fait en sorte que la tension du bus de tension de puits-n suit ce niveau de tension de programmation. De plus, la tension au niveau de la borne de sortie q est fournie par la tension de puits-n de telle sorte que le niveau de sortie q du dispositif de décalage de niveau 109 suit la tension de puits-n. Ceci maintient le transistor ballast PMOS désactivé et la grille de transmission 111 activée. Une fois que le dispositif antifusible 101 a été programmé, cet agencement isole la tension au niveau du nœud de détection 126 de toutes les tensions de la broche de programmation 104. De plus, si un niveau de tension très élevé est fixé au niveau de la broche de programmation 104 avant que la cellule antifusible 100 soit mise sous tension, la cellule antifusible 100 se comporte de la même façon pour isoler de la même façon la cellule antifusible. La présente invention propose une connexion sélective du transistor ballast PMOS 117 entre la tension de programmation et le dispositif antifusible afin de programmer le dispositif antifusible 101. La présente invention propose également la connexion sélective du dispositif antifusible 101 à une borne d'entrée du circuit de détection à l'aide de la grille de transmission 111. Dans la description détaillée précédente du présent mode de réalisation, il a été fait référence au dessin joint qui fait partie de celle-ci, et sur lequel est représenté à titre d'illustration un mode de réalisation spécifique grâce auquel l'invention peut être mise en pratique. Ce mode de réalisation est décrit suffisamment en détail pour permettre aux spécialistes de la technique de mettre l'invention en pratique, et il faut comprendre que d'autres modes de réalisation peuvent être utilisés et que des changements peuvent être apportés sans s'éloigner de la portée de la présente invention.10 REVENDICATIONS 1. Cellule antifusible autonome, comprenant : un dispositif antifusible ayant une première borne connectée à une tension de masse et ayant une deuxième borne détectée, ledit dispositif antifusible ayant un état intact non programmé à plus grande résistance et un état programmé à plus faible résistance ; une borne d'entrée de tension de programmation permettant de recevoir une tension de programmation ; un transistor ballast PMOS permettant de connecter la tension de programmation à la deuxième borne détectée du dispositif antifusible, ledit transistor ballast PMOS ayant une borne de grille de commande ; une grille de transmission ayant une borne d'entrée connectée à la deuxième borne détectée du dispositif antifusible et ayant une borne de sortie, ladite grille de transmission ayant une ou plusieurs bornes d'entrée de signal de commande pour commander la conduction de ladite grille de transmission ; un circuit de détection ayant une borne d'entrée connectée à la borne de sortie de la grille de transmission et ayant une borne de sortie connectée à une borne de sortie de cellule antifusible ; un dispositif de décalage de niveau ayant une borne de sortie connectée à la borne de grille de commande du transistor ballast PMOS et à une ou plusieurs bornes d'entrée de signal de commande de la grille de transmission, ledit dispositif de décalage de niveau fournissant un mode d'écriture pour la conduction du transistor ballast PMOS pour programmer le dispositif antifusible ou pour la conduction de la grille de transmission, ou ledit dispositifde décalage de niveau fournissant selon une autre solution une conduction en mode de lecture de la grille de transmission, ledit dispositif de décalage de niveau ayant une borne d'entrée de commande permettant de recevoir un signal de commande ; et un circuit logique à verrouillage de rétroaction ayant une première borne d'entrée connectée à la borne de sortie du circuit de détection et ayant une deuxième borne d'entrée connectée à la borne d'entrée de tension de programmation, ledit circuit logique à verrouillage de rétroaction ayant une borne de sortie qui est couplée à la borne d'entrée de commande du dispositif de décalage de niveau, ledit signal de sortie du circuit logique à verrouillage ayant un premier état de sortie permettant de commander le dispositif de décalage de niveau pour qu'il se place dans le mode d'écriture afin d'assurer la conduction du transistor ballast PMOS pour programmer le dispositif antifusible, ledit circuit logique à verrouillage de rétroaction ayant un deuxième état de sortie permettant de commander le dispositif de décalage de niveau pour qu'il se place dans le mode de lecture afin d'assurer la conduction de la grille de transmission. 2. Cellule antifusible selon la revendication 1, dans laquelle le circuit logique à verrouillage de rétroaction comporte : un circuit de bascule d asynchrone dans lequel la première borne d'entrée est destinée à un signal d'entrée d et la deuxième borne d'entrée est destinée à un signal de validation ; une porte NON-ET ayant une borne d'entrée connectée à une borne de sortie d du circuit de bascule asynchrone et ladite porte NON-ET ayant une deuxième borne d'entrée connectée à la borne d'entrée de programmation ; etladite porte NON-ET ayant une borne de sortie couplée à la borne d'entrée de commande du dispositif de décalage de niveau. 3. Cellule antifusible selon la revendication 1, dans laquelle le dispositif de décalage de niveau est un circuit de bascule d. 4. Cellule antifusible selon la revendication 1, comprenant en outre : un transistor de commande de niveau de puits-n PMOS ayant un canal connecté entre une borne de tension VDD et un bus de tension de puits-n ; ledit transistor de commande de niveau de puits-n PMOS ayant une borne de grille connectée à la broche de programmation, de telle sorte que : lorsqu'aucune tension de programmation n'est présente au niveau de la borne d'entrée de tension de programmation, le transistor de commande de niveau de puits-n PMOS effectue une conduction pour fournir la tension VDD au bus de tension de puits-n ; et lorsque la tension de programmation est présente au niveau de la borne d'entrée de tension de programmation, le transistor de commande de niveau de puits-n PMOS n'assure pas de conduction. 5. Cellule antifusible selon la revendication 4, dans laquelle le bus de tension de puits-n est connecté à une borne d'alimentation en tension du dispositif de décalage de niveau. 6. Cellule antifusible selon la revendication 1, comprenant en outre :un transistor d'amplification de puits-n PMOS ayant un canal connecté entre la borne d'entrée de tension de programmation et le bus de tension de puits-n ; le transistor d'amplification de puits-n PMOS ayant une 5 borne de grille connectée à un bus de tension Vdd, de telle sorte que : lorsque la tension de programmation est présente au niveau de la borne d'entrée de tension de programmation, le transistor d'amplification de puits-n PMOS assure une 10 conduction pour connecter la tension de programmation au bus de tension de puits-n ; et lorsque la tension de programmation n'est pas présente au niveau de la borne d'entrée de tension de programmation, le transistor d'amplification de puits-n PMOS n'assure pas de 15 conduction. 7. Cellule antifusible selon la revendication 1, comprenant en outre un transistor à décharge de déclenchement PMOS ayant un canal connecté entre le bus de tension de puits-n et la borne de sortie du dispositif de décalage de niveau et 20 la borne de grille du transistor ballast PMOS. 8. Cellule antifusible selon la revendication 1, comprenant en outre un transistor de drain NMOS qui présente un canal connecté entre la broche de programmation et une borne de tension de masse Vss et qui présente une borne de grille 25 connectée à une borne de tension Vdd. 9. Cellule antifusible selon la revendication 1, dans laquelle la borne d'entrée du circuit de détection est connectée à une extrémité d'une résistance d'excursion haute et dans laquelle l'autre extrémité de la résistance 30 d'excursion haute est connectée à une borne de tension Vdd. 10. Procédé permettant de protéger une cellule antifusible contre une intrusion, comprenant les étapes consistant à : fournir un dispositif antifusible ayant une première borne connectée à une tension de masse et ayant une deuxième borne détectée, ledit dispositif antifusible ayant un état intact non programmé à résistance plus élevée et un état programmé à résistance plus faible ; fournir une borne d'entrée de tension de programmation permettant de recevoir une tension de programmation ; connecter de manière sélective un transistor ballast PMOS entre la tension de programmation et la deuxième borne détectée du dispositif antifusible afin de programmer le dispositif antifusible avec la tension de programmation ; connecter de manière sélective la deuxième borne détectée du dispositif antifusible à une borne d'entrée d'un circuit de détection ; détecter l'état de l'antifusible avec un circuit de détection ayant une borne d'entrée connectée à la borne de sortie de la grille de transmission et ayant une borne de sortie connectée à une borne de sortie de cellule antifusible ; fournir d'autres signaux de commande permettant de placer la cellule antifusible dans un état de programmation ou un état de lecture, en utilisant un dispositif de décalage de niveau ayant une borne de sortie connectée à la borne de grille de commande du transistor ballast PMOS et ayant une ou plusieurs bornes de sortie connectées à une ou plusieurs bornes d'entrée de signal de commande de la grille de transmission, ledit dispositif de décalage de niveau fournissant un mode d'écriture pour conduction du transistor ballast PMOS pour programmer le dispositif antifusible oupour la conduction de la grille de transmission, ou ledit dispositif de décalage de niveau fournissant selon une autre solution une conduite en mode de lecture de la grille de transmission, ledit dispositif de décalage de niveau ayant une borne d'entrée de commande permettant de recevoir un signal de commande ; et commander le dispositif de décalage de niveau en utilisant un circuit logique à verrouillage de rétroaction ayant une première borne d'entrée connectée à la borne de sortie du circuit de détection et ayant une deuxième borne d'entrée connectée à la borne d'entrée de tension de programmation, ledit circuit logique à verrouillage de rétroaction ayant une borne de sortie qui est couplée à la borne d'entrée de commande du dispositif de décalage de niveau, ledit signal de sortie du circuit logique à verrouillage ayant un premier état de sortie permettant de commander le dispositif de décalage de niveau pour qu'il se trouve dans le mode d'écriture afin d'assurer la conduction du transistor ballast PMOS pour programmer le dispositif antifusible, ledit circuit logique à verrouillage de rétroaction ayant un deuxième état de sortie permettant de commander le dispositif de décalage de niveau pour qu'il se trouve dans le mode de lecture afin d'assurer la conduction de la grille de transmission. 11. Procédé selon la revendication 10, comprenant en outre les étapes consistant à : connecter un canal d'un transistor de commande de niveau de puits-n PMOS à une borne de tension VDD et un bus de tension de puits-n ; commander le transistor de commande de niveau de puits-n PMOS à l'aide d'une borne de grille connectée à la broche de programmation, de telle sorte que :lorsqu'aucune tension de programmation n'est présente au niveau de la borne d'entrée de tension de programmation, le transistor de commande de niveau de puits-n PMOS assure une conduction pour fournir la tension VDD au bus de tension de puits-n ; et lorsque la tension de programmation est présente au niveau de la borne d'entrée de tension de programmation, le transistor de commande de niveau de puits-n PMOS n'assure pas la conduction. 12. Procédé selon la revendication 11, comprenant en outre l'étape consistant à : amplifier la tension sur le bus de tension de puits-n avec un transistor d'amplification de puits-n PMOS ayant un canal connecté entre la borne d'entrée de tension de programmation, de telle sorte que : lorsque la tension de programmation est présente au niveau de la borne d'entrée de tension de programmation, le transistor d'amplification de puits-n PMOS assure une conduction pour connecter la tension de programmation au bus de tension de puits-n ; et lorsque la tension de programmation n'est pas présente au niveau de la borne d'entrée de tension de programmation, le transistor d'amplification de puits-n PMOS n'assure pas de conduction. 13. Procédé selon la revendication 11, comprenant en outre l'étape consistant à décharger la borne de grille du transistor ballast PMOS à l'aide d'un transistor à décharge de déclenchement PMOS ayant un canal connecté entre le bus de tension de puits-n et la borne de sortie du dispositif de décalage de niveau. 14. Procédé selon la revendication 10 comprenant l'étape de détection de l'état de l'antifusible à l'aide d'un circuit de détection et comportant la connexion d'une extrémité d'une résistance d'excursion haute à une borne de tension VDD et l'autre extrémité de la résistance d'excursion haute à la borne d'entrée du circuit de détection.