Brevet FR2897204A1 — publié le 20070810

Structure de transistor vertical et procédé de fabrication L'invention concerne le domaine des composants électroniques et plus particulièrement le domaine des transistors à base de nanofils de matériaux semiconducteurs (Si, Ge, GaAs...) ou bien à base de nanotubes de carbone semiconducteurs. L'invention peut être notamment appliquée à la réalisation de transistors pour circuits intégrés ou à la réalisation de transistors pour matrices actives de commande des écrans plats à cristaux liquides. L'invention peut aussi être appliquée à la réalisation de transistors pour matrices actives de commande d'écrans à base d'électroluminescents organiques (OLEDs, PLEDs etc...) Au cours des quelques dernières années, de nombreux composants électroniques et optoélectroniques ont été réalisés, soit à base de nanofils semiconducteurs (Y. Cui and C.M. Lieber, Science, Vol. 291, p. 851, 2001, X. Duan, C. Niu et coll., Nature, Vol. 425, p. 274, 2003,Y. Cui et coll., Nano Lett., Vol. 3, p. 149, 2003, Samuelson et coll., Physica E 21, p.560, 2004, E. Bakkers et coll., Nature Materials, Vol., 3, p. 769, 2004), soit à base de nanotubes de carbone (Ph. Avouris, Accounts of Chemical Research, Vol. 35, p.1026, 2002, A. Javey et coll., Nature, Vol. 424, p.654, 2003, A. Javey et coll., Nature Materials, Vol. 1, p. 241, 2002. A. Javey et coll., Nano Lett., Vol. 4, p. 447, 2004, R.V. Siedel et coll., Nano Lett., Vol. 5, p. 147, 2005, J.A. Misewich et coll., Science, Vol. 300, p. 783, 2003) et l'intérêt de telles nanostructures a été très largement démontré. En particulier, concernant les nanofils de silicium, des mobilités de porteurs (trous) de l'ordre de 1300 cm2/Vs ont été obtenues (Y. Cui et coll., Nano Lett., Vol. 3, p. 149, 2003), ce qui est tout à fait remarquable, tandis que concernant les nanotubes de carbone semiconducteurs ( encore dénommés s-NTC), des mobilités de l'ordre de 3000 cm2Ns (toujours pour des trous) ont été publiées (A. Javey et coll., Nature Materials, Vol. 1, p. 241, 2002. A. Javey et coll., Nano Lett., Vol. 4, p. 447, 2004). Récemment, des diodes électroluminescentes à base de s-NTC ont été réalisées ( J.A. Misewich et coll., Science, Vol. 300, p. 783, 2003). Cependant, si l'intérêt de dispositifs à base de nanostructures est incontestable, leur fabrication à grande échelle et leur intégration dans des circuits complexes est aujourd'hui impossible, car il n'existe pas de méthode reconnue permettant de manipuler et d'organiser de manière sure et reproductible un grand nombre de nanofils et/ou de s-NTC. Différentes techniques ont été proposées pour organiser collectivement les nanofils/s-NTC sur une surface. Ces techniques sont fondées soit sur un greffage chimique de la surface et/ou du nanofil (M. Hazani et col. Chemical Physics Letters, Vol. 391, pp. 389-392, 2004) soit sur l'utilisation de couches de type Langmuir-Blodgett (Song Jin et col., Nano Letters, Vol. 4, pp. 915-919, 2004), soit sur une croissance dans des moules (templates) en alumine poreuse (K-K Lew et J.M. Redwing, Journal of Crystal Growth, Vol. 254, pp. 14-22, 2003). Selon cette technique on procède à la réalisation d'une membrane 2 par oxydation anodique d'un substrat 1 en aluminium. Puis on procède au dépôt d'éléments catalytiques métalliques 3i de type or comme illustré en figure 1. A partir de ces éléments catalytiques on procède à la croissance en phase vapeur , grâce à un flux par exemple de silane, Fv, de monocristaux 4i de matériau semiconducteur selon la méthode connue VLS ( vapor, liquid, solid ). La croissance de monocristaux selon cette méthode a été très étudiée au cours des années 60 ( Whisker Techriology , R.S. Wagner, Wiley, pp. 47-119, 1970). Le principe de cette méthode est illustré en figure 2. Plus précisément, on dispose un plot d'or sur la surface d'un substrat et on chauffe l'ensemble vers 400 C en présence de gaz silane SiH4. Ce dernier va légèrement se décomposer et les atomes de silicium (Si) libérés vont s'allier en surface avec l'or (Au) pour former l' élément d'alliage 3'i. D'après le diagramme de phases or-silicium illustré en figure 3, la composition de l'alliage va évoluer vers la composition eutectique au fur et à mesure de l'enrichissement de l'or en silicium et il va y avoir fusion superficielle dès que le liquidus sera en dessous de 400 C. La surface du liquide présentant des sites d'adsorption insaturables devient ainsi un lieu de décomposition privilégié pour les molécules de SiH4. Il en résulte que l'ensemble du plot d'or va rapidement atteindre la composition eutectique et fondre. La composition du liquide va continuer d'évoluer au-delà de la composition eutectique, où le liquidus repasse au-dessus de 400 C. Il y a donc expulsion du silicium en excès à l'interface liquide/solide, de façon à maintenir l'équilibre thermodynamique et la goutte de liquide eutectique s'élève progressivement sur le cristal expulsé qui prend la forme d'un whisker de diamètre égal à celui de la goutte, permettant la croissance ultérieure du nanofil de silicium 4i. Cette technique, largement développée dans les années 60, a été utilisée récemment pour la croissance de nanofils de silicium à partir de nanoparticules d'or préalablement disposées sur un substrat ( Y. Cui et collaborateurs, Applied Physics Letters, Vol. 78, pp. 2214-2217, 2001). Des nanofils de diamètre compris entre 10 et 20 nm peuvent être fabriqués de manière routinière par cette méthode. D'autre part, des transistors à effet de champ réalisés à partir de tels nanofils présentent des propriétés de transport remarquables, des mobilités de trous (p) pouvant atteindre 1300 cm2/Vs ayant été mesurées (Y. Cui et col., Nano Letters, Vol 3, pp. 149-152, 2003). La présente invention propose d'utiliser cette technologie de croissance de cristaux en phase vapeur au travers d'une membrane poreuse pour réaliser une structure nouvelle de transistors verticaux de très faibles dimensions et de réaliser à cet effet une membrane hétérogène en épaisseur permettant d'intégrer une électrode de grille. Plus précisément l'invention a pour objet une structure de transistor vertical comportant sur un substrat : - une première couche conductrice assurant la fonction d' électrode de source ou de drain une couche conductrice supérieure assurant la fonction d'électrode de drain ou de source une membrane comportant des pores caractérisée en ce que : ladite structure comporte des filaments en matériau semiconducteur à l'intérieur d' au moins une partie des pores et en ce que la membrane est une membrane hétérogène comportant un empilement d' au moins trois couches, une première couche isolante, une seconde couche conductrice assurant la fonction d' électrode de grille et une couche isolante supérieure. Avantageusement, la structure présente des nanofilaments à l'intérieur d'une membrane nanoporeuse. Selon une variante de l'invention, les filaments peuvent être en 35 silicium, ou en tout matériau III-V par exemple en GaAs. Avantageusement, les filaments en matériau semiconducteur peuvent présenter des régions hétérogènes le long de leur hauteur. Il peut s'agir de régions constituées de différents matériaux semiconducteurs ou de régions en un même matériau semiconducteur présentant des régions avec des dopages différents. Typiquement, ils peuvent présenter une première région dopée n ou p, une deuxième région sans dopage intentionnel, c'est-à-dire intrinsèque et une troisième région dopée p ou n. Selon une autre variante de l'invention, les filaments peuvent être constitués de nanotubes de carbone semiconducteurs (s-NTC). Avantageusement, la couche isolante supérieure peut être en alumine poreuse, la première couche isolante peut être en silice et la seconde couche conductrice en titane. Selon l'invention les filaments peuvent être enrobés par des éléments isolants au niveau du plan de la seconde couche conductrice d'électrode de grille , typiquement ces éléments isolants peuvent être en oxyde de titane. L'invention a aussi pour objet un procédé de fabrication d'une structure de transistor vertical selon l'invention, caractérisé en ce qu'il comprend les étapes suivantes : la réalisation d'une membrane consistant en un empilement de couches poreuses comportant au moins une première couche isolante, une seconde couche conductrice assurant la fonction d'électrode de grille et une couche isolante supérieure, à la surface d'un substrat recouvert d'une première couche conductrice assurant la fonction d'électrode de drain ou de source, lesdites couches poreuses présentant des pores sensiblement empilés. la réalisation de filaments en matériau semiconducteur à l'intérieur d'au moins une partie des pores empilés des couches poreuses la réalisation d'une couche conductrice supérieure assurant la fonction d'électrode de drain ou de source à la surface de l'empilement de couches poreuses remplies de filaments en matériau semiconducteur. Avantageusement, la membrane présente des couches nanoporeuses permettant la réalisation de nanofilaments. Selon une variante de procédé de fabrication, la réalisation de l'empilement de couches nanoporeuses peut comprendre les étapes 5 suivantes : la réalisation d'un empilement de couches comportant une première couche isolante, une seconde couche conductrice et une membrane nanoporeuse isolante constitutive de la couche isolante supérieure . ~o la gravure de la première couche isolante et de la seconde couche conductrice à travers la membrane nanoporeuse servant de masque de gravure. Avantageusement, la membrane nanoporeuse peut être réalisée par oxydation anodique d'une couche d'aluminium 15 Avantageusement, la réalisation des filaments peut comprendre le dépôt d' éléments catalytiques à l' intérieur d'au moins une partie des pores puis croissance de monocristaux de matériau semiconducteur en phase vapeur, à partir desdits éléments catalytiques. Selon une variante de procédé selon l'invention, dans le cas de 20 matériau semiconducteur de type silicium, les éléments catalytiques peuvent être en or et la croissance peut être effectuée en présence de silane. Avantageusement, la croissance des nanofilaments peut être effectuée en plusieurs étapes en présence de différents gaz dopés ou non, de manière à obtenir des filaments présentant des régions dopées ou non. 25 Selon une variante de procédé selon l'invention, dans le cas de nanotubes de carbone semiconducteurs (s-NTC), les éléments catalytiques peuvent être en fer, nickel ou cobalt notamment, et la croissance peut être effectuée en présence de méthane ou d'acéthylène. L'invention sera mieux comprise et d'autres avantages 30 apparaîtront à la lecture de la description qui va suivre donnée à titre non limitatif et grâce aux figures annexées parmi lesquelles : la figure 1 illustre un schéma de croissance de filaments au travers d'une membrane poreuse selon l'art antérieur . la figure 2 illustre un procédé de l'art connu de croissance de 35 filaments la figure 3 montre le diagramme de phase or/silicium mettant en évidence l'existence d'un eutectique les figures 4a à 4h illustrent les différentes étapes préalables à la croissance de filaments dans une structure de transistor vertical selon l'invention, vue en coupe les figures 5a et 5b illustrent les étapes de croissance de filaments au travers d'une membrane hétérogène selon le procédé de l'invention, dans une structure selon l'invention vue en coupe la figure 6 illustre la structure de transistor selon l'invention comportant les électrodes de source, grille et drain la figure 7 illustre une vue de dessus de l'ensemble des masques constitués par la gravure des couches conductrices constitutives des électrodes et réalisés durant les étapes de procédé illustrées suri' ensemble des figures 4 à 6. La présente invention propose une méthode permettant d'organiser et de mettre en parallèle un nombre prédéterminé de nanofils en matériau semiconducteur de type silicium ou de nanotubes de carbone, pour 20 obtenir une structure de transistor. De manière générale, la présente invention ouvre ainsi la voie à la réalisation de circuits intégrés et de matrices actives d'écrans plats à base de nanostructures de façon industrielle. L'invention permet aussi de s'affranchir de moyens de lithographie sophistiqués et extrêmement coûteux pour réaliser des pores de diamètre de 25 l'ordre de 10 nm, voire moins, elle présente également l'avantage de pouvoir réaliser ce type de structure de transistor vertical en utilisant un nombre restreint d'étapes de gravure. Pour les procédés industriels actuels recherchés ceci représente un intérêt majeur. De manière générale, dans la présente invention, la réalisation de 30 l'ensemble de la structure poreuse qui accueille les nanofils ou bien les nanotubes de carbone semiconducteurs (s-NTC) est basée sur la synthèse d'une membrane hétérogène comprenant notamment en couche supérieure une couche poreuse par exemple d'alumine anodique. Une fois synthétisée, cette couche supérieure poreuse est utilisée comme masque de gravure, afin 35 d'étendre la structure poreuse de la membrane à un ensemble de couches 10 15 minces sous jacentes qui joueront le rôle d'électrodes de source (ou de drain) et de grille. La croissance des nanofils ou des s-NTC est ensuite effectuée par une technique CVD (dépôt chimique en phase vapeur) à partir de particules de métaux catalytiques (Au pour les nanofils et Fe, Co, Ni etc... pour le s-NTC) préalablement déposées par un procédé électrochimique au fond des pores. Un exemple de procédé de fabrication de structure de transistor vertical selon l'invention est décrit ci-après dans le cadre d'un exemple de nanofils de silicium et illustré grâce aux figures 4a à 4h qui en montrent les principales étapes : Selon une première étape 1 illustrée en figure 4a, on dépose et grave une première couche conductrice destinée à jouer la fonction d'électrode 11 de source (il peut s'agir d'un métal tel que par exemple du molybdène Mo) sur un substrat isolant 10. Selon une seconde étape 2 illustrée en figure 4b, on dépose ensuite sur cette première électrode gravée une première couche de matériau isolant 20 tel que de la silice SiO2 L' étape 3 illustrée en figure 4c consiste à déposer une deuxième couche mince conductrice d'un matériau conducteur 12 facilement oxydable en superficie, tel que le titane (Ti), ou le silicium (Si) polycristallin dégénéré par dopage. Cette couche est ensuite gravée de manière à produire une bande qui sera décrite et illustrée en vue de dessus en figure 7 et qui jouera la fonction d'électrode de grille. Au cours de l' étape 4 illustrée en figure 4d, on dépose une troisième couche mince conductrice 13 pouvant typiquement être en aluminium et on la grave, de manière à l'aligner grossièrement avec la première couche conductrice 11 et de manière à ce qu'elle soit entièrement supportée par la seconde couche conductrice 12 en titane ou en silicium polycristallin dégénéré. Puis on procède dans une étape 5 illustrée en figure 4e, aux dépôts successifs d' une troisième couche isolante 30 par exemple en silice et d' une quatrième couche 14 qui servira ensuite de masque de gravure. Cette couche de masquage 14 peut par exemple être un dépôt d'or, sans que ce soit limitatif. L'ensemble constitué par la troisième couche isolante et la quatrième couche est ensuite gravé, de manière à recouvrir partiellement les bords de la troisième couche conductrice 13, précédemment déposée et gravée et définir une zone de limite 13A au niveau de la couche 13. Au cours de l'étape 6 illustrée en figure 4f, on oxyde anodiquement cette troisième couche 13 d'alumium, en utilisant la couche 12 en titane ou en silicium poly cristallin sous-jacent comme électrode. L'oxydation anodique de l'alumium est décrite dans la littérature (J.P. O'Sullivan and G.C. Wood, Proc. Roy. Soc. Lond., Vol. A 317, p. 511, 1970, H. Masuda and K. Fukuda, Science, Vol. 268, p.1466, 1995). On obtient ainsi une couche poreuse isolante 13' comportant un réseau d `éléments isolants 13'i et de pores 13'j. Une fois le réseau de pores obtenu, on utilise la membrane d'alumine anodique 13' comme masque de gravure ionique réactive (RIE) pour graver des pores au sein de la seconde couche conductrice 12 définissant des pores 12j, ainsi que dans la première couche couche isolante 20 sous-jacente à la seconde couche conductrice définissant des pores 20j dans cette couche isolante 20. Les pores 20j, 12j et 13'j sont ainsi sensiblement alignés. La structure obtenue est représentée sur la figure 4g. L'opération de gravure étant réalisée, on procède alors à une étape de retrait de la couche de masquage 14 et on oxyde légèrement les flancs des pores 12j , de manière à produire des éléments 12k d'oxyde de grille qui vont servir ensuite à contrôler la conduction dans le canal des transistors. A l'étape 8 illustrée en figure 4h, on dépose par un procédé électrochimique des particules 15i conductrices pouvant typiquement être en or, en utilisant la première couche 11 comme électrode pour le dépôt électrochimique. Ces éléments 15i servent de catalyseur pour la croissance des nanofils de silicium par la méthode VLS décrite précédemment. La figure 5a illustre la croissance des nanofils 16i à partir des éléments catalytiques 15i. La figure 5b montre le détail d'un pore après remplissage par un nanofil de silicium. Avantageusement la croissance peut être effectuée de manière séquencée, en utilisant par exemple et successivement un mélange de silane SiH4 + un gaz dopant (tel que PH3 ou B2H6), de manière à réaliser une première zone de contact du transistor 16i1 (dopée n+ ou p+, selon le gaz dopant), puis une seconde zone de contact 16i2 de silane pur (réalisation de la zone intrinsèque de canal du transistor), puis de nouveau un mélange silane + gaz dopant, de manière à constituer une troisième zone de contact 16i3 également dopée . De manière détaillée, la figure 5b montre l'oxyde de flanc 12k de la seconde couche conductrice 12 , qui sert à isoler du canal du transistor ladite couche destinée à constituer l'électrode de commande de grille, du canal du transistor. La structure de transistor vertical selon l'invention est finalisée en déposant une dernière couche conductrice 17 destinée à jouer la fonction d'électrode de drain au-dessus des nanofilaments préalablement constitués. Cette électrode de drain est déposée après que les particules catalytiques aient été éliminées par une attaque chimique sélective. La figure 6 illustre la structure ainsi finalisée faisant apparaître les électrodes de source, grille et drain, constituées respectivement par la première couche conductrice 11, la seconde couche conductrice 12 et la dernière couche conductrice 17. Typiquement, les électrodes de source et de drain peuvent présenter des épaisseurs de l'ordre de quelques centaines de nanomètres. L'épaisseur de la seconde couche conductrice constitutive de l'électrode de grille, pouvant être en titane peut présenter une épaisseur de l'ordre de plusieurs dizaines de nanomètres. A titre illustratif, la figure 7 montre une vue de dessus faisant apparaître les différents dépôts de couches conductrices constitutives des électrodes de source 11 , de grille 12 et de drain 17 ainsi que la zone délimitée par l'étape de masquage et définie par les bords 13A, dans laquelle il est procédé à la réalisation des nanopores 13'j Si au lieu de fabriquer un transistor à base de silicium, de germanium ou d'arséniure de gallium, on désire fabriquer un transistor à base de nanotubes de carbone semiconducteurs, on déposera préférentiellement comme éléments catalytiques 15i ,des éléments métalliques de type fer, cobalt ou bien encore nickel dans les nanopores, ces matériaux étant bien connus pour catalyser la croissance des nanotubes de carbone. Dans ce cas, la croissance par dépôt chimique en phase vapeur s'effectue à partir de méthane (CH4) ou d'acétylène (C2H2), ou de toute autre espèce gazeuse comportant du carbone.35 REVENDICATIONS 1. Structure de transistor vertical comportant sur un substrat (10): une première couche conductrice assurant la fonction d' électrode de source ou de drain (11) une couche conductrice supérieure assurant la fonction d'électrode de drain ou de source (17) une membrane comportant des pores caractérisée en ce que : ladite structure comporte des filaments (16i) en matériau semiconducteur à l'intérieur d' au moins une partie des pores et en ce que la membrane est une membrane hétérogène comportant un empilement d' au moins trois couches, une première couche isolante, une seconde couche conductrice (12) assurant la fonction d' électrode de grille et une couche isolante supérieure (13'), présentant trois séries de pores sensiblement empilés (20j, 12j, 13'j). 2. Structure de transistor vertical selon la revendication 1, caractérisée en ce qu'elle comporte des nanofilaments à l'intérieur d'une membrane hétérogène présentant des nanopores. 3. Structure de transistor vertical selon l'une des revendications 1 ou 2, caractérisée en ce que les filaments sont en silicium ou en germanium ou en matériau III-V de type GaAs. 4. Structure de transistor vertical selon la revendication 3, 25 caractérisée en ce que les filaments en matériau semiconducteur présentent des régions hétérogènes le long de leur hauteur ( 16i,, 16i2, 16i3). 5. Structure de transistor vertical selon la revendication 4, caractérisée en ce que les filaments présentent une région en matériau 30 semiconducteur dopée n ou p (16il), une région en matériau semiconducteur intrinsèque (16i2) et une région en matériau semiconducteurs dopée p ou n (16i3). 6. Structure de transistor vertical selon la revendication 4, caractérisée en ce que les filaments présentent des régions en matériaux semiconducteurs différents. 7. Structure de transistor vertical selon l'une des revendications 1 ou 2, caractérisé en ce que les filaments sont en carbone. 8. Structure de transistor vertical selon l'une des revendications 1 à 7, caractérisée en ce que la couche isolante supérieure (13') est en 10 alumine poreuse. 9. Structure de transistor vertical selon l'une des revendications 1 à 8, caractérisée en ce que la première couche isolante (20) est en silice. 15 10. Structure de transistor vertical, selon l'une des revendications 1 à 9, caractérisée en ce que les filaments au niveau du plan de la couche conductrice de grille (12) sont enrobés par des éléments isolants (12k) au niveau du plan de la couche conductrice de grille. 20 11. Structure de transistor vertical selon l'une des revendications 1 à 10, caractérisée en ce que la seconde couche conductrice est en titane. 12. Structure de transistor vertical selon les revendications 9 et 10, caractérisée en ce que les éléments isolants sont en oxyde de titane. 13. Structure de transistor vertical selon l'une des revendications 1 à 10, caractérisée en ce que la seconde couche conductrice est en silicium polycristallin dopé. 14. Procédé de fabrication d'une structure de transistor selon l'une des revendications 1 à 13, caractérisé en ce qu'il comprend les étapes suivantes : la réalisation d'une membrane consistant en un empilement de couches poreuses comportant au moins une première couche 35 isolante (20), une seconde couche conductrice (12) assurant la 25 30 fonction d'électrode de grille et une couche isolante supérieure (17), à la surface d'un substrat recouvert d'une première couche conductrice (11) assurant la fonction d'électrode de drain ou de source, lesdites couches poreuses présentant des pores sensiblement empilés. la réalisation de filaments en matériau semiconducteur à l'intérieur d'au moins une partie des pores empilés des couches poreuses la réalisation d'une couche conductrice supérieure assurant la fonction d'électrode de source ou de drain à la surface de l'empilement de couches poreuses remplies de filaments en matériau semiconducteur. 15. Procédé de fabrication d'une structure de transistor selon la 15 revendication 14, caractérisé en ce que la réalisation de l'empilement de couches poreuses comprend les étapes suivantes : la réalisation d'un empilement de couches comportant une première couche isolante, une seconde couche conductrice et une membrane poreuse isolante constitutive de la couche 20 isolante supérieure la gravure de la première couche isolante et de la seconde couche conductrice à travers la membrane poreuse servant de masque de gravure. 25 16. Procédé de fabrication d'une structure de transistor selon la revendication 14, caractérisé en ce que la membrane poreuse est réalisée par oxydation anodique d'une couche d'aluminium. 17. Procédé de fabrication d'une structure de transistor selon l'une 30 des revendications 14 à 16, caractérisé en ce que la réalisation des filaments comprend le dépôt d'éléments catalytiques à l'intérieur d'au moins une partie des pores puis croissance de monocristaux de matériau semiconducteur en phase vapeur à partir desdits éléments. 10 18. Procédé de fabrication d'une structure de transistor selon la revendication 16, caractérisé en ce que les filaments sont réalisés en silicium. 19. Procédé de fabrication d'une structure de transistor selon la revendication 18, caractérisé en ce que la croissance est effectuée par étape en présence de différents gaz à base de silane de manière à obtenir des filaments présentant des régions dopées ou non. io 20. Procédé de fabrication d'une structure de transistor selon la revendication 17, caractérisé en ce que les filaments sont en carbone et que la croissance est effectuée en présence de méthane ou d'acétylène.