Brevet FR2895805A1 — publié le 20070706

SUBSTRAT DE RESEAU DE TRANSISTORS EN COUCHES MINCES POUR UN AFFICHEUR A CRISTAUX LIQUIDES ET SON PROCEDE DE FABRICATION La présente description concerne un afficheur à cristaux liquides (LCD) et plus particulièrement, un substrat de réseau de transistor en couches minces et un procédé de fabrication du réseau de transistor en couches minces. Avec l'évolution de la société d'information, la demande concernant divers dispositifs d'affichage a augmenté. Pour satisfaire une telle demande, des efforts ont été faits pour développer des dispositifs d'affichage à panneau plat tels que des dispositifs d'affichage à cristaux liquides (LCD), des panneaux d'affichage à plasma (PDP), des dispositifs d'affichage électroluminescents (ELD), des dispositifs d'affichage fluorescents sous vide (VFD), et analogues. Certains types de tels dispositifs d'affichage à panneau plat sont appliqués à divers dispositifs et/ou appareils à des fins d'affichage. Des LCD ont été utilisés en tarit qu'un produit de remplacement pour des tubes à rayons cathodiques(CRT) en association avec des dispositifs d'affichage d'images mobiles dans la mesure où des LCD présentent des avantages de qualité d'illustration supérieure, de poids léger, de minceur et de consommation de puissance basse. Diverses applications de LCD sont développées en association non seulement avec des dispositifs d'affichage d'images mobiles tels que des moniteurs d'ordinateurs blocs/notes, mais également des moniteurs de télévision afin de recevoir et afficher des signaux de télédiffusion d'affichage. Une application réussie des LCD à divers dispositifs d'affichage d'images dépend d'une condition selon laquelle les LCD peuvent produire ou non une qualité d'illustration élevée souhaitée comportant une résolution élevée, une luminosité élevée et une grande aire d'affichage, tout en maintenant ces caractéristiques souhaitées de luminosité, minceur et de consommation de puissance basse. Des dispositifs d'affichage à cristaux liquides (LCD) ont une structure comportant un premier substrat et un second substrat joints ensemble de telle manière qu'un espace est établi entre les premier et second substrats. Une couche de cristaux liquides est enfermée de manière étanche dans l'espace entre les premier et second substrats. Le premier substrat. comporte une pluralité de lignes de grille agencées dans une direction tout en étant écartées uniformément entre elles. Une pluralité de lignes de données sont agencées dans une direction perpendiculaire aux lignes de grille tout en étant écartées uniformément entre elles. Le croisement des lignes de données et des lignes de grille définit des régions de pixel P. Le premier substrat comporte également une pluralité d'électrodes de pixel formées au niveau de régions R \Brevets \26100'26116-061'_ 11-trodrXT doc - 15 dccembre 2006 - 1/35 de pixel P respectives, et une pluralité de transistors en couches minces (TFT) T formés chacun au niveau d'une intersection entre une des lignes de grille et une des lignes de données. Un signal de données sur chaque ligne de données est appliqué à une des électrodes de pixel en réponse à un signal appliqué à une des lignes de grille. Bien que non représenté, le second substrat peut comporter une couche de matrice noire destinée à bloquer une lumière incidente sur des régions autres que les régions de pixel P. Le second substrat peut également comporter des couches de filtres colorés R, G, et B formées au niveau d'une région correspondant à chaque région de pixels P, et configurées pour reproduire des tons de couleur. Une électrode commune peut être disposée sur les couches de filtres colorés, et configurée afin de reproduire une image. Dans le dispositif d'affichage à cristaux liquides (LCD) décrit ciùdessus, les cristaux liquides de la couche de cristaux liquides agencés entre les premier et second substrats dans chaque région de pixels peuvent être orientés dans une certaine direc- tion par un champ électrique généré entre l'électrode de pixel et l'électrode commune. La quantité de lumière traversant la couche de cristaux liquides est commandée sur la base de l'orientation de la couche de cristaux liquides, afin de représenter de manière appropriée une image. Un dispositif d'affichage à cristaux liquides (LCD) disposant du principe d'entraînement mentionné ciùdessus est appelé LCD à mode à nématique en hélice (TN). En plus d'un tel LCD à mode TN, un LCD à mode à commutation dans le plan (IPS) a été développé, qui utilise un champ électrique horizontal. Dans le LCD à mode IPS, une électrode de pixel et une électrode commune sont formées sur un premier substrat au niveau de chaque région de pixels du premier substrat de telle manière que l'électrode de pixel et l'électrode commune s'étendent parallèlement entre elles, afin de générer un champ électrique dans le plan (champ horizontal). La couche de cristaux liquides peut être orientée dans une certaine direction par le champ électrique dans le plan. Les structures des TFT formées au niveau des intersections entre les lignes de grille et les lignes de données sur un premier substrat et des électrodes de pixel formées au niveau de régions de pixel dans des LCD telles que décrites ciùdessus, et le processus de formation de TFT et des électrodes de pixel seront décrits en association avec les figures 1 et 2. La figure 1 est une vue en coupe illustrant un substrat de réseau de TFT selon la technique apparentée. La figure 2 est un organigramme illustrant un procédé de fabrication d'un substrat de réseau de TFT selon la technique apparentée. Comme représenté sur la figure 1, chaque TFT du substrat de réseau de transistors en couches minces comporte une électrode de grille 11 disposée de telle R' Bresetsi26100261 16-061214-tradTXT doc - 15 décembre 2006 - 235 manière qu'elle fasse saillie à partir de la ligne de grille (non représentée). Une couche semiûconductrice 13 est disposée sous la forme d'une île auûdessus de l'électrode de grille 11 de telle manière qu'une couche d'isolation de grille 12 soit disposée entre l'électrode de grille 11 et la couche semiûconductrice 13. Chaque TFT comporte également une électrode source 14a, et une électrode drain 14b disposées respectivement au niveau de côtés opposés de la couche semiûconductrice 13 tout en étant écartées l'une de l'autre. L'électrode source 14a est formée afin de faire saillie à partir de la ligne de données (non représentée). La couche semiûconductrice 13 peut avoir une structure stratifiée comportant une couche de silicium amorphe inférieure 13a, et une couche d'impuretés supérieure (couche de n+) 13b disposée sur la couche de silicium amorphe 13a à l'exception d'une région de canal. La couche d'impuretés 13b est en contact avec des surfaces inférieures de l'électrode source 14a et de l'électrode drain 14b. Une électrode de pixel 16 est disposée de telle manière qu'elle soit en contact avec une portion d'une surface supérieure de l'électrode drain 14b dans chaque TFT. Une couche de passivation 15 est formée, en tant qu'une couche intermédiaire, entre l'électrode de pixel 16 et chacune parmi l'électrode source 14a et l'électrode drain 14b. La structure décrite ciûdessus formée sur le premier substrat 10 est dénommée : "réseau de TFT". Un procédé de fabrication du réseau de TFT sera décrit conjointe- ment avec un TFT en référence à la figure 2. La figure 2 est un organigramme représentant un processus de fabrication d'un réseau de TFT selon la technique apparentée. Comme représenté sur la figure 1 et la figure 2, une couche métallique est déposée auûdessus du premier substrat 10, et est ensuite éliminée de manière sélec- tive afin de former une ligne de grille et une électrode de grille I 1 de telle manière que l'électrode de grille 1 l fasse saillie à partir de la ligne de grille comme dans le bloc 11S. Par la suite, une couche d'isolation de grille 12 est déposée auùdessus de la surface supérieure du premier substrat 10 comportant l'électrode de grille 11. Ultérieurement, une couche semiùconductrice 13 et une couche métallique sont déposées séquentiellement sur la surface supérieure de la couche d'isolation de grille 12 et sont ensuite éliminées de manière sélective pour former une ligne de données (non représentée) et des électrodes source et drain 14a et 14b, comme dans le bloc 12S. La couche semiûconductrice 13 a une structure stratifiée comportant une couche de silicium amorphe inférieure 13a et une couche d'impuretés supérieure 13b. Etant donné que la couche semiûconductrice 13 est disposée sous les électrodes source et drain 14a et 14b, elle est formée par reproduction de motifs avec la couche métallique lors de la formation des électrodes source et drain 14a et 14b. La région définie entre les régions source et drain 14a et 14b est soumise de manière sélective à un R '$rc.ets 26100,26 1 1 6-06 1'_ 14-tradTNT do Une couche de passivation 15 est ensuite disposée sur la surface supérieure de la couche d'isolation de grille 12 comportant la ligne de données, l'électrode source 14a et l'électrode drain 14b. Un trou de couche de passivation est ensuite formé afin d'exposer une portion d'une surface supérieure de l'électrode drain 14b comme dans le bloc 13S. Par la suite, un matériau d'électrode transparent est déposé auûdessus de la surface supérieure entière de la couche de passivation 15 de telle manière que le trou de couche de passivation soit enterré par le matériau d'électrode transparent. Le matériau d'électrode transparent peut ensuite être éliminé de manière sélective afin de former une électrode de pixel 16 dans une région de pixels, comme dans le bloc 14S. Cependant, le substrat de réseau de TFT mentionné ciûdessus selon la techni- que apparentée peut avoir certains inconvénients. Afin de former le substrat de réseau de TFT et un réseau de transistors TFT sur le substrat de réseau de TFT, il peut être nécessaire d'utiliser au moins quatre masques pour la formation des lignes de grille, la formation de la couche semiûconductrice et des lignes de données, la formation des trous de couche de passivation et la formation des électrodes de pixel. De tels masques utilisés pour former par reproduction des motifs des films souhaités sont onéreux. Par ailleurs, à chaque fois qu'un masque est utilisé, il est nécessaire d'effectuer divers processus tels qu'un dépôt d'un film devant être formé par reproduction des motifs, un revêtement d'un film de réserve photosensible, une exposition à la lumière, un développement du film de réserve photosensible et une attaque chimique du film utilisant le film de réserve photosensible développé. Dès que le processus d'attaque chimique est achevé, il est également nécessaire d'effectuer des processus supplémentaires tels qu'un nettoyage. Pour cette raison, l'utilisation de masques engage une augmentation des coûts, une augmentation d'un temps de traitement et une dégradation de productivité. La présente description concerne un substrat de réseau de transistor en couches minces et son procédé de fabrication qui parent sensiblement à un ou plusieurs problèmes dus à des limitations et désavantages de la technique apparentée. Un substrat de réseau de transistors en couches minces peut être fabriqué en utilisant un nombre réduit de masques. Dans un premier aspect, l'invention propose un substrat de réseau de transistors en couches minces comprenant : des lignes de grille et des lignes de données se croisant entre elles pour définir des régions de pixel sur un substrat ; une pluralité de transistors en couches minces (TFT) disposés adjacents à chaque point de croisement R VBrecets'36100:26116-061214-tradT\T doc - 15 décembre 2006 - 4.'35 d'une des lignes de grille et l'une des lignes de données, chaque transistor en couches minces (TFT) comportant une électrode de grille, une électrode source faisant saillie à partir de la ligne de données, et une électrode drain située adjacente à l'électrode source ; une pluralité d'électrodes de pixel sur les régions de pixel, étant adjacentes à l'électrode drain ; et une pluralité de motifs d'électrodes transparentes situés adjacents à une des lignes de données, dans lequel les électrodes source font saillie à partir de la ligne de données. Selon un mode de réalisation, au moins un parmi la pluralité de transistors en couches minces (TFT) comprend en outre une couche semiùconductrice disposée entre l'électrode de grille et les électrodes source et drain, dans lequel la couche semiùconductrice comporte l'électrode de grille. Selon un autre mode de réalisation, le au moins un transistor en couches minces (TFT) comprend en outre une couche d'isolation de grille disposée entre la ligne de grille et la couche semiùconductrice. Selon un autre mode de réalisation, la couche semiùconductrice et la couche d'isolation de grille sont formées par reproduction de motifs afin d'avoir une largeur sensiblement similaire. De préférence, le substrat de réseau de transistors en couches minces comprend en outre : une couche de passivation formée auùdessus d'une surface de substrat comportant les lignes de grille, les lignes de données, les transistors en couches minces (TFT) et la couche d'électrodes de pixel. Selon un mode de réalisation, la couche de passivation est une couche d'oxyde d'une épaisseur d'approximativement 200 à 500 À. Selon un autre mode de réalisation, les électrodes de pixel et les motifs 25 d'électrodes transparentes sont disposés dans les mêmes couches. De préférence, le substrat de réseau de transistors en couches minces comprend en outre : des lignes communes sur les régions de pixel disposées sensiblement parallèlement aux lignes de grille. De préférence, le substrat de réseau de transistors en couches minces comprend 30 en outre : une pluralité d'électrodes communes en fourche à partir d'une des lignes communes de telle manière qu'au moins une des électrodes communes ait des portions alternant avec des électrodes de pixel de la couche d'électrodes de pixel. Selon un mode de réalisation, chaque électrode de pixel a une électrode de stockage configurée pour être en chevauchement avec l'électrode drain d'un des 35 transistors en couches minces, et l'électrode de pixel est en fourche sous la forme de doigts à partir de l'électrode de stockage dans la région de pixels. De préférence, le substrat de réseau de transistors en couches minces comprend en outre : des motifs de plages de contacts de grille disposés au niveau d'une extré-R `Breveis.26100A26116-061214-t JrxT duc 15 décembre 2006 - 535 mité d'une des lignes de grille ; et des bornes de plages de contacts de grille disposées sur un des motifs de plages de contacts de grille, dans lequel les bornes de plages de contacts de grille sont disposées sur la même couche que la couche d'électrode de pixel. Selon un mode de réalisation, le substrat de réseau de transistors en couches minces comprend en outre : des motifs de plages de contacts de données disposés au niveau d'une extrémité d'une des lignes de données ; et des bornes de plages de contacts de données disposées sur un des motifs de plages de contacts de données, dans lequel les bornes de plage de contact de données sont disposées sur la même couche que la couche d'électrodes de pixel. Selon un autre mode de réalisation, le substrat de réseau de transistors en couches minces comprend : une pluralité de lignes de grille ; une pluralité de lignes de données croisant la pluralité de lignes de grille, dans lequel une parmi la pluralité de lignes de grille croise une parmi la pluralité de lignes de données afin d'établir des régions de pixel sur un substrat ; une pluralité de lignes communes disposées sensiblement parallèlement aux lignes de grille ; une pluralité de transistors en couches minces disposés adjacents aux points de croisement des lignes de grille et des lignes de données, chaque transistor en couches minces comprenant une électrode de grille faisant saillie à partir de la ligne de grille, une électrode source faisant saillie à partir de la ligne de données, et une électrode drain adjacente à l'électrode source ; une pluralité de premières électrodes de stockage, au moins une parmi la pluralité de premières électrodes de stockage étant disposée sur au moins une des électrodes drain ; une pluralité d'électrodes de pixel disposées afin de s'étendre à partir d'une des premières électrodes de stockage dans chaque région de pixels ; une pluralité de motifs d'électrodes transparentes configurés afin d'être situés à l'écart de la première électrode de stockage et en contact avec l'électrode source ; et une pluralité d'électrodes communes disposées dans chaque région de pixels et alternant avec les électrodes de pixel. Selon un autre mode de réalisation, les lignes de grille et les lignes communes sont disposées dans les mêmes couches. Selon un autre mode de réalisation, au moins une des lignes communes comporte une seconde électrode de stockage dans les régions de pixel, en ce que la seconde électrode de stockage a une largeur plus grande que celle de la au moins une ligne commune. Selon un autre mode de réalisation, l'électrode commune formée dans chaque région de pixels a des portions s'étendant à partir de la seconde électrode de stockage dans la région de pixels. R ` Brecetsl26100A26116-061214-tradTXT doc - 15 décembre 2006 - 625 Selon un autre mode de réalisation, les premières électrodes de stockage, les électrodes de pixel et des motifs d'électrodes transparentes sont situés dans la même couche. L'invention propose, selon un autre aspect, un procédé de fabrication d'un substrat de réseau de transistors en couches minces comprenant Ies étapes consistant à : former des lignes de grille et des électrodes de grille sur un substrat ; déposer une couche d'isolation de grille, une couche de formation semiûconductrice et une couche métallique de données sur une surface du substrat comportant les lignes de grille et les électrodes de grille ; éliminer au moins une partie de la couche métallique de données, la couche de formation semiûconductrice et la couche d'isolation de grille, de telle manière que les lignes de données s'étendent sensiblement perpendiculaire-ment aux lignes de grille ; déposer une couche d'électrode transparente auûdessus d'une surface du substrat comportant les lignes de données ; et éliminer au moins une partie de la couche d'électrode transparente, la couche métallique de données et la couche de formation semiûconductrice jusqu'à une profondeur prédéterminée. Selon un mode de réalisation, l'étape consistant à éliminer au moins une partie de la couche d'électrode transparente, la couche métallique de données et la couche de formation semiûconductrice jusqu'à une profondeur prédéterminée est effectuée à partir de régions correspondant aux canaux des régions de formation d'une couche semiùconductrice. De préférence, le procédé comprend en outre les étapes consistant à : former par reproduction de motifs des portions prédéterminées de régions de pixel afin de former une couche semiûconductrice sur la couche de formation semiûconductrice, des électrodes source et drain sur la couche métallique de données et une électrode de pixel couplée à l'électrode drain sur l'électrode transparente. Selon un mode de réalisation, les régions de formation d'une couche semiûconductrice restent après élimination d'au moins une partie de la couche métallique de données, la couche de formation de couche semiûconductrice, et la couche d'isolation de grille. De préférence, le procédé comprend en outre les étapes consistant à : former une couche de passivation auûdessus d'une surface du substrat comportant les électrodes de pixel. Selon un mode de réalisation, l'étape consistant à former la couche de passivation est traitée au travers d'au moins un parmi un processus au plasma d'oxygène, une 35 chambre à vide, un four ou des combinaisons de ceuxûci. Selon un autre mode de réalisation, la couche de formation semiûconductrice comprend une structure stratifiée comportant une couche de silicium amorphe et une couche d'impuretés disposée auûdessus de la couche de silicium amorphe. R \BrevetsV261002_6116-0612_14-IradTXT doc - 15 décembre 2006 - 7/35 Selon un autre mode de réalisation, la couche d'impuretés est éliminée des régions correspondant aux canaux lorsque la couche de formation semiùconductrice est éliminée jusqu'à la profondeur prédéterminée. De préférence, le procédé comprend en outre les étapes consistant à : former des lignes communes s'étendant sensiblement parallèlement aux lignes de grille et des électrodes communes s'étendant à partir de chaque ligne commune, lors d'une formation des lignes de grille. Selon un autre mode de réalisation, les électrodes de pixel sont disposées afin d'alterner avec les électrodes communes. De préférence, le procédé comprend en outre les étapes consistant à : former un motif de plages de contacts de grille au niveau d'une extrémité de chaque ligne de grille lors d'une formation de la ligne de grille ; et former une borne de plages de contacts de grille couplée au motif de plages de contacts de grille lors d'une formation des électrodes de pixel de telle manière que la borne de plages de contacts de grille soit disposée sur la même couche que les électrodes de pixel. Selon un autre mode de réalisation, le procédé comprend en outre les étapes consistant à : former un motif de plages de contacts de données au niveau d'une extrémité de chaque ligne de données lors d'une formation de la ligne de données ; et former une borne de plages de contacts de données sur le motif de plages de contacts de données lors d'une formation des électrodes de pixel de telle manière que la borne de plages de contacts de données soit disposée sur la même couche que les électrodes de pixel . L'invention propose, selon un autre aspect, un procédé de fabrication d'un substrat de réseau de transistors en couches minces comprenant les étapes consistant à : former des lignes de grille, des électrodes de grille et des motifs de plages de contacts de grille sur un substrat ; déposer une couche d'isolation de grille, une couche de formation semiùconductrice et une couche métallique de données auùdessus d'une surface supérieure du substrat ; éliminer de manière sélective au moins une partie de la couche métallique de données, la couche de formation semi conductrice, et la couche d'isolation de grille afin de former des lignes de données s'étendant sensiblement perpendiculairement aux lignes de grille, dans lequel les régions de couche de formation semiùconductrice restent ; déposer une couche d'électrode transparente auùdessus d'une surface supérieure du substrat ; et éliminer la couche d'électrode transparente, la couche métallique de données et la couche de formation semiùconductrice jusqu'à une profondeur prédéterminée de telle manière que les couches semiùconductrices et des électrodes source et drain soient disposées dans des régions de couche de formation semiùconductrice respectives. R '.[3recets'26100' 26 1 16-06121 4-IradTXT Des électrodes de pixel 103 sont disposées afin d'alterner avec les électrodes communes 11lb, et des secondes électrodes de stockage 103a sont disposées de manière solidaire avec une des électrodes de pixel 103 tout en étant partiellement en chevauchement avec une région où une des premières électrodes de stockage 111 a est agencée. Le substrat 100 comporte également une aire de plages de contacts. Dans l'aire de plages de contacts, des motifs de plages de contacts de grille 121 sont disposés au niveau d'une extrémité d'une des lignes de grille 101 dans une des régions où des plages de contacts de grille sont définies. Des motifs de plages de contacts de R.`lrevets`26100126116-061214 radTXT doc - 15 déccrobre 2006 - 12135 données 122 sont disposés au niveau d'une extrémité d'une des lignes de données 102 dans une des régions où des plages de contacts de données sont définies. Une couche de motifs de données 117a et une borne de plages de contacts de grille 123 sont disposées dans un état stratifié auùdessus de chaque motif de plages de contacts de grille 121. Une borne de plages de contacts de données 133 est disposée auùdessus de chaque motif de plages de contacts de données 122. Les bornes de plages de contacts de grille 123 et les bornes de plages de contacts de données 133 sont faites en un matériau d'électrode transparente formant la même couche que les électrodes de pixel 103. Un motif d'électrode transparent 103b est disposé afin d'être en contact avec l'électrode source 102a et l'électrode drain 102b de chaque TFT, qui sont agencées auùdessus du motif d'électrodes transparentes 103b. Un motif de stockage 102c est formé de manière solidaire avec l'électrode drain 102b de chaque TFT. Chaque seconde électrode de stockage 103a est formée sur un des motifs de stockage 102c de telle manière qu'ils soient en contact entre eux. La couche de motifs de données 117a est également formée sous une des électrodes de pixel 103 tout en étant intégrée à un des motifs de stockage 102c. Chaque motif d'électrodes transparentes 103b est formé sur une des lignes de données 102. Les motifs d'électrodes transparentes 103b sont faits du même matériau que les électrodes de pixel 103. En se référant à la fois aux figures 4 et 5, on peut voir qu'une couche métallique de données destinée à former les lignes de données et une couche d'électrode transparente destinée à former les électrodes de pixel sont formées par reproduction des motifs sous la foune de motifs stratifiés dans la plupart des régions où les lignes de données, les électrodes de pixel et le condensateur de stockage doivent être formés. Les motifs d'électrodes transparentes 103b peuvent être agencés sur les lignes de données 102 et les couches de motifs de données 117a agencées sous les électrodes de pixel 103 peuvent ne pas être nécessaires. Ceci peut être obtenu en changeant les formes des portions d'ouverture ou de protection du second masque destiné à former par reproduction des motifs les lignes de données 102 et les formes de portions d'ouverture ou de protection du troisième masque destiné à former par reproduction de motifs les électrodes de pixel. Le troisième masque devrait avoir des portions de transmission de lumière (lorsque le troisième masque est fait en un film de réserve photosensible ayant une photorésistivité positive) correspondant à des portions de canal respectives de la couche semiùconductrice dans la mesure où le troisième masque devrait définir des canaux. Lorsque le troisième masque est fait en un film de réserve photosensible ayant une photorésistivité négative, il devrait avoir des portions de protection contre la lumière. Lorsqu'une formation par reproduction R' Brevets`26100`26 1 16-06 1 2 1 4-tradTXT doc - 15 décembre 2006 - 13/35 de motifs est effectuée en utilisant le troisième masque ayant la structure décrite ciùdessus, une électrode source 102a et une électrode drain 102b sont définies au niveau de portions de la couche de motifs de données 117a correspondant à une couche semiùconductrice 104 de chaque TFT, respectivement. Par conséquent, une couche de silicium amorphe 116a est éliminée d'une région correspondant à un canal de la couche semiùconductrice 104. Comme décrit, la couche d'électrode transparente est formée directement auùdessus de la couche de lignes de données formée par reproduction de motifs sans formation d'une couche de passivation auùdessus de la couche de lignes de données formée par reproduction de motifs. Ceci peut permettre au canal de la couche semiùconductrice 104 d'être défini au cours du processus d'attaque chimique de la couche d'électrode transparente. Par conséquent, Ies électrodes source et drain 102a et 102b, le motif d'électrodes transparentes 103b et la seconde électrode de stockage 103a dans chaque région de TFT peuvent être formées simultanément. Comme représenté sur la figure 5, une couche d'isolation de grille 114a est formée non seulement sur les lignes de grille 101, les électrodes de grille 101a, les premières électrodes de stockage 11 la, et les motifs de plages de contacts de grille 121, mais également sur l'aire de plages de contacts de données. La couche semi--conductrice 104 est stratifiée auùdessus de la couche d'isolation de grille 114a. La couche semiùconductrice 104 a une structure stratifiée comportant une couche de silicium amorphe 115a et une couche d'impuretés (couche de n+) 116a ou 126. La couche d'impuretés 126 peut comporter des première et seconde couches d'impuretés 126a et 126b, qui sont éliminées des régions de canal. La couche de motifs de données 117a, la couche d'impuretés 116a, la couche de silicium amorphe 115a et la couche d'isolation de grille 114a sont éliminées sur une largeur prédéterminée d'une région correspondant à une portion prédéterminée de chaque motif de plages de contacts de grille 121, afin d'exposer la portion prédéterminée du motif de plages de contacts de grille 121. Chaque borne de plages de contacts de grille 123 est formée en utilisant un matériau d'électrode transparente configuré afin de couvrir au moins la portion exposée du motif de plages de contacts de grille 121. Chaque première électrode de stockage 111 a forme un condensateur de stockage, conjointement avec le motif de stockage 102e et la seconde électrode de stockage 103a formée auùdessus de la première électrode de stockage 1 1 1 a, de telle manière que le motif de stockage 102e et la seconde électrode de stockage 103a soient en contact. La couche d'isolation de grille 114a est intercalée entre la première électrode de stockage 111 a et le motif de stockage 102e. Une couche de passivation 125 est disposée auùdessus de la surface extrême supérieure du substrat 100, en utilisant un oxyde dans un mode de réalisation. R ' Brecets,26100',26116-06I I4-tradTXT doc - 15 décembre 2006 - 14/35 Bien que non représenté, un réseau de filtres colorés peut être disposé sur un second substrat (non représenté) faisant face au substrat 100. Le second substrat comporte une couche de matrice noire formée afin de couvrir une région autre que les régions de pixel et les TFT. Les couches de filtres colorés sont disposées dans au moins les régions de pixel, et une couche d'enrobage est disposée auùdessus de la surface supérieure du second substrat comportant la couche de matrice noire et les couches de filtres colorés. Le substrat 100 peut être joint au second substrat dans un état dans lequel la couche de cristaux liquides est enfermée de manière étanche entre le substrat 100 et le second substrat. Les figures 6A à 6C sont des vues en plan illustrant des étapes de traitement de la fabrication d'un substrat de réseau de TFT selon un premier mode de réalisation. Les figures 7A à 7E sont des vues en coupe illustrant des étapes de traitement de la fabrication du substrat de réseau de TFT selon le premier mode de réalisation. Comme représenté sur les figures 6A et 7A, une couche métallique de grille est d'abord déposée auùdessus de la surface supérieure entière du substrat 100. Par la suite, un premier film de réserve photosensible (non représenté) est revêtu auùdessus de la surface supérieure entière de la couche métallique de grille. Le premier film de réserve photosensible est ensuite soumis à une exposition à une lumière et un processus de développement, en utilisant un premier masque (non représenté), de sorte que le premier film de réserve photosensible soit formé par reproduction de motifs. Ultérieurement, un processus de formation par reproduction de motifs est effectué en utilisant le premier film de réserve photosensible formé par reproduction de motifs. La couche métallique de grille est éliminée de manière sélective, formant de ce fait une pluralité de lignes de grille 101 s'étendant dans une direction, une pluralité de lignes communes 111 s'étendant dans une direction sensiblement parallèle aux lignes de grille 101 respectives, et des électrodes communes 11lb chacune en fourche sous la forme de doigts à partir d'une des lignes de grille 101 ou d'une des lignes communes 111. En d'autres termes, les électrodes communes lllb peuvent s'étendre de manière individuelle à partir d'une des lignes de grille 101, une des lignes commune 111, ou la première électrode de stockage 111 a. Les électrodes communes 111 b sont sensiblement perpendiculaires aux lignes de grille 101 et aux lignes communes 111. Chaque ligne commune 111 a une largeur augmentée au niveau d'une portion correspondant à la région de pixels, par comparaison aux autres portions de lignes communes, afin de définir une première électrode de stockage 111 a. La première électrode de stockage 111 a forme un condensateur de stockage, conjointement avec une seconde électrode de stockage 103a et un film d'isolation intercalé entre la première électrode de stockage Ill a et la seconde électrode de stockage 103a (représentés sur la figure 6C). La seconde électrode de stockage 103a est formée de R.ABrevetsV26100A261 I6-061 2 1 4-Iradi XT doc - 15 décembre 2006 - 15/35 manière solidaire avec une électrode de pixel (désignée par "103" sur la figure 7C) disposée sur la ligne commune 1 1 1 de telle manière que l'électrode de pixel soit en chevauchement avec la ligne commune 111. La Iigne commune 111, la première électrode de stockage 1 11 a, et l'électrode commune 11 lb sont intégrées. Dans le processus de formation par reproduction des motifs décrit ciùdessus, les électrodes de grille 101a sont également disposées afin d'être en saillie à partir de portions de lignes de grille 101 au niveau de régions de pixel respectives. Simultanément, un motif de plages de contacts de grille 121 est formé au niveau de chaque ligne de grille 101. Ultérieurement, une couche d'isolation de grille 114, une couche de silicium amorphe 115, une couche d'impuretés (couche de n+) 116, et une couche métallique de données 117 sont déposées séquentiellement auùdessus de la surface supérieure entière du substrat 100 comportant les éléments 101, 101a, 111, llla, et 11 lb, comme représenté sur la figure 7A. Un deuxième film de réserve photosensible (non représenté) peut être revêtu auùdessus de la surface supérieure de la couche métallique de données 117, comme représenté sur les figures 6B et 7B. Le deuxième film de réserve photosensible est ensuite soumis à une exposition à une lumière et un processus de développement, en utilisant un deuxième masque (non représenté), de sorte que le deuxième film de réserve photosensible soit formé par reproduction des motifs. Ultérieurement, un processus de formation par reproduction de motifs est effectué, en utilisant le deuxième film de réserve photosensible formé par reproduction de motifs, de telle manière que la couche métallique de données 117 soit éliminée de manière sélective, formant ainsi une couche de motifs de données 117a. En utilisant la couche de motifs de données 117a en tant qu'un masque, la couche d'impuretés 116 et la couche de silicium amorphe 115 agencées sous la couche de motifs de données 117a sont attaquées chimiquement par gravure sèche, et ensuite, la couche d'isolation de grille 114 est ultérieurement attaquée chimiquement. Conformément à ce processus, une couche de motifs d'impuretés 116a, une couche de motifs de silicium amorphe 115a, et une couche de motifs d'isolation de grille 114a sont formées et ont une largeur sensiblement identique à celle de la couche de motifs de données 117a. En variante, la largeur peut être similaire à celle de la couche de motifs de données 117a (en prenant en considération un effilement de bord latéral). La couche de motifs de données 117a peut être présente dans une région où des lignes de données doivent être formées, une région où une couche semiùconductrice comportant des électrodes source et drain doit être formée, une région autour de chaque région de plages de contacts de grille, et chaque région de plages de contacts de données. La portion de la couche de motifs de données 117a agencée dans chaque R\Brevets'6 100' 26I I6-061 2 1 4-tradTXT doc décembre 2006 - 16/35 région de plages de contacts de données peut être dénommée : motif de plages de contacts de données 122. Dans le processus d'attaque chimique utilisant le deuxième masque, des lignes de données 102 sont formées qui s'étendent perpendiculairement aux lignes de grille 101, et ainsi, définissent des régions de pixel. Un motif de plages de contacts de données 122 est également formé au niveau d'une extrémité de chaque ligne de données 102, à savoir, dans chaque région de plages de contacts de données. De plus, un motif est formé dans chaque région de TFT de telle manière que le motif fasse saillie à partir d'une des lignes de données 102. De même, un autre motif est disposé dans chaque région de condensateur de stockage de telle manière que le motif ait des portions agencées afin d'alterner avec des portions de l'électrode commune 11 lb agencée dans la région de condensateur de stockage. Dans le processus décrit ciûdessus, une portion prédéterminée de la surface supérieure du motif de plages de contacts de grille 121 agencée dans chaque région de plages de contacts est exposée. La surface supérieure de chaque ligne commune 111 est également exposée. Une couche d'électrode transparente est déposée auûdessus de la couche de motifs de données 117a comportant des motifs de plages de contacts de données 122, comme représenté sur la figure 7C. Un troisième film de réserve photosensible (non représenté) peut alors être revêtu auûdessus de la surface supérieure de la couche d'électrode transparente. Le troisième film de réserve photosensible peut être soumis à une exposition d'une lumière et un processus de développement, en utilisant un troisième masque (non représenté), de sorte que le troisième film de réserve photo-sensible soit formé par reproduction de motifs. Ultérieurement, un processus de formation par reproduction de motif peut être effectué en utilisant le troisième film de réserve photosensible formé par reproduction des motifs. La couche d'électrode transparente est éliminée de manière sélective, formant de ce fait des motifs d'électrodes transparentes 103b et des électrodes de pixel 103 sur la couche de motifs de données 117a dans des régions de pixel respectives. Des motifs d'électrodes transparentes 103b et des électrodes de pixel 103 peuvent ne pas être formés sur les régions de canal, les bornes de plages de contacts de grille 123 sur des portions de la couche de motifs de données 117a agencées sur des motifs de plages de contacts de grille 121 respectives, et des bornes de plages de contacts de données 133 sur des motifs de plages de contacts de données 122 respectives et des régions autour des motifs de plages de contacts de données 122. La couche de motifs de données 117a agencée dans chaque région de pixels a des portions agencées afin d'alterner avec celles de l'électrode commune 11 lb formée auparavant dans la région de pixels, tout en étant partiellement en chevauchement avec la première électrode de stockage 111 a agencée dans la région de pixels. R `.Bresets`26100\26 1 16-061 21 4-tradiXT doc - 15 décembre 2006 - 1 Les lignes de grille et les lignes communes l 11 dans un état exposé peuvent être couvertes par un autre motif d'électrodes transparentes formé lors de la formation par reproduction de motifs de la couche d'électrode transparente afin de protéger des surfaces des lignes de grille et des lignes communes 111. Un tel motif d'électrodes transparentes n'est pas représenté sur les dessins annexés. En utilisant les motifs d'électrodes transparentes 103b et les électrodes de pixel 103 en tant qu'un masque, les portions de la couche de motifs de données 117a et de la couche d'impuretés 116a, correspondant aux régions de canal respectives, sont éliminées conformément à un processus d'attaque chimique, comme représenté sur les figures 6C et 7D. La portion de la couche de motifs de données 117a laissée sur chaque électrode de grille 10l a dès que le processus d'attaque chimique est achevé peut être définie en tant qu'une électrode source 102a et une électrode drain 102b agencées au niveau de côtés opposés de la région de canal tout en étant écartées entre elles. Les portions de la couche d'impuretés 126 (126a et 126b) et une couche de silicium amorphe laissée sous la portion de la couche de motifs de données 117a sont définies collectivement en tant qu'une couche semiûconductrice 104. Dans ce mode de réalisation, l'électrode source 102a a une forme en U, et le canal défini entre l'électrode source 102a et l'électrode drain 102b a également une forme en U. Une telle forme est adaptée afin de garantir une aire augmentée de la région de canal. Dans des modes de réalisation en variante, la région de canal peut avoir d'autres formes telles qu'une forme en L ou une forme en "". Le substrat 100 peut être transformé à l'aide de plasma 02, afin de former une couche de passivation (non représentée) (par exemple, "125" sur la figure 9) faite en un oxyde (SiO2) auùdessus des éléments formés sur le substrat 100, comme repré- senté sur la figure 7E. La couche de passivation est configurée afin de protéger les portions de canal ouvertes de la couche semiùconductrice 104 d'un environnement externe. Dans un mode de réalisation, la couche de passivation 125 a une épaisseur d'environ 200 à 500 angstroms (À). La formation d'une telle couche de passivation peut être obtenue en chargeant un substrat unique dans une chambre à vide, et en soumettant ensuite le substrat à un processus au plasma d'oxygène. En variante, la formation de la couche de passivation peut être obtenue en chargeant une cassette ou un dispositif similaire portant une pluralité de substrats dans un four, et en soumet-tant ensuite les substrats à un processus au plasma d'oxygène et à un processus d'oxydation thermique. Un film d'orientation (non représenté) peut ensuite être formé auûdessus de la couche de passivation 125. Le filin d'orientation peut ensuite être poli. Comme décrit ciûdessus, le procédé de fabrication de substrat de réseau de TFT selon le premier mode de réalisation est obtenu en utilisant trois masques. Dans R VBrevets\26100126116-061214-tradTXT dnc 15 décembre 2006 - 18%35 ce procédé de fabrication de substrat de réseau de TFT, une formation d'une couche de passivation entre la couche de lignes de données et les électrodes de pixel peut ne pas être nécessaire. Par conséquent, le processus de formation de trous de couche de passivation qu'implique le processus à quatre masques devient superflu dans ce mode de réalisation. Les électrodes de pixel sont formées de telle manière qu'elles soient en contact avec la couche de lignes de données, et chaque région de canal est définie en utilisant la forme de l'électrode de pixel. Par conséquent, il est possible de former un réseau de TFT en utilisant trois masques comme décrit ciùdessus, sans utiliser de processus d'exposition à une lumière de diffraction supplémentaire. Le deuxième mode de réalisation de la présente description concerne un substrat de réseau de TFT pour un LCD à mode à nématique en hélice (TN), qui est formé en utilisant trois masques, et un procédé de fabrication du substrat de réseau de TFT. La figure 8 est une vue en plan illustrant le substrat de réseau de TFT selon le deuxième mode de réalisation. La figure 9 est une vue en coupe transversale réalisée le long des lignes IV ù IV', V ù V', VI ù VI', et VII ù VII' de la figure 8. La ligne IV ù IV' s'étend au travers d'un TFT, la ligne V ù V' s'étend au travers d'un condensateur de stockage, la ligne VI ù VI' s'étend au travers d'une plage de contacts de grille, et la ligne VII ù VII' s'étend au travers d'une plage de contacts de données. Comme représenté sur les figures 8 et 9, le substrat de réseau de TFTselon le deuxième mode de réalisation comporte, dans l'aire d'affichage de celuiùci, une pluralité de lignes de grille 101 et une pluralité de lignes de données 102 définissant des régions de pixel sur le substrat 100 au niveau d'intersections des lignes de grille 101 et des lignes de données 102. Dans l'aire d'affichage, le substrat 100 comporte également une pluralité de TFT. Les TFT comportent une électrode de grille 101a faisant saillie à partir d'une des lignes de grille 101 au niveau de l'intersection entre la ligne de grille 101 et une des lignes de données 102, une électrode source 102a faisant saillie à partir de la ligne de données 102 au niveau de l'intersection entre la ligne de grille 101 et la ligne de données 102, et une électrode drain 102b faisant saillie à partir de la ligne de données 102 au niveau de l'intersection entre la ligne de grille 101 et la ligne de données 102 tout en étant écartées de l'électrode source 102a. Le substrat 100 comporte en outre, dans l'aire d'affichage, des électrodes de pixel 103 formées dans une des régions de pixel de telle manière que l'électrode de pixel 103 soit en chevauchement avec la ligne de grille agencée en amont de la ligne de grille associée à l'électrode de pixel 103 dans la condition dans laquelle l'électrode de pixel 103 est en contact avec une surface supérieure de l'électrode drain 102b du TFT dans une région prédéterminée, et des motifs de stockage 102e formés chacun sur la même couche que la couche sur laquelle les lignes de données sont formées, et RABrevets\26100A26 1 16-0612 14-tradTXT dot, 15 décembre 2006 - 19/35 agencées, en tant qu'une couche intermédiaire, entre une des électrodes de pixel 103 et la ligne de grille en amont, avec laquelle l'électrode de pixel est en chevauche-ment. Le substrat 100 comporte également, dans l'aire de plages de contacts, des motifs de plages de contacts de grille 121 formés chacun au niveau d'une extrémité d'une des lignes de grille 101 dans une des régions où des plages de contacts de grille sont définies, et des motifs de plages de contacts de données 122 formés chacun au niveau d'une extrémité d'une des lignes de données 102 dans une des régions où des plages de contacts sont définies. Une couche de motifs de données 117a et une borne de plages de contacts de grille 123 sont formées dans un état stratifié auûdessus de chaque motif de plages de contacts de grille 121. Une borne de plages de contacts de données 133 est formée auûdessus de chaque motif de plages de contacts de données 122. Les bornes de plages de contacts de grille 123 et les bornes de plages de contacts de données 133 sont faites en un matériau d'électrode transparent formant la même couche que les électrodes de pixel 103. Comme représenté sur la figure 9, un motif d'électrode transparent 103b est formé afin de couvrir des lignes de données individuelles 102 et les électrodes source 102a des TFT associées à la ligne de données 102. Chaque électrode de pixel 103 est formée sur la surface supérieure de l'électrode drain 102b dans la région de pixel. Sur la figure 8, aucun motif d'électrode transparent n'est représenté. Le motif d'électrode transparent 103b formé sur chaque ligne de données 102 peut ne pas être nécessaire. Par conséquent, seuls les motifs d'électrodes transparentes 103b et les électrodes de pixel 103 sont présents sur les électrodes source et drain 102a et 102b et dans les régions de pixel. Ceci peut être obtenu en changeant les formes des portions d'ouverture ou de protection du deuxième masque pour former par reproduction de motifs les lignes de données 102 et les formes de portions d'ouverture ou de protection du troisième masque pour former par reproduction de motifs les électrodes de pixel. Le troisième masque peut avoir des portions de transmission de lumière (lorsque le troisième masque est fait en un film de réserve photosensible ayant une photorésistivité positive) correspondant aux portions de canal respectives de la couche semiûconductrice dans la mesure où le troisième masque devrait définir des canaux. Lorsque le troisième masque est fait en un film de réserve photosensible ayant une photorésistivité négative, il peut avoir des portions de protection contre la lumière. Lorsqu'une formation par reproduction de motif est effectuée en utilisant le troisième masque ayant la structure décrite ciûdessus, une électrode source 102a et une électrode drain 102b sont définies au niveau de portions de la couche de motifs de données 117a correspondant à une couche semiùconductrice 104 de chaque TFT. R'' Rrecets'2610026116-061214-tradTXT doc 15 décembre 2006 - 20,35 Une couche de silicium amorphe 116a est éliminée d'une région correspondant à un canal de la couche semiùconductrice 104. Dans la structure décrite ciùdessus selon le deuxième mode de réalisation, le condensateur de stockage comporte une première électrode de stockage définie par la ligne de grille en amont associée à la région de pixel. Une seconde électrode de stockage est définie par le motif de stockage et l'électrode de pixel 103 stratifiés ensemble tout en étant en chevauchement avec la ligne de grille en aval. Une couche diélectrique est définie par une couche d'isolation de grille 114a, une couche de silicium amorphe 115a, et une couche d'impuretés 126c intercalées entre les première et seconde électrodes de stockage. Une couche de passivation 125 peut être disposée auùdessus de la surface extrême supérieure du substrat 100. La couche d'électrode transparente peut être disposée directement auùdessus de la couche de lignes de données fonnée par reproduction de motifs sans formation d'une couche de passivation auùdessus de la couche de lignes de données formée par reproduction de motifs afin de permettre au canal de la couche semiùconductrice 104 d'être défini au cours du processus d'attaque chimique de la couche d'électrode transparente. Par conséquent, les électrodes source et drain 102a et 102b, le motif d'électrodes transparentes 103b et la seconde électrode de stockage 103a dans chaque région de TFT peuvent être formées simultanément. Comme représenté sur la figure 9, une couche d'isolation de grille 114a est formée non seulement sur les lignes de grille 101, les électrodes de grille 101a, et les motifs de plages de contacts de grille 121, mais également sur l'aire de plages de contacts de données. La couche semiùconductrice 104 est stratifiée auùdessus de la couche d'isolation de grille 114a. La couche semiùconductrice 104 a une structure stratifiée comportant la couche de silicium amorphe 115a et la couche d'impuretés (couche de n+) 116a ou 126. La couche d'impuretés 126 comporte des première et seconde couches d'impuretés 126a et 126b qui sont éliminées des régions de canal. Comme représenté sur la figure 9, chaque borne de plages de contacts de grille 123 peut être formée directement sur le motif de plages de contacts de grille 121, en utilisant un matériau d'électrode transparente, de telle manière que la borne de plages de contacts de grille 123 soit en contact avec la surface supérieure du motif de plages de contacts de grille 121. En variante, la couche de motifs de données 117a, la couche d'impuretés 116a, la couche de silicium amorphe 115a, et la couche d'isolation de grille 114a peuvent être éliminées sur une largeur prédéterminée d'une région correspondant à une portion de chaque motif de plages de contacts de grille 121, afin d'exposer la portion prédéterminée du motif de plages de contacts de grille 121. Chaque borne de plages de contacts de grille 123 est formée en utilisant un matériau R16revets 26100v26116-061214-tradTXT doc - 15 décembre 2006 - 21,1_,5 d'électrode transparente de telle manière qu'il couvre la portion exposée du motif de plages de contacts de grille 121. Un réseau de filtres colorés peut être formé sur un second substrat (non représenté) faisant face au substrat 100. Le second substrat comporte une couche de matrice noire formée afin de couvrir une région autre que les régions de pixel et les TFT, et des couches de filtres colorés formées dans au moins les régions de pixel, et une couche d'enrobage formée auùdessus de la surface supérieure entière du second substrat comportant la couche de matrice noire et les couches de filtres colorés. Le substrat 100 est joint au second substrat dans un état dans lequel une couche de cristaux liquides est enfermée de manière étanche entre le substrat 100 et le second substrat. Un processus de fabrication du substrat de réseau de TFT selon le deuxième mode de réalisation va être décrit. Les figures 10A à 1OD sont des vues en plan illustrant un processus de fabrication du substrat de réseau de TFT selon le deuxième mode de réalisation. Conformément à ce procédé, comme représenté sur la figure 10A, une couche métallique de grille est d'abord déposée auùdessus de la surface supérieure du substrat 100. En utilisant un premier masque (non représenté), la couche métallique de grille est éliminée de manière sélective, afin de former une pluralité de lignes de grille 101 s'étendant dans une direction, des électrodes de grille 101a faisant saillie à partir de portions de lignes de grille 101 au niveau de régions de pixel respectives, et des motifs de plages de contacts de grille 121 agencés au niveau de lignes de grille 101 respectives. Une couche d'isolation de grille 114, une couche de silicium amorphe 115, une couche d'impuretés (couche de n+) 116 et une couche métallique de données 117 sont déposées séquentiellement auùdessus de la surface supérieure du substrat 100 comportant les éléments 101, 101a et 121. La couche métallique de données 117 peut être attaquée chimiquement de manière sélective en utilisant un deuxième masque (non représenté) afin de former une couche de motifs de données 117a, comme représenté sur la figure 10B. En utilisant la couche de motifs de données 117a en tant qu'un masque, la couche d'impuretés 116 et la couche de silicium amorphe 115 agencées sous la couche de motifs de données 117a sont attaquées chimiquement par gravure sèche et ensuite, la couche d'isolation de grille 114 peut être ultérieurement attaquée chimiquement. Conformément à ce processus, une couche de motifs d'impuretés 116a, une couche de motifs de silicium amorphe 115a et une couche de motifs d'isolation de grille 114a sont formées et ont une largeur sensiblement similaire à celle de la couche de motifs de données 117a. R'.Brevets126100`261 16-0612_ 14-1radTXT doc - 15 décembre 2006 - 22/25 La couche de motifs de données 117a est présentée dans une région où des lignes de données peuvent être formées, une région où une couche semiûconductrice comportant des électrodes source et drain doit être formée, et dans chaque région de plages de contacts de données. La portion de la couche de motifs de données 117a agencée dans chaque région de plages de contacts de données est dénommée : motifs de plages de contacts de données 122. Une couche d'électrode transparente et déposée auûdessus de la couche de motifs de données 117a comportant le motif de plages de contacts de données 122, comme représenté sur la figure 10C. En utilisant un troisième masque (non repré- senté), la couche d'électrode transparente peut être éliminée de manière sélective, formant de ce fait des motifs d'électrodes transparentes 103b et des électrodes de pixel 103 sur la couche de motifs de données 117a. Les motifs d'électrodes transparentes 103b et les électrodes de pixel 103 ne sont pas formées sur les régions de canal, les bornes de plages de contacts de grille 123 sur des motifs de plages de contacts de grille 121 respectifs, et des bornes de plages de contacts de données 133 sur des motifs de plages de contacts de données 122 respectifs et des régions autour des motifs des plages de contacts de données 122. Les lignes de grille 101, qui sont dans un état exposé, peuvent être couvertes d'un autre motif d'électrodes transparentes formé lors de la formation par reproduc- tion de motifs de la couche d'électrode transparente, afin de protéger les surfaces des lignes de grille 101. Un tel motif d'électrodes transparentes est omis des dessins. En utilisant des électrodes de pixel 103 et les motifs d'électrodes transparentes 103b, les portions de la couche de motifs de données 117a en tant qu'un masque, et la couche d'impuretés 116a correspondant aux régions de canal respectives sont élimi- nées conformément à un processus d'attaque chimique. La portion de la couche de motifs de données 117a laissée sur chaque électrode de grille 101a dès que ce processus d'attaque chimique est achevé, est définie en tant qu'une électrode source IO2a et une électrode drain 102b agencées au niveau de côtés opposés de la région de canal tout en étant écartées entre elles. Les portions de la couche d'impuretés 126 (126a et 126b) et la couche de silicium amorphe laissée sous la portion de la couche de motifs de données 117a sont définies collectivement en tant qu'une couche semiûconductrice 104. Dans ce mode de réalisation, l'électrode source 102a a une forme en U et le canal défini entre l'électrode source 102a et l'électrode drain 102b a également une forme en U. Une telle forme est configurée afin de garantir une aire augmentée de la région de canal. Bien entendu, la région de canal peut avoir d'autres formes telles qu'une forme en L ou une forme en "û". Le substrat 100 peut ensuite être transformé par plasma 02, afin de former une couche d'oxyde (non représentée) faite en un oxyde (SiO2) auûdessus des éléments R \BrevetsV26I00C61 I6-06 1 2 14-t,adl VI duc - 15 dceembre 2006 - 23/35 formés sur le substrat 100, comme représenté sur la figure 10D. La couche d'oxyde peut être utilisée en tant qu'une couche de passivation 125. En particulier, les portions de canal ouvertes de la couche semiùconductrice 104 peuvent être protégées d'un environnement externe par la couche d'oxyde. La couche de passivation 125 est formée afin d'avoir une épaisseur d'environ 200 à 500 À. La formation d'une telle couche de passivation peut être obtenue en chargeant un substrat unique dans une chambre à vide, et en soumettant le substrat à un processus au plasma d'oxygène souhaité. En variante, la formation d'une couche de passivation peut être obtenue en chargeant une cassette ou un autre dispositif portant une pluralité de substrats dans un four, et en soumettant ensuite les substrats à un processus au plasma d'oxygène et à un processus d'oxydation thermique. Un film d'orientation (non représenté) peut être formé auùdessus de la couche de passivation 125 et poli. Le procédé de fabrication de substrat de réseau de TFT selon le deuxième mode de réalisation peut être obtenu en utilisant trois masques. Dans cette fabrication de substrat de réseau de TFT, une formation d'une couche de passivation entre la couche de lignes de données et les électrodes de pixel peut ne pas être nécessaire. Par conséquent, le processus de formation de trou de couche de passivation qu'impliquait le processus à quatre masqués peut être abandonné. De même, les électrodes de pixel sont formées de telle manière qu'elles soient en contact avec la couche de lignes de données, et chaque région de canal est définie en utilisant la forme de l'électrode de pixel. Par conséquent, il est possible de former un réseau de TFT en utilisant trois masques, sans utiliser de processus d'exposition à une lumière de diffraction. Un processus ou un procédé de formation de la couche de passivation au dessus de la surface extrême supérieure du réseau formé sur le substrat 100 va être décrit ciùdessous. La figure 11 est une vue simplifiée illustrant un procédé utilisé pour une formation de la couche de passivation sur le substrat de réseau de TFT conformément à un mode de réalisation. Le procédé illustré sur la figure I l utilise une chambre à vide 200 pour une formation d'une couche de passivation. Par conséquent, un substrat 100 formé avec un réseau de TFT comportant des TFT, des électrodes de pixel, etc., tel que le substrat de réseau de TFT du présent mode de réalisation, est d'abord chargé dans une chambre à vide 200. De l'oxygène (02) est ensuite introduit dans la chambre à vide 200. Le substrat 100 est soumis à un processus au plasma d'oxygène, de sorte qu'une couche de passivation 125 ayant une épaisseur prédéterminée peut être formée auùdessus de la surface du substrat 100. Dans ce mode de réalisation, la chambre à vide 200 effectue la transformation de substrat dans l'unité d'un substrat. R ',Brevets :2_6100261 I6-06 1 2 14-1tadTXT doc - 15 décembre 2006 - 24r 5 La figure 12 est une vue simplifiée illustrant un autre procédé utilisé pour une formation de la couche de passivation sur le substrat de réseau de TFT conformément à un mode de réalisation. Le procédé illustré sur la figure 12 utilise un four, pour une formation d'une couche de passivation. Par conséquent, des substrats 100 formés chacun avec un réseau de TFT comportant des TFT, des électrodes de pixel, etc., sont d'abord montés dans une pluralité de cassettes ou d'autres dispositifs. Les cassettes sont ensuite chargées dans un four 300. De l'oxygène est délivré au four 300 dans une condition dans laquelle une chaleur est appliquée au substrat 100. Une couche de passivation 125 est formée auùdessus des surfaces de chaque substrat 100 grâce à la chaleur appliquée au substrat 100. Sensiblement simultanément à la formation de la couche de passivation 125, une transformation thermique et un recuit sont effectués, pour améliorer la qualité de la couche de passivation 125 qui est une couche d'oxyde. Dans ce mode de réalisation, il est possible de réduire la quantité d'oxygène utilisée pour la formation de la couche de passivation 125 sur chaque substrat 100, et ainsi, de réduire les coûts en gaz. Ce procédé peut également être mis en oeuvre dans un four de recuit général. Comme décrit, très peu voire aucun dégât n'est provoqué par le plasma. II est également possible de faire croître la couche de passivation 125 jusqu'à une épaisseur plus grande. Le substrat de réseau de TFT et le procédé de fabrication de celuiùci selon les modes de réalisation décrits peuvent avoir les effets suivants. Premièrement, un matériau pour une formation d'électrodes de pixel est déposé sur une couche de lignes de données, sans intercaler de couche de passivation, en tant qu'une couche intermédiaire, entre la couche de lignes de données et la couche d'électrodes de pixel, après formation par reproduction de motifs de la couche de lignes de données pour former des lignes de données. Lorsque la couche d'électrodes de pixel est formée par reproduction de motifs pour former des électrodes de pixel, des canaux d'une couche semiùconductrice sont également définis. Par conséquent, il est possible de former complètement un substrat de réseau de TFT en utilisant trois masques. Etant donné qu'aucun processus d'exposition à une lumière de diffraction n'est effectué au cours :30 de la formation de canaux, il est possible de réduire le nombre de processus d'exposition à une lumière, et de simplifier les formes des portions de transmission/protection de/contre la lumière de masques. Deuxièmement, il est possible de simplifier le processus de fabrication global en vertu du nombre réduit de masques utilisés dans le processus de fabrication, et :35 ainsi, d'obtenir une augmentation de productivité en association avec une production de masse. Troisièmement, le substrat de réseau de TFT et le procédé de fabrication de celuiùci sont applicables à des LCD à modes quelconques, par exemple, un mode R A}3revets\26160'•261 16-06 1 2 14-tradTXT doc - 15 décembre 2006 - 25/35 à commutation dans le plan (IPS (in plane switching)), un mode à nématique en hélice (TN), et un mode à alignement vertical (VA). Les illustrations des modes de réalisation décrits ici sont destinées à fournir une compréhension générale de la structure de divers modes de réalisation. Les illustra- tions ne sont pas destinées à servir en tant que description complète de tous les éléments et particularités d'appareils et de systèmes qui utilisent les structures ou procédés décrits ici. De plus, les illustrations sont simplement représentatives et peuvent ne pas être dessinées à l'échelle. Certaines proportions dans les illustrations peuvent être exagérées, tandis que d'autres proportions peuvent être minimisées. Bien entendu, l'invention n'est pas limitée aux exemples de réalisation ciûdessus décrits et représentés, à partir desquels on pourra prévoir d'autres modes et d'autres formes de réalisation, sans pour autant sortir du cadre de l'invention. Ainsi, diverses modifications et variations peuvent apparaître à l'homme du métier qui restent comprises dans la portée des revendications. R ,Brevets`26I00A2b116-06I2I4-tradTXT doc - 15 décembre 2006 - 26/2.5 REVENDICATIONS 1. Substrat de réseau de transistors en couches minces comprenant : - des lignes de grille (101) et des lignes de données (102) se croisant entre elles pour définir des régions de pixel sur un substrat (100) ; - une pluralité de transistors en couches minces (TFT) disposés adjacents à chaque point de croisement d'une des lignes de grille (101) et l'une des lignes de données (102), chaque transistor en couches minces (TFT) comportant une électrode de grille (101a), une électrode source (102a) faisant saillie à partir de la ligne de t0 données (102), et une électrode drain (102b) située adjacente à l'électrode source (102a) ; - une pluralité d'électrodes de pixel (103) sur les régions de pixel, étant adjacentes à l'électrode drain (102b) ; et - une pluralité de motifs d'électrodes transparentes (103b) situés adjacents à 15 une des lignes de données (102), dans lequel les électrodes source (102a) font saillie à partir de la ligne de données (102). 2. Substrat de réseau de transistors en couches minces selon la revendication 1, dans lequel au moins un parmi la pluralité de transistors en couches minces 20 (TFT) comprend en outre une couche semiùconductrice (104) disposée entre l'électrode de grille (101a) et les électrodes source et drain (102a) et (102b), dans lequel la couche semiùconductrice (104) comporte l'électrode de grille (101a). 3. Substrat de réseau de transistors en couches minces selon la revendi-25 cation 2, dans lequel le au moins un transistor en couches minces (TFT) comprend en outre une couche d'isolation de grille (114a) disposée entre la ligne de grille (101) et la couche semiùconductrice (104). 4. Substrat de réseau de transistors en couches minces selon la revendi-30 cation 3, dans lequel la couche semiùconductrice (104) et la couche d'isolation de grille (114a) sont formées par reproduction de motifs afin d'avoir une largeur sensiblement similaire. 5. Substrat de réseau de transistors en couches minces selon l'une ., 5 quelconque des revendications 1 à 4, comprenant en outre : - une couche de passivation (125) formée auùdessus d'une surface de substrat (100) comportant les lignes de grille (101), les lignes de données (102), les transis-tors en couches minces (TFT) et la couche d'électrodes de pixel. R /Brevets ,2610026116-0612 14-tradTXT. doc - 15 décembre 2006 - 27/35 6. Substrat de réseau de transistors en couches minces selon la revendication 5, dans lequel la couche de passivation (125) est une couche d'oxyde d'une épaisseur d'approximativement 200 à 500 À. 7. Substrat de réseau de transistors en couches minces selon l'une quelconque des revendications 1 à 6, dans lequel les électrodes de pixel (103) et les motifs d'électrodes transparentes (103b) sont disposés dans les mêmes couches. 10 8. Substrat de réseau de transistors en couches minces selon l'une quelconque des revendications 1 à 7, comprenant en outre : des lignes communes (111) sur les régions de pixel disposées sensiblement parallèlement aux lignes de grille (101). 15 9. Substrat de réseau de transistors en couches minces selon la revendi-cation 8, comprenant en outre : - une pluralité d'électrodes communes (11 lb) en fourche à partir d'une des lignes communes (111) de telle manière qu'au moins une des électrodes communes (lllb) ait des portions alternant avec des électrodes de pixel (103) de la couche 20 d'électrodes de pixel. 10. Substrat de réseau de transistors en couches minces selon la revendication 9, dans lequel chaque électrode de pixel (103) a une électrode de stockage (111a) configurée pour être en chevauchement avec l'électrode drain (102b) d'un des 25 transistors en couches minces, et l'électrode de pixel (103) est en fourche sous la forme de doigts à partir de l'électrode de stockage (111a) dans la région de pixels. 11. Substrat de réseau de transistors en couches minces selon l'une quelconque des revendications 1 à 10, comprenant en outre : 30 - des motifs de plages de contacts de grille (121) disposés au niveau d'une extrémité d'une des lignes de grille (101) ; et - des bornes de plages de contacts de grille (123) disposées sur un des motifs de plages de contacts de grille (121), dans lequel les bornes de plages de contacts de grille (123) sont disposées sur la même couche que la couche d'électrode de pixel. 35 12. Substrat de réseau de transistors en couches minces selon l'une quelconque des revendications l à l 1, comprenant en outre : R Brevets 26100`.26 1 1 6-061 214-tradTXT doc - 15 décembre 2006 - 28 '55- des motifs de plages de contacts de données (122) disposés au niveau d'une extrémité d'une des lignes de données (102) ; et - des bornes de plages de contacts de données (133) disposées sur un des motifs de plages de contacts de données (12:2), dans lequel les bornes de plage de contact de données (133) sont disposées sur la même couche que la couche d'électrodes de pixel. 13. Substrat de réseau de transistors en couches minces comprenant : - une pluralité de lignes de grille (101) ; - une pluralité de lignes de données (102) croisant la pluralité de lignes de grille (101), dans lequel une parmi la pluralité de lignes de grille (101) croise une parmi la pluralité de lignes de données (102) afin d'établir des régions de pixel sur un substrat (100) ; - une pluralité de lignes communes (111) disposées sensiblement parallèlement aux lignes de grille (101) ; - une pluralité de transistors en couches minces (TFT) disposés adjacents aux points de croisement des lignes de grille (101) et des lignes de données (102), chaque transistor en couches minces (TFT) comprenant une électrode de grille (101a) faisant saillie à partir de la ligne de grille (101), une électrode source (102a) faisant saillie à partir de la ligne de données (102), et une électrode drain (102b) adjacente à l'électrode source (102a) ; - une pluralité de premières électrodes de stockage (111a), au moins une parmi la pluralité de premières électrodes de stockage (111a) étant disposée sur au moins une des électrodes drain (102b) ; - une pluralité d'électrodes de pixel (103) disposées afin de s'étendre à partir d'une des premières électrodes de stockage (111a) dans chaque région de pixels ; -une pluralité de motifs d'électrodes transparentes (103b) configurés afin d'être situés à l'écart de la première électrode de stockage (llla) et en contact avec l'électrode source (102a) ; et - une pluralité d'électrodes communes (111b) disposées dans chaque région de pixels et alternant avec les électrodes de pixel (103). 14. Substrat de réseau de transistors en couches minces selon la revendication 13, dans lequel les lignes de grille (101) et les lignes communes (111) sont disposées dans les mêmes couches. 15. Substrat de réseau de transistors en couches minces selon la revendication 13, dans lequel au moins une des lignes communes (111) comporte une R vBrevets\_6100 26116-061214-tradTX l doc - 15 décembre 2006 - 29/35seconde électrode de stockage (130a) dans les régions de pixel, en ce que la seconde électrode de stockage (130a) a une largeur plus grande que celle de la au moins une ligne commune (111). 16. Substrat de réseau de transistors en couches minces selon la revendication 15, dans lequel l'électrode commune (111) formée dans chaque région de pixels a des portions s'étendant à partir de la seconde électrode de stockage (103a) dans la région de pixels. 17. Substrat de réseau de transistors en couches minces selon l'une quelconque des revendications 13 à 16, dans lequel les premières électrodes de stockage (11 la), les électrodes de pixel (103) et des motifs d'électrodes transparentes (103b) sont situés dans la même couche. 18. Procédé de fabrication d'un substrat de réseau de transistors en couches minces comprenant les étapes consistant à : - former des lignes de grille (101) et des électrodes de grille (101a) sur un substrat (100) ; -déposer une couche d'isolation de grille (114a), une couche de formation semiùconductrice et une couche métallique de données (117) sur une surface du substrat (100) comportant les lignes de grille (101) et les électrodes de grille (101a) ; - éliminer au moins une partie de la couche métallique de données (117), la couche de formation semiùconductrice et la couche d'isolation de grille (114a), de telle manière que les lignes de données (102) s'étendent sensiblement perpendiculai- 2.5 rement aux lignes de grille (101) ; - déposer une couche d'électrode transparente auùdessus d'une surface du substrat (100) comportant les lignes de données (102) ; et - éliminer au moins une partie de la couche d'électrode transparente, la couche métallique de données (117) et la couche de formation semiùconductrice jusqu'à une 30 profondeur prédéterminée. 19. Procédé selon la revendication 18, dans lequel l'étape consistant à éliminer au moins une partie de la couche d'électrode transparente, la couche métallique de données (117) et la couche de formation semiùconductrice jusqu'à une 35 profondeur prédéterminée est effectuée à partir de régions correspondant aux canaux des régions de formation d'une couche semiùconductrice (104). R ` BrecetsC6100A26 1 16- 06 1 2 14-tradTXT doc - 15 décembre 2006 - 30'35 20. Procédé selon la revendication 19, comprenant en outre les étapes consistant à : - former par reproduction de motifs des portions prédéterminées de régions de pixel afin de former une couche semiûconductrice (114) sur la couche de formation semiûconductrice, des électrodes source et drain (102a) et (102b) sur la couche métallique de données (117) et une électrode de pixel (103) couplée à l'électrode drain (102b) sur l'électrode transparente. 21. Procédé selon l'une quelconque des revendications 18 à 20, dans lequel les régions de formation d'une couche semiûconductrice (104) restent après élimination d'au moins une partie de la couche métallique de données (117), la couche de formation de couche semi-conductrice (104), et la couche d'isolation de grille (114a). 22. Procédé selon l'une quelconque des revendications 18 à 21, compre-nant en outre les étapes consistant à : - former une couche de passivation (125) auûdessus d'une surface du substrat (100) comportant les électrodes de pixel (103). 23. Procédé selon la revendication 22, dans lequel l'étape consistant à former la couche de passivation (125) est traitée au travers d'au moins un parmi un processus au plasma d'oxygène, une chambre à vide (200), un four (300) ou des combinaisons de ceuxûci. 24. Procédé selon la revendication 19, dans lequel la couche de formation semiûconductrice comprend une structure stratifiée comportant une couche de silicium amorphe (115) et une couche d'impuretés (116a) ou (126) disposée auûdessus de la couche de silicium amorphe (115). 25. Procédé selon la revendication 24, dans lequel la couche d'impuretés (116a) ou (126) est éliminée des régions correspondant aux canaux lorsque la couche de formation semiûconductrice est éliminée jusqu'à la profondeur prédéterminée. 26. Procédé selon l'une quelconque des revendications 18 à 25, compre-nant en outre les étapes consistant à : - former des lignes communes (111) s'étendant sensiblement parallèlement aux lignes de grille (101) et des électrodes communes (111b) s'étendant à partir de chaque ligne commune (111), lors d'une formation des lignes de grille (101). R Brevets'26100`.26116061214-trad('XT. duc - 15 décembre 2006 - 3135 27. Procédé selon la revendication 26, dans lequel les électrodes de pixel (103) sont disposées afin d'alterner avec les électrodes communes (11 lb). 28. Procédé selon l'une quelconque des revendications 18 à 27, compre-nant en outre les étapes consistant à : - former un motif de plages de contacts de grille (121) au niveau d'une extrémité de chaque ligne de grille (101) lors d'une formation de la ligne de grille (101) ; et - former une borne de plages de contacts de grille (123) couplée au motif de plages de contacts de grille (121) lors d'une formation des électrodes de pixel (103) de telle manière que la borne de plages de contacts de grille (123) soit disposée sur la même couche que les électrodes de pixel (103). 29. Procédé selon l'une quelconque des revendications 18 à 28, compre-nant en outre les étapes consistant à : - former un motif de plages de contacts de données (122) au niveau d'une extrémité de chaque ligne de données (102) lors d'une formation de la ligne de données (102) ; et -former une borne de plages de contacts de données (133) sur le motif de plages de contacts de données (122) lors d'une formation des électrodes de pixel (103) de telle manière que la borne de plages de contacts de données (133) soit disposée sur la même couche que les électrodes de pixel (103). 30. Procédé de fabrication d'un substrat de réseau de transistors en couches minces comprenant les étapes consistant à - former des lignes de grille (101), des électrodes de grille (101a) et des motifs de plages de contacts de grille (121) sur un substrat (100) ; - déposer une couche d'isolation de grille (114a), une couche de formation 30 semiùconductrice et une couche métallique de données (117) auùdessus d'une surface supérieure du substrat (100) ; - éliminer de manière sélective au moins une partie de la couche métallique de données (117), la couche de formation semiùconductrice, et la couche d'isolation de grille (114a) afin de former des lignes de données (102) s'étendant sensiblement .35 perpendiculairement aux lignes de grille (101), dans lequel les régions de couche de formation semiùconductrice restent ; - déposer une couche d'électrode transparente auûdessus d'une surface supérieure du substrat (100) ; et R`.Brevets 26100A261 16-0612!4-IradTXT doc - 15 décembre 2006 -32/35- éliminer la couche d'électrode transparente, la couche métallique de données (117) et la couche de formation semiûconductrice jusqu'à une profondeur prédéterminée de telle manière que les couches semiûconductrices (104) et des électrodes source et drain (102a) et (102b) soient disposées dans des régions de couche de formation semiûconductrice respectives. 31. Procédé selon la revendication 30, dans lequel l'étape consistant à éliminer la couche d'électrode transparente est configurée afin de former des électrodes de pixel (103) dans des régions de pixel respectives, afin de former des bornes de plages de contacts de grille (123) en contact avec des motifs de plages de contacts de grille (121) respectifs, et afin de former des bornes de plages de contacts de données (133) en contact avec des motifs de plages de contacts de données (122). 32. Procédé selon la revendication 30, comprenant en outre l'étape consistant à : - former une couche de passivation (125) auûdessus d'une surface du substrat (100). 34. Procédé selon la revendication 32, dans lequel l'étape de formation de la couche de passivation est traitée dans au moins un parmi un processus au plasma d'oxygène, une chambre à vide (200), un four (300) ou des combinaisons de ceuxùci. 35. Procédé destiné à fabriquer un substrat de réseau de transistors en couches minces, comprenant les étapes consistant à : - disposer des lignes de grille (101) et des lignes communes (111) s'étendant dans sensiblement la même direction sur un substrat (100) ; - disposer des électrodes communes (111b), des électrodes de grille (101a) et des motifs de plages de contacts de grille (121) sur le substrat (100) ; - déposer une couche d'isolation de grille (114a), une couche de formation semiûconductrice et une couche métallique de données (117) sur une surface du substrat (100) comportant les lignes de grille (101), les lignes communes (111), les électrodes communes (111b), les électrodes de grille (101a) et les motifs de plages de contacts de grille (121) ; - éliminer de manière sélective au moins une partie de la couche métallique de données (117), de la couche de formation de couche semiûconductrice (104), et de la couche d'isolation de grille (114a) pour former des lignes de données (102) s'étendant sensiblement perpendiculairement aux lignes de grille (101), des régions de formation de couche semiûconductrice (104) étant établies par l'élimination sélective ; R VBrevets\261004'61 16-061214-tradTX 1 doc décembre 2006 - 33/35- déposer une couche d'électrode transparente au-dessus d'une surface du substrat (100) comportant les lignes de données (102) ; et - éliminer au moins une partie de la couche d'électrode transparente, de la couche métallique de données (117) et de la couche de formation semi-conductrice jusqu'à une profondeur prédéterminée, l'élimination d'au moins une partie de la couche d'électrode transparente établissant des couches semi-conductrices (104), des électrodes source (102a) et des électrodes drain (102b) dans des régions de formation de couche semi-conductrice (104) respectives. 35. Procédé selon la revendication 34, dans lequel l'élimination d'au moins une partie de la couche d'électrode transparente établit des électrodes de pixel (103) dans des régions de pixel respectives, des bornes de plage de contact de grille (123) couplées à des motifs de plages de contacts de grille (121) respectifs, et des bornes de plages de contacts de données (133) couplées à des motifs de plages de contacts de données (122) respectifs. 36. Procédé selon la revendication 34, comprenant en outre l'étape consistant à : - former une couche de passivation (125) au-dessus d'une surface du substrat 20 (100). 37. Procédé selon la revendication 36, dans lequel l'étape de formation de la couche de passivation (125) est traitée grâce à au moins un parmi un processus au plasma d'oxygène, une chambre à vide (200), un four (300) ou des combinaisons de 25 ceuxùci. R', Rrevets,_6100`26116-06114-tradTXT doc - 15 décembre 2006 - 34/35