Brevet FR2888659A1 — publié le 20070119

AMPLIFICATEUR DE LECTURE POUR MEMOIRE NON VOLATILE La présente invention concerne un amplificateur de lecture de cellule mémoire. La présente invention concerne plus particulièrement un amplificateur de lecture comprenant un noeud de lecture relié directement ou indirectement à une cellule mémoire, un étage actif connecté au noeud de lecture et comprenant des moyens pour fournir un courant de lecture sur le noeud de lecture, et une sortie de données reliée à la sortie d'un comparateur qui compare à une tension de référence la tension présente sur un noeud de l'étage actif, celle-ci étant représentative de l'état de conductivité de la cellule mémoire. La présente invention s'applique notamment, mais non exclusivement aux mémoires non volatiles, telles que les mémoires EEPROM, et FLASH EEPROM, et plus particulièrement aux mémoires à changement de phase PCM (Phase Change Memory). Dans ces mémoires, chaque cellule mémoire peut prendre deux états distincts, à savoir un état effacé et un état programmé. Dans les mémoires à changement de phase, chaque cellule mémoire comprend un alliage pouvant prendre par exemple un état cristallin et un état amorphe, le passage d'un état à l'autre étant effectué par des cycles de chauffage/refroidissement de l'alliage, notamment en fonction de la durée du cycle de refroidissement ou de chauffage. D'une manière classique, un amplificateur de lecture ("sense amplifier") permet de détecter l'état programmé ou effacé d'une cellule mémoire d'une mémoire non volatile, par comparaison de la valeur d'un courant traversant la cellule mémoire avec un courant de référence. Le fait que la cellule mémoire soit programmée ou effacée se traduit en effet par un état de 2888659 2 conductivité déterminé de la cellule mémoire, et correspond par convention à une valeur déterminée de la donnée enregistrée par la cellule mémoire, par exemple 1 pour l'état programmé et 0 pour l'état effacé. La figure 1 représente schématiquement une architecture classique d'un amplificateur de lecture SA1 d'une mémoire non volatile. Sur cette figure et dans la description de la présente invention, les transistors de type PMOS sont désignés par des références commençant par "TP" et les transistors NMOS sont désignés par des références commençant par "TN". L'amplificateur de lecture SA1 comprend un étage de contrôle CST1, un étage de lecture RST1 comportant un noeud de lecture Sin, et un étage de sortie OST comportant une sortie de donnée Sout, ces étages étant alimentés électriquement par une tension Vcc. L'étage de contrôle CST1 comprend des transistors TP1, TP2 et TN1 montés en série, ainsi qu'un transistor TN2 monté en parallèle avec le transistor TN1. Le transistor TP1 reçoit sur sa source la tension Vcc, sur sa grille une tension de référence Vrefp. Le drain du transistor TP1 est connecté à la source du transistor TP2. Un signal de commande EN1 est appliqué à la grille de commande des transistors TP2 et TN2. Le drain du transistor TP2 est connecté aux drains des transistors TN1 et TN2 dont les sources sont à la masse. La grille du transistor TN1 est connectée au noeud de lecture Sin. L'étage de lecture RST1 comprend deux transistors TP3 et TN3 montés en série. Le transistor TP3 reçoit la tension Vcc sur sa source et la tension Vrefp sur sa grille. Le drain du transistor TP3 et le drain du transistor TN3 sont connectés à un noeud Nl qui est connecté à l'entrée de l'étage de sortie OST. La source du transistor TN3 est connectée au noeud 35 de lecture Sin, sur lequel apparaît une tension Vs appelée "tension de lecture". La grille du transistor TN3 est connectée à un noeud CH qui reçoit une tension V(CH) prélevée sur le drain du transistor TP2 de l'étage de contrôle CST1. L'étage de lecture comprend en outre un transistor de précharge TN4 monté en parallèle avec le transistor TP3 et dont le drain reçoit la tension Vcc. La grille et la source du transistor TN4 sont respectivement connectées à la sortie de donnée Sout de l'amplificateur de lecture SA1, et au noeud N1. L'étage de sortie OST comprend un comparateur CP comprenant une entrée positive recevant la tension Vrefp et une entrée négative recevant une tension V(Nl) présente sur le noeud N1. La sortie du comparateur qui forme la sortie de donnée Sout de l'amplificateur de lecture, est par ailleurs rebouclée sur la grille du transistor TN4. Le noeud de lecture Sin est relié sur la figure 1 à une cellule mémoire non volatile MC(i,j,k) d'un plan mémoire MA (une seule cellule mémoire a été représentée dans un souci de simplicité), notamment par l'intermédiaire d'un transistor TS(k) de sélection de colonne k de mot et d'une ligne de bit BL(j,k). Les transistors TS(k) sont pilotés par un signal SEL(k) de sélection de colonne issu d'un décodeur de colonne (non représenté). A titre d'exemple d'application, la cellule mémoire appartient à une mémoire EEPROM, et donc comprend un transistor à grille flottante dont la source est reliée à la masse et dont la grille reçoit une tension de lecture Vr durant une phase de lecture. La tension de seuil du transistor à grille flottante dépend de son état programmé ou effacé et la tension de lecture Vr est choisie entre la tension de seuil à l'état programmé et la tension de seuil à l'état effacé. Ainsi, lorsque la tension de lecture Vr est appliquée, le transistor à grille flottante est fortement passant s'il est dans 2888659 4 l'état programmé (faible tension de seuil), ou est au contraire faiblement passant, voire bloqué s'il est dans l'état effacé (tension de seuil élevée). L'amplificateur de lecture est inactif lorsque le signal EN1 est à 1 (= Vcc) et la tension Vrefp est égale à Vcc. Le transistor TN2 est alors passant. Le transistor TP2 est bloqué, et le drain du transistor TN1 est relié à la masse. Aucun courant ne circule donc dans l'étage de contrôle CST1. Les transistors TP1 et TP3 sont bloqués et aucun courant ne circule dans l'étage de lecture RST1. La lecture d'une cellule mémoire MC(i,j,k) est précédée d'une phase de décodage d'adresse, assurée par le décodeur de colonne, permettant de relier la ligne de bit BL(j,k) de la cellule mémoire au noeud de lecture Sin de l'amplificateur de lecture. La lecture de la cellule mémoire comprend une phase de précharge de la ligne de bit BL(j,k), et une phase de lecture de la donnée mémorisée dans la cellule mémoire. La tension de lecture Vr est appliquée dès la phase de précharge à la grille du transistor à grille flottante de la cellule mémoire à lire. L'amplificateur de lecture SA1 est tout d'abord activé en portant la tension Vrefp à la valeur Vcc - Vtp, Vtp étant la tension de seuil des transistors PMOS. Les transistors TP1 et TP3 fonctionnent alors en générateurs de courant et fournissent respectivement des courants Ib et Ir dans leurs étages respectifs. La phase de précharge est engagée en mettant à 0 le signal EN1. Le transistor TN2 se bloque et le transistor TP2 devient passant. La tension V(CH) sur le noeud CH qui est appliquée à la grille du transistor TN3 augmente et celui-ci devient passant. Les transistors TP3 et TN4 sont également passants (la tension V(Sout) à la sortie de donnée Sout est au niveau haut), et un courant de précharge est fourni sur le noeud de lecture Sin. Le 2888659 5 transistor TN4 permet d'accélérer la phase de précharge et par conséquent, de diminuer le temps de lecture global, en fournissant un courant Ifb qui s'ajoute au courant Ir fourni par le transistor TP3. Le courant de précharge égal à Ir + Ifb permet de charger des capacités parasites se trouvant dans la ligne de bit BL(j,k) et de porter rapidement la tension de lecture Vs à une valeur déterminée qui est sensiblement égale à la tension de seuil Vtn des transistors NMOS. Par ailleurs, la limitation de la tension Vs, réalisée par le transistor TN3 permet de protéger le transistor à grille flottante de la cellule mémoire contre un phénomène appelé "stress de drain", se traduisant par une injection involontaire de charges dans la grille flottante et provoquant une programmation parasite de la cellule mémoire. Lorsque la valeur déterminée de la tension de lecture Vs est atteinte, le transistor TN1 devient passant. La tension V(CH) sur le n ud CH baisse et se stabilise à une valeur telle que, d'une part, les courants dans les transistors TP1 et TN1 sont identiques, et d'autre part, le courant fourni par le transistor TN3 au n ud de lecture correspond au courant le imposé par la cellule mémoire en cours de lecture. A la fin de la phase de précharge, la tension V(Nl) sur le n ud N1 se trouve proche de la tension Vrefp. Deux situations peuvent se présenter: soit la cellule mémoire est programmée et un 1 doit être lu par l'amplificateur de lecture, soit la cellule mémoire est effacée et un 0 doit être lu. Si un 1 doit être lu, le courant de cellule le est supérieur au courant de référence Ir. La tension V(Nl) sur le n ud N1 reste légèrement inférieure à la tension Vrefp. Le signal fourni par le comparateur CP sur la sortie de donnée Sout de l'amplificateur de lecture reste à un niveau de tension suffisamment haut pour maintenir le transistor TN4 à l'état passant. Le 2888659 6 transistor TN4 fournit alors un courant égal à la différence le - Ir entre le courant le imposé par la cellule mémoire et le courant de référence Ir fourni par le transistor TP3. Si un 0 doit être lu, le courant le dans la cellule mémoire à lire est inférieur au courant de référence Ir. Dans ce cas, la tension V(Nl) sur le noeud N1 monte à un niveau supérieur à la tension Vrefp. Le signal sur la sortie de donnée Sout passe alors à l'état bas. Il s'avère que ce type de circuit de détection présente une limitation due au fait que la tension Vs sur le noeud de lecture Sin, qui correspond à la tension de la ligne de bit BL(j,k), doit être forcée à une valeur légèrement supérieure à la tension de seuil Vtn (typiquement compris entre 0,8 et 1 V), en raison de la légère surcharge requise par le transistor TN1 pour fournir le courant Ib. Or, dans certaines applications, la ligne de bit doit être polarisée à un niveau inférieur à cette tension de seuil pour réduire les contraintes générées par le courant le circulant dans la cellule mémoire, qui pourraient compromettre l'intégrité des données. En particulier, dans les mémoires PCM, le courant le circulant dans une cellule mémoire durant une phase de lecture doit être limité de manière à réduire le chauffage de la cellule mémoire, et ainsi éviter des effets thermiques indésirables risquant de provoquer en particulier la recristallisation du matériau à changement de phase à partir de son état amorphe, et donc une corruption des données mémorisées. Pour réduire la tension de lecture Vs appliquée au noeud de lecture, il peut être envisagé de réduire la tension de seuil Vtn. Or cette tension constitue un paramètre technologique des transistors NMOS de l'amplificateur de lecture. En fait, ce paramètre est lié 2888659 7 à la technologie de fabrication employée pour réaliser l'amplificateur, et est sensiblement invariant pour une technologie de fabrication donnée. La présente invention a pour but de proposer un amplificateur de lecture permettant de contrôler la tension appliquée à la ligne de bit sans être limité par la tension de seuil Vtn. Cet objectif est atteint par la prévision d'un amplificateur de lecture pour la lecture d'une cellule mémoire, réalisé avec des transistors MOS présentant une tension de seuil formant un paramètre technologique de l'amplificateur de lecture, et comprenant: - un noeud de lecture relié à la cellule mémoire, 15 - un étage actif connecté au noeud de lecture et comprenant des moyens pour fournir un courant de lecture sur le noeud de lecture, et - une sortie de donnée reliée à un noeud de l'étage actif où apparaît une tension électrique) représentative de l'état de conductivité de la cellule mémoire. Selon l'invention, l'amplificateur de lecture comprend des moyens pour maintenir une tension apparaissant sur le noeud de lecture à une valeur inférieure à la tension de seuil. Selon un mode de réalisation de l'invention, les moyens pour maintenir la tension du noeud de lecture à une valeur inférieure à la tension de seuil comprennent: - un premier transistor et un second transistor agencés en série dans l'étage actif, le second transistor étant relié au noeud de lecture, et - des moyens pour appliquer aux bornes de grille du premier et du second transistors des tensions de grille présentant l'une relativement à l'autre une différence de potentiel contrôlée. Selon un mode de réalisation de l'invention, l'amplificateur de lecture comprend un étage de contrôle 2888659 8 polarisé par un courant de polarisation et agencé pour appliquer aux bornes de grille du premier et du second transistors des tensions de grille présentant l'une relativement à l'autre une différence de potentiel déterminée par le courant traversant une charge. Selon un mode de réalisation de l'invention, l'amplificateur de lecture comprend des moyens pour générer le courant polarisation traversant la charge, d'une manière indépendante d'un courant circulant dans l'étage actif. Selon un mode de réalisation de l'invention, les moyens pour générer le courant de polarisation traversant la charge comprennent une résistance au travers de laquelle le courant de polarisation est généré, la tension Vs appliquée au noeud de lecture obéissant à la relation suivante: Vs = Vtn dans laquelle Vtn est la tension de seuil, R1 est la valeur de l'impédance de la charge et R11 est la valeur de la résistance des moyens de génération de courant. Selon un mode de réalisation de l'invention, l'amplificateur de lecture comprend des moyens pour limiter la chute de tension dans la charge pendant une phase de précharge du noeud de lecture. Selon un mode de réalisation de l'invention, les moyens pour limiter la chute de tension dans la charge comprennent un transistor monté en parallèle avec la charge, commandé par la tension sur le noeud de lecture. Selon un mode de réalisation de l'invention, la charge comprend au moins l'un des éléments du groupe comportant une résistance et un transistor MOS. Selon un mode de réalisation de l'invention, l'amplificateur de lecture comprend des moyens pour décharger un noeud de connexion entre le premier et le 2888659 9 second transistor, et ainsi éviter une situation de blocage. Selon un mode de réalisation de l'invention, les moyens pour décharger le n ud de connexion entre le premier et le second transistor, comprennent un transistor connecté entre le n ud et la masse. Selon un mode de réalisation de l'invention, l'amplificateur de lecture comprend des moyens pour atténuer des oscillations apparaissant dans le n ud. Selon un mode de réalisation de l'invention, l'étage actif comprend un premier générateur de courant relié au n ud de lecture par l'intermédiaire des premier et second transistors, et l'étage de contrôle comprend un second générateur de courant fournissant le courant de polarisation traversant la charge. Selon un mode de réalisation de l'invention, l'amplificateur de lecture comprend des moyens pour activer l'amplificateur de lecture avant une phase de précharge du n ud de lecture. Selon un mode de réalisation de l'invention, les moyens pour activer l'amplificateur de lecture avant une phase de précharge du n ud de lecture comprennent des moyens pour déconnecter l'amplificateur de lecture du n ud de lecture pendant l'activation de l'amplificateur de lecture. L'invention concerne également une mémoire non volatile comprenant au moins une cellule mémoire. Selon l'invention, la mémoire comprend au moins un amplificateur de lecture tel que défini ci-avant, pour lire la cellule mémoire. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de l'invention faite 2888659 10 à titre non limitatif en relation avec les figures jointes parmi lesquelles: - la figure 1 précédemment décrite est le schéma électrique d'un amplificateur classique de lecture d'une 5 cellule mémoire; - les figures 2 à 6 sont des schémas électriques de différents exemples de réalisation d'amplificateurs de lecture d'une cellule mémoire, selon la présente invention; - La figure 7 représente un circuit de génération d'une tension de commande appliquée au circuit illustré sur la figure 6; et - les figures 8A et 8B représentent l'aspect de certaines tensions apparaissant dans l'amplificateur de lecture de 15 la figure 2 et de la figure 6, respectivement. La figure 2 représente un amplificateur de lecture SA2 comprenant un étage de lecture RST2 dérivé de celui de l'amplificateur de lecture SA1 décrit en référence à la figure 1, et un étage de sortie OST identique à celui de l'amplificateur de lecture SA1. Les éléments précédemment décrits en relation avec la figure 1 sont désignés par les mêmes références. L'étage de lecture RST2 est connecté à un noeud de lecture SIN, et à un noeud d'entrée N1 de l'étage de sortie OST qui comporte une sortie de donnée Sout, ces étages étant alimentés électriquement par une tension Vcc. Comme sur la figure 1, le noeud de lecture Sin est relié à une cellule mémoire par l'intermédiaire d'un transistor de sélection commandé par un décodeur de colonne, et d'une ligne de bit (non représentés). La cellule mémoire reçoit une tension de lecture Vr se situant entre une tension de seuil à l'état programmé de la cellule mémoire et une tension de seuil à l'état effacé. La sortie Sout fournit un signal à un niveau haut ou bas selon l'état de conductivité de la cellule 2888659 11 mémoire, soit approximativement et respectivement la tension Vcc ou le potentiel de masse, car il ne s'agit pas de potentiels logiques purs. Le signal de sortie est ensuite converti en niveaux logiques "purs" CMOS par un inverseur (non représenté). L'étage de lecture RST2 comprend, comme l'étage de lecture RST1, des transistors TP3 et TN3 montés en série, et un transistor TN4 monté en parallèle avec le transistor TP3. La tension Vcc est appliquée au drain du transistor TN4 et à la source du transistor TP3 dont la grille reçoit la tension Vrefp. Les drains des transistors TP3 et TN3, ainsi que la source du transistor TN4 sont connectés au noeud d'entrée N1 de l'étage de sortie OST. Selon l'invention, l'étage de lecture RST2 comprend en outre un transistor TN5 monté en série entre le transistor TN3 et le noeud de lecture Sin, pour réaliser avec le transistor TN3 un montage cascode. La grille du transistor TN3 est commandée par une tension fixe Vrefl. La source du transistor TN3 est connectée au drain du transistor TN5 dont la source est connectée au noeud de lecture Sin et dont la grille reçoit une tension de commande EN2. La tension de commande EN2 est choisie de manière à ce que le transistor TN5 fonctionne comme un interrupteur pour déconnecter le noeud de lecture Sin du transistor de sélection TS(k) (figure 1) avant la sélection de colonne. La tension Vs au noeud de lecture Sin est égale à Vrefl - VTn. Elle est donc contrôlée directement par la tension Vrefl, et peut ainsi être inférieure à la tension de seuil Vtn, si la tension Vrefl est fixée à une valeur inférieure à 2VTn. Le transistor TN5 permet donc de réduire la tension de lecture Vs au delà de la limite imposée par la tension de seuil Vtn des transistors NMOS, déterminée par la technologie de fabrication employée. 2888659 12 La figure 3 représente un autre mode de réalisation avantageux d'un amplificateur de lecture selon l'invention. Les éléments précédemment décrits en relation avec les figures 1 et 2 sont désignés par les mêmes références. L'amplificateur de lecture SA3 montré sur la figure 3 comprend un étage de contrôle CST3, un étage de lecture RST3 et un étage de sortie OST. L'étage de sortie est identique à l'étage de sortie montré sur la figure 1 décrite ci-avant. L'amplificateur de lecture SA3 est contrôlé par un signal d'activation EN3, et comprend un noeud de lecture Sin destiné relié à la ligne de bit de la cellule mémoire à lire (non représentée), ainsi qu'une sortie de donnée Sout fournissant un signal à un niveau haut ou bas selon l'état de conductivité de la cellule mémoire. L'étage de lecture RST3 comprend les mêmes composants, agencés sensiblement de la même manière que dans l'étage RST2 précédemment décrit. Selon l'invention, l'étage de lecture RST3 comprend un transistor TN5 agencé en série entre la source du transistor TN3 (noeud N2) et le noeud de lecture Sin. Le drain et la source du transistor TN5 sont connectées respectivement au noeud N2 et au noeud de lecture Sin. Par ailleurs, les grilles des transistors TN3 et TN5 sont connectées respectivement à des noeuds CH et CL de l'étage de contrôle CST3. Comme l'étage CST1 précédemment décrit en référence à la figure 1, l'étage de contrôle CST3 comprend trois transistors TP1, TP2 et TN1 montés en série, et un transistor TN2 monté en parallèle avec le transistor TN1. Ainsi, le transistor TP1 reçoit la tension Vcc sur sa source et la tension Vrefp sur sa grille. Le drain du transistor TP1 est connecté à la source du transistor TP2. Les transistors TP2 et TN2 reçoivent un signal 2888659 13 d'activation EN3 sur leurs grilles. La grille du transistor TN1 est connectée au noeud N2. Avantageusement, une résistance R1 est agencée en série entre le drain du transistor TP2 (noeud CH) et le drain du transistor TN1 (noeud CL). La différence de potentiel entre les noeuds CH et CL est ainsi égale à la chute de tension entre les bornes de la résistance R1. Les transistors TN3 et TN5 de l'étage de lecture RST3 constituent un montage cascode dans lequel le transistor TN5 est contrôlé par une tension de grille égale à la tension V(CL) sur le noeud CL, qui est inférieure à la tension V(CH) sur le noeud CH appliquée à la grille du transistor TN3. L'amplificateur de lecture SA3 est activé en portant la tension Vrefp à une valeur égale à Vcc - Vtp (Vtp étant la tension de seuil d'un transistor PMOS), et la phase de précharge est engagée en mettant à 0 le signal EN3. Les transistors TP1 et TP3 fonctionnent comme des générateurs de courant et fournissent dans leurs étages respectifs les courants Ib et Ir, respectivement. Il en résulte que le transistor TN2 se bloque et le transistor TP2 devient passant. La tension V(CH) au noeud CH augmente et le transistor TN3 devient passant. Le transistor TN4 fourni l'essentiel du courant de précharge Ifb (supposé grand devant Ir) sur le noeud de lecture Sin. Lorsque la tension de lecture Vs atteint une valeur déterminée, le transistor TN1 devient passant. La tension sur la grille du transistor TN3 se stabilise. Les courants dans les transistors TP1 et TN1 sont identiques. Le fonctionnement de l'amplificateur de lecture SA3 est sensiblement identique à celui de l'amplificateur SA1 décrit en référence à la figure 1. Toutefois, le point de fonctionnement de ce circuit est tel que la tension sur la source du transistor TN3, qui commande le transistor TN1, force ce dernier à fournir un courant égal au courant Ib contrôlé par le transistor TP1. Ce courant circulant dans la résistance R1, la tension V(CL) au noeud CL peut être déterminée de la manière suivante: V(CL) = V(CH) - Ib x R1 = 2 Vtn - Ib x Rl (1) Il en résulte que la tension de lecture Vs au noeud de lecture Sin obéit à la relation suivante: Vs = V(CL) - Vtn = Vtn - Ib x R1 (2) La tension de lecture Vs est donc réduite par rapport à la tension de seuil Vtn d'une valeur égale à Ib x R1. Cette réduction peut donc être facilement contrôlée en ajustant soit la valeur du courant Ib, soit la valeur de la résistance R1. La combinaison de l'étage de contrôle CST3 dans laquelle la résistance R1 a été ajoutée, et l'ajout du transistor TN5 dans l'étage de lecture RST3 permet donc également de réduire la tension de lecture Vs au delà de la limite imposée par la tension de seuil Vtn des transistors NMOS de l'amplificateur de lecture. Par comparaison avec l'amplificateur de lecture SA2, la tension Vs au noeud de lecture Sin dans l'amplificateur de lecture SA3 est moins liée au courant Ic, et la phase de précharge de la ligne de bit est moins longue. La figure 4 représente un amplificateur de lecture SA4 selon un autre mode de réalisation de l'invention. L'amplificateur de lecture SA4 comprend des étages de lecture RST4 et de sortie OST identiques à ceux de l'amplificateur de lecture SA3, et un étage de contrôle CST4 comportant tous les composants de l'étage de contrôle CST3, agencés sensiblement de la même manière. L'étage de contrôle CST4 comprend en outre un transistor TN6 supplémentaire dont la grille est commandée par une tension de référence Vrefn égale à Vtn. La source du transistor TN6 est à la masse, et le drain de celui-ci est connecté au noeud N2 de connexion des transistors TN3, TN5 et TN1. Le transistor TN6 se comporte comme une source de courant, appelant sur son drain un courant de fuite Ilk. L'effet de ce courant qui s'ajoute au courant le peut être facilement compensé en augmentant de la même valeur le courant Ir circulant dans le transistor TP2. Cette disposition permet d'éviter une situation de blocage ("overshoot") dans laquelle le noeud N2 ne peut 10 pas se décharger. La figure 5 représente un amplificateur de lecture SA5 selon un autre mode de réalisation de l'invention. L'amplificateur de lecture SA5 comprend un étage de contrôle CST5, un étage de lecture RST5 et un étage de sortie OST, ce dernier étant identique à celui de l'amplificateur décrit en référence à la figure 1. Les étages CST5 et RST5 comprennent tous les composants des étages CST4 et RST4 de l'amplificateur de lecture SA4, agencés sensiblement de la même manière. L'étage de contrôle CST5 comprend en outre un transistor TP4 supplémentaire monté en parallèle avec la résistance R1. La grille du transistor TP4 est connectée au noeud de lecture Sin, et est reliée à la masse par l'intermédiaire d'un transistor TN7. La grille du transistor TN7 est commandée par un signal EN1, et le drain et la source de ce transistor sont connectés respectivement au noeud de lecture Sin et à la masse. L'étage de lecture RST5 comprend en outre un condensateur C et un transistor TN8 supplémentaire. Le condensateur C est monté entre le noeud N2 et la grille du transistor TN5 pour supprimer ou atténuer des oscillations de courant non désirées. Le drain et la source du transistor TN8 sont respectivement connectés à la source du transistor TN5 (noeud N3) et au noeud de lecture Sin. La grille du transistor TN8 est commandée par le signal EN1 au travers d'un inverseur INV, de sorte 2888659 16 que quand le transistor TN7 est passant, le transistor TN8 est bloqué, et réciproquement. En maintenant le signal EN1 à 1 avant que la colonne du plan mémoire soit sélectionnée, le transistor TN8 est bloqué et isole le noeud de lecture Sin. Le transistor de sélection de colonne TS(k) (figure 1) se trouve ainsi isolé du reste de l'amplificateur de lecture SA5, ce qui permet de placer ce dernier dans son état de fonctionnement avant la sélection de la colonne du plan mémoire. Lorsque l'amplificateur de lecture SA5 est ainsi déconnecté du transistor de sélection de colonne par le transistor TN8, le transistor TN7 est passant et place le noeud de lecture Sin à la masse. L'amplificateur de lecture SA5 est donc activé avant une opération de lecture d'une cellule mémoire en plaçant le signal EN3 à 0 et le signal EN1 à 1. Dans ces conditions, aucun courant le ne peut circuler dans le noeud de lecture Sin, et les tensions internes à l'amplificateur de lecture présentent les valeurs suivantes: V(N2) = Vtn (tension sur le noeud N2) V(N3) = Vtn - Ib x R1 (tension sur le noeud N3) Vs = 0 V(Nl) = Vcc (tension sur le noeud Ni) V(Sout) = 0 (tension sur la sortie de donnée Sout) Dès que le signal ENI passe à 0, un fort courant passe dans les transistors TN3, TN5 et TN8, ce courant étant nécessaire à la charge de la capacité de la ligne de bit et du décodeur de colonne. La tension sur les noeuds N1, N2 et N3 chute alors rapidement. Il en résulte que le signal de sortie Sout passe à 1, ce qui rend passant le transistor TN4 qui fournit le courant Ifb nécessaire à la précharge, et qui ne peut pas être fourni par le transistor TP3 seul. La chute de la tension V(N2) sur le noeud N2 déclenche la réaction du circuit de contre réaction faisant monter la tension V(CH) au noeud CH. Le transistor TP4 qui est alors passant, limite la chute de 2888659 17 tension dans la résistance R1 durant cette phase, et ainsi accélère la commande du transistor TNS, et donc la charge de la ligne de bit. Lorsque le noeud de lecture Sin est chargé à la valeur requise, l'amplificateur de lecture SA5 a atteint son point de fonctionnement. La montée de la tension de lecture Vs qui est suivie de la chute de la tension CH, réduit la tension drain-source du transistor TP4 à une valeur telle que le courant qui le traverse est négligeable par rapport au courant circulant dans la résistance R1. L'effet du transistor TP4 disparaît donc pendant la lecture de la donnée. La figure 6 représente un amplificateur de lecture SA6 selon un autre mode de réalisation de l'invention. L'amplificateur de lecture SA6 comprend un étage de contrôle CST6, un étage de lecture RST6 et un étage de sortie OST. Ces étages sont identiques à ceux de l'amplificateur de lecture SAS, mis à part que dans l'étage de contrôle CST6, la grille du transistor TP1 est contrôlée par une tension Vb distincte de la tension Vrefp. Cette disposition rend le courant Ib indépendant du courant Ir, ce qui permet de mieux contrôler la chute de tension dans la résistance R1. La figure 7 représente un circuit électrique VG permettant de générer la tension Vb. Ce circuit comprend une première branche comportant deux transistors TP11 et TP12 montés en série. Le transistor TP11 reçoit la tension Vcc sur sa source et la tension de commande Vrefp sur sa grille. Le drain du transistor TP12 est connecté aux drains de deux transistors TN11 et TN12 montés en parallèle et dont les sources sont à la masse. Les grilles des transistors TP12 et TN11 sont commandées par un signal EN4. Le circuit VG comprend une seconde branche comportant un transistor TP13 monté en série avec un transistor TN13. La source du transistor TP13 reçoit la tension Vcc. La source du transistor TN13 est connectée à 2888659 18 la grille du transistor TN12 et est reliée à la masse par l'intermédiaire d'une résistance R11. La grille du transistor TN13 est connectée au drain du transistor TP12. La seconde branche comprend en outre un transistor TP14 dont la source reçoit la tension Vcc, dont la grille est commandée par le signal EN4 inversé par un inverseur INV11, et dont le drain qui fournit la tension Vb, est connectée à la grille du transistor TP13 et aux drains des transistors TP13 et TN13. Le circuit VG est activé en mettant le signal EN4 à O. Le signal Vrefp étant égal à Vcc - Vtp, les transistors TP11 et TP12, ainsi que les transistors TP13 et TN13 deviennent passants, tandis que les transistors TN11 et TP14 sont bloqués. Le circuit se stabilise à un état de fonctionnement tel que la tension Vd à la source du transistor TN13 et à la grille du transistor TN12 est égale à Vtn. Il en résulte que le courant Ib traversant le transistor TN13 et la résistance R11 est égal à Vtn/Rll. En se référant à l'équation (2), on peut en déduire que: Vs = Vtn - Ib x R1 = Vtn (1 - R1/R11) (3) Grâce à ces dispositions, la tension de lecture Vs 25 appliquée à la ligne de bit BL(j,k) peut être facilement ajustée en jouant sur le rapport R1/R11. Les figures 8A et 8B représentent les variations en fonction du temps de tensions présentes respectivement dans les amplificateurs SA2 et SA6, dans le cas où le courant Ir est inférieur au courant Ic. La figure 8A représente les variations des tensions Vs, EN2, Vrefl, V(Nl) et de la tension V(Sout) à la sortie de donnée Sout de l'amplificateur de lecture. La figure 8B représente les variations des tensions Vs, EN2, V(Nl) et V(Sout), 2888659 19 ainsi que des tensions V(CH) et V(CL) respectivement aux noeuds CH et CL. Sur la figure 8A, on peut observer que la durée de charge de la ligne de bit, correspondant à la durée pendant laquelle la tension de sortie V(Sout) passe de 5 V à 0 V, est de l'ordre de 80 ns. Sur la figure 8B, cette durée est de l'ordre de 40 ns. I1 résulte de la comparaison de ces deux figures, que le circuit de contre réaction de l'amplificateur de lecture SA6 réduit d'une manière importante le temps de charge de la ligne de bit, par rapport à la solution consistant à polariser la grille du transistor TN3 par la tension fixe Vrefl. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation et applications. Notamment, la résistance R1 de l'étage de contrôle CST3, CST4, CST5 OU CST6 peut être remplacée par un composant actif tel qu'un transistor dont la grille est reliée à la masse. REVENDICATIONS 1. Amplificateur de lecture (SA2, SA3, SA4, SA5, SA6) pour la lecture d'une cellule mémoire (MC(i,j,k)), réalisé avec des transistors MOS présentant une tension de seuil (Vtn) formant un paramètre technologique de l'amplificateur de lecture, et comprenant: - un noeud de lecture (Sin) relié à la cellule mémoire, - un étage actif (RST2, RST3, RST4, RST5, RST6) connecté au noeud de lecture (Sin) et comprenant des moyens (TP3, TN3, TN4) pour fournir un courant de lecture (Ic) sur le noeud de lecture, et - une sortie de donnée (Sout) reliée à un noeud (Nl) de l'étage actif où apparaît une tension électrique (V(Nl)) représentative de l'état de conductivité de la cellule mémoire, caractérisé en ce qu'il comprend des moyens (TN5) pour maintenir une tension (Vs) apparaissant sur le noeud de lecture (Sin) à une valeur inférieure à la tension de seuil (Vtn). 2. Amplificateur de lecture (SA2, SA3, SA4, SA5, SA6) selon la revendication 1, dans lequel les moyens pour maintenir la tension (Vs) du noeud de lecture à une valeur inférieure à la tension de seuil (Vtn) comprennent: - un premier transistor (TN3) et un second transistor (TN5) agencés en série dans l'étage actif (RST2, RST3, RST4, RST5, RST6), le second transistor (TN5) étant relié au noeud de lecture (Sin), et - des moyens pour appliquer aux bornes de grille du 30 premier et du second transistors des tensions de grille (Vref1, EN2; CH, CL) présentant l'une relativement à l'autre une différence de potentiel contrôlée. 2888659 21 3. Amplificateur de lecture (SA3, SA4, SA5, SA6) selon la revendication 1 ou 2, comprenant un étage de contrôle (CST3, CST4, CST5, CST6) polarisé par un courant de polarisation (Ib) et agencé pour appliquer aux bornes de grille du premier et du second transistors (TN3, TN5) des tensions de grille (CH, CL) présentant l'une relativement à l'autre une différence de potentiel déterminée par le courant (Ib) traversant une charge (Rl). 4. Amplificateur de lecture (SA6) selon la revendication 3, comprenant des moyens (VG) pour générer le courant polarisation (Ib) traversant la charge (Rl), d'une manière indépendante d'un courant (Ir) circulant dans l'étage actif (RST6). 5. Amplificateur de lecture (SA6) selon la revendication 4, dans lequel les moyens (VG) pour générer le courant de polarisation (Ib) traversant la charge (R1) comprennent une résistance (R11) au travers de laquelle le courant de polarisation est généré, la tension Vs appliquée au noeud de lecture obéissant à la relation suivante: Vs = Vtn (1 - Ri/R11) dans laquelle Vtn est la tension de seuil, R1 est la valeur de l'impédance de la charge et R11 est la valeur de la résistance des moyens de génération de courant. 6. Amplificateur de lecture (SA5, SA6) selon l'une des revendications 3 à 5, comprenant des moyens (TP4) pour limiter la chute de tension dans la charge (R1) pendant une phase de précharge du noeud de lecture (Sin). 7. Amplificateur de lecture (SA5, SA6) selon la 35 revendication 6, dans lequel les moyens pour limiter la 2888659 22 chute de tension dans la charge (R1) comprennent un transistor (TP4) monté en parallèle avec la charge, commandé par la tension (Vs) sur le noeud de lecture (Sin). 8. Amplificateur de lecture (SA5, SA6) selon l'une des revendications 3 à 7, dans lequel la charge (R1) comprend au moins l'un des éléments du groupe comportant une résistance et un transistor MOS. 9. Amplificateur de lecture (SA4, SA5, SA6) selon l'une des revendications 3 à 8, comprenant des moyens (TN6) pour décharger un noeud (N2) de connexion entre le premier et le second transistor (TN3, TN5), et ainsi éviter une situation de blocage. 10. Amplificateur de lecture (SA4, SA5, SA6) selon la revendication 9, dans lequel les moyens (TN6) pour décharger le noeud (N2) de connexion entre le premier et le second transistor (TN3, TN5), comprennent un transistor connecté entre le noeud et la masse. 11. Amplificateur de lecture (SA4, SA5, SA6) selon la revendication 9 ou 10, comprenant des moyens (C) pour 25 atténuer des oscillations apparaissant dans le noeud (N2). 12. Amplificateur de lecture (SA3, SA4, SA5, SA6) selon l'une des revendications 3 à 11, dans lequel l'étage actif (RST3, RST4, RST5, RST6) comprend un premier générateur de courant (TP3, TN4) relié au noeud de lecture (Sin) par l'intermédiaire des premier et second transistors (TN3, TN5), et l'étage de contrôle (CST3, CST4, CST5, CST6) comprend un second générateur de courant (TP1) fournissant le courant de polarisation (Ib) traversant la charge (R1). 13. Amplificateur de lecture (SA5, SA6) selon l'une des revendications 1 à 12, comprenant des moyens (TN7, TN8) pour activer l'amplificateur de lecture avant une phase de précharge du noeud de lecture (Sin). 14. Amplificateur de lecture (SA5, SA6) selon la revendication 13, dans lequel les moyens (TN7, TN8) pour activer l'amplificateur de lecture (SA5) avant une phase de précharge du noeud de lecture (Sin) comprennent des moyens (TN8) pour déconnecter l'amplificateur de lecture du noeud de lecture (Sin) pendant l'activation de l'amplificateur de lecture. 15. Mémoire non volatile comprenant au moins une cellule mémoire (MC(i,j, k)), caractérisée en ce qu'elle comprend au moins un amplificateur de lecture (SA2, SA3, SA4, SA5, SA6) selon l'une des revendications 1 à 14, pour lire la cellule mémoire.