Brevet FR2885261A1 — publié le 20061103

ELÉMENT INTÉGRÉ DE MÉMOIRE DYNAMIQUE À ACCÈS ALÉATOIRE La présente invention concerne un élément intégré de mémoire dynamique à accès aléatoire, ou DRAM (pour Dynamic Random Access Memory ) . Elle concerne aussi un procédé d'effacement d'un bit stocké dans l'élément de mémoire, ainsi qu'un plan de mémoire comprenant de tels éléments. Certains éléments DRAM sont constitués d'un transistor d'accès et d'un condensateur. Le stockage d'un bit dans un tel élément est associé à une quantité de charges électriques contenue dans le condensateur. Lorsque la quantité de charges électriques contenue dans le condensateur est supérieure à un seuil prédéfini, le bit stocké est égal à 1. A l'inverse, le bit stocké est égal à 0 lorsque la quantité de charges électriques contenue dans le condensateur est inférieure au seuil prédéfini. Or, une mémoire constituée de tels éléments possède un prix de revient élevé, notamment à cause des étapes de fabrication nécessaires pour réaliser les condensateurs des éléments DRAM. Pour réduire le prix de la mémoire et augmenter le niveau d'intégration de celle-ci, des nouveaux éléments DRAM ont été proposés qui ne comportent pas de condensateurs. De tels éléments de mémoire comprennent seulement un transistor MOS (pour Métal-Oxyde-Semiconducteur ) qui incorpore une zone centrale de matériau semiconducteur capable de stocker elle-même une certaine quantité de charges électriques. Autrement dit, le transistor lui-même peut contenir une quantité variable de charges électriques, qui est associée à la valeur binaire stockée. Ces nouveaux éléments de mémoire sont appelés éléments DRAM sans condensateur. Les figures la et 1 b représentent une section d'un tel élément DRAM sans condensateur, et illustrent respectivement une étape d'écriture d'un bit et une étape d'effacement du bit écrit. Un substrat semiconducteur de l'élément DRAM sans condensateur possède une surface S sensiblement plane. D2 désigne une direction perpendiculaire à la surface S. La référence 100 désigne une partie conductrice inférieure du substrat, qui peut être maintenue à un potentiel électrique de référence, par convention égal à 0 V (volt), ou à la masse. La partie inférieure du substrat 100 est recouverte d'une couche 101 de 2885261 2 matériau isolant électriquement, par exemple de silice (SiO2), et d'une couche 102 de silicium semiconducteur. Un tel substrat muni des couches 101 et 102 est utilisé dans la technologie de réalisation de circuits intégrés qui est désignée par SOI (pour Silicon On Isolator en anglais, se traduisant par silicium sur isolant ). Le transistor MOS de l'élément DRAM sans condensateur est désigné globalement par la référence 10. II comprend les éléments suivants: - une zone de source 1 et une zone de drain 2; - une zone 5 de stockage de charges électriques s'étendant entre les zones 1 et 2 selon une direction Dl parallèle à la surface S. La zone 5 peut également être appelée substrat flottant, par analogie avec la technologie de réalisation de transistors MOS dite sur silicium massif (technologie désignée par bulk en anglais) ; et une zone de grille 3 disposée au dessus de la surface S et séparée de 15 la zone 5 par une couche d'isolation de grille 4. Les zones 1 et 2 sont dopées n et la zone 5 est dopée p. Elles sont disposées dans la couche 102, et isolées électriquement de la partie inférieure du substrat 100 par la couche 101. Les figures l c et 1d représentent deux sections d'un tel élément DRAM sans condensateur, dans des plans respectifs perpendiculaires à la direction Dl. Le plan de section de la figure l c coupe le transistor 10 au niveau de la zone 5, et le plan de section de la figure 1 d coupe le transistor 10 au niveau de la zone 1 ou de la zone 2. Les zones 1, 2 et 5 sont entourées d'une barrière latérale 103 de matériau isolant, dont l'épaisseur selon la direction D2 est égale à l'épaisseur de la couche 102 dans laquelle sont réalisées les zones 1, 2 et 5. Pour la technologie de fabrication des transistors MOS désignée par 120 nm (nanomètres), la couche 4 peut avoir une épaisseur selon la direction D2 comprise entre 1,5 nm et 6,5 nm, et la longueur du transistor, c'est-àdire la distance entre les zones 1 et 2 selon la direction Dl, peut être comprise entre 120 nm et 280 nm. Ces dimensions peuvent être plus faibles pour des technologies ultérieures de fabrication de transistors MOS. 2885261 3 La couche 102 possède une épaisseur comprise entre 20 nm et 150 nm. Cette épaisseur est telle qu'une zone de désertion de porteurs électriques générée par la zone de grille 3 dans la zone 5 ne s'étend pas jusqu'à la couche 101. Le substrat est alors appelé substrat SOI partiellement déserté par l'Homme du métier. En fonctionnement, un tel élément DRAM sans condensateur peut présenter deux états distincts qui correspondent respectivement à une valeur binaire stockée égale à 1 ou à 0. Ces deux états sont associés respectivement à des quantités de charges électriques positive et négative contenues dans la zone 5. Pour écrire la valeur 1 dans l'élément DRAM sans condensateur (figure la), un courant électrique est généré de la zone de drain 2 vers la zone de source 1. Pour cela, les potentiels électriques suivants sont appliqués respectivement à la zone de source 1, à la zone de drain 2, et à la zone de grille 3: 0 V, 2,5 V et 1,0 V environ. Le transistor 10 est alors dans un état passant de conduction électrique: un flux important d'électrons, notés e" sur la figure la, circule de la zone de source 1 vers la zone de drain 2, au travers d'une portion de la zone 5 située contre la couche d'isolation de grille 4. Cette portion conductrice de la zone 5 forme un chemin de conduction entre les zones 1 et 2: elle constitue le canal du transistor 10, référencé 6. Ce flux d'électrons provoque, par des collisions se produisant à l'extrémité du canal 6 proche la jonction entre les zones 5 et 2, des paires électrons-trous. Ce phénomène est appelé ionisation par impact. Les électrons e créés par les collisions sont évacués par la zone de drain 2, et les trous h+ s'accumulent dans la zone 5 à proximité des jonctions respectives de la zone 5 avec les zones 1 et 2, et à proximité de la couche 101. Ces lieux d'accumulation des trous constituent la zone de charge d'espace. Les trous h+ sont maintenus à l'intérieur de la zone 5 par la barrière de potentiel électrique positive, d'environ 0,6 V, de la jonction électrique entre la zone 5 et la zone de source 1 d'une part, et entre la zone 5 et la zone de drain 2 d'autre part. Une quantité suffisante de trous qui est ainsi contenue dans la zone 5 correspond au stockage de la valeur binaire 1 dans l'élément DRAM sans condensateur. 2885261 4 Pour effacer cette valeur binaire 1 stockée (figure lb), le transistor 10 est amené dans un état de polarisation inversée: la zone de source 1 est portée à 0 V, la zone de drain 2 est portée à -1,5 V et la zone de grille 3 est portée à un potentiel de 1,0 V environ. Les trous h+ sont ainsi évacués par la zone de drain 2. Mais, pendant cette étape d'effacement, le transistor 10 est de nouveau dans un état passant de conduction électrique. Un courant électrique important, noté I sur la figure 1 b, circule alors de la zone de source 1 vers la zone de drain 2. II en résulte une consommation d'énergie élevée lors de l'effacement du bit stocké. Une réduction de cette consommation d'énergie pendant l'effacement pourrait être obtenue en réduisant le potentiel électrique appliqué à la zone de grille 3, de façon à empêcher la formation d'un canal dans la zone 5 et mettre ainsi le transistor 10 dans un état bloqué. Par exemple, la zone de grille 3 pourrait être portée à 0 V pendant l'effacement du bit stocké, au lieu de 1,0 V. Mais les trous h+ sont alors mal évacués vers la zone de drain 2, à cause de l'interaction électrostatique présente entre la zone de stockage 5 et la zone de source 1. A la fin de l'étape d'effacement, une quantité résiduelle de trous h+ reste encore dans la zone de stockage 5, de sorte que l'effacement du bit est incomplet. Indépendamment du mode d'effacement mis en oeuvre, en mettant le transistor 10 dans un état passant ou bien dans un état bloqué, l'amplitude de variation qui est obtenue pour la quantité des charges électriques contenues dans la zone 5 est insuffisante. Autrement dit, les quantités de charges électriques correspondant respectivement aux valeurs binaires 1 et 0 ne sont pas assez distinctes. Un transistor MOS fabriqué de façon usuelle ne peut donc pas être utilisé comme élément DRAM sans condensateur. Pour pallier cette difficulté, il a été proposé de stabiliser le potentiel électrique de la zone 5 en associant une électrode supplémentaire au transistor 10. L'effacement de la valeur binaire 1 peut alors être facilité, et la capacité de rétention d'une quantité de charges électriques dans la zone 5 peut être améliorée (voir par exemple T. Ohsawa et al., IEEE JSSC 2002, vol. 37, no 11, pp. 1510-1522). Selon une première configuration proposée, des 2885261 5 protubérances de la partie 100 du substrat sont situées de part et d'autre de la zone de stockage 5. Mais le transistor 10 devient alors particulièrement complexe à réaliser. Selon une seconde configuration proposée, la couche d'isolation 101 est très fine: elle possède une épaisseur de l'ordre de 25 nm. Une telle épaisseur ne correspond pas à celle du procédé standard SOI, pour lequel l'épaisseur de la couche 101 est de l'ordre de 200 à 500 nm. Un substrat spécifique, qui n'est pas encore disponible commercialement, est alors nécessaire pour réaliser des éléments DRAM sans condensateur ayant la seconde configuration proposée. En outre, de tels éléments DRAM sans condensateur présentent encore une consommation d'énergie élevée, puisque le transistor est en mode passant lors de l'effacement. Un but de la présente invention consiste à proposer une configuration d'élément DRAM sans condensateur qui ne présente pas les inconvénients cités ci-dessus. Pour cela, l'invention propose un élément intégré de mémoire dynamique à accès aléatoire adapté pour stocker un bit, qui comprend un transistor MOS disposé à la surface d'un substrat sensiblement plan. Le transistor comprend: - une zone de source et une zone de drain espacées l'une par rapport à 20 l'autre et ayant un premier type de dopage; - une zone de stockage de charges électriques s'étendant entre les zones de source et de drain selon une première direction parallèle à la surface du substrat, et ayant un dopage d'un second type opposé au premier type; et -une zone de grille s'étendant au dessus de la zone de stockage en étant isolée de celle-ci par une couche d'isolation. Les zones de source, de drain et de stockage sont séparées électriquement d'une partie conductrice inférieure du substrat. En outre, une surface de jonction électrique entre la zone de source et la zone de stockage est plus petite qu'une surface de jonction électrique entre la zone de drain et la zone de stockage. De cette façon, l'influence électrostatique exercée par la zone de source sur des charges électriques contenues dans la zone de 2885261 6 stockage est diminuée, par rapport à l'influence électrostatique exercée par la zone de drain sur ces charges électriques. Un bit stocké dans un tel élément DRAM peut alors être effacé en appliquant un potentiel électrique nul au substrat, à la zone de source et à la zone de grille du transistor, et en appliquant simultanément à la zone de drain un potentiel électrique adapté pour repousser des charges électriques contenues dans la zone de stockage. Les charges électriques contenues dans la zone de stockage peuvent ainsi être évacuées efficacement par la zone de source. Un élément de mémoire selon l'invention peut donc être utilisé comme 10 élément DRAM sans condensateur, au sens défini précédemment. Lors de l'effacement d'une valeur binaire stockée dans un élément DRAM selon l'invention, les potentiels électriques des zones de source, de drain et de grille peuvent être tels que le transistor est maintenu dans un état bloqué. Le courant de conduction entre la zone de drain et la zone de source, via la zone de stockage, est alors nul. Une source d'alimentation de l'élément DRAM ne délivre donc pas d'énergie pendant l'effacement du bit. Il en résulte une réduction importante de la consommation énergétique de l'élément DRAM. De préférence, la surface de la jonction électrique entre la zone de source et la zone de stockage est plus petite que la surface de la jonction électrique entre la zone de drain et la zone de stockage d'un facteur supérieur à 1,5. Dans ce cas, l'influence électrostatique exercée par la zone de drain sur des charges électriques contenues dans la zone de stockage est nettement prépondérante, de sorte que les charges électriques peuvent être évacuées encore plus efficacement pour effacer le bit stocké. Avantageusement, une largeur de la jonction électrique entre la zone de source et la zone de stockage est plus courte qu'une largeur de la jonction électrique entre la zone de drain et la zone de stockage, ces largeurs étant mesurées parallèlement à la surface du substrat et perpendiculairement à la première direction. Dans ce cas, les deux jonctions de source et de drain peuvent avoir une même épaisseur selon la direction perpendiculaire à la surface du substrat, de sorte que la structure de l'élément DRAM est simplifiée. 2885261 7 Selon un mode de réalisation de l'invention, la jonction électrique entre la zone de source et la zone de stockage et la jonction électrique entre la zone de drain et la zone de stockage peuvent chacune être sensiblement planes. L'élément DRAM possède alors une structure encore plus simple. Selon d'autres modes de réalisation de l'invention, la jonction entre la zone de source et la zone de stockage peut être encore sensiblement plane, alors que la jonction entre la zone de drain et la zone de stockage peut présenter au moins une variation d'orientation entre plusieurs points de cette jonction. Cette variation d'orientation de la jonction entre la zone de drain et la zone de stockage augmente la largeur effective de cette jonction. Dans ce cas, pour obtenir un bon contrôle de l'état de conduction du transistor, la zone de grille peut posséder une section, dans un plan parallèle à la surface du substrat, ayant un contour qui se superpose, du côté de la zone de drain, à une projection de la jonction électrique entre la zone de drain et la zone de stockage. Un élément DRAM selon l'invention peut être réalisé à partir d'un substrat de technologie SOI. Dans ce cas, l'élément DRAM comprend en outre une couche d'isolation électrique enterrée qui est disposée entre les zones de source, de drain et de stockage d'une part, et la partie conductrice inférieure du substrat d'autre part, selon une seconde direction perpendiculaire à la surface de substrat. Cette couche d'isolation enterrée réalise la séparation électrique entre les zones de source, de drain et de stockage, et la partie conductrice inférieure du substrat. Elle peut posséder une épaisseur comprise entre 25 et 400 nm selon la seconde direction. Une telle épaisseur correspond à un substrat standard utilisé en technologie SOI. L'élément DRAM peut alors comprendre en outre une barrière latérale de matériau isolant disposée au sein du substrat de part et d'autre du transistor parallèlement à la surface du substrat. Cette barrière s'étend en profondeur dans le substrat au moins jusqu'à la couche d'isolation électrique enterrée. Un tel élément DRAM à couche d'isolation enterrée peut être adapté de sorte que, lors d'un fonctionnement de l'élément, la zone de stockage présente une zone de désertion moins épaisse que la zone de stockage elle2885261 8 même, selon la seconde direction. Pour cela, l'épaisseur de la zone de stockage peut être choisie de façon appropriée, ou une contreélectrode peut être disposée dans la partie inférieure du substrat, de façon à exercer une influence électrostatique sur des charges électriques contenues dans le volume de stockage. Alternativement, un élément DRAM selon l'invention peut être réalisé à partir d'un substrat de silicium massif. Aucune couche isolante électriquement ne sépare alors les zones de source, de drain et de stockage du transistor de la partie conductrice inférieure du substrat. La séparation électrique peut être réalisée par une jonction électrique enterrée, disposée entre les zones de source, de drain et de stockage d'une part, et la partie conductrice inférieure du substrat d'autre part, selon la seconde direction perpendiculaire à la surface du substrat. Pour isoler électriquement l'élément DRAM d'autres composants électroniques disposés sur le même substrat, l'élément DRAM peut comprendre en outre une barrière latérale de matériau isolant disposée au sein du substrat de part et d'autre du transistor parallèlement à la surface du substrat. Cette barrière latérale s'étend alors en profondeur dans le substrat au moins jusqu'à la jonction électrique enterrée. La jonction électrique enterrée peut être formée entre la zone de stockage et une zone semiconductrice enterrée ayant un dopage du premier type, à une profondeur dans le substrat située au delà de limites des zones de source et de drain d'un côté opposé à la surface du substrat. Eventuellement, l'élément DRAM peut comprendre en outre des moyens d'application d'un potentiel électrique de polarisation à la zone semiconductrice enterrée, adaptés pour maintenir la jonction électrique enterrée dans un état bloqué. L'invention propose également un procédé d'effacement d'un bit stocké dans un élément intégré de mémoire dynamique à accès aléatoire tel que décrit précédemment. Suivant ce procédé, la zone de source, la zone de drain et la zone de grille ont des potentiels électriques respectifs adaptés de sorte que la zone de drain exerce une force répulsive sur des charges électriques contenues dans le volume de stockage pour évacuer ces charges par la zone 2885261 9 de source, et de sorte que le transistor est simultanément dans un état bloqué. De préférence, un écart absolu entre les potentiels électriques respectifs de la zone de drain et de la zone de source est supérieur ou égal à 1,2 V à au moins un instant pendant ledit effacement. L'effacement du bit stocké dans l'élément DRAM est alors total et rapide. L'invention concerne enfin un plan de mémoire comprenant des éléments DRAM sans condensateur tels que décrits précédemment, disposés selon un agencement matriciel à la surface d'un substrat commun à ces éléments. L'invention concerne enfin un procédé d'effacement d'un mot stocké dans un tel plan mémoire, suivant lequel on applique un premier et un deuxième potentiels électriques respectivement à la ligne de source et à la ligne de mot affectées à une rangée d'éléments de mémoire contenant le mot stocké, les premier et deuxième potentiels électriques étant sélectionnés pour mettre chaque transistor d'élément de mémoire de ladite rangée dans un état bloqué, et suivant lequel on applique un troisième potentiel électrique à l'ensemble des lignes de bit de façon que les premier et troisième potentiels électriques provoquent, au sein de chaque élément de mémoire de ladite rangée, une évacuation de charges présentes dans la zone de stockage vers la zone de source. D'autres particularités et avantages de la présente invention apparaîtront dans la description ci-après de plusieurs exemples de réalisation non limitatifs, en référence aux dessins annexés, dans lesquels: - les figures la et 1 b, déjà décrites, illustrent respectivement des étapes d'écriture et d'effacement d'un bit dans un élément DRAM sans condensateur selon l'art antérieur; - les figures 1c et 1d, déjà décrites, sont des sections d'un élément DRAM sans condensateur tel que considéré dans les figures la et lb; - les figures 2a à 2d sont des vues de dessus respectives d'éléments DRAM selon l'invention, pour quatre modes de réalisation distincts; 2885261 -10- - la figure 3 illustre une étape d'effacement d'un bit stocké dans un élément DRAM selon l'invention; - la figure 4 illustre des variations d'une quantité de charges électriques contenue dans un élément DRAM conforme à la figure 2d; - la figure 5 est un diagramme de connexion d'un plan de mémoire comprenant des éléments DRAM selon l'invention; - les figures 6a et 6b sont des vues de dessus de plans de mémoire comprenant des éléments DRAM selon l'invention; et - la figure 7 illustre un autre type de réalisation d'éléments DRAM selon l'invention. Sur ces figures, des références identiques désignent des éléments identiques, ou qui ont une fonction identique. En outre, les dimensions des parties de transistors représentées ne sont pas en proportion avec des dimensions réelles. En particulier, des dimensions selon des directions différentes ne sont pas nécessairement reproduites avec un même facteur d'échelle. Un élément DRAM selon l'invention peut être réalisé par la technologie SOI de fabrication de circuits électroniques intégrés. L'élément DRAM possède alors une structure dont une section dans un plan perpendiculaire à la surface du substrat est analogue à celle représentée sur la figure la. La couche 101 est une couche de silice (SiO2), qui possède avantageusement une épaisseur pouvant être comprise entre 200 et 500 nm selon la direction D2, perpendiculaire à la surface du substrat S. Elle isole électriquement une couche de silicium semiconducteur 102 d'une partie conductrice inférieure 100 du substrat. L'épaisseur de la couche de silicium 102, dans laquelle sont formées les zones de source 1, de stockage de trous 5 et de drain 2 peut être de 1 pm (micromètre), par exemple, selon la direction D2. Dans les exemples de réalisation de l'invention qui sont décrits dans la suite, les zones 1 et 2 sont dopées n, et la zone 5 est dopée p. Autrement dit, le transistor 10 est de type NMOS. Selon un premier mode de réalisation de l'invention, les deux jonctions J1 et J2, respectivement entre les zones 1 et 5, et entre les zones 2 et 5, sont planes et orientées perpendiculairement à la direction Dl. La figure 2a est une vue du dessus d'un tel élément DRAM, selon une direction d'observation parallèle à la direction D2, en sens opposé à celle-ci. Pour augmenter la clarté de la figure 2a, les types n ou p des dopages des zones 1 et 2 et 5 sont indiqués. Une projection de la zone de stockage 5 dans le plan de la figure possède deux côtés rectilignes, respectivement contre les zones de source 1 et de drain 2, et deux épaulements latéraux 51 et 52. La zone 5 présente une première largeur w1 du côté de la zone de source 1, selon une direction D3 perpendiculaire à la direction Dl et contenue dans un plan parallèle à la surface du substrat S, et une seconde largeur w2, supérieure à w1, du côté de la zone de drain 2. w1 et w2 sont donc sensiblement égales aux largeurs respectives des jonctions JI et J2. wa et wb désignent respectivement les largeurs des épaulements 51 et 52 selon la direction D3. A titre d'illustration, lorsqu'une technologie de réalisation de transistors MOS à 0,13 pm est utilisée, wa et wb peuvent être égales 0,28 pm environ. Lorsque les deux épaulements 51 et 52 de la zone 5 ont des largeurs identiques, autrement dit lorsque wa=wb, la projection de la zone 5 dans un plan parallèle à la surface S présente une forme en T. Sur la figure 2a, cette forme en T est inversée entre le haut et le bas. Si la zone 5 ne présente un épaulement que d'un seul côté (wa=0 par exemple), la projection de la zone 5 dans un plan parallèle à la surface S possède une forme en L. De même, une forme trapézoïdale est obtenue lorsque les deux épaulements 51 et 52 sont orientés obliquement par rapport aux directions Dl et D3. Conformément à la figure 2a, une projection de la zone de grille 3 de l'élément DRAM dans un plan parallèle à la surface S présente une forme rectangulaire. L1 désigne la longueur de la zone de grille 3 parallèlement à la direction Dl. La figure 2b illustre un perfectionnement de l'élément DRAM de la figure 2a. Les zones 1, 2 et 5 sont identiques à celles qui viennent d'être 2885261 -12- décrites. La projection de la zone de grille 3 de l'élément DRAM dans un plan parallèle à la surface S présente maintenant une forme de papillon. Pour cela, la zone de grille 3 possède une partie centrale 3a sensiblement de mêmes dimensions que la zone de stockage 5, parallèlement à la surface S. Elle possède en outre deux parties latérales 3b et 3c qui sont situées de part et d'autre d'un plan médian M perpendiculaire à la direction D3 et coupant les zones 1 et 2. Les parties latérales 3b et 3c de la zone de grille 3 ont une même longueur L2 selon la direction D1, qui est supérieure à la longueur LI de la partie centrale 3a. Eventuellement, les longueurs respectives des deux parties lartérales 3b et 3c peuvent être différentes. Des premiers côtés respectifs de la partie centrale 3a et de chacune des parties latérales 3b et 3c de la zone de grille, du côté de la zone de drain 2, sont alignés. En outre, des seconds côtés respectifs des parties 3a, 3b et 3c de la zone de grille, du côté de la zone de source 1, sont raccordés par des pans obliques intermédiaires 31 et 32. De cette façon, un décalage involontaire de la zone de grille 3 par rapport à la zone 5, parallèlement à la direction Dl et en direction de la zone de drain 2, n'engendre qu'une réduction progressive du contrôle de l'état de conduction de la jonction électrique J1 par la zone de grille 3. La forme particulière de la zone 5 dans ce premier mode de réalisation de l'invention ne provoque alors pas de diminution brutale d'un rendement de fabrication d'élément DRAM. La figure 2c correspond à la figure 2a pour un deuxième mode de réalisation d'un élément DRAM selon l'invention. La jonction électrique J1, entre la zone de source 1 et la zone de stockage 5, est encore plane. La jonction électrique J2, entre la zone de drain 2 et la zone de stockage 5, présente une forme de créneau, de sorte que l'orientation d'un plan tangent à la jonction J2 varie en se déplaçant dans la jonction. Conformément à la figure 2c, la zone 5 possède un prolongement 53 qui pénètre dans la zone de drain 2. Le prolongement 53 a une largeur z inférieure à la largeur wl d'une partie principale de la zone 5. Les largeurs z et I sont mesurées selon la direction D3. La largeur effective w2 de la jonction J2 est alors égale à la somme de la largeur w1 et des deux longueurs des côtés latéraux 54 et 55 du prolongement 53 selon la direction Dl. Elle est donc supérieure à la largeur de la jonction J1, 2885261 -13- qui est sensiblement égale à w1. A titre d'exemple, les longueurs des côtés 54 et 55 du prolongement 53, selon la direction Dl, peuvent être égales à 0,13 pm. Selon un troisième mode de réalisation de l'invention illustré par la figure 2d, la jonction J2 présente encore une forme de créneau, mais celui-ci est constitué par un prolongement 23 de la zone de drain 2 qui pénètre dans la zone de stockage 5. Par analogie avec le deuxième mode de réalisation, z et w1 désignent encore respectivement la largeur du créneau et la largeur de la zone 5 selon la direction D3. z est inférieure à w1. La largeur de la jonction JI est encore sensiblement égale à w1, et la largeur effective w2 de la jonction J2 est égale à la somme de w1 et deslongueurs des côtés latéraux 24 et 25 du prolongement 23. Les longueurs des côtés 24 et 25 du prolongement 23, selon la direction Dl, peuvent être égales à 0,13 pm, par exemple. Dans les deuxième et troisième modes de réalisation précédents, illustrés respectivement par les figures 2c et 2d, il est avantageux que la zone de grille 3 possède une section, dans un plan parallèle à la surface du substrat S, ayant un contour qui se superpose sensiblement, du côté de la zone de drain 2, à une projection du créneau de la jonction électrique J2. L'état de conduction de la jonction électrique J2 est alors bien contrôlé par un potentiel électrique appliqué à la zone de grille 3. L'écriture d'un bit dans un élément DRAM conforme à l'un des modes de réalisation décrits ci-dessus peut être effectuée de la même façon que pour un élément DRAM sans condensateur de l'art antérieur (voir figure la) . Les zones de source 1 et de grille 3 sont respectivement portées à 0 V et 1 V, par exemple. La différence entre les potentiels électriques des zones 3 et 1 étant supérieure à la tension de seuil du transistor, qui est en général comprise entre 0,2 V et 0,8 V, le transistor 10 est dans un état passant. Si un potentiel électrique positif est appliqué en même temps à la zone de drain 2, par exemple un potentiel électrique de l'ordre de 2,5 V, un flux d'électrons circule de la zone 1 vers la zone 2, qui génère des trous h+ par collisions sur les atomes de la zone 5. Ces trous h+ forment la quantité de charges électriques qui est contenue dans la zone 5 pour stocker la valeur binaire 1. Si un faible 2885261 -14potentiel électrique, par exemple compris entre 0 V et 1,2 V, est appliqué à la zone de drain 2 alors que le transistor 10 est passant, aucun flux d'électrons ne circule de la zone 1 vers la zone 2 de façon à créer une quantité importante de trous h+ dans la zone 5. L'absence d'une quantité suffisante de trous dans la zone 5 correspond à la valeur binaire 0 inscrite dans l'élément DRAM. Ainsi, une charge électrique est générée ou non dans la zone de stockage 5, en fonction du potentiel électrique appliqué à la zone de drain 2 quand le transistor 10 est mis dans un état passant. Pendant l'écriture de la valeur 0, les inventeurs ont constaté que l'élément DRAM peut présenter une consommation d'énergie résiduelle si le potentiel électrique appliqué à la zone de drain 2 est supérieur à 0 V. A l'inverse, si la zone de drain 2 est portée au potentiel nul pendant l'écriture de la valeur 0, une interaction parasite peut apparaître entre des éléments DRAM voisins ayant des bornes de connexion communes. La figure 3 illustre l'étape d'effacement d'un bit stocké dans un élément DRAM selon l'invention correspondant indifféremment à l'une des figures 2a-2d. Les potentiels électriques suivants sont respectivement appliqués aux zones de source 1, de drain 2 et de grille 3: 0 V, 1,2 V et 0 V. Pour ces valeurs, le potentiel électrique de la partie 100 du substrat est encore pris comme référence (égal à 0 V). La combinaison d'une valeur positive du potentiel électrique appliqué à la zone de drain 2 avec une influence électrostatique importante présente entre la zone de drain 2 et la zone de stockage 5 provoque une évacuation des trous h+ contenus dans la zone 5 vers la zone de source 1. Cette évacuation est importante, grâce à la répulsion électrostatique exercée par la zone de drain 2 sur les trous h+ présents dans la zone de stockage 5. Le mode de fonctionnement qui vient d'être décrit pour un élément de mémoire selon l'invention correspond donc à celui d'un élément DRAM sans condensateur. Dans ce mode de fonctionnement, le transistor 10 est bloqué pendant l'étape d'effacement, étant donné que l'écart entre le potentiel électrique de la zone de grille 3 et celui de la zone de source 2 est inférieur à la tension de 2885261 -15- seuil du transistor 10. Le courant consommé par l'élément DRAM est donc négligeable lors de l'effacement de la valeur binaire stockée. En outre, on peut noter qu'un potentiel électrique supérieur à 1,2 V appliqué à la zone de drain 2, jusqu'à 2,5 V, augmente la répulsion électrostatique exercée sur les trous h+ et permet ainsi d'évacuer encore plus efficacement les charges électriques présentes dans la zone 5. Il est entendu que tout autre ensemble de valeurs de potentiels électriques d'effacement qui permet une évacuation des trous présents dans la zone 5 vers la zone de source 1, tout en maintenant le transistor 10 dans un état bloqué, convient également. Il est néanmoins précisé que la tension de seuil du transistor peut varier en fonction d'un potentiel électrique de polarisation appliqué à la partie 100 du substrat. La figure 4 reproduit les variations de la quantité de charges électriques qui est contenue dans la zone 5 pendant un cycle de fonctionnement de l'élément DRAM. L'axe horizontal représente une coordonnée temporelle t, mesurée en nanosecondes (ns), et l'axe vertical repère la quantité Q de charges électriques contenue dans la zone 5, mesurée en coulomb (C). On suppose que la zone 5 ne contient pas de trous initialement. On procède alors à l'écriture d'une valeur binaire égale à 1, pendant 100 ns environ (étape W pour Write ou écriture). L'étape suivante, notée A, correspond à la rétention de la valeur binaire stockée. Elle dure, par exemple, 200 ns. La valeur stockée est alors effacée pendant 100 ns de la façon qui a été décrite plus haut (phase E pour effacement, ou Erase en anglais), puis une nouvelle étape de rétention a lieu, qui correspond à une attente avant l'écriture d'une nouvelle valeur binaire dans l'élément DRAM. La courbe en trait plein représente les variations de la quantité de charges électriques pour un élément DRAM selon le troisième mode de réalisation de l'invention correspondant à la figure 2d. A titre de comparaison, la courbe en pointillés indique les variations correspondantes pour un élément DRAM sans condensateur selon l'art antérieur, c'est-à-dire avec des jonctions électriques de source et de drain qui ont des dimensions identiques. Les valeurs, exprimées en volts, des potentiels électriques appliqués à chaque élément 2885261 -16- DRAM pendant les différentes étapes du cycle de fonctionnement de la figure 4 sont rappelées dans le tableau ci-dessous: Etape Ecriture (W) de la A (rétention) E (effacement) R (lecture) valeur 1 / de la valeur 0 (i. e. non- écriture) Source (1) 0 1,2 0 0 Elément 1,2 0,4 DRAM selon Drain (2) 2,5 / 1,2 ou 0 1,2 (jusqu'à 2,5) l'invention Grille (3) 1,0 0 0 0,8 Élément Source (1) 0 0 0 0 DRAM selon Drain (2) 2,5/0 0 -1,5 0,4 l'art antérieur Grille (3) 1,0 -1,0 1,0 0,8 Pour les deux éléments DRAM, les potentiels électriques appliqués aux zones 1, 2 et 3 pendant l'étape de rétention sont choisis de façon à créer un puits de potentiel dans la zone de stockage 5. Les charges électriques correspondant à la valeur binaire stockée y restent alors pendant une durée supérieure à une milliseconde. Par ailleurs, une étape de lecture de la valeur binaire stockée (colonne du tableau intitulée R pour read en anglais) est identique pour les deux éléments DRAM. Une telle étape de lecture est donc connue de l'Homme du métier et n'est pas reprise dans le graphe de la figure 4. Les observations suivantes peuvent être faites, à partir des courbes de la figure 4 pour l'élément DRAM selon l'invention: - en fin d'effacement, la quantité résiduelle de charges électriques contenue dans la zone 5, notée Q0, est inférieure à celle obtenue avec l'élément DRAM selon l'art antérieur; et - pendant la rétention de la valeur binaire 1 stockée, la quantité de charges électriques contenue dans la zone 5, notée QI, est presque constante pour l'élément DRAM selon l'invention, alors qu'elle décroît pour l'élément DRAM de l'art antérieur. La rétention de la valeur binaire 1 est donc meilleure pour l'élément DRAM de l'invention. 2885261 -17- Il en résulte que la variation, lors de l'effacement, de la quantité de charges électriques contenue dans la zone 5 est plus grande, en valeur absolue, pour l'élément DRAM selon l'invention que pour l'élément DRAM de l'art antérieur. Cette variation, notée AQi, est de -1, 2.10"16 C environ pour l'élément DRAM selon l'invention, et de -0,8.10"16 C pour l'élément DRAM de l'art antérieur (AQA). Les deux états de charge qui correspondent respectivement aux valeurs binaires 0 et 1 sont plus différenciés l'un par rapport à l'autre pour un élément DRAM selon l'invention que pour un élément DRAM sans condensateur selon l'art antérieur. Autrement dit, la marge de lecture est plus importante. Corrélativement, la variation du potentiel électrique de la zone 5, entre les deux états qui correspondent respectivement aux valeurs binaires 0 et 1, considérés juste avant et juste après un effacement du bit, est de -0, 45 V pour l'élément DRAM de l'invention, contre -0,35 V pour l'élément DRAM de l'art antérieur. La figure 5 est un schéma des connexions électriques d'un plan de mémoire comprenant des éléments DRAM selon l'invention. Les éléments DRAM sont organisés de façon matricielle à la surface d'un substrat commun sensiblement plan, selon des colonnes parallèles à la direction Dl et des rangées parallèles à la direction D3. Les éléments DRAM d'une même rangée sont dédiés au stockage de bits appartenant à un même mot: ils sont destinés à être lus ou effacés en même temps. Les références 0,..., n et n+1 indiquent des emplacements de stockage de mots distincts, n étant un nombre entier. Les zones de grille 3 respectives des transistors 10 d'une même rangée sont connectées à une ligne de mot affectée à cette rangée, notée WLn pour l'emplacement de mot n. Parallèlement, les zone de source 1 des transistors 10 d'une même rangée sont connectées à une ligne de source affectée à cette rangée, et notée SLn pour l'emplacement de mot n. En outre, les zones de drain 2 des transistors 10 d'une même rangée sont connectées à des lignes de bit différentes, notées BLO, BL1,..., BLm, où m est un nombre entier, par exemple égal à 16 ou 32. Une ligne de bit donnée est affectée à une colonne unique de transistors 10 dans le plan de mémoire. 2885261 -18- Le fonctionnement du plan de mémoire est maintenant décrit. Initialement, des potentiels électriques sont respectivement appliqués aux lignes du plan de mémoire de façon à maintenir le plan de mémoire dans un état de rétention des mots stockés. Pour cela, toutes les lignes de source SLO,..., SLn, SLn+1 et toutes des lignes de bit BLO, BL1, ..., BLm sont portées à 1,2 V par rapport au potentiel de référence appliqué à la partie inférieure du substrat, et les lignes de mot WLO,..., WLn, WLn+ 1 sont maintenues au potentiel nul. La fonction de mémorisation des mots est ainsi obtenue. A partir de cet état, un ou plusieurs mot(s) stocké(s), ou éventuellement tous les mots stockés dans le plan de mémoire, peut(vent) être effacé(s) en portant au potentiel électrique nul la (les) ligne(s) de source qui correspond(ent) à l'(aux) emplacement(s) de stockage de ce(s) mot(s). Les potentiels électriques des autres lignes du plan de mémoire sont maintenus identiques. Par conséquent, les lignes de source constituent le moyen de sélection des mots destinés à être effacés. On suppose que tous les mots stockés dans le plan de mémoire ont ainsi été effacés, et que le plan mémoire a été ramené dans un état de rétention. Toutes les lignes de source SLO,..., SLn, SLn+1 et toutes les lignes de bit BLO, BL1,..., BLm sont donc de nouveau maintenues à 1,2 V. Toutes les lignes de mot WLO,..., WLn, WLn+1 sont maintenues à 0 V. Tous les éléments DRAM stockent donc la valeur binaire 0. Pour inscrire la valeur binaire 1 dans un élément DRAM sans condensateur déterminé, la ligne de bit de la colonne à laquelle appartient cet élément est portée à 2,5 V alors que les autres lignes de bit sont maintenues à 1,2 V. Simultanément, la ligne de source et la ligne de mot de la rangée à laquelle appartient l'élément DRAM considéré sont respectivement portées à 0 V et 1,0 V, alors que les autres lignes de source et lignes de mot du plan de mémoire sont maintenues respectivement à 1,2 V et 0 V. La valeur binaire 1 est ainsi inscrite dans l'élément DRAM sélectionné par les lignes de mot, de source et de bit correspondantes. Les figures 6a et 6b montrent des agencements possibles de plans de mémoire, comprenant respectivement des éléments DRAM selon les modes de réalisation de l'invention illustrés par les figures 2a et 2c. Pour accroître la 2885261 -19- densité de bits stockés par unité de surface du substrat, chaque zone de drain 2 est partagée entre deux éléments DRAM appartenant à une même colonne et à deux rangées adjacentes. Autrement dit, les rangées d'éléments DRAM sont réparties en paires de rangées adjacentes, et deux éléments appartenant à des rangées respectives d'une même paire et à une même colonne ont des zones de drain 2 confondues. Des étapes d'écriture, de lecture ou d'effacement effectuées dans l'un de deux éléments DRAM qui partagent une même zone de drain sont alors distinguées par les tensions appliquées sur les lignes de source et les lignes de mot des rangées respectives des deux éléments DRAM. Enfin, la figure 7 illustre le principe de modes de réalisation alternatifs de l'invention. Un élément intégré de mémoire dynamique à accès aléatoire selon l'invention peut aussi être réalisé à partir d'un substrat de silicium massif ( bulk ), à la place d'un substrat de type SOI. Autrement dit, la couche d'isolation 101 n'est plus présente. La séparation électrique entre la zone de stockage 5 et la partie conductrice inférieure 100 du substrat est réalisée sous forme d'une jonction électrique J3. Une zone semiconductrice enterrée 105, dopée n, est ménagée en dessous de la zone de stockage 5 dopée p, par rapport à la direction D2. Une barrière de potentiel électrique, attachée à la jonction J3, empêche alors que des trous h+ contenus dans la zone 5 ne circulent vers la partie 100 du substrat. Pour cela, un potentiel électrique positif, qui peut être compris entre 0 V et 1,2 V, peut être appliqué à la zone 105. Dans ce cas, la barrière latérale 103 de matériau isolant possède une épaisseur selon la direction D2 supérieure à celle des zones de source 1 et de drain 2. A titre d'exemple, l'épaisseur de la barrière 103 peut être de 400 nm environ, alors que les zones 1 et 2 peuvent avoir chacune une épaisseur de 150 nm environ. Etant donné que la zone 105 possède un dopage de même type que les zones 1 et 2, elle est préférablement séparée de ces dernières par une partie inférieure de la zone 5, pour isoler électriquement les zones de source 1 et de drain 2 par rapport à la partie 100 du substrat. Dans ce cas, la différence entre les largeurs respectives des jonctions J1 et J2 selon la direction D3 n'est plus le seul paramètre pertinent de l'invention. Il est nécessaire de considérer la différence entre les surfaces respectives des jonctions J1 et J2, en comptant - 20 dans ces surfaces des pans parallèles à la surface S du substrat, qui forment les limites respectives de la zone de source 1 et de la zone de drain 2 contre la zone 5 d'un côté opposé à la surface S selon la direction D2. Le spécialiste comprendra que les formes des zones 1, 2, 3 et 5 décrites en relation avec les figures 2a-2d dans le cas d'un substrat de type SOI peuvent être reprises identiquement pour une réalisation de l'invention à partir d'un substrat de silicium massif. En outre, le fonctionnement d'un tel élément DRAM réalisé à partir d'un substrat de silicium massif est sensiblement analogue à celui d'un élément DRAM selon l'invention réalisé à partir d'un substrat SOI, tel que décrit plus haut. Il est enfin entendu que les modes de réalisation précédents peuvent être modifiés de différentes façons, tout en conservant certains au moins des avantages de l'invention. En particulier, les types n ou p des dopages des différentes zones du transistor de l'élément DRAM peuvent être inversés. Les potentiels électriques caractéristiques du fonctionnement de l'élément DRAM possèdent alors des signes opposés à ceux des valeurs citées plus haut dans la description. -21 - REVENDICATIONS 1. Elément intégré de mémoire dynamique à accès aléatoire adapté pour stocker un bit, comprenant un transistor MOS (10) disposé à la surface (S) d'un substrat sensiblement plan, ledit transistor comprenant: - une zone de source (1) et une zone de drain (2) espacées l'une par rapport à l'autre et ayant un dopage d'un premier type; une zone de stockage (5) de charges électriques s'étendant entre les zones de source (1) et de drain (2) selon une première direction (Dl) parallèle à la surface du substrat, et ayant un dopage d'un second type opposé au premier type; et une zone de grille (3) s'étendant au dessus de la zone de stockage (5) en étant isolée de ladite zone de stockage par une couche d'isolation (4) ; les zones de source (1), de drain (2) et de stockage (5) étant séparées électriquement d'une partie conductrice inférieure du substrat (100), dans lequel une surface de jonction électrique (JI) entre la zone de source (1) et la zone de stockage (5) est plus petite qu'une surface de jonction électrique (J2) entre la zone de drain (2) et la zone de stockage (5). 2. Elément selon la revendication 1, dans lequel la surface de la jonction électrique entre la zone de source et la zone de stockage (J1) est plus petite que la surface de la jonction électrique entre la zone de drain et la zone de stockage (J2) d'un facteur supérieur à 1,5. 3. Elément selon la revendication 1 ou 2, dans lequel une largeur (w1) de la jonction électrique entre la zone de source et la zone de stockage (JI) est plus courte qu'une largeur (w2) de la jonction électrique entre la zone de drain et la zone de stockage (J2), lesdites largeurs étant mesurées parallèlement à la surface du substrat (s) et perpendiculairement à ladite première direction (Dl). 4. Elément selon l'une quelconque des revendications 1 à 3, dans lequel la jonction électrique entre la zone de source et la zone de stockage (JI) 22 - et la jonction électrique entre la zone de drain et la zone de stockage (J2) sont chacune sensiblement planes. 5. Elément selon la revendication 4, dans lequel une projection de la zone de stockage (5) dans un plan parallèle à la surface du substrat (S) 5 possède une forme en T, en L, ou trapézoïdale. 6. Elément selon la revendication 5, dans lequel la zone de grille (3) possède une partie centrale (3a) de mêmes dimensions que la zone de stockage (5), parallèlement à la surface du substrat (S), et deux parties latérales (3b, 3c) situées de part et d'autre d'un plan médian (M) coupant la zone de source (1) et la zone de drain (2) perpendiculairement à la surface du substrat (S), lesdites parties latérales de la zone de grille ayant des longueurs respectives (L2) supérieures à une longueur de la partie centrale (L1) selon la première direction (Dl), et dans lequel des premiers côtés respectifs des parties centrale (3a) et latérales (3b, 3c) de la zone de grille du côté de la zone de drain (2) sont alignés, et dans lequel des seconds côtés respectifs des parties centrale et latérales de la zone de grille du côté de la zone de source (1) sont raccordés par des pans obliques intermédiaires (31, 32). 7. Elément selon l'une quelconque des revendications 1 à 3, dans lequel la jonction entre la zone de source et la zone de stockage (J1) est sensiblement plane, et dans lequel la jonction entre la zone de drain et la zone de stockage (J2) présente au moins une variation d'orientation entre plusieurs points de ladite jonction. 8. Elément selon la revendication 7, dans lequel la zone de grille (3) possède une section, dans un plan parallèle à la surface du substrat (S), ayant un contour se superposant, du côté de la zone de drain (2), à une projection de la jonction électrique entre la zone de drain et la zone de stockage (J2). 9. Elément selon la revendication 7 ou 8, dans lequel la zone de stockage (5) possède un prolongement (53) pénétrant dans la zone de drain (2), ayant une largeur (z) inférieure à une largeur (w1) d'une partie principale de la zone de stockage, lesdites largeurs étant mesurées dans un plan - 23 - parallèle à la surface du substrat (S) et perpendiculairement à ladite première direction (Dl). 10. Elément selon la revendication 7 ou 8, dans lequel la zone de drain (2) possède un prolongement (23) pénétrant dans la zone de stockage (5), ayant une largeur (z) inférieure à une largueur (w1) de la zone de stockage, lesdites largeurs étant mesurées dans un plan parallèle à la surface du substrat (100) et perpendiculairement à ladite première direction (D1). 11. Elément selon l'une quelconque des revendications 1 à 10, comprenant en outre une couche d'isolation électrique enterrée (101), disposée entre les zones de source (1), de drain (2) et de stockage (5) d'une part, et la partie conductrice inférieure du substrat (100) d'autre part, selon une seconde direction (D2) perpendiculaire à la surface du substrat (S). 12. Elément selon la revendication 11, dans lequel la couche d'isolation électrique enterrée (101) possède une épaisseur comprise entre 25 et 400 nanomètres selon ladite seconde direction (D2). 13. Elément selon la revendication 11 ou 12, comprenant en outre une barrière latérale de matériau isolant (103) disposée au sein du substrat de part et d'autre du transistor (10) parallèlement à la surface du substrat (S), ladite barrière latérale s'étendant en profondeur dans le substrat au moins jusqu'à la couche d'isolation électrique enterrée (101). 14. Elément électrique selon l'une quelconque des revendications 11 à 13, adapté de sorte que, lors d'un fonctionnement dudit élément, la zone de stockage (5) présente une zone de désertion moins épaisse que ladite zone de stockage, selon ladite seconde direction (D2). 15. Elément selon l'une quelconque des revendications 1 à 10, comprenant une jonction électrique enterrée (J3) disposée entre les zones de source (1), de drain (2) et de stockage (5) d'une part, et la partie conductrice inférieure du substrat (100) d'autre part, selon une seconde direction (D2) perpendiculaire à la surface du substrat (S). - 24 - 16. Elément selon la revendication 15, comprenant en outre une barrière latérale de matériau isolant (103) disposée au sein du substrat de part et d'autre du transistor (10) parallèlement à la surface du substrat (S), ladite barrière latérale s'étendant en profondeur dans le substrat au moins jusqu'à la jonction électrique enterrée (J3). 17. Elément selon la revendication 15 ou 16, dans lequel la jonction électrique enterrée (J3) est formée entre la zone de stockage (5) et une zone semiconductrice enterrée (105) ayant un dopage du premier type, à une profondeur dans le substrat située au delà de limites des zones de source (1) et de drain (2) d'un côté opposé à la surface du substrat (S). 18. Elément selon la revendication 17, comprenant en outre des moyens d'application d'un potentiel électrique de polarisation à la zone conductrice enterrée (105). 19. Procédé d'effacement d'un bit stocké dans un élément intégré de mémoire dynamique à accès aléatoire selon l'une quelconque des revendications 1 à 18, suivant lequel la zone de source (1), la zone de drain (2) et la zone de grille (3) ont des potentiels électriques respectifs adaptés de sorte que la zone de drain (2) exerce une force répulsive sur des charges électriques contenues dans le volume de stockage (5) pour évacuer lesdites charges électriques par la zone de source (1), et de sorte que le transistor (10) est simultanément dans un état bloqué. 20. Procédé selon la revendication 19, suivant lequel un écart absolu entre les potentiels électriques respectifs de la zone de drain (2) et de la zone de source (1) est supérieur ou égal à 1,2 V à au moins un instant pendant ledit effacement. 21. Plan de mémoire comprenant des éléments intégrés de mémoire dynamique à accès aléatoire selon l'une quelconque des revendications 1 à 18, disposés selon un agencement matriciel à la surface du substrat commun auxdits éléments. - 25 - 22. Plan de mémoire selon la revendication 21, dans lequel l'agencement matriciel comporte des rangées et des colonnes d'éléments intégrés de mémoire dynamique à accès aléatoire, les zones de source (1) et les zones de grille (3) des éléments de chaque rangée étant connectées respectivement à une même ligne de source (SLO,..., SLn, SLn+1) et à une même ligne de mot (WLO,..., WLn, WLn+1) affectées à la dite rangée, et dans lequel les zones de drain (2) des éléments de mémoire de chaque colonne sont connectées à une même ligne de bit (BLO, BL1,..., BLm) affectée à ladite colonne, les rangées d'éléments étant réparties en paires de rangées adjacentes, et deux éléments appartenant à des rangées respectives d'une même paire et à une même colonne ayant des zones de drain (2) confondues. 23. Procédé d'effacement d'un mot stocké dans un plan de mémoire selon la revendication 21 ou 22, suivant lequel on applique un premier et un deuxième potentiels électriques respectivement à la ligne de source (SLn) et à la ligne de mot (WLn) affectées à une rangée d'éléments de mémoire contenant le mot stocké, lesdits premier et deuxième potentiels électriques étant sélectionnés pour mettre chaque transistor d'élément de mémoire de ladite rangée dans un état bloqué, et suivant lequel on applique un troisième potentiel électrique à l'ensemble des lignes de bit (BLO, BL1,..., BLm) de façon que les premier et troisième potentiels électriques provoquent, au sein de chaque élément de mémoire de ladite rangée, une évacuation de charges présentes dans la zone de stockage (5) vers la zone de source (1).