Brevet FR2881537A1 — publié le 20060804

RÉGULATEUR CMOS STANDARD À FAIBLE RENVOI, PSRR ÉLEVÉ, FAIBLE BRUIT AVEC NOUVELLE COMPENSATION DYNAMIQUE La présente invention concerne des circuits intégrés. De manière plus spécifique, la présente invention est un dispositif et un procédé pour un circuit régulateur de tension. Des régulateurs de tension à faible renvoi (LDO) sont mis en oeuvre dans une pluralité d'applications de circuits pour fournir des alimentations régulées. Une performance accrue du régulateur est spécialement demandée dans des produits mobiles alimentés par batterie tels que des téléphones cellulaires, récepteurs d'appel, caméscopes et ordinateurs portables. Pour ces produits, des régulateurs ayant un rapport d'atténuation d'alimentation (PSRR) élevé pour produire un faible bruit et ondulation résiduelle sont nécessaires. Des régulateurs de ce type sont de préférence fabriqués en processus CMOS économiques standard, les rendant difficiles à réaliser avec les caractéristiques de performances nécessaires. Une publication de revue intitulée A Low-Noise High PSRR, Low Quiescent Current, Low Drop-out Regulator par Hafid Amrani et al. déclare que des régulateurs avec un PSRR élevé nécessitent un amplificateur de premier étage avec un grand produit gain-largeur de bande. Le produit gainlargeur de bande d'un amplificateur est le produit du gain en courant continu de l'amplificateur et de sa fréquence de coupure, laquelle pour des applications à faible renvoi est généralement de 1 MHz ou moins. La performance nécessaire de l'amplificateur de premier étage peut être obtenue par 2881537 2 un gain en courant continu élevé ou par une haute fréquence de coupure. Une première publication de revue intitulée A Low-Voltage, Low Quiescent Current, Low Drop-out Regulator par Gabriel A Rincon-Mora et Phillip E. Allen propose une structure de circuit utilisant un tampon efficace de courant et un dispositif de passage élevé en courant pour réaliser un régulateur à faible renvoi et faible courant de repos pour un fonctionnement à basse tension. Une deuxième publication de revue intitulée Optimized Frequency Shaping Circuit Topologies for LDOs par Gabriel A Rincon-Mora et Phillip E. Allen propose une structure de circuit utilisant une génération de doublet pôle-zéro pour augmenter la largeur de bande pour une régulation de charge dynamique. Une troisième publication de revue intitulée Active Capacitor Multiplier in Miller-Compensated Circuits par Gabriel A Rincon-Mora et Phillip E. Allen propose une structure de circuit utilisant des multiplicateurs de condensateur de Miller pour réduire la superficie de silicium utilisée par un régulateur de tension. Les principaux inconvénients de ces méthodes proposées sont: 1. Le circuit tampon efficace de courant nécessite des transistors bipolaires NPN pour éviter la création d'un pôle parasite à la sortie d'un amplificateur d'erreur à l'intérieur du circuit. 2. La structure basée sur le doublet pôle-zéro peut être stabilisée si le gain en boucle ouverte en courant continu est relativement faible (par exemple, 50 dB pour une charge de courant élevée) . Toutefois, du fait que la valeur de courant continu du PSRR est proportionnelle à 2881537 3 l'inverse du gain en boucle ouverte du régulateur, la valeur de courant continu du PSRR pour cette configuration ne peut pas dépasser 50 dB. 3. La méthode de compensation de Miller crée un pôle interne. Pour rendre la fréquence de coupure du PSRR la plus haute possible, le pôle du premier étage doit être le plus élevé possible. Ainsi, la performance de PSRR de cette structure de circuit est compromise. La performance de bruit du régulateur est également réduite. En référence à la figure 1, un circuit régulateur à faible renvoi (LDO) 100 tel que connu dans l'art antérieur comprend un premier étage amplificateur 110 et un deuxième étage amplificateur 120. Le premier étage amplificateur 110 comprend des transistors PMOS P112, P116 et P118, un transistor NMOS monté en diode N116 et un transistor NMOS N118. Le deuxième étage amplificateur 120 comprend des transistors PMOS montés en diode P122 et P126, un transistor PMOS P124, un transistor NMOS monté en diode N124 et des transistors NMOS N122 et N126. Le deuxième étage amplificateur 120 comprend en outre un transistor de puissance PMOS P128. Un circuit diviseur résistif comprenant une résistance R1 et une résistance R2 est connecté à un noeud de tension commandée de sortie Vout. Le rapport de la résistance R1 avec la résistance R2 commande une proportion du potentiel sur le noeud de tension commandée de sortie Vaut qui est réinjecté sur le premier étage amplificateur. En faisant varier la résistance R1 et la résistance R2, la tension de sortie du circuit régulateur 100 peut être programmée. Une charge de courant IL est connectée au noeud de tension commandée de sortie Vaut, représentant une charge électrique qui est alimentée par le circuit régulateur 100 et nécessite une tension de fonctionnement consistante. Une capacité de découplage externe CL avec une résistance série équivalente (ESR) Rs associée est connectée en parallèle avec la charge de courant IL. L'homme du métier reconnaîtra qu'il existe une pluralité d'applications, telles que le fonctionnement de circuits à microprocesseur, circuits de signaux mélangés, circuits de mémoire et autres, qui peuvent remplacer la charge de courant IL générique reliée au circuit régulateur 100 dans l'utilisation pratique. Une analyse du fonctionnement du circuit régulateur 100 suit maintenant les hypothèses et méthodes dans les publications de revue citées. Une résistance série équivalente (ESR) Rs de valeur basse est supposée pour la capacité de découplage externe CL, laquelle améliore l'ondulation résiduelle transitoire du régulateur. Un zéro introduit par la capacité de découplage externe CL et la résistance série équivalente (ESR) Rs dans la fonction de transfert de système est par conséquent à une fréquence supérieure à la fréquence de gain unitaire (UGF) de la boucle ouverte et n'altère pas la stabilité du circuit régulateur 100. Comme décrit dans l'article de revue par Hafid Amrani et al., un pôle dominant pl de la réponse du régulateur est déterminé par la capacité de découplage externe CL comme: gdP128 + R1+ R2 P1 = 2Yr CL Dans la formule (1), gdp128 représente l'admittance de sortie du transistor de puissance PMOS P128. L'admittance de sortie gdP128 peut être exprimée comme une (1) 2881537 5 fonction de la charge de courant IL et d'un paramètre de modulation de canal, 2, du transistor de puissance PMOS P128: gdP128 - * IL (2) Pour une charge de courant IL qui est beaucoup plus grande que, la f réquence de pôle peut être (RiR2*) approchée par approximation comme: Pl 2.7t. CL Pour un processus CMOS typique, )'\, est de l'ordre de 0,1 V-1 et des applications typiques de régulateur à faible bruit utilisent un diviseur résistif tel que (R1 + R2) est de l'ordre de 100 kQ. Dans ces conditions, la formule (3) est valable pour des courants de charge qui sont élevés par rapport à environ 100 A. Ainsi, pour une charge de courant IL de 1 mA ou plus, le pôle dominant de la fonction de transfert de boucle ouverte augmente lorsque le courant augmente. Le gain de courant continu, GDc, de la fonction de transfert de boucle ouverte du circuit régulateur 100 peut être exprimé comme: gmP118 * k1 *k 2* gmN122 * R2 (4) avec: * IL (3) GDC gdd118 + gdN118 a 1 gdP1 + Rl + R2 Rl + R2 gmN122 = 2 *K,, * IL * a * WN122 kl *' 2 L N122 Dans les formules (4) et (5), gm représente la transconductance du transistor de nom associé en indice, par exemple gmP118 représente la transconductance du transistor PMOS P118. De manière analogue, gd représente l'admittance de sortie du transistor de nom associé en indice, par exemple gdp118 représente l'admittance de sortie du transistor PMOS P118. Les paramètres k1 et k2 représentent des rapports de largeur de transistors de miroir de courant, tels que k1=Wp124/Wp122 et k2=WN126/WN124, où W indique la largeur de canal du transistor de nom associé en indice. La variable L dans la formule (5) représente la longueur de canal du transistor de nom associé en indice, c'est-à-dire que LN122 est la longueur de canal du transistor NMOS N122. Le paramètre Kn dans la formule (5) est le paramètre de transconductance pour les transistors NMOS et peut être représenté en outre comme Kn i *C0, où n est la mobilité des porteurs pour des électrons et Co, est la capacité par unité de surface de l'oxyde de grille. Le paramètre a est une fraction de la charge de courant IL circulant dans le transistor PMOS P126. Il est aussi égal au rapport de largeur du transistor PMOS monté en diode P126 et du transistor de puissance PMOS 128. À la fois le transistor PMOS monté en diode P126 et le transistor de puissance PMOS 128 sont conçus avec la même longueur de canal pour faciliter l'adaptation de courant, c'est-à- dire que Lp126=Lp128 et a=Wp126/Wp128 En utilisant l'approximation fournie par la formule (3) et en combinant les formules (2) et (5) dans (4), cela donne GDC comme une fonction décroissante de IL: 6 (5) (7) 2881537 7 \i2, k1 k2 gmrlls * a * R2 * 1 Goc = gdP118 + gdN118 R1 + R2 IL Un deuxième pôle p2 est introduit dans la réponse en boucle ouverte du régulateur en conséquence de la grande impédance du premier étage amplificateur 110 et une capacité d'entrée CN122, associée au deuxième étage amplificateur 120. La valeur de deuxième pôle p2 peut être exprimée par: La capacité CN122 est déterminée par la capacité grille-source et la capacité grille-drain de Miller du 15 transistor NMOS N122 selon: (6) gdd11s + gdN118 P2 = 27L CN122 CN122 = CgsN122 + CgdN122 * kl * k2 * Kn * WN122 * 4128 a Kp W,,128 41122 (8) Dans la formule (8), Kp= p*CO7z est le paramètre de 20 transconductance pour les transistors PMOS, p est la mobilité des porteurs pour des trous et Cc. est la capacité par unité de surface de l'oxyde de grille. CgsN122 est la capacité grille-source pour le transistor NMOS N122 et CgdN122 est la capacité grille-drain pour le 25 transistor NMOS N122. La formule (8) montre que CN122 et donc p2 ne sont pas une fonction de la charge de courant IL, alors que le pôle dominant pl et le gain en courant continu GDc dépendent de IL. Dans des processus CMOS standard, le 2881537 8 pôle p2 est généralement à une fréquence inférieure à 100 kHz et par conséquent au-dessous de la fréquence de gain unitaire. Ceci rend la fonction de transfert de système de second ordre et instable. Comme indiqué précédemment et traité dans l'article de revue par Hafid Amrani et al., pour maintenir une performance appropriée de rapport d'atténuation d'alimentation (PSRR), le circuit régulateur 100 configure le premier étage amplificateur 110 avec un gain de courant continu élevé. Pour une stabilité maximale, le pôle p2 est de préférence le plus élevé possible en fréquence. L'approche utilisée dans le circuit régulateur 100 est d'ajouter un zéro dans la boucle de rétroaction pour stabiliser le système. Le zéro est mis en oeuvre au moyen d'une résistance de stabilisation de zéro R115 et d'un condensateur de stabilisation de zéro C115 à la sortie du premier étage amplificateur 110. La configuration en série de la résistance R115 et du condensateur C115 crée un doublet pôlezéro (pc, zc) dans la fonction de transfert en boucle ouverte. Le zéro zc est placé après la fréquence de gain unitaire (UGF) de manière que le gain de boucle ouverte coupe l'axe 0 dB avec une pente de -20 dB par décade. Le condensateur de stabilisation de zéro C115 est choisi pour avoir une valeur faible pour réduire la fréquence du pôle p2 du premier étage amplificateur 110 selon: P2 1*CN122 +Cl151 + R115 * Cl 15 (9) gdd118 + gdN118 Le doublet pôle-zéro (pc, zc) peut être exprimé par: zc 27r C115 * R115 =zc 1+C115*[1+(gdP118 + gdN118)*R115] pc L CN122 Comme le pôle p2, pc et zc sont indépendants de la charge de courant IL. Une comparaison des formules (9), (10) et (11) montre que p2 En plus des discussions ci-dessus, la première publication de revue par Gabriel A. Rincon-Mora et Phillip E. Allen explique qu'un troisième pôle p3 est réalisé par le noeud de grille du transistor de sortie PMOS P128. Avec l'application d'une technique d'élévation décrite dans la première publication, le pôle p3 peut être facilement augmenté en fréquence audelà de la fréquence de gain unitaire (UGF) du système en boucle ouverte de manière que le pôle p3 n'altère pas la stabilité du système. Pour appliquer la technique d'élévation dans le circuit régulateur 100, une fraction du courant de charge IL est introduite dans la borne de masse (non représentée) du transistor PMOS monté en diode P126. Généralement, la fraction de courant est comprise entre 1/1000 et 1/100. En introduisant du courant dans la borne de masse du transistor PMOS monté en diode P126, la tension de seuil du transistor PMOS monté en diode P126 et du transistor de puissance PMOS P128 est effectivement abaissée, en produisant une augmentation de la conductance du transistor de puissance PMOS P128 et une augmentation de la fréquence de pôle p3 associée. De plus, 9 (10) 2881537 10 les miroirs de courant de rapport k1 et k2 sont mis en oeuvre pour réduire le courant dans le transistor NMOS N122. Une réduction du courant dans le transistor NMOS N122 permet de réduire le rapport W/L WN122/LN122, en réduisant ainsi la capacité CN122. Une référence à la formule (7), ci-dessus, montre qu'une réduction de la capacité CN122 élève la fréquence de pôle p2. La plus haute fréquence de pôle p2 permet d'augmenter en fréquence zc, en permettant une réduction des valeurs de la résistance de stabilisation de zéro R115 et du condensateur de stabilisation de zéro C115. L'architecture du circuit régulateur 100 a pour résultat que le noeud de grille du transistor de puissance PMOS P128 agit comme un réseau de basse impédance en raison de l'action du transistor PMOS monté en diode P126 selon l'équation: W gmP126=a* 2*Kp*IL* P128 LP128 La technique d'élévation consiste à augmenter a, en augmentant ainsi gmP126. La valeur de troisième pôle peut être exprimée comme une fonction du courant de charge IL: 2*Kp*WP12s 1 * LP128 I L p3 _ 2n *a CgsP128 + CgdP128 Dans la formule (13), CgsP128 est la capacité grille-source du transistor de puissance PMOS P128 et Cgd,128 est la capacité grille-drain du transistor de puissance PMOS P128. (12) (13) 2881537 11 Le transistor de puissance PMOS P128 fonctionne dans la région de saturation, de sorte que les équations suivantes s'appliquent: CgsP128 = 3 * Cox * WP128 * LP128 (14A) CgdP128 = 3 *Cox * WP128 *L P128 (14B) L'application des formules (14A) et (14B) à formule (13) donne: P3= 1 * a *1I 2*Kp * Ii 27L Cox * LP128 V WP128 * LP12R La formule (15) montre que le troisième pôle p3 est une fonction croissante du courant de charge IL. Le rapport de courant a est de préférence suffisamment grand pour garantir que p3 soit supérieur à la fréquence de gain unitaire (UGF) de la boucle ouverte, de manière que p3 n'altère pas la stabilité du régulateur. L'augmentation du rapport de courant a nécessite un compromis entre la marge de phase et la performance de rendement de courant du circuit régulateur 100. Pour récapituler l'analyse ci-dessus, le pôle p2 de fonction de transfert, le zéro zc et le pôle pc ont été démontrés comme étant indépendant de IL par les formules (9), (10) et (11), respectivement. Toutefois, le gain en courant continu GDC est une fonction de I comme y L démontré par la formule (6) et le pôle dominant pl est une fonction de IL comme démontré par la formule (3). La la (15) 2881537 12 fréquence de gain unitaire (UGF) de la boucle ouverte varie avec un facteur de I7 suivant: UGF=(GDc*pl)(c) (16) La formule (16) montre implicitement que la fréquence de gain unitaire (UGF) et par conséquent la stabilité du régulateur dépendent du courant de charge IL. Il devient difficile de maintenir la stabilité quand de grandes variations de courant de charge IL sont désirées. Ce qui est nécessaire, par conséquent, est un procédé pour réaliser un régulateur de haute performance qui tire avantage de processus de fabrication CMOS de manière à fournir une régulation de tension à faible bruit, fonctionnement stable et faible ondulation résiduelle, sans nécessiter de compromis entre rendement de courant et stabilité. La présente invention est un dispositif et un procédé pour un régulateur de tension amélioré. Un régulateur à faible renvoi (LDO), fabriqué dans un processus CMOS standard, avec nouvelle compensation dynamique, faible bruit, gain en boucle ouverte élevé et PSRR élevé est introduit dans la présente invention. Le régulateur a une exigence de surface de silicium réduite car il utilise un condensateur de compensation interne de valeur réduite. Par ailleurs, l'architecture stabilise le fonctionnement du régulateur sans altérer la performance de bruit, de rapport d'atténuation d'alimentation (PSRR) ou de courant de repos. L'architecture de circuit de la présente invention fait varier une fréquence de doublet pôle-zéro et une fréquence de gain unitaire (UGF) du régulateur à la même vitesse par rapport à un courant de 2881537 13 charge IL; en particulier, la fréquence de doublet pôle-zéro et la fréquence de gain unitaire sont faites pour varier proportionnellement à la racine carrée du courant de charge (c'est-à-dire, IF). La variation est réalisée en rendant une résistance de stabilisation de zéro Rz et le gain d'amplificateur de premier étage une fonction décroissante de IL. La résistance de stabilisation de zéro Rz est réalisée au moyen d'un transistor NMOS ayant une borne de grille connectée à une tension qui est dépendante du courant de charge IL. La commande du gain d'amplificateur de premier étage est accomplie au moyen d'un transistor PMOS P214 (figure 2) pour introduire un courant de polarisation additionnel. La borne de grille du transistor PMOS P214 est connectée à un potentiel qui est dépendant du courant de charge IL. La présente invention concerne, au sens large, un circuit régulateur de tension comprenant: un premier étage amplificateur ayant une borne d'entrée de premier amplificateur, une borne de sortie de premier amplificateur, une borne de rétroaction, un transistor inducteur de pôle et un réseau de compensation connecté à la borne de sortie, le réseau de compensation ayant un condensateur compensateur et un transistor compensateur; un deuxième étage amplificateur ayant une borne d'entrée de deuxième amplificateur connectée à la borne de sortie de premier amplificateur, un premier miroir de courant, un deuxième miroir de courant et un transistor de passage couplant un premier potentiel d'alimentation à une borne de sortie, le premier miroir de courant conduisant une fraction d'un courant de charge délivré par le transistor de passage et le deuxième miroir de 2881537 14 courant conduisant une fraction du courant délivré par le premier miroir de courant; un parcours de conduction couplant le transistor compensateur au premier miroir de courant; un parcours de conduction couplant le transistor inducteur de pôle au deuxième miroir de courant. De préférence, le transistor inducteur de pôle est un transistor PMOS connecté à un premier potentiel d'alimentation et introduisant un courant dans le premier étage amplificateur égal à une proportion d'un courant de charge délivré par le circuit régulateur. Selon un mode de réalisation préféré, la borne d'entrée de premier amplificateur est une borne de grille d'un transistor PMOS d'entrée et la borne de rétroaction est une borne de grille d'un transistor PMOS de rétroaction, le transistor PMOS d'entrée et le transistor PMOS de rétroaction ayant chacun des bornes de source connectées l'une à l'autre et à une borne de drain du transistor inducteur de pôle. De préférence, le transistor compensateur est un transistor compensateur NMOS connecté à un deuxième potentiel d'alimentation et fonctionnant comme une résistance dans une configuration en série avec le condensateur compensateur, la borne de grille du transistor compensateur NMOS ayant un potentiel qui est dépendant du courant de charge délivré par le circuit régulateur. La présente invention concerne également un procédé de compensation en fréquence d'un circuit régulateur de tension, le circuit régulateur de tension ayant un amplificateur de premier étage et un amplificateur de deuxième étage, procédé comprenant les étapes consistant à: 2881537 15 faire varier une fréquence de gain unitaire d'une fonction de transfert de système en boucle ouverte du circuit régulateur de manière que la fréquence de gain unitaire augmente de manière approximativement proportionnelle à la racine carrée d'un courant de charge délivré par le circuit régulateur de tension; introduire un doublet pôle-zéro à une sortie de l'amplificateur de premier étage de manière que la fréquence associée au doublet pôle-zéro augmente de manière approximativement proportionnelle à la racine carrée du courant de charge et de manière qu'un rapport de dédoublement du doublet pôle-zéro soit sensiblement invariable en fonction du courant de charge; et introduire un deuxième pôle dans la fonction de transfert en boucle ouverte de l'amplificateur de premier étage, de manière que la fréquence de deuxième pôle soit approximativement proportionnelle au courant de charge. De préférence, l'étape d'introduction du doublet pôle-zéro comprend un transistor NMOS fonctionnant comme une résistance dans une configuration résistance-condensateur (RC), la résistance du transistor NMOS diminuant de manière approximativement proportionnelle à la valeur inverse de la racine carrée du courant de charge. Selon un mode de réalisation préféré, l'étape consistant à faire fonctionner le transistor NMOS comme une résistance comprend le couplage d'une borne de grille du transistor NMOS à un miroir de courant conduisant une fraction du courant de charge délivré par le circuit régulateur. De préférence, l'étape d'introduction du deuxième pôle dans la fonction de transfert en boucle ouverte de l'amplificateur de premier étage comprend l'introduction 2881537 16 d'un courant égal à une proportion du courant de charge dans l'amplificateur de premier étage. Selon un mode de réalisation particulier, l'étape d'introduction de la proportion du courant de charge comprend un transistor PMOS ayant une borne de grille connectée à un miroir de courant conduisant une fraction du courant de charge délivré par le circuit régulateur. La présente invention concerne également un procédé de compensation en fréquence d'un circuit régulateur de tension, le circuit régulateur de tension ayant un amplificateur de premier étage et un amplificateur de deuxième étage, procédé comprenant les étapes consistant à : faire varier une fréquence de gain unitaire d'une fonction de transfert de système en boucle ouverte du circuit régulateur de manière que la fréquence de gain unitaire augmente de manière directement proportionnelle à une fréquence associée à un double pôle-zéro introduit à une sortie de l'amplificateur de premier étage; et maintenir un rapport de dédoublement du doublet pôlezéro de manière que le rapport de dédoublement soit sensiblement invariable en fonction d'un courant de charge délivré par le courant de régulateur de tension. De préférence, le procédé comprend en outre l'étape consistant à : introduire un deuxième pôle dans la fonction de transfert de l'amplificateur de premier étage, de manière que la fréquence de deuxième pôle soit approximativement proportionnelle au courant de charge. Selon un mode de réalisation préféré, la fréquence de gain unitaire et la fréquence associée au doublet pôle-zéro augmentent chacune proportionnellement à la racine carrée du courant de charge. 2881537 17 La présente invention concerne également un circuit régulateur de tension à faible renvoi (LDO) comprenant: un premier moyen amplificateur pour recevoir une tension d'entrée et une tension de rétroaction, le premier moyen amplificateur délivrant un premier signal de sortie d'amplificateur; un deuxième moyen amplificateur connecté au premier moyen amplificateur et recevant le signal de sortie du premier amplificateur, le deuxième moyen amplificateur fournissant un couplage entre un premier potentiel d'alimentation et une borne de sortie; un moyen de compensation du zéro pour introduire un doublet pôle-zéro au niveau du signal de sortie du premier amplificateur, le doublet pôle-zéro ayant une fréquence augmentant de manière approximativement proportionnelle à la racine carrée d'un courant de charge délivré par le circuit régulateur, le doublet pôle-zéro ayant en outre un rapport de dédoublement sensiblement invariable en fonction du courant de charge; un deuxième moyen d'introduction de pôle pour introduire un deuxième pôle dans une fonction de transfert en boucle ouverte du premier moyen amplificateur, une fréquence du deuxième pôle augmentant de manière approximativement proportionnelle au courant de charge; et un moyen de commande de gain unitaire pour augmenter une fréquence de gain unitaire d'une fonction de transfert en boucle ouverte du circuit régulateur de manière approximativement proportionnelle à la racine carrée du courant de charge. La présente invention concerne également un circuit régulateur de tension comprenant: 2881537 18 un premier étage amplificateur ayant une borne d'entrée de premier amplificateur, une borne de sortie de premier amplificateur, une borne de rétroaction, un transistor inducteur de pôle et un réseau de compensation connecté à la borne de sortie, le réseau de compensation ayant un condensateur compensateur et un transistor compensateur; un deuxième étage amplificateur ayant une borne d'entrée de deuxième amplificateur connectée à la borne de sortie de premier amplificateur, un premier miroir de courant, un deuxième miroir de courant et un transistor de passage configuré pour coupler un premier potentiel d'alimentation à une borne de sortie, le premier miroir de courant étant configuré pour conduire une fraction d'un courant de charge délivré par le transistor de passage et le deuxième miroir de courant étant configuré pour conduire une fraction du courant délivré par le premier miroir de courant; un parcours de conduction couplant le transistor 20 compensateur au premier miroir de courant; un parcours de conduction couplant le transistor inducteur de pôle au deuxième miroir de courant. De préférence, le transistor inducteur de pôle est un transistor PMOS connecté à un premier potentiel d'alimentation et configuré pour introduire un courant dans le premier étage amplificateur égal à une proportion d'un courant de charge délivré par le circuit régulateur. Selon un mode de réalisation particulier, la borne d'entrée de premier amplificateur est une borne de grille d'un transistor PMOS d'entrée et la borne de rétroaction est une borne de grille d'un transistor PMOS de rétroaction, le transistor PMOS d'entrée et le transistor PMOS de rétroaction ayant chacun des bornes de source 2881537 19 connectées l'une à l'autre et à une borne de drain du transistor inducteur de pôle. Selon un mode de réalisation préféré, le transistor compensateur est un transistor compensateur NMOS connecté à un deuxième potentield'alimentation et configuré pour fonctionner comme une résistance dans une configuration en série avec le condensateur compensateur, la borne de grille du transistor compensateur NMOS étant configurée pour avoir un potentiel qui est dépendant du courant de charge délivré par le circuit régulateur. La figure 1 est un schéma de circuit d'un régulateur à faible renvoi (LDO) tel que connu dans l'art antérieur. La figure 2 est un exemple de schéma de circuit d'un régulateur à faible renvoi (LDO) selon la présente invention. La figure 3 est un tracé conceptuel du gain en fonction de la fréquence d'un circuit régulateur selon la présente invention. La figure 4 est un tracé de réponse de fréquence 20 simulée d'un circuit régulateur selon la présente invention. En référence à la figure 2, un exemple de circuit régulateur 200 comprend un premier étage amplificateur 210 et un deuxième étage amplificateur 220. Le premier étage amplificateur 210 comprend des transistors PMOS P212, P214, P216 et P218. Le premier étage amplificateur 210 comprend en outre un condensateur de stabilisation de zéro C215, un transistor NMOS monté en diode N216, un transistor NMOS de type résistance N215 et un transistor NMOS N218. Le deuxième étage amplificateur 220 comprend des transistors PMOS montés en diode P222 et P226, un transistor PMOS P224, un transistor de puissance PMOS 2881537 20 P228, un transistor NMOS monté en diode N224 et des transistors NMOS N222 et N226. Le transistor PMOS P212 a sa borne de source connectée à un premier potentiel d'alimentation VDD, sa borne de grille connectée à un potentiel de polarisation constant et sa borne de drain connectée à une borne de drain du transistor PMOS P214. La borne de drain du transistor PMOS P212 est connectée en outre à la borne de source du transistor PMOS P216 et à la borne de source du transistor PMOS P218. Le transistor PMOS P214 a sa borne de source connectée au premier potentiel d'alimentation VDD et sa borne de grille connectée à la borne de grille du transistor PMOS P222 et à la borne de grille du transistor PMOS P224. Le transistor PMOS P216 a sa borne de grille connectée à un noeud de tension de commande d'entrée VIN et sa borne de drain connectée au drain et à la borne de grille du transistor NMOS monté en diode N216. La borne de grille du transistor NMOS monté en diode N216 est connectée en outre à la borne de grille du transistor NMOS N218. L'homme du métier reconnaîtra que le transistor NMOS monté en diode N216 et le transistor NMOS N218 sont configurés pour former un miroir de courant, qui est caractérisé par une tendance à maintenir un rapport constant de courants de drain entre les transistors constituant le miroir de courant. Le transistor PMOS P218 a sa borne de drain connectée à la borne de drain du transistor NMOS N218, à la borne de grille du transistor NMOS N222 et à une première borne du condensateur de stabilisation de zéro C215. Le transistor NMOS monté en diode N216, le transistor NMOS N218 et le transistor NMOS de type résistance N215 ont leurs bornes de source connectées à un deuxième potentiel 2881537 21 d'alimentation GND. Le transistor NMOS de type résistance N215 a sa borne de drain connectée à une deuxième borne du condensateur de stabilisation de zéro C215. La borne de grille du transistor NMOS de type résistance N215 est connectée à la borne de grille du transistor NMOS monté en diode N224 et à la borne de grille du transistor NMOS N226. Les bornes de source des transistors PMOS montés en diode P222 et P226, la borne de source du transistor PMOS P224 et la borne de source du transistor de puissance P228 sont connectées au premier potentiel d'alimentation VDD. La borne de drain et la borne de grille du transistor PMOS monté en diode P222 sont connectées l'une à l'autre, à la borne de grille du transistor PMOS P224 et à la borne de drain du transistor NMOS N222. L'homme du métier reconnaîtra que le transistor PMOS monté en diode P222, le transistor PMOS P224 et le transistor PMOS P214 sont configurés sous la forme d'un miroir de courant. Dans l'analyse ci-après, il est supposé que le rapport de miroir de courant kl s'applique tel que k1=WP224/WP222 É Par ailleurs, un rapport de miroir de courant k3=WP214/WP222= k1*WP214/WP224 est supposé s'appliquer. La borne de grille et la borne de drain du transistor NMOS monté en diode N224 sont connectées l'une à l'autre, à la borne de drain du transistor PMOS P224, à la borne de grille du transistor NMOS N226 et à la borne de grille du transistor NMOS de type résistance N215. Les bornes de source du transistor NMOS N222, du transistor NMOS montés en diode N224 et du transistor NMOS N226 sont connectées au deuxième potentiel d'alimentation GND. L'homme du métier reconnaîtra que le transistor NMOS monté en diode N224, le transistor NMOS N226 et le transistor NMOS de type résistance N215 sont configurés 2881537 22 sous la forme d'un miroir de courant. Dans l'analyse ci-après, il est supposé que le rapport de miroir de courant k2 s'applique tel que k2=WN226/WN2240 La borne de grille et la borne de drain du transistor PMOS monté en diode P226 sont connectées l'une à l'autre, à la borne de grille du transistor de puissance PMOS P228 et à la borne de drain du transistor NMOS N226. La borne de drain du transistor de puissance PMOS P228 est connectée au noeud de tension commandée de sortie VOUTÉ Le transistor de puissance PMOS P228 et le transistor PMOS monté en diode P226 sont configurés sous la forme d'un miroir de courant. Dans l'analyse ci-après, il est supposé que le rapport de miroir de courant a s'applique tel que a=WP226/WP22s Le noeud de tension commandée de sortie VoUT est connecté à une première borne de la résistance R1. Une deuxième borne de la résistance R1 est connectée à la borne de grille du transistor PMOS P218 et à une première borne de la résistance R2. Une deuxième borne de la résistance R2 est connectée au deuxième potentiel d'alimentation GND. La configuration des résistances R1 et R2 crée un circuit diviseur de tension, avec la borne de tension d'entrée étant le noeud de tension commandée de sortie Vom et la tension divisée couplée à la borne de grille du transistor PMOS P218. La tension divisée couplée à la borne de grille du transistor PMOS P218 fournit un signal de rétroaction dans le premier étage amplificateur 210. La capacité de découplage C, et une résistance série équivalente (ESR) Rs sont connectées entre le noeud de tension commandée de sortie Vow et le deuxième potentiel d'alimentation GND. Une première borne de la résistance série équivalente (ESR) Rs est connectée au noeud de 2881537 23 tension commandée de sortie Vom et une seconde borne de la résistance série équivalente (ESR) Rs est connectée à une première borne de la capacité de découplage CL. Une deuxième borne de la capacité de découplage CL est connectée au deuxième potentiel d'alimentation GND. L'homme du métier appréciera que la résistance série équivalente (ESR) Rs peut ne pas être séparée physiquement de la capacité de découplage CL, mais peut représenter une caractéristique électrique parasite résultant d'attributs physiques inhérents à la capacité de découplage CL. La représentation de la résistance série équivalente (ESR) Rs comme un composant séparé facilite la conception et l'analyse du circuit régulateur 200. La charge de courant IL a une première borne connectée au noeud de tension commandée de sortie VoUT et une deuxième borne connectée au deuxième potentiel d'alimentation VDD. L'homme du métier reconnaîtra que les résistances R1 et R2, ainsi que la capacité de découplage CL et sa résistance série équivalente (ESR) Rs associée, peuvent être externes au régulateur de tension 200 ou peuvent être intégrées en variante sur le même substrat et même dans le circuit régulateur lui-même, par des techniques connues. Une discussion et une analyse de l'architecture du circuit régulateur 200 sont maintenant présentées pour un exemple de mode de réalisation de la présente invention. Une approche nouvelle consiste à faire varier le doublet pôle-zéro (pc, zc) et la fréquence de gain unitaire (UGF) au même rythme que la charge de courant IL. De manière plus spécifique, le doublet pôle-zéro (pc, zc) et la fréquence de gain unitaire (UGF) sont faits pour varier proportionnellement à la racine carrée de la charge de courant (c'est-àdire, I' ). Afin de fournir la variation, on fait varier la résistance de stabilisation de zéro de valeur fixe R115 (figure 1) dans l'art antérieur, voir formules (10) et (12), en fonction du courant de charge. La variation de résistance en fonction du courant de charge est réalisée dans la présente invention par le transistor NMOS de type résistance N215 agissant comme une résistance variable. La borne de grille du transistor NMOS N224 présente un potentiel qui dépend de la valeur de la charge de courant IL, à montrer ci-dessous, et est connectée à la borne de grille du transistor NMOS de type résistance N215 pour fournir une commande de l'action de résistance variable. Le transistor NMOS N226 fonctionne en saturation et la relation suivante s'applique: k2 * Kn WN224 (17) Dans la formule (17), VgsP228 représente la tension grille-source du transistor de puissance PMOS P228, Vtn représente la tension de seuil pour des transistors NMOS et a, k2 et Kn ont été introduits ci-dessus. Le transistor de puissance PMOS P228 fonctionne dans 25 la région linéaire, avec une conductance de sortie donnée par la relation: gdsP22$ = Kn * W P228 * (Vgsr22s Vtn) LP 228 Vgsr228 Vtn = I2a * IL * 41224 (18) 2881537 25 La combinaison de la formule (17) et de la formule {18) donne une expression pour la résistance Rz présentée par le transistor NMOS N215: Rz = 1 LP228 * 1 * 1 gdSP228 WP228 4224 * 2a * Kn IL WN224 k2 La combinaison de la formule (19) et d'une forme analogue de la formule (10) donne une expression pour le zéro zc comme une fonction croissante de IL: 1 * WPZZS * -4224 * 2a Kn zc = 2r * C215 LP228 WN224 k2 _ 1 Tz IL * 2*C215 La formule (20) montre que le zéro zc varie en fonction du courant de charge IL à la vitesse désirée proportionnellement à K. La variable Tz est introduite comme une simplification pour écrire l'expression sous une forme plus compacte. L'attribut suivant à démontrer pour la présente invention est la dépendance contrôlée du pôle p2 sur la charge de courant IL. La variation de p2 est introduite dans la fonction de transfert en boucle ouverte du premier étage amplificateur 210, par le transistor PMOS P214, qui introduit une fraction de la charge de courant IL dans le premier étage amplificateur 210. D'abord, il sera considéré une transconductance 9mP218 d'une paire différentielle formée par les transistors PMOS P216 et P218: (19) (20) 2881537 26 gmP218 - a * k3 * 2 * P K * jL * W P218 kl * k2 4218 L'admittance de sortie du premier étage amplificateur 210 est déterminée en additionnant les admittances du transistor PMOS P218 et du transistor NMOS N218 selon la relation: (( l a*k3 gdP218+gdN218-ÂP218+N218J* * kl*k2IL Dans la formule (22), ÂP218 représente le paramètre de modulation de canal pour le transistor PMOS P218 et 4218 représente le paramètre de modulation de canal pour le transistor NMOS N218. Par ailleurs, comme décrit ci-dessus, k3 est le rapport des largeurs de dispositif pour les transistors PMOS P222 et P214 tel que k3*Wp222=Wp214É Dans un exemple de mode de réalisation de la présente invention, la résistance Rz est conçue de telle manière que: Rz*(gdd218+SdN218) 1 (23) Dans l'exemple de mode de réalisation, la formule (23) est valable pour toutes les valeurs de la charge de courant IL. Quand la formule (23) est valable, les formules (9) et (11) peuvent être simplifiées par l'application de la formule (22) en donnant: p2= * P218+N218 * a*k3 *1 2n C215 + CN222 ki * k2 pcC215+1 zc CN222 (21) (22) (24) (25) 2881537 27 Une digression est maintenant faite sur la figure 3, un tracé conceptuel du gain en fonction de la fréquence 300 pour le circuit régulateur 200 selon un exemple de mode de réalisation de la présente invention. Le tracé conceptuel du gain en fonction de la fréquence 300 comprend une ligne de réponse du gain en fonction de la fréquence 310A correspondant à une charge de courant IL1 et une ligne de réponse du gain en fonction de la fréquence 310B correspondant à une charge de courant IL2 telle que IL2>IL1É La flèche 310C indique un décalage relatif dans le gain en courant continu GDC comme une fonction du courant de charge croissant. Des positions initiales 320A-320E indiquent des positions du pôle p1, du pôle p2, du zéro zc, de la fréquence de gain unitaire (UGF) et du pôle pc, respectivement, toutes correspondant à la charge de courant IL1. Des flèches 330A-330E indiquent des mouvements respectifs du pôle pl, du pôle p2, du zéro zc, de la fréquence de gain unitaire (UGF) et du pôle pc, respectivement, lorsque le courant de charge augmente de IL1 à IL2. Des positions finales 340A-340E indiquent des positions du pôle pl, du pôle p2, du zéro zc, de la fréquence de gain unitaire (UGF) et du pôle pc, respectivement, correspondant à la charge de courant IL2. Une référence aux formules (24), (25) et à la figure 3 montre que le pôle p2 est une fonction de la charge de courant IL et qu'un rapport de dédoublement pc/zc, associé au doublet pôle-zéro (pc, zc), est indépendant de la charge de courant IL, mais dépend principalement du rapport de capacités C115/CN222. Comme traité dans la première publication de revue par Gabriel A. Rincon-Mora et Phillip E. Allen, le produit gain-largeur de bande du 2881537 28 premier étage amplificateur 210, gmP2'$a *p, est une gdP218 + gdN218 fonction de e. Du fait que le gain en courant continu du premier étage amplificateur 210 diminue avec un courant de charge croissant, le rapport d'atténuation d'alimentation (PSRR) comme une fonction de la fréquence est amélioré par rapport au circuit régulateur de l'art antérieur 100. En utilisant les formules (21) et (22), le gain en courant continu peut être écrit comme une fonction de la 10 charge de courant: G k1*k2*2*K *WP218 * 1 DC = * k p a 3 LP 218 ÂP 218 + N218 2 * Kn * ki * k2 * WN222 a LN222 * RI * 1 R2 IL En remplaçant les formules (26), (3), (20) et (24) dans la formule (16), la fréquence de gain unitaire (UGF) de l'exemple de fonction de transfert en boucle ouverte de circuit régulateur 200 peut être écrite comme: UGF = C215 * V a * k3 * I2 * Kp * W218 * I2 *K n * kl * k2 * WN222 * CL kl k2 LP218 a LN222 ( 27) R2 *1* 1 * IL R1 + R2 Tz C215 + CN222 La formule (27) démontre que la variation de la fréquence de gain unitaire (UGF) en fonction de la charge de courant IL est proportionnelle à la racine carrée du courant, ljfiL-, , concordant avec la variation du doublet 25 pôle-zéro introduit (pc, zc). * (26) La marge de phase (PM) pour le circuit régulateur 200 est indépendante de la charge de courant 1230 et peut être exprimée comme: PM = arctan/ UGF - arctan UGF = arctan UGF * (pc - zc) (28) zc pc zc * pc + UGF2 Une analyse de la marge de phase (PM) comme une fonction de la fréquence de gain unitaire (UGF) donne une marge de phase optimale (c'està-dire, maximum) quand: UGF = ljzc * pc = zc * C215 + 1 CN 222 Les conditions pour une marge de phase optimale peuvent être calculées pour le rapport W/L du transistor 15 de puissance PMOS P224, Wp224/Lp224, en mettant en équation les formules (27) et (29) et en appliquant la formule (20). Le rapport Wp224/Lp224 est indépendant de 4218 et 4218, permettant une réduction de 42,8+42,8 pour garantir que la condition exigée par la formule (23) est satisfaite, 20 indépendamment de la charge de courant IL. La substitution de la formule (29) dans la formule (28) donne: La phase de marge PM est une fonction croissante monolithe du condensateur de stabilisation de zéro C215. La valeur du condensateur de stabilisation de zéro C215 est choisie la plus grande possible, cohérente avec la satisfaction de la condition nécessaire du rapport (29) PM = arctan 1* C215 * C215 2 CN222 0215 + CN222 (30) 2881537 30 d'atténuation d'alimentation (PSRR) pour le circuit régulateur. Une sélection du condensateur de stabilisation de zéro C215 aussi grand que possible établit le meilleur compromis entre stabilité du régulateur et performance de PSRR. Comme exemple, si le rapport C215/CN222 est égal à 10, alors l'application de la formule (30) prévoit une marge de phase (PM) de 60 degrés. En référence à la figure 4, un tracé de réponse de fréquence simulée de l'exemple de circuit régulateur 200 selon la présente invention comprend un tracé du gain en fonction de la fréquence 410 et un tracé de la phase en fonction de la fréquence 420. Des prédictions de réponse de fréquence du type sur la figure 4 sont couramment effectuées en utilisant une pluralité d'outils de simulation de circuits bien connus de l'homme du métier. Une courbe du gain en fonction de la fréquence 412 est la prédiction de simulation pour la réponse du circuit régulateur 200 quand une charge de courant égale à 1 mA est appliquée. Une courbe du gain en fonction de la fréquence 414 est la prédiction de simulation pour la réponse du circuit régulateur 200 quand une charge de courant égale à 10 mA est appliquée. Une courbe du gain en fonction de la fréquence 416 est la prédiction de simulation pour la réponse du circuit régulateur 200 quand une charge de courant égale à 100 mA est appliquée. Une courbe du déphasage en fonction de la fréquence 422 est la prédiction de simulation pour la réponse de l'exemple de circuit régulateur 200 quand une charge de courant égale à 1 mA est appliquée. Une courbe du déphasage en fonction de la fréquence 424 est la prédiction de simulation pour la réponse de l'exemple de circuit régulateur 200 quand une charge de courant égale 2881537 31 à 10 mA est appliquée. Une courbe du déphasage en fonction de la fréquence 426 est la prédiction de simulation pour la réponse de l'exemple de circuit régulateur 200 quand une charge de courant égale à 100 mA est appliquée. Une comparaison de la performance mesurée expérimentalement et simulée pour l'exemple de circuit régulateur 200 est résumée dans le tableau suivant: Paramètre Conditions Résultats Résultats Unité simulés mesurée Tension de 2,85 2,85 V sortie Courant de IL = 0 mA 32 35,uA repos IL > 10 mA 0,7% de 1% de Icharge Icharge Atténuation VDD = 3,6 V -64 -62 dB d'alimentation IL = 100 mA -58 -55 kHz VDD = 3,2 V IL= 100 mA Atténuation VDD = 3,6 V -61 -59 dB d'alimentation IL = 100 mA -55 -52 kHz VDD = 3,2 V IL = 100 mA Bruit de Largeur de 25 26 Vas sortie bande: (largeur de 10 Hz à 100 bande kHz interdite filtrée comprise) 2881537 32 Dans la description ci-dessus, l'invention a été décrite en référence à des modes de réalisation spécifiques de celle-ci. Il sera toutefois évident pour l'homme du métier que diverses modifications et variations peuvent être apportées à ceux-ci sans sortir de l'esprit plus large et de la portée de l'invention telle qu'exposée dans les revendications jointes. Par exemple, les premier et deuxième étages amplificateurs peuvent être intégrés sur un unique substrat ou ils peuvent être fabriqués en variante comme des composants de circuit conditionnés séparément. D'autres composants, par exemple le diviseur résistif ou la capacité de découplage, peuvent être inclus en variante dans le circuit régulateur fabriqué ou être prévus séparément. La description et les dessins doivent, par conséquent, être considérés dans un sens illustratif plutôt que limitatif. 33 REVENDICATIONS 1. Circuit régulateur de tension (200) comprenant: un premier étage amplificateur (210) ayant une borne d'entrée de premier amplificateur, une borne de sortie de premier amplificateur, une borne de rétroaction, un transistor inducteur de pôle et un réseau de compensation connecté à la borne de sortie, le réseau de compensation ayant un condensateur compensateur et un transistor compensateur; un deuxième étage amplificateur (220) ayant une borne d'entrée de deuxième amplificateur connectée à la borne de sortie de premier amplificateur, un premier miroir de courant, un deuxième miroir de courant et un transistor de passage couplant un premier potentiel d'alimentation (VDD) à une borne de sortie, le premier miroir de courant conduisant une fraction d'un courant de charge délivré par le transistor de passage et le deuxième miroir de courant conduisant une fraction du courant délivré par le premier miroir de courant; un parcours de conduction couplant le transistor 20 compensateur au premier miroir de courant; un parcours de conduction couplant le transistor inducteur de pôle au deuxième miroir de courant. 2. Circuit régulateur de courant selon la revendication 1, dans lequel le transistor inducteur de pôle est un transistor PMOS connecté à un premier potentiel d'alimentation (VDD) et introduisant un courant dans le premier étage amplificateur égal à une proportion d'un courant de charge délivré par le circuit régulateur. 2881537 34 3. Circuit régulateur de courant selon la revendication 2, dans lequel la borne d'entrée de premier amplificateur est une borne de grille d'un transistor PMOS d'entrée et la borne de rétroaction est une borne de grille d'un transistor PMOS de rétroaction, le transistor PMOS d'entrée et le transistor PMOS de rétroaction ayant chacun des bornes de source connectées l'une à l'autre et à une borne de drain du transistor inducteur de pôle. 4. Circuit régulateur de courant selon la revendication 2, dans lequel le transistor compensateur est un transistor compensateur NMOS connecté à un deuxième potentiel d'alimentation (GND) et fonctionnant comme une résistance dans une configuration en série avec le condensateur compensateur, la borne de grille du transistor compensateur NMOS ayant un potentiel qui est dépendant du courant de charge délivré par le circuit régulateur. 5. Procédé de compensation en fréquence d'un circuit régulateur de tension (200), le circuit régulateur de tension ayant un amplificateur de premier étage (210) et un amplificateur de deuxième étage (220), procédé comprenant les étapes consistant à : faire varier une fréquence de gain unitaire d'une fonction de transfert de système en boucle ouverte du circuit régulateur de manière que la fréquence de gain unitaire augmente de manière approximativement proportionnelle à la racine carrée d'un courant de charge (IL) délivré par le circuit régulateur de tension; introduire un doublet pôle-zéro à une sortie de l'amplificateur de premier étage de manière que la fréquence associée au doublet pôle-zéro augmente de manière approximativement proportionnelle à la racine 2881537 35 carrée du courant de charge (IL) et de manière qu'un rapport de dédoublement du doublet pôle-zéro soit sensiblement invariable en fonction du courant de charge (IL) ; et introduire un deuxième pôle dans la fonction de transfert en boucle ouverte de l'amplificateur de premier étage (210), de manière que la fréquence de deuxième pôle soit /approximativement proportionnelle au courant de charge (IL)É 6. Procédé selon la revendication 5, dans lequel l'étape d'introduction du doublet pôle-zéro comprend un transistor NMOS fonctionnant comme une résistance dans une configuration résistance-condensateur (RC), la résistance du transistor NMOS diminuant de manière approximativement proportionnelle à la valeur inverse de la racine carrée du courant de charge (IL). 7. Procédé selon la revendication 6, dans lequel l'étape consistant à faire fonctionner le transistor NMOS comme une résistance comprend le couplage d'une borne de grille du transistor NMOS à un miroir de courant conduisant une fraction du courant de charge (IL) délivré par le circuit régulateur (200). 8. Procédé selon la revendication 5, dans lequel l'étape d'introduction du deuxième pôle dans la fonction de transfert en boucle ouverte de l'amplificateur de premier étage comprend l'introduction d'un courant égal à une proportion du courant de charge (IL) dans l'amplificateur de premier étage (210). 2881537 36 9. Procédé selon la revendication 8, dans lequel l'étape d'introduction de la proportion du courant de charge comprend un transistor PMOS ayant une borne de grille connectée à un miroir de courant conduisant une fraction du courant de charge (IL) délivré par le circuit régulateur (200). 10. Procédé de compensation en fréquence d'un circuit régulateur de tension (200), le circuit régulateur de tension ayant un amplificateur de premier étage (210) et un amplificateur de deuxième étage (220), procédé comprenant les étapes consistant à : faire varier une fréquence de gain unitaire (UGF) d'une fonction de transfert de système en boucle ouverte du circuit régulateur de manière que la fréquence de gain unitaire (UGF) augmente de manière directement proportionnelle à une fréquence associée à un doublet pôle-zéro introduit à une sortie de l'amplificateur de premier étage (210) ; et maintenir un rapport de dédoublement du doublet pôle-zéro de manière que le rapport de dédoublement soit sensiblement invariable en fonction d'un courant de charge (IL) délivré par le courant de régulateur de tension. 11. Procédé selon la revendication 10, comprenant en outre l'étape consistant à : introduire un deuxième pôle dans la fonction de transfert de l'amplificateur de premier étage, de manière que la fréquence de deuxième pôle soit approximativement proportionnelle au courant de charge. 2881537 37 12. Procédé selon la revendication 11, dans lequel la fréquence de gain unitaire (UGF) et la fréquence associée au doublet pôle- zéro augmentent chacune proportionnellement à la racine carrée du courant de charge. 13. Circuit régulateur de tension (200) à faible renvoi (LDO) comprenant: un premier moyen amplificateur (210) pour recevoir une tension d'entrée et une tension de rétroaction, le premier moyen amplificateur délivrant un premier signal de sortie d'amplificateur; un deuxième moyen amplificateur (220) connecté au premier moyen amplificateur et recevant le signal de sortie du premier amplificateur, le deuxième moyen amplificateur fournissant un couplage entre un premier potentiel d'alimentation (VDD) et une borne de sortie; un moyen de compensation du zéro pour introduire un doublet pôle-zéro au niveau du signal de sortie du premier amplificateur, le doublet pôle-zéro ayant une fréquence augmentant de manière approximativement proportionnelle à la racine carrée d'un courant de charge (IL) délivré par le circuit régulateur, le doublet pôle-zéro ayant en outre un rapport de dédoublement (IL) invariable en fonction du courant de charge (IL) ; un deuxième moyen d'introduction de pôle pour introduire un deuxième pôle dans une fonction de transfert en boucle ouverte du premier moyen amplificateur, une fréquence du deuxième pôle augmentant de manière approximativement proportionnelle au courant de charge (IL) ; et un moyen de commande de gain unitaire pour augmenter une fréquence de gain unitaire (UGF) d'une fonction de 2881537 38 transfert en boucle ouverte du circuit régulateur de manière approximativement proportionnelle à la racine carrée du courant de charge (IL). 14. Circuit régulateur de tension (200) comprenant: un premier étage amplificateur (210) ayant une borne d'entrée de premier amplificateur, une borne de sortie de premier amplificateur, une borne de rétroaction, un transistor inducteur de pôle et un réseau de compensation connecté à la borne de sortie, le réseau de compensation ayant un condensateur compensateur et un transistor compensateur; un deuxième étage amplificateur (220) ayant une borne d'entrée de deuxième amplificateur connectée à la borne de sortie de premier amplificateur, un premier miroir de courant, un deuxième miroir de courant et un transistor de passage configuré pour coupler un premier potentiel d'alimentation (VDD) à une borne de sortie, le premier miroir de courant étant configuré pour conduire une fraction d'un courant de charge délivré par le transistor de passage et le deuxième miroir de courant étant configuré pour conduire une fraction du courant délivré par le premier miroir de courant; un parcours de conduction couplant le transistor 25 compensateur au premier miroir de courant; un parcours de conduction couplant le transistor inducteur de pôle au deuxième miroir de courant. 15. Circuit régulateur selon la revendication 14, dans lequel le transistor inducteur de pôle est un transistor PMOS connecté à un premier potentiel d'alimentation (VDD) et configuré pour introduire un courant dans le premier 2881537 39 étage amplificateur égal à une proportion d'un courant de charge (IL) délivré par le circuit régulateur. 16. Circuit régulateur selon la revendication 15, dans lequel la borne d'entrée de premier amplificateur est une borne de grille d'un transistor PMOS d'entrée et la borne de rétroaction est une borne de grille d'un transistor PMOS de rétroaction, le transistor PMOS d'entrée et le transistor PMOS de rétroaction ayant chacun des bornes de source connectées l'une à l'autre et à une borne de drain du transistor inducteur de pôle. 17. Circuit régulateur selon la revendication 15, dans lequel le transistor compensateur est un transistor compensateur NMOS connecté à un deuxième potentiel d'alimentation (GND) et configuré pour fonctionner comme une résistance dans une configuration en série avec le condensateur compensateur, la borne de grille du transistor compensateur NMOS étant configurée pour avoir un potentiel qui est dépendant du courant de charge (IL) délivré par le circuit régulateur.