Brevet FR2874140A1 — publié le 20060210

Procédé de synthèse de fréquence à l'aide d'une boucle à verrouillage de phase et dispositif correspondant L'invention concerne les synthétiseurs de fréquence utilisant une boucle à verrouillage de phase, en particulier pour la réalisation de petits pas de synthèse. L'invention s'applique avantageusement mais non limitativement à des applications de radiocommunication, par exemple des terminaux de système de communication sans fil tels que les téléphones mobiles cellulaires fonctionnant notamment selon les normes GSM, WCDMA, GPRS. Un synthétiseur de fréquence classique est constitué d'un détecteur de phase associée à une pompe de charge, d'un filtre passe-bas et d'un oscillateur contrôlé en tension ( Voltage Controlled Oscillator , en langue anglaise), et d'un circuit diviseur, par exemple un diviseur par N, situé dans une boucle de retour reliant la sortie de l'oscillateur contrôlé en tension à l'entrée du détecteur de phase. Le comparateur de phase compare la phase d'un signal de référence de fréquence fixe à la phase du signal de sortie de l'oscillateur contrôlé en tension, divisé par N par le diviseur. Un écart entre les deux phases entraîne la génération d'une commande en tension qui modifie la fréquence de l'oscillateur contrôlé en tension, de façon à diminuer l'écart de phase au niveau du détecteur. Lorsque la boucle est verrouillée, il y a égalité entre la phase du signal de référence et la phase du signal de sortie du diviseur. On a donc la relation: ry Y'ref=Pdiv_ 99;0 : phase du signal de référence, : phase du signal de sortie du diviseur, phase du signal de sortie de l'oscillateur contrôlé en 5 tension, N: le rapport de division du diviseur de la boucle de retour. On en déduit la relation suivante entre la fréquence de l'oscillateur contrôlé en tension et la fréquence de référence du signal de référence: FCO=N*Fref Ainsi, en rendant le rapport de division N programmable, il est possible de rendre programmable la fréquence de l'oscillateur contrôlé en tension. Le pas de synthèse est alors la différence de fréquence du signal de sortie de l'oscillateur contrôlé en tension lorsque l'on incrémente N d'une unité. Un rapide calcul montre que le pas de synthèse Fpas est alors égal à la fréquence de référence Frei. Le filtre passe-bas situé dans la boucle à verrouillage de phase assure la stabilité du système. Pour cela, il est de rigueur de prendre une fréquence de coupure Fc du système telle que: Fc= Fref Ce type de synthétiseur de fréquence pose de nombreux problèmes lorsque l'on veut réaliser un petit pas de synthèse. Par exemple, les applications de radiocommunication demande des pas de synthèse de l'ordre de 200 kHz qui représentent l'écart entre deux canaux, pour des fréquences de l'oscillateur contrôlé en tension de 1 à 2 GHz. où : q9ref Pdiv q)vco Ceci donne donc un maximum pour la fréquence de référence de 200 kHz. Par ailleurs, ce type de synthétiseur génèrent des courants de pompe de charge de trop forte intensité. Ces courants provoquent l'apparition, dans le spectre de sortie de l'oscillateur contrôlé en tension, d'une raie parasite située à la fréquence de référence de la porteuse; elle peut être très gênante car elle se situe dans un canal adjacent. Pour résoudre ce problème, il faudrait pouvoir augmenter la fréquence de référence. Cependant, par cette boucle à verrouillage de phase classique, on ne peut excéder la valeur du pas de synthèse désiré. Une solution connue consiste à réaliser un synthétiseur de fréquence de type fractionnaire. Le principe de fonctionnement d'une boucle à verrouillage de phase de type fractionnaire est le suivant. Pendant P-1 coups du signal de référence, le diviseur divise par N et pendant un coup il divise par N+1. Le rapport de division moyen pendant P coups du signal de référence est alors: Fvco=Fref*N*(P)+N+1_Fref*(N+ p). Ainsi, en multipliant alternativement par deux nombres entiers différents, on produit en moyenne un signal à la fréquence voulue. Le pas de la synthèse possible est désormais: Fpa.=F1ef*(N+ p) Fref*(N+P+l) P2 On peut donc utiliser une fréquence de référence Fref supérieure à celle du pas de synthèse Fpas voulue. Cependant, cette solution présente l'inconvénient de générer des raies parasites car la fréquence synthétisée n'est vraie qu'en moyenne sur P coups de l'horloge de référence. Une modulation de la commande du diviseur N divisé par N+1 peut être réalisée, par exemple, par un modulateur delta-sigma, afin de repousser les raies parasites. Cette technique a pour effet de limiter la bande passante de la boucle à verrouillage de phase afin de filtrer au mieux les raies parasites de haute-fréquence, devenues trop importantes de par la modulation delta-sigma. Ainsi, on perd une bonne part du bénéfice de la synthèse fractionnaire. L'invention vise à apporter une solution à ces problèmes. L'invention propose un procédé de synthèse de fréquence à l'aide d'une boucle à verrouillage de phase recevant un signal de référence et comportant une division du signal de sortie de la boucle. Selon une caractéristique générale de l'invention, le procédé comprend en outre au sein de la boucle, une génération, à partir du signal divisé, de P signaux intermédiaires successifs de fréquences identiques, deux signaux intermédiaires consécutifs étant déphasés de 2r/P, et des comparaisons successives au rythme des impulsions du signal de référence entre les phases successives dudit signal de référence et les phases des signaux intermédiaires successives. En d'autres termes, à chaque impulsion du signal de référence, sa phase est comparée successivement avec l'un des P signaux intermédiaires. Ce procédé permet d'obtenir un pas de synthèse très petit, inversement proportionnel à P. On peut ainsi choisir une fréquence de référence importante. Ce procédé a pour avantage de permettre, pour une bande passante donnée, de réduire le courant de la pompe de charge, d'éloigner et donc d'atténuer la raie parasite de la fréquence de comparaison de la boucle à verrouillage de phase. L'invention propose également un dispositif de synthèse de fréquence comprenant une boucle à verrouillage de phase comportant une entrée de référence pour recevoir un signal de référence et un circuit diviseur connecté à la sortie de la boucle. La boucle à verrouillage de phase comprend en outre un détecteur de phase multiphase possédant une première entrée connectée à ladite entrée de référence, une deuxième entrée connectée à la sortie du circuit diviseur, des moyens de génération connectés à la deuxième entrée et aptes à générer P signaux intermédiaires de fréquence identiques, deux signaux intermédiaires consécutifs étant déphasés de 2n/P, ainsi que des moyens de comparaison connectés à la première entrée et aux moyens de génération et aptes à effectuer des comparaisons successives au rythme des impulsions du signal de référence entre les phases successives dudit signal de référence et les phases des signaux intermédiaires successives. Selon un mode de réalisation, les moyens de comparaison comprennent: un compteur cadencé par le signal de référence, un multiplexeur commandé par le signal de sortie du compteur et possédant P entrées connectées aux sorties des moyens de génération, un comparateur de phase connecté en entrée. Selon un autre mode de réalisation, les moyens de comparaison comprennent: des moyens de détection de fronts possédant P entrées connectées aux sorties des moyens de génération, des moyens d'assemblage de fronts possédant P entrées connectées aux sorties des moyens de détection de fronts un comparateur de phase connecté en entrée. Les moyens de génération comportent de préférence un générateur d'horloge multiphase. L'invention propose également un terminal d'un système de communication sans fil, en particulier un téléphone mobile cellulaire, comprenant un dispositif tel que défini ci-dessus. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un mode de réalisation de l'invention nullement limitatif et d'un dessin annexé sur lesquels: la figure 1 représente un mode de réalisation d'une boucle à verrouillage de phase selon l'invention, la figure 2 représente un deuxième exemple de réalisation d'une boucle à verrouillage de phase selon l'invention, la figure 3 représente plus précisément une partie du mode de réalisation de la figure 2, la figure 4 représente plus précisément une autre partie du mode de réalisation de la figure 2. Sur la figure 1, on a représenté le circuit du dispositif selon l'invention. La référence TP désigne un terminal d'un système de communication sans fil, par exemple un téléphone portable cellulaire. Le téléphone portable TP comprend un dispositif DIS selon l'invention, qui reçoit par une entrée de référence ERF un signal de référence à la fréquence Fref issu par exemple d'un quartz QT. 20 La référence DTC désigne un détecteur multiphase du dispositif DIS selon l'invention. Le détecteur multiphase DTC se substitue au comparateur phase-fréquence du dispositif de l'art antérieur. De même que pour une boucle à verrouillage de phase classique, le détecteur DTC est associé à une pompe de charge PCH reliée à un filtre passe-bas FPB lui-même connecté à un oscillateur contrôlé en tension VCO. Une boucle de retour relie la sortie de l'oscillateur contrôlé en tension VCO au détecteur multiphase DTC. Le détecteur DTC reçoit sur une première entrée E1 le signal de référence et sur une deuxième entrée E2 le signal de sortie d'un diviseur DIVN de la boucle de retour. La pompe de charge PCH comprend deux sources de courant constantes et un commutateur. Le commutateur s'ouvre et se ferme selon des impulsions de contrôle délivrées par le détecteur DTC afin de charger ou de décharger un condensateur intégré pilotant le signal de commande de l'oscillateur contrôlé en tension VCO. Le condensateur est associé au filtre passe-bas FPB, qui permet de limiter la cadence du changement de la tension à travers ce dernier. L'oscillateur contrôlé en tension VCO délivre alors une tension qui augmente par étapes avec le changement de fréquences. Le diviseur par N, DIVN, est apte à diviser par N la fréquence du signal de sortie de l'oscillateur contrôlé en tension VCO. Le détecteur de phase multiphase DTC comprend un générateur d'horloge multiphase GEN recevant en entrée le signal de sortie du diviseur DIVN de la boucle de retour du dispositif DIS. Le générateur GEN peut être réalisé classiquement au moyen d'une boucle à verrouillage de retard ou d'une boucle à verrouillage d'oscillateurs synchronisés. Par ailleurs, le générateur GEN possèdent P sorties reliées à un multiplexeur MUX. Une boucle à verrouillage de retard à p sorties comporte par exemple P inverseurs connectés en série. Le premier inverseur de la chaîne reçoit un signal d'entrée. La sortie du dernier inverseur de la chaîne et la sortie du premier inverseur de la chaîne sont connectées à un comparateur de phase. La sortie du comparateur de phase commande des éléments de retard internes aux inverseurs, de façon à retarder la propagation du signal dans la chaîne. Les sorties des P inverseurs forment les P sorties de la boucle à verrouillage de retard. Le détecteur DTC comprend également un compteur CMPT, cadencé par le signal de référence de fréquence Fref reçu en entrée par le détecteur DTC. La sortie du compteur CMPT commande le multiplexeur MUX. La sortie du multiplexeur MUX est connectée sur une entrée d'un comparateur phase-fréquence CMP, inclus dans le détecteur DTC. Le comparateur CMP reçoit sur une autre entrée le signal de référence Fref. Lors de la synthèse d'une fréquence donnée, le générateur d'horloge multiphase GEN fournit à partir du signal issu du diviseur DIVN par N, P signaux de même fréquence mais déphasés les uns des autres de 2n/P. À chaque impulsion du signal de référence, la phase du signal de référence cpref est comparée successivement avec la phase de l'un des P signaux générés par le générateur d'horloge multiphase GEN. Lorsqu'il y a égalité entre la phase du signal de référence Fref et la phase du signal de sortie du multiplexeur MUX, la boucle à verrouillage de phase est verrouillée. On a donc la relation: (Pref =cpmux, où cpref: phase du signal de référence, cpmux: phase du signal de sortie du multiplexeur. Du point de vue fréquentiel, le système formé par le générateur d'horloge multiphase GEN, le multiplexeur MUX et le compteur CMPT, se comporte comme un multiplieur de fréquence par P, par rapport au signal issu du diviseur, ayant une phase cpd;v. On a donc la relation: (Pmux=P*cPdiv=P*CPvco =ç0ref On en déduit alors la relation de verrouillage en fréquence: Fvco= P Fref Le pas de synthèse est alors: Fpas p Ainsi, en utilisant un détecteur de phase multiphase DTC tel que décrit dans l'invention, il est possible d'utiliser une fréquence de référence Fref, P fois supérieure au pas de synthèse voulu. On se réfère à présent à la figure 2 qui représente une variante du dispositif selon l'invention. De même que pour le mode de réalisation représenté sur la figure 1, le détecteur DTC est associé à une pompe de charge PCH reliée à un filtre passe-bas FPB lui-même connecté à un oscillateur contrôlé en tension VCO. Une boucle de retour comprenant un diviseur DIVN relie la sortie de l'oscillateur contrôlé en tension VCO au détecteur multiphase DTC. Outre un générateur d'horloge multiphase GEN et un comparateur de phase CMP, le détecteur DTC comprend un détecteur de fronts DTCF connecté à la sortie du générateur GEN. Tel que représenté sur la figure 3, afin de faciliter la combinaison des différents signaux de phase, le détecteur DTCF délivre en sortie à partir des P signaux de phase d'entrée délivrée par le générateur GEN, P signaux de sortie. Chaque signal de sortie comprend une impulsion pour chaque front montant détecté au niveau du signal d'entrée correspondant. Un mode de réalisation classique d'un détecteur de front consiste à connecter un inverseur sur une entrée d'une porte logique ET. Le signal à traiter est délivré à l'entrée de l'inverseur et sur l'autre entrée de la porte ET qui élabore le signal de sortie. On se réfère à nouveau à la figure 2. Le détecteur DTC comprend également un assembleur de fronts ASSF apte à recevoir en entrée les P signaux de sorties élaborés par le détecteur de fronts DTCF. L'assembleur ASSF délivre un signal de sortie au comparateur CMP. Comme représenté sur la figure 4, l'assembleur ASSF élabore un signal de sortie rassemblant en un seul signal de sortie, les fronts des P signaux de phase reçus en entrée. Un mode de réalisation classique d'un assembleur comprend une porte logique OU à P entrées. REVENDICATIONS 1. Procédé de synthèse de fréquence à l'aide d'une boucle à verrouillage de phase recevant un signal de référence et comportant une division du signal de sortie de la boucle, caractérisé par le fait qu'il comprend en outre au sein de la boucle, une génération, à partir du signal divisé, de P signaux intermédiaires successifs de fréquence identique, deux signaux intermédiaires consécutifs étant déphasés de 2n/P, et des comparaisons successives au rythme des impulsions du signal de référence entre les phases successives dudit signal de référence et les phases des signaux intermédiaires successifs. 2. Dispositif de synthèse de fréquence comprenant une boucle à verrouillage de phase comportant une entrée de référence (ERF) pour recevoir un signal de référence et un circuit diviseur (DIVN) connecté à la sortie de la boucle, caractérisé par le fait que la boucle à verrouillage de phase comprend en outre un détecteur de phase multiphase (DCT) possédant une première entrée (El) connectée à ladite entrée de référence, une deuxième entrée (E2) connectée à la sortie du circuit diviseur (DIVN), des moyens de génération (GEN) connectés à la deuxième entrée et aptes à générer P signaux intermédiaires de fréquence identique, deux signaux intermédiaires consécutifs étant déphasés de 2n/P, ainsi que des moyens de comparaison connectés à la première entrée et aux moyens de génération et aptes à effectuer des comparaisons successives au rythme des impulsions du signal de référence entre les phases successives dudit signal de référence et les phases des signaux intermédiaires successifs. 3. Dispositif selon la revendication 2, caractérisé par le fait que les moyens de comparaison comprennent: un compteur (CMPT) cadencé par le signal de référence, - un multiplexeur (MUX) commandé par le signal de sortie du compteur et possédant P entrées connectées aux sorties des moyens de génération, un comparateur (CMP) de phase connecté en entrée. 4. Dispositif selon la revendication 2, caractérisé par le fait que les moyens de comparaison comprennent: - des moyens de détection de fronts (DTCF) possédant P entrées connectées aux sorties des moyens de génération, des moyens d'assemblage de fronts (ASSF) possédant P entrées connectées aux sorties des moyens de détection de fronts (DTCF). - un comparateur (CMP) de phase connecté en entrée. 5. Dispositif selon l'une quelconque des revendications 2 à 4, caractérisé par le fait que les moyens de génération comportent un générateur (GEN) d'horloge multi-phase. 6. Terminal d'un système de communication sans fil, en 20 particulier un téléphone mobile cellulaire, caractérisé par le fait qu'il comprend un dispositif selon l'une des revendications 2 à 4. 10 15