Brevet FR2884080A1 — publié le 20061006

Ensemble de circuits électroniques protégé contre des perturbations transitoires Domaine technique de l'invention L'invention concerne un ensemble de circuits électroniques comportant une pluralité d'étages successifs, alternativement d'ordre impair et d'ordre pair, chaque étage comportant au moins un circuit logique combinatoire ayant au moins une sortie connectée à l'entrée d'une première bascule associée, un signal d'horloge étant appliqué à une entrée d'horloge de chaque première bascule, le signal d'horloge prenant successivement pendant un cycle d'horloge un niveau haut, entre un front montant et un front descendant, et un niveau bas, dudit front descendant jusqu'au front montant du cycle d'horloge suivant, chaque première bascule étant transparente pendant le niveau haut du signal d'horloge correspondant. État de la technique Les circuits électroniques sont soumis à divers types de perturbations, dus soit à leur vieillissement soit à des perturbations externes. Ces perturbations externes, qui peuvent notamment être dues à des bombardements de particules, en particulier de particules ionisantes et de neutrons, peuvent affecter la fiabilité de tout ensemble de circuits logiques, plus particulièrement dans le domaine des nanotechnologies dans lequel les temps de transition logiques sont de plus en plus faibles. La diminution des temps de transition logiques, qui peuvent être inférieurs à la durée d'une impulsion perturbatrice transitoire, conduit de plus en plus souvent à la propagation de l'impulsion perturbatrice dans les ensembles de circuits logiques et à sa prise en compte par une bascule lorsqu'elle coïncide avec le front actif d'un signal d'horloge associé. Ainsi, Il ne suffit pas de se protéger contre les défauts permanents, mais il est devenu nécessaire de se protéger également contre les perturbations transitoires. D'autre part, il ne suffit pas de se protéger contre les perturbations transitoires affectant uniquement les bascules, mais également contre celles affectant les circuits logiques combinatoires. Par conséquent, les systèmes de protection connus, consistant à utiliser des cellules durcies pour la fabrication des bascules ou des codes de correction d'erreurs en sortie des éléments de mémoire, sont insuffisants. i0 Le document WO 0054410 décrit un circuit numérique protégé contre des perturbations transitoires susceptibles d'affecter les circuits logiques combinatoires du circuit. Il propose notamment, comme représenté à la figure 1, un circuit à bascules dupliquées pour le contrôle de la sortie A d'un circuit logique combinatoire 1. Ce circuit de contrôle permet de détecter simplement une erreur transitoire liée à une impulsion parasite. Les signaux A de sortie du circuit logique 1 sont appliqués simultanément à l'entrée d'une première bascule 2, recevant un signal d'horloge H, et à l'entrée d'une seconde bascule 3, recevant un signal d'horloge H+S, retardé d'une durée 6 par rapport au signal d'horloge H. Les signaux de sortie S et S' respectifs des bascules 2 et 3 sont appliquées aux entrées d'un comparateur 4, dont les signaux de sortie e sont appliqués à l'entrée d'une troisième bascule 5, recevant un signal d'horloge H+S+s, légèrement retardé, d'une durée s, par rapport au signal d'horloge H+S appliqué à la seconde bascule 3. Le signal E de sortie de la troisième bascule constitue un signal d'erreur, signalant une erreur lorsqu'il prend la valeur 1. Le chronogramme de la figure 2 illustre le fonctionnement du circuit selon la figure 1. Dans le mode de réalisation représenté, le front actif des signaux d'horloge est leur front montant et les signaux de sortie A, S, S', e et E sont initialement à zéro. Une impulsion parasite 6 qui survient à la sortie A du circuit logique 1 à cheval sur un front montant du signal d'horloge H, survenant à un instant t0, est prise en compte par la première bascule 2. Le signal S passe donc à 1 à l'instant ta. À cet instant, le signal S' de sortie de la seconde bascule est toujours à zéro et le signal e de sortie du comparateur 4 passe à 1. io Lorsque la seconde bascule 3 est activée par le signal d'horloge H+8, à un instant tb, retardé de la durée S par rapport à l'instant ta, l'impulsion parasite 6 a disparu et le signal S' de sortie de la seconde bascule reste à zéro. La différence entre les signaux S et S' de sortie des bascules 2 et 3 (dites bascules dupliquées) est représentée par la valeur 1 du signal e de sortie du comparateur 4. Cette valeur est prise en compte par la troisième bascule 5, à un instant tc, retardé de la durée c par rapport à l'instant tb et correspondant au front montant du signal d'horloge H+S+s. Le signal E de sortie de la troisième bascule 5 passe alors à 1, signalant ainsi qu'une erreur a été détectée. Si, pendant le premier cycle d'horloge considéré, c'est-à-dire avant un instant tc correspondant au front montant suivant du signal d'horloge H, le signal A de sortie du circuit logique 1 passe à une valeur 1 à un instant td, cette valeur est mise en mémoire par la première bascule 2 à l'instant tc. Le signal S reste alors à 1. Lors du prochain front montant de l'horloge H+b, à un instant tf, le signal S' passe également à 1. Les signaux S et S' étant alors identiques, la sortie e du comparateur 4 repasse alors à zéro. Cette valeur est prise en compte par la troisième bascule 5 lors du prochain front montant de l'horloge H+S+E, à un instant tg, et le signal d'erreur E repasse alors à zéro. En l'absence d'impulsion parasite à la sortie du circuit logique 1, les signaux de sortie S et S' des bascules dupliquées 2 et 3 sont identiques, sauf entre le front montant de l'horloge H et le front montant suivant de l'horloge H+S (par exemple entre les instants th et ti) . Cette différence n'est pas prise en compte par la troisième bascule 5 en raison du retard c séparant le front montant de l'horloge H+S+E qui lui est appliquée du front montant de l'horloge H+S. Ainsi, sur la figure 2, les signaux S et S' sont de nouveau identiques à partir de l'instant ti et le signal e est à zéro lors de sa prise en compte par la troisième bascule, à un instant tj. Selon une variante de réalisation, les bascules 2 et 3 reçoivent les mêmes signaux d'horloge H, mais les signaux d'entrée de la bascule 3 sont retardés de la durée S par rapport aux signaux A d'entrée de la bascule 2. Dans la description ci-dessus, dans chaque étage une seule sortie du circuit logique 1, a été représentée. En pratique, chaque circuit logique 1 peut être à sorties multiples, c'est-à-dire comporter une pluralité de sorties A. Dans ce cas, des ensembles de bascules 2 et 3 sont respectivement associés à chaque sortie A et le comparateur 4 est un comparateur global comportant deux entrées (S et S') pour chaque ensemble de bascules (2 et 3). Le signal d'erreur E en sortie de la troisième bascule 5, connectée à la sortie du comparateur 4, est alors représentatif des fautes transitoires affectant l'une quelconque des sorties du circuit logique 1. Le comparateur 4 de l'ensemble selon la figure 1 comparant les sorties S et S' des bascules 2, 3, le circuit de contrôle détecte aussi les perturbations susceptibles de se produire dans les bascules. Cependant, une analyse fine du fonctionnement d'un ensemble de circuits avec plusieurs étages successifs comportant chacun un circuit logique combinatoire 1 et une première bascule 2, peut permettre de montrer que certaines erreurs produites dans une bascule 2 peuvent ne pas être détectées par le circuit de contrôle de la figure 1 et, néanmoins, perturber le fonctionnement des étages qui suivent la bascule 2 affectée par la perturbation. En effet, si une perturbation modifie le signal S de sortie d'une bascule 2 d'un étage après la prise en compte du signal e de sortie du comparateur 4 par la bascule 5, l'erreur sur le signal S n'est pas détectée. Par contre, si les délais de propagation du circuit logique combinatoire de io l'étage suivant permettent la propagation de l'erreur jusqu'aux sorties de ce circuit avant l'occurrence de l'événement actif de l'horloge qui commande les bascules qui capturent ces sorties, le fonctionnement du circuit sera affecté. Ce problème concerne également les techniques de simulation utilisées pour évaluer le comportement des circuits face aux perturbations affectant les bascules d'un circuit. Pour évaluer ce comportement, ces techniques modifient la valeur logique contenue dans la bascule affectée par une perturbation et simulent ensuite le circuit en utilisant un simulateur logique. Mais le résultat de cette simulation ne peut pas représenter toutes les perturbations affectant une bascule. En effet, une simulation logique évalue le comportement d'un circuit en considérant des signaux dont les valeurs sont fixes à des niveaux logiques tout au long du cycle de l'horloge. Par conséquent, cette simulation correspond à une perturbation qui affecterait une bascule depuis le début du cycle de l'horloge. Mais l'impact sur le comportement du circuit ne sera pas le même si la perturbation survient plus tard. Dans ce dernier cas, selon les délais du circuit qui se trouve à l'aval de la bascule perturbée, l'erreur peut atteindre, avant l'événement actif de l'horloge, uniquement un sous-ensemble des sorties qu'aurait affectée la perturbation représentée au niveau logique. Ainsi, dans le cas du circuit de contrôle selon la figure 1, l'utilisation des techniques actuelles de simulation logique des perturbations transitoires affectant les bascules d'un circuit, conclurait à la détection de toutes les perturbations transitoires affectant les bascules du circuit alors qu'en réalité certaines de ces perturbations ne seraient pas détectées, y compris des perturbations induisant un fonctionnement incorrect. Objet de l'invention o L'invention a pour but l'amélioration de la protection de la protection d'un ensemble de circuits logiques à l'encontre des perturbations transitoires et, plus particulièrement, à l'encontre des perturbations susceptibles d'affecter une bascule de l'ensemble. Selon l'invention, ce but est atteint par le fait que des premiers et seconds signaux d'horloge sont respectivement appliqués à l'entrée d'horloge des premières bascules des étages d'ordre impair et des premières bascules des étages d'ordre pair, les premiers et seconds signaux d'horloge étant décalés sans recouvrement de leurs niveaux hauts, et en ce que l'ensemble comporte des moyens de détection d'une perturbation transitoire, affectant la première bascule d'un étage et susceptible de se propager en aval, les moyens de détection comportant, dans chaque étage, des moyens de surveillance qui comparent: une valeur de sortie, présente sur la sortie de la première bascule de l'étage considéré à un instant d'observation compris entre le front descendant de chaque cycle du signal d'horloge correspondant et le front montant du cycle suivant dudit signal d'horloge, - avec une valeur d'entrée, présente sur l'entrée de ladite première bascule à un instant d'observation compris entre É un premier instant, qui suit le front descendant précédent de l'autre signal d'horloge d'un premier intervalle de temps, qui correspond à un délai de propagation maximum du circuit logique combinatoire dudit étage et un second instant, qui suit le front montant suivant dudit autre signal d'horloge d'un second intervalle de temps, qui est égal à la somme d'un délai de propagation minimum de la première bascule de l'étage précédent et d'un délai de propagation minimum du circuit logique combinatoire de l'étage considéré. Un autre objet de l'invention consiste à améliorer les techniques de simulation pour les perturbations affectant les bascules des circuits. Ce but est atteint en effectuant, pour chaque bascule du circuit, la simulation d'un nombre important de perturbations dont les instants d'occurrence sont répartis tout au long du cycle d'horloge et en effectuant ces simulation en utilisant le caractéristiques temporelles et fonctionnelles du circuit. L'invention a également pour objet le test d'un ensemble de circuits. Selon une caractéristique de l'invention, l'ensemble de circuits comporte des moyens de test permettant, pendant une phase de test, de configurer la première bascule et la bascule dupliquée d'un étage en bascules de type scanpath, d'appliquer des vecteurs de test à l'entrée du circuit logique combinatoire dudit étage et de capturer les sorties du circuit logique combinatoire de l'étage suivant pour les acheminer jusqu'à un point observable. Selon une autre caractéristique de l'invention, l'ensemble de circuits comporte des moyens d'autotest permettant, pendant une phase de test, de configurer la première bascule et la bascule dupliquée d'un étage d'une part en générateur pseudo-aléatoire générant des vecteurs de test et les appliquant à l'entrée du circuit logique combinatoire dudit étage et, d'autre part, en circuit d'analyse de signature capturant les sorties du circuit logique combinatoire de l'étage suivant et les compactant. Description sommaire des dessins D'autres avantages et caractéristiques ressortiront plus clairement de la description qui va suivre de modes particuliers de réalisation de l'invention donnés à titre d'exemples non limitatifs et représentés aux dessins annexés, o dans lesquels: La figure 1 illustre schématiquement un circuit de contrôle à bascules dupliquées selon l'art antérieur. La figure 2 représente un chronogramme illustrant le fonctionnement du circuit selon la figure 1. La figure 3 illustre les signaux d'horloge utilisés dans un ensemble de circuits selon l'invention et les périodes d'observation de l'entrée et de la sortie d'une première bascule d'un ensemble selon l'invention. Les figures 4 à 6 représentent divers modes de réalisation d'un ensemble de circuits selon l'invention. Les figures 7 à 11 représentent divers modes de réalisation d'un ensemble de circuits selon l'invention, comportant un circuit de correction. Description de modes particuliers de réalisation. L'invention s'applique à un ensemble de circuits électroniques comportant, comme représenté à la figure 4 une pluralité d'étages successifs, alternativement d'ordre impair et d'ordre pair. Chaque étage comporte au moins un circuit logique combinatoire 1 (1 a pour le premier étage, 1 b pour le second étage, 1c pour le troisième étage, etc...) ayant au moins une sortie connectée à l'entrée d'une première bascule 2 associée (2a pour le premier étage, 2b pour le second étage, 2c pour le troisième étage, etc...). Dans la description ci-dessous, pour des raisons de clarté, chaque circuit logique a été représenté avec une seule entrée, les différents étages étant connectés strictement en série. En pratique, chaque circuit logique peut comporter plusieurs entrées et la sortie d'un étage peut, de plus, être rebouclé o sur une des entrées du circuit logique d'un étage précédent. Comme représenté aux figures 3 et 4, des premiers et seconds signaux d'horloge Hl, H2 sont respectivement appliqués à une entrée d'horloge des premières bascules (2a, 2c) des étages d'ordre impair et des premières bascules (2b) des étages d'ordre pair. Chaque signal d'horloge (H1, H2) prend successivement, pendant un cycle d'horloge, un niveau haut, entre un front montant (instant tO pour H1 et t2 pour H2) et un front descendant (instant t1 pour H1 et t3 pour H2), et un niveau bas, dudit front descendant (instant t1 pour H1 et t3 pour H2) jusqu'au front montant (instant t4 pour H1 et t6 pour H2) du cycle d'horloge suivant. Les premiers et seconds signaux d'horloge H1 et H2 sont décalés sans recouvrement de leurs niveaux hauts. Ainsi, sur la figure 3, les instants t2 et t3 (niveau haut d'un premier cycle de H2) sont compris entre les instants t1 (front descendant d'un premier cycle de H1) et t4 (début d'un second cycle de H1) et les instants t4 et t5 (niveau haut du second cycle de H1) sont compris entre les instants t3 (front descendant du premier cycle de H2) et t6 (début du second cycle de H2). Dans le mode de réalisation particulier représenté, chaque première bascule 1 est transparente pendant le niveau haut du signal d'horloge correspondant et, en conséquence, bloquée pendant le reste du cycle d'horloge. Les données traitées dans le circuit logique 1 a du premier étage sont mémorisées dans la bascule 2a du premier étage avant d'être traitées dans le circuit logique 1 b du second étage. La bascule 2b du second étage mémorise les données traitées par le circuit logique 1 b avant leur transmission à un étage suivant. Pour avoir une protection parfaire, il ne suffit pas de vérifier le contenu des bascules d'un étage d'un circuit juste après leur capture. Il faut étendre cette vérification jusqu'à un instant plus tardif de chaque cycle d'horloge. Cet instant io doit être tel que les valeurs de ces bascules n'aient plus le temps de se propager à travers le circuit logique combinatoire 1 de l'étage suivant (par exemple le circuit logique combinatoire 1c du Sème étage quand on vérifie le contenu de la valeur de la première bascule 2b du second étage) pour arriver aux sorties de ce circuit logique combinatoire 1 avant l'instant où ces sorties sont capturées par les bascules de cet étage suivant. Ainsi, un aspect de la présente invention consiste à contrôler les sorties des bascules d'un étage d'un circuit, jusqu'à cet instant tardif de chaque cycle d'horloge. Néanmoins, cette solution a certains inconvénients. Tout d'abord, cette vérification tardive peut augmenter la complexité du circuit de contrôle. D'autre part, pour effectuer une procédure de rétablissement de l'état correct du circuit suite à la détection d'une erreur, il est possible de sauvegarder systématiquement les valeurs précédentes (du cycle avant l'apparition d'erreur), d'un certain nombre de bascules, pour les employer à la restauration des valeurs correctes en réponse à cette détection d'une erreur. Mais si les sorties des bascules sont vérifiées très tardivement dans le cycle d'horloge, en réponse à la détection d'une erreur, la phase de correction ne pourra pas être activée avant la fin du cycle. Ainsi le circuit passera dans l'état suivant, et il sera nécessaire de sauvegarder systématiquement les valeurs de plus d'un cycle. Ceci augmentera la complexité du circuit de correction employé pour le rétablissement des valeurs correctes. Ainsi, un deuxième objectif de la présente invention est de réaliser un ensemble de circuits permettant d'effectuer la détection d'erreurs et la correction à moindre coût, tout en prenant soin de maximiser la détection des perturbations survenant dans un étage du circuit et pouvant affecter le résultat de l'étage suivant. Un autre objectif est d'appliquer la présente invention à des circuits utilisant des premières bascules 2 transparentes. Contrairement aux bascules maître-esclave et aux bascules de type "flip-flop" (FF), dont les sorties ne sont à aucun instant connectées à leurs entrées, de telles bascules sont transparentes pendant une partie du cycle de l'horloge qui les cadence. Pour cette raison, les premières bascules transparentes des étages successifs sont respectivement cadencées par deux signaux d'horloge H1 et H2, sans recouvrement, comme décrit ci-dessus. Ainsi, les bascules de deux étages successifs ne sont à aucun instant mises en transparence simultanément. Pour assurer la détection de toutes les perturbations susceptibles d'induire des erreurs dans un circuit, les premières bascules 2 d'un étage peuvent être surveillées jusqu'à l'instant où les premières bascules de l'étage suivant capturent les valeurs présentes sur leurs entrées. Mais, comme indiqué plus haut, il peut être utile d'effectuer ce contrôle plus tôt dans le cycle de l'horloge. II est néanmoins nécessaire de ne pas compromettre la détection de certaines perturbations susceptibles d'induire des erreurs, Dans la suite, nous appellerons DCC (DCCmax et DCCmin respectivement pour le maximum et le minimum) le délai de propagation d'un circuit logique combinatoire 1 d'un étage (DCC1 max et DCC1 min pour le premier étage, DCC2max et DCC2min pour le second étage, DCCimax et DCCimin pour un étage i, etc.) et DL (DLmax ou DLmin) le délai de propagation d'une bascule 2 d'un étage (DL1 pour le premier étage, DL2 pour le second étage, Dli pour un étage i, etc.) Pour détecter une perturbation transitoire, affectant la première bascule d'un étage (par exemple la bascule 2b du second étage) et susceptible de se propager en aval (vers le 3ème étage), un circuit de surveillance compare, dans cet étage: une valeur de sortie, présente sur la sortie de la première bascule de l'étage considéré (2b du second étage dans l'exemple considéré) à un instant d'observation tobs - avec une valeur d'entrée, présente sur l'entrée de cette première bascule (2b) à un instant d'observation (tobe). L'instant d'observation tobs est compris entre le front descendant (t3) de chaque cycle du signal d'horloge correspondant (H2, signal d'horloge appliqué à la première bascule 2b du second étage) et le front montant (t6) du cycle suivant de ce signal d'horloge (H2). L'instant d'observation tobe est, quant à lui, compris entre - un premier instant (t7), qui suit le front descendant (t1) précédent de l'autre signal d'horloge (H1) d'un premier intervalle de temps (AT1), qui correspond à un délai de propagation maximum (DCC2max) du circuit logique combinatoire (1 b) de cet étage - et un second instant (t8), qui suit le front montant (t4) suivant de cet autre signal d'horloge(Hl) d'un second intervalle de temps (AT2), qui est égal à la somme d'un délai de propagation minimum (DL1 min) de la première bascule de l'étage précédent (2a du premier étage) et d'un délai de propagation minimum (DCC2min) du circuit logique combinatoire de l'étage considéré. Plus généralement, pour un étage i, tobs est compris entre les fronts descendant et montant du signal d'horloge associé et tobe est compris entre: - un premier instant, qui suit le front descendant précédent de l'autre signal d'horloge d'un premier intervalle de temps (AT1), qui correspond à un délai de propagation maximum (DCCimax) du circuit logique combinatoire 1 de cet étage et un second instant, qui suit le front montant suivant de cet autre signal d'horloge d'un second intervalle de temps (AT2), qui est égal à la somme d'un délai de propagation minimum (DI(i-1)min) de la première bascule 2 de l'étage (i-1) précédent et d'un délai de propagation minimum (DCCimin) du circuit logique combinatoire de l'étage considéré. Lorsque l'ensemble comporte un tel circuit de surveillance dans chacun des étages, ce choix des instants d'observation permet d'obtenir des résultats satisfaisants à un coût acceptable. Les figures 4 à 6 représentent divers modes de réalisation d'un ensemble de circuits permettant d'exercer une telle surveillance et ainsi de détecter les erreurs dues à des perturbations transitoires susceptibles d'affecter l'ensemble. Dans le mode de réalisation représenté à la figure 4, le circuit de surveillance de chaque étage comporte un comparateur 7 (7a pour le 1 er étage, 7b pour le second, etc.). Le comparateur 7 comporte des entrées connectées respectivement à l'entrée et à la sortie de la première bascule 2 de l'étage considéré. Comme précédemment, bien qu'une seule sortie du circuit logique combinatoirel soit représentée dans chaque étage, en pratique, chaque circuit logique combinatoire 1 peut être à sorties multiples, c'est-àdire comporter une pluralité de sorties A. Dans ce cas, une première bascule 2 est connectée à chaque sortie A et le comparateur 7 est un comparateur global, comportant une paire d'entrées associée à chaque première bascule de l'étage, les deux entrées de cette paire étant respectivement connectées à l'entrée et à la sortie de la première bascule correspondante. Ainsi, le comparateur 7a contrôle les sorties des premières bascules 2a du premier étage, le comparateur 7b contrôle les premières bascules 2b du second étage, etc. Chaque comparateur fournit ainsi en sortie un premier signal d'erreur el (el a pour le premier étage, et b pour le second étage, etc.), représentatif des fautes transitoires affectant le circuit logique combinatoire 1 et/ou la bascule 2 de l'étage. Pour déterminer à quel instant doit être effectué le contrôle, considérons par exemple les premières bascules 2b du second étage, qui sont contrôlées par le comparateur 7b. Pour qu'une perturbation sur une première bascule 2b affecte les valeurs capturées par les premières bascules 2c de l'étage suivant, il faut qu'elle survienne au plus tard dans un instant qui précède le front descendant (t5) de l'horloge H1 d'un intervalle de temps égal à DCC3min, DCC3min étant le délai minimal de propagation du circuit logique combinatoire 1c du troisième étage. Par conséquent, une protection optimale devrait vérifier les premières bascules 2b jusqu'à cet instant. Par ailleurs, caque comparateur 7 (par exemple le comparateur 7b) doit vérifier les signaux appliqués sur ses entrées associée à une première bascule 2 (première bascule 2b dans l'exemple considéré) à un instant dans lequel ils ont des valeurs identiques en cas d'absence de perturbation. Dans chaque cycle d'horloge, les entrées des bascules 2b peuvent être en transition pendant un certain temps, mais elles ont toujours leur valeur définitive à partir du front descendant (t3) du signal d'horloge H2 où elles sont capturées. Les valeurs en sortie des premières bascules 2b restent inchangées jusqu'au front montant suivant du signal d'horloge H2, à l'instant t6. D'autre part, les valeurs présentes sur les sorties des premières bascules 2a du Zef étage restent inchangées jusqu'au front montant suivant (à l'instant t4) du signal d'horloge H1 qui rend transparentes les premières bascules 2a et permet à de nouvelles valeurs de se présenter sur les sorties de ces premières bascules 2a. Dans un intervalle de temps égal à DCC2min, ces modifications peuvent atteindre les entrées des premières bascules 2b du second étage. Ainsi, dans l'exemple du circuit de contrôle de la figure 4, l'entrée et la sortie d'une première bascule 2b peuvent être comparées à n'importe quel instant entre le front descendant t3 du signal d'horloge H2 et un instant t4+ DCC2min, qui suit le front montant suivant t4 du signal d'horloge H1. En principe, pour la surveillance des premières bascules 2 d'un étage, le délai de propagation des premières bascules 1 de l'étage précédent peut également être pris en compte. Ainsi pour les premières bascules 2b du second étage, cette comparaison peut s'effectuer jusqu'à l'instant t8 défini ci-dessus (t8=t4+ AT2, avec AT2=DL1 min+DCC2min). Le délai minimal de propagation DCompmin (DComp1 min pour le comparateur 7a du 1 er étage, DComp2min pour le comparateur 7b du second étage, DCompi pour un étage i, etc.) d'un comparateur 7 peut également être pris en compte pour déterminer jusqu'à quel instant la sortie de ce comparateur 7 peut être prise en compte. Ainsi, pour un étage d'ordre i, si l'on tient compte du délai minimal des chemins menant de l'entrée des premières bascules 1 de l'étage précédent à la sortie du comparateur 7 de l'étage d'ordre i, c'est-à-dire de la traversée des premières bascules 1 de l'étage d'ordre (i-1), du circuit logique combinatoire 1 et du comparateur 7 de l'étage d'ordre i, la sortie du comparateur 7 de l'étage d'ordre i doit être prise en compte au plus tard dans un troisième intervalle de temps AT3=DL(i-1)min+DCCimin+DCompimin=AT2+DCompimin après le frontmontant (instant t4 dans le cas de la surveillance du second étage) du signal d'horloge associé aux premières bascules de l'étage d'ordre (i-1). Le premier signal d'erreur el, obtenu à la sortie du comparateur 7, peut être utilisé pour signaler la détection d'une erreur, mettre le circuit dans un état bloqué et/ou activer une phase de correction. Pour cela, le premier signal d'erreur el peut être traité directement par des circuits dédiés à ces fonctions (non représentés sur la figure 1). Comme représenté à la figure 4, le signal d'erreur el peut aussi être préalablement capturé par une première bascule de détection d'erreur 8 (8a pour le 1er étage, 8b pour le second, etc.), qui fournit un second signal d'erreur e2 (e2a pour le 1 er étage, e2b pour le second étage, etc. ). Chaque première bascule de détection d'erreur 8 peut être constituée par une bascule transparente, par une bascule de type maître esclave ou par une bascule de type "flip flop", recevant un signal d'horloge approprié sur son entrée d'horloge. Le signal d'horloge associé aux premières bascules de détection d'erreur 8 est choisi de manière à assurer la capture de la sortie du comparateur 7 correspondant à un instant qui est obligatoirement compris entre un instant qui suit le front descendant de l'horloge (H1 ou H2) associée à la première bascule de l'étage de l'intervalle de temps DCompimin - et un instant qui suit le front montant de l'autre horloge (H2 ou H1) du troisième intervalle de temps AT3 précédemment défini (AT3=DL(i-1)min+ DCCimin+DCompimin). D'autre part, pour détecter le plus grand nombre des perturbations dangereuses, cette capture est, de préférence, effectuée aussi tard que possible, c'est-à-dire de préférence, pendant le troisième intervalle de temps AT3 après le front montant de l'horloge (H2 ou H1) associée aux premières bascules 2 des étages adjacents. Pour réduire autant que possible la complexité du circuit, une horloge déjà existante est, de préférence, utilisée pour cadencer les premières bascules de détection d'erreur 8. Dans le mode de réalisation illustré sur la figure 4, l'horloge utilisée est l'horloge associée aux premières bascules des étages adjacents. Ainsi, les premier et second signaux d'horloge H1 et H2 sont respectivement appliqués aux entrées d'horloge des premières bascules de détection d'erreur des étages pairs (8b, etc.) et impairs (8a, 8c, etc.). Si le troisième intervalle de temps AT3 est supérieur à la durée du niveau haut de l'horloge (H1 dans le cas de la surveillance du second étage) associée aux premières bascules 2 des étages adjacents, la sortie du comparateur 8 d'un étage est alors, de préférence, capturée au front descendant de cette horloge (H1 dans l'exemple considéré). La protection est alors parfaite. Alternativement, la sortie du comparateur 8 peut éventuellement être capturée, comme représenté sur la figure 4, au front montant de cette horloge (H1 dans l'exemple considéré). Bien que cette alternative puisse former un compromis acceptable, certaines perturbations affectant les premières bascules (2b dans l'exemple considéré) de l'étage et susceptibles de provoquer des erreurs dans les premières bascules (2c dans l'exemple considéré) de l'étage suivant pourraient ne pas être détectées. L'utilisation, dans un étage, d'une première bascule de détection 8 cadencée par le signal d'horloge associé aux premières bascules des étages adjacents est, de plus, très efficace pour détecter les impulsions transitoires générées dans les composants du circuit logique combinatoire 1 de l'étage et capturées par les premières bascules 2 du même étage. Elle est aussi très efficace pour détecter les fautes de délai. Une faute de délai est une faute permanente qui peut augmenter le délai d'un ou plusieurs chemins du circuit logique combinatoire 1 de l'étage. À cause d'une telle faute, le circuit logique combinatoire 1 pourrait compléter le calcul de la valeur d'une de ses sorties à un instant suivant, d'un intervalle de temps Df, le front descendant du signal d'horloge qui cadence les premières bascules de l'étage. En effet, en ce qui concerne les impulsions transitoires, entre l'instant où une telle impulsion transitoire est capturée par les première bascules 2 de cet étage (front descendant de l'horloge H2 pour le second étage) et l'instant de la comparaison effective de la sortie de cette première bascule avec son entrée (dans le cas de la surveillance du second étage, à un instant précédant le front montant ou le front descendant de H1 du délai de propagation Dcomp2min), toute impulsion transitoire dont la durée est inférieure au temps qui sépare ces instants aura disparu des entrées des premières bascules 2 de l'étage et sera, par conséquent, détectée par le comparateur 8 de l'étage. Pour des raisons similaires, si l'intervalle de temps Df est inférieur à ce temps, la faute transitoire sera détectée. Les premières bascules 2 d'un étage peuvent être affectées par une impulsion transitoire ou une faute de délai affectant le circuit logique combinatoire 1 de l'étage uniquement jusqu'au front descendant du signal d'horloge associé. Ainsi, il est suffisant de contrôler les sorties de ces bascules jusqu'à ce front descendant. Néanmoins, la comparaison sera en fait effectuée plus tard, de façon à s'assurer que la faute a disparu des entrées des premières bascules de l'étage et devient détectable par le comparateur de l'étage. Cette détection des perturbations affectant le circuit tire ainsi avantage des caractéristiques des circuits utilisant des bascules cadencées par des horloges non recouvrantes et, en particulier, du fait que les sorties des premières bascules 2 d'un étage restent inchangées pendant un intervalle de temps assez long même après la capture des valeurs présentes sur leurs sorties par les premières bascules de l'étage suivant. Le mode de réalisation de la figure 5 comporte les mêmes éléments que l'ensemble selon la figure 4. La sortie du comparateur 7 d'un étage est capturée par une première bascule de détection 8 au front montant du signal d'horloge associé aux premières bascules des étages adjacents (H1 est associé à 8b et H2 à 8a). Par ailleurs, les circuits logiques combinatoires 1 de l'ensemble selon la figure 5 comportent une pluralité de sorties et chaque étage comporte plusieurs premières bascules 2, respectivement connectées aux sorties du circuit logique combinatoire 1 de l'étage, et le comparateur 7 de l'étage est alors un comparateur global. L'ensemble selon la figure 5 comporte, en outre, dans chaque étage, un circuit permettant de contrôler les sorties des premières bascules 2 après la capture de la sortie du comparateur 7 de l'étage par la première bascule de détection d'erreur 8 associée. Pour cela, chaque étage comporte, en outre, un circuit de calcul de parité 9 (9a, 9b, etc.), connecté aux sorties des premières bascules 2 de l'étage. La sortie de ce circuit de calcul de parité 9 est connectée à l'entrée d'une seconde bascule de détection d'erreur 10 (10a, 10b, etc.) cadencée par la même horloge (H2 pour les étages impairs et H1 pour les étages pairs) que la première bascule de détection d'erreur 8 de l'étage et capture la valeur présente sur son entrée au front montant de la même horloge. Dans chaque étage, une première porte 11 (11 a, 11 b, etc.), de type OUexclusif, comporte des entrées respectivement connectées à l'entrée et à la sortie de la seconde bascule de détection d'erreur 10 et fournit, en sortie, un troisième signal d'erreur e3 (e3a, e3b, etc.). La première porte 11 compare ainsi la sortie de la seconde bascule de détection d'erreur 10 avec la sortie du circuit de calcul de parité 9, ce qui permet de détecter les perturbations qui affectent les premières bascules 2 de l'étage après la capture de la sortie du comparateur 7 de l'étage par la première bascule de détection d'erreur 8 associée. Le troisième signal d'erreur e3 peut éventuellement être utilisé pour vérifier les signaux des sorties des premières bascules 2 de l'étage (étage i), jusqu'au front montant suivant du signal d'horloge associé aux premières bascules de l'étage, c'est-à-dire jusqu'au début du cycle d'horloge suivant (par exemple jusqu'à l'instant t6 pour le second étage lorsque la surveillance est effectuée dans le cycle t2-t6 du signal d'horloge H2). En effet, à ce moment les sorties des premières bascules 2 de l'étage commencent à changer, car le signal d'horloge correspondant passe au niveau haut, et les nouvelles valeurs présentes aux sorties des premières bascules 2 commencent à se propager vers la sortie de la première porte 11 de l'étage. Cependant, les premières bascules (par exemple 2c) de l'étage suivant (étage i+1) ne sont sensibles aux perturbations qui surviennent dans les premières bascules (par exemple 2b) de l'étage considéré (étage i) que jusqu'au front descendant (par exemple t5) de l'autre signal d'horloge (par exemple H1) qui précède ce front montant (t6 dans l'exemple considéré) ou, plus exactement, jusqu'à un instant précédant ce front descendant (t5) du délai de propagation minimum DCC(i+1)min du circuit logique combinatoire (1 c dans l'exemple considéré) de l'étage suivant (étage i+1). Ainsi, le troisième signal d'erreur e3 peut n'être observé que jusqu'à cet instant. Dans le mode de réalisation particulier de la figure 6, dans chaque étage, une bascule dupliquée 12 (12a, 12b, etc.) est connectée entre l'entrée de la première bascule 2 et l'entrée correspondante du comparateur 7 de l'étage. Ainsi, les entrées du comparateur 7 sont respectivement connectées aux sorties de la première bascule 2 et de la bascule dupliquée 12. La bascule dupliquée 12 est transparente pendant le niveau bas du signal d'horloge associé aux premières bascules des étages adjacents et, en conséquence, bloquée pendant le niveau haut de ce signal d'horloge. Ainsi, comme représenté sur la figure 6, les bascules dupliquées (12a, 12c, etc.) des étages impairs sont transparentes pendant le niveau bas du signal d'horloge H2, tandis que les bascules dupliquées (12b, etc.) des étages pairs sont transparentes pendant le niveau bas du signal d'horloge H1. Ainsi, les bascules dupliquées 12 capturent les sorties du circuit logique combinatoire 1 de l'étage considéré (par exemple du circuit 1 b du second étage) à un premier instant (t4 dans l'exemple considéré) correspondant au front montant du signal d'horloge (H1 dans l'exemple considéré) des premières bascules 2 des étages adjacents, c'est-à-dire avant que les entrées de ce circuit logique combinatoire commencent à changer. Les entrées du comparateur 7 de l'étage considéré restent ainsi stables jusqu'à un second instant, correspondant au front montant (t6 dans l'exemple considéré) de l'horloge associée aux premières bascules de l'étage (H2 dans l'exemple considéré) qui suit ce premier instant (t4, front montant de H1). À partir de ce second instant (t6), les premières bascules (2b) de l'étage considéré deviennent transparentes. Elles peuvent donc être contrôlées à tout instant jusqu'à ce second instant. Cependant, pour détecter toutes les perturbations affectant les premières bascules (2b) de l'étage, susceptibles de produire des erreurs dans les premières bascules (2c) de l'étage suivant, il n'est nécessaire de contrôler les sorties des premières bascules (2b) de l'étage considéré que jusqu'à un troisième instant (t5), correspondant au front descendant du signal d'horloge (H1) associé aux premières bascules des étages adjacents qui suit le premier instant (t4). Des troisièmes bascules de détection d'erreur 13, respectivement connectées aux sorties des comparateurs 7, peuvent donc assurer une protection parfaite si elles capturent le signal appliqué sur leurs entrées au front io descendant de ce signal d'horloge. Dans l'exemple représenté à la figure 6, la sortie du comparateur 7 est capturée au front montant du signal d'horloge (H1) associé aux premières bascules des étages adjacents qui suit le premier instant (t4), par la troisième bascule de détection d'erreur 13 (13a, 13b, etc.). Cette bascule 13 est connectée à la sortie du comparateur 7 et est cadencée par ce signal d'horloge (H1), pour fournir en sortie un quatrième signal d'erreur e4. Ainsi les troisièmes bascules de détection d'erreur 13 des étages impairs et pairs sont respectivement cadencées par les second et premier signaux d'horloge (H2 et H1). Ce mode de réalisation permet aussi d'assurer une protection parfaite si un quatrième intervalle de temps iT4=DCC(i+1)min-DCompimax (par exemple DCC3min-DComp2max) est supérieur à la durée du niveau haut du signal d'horloge (H1) associé aux premières bascules des étages adjacents, Dcompimax étant le délai maximal du comparateur de l'étage considéré et DCC(i+1)min étant le délai minimal du circuit logique combinatoire de l'étage suivant. Dans le cas où cette condition ne serait pas vérifiée, la protection ne sera pas parfaite, mais elle sera néanmoins suffisante pour un grand nombre d'applications. Comme les premières bascules de détection d'erreur de la figure 4, les 3'me bascules de détection d'erreur de la figure 6 peuvent être constituées par une bascule de type "flip-flop" ou maître-esclave, ainsi que par des bascules transparentes recevant des signaux d'horloge appropriés. Un autre aspect de l'invention est de fournir des solutions permettant de rétablir l'état correct du circuit après la détection d'une erreur. Pour assurer une protection uniquement contre les impulsions transitoires et les io fautes de délai affectant la logique combinatoire 1 (par exemple 1 b) d'un étage pair, il est possible de contrôler les valeurs capturées par les premières bascules 2 (par exemple 2b) de l'étage au front descendant (t3) du signal d'horloge associé H2, avant le front montant suivant (t4) de l'horloge H1 associé aux premières bascules (2a, 2c) des étages impairs. La procédure de correction est alors très simple. Elle consiste à utiliser le signal d'erreur du second étage pour bloquer les premières bascules des étages impairs pendant le niveau haut de l'horloge H1 (entre t4 et t5) qui suit le front descendant (t3) de l'horloge H2. Cette action maintient dans les premières bascules des étages impairs les valeurs du cycle précédent de l'horloge H1. De cette façon, les premières bascules des étages pairs prennent, au front descendant suivant de l'horloge H2, les valeurs correctes du cycle précédent de l'horloge H2. Cette procédure produit des valeurs correctes si le blocage des bascules paires intervient avant le front montant (t4) de l'horloge H1. Par conséquent, cette procédure peut corriger les erreurs produites par toute impulsion transitoire d'une durée inférieure à un cinquième intervalle de temps AT5 et par toute faute de délai induisant un retard de calcul Df inférieure à AT5, avec AT5=t4-t3-DCompimax-Dbl, DCompimax étant le délai maximal du comparateur 7 (par exemple 7b) de l'étage pair considéré, et Dbl le délai du circuit de blocage (non représenté), qui déclenche le blocage des premières bascules des étages impairs, en réaction à l'activation du signal d'erreur de l'étage pair considéré. Pour améliorer cette protection, il est possible d'augmenter la valeur du cinquième intervalle de temps AT5, tout en gardant constante la durée du cycle de l'horloge H1, en diminuant la durée (t4-t3) du niveau haut de cette horloge. La correction des étages impairs s'effectue de manière analogue. Pour effectuer la détection et déclencher la procédure de correction plus tardivement afin d'améliorer la protection contre les impulsions transitoires et les o fautes de délai affectant les circuits logiques combinatoires 1, ainsi que contre les perturbations affectant les premières bascules 2, il est possible de rétablir l'état correct du circuit en stockant les valeurs précédentes de toutes ou d'une partie des premières bascules du circuit dans un ensemble de bascules redondantes ou bascules de correction. Dans ce cas, suite à la détection d'une erreur, les sorties des bascules de correction sont connectées aux entrées des circuits combinatoires correspondants. Puis, le circuit fonctionne avec cette configuration pendant une période d'horloge et les résultats sont capturés dans les premières bascules, avant de remettre le circuit dans sa configuration régulière, dans laquelle les entrées des circuits logiques combinatoires sont de nouveau connectées aux sorties des premières bascules de l'étage précédent, et de continuer le fonctionnement avec cette configuration. Pour réaliser de façon efficace cette correction, il faut gérer un conflit entre, d'une part, le besoin de détecter une erreur tardivement pour maximiser la détection des perturbations dangereuses susceptibles de produire des erreurs et, d'autre part, le besoin de détecter une erreur avant que les bascules de correction passent à un nouvel état et perdent ainsi l'état nécessaire pour corriger l'erreur détectée. Si cette situation pouvait arriver, il serait nécessaire d'utiliser deux étages de bascules redondantes, de façon à sauvegarder les états correspondant à deux cycles d'horloges successifs et à préserver l'état nécessaire pour corriger l'erreur détectée tardivement. Le mode de réalisation de l'ensemble représenté à la figure 7 permet de corriger les erreurs détectées par un ensemble de circuits selon la figure 4. Il se distingue de l'ensemble selon la figure 4 par la présence d'un circuit de rétablissement des états corrects des premières bascules 2. Une bascule de correction 14, respectivement paire ou impaire, est connectée à la sortie de chaque première bascule 2 des étages respectivement pairs et impairs. Les bascules de correction 14 peuvent être des bascules maître-esclave, comme représenté sur la figure 7, ou de type "flip-flop". Dans ce cas, elles capturent les valeurs présentes sur leurs entrées au front montant du signal d'horloge associé à la première bascule 2 correspondante. Ainsi, les bascules de correction impaires (14a, etc.) et paires (14b, etc.) sont respectivement cadencées par les signaux d'horloge H1 et H2. De cette façon, elles sauvegardent pendant une période du signal d'horloge H1 ou H2, en partant du front montant de ce signal d'horloge, les valeurs que les premières bascules 2 correspondantes mémorisent jusqu'à ce front montant. Les bascules de correction 14 peuvent aussi être des bascules transparentes. Ces bascules de correction transparentes, cadencées par le signal d'horloge associé aux premières bascules 2 correspondantes, sont transparentes pendant le niveau bas de ce signal d'horloge. Ainsi, elles sauvegardent pendant le niveau bas de ce signal d'horloge les valeurs que les premières bascules 2 correspondantes mémorisent jusqu'au front montant de ce signal d'horloge. Chaque circuit de correction comporte, de plus, un premier multiplexeur 15 (15a, 15b, etc.) comportant deux entrées connectées respectivement aux sorties de la première bascule 2 et de la bascule de correction 14 correspondante. La sortie du premier multiplexeur 15 est connectée à l'entrée du circuit logique combinatoire 1 de l'étage suivant. Les premiers multiplexeurs sont contrôlés par les signaux d'erreur d'au moins l'étage suivant. Dans le mode de réalisation illustré sur la figure 7, les premiers multiplexeurs des étages pairs et impairs sont respectivement contrôlés par un premier signal global d'erreur G1 et par un second signal global d'erreur G2. Le premier signal global d'erreur G1 est obtenu à la sortie d'une première porte OU 16, recevant sur ses entrées les signaux d'erreur (e2a, e2c, etc) de tous les étages impairs. De manière analogue, le second signal global d'erreur G2 est obtenu à la sortie d'une seconde porte OU 17, recevant sur ses entrées les signaux d'erreur (e2b, e2d, etc. ) de tous les étages pairs. Lorsque, comme dans les modes de réalisation de la figure 5, un étage fournit deux signaux d'erreur, un signal global d'erreur peut alternativement tenir compte de l'un quelconque de ces signaux ou des deux. Ainsi, le premier signal global d'erreur G1 peut prendre en compte tout ou partie des signaux d'erreur (e1, e2, e3 et/ou e4) des étages impairs, tandis que le second signal d'erreur G2 peut prendre en compte tout ou partie des signaux d'erreur (el, e2, e3 et/ou e4) des étages pairs. Les signaux appliqués aux entrées de contrôle des multiplexeurs peuvent être directement les signaux G1 etG2, comme représenté sur la figure 7 ou être fournis par un circuit de contrôle (non représenté), recevant les signaux d'erreur des différents étages et fournissant aux multiplexeurs des signaux de contrôle en réponse aux signaux G1 ou G2. Sur la figure 7, si, à titre d'exemple (la correction des étages impairs s'effectue de manière analogue), le signal d'erreur e2b du second étage est activé à cause d'une erreur sur les sorties des premières bascules 2b ou sur les sorties du circuit combinatoire 1 b du second étage, on ne sait pas si cette erreur provient des premières bascules ou du circuit logique combinatoire. Ainsi, la correction de cet étage, par le circuit de correction (14a, 15a) disposé dans l'étage précédent, doit être activée après chaque activation du signal e2b, même si l'erreur détectée ne provient pas des bascules 2b. Quand une erreur apparaît dans les bascules 2b, la détection d'erreur sur le signal e2b est prise en compte au front montant du signal d'horloge H1 (ou au plus tard jusqu'au front descendant du signal d'horloge H1 si la sortie du comparateur 7b est prise en compte à un moment plus tardif que ce front montant). Ainsi, l'erreur est io présente dans les premières bascules 2b, mais elle s'est aussi propagée aux premières bascules 2c du troisième étage. Les premières bascules 1 a, ainsi que les autres premières bascules des étages impairs ont changé ou commencé à changer leur état. Cependant, toutes les bascules de correction (14a, 14c, etc.) impaires contiennent l'état que les premières bascules (2a, 2c, etc.) des étages impairs correspondants mémorisent jusqu'au front montant de l'horloge H1. La correction se fait alors de la façon suivante: Dans le mode de réalisation dans lequel les bascules de correction 14 sont des bascules transparentes, l'activation du signal d'erreur global G2 bloque les bascules de correction des étages impairs (14a, 14c) pendant le niveau bas de l'horloge H1. Ainsi, dans ce cas, la sortie du comparateur 7b doit déclencher ce blocage au plus tard avant le front descendant de l'horloge H1. Cette action n'est pas effectuée si les bascules de correction 14 sont des bascules maître-esclave. L'activation du signal d'erreur global G2 connecte les sorties des bascules de correction impaires sur les entrées des circuits logiques combinatoires 1 des étages pairs. Au front descendant suivant du signal d'horloge H2, les premières bascules 2 des étages pairs ont retrouvé leur état correct du cycle précédent. Grâce à ces états corrects au front descendant suivant du signal d'horloge H1, les premières bascules des étages impairs trouvent les états corrects du cycle précédent. Ainsi, les états des toutes les premières bascules ont les valeurs correctes avec un retard d'un cycle. Entre temps, le signal global d'erreur G2, qui contrôle les multiplexeurs 15 des étages impairs, est passé à 0, le circuit retrouve sa configuration normale et poursuit son fonctionnement. II se pourrait que la reconfiguration du circuit qui suit l'activation du signal global io d'erreur G2 ajoute des retards qui ne tiennent pas dans le cycle normal de signaux d'horloge. Dans ce cas, l'état du circuit sera bloqué pendant toute une période du signal d'horloge H1 (un niveau haut du signal d'horloge H2 et un niveau haut du signal d'horloge H1 seront alors ignorés). De cette façon, le délai dû à la reconfiguration du circuit suite à l'activation du signal global d'erreur G2 sera largement compensé en accordant au circuit un temps de calcul plus long qu'habituellement. La correction d'erreur peut être réalisée de manière analogue dans le cas d'un ensemble qui effectue la détection d'erreur selon la figure 5. Dans ce cas, la première porte OU 16, fournissant le premier signal global d'erreur G1, peut combiner dans un seul signal tous les signaux d'erreur impairs (e2a e3a; e2c, e3c; etc.). De même, la seconde porte OU 17, fournissant le second signal global d'erreur G2, peut combiner dans un même signal tous les signaux d'erreur pairs (e2b, e3b; e2d, e3d; etc.). Dans des ensembles selon les figures 4 et 5, le circuit de correction peut également utiliser des bascules de correction 14' transparentes à la place des bascules de correction 14, de type "flip-flop", de la figure 7. Un tel mode de réalisation est illustré à la figure 8, pour un ensemble selon la figure 5. Les bascules de correction transparentes 14' impaires (14'a, 14'c, etc.) et paires (14'b) sont alors respectivement cadencées par le second signal d'horloge H2 et par le premier signal d'horloge H1. Suite à une détection d'erreur signalée par le signal global d'erreur G2, les bascules de correction transparentes impaires (14'a, 14'c, etc.) sont ainsi mises à l'état bloqué ("hold") pendant le niveau haut suivant du signal d'horloge H2, pour qu'elles ne soient pas en état de transparence en même temps que les premières bascules des étages pairs (2b, etc). Pour le reste, la correction s'effectue comme dans l'ensemble selon la figure 7. Cependant, dans le cas d'utilisation d'une procédure de correction qui bloque le circuit pendant les niveaux hauts des signaux d'horloge H2 et H1 qui suivent la détection d'une erreur, afin de s'accommoder des retards rajoutés par la reconfiguration du circuit, comme décrit précédemment, les bascules de correction transparentes impaires et paires sont aussi bloquées respectivement pour un deuxième niveau haut des signaux d'horloge H2 et H1. Dans un ensemble selon la figure 6, les bascules dupliquées 12 du circuit de détection d'erreur peuvent être utilisées pour récupérer les états nécessaires pour effectuer la correction. Pour que les bascules dupliquées retiennent suffisamment longtemps les états du cycle précédent des premières bascules 2, les bascules dupliquées sont alors des bascules 12', de type maître -esclave ou de type "flip-flop" (FF), comme illustré à la figure 9. Les entrées des bascules dupliquées 12', de type "flip-flop", d'un étage sont connectées aux sorties du circuit logique combinatoire 1 de l'étage. Ces bascules dupliquées 12' sont cadencés par le signal d'horloge des premières bascules des étages adjacents et capturent les sorties du circuit logique combinatoire 1 au front montant de cette horloge. Ainsi les bascules dupliquées 12' des étages pairs et impairs sont respectivement associées aux signaux d'horloge H1 et H2. Le circuit de correction de chaque étage comporte, en outre, un second multiplexeur 18 (18a, 18b, etc.), comportant des entrées connectées respectivement aux sorties du circuit logique combinatoire 1 et de la bascule dupliquée 12'. Les sorties du second multiplexeur 18 de l'étage sont alors connectées aux entrées des premières bascules 2 de l'étage. Comme sur la figure 6, les sorties des premières bascules 2 d'un étage sont connectées aux entrées du circuit logique combinatoire 1 de l'étage suivant et un comparateur 7 est connecté aux sorties des premières bascules 2 et des bascules dupliquées 12' de l'étage, pour fournir un signal d'erreur. Comme sur la figure 7, les signaux d'erreur de tous les étages pairs ou impairs peuvent respectivement être combinés pour former un signal global d'erreur G2 ou G1, permettant de contrôler respectivement lesmultiplexeurs 18 des étages impairs et pairs. En cas de détection d'erreur, les états des bascules dupliquées 12' sont donc utilisés pour effectuer la correction. Mais nous ne savons pas si l'erreur provient des premières bascules2 ou des bascules dupliquées 12', car les comparateurs 7 qui comparent leurs sorties ne signalent que le fait que leurs valeurs sont différentes. Ainsi, l'utilisation des états des bascules dupliquées 12' pour effectuer la correction risque de perpétuer les erreurs. La séparation des signaux d'erreur en signal global d'erreur pair G2 et signal global d'erreur impair G1 permet d'éviter cette situation. La correction se fait de la manière suivante: À titre d'exemple, quand le signal G2 signale une erreur au plus tard jusqu'à l'occurrence du front descendant du signal d'horloge H1, ce signal est pris en compte par le circuit de correction d'erreurs. Dans ce cas, le niveau actif du signal global d'erreur G2 connecte les entrées des premières bascules (2a, 2c, etc.) des étages impairs aux sorties des bascules dupliquées (12'a, 12'c, etc) correspondantes. L'effet sur le fonctionnement du circuit du niveau haut suivant du signal d'horloge H2 est bloqué. Ce blocage peut se faire, au choix, pour tous les signaux d'horloge H2 ou uniquement pour ceux cadençant les bascules dupliquées (12'a, 12'c, etc.) des étages impairs. Un tel blocage peut être effectué soit en maintenant l'horloge au niveau 0 soit en activant un signal de blocage (hold) qui bloque le changement d'état des bascules dupliquées (12'a, 12'c, etc.) des étages impairs. Cette action maintiendra les états de ces bascules dupliquées le temps nécessaire pour effectuer la correction. Au front descendant suivant du signal d'horloge H1, l'état des bascules dupliquées (12'a, 12'c, etc.) des étages impairs rétablit l'état correct des premières bascules (2a, 2c, etc.) des étages impairs. Au front descendant suivant du signal d'horloge H2, l'état restauré des premières bascules (2a, 2c, etc.) des étages impairs rétablit l'état correct des premières bascules régulières (2b, etc.) des étages pairs. Entre temps (par exemple au front montant ou au front descendant du signal d'horloge H2), le signal G2 est remis à 0 et le circuit retrouve sa configuration normale et continue son fonctionnement. L'ensemble selon la figure 10 ne se distingue de celui selon la figure 9 que par les emplacements respectifs du multiplexeur et de la première bascule d'un étage. Sur la figure 10, le second multiplexeur 18' d'un étage est connecté entre la sortie des premières bascules correspondantes et les entrées du circuit logique combinatoire 1 de l'étage suivant. La mise en place des circuits de correction d'erreurs décrits précédemment doit être faite avec précaution, pour permettre un détection d'erreur pendant une phase de blocage, si les premières bascules 2 peuvent être bloquées pendant un ou plusieurs cycles, par l'intermédiaire d'un signal de blocage (hold), qui agit sur une entrée dédiée des premières bascules ou qui bloque dans un état fixe les horloges qui les cadencent. Dans ce cas, pour pouvoir contrôler le contenu des bascules se trouvant dans un état bloqué, il faut également bloquer les bascules dupliquées 12' correspondantes. Par exemple, à la figure 9, si les premières bascules 2 des étages pairs sont bloquées en bloquant l'état du signal d'horloge H2 à 0 ou en activant leur signal de blocage (hold) avant que le signal d'horloge H2 passe à 1, alors les bascules dupliquées 12' des étages pairs seront bloquées en n'autorisant pas le changement de leurs états au front montant suivant du signal d'horloge H1. Pour la reprise de leur fonctionnement, les premières bascules (2b, etc.) des étages pairs seront débloquées en les laissant changer leurs états pendant le niveau haut d'un cycle du signal o d'horloge H2 et les bascules dupliquées des étages pairs changeront leurs états au front montant suivant du signal d'horloge H1. De cette façon, les premières bascules (2b, etc) et les bascules dupliquées (12'b) auront toujours des états identiques au moment où ils sont contrôlés par le comparateur (7b) correspondant, y compris pendant la phase de blocage des premières bascules (2b). Cette solution s'applique aussi dans un ensemble selon la figure 6 utilisant des bascules dupliquées 12 transparentes au lieu des bascules dupliquées 12' de type maître-esclave ou de type flip-flop. Dans ce cas également, le blocage des premières bascules et des bascules dupliquées se fera dans l'ordre décrit ci-dessus. En ce qui concerne l'ensemble selon la figure 4, qui ne comporte pas de bascules dupliquées, il n'y a pas à se soucier de l'ordre de blocage de leur état. Mais dans ce cas, l'état des premières bascules ne peut être vérifié pendant leur état bloqué. Ainsi, cette solution ne peut pas être appliquée dans des circuits permettant le blocage de l'état de leurs premières bascules, sauf à accepter à ne pas vérifier ces états pendant leur période de blocage. Néanmoins, si le blocage des premières bascules d'un étage i est toujours précédé par le blocage des premières bascules de l'étage (i-1) qui le précède, alors la solution de la figure 4 peut être utilisée pour la détection d'erreurs dans l'étage i. Pour les étages dans lesquels cette situation n'est pas vérifiée les solutions des figures 6 ou 7 devront être utilisées pour effectuer la détection d'erreurs dans les premières bascules de ces étages. Par contre, la solution de la figure 5 permet d'effectuer la détection d'erreurs aussi pour ces étages. Pour cela, pendant la phase de blocage, le troisième signal d'erreur e3 de l'étage i sera utilisé pour contrôler les premières bascules de cet étage, tandis que les premier et second signaux d'erreur de l'étage seront ignorés. Pour effectuer ce contrôle, la io seconde bascule de détection d'erreur 10, contenant la parité d'un ensemble de premières bascules, sera bloqué après le blocage de ces premières bascules. Elle pourra être débloquée, au choix, immédiatement avant ou immédiatement après le déblocage de ces premières bascules. Cette solution peut être appliquée dans tous les étages qui utilisent le contrôle de parité selon la figure 5, sans se soucier si les autres étages du circuit sont bloqués ou non, ni de l'ordre éventuel de leur blocage. Ces modes de réalisation seront employées pour obtenir une bonne protection contre les perturbations affectant les premières bascules 2. Pour réaliser une protection uniquement contre les fautes de délai et les impulsions transitoires affectant les circuits logiques combinatoires 1, ces modes de réalisation seront inutiles, car ces fautes n'affectent pas les premières bascules 2 pendant leur phase de blocage. Cette constatation concerne aussi les modes de correction d'erreurs employées pendant la phase de blocage, décrites ci-dessous. L'existence des cycles de blocage peut aussi poser problème pour la procédure de correction d'erreurs. Dans le cas de la figure 9, par exemple, supposons que toutes les premières bascules 2 de l'ensemble se mettent dans l'état bloqué, dans l'ordre suivant: premières bascules des étages pairs en fonction du signal d'horloge H2 (c'est-à-dire que le changement de leur état pendant le niveau haut du signal d'horloge H2 est bloqué), puis premières bascules des étages impairs en fonction du signal d'horloge H1. L'ordre du blocage des bascules dupliquées 12' est déterminé par l'ordre du blocage des premières bascules, comme décrit précédemment. Ainsi, pour l'ensemble des premières bascules 2 et des bascules dupliquées 12', l'ordre du blocage sera: premières bascules (2b, etc.) des étages pairs pendant le niveau haut d'un cycle du signal d'horloge H2, puis bascules dupliquées (12'b, etc.) des étages pairs au front montant suivant du signal d'horloge H1, et premières bascules (2a, 2c, etc.) des étages io impairs pendant le niveau haut de H1, puis bascules dupliquées (12'a, 12'c, etc.) des étages impairs au front montant suivant de H2. La reprise du fonctionnement se fera dans le même ordre: changement de l'état des premières bascules (2b, etc.) des étages pairs pendant le niveau haut d'un cycle de H2, changement de l'état des bascules dupliquées (12'b, etc.) des étages pairs au front montant de H1 et des premières bascules (2a, 2c, etc.) des étages impairs pendant le niveau haut de H1, puis changement de l'état des bascules dupliquées (12'b, etc.) des étages impairs au front montant de H2. Dans cette situation, si une erreur est détectée pendant la phase de blocage, il ne sera plus possible d'utiliser le contenu des bascules dupliquées 12'a pour restaurer l'état correct des premières bascules 2b, car l'état des bascules dupliquées 12'a sera égale à l'état des premières bascules 2a, qui sont en avance d'un cycle d'horloge par rapport à l'état des premières bascules 2b. Mais la correction de l'état des bascules 2b n'est pas nécessaire, si la seule utilité d'un état correct des premières bascules 2b est de calculer l'état des premières bascules 2c de l'étage suivant (ce qui a déjà été fait avant le blocage). Dans ce cas, il n'y a pas besoin de déclencher une correction d'erreur. Comme indiqué ci-dessus, à la reprise du fonctionnement, ce sont les premières bascules des étages pairs qui changent en premier leurs valeurs. Ainsi leur état erroné disparaît, sans induire d'erreurs dans d'autres bascules. Dans le cas, plus rare, où les premières bascules 2b sont utilisées par d'autres circuits que les premières bascules 2c de l'étage suivant, il faudra corriger leur état. Si c'est le cas, pour restaurer l'état correct des premières bascules 2b, il faudra déterminer si l'erreur détectée par le signal d'erreur e1 b provient des premières bascules 2b. Si c'est le cas, l'état des bascules dupliquées 12'b sera correct et pourra être utilisé pour restaurer l'état des premières bascules 2b en o activant les signaux de contrôle des multiplexeurs 18b, pour connecter la sortie des bascules dupliquées 12'b aux entrées des premières bascules 2b, et en activant l'horloge H2 des premières bascules 2b pendant un cycle. Pour pouvoir localiser la source des erreurs, un circuit de parité additionnel 19 calcule la parité des premières bascules 2b et la sauvegarde au début de chaque période de blocage dans une bascule de parité 20, comme représenté à la figure 11. La bascule de parité 20 est cadencée par un signal d'horloge H3 qui est bloqué pendant la période de temps pendant laquelle les premières bascules 2b sont bloquées. La bascule de parité 20 peut, par exemple, être une bascule de type maître- esclave, qui capture la valeur présente sur son entrée au front montant du signal d'horloge H3. Ce dernier peut être formé par un ET logique entre le signal d'horloge H1 et le complément du signal de blocage (hold) de la première bascule 2b, soit H3=(H1)ET(NONhold). La sortie de la bascule de parité 20 est comparée avec la sortie du circuit de calcul de parité additionnel 19, dans une seconde porte de type OU exclusif 21, qui génère un signal de contrôle de parité p (pb) pour le second étage), dont la valeur est égale à 1 quand la parité des premières bascules 2b est erronée. Pour valider ce signal de contrôle de parité p uniquement pendant la phase de blocage des premières bascules, une porte ET comporte deux entrées recevant respectivement le signal de blocage (hold) et le signal de contrôle de parité p. La porte ET 22 fournit en sortie un signal de contrôle de parité validé P. Le signal de parité validé Pb du second étage et le signal de détection d'erreur et a du premier étage sont combinés par une porte logique OU (non représentée) pour générer un signal (e1 avPb) de contrôle du multiplexeur 18b et déclencher la procédure de correction décrite ci-dessus. Cette procédure de correction s'applique à chaque étage pair. Afin de ne pas utiliser de circuit de gestion de cette procédure pour chaque étage pair, le o premier signal global d'erreur G1, représentatif des erreurs détectées dans les étages impairs, est combiné (fonction OU) avec un signal de contrôle de parité validé global PO pour générer un signal de contrôle des multiplexeurs de tous les étages pairs et déclencher la procédure de correction décrite ci-dessus dans tous les étages pairs. Le signal PO est généré en utilisant une porte OU (non représentée), qui reçoit sur ces entrées les signaux de contrôle de parité validés (Pb, Pd, etc.) de tous les étages pairs. En ce qui concerne la correction de l'état des premières bascules 2c du troisième étage, on peut noter que les bascules dupliquées 12'b du second étage contiennent, pendant la période de blocage, des valeurs permettant de restaurer leur état. Par conséquent, la solution de la figure 9 peut être utilisée pour les premières bascules 2c du 3ème étage ainsi que pour toutes les premières bascules (2a, 2c, etc.) des étages impairs. Ainsi, pour les premières bascules des étages impairs, aucun circuit de calcul de parité additionnel 20 n'est nécessaire. Considérons maintenant le cas où, pour un ensemble selon la figure 9, le blocage se fait sur toutes les premières bascules dans l'ordre suivant: premières bascules des étages impairs en fonction du signal d'horloge H1 (c'est-à-dire que le changement de leur état pendant le niveau haut du signal d'horloge H1 est bloqué), puis premières bascules des étages pairs en fonction du signal d'horloge H2 suivant. Pour l'ensemble des premières bascules 2 et des bascules dupliquées 12', l'ordre du blocage sera: premières bascules (2a, 2c, etc.) des étages impairs pendant le niveau haut d'un cycle de H1, puis bascules dupliquées (12'a, 12'c, etc.) des étages impairs au front montant suivant de H2 et premières bascules (2b, etc.) des étages pairs pendant le niveau haut de H2, puis bascules dupliquées (12'a, 12c, etc.) des étages impairs au front montant suivant de H2. La reprise du fonctionnement se fera io dans le même ordre: changement de l'état des premières bascules (2a, 2c, etc.) des étages impairs pendant le niveau haut d'un cycle de H1, puis changement de l'état des bascules dupliquées (12'a, 12c, etc.) des étages r impairs au front montant suivant de H2 et des premières bascules (2b, etc.) des étages pairs pendant le niveau haut de H2, puis changement de l'état des bascules dupliquées (12'a, 12'c, etc.) des étages pairs au front montant suivant de H1. Dans ce cas, la correction d'erreurs se fera comme dans le cas précédent, à la différence près que les rôles des étages pairs et impairs sont échangés. Dans ce cas, il n'y aura plus besoin de circuit de calcul de parité additionnel pour les étages pairs, mais uniquement pour les étages impairs. Dans le cas où l'ordre du blocage des étages pairs et impairs n'est pas toujours le même, un circuit de calcul de parité additionnel 20 devra être utilisé dans les étages pairs et dans les étages impairs. Mais ceci ne sera pas nécessaire dans toutes les situations, comme par exemple dans les étages dans lesquels l'état des premières bascules est utilisé uniquement pour calculer l'état des premières bascules de l'étage suivant. Comme mentionné plus haut, dans ce cas, il n'est alors pas nécessaire de corriger l'état de ces premières bascules chaque fois que le blocage commence par ces premières bascules et se poursuit par le blocage des premières bascules de l'étage suivant et que le déblocage se fait dans le même ordre. D'autre part, quand le blocage de ces premières bascules suit le blocage des premières bascules de l'étage qui les précède et que le déblocage se fait dans le même ordre, alors, le circuit de calcul de parité additionnel n'est pas non plus nécessaire, car la correction de l'état de ces premières bascules peut se faire en utilisant les premières bascules de l'étage précédent. Étant donné qu'il y a deux options de correction possibles, l'ordre du blocage doit être à chaque fois mémorisé, pour pouvoir choisir selon le cas l'une ou l'autre de ces options. Néanmoins, le blocage et le déblocage doivent toujours respecter l'une ou l'autre de ces conditions pour pouvoir se passer du io circuit de calcul de parité. L'utilisation d'un circuit de calcul de parité 20 sera toujours nécessaire pour les premières bascules d'un étage, si ces premières bascules peuvent être bloquées sans que les premières bascules de l'étage précédent soient bloquées. Dans le cas du circuit de la figure 8, la gestion de la correction pendant les blocages est beaucoup plus simple. En effet, comme dans le circuit de la figure 5, le contrôle des premières bascules 2 pendant la phase de blocage se fait en utilisant uniquement les 3èmes signaux d'erreur et en ignorant les autres signaux d'erreur. Dans ce cas, l'état des bascules de correction 14' n'est pas utilisé pendant la phase de blocage pour contrôler les premières bascules 2. Ainsi, ces bascules peuvent être bloquées de façon à ce qu'elles contiennent des valeurs utiles pour corriger les erreurs détectées dans les premières bascules 2 par les 3èmes signaux d'erreur. Par exemple, si les premières bascules (2b, etc.) des étages pairs sont bloquées, les bascules de correction impaires (14'a, 14'c, etc.) seront bloquées en même temps. Si pendant la période du blocage, une erreur est détectée par le troisième signal d'erreur (e3b, etc.) issu du contrôle de la parité d'un ensemble de premières bascules paires, la correction est effectuée de la même façon qu'en dehors de la période du blocage. La seule différence est que, dans ce cas, les premières bascules du circuit étant bloquées, elles seront débloquées pendant les cycles nécessaires pour effectuer le correction. De même, le blocage des premières bascules (2a, 2c, etc.) des étages impairs et des bascules de correction paires (14'b, etc.) est effectué en même temps. En cas de détection d'erreur par les troisième signaux e3a, e3c, etc, la correction est effectuée de façon similaire que pour les signaux d'erreur e3b, etc. o Face aux fautes de délai, les circuits de détection et de correction assurent une protection contre les fautes qui ne retardent pas le calcul du circuit logique combinatoire 1 d'un étage au-delà d'un intervalle de temps AT5 suivant le front descendant du signal d'horloge associé aux premières bascules de l'étage, AT5 étant déterminé par le mode de réalisation de détection ou correction d'erreurs adopté. Mais la dégradation du fonctionnement d'un circuit, due par exemple à son vieillissement, peut augmenter davantage ces délais. Afin d'empêcher que cette dégradation induise dans le circuit des délais importants qui ne sont pas détectables et/ou corrigibles par les moyens de détection et de correction, selon un mode de réalisation de la présente invention, un circuit d'analyse de la fréquence d'occurrence des détections d'erreurs (non représenté) peut être utilisé. Ce circuit d'analyse comptabilise les activations des signaux d'erreur du circuit et vérifie si leur fréquence vérifie certains critères préétablis. II vérifie, par exemple, si le nombre de ces activations dans un intervalle de temps donné dépasse une certaine valeur. Si, à un instant donné, le circuit d'analyse constate que le critère préétablie n'est pas respecté, il provoque la réduction de la fréquence des signaux d'horloge d'un facteur préétabli, par exemple d'un pourcentage donné de leur fréquence actuelle ou d'un pas de fréquence prédéterminé. Un dernier objectif de l'invention consiste à améliorer les techniques de simulation pour les perturbations affectant les premières bascules des circuits. Pour atteindre cet objectif l'invention emploie un simulateur temporel (non représenté), qui prend en compte les délais des chemins du circuit logique combinatoire 1 qui sépare les premières bascules d'un étage des premières bascules de l'étage suivant. Ce type de simulation détermine, par exemple, les instants d'arrivée d'une transition aux premières bascules (2b) du deuxième étage à partir de l'instant où cette transition survient sur une première bascule (2a) du premier étage et les délais des chemins du circuit logique combinatoire io (1 b) qui connectent la première bascule (2a) affectée par la perturbation avec les premières bascules (2b) dudit deuxième étage. Par exemple, si une modification modifie l'état d'une première bascule à un instant tp d'un cycle d'horloge, si un chemin de délai D connecte la sortie de cette première bascule à une première bascule de l'étage suivant et si ce chemin propage la modification de l'état de la première bascule jusqu'à l'entrée de la première bascule de l'étage suivant, alors, la modification va atteindre l'entrée de cette première bascule de l'étage à l'instant tp+D. Cette propagation aura lieu uniquement si chaque porte logique du chemin susmentionné propage la modification. Or, une porte logique propage sur sa sortie une modification apparaissant sur une de ses entrées si ses autres entrées ont des valeurs logiques appropriées. Ainsi, un inverseur propage toujours une modification de la valeur de son entrée. Une modification se propage de l'entrée d'une porte OU ou d'une porte NON-OU à sa sortie, si les valeurs de ses autres entrées sont égales à O. Une modification se propage de l'entrée d'une porte ET ou d'une porte NON-ET à sa sortie si les valeurs de ses autres entrées sont égales à 1. Un chemin composé d'un ensemble de portes logiques d'un circuit logique combinatoire connectées en série, tel que ces portes remplissent les conditions décrites ci-dessus et, de ce fait, propageant successivement l'une après l'autre une modification survenant sur l'entrée de ce chemin, est dit chemin sensibilisé. Si l'instant tp+D se produit entre l'instant tp et l'instant, qui suit tp, dans lequel la première bascule de l'étage suivant capture les valeurs présentes sur ses entrées, une valeur erronée sera capturée par cette première bascule de l'étage suivant. Si les deux premières bascules sont connectées par l'intermédiaire de plusieurs chemins sensibilisés, il y aura une combinaison de plusieurs propagations de la modification de l'état de la première bascule. Si la parité d'inversion de chacun de ces chemins (c'est-à-dire la parité du nombre de portes inversantes se trouvant sur chacun de ces chemins) est égale à une valeur prédéterminée (0 ou 1), aucune de ces propagations ne peut annuler les effets des autres. Dans ce cas, l'instant tp+D à considérer, pour déterminer s'il y a une erreur capturée par la première bascule de l'étage suivant, est l'instant tp+Dmin correspondant à la propagation de la modification à travers le chemin sensibilisé ayant le plus petit délai. Par contre, si les parités d'inversion ne sont pas égales, certaines propagations de la modification initiale peuvent modifier l'effet de certaines autres. Ainsi, si toutes les entrées d'une porte OU (ou d'une porte NON-OU), dont la valeur correcte est égale à 1, sont connectées avec la sortie de la première bascule perturbée par des chemins sensibilisés de parité d'inversion paire (respectivement impair), alors leur valeur sera modifiée à 0 et la valeur de la sortie de la porte sera inversée. Mais, si d'autres chemins sensibilisés de parité d'inversion impaire (respectivement paire) connectent la sortie de la bascule perturbée avec certaines des autres entrées de la porte, la valeur de ces entrées sera modifiée de 0 à 1 et la sortie de la porte retrouvera sa valeur correcte. Ainsi, les propagations de la modification à travers les deuxièmes chemins annulent l'effet des propagations de la modification à travers les premiers chemins. Malgré cette annulation, la sortie de la porte pourra prendre une valeur erronée dans certains intervalles de temps, selon les délais des différents chemins sensibilisés. La même analyse peut être appliquée dans le cas d'une porte ET ou d'une porte NON-ET, si les valeurs correctes 0 et 1 des entrées de la porte sont inter changés. Ainsi, la simulation utilise l'instant auquel se produit une perturbation sur une première bascule, l'état logique correct du circuit et les délais des chemins sensibilisés connectant la sortie de la première bascule perturbée à l'entrée d'une première bascule de l'étage suivant, pour déterminer si une erreur est capturée par cette dernière bascule. La simulation pourra ainsi déterminer quelles sont les premières bascules qui vont capturer des erreurs au moment de l'événement actif de l'horloge. Pour évaluer l'impact des perturbations affectant une bascule dans un cycle de l'horloge donné, le circuit de simulation injecte un certain nombre de transitions io logiques sur la sortie de la première bascule en les distribuant tout au long du cycle de l'horloge. Par exemple, si la valeur correcte d'une bascule est 0, elle est changée en 1, mais le début de ce changement est distribué tout au long du cycle de l'horloge en utilisant un pas temporel constant. Chacune de ces perturbations est simulée pour déterminer si cette propagation induit des erreurs sur les premières bascules qui sont connectées aux sorties de l'étage suivant et quelles sont les premières bascules affectées. Le résultat de cette simulation peut, par la suite, être utilisé dans un simulateur logique, pour simuler la propagation de ces erreurs dans les étages suivants du circuit et déterminer l'impact de la perturbation sur le fonctionnement de l'ensemble du circuit. Dans d'autres cas, il est seulement utilisé pour établir des statistiques (pourcentage des perturbations affectant les bascules qui produisent des erreurs) sans procéder à d'autres simulations. Si le circuit emploie des circuits de contrôle pour détecter les perturbations, la simulation temporelle montrera aussi si chaque transition affectant une première bascule d'un étage est détectée par le circuit de contrôle. En combinant ce résultat avec le résultat montrant s'il y a des erreurs affectant les bascules de l'étage suivant, il est possible de déterminer si toutes les perturbations produisant des erreurs sont détectées et, si ce n'est pas le cas, le pourcentage de celles qui le sont. Un autre objet de l'invention concerne le test d'un ensemble de circuits. En effet, la complexité des circuits intégrés modernes rend difficile leur test si l'on essaie de les tester en appliquant des stimuli de test sur leurs entrées externes et en observant les réponses à ces stimuli sur leurs sorties externes. À cause de ces difficultés, des approches de conception en vue du test, connues sous la dénomination DFT ("Design For Testability" en anglais) et des solutions d'autotest (BIST ou "Built-InSelf Test" en anglais) ont été développées. Les techniques de type DFT modifient les bascules de type maître-esclave d'un circuit de façon à permettre leur conversion en registres en décalage (registres scan-path en anglais) pendant la phase du test. Ainsi pour tester un bloc enterré d'un circuit complexe, les bascules d'entrée de ce bloc sont configurées en un registre à décalage (éventuellement faisant partie d'une chaîne de registre à décalage plus large). Puis un stimulus de test est acheminé jusqu'aux entrées du bloc enterré et appliqué sur ce bloc. Sa réponse est capturée dans les bascules de sortie de ce bloc et les bascules de sortie de ce bloc configurées en un registre à décalage (faisant souvent partie d'une chaîne de registre à décalage plus large). Cette réponse est acheminée jusqu'à un point observable du circuit. Les techniques d'autotest (BIST) modifient les bascules d'entrée d'un bloc enterré en un générateur de stimulus de test. Ce générateur peut, par exemple, être un générateur pseudo-aléatoire, connu sous le nom de registre à décalage à rebouclage linéaire ou LFSR (pour "linear feedback-shift register" en anglais). Ce circuit consiste en un registre à décalage, dont l'entrée de la première cellule est connectée sur la sortie d'une fonction logique linéaire ayant comme entrées les sorties d'un ensemble sélectionné de cellules de ce registre à décalage. Pendant la phase de test, ce générateur applique des stimuli de test sur le bloc enterré. En même temps, les bascules de sorties du bloc enterré sont transformées en un circuit de compactage des sorties produites par le bloc enterré en réponse à ces stimuli. Ce circuit, appelé analyseur de signature, consiste aussi en un circuit de type LFSR (registre à décalage à rebouclage linéaire). Mais, pour effectuer le compactage des réponses de sortie du bloc enterré, le circuit LFSR est modifié de façon à ce que chaque entrée d'un cellule du circuit LFSR soit connectée sur la sortie d'une porte OU-exclusif (XOR) à deux entrées, dont la premiere entrée est connectée sur la sortie de la cellule io précédente du circuit LFSR et l'autre entrée sur une sortie du bloc enterré. Les techniques de type DFT et BIST s'appliquent bien à des circuits utilisant des bascules maître esclave, car les registres à décalage nécessitent l'utilisation de telles bascules. Ainsi, les circuits utilisant des bascules transparentes ne sont pas adaptés à ce type de techniques. Un mode de réalisation de la présente invention consiste à configurer en mode de test les premières bascules 2 et/ou les bascules dupliquées 12 (fig.6) ou 12' (fig.9) ou les bascules de correction 14 (fig.7) de l'ensemble de circuits en chaîne de registres à décalage. À titre d'exemple, dans le second étage de l'ensemble selon la figure 6, chaque paire de première bascule 2b et de bascule dupliquée 12b est configurée en une bascule maître-esclave. Pour effectuer cette configuration, l'entrée de la première bascule 2b est déconnectée de la sortie du circuit logique combinatoire 1 b du premier étage et est connectée à la sortie de la bascule dupliquée 12b. De plus, le signal d'horloge H2 est connecté à la place du signal d'horloge H1 sur les bornes d'horloge des bascules dupliquées 12b. Ces modifications configurent chaque paire de bascules transparentes 2b et 12b en une bascule maître-esclave sensible au front montant du signal d'horloge H2. La bascule dupliquée 12b devient la partie maître de cette bascule et la première bascule 2b devient sa partie esclave. Les ensembles de bascules maître-esclave ainsi réalisés sont configurés en chaîne de registres à décalage et sont activés par le signal d'horloge associé pour acheminer des stimuli de test sur les entrées des circuits logiques combinatoires ou pour acheminer la réponse d'un circuit logique combinatoire jusqu'à un point observable. Ainsi, par exemple, les bascules maître-esclave formées par les paires de bascules 2a, 12a peuvent être configurées en un registre à décalage (faisant éventuellement partie d'une chaîne de scan-path plus grande), et être activées par le signal d'horloge H1 pour acheminer un stimulus de test aux io entrées du circuit logique combinatoire 1 b. Le signal d'horloge H2, qui commande les bascules maître-esclave composées par les paires des bascules transparentes 2b, 12b est ensuite activé une fois pour capturer la réponse du circuit logique combinatoire 1 b dans ces bascules. Ces bascules sont ensuite configurées dans une chaîne de scan-path et sont activées par le signal d'horloge H2 le nombre de fois nécessaire pour acheminer cette réponse jusqu'à un point observable. Dans un ensemble selon la figure 7, en mode de test, les bascules de correction 14a, de type maître-esclave, peuvent être configurées en chaîne de scan-path pour acheminer les stimuli de test jusqu'aux entrées du multiplexeur 15a. Le signal de contrôle (G2) du multiplexeur 15a est mis à 1 pour appliquer ces stimuli sur les entrées du circuit logique combinatoire 1 b. Les bascules 2b capturent alors les réponses de ce circuit et ces réponses sont ensuite chargées sur les bascules maîtreesclave de correction 14b. Les bascules maître -esclave de correction 14b sont configurées en chaîne de scan-path pour acheminer ces réponses jusqu'à un point observable. Dans un ensemble selon la figure 8, chaque paire de première bascule transparente 2b et de bascule transparente de correction 14'b est transformée en une bascule maître-esclave, dont la bascule 2b est la partie maître et la bascule 14'b la bascule esclave. La transformation se fait en appliquant sur les bornes d'horloge des bascules 14'b le signal d'horloge H2, à la place du signal d'horloge H1, et sur les bornes d'horloge des bascules 2b le complément du signal d'horloge H2, à la place du signal d'horloge H2. Les autres bascules sont modifiées de façon similaire et le test s'effectue de façon analogue au cas précédent. Dans un ensemble selon la figure 9, les premières bascules transparentes 2 et io les bascules maître-esclave dupliqués 12' peuvent être combinées pour effectuer des tests de très bon qualité. Les bascules maître-esclave dupliquées 12'a sont configurées en chaînes de scan-path pour acheminer les stimuli de test aux entrées du multiplexeur 18a. Le signal de contrôle (G2) du multiplexeur 18a est mis à 1 pour appliquer ces stimuli sur les entrées des premières bascules transparentes 2a. Chaque stimulus de test est acheminé en série en activant le signal d'horloge H2 un certain nombre de fois. Pendant ce temps, le signal d'horloge H1 peut être bloqué à O. De cette façon, les premières bascules transparentes 2a gardent pendant tout ce temps le stimulus précédent. Une fois que le nouveau stimulus est acheminé, le signal d'horloge H1 est débloqué. Au front montant de cette horloge les premières bascules 2a deviennent transparentes et le stimulus est appliqué sur les entrées du circuit logique combinatoire 1 b. Au front montant suivant du signal d'horloge H1, la réponse du circuit logique combinatoire 1 b est capturée par les bascules maître-esclave dupliquées 12'b. Ces bascules sont ensuite configurées en chaîne de scan-path pour acheminer cette réponse jusqu'à un point observable. Cette configuration est avantageuse, car elle permet d'effectuer des tests de qualité et, en particulier, des tests capables de détecter les fautes de délai, ce qui n'est pas possible avec les chaînes de scan-path les plus habituelles. Ces fautes de délai nécessitent d'appliquer sur le circuit logique combinatoire 1 b des paires de stimuli de test adéquats permettant de produire aux entrées du circuit logique combinatoire 1 b des transitions capables de détecter les fautes de délai. L'application de telles paires devient possible dans la configuration décrite ci-dessus, car cette configuration permet de maintenir inchangé dans les premières bascules 2a le stimulus précédent pendant qu'on achemine dans les bascules dupliquées 12'a le nouveau stimulus. Ensuite, l'activation du signal d'horloge H1 permet d'effectuer sur les entrées du circuit logique combinatoire 1 b les transitions correspondantes à cette paire de stimuli et de détecter les fautes de délai pour lesquelles cette paire a été choisie. Revendications 1. Ensemble de circuits électroniques comportant une pluralité d'étages successifs, alternativement d'ordre impair et d'ordre pair, chaque étage comportant au moins un circuit logique combinatoire (1) ayant au moins une sortie connectée à l'entrée d'une première bascule associée (2), un signal d'horloge étant appliqué à une entrée d'horloge de chaque première bascule (2), le signal d'horloge prenant successivement pendant un cycle d'horloge un io niveau haut, entre un front montant et un front descendant, et un niveau bas, dudit front descendant jusqu'au front montant du cycle d'horloge suivant, ensemble caractérisé en ce que des premiers et seconds signaux d'horloge (H1, H2) sont respectivement appliqués à l'entrée d'horloge des premières bascules (2a, 2c) des étages d'ordre impair et des premières bascules (2b) des étages d'ordre pair, les premiers et seconds signaux d'horloge étant décalés sans recouvrement de leurs niveaux hauts, et en ce que l'ensemble comporte des moyens de détection d'une perturbation transitoire, affectant la première bascule (2) d'un étage et susceptible de se propager en aval, les moyens de détection comportant, dans chaque étage, des moyens de surveillance qui comparent: - une valeur de sortie, présente sur la sortie de la première bascule (2) de l'étage considéré à un instant d'observation (tobs) compris entre le front descendant de chaque cycle du signal d'horloge correspondant et le front montant du cycle suivant dudit signal d'horloge, - avec une valeur d'entrée, présente sur l'entrée de ladite première bascule (2) à un instant d'observation (tobe) compris entre É un premier instant, qui suit le front descendant précédent de l'autre signal d'horloge d'un premier intervalle de temps (AT1), qui correspond à un délai de propagation maximum (DCCimax) du circuit logique combinatoire (1) dudit étage É et un second instant, qui suit le front montant suivant dudit autre signal d'horloge d'un second intervalle de temps (AT2), qui est égal à la somme d'un délai de propagation minimum (DL(i-1)min) de la première bascule (2) de l'étage précédent et d'un délai de propagation minimum (DCCimin) du circuit logique combinatoire de l'étage considéré. 2. Ensemble selon la revendication 1, caractérisé en ce que chaque première o bascule (2) est transparente pendant le niveau haut du signal d'horloge correspondant. 3. Ensemble selon l'une des revendications 1 et 2, caractérisé en ce que les moyens de surveillance d'un étage comportent un comparateur (7) , comportant deux entrées, associées à chaque première bascule (2) de l'étage et connectées respectivement à l'entrée et à la sortie de ladite première bascule (2), et fournissant en sortie un premier signal d'erreur (el). 4. Ensemble selon la revendication 3, caractérisé en ce que la sortie du comparateur (7) d'un étage est connectée à une entrée d'une première bascule de détection d'erreur (8), capturant la valeur présente sur son entrée en réponse au signal d'horloge associé aux premières bascules (2) des étages adjacents et fournissant en sortie un second signal d'erreur (e2). 5. Ensemble selon l'une des revendications 3 et 4, caractérisé en ce qu'une pluralité de premières bascules (2) étant connectées respectivement à une pluralité de sorties du circuit logique combinatoire associé (1) d'un étage, le comparateur (7) de l'étage comporte une pluralité de premières entrées, respectivement connectées aux entrées de la pluralité de premières bascules (2), et une pluralité de secondes entrées, respectivement connectées aux sorties de la pluralité de premières bascules (2), les moyens de surveillance comportant en outre un circuit de calcul de parité (9), connecté aux sorties des premières bascules (2) de l'étage et comportant une sortie connectée à une entrée d'une seconde bascule de détection d'erreur (10), qui capture la valeur présente sur son entrée au front descendant du signal d'horloge associé aux premières bascules (2) des étages adjacents, une première porte (11), de type OU-exclusif, ayant des entrées connectées respectivement à l'entrée et à la sortie de la seconde bascule de détection d'erreur (10) et fournissant en sortie o un troisième signal d'erreur (e3). 6. Ensemble selon la revendication 3, caractérisé en ce que les moyens de surveillance d'un étage comportent une bascule dupliquée (12) connectée entre l'entrée de la première bascule (2) et l'entrée correspondante du comparateur (7), la bascule dupliquée étant transparente pendant le niveau bas du signal d'horloge associé aux premières bascules des étages adjacents. 7. Ensemble selon l'une quelconque des revendications 3 à 6, caractérisé en ce qu'il comporte, pour chaque étage, des moyens de correction contrôlés par au moins un signal d'erreur (el, e2, e3) d'au moins l'étage suivant et comportant une bascule de correction (14, 14') ayant une entrée connectée à la sortie de la première bascule de l'étage et un multiplexeur (15) comportant deux entrées, connectées respectivement aux sorties de la première bascule et de la bascule de correction, et une sortie connectée à l'entrée du circuit logique combinatoire 1 de l'étage suivant. 8. Ensemble selon la revendication 7, caractérisé en ce que la bascule de correction (14) est une bascule maître-esclave, qui capture la valeur présente sur son entrée au front montant du signal d'horloge associé aux premières bascules (2) de l'étage. 9. Ensemble selon la revendication 7, caractérisé en ce que la bascule de correction (14') est transparente pendant le niveau haut du signal d'horloge (H1) associé aux premières bascules (2) des étages adjacents. 10. Ensemble selon la revendication 7, caractérisé en ce que la bascule de correction (14) d'un étage est transparente pendant le niveau bas du signal d'horloge associé aux premières bascules (2) de l'étage. 11. Ensemble selon la revendication 1, caractérisé en ce que les moyens de surveillance d'un étage comportent une bascule dupliquée (12'), de type maître-esclave, connectée à la sortie du circuit logique combinatoire (1) de l'étage, et un comparateur (7), comportant des entrées connectées respectivement à la sortie de la première bascule (2) et à la sortie de la bascule dupliquée (12') et fournissant en sortie un signal d'erreur (el), et en ce que la bascule dupliquée (12') capture la valeur présente sur son entrée au front montant du signal d'horloge associé aux premières bascules (2) des étages adjacents. 12. Ensemble selon l'une des revendications 6 et 11, caractérisé en ce que la sortie du comparateur (7) d'un étage est connectée à une entrée d'une troisième bascule de détection d'erreur (13), capturant la valeur présente sur son entrée en réponse au signal d'horloge associé aux premières bascules (2) des étages adjacents et fournissant en sortie un quatrième signal d'erreur (e4). 13. Ensemble selon la revendication 11, caractérisé en ce qu'il comporte, pour chaque étage, des moyens de correction contrôlés par au moins un signal d'erreur d'au moins l'étage suivant et comportant un multiplexeur (18) comportant deux entrées, connectées respectivement aux sorties du circuit logique combinatoire (1) et de la bascule dupliquée (12') de l'étage, et une sortie connectée à l'entrée de la première bascule (2) de l'étage. 14. Ensemble selon la revendication 11, caractérisé en ce qu'il comporte, pour chaque étage, des moyens de correction contrôlés par au moins un signal d'erreur d'au moins l'étage suivant et comportant un multiplexeur (18') comportant deux entrées, connectées respectivement aux sorties de la première bascule (2) et de la bascule dupliquée (12') de l'étage, et une sortie connectée à l'entrée du circuit logique combinatoire(1) de l'étage suivant. 15. Ensemble selon l'une quelconque des revendications 7 à 14, caractérisé en ce que les moyens de détection comportent des moyens (16, 17) de production d'un premier signal global d'erreur (G1) lorsqu'une erreur (e1 a, e2a, e3a, e4a) est détectée par au moins un étage d'ordre impair et d'un second signal global d'erreur (G2) lorsqu'une erreur (e1 b, e2b, e3b, e4b) est détectée par au moins un étage d'ordre pair, les multiplexeurs (15a, 18a, 18'a) des étages d'ordre impair étant contrôlés en réponse au second signal global d'erreur (G2) et les multiplexeurs (15b, 18b, 18'b) des étages d'ordre pair étant contrôlés en réponse au premier signal global d'erreur (G1). 16. Ensemble selon l'une des revendications 6 et 11, caractérisé en ce qu'il comporte, pour chaque étage, des moyens de blocage des bascules de l'étage, et en ce que si l'état de la première bascule (2) de l'étage est bloqué pendant un ou plusieurs cycles du signal d'horloge de la première bascule de l'étage, les moyens de blocage comportent des moyens pour bloquer et débloquer l'état de la bascule dupliquée (12, 12') de l'étage aux fronts montants des cycles du signal d'horloge associé aux premières bascules (2) des étages adjacents qui suivent les cycles du signal d'horloge de la première bascule de l'étage, à partir duquel l'état la première bascule de l'étage est respectivement bloqué et débloqué. 17. Ensemble selon la revendication 16 caractérisé en ce qu'une pluralité de premières bascules (2) étant connectées respectivement à une pluralité de sorties du circuit logique combinatoire associé (1) d'un étage, les moyens de surveillance comportent en outre un circuit de calcul de parité (19) connecté aux sorties des premières bascules (2) de l'étage et comportant une sortie connectée à une entrée d'une bascule de parité (20), une seconde porte (21) de type OU-exclusif, ayant des entrées connectées respectivement à l'entrée et à la sortie de la bascule de parité (20) et fournissant en sortie un signal de contrôle de parité, et une porte ET (22) ayant des entrées connectées respectivement à la sortie de la seconde porte (21) de type OU-exclusif et à une sortie de moyens de contrôle fournissant un signal (hold) de blocage de l'état de la première bascule (2) de l'étage considéré, la sortie (P) de la porte ET (22) étant connectée à une entrée des moyens de contrôle, qui fournissent, en réponse à une activation de la sortie de la porte ET (22) pendant une phase de blocage de l'état de ladite première bascule (2), des signaux pour commander des multiplexeurs du circuit de correction afin de connecter la sortie de ladite première bascule (2) à la sortie de la bascule dupliquée (12 et des signaux pour débloquer ladite première bascule de l'étage pendant un cycle du signal d'horloge correspondant, de manière à corriger l'état de la première bascule dudit étage. 18. Ensemble selon l'une quelconque des revendications 6 à 11, caractérisé en ce qu'il comporte des moyens de test permettant, pendant une phase de test, de configurer la première bascule Q et la bascule dupliquée (12, 12') ou la bascule de correction (14, 14') d'un étage en bascules de type scanpath, d'appliquer des vecteurs de test à l'entrée du circuit logique combinatoire (1)dudit étage et de capturer les sorties du circuit logique combinatoire (1) de l'étage suivant pour les acheminer jusqu'à un point observable. 19. Ensemble selon l'une quelconque des revendications 6 à 11, caractérisé en ce qu'il comporte des moyens d'autotest permettant, pendant une phase de test, de configurer la première bascule (2) et la bascule dupliquée (12, 12') ou la bascule de correction (14, 14') d'un étage d'une part en générateur pseudoaléatoire générant des vecteurs de test et les appliquant à l'entrée du circuit o logique combinatoire (1) dudit étage et, d'autre part, en circuit d'analyse de signature capturant les sorties du circuit logique combinatoire (1) de l'étage suivant et les compactant. 20. Ensemble selon la revendication 3, caractérisé en ce qu'il comporte, des moyens de correction contrôlés par les signaux d'erreur des étages pairs et impairs, et en ce que, en réponse à une détection d'erreur par le signal d'erreur d'un étage pair, les moyens de correction bloquent les premières bascules (2a, 2c) des étages impairs pendant le niveau haut suivant du signal d'horloge (H1) associé aux premières bascules des étages impairs (2a, 2c), et en ce que, en réponse à une détection d'erreur par le signal d'erreur d'un étage impair, les moyens de correction bloquent les premières bascules (2b) des étages pairs pendant le niveau haut suivant du signal d'horloge (H2) associé aux premières bascules des étages pairs (2a). 21. Ensemble selon l'une quelconque des revendications 1 à 20 caractérisé en ce qu'il comporte un circuit d'analyse de la fréquence des détections d'erreurs, recevant en entrée des signaux d'erreur des étages pairs et impairs, analysant les caractéristiques temporelles de ces signaux d'erreur et activant une réduction de la fréquence des signaux d'horloge (H1, H2) associés aux premières bascules (2) des étages pairs et impairs chaque fois que ces caractéristiques temporelles ne vérifient pas certains critères prédéterminés.