Brevet FR2881564A1 — publié le 20060804

Circuit intégré de mémoire, en particulier de mémoire SRAM et procédé de fabrication correspondant L'invention concerne les circuits intégrés, notamment les circuits de mémoire, en particulier les cellules de mémoire vive statique (mémoire SRAM). Plus particulièrement, l'invention concerne la limitation de courants de fuite dans les transistors d'accès aux cellules de mémoire statique (mémoire SRAM). l0 En effet, les cellules de mémoire, et en particulier les cellules de mémoires SRAM, sont réalisées sous la forme d'une matrice de cellules de mémoire disposées en ligne et en colonne de cellules de mémoire et connectées en différentiiel entre deux lignes de bits. L'une des lignes de bits, lors d'une opération de lecture et après avoir été préchargée à une tension haute, est déchargée, c'est-à-dire tirée vers la masse tandis que l'autre ligne est supposée rester à son niveau haut de précharge. On a représenté sur la figure 1 une cellule de mémoire statique conventionnelle. Comme on le voit sur cette figure, la cellule C est constituée de deux inverseurs Il et I2, qui mémorisent un bit, et de deux transistors d'accès Tl et T2 par lesquels la cellule est connectée à deux lignes de bits BL et BLB complémentaires, qui servent à lire le point mémoire ou à le modifier. L'entrée et la sortie de l'un des inverseurs Il communiquent respectivement avec la sortie et l'entrée de l'autre inverseur I2 et constituent respectivement des noeuds N1 et N2 dont les niveaux de tension correspondent à la valeur d'un bit mémorisé. Les deux transistors sont commandés par une ligne de mots LM permettant de transférer le bit mémorisé vers les lignes de bits BL et BLB lors d'une lecture ou d'imposer l'état des lignes BL et BLB au point mémoire lors de l'écriture. En particulier, lors d'une opération de lecture d'un état logique 0 (et réciproquement 1), la ligne de bits BLB (et réciproquement BL), préalablement préchargée à une tension haute VDD est déchargée tandis que la ligne de bits BL (et réciproquement BLB), préalablement préchargée à une tension haute VDD est supposée rester à son niveau haut. Sous la commande des transistors d'accès Tl et T2, les noeuds N1 et N2 sont alors positionnés respectivement à 0 et à Vdd (réciproquement à Vdd et à o). Toutefois, des courants de fuite apparaissent à travers les transistors d'accès, et en particulier dans le transistor d'accès Ti reliant la cellule à la ligne de bits BL maintenue à son niveau haut de précharge. Un circuit intégré de mémoire comprenant une multitude de lignes de cellules de mémoire, 'la somme des courants de fuite circulant à travers les transistors d'accès de l'ensemble des lignes engendre une modification non négligeable du niveau de la ligne de bits BL supposée rester à l'état haut (dans le cas où la valeur stockée correspond à un 1 logique), jusqu'à un niveau à partir duquel le différentiel de tensions entre les deux lignes de bits n'est plus suffisante pour assurer un fonctionnement correct du point mémoire, malgré la présence d'amplificateurs de lecture utilisés pour amplifier la différence de tension entre les deux lignes BL et BLB. Par conséquent, les courants de fuite créés dans les transistors d'accès imposent de limiter le nombre de cellules de mémoire par lignes de bits afin d'éviter de risquer de perdre l'information mémorisée. Dans l'état de la technique, il a été proposé de palier cet inconvénient en regroupant les points mémoire sous la forme de blocs de points mémoire raccordés chacun à la ligne de bits par l'intermédiaire d'une porte de transfert. On a représenté sur la figure 2 l'implémentation d'une telle matrice de cellule de mémoire. Par souci de clarté, seules deux colonnes de points mémoire, comprenant deux lignes de bits BLO, BLBO et BL1, BLB1 ont été représentées. Comme on le voit sur cette figure, les points mémoire, représentés par leurs transistors d'accès T et T', sont regroupés sous la forme de blocs B1, B2, ..., Bn qui communiquent avec les lignes de bits BLO, BLBO, et BL1, BLB1 par l'intermédiaire des portes de transfert telles que P. Dans le but de limiter la décharge des lignes de bits globales, on limite par exemple le nombre de points mémoire de chaque bloc à environ 256 points mémoire. Ainsi, même si des courants de fuite apparaissent dans l'intégralité des transistors d'accès de l'un des groupes, la décharge consécutive engendrée dans les lignes de bits reste insuffisante pour engendrer une décharge globale susceptible d'entraîner une perte de l'information. Toutefois, la réalisation des points mémoire nécessite des contraintes de fabrication très fortes. De telles contraintes ne peuvent être appliquées à la réalisation des portes de transfert sans engendrer une augmentation du coût de fabrication rédhibitoire. En outre, la réalisation des points mémoire sous la forme de blocs distincts engendre des ruptures au sein de la matrice dans la mesure où l'on multiplie les points mémoire qui se situent dans un environnement hétérogène. Par conséquent l'intégration matricielle est réduite. De surcroît, la lenteur relative des portes de transfert nuit à la performance globale de la matrice. Ces portes nécessitent de plus que leur commande soit synchronisée avec celle des autres portes et avec les transistors d'accès. Au vu de ce qui précède, le but de l'invention est de palier les inconvénients de l'état de la technique et, en particulier, de fournir un circuit de mémoire et un procédé de fabrication correspondant permettant de limiter la décharge des lignes de bits à un niveau admissible, sans entraîner une limitation du nombre de cellules raccordées aux lignes de bits, tout en réduisant les ruptures matricielles. L'invention a donc pour objet un circuit intégré de mémoire, en particulier de mémoires SRAM, comprenant une matrice de cellules de mémoire disposées en lignes et en colonnes de cellules de mémoire entre deux lignes de bits par l'intermédiaire de deux transistors d'accès respectifs, les lignes de bits étant destinées l'une à être déchargée et l'autre maintenue à un potentiel haut de précharge au cours d'une opération de lecture. Selon une caractéristique générale de l'invention, la ligne de bits de chaque colonne de la matrice qui est destinée à être maintenue au potentiel haut de précharge est réalisée sous la forme d'au moins deux lignes partielles de bits, les cellules de mémoire de chaque colonne étant implantées sous la forme de groupes de cellules raccordés respectivement aux lignes partielles de bits. Tel est également le cas de la ligne de bits de chaque colonne de la matrice qui est destinée à être déchargée, qui est réalisée sous la forme d'au moins deux lignes partielles de bits, auxquels les groupes de cellules de mémoire sont respectivement raccordés. Ces lignes partielles de bits sont réalisées dans des niveaux de métallisation distincts du circuit intégré. Selon encore une autre caractéristique de l'invention, les lignes partielles sont chacune formées de portions successives de lignes partielles formées alternativement dans les différents niveaux de métallisation. Les groupes de cellules de mémoire sont alors raccordés aux portions de lignes partielles réalisées dans l'un des niveaux de métallisation. Dans un mode de réalisation, les lignes de bits comprennent chacune deux lignes partielles de bits formées chacune de portions de lignes partielles implantées alternativement dans les deuxième et quatrième ou troisième et cinquième niveaux de métallisation du circuit, les groupes de cellules de mémoire étant raccordés aux portions de lignes de bits implantées dans le deuxième niveau de métallisation M2 ou le troisième niveau M3. L'invention a également pour objet un procédé de fabrication d'un circuit intégré de mémoire, en particulier de mémoire SRAM, qui comprend une matrice de cellules de mémoire disposées en lignes et en colonnes de cellules de mémoire entre deux lignes de bits par l'intermédiaire de deux transistors d'accès respectifs, les lignes de bits étant destinées l'une à être déchargée et l'autre maintenue à un potentiel haut de précharge au cours d'une opération de lecture. Selon une caractéristique générale de ce procédé, les lignes de bits de chaque colonne de la matrice sont chacune réalisées sous la forme de lignes partielles de bits auxquelles sont raccordés des groupes respectifs de cellules de mémoire de la colonne. Dans un mode de mise en oeuvre, on réalise lesdites lignes de bits sous la forme de portions de lignes de bits successives formées alternativement dans des niveaux de métallisation distincts du circuit, les groupes de cellules étant raccordés aux portions de lignes partielles réalisées dans l'un des niveaux de métallisation. D'autre buts, caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante, donnée uniquement à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels: la figure 1, dont il a déjà été fait mention, illustre la constitution d'une cellule de points mémoire; - la figure 2, précédemment examinée, illustre un exemple d'implantation d'une matrice de points mémoire conforme à l'état de la technique; - la figure 3 montre l'implantation d'une matrice de cellules de mémoire conforme à l'invention; et la figure 4 est une vue schématique en coupe de la matrice de la figure 3. Sur la figure 3, on a représenté un exemple d'implémentation d'une matrice de cellules de mémoire conforme à l'invention. Chaque cellule ou point mérnoire est constituée par une cellule de mémoire conventionnelle, identique à la cellule décrite précédemment en référence à la figure 1, qui comporte deux inverseurs Il et I2 servant au stockage d'un bit connecté à deux lignes de bits BL et BLB par l'intermédiaire de deux transistors d'accès Tl et T2 commandés par une même ligne de imots LM. Sur la figure 3, par souci de clarté, seules deux colonnes de points mémoire, agencés en lignes et colonnes de points mémoire, ont été représentées. Les points mérnoire ont été illustrés par leurs transistors d'accès T et T' raccordés aux lignes de bits BO et BLBO, d'une part, et BL1, BLB1 d'autre part. La matrice représentée sur la figure 3 comporte en effet deux paires de lignes de bits, à savoir les paires de lignes de bits BLO et BLBO, d'une part, et les lignes de bits BL1 et BLB1, d'autre part. Comme dans l'état de la technique, l'une des lignes de bits de chaque paire, à savoir les lignes de bits désignées par les références BLBO et BL1B (et réciproquement BLO et BL1) sont destinées à être déchargées, c'est-à-dire tirées vers la masse, lors d'une opération de lecture de la valeur logique 0 et après avoir été préchargées à une tension haute, tandis que l'autre ligne de bits, à savoir les lignes de bits désignées par les références BLO et BL1 (et réciproquement BLBO et BLB1), est destinée à rester à son état haut de précharge. Dans le but de palier les inconvénients liés à l'apparition de courants de fuite au sein des transistors d'accès, en particulier au sein des transistors d'accès liés à la ligne de bits destinée à rester à son état haut lors d'une opération de lecture, cette ligne de bits, mais également, dans l'exemple de réalisation représenté, l'autre ligne de bits, c'est-àdire la ligne de bits destinée à être déchargée lors de la lecture, sont réalisés sous la forme de deux lignes de bits partielles BLO1 et BLO2, d'une part, et BLB01 et BLB02, d'autre part, en ce qui concerne la première colonne de points mémoire et BL11, BL12, d'une part et BLB1 1 et BLB12, d'autre part, en ce qui concerne l'autre colonne de points mémoire. Les points mémoire sont agencés sous la forme de groupes tels que G1, G2, G3 et G4, les groupes G1, G2, G3 et G4 de chaque ligne de bits étant alternativement raccordés à l'une et à l'autre ligne de bits partielle. Ainsi, par exemple, en ce qui concerne la ligne de bits BLO, le premier groupe G1 de points mémoire est raccordé à la ligne de bits partielle BLO2, le deuxième groupe G2 de points mémoire est raccordé à la ligne de bits partielle BL01, le troisième groupe de points mémoire G3 est raccordé à la ligne partielle de bits BLO2 et le quatrième groupe de points mémoire G4 est raccordé à la première ligne partielle de points mémoire BLO1. En se référant également à la figure 3, pour ce faire, chaque ligne partielle de points mémoire est réalisée sous la forme de portions successives de lignes partielles, telle que P'. Les portions successives de chaque ligne partielle de lignes de bits sont alternativement formées dans deux niveaux de métallisation distincts du circuit, en l'espèce, les niveaux de métallisation M2 et M4. Ainsi, par exemple, lorsqu'une première portion P' de la ligne de bits BL02 est formée dans le niveau de métallisation M2, la portion P' successive est formée dans le niveau de métallisation M4 supérieur. Tel est également le cas de l'autre ligne partielle de bits dont les portions sont alternativement formées dans les niveaux de métallisation M2 et M4. Cependant, lorsque l'une des portions P' de l'une des lignes partielles de bits est formée dans l'un des niveaux de métallisation, la portion correspondante de l'autre ligne partielle de bits est formée dans l'autre niveau de métallisation. En ce qui concerne les transistors d'accès, ceux-ci sont raccordés aux portions de lignes partielles de bits dans le niveau de métallisation inférieur, c'est-à-dire le niveau de métallisation M2. La ligne de mots LM, qui commande les transistors d'accès T et T' est, quant à elle, réalisée dans le niveau de métallisation M3. Dans l'exemple de réalisation représenté, chaque ligne de bits est partagée en deux lignes partielles de bits auxquelles sont alternativement raccordés des groupes successifs de points mémoire. Bien entendu, en fonction du nombre de points mémoire à intégrer, il est également possible, en variante, de réaliser chaque ligne de bits sous la forme d'un nombre supérieur de lignes partielles de bits afin d'augmenter le nombre de points mémoire de la matrice, tout en limitant le nombre de points mémoire raccordés à chaque ligne partielle. Comme on le conçoit, grâce à l'invention, selon laquelle les lignes de bits sont divisées en lignes partielles auxquelles sont raccordés des groupes correspondants de points mémoire, on divise les courants de fuite susceptibles de décharger les lignes de bits. En particulier, lorsque les points mémoire sont raccordés à deux lignes partielles de bits, la somme des courants de fuite susceptible d'affecter le potentiel de la ligne de bits est divisée par deux. En outre, cet avantage peut être obtenu sans utiliser de points de transferts, tout en éliminant les ruptures matricielles au sein du circuit. REVENDICATIONS 1. Circuit intégré de mémoire, en particulier de mémoire SRAM, comprenant une matrice de cellules de mémoire disposées en ligne et en colonne de cellules de mémoire entre deux lignes de bits (BLO, BLBO, BL1, BLB1) par I"intermédiaire de deux transistors d'accès (T, T') respectifs, les lignes de bits étant destinées l'une à être déchargée et l'autre à être maintenue à un potentiel haut de précharge au cours d'une opération de lecture, caractérisé en ce que la ligne de bits (BLO, BL1) de chaque colonne de la matrice qui est destinée à être maintenue au potentiel haut de précharge est réalisée sous la forme d'au moins deux lignes partielles de bits (BL01, BL02, BL11, BL12), les cellules de mémoire de chaque colonne étant implantées sous la forme de groupes de cellules (Gl, G2, G3, ... Gn) raccordés respectivement aux lignes partielles de bits. 2. Circuit selon la revendication 1, caractérisé en ce qu'en outre la ligne de bits (BLBO, BLB 1) de chaque colonne de la matrice, qui est destinée à être déchargée, est réalisée sous la forme d'au moins deux lignes partielles de bits (BLB01, BLB02, BLB11, BLB12), auxquelles les groupes de cellules de mémoire sont respectivement raccordés. 3. Circuit selon l'une des revendications 1 et 2, caractérisé en ce que les lignes de bits partielles sont réalisées dans des niveaux de métallisation (M2, M4; M3, M5) distincts du circuit intégré. 4. Circuit selon la revendication 3, caractérisé en ce que les lignes partielles sont chacune formées de portions (P') successives de lignes partielles formées alternativement dans les différents niveaux de métallisation. 5. Circuit selon la revendication 4, caractérisé en ce que les groupes de cellules de mémoire sont raccordés aux portions de lignes partielles réalisées dans l'un (M2; M3) des niveaux de métallisation. 6. Circuit selon l'une quelconque des revendications 1 à 5, caractérisé en ce que les lignes de bits comprennent chacune deux lignes partielles de bits formées chacune de portions de lignes partielles (BLO1, BLO2, BLB01, BLB02, BL11, BL12, BLB11, BLB12) implantées alternativement dans les deuxième (M2) et quatrième (M4) ou troisième (M3) et cinquième (M5) niveaux de métallisation du circuit, les groupes de cellules de mémoire étant raccordés aux portions de lignes de bits implantées dans le deuxième niveau de métallisation (M2) ou le troisième niveau (M3). 7. Procédé de fabrication d'un circuit intégré de mémoire, en particulier de mémoire SRAM, le circuit comprenant une matrice de cellules de mémoire disposées en ligne et en colonne de cellules de mémoire entre deux lignes de bits (BLO, BLBO, BL1, BLB1) par l'intermédiaire de deux transistors d'accès respectifs, les lignes de bits étant destinées l'une à être déchargée et l'autre à être maintenue à un potentiel haut de précharge au cours d'une opération de lecture, caractérisé en ce que les lignes de bits de chaque colonne de la matrice sont chacune réalisées sous la forme de lignes partielles de bits auxquels sont raccordés des groupes respectifs de cellules de mémoire de la colonne. 8. Procédé selon la revendication 7, caractérisé en ce que l'on réalise lesdites lignes de bits sous la forme de portions de lignes de bits successives formées alternativement dans des niveaux de métallisation (M2, M4; M3,M5) distincts du circuit, les groupes de cellules étant raccordés aux portions de lignes partielles réalisées dans l'un des niveaux de métallisation.