Brevet FR2877768A1 — publié le 20060512

DISPOSITIF A SEMICONDUCTEUR A HAUTE TENSION Le domaine technique concerne un dispositif à semiconducteur applicable à un circuit intégré (Cl) à haute tension pour attaquer un onduleur ou autres. Un circuit intégré à haute tension pour attaquer un onduleur ou autres est décrit par exemple dans le Brevet Japonais n 3 384 399 (Document 1) et dans Proc. of ISPSD'04, page 385, H. Akiyama et al. (Mitsubishi Electric Corporation) (Document 2). La figure 9A est un schéma montrant la structure de circuit d'une partie de puissance d'un onduleur de commande de moteur décrit dans le Document 1. Un dispositif de puissance (IGBT Q1 à Q6 et diodes Dl à D6) utilisé pour attaquer un moteur triphasé Mo constitue un circuit en pont, et a une structure de module de puissance incorporée dans le même boîtier. Une source d'alimentation principale Vcc est normalement fixée à une tension continue élevée de 100 à 400 V. En particulier, en ce qui concerne la commande de moteur pour un véhicule tel qu'un véhicule électrique (EV pour "Electric Vehicle"), un véhicule électrique hybride (ou HEV pour "Hybrid Electric Vehicle") ou autres, une source d'alimentation Vcc est fixée à une tension continue élevée de 650 V. Lorsque le côté de potentiel haut de la source d'alimentation principale Vcc est désigné par VcCH et le côté de potentiel bas de la source d'alimentation principale Vcc est désigné par VCCL, dans le but d'attaquer les IGBT Q1 à Q3 connectés à VccH, le potentiel des électrodes de grille d'IGBT est fixé à un potentiel supérieur. Par conséquent, un photocoupleur (PC) ou un circuit intégré à haute tension (HVIC: High Voltage Integrated Circuit) 90 est utilisé pour le circuit d'attaque. Une borne d'entrée / sortie (E/S: Entrée / Sortie) du circuit d'attaque est normalement connectée à un micro-ordinateur, et la commande d'ensemble de l'onduleur est accomplie par le microordinateur. La figure 9B est un schéma synoptique montrant l'unité constitutive interne du Cl à haute tension (HVIC) utilisé sur la figure 9A, qui est décrit dans le Document de Brevet 1. Le Cl à haute tension 90 représenté sur la figure 9B est constitué d'un circuit de commande (CU: "Control Unit"), de circuits d'attaque de grille GDU ("Gate Drive Unit") 4 à 6 avec un potentiel de masse de ni-veau bas en tant que potentiel de référence, de circuits d'attaque de grille GDU1 à GDU3 avec un potentiel flottant de niveau haut en tant que po- tentiel de référence, et d'un circuit de décalage de niveau (LSU: "Level Shift Unit"). Le circuit de commande CU reçoit / émet des signaux provenant du micro-ordinateur ou dirigés vers celui-ci, par l'intermédiaire de la borne d'entrée / sortie E/S, et il génère un signal de commande pour indiquer quel IGBT de la figure 9A doit être débloqué et quel IGBT doit être bloqué. Les circuits d'attaque de grille GDU ("Gate Drive Unit") 4 à 6 attaquent les IGBT Q4 à Q6 connectés au côté de potentiel bas VCCL de la source d'alimentation principale Vcc de la figure 9A. Les circuits d'attaque de grille GDU1 à GDU3 attaquent les IGBT Q1 à Q3 connectés au côté de potentiel haut VCCH de la source d'alimentation principale Vcc de la figure 9A. Le circuit de décalage de niveau LSU agit en tant qu'intermédiaire entre le signal du circuit de commande CU du niveau VccL et les signaux GDU1 à GDU3 (SIN1 à SIN3, SOUT1 à SOUT3) allant et retournant entre le niveau VCCH et le niveau VCCL. Par conséquent, comme décrit ci-dessus, le dispositif à semiconducteur constituant le circuit de décalage de niveau LSU du Cl à haute tension 90 traite le signal entre le niveau VccH et le niveau VccL (0 à 650 V), et par conséquent une tension de te-nue (environ 1200 V) est exigée. Comme dans le cas du Cl à haute tension 90 représenté sur la figure 9B, dans le dispositif à semiconducteur dans lequel deux circuits, ou plus, ayant des potentiel de référence différents sont intégrés, les zones de formation des circuits respectifs ayant les potentiels de référence différents sont mutuellement séparées par une séparation par jonction pn ou une séparation par matériau diélectrique utilisant un matériau diélectrique tel que SiO2 ou similaire. En ce qui concerne le Cl à haute tension utilisant la séparation par jonction pn, on sait qu'un transistor parasite se forme aisément, et de ce fait un fonctionnement défectueux du circuit ou un claquage d'éléments peut être induit. D'autre part, en ce qui concerne le CI à haute tension utilisant la séparation par matériau diélectrique, aucun fonctionnement correspondant à un transistor parasite ne se mani- feste, et par conséquent, il n'apparaît aucun problème concernant un tel fonctionnement défectueux du circuit et le claquage d'éléments. La figure 10 est une coupe montrant un Cl à haute tension 91 classique, utilisant un substrat SOI et une séparation par tranchée. Dans le Cl à haute tension 91 représenté sur la figure 10, une couche SOI 1 du substrat SOI 10 ayant une pellicule d'oxyde enterrée 3, est munie d'un circuit de référence de potentiel bas (masse), d'un circuit de référence de potentiel haut (flottant) et d'un circuit de décalage de niveau. Les zones de formation respectives du circuit de référence de masse, du circuit de référence de niveau flottant et du circuit de décalage de niveau, sont séparées par isolation (séparation par matériau diélectrique) par la pellicule d'oxyde enterrée 3 du substrat SOI 10 et la pellicule d'oxyde de paroi latérale 4s de tranchées 4. Dans le circuit de décalage de niveau du Cl à haute tension 91, un élément de circuit ayant une tension de tenue élevée est exigé pour connecter l'un à l'autre le circuit de référence de potentiel bas et le circuit de référence de potentiel haut. Un transistor de type MOS, TrL de la zone de formation de circuit de décalage de niveau représentée sur la figure 10, comporte une structure SOI-RESURF pour garantir une tension de tenue. Comme représenté sur la figure 10, la tension élevée dans le circuit de décalage de niveau est appliquée au drain (D) du transistor de type MOS, TrL. Dans le transistor de type MOS TrL de la figure 10, la tension de tenue dans la direction latérale, en coupe, est assurée par la structure SOI-RESURF, incluant une couche d'impuretés de surface, de type p, et la pellicule d'oxyde enterrée 3. En ce qui concerne la tension de tenue dans la direction longitudinale, en coupe, une tension haute appliquée entre le drain (D) et la masse (GND) est divisée par une couche SOI à faible concentration, 1, et une pellicule d'oxyde enterrée, 3, pour modérer le champ électrique dans la couche SOI 1, comme exposé dans le Document 2. Comme décrit ci-dessus, pour réaliser un dispositif à semi- conducteur ayant une tension de tenue élevée, en utilisant un substrat semiconducteur ayant une structure SOI, il est nécessaire de concevoir de manière optimale la concentration et l'épaisseur de la couche SOI et l'épaisseur de la pellicule d'oxyde enterrée, de façon à obtenir une ten- sion de tenue désirée en distribuant une tension appliquée dans la direction longitudinale, en coupe, à la couche SOI et à la pellicule d'oxyde en-terrée. Cependant, lorsqu'une haute tension de 1000 V ou plus est atteinte conformément à ce procédé, la pellicule d'oxyde enterrée d'une épaisseur de 5 pm ou plus et la couche SOI d'une épaisseur de 50 pm ou plus sont nécessaires. D'autre part, la limite supérieure de l'épaisseur qu'il est possible d'obtenir pour la pellicule d'oxyde enterrée est égale à environ 4 pm, en considération du gauchissement, etc., du substrat SOI. En outre, l'épaisseur de la couche SOI a normalement une valeur qui va de plusieurs micromètres jusqu'à environ 20 pm, et lorsque l'épaisseur de la couche SOI est augmentée, la charge de traitement de tranchées est augmentée. Par conséquent, en ce qui concerne le transistor de type MOS Tri dans la zone de formation de circuit de décalage de niveau de la figure 10, la tension de tenue qu'il est possible d'obtenir est limitée à en- viron 600 V, et par conséquent il est impossible de garantir une tension de tenue de 1200 V qui est exigée dans un système d'alimentation à 400 V, un véhicule à propulsion électrique, ou autres. Par conséquent, un but est de procurer un dispositif à semi-conducteur qui puisse atteindre une tension de tenue exigée et puisse être fabriqué de façon économique en utilisant un procédé de fabrication de dispositifs à semiconducteur général. Conformément au premier aspect, un dispositif à semiconducteur comprend des éléments consistant en transistors en nombre n (n > 2) qui sont isolés et séparés les uns des autres et sont successivement con- nectés les uns aux autres en série entre le potentiel de masse et un potentiel prédéterminé, avec un élément à transistor du côté du potentiel de masse pris comme un premier étage, et un élément à transistor du côté du potentiel prédéterminé pris comme un n-ième étage, la borne de grille de l'élément à transistor au premier étage est prise comme une borne d'entrée, des éléments résistifs ou des éléments capacitifs en nombre n sont successivement connectés les uns aux autres en série entre le potentiel de masse et le potentiel prédéterminé, avec un élément résistif ou capacitif du côté du potentiel de masse pris comme un premier étage, et un élément résistif ou capacitif du côté du potentiel prédéterminé pris comme un n-ième étage, les bornes de grille des éléments à transistor aux étages respectifs, à l'exclusion de l'élément à transistor au premier étage, sont successivement connectées aux points de connexion entre les éléments résistif ou capacitif aux étages respectifs qui sont connectés les uns aux autres en série, et une information de sortie est extraite par la borne du côté du potentiel prédéterminé de l'élément à transistor du nième étage. Dans le dispositif à semiconducteur ci-dessus, en appliquant un signal d'entrée à la borne de grille de l'élément à transistor au premier étage, les éléments à transistor à partir du second étage jusqu'au n-ième étage peuvent être actionnés simultanément par l'intermédiaire d'éléments résistifs en nombre n qui sont connectés les uns aux autres en série entre le potentiel de masse et le potentiel prédéterminé. Dans le fonctionnement du dispositif à semiconducteur, une tension entre le potentiel de masse et le potentiel prédéterminé est divisée par les éléments à transistor au nombre de n, et chacun des éléments à transistor respectif à partir du premier étage jusqu'au n-ième étage prend en charge la plage de tension correspondante. Par conséquent, en comparaison avec un cas dans lequel un seul élément à transistor prend en charge la tension entre le potentiel de masse et le potentiel prédéterminé, la tension de tenue exigée pour chaque élément à transistor est pratique- ment égale à 1/n. De ce fait, même dans le cas d'un élément à transistor qui peut être fabriqué de façon économique par un procédé de fabrication général, et a une tension de tenue normale, en fixant correctement le nombre (n) d'éléments à transistor décrits ci-dessus dans le dispositif à semiconducteur, il est possible d'établir un dispositif à semiconducteur dans lequel une tension de tenue élevée, considérée globalement, puisse être garantie. Comme décrit ci-dessus, le dispositif à semiconducteur peut garantir une tension de tenue exigée, et il peut être fabriqué de façon éco-35 nomique en utilisant un procédé de fabrication de dispositif à semiconduc- teur général. Conformément à un second aspect, il est préférable dans le dis-positif à semiconducteur ci-dessus que chacune des bornes de grille des éléments à transistor aux étages respectifs, en excluant l'élément à tran- sistor au premier étage, soit successivement connectée par l'intermédiaire d'un élément résistif au point de connexion entre les éléments résistifs ou capacitifs aux étages respectifs qui sont connectés les uns aux autres en série. Conformément à un troisième aspect, il est préférable qu'une diode soit insérée entre la borne de grille et la borne du côté du potentiel de masse dans les éléments à transistors aux étages respectifs, à l'exclusion de l'élément à transistor au premier étage. Par conséquent, lorsqu'un signal d'entrée est appliqué à la borne de grille de l'élément à transistor au premier étage, le fonctionne- ment simultané des éléments à transistors à partir du second étage jus- qu'au n-ième étage peut être stabilisé. Conformément à un quatrième aspect, il est préférable dans le dispositif à semiconducteur ci-dessus que les éléments à transistor au nombre de n aient la même tension de tenue, et que les éléments résistifs ou capacitifs au nombre de n aient la même valeur de résistance ou de capacité. Ainsi, la tension (tension de tenue) devant être partagée par chaque élément à transistor inséré entre le potentiel de masse et le potentiel prédéterminé, peut être égalisée et diminuée. Selon un cinquième aspect, les éléments à transistor peuvent être des éléments à transistor de type MOS ou des éléments IGBT. Selon un sixième aspect, les éléments à transistor au nombre de n qui sont isolés et séparés les uns des autres dans le dispositif à semiconducteur, sont formés dans une couche SOI d'un substrat semi- conducteur ayant une structure SOI, ayant une pellicule d'oxyde enterrée, et ils sont isolés et séparés les uns des autres par des tranchées isolantes et de séparation s'étendant dans la pellicule d'oxyde enterrée. En outre, selon un septième aspect, lorsque le substrat semi-conducteur ayant la structure SOI est utilisé, les éléments résistifs ou ca- pacitifs au nombre de n sont également formés dans la couche SOI, et sont isolés et séparés les uns des autres par des tranchées d'isolation et de séparation s'étendant dans la pellicule d'oxyde enterrée. Selon un huitième aspect, il est préférable, dans le dispositif à semiconducteur du sixième aspect, que des tranchées d'isolation et de séparation multiplexées à l'ordre n, s'étendant dans la pellicule d'oxyde enterrée, soient formées, et que les n éléments à transistor isolés et séparés les uns des autres, soient successivement disposés un par un dans les zones respectives entourées par les tranchées d'isolation et de séparation multiplexées à l'ordre n, de façon que des éléments à transistor à des étages plus élevés soient placés du côté intérieur. En outre, selon un neuvième aspect, il est préférable que les n éléments résistifs ou capacitifs isolés et séparés les uns des autres par les tranchées d'isolation et de séparation s'étendant jusqu'à la pellicule d'oxyde enterrée, soient également disposés successivement, un par un, dans les zones respectives entourées par les tranchées d'isolation et de séparation multiplexées à l'ordre n, de façon que des éléments résistifs ou capacitifs à des étages supérieurs soient placés du côté intérieur. Ainsi, sous l'effet d'une augmentation de tension à partir du potentiel de masse jusqu'au potentiel prédéterminé, la tension appliquée à chaque zone entourée par les tranchées d'isolation et de séparation multiplexées à l'ordre n est égalisée, et les plages de tension partagées par les éléments à transistor respectifs au nombre de n peuvent être décalées successivement à partir du potentiel de masse jusqu'au potentiel prédéterminé. Une seule des tranchées d'isolation et de séparation multiplexées à l'ordre n est présente entre des éléments à transistor isolés et séparés adjacents, et par conséquent l'interconnexion des n éléments à transistor peut être effectuée aisément, et l'aire occupée peut être réduite, ce qui fait que le dispositif à semiconducteur peut être miniaturisé. Selon un dixième aspect, dans le dispositif à semiconducteur du sixième aspect, des tranchées d'isolation et de séparation multiplexées à l'ordre (n-1) s'étendant jusqu'à la pellicule d'oxyde enterrée sont formées, et les n éléments à transistor isolés et séparés les uns des autres sont successivement disposés un par un dans les zones respectives découpées par les tranchées d'isolation et de séparation multiplexées à l'ordre (n-1), de façon que des éléments à transistor à des étages supérieurs soient placés du côté intérieur. Selon un onzième aspect, les n éléments résistifs ou capacitifs isolés et séparés les uns des autres par des tranchées d'isolation et de séparation s'étendant jusqu'à la pellicule d'oxyde enterrée, sont égale- ment disposés successivement, un par un, dans les zones respectives dé- coupées par les tranchées d'isolation et de séparation multiplexées à l'ordre (n-1), de façon que des éléments résistifs ou capacitifs à des étages supérieurs soient placés du côté intérieur. Dans ce cas, comme dans le cas des dispositifs à semiconduc- teur des huitième et neuvième aspects, des tensions appliquées aux zones respectives découpées par les tranchées d'isolation et de séparation multiplexées à l'ordre (n-1) sous l'effet d'une augmentation de tension à partir du potentiel de masse jusqu'au potentiel prédéterminé, peuvent être égalisées mutuellement, et les plages de tension partagées par les n éléments à transistor peuvent être décalées successivement à partir du potentiel de masse vers le potentiel prédéterminé. En comparaison avec les dispositifs à semiconducteur des huitième et neuvième aspects, le nombre des tranchées d'isolation et de séparation peut être réduit d'une unité, et par conséquent l'aire occupée peut être réduite, ce qui fait que le disposi- tif à semiconducteur peut être miniaturisé. Dans les dispositifs à semiconducteur des sixième à onzième aspects, les n éléments à transistor peuvent être des éléments à transistor ayant chacun une tension de tenue normale. En outre, il est inutile que la concentration en impuretés de la couche SOI soit particulière réduite pour augmenter la tension de tenue. Par conséquent, selon un douzième aspect, il est préférable qu'une couche d'impuretés à concentration élevée qui a le même type de conductivité que la couche SOI et une concentration en impuretés élevée, soit formée sur la pellicule d'oxyde enterrée dans la couche SOI. Ainsi, même lorsqu'un bruit de tension variant de manière abrupte se manifeste au voisinage du dispositif à semiconducteur, il est possible d'éviter qu'une couche de déplétion ne s'étende à partir de la pellicule d'oxyde enterrée. Ainsi, il est possible d'éviter un fonctionnement défectueux occasionné par le bruit de tension ou autres dans le dispositif à semiconducteur. Selon un treizième aspect, il est préférable que la couche SOI soit d'un type de conductivité n lorsque le potentiel prédéterminé est un potentiel positif. De façon similaire, selon un quatorzième aspect, les n éléments à transistor isolés et séparés les uns des autres dans le dispositif à semi-conducteur sont formés dans des zones respectives dans une couche SOI d'un substrat semiconducteur d'une structure SOI ayant une pellicule d'oxyde enterrée, comprenant une pellicule d'oxyde dans la partie inférieure et une pellicule d'oxyde dans la direction de l'épaisseur formée de façon à être en continuité avec la pellicule d'oxyde dans la partie inférieure, les zones respectives étant isolées et séparées les unes des autres et découpées par la pellicule d'oxyde enterrée. Selon un quinzième aspect, lorsqu'on utilise le substrat semi-conducteur ayant la structure SOI, les n éléments résistifs ou capacitifs peuvent être formés dans les zones respectives découpées par la pellicule d'oxyde enterrée et isolées et séparées les unes des autres dans la couche SOI du substrat semiconducteur à structure SOI ayant la pellicule d'oxyde enterrée. Selon un seizième aspect, il est préférable dans le dispositif à semiconducteur du quatorzième aspect que des zones découpées multiplexées à l'ordre n soient formées par la pellicule d'oxyde enterrée, et que les n éléments à transistor isolés et séparés les uns des autres soient disposés successivement, un par un, dans les zones découpées multiplexées à l'ordre n, de façon que des éléments à transistor à des étages supérieurs soient placés du côté intérieur. En outre, selon un dix-septième aspect, il est préférable que les n éléments résistifs ou capacitifs formés dans les zones respectives qui sont découpées par la pellicule d'oxyde enterrée et isolées et séparées les unes des autres, soient successivement disposés un par un dans les zones découpées multiplexées à l'ordre n, de façon que des éléments résistifs ou capacitifs à des étages supérieurs soient placés du côté intérieur. Selon un dix-huitième aspect, il est préférable dans les dispositifs à semiconducteur des quatorzième à dix-septième aspects qu'une couche 35 d'impuretés à concentration élevée qui a le même type de conductivité que la couche SOI et une concentration en impuretés élevée soit formée sur la pellicule d'oxyde enterrée dans la couche SOI. En outre, selon un dix-neuvième aspect, il est préférable que lorsque le potentiel prédéterminé est un potentiel positif, la couche SOI ait une conductivité de type n. L'effet obtenu par les dispositifs à semiconducteur des quatorzième à dixneuvième aspects est le même que pour les dispositifs à semiconducteur des sixième à treizième aspects, et sa description est omise. Selon un vingtième aspect, le dispositif à semiconducteur con- vient pour le circuit de décalage de niveau dans le circuit intégré à haute tension d'attaque d'onduleur, comprenant un circuit d'attaque de grille de référence de masse ayant un potentiel de masse en tant que potentiel de référence, un circuit d'attaque de grille de référence flottante ayant un potentiel flottant en tant que potentiel de référence, un circuit de cornmande pour commander le circuit d'attaque de grille de référence de masse et le circuit d'attaque de grille de référence flottante, et un circuit de décalage de niveau qui est interposé entre le circuit de commande et le circuit d'attaque de grille de référence flottante, et décale le niveau du signal d'entrée / sortie du circuit de commande entre le potentiel de masse et le potentiel flottant. Dans ce cas, le potentiel prédéterminé est le potentiel flottant. Selon un vingt et unième aspect, le circuit intégré à haute tension peut être un circuit intégré à haute tension d'attaque d'onduleur pour un moteur du type monté dans un véhicule, ou bien selon un vingt- deuxième aspect, le circuit intégré à haute tension peut être un circuit intégré à haute tension d'attaque d'onduleur pour un climatiseur du type monté dans un véhicule. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description détaillée qui va suivre de mo- des de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés dans lesquels: La figure 1 est un schéma de circuit équivalent de base d'un dispositif à semiconducteur conforme à un mode de réalisation; La figure 2 est une vue en plan schématique montrant un circuit intégré à haute tension auquel est appliqué le dispositif à semiconducteur représenté dans le schéma de circuit équivalent de base de la figure 1; La figure 3 est un schéma montrant les détails d'une partie de circuit de décalage de niveau et d'une partie de circuit d'attaque de grille de référence flottante entourée par une ligne en trait mixte dans le circuit intégré à haute tension de la figure 2; La figure 4 est une coupe selon la ligne IV-IV de la figure 3; La figure 5 est une coupe selon la ligne V-V de la figure 3; La figure 6 est un schéma montrant des éléments de circuit respectifs d'un autre dispositif à semiconducteur auquel le circuit de déca- lage de niveau est appliqué, et l'agencement des éléments de circuit; Les figures 7A et 7B montrent un autre dispositif à semiconducteur 101a, et la figure 7A est une vue de dessus schématique du dispositif à semiconducteur 101a, et la figure 7B est une coupe selon la ligne VIIBVIIB; Les figures 8A à 8C sont des coupes schématiques de modifica- tions du dispositif à semiconducteur des figures 7A et 7B; La figure 9A est un schéma montrant la structure de circuit d'une partie de puissance d'un onduleur de commande de moteur décrit dans le Document de Brevet 1, et la figure 9B et un schéma synoptique montrant une unité de structure interne d'un circuit intégré à haute tension (HVIC) utilisé sur la figure 9A; et La figure 10 est une coupe schématique montrant un circuit intégré à haute tension classique utilisant un substrat SOI et une séparation par tranchées. La figure 1 est un schéma de circuit équivalent de base d'un dispositif à semiconducteur 100. Dans le dispositif à semiconducteur 100 de la figure 1, des éléments à transistor Tri à Tr en nombre n (n 2) qui sont isolés et séparés les uns des autres, sont successivement connectés les uns aux autres en série entre le potentiel de masse (GND) et un po- tentiel prédéterminé Vs, avec le côté du potentiel de masse pris pour un premier étage et le côté du potentiel prédéterminé Vs pris pour un n-ième étage. Les n éléments à transistor Tr1 à Trn peuvent être des éléments à transistor de type MOS (Métal Oxyde Semiconducteur) ou des éléments du type transistor bipolaire à porte isolée ou IGBT (Insulated Gate Bipolar Transistor). Lorsque chacun des éléments à transistor Tr1 à Trn est un élément à transistor de type MOS, dans la structure ci-dessus, une tension de drain d'un élément à transistor de type MOS à un étage inférieur est appliquée à la source de l'élément à transistor de type MOS à l'étage situé au-dessus de lui. En outre, des éléments résistifs Ri à Rn en nombre n sont successivement connectés les uns aux autres en série entre le potentiel de masse et le potentiel prédéterminé Vs, avec le côté du potentiel de masse pris pour un premier étage et le côté du potentiel prédéterminé Vs pris pour un n- ième étage. Un courant faible circule entre les n éléments ré- sistifs Ri à Rn pour diviser et partager entre les éléments résistifs respectifs Ri à Rn la tension entre le potentiel de masse et le potentiel prédéterminé Vs. Sur la figure 1, la tension entre le potentiel de masse et le potentiel prédéterminé Vs est divisée par les éléments résistifs respectifs Ri à Rn, mais la tension concernée peut être divisée par des éléments capacitifs. Dans ce cas, on peut obtenir un effet de réduction du courant consommé. Les bornes de grille des éléments à transistor Tr2 à Trn aux étages respectifs, à l'exclusion de l'élément à transistor Tr1 au premier étage, sont connectées successivement aux points de connexion respec- tifs P2 à Pn entre les éléments résistifs Ri à Rn aux étages respectifs qui sont connectés les uns aux autres en série. Dans le dispositif à semiconducteur 100 de la figure 1, les bornes de grille des éléments à transistor Tr2 à Trn aux étages respectifs à l'exclusion de l'élément à transistor Tri au premier étage, sont connectées successivement par l'intermédiaire d'éléments résistifs Rg2 à Rgn aux points de connexion respectifs P2 à Pn entre les éléments résistifs Ri à Rn aux étages respectifs qui sont connectés les uns aux autres en série. De façon similaire, chacune de diodes D2 à Dn est intercalée entre laborne de grille et la borne du côté du potentiel de masse de chacun des éléments à transistor Tr2 à Trn, dans les éléments à transistor Tr2 à Trn aux étages respectifs, à l'exclusion de l'élément à transistor Tr1 au premier étage. Comme on le décrira ultérieurement, lorsqu'un signal d'entrée est appliqué à la borne de grille de l'élément à transistor Tri au premier étage, le fonctionnement simultané des éléments à transistor Tr2 à Trn à partir du deuxième étage jusqu'au n-ième étage peut être stabilisé par les éléments résistifs Rg2 à Rgn et les diodes D2 à Dn. La borne de grille de l'élément à transistor Tri au premier étage constitue une borne d'entrée du dispositif à semiconducteur 100. Le signal de sortie du dispositif à semiconducteur 100 est extrait par la borne du côté du potentiel prédéterminé Vs de l'élément à transistor Trn au n- ième étage, par l'intermédiaire d'une résistance de charge (non représentée) ayant une valeur de résistance prédéterminée. Le potentiel de référence du signal de sortie est converti du potentiel de masse du signal d'entrée au potentiel prédéterminé Vs (décalage de niveau), et par consé- quent il est extrait en étant inversé par rapport au signal d'entrée. Dans le dispositif à semiconducteur 100 de la figure 1, en appliquant un signal d'entrée à la borne de grille de l'élément à transistor Tri au premier étage, les éléments à transistor Tr2 à Trn à partir du deuxième étage jusqu'au n-ième étage peuvent être actio'nnés simultanément par l'intermédiaire des n éléments résistifs Ri à Rn connectés les uns aux autres en série entre le potentiel de masse et le potentiel prédéterminé Vs. Ainsi, dans un cas dans lequel chacun des éléments à transistor Tr1 à Trn est un élément à transistor de type MOS et le côté du potentiel de masse de chacun des éléments à transistor Tri à Trn est pris comme la source, le potentiel de drain de l'élément à transistor Tr1 au premier étage est abaissé lorsqu'une tension de signal est appliquée à la borne de grille de l'élément à transistor Tr1 au premier étage. En association avec la réduction du potentiel de drain, le potentiel de source de l'élément à transistor Tr2 au second étage est abaissé, ce qui fait qu'un courant circule à partir du point de connexion P2 vers la diode D2 entre la grille et la source de l'élément à transistor Tr2 au deuxième étage. La grille et la source sont fixées à une tension Zener (5 V dans ce cas), de façon que l'élément à transistor Tr2 au deuxième étage soit débloqué. Une opération identique à celle décrite ci-dessus est répétée jusqu'à l'élément à transistor Trn au n- ième étage, et tous les éléments à transistor Tri à Trn sont débloqués en un temps extrêmement court. Dans le fonctionnement du dispositif à semiconducteur de la figure 1, la tension entre le potentiel de masse et le potentiel prédéterminé est divisée par les n éléments à transistors Tr1 à Trn et les éléments à transistor respectifs Tr1 à Trn à partir du premier étage jusqu'au n-ième étage prennent en charge les plages de tension divisées respectives. Ainsi, en comparaison avec un cas dans lequel un seul élément à transistor prend en charge la tension entre le potentiel de masse et le potentiel pré-déterminé Vs, la tension de tenue exigée pour chacun des éléments à transistor Tri à Trn correspond pratiquement à 1/n. Ainsi, en fixant correctement le nombre n d'éléments à transistors dans le dispositif à semi-conducteur 100 de la figure 1, une tension de tenue élevée, exigée globalement, peut être obtenue dans le dispositif à semiconducteur bien que les éléments à transistor puissent être fabriqués avec un faible coût par un procédé de fabrication général et avoir une tension de tenue normale. Dans le dispositif à semiconducteur 100 de la figure 1, il est préférable que les n éléments à transistors Tri à Trn aient la même tension de te- nue, et que les n éléments résistifs Ri à Rn aient la même valeur de résistance. Ainsi, les tensions (tensions de tenue) partagées par les élé- ments à transistor Tri à Trn intercalés entre le potentiel de masse et le potentiel prédéterminé peuvent être égalisées et minimisées. De façon spécifique, par exemple, un élément à transistor de type MOS ayant une tension de tenue d'environ 150 V peut aisément être formé en utilisant un substrat SOI général ayant une pellicule d'oxyde en- terrée d'environ 2 pm d'épaisseur, conformément à un procédé de fabrication général. Ainsi, les n éléments à transistor Tri à Trn qui sont isolés et séparés les uns des autres par les tranchées d'isolation et de séparation sont formés dans le substrat SOI de façon à former un dispositif à semi-conducteur 100 comprenant les éléments à transistor de n étages connec- tés les uns aux autres en série, pour réaliser ainsi le dispositif à semi- conducteur ayant une tension de tenue élevée. Par exemple, en connectant en série en deux étages, quatre étages ou huit étages, comme représenté sur la figure 1, des éléments à transistor ayant une tension de te-nue de 150 V, on peut réaliser un dispositif à semiconducteur 100 ayant une tension de tenue de 300 V, 600 V ou 1200 V. Ainsi, il est inutile de changer la structure de tranche (l'épaisseur de la couche SOI, la pellicule d'oxyde enterrée, la concentration en impuretés de la couche SOI) en fonction de la tension de tenue. En outre, la profondeur de traitement des tranchées d'isolation et de séparation est fixée, et par conséquent le dis- positif à semiconducteur peut aisément être réalisé, même lorsque la ten- sion de tenue exigée est égale à 1000 V ou plus. Comme décrit ci-dessus, le dispositif à semiconducteur 100 re- présenté sur la figure 1 peut avoir une tension de tenue exigée, et peut être fabriqué avec un faible coût en utilisant un procédé de fabrication de dispositif à semiconducteur général. On décrira ensuite une application plus spécifique du dispositif à semiconducteur 100 de la figure 1. La figure 2 est une vue en plan montrant un circuit intégré (Cl) à haute tension 110 auquel le dispositif à semiconducteur 100 représenté sur le schéma de circuit équivalent de base de la figure 1 est appliqué. Le Cl à haute tension 110 de la figure 2 est un CI à haute tension d'attaque d'onduleur similaire au Cl à haute tension décrit en référence à la figure 9, et il comprend un circuit d'attaque de grille de référence de masse ayant le potentiel de masse en tant que potentiel de réfé- rence, un circuit d'attaque de grille de référence flottante ayant un potentiel flottant en tant que potentiel de référence, un circuit de commande pour commander le circuit d'attaque de grille de référence de masse et le circuit d'attaque de grille de référence flottante, et un circuit de décalage de niveau qui est intercalé entre le circuit de commande et le circuit d'at- taque de grille de référence flottante et décale le niveau du signal d'entrée / sortie du circuit de commande entre le potentiel de masse et le potentiel flottant. Le dispositif à semiconducteur 100 représenté sur la figure 1 est appliqué au circuit de décalage de niveau du Cl à haute tension 110 de la figure 2. Dans ce cas, le potentiel prédéterminé Vs de la figure 1 est fixé à un potentiel flottant positif d'environ 1200 V. La figure 3 est un schéma montrant les détails de la partie de circuit de décalage de niveau et de la partie de circuit d'attaque de grille de référence flottante entourée par une ligne en trait mixte dans le Cl à haute tension 110 de la figure 2, et il montre également l'agencement des éléments de circuit respectifs du dispositif à semiconducteur 100 de la figure 1 qui est appliqué au circuit de décalage de niveau. La figure 4 est une coupe selon la ligne en trait mixte IV-IV de la figure 3 et elle montre la structure de chaque élément à transistor. La figure 5 est une coupe se-Ion la ligne en trait mixte V-V de la figure 3, et elle montre la structure d'éléments résistifs connectés aux diodes et aux grilles des éléments à transistor. Comme représenté dans la coupe de la figure 4, dans le Cl à haute tension 110, les éléments à transistor Tr1 à Trn au nombre de n dans le dispositif à semiconducteur 100 de la figure 1 appliqué au circuit de décalage de niveau sont formés dans la couche SOI, 1, de type de conductivité n, du substrat semiconducteur à structure SOI, 11, ayant la pellicule d'oxyde enterrée 3. Les éléments à transistor Tr1 à Trn au nombre de n sont des éléments à transistor de type MOS latéral à double diffusion ou LDMOS (Lateral Double-diffused MOS), et sont isolés et sépa- rés les uns des autres par les tranchées d'isolation et de séparation 4 s'étendant jusqu'à la pellicule d'oxyde enterrée 3. Comme représenté dans la coupe de la figure 5, des résistances diffusées du type de conductivité p sont utilisées comme des éléments résistifs Rg2 à Rgn dans le Cl à haute tension 110. En ce qui concerne les éléments résistifs Rg2 à Rgn, la couche SOI 1 est fixée au même potentiel du côté du potentiel haut afin d'atténuer l'effet du potentiel. Lorsque les résistances diffusées du type de conductivité n sont utilisées, il est nécessaire de fixer la couche SOI 1 au même potentiel du côté du potentiel bas. A la place des résistances diffusées, on peut utiliser pour les éléments résistifs Rg2 à Rgn et les éléments résistifs Ri à Rn des résistances de substrat ayant une valeur de résistance élevée ou des résistances en silicium polycristallin à couches minces. En outre, dans le dispositif à semiconducteur 100 du Cl à haute tension 110, comme représenté sur la figure 3, les tranchées d'isolation et de séparation multiplexées à l'ordre n, Ti à Tn, s'étendant jusqu'à la pellicule d'oxyde enterrée 3, sont formées, et les n éléments à transistor Tr1 à Trn isolés et séparés les uns des autres sont successivement disposés un par un dans les zones respectives entourées par les tranchées d'isolation et de séparation multiplexées à l'ordre n, Ti à Tn, de façon que des été- ments à transistor à des étages élevés soient placés du côté intérieur. De façon similaire, les n éléments résistifs Ri à Rn, les (n-1) éléments résistifs Rg2 à Rgn et les (n-1) diodes D2 à Dn qui sont isolés et séparés les uns des autres par les tranchées d'isolation et de séparation s'étendant jusqu'à la pellicule d'oxyde enterrée 3, sont successivement disposés un par un dans les zones respectives entourées par les tranchées d'isolation et de séparation multiplexées à l'ordre n, Ti à Tn, de façon que des éléments résistifs à des étages élevés se trouvent du côté intérieur. Par conséquent, les tensions appliquées aux zones respectives entourées par les tranchées d'isolation et de séparation multiplexées à l'ordre n, Ti à Tn, sous l'effet d'une augmentation de tension à partir du potentiel de masse jusqu'au potentiel prédéterminé, sont mutuellement égalisées, et les plages de tension partagées par les n éléments à transistor Tr1 à Trn peuvent être successivement décalées à partir du potentiel de masse vers le potentiel prédéterminé. Une seule des tranchées d'isolation et de sépa- ration multiplexées à l'ordre n, Ti à Tn, existe entre les éléments à transistor voisins, et par conséquent l'interconnexion des n éléments à transistors Tr1 à Trn peut être effectuée aisément, et l'aire occupée peut être réduite, ce qui fait que le dispositif à semiconducteur 100 peut être miniaturisé. Comme décrit ci-dessus, dans le dispositif à semiconducteur 100, les n éléments à transistors Tri à Trn peuvent être des éléments à transistor ayant chacun une tension de tenue normale. En outre, il est inutile que la concentration en impuretés de la couche SOI 1 soit réduite pour augmenter la tension de tenue. Par conséquent, comme représenté sur les figures 4 et 5, une couche d'impuretés à concentration élevée 1 a qui a le même type de conductivité que la couche SOI 1 et a une concentration en impuretés élevée peut être formée sur la pellicule d'oxyde en-terrée 3 dans la couche SOI 1, contrairement au Cl à haute tension 91 de la figure 10. Ainsi, même lorsqu'un bruit de tension variant de façon abrupte se manifeste au voisinage du dispositif à semiconducteur 100, il est possible d'éviter qu'une couche de déplétion ne s'étende à partir de la pellicule d'oxyde enterrée 3. Ainsi, un fonctionnement défectueux occasionné par le bruit de tension ou autres peut être évité dans le dispositif à semiconducteur. Par exemple, il peut y avoir une protection contre l'effet d'une perturbation potentielle de fréquence élevée occasionnée par une variation dV/dt se produisant en relation avec l'opération de commutation du circuit d'attaque de grille de référence flottante dans l'étage de sortie. Comme décrit ci-dessus, le Cl à haute tension 110 représenté sur les figures 2 à 5 peut parvenir à une tension de tenue de 1200 V, et peut convenir pour l'attaque d'un onduleur dans un moteur monté dans un véhicule ou un climatiseur monté dans un véhicule. En outre, ce mode de réalisation n'est pas limité au domaine technique ci-dessus, mais peut être appliqué aux domaines de commande de moteurs industriels ou pour le grand public. La figure 6 est un schéma montrant les éléments de circuit respectifs d'un autre dispositif à semiconducteur 100a appliqué au circuit de décalage de niveau, et l'agencement des éléments de circuit. Le dispositif à semiconducteur 100a représenté sur la figure 6 est conçu de façon que la tranchée d'isolation et de séparation Ti à la périphérie la plus extérieure des tranchées d'isolation et de séparation multiplexées à l'ordre n, Ti à Tn, du dispositif à semiconducteur 100 représenté sur la figure 3 soit supprimée, et les autres éléments de circuit et leur agencement sont les mêmes que pour le dispositif à semiconducteur 100 de la figure 3. Ainsi, dans le dispositif à semiconducteur 100a de la figure 6, des tranchées d'isolation et de séparation multiplexées à l'ordre (n-1), T2 à Tn, s'étendant jusqu'à la pellicule d'oxyde enterrée 3 sont formées, et les n éléments à transistor Tri à Trn, isolés et séparés les uns des autres, sont successivement disposés un par un dans les zones respectives découpées par les tranchées d'isolation et de séparation muttiplexées à l'ordre (n-1), T2 à Tn, de façon que des éléments à transistor à des étages supérieurs se trouvent du côté intérieur. De façon similaire, les n éléments résistifs Ri à Rn isolés et séparés les uns des autres par les tranchées d'isolation et de séparation s'étendant jusqu'à la pellicule d'oxyde enterrée 3, sont successivement disposés un par un dans les zones respectives découpées par les tranchées d'isolation et de séparation multiplexées à l'ordre (n-1), T2 à Tn, de façon que des éléments résistifs à des étages supérieurs se trouvent du côté intérieur. Comme dans le cas du dispositif à semiconducteur 100 représenté sur la figure 3, dans le dispositif à semiconducteur 100a représenté sur la figure 6, les tensions appliquées aux zones respectives découpées par les tranchées d'isolation et de séparation multiplexées à l'ordre (n-1), T2 à Tn, sous l'effet d'une augmentation de tension à partir du potentiel de masse jusqu'au potentiel prédéterminé, sont mutuellement égalisées, et les plages de tension partagées par les n éléments à transistor Tri à Trn peuvent être successivement décalées à partir du potentiel de masse jusqu'au potentiel prédéterminé. En outre, en comparaison avec le dispositif à semiconducteur 100 représenté sur la figure 3, le nombre des tranchées d'isolation et de séparation peut être réduit d'une unité, et par conséquent l'aire occupée peut être réduite, ce qui fait que le dispositif à semiconducteur 100a peut être miniaturisé. Dans les dispositifs à semiconducteur 100, 100a représentés sur les figures 3 à 5 et la figure 6, on utilise le substrat semiconducteur à structure SOI, 11, ayant la pellicule d'oxyde enterrée 3, et les éléments respectifs sont isolés et séparés par les tranchées d'isolation et de sépa- ration 4, TI à Tn, s'étendant jusqu'à la pellicule d'oxyde enterrée 3. Les tranchées d'isolation et de séparation 4, TI à Tn, sont formées de façon générale en assemblant des tranches de silicium (Si) avec interposition de la pellicule d'oxyde enterrée 3, en formant une couche SOI mince 1 par polissage, en formant des tranchées s'étendant jusqu'à la pellicule d'oxyde enterrée 3, et en enterrant ensuite les tranchées. Le dispositif à semiconducteur peut cependant être fabriqué par d'autres procédés, en plus du procédé décrit ci-dessus, et on peut adopter un substrat semi-conducteur à structure SOI différent et un procédé d'isolation et de séparation différent. Les figures 7A et 7B sont des schémas montrant un autre dispositif à semiconducteur 101a. La figure 7A est une vue de dessus schéma-tique montrant le dispositif à semiconducteur 101a, et la figure 7B est une coupe selon la ligne en trait mixte VIIB- VIIB de la figure 7A. Sur la figure 7A, des éléments à transistor Ts1 à Ts5 à des étages respectifs sont illus- trés sous une forme simplifiée dans le but de simplifier la description. Les éléments résistifs, etc., aux étages respectifs, sont omis de l'illustration. Dans le dispositif à semiconducteur 101a représenté sur les figures 7A et 7B, la couche SOI 1 du substrat semiconducteur à structure SOI 12a est découpée par une pellicule d'oxyde enterrée 5 comprenant une pellicule d'oxyde à la partie inférieure et une pellicule d'oxyde formée dans la direction de l'épaisseur, de façon à être en continuité avec la pellicule d'oxyde dans la partie inférieure (appelée ci-après "pellicule d'oxyde enterrée 5"), pour former ainsi des zones découpées quintuples KI à K5. Le procédé d'isolation et de séparation du dispositif à semiconducteur 101a décrit ci-dessus est appelé un procédé EPIC (Epitaxial Passivated Integration Circuit), et il s'agit d'un procédé de séparation par matériau diélectrique classique ("Power Device/Power IC Handbook" , 1996, publié par High-performance and High-function Power Device/Power IC Research Expert Committee of Institute of Electrical Engineers). La structure d'isolation et de séparation représentée sur la figure 7B est formée de la façon suivante. Ainsi, avant que les tranches de silicium ne soient assemblées l'une à l'autre, des sillons en forme de V sont formés dans une tranche de silicium (Si) qui constituera la couche SOI 1, et la surface de la tranche de silicium est oxydée (la pellicule d'oxyde enterrée 5 est formée). Ensuite, du silicium polycristallin 5a ne contenant pas d'impuretés est déposé et enterré dans les sillons en V. Ensuite, le silicium polycristallin 5a est poli pour aplanir la surface, la tranche de silicium est assemblée au substrat de support 6, et un polis-sage est ensuite accompli jusqu'à ce que le sommet de la pellicule d'oxyde enterrée 5 soit mis à nu par le côté opposé, ce qui fait que la structure d'isolation et de séparation représentée sur la figure 7B est achevée. En diffusant des impuretés avant que la surface ne soit oxydée (la pellicule d'oxyde enterrée 5 ne soit formée), une couche d'impuretés à concentration élevée qui a le même type de conductivité que la couche SOI 1 et a une concentration en impuretés élevée peut être formée sur la pellicule d'oxyde enterrée 5 dans la couche SOI 1, comme dans le cas des figures 4 et 5. Comme représenté sur la figure 7A, les cinq éléments à transistor Ts1 à Ts5 isolés et séparés les uns des autres sont successivement disposés un par un dans les zones découpées multiplexées à l'ordre cinq, KI à K5, de façon que des éléments à transistor, etc., à des étages supérieurs, soient placés du côté intérieur, comme dans le cas du dispositif à semiconducteur 100a de la figure 6. La structure d'isolation et de séparation représentée sur la figure 7B est utilisée pour l'isolation et la sépara- tion des éléments à transistor Ts1 à Ts5. En ce qui concerne les éléments résistifs aux étages respectifs qui sont isolés et séparés les uns des autres (non représentés), ils sont disposés successivement un par un dans les zones découpées multiplexées à l'ordre cinq, KI à K5, de façon que des éléments résistifs, etc. à des étage supérieurs, soient placés du côté intérieur. Ainsi, dans le dispositif à semiconducteur 101a représenté sur les figures 7A et 7B, il est possible d'obtenir n'importe quelle tension de tenue exigée, et le dispositif à semiconducteur peut être fabriqué avec un faible coût en utilisant un procédé de fabrication d'un dispositif à semiconducteur général, comme dans le cas des dispositifs à semiconducteur 5 100, 100a, représentés sur les figures 3 à 5 et la figure 6. Les figures 8A à 8C montrent des modifications du dispositif à semiconducteur 101a des figures 7A et 7B, et sont des coupes schématiques de dispositifs à semiconducteur 101b à 101 d. Dans les dispositifs à semiconducteur 101b à 101d des figures 8A à 8C, les éléments qui sont les mêmes que ceux du dispositif à semiconducteur 101a des figures 7A et 7B sont désignés par les mêmes numéros de référence. Les vues de dessus des dispositifs à semiconducteur 101b à 101d sont les mêmes que sur la figure 7A. Dans le substrat à semiconducteur à structure SOI 12b utilisé pour le dispositif à semiconducteur 101b de la figure 8A, la pellicule d'oxyde 5b formée en oxydant la surface du silicium polycristallin 5a avant l'assemblage, est ajoutée au substrat semiconducteur à structure SOI 12a représenté sur la figure 7B. Par conséquent, l'isolation et la séparation de la couche SOI 1 et du substrat de support 6 sont effectuées de façon sûre, et on peut faire flotter de façon sûre le potentiel du côté du substrat de support 6 dans le dispositif à semiconducteur 101b de la figure 8A. Dans le substrat à semiconducteur à structure SOI 12c utilisé pour le dispositif à semiconducteur 101c de la figure 8B, une pellicule d'oxyde de silicium 5c est déposée par dépôt chimique en phase vapeur (CVD) à la place du silicium polycristallin 5a pour enterrer les sillons en V avec la pellicule d'oxyde de silicium 5c. Par conséquent, l'isolation et la séparation de la couche SOI 1 et du substrat de support 6 peuvent également être effectuées de façon sûre, et on peut faire flotter de façon sûre le potentiel du côté du substrat de support 6 dans le dispositif à se- miconducteur 101c de la figure 8B. Dans le substrat à semiconducteur à structure SOI 12d utilisé pour le dispositif à semiconducteur 101d de la figure 8C, la pellicule d'oxyde enterrée 5 est conçue pour avoir une épaisseur de pellicule prédéterminée (par exemple 3 pm ou plus pour la tension de tenue de 1200 V), et le silicium polycristallin 5d dopé avec des impuretés est déposé et enterré dans les sillons en V, contrairement au dispositif à semiconducteur 101a de la figure 7B. La structure du dispositif à semiconducteur 101d de la figure 8C est effective pour un cas dans lequel le potentiel du côté du substrat de support 6 est fixé à la masse et utilisé. Le dispositif à semiconducteur 100 représenté sur les figures 2 à 5 est le dispositif à semiconducteur utilisant le substrat semiconducteur à structure SOI 11 dans lequel la couche SOI 1 a le type de conductivité n. Le dispositif à semiconducteur n'est cependant pas limité à ce dispositif à semiconducteur, et peut être un dispositif à semiconducteur utilisant un substrat semiconducteur à structure SOI dans lequel la couche SOI 1 a le type de conductivité p. Dans ce cas, les types de conductivité des figures respectives des modes de réalisation décrits ci-dessus sont inversés. Dans les dispositifs à semiconducteur 100 représentés sur les figures 2 à 8, une pellicule isolante constituée d'une pellicule d'oxyde est utilisée pour les pellicules d'oxyde enterrées 3 et 5. A la place de la pellicule d'oxyde, on peut utiliser n'importe quel matériau tel qu'une pellicule de nitrure comme Si3N4 ou similaire, une pellicule de carbure isolante, ou une pellicule composite formée à partir de celles-ci, à condition que ce soit une pellicule isolante. En outre, le dispositif à semiconducteur 100 représenté sur les figures 2 à 5 est appliqué au circuit de décalage de niveau du Cl à haute tension d'attaque d'onduleur comprenant le circuit d'attaque de grille de référence de masse, le circuit d'attaque de grille de référence flottante, le circuit de commande et le circuit de décalage de niveau. Le dispositif à semiconducteur n'est cependant pas limité à ce dispositif à semiconducteur, et peut être appliqué à n'importe quel dispositif à semiconducteur nécessitant une tension de tenue élevée, pour lequel un décalage de ni-veau entre le potentiel de masse (GND) et un potentiel prédéterminé est exigé. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif décrit et représenté, sans sortir du cadre de l'invention. REVENDICATIONS 1. Dispositif à semiconducteur (100, 100a, 101a - 101d) caractérisé en ce qu'il comprend: un nombre n (n 2) d'éléments à transistor (Tri - Trn) qui sont isolés et séparés les uns des autres et sont connectés successivement les uns aux autres en série entre un potentiel de masse et un potentiel prédéterminé, parmi lesquels un élément à transistor (Tri) du côté du potentiel de masse est pris comme un premier étage et un élément à transistor (Trn) du côté du potentiel prédéterminé est pris comme un n-ième étage, et une borne de grille de l'élément à transistor du premier étage est prise comme une borne d'entrée; et un nombre n d'éléments résistifs ou d'éléments capacitifs (Ri - Rn) connectés successivement les uns aux autres en série entre le potentiel de masse et le potentiel prédéterminé, parmi lesquels un élément résistif ou capacitif (Ri) du côté du potentiel de masse est pris comme un premier étage et un élément résistif ou capacitif du côté du potentiel prédéterminé est pris comme un n-ième étage (Rn), des bornes de grille des éléments à transistor aux étages respectifs, à l'exclusion de l'élément à transistor au premier étage, sont successivement connectées à des points de connexion (P2 - Pn) entre les éléments résistifs ou capacitifs (Ri - Rn) aux étages respectifs qui sont connectés les uns aux autres en série, et un signal de sortie est pris sur la borne du côté du potentiel prédéterminé (Rn) de l'élément à transistor (Trn) du n-ième étage. 2. Dispositif à semiconducteur (100, 100a, 101a - 101d) selon la revendication 1, caractérisé en ce que les bornes de grille des éléments à transistor ( Tr2 - Trn) aux étages respectifs, à l'exclusion de l'élément à transistor (Ti) au premier étage, sont successivement connectées par l'intermédiaire d'éléments résistifs (Rg2 - Rgn) au point de connexion (P2 - Pn) entre les éléments résistifs ou capacitifs (Ri - Rn) aux étages respectifs qui sont connectés les uns aux autres en série. 3. Dispositif à semiconducteur (100, 100a, 101a - 101d) selon la revendication 1 ou 2, caractérisé en ce qu'une diode (D2 - Dn) est insérée entre la borne de grille et la borne du côté du potentiel de masse dans chacun des éléments à transistor (Tr2 - Trn) aux étages respectifs à l'exclusion de l'élément à transistor (TI) au premier étage. 4. Dispositif à semiconducteur (100, 100a, 101a - 101d) selon l'une quelconque des revendications 1 à 3, caractérisé en ce que chacun des éléments à transistor (Tri - Trn) a la même tension de tenue, et les éléments résistifs ou capacitifs (RI - Rn) ont la même valeur de résistance ou de capacité. 5. Dispositif à semiconducteur (100, 100a, 101a - 101d) selon l'une quelconque des revendications 1 à 4, caractérisé en ce que les éléments à transistor (Tr1 - Trn) sont des éléments à transistor de type MOS ou des éléments IGBT. 6. Dispositif à semiconducteur (100, 100a) selon l'une quel- conque des revendications 1 à 5, caractérisé en ce que les éléments à transistor (Tr1 - Trn) sont formés dans une couche SOI d'un substrat semiconducteur (11) ayant une structure SOI comportant une pellicule d'oxyde enterrée (3), et sont isolés et séparés les uns des autres par des tranchées d'isolation et de séparation (Tr1 - Trn) s'étendant jusqu'à la pel- licule d'oxyde enterrée (3). 7. Dispositif à semiconducteur (100) selon la revendication 6, caractérisé en ce que les éléments résistifs ou capacitifs (RI - Rn, Rg2 - Rgn) sont formés dans la couche SOI (1) du substrat semiconducteur à structure SOI (11) ayant la pellicule d'oxyde enterrée (3), et sont isolés et séparés les uns des autres par les tranchées d'isolation et de séparation (TI Tn) s'étendant jusqu'à la pellicule d'oxyde enterrée (3). 8. Dispositif à semiconducteur (100) selon la revendication 6, caractérisé en ce que des tranchées d'isolation et de séparation (TI - Tn) multiplexées à l'ordre n s'étendant dans la pellicule d'oxyde enterrée sont formées (8), et les n éléments à transistor (Tr1 - Trn) isolés et séparés les uns des autres sont successivement disposés un par un dans les zones respectives entourées par les tranchées d'isolation et de séparation multiplexées à l'ordre n, de façon que des éléments à transistor à des étages supérieurs se trouvent du côté intérieur. 9. Dispositif à semiconducteur (100) selon la revendication 8, caractérisé en ce que les n éléments résistifs ou capacitifs (RI - Rn, R92 - Rgn) sont formés dans la couche SOI (1) du substrat semiconducteur à structure SOI (11) ayant la pellicule d'oxyde enterrée (3) et sont isolés et séparés les uns des autres par des tranchées d'isolation et de séparation (TI - Tn) s'étendant jusqu'à la pellicule d'oxyde enterrée, et les n éléments résistifs ou capacitifs isolés et séparés les uns des autres sont successivement disposés un par un dans les zones respectives entourées par les tranchées d'isolation et de séparation multiplexées à l'ordre n, de façon que des éléments résistifs ou capacitifs à des étages supérieurs soient placés du côté intérieur. 10. Dispositif à semiconducteur (100a) selon la revendication 6, caractérisé en ce que des tranchées d'isolation et de séparation (T2 - Tn) multiplexées à l'ordre (n-1) s'étendant jusqu'à la pellicule d'oxyde enter-rée (3) sont formées, et les n éléments à transistor (Tri - Trn) isolés et séparés les uns des autres sont successivement disposés un par un dans les zones respectives découpées par les tranchées d'isolation et de séparation multiplexées à l'ordre (n-1), de façon que des éléments à transistor à des étages supérieurs soient placés du côté intérieur. 11. Dispositif à semiconducteur (100a) selon la revendication 10, caractérisé en ce que les n éléments résistifs ou capacitifs (RI - Rn, Rg2 - Rgn) sont formés dans la couche SOI (1) du substrat semiconducteur à structure SOI (11) ayant la pellicule d'oxyde enterrée (3) et sont isolés et séparés les uns des autres par des tranchées d'isolation et de séparation (T2 - Tn) s'étendant jusqu'à la pellicule d'oxyde enterrée (3), et les n éléments résistifs ou capacitifs (RI - Rn, Rg2 - Rgn) isolés et séparés les uns des autres sont successivement disposés un par un dans les zones respectives découpées par les tranchées d'isolation et de séparation (T2 - Tn) multiplexées à l'ordre (n-1) ? de façon que des éléments résistifs ou capacitifs à des étages supérieurs se trouvent du côté intérieur. 12. Dispositif à semiconducteur (100, 100a, 101a - 101d) selon l'une quelconque des revendication 6 à 11, caractérisé en ce qu'une couche d'impuretés à concentration élevée (la) qui a le même type de conductivité que la couche SOI (1) et une concentration en impuretés élevée est formée sur la pellicule d'oxyde enterrée (3) dans la couche SOI (1). 13. Dispositif à semiconducteur (100, 100a, 101a - 101d) selon l'une quelconque des revendication 6 à 12, caractérisé en ce que la couche SOI (1) est d'un type de conductivité n. 14. Dispositif à semiconducteur (101a - 101d) selon l'une quel- conque des revendications 1 à 5, caractérisé en ce que les n éléments à transistor (Ts1 à Ts5) sont formés dans des zones respectives (KI à K5) dans une couche SOI (1) d'un substrat semiconducteur (12a - 12d) d'une structure SOI ayant une pellicule d'oxyde enterrée (5), comprenant une pellicule d'oxyde à la partie inférieure et une pellicule d'oxyde dans la direction de l'épaisseur, formée de façon à être en continuité avec la pellicule d'oxyde dans la partie inférieure, les zones respectives étant isolées et séparés les unes des autres et découpées par la pellicule d'oxyde en-terrée. 15. Dispositif à semiconducteur (101a - 101d) selon la revendi- cation 14, caractérisé en ce que les éléments résistifs ou capacitifs sont formés dans les zones respectives découpées par la pellicule d'oxyde en-terrée et sont isolés et séparés les uns des autres dans la couche SOI (1) du substrat semiconducteur à structure SOI (12a - 12d) ayant la pellicule d'oxyde enterrée. 16. Dispositif à semiconducteur (101a - 101d) selon la revendication 14, caractérisé en ce que des zones découpées (KI à K5) multiplexées à l'ordre n sont formées par la pellicule d'oxyde enterrée (5), et les n éléments à transistor isolés et séparés les uns des autres sont successivement disposés un par un dans les zones découpées multiplexées à l'ordre n de façon que des éléments à transistor à des étages supérieurs soient placés du côté intérieur. 17. Dispositif à semiconducteur (101a - 101d) selon la revendication 16, caractérisé en ce que les n éléments résistifs ou capacitifs sont formés dans les zones respectives qui sont découpées par la pellicule d'oxyde enterrée, et sont isolés et séparés les uns des autres dans la couche SOI (1) du substrat semiconducteur à structure SOI (12a) ayant la pellicule d'oxyde enterrée (5), et les n éléments résistifs ou capacitifs isolés et séparés les uns des autres sont successivement disposés un par un dans les zones découpées multiplexées à l'ordre n de façon de façon que des éléments résistifs ou capacitifs à des étages supérieurs se trouvent 27 du côté intérieur. 18. Dispositif à semiconducteur (101a - 101d) selon l'une quel-conque des revendications 14 à 17, caractérisé en ce qu'une couche d'impuretés à concentration élevée qui a le même type de conductivité que la couche SOI (1) et une concentration en impuretés élevée est for- mée sur la pellicule d'oxyde enterrée (5) dans la couche SOI. 19. Dispositif à semiconducteur (101a - 101d) selon l'une quel-conque des revendications 14 à 18, caractérisé en ce que la couche SOI est d'un type de conductivité n. 20. Dispositif à semiconducteur (100, 100a, 101a - 101d) selon l'une quelconque des revendications 1 à 19, caractérisé en ce que le dispositif à semiconducteur convient pour un circuit de décalage de niveau dans un circuit intégré à haute tension d'attaque d'onduleur comprenant un circuit d'attaque de grille de référence de masse ayant un potentiel de masse en tant que potentiel de référence, un circuit d'attaque de grille de référence flottante ayant un potentiel flottant en tant que potentiel de référence, un circuit de commande pour commander le circuit d'attaque de grille de référence de masse et le circuit d'attaque de grille de référence flottante, et le circuit de décalage de niveau qui est interposé entre le cir- cuit de commande et le circuit d'attaque de grille de référence flottante, et décale le niveau du signal d'entrée / sortie du circuit de commande entre le potentiel de masse et le potentiel flottant, le potentiel prédéterminé étant fixé au potentiel flottant. 21. Dispositif à semiconducteur (100, 100a, 101a - 101d) selon la revendication 20, caractérisé en ce que le circuit intégré à haute tension est un circuit intégré à haute tension d'attaque d'onduleur pour un moteur du type monté dans un véhicule. 22. Dispositif à semiconducteur (100, 100a, 101a - 101d) selon la revendication 20, caractérisé en ce que le circuit intégré à haute tension est un circuit intégré à haute tension d'attaque d'onduleur pour un climatiseur du type monté dans un véhicule.