Brevet FR2874467A1 — publié le 20060224

CIRCUIT OSCILLATEUR POUR PROGRAMMATEUR D'EEPROM HAUTE TENSION La présente invention concerne un circuit oscillateur et, en particulier, la présente invention concerne des oscillateurs à semiconducteurs destinés à être utilisés dans des systèmes de maintien de charge. Dans un circuit mémoire non volatile type telles les mémoires à lecture seulement effaçables électriquement (EEPROM), un circuit de maintien de charge est nécessaire pour générer la haute tension de programmation interne nécessaire pour obtenir la canalisation du faisceau électronique durant les étapes de programmation. Ce circuit de maintien de charge prend une entrée basse tension et génère une sortie haute tension, en passant par plusieurs étapes de maintien de tension. La figure 1 illustre un simple circuit de maintien de charge communément désigné par circuit de maintien de charge de Dickson. Le circuit de maintien de charge de Dickson comprend une pluralité d'étages d'échelle de diodes 10, dans lesquels des signaux d'horloge de maintien de charge complémentaires 18, 20 sont transmis à des étages successifs. Chaque étage de l'échelle de diodes 10 comprend une diode 12 et une capacité 14 connectées ensemble. Le circuit de maintien de charge fonctionne en transférant des charges le long des étages successifs de l'échelle de diodes 10 par couplage capacitif des signaux d'horloge de maintien de charge complémentaires 18, 20 transmis par un circuit oscillateur. Du fait que la tension n'est pas réinitialisée après chaque cycle de maintien, le potentiel de noeud moyen augmente progressivement entre la borne d'entrée 16 et la borne de sortie 17 de l'échelle de diodes 10. La tension de sortie maximale Vmax atteinte par le circuit de maintien de charge de Dickson peut être dérivée de l'équation (1) ci dessous: Vmax= (N+1) * (Vdd Vt) (1) où N est le nombre de diodes 12 de l'échelle, Vdd est la tension d'alimentation, et Vt est la tension de 10 seuil des diodes 12. Le courant de sortie Tout fourni par le circuit de maintien de charge de Dickson peut être dérivé de l'équation (2) ci-dessous: Iout=NxC* (Vdd Vt) *Fosc (2) où C est la capacité des condensateurs 14, et Fosc est la fréquence de sortie de l'oscillateur. Ces deux équations indiquent la sensibilité de 20 sortie du circuit de maintien de charge de Dickson vers l'alimentation Vdd. Comme indiqué par les équations (1) et (2), aussi bien la tension maximale de sortie Vmax que le courant maximal de sortie Iout diminue avec la tension d'alimentation décroissante Vdd. L'équation (2) indique 25 également que le courant de sortie Iout est proportionnel à la fréquence de l'oscillateur. La figure 2 illustre un simple oscillateur en anneau pouvant être utilisé pour entraîner le circuit de maintien de charge de Dickson illustré sur la figure 1. Cet oscillateur en anneau se compose de plusieurs éléments inverseurs 32 connectés de façon circulaire. Une porte NAND d'entrée 30 forme le moyen de désactiver l'oscillateur lorsqu'un signal basse tension est transmis à une borne d'ACTIVATION 28. Les sorties de l'oscillateur sont stables (ex. w1=1, c2=0) lorsque le signal d'activation 28 est à l'état bas. Lorsqu'elle est activée, la porte NAND d'entrée 30 inverse le signal issu de la borne A . Ce signal est alors propagé via les inverseurs 32 pour revenir au point A . Ce processus se poursuit jusqu'à ce que le signal d'ACTIVATION 28 revienne à l'état bas. La durée de propagation du signal pour revenir au point A est déterminée par le délai de l'inverseur. Le délai de l'inverseur dépend de la tension d'alimentation Vdd du fait que la tension d'alimentation Vdd est la tension maximale de source de grille pouvant être appliquée aux transistors dans chaque étage d'inverseur 32. C'est la tension de source de grille qui détermine le courant d'excitation de chaque étage inverseur, pour déterminer finalement la vitesse de propagation de chaque étage inverseur 32. Le signal présent au point A est alors transmis à un premier circuit de commande d'horloge 24, qui se compose d'une porte NAND 34 et de deux inverseurs 36 connectés en série, et génère le signal wl 18. Le signal présent au point B est transmis à un second circuit de commande d'horloge 26, qui se compose d'une porte NAND 38 et de deux inverseurs 40 connectés en série, et génère le signal c2 20. Les signaux c1 18 et cp2 20 sont déphasés de 180 l'un par rapport à l'autre. Un inconvénient de l'oscillateur en anneau est que la fréquence de sortie des signaux c1 18 et cp2 20 change avec la tension d'alimentation Vdd. Plus précisément, une tension Vdd plus faible amène l'oscillateur à générer une fréquence de sortie de fonctionnement plus faible. Si l'on combine ceci avec un niveau d'entrée de tension plus faible, un circuit de maintien de charge utilisant ce type d'oscillateur génère une tension de sortie de maintien de charge relativement faible. Il en résulte que le circuit de maintien de charge peut ne pas fournir le courant de sortie désiré. Il serait donc souhaitable de disposer d'un oscillateur qui ne soit pas sensible à la tension d' alimentation Vdd. Pour les systèmes de maintien de charge délivrant des tensions de sortie d'alimentation à un réseau d'EEPROM, un problème majeur concerne les fuites à travers les transistors reliés à la borne de tension de sortie V ut 17 {figure 1) du circuit de maintien de charge. Il existe deux mécanismes de fuite: le premier est un drain vers le courant de la source (fuite par perçage) qui augmente lorsque la température augmente. Le second est une fuite par claquage, avec un seuil qui diminue lorsque la température augmente. La figure 3 indique la relation entre le courant de fuite 56 et la sortie de tension 58. Comme illustré sur la figure 3, dans une zone de sortie de tension 60 (entre 0 et 15 volts) le courant de fuite augmente lorsque la température augmente. Dans cette zone, la fuite par perçage domine. Toutefois, la fuite par claquage se produit à un seuil plus bas lorsque la température est basse. Par exemple, un claquage se produit à environ 15 Volts à une température de 25 C (désignée par le nombre 50) et à environ 16 volts à une température de 125 C (désignée par le nombre 54). Du fait que la tension de programmation des cellules de l'EEPROM est d'environ 15,5 volts, lorsque la température ambiante est de 25 C, la principale fuite durant la programmation est une fuite par claquage. Comme illustré sur la figure 3, une fois atteint le seuil de fuite par claquage, le courant de claquage augmente de façon exponentielle. Il en résulte que l'opération de programmation des cellules de l'EEPROM peut échouer car le circuit de maintien de charge peut ne pas être capable de compenser le courant de fuite. D'autre part, lorsque la température est haute, par exemple de 125 C, la tension du seuil de claquage s'élève jusqu'à environ 16 volts. Il en résulte que la fuite par claquage reste faible durant l'étape de programmation des cellules de l'EEPROM. Donc, un oscillateur d'un circuit de maintien de charge produisant une fréquence stable d'un bout à l'autre de la plage de température de fonctionnement entraîne une augmentation de la tension de programmation aux hautes températures de fonctionnement. L'inconvénient d'une augmentation de la tension de programmation est que la durée de vie des cellules d'EEPROM diminue nettement, même avec une augmentation relativement faible de la tension de programmation. Par exemple, des études ont montré que, lorsque la température augmente de 25 C à 85 C, l'endurance des cellules d'EEPROM est réduite d'un facteur trois en raison de l'augmentation correspondante de la tension de programmation. Il serait donc souhaitable de disposer d'un oscillateur de circuit de maintien de charge produisant une fréquence de sortie inversement proportionnelle aux changements de température et stable en regard de la tension d'alimentation. L'objectif ci-dessus est atteint en concevant un réseau de circuits de maintien de charge avec des composants oscillateurs fabriqués à base de semiconducteurs. La combinaison d'éléments d'horloge clés conçus à partir de semiconducteurs et des propriétés inhérentes à la physique des semiconducteurs produit la combinaison désirée d'indépendance par rapport à la tension d'alimentation et de proportionnalité inverse à la température de fonctionnement. Par exemple, l'horloge interne clé est développée à partir d'une constante de temps RC. La composante C, ou capacité, dérivée des semiconducteurs est constante. La composante R, ou résistive, est dérivée des résistances des canaux des transistors internes. La résistance effective de ces composantes est le rapport de la tension à travers le circuit et du courant qui le traverse. Chacune de ces caractéristiques est proportionnelle à la tension d'alimentation. Donc, le rapport de la tension et du courant, ou résistance effective, est indépendant de la tension d'alimentation. En ce qui concerne la dépendance vis-à-vis de la température, la même constante de temps RC est prise en compte par rapport au courant de charge. La transconductance de base des transistors chargeant la capacité est inversement proportionnelle à la température. Le courant de charge produit à partir de ces circuits a donc la même caractéristique et crée une constante de temps inversement proportionnelle à la température. En concevant un réseau d'oscillateurs avec une configuration de composants permettant de bénéficier d'une constante de temps RC et en fabriquant des composants oscillateurs à base de semiconducteurs, on utilise les premiers principes de la physique des semiconducteurs pour obtenir les caractéristiques désirées dans un oscillateur de circuit de maintien de charge. La figure 1 est un diagramme logique d'un circuit de maintien de charge de l'art antérieur. La figure 2 est un diagramme logique d'un oscillateur en anneau de l'art antérieur. La figure 3 est un graphe illustrant l'effet de la température sur le courant de fuite par perçage et le courant de fuite par claquage pour un transistor type à semiconducteur. La figure 4 est un diagramme logique de circuit illustrant un mode de réalisation de la présente invention. La figure 5 est un diagramme logique de circuit illustrant un autre mode de réalisation de la présente invention. Sur la figure 4, un circuit oscillateur selon un exemple de mode de réalisation de l'invention comprend cinq parties principales: un moyen de génération de courant 70 pour la production d'un courant, Id, qui est inversement proportionnel à la température, un premier et un second condensateurs 78, 82 reliés au générateur de courant 70 à travers un premier et un second moyen de commutation 72, 73, un premier et un second moyen de comparaison de tensions 76, 80 connectés aux premier et second condensateurs 78, 82, et un moyens logique 74 pour faciliter la commutation du courant de charge Id sur les premier et second condensateurs 78, 82. Le moyen de génération de courant 70 comprend un premier transistor PMOS P1 ayant une source connectée à Vdd, un drain connecté à un drain d'un premier transistor NMOS N1 et une grille d'un second transistor NMOS N2. La grille de P1 et le drain de N1 sont reliés à la masse alors que la grille de N1 est reliée à une source de N2 et à un drain d'un troisième transistor NMOS N3. Un drain de N2 est relié à un drain et à une grille d'un second transistor PMOS P2. Une source de N3 est reliée à la masse alors qu'une grille de N3 et une source de P2 sont reliées à Vdd. Du fait que N1 fonctionne dans des conditions de saturation, l'équipotentielle à la grille de N1 n'est pas très sensible à la valeur Vdd et peut donc être considérée comme une constante. En supposant que Vgs de N3 est égale à Vdd et que Vdd > Vas + Vt, N3 fonctionne dans une zone linéaire et peut donc fonctionner comme une résistance. Le 10 courant généré suit l'équation illustrée ci-après: Id = !,Ln Cox W/L [(Vgs vt) Vds V2ds/2] (3) où p,n Co, est le paramètre de transconductance du processus et sa valeur est déterminée par la technologie de fabrication. W/L se rapporte à la dimension du canal induit en N3. Du fait que la grille vers la tension source Vds de N3 est équivalente à Vdd, en supposant que Vds soit constante, le courant généré Id est proportionnel à la tension d'alimentation Vdd. De plus, du fait que le paramètre de transconductance du processus n Cox est inversement proportionnel à la température, une hausse de température entraîne une réduction d'Id. Le courant généré, Id, est transmis en mode miroir aux premiers et seconds moyens de commutation par un troisième et un quatrième transistor PMOS P3, P4. Les sources de P3 et P4 sont connectées à Vdd alors que les drains de P3 et P4 sont connectés à la source d'un cinquième et d'un sixième transistor PMOS P5, P6, qui forme une partie des premiers et seconds moyens de commutation 72, 73, respectivement. Les drains de P5 et P6 sont connectés aux drains d'un quatrième et d'un cinquième transistor NMOS N4, N5 pour former un premier et un second noeuds communs 90, 92. Les grilles de P5 et N4 sont connectées à la borne de sortie Q d'un verrou SR 84, qui fait office de moyen logique 74, tandis que les grilles de P6 et N5 sont connectées à la borne de sortie Q du verrou SR 84. Le premier condensateur 78 a une première borne connectée au premier n ud commun 90 et à une borne négative d'un premier amplificateur opérationnel 76. Le premier amplificateur opérationnel 76 fait office de moyen de comparaison de tension. Le second condensateur 82 a une première borne connectée au second noeud commun 92 et une borne négative d'un second amplificateur opérationnel 80. Une borne positive des premiers et seconds amplificateurs opérationnels 76, 80 est connectée à une tension de seuil Vt, qui fait office de tension de référence. La borne de sortie du premier amplificateur opérationnel 16 est reliée à la borne d'entrée S du verrou SR 84 par un premier inverseur 104 et la borne de sortie du second amplificateur opérationnel 80 est reliée à la borne d'entrée R du verrou SR 84 par un second inverseur 106. Le courant miroir, Id, charge le premier condensateur 78 et le second condensateur 82 en alternance, comme décrit ci dessous. Le chargement des premier et second condensateurs 78, 82 est dicté par un premier et un second signaux de commande 94, 96 issus de la borne de sortie Q et de la borne de sortie Q du verrou SR 84, respectivement. Du fait que les signaux de sortie aux bornes de sortie Q et Q sont complémentaires l'un de l'autre, un seul condensateur est chargé à la fois. Avec un signal basse tension à la borne de sortie Q, P5 est activé et N4 est désactivé ; il en résulte que le premier condensateur 78 est chargé par le courant miroir, Id. En même temps, un signal complémentaire à l'état haut présent à la borne de sortie Q du verrou SR 84 désactive P6 et active N5. Cette configuration relie à la masse la première borne du second condensateur 82, et décharge ainsi le second condensateur 82. Lorsque le niveau de tension du premier condensateur 78 atteint Vt, la sortie du premier amplificateur opérationnel 76 génère un signal d'activation, qui positionne à son tour le verrou SR 84. Il en résulte que la borne de sortie Q passe à l'état haut, relie ainsi la première borne du premier condensateur 78 à la masse et décharge le premier condensateur. En même temps, du fait que la borne de sortie Q est maintenant à l'état bas, la première borne du second condensateur est reliée au drain de P4. Il en résulte que le second condensateur 82 est chargé par Id. Lorsque le niveau de tension au second condensateur 82 atteint Vt, la sortie du second amplificateur opérationnel génère un signal d'activation. En conséquence, le verrou SR 84 est réinitialisé, ce qui entraîne un signal à l'état bas à la borne de sortie Q et un signal de sortie à l'état haut à la borne de sortie Q. Le chargement et le déchargement des premier et second condensateurs 78, 82 est de ce fait inversé. Cet période d'oscillation est prédite par l'équation (4) ci-dessous: T05 =2*C*Ut/Id (4) En supposant que la capacité C soit constante, du fait que la tension de seuil Vt et le courant miroir Id sont tous deux proportionnels à la tension d'alimentation Vdd, la fréquence générée par l'oscillateur n'est pas dépendante vis-à vis de la tension d'alimentation. La figure 5 illustre un autre exemple de mode de réalisation de la présente invention qui utilise un troisième et un quatrième inverseurs 100, 102 à la place des premier et second amplificateurs opérationnels 76, 80 de la figure 4. La sortie de chaque inverseur 100, 102 passe de l'état haut à l'état bas chaque fois qu'une entrée d'inverseur 100, 102 s'élève au-dessus de la tension de seuil. La tension de seuil interne de chaque inverseur 100, 102 prend donc la place de la tension de référence connectée à la borne positive des amplificateurs opérationnels 76, 80 illustrés sur la figure 4. Le fonctionnement du circuit illustré sur la figure 5 est similaire à celui du circuit illustré sur la figure 4. Lorsque la borne de sortie Q du verrou SR 84 est à l'état bas et que la borne de sortie Q du verrou SR 84 est à l'état haut, le premier condensateur 78 est chargé et le second condensateur 32 est déchargé. Lorsque le niveau de tension du premier condensateur 78 atteint la tension de seuil du premier inverseur 100, la sortie du premier inverseur passe à l'état bas. Le signal à l'état bas devient un signal à l'état haut après être passé par le troisième inverseur 104 et il en résulte que le verrou SR 64 est positionné. Puis le premier condensateur 78 commence à se décharger et le second condensateur 82 est chargé par le courant miroir, Id. Lorsque le niveau de charge au second condensateur atteint la tension de seuil Vt du second inverseur 102, le verrou SR 84 est réinitialisé et le courant miroir Id est redirigé pour charger le premier condensateur 78, tandis que le second condensateur 82 est déchargé. La période d'oscillation du circuit de la figure 5 obéit également à l'équation 4 et est donc également indépendante vis-à-vis de la tension de seuil Vdd. Bien que la présente invention ait été décrite à l'aide de modes de réalisation à titre d'exemples, l'homme du métier identifiera que d'autres modes de réalisation peuvent aisément être conçus tout en restant dans les limites de la présente invention. Par exemple, on présente des moyens de commutation complémentaires particuliers comme verrou SR, un diviseur de tension comme circuit NMOS polarisé avec certains décalages de seuil de circuit, des moyens de commutation individuels comme transistors PMOS ou NMOS, des moyens de régulation de courant spécifiés comme circuits PMOS générant une tension à la suite d'un courant, des résistances linéaires spécifiques comme transistors NMOS polarisés en mode de fonctionnement non saturé, certains générateurs de tension de référence comme circuits de charge PMOS saturés avec une grille reliée en sortie, des moyens de stockage de charge électriques particuliers comme condensateurs, et des moyens de régulation de tension comme miroirs de courant, dont tous sont présentés comme des modes de réalisation à titre d'exemples pour réaliser la présente invention. Toutefois, l'homme du métier peut facilement mettre en oeuvre des approches différentes, par exemple, pour les moyens de commutation, en utilisant des transistors à jonctions bipolaires, des transistors à effet de champ à jonctions, ou des transistors bipolaires à grilles isolées, et utiliser les mêmes moyens de régulation de tension et de conduite de courant. L'homme du métier peut utiliser d'autres générateurs de tension de référence et/ou moyens de régulation de tension que dans ces modes de réalisation, comme une combinaison en série de dispositifs de charge entre les bus de tension appropriés, composés de configurations en mode d'extension ou en mode d'appauvrissement de transistors NMOS ou PMOS ou de diodes zener polarisées inversement, et atteindre le même résultat de génération de tension de référence. L'homme du métier peut construire une source de référence de courant à partir d'un générateur de référence de tension comme entrée de contrôle vers une combinaison en série d'un dispositif de charge NMOS non saturé et d'un transistor de commande NMOS. L'homme du métier peut, alternativement, utiliser des moyens de commutation complémentaires à l'aide d'un commutateur, d'une bascule de type T, ou d'une bascule de type D avec une sortie Q-barre reliée à l'entrée D qui exécutera la même fonction une fois synchronisée. L'homme du métier peut composer des éléments résistifs pour former un diviseur de tension à partir de dispositifs de charge NMOS non saturés, avec une grille couplée à un drain, réaliser une résistance linéaire à partir d'une configuration de charge non saturée d'un transistor NMOS, et construire des moyens de stockage de charge électriques sous forme d'un montage formé d'un transistor MOS avec une entrée de grille comme première borne et une source et un drain couplés pour former une seconde borne. Aucun de ces modes de réalisation ne s'écarte des limites de la présente invention. REVENDICATIONS 1. Circuit oscillateur à semiconducteur comprenant: un moyen de génération de courant (70) destiné à produire un courant en sortie, ledit courant étant inversement proportionnel à une température de fonctionnement; un premier et un second moyen de stockage de charge (78, 82) pour stocker en alternance la charge électrique issue dudit moyen de génération de courant (70) ; un premier et un second moyen de conduite de courant (72, 73) pour conduire du courant, lesdits premiers et seconds moyens de conduite de courant (72, 73) étant configurés pour recevoir un signal de commande à une borne de commande afin de déterminer le couplage d'une sortie à une borne d'entrée de chacun desdits moyens de stockage de charge (78, 82) vers ladite sortie desdits moyens de génération de courant ou vers une borne de masse de circuit; un premier et un second moyens de détection de tension (76, 80) pour produire un signal d'activation à une sortie dès qu'est atteinte une amplitude de tension prédéterminée par un potentiel à l'une desdites bornes d'entrée desdits moyens de stockage de charge (78, 82) couplée à une entrée respective desdits moyens de détection de tension (76, 80) ; et un moyen de commutation complémentaire (74) pour produire une paire complémentaire de signaux de commande (94, 96) vers lesdits bornes de commande desdits premiers et seconds moyens de conduite de courant (72, 73), lesdits moyens de commutation complémentaires (84) étant configurés pour commuter un potentiel de ladite paire complémentaire de signaux de commmande (94, 96) à la réception dudit signal d'activation issu desdits premiers ou seconds moyens de détection de tension (76, 80). 2. Circuit oscillateur à semiconducteur selon la revendication 1, dans lequel une fréquence dudit circuit oscillateur à semiconducteur est inversement proportionnelle à ladite température de fonctionnement, ladite proportionnalité inverse de fréquence produisant une tension de programmation d'une amplitude destinée à préserver la longévité d'une cellule de mémoire programmée. 3. Circuit oscillateur à semiconducteur selon la revendication 1, dans lequel une fréquence dudit circuit oscillateur à semiconducteur est indépendante d'une variation de plus 10 pour cent à moins 15 pour cent d'une tension d'alimentation. 4. Circuit oscillateur à semiconducteur selon la revendication 1, dans lequel ledit moyens de commutation complémentaire (74) sont un verrou SR. 5. Circuit oscillateur à semiconducteur selon la revendication 1, dans lequel chacun desdits premiers et seconds moyens de détection de tension (76, 80) est un amplificateur opérationnnel, chacun desdits amplificateurs opérationnnels ayant une borne négative couplée à ladite borne d'entrée desdits premiers ou seconds moyens de stockage de charge (78, 82), et une borne positive connectée à une référence de tension. 6. Circuit oscillateur à semiconducteur selon la revendication 1, dans lequel chacun desdits premiers et seconds moyens de détection de tension (76, 80) est un inverseur, chacun desdits inverseurs ayant une borne d'entrée couplée à la dite borne d'entrée desdits premiers ou seconds moyens de stockage de charge (78, 82). 7. Circuit oscillateur à semiconducteur selon la revendication 1, dans lequel ledit moyen de génération de 10 courant (70) comprend en outre: un moyen résistif linéaire destiné à augmenter une valeur de résistance avec une température de fonctionnement croissante et couplé à ladite borne de masse de circuit; un moyen de génération de courant destinés à produire un flux de courant de référence et couplé à une borne d'alimentation; un moyen de limitation de courant destiné à limiter le courant circulant à travers ledit moyen de génération de courant et couplé à une entrée de commande dudit moyen résistif linéaire, et couplé également entre ledit moyen de génération de courant et ladite borne de masse de circuit; un moyen de génération de courant en mode miroir destiné à générer un courant de référence proportionnel au courant circulant à travers ledit moyen résistif linéaire et couplé à ladite borne d'alimentation; et un moyen diviseur de tension destiné à maintenir une différence de tension entre ledit moyen de génération de courant en mode miroir et ledit moyen résistif linéaire et couplé au niveau d'une entrée de commande à une sortie dudit moyen de génération de courant, et couplé également entre ledit moyen de génération de courant en mode miroir et ledit moyen résistif linéaire. 8. Circuit oscillateur à semiconducteur selon la 5 revendication 1, dans lequel lesdits moyens de conduite de courant (72, 73) comprennent: un premier moyen de commutation (72) destiné à conduire le courant avec un faible potentiel appliqué à une première entrée de commande et couplés au niveau d'une 10 seconde entrée au dit positif de génération de courant; un second moyen de commutation (73) destiné à conduire le courant avec un fort potentiel appliqué à une première entrée de commande et couplés au niveau d'une seconde entrée à une sortie dudit premier moyen de 15 commutation (72), et couplés au niveau d'une sortie à ladite borne de masse de circuit; une borne de commande comprenant le couplage desdits premières entrées de commande desdits premiers et seconds moyens de commutation (72, 73) ; et une sortie de conduite de courant destinée à coupler à ladite borne d'entrée lesdits premiers ou seconds moyens de couplage de charge (78, 82). 9. Circuit oscillateur à semiconducteur comprenant: 25 un circuit de génération de courant configuré pour délivrer un courant inversement proportionnel à une température de fonctionnement; un premier et un second condensateurs configurés pour être chargés en alternance par ledit circuit de 30 génération de courant; un premier et un second circuit de commutation ayant chacun une première borne couplée audit circuit de génération de courant, une seconde borne couplée à une borne de masse, une troisième borne couplée à l'un desdits condensateurs, et une borne de commande configurée pour recevoir un signal qui dicte si le condensateur doit être couplé audit moyen de génération de courant ou à ladite masse; un premier et un second circuits de détection de tension couplés à chacun desdits premier et second condensateurs, ledit circuit de détection de tension étant configuré pour générer un signal d'activation au niveau d'une borne de sortie lorsqu'un potentiel au niveau d'une borne d'entrée desdits premier et second condensateurs atteint une amplitude de tension prédéterminée; et un circuit de commutation complémentaire ayant une première et une seconde bornes d'entrée couplées aux dites bornes de sortie desdits premier et second circuits de détection de tension, et une première et une seconde bornes de sortie couplées chacune à l'une desdites bornes de commande desdits premiers et seconds circuits de commutation, lesdites premières et secondes bornes de sortie étant configurées pour communiquer des signaux complémentaires qui sont inversés chaque fois qu'un signal d'activation est reçu au niveau desdits bornes d'entrée dudit circuit de commutation complémentaire. 10. Circuit oscillateur à semiconducteur selon la revendication 9, dans lequel une fréquence dudit circuit oscillateur à semiconducteur est inversement proportionnelle à une température de fonctionnement, ladite proportionnalité inverse de fréquence produisant une tension de programmation d'une amplitude destinée à préservée la longévité d'une cellule mémoire programmée. 11. Circuit oscillateur à semiconducteur selon la revendication 9, dans lequel une fréquence dudit circuit oscillateur à semiconducteur est indépendante d'une variation de plus 10 pour cent à moins 15 pour cent d'une tension d'alimentation. 12. Circuit oscillateur à semiconducteur selon la revendication 9, dans lequel ledit circuit de commutation 10 à semiconducteur est un verrou SR. 13. Circuit oscillateur à semiconducteur selon la revendication 9, dans lequel chacun desdits premier et second circuits de détection de tension est un amplificateur opérationnel, chacun desdits amplificateurs opérationnels ayant une borne négative couplée à ladite borne d'entrée de l'un desdits premier et second condensateurs et une borne positive couplée à une référence de tension. 14. Circuit oscillateur à semiconducteur selon la revendication 9, dans lequel chacun desdits premier et second circuits de détection de tension est un inverseur, chacun desdits inverseurs ayant une borne d'entrée couplée à ladite borne d'entrée de l'un desdits premier et second condensateurs. 15. Circuit oscillateur à semiconducteur selon la revendication 9, dans lequel ledit circuit de génération de courant comprend également un premier transistor NMOS ayant une grille couplée à une alimentation, un drain couplé à une source d'un second transistor NMOS et à une grille d'un troisième transistor NMOS, une source couplée à la masse, ledit second transistor NMOS ayant un drain couplé à un drain d'un premier transistor PMOS et une grille couplée à un drain dudit troisième transistor NMOS, ledit troisième transistor NMOS ayant une source couplée à la masse et un drain couplé à un drain d'un second transistor PMOS, ledit premier transistor PMOS ayant une source couplée à une alimentation et une grille couplée à un drain dudit premier transistor PMOS, une grille d'un troisième transistor PMOS, et une grille d'un quatrième transistor PMOS, ledit second transistor PMOS ayant une source couplée à une alimentation et une grille couplée à la masse, ledit troisième transistor PMOS ayant une source couplée à une alimentation et un drain couplé audit premier circuit de commutation, ledit quatrième transistor PMOS ayant une source couplée à ladite alimentation et un drain couplé audit second circuit de commutation. 16. Circuit oscillateur à semiconducteur selon la revendication 9, dans lequel ledit circuit de commutation comprend un transistor PMOS et un transistor NMOS couplé à leurs drains respectifs pour former un noeud commun, chaque noeud commun est également couplé à l'un desdits premier et second condensateurs, une source dudit transistor PMOS étant couplée audit circuit de génération de courant, une source dudit transistor PMOS étant couplée à la masse, et les grilles dudit transistor PMOS et dudit transistor NMOS étant couplées ensemble pour former ladite borne de commande de l'un desdits circuits de commutation.