Brevet FR2879371A1 — publié le 20060616

- 1 - SYNTHÉTISEUR DE FRÉQUENCE, APPAREIL GÉNÉRATEUR DE TRAINS D'IMPULSIONS ET PROCÉDÉ DE PRODUCTION DE TRAINS D'IMPULSIONS La présente invention concerne un synthétiseur de fréquence qui délivre en sortie un signal synchronisé sur un signal de référence. On connaissait antérieurement un synthétiseur de fréquence qui utilisait une boucle à verrouillage de phase (PLL - Phase Locked Loop) pour produire un signal synchronisé sur signal de référence. Il existe un synthétiseur numérique de fréquence qui utilise un synthétiseur numérique direct (DDS Direct Digital Synthesizer). Ce synthétiseur mémorise des données de formes d'ondes de fonctions trigonométriques dans une ROM (mémoire morte), lit les données de formes d'ondes et effectue une conversion N/A (Numérique/Analogique) sur les données de formes d'ondes afin de produire ainsi une onde sinusoïdale. La figure 11 illustre 1.a structure d'un synthétiseur de fréquence classique qui utilise un synthétiseur DDS. Comme illustré sur la figure 11, le synthétiseur de fréquence classique comprend un additionneur 26, une ROM 27, un convertisseur N/A 28, un filtre passe-bas (LPF - Low-Pass Filter) 29, un comparateur 9 et un circuit PLL 30. L'additionneur 26, la ROM 27, le convertisseur N/A 28 et le LPF 29 constituent un circuit DDS 200. Le synthétiseur de fréquence classique comportant le synthétiseur DDS illustré sur la figure 11 fournit tout d'abord en entrée à l'additionneur 26 une valeur - 2 - numérique correspondant à une fréquence devant être produite. L'additionneur 26 effectue une addition cumulative sur les données de fréquence et délivre à la ROM 27 une chaîne de données de phase en tant qu'adresse. La ROM 27 acquiert les données de formes d'ondes d'une onde sinusoïdale à partir des adresses séquentiellement désignées par la chaîne de données de phase et délivre ces données de formes d'ondes au convertisseur N/A 28. Le convertisseur N/A 28 convertit les données de formes d'ondes reçues en une forme d'onde analogique et fournit cette forme d'onde analogique au LPF 29. L'onde de sortie analogique comporte des composantes de bruit repliées et présente une forme d'onde échelonnée. Le LPF 29 fournit au comparateur 9 une forme d'onde sinusoïdale précise obtenue en éliminant les composantes de bruit repliées. Le comparateur 9 compare la forme d'onde sinusoïdale délivrée par le LPF 29 à une tension de référence déterminée à l'avance et fournit au circuit PLL 30 un train d'impulsions indiquant la polarité de la forme d'onde sinusoïdale par rapport à la tension de référence. Plus précisément, le comparateur 9 délivre en sortie le train d'impulsions qui spécifie une phase en un point de transition de la polarité de la forme d'onde sinusoïdale par rapport à la tension de référence. Le circuit PLL 30 délivre en sortie un signal de sortie qui est synchronisé sur le train d'impulsions et possède une fréquence égale à un multiple entier de la fréquence du train d'impulsions. Pour améliorer les performances quant au bruit du signal finalement délivré en sortie par le circuit PLL 30 de ce système, il est nécessaire de réduire dans la mesure du possible la multiplication de fréquences produite par le circuit PLL 30. A cet effet, il est nécessaire d'augmenter autant que possible la fréquence - 3 - de l'onde sinusoïdale synthétisée par le circuit DDS 200. Cependant, le circuit DDS 200 nécessite un LPF 29 d'ordre élevé et complexe pour éliminer les spectres repliés si la fréquence à synthétiser n'est pas suffisamment basse par rapport à la fréquence de fonctionnement du circuit. Même si l'on tente de régler la fréquence de fonctionnement du circuit à une valeur élevée, il est impossible de régler cette fréquence de fonctionnement à une valeur supérieure à la limite de fonctionnement du convertisseur N/A 28. Pour ces raisons, il existe une limitation imposée à la fréquence du signal de sortie du circuit DDS 200. Il existe un autre synthétiseur de fréquence qui utilise des données de formes d'ondes correspondant à une onde triangulaire au lieu de données de formes d'ondes sinusoïdales, et qui effectue une interpolation linéaire pour produire un signal synchronisé sur le signal de référence sans utiliser de ROM (on se référera par exemple au paragraphe P3-4 et à la figure 1 de la publication KOKAI de la demande de brevet japonaise non examinée No. H5-206732). Le synthétiseur de fréquence du type à interpolation linéaire ne nécessite pas de ROM et ne produit pas de spectre replié. Par conséquent, le synthétiseur de fréquence ne nécessite pas de filtre pour éliminer un spectre replié. Cependant, le synthétiseur de fréquence du type à interpolation linéaire classique nécessite un ajustement du gain de l'intégrateur qui constitue le circuit d'interpolation linéaire en fonction de la fréquence de fonctionnement du circuit. S'il se produit une erreur lors de cet ajustement, l'interpolation linéaire n'est pas effectuée précisément, ce qui conduit à l'apparition de gigues dans le train d'impulsions de sortie. - 4 - Une erreur de décalage peut être observée sur un convertisseur N/A présent dans le générateur de signal de référence. Du fait de l'erreur de décalage, l'instant de passage à zéro de la tension de sortie est décalé par rapport à l'instant de passage à zéro dans le cas où il n'y a pas d'erreur de décalage (valeur idéale). Le décalage de l'instant de passage à zéro est d'autant plus grand que le temps s'étant écoulé depuis l'instant de réinitialisation est élevé. En général, le circuit d'interpolation linéaire est réinitialisé en synchronisme avec l'horloge système. Comme les positions relatives de l'horloge système et de l'instant de passage à zéro varient sans cesse, l'intervalle de temps entre l'instant de réinitialisation et l'instant de passage à zéro varie également sans cesse. Par conséquent, il se produit une variation du temps de retard entre l'instant de passage à zéro obtenu dans le cas où le convertisseur N/A présente l'erreur de décalage et l'instant de passage à zéro normal (sans erreur de décalage). Cela conduit à l'apparition de gigues dans le train d'impulsions de sortie. La figure 12A illustre la tension de commande d'un OCT (Oscillateur Commandé en Tension) du circuit PLL qui est commandé sur la base du signal de cadencement de référence, représenté sur la figure 12B, c'est-à-dire du train d'impulsions de sortie présentant la gigue due à l'erreur de décalage du convertisseur N/A. Comme illustré sur les figures 12A et 12B, la tension de commande de l'OCT varie en fonction du signal de cadencement de référence. En réponse à cette variation, la fréquence du signal de sortie varie. La figure 13 illustre le résultat de la simulation de la caractéristique de variation de fréquence lorsque cette fréquence varie. Les conditions de la simulation sont une fréquence de comparaison de phase de 8051 kHz, un rapport de division - 5 - de fréquence de la fréquence du circuit PLL égale à 50, une erreur de décalage de 0,3 % du convertisseur N/A et une distorsion secondaire de 0,3 La plage de variation de fréquence est de 213 kHz pour une période de 2,9 ps. La caractéristique des spectres de fréquence devient semblable à celle illustrée sur la figure 14 et la caractéristique de fréquence comporte des spectres de brouillage (bruit; bruit parasite), cela dégradant la caractéristique de fréquence (performances de bruit). Dans le synthétiseur de fréquence classique comportant le synthétiseur DDS, si le convertisseur N/A présente une erreur de décalage non linéaire, des spectres de bruit dus à la distorsion à haute fréquence sont produits. Cependant, les spectres de bruit peuvent être éliminés par réduction de la largeur de bande d'un filtre analogique (le filtre LPF 29 de la figure 11) qui élimine les composantes de bruit repliées. Le synthétiseur de fréquence utilisant des données de formes d'ondes triangulaires ne peut pas utiliser ce filtre analogique. Par conséquent, la caractéristique non linéaire d'un signal analogue due à l'erreur de décalage du convertisseur N/A ne peut pas être ajustée. De ce fait, le synthétiseur de fréquence nécessite un convertisseur N/A de précision élevée. La présente invention a été réalisée dans le contexte de ces problèmes classiques et a pour objectif de fournir un synthétiseur de fréquence pouvant améliorer une caractéristique de fréquence (performances de bruit) et un procédé de réglage de la phase du signal de référence pour le synthétiseur. Pour atteindre cet objectif, un synthétiseur de fréquence suivant un premier aspect de l'invention est un synthétiseur de fréquence qui délivre en sortie un signal de synchronisation synchronisé sur une phase d'un signal de référence, et comprend: un convertisseur (204) numérique/analogique qui convertit séquentiellement des données de différence de données de phase indiquant la phase du signal de référence en une valeur analogique; un générateur (206) de signal de tension qui intègre la valeur analogique convertie par le convertisseur numérique/analogique afin de produire ainsi un signal de tension interpolé entre des niveaux de signal correspondant à deux données de phase séquentielles dans le temps; une section (207, 213) de sortie de signal de cadencement de référence qui délivre en sortie un signal de cadencement de référence indiquant une phase spécifique du signal de référence à un instant lors duquel un niveau de signal du signal de tension produit par le générateur de signal de tension franchit une tension de réglage définie à l'avance; et une section (208) de réinitialisation qui réinitialise le signal de tension produit par le générateur de signal de tension à la tension de réglage. Le synthétiseur de fréquence peut en outre comprendre. un comparateur (101) de phase qui compare un instant de sortie du signal de cadencement de référence délivré en sortie par la section de sortie de signal de cadencement de référence à un instant de sortie d'un signal de cadencement de comparaison produit sur la base du signal de synchronisation et délivre en sortie un signal de différence de phase indiquant une différence de niveau de signal entre les instants de sortie des deux signaux; et un générateur (103) de signal de synchronisation qui ajuste et règle une fréquence sur la base du niveau de signal du signal de différence de phase délivré en sortie par le comparateur de phase et produit le signal de synchronisation avec la fréquence ajustée et réglée. - 7 - Le synthétiseur de fréquence peut en outre comprendre un détecteur (210) qui détecte un instant de franchissement lors duquel les données de phase varient en fonction de la tension de réglage, dans lequel la section de réinitialisation réinitialise le signal de tension lors de la détection de l'instant de franchissement par le détecteur. Le synthétiseur de fréquence peut en outre comprendre une unité (214) de commande de réinitialisation qui délivre en sortie un signal de réinitialisation permettant à la section de réinitialisation de ne réinitialiser le signal de tension que pendant un temps déterminé à l'avance à partir de l'instant de sortie du signal de cadencement de référence sur la base du signal de cadencement de référence, et dans lequel la section de réinitialisation réinitialise le signal de tension en réponse au signal de réinitialisation provenant de l'unité de commande de réinitialisation. Le synthétiseur de fréquence peut en outre comprendre. une section (104) de comptage qui divise en fréquence le signal de synchronisation par un facteur de division égal N et délivre en sortie un signal de division de fréquence; une section (105) de réglage de temps qui retarde le signal de division de fréquence d'un temps déterminé à l'avance et délivre le signal retardé en tant que signal de cadencement de comparaison au comparateur de phase; et une unité (209) de commande de réinitialisation qui réinitialise le signal de tension en réponse au signal de cadencement de référence et annule la réinitialisation du signal de tension sur la base du signal de division de fréquence. Un appareil de production de trains d'impulsions suivant le deuxième aspect de l'invention est un appareil de production de trains d'impulsions qui produit un train d'impulsions en tant que signal de cadencement de référence pour un circuit PLL (1), et comprend: un convertisseur (204) numérique/analogique qui convertit séquentiellement des données de différence provenant de données de phase indiquant une phase du 10 signal de référence en une valeur analogique; un générateur (206) de signal de tension qui intègre la valeur analogique convertie par le convertisseur numérique/analogique afin de produire ainsi un signal de tension interpolé entre des niveaux de signal correspondant à deux données de phase séquentielles dans le temps; une section (207, 213) de sortie de signal de cadencement de référence qui délivre en sortie un signal de cadencement de référence indiquant une phase spécifique du signal de référence à un instant lors duquel un niveau de signal du signal de tension produit par le générateur de signal de tension franchit une tension de réglage définie à l'avance; et une section (208) de réinitialisation qui réinitialise le signal de tension produit par le générateur de signal de tension à la tension de réglage. L'appareil de production de trains d'impulsions peut en outre comprendre une unité (214) de commande de réinitialisation qui délivre en sortie un signal de réinitialisation permettant à la section de réinitialisation de ne réinitialiser le signal de tension que pendant un temps déterminé à l'avance à partir de l'instant de sortie du signal de cadencement de référence, et dans lequel la section de réinitialisation réinitialise le signal de tension en réponse au signal de réinitialisation provenant de l'unité de commande de réinitialisation. L'appareil de production de trains d'impulsions peut en outre comprendre une unité (209) de commande de réinitialisation qui réinitialise le signal de tension en réponse au signal de cadencement de référence délivré en sortie par l'unité de commande de réinitialisation et annule la réinitialisation du signal de tension sur la base d'un signal de division de fréquence délivré par le circuit PLL. Un procédé de production de trains d'impulsions suivant le troisième aspect de l'invention est un procédé de production de trains d'impulsions qui comprend: une étape (S22) de conversion N/A consistant à échantillonner et bloquer séquentiellement des données de phase A0 immédiatement avant un point de prédiction du fait qu'un signal de tension qui est interpolé entre des données de phase continues à partir d'une chaîne de données de phase d'un signal de référence synchronisé sur une horloge, franchit une tension de réglage définie à l'avance, et une différence Al - A0 entre la donnée de phase Al immédiatement après le point de prédiction et la donnée de phase A0 immédiatement avant le point de prédiction, et de conversion d'une valeur échantillonnée et bloquée en une valeur analogique; une étape (S22) d'intégration consistant à produire le signal de tension proportionnel à une valeur intégrale obtenue par intégration de la valeur analogique; une étape de fourniture en sortie de signal consistant à délivrer en sortie un signal de cadencement de référence sous la forme d'un signal de trains d'impulsions indiquant une phase spécifique du signal de référence à un instant où le signal de tension franchit la tension de réglage; et - 10 - une étape (S20) de réinitialisation consistant à réinitialiser le signal de tension de telle manière que le signal de tension devienne la tension de réglage après fourniture en sortie du signal de cadencement de référence. Le procédé de production de trains d'impulsions peut en outre comprendre: une étape (S23) de calcul de phase consistant à calculer la chaîne de données de phase synchronisée sur l'horloge; une étape (S24) de détection consistant à détecter des instants de franchissement prédits sur la base de la chaîne de données de phase; et une étape (S25) de sortie de signal binaire consistant à comparer un niveau de signal du signal de tension à un niveau de signal de la tension de réglage et à délivrer en sortie un signal binaire pour produire le signal de cadencement de référence sur la base d'un résultat de comparaison. L'étape de réinitialisation peut annuler la réinitialisation du signal de tension à un instant retardé d'un temps déterminé à l'avance par rapport à un instant de réinitialisation du signal de tension. Ces objectifs et d'autres objectifs et avantages de l'invention ressortiront à la lecture de la description détaillée présentée ci-après et des dessins annexés, dans lesquels: la figure 1 est un schéma fonctionnel illustrant la structure d'un premier mode de réalisation d'un 30 synthétiseur de fréquence de l'invention; la figure 2 est un schéma fonctionnel illustrant la structure d'une section de production de phase; les figures 3A à 3J sont des chronogrammes expliquant les opérations respectives du synthétiseur de fréquence des premier à troisième modes de réalisation; - 11 - les figures 4A à 4G sont des chronogrammes permettant d'élaborer le fonctionnement du synthétiseur de fréquence du premier mode de réalisation; la figure 5 est un schéma fonctionnel illustrant 5 la structure d'un synthétiseur de fréquence du deuxième mode de réalisation de l'invention; les figures 6A à 6G sont des chronogrammes expliquant en détail le fonctionnement du synthétiseur de fréquence du deuxième mode de réalisation; la figure 7 est un schéma fonctionnel illustrant la structure du synthétiseur de fréquence d'un troisième mode de réalisation de l'invention; les figures 8A à 8G sont des chronogrammes expliquant en détail le fonctionnement du synthétiseur de fréquence du troisième mode de réalisation; la figure 9 est un diagramme illustrant le résultat de la simulation d'une variation de fréquence du synthétiseur de fréquence du troisième mode de réalisation de l'invention; la figure 10 est un organigramme illustrant un processus de production de trains d'impulsions d'un premier mode de réalisation d'un procédé de production de trains d'impulsions de l'invention; la figure 11 est un schéma fonctionnel illustrant 25 la structure d'un synthétiseur de fréquence classique comportant un synthétiseur DDS; les figures 12A et 12B sont des diagrammes expliquant une variation de la tension de commande d'un OCT dans un synthétiseur de fréquence classique du type à interpolation linéaire; la figure 13 est un diagramme illustrant le résultat de la simulation d'une variation de fréquence du synthétiseur de fréquence classique du type à interpolation linéaire; et - 12 - la figure 14 est un diagramme illustrant un résultat de simulation qui exprime la variation de fréquence illustrée sur la figure 9 par des spectres. Comme illustré sur la figure 1, un synthétiseur de fréquence d'un premier mode de réalisation de l'invention comprend un circuit PLL 1 et un générateur 2 de signal de référence. Le circuit PLL 1 produit une horloge synchronisée (signal d'horloge) VCOCLK dont la phase est synchronisée sur la phase d'un signal de référence Sref produit par le générateur 2 de signal de référence. Le circuit PLL 1 comprend un comparateur 101 de phase, un filtre 102 LPF (filtre passe-bas), un OCT 103 et un diviseur 104 de fréquence. Le comparateur 101 de phase compare la phase du signal de référence Sref délivré en sortie par le générateur 2 de signal de référence à la phase d'un signal Pn de cadencement de comparaison délivré en sortie par le diviseur 104 de fréquence et produit un signal de différence de phase représentant la différence de phase entre les signaux. Plus précisément, le comparateur 101 de phase compare l'instant de sortie du signal de référence Sref délivré en sortie par le générateur 2 de signal de référence à l'instant de sortie du signal de temps de comparaison délivré en sortie par le diviseur 104 de fréquence et produit le signal de différence de phase qui indique la différence de niveau de signal entre les instants de sortie de ces signaux. Le LPF 102 élimine (atténue) des composantes à haute fréquence du signal de différence de phase produit par le comparateur 101 de phase lorsqu'il est supérieur à une fréquence de coupure définie à l'avance. L'OCT 103 reçoit le signal de différence de phase dont les composantes à haute fréquence sont éliminées par le LPF 102 et produit le signal d'horloge VCO CLK - 13 - dont la fréquence fout est déterminée sur la base du niveau du signal de différence de phase. Le synthétiseur de fréquence délivre en sortie l'horloge VCO CLK produite par l'OCT 103. Le diviseur de fréquence 104 comprend un compteur qui compte l'horloge VCOCLK délivrée en sortie par l'OCT 103 et délivre en sortie un signal d'impulsions (signal de cadencement de comparaison) Pn chaque fois qu'il compte N de ces impulsions d'horloge. Plus précisément, le diviseur de fréquence 104 divise en fréquence l'horloge VCO CLK par un facteur de division égal à N. La fréquence du signal d'impulsions Pn est égale à 1/N de celle de l'horloge VCO CLK. Le diviseur 104 de fréquence délivre au comparateur 101 de phase le signal d'impulsions Pn produit en tant que signal de cadencement de comparaison. Le générateur 2 de signal de référence fonctionne en synchronisme avec une horloge système CLK fournie et produit le signal de référence Sref devant être fourni au circuit PLL 1. Le générateur 2 de signal de référence comprend une section 201 de production de phase, un circuit 202 à retard, un soustracteur 203, un convertisseur N/A 204, une source 205 de courant, un circuit 206 d'interpolation linéaire, un comparateur 207, une section 208 de réinitialisation, un détecteur 210 de passage à zéro, une bascule D 211, une bascule D 212 et une bascule RS 213. Comme illustré sur la figure 2, la section 201 de production de phase reçoit des données de fréquence dl et des données de modulation d2 et produit des données de phase permettant de produire le signal de référence Sref en synchronisme avec l'horloge système CLK. La section 201 de production de phase comprend un accumulateur 221 de phase et un additionneur 222. L'accumulateur 221 de phase intègre les données de fréquence dl délivrées et comprend un additionneur 223 - 14 - et un dispositif 224 à retard qui retarde les données délivrées en sortie par l'additionneur 223 d'une impulsion d'horloge système CLK. L'additionneur 223 additionne les données de fréquence dl fournies aux données de sortie du dispositif 224 à retard et produit des données intégrales. Le dispositif 224 à retard fournit à l'additionneur 223 les données intégrales délivrées en sortie par l'additionneur 223. L'additionneur 223 a un nombre défini à l'avance de bits et les données intégrales subissent un débordement lorsqu'elles dépassent ce nombre. L'accumulateur 221 de phase invalide les bits en excès et délivre en sortie un nombre défini à l'avance de bits de poids faible. Par conséquent, une forme d'onde dépendant des données de sortie de l'accumulateur 221 de phase se transforme en une forme d'onde en dents de scie. L'additionneur 222 produit des données de phase dl1 sur la base des données de fréquence dl et des données de modulation d2. La section 201 de production de phase fournit au circuit 202 à retard une série de données dl1 produites sous la forme d'une chaîne de données de phase. Le circuit 202 à retard retarde les données de phase dll pour faire en sorte qu'un instant de passage à zéro détecté par le comparateur 207 corresponde à l'instant d'inversion de la polarité des données de phase détectées par le détecteur 210 de passage à zéro. Le circuit à retard 202 comporte des registres 231 à 235 (chacun représenté par l'abréviation "REG" sur les figures). Les registres 231 à 235 mémorisent les données de phase d11 à d15 fournies en synchronisme avec le front montant de l'horloge système CLK et délivrent en sortie les données mémorisées sous la forme de données de phase - 15 - d12 à d16 en synchronisme avec le front montant suivant de l'horloge système CLK. La borne d'entrée du registre 231 est connectée à la borne de sortie de l'additionneur 222 (borne de sortie de la section 201 de production de phase) et les bornes d'entrée des registres 232 à 235 sont respectivement connectées aux bornes de sortie des registres 231 à 234. Le soustracteur 203 soustrait les données de phase d16 fournies en sortie par le registre 235 aux données de phase d15 fournies en sortie par le registre 234 pour produire des données de différence d17. Le soustracteur 203 est connecté entre la borne de sortie du registre 234 et celle du registre 235. Le soustracteur 203 fournit les données de différence calculées d17 au convertisseur N/A 204. Le convertisseur N/A 204 convertit les données de différence d17 fournies par le soustracteur 203 en un signal analogique. La source 205 de courant et le circuit 206 20 d'interpolation linéaire constituent un intégrateur (circuit d'intégration). La source 205 de courant fournit au circuit 206 d'interpolation linéaire un courant proportionnel au signal analogique converti par le convertisseur N/A 204. Le circuit 206 d'interpolation linéaire comprend un condensateur dont une extrémité est connectée à la source 205 de courant et dont l'autre est reliée à la masse. Le circuit 206 d'interpolation linéaire intègre le courant proportionnel au signal analogique pour interpoler linéairement un niveau de signal correspondant aux données de phase séquentiellement fournies en synchronisme avec l'horloge système CLK et fournit un signal de tension S11. La section 208 de réinitialisation comprend un commutateur dont une extrémité est reliée à la masse. L'autre extrémité du commutateur est connectée à une - 16 - extrémité du condensateur du circuit 206 d'interpolation linéaire. La section 208 de réinitialisation est activée/désactivée en fonction d'un signal de sortie de la bascule D 211 qui est fourni à une borne de commande de celle-ci. Lorsque la section 208 de réinitialisation est activée, les charges électriques accumulées dans le condensateur du circuit 206 d'interpolation linéaire se déchargent en réinitialisant ainsi la tension du signal sil à une tension nulle. Le comparateur 207 compare la tension du signal de tension S11 délivrée en sortie par le circuit 206 d'interpolation linéaire à la tension nulle préréglée. Le comparateur 207 permet au signal S12 de cadencement de référence d'atteindre un niveau élevé à un instant (instant de passage à zéro) lors duquel la tension négative du signal de tension S11 croît jusqu'à franchir la tension nulle en tant que tension de réglage. Le signal S12 de temps de référence provenant du comparateur 207 est fourni à une borne de positionnement S de la bascule RS 213. L'instant de passage à zéro lors duquel le signal S12 de cadencement de référence du comparateur 207 passe au niveau haut indique une phase spécifique sur laquelle la boucle PLL doit se synchroniser. Le détecteur 210 de passage à zéro compare les données de phase d12 aux données de phase d13 et détecte un changement de polarité des données de phase d'une valeur négative à une valeur positive pour prédire l'instant de passage à zéro du signal de tension S11. Le détecteur 210 de passage àzéro prédit l'instant de passage à zéro lors duquel les données de phase d12 et d13 sont respectivement positive et négative. Lors de la détection de l'instant de passage à zéro, le détecteur 210 de passage à zéro laisse passer à un niveau haut le signal de sortie qui est fourni à la bascule D 211. - 17 - La bascule D 211 délivre en sortie un signal de réinitialisation en synchronisme avec le front montant suivant de l'horloge système CLK lorsque le détecteur 210 de passage à zéro détecte l'instant de passage à zéro. La borne d'entrée de la bascule D 211 est connectée à la borne de sortie du détecteur 210 de passage à zéro alors que la borne de sortie de la bascule D 211 est connectée à des bornes de réinitialisation des registres 234 et 235, à une borne d'entrée de la bascule D 212 et à la borne de commande de la section 208 de réinitialisation. La bascule D 212 délivre en sortie le signal de sortie de la bascule D 211 en synchronisme avec le front montant suivant de l'horloge système CLK. Le signal de sortie de la bascule D 212 est délivré à une borne de réinitialisation R de la bascule RS 213. La bascule RS 213 positionne un signal de sortie à un niveau haut lorsque le signal S12 de cadencement de référence provenant du comparateur 207 et délivré à la borne S de positionnement passe à un niveau haut. La bascule RS 213 réin_tialise le signal de sortie à un niveau bas lorsque le signal de sortie de la bascule D 212 fourni à la borne de réinitialisation R passe à un niveau haut. Le signal de sortie de la bascule RS 213 est fourni au circuit PLL 1 en tant que signal de référence Sref, celui-ci étant le signal de sortie du générateur 2 de signal de référence. Se référant à présent aux figures 3A à 3J et 4A à 4G, on fournit une explication du fonctionnement du synthétiseur de fréquence ainsi conçu suivant la première forme de réalisation. Les figures 3A à 3J représentent respectivement les formes d'ondes du signal d'horloge système CLK, les données de phase dll délivrées en sortie par la section 201 de production de phase, les données de phase d12 délivrées en sortie par le registre 231, les données de phase d13 délivrées en - 18 - sortie par le registre 232, les données de phase d14 délivrées en sortie par le registre 233, les données de phase d15 délivrées en sortie par._e registre 234, les données de phase d16 délivrées en sortie par le registre 235, les données de différence dl7 délivrées en sortie par le soustracteur 203, le signal de sortie du détecteur 210 de passage à zéro et le signal de sortie de la bascule D 211. Les figures 4A à 4G sont des chronogrammes expliquant respectivement les données de différence d17 délivrées en sortie par le soustracteur 203, le signal S11 de tension délivré en sortie par le circuit 206 d'interpolation linéaire, le signal S12 de cadencement de référence délivré en sortie par le comparateur 207, le signal de sortie de la bascule D 212, le signal de référence Sref délivré en sortie par la bascule RS 213, le signal d'horloge VCOCLK délivré en sortie par l'OCT 103 et le signal Pn de cadencement de comparaison délivré en sortie par le diviseur 104 de fréquence. La section 201 de production de phase délivre en sortie une chaîne de données contenant les données de phase dll, comme illustré sur la figure 3B, au circuit 202 à retard en synchronisme avec l'horloge système CLK illustrée sur la figure 3A. Les symboles "+" et représentent respectivement les polarités positive et négative des données de phase A l'instant t21, lorsque le registre 232 délivre en sortie les données de phase d13 B_, comme illustré sur la figure 3D, et lorsque le registre 231 délivre en sortie les données de phase d12 = C+, comme illustré sur la figure 3C, le détecteur 210 de passage à zéro détecte le fait que la polarité des données de phase varie d'un signe négatif à un signe positif, et délivre en sortie un niveau haut (délivre en sortie un signal ayant un niveau de signal élevé), comme illustré sur la figure 3I. - 19 - A l'instant t22, comme illustré sur les figures 3A, 31 et 3J, la bascule D 211 fournit à la bascule D 212 le signal au niveau haut fourni par le détecteur de passage à zéro, en synchronisme avec le front montant de l'horloge système CLK. Le signal au niveau haut délivré en sortie par la bascule D 211 réinitialise les registres 234 et 235 et active le circuit 208 de réinitialisation à l'instant t22. Lorsque les registres 234 et 235 sont réinitialisés, les données de différence d17 fournies par le convertisseur N/A 204 deviennent nulles, comme illustré sur la figure 3H. A l'instant t23, lorsque l'horloge système CLK passe au niveau haut, le soustracteur 203 soustrait la donnée de phase d16 = 0 délivrée en sortie par le registre 235 à la donnée de phase d15 = B_ délivrée en sortie par le registre 234, produit la donnée de différence d17 = B_, et fournit cette donnée d17 au convertisseur N/A 204, comme illustré sur les figures 3A, 3F et 3G. Le convertisseur N/A 204 convertit la donnée de différence d17 = B_ illustrée sur la figure 4A en un signal analogique. La source 205 de courant fournit au circuit 206 d'interpolation linéaire un courant ayant une valeur de courant correspondant à ce signal analogique. Comme la donnée B est négative, la tension du signal S11 de tension du circuit 206 d'interpolation linéaire s'abaisse et le comparateur 207 règle le signal S12 de cadencement de référence à un niveau bas, comme illustré sur les figures 4B et 4C. A l'instant t23, la bascule D 212 fournit à la borne de réinitialisation R de la bascule RS 213 le signal au niveau haut fourni par la bascule D 211, comme illustré sur la figure 4D. Par conséquent, la bascule RS 213 réinitialise sa sortie au niveau bas, comme illustré sur la figure 4E. Comme illustré sur les figures 3A à 3J, à un instant t24, lorsque l'horloge système CLK passe au - 20 - niveau haut, le soustracteur 203 soustrait la donnée de phase d16 = B_ délivrée en sortie par le registre 235 à la donnée de phase d15 = C+ délivrée en sortie par le registre 234, et produit la donnée de différence d17 = C+ - B. Le soustracteur 2.03 fournit au convertisseur N/A 204 la donnée de différence d17 produite. Le convertisseur N/A 204 convertit la donnée de différence d17 = C+ - B_ en un signal analogique. Comme illustré sur les figures 4A à 4G, à l'instant t24, la bascule D 212 permet au signal fourni à la borne réinitialisation R de la bascule RS 213 de passer au niveau bas. La bascule RS 213 maintient sa sortie à un niveau bas. Comme illustré sur les figures 4A à 4G, la source 205 de courant fournit au circuit 206 d'interpolation linéaire un courant ayant une valeur de courant correspondant à la donnée de différence d17 = C+ - B_. Comme la donnée de différence d17 = C+ - B_ > 0, la tension du signal S11 augmente. Lorsque la tension du signal S11 de tension dépasse la tension nulle, le comparateur 207 fournit à la borne S de la bascule RS 213 le signal S12 de cadencement de référence au niveau haut. Par conséquent, la bascule RS 213 positionne sa sortie Sref à un niveau haut, comme illustré sur la figure 4C. Le signal de référence Sref délivré en sortie par la bascule RS 213 représentée sur la figure 4E indique une phase spécifique et est fourni au comparateur 101 de phase du circuit PLL 1. Le circuit PLL 1 reçoit le signal de référence Sref et, du fait de l'opération effectuée ensuite, produit l'horloge VCO_CLK synchronisée sur le signal de référence Sref. Le diviseur 104 de fréquence délivre en sortie le 35 signal d'impulsions (signal de cadencement de comparaison) Pn au comparateur 101 de phase lorsqu'il a - 21 - compté N impulsions d'horloge de l'horloge VCO CLK, comme illustré sur les figures 4F et 4G. Le comparateur 101 de phase compare un instant de montée du signal de référence fourni par le générateur 2 de signal de référence (signal de sortie de la bascule RS 213) à l'instant de montée du signal Pn fourni par le diviseur 104 de fréquence. Le comparateur 101 de phase délivre en sortie le signal de différence de phase représentatif de la différence de temps entre ces signaux au filtre LPF 102. Si la phase du signal de référence Sref représenté sur la figure 4E est en avance sur la phase du signal d'impulsions Pn représenté sur la figure 4G, le comparateur 101 de phase délivre en sortie au filtre LPF 102 le signal de différence de phase qui fait croître la fréquence d'oscillation de l'OCT de façon à ce que la phase du signal d'impulsions Pn soit en avance. Si la phase du signal d'impulsions Pn représenté sur la figure 4G est en avance sur la phase du signal de référence Sref représenté sur la figure 4E, le comparateur 101 de phase délivre en sortie au LPF 102 le signal de différence de phase qui fait décroître la fréquence d'oscillation de l'OCT de façon à retarder la phase du signal d'impulsions Pn. Le LPF 102 élimine les composantes à haute fréquence supérieures à la fréquence de coupure du signal de différence de phase délivré en sortie par le comparateur 101 de phase. L'OCT 103 règle sa fréquence d'oscillation fout sur la base de la différence de phase indiquée par le signal 30 de différence de phase et délivre en sortie l'horloge VCO CLK. Pour modifier la fréquence de fonctionnement (fréquence de l'horloge système CLK) du synthétiseur de fréquence ainsi conçu, il est nécessaire de modifier le gain (taux de conversion d'un signal analogique en une valeur de courant) de l'intégrateur constitué par la - 22 - source de courant 205 et le circuit 206 d'interpolation linéaire, en réponse à la variation de la fréquence de fonctionnement. Les instants de passage à zéro dans le synthétiseur de fréquence de ce mode de réalisation ne sont définis que par les données de phase précédant ou suivant immédiatement les inversions de polarité. Par conséquent, même s'il se produit une erreur dans le réglage du gain, les instants de passage à zéro constants peuvent être obtenus, ce qui permet de mesurer la caractéristique de fréquence (les performances vis-à-vis du bruit) de l'horloge VCO CLK délivrée en sortie par le circuit PLL 1. Un deuxième mode de réalisation du synthétiseur de fréquence de l'invention va être expliqué ci-après. Le synthétiseur de fréquence de ce mode de réalisation permet de réduire le bruit provenant d'une erreur de décalage même si le convertisseur N/A 294 présente une erreur de décalage. Comme illustré sur la figure 5, tout comme le synthétiseur de fréquence du premier mode de réalisation, le synthétiseur de fréquence de ce mode de réalisation comprend le circuit PLL 1 et le générateur 2 de signal de référence. Le circuit PLL 1 produit un signal de synchronisation dont la phase est synchronisée sur la phase du signal de référence produit par le générateur 2 de signal de référence. Le circuit PLL 1 comprend le comparateur 101 de phase, le filtre LPF 102, l'OCT 103 et le diviseur 104 de fréquence. Comme les fonctions et les opérations effectuées par les composants individuels du circuit PLL 1 sont identiques à celles du circuit PLL du premier mode de réalisation, leurs explications seront omises. Le générateur 2 de signal de référence de ce mode de réalisation fonctionne en synchronisme avec l'horloge système CLK fournie et produit le signal de cadencement - 23 - de référence devant être fourni au circuit PLL 1. Le générateur 2 de signal de référence comprend la section 201 de production de phase, le circuit 202 à retard, le soustracteur 203, le convertisseur N/A 204, la source 205 de courant, le circuit 206 d'interpolation linéaire, le comparateur 207, la section 208 de réinitialisation, le détecteur 210 de passage à zéro, la bascule D 211, la bascule D 212, la bascule RS 213 et un multivibrateur monostable 214. Comme les fonctions et la relation de connexion des composants individuels du générateur 2 de signal de référence de ce mode de réalisation sont fondamentalement identiques à celles du générateur 2 de signal de référence du premier mode de réalisation, on n'explique ci- après que les différences par rapport au premier mode de réalisation. La section 208 de réinitialisation de ce mode de réalisation est activée/désactivée en conformité avec un signal de sortie du multivibrateur monostable 214, celui-ci étant fourni à la borne de commande. Lorsque la section 208 de réinitialisation est activée, les charges électriques accumulées dans le condensateur du circuit 206 d'interpolation linéaire se déchargent, réinitialisant ainsi la tension du signal S11 à une tension nulle. La bascule D 211 délivre en sortie le signal de réinitialisation en synchronisme avec le front montant suivant de l'horloge système CLK lorsque le détecteur 210 de passage à zéro détecte les instants de passage à zéro. La borne d'entrée de la bascule D 211 est connectée à la borne de sortie du détecteur de passage à zéro 210, tandis que la borne de sortie de la bascule D 211 est connectée aux bornes de réinitialisation des registres 234 et 235 et à la borne d'entrée de la bascule D 212. - 24 - La bascule D 212 délivre en sortie le signal de sortie de la bascule D 211 en synchronisme avec le front montant suivant de l'horloge système CLK. Le signal de sortie de la bascule D 212 est fourni à la borne de 5 réinitialisation R de la bascule RS 213. La bascule RS 213 règle le signal de référence Sref à un niveau haut lorsque le signal S12 de cadencement de référence provenant du comparateur 207 et fourni à la borne de positionnement S passe à un niveau haut. La bascule RS 213 réinitialise le signal de référence Sref à un niveau bas lorsque le signal de sortie de la bascule D 212 fourni à la borne de réinitialisation R passe à un niveau haut. Le signal de référence Sref de la bascule RS 213 est fourni au circuit PLL 1. Le signal de référence Sref est le signal de sortie du générateur 2 de signal de référence. Le signal de référence Sref provenant de la bascule RS 213 est également fourni au multivibrateur 214 monostable en tant qu'impulsion de déclenchement. Le multivibrateur 214 monostable produit un signal de réinitialisation ayant une largeur d'impulsion déterminée à l'avance à un instant lors duquel le signal de référence Sref provenant de la bascule RS 213 passe à un niveau haut. Le signal de réinitialisation produit par le multivibrateur 214 monostable est fourni à la borne de commande de la section 208 de réinitialisation. Se référant aux figures 3A à 3J et 6A à 6G, on va ensuite fournir une explication du fonctionnement du synthétiseur de fréquence ainsi conçu conformément au deuxième mode de réalisation. Les figures 6A à 6G sont des chronogrammes expliquant respectivement les données de référence d17 délivrées en sortie par le soustracteur 203, le signal S11 de tension délivré en sortie par le circuit 206 d'interpolation linéaire, le signal S12 de cadencement de référence délivré en sortie par le comparateur 207, le signal de référence Sref délivré en - 25 - sortie par la bascule RS 213, le signal de sortie du multivibrateur 214 monostable, le signal d'horloge VCOCLK délivré en sortie par l'OCT 103 et le signal de cadencement de comparaison (signal d'impulsions) Pn délivré en sortie par le diviseur 104 de fréquence. De même que pour le premier mode de réalisation, la section 201 de production de phase délivre en sortie une chaîne de données correspondant aux données de phase dll, comme illustré sur la figure 3B, au circuit 202 à retard en synchronisme avec l'horloge système CLK. Les symboles "+" et "-" représentent respectivement les polarités positive et négative des données de phase d11 à d16. A l'instant t21, lorsque le registre 232 délivre en sortie la donnée de phase d13 = B_ et lorsque le registre 231 délivre en sortie la donnée de phase d12 = C+, le détecteur 210 de passage à zéro détecte le fait que la polarité des données de phase passe d'un signe négatif à un signe positif, et délivre en sortie un niveau haut, comme illustré sur les figures 3A, 3C et 3D. A l'instant t22, la bascule D 211 fournit à la bascule D 212 le niveau haut fourni par le détecteur 210 de passage à zéro en synchronisme avec le front montant de l'horloge système CLK, comme illustré sur les figures 3A, 3I et 3J. Le signal de réinitialisation délivré en sortie par la bascule D 211 réinitialise les registres 234 et 235 et active le circuit 208 de réinitialisation à l'instant t22. Lorsque les registres 234 et 235 sont réinitialisés, les données de différence d17 devant être fournies au convertisseur N/A 204 deviennent nulles, comme illustré sur les figures 3H et 3J. A l'instant t23, lorsque l'horloge système CLK passe au niveau haut, le soustracteur 203 soustrait la donnée de phase d16 = 0 délivrée en sortie par le registre 235 à la donnée de phase d15 = B_ délivrée en - 26 sortie par le registre 234 et produit la donnée de différence d17 = B_, comme illustré sur les figures 3F à 3H. Le soustracteur 203 fournit les données de différence d17 produites au convertisseur N/A 204. Le convertisseur N/A 204 convertit la donnée de différence d17 = B_ en un signal analogique. Comme illustré sur les figures 6A et 6B, la source 205 de courant fournit au circuit 206 d'interpolation linéaire un courant ayant une valeur de courant correspondant à ce signal analogique. Comme les données B sont négatives, la tension du signal S11 de tension du circuit 206 d'interpolation linéaire s'abaisse. On supposera qu'avant l'instant t23, le circuit 206 d'interpolation linéaire est réinitialisé par la section 208 de réinitialisation qui a reçu le signal de réinitialisation du multivibrateur 214 monostable et que la réinitialisation est alors annulée. On suppose également que le circuit 206 d'interpolation linéaire se charge du fait de l'erreur de décalage du convertisseur N/A 204 et que la tension de sortie se décale par rapport à 0V. A l'instant t23, la bascule D 212 fournit à la borne de réinitialisation R de la bascule RS 213 le niveau haut fourni par la bascule D 211. Par conséquent, la bascule RS 213 réinitialise sa sortie à un niveau bas. Comme illustré sur les figures 3A à 3J, à l'instant t24, lorsque l'horloge système CLK passe au niveau haut, le soustracteur 203 soustrait la donnée de phase d16 = B_ délivrée en sortie par le registre 235 à la donnée de phase d15 = C+ délivrée en sortie par le registre 234, produit la donnée de différence d17 = C+ - B_, et fournit cette donnée de différence produite d17 au convertisseur N/A 204. Le convertisseur N/A 204 convertit la donnée de différence dl7 = C+ - B_ en un signal analogique. - 27 - A l'instant t24, la bascule D 212 fait passer le signal fourni à la borne de réinitialisation R de la bascule RS 213 à un niveau bas. La bascule RS 213 maintient sa sortie Sref à un niveau bas. Comme illustré sur les figures 6A à 6G, la source 205 de courant fournit au circuit 206 d'interpolation linéaire un courant ayant une valeur de courant correspondant à la donnée de différence d17 = C+ - B_. Comme la donnée de différence d17 = C+ - B_ > 0, la tension du signal S11 de tension augmente. Lorsque la tension du signal S11 de tension dépasse la tension nulle, le comparateur 207 fournit à la borne S de positionnement de la bascule RS 213 le signal S12 au niveau haut. Par conséquent, la bascule RS 213 fait passer sa sortie Sref à un niveau haut. Le signal de sortie de la bascule RS 213 qui indique une phase spécifique est fourni au comparateur 101 de phase du circuit PLL 1. Lorsque le signal de sortie, c'est-à-dire le signal de référence Sref provenant de la bascule RS 213, passe à un niveau haut, le multivibrateur 214 monostable fournit à la section 208 de réinitialisation le signal de réinitialisation avec une largeur d'impulsion déterminée à l'avance. Par conséquent, la section 208 de réinitialisation est activée et le circuit 206 d'interpolation linéaire est réinitialisé. La largeur d'impulsion du signal de réinitialisation est réglée de telle façon que la réinitialisation soit annulée avant l'instant de passage à zéro suivant. Comme illustré sur les figures 6A à 6G, lorsque la réinitialisation est annulée, le circuit 206 d'interpolation linéaire se charge du fait de l'erreur de décalage du convertisseur N/A 204. Le circuit PLL 1 reçoit ce signal de référence 35 Sref et, du fait de l'opération effectuée ensuite, - 28 - produit l'horloge VCO_CLK synchronisée sur le signal de référence Sref. Le diviseur 104 de fréquence délivre en sortie le signal Pn d'impulsions au comparateur 101 de phase lorsqu'il a compté N impulsions d'horloge de l'horloge VCO CLK. Le comparateur 101 de phase compare l'instant de montée du signal de référence Sref fourni par le générateur 2 de signal de référence à un instant de montée du signal Pn d'impulsions. Après la comparaison, le comparateur 101 de phase délivre en sortie au LPF 102 le signal de différence de phase représentatif de la différence de temps entre ces signaux. Si la phase du signal de référence Sref est en avance sur la phase du signal Pn d'impulsions, le comparateur 101 de phase délivre en sortie au LPF 102 le signal de différence de phase qui fait croître la fréquence d'oscillation de l'OCT de façon à ce que la phase du signal Pn d'impulsions soit en avance. Si la phase du signal Pn d'impulsions est en avance sur la phase du signal de référence Sref, le comparateur 101 de phase délivre en sortie au LPF 102 le signal de différence de phase qui fait décroître la fréquence d'oscillation de l'OCT de façon à retarder la phase du signal Pn d'impulsions. Le LPF 102 élimine une composante à haute fréquence supérieure à la fréquence de coupure du signal de différence de phase délivré en sortie par le comparateur 101 de phase. L'OCT 103 règle la fréquence fout sur la base de la différence de phase indiquée par le signal de différence de phase et délivre en sortie l'horloge VCO CLK. En général, dans le synthétiseur de fréquence du type à interpolation linéaire, lorsque le convertisseur N/A 204 présente une erreur de décalage, même si les données devant être fournies sont à zéro, la sortie du convertisseur N/A 204 est décalée par rapport à zéro. - 29 - Par conséquent, pendant l'annulation de la réinitialisation du circuit 206 d'interpolation linéaire, le courant dû à cette erreur continue de charger le condensateur du circuit 206 d'interpolation linéaire. Par conséquent, l'instant de passage à zéro lors duquel le convertisseur N/A 204 est soumis à l'erreur de décalage, est décalé par rapport à celui du cas idéal lors duquel le convertisseur N/A 204 n'est pas soumis à l'erreur de décalage. Comme l'instant où la réinitialisation du circuit 206 d'interpolation linéaire n'est pas constante, le décalage de l'instant de passage à zéro n'est pas constant. Cela conduit à l'apparition d'une gigue dans l'horloge VCO CLK délivrée en sortie par le circuit PLL 1. Contrairement à cela, dans le synthétiseur de fréquence de ce mode de réalisation, le multivibrateur 214 monostable réinitialise le circuit 206 d'interpolation linéaire avec une période déterminée à l'avance par rapport à l'instant où le signal de référence Sref provenant de la bascule RS 213 passe à un niveau haut. Par conséquent, le décalage associé à l'erreur de décalage devient constant et le décalage de l'instant de passage à zéro devient également constant. Il en résulte que le synthétiseur de fréquence de ce mode de réalisation peut éviter la variation de fréquence (gigue) de l'horloge VCO CLK délivrée en sortie par le circuit PLL 1. Un troisième mode de réalisation du synthétiseur de fréquence de l'invention va être expliqué ci-après. Le synthétiseur de fréquence de ce mode de réalisation peut éviter un bruit dû à une erreur de décalage même si le convertisseur N/A 204 est soumis à cette erreur de décalage. Comme illustré sur la figure 7, comme pour le 35 synthétiseur de fréquence du premier mode de réalisation, le synthétiseur de fréquence de ce mode de - 30 - réalisation comprend le circuit PLL 1 et le générateur 2 de signal de référence. Le circuit PLL 1 produit un signal de synchronisation dont la phase est synchronisée sur la phase du signal de référence produit par le générateur 2 de signal de référence. Le circuit PLL 1 comprend le comparateur 101 de phase, le LPF 102, l'OCT 103, le diviseur 104 de fréquence et une section 105 de réglage de cadencement. Comme les fonctions et la relation de connexion des composants individuels du circuit PLL 1 de ce mode de réalisation sont fondamentalement identiques à celles du circuit PLL 1 du premier mode de réalisation, on n'expliquera ci-après que les différences par rapport au premier mode de réalisation. Le comparateur 101 de phase de ce mode de réalisation compare l'instant de sortie du signal S12 de cadencement de référence délivré en sortie par le générateur 2 de signal de référence à l'instant de sortie du signal de cadencement de comparaison (signal Sv retardé) délivré en sortie par la section 105 de réglage de cadencement et produit un signal de différence de phase qui indique la différence de niveau de signal entre les instants de sortie de ces signaux. Le diviseur 104 de fréquence de ce mode de réalisation compte l'horloge VCO CLK délivrée en sortie par l'OCT 103 et délivre en sortie le signal Pn d'impulsions chaque fois qu'il a compté N impulsions d'horloge, en divisant ainsi la fréquence de l'horloge VCOCLK par un facteur de division égal à N. Le diviseur 104 de fréquence fournit à la section 105 de réglage de cadencement le signal Pn d'impulsions produit. Le diviseur 104 de fréquence fournit également au générateur 2 de signal de référence le signal Pn d'impulsions en tant que signal d'annulation de réinitialisation. - 31 - La section 105 de réglage de cadencement règle le signal d'annulation de réinitialisation sur la base du signal de cadencement de référence délivré en sortie par le générateur 2 de signal de référence de telle façon que les temps des instants de passage à zéro et que le cadencement d'annulation de réinitialisation deviennent constants. La section 105 de réglage de cadencement retarde le signal Pn d'impulsions et délivre en sortie au comparateur 101 de phase le signal retardé en tant que signal Sv de cadencement de comparaison. Le signal Sv de cadencement de comparaison est délivré en sortie à l'instant de passage à zéro et la période du signal Pn d'impulsions est déterminée par la période du signal S12. Par conséquent, sur la base du signal de cadencement de référence, la section 105 de réglage de cadencement règle le cadencement d'annulation de réinitialisation à une valeur précédant l'instant de passage à zéro d'une certaine période de temps. Plus précisément, comme illustré sur la figure 7, la section 105 de réglage de cadencement comporte des bascules D 5-1 à 5-p (p étant un entier naturel). Les bascules D 5-1 à 5-p retardent séquentiellement et délivrent en sortie le signal Pn d'impulsions délivré en sortie par le diviseur 104 de fréquence, en synchronisme avec l'horloge VCO_CLK délivrée en sortie par l'OCT 103. La borne d'entrée de la bascule D 5-1 est connectée à la borne de sortie du diviseur 104 de fréquence et les bornes d'entrée des bascules D 5-2 à 5- p sont séquentiellement connectées aux bornes de sortie des bascules D 5-1 à 5-(p-1). La borne de sortie de la bascule D 5-p est connectée à une borne d'entrée du comparateur 101 de phase. Lorsque le signal est fourni à la borne d'entrée 35 de chacune des bascules D 5-1 à 5-p, chaque bascule D - 32 - fournit en sortie ce signal sur sa borne de sortie à l'instant du front montant suivant de l'horloge VCO CLK. Comme mentionné ci-dessus, comme la section 105 de réglage de cadencement comporte les bascules D 5-1 à 5- p, elle retarde le signal Pn d'impulsions d'un temps préréglé TX lorsqu'elle reçoit le signal Pn d'impulsions du diviseur 104 de fréquence. La section 105 de réglage de cadencement produit le signal Sv en tant que signal de cadencement de comparaison pour le comparer au cadencement de sortie du signal S12 en tant que signal de cadencement de référence et fournit au comparateur 101 de phase le signal Sv produit. Le nombre p des bascules D 5-1 à 5-p est défini à l'avance sur la base du temps TX et de la période Tvco de l'horloge VCO CLK de l'OCT 103. Le générateur 2 de signal de référence de ce mode de réalisation fonctionne en synchronisme avec l'horloge système CLK fournie et produit le signal S12 de cadencement de référence devant être fourni au circuit PLL 1. Le générateur 2 de signal de référence comprend la section 201 de production de phase, le circuit 202 à retard, le soustracteur 203, le convertisseur N/A 204, la source 205 de courant, le circuit 206 d'interpolation linéaire, le comparateur 207, la section 208 de réinitialisation, une unité de commande 209 de réinitialisation, le détecteur 210 de passage à zéro et la bascule D 211. Comme les fonctions et les relations de connexion des composants individuels du générateur 2 de signal de référence de ce mode de réalisation sont fondamentalement identiques à celles du générateur 2 de signal de référence du premier mode de réalisation, on n'expliquera ciaprès que les différences par rapport au premier mode de réalisation. La section 208 de réinitialisation de ce mode de réalisation est activée/désactivée en conformité avec un - 33 - signal de sortie de l'unité 209 de commande de réinitialisation qui est fourni à la borne de commande. Lorsque la section 208 de réinitialisation est activée, les charges électriques accumulées dans le condensateur du circuit 206 d'interpolation linéaire se déchargent, réinitialisant ainsi la tension du signal S11 de tension à une tension nulle. L'unité de commande 209 de réinitialisation fournit à la borne de commande de la section 208 de réinitialisation un signal de commande permettant d'activer/désactiver la section 208 de réinitialisation. Plus précisément, lorsque le signal S12 de cadencement de référence délivré en sortie par le comparateur 207 passe à un niveau H, l'unité 209 de réinitialisation active la section 208 de réinitialisation et réinitialise la tension du signal S11 à la tension nulle. Lorsque le signal Pn d'impulsions délivré en sortie par le diviseur 104 de fréquence du circuit PLL 1 s'élève à un niveau H, l'unité 209 de commande de réinitialisation désactive la section 208 de réinitialisation et annule la réinitialisation. Le signal de sortie du comparateur 207 est fourni au comparateur 101 de phase du circuit PLL 1 en tant que signal de cadencement de référence indiquant la phase spécifique du signal de référence. La bascule RS 213 peut être reliée à la borne de sortie du comparateur 207 de ce mode de réalisation pour constituer un circuit de masquage permettant d'éviter que le niveau de signal du signal S12 ne devienne un niveau H même si le signal S11 dépasse la tension nulle à d'autres moments que ceux où il est adjacent aux instants de passage à zéro, conformément aux premier et deuxième modes de réalisation. Dans ce cas, le signal de sortie de la bascule RS 213 est fourni au comparateur 101 de phase du circuit PLL 1 en tant que signal de référence indiquant la phase spécifique. - 34 - Se référant à présent aux figures 3A à 3J et 8A à 8G, on va fournir une explication du fonctionnement du synthétiseur de fréquence du troisième mode de réalisation conçu de la façon décrite ci-dessus. Les figures 8A à 8G sont des chronogrammes expliquant respectivement les données de différence d17 délivrées en sortie par le soustracteur 203, le signal de tension S11 délivré en sortie par le circuit 206 d'interpolation linéaire, le signal S12 de cadencement de référence délivré en sortie par le comparateur 207, le signal S13 de commande de réinitialisation délivré en sortie par l'unité de commande 209 de réalisation, le signal d'horloge VCO_CLK délivré en sortie par l'OCT 103, le signal Pn de cadencement de comparaison (signal d'impulsions) délivré en sortie par le diviseur 104 de fréquence et le signal Sv de cadencement de comparaison délivré en sortie par la section 105 de réglage de cadencement. On suppose que la section 201 de production de phase délivre en sortie une chaîne de données correspondant aux données de phase dli, comme illustré sur les figures 3A à 3J, au circuit 202 à retard en synchronisme avec l'horloge système CLK conformément au premier mode de réalisation. Les symboles "+" et "-" représentent respectivement les polarités positive et négative des données de phase. A l'instant t21, lorsque le registre 232 délivre en sortie la donnée de phase d13 = B_ et lorsque le registre 231 délivre en sortie la donnée de phase d12 = C+, le détecteur 210 de passage à zéro détecte les instants de passage à zéro. A l'instant t22, lorsque l'horloge système CLK passe au niveau haut, le détecteur 210 de passage à zéro réinitialise les registres 234 et 235 par l'intermédiaire de la bascule D 211. Lorsque le - 35 - convertisseur N/A 204 est réinitialisé, les données de phase d17 deviennent égale à zéro. A l'instant t23, lorsque l'horloge système CLK passe au niveau haut, le soustracteur 203 soustrait la donnée de phase d16 = 0 délivrée en sortie par le registre 235 à la donnée de phase d15 = B_, délivrée en sortie par le registre 234 et produit la donnée de différence d17 = B_. Le soustracteur 203 fournit au convertisseur N/A 204 les données de différence d17 produites. Le convertisseur N/A 204 convertit la donnée de différence d17 = B_ en un signal analogique. Comme illustré sur les figures 8A et 8B, la source 205 de courant fournit au circuit 206 d'interpolation linéaire un courant ayant une valeur de courant correspondant à ce signal analogique. Comme la donnée B est négative, la tension du signal S11 de tension du circuit 206 d'interpolation linéaire s'abaisse. Comme illustré sur les figures 3A à 3J, à l'instant t24, lorsque l'horloge système CLK passe au niveau haut, le soustracteur 203 soustrait la donnée de phase d16 = B_ délivrée en sortie par le registre 235 à la donnée de phase d15 = C+ délivrée en sortie par le registre 234, produit la donnée de différence d17 = C+ - B_ et fournit au convertisseur N/A 204 ces données produites. Le convertisseur N/A 204 convertit la donnée de différence d17 = C+ - B_ en un signal analogique. Comme illustré sur les figures 8A à 8C, la source de courant 205 fournit au circuit 206 d'interpolation linéaire un courant ayant une valeur de courant correspondant à la donnée de phase d17 = C+ - B_ et la tension du signal S11 de tension augmente. Lorsque la tension du signal S11 dépasse la tension nulle, le comparateur 207 délivre en sortie au comparateur 101 de phase le signal S12 de cadencement de référence au niveau H en tant que signal représentatif de la phase spécifique du signal de référence. Le - 36 - comparateur 207 délivre également en sortie à l'unité 209 de commande de réinitialisation le signal S12 de cadencement de référence au niveau H en tant que signal de réinitialisation. Lorsqu'elle reçoit le signal S12 de cadencement de référence au niveau H du comparateur 207, l'unité 209 de commande de réinitialisation délivre en sortie un signal S13 de commande de réinitialisation au niveau H à la section 208 de réinitialisation pour activer la section 208 de réinitialisation, comme illustré sur les figures 8C et 8D et réinitialise la tension du signal de tension sil à la tension nulle. Lorsque la tension du signal S11 de tension est réinitialisée à la tension nulle, le comparateur 207 règle le niveau de signal du signal S12 de cadencement de référence à un niveau L. Par conséquent, le comparateur 207 délivre en sortie le signal S12 de cadencement de référence de type impulsionnel au comparateur 101 de phase, comme illustré sur la figure 8D. Le diviseur 104 de fréquence délivre en sortie le signal Pn d'impulsions au niveau H à l'unité 209 de commande de réinitialisation lorsqu'il a compté N impulsions d'horloge de l'horloge VCO CLK, comme illustré sur les figures 8E et 8F. Lorsqu'elle reçoit le signal Pn d'impulsions au niveau H du diviseur 104 de fréquence, l'unité 209 de commande de réinitialisation fournit à la section 208 de réinitialisation le signal S13 de commande de réinitialisation au niveau L pour désactiver la section 208 de réinitialisation et annule la réinitialisation du signal S11 de tension, comme illustré sur les figures 8C, 8D et 8F. Le diviseur 104 de fréquence délivre en sortie le signal Pn d'impulsions à la section 105 de réglage de cadencement lorsqu'il a compté N impulsions d'horloge de l'horloge VCO CLK. - 37 - Lorsque le temps TX = Tvco x p s'est écoulé après fourniture du signal Pn d'impulsions, la section 105 de réglage de cadencement délivre en sortie le signal Sv de comparaison de cadencement au niveau H au comparateur 101 de phase représenté sur les figures 8F et 8G. Le comparateur 101 de phase compare l'instant de montée du signal S12 de cadencement de référence délivré en sortie par le comparateur 207 représenté sur la figure 8C à l'instant de montée du signal Sv de comparaison de cadencement représenté sur la figure 8G. Après la comparaison, le comparateur 101 de phase délivre en sortie au filtre LPF 102 le signal de différence de phase qui indique la différence de cadencement entre ces signaux. Si la phase du signal S12 de cadencement de référence est en avance sur la phase du signal Sv de comparaison de cadencement, le comparateur 101 de phase délivre en sortie au LPF 102 le signal de différence de phase qui fait croître la fréquence d'oscillation de l'OCT de façon à faire en sorte que la phase du signal Sv de comparaison de cadencement soit en avance. Si la phase du signal Sv de comparaison de cadencement est en avance sur la phase du signal S12, le comparateur 101 de phase délivre en sortie au LPF 102 le signal de différence de phase qui fait décroître la fréquence d'oscillation de l'OCT de façon à retarder la phase du signal Sv de comparaison de cadencement. Le LPF 102 élimine les composantes à haute fréquence supérieures à la fréquence de coupure du signal de différence de phase délivré en sortie par le comparateur 101 de phase. L'OCT 103 règle la fréquence fout sur la base de la différence de phase indiquée par le signal de différence de phase et délivre en sortie l'horloge VCO CLK. Lorsque la réinitialisation du circuit 206 d'interpolation linéaire est annulée, comme illustré sur - 38 - la figure 8D, le niveau de signal du signal S11 de tension du circuit 206 d'interpolation linéaire s'élève progressivement du fait de l'erreur du convertisseur N/A 204, comme illustré sur la figure 813. Lorsque le niveau du signal S11 s'élève, le cadencement de passage à zéro lorsque le convertisseur N/A 204 est soumis à une erreur devient plus rapide que le cadencement normal qui est le cadencement des passages à zéro lors desquels le convertisseur N/A 204 n'est pas soumis à une erreur. Le degré du décalage du cadencement de passage à zéro par rapport au cadencement normal devient cependant constant du fait de l'annulation de la réinitialisation du signal S11 de tension à des instants qui précèdent les instants de passage à zéro lors desquels le convertisseur N/A 204 est soumis à une erreur du temps préréglé TX, comme illustré sur les figures 8B à 8D et 8F. La figure 9 illustre le résultat de la vérification de la caractéristique de variation de fréquence du synthétiseur de fréquence de ce mode de réalisation par une simulation. Par contraste, la figure 13 illustre le résultat de la vérification de la caractéristique de variation de fréquence du synthétiseur de fréquence classique au moyen d'une simulation. Les conditions de ces simulations sont une fréquence de comparaison de phase de 8051 kHz, des rapports de division de fréquence de la fréquence du circuit PLL correspondant à un facteur de division de 50, une erreur de décalage de 0,3 % du convertisseur N/A, et une distorsion secondaire de 0,3 %. Lorsqu'on compare la figure 9 à la figure 13, dans le synthétiseur de fréquence classique, la variation de fréquence est de 213 kHz au maximum pour la période de 2,9 s, tandis que la variation de fréquence se produisant dans le synthétiseur de fréquence de ce mode de réalisation est réduite à 48 kHz au maximum. - 39 - Comme expliqué ci-dessus, conformément à ce mode de réalisation, le diviseur 104 de fréquence délivre en sortie à l'unité 209 de commande de réinitialisation le signal Pn d'impulsions permettant d'annuler la réinitialisation du signal S11 de tension. La section 105 de réglage de cadencement retarde le signal d'impulsions délivré en sortie à cet instant par le diviseur 104 de fréquence d'un temps déterminé à l'avance, et délivre en sortie le signal retardé en tant que signal Sv de comparaison de cadencement au comparateur 101 de phase. Par conséquent, la réinitialisation du signal S11 de tension est annulée avant l'instant de passage à zéro avant ce temps de retard et, quelle que soit l'erreur du convertisseur 204N/A, les positions dans le temps des instants d'annulation de réinitialisation et des instants de passage à zéro peuvent être constantes. Par conséquent, les spectres de brouillage (bruit) sont réduits, cela améliorant la caractéristique de fréquence. On va ensuite expliquer un mode de réalisation du procédé de production de trains d'impulsions de l'invention. La figure 10 est un organigramme illustrant le mode opératoire utilisé dans le processus de production de trains d'impulsions de ce procédé de production de train d'impulsions. Le processus de production de trains d'impulsions est par exemple effectué par le générateur 2 de signal de référence du synthétiseur de fréquence déjà décrit ou par un processeur (CPU (Unité Centrale de traitement Central Processing Unit) ou DSP (Processeur Numérique de Signal - Digital Signal Processor)) remplissant les mêmes fonctions que celles du générateur 2 de signal de référence. Comme illustré sur la figure 10, le processus de production de trains d'impulsions comprend une étape S23 - 40 - de calcul de phase consistant à calculer une chaîne de donnés de phase en synchronisme avec l'horloge système CLK, une étape S24 de détection consistant à détecter un instant de passage à zéro de la chaîne de données de phase calculée par l'étape S23 de calcul de phase, une étape S19 d'interpolation linéaire et une étape S25 de production d'ondes de sortie consistant à comparer une onde d'interpolation linéaire obtenue par l'étape S19 d'interpolation linéaire à une tension de 0 V et à produire une tension binaire en fonction du résultat de la comparaison de niveau. L'étape S19 d'interpolation linéaire comporte une étape S20 de réinitialisation consistant à décharger des charges électriques chargées dans un condensateur, une étape S21 de conversion N/A consistant à échantillonner et à bloquer séquentiellement les données de phase immédiatement avant l'instant de passage à zéro détecté et une différence entre deux données de phase avant et après l'instant de passage à zéro et à les convertir en une valeur analogique, et une étape S22 d'intégration consistant à convertir la valeur analogique obtenue par l'étape de conversion N/A S21 en un courant, et à charger ce courant dans le condensateur. Dans le procédé de production de trains d'impulsions de ce mode de réalisation, lors d'une étape S23 de calcul de phase, des données de réglage de fréquence sont tout d'abord additionnées de façon cumulative en synchronisme avec une horloge produite par un oscillateur à quartz ou autre pour calculer la chaîne de données de phase. Lors de l'étape S24 de détection, le signe positif ou négatif de la chaîne de données de phase calculée est ensuite vérifié et l'instant de passage à zéro est détecté. Conformément à l'invention, le point lors duquel la donnée de phase effectue un passage à zéro est détecté, mais le point où la donnée de phase franchit - 41 - une valeur de phase déterminée à l'avance autre que zéro peut également être détecté. Après la détection de l'instant de passage à zéro de la chaîne de données de phase, l'étape S19 d'interpolation linéaire est exécutée. Plus précisément, lors de l'étape S20 de réinitialisation, les charges électriques du condensateur et les données de phase avant l'instant de passage à zéro sont réinitialisées. Après cela, à l'instant de l'annulation de la réinitialisation, la donnée de phase A0 immédiatement avant l'instant de passage à zéro est échantillonnée et bloquée. La donnée de phase A0 échantillonnée et bloquée est convertie en une valeur analogique lors de l'étape S21 de conversion N/A. A l'instant d'une impulsion d'horloge faisant suite à l'instant d'annulation de la réinitialisation, une différence Al-AO entre la donnée de phase Al immédiatement après l'instant de passage à zéro et la donnée de phase A0 immédiatement avant l'instant de passage à zéro est échantillonnée et bloquée. La donnée de différence échantillonnée et bloquée est convertie en une valeur analogique par l'étape S21 de conversion N/A. Les valeurs analogiques obtenues lors de l'étape S21 de conversion N/A sont converties en des courants et les courants sont chargés dans le condensateur lors de l'étape S22 d'intégration. Une tension d'une borne non reliée à la masse du condensateur est délivrée en sortie sous la forme de l'onde d'interpolation linéaire. Après cela, lors de l'étape S25 de production d'onde de sortie, l'onde d'interpolation linéaire obtenue lors de l'étape d'interpolation linéaire est comparée à la tension de OV et un instant de passage à zéro précis est déterminé à partir du point de franchissement. Une forme d'onde de sortie obtenue lors de l'étape S25 de production d'onde de sortie devient une forme d'onde opérationnelle qui indique une valeur -42 - de tension de sortie constante dans laquelle l'instant de passage à zéro est un point de base et est fournie au comparateur de phase. Les étapes mentionnées ci-dessus sont effectuées 5 de façon répétée. Un autre mode de réalisation d'un procédé de production de trains d'impulsions de l'invention va ensuite être expliqué. Dans ce mode de réalisation, la période s'écoulant depuis la montée de l'onde de sortie obtenue lors de l'étape S25 de production d'ondes de sortie jusqu'à l'annulation de la réinitialisation soit constante pour réduire l'apparition d'une variation de fréquence dans l'onde de sortie due au décalage de l'instant de passage à zéro lorsqu'une erreur de décalage continue se produit, lors de l'étape S21 de conversion N/A. Plus précisément, la réinitialisation est commencée au moment du passage au niveau haut de l'onde de sortie obtenue par l'étape S25 de production d'onde de sortie, et est annulée au bout d'une certaine période de temps. A ce stade, l'instant de l'annulation de la réinitialisation est antérieur à l'instant d'annulation de la réinitialisation du premier mode de réalisation. Par conséquent, il s'écoule un certain temps depuis l'échantillonnage et le blocage de la donnée de phase par le convertisseur N/A avant l'instant de passage à zéro jusqu'au point où l'interpolation linéaire est effectuée. Au cours de cette période, le convertisseur N/A échantillonne et bloque une donnée à zéro et aucun courant de charge autre que le courant d'erreur dû à l'erreur de décalage ne passe. L'erreur de décalage est produite par une distorsion au moment de la conversion N/A. Un courant de décalage dû à l'erreur de décalage est maintenu chargé par le condensateur et est intégré au cours du temps. Par conséquent, le décalage de l'onde d'interpolation - 43 - linéaire croît proportionnellement au temps s'étant écoulé depuis l'instant d'annulation de la réinitialisation. Lorsque le temps s'étant écoulé depuis l'instant d'annulation de la réinitialisation jusqu'à l'instant de passage à zéro varie, une variation de fréquence se produit dans la forme d'onde de sortie et des spectres de bruit sont produits. Par conséquent, dans le deuxième mode de réalisation du procédé de production de trains d'impulsion de l'invention, lors de l'étape S20 de réinitialisation, la réinitialisation est effectuée pendant une certaine période de temps à partir d'un instant où l'onde de sortie passe au niveau haut (c'est-à-dire à partir de l'instant de passage à zéro). Par conséquent, l'intervalle de temps entre l'instant de passage à zéro et l'instant d'annulation de la réinitialisation peut être constant. Il en résulte que le décalage des instants de passage à zéro dû à l'erreur de décalage ne varie pas et devient constant, ce qui réduit la variation de fréquence dans l'onde de sortie. Divers modes de réalisation sont envisageables pour mettre en oeuvre l'invention qui n'est pas donc pas limitée aux modes de réalisation décrits ci-dessus. Par exemple, dans les modes de réalisation décrits ci-dessus, il est indiqué que la tension de franchissement est égale à la tension nulle. Cependant, la tension de franchissement peut ne pas être la tension nulle et peut être fixée à une tension souhaitée. Divers modes de réalisation et modifications peuvent être envisagés sans que l'on s'écarte du cadre de l'invention. Les modes de réalisation décrits ci-dessus doivent être considérés comme illustrant l'invention sans en limiter le cadre. Le cadre de la présente invention est défini dans les revendications annexées et non pas dans les modes de réalisation. Les diverses modifications apportées dans le contexte d'un - 44 - équivalent des revendications de l'invention et conformément à ces revendications doivent être considérées comme entrant dans le cadre de l'invention. - 45 - REVENDICATIONS 1. Synthétiseur de fréquence délivrant en 5 sortie un signal de synchronisation synchronisé sur un signal de référence, caractérisé par le fait qu'il comprend: un convertisseur (204) numérique/analogique qui convertit séquentiellement des données de différence de données de phase représentant la phase du signal de référence en une valeur analogique; un générateur (206) de signal de tension qui intègre la valeur analogique convertie par le convertisseur numérique/analogique afin de produire ainsi un signal de tension interpolé entre des niveaux de signal correspondant à deux des données de phase séquentielles dans le temps; une section (207, 213) de sortie de signal de cadencement de référence qui délivre en sortie un signal de cadencement de référence indiquant une phase spécifique du signal de référence à un instant où un niveau de signal du signal de tension produit par le générateur de signal de tension franchit une tension de réglage définie à l'avance; et une section (208) de réinitialisation qui réinitialise le signal de tension produit par le générateur de signal de tension à la tension de réglage. 2. Synthétiseur de fréquence suivant la 30 revendication 1, caractérisé par le fait qu'il comprend en outre: un comparateur (101) de phase qui compare un cadencement de sortie du signal de cadencement de référence délivré en sortie par ladite section de sortie de signal de cadencement de référence à un cadencement de sortie d'un signal de cadencement de comparaison - 46 - produit sur la base du signal de synchronisation et qui délivre en sortie un signal de différence de phase représentatif d'une différence de niveau de signal entre les cadencements de sortie des deux signaux; et un générateur (103) de signal de synchronisation qui ajuste et règle une fréquence sur la base du niveau de signal du signal de différence délivré en sortie par le comparateur de phase et produit le signal de synchronisation avec la fréquence ajustée et définie. 3. Synthétiseur de fréquence suivant la revendication 1, caractérisé par le fait qu'il comprend en outre un détecteur (210) qui détecte un instant de passage lors duquel les données de phase varient en franchissant la tension de réglage, caractérisé en ce que la section de réinitialisation réinitialise le signal de tension lors de la détection de l'instant de franchissement par le détecteur. 4. Synthétiseur de fréquence suivant la revendication 1, caractérisé par le fait qu'il comprend en outre une unité (214) de commande de réinitialisation qui délivre en sortie un signal de réinitialisation permettant de faire en sorte que la section de réinitialisation ne réinitialise le signal de tension que pendant un temps déterminé à l'avance par rapport audit instant de sortie du signal de cadencement de référence sur la base du signal de cadencement de référence, et caractérisé en ce que la section de réinitialisation réinitialise le signal de tension en réponse au signal de réinitialisation provenant de l'unité de commande de réinitialisation. - 47 - 5. Synthétiseur de fréquence suivant la revendication 2, caractérisé par le fait qu'il comprend en outre: une section (104) de comptage qui divise en fréquence le signal de synchronisation par un facteur de division égal à N et délivre en sortie un signal de division de fréquence; une section (105) de réglage de cadencement qui retarde le signal de division de fréquence d'un temps déterminé à l'avance et qui fournit le signal retardé en tant que signal de cadencement de comparaison au comparateur de phase; et une unité (209) de commande de réinitialisation qui réinitialise le signal de tension en réponse au signal de cadencement de référence et annule la réinitialisation du signal de tension sur la base du signal de division de fréquence. 6. Appareil de production de trains d'impulsions qui produit un train d'impulsions devant être un signal de cadencement de référence pour un circuit de boucle à verrouillage de phase (PLL) (1), caractérisé par le fait qu'il comprend: un convertisseur (204) numérique/analogique qui convertit séquentiellement des données de différence correspondant à des données de phase représentatives d'une phase du signal de référence en une valeur analogique; un intègre la convertisseur générateur (206) de signal de tension qui valeur analogique convertie par le numérique/analogique afin de produire ainsi un signal de tension interpolé entre des niveaux de signal correspondant à deux des données de phase séquentielles dans le temps; une section (207, 213) de sortie de signal de cadencement de référence qui délivre en sortie un signal - 48 - de cadencement de référence indiquant une phase spécifique du signal de référence à un instant où un niveau de signal du signal de tension produit par le générateur de signal de tension franchit une tension de réglage définie à l'avance; et une section de réinitialisation (208) qui réinitialise le signal de tension produit par le générateur de signal de tension à la tension de réglage. 7. Appareil de production de trains d'impulsions suivant la revendication 6, caractérisé par le fait qu'il comprend en outre: une unité (214) de commande de réinitialisation qui délivre en sortie un signal de réinitialisation permettant à la section de réinitialisation de ne réinitialiser le signal de tension que pendant une durée déterminée à l'avance à partir de l'instant de sortie du signal de cadencement de référence, et caractérisé en ce que la section de réinitialisation réinitialise le signal de tension en réponse au signal de réinitialisation provenant de l'unité de commande de réinitialisation. 8. Appareil de production de trains d'impulsions suivant la revendication 6, caractérisé par le fait qu'il comprend en outre une unité (209) de réinitialisation qui réinitialise le signal de tension en réponse au signal de cadencement de référence délivré en sortie par l'unité de commande de réinitialisation, et annule la réinitialisation du signal de tension sur la base d'un signal de division de fréquence fourni par le circuit PLL. - 49 - 9. Procédé de production de trains d'impulsions consistant à produire un signal de train d'impulsions, caractérisé par le fait qu'il comprend: une étape (S22) de conversion N/A consistant à échantillonner et bloquer séquentiellement une donnée de phase A0 immédiatement avant un point de prédiction du fait qu'un signal de tension, qui est interpolé entre des données de phase continues provenant d'une chaîne de données de phase d'un signal de référence synchronisé sur une horloge, qui franchit une tension de réglage définie à l'avance, et une différence Al-AO entre une donnée de phase Al immédiatement après le point de prédiction et la donnée de phase A0 immédiatement avant le point de prédiction, et à convertir une valeur échantillonnée et bloquée en une valeur analogique; une étape (S22) d'intégration consistant à produire le signal de tension proportionnellement à une valeur intégrale obtenue par intégration de la valeur analogique; une étape de sortie de signal consistant à délivrer en sortie un signal de cadencement de référence en tant que signal de train d'impulsions représentatif d'une phase spécifique du signal de référence à un instant où le signal de tension franchit la tension de réglage; et une étape (S20) de réinitialisation consistant à réinitialiser le signal de tension de façon à ce que le signal de tension se transforme en la tension de réglage après que le signal de cadencement de référence a été délivré en sortie. 10. Procédé de production de trains d'impulsions suivant la revendication 9, caractérisé par le fait qu'il comprend en outre: - 50 - une étape (S23) de calcul de phase consistant à calculer la chaîne de données de phase synchronisée sur l'horloge; une étape (S24) de détection consistant à 5 détecter un instant de franchissement prédit sur la base de la chaîne de données de phase; et une étape (S25) de sortie de signal binaire consistant à comparer un niveau de signal du signal de tension à un niveau de signal de la tension de réglage et à délivrer en sortie un signal binaire pour produire le signal de cadencement de référence sur la base d'un résultat de comparaison. 11. Procédé de production de trains d'impulsions suivant la revendication 9, caractérisé en ce que l'étape de réinitialisation annule la réinitialisation du signal de tension à un instant retardé d'un temps déterminé à l'avance par rapport à un instant de réinitialisation du signal de tension.