Brevet FR2883084A1 — publié le 20060915

APPAREIL ET PROCEDE DE COMMANDE DE MODES DE TEST D'UN VERROU BALAYABLE DANS UNE CHAINE DE BALAYAGE DE TEST Arrière-plan [0001] Les systèmes électriques contemporains sont généralement intégrés dans des circuits intégrés de très grande échelle (VLSI) qui contiennent des centaines de milliers, quand ce ne sont pas des millions, de cellules électriques. D'habitude, ces cellules sont groupées en unités fonctionnelles qui peuvent comprendre des circuits logiques combinatoires et des circuits logiques séquentiels comprenant des éléments de mémoire à signal d'horloge que l'on appelle verrous fonctionnels. Après la fabrication, chaque circuit VLSI est testé afin de vérifier la fonctionnalité de ses circuits logiques et de leurs interconnexions. Afin de réaliser ce processus, les circuits VLSI sont fabriqués de manière à comporter des circuits de test intégrés (BIT) qui peuvent se présenter sous forme de chaînes de balayage JTAG, par exemple. Les circuits à chaîne de balayage JTAG sont conçus et actionnés par une unité de commande de processus d'accès de test (TAP) conforme à la norme IEEE 1149.1. [0002] Typiquement, les verrous des unités fonctionnelles dans un circuit VLSI sont interfacées avec des verrous de balayage correspondants dans une chaîne de balayage de limite, comme le montre par exemple le diagramme schématique de la figure 1. Plus précisément, plusieurs verrous de balayage SL1, ..., SLN d'une chaîne de balayage de test sont contrôlés par l'unité de commande TAP 10 afin de tester l'unité logique fonctionnelle 12 représentée par les.lignes en tirets. Chaque verrou de balayage SL1, ..., SLN est couplé à un verrou fonctionnel correspondant FL1, ... FLN de l'unité 12 par des lignes de signaux S1, ... , SN, respectivement. Des motifs de bits de test sont envoyés par l'unité de commande TAP 10 aux verrous de balayage SL1, ..., SLN par le biais d'un bus série qui est relié par marguérite entre les ports série d'entrée (SI) et les ports série de sortie (SO) des verrous SLl, ..., SLN. Le bus série 14 démarre et arrête l'unité de commande TAP 10 de sorte que les données de test résultantes puissent être lues depuis les verrous de balayage SL1, ..., SLN vers l'unité de commande TAP 10. 3] Lors du fonctionnement, l'unité de commande TAP 10 peut être actionnée par des signaux de bus JTAG normalisés TCK, TDI, TDO, TRST et TMS afin de contrôler le flux de données de motifs de bits résultantes et de test sur le bus série 14 par le biais de signaux de commande comprenant le décalage (Shift), la mise à jour (Update) et l'écriture (Write), envoyé vers les verrous de balayage SL1, ..., SLN par un bus parallèle 16. Les verrous de balayage SL1, ..., SLN peuvent échanger des données de test avec les verrous fonctionnels FL1, ..., FLN correspondants respectifs de l'unité 12 par le biais de lignes de signaux respectives S1, ..., SN en utilisant une horloge maître ou de circuit MCK qui peut être générée par un générateur d'horloge 10. Chaque combinaison d'un balayage et d'un verrou fonctionnel est communément appelée verrou balayable dans la chaîne de balayage de test. Ainsi, l'unité de commande TAP 10 peut introduire des données de test dans chaque verrou balayage (mode de contrôlabilité) ou lire les données test résultantes dans un verrou balayable (mode d'observabilité), mais pas les deux, en utilisant l'horloge MCK et les signaux de commande du bus 16. A partir du motif de bits résultant, l'unité de commande TAP 10 peut déterminer une défaillance dans la fonctionnalité et/ou l'interconnexion des circuits de l'unité 12. I1 convient de noter que la partie balayage SL1, ..., SLN n'échangera pas de données à moins que la lecture ou l'écriture soient activées. Lorsque la lecture est activée, des données sont transférées depuis un verrou fonctionnel FL vers un verrou de balayage SL par le biais de lignes de signaux respectives S tandis que, lorsque l'écriture est activée, des données sont transférées depuis un verrou de balayage SL vers un verrou fonctionnel FL par le biais de lignes de signaux respectives S. [0004] Un circuit à combinaison de verrou balayage donné à titre d'exemple et pouvant être utilisé dans le mode de réalisation de la figure 1, est représenté dans le diagramme schématique de la figure 2. S'agissant de la figure 2, un verrou de balayage, qui est représentatif des verrous dans la chaîne de balayage SL1, ..., SLN, est couplé à son verrou fonctionnel correspondant 22 dans l'unité logique fonctionnelle 12 par deux lignes de signaux fb et inl par exemple. Le verrou fonctionnel 22 peut être un verrou sensible au niveau qui sera décrit plus en détail ci-après. Le verrou de balayage 20 est également couplé au bus série 14 et aux signaux de commande décalage, mise à jour et écriture du bus parallèle 16. Lors de l'opération fonctionnelle, des données sont fournies à un port d'entrée 24 du verrou fonctionnel 22 par une ligne de signaux appelée in . Une porte 26 peut être disposée dans la ligne de signaux in afin d'agir comme tampon pour le signal de données. Une horloge de verrou NCK, qui peut être dérivée-de l'horloge maître MCK (voir figure 1), par exemple, commande la capture des données au niveau du port 24 par le verrou 22, comme on le verra par la suite dans la description. Dans ce mode de réalisation, l'horloge NCK est dérivée de l'horloge maître MCK par un circuit d'actionnement dAhorloge 28 qui* permet à l'horloge NCK d'être envoyée sous forme d'impulsion ou déclenchée. 5] Ainsi, lorsque l'horloge NCK passe à une logique un ou élevée, le verrou 22 est ouvert pour que les données au niveau du port 24 puissent entrer dans le verrou 22 tandis que, lorsque l'horloge NCK passe à une logique zéro ou basse, les données entrées sont capturées par le verrou fonctionnel 22 au niveau du port de sortie 30. Si les présents verrous sensibles au niveau utilisent le niveau positif (c'est à dire une logique élevée ou 1) du MCK pour s'ouvrir, il est clair que d'autres types de verrous sensibles au niveau peuvent utiliser le niveau négatif (c'est à dire la logique basse ou 0) afin de s'ouvrir. Dans un cas comme dans l'autre, lorsque le signal d'activation n'est pas à une logique élevée ou 1, la sortie de l'actionneur d'horloge 28 ou NCK est maintenue basse indépendamment de l'état logique du MCK. 6] Les déposants ont découvert certaines limites aux ensembles des types décrits précédemment dans le cadre des figures 1 et 2, comme on le verra ci-après. A ce jour, un verrou balayable unique d'une chaîne de balayage de test ne peut pas être à la fois observable et contrôlable car le circuit d'actionnement d'horloge 28 de chacun d'eux est réglé soit pour le mode de test d'observabilité du fonctionnement, soit pour le mode de test de contrôlabilité du fonctionnement, mais pas pour les deux. Lorsqu'un verrou balayable est réglé pour l'opération en mode d'observabilité, une entrée d'actionnement (en) de l'actionneur d'horloge 28 est couplée à une tension d'alimentation VDD. Cela permet à l'horloge NCK d'être mise sous forme d'impulsions, c'est à dire de passer de bas à haut puis à nouveau à bas, de manière proportionnelle à l'horloge maître MCK. Ainsi, avec chaque impulsion de l'horloge de verrou NCK, le verrou fonctionnel 22 capture les données au niveau de son port 24. Lors de certaines captures, le signal mise à jour peut être mis sous forme d'impulsions afin de transférer les données capturées du verrou 22 par les lignes de signaux ini et fb vers le verrou de balayage 20. Ensuite, en utilisant le signal de décalage, les données du verrou de balayage 20 peuvent être décalées et envoyées par le bus série 14 pour revenir vers l'unité de commande TAP 10 (voir figure 1) afin d'être analysées. De cette manière, les données capturées du verrou 22 peuvent être observées à certains moments par l'unité de commande TAP 10. 7] Lorsqu'un verrou balayable est réglé pour une opération en mode d'observabilité, l'entrée en de l'actionneur d'horloge 28 est couplée à un signal qui est bas lorsque les données sont balayées par le biais d'un bus série 14 dans ou par le verrou 20. En résultat, l'horloge de verrou NCK est forcée vers le bas et désactivée pendant cette période de test de chaîne de balayage. Ainsi, les données de test peuvent être balayées dans le verrou 20 par le biais du bus série 14 en utilisant le signal de décalage, par exemple, puis écrites dans le verrou fonctionnel 22 par le biais des lignes de signaux fb et in1 en mettant sous forme d'impulsions le signal d'écriture qui commande les données au niveau de son port de sortie 30 sans interférences de l'horloge de verrou NCK. 8] Dans le cas où un verrou balayable réglé pour une opération observable tente d'écrire des données dans le verrou 22, l'horloge NCK continue d'être déclenchée pendant les opérations d'écriture. Ainsi, les données de test inscrites dans le verrou fonctionnel 22 depuis le verrou de balayage 20 sont écrasées par les données entrées au niveau du port 24 lors de l'impulsion suivante de l'horloge NCK. De façon similaire, si un verrou balayable est réglé pour une opération contrôlable, l'horloge de verrou NCK est désactivée pendant le balayage des données de test et, en résultat, les données au port 24 ne peuvent pas être capturées par le verrou 22 pendant cette période. Ainsi, les opérations fonctionnelles du verrou 22 en réponse aux données de test peuvent ne pas être correctement observées. Résumé [0009] Selon un aspect de la présente invention, l'appareil permettant de contrôler un mode de test opérationnel d'un verrou balayable dans une chaîne de balayage de test, et dans lequel le verrou balayable comprend un verrou de balayage et un verrou fonctionnel couplé à celui-ci, comprend: un premier circuit pour appliquer un signal d'horloge vers le verrou fonctionnel, le verrou fonctionnel réagissant au signal d'horloge appliqué afin de capturer des données opérationnelles, et le premier circuit comprenant une entrée pour contrôler la commande de ses opérations; et un second circuit gouverné par un signal de sélection afin d'appliquer un premier signal ou un second signal choisi à l'entrée du premier circuit afin de commander le verrou balayable entre les modes de test contrôlable et observable du fonctionnement. Selon un mode de réalisation possible lorsque le premier signal est appliqué à l'entrée du premier circuit, l'application du 'signal d'horloge vers le verrou fonctionnel est désactivée, faisant passer le verrou balayable dans un mode de test contrôlable, ce qui permet au verrou de balayage de contrôler les données de sortie du verrou fonctionnel, et caractérisé en ce que, lorsque le second signal est appliqué à l'entrée du premier circuit, l'application du signal d'horloge vers le verrou fonctionnel est activée, faisant passer le verrou balayable en mode observable, ce qui permet au verrou de balayage d'observer les données capturées du verrou fonctionnel. De manière avantageuse le second circuit comprend un circuit multiplexeur de signal (102) gouverné par le signal de sélection et comprenant des première et seconde entrées couplées aux premier et second signaux, respectivement, ainsi qu'une sortie couplée à l'entrée du premier circuit. L'appareil peut en outre comprendre un circuit de verrouillage de mode de balayage (100) qui peut être réglé de manière à générer le signal de sélection qui gouverne la sélection du second circuit entre les premier et second signaux. s Le circuit de verrouillage de mode de balayage peut comprendre un verrou balayable de mode de balayage. Selon un autre aspect, l'invention concerne un procédé de commande d'un mode de test opérationnel d'un verrou balayable dans une chaîne de balayage de test, lequel verrou balayable comprend un verrou de balayage et un verrou fonctionnel couplé à ce dernier, lequel procédé est caractérisé en ce qu'il comprend les étapes consistant à : - appliquer un signal d'horloge vers ledit verrou fonctionnel; - capturer des données opérationnelles à l'aide dudit verrou fonctionnel en réponse au dit signal d'horloge appliqué ; -gouverner un circuit afin de choisir entre un premier signal et un second signal; et - contrôler l'application du signal d'horloge vers ledit verrou fonctionnel à l'aide dudit signal choisi afin de commander ledit verrou balayable entre les modes de test contrôlable et observable du fonctionnement. Ce procédé peut comprendre des étapes consistant à désactiver l'application du signal d'horloge vers le verrou fonctionnel à l'aide du premier signal, faisant passer le verrou balayable dans un mode de test contrôlable permettant au verrou de balayage de commander les données de sortie du verrou fonctionnel, et à activer l'application du signal d'horloge vers le verrou fonctionnel à l'aide du second signal, faisant passer le verrou balayable dans un mode observable permettant au verrou de balayage d'observer les données capturées du verrou fonctionnel. Le circuit peut être gouverné par un signal de sélection afin de choisir entre les premier et second signaux. Selon encore un autre aspect, l'invention concerne un système permettant de tester par chaîne de balayage une unité électrique, caractérisé en ce que ledit système comprend: -plusieurs verrous balayables couplés à ladite unité électrique, chacun desdits plusieurs verrous balayables comprenant un verrou de balayage couplé à un verrou fonctionnel de ladite unité électrique, et chacun desdits plusieurs verrous de balayage étant configuré dans une chaîne de balayage de test; -un premier circuit permettant de définir un premier sous-ensemble desdits plusieurs verrous fonctionnels dans un mode de test contrôlable, chaque verrou fonctionnel dudit premier sous-ensemble réagissant à des données de test d'entrée depuis les verrous de balayage correspondants vers ladite unité électrique; et -un second circuit permettant de définir un second sousensemble desdits plusieurs verrous fonctionnels dans un mode de test observable, chaque verrou fonctionnel dudit second sous-ensemble réagissant aux données de test résultantes de ladite unité électrique et permettant de mettre à jour le verrou de balayage correspondant à l'aide des données de test résultantes observées. Chacun desdits premier et second circuits peut en outre comprendre un circuit de verrouillage de mode de balayage réglable. Brève description des dessins 0] La figure 1 représente un diagramme schématique d'un système, donné à titre d'exemple, de chaîne de test de balayage d'une unité logique fonctionnelle; [0011] La figure 2 représente un diagramme schématique d'une combinaison de verrou de balayage/verrou fonctionnel pouvant être utilisée comme verrou balayable; [0012] Les figures 3A et 3B représentent de manière composite 5 un schéma de circuit donné à titre d'exemple d'un verrou de balayage; [0013] La figure 4 représente un schéma de circuit d'un verrou fonctionnel sensible au niveau donné à titre d'exemple; [0014] La figure 5 représente un diagramme schématique d'un verrou balayable, donné à titre d'exemple, pour les tests de chaîne de balayage; ] La figure 6 représente un diagramme schématique d'un système, donné à titre d'exemple, pour les tests de chaîne de balayage d'une unité logique fonctionnelle; et [0016] La figure 7 représente un organigramme d'un mode de réalisation du procédé de contrôle d'un mode de test opérationnel d'un verrou balayable. Description détaillée de l'invention 7] Afin de mieux comprendre le fonctionnement des présents modes de réalisation, les circuits schématiques de balayage et de verrous fonctionnels, qui sont donnés à titre d'exemple, sont illustrés dans les figures 3A, 3B et 4, respectivement. Ces circuits donnés à titre d'exemple peuvent être utilisés dans les présents modes de réalisation qui seront décrits ci- après. Par la suite, les figures 3A et 3B seront considérées de manière composite comme étant la figure 3. Le verrou de balayage donné à titre d'exemple de la figure 3 comprend des transistors NMOS et PMOS ainsi que des paires de transistors à semi-conducteur à oxyde métallique complémentaires (CMOS). Toutes les paires de CMOS du circuit sont couplées entre les bus d'alimentation VDD et la terre GND. S'agissant de la figure 3, le signal de décalage SHIFT est couplé par une paire CMOS de manière à produire le signal ns qui est couplé par une autre paire CMOS 42 de manière à produire le signal bshift. De manière similaire, le signal de balayage in (sin) est couplé par une paire CMOS 44 de manière à produire le signal nsin qui est couplé par une autre paire CMOS 46 de manière à produire le signal bsin. Le signal bsin est couplé par les canaux parallèles d'une paire de transistors NMOS et PMOS 48 et 50, respectivement, qui sont couplés de source-à-source et de drain-à-drain. Le transistor NMOS 48 est commandé par le signal bshift et le transistor PMOS 50 est commandé par le signal complémentaire ns. Le côté drain de la paire de transistors 48 et 50 donne le signal sd0 qui est couplé par une paire CMOS 52 de manière à produire le signal sdl qui est couplé par une autre paire CMOS 54 de manière à produire le signal sd2. Le signal sdl est également couplé aux portes d'une autre paire CMOS 53 dont la sortie est couplée en retour au signal sd0. 8] Il convient de noter que les transistors 52 et 53 permettent au sd0 et au sdl de conserver un état verrouillé lorsque les transistors 48 et 50 sont fermés. En outre, lorsque les transistors 48 et 50 sont ouverts, le sd0 passe à l'état du signal bsin. De la même manière, lorsque les transistors 64 et 66 sont ouverts, le nsout passe à l'état de sd2. La paire de transistors 48 et 50 agit de manière complémentaire avec la paire de transistors 64 et 66 (c'est à dire que lorsqu'une paire de transistors est ouverte, l'autre paire est fermée). 9] Le signal sd0 est également couplé à la terre GND par une paire de transistors NMOS connectés en série 56 et 58, le transistor 56 étant commandé par le signal inl.et le transistor 58 étant commandé par le signal de mise à jour UPDATE. De la même manière le signal sdl est également couplé à GND par une paire de transistors NMOS connectés en série 60 et 62, le transistor 60 étant commandé par le signal fb et le transistor 62 étant commandé par le signal UPDATE. Le signal sd2 est couplé par les canaux parallèles d'une paire de transistors NMOS et PMOS 64 et 66, respectivement, qui sont couplés de source-à-source et de drainà-drain. Le transistor NMOS 64 est commandé par le signal ns et le transistor PMOS 66 est commandé par le signal complémentaire bshift. Le côté drain de la paire de transistors 64 et 66 donne le signal nsout qui est couplé par une paire CMOS 68 de manière à produire le signal de sortie de balayage sout. En outre, le signal nsout est couplé à VDD par un transistor PMOS qui est commandé par le signal sout, et est également couplé à GND par une paire de transistors NMOS connectés en série 72 et 74, te transistor 72 étant commandé par le signal sout et le transistor74 étant commandé par le signal bshift. 0] La description qui précède du circuit de verrou de balayage de la figure 3 permet d'effectuer un balayage du motif des données de test. Par exemple, les données de test présentées au port d'entrée de balayage sin sont décalées vers la section centrale sous forme de signaux sd0 et sdl par le biais de la paire de transistor 48, 50 lorsque SHIFT change d'état, puis sont décalées vers le port de sortie de balayage sout par le biais de la paire de transistors 64, 66 lorsque SHIFT revient à son état statique. De cette manière, les données de test série peuvent être décalées par les verrous de balayage de chaîne jusqu'à ce que tous les verrous de balayage possèdent les données de test correctes stockées en tant que sd0 et sdl. Les données de test stockées dans les verrous peuvent être écrites vers leurs verrous fonctionnels correspondants par le biais des lignes de signaux fb et inl en utilisant le circuit de verrou de balayage qui va maintenant être décrit. 1] S'agissant encore de la figure 3, les lignes de signaux fb et inl sont couplées à GND par des paires respectives de transistors NMOS 80, 82 et 84, 86. Les transistors 84 et 80 sont commandés par les signaux sd0 et sdl, respectivement, et les transistors 82 et 86 sont tous deux commandés par le signal d'écriture WRITE. Ainsi, les données de test stockées dans le verrou de balayage 20 sous forme de sd0 et de sdl peuvent être transférées vers les lignes de signaux inl et fb couplées au verrou fonctionnel 2 lorsque le signal WRITE change d'état. Ensuite, les données de test sur les lignes de signaux fb et inl peuvent être capturées et stockées par le verrou fonctionnel 22 lorsque WRITE est confirmé. 2] En outre, lorsque le signal WRITE est à l'état dormant, les états logiques des lignes de signaux fb et inl sont commandés par l'état logique du verrou fonctionnel 22, et peuvent être échantillonnés (observés) par le verrou de balayage 20. Plus précisément, lorsque le signal de mise à jour UPDATE est mis sous forme d'impulsions, les états logiques des lignes inl et fb sont transférés vers les signaux sd0 et sdl par le biais des paires de transistors 56, 58 et 60, 62, respectivement. Les signaux sd0 et sdl commandent l'état logique de sd2 qui est transféré vers le port de sortie de balayage par le biais de la paire de transistors 64, 66 et de la paire CMOS 68. Les données échantillonnées ou observées résultantes du verrou fonctionnel 22 peuvent être décalées en série et renvoyées à l'unité de commande TAP 10 de la même manière que décrit précédemment pour le balayage dans les données des verrous de balayage. L'unité de commande TAP 10 peut analyser les données de réponse afin de déterminer si une ou plusieurs défaillances se sont produites. 3] Le circuit de verrou fonctionnél sensible au niveau et donné à titre d'exemple dans la figure 4 comprend également des transistors NMOS et PMOS ainsi que des paires de transistors à semi-conducteur à oxyde métallique complémentaires (CMOS). Toutes les paires de CMOS du circuit sont couplées entre les bus d'alimentation VDD et la terre GND. S'agissant de la figure 4, l'horloge de verrou NCK ordonne à une paire CMOS 88 de produire la barre NCK de signal complémentaire. L'entrée de données au niveau du port 24 est couplée par les canaux d'une paire de portes PMOS et NMOS 90 qui sont couplées de drain-à-drain et de source-àsource. Les paires de portes 90 sont actionnées par l'horloge de verrou NCK et sa barre NCK complémentaire. Les connexions de drain communes des portes 90 sont couplées à une paire CMOS 92 qui produit son complément au niveau de la sortie O, et sont également couplées à la ligne de signal fb par une autre paire CMOS 93. Les drains communs de 90 sont également couplés: (1) à la ligne de signaux inl; (2) au GND par une paire de portes NMOS connectées en série 94 et 96, la porte 94 étant actionnée par la barre NCK et la porte 96 étant actionnée par la ligne de signaux fb; et (3) au VDD par une porte PMOS 98 qui est actionnée par la sortie de la paire CMOS 93 ou la ligne de signaux fb. 4] Lors du fonctionnement, lorsque l'horloge NCK devient élevée, le verrou est ouvert, ce qui signifie que les données d'entrée au port 24 passent par les portes 90 jusqu'à la ligne 91 du verrou. Lorsque l'horloge NCK devient basse, les portes 90 sont fermées, ce qui signifie que les données d'entrée au port 24 n'auront aucun effet sur la sortie O du verrou. Les données quelles qu'elles soient sur la ligne 91 seront transférées vers la sortie O par la paire CMOS 92. Les données stockées et leur complément peuvent être observées par le verrou de balayage sur les lignes de signaux inl et fb, respectivement. Lorsque le NCK est bas, les données peuvent être stockées dans le verrou par les lignes de signaux uni et fb, puis transférées vers la sortie par la paire CMOS 92. Il convient de noter que si l'horloge NCK de verrou devient élevée, les données d'entrée au port 24 vont écraser les données sur les lignes de signaux inl et fb. 5] La figure 5 représente un diagramme schématique d'un verrou balayable 22 donné à titre d'exemple pour le test de chaîne de balayage d'une unité logique fonctionnelle. De nombreux composants du système de la figure 5 sont les mêmes que ceux décrits pour 1 système donné à titre d'exemple des figures 1 et 2. Ainsi, le lecteur peut utiliser les mêmes numéros de référence et se reporter à la description faite précédemment de ces composants communs du système. S'agissant de la figure 5, un verrou de mode de balayage 100 peut être ajouté au système afin de commander l'entrée de sélection d'un multiplexeur de signaux MUX 102. Le verrou de mode de balayage 100 peut être du type balayable décrit dans le cadre des modes de réalisation des figures 2, 3 et 4, par exemple. La sortie du MUX peut être couplée de manière à activer l'entrée (en) du circuit d'actionnement d'horloge 28 d'un ou de plusieurs verrous balayables de la chaîne de balayage de test (voir figure 1). Le MUX 102 peut comprendre deux entrées, une entrée étant couplée à l'alimentation VDD et l'autre étant couplée à un signal de désactivation de balayage (SCAN_DISABLE) qui a été décrit précédemment comme étant le signal qui est réglé logiquement à un niveau bas lorsque les données sont balayées par le biais du bus série 14 dans ou par les verrous de balayage. 6] La sortie O du verrou de mode de balayage 100, qui peut être la sortie de la partie verrou fonctionnel de celui-ci, commande par exemple la sélection de l'entrée qui est couplée à la sortie du MUX 12, c'est à dire entre VDD et SCAN DISABLE, par exemple. Dans un mode de réalisation, le verrou de mode de balayage 100 peut être couplé à l'unité de commande TAP 10 et commandé par celle-ci en utilisant les lignes de signaux de sortie de balayage (scan out), d'écriture (W) et de décalage (Sh) de celle-ci. Afin de réduire le nombre de lignes de signaux réparties dans le circuit intégré, le verrou de mode de balayage 100 peut faire partie d'une chaîne de balayage associée (voir figure 1). Dans une opération typique du verrou de mode de balayage 100, l'unité de commande TAP 10 peut présenter le statut de bits voulu sur la ligne de sortie de balayage couplée à l'entrée SI du verrou de mode de balayage 100 et le balayer dans le verrou de balayage 20 de celui-ci en mettant le signal de décalage sous forme d'impulsions. Ensuite, le signal d'écriture (W) peut être activé afin de fournir le statut de bits voulu sur les lignes fb et inl vers la sortie de la partie verrou fonctionnel du verrou 100. Le statut de bits établi à la sortie du verrou 100 va commander la sélection d'entrée du MUX 102. 7] S'agissant de la figure 5, lorsque le MUX 102 est commandé de manière à choisir l'entrée VDD, une VDD est appliquée à l'entrée en du circuit actionneur d'horloge 28 du verrou balayable. Dans ce mode, l'horloge NCK de verrou continue d'actionner le verrou 22 du verrou' balayable de manière à capturer des données depuis le port 24, permettant ainsi aux données du verrou balayable d'être mises à jour et balayées dans une unité de commande TAP 10 de temps en temps par la chaîne de balayage de test et par le biais des lignes de signaux fb et inl du verrou de balayage 10. Ainsi, ce mode rend observables les données des verrous balayables. 8] De plus, lorsque le MUX 102 est commandé de manière à choisir l'entrée SCAN_DISABLE, qui a été placé à un niveau bas, le signalSCAN_DISABLE est appliqué par 'le MUX 102 à l'entrée en du circuit d'actionnement d'horloge 28 du verrou balayable. Dans ce mode, l'horloge NCK de verrou est désactivée et maintenue à un niveau bas par le circuit 28 pendant le balayage des données de test, comme décrit précédemment. En conséquence, les données de test peuvent être balayées et écrites dans le verrou balayable sans être gênées par les données au port d'entrée 24 de celui-ci. Ce mode permet de commander la sortie 30 du verrou balayable par le biais des lignes de signaux fb et inl du verrou de balayage 20. 9] Avant qu'un test de chaîne de balayage puisse être exécuté, le verrou de mode de balayage 100 est réglé, comme décrit précédemment, de manière à commander le MUX 102 et à fournir le signal correct à l'entrée en du circuit d'actionnement d'horloge 28 du verrou balayable de la chaîne de balayage. Par exemple, l'unité de commande TAP 10 connaît l'opération de chaîne de balayage qu'elle est sur le point de réaliser. Ainsi, avant d'effectuer une opération contrôlable ou observable, elle va régler le verrou de mode de balayage 100 de manière à commander le MUX 102 et à choisir le signal approprié, c'est à dire VDD ou SCAN_DISABLE, que l'on doit appliquer au circuit d'actionnement d'horloge 28 du verrou balayable. Dans le présent mode de réalisation, une logique basse à la sortie O du verrou 100 va commander au MUX 102 de choisir le signal VDD et, ainsi, faire passer le verrou balayable en mode observable. Inversement, une logique élevée à la sortie O du verrou 100 commande au MUX de choisir le signal SCAN_DISABLE et, ainsi, faire passer le verrou balayable en mode contrôlable. Il convient de noter que SCANDISABLE peut être mis à un niveau bas avant d'être choisi. 0] De manière générale et pour un test de chaîne de balayage, comme on le verra plus en détail ci-après, un motif de.données de test est initialement balayé et écrit dans plusieurs verrous balayables désignés comme verrous de données de test d'entrée par l'unité de commande TAP 10 par le biais du bus série 14 et des signaux de décalage et d'écriture du bus de commande 16. Ainsi, avant l'opération contrôlable, l'unité de commande TAP 10 règle le verrou de mode de balayage 100 de manière à émettre une logique élevée vers le MUX 102 afin de commander ainsi la sélection du signal SCAN DISABLE (logique basse établie). Comme indiqué précédemment, le signal SCANDISABLE est un signal qui supporte des méthodologies de test de défaillances, comme la génération de motifs de tests automatisée (ATPG), par exemple. Dans le présent mode de réalisation, le signal SCAN_DISABLE est bas pendant l'ATPG, ce qui désactive l'horloge NCK de verrou des verrous balayables d'entrée désignés. Lorsque l'horloge NCK de verrou est désactivée et maintenue à un niveau bas, les données de test peuvent être écrites dans lesdits plusieurs verrous balayables et préservées pendant le cycle de test sans être écrasées par les données d'entrée, comme décrit précédemment. 1] Ensuite, un ou plusieurs verrous balayables peuvent être désignés par l'unité de commande TAP 10 comme les verrous utilisés pour observer les données de test résultantes de l'unité logique 12. Avant le cycle de test pour le motif de données de test, qui est une opération observable, l'unité de commande TAP 10 règle le verrou de mode de balayage associé aux verrous observables de manière à émettre une logique basse vers le MUX afin de commander la sélection du signal VDD. Dans ce mode observable, l'horloge NCK de verrou continue de réagir à l'horloge MCK de sorte que les verrous observables désignés réagissent aux motifs de test de données. Les données de test résultantes peuvent être mises à jour de temps en temps depuis les verrous observables désignés et balayées dans l'unité de commande TAP 10 en vue d'analyses. contrôle des modes opérationnels des verrous à l'aide d'un verrou de mode de balayage 100, tel précédemment, peut être considéré comme risqué car, démarrage de l'alimentation, le statut de bits de verrou de mode de balayage 100 est inconnu. dans le présent mode de réalisation, pendant le démarrage de l'alimentation, il est certain que le signal SCANDISABLE est au même potentiel de tension que VDD, c'est à dire une logique élevée. Ainsi, lors du démarrage de l'alimentation, la sortie du MUX 102 se trouve au même potentiel de tension indépendamment du statut de bits de sélection du verrou de mode de balayage 100. Après le démarrage de l'alimentation et avant que l'on effectue un test [0032] Le balayables que décrit pendant le la sortie du Toutefois, de chaîne de balayage, le verrou de mode de balayage 100 est réglé au mode approprié, comme décrit précédemment. 3] La figure 6 représente un diagramme schématique d'un système, donné à titre d'exemple, de test de chaîne de balayage d'une unité logique fonctionnelle 12 permettant de mettre en uvre un autre aspect de la présente invention. Le mode de réalisation du système de la figure 6 applique le concept de contrôle des modes de test d'un verrou balayable décrit dans le cadre du mode de réalisation de la figure 5. La figure 6 comprend des composants qui sont communs avec le système de la figure 1. Ces composants communs ont reçu des numéros de référence et sont décrits dans le cadre du système de la figure 1. Ainsi, il n'y a aucune raison de changer'les numéros de référence de ces composants communs ni d'en faire une description redondante. 4] Dans le mode de réalisation de la figure 6, les verrous de balayage SL1, ..., SLN peuvent faire partie d'une chaîne de balayage de test servant à tester l'unité logique 12. Plusieurs verrous fonctionnels FL1, ..., FLX peuvent être désignés par l'unité de commande TAP 10, par exemple, afin de contrôler les données de test d'entrée vers l'unité logique 12 par le biais de leurs verrous de balayage correspondants respectifs SL1, ..., SLX. De plus, au moins un verrou fonctionnel FLN peut être désigné par l'unité de commande TAP 10 pour observer les données de test résultantes de l'unité logique 12 par le biais de son verrou de balayage correspondant SLN. Une horloge NCK1 de verrou dérivée de l'horloge MCK par le biais d'un actionneur d'horloge 110 est utilisée pour synchroniser les verrous d'entrée de données FL1, ..., FLX. De manière similaire, une horloge NCK2 de verrou dérivée d'un signal d'horloge inversé MCK (barre) par un actionneur d'horloge 112 est utilisée afin de synchroniser le verrou de sortie de données FLN. 5] Le système de la figure 6 comprend en outre des verrous de mode de balayage SML1 et SML2 faisant partie de la chaîne de balayage de test, par exemple. Le SML1 est commandé par l'unité de commande TAP 10 par le biais du bus série 14 et des signaux de commande du bus 16 de manière à définir la sélection de signal d'un signal MUX 116 devant être le signal d'activation enl de l'actionneur d'horloge 110, comme décrit précédemment dans le cadre du mode de réalisation de la figure 5, par exemple. Le SML2 est commandé de la même manière que le SML1, ou de manière similaire, de façon à définir la sélection de signal d'un signal MUX 118 devant être le signal d'activation en2 de l'actionneur d'horloge 112. L'unité de commande TAP 10 peut également arrêter puis basculer le signal d'horloge maître MCK par le biais du générateur d'horloge 18. L'horloge MCK peut être répartie vers les divers composants système, comme décrit précédemment, afin d'en synchroniser les opérations. 6] Dans un test de chaîne de balayage typique de l'unité logique 12 utilisant le système de la figure 6, les données peuvent être fournies par le bus série 14 afin de régler les verrous de mode de test SML1 et SML2 pour les modes de contrôle de test appropriés. Par exemple, le SML1 doit être réglé de manière à contrôler les verrous d'entrée de données FL1, ..., FLX pour qu'ils acceptent les données de test d'entrée. En d'autres termes, la sortie du SML1 est réglée de manière à choisir le SCAN_DISABLE (qui est réglé à un niveau bas) en qualité de signal enl vers l'actionneur d'horloge 110 de manière à désactiver et à maintenir à un niveau bas l'horloge NCK1 de verrou. Dans cet état, les données de test peuvent être balayées dans les verrous de balayage SL1, ..., SLX et écrites dans leurs verrous correspondants respectifs FL1, FLX par le biais de Sl, ..., SX, respectivement. Etant donné que l'horloge NCK1 de verrou est maintenue à un niveau bas, les données d'entrée vers l'unité logique 12 provenant des verrous de données d'entrée représenteront les données de test et non les données fonctionnelles sur les lignes DATAI, DATAX. Les verrous FL1, ..., FLX sont ainsi contrôlables. 7] De la même manière, la sortie de SML2 est réglée de manière à choisir VDD comme signal en2 vers l'actionneur d'horloge 112 afin d'activer l'horloge NCK2 de verrou et de réagir à l'horloge MCK. Ensuite, l'unité de commande TAP 10 peut arrêter puis mettre sous forme d'impulsions le MCK en passant d'un niveau bas à un niveau élevé, par exemple. Etant donné que l'actionneur d'horloge 110 est désactivé par le réglage adéquat de en, l'impulsion de MCK n'aura aucun effet sur les verrous de données d'entrée. En outre, étant donné que l'actionneur d'horloge 112 est activé par le réglage adéquat de en2, il va réagir à l'impulsion inversée de MCK en générant une impulsion sur NCK2 afin de synchroniser dans le verrou FLN la sortie de données de test résultantes (DATA N) de l'unité logique 12. Ensuite, l'unité de commande TAP 10 peut lire, par le biais d'une ligne de signaux SN, le verrou de balayage SLN correspondant avec les données de sortie de test correspondantes capturées par le FLN, et les balayer par le bus série 14 en vue d'une comparaison avec un exemplaire de référence des résultats, par exemple. 8] Le mode de réalisation de la figure 6 désignait préalablement certains verrous balayables d'une chaîne de balayage comme verrous de données d'entrée et verrous de données de sortie, et associait un verrou de mode de balayage et un MUX à chaque groupement. Toutefois, il est clair qu'il ne s'agit que d'un mode de réalisation du système donné à titre d'exemple parmi de nombreuses combinaisons et possibilités auxquelles le concept de la présente invention peut s'appliquer. Le concept de la présente invention peut même être appliqué à un système dans lequel le verrou de mode de balayage et le MUX peuvent être fabriqués sur le circuit intégré pour chaque verrou balayable d'une chaîne de balayage. Dans un tel mode de réalisation, chaque verrou balayable peut être désigné individuellement par l'unité de commande TAP, par exemple, de manière à être soit contrôlable soit observable en fonction des critères de test. 9] A la lumière de ce qui précède, il est clair qu'un mode de réalisation du procédé de contrôle d'un mode de test opérationnel d'un verrou balayable dans une chaîne de balayage de test, où le verrou balayable comprend un verrou de balayage 20 et un verrou fonctionnel couplé à ce dernier, comme le montre schématiquement le mode de réalisation de la figure 5, peut être illustré tel que représenté dans le diagramme donné à titre d'exemple de la figure 7. Le procédé peut comprendre les étapes suivantes; ST1 - commander un signal d'horloge vers le verrou fonctionnel; ST2 - capturer des données opérationnelles à l'aide du verrou fonctionnel en réponse au signal d'horloge commandé ; ST3 gouverner un circuit afin de choisir entre un premier signal et un second signal; et ST4 - contrôler la commande du signal d'horloge vers le verrou fonctionnel par le signal choisi de manière à contrôler le verrou balayable entre des modes de test contrôlable et observable du fonctionnement. Des étapes supplémentaires et/ou alternatives peuvent être ajoutées à ce procédé comme exposé en détail précédemment dans le cadre de certains modes de réalisation spécifiques et non limitatifs. 0] Si la présente invention a été présentée ci-dessus dans le cadre d'un ou de plusieurs modes de réalisation, il est clair que tous ces modes de réalisation ont été décrits uniquement à titre d'exemple et sans aucune intention de limiter la présente invention de quelque manière que ce soit. Ainsi, la présente invention ne doit pas être limitée par l'un quelconque des modes de réalisation présentés, mais doit plutôt être considérée au sens le plus large de sa portée en fonction de l'ensemble des revendications jointes en annexe. 22 REVENDICATIONS 1. Appareil permettant de commander un mode de test opérationnel d'un verrou balayable dans une chaîne de balayage de test (12), lequel verrou balayable comprend un verrou de balayage (20, SL1) et un verrou fonctionnel (22, FL1) couplé à ce dernier, lequel appareil est caractérisé en ce qu'il comprend: -un premier circuit (28) permettant d'appliquer un signal d'horloge (MCK) vers ledit verrou fonctionnel, lequel verrou fonctionnel réagit au dit signal d'horloge appliqué (NCK) afin de captùrer des données opérationnelles, ledit premier circuit comprenant une entrée (EN) permettant d'en contrôler les opérations de commande; et -un second circuit (102) gouverné par un signal de sélection (depuis 100) afin d'appliquer un premier signal ou un second signal choisi à ladite entrée dudit premier circuit afin de commander ledit verrou balayable entre les modes de test contrôlable et observable du fonctionnement. 2. Appareil selon la revendication 1, caractérisé en ce que, lorsque le premier signal est appliqué à l'entrée du premier circuit, l'application du signal d'horloge vers le verrou fonctionnel est désactivée, faisant passer le verrou balayable dans un mode de test contrôlable, ce qui permet au verrou de balayage de contrôler les données de sortie du verrou fonctionnel, et caractérisé en ce que, lorsque le second signal est appliqué' à l'entrée du premier circuit, l'application du signal d'horloge vers le verrou fonctionnel est activée, faisant passer le verrou balayable en mode observable, ce qui permet au verrou de balayage d'observer les données capturées du verrou fonctionnel. 3. Appareil selon la revendication 1, caractérisé en ce que le second circuit comprend un circuit multiplexeur de signal (102) gouverné par le signal de sélection et comprenant des première et seconde entrées couplées aux premier et second signaux, respectivement, ainsi qu'une sortie couplée à l'entrée du premier circuit. 4. Appareil selon la revendication 1, caractérisé en ce qu'il comprend un circuit de verrouillage de mode de balayage (100) qui peut être réglé de manière à générer le signal de sélection (EN) qui gouverne la sélection du second circuit entre les premier et second signaux. 5. Appareil selon la revendication 4, caractérisé en ce que 15 le circuit de verrouillage de mode de balayage comprend un verrou balayable de mode de balayage (SML1). 6. Procédé de commande d'un mode de test opérationnel d'un verrou balayable dans une chaîne de balayage de test (12), lequel verrou balayable comprend un verrou de balayage (20, SL1) et un verrou fonctionnel (22, FL1) couplé à ce dernier, lequel procédé est caractérisé en ce qu'il comprend' les étapes consistant à . - appliquer (110) un signal d'horloge (MCK) vers ledit 25 verrou fonctionnel; - capturer des données opérationnelles (DATA 1) à l'aide dudit verrou fonctionnel en réponse au dit signal d'horloge appliqué (NCK1) ; - gouverner un circuit (116) afin de choisir entre un 30 premier signal et un second signal; et contrôler l'application du signal d'horloge vers ledit verrou fonctionnel à l'aide dudit signal choisi (ENI) afin de commander ledit verrou balayable entre les modes de test contrôlable et observable du fonctionnement. 7. Procédé selon la revendication 6, caractérisé en ce qu'il comprend des étapes consistant à désactiver l'application du signal d'horloge vers le verrou fonctionnel à l'aide du premier signal, faisant passer le verrou balayable dans un mode de test contrôlable permettant au verrou de balayage de commander les données de sortie du verrou fonctionnel, et à activer l'application du signal d'horloge vers le verrou fonctionnel à l'aide du second signal, faisant passer le verrou balayable dans un mode observable permettant au verrou de balayage d'observer les données capturées du verrou fonctionnel. 8. Procédé selon la revendication 6, caractérisé en ce que le 15 circuit (116) est gouverné par un signal de sélection (depuis SML1) afin de choisir entre les premier et second signaux. 9. Système permettant de tester par chaîne de balayage une unité électrique, caractérisé en ce que ledit système 20 comprend: -plusieurs verrous balayables couplés à ladite unité électrique (12), chacun desdits plusieurs verrous balayables comprenant un verrou de balayage (SL1) couplé à un verrou fonctionnel (FL1) de ladite unité électrique, et chacun desdits plusieurs verrous de balayage étant configuré dans une chaîne de balayage de test; -un premier circuit (110, 116) permettant de définir un premier sous-ensemble (FL1 - FLX) desdits plusieurs verrous fonctionnels dans un mode de test contrôlable, chaque verrou fonctionnel dudit premier sous-ensemble réagissant à des données de test d'entrée (DATA 1 - DATA X) depuis les verrous de balayage correspondants (SL1 -SLX) vers ladite unité électrique; et -un second circuit (112, 118) permettant de définir un second sous-ensemble (FLN) desdits plusieurs verrous fonctionnels dans un mode de test observable, chaque verrou fonctionnel dudit second sous-ensemble réagissant aux données de test résultantes de ladite unité électrique (DATA N) et permettant de mettre à jour le verrou de balayage correspondant (SLN) à l'aide des données de test résultantes observées. 10. Système selon la revendication 9, caractérisé en ce que chacun desdits premier et second circuits comprend un circuit de verrouillage de mode de balayage réglable (SML1, SML2).