Brevet FR2878068A1 — publié le 20060519

MEMOIRE A CELLULE DE MEMORIISATION POLARISEE: PAR GROUPE L'invention se rapporte à une mémoire électronique et concerne plus particulièrement un circuit de polarisation destiné à polariser les cellules de mémoire par groupe. Les mémoires sont des circuits électroniques connus qui sont de plus en plus utilisés. Un circuit de mémoire comporte une pluralité de cellules de mémorisation organisées en lignes et colonnes. Chaque cellule de mémorisation mémorise un bit de données, c'est à dire une information pouvant prendre la valeur "0" ou "1". Des lignes d'adressage relient toutes les cellules d'une même ligne afin de permettre la sélection d'une ligne parmi la pluralité de lignes formant la mémoire. Des lignes de bits relient les cellules d'une même colonne afin de permettre la lecture et l'écriture d'un bit dans une cellule de mémoire appartenant à une ligne de bits et dont la ligne d'adressage est sélectionnée. Les cellules de mémorisation peuvent être de différents types suivant le type de mémoire utilisé. Parmi les différents types de cellules de mémorisation, on s'intéresse plus particulièrement aux cellules de mémorisation disposant d'au moins un transistor de liaison entre l'élément mémorisant la donnée et la ligne de bits. A titre d'exemple, les mémoires de type RAM statique disposent généralement d'un ou deux transistors de liaison pour relier le contenu de la cellule à une ou deux lignes de bits suivant que la lecture s'effectue de manière directe sur une seule ligne de bits ou de manière différentielle entre deux lignes de bits complémentaires. Egalement, certaines mémoires de type ROM disposent d'un transistor de liaison pour relier le contenu de la cellule de mémorisation à ligne de bits. Les circuits de mémoire sont de plus en plus grands en terme de taille. Ainsi, une ligne de bits pour une mémoire de grande taille peut être connectée à plusieurs centaines voire plusieurs milliers de transistors de liaison. Pour une lecture d'une cellule de mémorisation, une ligne d'adressage sélectionne une cellule de mémorisation alors que toutes les autres lignes d'adressage ne sélectionnent pas de cellule de mémorisation sur la même colonne. La cellule -2;- de mémorisation qui est lue a son transistor de liaison qui devient passant et un courant de conduction important apparaît pour charger ou décharger la ligne de bit afin de transmettre le niveau logique mémorisé par la cellule à un circuit de lecture. Un problème survient lorsque le nombre de transistors de liaison connectés à une ligne de bits est très important, car les transistors de liaison même à l'état bloqué disposent d'un courant de fuite qui devient non négligeable lorsque ce courant de fuite est multiplié par un nombre très important de transistors de liaison. Le problème est d'autant plus important lorsque l'on désire lire une cellule dans un état particulier, par exemple un état "1" correspondant à une tension haute, alors que toutes les autres cellules non sélectionnées sont dans l'autre état, par exemple l'état "0" correspondant à une tension basse. En effet, la somme des courants de fuite sur la totalité des transistors peut diminuer fortement le courant de lecture fourni par la cellule sélectionnée, augmentant ainsi fortement le temps nécessaire à la lecture d'une cellule de mémoire. Mais dans le cas des mémoires RAM statiques, si ce courant de fuite est trop important, celui-ci peut faire changer l'état de la cellule de mémorisation sélectionnée et donc la valeur mémorisée. Actuellement une solution au problème cité précédemment consiste à utiliser des lignes de bits principales et des lignes de bits secondaires. Les lignes de bits secondaires sont parallèles aux lignes de bits principales et sont reliées à un nombre réduit de cellules, par exemple 32 cellules. Une porte de transfert relie chaque ligne de bits secondaire à la ligne de bits principale. Ainsi, lorsqu'une cellule de mémorisation est sélectionnée, seuls les courants de fuite du groupe de cellules reliées à la même ligne de bits secondaires peuvent influencer le temps de lecture et l'éventuelle perte de données de ladite cellule. Cependant, en terme de temps de lecture, le temps de propagation à travers le transistor de liaison et à travers la porte de transfert est relativement important. Egalement en terme de taille, les lignes de bits sont des lignes de métallisation qui doivent être disposées à des endroits où aucune cellule n'est située et donc cela nuit à la capacité d'intégration d'une mémoire de doubler les lignes de bits à l'aide de lignes principales et secondaires. L'invention propose une solution différente pour résoudre le problème de fuite de courant des transistors de liaison. Les cellules de mémorisation correspondant à une même ligne de bits sont réparties pour définir plusieurs groupes de cellules pour une même colonne, lesdits groupes disposant d'un circuit de polarisation qui leur est propre afin d'agir sur la différence entre la tension basse de niveau logique et la tension de substrat des transistors de liaison. En effet, le courant de fuite est plus important lorsqu'un transistor de liaison de type N-MOS est bloqué et que la tension de source ou de drain se trouve égale à la tension de substrat. Selon l'invention, lorsqu'une cellule de mémorisation n'est pas dans un groupe sélectionné, une différence de potentielle est introduite entre la tension niveau logique bas et la tension de substrat. Ainsi, le circuit de polarisation va rendre la tension entre la source (ou le drain) et le substrat égale à une tension négative afin de polariser en inverse et de bloquer plus fortement le transistor de sorte que ce dernier dispose d'un courant de fuite minimisé. Lors de la lecture, la tension de substrat et la tension de niveau logique bas sont amenées au même niveau de sorte que l'on puisse bénéficier d'un courant maximal lorsque le transistor de liaison conduit. L'invention est un circuit de mémoire comportant une pluralité de cellules élémentaires de mémorisation. Les cellules élémentaires sont disposées en lignes et en colonnes formant ainsi une matrice de mémorisation. Chaque cellule élémentaire mémorise un niveau logique "0" ou "1", chaque niveau logique correspondant à une tension basse ou haute qui lui est propre. Chaque cellule élémentaire d'une même colonne comporte au moins un transistor de liaison qui relie ladite cellule élémentaire à au moins une même ligne de bit. Le transistor de liaison est un transistor de type N-MOS dont le substrat est polarisé à une tension de substrat. Le circuit de rnémoire comporte en outre au moins deux circuits de polarisation. Les cellules élémentaires de mémorisation d'une même colonne sont réparties en au moins deux groupes de cellules. Chaque groupe de cellules est associé à un circuit de polarisation respectif apte à recevoir un signal de sélection de groupe. Ledit circuit de polarisation est relié aux cellules de son groupe associé pour assurer une même tension de substrat et tension basse lorsque le groupe associé est sélectionné, et pour assurer une différence de potentiel entre la tension de substrat et la tension basse qui soit négative lorsque le groupe associé n'est pas sélectionné. Différents modes de réalisation peuvent être mis en oeuvre. Selon un premier mode de réalisation, le circuit de polarisation fournit la tension basse aux cellules élémentaires de mémorisation de son groupe associé. Ladite tension basse est égale à la tension de substrat lorsque le groupe est sélectionné, ou est égale à une tension supérieure à la tension de substrat lorsque le groupe n'est pas sélectionné. Selon un autre mode de réalisation, le circuit de polarisation fournit la tension de substrat pour les transistors de type N-MOS des cellules de son groupe associé. Ladite tension de substrat est égale à la tension basse lorsque le groupe est sélectionné, ou est égale à une tension inférieure à la tension basse lorsque le groupe n'est pas sélectionné. Selon un mode de réalisation préféré, chaque circuit de polarisation comporte une borne de masse pour recevoir une tension de masse; une borne de polarisation pour recevoir une tension de polarisation; une borne de sortie reliée aux cellules élémentaires du groupe; un commutateur reliant la borne de sortie à la borne de masse lorsque le groupe associé est sélectionné ou reliant la borne de sortie à la borne de polarisation lorsque le groupe associé n'est pas sélectionné. Le commutateur comporte un premier transistor MOS ayant son drain relié à la borne de sortie, sa source étant reliée à la borne de masse, et sa grille étant connectée pour recevoir un premier signal de commande; un deuxième transistor MOS ayant son drain relié à la borne de sortie, sa source étant reliée à la borne de polarisation, et sa grille étant connectée pour recevoir un deuxième signal de commande. Le premier signal de commande est actif lorsque le groupe de cellules élémentaires est sélectionné. Le deuxième signal de commande est actif lorsque le groupe de cellules élémentaires n'est pas sélectionné. L'invention sera mieux comprise et d'autres particularités et avantages apparaîtront à la lecture de la description qui va suivre, la description faisant référence aux figures annexées parmi lesquelles: - la figure 1 représente un exemple de circuit de mémoire selon l'invention, - les figures 2 à 5 représentent différents modes de réalisation de cellules de mémorisation et de circuits de polarisation selon l'invention. La figure 1 représente un exemple de circuit de mémoire selon l'invention. Le circuit de mémoire comporte un décodeur de lignes 10, un circuit d'écriture de données 20, un multiplexeur de lecture 30, des amplificateurs de lecture 40 et 41, des cellules de mémorisation 100 et des circuits de polarisation 200. Les cellules de mémorisation 100 sont disposées en lignes et colonnes. Ces cellules de mémorisation 100 sont en outre regroupées en groupe de cellules 60 et 61. Les groupes de cellules 60 et 61 représentent deux variantes de réalisation du circuit de mémoire selon l'invention qui seront détaillées par la suite. Le circuit décodeur de lignes 10 reçoit une adresse de ligne qui est décodée afin de sélectionner une ligne d'adresses correspondante parmi une pluralité de lignes d'adresse 11. Chaque ligne d'adresse 11 est reliée à une pluralité de cellules de mémorisation 100 disposées sur une même ligne. En outre, le décodeur de lignes va également sélectionner une ligne de commande 12 lorsqu'une ligne d'adresse 11 correspondant à un groupe de lignes 60 ou 61 est associé à un circuit de polarisation 200 correspondant. La ligne de commande 12 va ainsi commander toute une ligne de circuit de polarisation 200 correspondant à l'une des lignes d'adresse 11 sélectionnée. Les autres lignes de commande 12 ne sont pas sélectionnées. Le circuit d'écriture 20 reçoit une adresse de colonne ainsi qu'une donnée à écrire et va sélectionner une ou plusieurs lignes de bits parmi les lignes de bits 21 à 23 pour y fournir la donnée à écrire. Lorsque le circuit fonctionne en mode lecture, le circuit d'écriture se contente de polariser les lignes de bits 21 à 23. L'homme du métier remarquera que les lignes 21 et 22 sont reliées à une même colonne de cellule de mémorisation afin de pouvoir réaliser une écriture ou une lecture de type différentiel. Autrement dit, la ligne de bits 21 transporte une donnée inversée par rapport à la ligne de bits 22 selon une technique connue. Les lignes de bits 23 sont des lignes de bits uniques pour une colonne de cellule de mémorisation 100. L'homme du métier - 5 - - 6 - remarquera que les groupes de cellules 60 qui regroupent plusieurs cellules d'une même colonne alors que les groupes 61 regroupent: des cellules sur deux colonnes. Le fait que les colonnes soient de type différentiel ou non différentiel n'influe pas sur l'invention. De même, les groupes de cellules 60 et 61 peuvent être de tailles différentes sans que cela change quelque chose à l'invention. Dans un circuit de mémoire, il va de soit que toutes les cellules sont d'un même type et que les groupes sont tous identiques. La représentation sur la figure 1 permet d'illustrer différentes possibilités sur une même figure. Les amplificateurs de lecture 40 sont reliés à deux lignes de bits 21 et 22 correspondant à une même colonne pour fournir une donnée "0" ou "1" représentant la valeur du bit de la cellule de mémorisation correspondant à la ligne d'adresse sélectionnée. Les amplificateurs 41 sont des amplificateurs à seuil qui, en fonction de la valeur sur la ligne de bits 23, vont: prendre la valeur "0" ou "1". Le multiplexeur de lecture 30 va sélectionner en fonction d'une adresse de colonne la sortie de l'amplificateur de lecture 40 ou 41 qui doit être lue. Les mémoires peuvent être organisées en mots, c'est-à-dire qu'une donnée d'entrée, ainsi qu'une donnée de sortie seront sous la forme d'un mot de plusieurs bits. Dans ce cas là, aussi bien le circuit d'écriture que le multiplexeur de lecture 30 vont sélectionner une pluralité de lignes de bits correspondant à autant de lignes de bits que le mot d'entrée ou de sortie comporte de bits. Chaque circuit de polarisation 200 est relié à toutes les cellules de 25 mémorisation 100 d'un groupe 60 ou 61 auquel il est associé. Le fonctionnement d'une cellule de mémorisation 100 et du circuit de polarisation 200 va à présent être détaillé à l'aide des figures 2 à 5 qui représentent différents modes de réalisation de l'invention. La figure 2 représente un premier mode de réalisation s'appliquant à une cellule de mémorisation 100 de type RAM statique à six transistors. La cellule de mémorisation 100 comporte deux inverseurs 101 et 102 montés tête-bêche, chaque inverseur comportant un transistor MOS à canal P 103 et un transistor -'7- à canal N 104. Les grilles des transistors 103 et 104 de l'inverseur 101 sont reliées aux drains des transistors 103 et 104 de l'inverseur 102. Réciproquement, les grilles des transistors 103 et 104 de l'inverseur 102 sont reliées aux drains des transistors 103 et 104 de l'inverseur 101. Les sources des transistors 103 reçoivent une tension Vdd égale à la tension du niveau logique "1". Les sources des transistors 104 reçoivent une tension correspondant au niveau logique "0" qui est ici fourni par le circuit de polarisation 200. Des transistors de liaison 105 relient les drains des transistors 103 et 104 des inverseurs 101 et 102 respectivement aux lignes de bits 21 et 22. Dans cet exemple de réalisation, les substrats des transistors à canal P 103 sont reliés directement à la tension de niveau logique "1", et les substrats des transistors 104 et 105 sont reliés à la tension de masse du circuit qui est par exemple égale à 0 volt. Les grilles des transistors de liaison 105 sont reliées à la ligne d'adresse 11 pour effectuer la liaison entre les lignes 21 et 22 de bits et les drains des inverseurs 101 et 102 lorsque la ligne d'adresse 12 sélectionne la ligne à laquelle la cellule 100 appartient. Lorsque cette ligne d'adresse 12 ne sélectionne pas les cellules 100 de ladite ligne, les transistors de liaison 105 sont bloqués. Le circuit de polarisation 200 comporte un transistor 201 et un transistor 202. Les transistors 201 et 202 ont leurs drains reliés entre eux pour fournir la tension de polarisation à la cellule de mémorisation 100. Le transistor 201 a sa source reliée à la masse ainsi qu'à son substrat. Le transistor 202 a sa source reliée à une tension de polarisation Vp et son substrat relié à la masse. Dans l'exemple décrit, la tension de polarisation V1, est par exemple égale à 200 millivolts, pour un circuit dont la tension Vdd de niveau logique "1" est égale à 1,2 volts. La grille du transistor 201 est directement reliée à la ligne de commande 12. La grille du transistor 202 est reliée à la ligne de commande 12 par l'intermédiaire d'un inverseur 203 de sorte qu'un seul des transistors 201 ou 202 soit passant. Lorsqu'une ligne d'adresse 11 sélectionne les cellules de mémorisation 100 de la ligne correspondante, les circuits de polarisation 200 associés aux groupes auxquels appartiennent les cellules de la ligne d'adresse sélectionnée sont également sélectionnés. Lorsque la ligne de commande 12 est sélectionnée, celle-ci est à un niveau logique "1" ce qui rend - 8 - passant le transistor 201 reliant ainsi les sources des transistors 104 à la tension de masse. Pour une cellule de mémorisation ainsi polarisée, lorsque celle-ci est sélectionnée, les transistors 105 sont passants et ceci relie aux lignes de bits d'une part un niveau logique "0" et d'autre part un niveau logique "1" sur l'autre ligne. Le niveau logique "1" va charger la (ligne de bits, par exemple la ligne de bits 22 et le niveau "0" va décharger la ligne de bits 21. La lecture sera faite dans un amplificateur différentiel de lecture 40 et le niveau logique mémorisé sera lu. Par contre, pour les autres cellules d'un même groupe qui ne sont pas sélectionnées, les transistors 105 seront bloqués mais laisseront passer un courant de fuite égal à lfmaxÉ A l'inverse, pour les cellules de mémorisation appartenant à des groupes où aucune ligne d'adresses n'est sélectionnée, la ligne de commande 12 sera à un niveau logique "0" bloquant ainsi le transistor 201 et rendant passant le transistor 202. Le niveau logique "0" sera pour ces cellules égal à la tension Vp qui est par exemple de 200 millivolts. Ainsi les transistors 105 dont la ligne d'adresse sera à "0" seront bloqués mais le niveau logique "0" étant à 200 millivolts, le courant de fuite des transistors sera égal à If,n;n. En effet, le courant dans un transistor N-MOS dépend entre autre de la tension de polarisation du substrat. Pour rappel, la tension de seuil Vdd d'un transistor N-MOS est donnée par la formule suivante bien connue de l'homme du métier: Va, =V,a +aÉ(.JIP, +V,b I ) avec a: un paramètre d'effet de substrat, Ps: le potentiel de surface Vsb: la différence de potentiel entre la source et le substrat Vto: la tension de seuil intrinsèque du transistor à partir de cette tension de seuil, on peut obtenir le courant de conduction I, du transistor lorsque celui-ci est passant: W I(,,, = 0,5. Kp 1 VVGs V,h et également le courant de fuite loff du transistor lorsqu'il est bloqué : le I. e(n.K.T (Var -Vln) -I - - on avec Kp: un paramètre de transconductance q: la charge de l'électron K: la constante de Boltzmann T: la température n: un paramètre de pente sous le seuil W: la largeur du canal L: la longueur du canal Ainsi, la polarisation du substrat à une tension inférieure à la tension de source a pour effet d'augmenter la tension de seuil Vth des transistors N-MOS ce qui provoque une diminution du courant de conduction Ion et une diminution encore plus importante du courant de fuite Ioff. On a donc la relation suivante: Ifmin Ifmax Par conséquent, seuls les courants de fuite du groupe sélectionné, correspondant à Ifmax, sont à considérer comme gênants, les courants de fuite des groupes non sélectionnés, correspondant à Ifmin, pouvant être négligés. Il convient de fixer un nombre raisonnable de cellules dans chaque groupe pour réduire fortement le phénomène de courant de fuite. L'utilisation du circuit de polarisation 200 pourrait laisser penser à l'homme du métier que l'intégration de la mémoire se trouve être moins importante que pour une mémoire conventionnelle. Or pour les mémoires conventionnelles, les groupes de cellules existent déjà et nécessitent des portes de transfert et des lignes de bits supplémentaires dont la taille est supérieure à celle des circuits de polarisation 200. L'utilisation du circuit de polarisation 200 qui introduit une différence de potentiel entre les sources et les substrats de transistors de liaison 105 permet de s'affranchir des lignes de bits secondaires et des portes de transfert entre les lignes de bits principale et secondaire. Par ailleurs, les transistors 104 des inverseurs 101 et 102 se - 110 - trouvent également avoir un courant de fuite diminué lorsque leur groupe n'est pas sélectionné, ce qui a pour effet de diminuer la consommation statique globale du circuit de mémoire. La figure 3 représente une variante de réalisation de la figure 2. La cellule de mémorisation 100 de la figure 3 est globalement identique à celle de la figure 2 à ceci près que les sources des transistors 104 sont reliées au potentiel de masse 0 volt correspondant au niveau logique "0". Egalement, les substrats des transistors à canal N 104 et 105 sont eux reliés au circuit de polarisation 200. Le circuit de polarisation 200 est identique dans sa structure si ce n'est que la tension Vp se trouve être une tension négative de, par exemple, -300 millivolts. La tension Vp étant inférieure à la tension de masse, les substrats des transistors 201 et 202 sont relié à la tension Vp. Au niveau du fonctionnement du circuit de la figure 3, celui-ci se trouve être similaire à celui de la figure 2 si ce n'est qu'au lieu d'agir sur les tensions de niveau logique "0", ce sont les tensions de caissons des transistors à canal N sur lesquelles on agit. L'avantage de cette variante est que la différence de potentiel en valeur absolue entre source et substrat peut être supérieure sur la figure 3 par rapport à la figure 2. En effet sur la figure 2, le potentiel du niveau "0" se trouve être rapproché du potentiel du niveau "1", ce qui peut causer quelques problèmes d'instabilité de seuil pour les inverseurs 101 et 102 lorsque la tension de niveau "1" est relativement basse. Par ailleurs, l'utilisation d'une tension plus importante en valeur absolue entre la source et le substrat permet de réduire plus fortement les courants de fuite des transistors à canal N. Cependant, le circuit de la figure 3 présente comme inconvénient par rapport au circuit de la figure 2 qu'il s'agit de polariser les caissons des transistors à canal N, ce qui n'est pas toujours facile à réaliser. Egalement, il faut générer une source de tension négative à l'aide, par exemple, d'un circuit à pompe de charge, ce qui peut être délicat dans un circuit de mémoire et qui peut également augmenter la consommation plus que ce dont elle aura diminué par la minimisation des courants de fuite. La figure 4 représente une autre variante dans laquelle les cellules de mémorisation 100 sont des cellules de type ROM à un transistor. Chaque cellule de mémorisation 100 comporte un unique transistor 110 qui mémorise de part sa construction un état "0" ou un état "1". Le transistor 110 fait également office de transistor de liaison. Lors de la fabrication, un isolant épais est ajouté sur l'isolant de couche mince avant le dépôt de polysilicium des transistors 110 dont l'état doit être mis à "1" afin de neutraliser la grille. Les transistors dont l'état doit être mis à "0" sont réalisés normalement. Ces transistors 110 sont connectés par leurs grilles à une ligne d'adresse correspondant à la ligne sur laquelle les cellules sont placées. Leurs drains sont reliés à la ligne de bits 23 pour permettre une lecture lorsque la cellule 100 est sélectionnée. S'agissant d'une mémoire morte et non inscriptible, le circuit de lecture 20 sert uniquement de circuit de préchargement des lignes de bits 23. A titre d'exemple, le circuit d'écriture 20 comporte des résistances 21 de tirage au niveau haut reliées d'une part à la ligne de bits, d'autre part à la tension Vdd correspondant au niveau logique "1". Ainsi, les cellules de mémorisation 100 ont le drain de leur transistor unique 110 qui est relié pour cette figure à un niveau de tension correspondant au niveau logique "0" qui est fourni par le circuit de polarisation 200. Les substrats des transistors 110 sont reliés à la tension de masse, 0 volts. Lorsqu'une cellule de mémorisation 100 est sélectionnée, si le transistor mémorise un niveau logique "1", celui-ci n'effectue pas la connexion à la ligne de bit 23 et la résistance 21 de tirage à "1" va amener la ligne de bits au potentiel Vdd correspondant au niveau logique "1". Cependant, la ligne de bits 11 se comporte comme un condensateur et il est impératif de limiter les courants de fuite correspondant à toutes les cellules de mémorisation connectées à ladite ligne de bits afin de réduire le temps de lecture. Comme expliqué précédemment, la tension fournie par le circuit de polarisation 200 qui, dans l'exemple présent, est également identique au circuit 200 de la figure 2, fournit une tension de niveau "0" qui peut être égale soit à 0 volt, soit à Vp, avec Vp correspondant à un niveau de tension supérieur à 0 volt, par exemple 100 à 200 millivolts pour une tension de Vdd = 1,2 volt. Ainsi, parmi toutes les cellules de mémorisation reliées à la ligne de bits 23, seules celles appartenant au même groupe de cellules que la cellule faisant l'objet d'une lecture présenteront des courants de fuite importants, les autres cellules présenteront des courants de fuite fortement réduits en ayant un niveau logique 0 ramené à une tension supérieure à la tension du substrat. La figure 5 représente une variante alternative de la figure 4 dans laquelle les substrats des transistors 110 sont reliés au circuit de polarisation 200 et les sources de ces transistors 110 sont reliées à la tension de niveau "0" qui est égale à 0 volt. Le circuit de polarisation 200 est identique au circuit de polarisation 200 de la figure 3. La tension de substrat prendra soit la valeur de la tension de niveau logique "0", soit la valeur de la tension Vp qui est dans cet exemple, une tension négative par exemple, comprise entre -100 et -300 mV. Pour la figure 5, le principe est le même que celui cle la figure 4, à la seule différence que c'est la tension de substrat qui va changer. Là encore, les mêmes problèmes et avantages entre les exemples des figures 2 et 3 se retrouvent pour les figures 4 et 5. D'autres variantes de l'invention sont possibles. A titre d'exemple, il est fixé une tension Vp qui est comprise entre -300 et 200 millivolts suivant que ce soit le substrat ou la source qui soit connectée au circuit de polarisation. Cette tension peut varier dans une fourchette plus importante. Dans le cas de circuit alimenté en faible tension, c'està-dire inférieur à 1 volt, il va de soi que la différence entre le niveau logique haut et le niveau logique bas, doit toujours être supérieure à au moins une tension de seuil de transistor, cela peut limiter fortement l'amplitude de la tension que l'on peut ajouter de manière positive sur la source. Par contre, lorsque l'on polarise négativement le substrat, il existe une autre limitation en tension inverse lorsque la tension de substrat devient inférieure à -500 millivolts, des phénomènes de claquage de jonction source/substrat apparaissent et ré-augmentent le courant de fuite. L'homme du métier choisira les tensions à appliquer et le mode de réalisation qui convient en fonction des procédés de fabrication mis en oeuvre qui régissent la caractérisation des transistors. Dans la présente description, il est fait référence à une tension de niveau logique "0" inférieure à une tension de niveau logique "1". Les tensions de niveau logique "0" ou "1" sont fixées arbitrairement, il convient de remarquer que si les tensions de niveau logique "0" et "1" sont inversées, l'invention s'applique en remplaçant le niveau logique "0" par le niveau logique "1" et inversement. Dans tous les cas, l'un des niveaux logiques est affecté à une tension haute et l'autre des niveaux logiques est affecté à une tension basse. L'invention s'applique à la tension basse indépendamment du niveau logique que l'on a arbitrairementaffecté à la tension de niveau logique bas dans les exemples décrits précédemment. L'invention décrit un mode dei réalisation utilisant des mémoires de type ROM ayant une unique ligne de bits et des mémoires de type SRAM ayant deux lignes de bits pour une lecture et une écriture différentielle. Il va de soit que le nombre de lignes de bits reste indépendant de l'invention, à savoir que si les cellules de mémoire de type ROM se contentent généralement d'une unique ligne de bits et si les mémoires de type SRAM comportent généralement deux lignes de bits, une mémoire de type SRAM peut très bien utiliser une unique ligne de bits ou un nombre de lignes de bits supérieur, par exemple pour les RAM multi-ports ou les lignes de bits sont égales à deux fois le nombre de ports pour effectuer des lectures différentielles simultanément sur plusieurs ports. Dans le cas, notamment, des mémoires RANI statiques multi- ports, l'invention est d'autant plus avantageuse qu'un unique circuit de polarisation peut être utilisé à la place d'une pluralité de portes de transfert entre les lignes de bits principale et secondaire comme cela a été le cas dans l'état de la technique. L'invention ne se limite pas non plus à des mémoires de type SRAM ou ROM. Au contraire, elle est utilisable pour tout: type de mémoire utilisant des transistors de liaison entre les cellules de mémorisation et les lignes de bit. Egalement, comme précédemment indiqué, les groupes de cellules polarisés par un même circuit de polarisation peuvent être répartis sur une ou plusieurs colonnes et/ou une ou plusieurs lignes. L'important étant de permettre d'avoir sur une même ligne de bits des cellules appartenant à au moins deux groupes de cellules distinct. On notera que dans un mode de réalisation, les cellules élémentaires 100 de mémorisation comportent chacune plusieurs transistors 104, 105 de type N-MOS dont les substrats sont placés dans un ou plusieurs caissons électriquement reliés aux caissons des cellules 100 de son groupe 60. La tension de substrat est commune pour tous les transistors N-MOS de toutes les cellules élémentaires 100 de mémorisation d'un même groupe 60. On notera également que le circuit de polarisation 200 comporte une borne de masse, une borne de polarisation pour recevoir une tension de polarisation Vp, une borne de sortie reliée aux cellules élémentaires du groupe, et un commutateur 201 à 203 reliant la borne de sortie à la borne de masse lorsque le groupe associé est sélectionné ou reliant la borne de sortie à la borne de polarisation lorsque le groupe associé n'est pas sélectionné. Selon une première alternative, la borne de sortie du commutateur est reliée à une borne de référence de tension basse de chaque cellule du groupe associé, et la tension de polarisation est supérieure à la tension de masse. Selon une deuxième alternative, la borne de sortie du commutateur est reliée au substrat des transistors de type N-MOS du groupe associé, et la tension de polarisation est inférieure à la tension de masse. REVENDICATIONS 1. Circuit de mémoire comportant une pluralité de cellules élémentaires (100) de mémorisation, les cellules élémentaires (100) étant disposées en lignes et en colonnes formant ainsi une matrice de mémorisation, chaque cellule élémentaire mémorisant un niveau logique "0" ou "1", chaque niveau logique correspondant à une tension basse ou une tension haute qui lui est propre, dans lequel chaque cellule élémentaire (100) d'une même colonne comporte au moins un transistor de liaison (105, 110) qui relie ladite cellule élémentaire à au moins une même ligne de bit (21, 22, 23), le transistor de liaison (105, 110) étant un transistor de type N-MOS dont le substrat est polarisé à une tension de substrat, caractérisé en ce que le circuit de mémoire comporte au moins deux circuits de polarisation (200), et dans lequel les cellules élémentaires (100) de mémorisation d'une même colonne sont réparties en au moins deux groupes (60, 61) de cellules, chaque groupe (60, 61) de cellules étant associé à un circuit de polarisation (200) respectif apte à recevoir un signal de sélection de groupe, ledit circuit de polarisation (200) étant relié aux cellules de son groupe associé (60, 61) pour assurer une même tension de substrat et tension basse lorsque le groupe associé (60, 61) est sélectionné, et pour assurer une différence de potentiel entre la tension de substrat et la tension basse qui soit négative lorsque le groupe associé (60, 61) n'est pas sélectionné. 2. Circuit selon la revendication 1, dans lequel les cellules élémentaires (100) de mémorisation comportent chacune plusieurs transistors (104, 105) de type N-MOS dont les substrats sont placés dans un ou plusieurs caissons électriquement reliés aux caissons des cellules (100) de son groupe (60), de sorte que la tension de substrat est commune pour tous les transistors N-MOS de toutes les cellules élémentaires (100) de mémorisation d'un même groupe (60). 3. Circuit selon l'une des revendications 1 ou 2, dans lequel le circuit de polarisation (200) fournit la tension de substrat pour les transistors (104, 105, 110) de type N-MOS des cellules de son groupe (60, 61) associé, ladite tension de substrat étant égale à la tension basse lorsque ledit groupe est sélectionné, ou étant égale à une tension inférieure à la tension basse lorsque ledit groupe n'est pas sélectionné. 4. Circuit selon l'une des revendications 1 ou 2, dans lequel le circuit de polarisation (200) fournit la tension basse aux cellules élémentaires (100) de mémorisation de son groupe associé (60, 61), ladite tension basse étant égale o à la tension de substrat lorsque le groupe (60, 61) est sélectionné, ou étant égale à une tension supérieure à la tension de substrat lorsque le groupe (60, 61) n'est pas sélectionné. 5. Circuit selon l'une des revendications 1 ou 2, dans lequel chaque circuit de polarisation (200) comporte: - une borne de masse pour recevoir une tension de masse, - une borne de polarisation pour recevoir une tension de polarisation (Vp) , - une borne de sortie reliée aux cellules élémentaires du groupe, - un commutateur (201-203) reliant la borne de sortie à la borne de masse lorsque le groupe associé est sélectionné ou reliant la borne de sortie à la borne de polarisation lorsque le groupe associé n'est pas sélectionné. 6. Circuit selon la revendication 5, dans lequel le commutateur comporte: - un premier transistor (201) MOS ayant son drain relié à la borne de sortie, sa source étant reliée à la borne de masse, et sa grille étant connectée pour recevoir un premier signal de commande, - un deuxième transistor (202) MOS ayant son drain relié à la borne de sortie, sa source étant reliée à la borne de polarisation, et sa grille étant connectée pour recevoir un deuxième signal de commande, dans lequel le premier signal de commande est actif lorsque le groupe de cellules élémentaires est sélectionné, et dans lequel le deuxième signal de commande est actif lorsque le groupe de cellules élémentaires n'est pas sélectionné. 7. Circuit selon l'une des revendications 5 ou 6, dans lequel la borne de sortie du commutateur est reliée à une borne de référence de tension basse de chaque cellule du groupe associé, et dans lequel la tension de polarisation est supérieure à la tension de masse. 8. Circuit selon l'une des revendications 5 ou 6, dans lequel la borne de sortie du commutateur est reliée au substrat des transistors de type NMOS du groupe associé, et dans lequel la tension de polarisation est inférieure à la tension de masse. 9. Circuit de mémoire selon l'une des revendications 1 à 8, dans lequel les cellules élémentaires (100) sont des cellules élémentaire de mémoire statique comportant chacune deux inverseurs (101, 102) montés tête-bêche. 10. Circuit de mémoire selon l'une des revendications précédentes, dans lequel les cellules élémentaires (100) sont des cellules élémentaire de mémoire ROM.