Brevet FR2880982A1 — publié le 20060721

MEMOIRE MORTE ROM INTEGREE A HAUTE DENSITE ET TEMPS D'ACCES REDUIT. La présente invention concerne les mémoires mortes ou ROM ("Read Only Memory"), c'est-à-dire les mémoires auxquelles on ne peut accéder qu'en lecture pour lire le contenu de l'information qui y est mémorisé. Elles s'applique notamment, mais non exclusivement aux mémoires mortes de 10 technologie CMOS065 ("Complementary Metal Oxide Semiconductor") à 65 nm de précision de gravure. Les mémoires mortes classiques comportent un réseau de cellules-mémoire élémentaires (point mémoire) disposées en lignes et en colonnes. Toutes les cellules-mémoire d'une même ligne sont activées par une première métallisation, communément désignée "ligne de mot" ("word line"), tandis que toutes les cellules d'une même colonne sont susceptibles d'être lues à partir de la tension aux bornes d'une métallisation de colonne appelée "ligne de bit" ("bit line"). Plus précisément, l'activation d'une ligne de mot et la mesure de la tension d'une ligne de bit permet de lire le contenu de la cellule-mémoire située à l'intersection de cette ligne de mot et de cette ligne de bit. La valeur de l'information mémorisée dépend alors du niveau (haut ou bas) de la tension mesurée sur la ligne de bit. Une cellule-mémoire morte classique code donc un seul bit (pouvant prendre les deux valeurs zéro ou un). Sur les figures lA et 1B, on a représenté une telle cellule-mémoire morte comportant un transistor de mémorisation T dont la source S est reliée à une première métallisation GND elle-même reliée à un potentiel de référence, par exemple la masse. La grille G du transistor de mémorisation T est reliée à une seconde métallisation WL constituant une ligne de mot. La source S du transistor de mémorisation est reliée à une troisième métallisation BL constituant une ligne de bit. Lors de la fabrication du circuit intégré, selon la programmation du niveau de masque correspondant aux contacts et définissant le contenu de la mémoire, on relie ou on ne relie pas la ligne de bit BL au drain D du transistor de mémorisation T (Figure 1A), ou la source du transistor de mémorisation à la ligne de masse GND (Figure 1B). 2880982 2 Lors de la lecture de la cellule-mémoire, on précharge de façon classique la ligne de bit BL avec la tension d'alimentation Vdd. Lorsque la ligne de mot WL est activée (par l'application par exemple de la tension d'alimentation sur cette ligne de mot), si la ligne de bit est reliée au drain D du transistor T (Figure 1A) ou si la source S du transistor est reliée à la masse, le transistor T est passant. En conséquence, la ligne de bit se décharge et la tension de la ligne de bit BL chute. Par contre, si le drain, ou la source, du transistor n'est pas connecté, la ligne de bit ne peut pas être reliée à la ligne de masse par l'intermédiaire du transistor, et donc ne se déchargera pas. La tension aux bornes de la ligne de bit BL restera alors à sa valeur nominale Vdd (aux fuites près). On affecte par exemple la valeur binaire 1 lorsque la tension de la ligne de bit reste égale à la tension d'alimentation Vdd, et la valeur binaire 0 lorsque la ligne de bit BL se décharge. Le principe de lecture qui vient d'être décrit s'applique également à plusieurs cellules-mémoire associées à des lignes de bits respectives et une seule ligne de mot WL. En appliquant la tension d'alimentation sur la ligne de mot, on peut lire simultanément les lignes de bits respectives de toutes les cellules-mémoire reliées à cette ligne de mot. Les figures 2 à 7 illustrent différents exemples de portions de mémoire morte, selon l'art antérieur. Les figures 2 et 3 montrent un premier exemple respectivement en coupe suivant une ligne de bit BL et en vue de dessus. La figure 2 montre une paire de cellules-mémoire à drain commun D 1, tandis que la figure 3 montre huit paires de telles cellules-mémoire. Sur les figures 2 et 3, chaque cellule-mémoire de chaque paire comporte un transistor de mémorisation réalisé de façon classique et connue en soi au sein d'un substrat semi-conducteur, le transistor de mémorisation comprenant une région de source S1, S2, une région de drain Dl commune avec l'autre transistor de mémorisation de la paire de cellules-mémoire, et une grille G1, G2. Chaque paire de cellules-mémoire est séparée de ses voisines par des régions isolantes 16. Les sources S1, S2 des transistors de mémorisation de chaque paire de cellules-mémoire sont reliées à la masse GND appartenant à un premier plan de métallisation, par une interconnexion métallique 11, 15 communément désignée 2880982 -3- par l'homme du métier sous le vocable "via" ou "contact", cette interconnexion (représentée en traits interrompus sur la figure 2) étant prévue ou non lors de la fabrication de la cellule-mémoire, selon que la cellule-mémoire est affectée à la valeur binaire 0 ou 1 (cas de la figure 1B). Le drain commun D 1 des transistors de mémorisation de chaque paire de cellules-mémoire est relié à une ligne de bit BL appartenant à un second plan de métallisation, par l'intermédiaire d'une liaison, ou pilier métallique. Ce pilier s'étend perpendiculairement aux différents plans de métallisation, et possède une première section 12 reliant le drain D 1 du transistor de mémorisation de la cellule, à une portion 13 du premier plan de métallisation, et une seconde section 14 reliant la portion 13 à la ligne de bit BL. Les grilles Gl, G2 des transistors de mémorisation de chaque paire de cellules- mémoire sont réalisées sous la forme de barres en polysilicium (silicium polycristallin), communes à plusieurs paires de cellulesmémoire (figure 3), et sont reliées à des métallisations non représentées formant les lignes de mot WL. Les figures 4 et 5 illustrent en coupe et en vue de dessus un autre exemple de 20 mémoire morte selon l'art antérieur. La figure 4 montre une paire de cellules-mémoire à source commune S3, tandis que la figure 5 montre huit paires de telles cellules-mémoire. Sur ces figures, chaque cellule-mémoire de chaque paire comporte un transistor de mémorisation comprenant une région de source S3 commune avec l'autre transistor de mémorisation de la paire de cellules-mémoire, une région de drain D2, D3 et une grille G1, G2. Chaque paire de cellules- mémoire est séparée de ses voisines par des régions isolantes 16. La source S3 commune aux deux transistors de mémorisation de chaque paire de cellules-mémoire est reliée à la masse GND appartenant à un premier plan de métallisation, par une interconnexion métallique 22. Chacun des drains D2, D3 des transistors de mémorisation de chaque paire de cellules-mémoire est relié à la ligne de bit BL appartenant à un second plan de métallisation, par l'intermédiaire d'un via 21, 23 respectif reliant le drain à une portion 24, 26 respective du premier plan de métallisation, et d'un via respectif 25, 27 reliant la portion 24, 26 à la ligne de bit. Les via 21, 23 (représentés en 2880982 -4- traits interrompus sur la figure 4) sont prévus ou non lors de la fabrication de la cellule-mémoire, selon que la cellule-mémoire est affectée à la valeur binaire 0 ou 1 (cas de la figure 1A). Les grilles G1, G2 des transistors de mémorisation de chaque paire de cellules-mémoire sont réalisées sous la forme de barres en polysilicium, communes à plusieurs paires de cellules-mémoire (figure 3), et sont reliées à des métallisations non représentées formant les lignes de mot WL. La figure 6 illustre une variante des cellules-mémoires de la figure 4, dans laquelle les liaisons optionnelles pour affecter la cellule-mémoire à la valeur 0 ou 1 sont constituées non pas par les via 21, 23 entre les régions de drain D2, D3 et les portions de métallisation 24, 26 du premier plan de métallisation, mais par les via 25, 27 (représentés en traits interrompus) entre ces portions de métallisation et les lignes de bit BL. La figure 7 illustre une variante des cellules-mémoires représentées sur les figures 4 et 6, dans laquelle les lignes de bit BL sont formées non pas dans un second plan de métallisation, mais dans un troisième plan de métallisation. Chacune des liaisons métalliques entre les régions de source S2, S3 et les lignes de bit comportent alors un troisième via 32, 34 entre une portion correspondante 31, 33 du second plan de métallisation et la ligne de bit BL. Dans cette variante, les via 32, 34 (représentés en traits interrompus) sont prévus ou non lors de la fabrication de la cellulemémoire, selon que la cellule-mémoire est affectée à la valeur binaire 0 ou 1. Dans tous ces exemples de mémoire morte selon l'art antérieur, plus on réduit l'échelle d'intégration, c'est-à-dire la taille des mémoires, plus on réduit la largeur W (figure 3) des régions dopées formant les sources et les drains des transistors de mémorisation, ce qui conduit à réduire le courant de lecture des cellules-mémoire (décharge des lignes de bit) et donc à augmenter le temps de lecture de la mémoire. La présente invention a pour but de supprimer cet inconvénient. Cet objectif est atteint par la prévision d'une mémoire en circuit intégré de type mémoire morte comprenant au moins une cellule-mémoire, chaque cellule-mémoire comportant un transistor de mémorisation réalisé dans un substrat semiconducteur et présentant une source reliée à un potentiel de référence, une grille reliée à une 2880982 -5- ligne de mot électriquement conductrice, et un drain relié à une ligne de bit électriquement conductrice par l'intermédiaire d'une liaison optionnelle selon que la cellule-mémoire est affectée à la valeur 0 ou 1. Selon l'invention, le transistor de mémorisation de chaque cellulemémoire présente une grille formée sur le substrat, en forme de fenêtre dont le contour intérieur délimite dans le substrat une région centrale de drain, et le contour extérieur délimite dans le substrat au moins une région de source. Selon l'invention, la mémoire morte comporte plusieurs cellules-mémoire, les grilles des transistors de mémorisation des cellules-mémoires étant réalisées par au moins un ensemble de grilles comprend une partie élargie comportant des fenêtres dont les contours intérieurs délimitent dans le substrat les régions de drain respectives des transistors de mémorisation, les contours extérieurs de l'ensemble de grilles délimitant dans le substrat les régions de source des transistors de mémorisation. Avantageusement, la fenêtre de grille de chaque transistor de mémorisation présente un contour intérieur sensiblement rectangulaire. Alternativement, la fenêtre de grille de chaque transistor de mémorisation présente un contour intérieur sensiblement circulaire. Selon un mode de réalisation de l'invention, les régions de source sont reliées au potentiel de référence par l'intermédiaire de liaisons formées sur le substrat de part et d'autre de portions d'extrémité de l'ensemble de grilles, plus étroites que la partie élargie comportant les fenêtres. Selon un mode de réalisation de l'invention, l'ensemble de grilles est relié à la ligne de mot par l'intermédiaire de liaisons formées sur des parties d'extrémités de l'ensemble de grilles, plus étroites que la partie élargie comportant les fenêtres. Selon un mode de réalisation de l'invention, les régions de source sont reliées au potentiel de référence par l'intermédiaire d'une ligne de source électriquement conductrice, la ligne de bit étant réalisée dans un premier plan électriquement conducteur espacé du substrat par une première couche isolante, les lignes de mot et de source étant réalisées dans un second plan 2880982 -6- électriquement conducteur espacé du premier plan par une seconde couche isolante. Selon un mode de réalisation de l'invention, les régions de source sont reliées à la masse par l'intermédiaire d'une ligne de source électriquement conductrice, les lignes de mot et de source étant réalisées dans un premier plan électriquement conducteur espacé du substrat par une première couche isolante, la ligne de bit étant réalisée dans un second plan électriquement conducteur espacé du premier plan par une seconde couche isolante. L'invention concerne également un transistor comprenant des régions de source et de drain formées dans un substrat semiconducteur et une grille en polysilicium déposée sur le substrat. Selon l'invention, la grille présente une forme de fenêtre dont le contour intérieur délimite dans le substrat l'une des régions de drain et de source, et le contour extérieur délimite dans le substrat l'autre des régions de drain et de source. Un mode de réalisation préféré de l'invention sera décrit ci-après, à titre d'exemple non limitatif, avec référence aux dessins annexés dans lesquels: Les figures 1A et 1B représentent des schémas électroniques de principe d'une cellule-mémoire morte; Les figures 2 et 3 montrent respectivement en coupe transversale et en vue de dessus des cellulesmémoire à drain commun, selon l'art antérieur; Les figures 4 et 5 montrent respectivement en coupe transversale et en vue de dessus des cellules-mémoire à source commune, selon l'art antérieur; Les figures 6 et 7 montrent en coupe transversale deux autres variantes de cellulesmémoire à source commune, selon l'art antérieur; 30 2880982 -7- La figure 8 représente en vue de dessus des cellules-mémoire selon l'invention; La figure 9 représente en vue de dessus un autre mode de réalisation de cellules-mémoire selon l'invention; Les figures 10 et 11 sont des vues en coupe transversales des cellules-mémoire représentées sur la figure 9. La figure 8 représente en vue de dessus un ensemble de cellules-mémoire disposées en lignes et en colonnes, et réalisées dans un substrat 50 dans lequel sont formées des régions de source S4, S5, et des régions de drain D4, et sur lequel sont déposées des ensembles de grilles G4 (trois) en polysilicum (silicium polycristallin), formant les grilles des transistors de mémorisation des cellules-mémoire. L'ensemble de cellules- mémoire représenté comporte 15 cellules-mémoire. Chacun des ensembles de grilles G4 présente une partie centrale élargie, en forme d'échelle, présentant des fenêtres régulièrement espacées et deux parties en forme de barre prolongeant les extrémités de la partie en forme d'échelle. Les régions de drain D4 des transistors de mémorisation des cellules-mémoire sont formées dans le substrat 50 à l'aplomb des fenêtres rectangulaires formées par l'ensemble de grilles. Les régions de source S4, S5 sont formées dans le substrat à l'aplomb des espaces intermédiaires entre les ensembles de grilles G4. Les régions de drain D4 sont reliées à des lignes de bit BL formées dans un premier plan de métallisation par l'intermédiaire de via 41 optionnels selon que la cellule-mémoire est affectée à la valeur 0 ou 1 (cas de la figure 1A). Les régions de source S4, S5 sont reliées à un potentiel de référence (par exemple la masse) par l'intermédiaire de via 43 formés sur le substrat à l'aplomb des espaces séparant les parties en forme de barre des ensembles de grilles G4, ces via étant reliés à la masse par l'intermédiaire de lignes de source GND formées à l'aplomb des régions de source S4, S5. La figure 9 représente une variante de réalisation de l'invention. A la différence de la figure 8, cette figure montre 12 cellules-mémoire formées à l'aide de deux ensembles de grilles G6, et chaque ensemble de grilles présente des fenêtres non pas rectangulaires, mais sensiblement circulaires. 2880982 -8- Les figures 10 et 1l montrent la portion de mémoire représentée sur la figure 9 en coupe transversale, respectivement le long d'un axe de symétrie AA' d'un ensemble de grilles G6 (figure 10), et le long d'un axe de symétrie BB' d'une ligne de bit (Figure 11). Les régions de drain D6 des transistors de mémorisation des cellulesmémoire sont formées dans le substrat 52 à l'aplomb des fenêtres circulaires formées par les ensembles de grilles G6. Les régions de source S6, S7 sont formées dans le substrat à l'aplomb des espaces intermédiaires entre les ensembles de grilles. Les régions de drain D4 sont reliées à des lignes de bit BL formées dans un premier plan de métallisation par l'intermédiaire de via 51 optionnels selon que la cellule-mémoire est affectée à la valeur 0 ou 1. Les régions de source S6, S7 sont reliées à un potentiel de référence de source (par exemple la masse) par l'intermédiaire de via 53 formés sur le substrat à l'aplomb des espaces séparant les parties en forme de barre des ensembles de grilles G6, ces via étant reliés à au potentiel de source par l'intermédiaire de lignes de source GND formées à l'aplomb des régions de source S6, S7. Sur les figures 10 et 11, on a également représenté deux premiers plans de métallisation dans lesquels sont formées respectivement d'une part les lignes de bit BL et d'autre part les lignes de mot WL et les lignes de source GND, ces plans étant séparés du substrat et entre eux par des couches isolantes respectives 56, 57. Des piliers de métallisation relient les ensembles de grilles G6 aux lignes de mot WL formées dans le second plan de métallisation. Chacun de ces :25 piliers de métallisation comporte un premier via 58 connectant un ensemble de grilles à une zone métallisée 59 du premier plan de métallisation dans lequel sont formées les lignes de bit BL, et un second via 60 reliant la zone 59 à une ligne de mot WL. Bien entendu, on peut choisir une répartition différente des lignes de bit, de mot et de source dans les différents plans de métallisation. On peut ainsi disposer les lignes de mot et de source dans le premier plan de métallisation et les lignes de bit dans le second ou dans un troisième plan de métallisation. Sur les figures 8 à 11, le transistor de mémorisation de chaque cellulemémoire selon l'invention présente donc une région de drain délimitée par les contours des fenêtres formées dans le matériau de grille et des régions de sources délimitées par les espaces entre les ensembles de grilles. Dans un plan 2880982 -9- transversal, le transistor de mémorisation de chaque cellule-mémoire présente une structure sensiblement symétrique comportant une région de drain centrale, deux régions de source de part et d'autre de la région de drain et une grille comportant deux portions de grille en regard du canal du transistor de mémorisation entre la région de drain et les régions de source. La disposition selon l'invention des transistors de mémorisation des cellules-mémoire équivaut à augmenter d'une manière importante la "largeur" des transistors, ce qui permet d'augmenter le courant drainsource des transistors et donc la vitesse de lecture d'une cellulemémoire, sans augmenter d'une manière importante la surface du substrat occupée par chaque cellule-mémoire. Des tests ont montré que cette disposition permet d'obtenir un accroissement d'un facteur égal à 2,6 du courant de lecture, et donc une augmentation proportionnelle de la vitesse de lecture, sans pour autant augmenter d'une manière importante la surface des cellules-mémoire (seulement +15,6 % en technologie CMOS065) . - 10-REVENDICATIONS 1. Mémoire en circuit intégré de type mémoire morte comprenant au moins une cellule-mémoire, chaque cellule-mémoire comportant un transistor de mémorisation réalisé dans un substrat semiconducteur (50; 52) et présentant une source reliée à un potentiel de référence (GND), une grille reliée à une ligne de mot électriquement conductrice (WL), et un drain relié à une ligne de bit électriquement conductrice (BL) par l'intermédiaire d'une liaison (41; 51) optionnelle selon que la cellulemémoire est affectée à la valeur 0 ou 1 caractérisée en ce que le transistor de mémorisation de chaque cellule-mémoire présente une grille (G4; G6) formée sur le substrat (50; 52), en forme de fenêtre dont le contour intérieur délimite dans le substrat une région centrale de drain (D4; D6), et le contour extérieur délimite dans le substrat au moins une région de source (S4, S5; S6, S7). 2. Mémoire selon la revendication 1, caractérisée en ce qu'elle comporte plusieurs cellules-mémoire, les grilles des transistors de mémorisation des cellules-mémoires étant réalisées par au moins un ensemble de grilles (G4; G6) comprend une partie élargie comportant des fenêtres dont les contours intérieurs délimitent dans le substrat les régions de drain (D4; D6) respectives des transistors de mémorisation, les contours extérieurs de l'ensemble de grilles délimitant dans le substrat les régions de source (S4, S5; S6, S7) des transistors de mémorisation. 3. Mémoire selon la revendication 1 ou 2, caractérisée en ce que la fenêtre de grille (G4) de chaque transistor de mémorisation présente un contour intérieur sensiblement rectangulaire. 4. Mémoire selon la revendication 1 ou 2, caractérisée en ce que la fenêtre de grille (G4) de chaque transistor de mémorisation présente un contour intérieur sensiblement circulaire. 5. Mémoire selon l'une des revendications 2 à 4, caractérisée en ce que les régions de source (S4, S5; S6, S7) sont reliées au potentiel de référence par l'intermédiaire de liaisons (43; 53) formées sur le substrat de part et d'autre de portions d'extrémité de l'ensemble de grilles (G4; G6), plus étroites que la partie élargie comportant les fenêtres. 2880982 -11- 6. Mémoire selon l'une des revendications 2 à 5, caractérisée en ce que l'ensemble de grilles (G4; G6) est relié à la ligne de mot (WL) par l'intermédiaire de liaisons (48; 58, 59, 60) formées sur des parties 5 d'extrémités de l'ensemble de grilles (G4; G6), plus étroites que la partie élargie comportant les fenêtres. 7. Mémoire selon l'une des revendications 1 à 6, caractérisée en ce que les régions de source (S4, S5; S6, S7) sont reliées au potentiel de référence par l'intermédiaire d'une ligne de source (GND) électriquement conductrice, la ligne de bit (BL) étant réalisée dans un premier plan électriquement conducteur espacé du substrat (50; 52) par une première couche isolante (56), les lignes de mot (WL) et de source étant réalisées dans un second plan électriquement conducteur espacé du premier plan par une seconde couche isolante (57). 8. Mémoire selon l'une des revendications 1 à 6, caractérisée en ce que les régions de source (S4, S5; S6, S7) sont reliées à la masse par l'intermédiaire d'une ligne de source (GND) électriquement conductrice, les lignes de mot (WL) et de source étant réalisées dans un premier plan électriquement conducteur espacé du substrat (50; 52) par une première couche isolante (56), la ligne de bit (BL) étant réalisée dans un second plan électriquement conducteur espacé du premier plan par une seconde couche isolante (57). 9. Transistor comprenant des régions de source et de drain formées dans un substrat semiconducteur (50; 52) et une grille en polysilicium déposée sur le substrat, caractérisé en ce que la grille (G4; G6) présente une forme de fenêtre dont le contour intérieur délimite dans le substrat l'une des régions de drain (D4; D6) et de source, et le contour extérieur délimite dans le substrat l'autre des régions de drain et de source (S4, S5; S6, S7).