Brevet FR2879295A1 — publié le 20060616

STRUCTURE DE TEST POUR CIRCUIT ÉLECTRONIQUE INTÉGRÉ La présente invention se rapporte de manière générale aux structures de test pour circuits électroniques intégrés. Plus particulièrement, elle se rapporte aux techniques de diagnostique et d'analyse de défaillance des circuits intégrés basées sur l'émission de photon. Toutes ces techniques sont basées sur le même principe. Le champ électrique existant à travers la zone de charge d'espace des transistors de type FET ("Field Effect Transisto?') en conditions de saturation, accélère les porteurs minoritaires, par exemple les électrons dans un nFET. Les porteurs acquièrent assez d'énergie pour générer des photons, c'est-à-dire de la lumière. Dans la technologie CMOS ("Complementary Metal-Oxyde Semiconductor"), la saturation des transistors se produit brièvement au moment de la commutation, et concerne surtout les transistors NMOS (transistors MOS de type N). C'est pourquoi, la collecte des photons émis par un dispositif semi-conducteur en technologie CMOS fonctionnant à haute vitesse de commutation donne de l'information sur le fonctionnement temporel ("timing") du dispositif. Dans les techniques actuelles, on prévoit des structures de test comprenant un élément de commutation avec un transistor, par exemple un transistor NMOS, implantées dans les zones du circuit intégré que l'on souhaite caractériser. Un exemple typique est la mesure du temps d'accès à une mémoire, pour laquelle on place un tel élément de commutation à proximité de la sortie de la mémoire. Le transistor de l'élément est rendu accessible de l'extérieur, afin de pouvoir l'alimenter et commander sa commutation. Le test avec imagerie optique est réalisé par la face avant ("front side") du circuit intégré, à l'aide d'un dispositif d'acquisition tel qu'un capteur SSPD ("Supraconducting Single-element Photon Detector') ou équivalent. Le temps de mesure sur un transistor est toutefois relativement long, environ 5 mn. On a identifié que cette durée provient de l'existence de photons évanescents émis par les transistors voisins qui viennent perturber la mesure sur le transistor considéré. Un objet de l'invention est donc d'améliorer le rapport signal/bruit de la mesure de photon, afin de diminuer le temps d'acquisition. Le document FR-A-2 771 853 divulgue un plot de test entouré d'un premier anneau métallique réalisé dans une couche de métallisation superficielle et d'un second anneau réalisé dans une couche de métallisation inférieure, ces anneaux étant interconnectés électriquement par au moins un via et étant mis à un potentiel fixe. Cette structure donne de bons résultats pour une mesure par faisceau d'électrons, mais ne convient pas pour une mesure basée sur l'émission de photon. Pour atteindre l'objet ci-dessus, l'invention propose d'ajouter un tunnel au dessus du transistor sous test, afin d'une part de focaliser l'émission de photon par le transistor considéré, et d'autre part de faire écran aux photons évanescents émis par les transistors voisins. Plus particulièrement, la présente invention fournit une structure de test pour circuit électronique intégré ayant un substrat essentiellement plan recouvert d'une pluralité de couches de métallisation, laquelle structure de test comprend un élément de commutation réalisé à la surface du substrat. La structure de test est remarquable en ce qu'elle comprend en outre un tunnel entre le dessus de l'élément de commutation et la face avant du circuit intégré. Le tunnel comprend un empilement d'anneaux métalliques reliés deux à deux par des via. Ces anneaux métalliques sont réalisés dans des couches de métallisation respectives recouvrant le substrat du circuit intégré. Un tel tunnel est adapté pour canaliser vers la face avant du circuit intégré des photons émis par l'élément de commutation du fait que la densité et la répartition des via sont telles qu'ils assurent un écran pour empêcher les photons de s'échapper du tunnel entre deux anneaux métalliques superposés. Le tunnel, non seulement guide les photons émis par l'élément de commutation vers la surface active d'un dispositif d'acquisition disposé sensiblement au droit de l'élément de commutation, mais également empêche d'éventuels photons évanescents provenant de transistors voisins de perturber la mesure. Ainsi, le rapport signal/bruit de la mesure de photon par le dispositif d'acquisition est amélioré. Le temps de mesure pour l'élément de commutation peut ainsi être diminué. Un autre avantage de l'invention est qu'elle permet de rendre la structure de test facilement repérable sur la face avant du circuit intégré. On peut donc aussi accélérer la mise en place du dispositif d'acquisition au droit de la structure de test, de manière manuelle ou automatisée. En général, la première couche de métallisation (celle qui est la plus proche du substrat) est réservée à la fabrication des connexions aboutissant aux zones actives ou aux zones de grille des transistors. La première couche de métallisation est utilisée pour la réalisation des connexions, et les autres pour la réalisation du tunnel. Toutefois, le tunnel peut aussi comprendre un anneau métallique dans la première couche de métallisation dans lequel on prévoit le passage des connexions métalliques pour l'alimentation et la commande de l'élément de commutation. En pratique, les technologies de fabrication des circuits intégrés actuelles prévoient un nombre de couches de métallisation pouvant atteindre, par exemple huit ou neuf couches superposées et isolées les unes des autres par des couches de dioxyde de silicium (SiO2). Dans tous les cas, le tunnel comprend des anneaux métalliques dans des couches de métallisation respectives, et deux anneaux superposés sont reliés par des via. La densité et la répartition des via sont telles qu'ils assurent un écran pour empêcher les photons de s'échapper du tunnel entre deux anneaux métalliques superposés. Cette précaution permet aussi d'empêcher l'entrée de photons évanescents dans le tunnel depuis l'extérieur. Dans un mode de réalisation préféré, les anneaux métalliques sont sensiblement concentriques, d'axe sensiblement orthogonal à la surface du substrat. C'est a priori la solution la plus simple. Mais une inclinaison de l'axe du tunnel sur la perpendiculaire à la surface du substrat est aussi envisageable, par exemple pour obtenir une sortie des photons au niveau de la face avant du circuit intégrée qui se produise dans une zone décalée. En pratique, il n'est actuellement pas possible de trop resserrer les via, pour des raisons liées à leur procédé de fabrication. C'est pourquoi, avantageusement, une pluralité de via reliant deux anneaux métalliques superposés peut comprendre un premier groupe de via disposés suivant une couronne interne et un second groupe de via disposés suivant une couronne externe. Ces couronnes ont sensiblement la même forme que les anneaux métalliques. Les via de la couronne interne sont espacés latéralement deux à deux d'une distance inférieure à une dimension caractéristique correspondante de la section des via dans un plan orthogonal à l'axe du tunnel; de même, les via de la couronne externe sont espacés latéralement deux à deux d'une distance inférieure à une dimension caractéristique correspondante de la section des via dans un plan orthogonal à l'axe du tunnel; en outre, les via de la couronne interne et les via de la couronne externe sont disposés en quinconce les uns par rapport aux autres. De cette façon, on obtient un écran optique qui bloque les photons. Dans un mode de réalisation préféré, la distance entre la direction d'alignement des via (considéré au niveau du centre des via) la couronne interne et celle des via de la couronne externe est de l'ordre d'une dimension caractéristique correspondante de la section desdits via dans un plan orthogonal à l'axe du tunnel. On minimise ainsi les phénomènes de réflexion et/ou de diffraction qui pourraient conduire au passage de photons à travers les via. Dans un mode de réalisation, l'anneau métallique réalisé dans la couche de métallisation superficielle déborde par rapport à la projection dans le plan de ladite couche des anneaux métalliques réalisé dans les couches de métallisation sous-jacentes. Ainsi, bien qu'il soit préférable de minimiser la largeur des anneaux métalliques, celui réalisé dans la couche de métallisation superficielle permet de protéger la surface active du dispositif d'acquisition contre les photons évanescents. Un autre aspect de l'invention concerne un circuit électronique intégré comprenant une structure de test telle que définie ci-dessus. II peut s'agir en particulier d'un circuit réalisé en technologie SOI ("Silicon on Insulator' ), pour laquelle l'invention procure des résultats particulièrement bons. Par exemple, il peut s'agir d'une mémoire de type MRAM ou Flash pour lesquelles les techniques de mesure par faisceau d'électrons ne sont pas envisageables, et plus généralement de tout circuit électronique en technologie CMOS, fonctionnant à basse consommation (donc fonctionnant à basse tension d'alimentation, par exemple 1,1 V). D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels: - la figure 1 est une vue de dessus d'un inverseur CMOS; - la figure 2 est une vue en coupe d'une structure de test comprenant un inverseur CMOS comme élément de commutation, illustrant le principe de la mesure de photon par un dispositif d'acquisition conventionnel; - les figures 3 et 4 sont des graphes, respectivement d'un signal de commande et d'un signal d'acquisition pour la mesure de photon selon la figure 2; - les figures 5 et 6 sont des graphes, respectivement d'un signal de commande et d'un signal d'acquisition pour la mesure de photon par une structure de test comprenant un circuit tampon ("buffet ) à la place d'un inverseur comme élément de commutation; - la figure 7 est une vue en trois dimensions d'un exemple de tunnel pour photon faisant partie d'une structure de test selon la présente invention; - la figure 8 est une vue en coupe d'un exemple de structure de test selon la présente invention, incorporant un tunnel pour photon selon la figure 7; - la figure 9 est une vue de la structure de test selon un mode de réalisation de la présente invention, en coupe suivant le plan de l'anneau métallique du tunnel pour photon qui est le plus proche du substrat du circuit intégré; et, - la figure 10 est une vue partielle, en trois dimensions d'un mode de réalisation d'un circuit électronique intégré selon l'invention. A la figure 1, on a représenté, en vue de dessus, un exemple de réalisation d'un inverseur en technologie CMOS, dit inverseur CMOS par raccourci. Un tel inverseur CMOS est réalisé à la surface d'un substrat de silicium dopé d'un circuit électronique intégré, selon des techniques de fabrication conventionnelles. L'inverseur 10 comprend un transistor PMOS (transistor MOS de type P) 11, et un transistor NMOS 12. Le transistor 11 comprend une zone de source Ils et une zone de drain 11 d, ou zones actives, réalisées par implantation d'espèces dopantes sous la surface du substrat. De la même façon, le transistor NMOS 12 comprend une zone de source 12s et une zone de drain 12d, ou zones actives, réalisées par implantation d'espèces dopantes sous la surface du substrat. Une zone de polysilicium est déposée à la surface du substrat pour réaliser les grilles communes des transistors 11 et 12, respectivement référencées 11 g et 12g. La grille 11 g recouvre partiellement, en les chevauchant, les zones 11 s et 11 d. De même, la zone 12g recouvre partiellement, en les chevauchant, les zones 12s et 12d. Dans une première couche de métallisation réalisée au dessus du substrat, l'inverseur comprend aussi des connections comprenant une connexion d'alimentation haute 13h portée à un potentiel d'alimentation positif VDD, qui est reliée à la zone de source 11s du transistor PMOS 10. Ces connexions comprennent aussi une connexion d'alimentation basse 13g, qui est portée à un potentiel de masse GND, et est reliée à la zone de source 12s du transistor NMOS 12. Egalement, une connexion d'entrée 13i est reliée aux zones de grille communes 11g et 12g, et reçoit un signal IN de commande de l'inverseur. Enfin, une connexion de sortie 13o est reliée aux zones de drain 11 d et 12d des transistors respectivement 11 et 12, pour délivrer un signal de sortie OUT. Les connexions 13h, 13g, 13i et 13o sont réalisées en métal, par exemple en cuivre ou en aluminium. La première couche de métallisation étant isolée du substrat par un isolant tel que du dioxyde de silicium (SiO2), les connexions sont reliées aux zones de source, de drain ou de grille sous-jacentes, par des éléments conducteurs 14, appelés via. Dans l'exemple conforme à la figure 1, les via 14 sont de section rectangulaire. A la figure 2, on a représenté, en vue partielle en coupe, l'inverseur 10 de la figure 1 utilisé en tant qu'élément de commutation dans une structure de test selon l'art antérieur. La figure permet aussi d'illustrer le principe de la mesure de photon à l'aide d'un dispositif d'acquisition 20, tel qu'un capteur SSPD, disposé sensiblement au dessus de l'élément de commutation 10, du côté de la face avant 15 du circuit intégré. Par mesure de simplicité, les connexions 13h, 13g, 13i et 13o sont représentées schématiquement par de simples fils. Au moins la connexion 13i doit être accessible de l'extérieur du circuit intégré, afin de pouvoir appliquer le signal de commande IN. En pratique, la connexion 13o n'a pas besoin d'être également accessible, car l'élément de commutation ne participe pas, en général, au fonctionnement du dispositif semi-conducteur réalisé dans le circuit intégré. L'élément de commutation 10 est en effet généralement entièrement dédié à la fonction de test par mesure de photon. De façon connue, le transistor PMOS 11 est réalisé dans un caisson ou puits de silicium dopé N ("N-welI') formé sous la surface 16 du substrat du circuit. Les porteurs minoritaires dans le canal s'étendant entre les zones actives 11 s et 11 d du transistor PMOS 11 sont les trous. A l'inverse, les porteurs minoritaires dans le canal s'étendant entre les zones actives 12s et 12d du transistor NMOS 12 sont les électrons. La zone dans laquelle se produit l'émission de photons est représentée dans un ovale aux figures 1 et 2, cet ovale étant désigné par une flèche à la figure 1. A la figure 2, la flèche indique le parcours des photons émis. Plus particulièrement, l'émission de photon se produit à la limite de la zone de drain du transistor NMOS 12, du coté de sa zone de grille 12g. Le photon émis traverse alors les couches de métallisation pour sortir par la face avant 15 du circuit intégré. Le fonctionnement de la structure de test de la figure 2 va maintenant être expliqué en regard des chronogrammes des figures 3 et 4 sur lesquelles on a représenté, respectivement, un signal IN de commande de l'inverseur 10, et un signal SSPD délivré par le dispositif d'acquisition 20. Lorsque le signal IN est désactivé, c'est-à-dire lorsqu'il se produit un front descendant du signal IN du potentiel VDD vers le potentiel GND, le transistor NMOS 12 commute de l'état passant à l'état bloqué et le transistor PMOS 11 commute de l'état bloqué à l'état passant, en sorte de faire basculer la sortie de l'inverseur du potentiel GND vers le potentiel VDD. Au moment de la commutation, c'est-à-dire lorsque le niveau du signal de commande IN est égal à environ VDD un courant circule brièvement entre les connexions 13h et 13g. Au niveau du transistor NMOS 12, les électrons (porteurs minoritaires) acquièrent plus d'énergie, et passent dans une bande de conduction bien au dessus de la bande de conduction minimum. On dit qu'ils deviennent des électrons chauds. L'émission d'un photon se produit lorsque ces électrons chauds perdent leur énergie en revenant vers la bande de conduction du silicium, à la fin de la commutation. En disposant le dispositif d'acquisition 20 sensiblement au dessus de l'élément de commutation 10, on peut alors détecter cette émission de photon. Avec un dispositif du type d'un capteur SSPD, la détection est basée sur la formation d'un point chaud ("hot-spot') par thermalisation de quasi-particules, et sur la suppression de la super conductivité due à la diffusion du point chaud. D'autres types de dispositifs d'acquisition sont bien entendu envisageables, tels qu'une caméra CCD de Hamamatsu, une caméra MCT de Rockwell, un détecteur PICA, un capteur SiAPD, ou autre, selon la longueur d'onde de la lumière émise. Ainsi que le montre la courbe de la figure 4, l'émission de photon se traduit par un pic sur le signal de sortie SSPD du dispositif d'acquisition 20. Sur les figures 5 et 6, on a représenté respectivement le signal IN de commande de l'élément de commutation et le signal de sortie SSPD d'un dispositif d'acquisition de photons dans le cas où, à la place d'un inverseur comme représenté aux figures 1 et 2, l'élément de commutation est un circuit tampon, c'est-à-dire un circuit formé de deux inverseurs en série. Dans ce cas, on détecte l'émission d'un photon (pic du signal SSPD) à la fois sur le front montant et sur le front descendant du signal de commande IN, étant donné que les transistors NMOS de chaque inverseur commutent, respectivement soit sur le front montant du signal IN (pour le second inverseur), soit sur le front descendant du signal IN (pour le premier inverseur). Dans un autre mode de réalisation, l'élément de commutation peut être un simple transistor NMOS. Toutefois, on préfère un transistor NMOS faisant partie d'un inverseur CMOS, dont le courant statique est nul (l'inverseur CMOS est traversé par un courant entre les connexions d'alimentation 13h et 13g uniquement au moment de la commutation). A la figure 7 et à la figure 8, on a représenté, respectivement dans une vue à trois dimensions et dans une vue de dessus en coupe, une structure appelée tunnel ou cheminée, qui est adaptée pour canaliser vers la face avant 15 du circuit intégré, les photons émis par l'élément de commutation 10. Dans le mode de réalisation représenté, le tunnel comprend un empilement d'anneaux métalliques 82-87 reliés deux à deux par des via 88. A la figure 8, le tunnel 80 est représenté en coupe suivant un axe X-X représenté à la figure 9 (voir ci-dessous), et l'élément de commutation 10 est représenté dans un plan de coupe classique. Chaque anneau métallique est fabriqué dans une couche de métallisation déterminée, désignées ici M2-M7 respectivement, l'anneau le plus éloigné de l'élément de commutation (c'est-à-dire le plus éloigné du substrat) étant réalisé dans la couche de métallisation superficielle, ici la couche M7. On entend par couche de métallisation superficielle celle qui est la plus haute, c'est-à-dire la plus proche de la face avant du circuit intégré, dont elle n'est séparée que par une mince couche d'isolant. La couche de métallisation la plus basse, désignée ici M1, c'est-à- dire celle qui vient juste au dessus du substrat du circuit, sert par exemple à la réalisation des connexions 13h, 13g, 13i, et 130. A la figure 8, par mesure de simplicité, ces connexions dans la couche de métallisation M1 ne sont pas représentées. Les anneaux métalliques 82-87 sont sensiblement concentriques, d'axe sensiblement orthogonal à la surface du substrat. La densité des via 88 est élevée, et leur répartition est uniforme, de manière qu'ils assurent une fonction d'écran pour empêcher les photons de s'échapper du tunnel entre deux anneaux métalliques superposés. Un mode de réalisation avantageux est illustré par le schéma de la figure 9, sur laquelle on a représenté la structure de test vue du dessus dans un plan s'étendant entre le plan de l'anneau métallique 82 qui est le plus proche du substrat et celui de l'anneau 83. Les dimensions intérieures de l'anneau métallique 82, notée x et y, sont par exemple de l'ordre de 2 à 4 dam. Dans ce mode de réalisation, les via qui relient deux anneaux métalliques superposés comprennent un premier groupe de via disposés suivant une couronne interne 91, et un second groupe de via disposés suivant une couronne externe 92. Les via de la couronne 91 sont espacés latéralement deux à deux d'une distance d91 qui est inférieure à une dimension caractéristique correspondante de la section des via dans un plan orthogonal à l'axe du tunnel (c'est-à-dire l'axe perpendiculaire au plan de la figure 9). Dans l'exemple représenté à la figure 9, les via ont une section circulaire. Une "dimension caractéristique correspondante", au sens cidessus, est alors le diamètre de la section des via. Par exemple, le diamètre des via est de l'ordre de 0,2 pm (soit 200 nm). Lorsque les via sont de section carrée, une "dimension caractéristique correspondante" est alors le côté dudit carré. Lorsque les via sont de section rectangulaire, une "dimension caractéristique correspondante" est la longueur du petit ou du grand coté du rectangle qui est mesurée suivant la direction d'alignement des via de la couronne 91, laquelle direction est représentée par un trait discontinu à la figure 9. Les mêmes dispositions que ci-dessus s'appliquent avantageusement 15 à la distance latérale d92 séparant des via adjacents de la couronne externe 92. De plus, les via de la couronne interne 91 et les via de la couronne externe 92 sont disposés en quinconce les uns par rapport aux autres. De cette manière, on obtient une bonne isolation optique de l'intérieur du tunnel par rapport à l'extérieur du tunnel (dans les deux sens possible), en ce sens qu'un photon ne peut pas passer entre les via selon un chemin direct. Dans un mode de réalisation, la distance D entre la direction d'alignement des centres des via la couronne interne et celle des centres des via de la couronne externe est de l'ordre d'une dimension caractéristique correspondante (au sens ci-dessus) de la section desdits via dans un plan orthogonal à l'axe du tunnel. Dit autrement la distance radiale entre les via des couronnes respectivement 91 et 92 est réduite au minimum (la distance D pouvant aussi être appelée distance radiale entre les centres des via de la couronne interne et les centres des via de la couronne externe). De cette façon on minimise la possibilité qu'un photon passe entre les deux couronnes de via, en profitant des phénomènes de réflexion/diffraction sur les parois des via. A la figure 9, l'axe X-X correspondant au plan de coupe du tunnel 80 à la figure 8, passe par le centre des via de la couronne interne 91. Dans le mode de réalisation représenté aux figures, les anneaux métalliques 82-87 sont de forme carrée. D'autres formes sont évidemment envisageables, notamment des cercles ou des rectangles. L'anneau 87 réalisé dans la couche de métallisation superficielle M7 peut déborder, dans le plan de ladite couche M7, par rapport à la projection des autres anneaux dans le même plan. En effet, les dimensions intérieures des anneaux métalliques sont déterminées de manière que le tunnel 80 puisse recueillir les photons émis par l'élément de commutation (la section du tunnel 80 correspondant donc sensiblement à la taille de cet élément), mais le dernier anneau peut avoir des bords extérieurs plus larges que ceux des autres anneaux de manière à faire écran aux photons évanescents susceptible de venir frapper la surface active du disposition d'acquisition 20 et donc de perturber la mesure. En particulier, les dimensions externes du dernier anneau métallique 87 peuvent avantageusement correspondre aux dimensions de ladite surface active. A la figure 10, on a représenté (partiellement) un exemple de réalisation d'une structure de tunnels multiples convenant pour un circuit électronique intégré ayant une pluralité de structure de test comme celle décrite ci-dessus. Dans cet exemple, une pluralité de tunnels 89 sont réalisés au droit d'éléments de commutation respectifs (non représentés). Ces tunnels 89 ont en commun l'anneau métallique 87 réalisé dans la courbe de métallisation superficielle (les autres anneaux métalliques ne sont pas représentés). Dit autrement, l'anneau 87 est un plan métallique commun aux tunnels 89, dans lequel des ouvertures 90 sont réalisées respectivement pour chaque tunnel. REVENDICATIONS 1. Structure de test pour circuit électronique intégré ayant un substrat essentiellement plan recouvert d'une pluralité de couches de métallisation (M1-M7), ladite structure de test comprenant un élément de commutation (10) réalisé à la surface du substrat et étant caractérisée en ce qu'elle comprend en outre un tunnel (80) réalisé entre le dessus de l'élément de commutation et la face avant (15) du circuit intégré et adapté pour canaliser vers ladite face avant des photons émis par ledit élément de commutation, ledit tunnel comprenant un empilement d'anneaux métalliques réalisés dans des couches de métallisation respectives reliés deux à deux par des via, la densité et la répartition des via étant telles que les via assurent un écran pour empêcher les photons de s'échapper du tunnel entre deux anneaux métalliques superposés. 2. Structure de test selon la revendication 1, dans laquelle les anneaux métalliques sont sensiblement concentriques, d'axe sensiblement orthogonal à la surface du substrat. 3. Structure de test selon la revendication 1 ou la revendication 2, dans laquelle: - une pluralité de via reliant deux anneaux métalliques superposés comprend un premier groupe de via disposés suivant une couronne interne (91) et un second groupe de via disposés suivant une couronne externe (92); - les via de la couronne interne sont espacés latéralement deux à deux d'une distance (d91) inférieure à une dimension caractéristique correspondante de la section desdits via dans un plan orthogonal à l'axe du tunnel; - les via de la couronne externe sont espacés latéralement deux à deux d'une distance (d92) inférieure à une dimension caractéristique correspondante de la section desdits via dans un plan orthogonal à l'axe du tunnel; et, - les via de la couronne interne et les via de la couronne externe sont disposés en quinconce les uns par rapport aux les autres. 4. Structure de test selon la revendication 3, dans laquelle la distance (D) entre la direction d'alignement (91) des via la couronne interne et la direction d'alignement (92) des via de la couronne externe est de l'ordre d'une dimension caractéristique correspondante de la section desdits via dans un plan orthogonal à l'axe du tunnel. 5. Structure de test selon l'une quelconque des revendications précédentes, dans laquelle l'anneau métallique réalisé dans la couche de métallisation superficielle déborde par rapport à la projection dans le plan de ladite couche des anneaux métalliques réalisé dans les couches de métallisation sous-jacentes. 6. Circuit électronique intégré comprenant au moins une structure de test selon l'une quelconque des revendications précédentes. 7. Circuit électronique intégré selon la revendication 6, comprenant une pluralité de structures de test selon la revendication 5, avec des tunnels respectifs dont l'anneau métallique qui est réalisé dans la couche de métallisation superficielle est un plan métallique commun dans lequel des ouvertures (90) sont réalisées respectivement pour chacun desdits tunnels.