Brevet FR2884629A1 — publié le 20061020

commande (lecture/écriture, validation, échantillonnage) sont transmis en utilisant un bus de commande, un bus d'adresse et/ou un bus de données. Dans certains types d'applications, un microcontrôleur utilise une interface de bus externe (IBE). Si c'est le cas, une interface IBE peut commander plusieurs circuits de mémoire de différents types, comme des mémoires SDRAM, SRAM et Flash, au même moment en générant les signaux correspondants pour chaque mémoire qu'elle cible. Le module IBE est souvent connecté sur le bus interne du système en tant qu'esclave exécutant les actions requises par le microprocesseur qui agit en tant que maître dans une architecture simplifiée. Le maître est capable de lire/écrire des données dans la mémoire interne (RAM) ou dans les mémoires externes. Les mémoires internes sont souvent plus rapides que la mémoire externe mais plus petites. Habituellement, un ensemble de données qui requiert un temps d'accès court (comme un logiciel de traitement d'interruptions, ou n'importe quel ensemble de données dont la taille est suffisamment petite) est logé au niveau des mémoires intégrées sur la puce. Lorsqu'un maître présente sur le bus d'adresse interne une valeur ciblant une mémoire intégrée (par exemple, une mémoire SRAM), le décodeur d'adresse active le signal de sélection interne. L'interface IBE n'est pas sélectionnée dans ce cas. D'un autre côté, un ensemble important de données qui peuvent être traitées avec un temps d'accès plus court est logé dans la mémoire externe. Lorsque le maître démarre un accès en lecture/écriture à une mémoire externe, le décodeur d'adresse active le signal de sélection interne. Les modules d'interface IBE convertissent le protocole des formes d'onde du bus 2884629 3 système en un protocole de formes d'onde pour la mémoire ciblée. Dans ce type d'architecture de l'art antérieur, lorsque l'accès à une mémoire externe requiert plus d'un cycle d'horloge du bus système, l'interface IBE active le signal Attente pour indiquer au maître qu'aucun autre accès n'est possible. Il en résulte que le maître diffère son prochain accès quelle que soit la destination du nouvel accès. Par exemple, si la cible du prochain accès est la mémoire externe, cet accès sera différé à cause de l'état Attente qui a été activé pour empêcher un accès au bus externe. Cette architecture devient particulièrement lourde lorsque plusieurs maîtres sont connectés sur un unique bus système à une pluralité de circuits esclaves parce que tous les maîtres seront placés en des états Attente. Dans une autre architecture avec plusieurs bus systèmes, dans laquelle il y a un seul maître par bus système, le maître, ayant initié le transfert de données, ne sera pas autorisé à exécuter un autre transfert de données vers ou en provenance d'autres esclaves. La figure 1 illustre une architecture d'un système 10 de l'art antérieur avec un microcontrôleur 12 connecté à différents types de mémoires externes, telles qu'une mémoire RAM statique (SRAM) 14 et une mémoire RAM dynamique synchrone (SDRAM) en utilisant une interface de bus externe (IBE) (non illustrée). Si c'est le cas, l'interface IBE peut commander plusieurs circuits intégrés de mémoire de différents types, comme les mémoires SRAM 14 et SDRAM 16 en générant les signaux appropriés pour chaque mémoire ciblée par l'interface. 2884629 4 Un port commun de mise en correspondance pour l'interface IBE comprend un unique bus d'adresse 18, un bus de données bidirectionnel et différents signaux de commande. Les signaux de sélection de puce sont uniques pour chaque circuit intégré de mémoire. Par exemple, le signal Sél_sram 22 est utilisé pour sélectionné le circuit intégré de mémoire SRAM 14 tandis que le signal Sél_sdram 24 est utilisé pour sélectionner le circuit intégré de mémoire SDRAM 16. Chaque type de circuit intégré de mémoire requiert d'autres signaux de commande spécifiques, comme un signal de validation d'octet (non illustré) pour la SRAM 14 et un signal d'adressage de banc (non illustré) pour la SDRAM 16. L'homme du métier sait parfaitement que les données ne peuvent pas être transférées simultanément sur plus d'un circuit intégré de mémoire externe. Par conséquent, chaque sortie de signal de commande du microcontrôleur devrait avoir plusieurs fonctions pour satisfaire les besoins des différents circuits intégrés de mémoire. La figure 2 illustre de manière plus détaillée une architecture de base d'un microcontrôleur 40 de l'art antérieur. Le module d'interface IBE 42 est souvent connecté sur le bus système interne (comprenant un bus d'adresse interne 46, un bus de données internes 50, un bus de lecture de données internes 48, et un bus d'écriture de données internes 44) en tant qu'esclave, c'est l'interface IBE qui exécute les actions requises par le microprocesseur 52 qui opère en tant que maître dans une architecture simplifiée. Dans ce modèle maître-esclave, le maître (microprocesseur 52) est capable de lire/écrire des données dans la mémoire interne, comme les mémoires intégrées ROM ou SRAM 54, ou de lire/écrire des données 2884629 5 dans les mémoires externes (non illustrées). Une mémoire interne est, dans la plupart des cas, plus rapide qu'une mémoire externe, mais a une moindre capacité de données. Par conséquent, les données qui requièrent un temps d'accès court, comme le logiciel de traitement des interruptions, ou toutes données dont la taille est suffisamment petite, sont destinées aux mémoires intégrées. Lorsque le maître (microprocesseur 52) met le bus d'adresse interne 46 à une valeur ciblant une mémoire intégrée 54 (par exemple, la mémoire SRAM), le décodeur d'adresse 56 active le signal de sélection interne Sél ram int 58. L'interface IBE 42 n'est pas sélectionnée dans ce cas. D'un autre côté, un ensemble important de données qui acceptent un temps d'accès plus long peut être stocké dans la mémoire externe. Si c'est le cas, lorsque le maître (microprocesseur 52) démarre un accès en lecture/écriture à une mémoire externe, le décodeur d'adresse 56 active le signal de sélection interne Sél ibe 60 destiné au module d'interface IBE 42 qui convertit le protocole de forme d'ondes du bus système en un protocole de forme d'ondes de la mémoire externe ciblée. Lorsque l'accès à une mémoire externe (non illustrée) requiert plus d'un cycle d'horloge du bus système, l'interface IBE 42 active le signal Attente (non illustré) pour indiquer au maître (microprocesseur 52) qu'aucun autre accès à n'importe quel type de circuit intégré de destination n'est possible. Si c'est le cas, le maître (microprocesseur 52) diffère son prochain accès à tout autre circuit intégré. Ainsi, dans cette architecture de bus système de l'art antérieur dans laquelle un seul bus système est 2884629 6 alloué au maître, le maître qui a initié le transfert à n'importe quel type de circuit dont l'accès requiert plus d'un cycle d'horloge du bus système ne sera pas autorisé à exécuter un transfert à un autre circuit jusqu'à ce que le premier transfert soit terminé. Cette situation est aggravée dans l'architecture à plusieurs bus systèmes de l'art antérieur dans laquelle plusieurs maîtres sont connectés par un seul bus système à plusieurs esclaves parce que tous les maîtres seront mis dans un état Attente même si un seul maître a initié le transfert à n'importe quel type de circuit dont l'accès requiert plus d'un cycle d'horloge du bus système. La figure 3 illustre une architecture de l'art antérieur 70 dans laquelle l'interface IBE a plusieurs sous-modules, comprenant un contrôleur de mémoire SRAM 72 et un contrôleur de mémoire SDRAM 74. Le signal Sél_ibe 60 de la figure 2 comprend une pluralité de signaux de sélection, tandis que chaque contrôleur de mémoire est associé à son propre signal de sélection. Par exemple, le contrôleur de mémoire SDRAM 74 est associé au signal de sélection Sél_sdram_ext 78 et le contrôleur de mémoire SRAM 72 est associé au signal de sélection Sél_sram ext 76. Les multiplexeurs MUX1 80 et MUX2 82 sont nécessaires pour partager le bus d'adresse externe 84 et le bus de données externes 86. Si la mémoire SRAM (non illustrée) est sélectionnée, le bus d'adresse externe 84 est commandé par le contrôleur SRAM 72. Le multiplexeur MUX3 88 permet au contrôleur de mémoire SRAM 72 et au contrôleur de mémoire SDRAM 74 de partager le bus de lecture de données internes 90. La génération du signal Attente 92 est réalisée au niveau de chaque contrôleur mémoire en tenant compte 2884629 7 des caractéristiques spécifiques de la mémoire étant commandée et au niveau de l'interface IBE où il est nécessaire de collecter les informations Attente de tous les contrôleurs mémoires et de les référer à un signal unique. C'est la fonction de la porte OU à deux entrées 94. La figure 4 représente des formes d'ondes de l'art antérieur pour un système comprenant un accès en lecture à une mémoire externe nécessitant un état Attente et nécessitant approximativement un cycle d'horloge pour libérer le bus de données après que la mémoire externe a été désélectionnée. Le temps requis pour libérer complètement le bus de données après la désélection de la mémoire externe est appelé temps de flottement des données (TDF time data float). L'interface IBE active le signal Attente 116 pour trois cycles d'Attente 122, bien que la valeur des données Dl 120 sur le bus de données de l'interface IBE 112 soit disponible après un seul cycle d'attente. On agit ainsi pour éviter tout autre transfert sur l'interface IBE jusqu'à ce que le bus de données de l'interface IBE 112 soit libéré, c'est-à-dire jusqu'au temps T2 126 sur l'horloge du bus système 102. Le signal Attente est activé pendant la période d'attente 122 égale à la période du temps TDF. Par conséquent, le prochain accès à la mémoire externe ne peut pas démarrer avant T2 126. Selon la forme d'onde 110 du bus d'adresse de l'interface IBE de la figure 4, le prochain accès démarre au temps T3 128, avec T3 = T1 + 4. Ainsi dans l'art antérieur, il se passe un temps assez long avant le démarrage du prochain accès à la mémoire externe suivant l'accès initial en lecture. 2884629 8 Résumé de l'invention Pour aborder les imperfections de l'art, la présente invention propose un dispositif d'amélioration de la bande passante pour des circuits munis de plusieurs contrôleurs mémoires en générant une pluralité de signaux Occupé qui sont configurés pour indiquer quand le prochain accès externe au bus de données est autorisé, améliorant ainsi le débit des données. Un aspect de la présente invention est consacré à un dispositif comportant un bus de données, un contrôleur mémoire, un premier circuit de signal de sortie et un second circuit de signal de sortie. Le premier signal de sortie est configuré pour indiquer quand le contrôleur mémoire libère le bus d'adresse pour un prochain accès externe subséquent à un accès en lecture au bus de données par le contrôleur mémoire, tandis que le second signal de sortie est configuré pour indiquer quand le contrôleur mémoire libère le bus de données pour un prochain accès externe subséquent à un accès en écriture au bus de données par le contrôleur mémoire. Dans un mode de réalisation, le dispositif de la présente invention emploie un premier circuit de signal d'entrée et un second circuit de signal d'entrée. Le premier signal d'entrée est configuré pour indiquer quand le bus de données est libéré par un contrôleur mémoire externe pour un accès en lecture par le contrôleur mémoire, tandis que le second signal d'entrée est configuré pour indiquer quand le bus externe est libéré par le contrôleur mémoire externe pour un accès en écriture par le contrôleur mémoire. Le contrôleur mémoire diffère tous les accès externes au bus de données subséquents à un accès initial en écriture au bus de 2884629 9 données. Le contrôleur mémoire anticipe un prochain accès externe au bus d'adresse subséquent à un accès initial en lecture au bus de données en réalisant une commande de prochain accès utilisant le bus d'adresse. Un autre aspect de la présente invention est consacré à un dispositif d'amélioration de la bande passante pour des circuits munis d'une pluralité de contrôleurs mémoires. Cette architecture comprend un premier contrôleur mémoire, un second contrôleur mémoire, un premier circuit de signal de sortie du premier contrôleur mémoire, un second circuit de signal de sortie du premier contrôleur mémoire, un premier circuit de signal de sortie du second contrôleur mémoire et un second circuit de signal de sortie du second contrôleur mémoire. Dans ce mode de réalisation, le premier signal de sortie du premier contrôleur mémoire est configuré pour indiquer quand le premier contrôleur mémoire libère le bus d'adresse pour un prochain accès externe subséquent à un accès en lecture au bus de données par le premier contrôleur mémoire. Le second signal de sortie du premier contrôleur mémoire est configuré pour indiquer quand le premier contrôleur mémoire libère le bus de données pour un prochain accès externe subséquent à un accès en écriture au bus de données par le premier contrôleur mémoire. Le premier signal de sortie du second contrôleur mémoire est configuré pour indiquer quand le second contrôleur mémoire libère le bus d'adresse pour un accès externe subséquent à un accès en lecture au bus de données par le second contrôleur mémoire. Le second signal de sortie du second contrôleur mémoire est configuré pour indiquer quand le second contrôleur mémoire libère le bus de données pour un accès externe subséquent à un accès en 2884629 10 écriture au bus de données par le second contrôleur mémoire. La présente invention concerne, au sens large du terme, un système comprenant: un bus d'adresse et un bus de données, un contrôleur mémoire communiquant électriquement avec ledit bus d'adresse et ledit bus de données; un premier circuit de signal de sortie communiquant électroniquement avec le contrôleur mémoire dans lequel ledit premier circuit de sortie a des moyens pour signaler quand le contrôleur mémoire libère le bus d'adresse; et un second circuit de signal de sortie communiquant électriquement avec le contrôleur mémoire dans lequel ledit second circuit de signal de sortie a des moyens pour signaler quand le contrôleur mémoire libère le bus de données. Dans un mode de réalisation, le dispositif comprend: un premier circuit de signal d'entrée communiquant électriquement avec ledit contrôleur mémoire, dans lequel ledit premier circuit de signal d'entrée a des moyens pour signaler quand ledit bus d'adresse est libéré par un contrôleur mémoire externe pour un accès par ledit contrôleur mémoire; et un second circuit d'entrée communiquant électriquement avec ledit contrôleur mémoire, dans lequel ledit second circuit de signal d'entrée a des moyens pour signaler quand ledit bus de données est libéré par ledit contrôleur mémoire externe pour un accès par ledit contrôleur mémoire. Dans un autre mode de réalisation, ledit contrôleur mémoire a des moyens pour différer tous les accès 2884629 11 externes au dit bus de données subséquents à un accès initial au dit bus de données en utilisant le second signal d'entrée. En particulier, ledit contrôleur mémoire comprend en outre des moyens afin d'anticiper un prochain accès externe au dit bus d'adresse subséquent à un accès initial au dit bus de données en utilisant le premier signal d'entrée. La présente invention concerne également un système 10 pour améliorer la bande passante parmi une pluralité de contrôleurs mémoires, ledit système comprenant: un premier contrôleur mémoire communiquant électriquement avec un bus de données externes et un bus d'adresse externe pour commander un premier circuit de mémoire; un second contrôleur mémoire communiquant électriquement avec un bus de données externes et un bus d'adresse externe pour commander un second circuit de mémoire; un premier circuit de signal de sortie communiquant électriquement avec le premier contrôleur mémoire, dans lequel ledit premier signal de sortie a des moyens pour signaler quand ledit premier contrôleur mémoire libère ledit bus d'adresse pour un prochain accès externe subséquent à un accès au dit bus de données par ledit premier contrôleur mémoire; un second circuit de signal de sortie communiquant électriquement avec le premier contrôleur mémoire, dans lequel, ladite seconde sortie a des moyens pour signaler quand ledit premier contrôleur mémoire libère ledit bus de données pour un prochain accès externe subséquent à un accès au dit bus de données par ledit premier contrôleur mémoire; 2884629 12 un premier circuit de signal de sortie communiquant électriquement avec le second contrôleur mémoire, dans lequel ledit premier signal de sortie a des moyens pour signaler quand ledit second contrôleur mémoire libère ledit bus d'adresse pour un prochain accès externe subséquent à un accès au dit bus de données par ledit second contrôleur mémoire; et un second circuit de signal de sortie communiquant électriquement avec le second contrôleur mémoire, dans lequel ladite seconde sortie a des moyens pour signaler quand ledit second contrôleur mémoire libère ledit bus de données pour un prochain accès externe subséquent à un accès au dit bus de données par ledit second contrôleur mémoire. Dans un mode de réalisation particulier, ledit dispositif comprend: un premier circuit de signal d'entrée communiquant électriquement avec ledit premier contrôleur mémoire, dans lequel ledit premier signal d'entrée a des moyens pour signaler quand ledit bus d'adresse externe est libéré pour un prochain accès par ledit premier contrôleur mémoire; un second circuit de signal d'entrée communiquant électriquement avec ledit premier contrôleur mémoire, dans lequel ledit second signal d'entrée a des moyens pour signaler quand ledit bus de données externes est libéré pour un prochain accès par ledit premier contrôleur mémoire; un premier circuit de signal d'entrée communiquant électriquement avec ledit second contrôleur mémoire, dans lequel ledit premier signal d'entrée a des moyens pour signaler quand ledit bus d'adresse externe est libéré 2884629 13 pour un prochain accès par ledit second contrôleur mémoire; et un second circuit de signal d'entrée communiquant électriquement avec ledit second contrôleur mémoire, dans lequel ledit second signal d'entrée a des moyens pour signaler quand ledit bus de données externes est libéré pour un prochain accès par ledit second contrôleur mémoire. En particulier, ledit premier contrôleur mémoire 10 comprend en outre: un contrôleur mémoire sélectionné parmi le groupe constitué de: un contrôleur de mémoire RAM statique, un contrôleur de mémoire Flash, un contrôleur de mémoire Burst Flash, une mémoire RAM dynamique synchrone à simple vitesse de transfert (SDR SDRAM), une mémoire RAM dynamique synchrone à double vitesse de transfert (DDR SDRAM), un mémoire RAM pseudo statique (PSRAM), une mémoire CellularRam et une mémoire RAM dynamique à temps de latence réduit (RLDRAM). Dans un mode de réalisation, ledit second contrôleur mémoire comprend en outre: un contrôleur mémoire sélectionné parmi le groupe constitué de: un contrôleur de mémoire RAM statique, un contrôleur de mémoire Flash, un contrôleur de mémoire Burst Flash, une mémoire RAM dynamique synchrone à simple vitesse de transfert (SDR SDRAM), une mémoire RAM dynamique synchrone à double vitesse de transfert (DDR SDRAM), une mémoire RAM pseudo statique (PSRAM), une mémoire CellularRam et une mémoire RAM dynamique à temps de latence réduit (RLDRAM). Dans un autre mode de réalisation, ledit premier contrôleur mémoire a des moyens pour signaler que le bus de données externes est libéré pour un accès externe au 2884629 14 dit bus externe subséquent à une écriture initiale en activant un signal S_occupé_écriture. En particulier, ledit premier contrôleur mémoire comprend en outre des moyens d'élément de stockage pour garder un ensemble de données comprenant un premier nombre entier de cycles d'horloge, dans lequel un transfert d'écriture à partir dudit bus de données externes est terminé pendant que ledit signal S_ occupé_ écriture est activé pour indiquer que ledit accès courant en écriture au dit bus de données externes nécessite ledit premier nombre entier de cycles d'horloge pour être terminé. Dans un mode de réalisation, ledit second contrôleur mémoire a des moyens pour signaler que le bus de données externes est libéré pour un accès externe au dit bus externe subséquent à une écriture initiale en activant un signal S_occupé_écriture. Dans un autre mode de réalisation, ledit second contrôleur mémoire comprend en outre des moyens d'élément de stockage pour garder un ensemble de données comprenant un premier nombre entier de cycles d'horloge, dans lequel un transfert d'écriture à partir dudit bus de données externes est terminé pendant que ledit signal S_occupé_écriture est activé pour indiquer que ledit accès courant en écriture au dit bus de données externes nécessite ledit premier nombre entier de cycles d'horloge pour être terminé. En particulier, ledit premier contrôleur mémoire a des moyens pour signaler que le bus d'adresse est libéré afin d'anticiper un prochain accès externe au dit bus de données subséquent à un accès initial en lecture aux dites données externes par ledit premier contrôleur mémoire en activant un signal S occupé lecture. 2884629 15 Dans un mode de réalisation, ledit premier contrôleur mémoire a des moyens d'activer ledit signal S_ occupé_ lecture durant la période de temps au cours de laquelle un ensemble de données flotte (TDF) sur ledit bus de données. Dans un mode de réalisation particulier, ledit second contrôleur mémoire a des moyens pour signaler que le bus d'adresse est libéré afin d'anticiper un prochain accès externe au dit bus de données subséquent à un accès initial en lecture au dit bus de données externes par ledit second contrôleur mémoire en activant un signal S_ occupé_ lecture. Spécifiquement, ledit second contrôleur mémoire a des moyens pour activer ledit signal S_occupé_lecture durant la période de temps au cours de laquelle un ensemble de données flotte (TDF) sur ledit bus de données. Dans un autre mode de réalisation, ledit premier contrôleur mémoire communique électriquement avec ledit second contrôleur mémoire, et dans lequel le signal S_occupé_écriture dudit premier contrôleur mémoire commande le signal E_occupé_écriture du second contrôleur mémoire. Dans un mode de réalisation particulier, ledit premier contrôleur mémoire communique électriquement avec ledit second contrôleur mémoire, et dans lequel le signal S_occupé écriture dudit second contrôleur mémoire commande le signal E_occupé_écriture du premier contrôleur mémoire. Éventuellement, ledit premier contrôleur mémoire communique électriquement avec ledit second contrôleur mémoire, et dans lequel le signal S_occupé_lecture dudit 2884629 16 premier contrôleur mémoire commande le signal E_ occupé_ lecture du second contrôleur mémoire. Dans un mode de réalisation, ledit premier contrôleur mémoire communique électriquement avec ledit second contrôleur mémoire, et dans lequel le signal S_ occupé_ lecture dudit second contrôleur mémoire commande le signal E_occupé_lecture du premier contrôleur mémoire. La présente invention concerne également un procédé d'amélioration de la bande passante pour des circuits munis d'une pluralité de contrôleurs mémoires, ledit procédé comprenant les étapes de: a) activer un premier signal de sortie pour indiquer quand un premier contrôleur mémoire libère un bus d'adresse pour un prochain accès externe subséquent à un accès au dit bus de données par ledit premier contrôleur mémoire; b) activer un second signal de sortie pour indiquer quand ledit premier contrôleur mémoire libère un dit bus de données pour un prochain accès externe subséquent à un accès au dit bus de données par ledit premier contrôleur mémoire; c) activer un premier signal de sortie pour indiquer quand un second contrôleur mémoire libère ledit bus d'adresse pour un prochain accès externe subséquent à un accès au dit bus de données par ledit second contrôleur mémoire; et d) activer un second signal de sortie pour indiquer quand ledit second contrôleur mémoire libère un dit bus de données pour un prochain accès externe subséquent à un accès au dit bus de données par ledit second contrôleur mémoire. Dans un mode de réalisation, ledit procédé comprend en outre les étapes de: 2884629 17 e) activer un premier signal d'entrée pour indiquer quand ledit bus d'adresse externe est libéré pour un accès par ledit premier contrôleur mémoire; f) activer un second signal d'entrée pour indiquer 5 quand ledit bus de données externes est libéré pour un accès par ledit contrôleur; g) activer un premier signal d'entrée pour indiquer quand ledit bus d'adresse externe est libéré pour un accès par ledit second contrôleur mémoire; et h) activer un second signal d'entrée pour indiquer quand ledit bus de données externes est libéré pour un accès par ledit premier contrôleur mémoire. Dans un autre mode de réalisation, ladite étape a) d'activer ledit premier signal de sortie comprend en 15 outre l'étape de: a) activer un signal indiquant que ledit bus d'adresse est libéré afin d'anticiper un prochain accès externe au dit bus de données subséquent à un accès initial au dit bus de données externes par ledit premier contrôleur mémoire. En particulier, ladite étape b) d'activer ledit second signal de sortie comprend en outre l'étape de: b) activer un signal pour indiquer un délai lorsque tous les accès externes au dit bus de données externes subséquents à un accès initial au dit bus de données externes par ledit premier contrôleur mémoire ne sont pas autorisés. Dans un autre mode de réalisation, ladite étape c) d'activer ledit premier signal de sortie comprend en 30 outre l'étape de: c) activer un signal indiquant que ledit bus d'adresse est libéré afin d'anticiper un prochain accès externe au dit bus de données subséquent à un accès 2884629 18 initial au dit bus de données externes par ledit second contrôleur mémoire. Dans un mode de réalisation particulier, ladite étape d) d'activer ledit second signal de sortie comprend 5 en outre l'étape de: d) activer un signal pour indiquer un délai lorsque tous les accès externes au dit bus de données externes subséquent à un accès initial au dit bus de données externes par ledit second contrôleur mémoire ne sont pas autorisés. Brève description des dessins D'autres caractéristiques et avantages de l'invention ressortiront plus clairement à la lecture de la description ci-après, faite en référence aux dessins annexés, sur lesquels: la figure 1 représente une architecture d'un système de l'art antérieur avec un microcontrôleur connecté à des mémoires externes, comme une mémoire RAM statique (SRAM) et une mémoire RAM dynamique synchrone (SDRAM) ; la figure 2 illustre une architecture de base d'un microcontrôleur de l'art antérieur; la figure 3 montre l'architecture de l'art antérieur pour l'interface de bus externe (IBE) ayant plusieurs sous-modules, comprenant un contrôleur de mémoire SRAM etun contrôleur de mémoire SDRAM; la figure 4 illustre des formes d'ondes de l'art antérieur pour un système comportant un accès en lecture à une mémoire externe nécessitant un état d'Attente et nécessitant approximativement un cycle d'horloge pour libérer le bus de données après que la mémoire externe a été désélectionnée; 2884629 19 la figure 5 représente le dispositif de la présente invention afin d'améliorer la bande passante de circuits munis d'une pluralité de contrôleurs mémoires et d'une pluralité de circuits de signaux Occupé ; la figure 6 illustre des diagrammes de temps pour le dispositif de la figure 5 ayant un gain de deux cycles d'horloge au niveau du débit des données; la figure 7 illustre des diagrammes de temps avec un gain au niveau du débit pour le dispositif de la figure 5 lorsqu'un accès externe en lecture est suivi d'un accès externe; la figure 8 illustre des diagrammes de temps avec un gain au niveau du débit du dispositif de la figure 5 lorsqu'un accès externe en écriture est suivi d'un accès externe. Le meilleur mode de réaliser l'invention En référence à la figure 5, le dispositif d'interface de bus externe IBE 140 de la présente invention pour améliorer la bande passante de circuits 140 a un premier contrôleur mémoire (SRAM) 142 en parallèle à un second contrôleur mémoire (SDRAM) 144. Un premier circuit de signal de sortie du premier contrôleur mémoire 146 active un signal de sortie du contrôleur SRAM S_occupé_lecture 8. Un second circuit de signal de sortie du premier contrôleur mémoire 148 active un signal de sortie du contrôleur SRAM S_occupé_écriture 7. Un premier circuit de signal de sortie du second contrôleur mémoire 156 active un signal de sortie du contrôleur SDRAM S_occupé_lecture 2. Un second circuit de signal de sortie du second contrôleur mémoire 154 active un signal de sortie du contrôleur SDRAM S_ occupé_ écriture 1. 2884629 20 Un premier circuit de signal d'entrée du premier contrôleur mémoire 150 reçoit un signal SRAM E occupé_lecture 6. Un second circuit de signal d'entrée du premier contrôleur mémoire 152 reçoit un signal SRAM E_occupé_écriture 5. Un premier circuit de signal d'entrée du second contrôleur mémoire 160 reçoit un signal SDRAM E_occupé_lecture 4 et un second circuit de signal d'entrée du second contrôleur mémoire 158 reçoit un signal SDRAM E_occupé_écriture 3. Le premier contrôleur mémoire 142 et également le second contrôleur mémoire 144 peuvent être sélectionnés par divers contrôleurs mémoires comprenant un contrôleur de mémoire RAM statique (SRAM) ; un contrôleur de mémoire Flash; un contrôleur de mémoire Burst Flash; un contrôleur mémoire de RAM synchrone dynamique (SDRAM) ; un contrôleur de mémoire RAM dynamique synchrone à double vitesse de transfert; et un contrôleur de mémoire RAM dynamique à temps de latence réduit. Le signal E_occupé_lecture_sram 6 indique quand le bus de données externes 162 est libéré pour un accès en lecture par le contrôleur de mémoire SRAM 142. Le signal E occupé _ écrituresram 5 indique quand le bus de données externes 162 est libéré pour un accès en écriture par le contrôleur de mémoire SRAM 142. Le signal Eoccupé_lecture sdram 4 indique quand le bus d'adresse externe 166 est libéré pour un accès en lecture par le contrôleur de mémoire SDRAM 144. Le signal E_occupé_écriture_sdram 3 indique quand le bus de données externes 162 est libéré pour un accès en écriture par le contrôleur de mémoire SDRAM 144. Toujours en référence à la figure 5, le signal E_ occupé_lecture_sram 6 et le signal E_ occupé_ écrituresram 5 sont combinés en interne au 2884629 21 signal de sélection Sél_sram_ext 168 pour permettre au contrôleur SRAM 142 d'accéder au bus externe 162. De manière similaire, le signal E_ occupé_lecture_sdram 4 et le signal E_occupé_écriture_sdram 3 sont combinés en interne au signal de sélection Sél_sdram ext 170 pour permettre au contrôleur SDRAM 144 d'accéder au bus externe 162. Toujours en référence à la figure 5, le signal de sortie du contrôleur SRAM Soccupé_lecture 8 indique quand le contrôleur de mémoire SRAM 142 libère le bus d'adresse externe 166 pour un prochain accès externe subséquent à un accès en lecture au bus de données par le contrôleur de mémoire SRAM 142. Le signal de sortie du contrôleur SRAM S_ occupé_ écriture 7 indique quand le contrôleur de mémoire SRAM 142 libère le bus de données externes 162 pour un prochain accès externe subséquent à un accès en écriture au bus de données par le contrôleur de mémoire SRAM. Le signal de sortie du contrôleur SDRAM S_ occupé_ lecture 2 indique quand le contrôleur de mémoire SDRAM 144 libère le bus d'adresse externe 166 pour un accès externe subséquent à un accès en lecture au bus de données par le contrôleur de mémoire SDRAM. Le signal de sortie du contrôleur SDRAM S_ occupé_ écriture 1 est configuré pour indiquer quand le contrôleur de mémoire SDRAM 144 libère le bus de données externes 162 pour un accès externe subséquent à un accès en écriture au bus de données par le contrôleur de mémoire SDRAM. Les signaux S_occupé_lecture / S_occupé_écriture sont activés lorsque certaines conditions sont satisfaites. La condition de temps pour activer un signal S_occupé_lecture est le temps auquel se termine un accès en lecture à une mémoire externe (temps de flottement des données désigné également par TDF). Durant 2884629 22 cette période de temps, le signal S_ occupé_ lecture est activé pour indiquer au contrôleur mémoire 142 (ou 144), qui commande le prochain accès au bus d'adresse 166, qu'une certaine commande (active ou commande de pré- chargement) peut être exécutée parce que le bus d'adresse externe 166 n'est pas occupé. Le contrôleur mémoire 142 (ou 144) anticipe le prochain accès au bus d'adresse, mais il n'exécutera pas la commande de lecture tant que le signal S_occupé_lecture est activé parce que les données résiduelles peuvent être présentes sur le bus de données de l'interface IBE. Durant un accès en lecture (quel que soit le prochain accès), le signal Attente 172 est activé pour indiquer au maître (microprocesseur ou contrôleur d'accès direct à la mémoire) (non illustré) que les données ne sont pas prêtes. Aucun autre accès ne peut être anticipé dans cette situation. D'un autre côté, la condition d'activer le signal S_ occupé_ écriture est un accès en écriture au bus de données 162 par le contrôleur mémoire 142 (ou 144) dans lequel le bus de données 162 est commandé par le microcontrôleur (non illustré). La mémoire (par exemple, SRAM ou SDRAM) peut nécessiter plusieurs cycles d'horloge afin que les données puissent y être correctement écrites. Le contrôleur mémoire 142 (ou 144) comprend un élément de stockage (non illustré) pour garder les données jusqu'à ce que le transfert d'écriture soit terminé. Si c'est le cas, il n'est pas nécessaire d'activer le signal Attente . Au lieu de cela, le maître (microcontrôleur) devrait être informé que l'actuel accès en écriture au bus de données nécessite plusieurs cycles d'horloge pour être terminé. Cela est obtenu en activant le signal S_ occupé_ écriture afin 2884629 23 d'empêcher tout autre accès à l'interface IBE. Dans ce cas, il n'est pas possible d'anticiper un prochain accès au bus de données 162 (quel que soit le prochain accès) parce que le bus d'adresse externe 166 est occupé par l'accès en écriture. Par conséquent, le dispositif 140 de la présente invention optimise l'efficacité de l'architecture de l'interface IBE pour de multiples types de mémoires. En effet pour une fréquence d'horloge donnée, un logiciel d'application fonctionnera plus rapidement avec l'invention que sans l'invention. L'efficacité de l'architecture de l'IBE pour de multiples types de mémoires de la présente invention est illustrée dans l'exposé cidessous. Toujours en référence à la figure 5, les circuits de sortie comprenant le premier circuit de signal de sortie du premier contrôleur mémoire 146, le second circuit de signal de sortie du premier contrôleur mémoire 148, le premier circuit de signal de sortie du second contrôleur mémoire 156 et le second circuit de signal de sortie du second contrôleur mémoire 154 communiquent tous électriquement avec les circuits d'entrée incluant le premier circuit de signal d'entrée du premier contrôleur de mémoire 150, le second circuit de signal d'entrée du premier contrôleur mémoire 152, le premier circuit de signal d'entrée du second contrôleur mémoire 160 et le second circuit de signal d'entrée du second contrôleur mémoire 158. Le signal S_occupé_écriture 7 du contrôleur mémoire 142 commande le signal E_occupé_écriture 3 du contrôleur mémoire 144. Dans un autre mode de réalisation de la présente invention, le signal de sortie S_occupé_écriture 1 du contrôleur mémoire 144 commande le signal E_occupé_écriture 5 du contrôleur 2884629 24 mémoire 142. Dans encore un autre mode de réalisation de la présente invention, le signal S_ occupé_ lecture 8 du contrôleur mémoire 142 commande le signal E_ occupé_ lecture 4 du contrôleur mémoire 144. Dans un mode de réalisation supplémentaire de la présente invention, le signal de sortie S_ occupé_ lecture 2 du contrôleur mémoire 144 commande le signal E_ occupé_ lecture 6 du contrôleur mémoire 142. EXEMPLE I La figure 6 illustre un dessin de sorties de signaux pour le dispositif de la figure 5 qui a un gain de deux cycles d'horloge au niveau du débit par comparaison au débit du dispositif de l'art antérieur de la figure 4, lorsqu'un accès externe en lecture est suivi d'un accès externe, tandis que la mémoire ne requiert qu'un cycle d'horloge pour le temps TDF. Plus spécifiquement, la commande de transfert de lecture 220 envoyée par le maître sur le bus système interne 205 démarre le transfert de lecture à une mémoire externe suivi par le transfert à la mémoire externe pour qu'un autre circuit accède au bus externe. Un accès en lecture est requis sur l'interface IBE (la valeur lue Dl 228 à l'emplacement d'adresse Al 224). Le signal Attente 226 provenant du contrôleur mémoire est activé durant la première période d'horloge T1 228 (sur une horloge du bus système 202), et désactivé après cela. En fait, le maître démarre le nouvel accès en écriture D2 230 à l'emplacement d'adresse A2 232 qui correspond à la mémoire externe sans signaux Attente. À la place, le contrôleur mémoire échantillonne la valeur du bus d'adresse interne A2 229 dans des éléments de stockage internes et garde cette valeur sur le bus d'adresse externe jusqu'à ce que la mémoire ait 2884629 25 terminé la lecture du bus de données (valeur Dl 228) au temps T3 240. Ce temps est exactement le même que le temps T3 de la figure 4. Ce qui est différent est le temps auquel le prochain accès peut démarrer, par exemple l'accès en écriture D2 230 à l'emplacement d'adresse A2 232. En raison de l'absence d'un signal Attente et de la présence du signal Occupé_lecture 216, le maître peut lancer la prochaine commande de transfert en utilisant le bus de commande et le bus d'adresse, puis il peut exécuter la prochaine commande de transfert à un circuit externe au temps T3 240 qui est égal à Ti + 2 cycles d'horloge. D'un autre côté, dans le mode de réalisation de l'art antérieur tel qu'il est illustré sur la figure 4, le temps pour démarrer la nouvelle commande de transfert est T3 = Ti + 4 cycles d'horloge. Le gain est de 2 cycles d'horloge. Le gain est plus grand si le signal Attente utilisé dans le dispositif de l'art antérieur pour accomplir une lecture unique est plus long que 3 cycles d'horloge. EXEMPLE II La figure 7 présente d'autres dessins de sorties de signaux pour le dispositif de la figure 5. Dans cet exemple, la mémoire requiert plus de 2 cycles d'horloge pour le temps TDF 252 tandis que, dans l'exemple montré sur la figure 6, la mémoire ne requiert qu'un cycle d'horloge pour le TDF 242. Le temps de flottement des données (TDF) ne fait pas partie du temps de latence 254. Le gain est de 2 cycles d'horloge pour l'exemple donné. Le gain est plus élevé si la mémoire externe requiert plus de cycles pour libérer le bus de données après avoir été désélectionnée. Plus spécifiquement, au premier accès, le signal Attente 254 est activé pour empêcher 2884629 26 que le maître ne lise les données prématurément en T2 256 après le premier cycle Ti 258. Au deuxième cycle T2 256, le signal Attente 254 est désactivé afin d'informer le maître que les données sont prêtes sur le bus interne. Il y a un transfert direct du bus de données externes au bus de données interne. Au cours du même cycle T2, le signal busy_read (Occupé_lecture) 260 est activé pour empêcher un nouvel accès à l'interface IBE afin d'éviter un conflit de données sur le bus de données externes. Si le nouveau cycle est un cycle externe, plusieurs commandes peuvent être envoyées durant la période de temps lorsque le signal Occupé_lecture 260 est activé. Cela permet d'utiliser le bus d'adresse. L'adresse A2 264 est traitée et les données correspondantes (D2) 266 sont mises sur le bus de données externes lorsque le signal Occupé_lecture est désactivé afin d'éviter un conflit sur le bus, et lorsque toutes les conditions supplémentaires sont satisfaites (par exemple, les cycles de commande asynchrones de la SDRAM). Si les prochains cycles sont des accès internes, comme les accès internes aux adresses A3 268, A4 270 et A5 272 qui n'utilisent pas le bus de données externes, le risque d'un conflit de données est faible et le transfert n'est pas bloqué. EXEMPLE III La figure 8 présente d'autres dessins de sorties de signaux pour le dispositif de la figure 5. La mémoire peut nécessiter plusieurs cycles d'horloge pour être correctement écrite, par exemple deux périodes d'horloge. Si le contrôleur mémoire comprend un élément de stockage pour garder les données jusqu'à ce que le transfert d'écriture soit terminé, il n'est pas nécessaire 2884629 27 d'activer le signal Attente 284. Au lieu de cela, il est nécessaire d'informer le système (maître) que l'actuel accès en écriture nécessite plusieurs cycles d'horloge pour être accompli. Cela est fait en activant un signal Occupé_lecture 282 afin d'empêcher tout autre accès à l'interface IBE. Si c'est le cas, il n'est pas possible d'anticiper le prochain accès, quel que soit le prochain accès, parce que le bus d'adresse externe est occupé par l'accès en écriture. Dans ce mode de réalisation, le gain dépend du nombre de cycles d'horloge requis pour accomplir une commande d'écriture. En référence de nouveau à la figure 5, les circuits de sortie suivants: le premier circuit de signal de sortie du premier contrôleur mémoire 146, le second circuit de signal de sortie du premier contrôleur mémoire 148, le premier circuit de signal de sortie du second contrôleur mémoire 156 et le second circuit de signal de sortie du second contrôleur mémoire 154 sont tous électriquement déconnectés des circuits d'entrée suivants: le premier circuit de signal d'entrée du premier contrôleur mémoire 150, le second circuit de signal d'entrée du premier contrôleur mémoire 152, le premier circuit de signal d'entrée du second contrôleur mémoire 160 et le second circuit de signal d'entrée du second contrôleur mémoire 158. Dans ce mode de réalisation, l'architecture simplifiée présente un bus de données 162, un seul contrôleur mémoire 142, un premier circuit de signal de sortie 146, un second circuit de signal de sortie 148, un premier circuit de signal d'entrée 150 et un second circuit de signal d'entrée 152. Le premier signal de sortie 8 indique quand le contrôleur mémoire 142 libère le bus d'adresse 166 pour un prochain accès externe subséquent à un accès en lecture au bus de 2884629 28 données par le contrôleur mémoire 142, tandis que le second signal de sortie 7 indique quand le contrôleur mémoire 142 libère le bus de données 162 pour un prochain accès externe subséquent à un accès en écriture au bus de données 162 par le contrôleur mémoire 142. Le premier signal d'entrée 6 indique quand le bus d'adresse 166 est libéré par un contrôleur mémoire externe pour un accès en lecture par le contrôleur mémoire 142, tandis que le second signal d'entrée 5 indique quand le bus externe est libéré par le contrôleur mémoire externe pour un accès en écriture par le contrôleur mémoire 142. Le procédé d'amélioration de la bande passante pour des circuits munis d'une pluralité de contrôleurs mémoires emploie les étapes suivantes: (A) activer un premier signal de sortie du premier contrôleur mémoire pour indiquer quand un premier contrôleur mémoire libère un bus d'adresse pour un prochain accès externe subséquent à un accès en lecture au bus de données par le premier contrôleur mémoire; (B) activer un second signal de sortie du premier contrôleur mémoire pour indiquer quand le premier contrôleur mémoire libère le bus de données pour un prochain accès externe subséquent à un accès en écriture au bus de données par le premier contrôleur mémoire; (C) activer un premier signal de sortie du second contrôleur mémoire pour indiquer quand un second contrôleur mémoire libère le bus d'adresse pour un accès externe subséquent à un accès en lecture au bus de données par le second contrôleur mémoire; et (D) activer un second signal de sortie du second contrôleur mémoire pour indiquer quand le second contrôleur mémoire libère le bus de données pour un accès 2884629 29 externe subséquent à un accès en écriture au bus de données par le second contrôleur mémoire. Dans un mode de réalisation de la présente invention, l'étape (A) d'activer le premier signal de sortie du premier contrôleur mémoire comprend en outre l'étape de: (Al) activer un premier signal S_ occupé_ lecture en utilisant le bus d'adresse afin d'anticiper un prochain accès externe au bus de données subséquent à un accès initial en lecture au bus de données externes par le premier contrôleur mémoire. L'étape (B) d'activer le second signal de sortie du premier contrôleur mémoire comprend en outre l'étape de: (B1) activer un premier signal S_ occupé_ écriture pour différer tous les accès externes au bus de données externes subséquents à un accès initial en écriture au bus de données externes par le premier contrôleur mémoire. L'étape (C) d'activer le premier signal de sortie du second contrôleur mémoire comprend en outre l'étape de: (Cl) activer un second signal S_ occupé_ lecture en utilisant le bus d'adresse afin d'anticiper un prochain accès externe au bus de données subséquent à un accès initial en lecture au bus de données externes par le second contrôleur mémoire. L'étape (D) d'activer le second signal de sortie du second contrôleur mémoire comprend en outre l'étape de: (Dl) activer un second signal S_ occupé_ écriture pour différer tous les accès externes au bus de données externes subséquents à un accès initial en écriture au bus de données externes par le second contrôleur mémoire. D'autres étapes peuvent comprendre les étapes suivantes: (E) activer un premier signal d'entrée du premier contrôleur mémoire pour indiquer quand le bus d'adresse externe est libéré pour un accès en lecture par 2884629 30 le premier contrôleur mémoire; (F) activer un second signal d'entrée du premier contrôleur mémoire pour indiquer quand le bus de données externes est libéré pour un accès en écriture par le premier contrôleur mémoire; (G) activer un premier signal d'entrée du second contrôleur mémoire pour indiquer quand le bus d'adresse externe est libéré pour un accès en lecture par le second contrôleur mémoire; et (H) activer un second signal d'entrée du second contrôleur mémoire pour indiquer quand le bus de données externes est libéré pour un accès en écriture par le second contrôleur mémoire. 31 REVENDICATIONS 1. Système (140) comprenant: un bus d'adresse (166) et un bus de données (162), un contrôleur mémoire (142) communiquant électriquement avec ledit bus d'adresse et ledit bus de données; un premier circuit de signal de sortie (146) communiquant électroniquement avec le contrôleur mémoire dans lequel ledit premier circuit de sortie a des moyens pour signaler quand le contrôleur mémoire libère le bus d'adresse; et un second circuit de signal de sortie (148) communiquant électriquement avec le contrôleur mémoire dans lequel ledit second circuit de signal de sortie a des moyens pour signaler quand le contrôleur mémoire libère le bus de données. 2. Dispositif selon la revendication 1 comprenant en outre: un premier circuit de signal d'entrée (150) communiquant électriquement avec ledit contrôleur mémoire (142), dans lequel ledit premier circuit de signal d'entrée a des moyens pour signaler quand ledit bus d'adresse (166) est libéré par un contrôleur mémoire externe (144) pour un accès par ledit contrôleur mémoire; et un second circuit d'entrée (152) communiquant électriquement avec ledit contrôleur mémoire, dans lequel ledit second circuit de signal d'entrée a des moyens pour signaler quand ledit bus de données (162) est libéré par ledit contrôleur mémoire externe (144) pour un accès par ledit contrôleur mémoire. 2884629 32 3. Dispositif selon la revendication 2 dans lequel ledit contrôleur mémoire (142) a des moyens pour différer tous les accès externes au dit bus de données subséquents à un accès initial au dit bus de données en utilisant le second signal d'entrée. 4. Dispositif selon la revendication 2 dans lequel ledit contrôleur mémoire (142) comprenant en outre des moyens afin d'anticiper un prochain accès externe au dit bus d'adresse (166) subséquent à un accès initial au dit bus de données (162) en utilisant le premier signal d'entrée. 5. Système d'amélioration de la bande passante parmi une pluralité de contrôleurs mémoires, ledit système 15 comprenant: un premier contrôleur mémoire (142) communiquant électriquement avec un bus de données (162) et d'adresse (166) externes pour commander un premier circuit de mémoire; un second contrôleur mémoire (144) communiquant électriquement avec un bus de données (162) et d'adresse (166) externes pour commander un second circuit de mémoire; un premier circuit de signal de sortie (146) communiquant électriquement avec le premier contrôleur mémoire (142), dans lequel ledit premier signal de sortie (8) a des moyens pour signaler quand ledit premier contrôleur mémoire (142) libère ledit bus d'adresse (166) pour un prochain accès externe subséquent à un accès au dit bus de données (162) par ledit premier contrôleur mémoire (142) ; un second circuit de signal de sortie (148) communiquant électriquement avec le premier contrôleur mémoire, dans 2884629 33 lequel ladite seconde sortie (7) a des moyens pour signaler quand ledit premier contrôleur mémoire libère ledit bus de données (162) pour un prochain accès externe subséquent à un accès au dit bus de données par ledit premier contrôleur mémoire; un premier circuit de signal de sortie (156) communiquant électriquement avec le second contrôleur mémoire (144), dans lequel ledit premier signal de sortie (2) a des moyens pour signaler quand ledit second contrôleur mémoire (144) libère ledit bus d'adresse (166) pour un prochain accès externe subséquent à un accès au dit bus de données (162) par ledit second contrôleur mémoire (144) ; et un second circuit de signal de sortie (154) communiquant électriquement avec le second contrôleur mémoire, dans lequel ladite seconde sortie (1) a des moyens pour signaler quand ledit second contrôleur mémoire libère ledit bus de données (162) pour un prochain accès externe subséquent à un accès au dit bus de données par ledit second contrôleur mémoire. 6. Dispositif selon la revendication 5 comprenant en outre: un premier circuit de signal d'entrée (150) communiquant électriquement avec ledit premier contrôleur mémoire (142), dans lequel ledit premier signal d'entrée (6) a des moyens pour signaler quand ledit bus d'adresse externe (166) est libéré pour un prochain accès par ledit premier contrôleur mémoire (142) ; un second circuit de signal d'entrée (152) communiquant électriquement avec ledit premier contrôleur mémoire, dans lequel ledit second signal d'entrée (5) a des moyens pour signaler quand ledit bus de données externes (162) 2884629 34 est libéré pour un prochain accès par ledit premier contrôleur mémoire; un premier circuit de signal d'entrée (160) communiquant électriquement avec ledit second contrôleur mémoire {144), dans lequel ledit premier signal d'entrée (4) a des moyens pour signaler quand ledit bus d'adresse externe (166) est libéré pour un prochain accès par ledit second contrôleur mémoire (144) ; et un second circuit de signal d'entrée (158) communiquant électriquement avec ledit second contrôleur mémoire (144), dans lequel ledit second signal d'entrée (3) a des moyens pour signaler quand ledit bus de données externes (162) est libéré pour un prochain accès par ledit second contrôleur mémoire. 7. Dispositif selon la revendication 5 dans lequel ledit premier contrôleur mémoire (142) comprenant en outre: un contrôleur mémoire sélectionné parmi le groupe constitué d'un contrôleur de mémoire RAM statique, un contrôleur de mémoire Flash, un contrôleur de mémoire Burst Flash, une mémoire RAM dynamique synchrone à simple vitesse de transfert (SDR SDRAM), une mémoire RAM synchrone dynamique à double vitesse de transfert (DDR SDRAM), une mémoire RAM pseudo statique (PSRAM), une mémoire CellularRam et une mémoire RAM dynamique à temps de latence réduit (RLDRAM). 8. Dispositif selon la revendication 5 dans lequel ledit second contrôleur mémoire (144) comprenant en outre: un contrôleur mémoire sélectionné parmi le groupe constitué d'un contrôleur de mémoire RAM statique, un contrôleur de mémoire Flash, un contrôleur de mémoire Burst Flash, une mémoire RAM synchrone dynamique à simple 2884629 35 vitesse de transfert (SDR SDRAM), une mémoire RAM synchrone dynamique à double vitesse de transfert (DDR SDRAM), une mémoire RAM pseudo statique (PSRAM), une mémoire CellularRam et une mémoire RAM dynamique à temps de latence réduit (RLDRAM). 9. Dispositif selon la revendication 5 dans lequel ledit premier contrôleur mémoire (142) a des moyens pour signaler que le bus de données externes (162) est libéré pour accès externe au dit bus externe subséquent à un écriture initiale en activant un signal S_occupé_écriture (7). 10. Dispositif selon la revendication 9 dans lequel ledit premier contrôleur mémoire (142) comprend en outre des moyens d'élément de stockage pour garder un ensemble de données comprenant un premier nombre entier de cycles d'horloge, dans lequel un transfert d'écriture depuis ledit bus de données externes (162) est terminé pendant que ledit signal S occupé écriture est activé pour indiquer que ledit accès courant en écriture au dit bus de données externes (162) nécessite ledit premier nombre entier de cycles d'horloge pour être accompli. 11. Dispositif selon la revendication 5 dans lequel ledit second contrôleur mémoire (144) a des moyens pour signaler que le bus de données externes (162) est libéré pour un accès externe au dit bus externe subséquent à une écriture initiale en activant un signal S_occupé_écriture (1). 12. Dispositif selon la revendication 9 dans lequel ledit second contrôleur mémoire (144) comprend en outre des 2884629 36 moyens d'élément de stockage pour garder un ensemble de données comprenant un premier nombre entier de cycles d'horloge, dans lequel un transfert d'écriture depuis ledit bus de données externes (162) est terminé pendant que ledit signal S_occupé_écriture est activé pour indiquer que ledit accès courant en écriture au dit bus de données externes (162) nécessite ledit premier nombre entier de cycles d'horloge pour être accompli. 13. Dispositif selon la revendication 5 dans lequel ledit premier contrôleur mémoire (142) a des moyens pour signaler que le bus d'adresse (166) est libéré afin d'anticiper un prochain accès externe au dit bus de données (162) subséquent à un accès initial en lecture aux dites données externes par ledit premier contrôleur mémoire (142) en activant un signal S_ occupé_ lecture (8)- 14. Dispositif selon la revendication 13 dans lequel ledit premier contrôleur mémoire (142) a des moyens pour activer ledit signal S_ occupé_ lecture (8) durant la période de temps au cours de laquelle un ensemble de données flotte (TDF) sur ledit bus de données (162). 15. Dispositif selon la revendication 5 dans lequel ledit second contrôleur mémoire (144) a des moyens pour signaler que le bus d'adresse (166) est libéré afin d'anticiper un prochain accès externe au dit bus de données (162) subséquent à un accès initial en lecture au dit bus de données externes par ledit second contrôleur mémoire (144) en activant un signal S_ occupé_ lecture (2). 2884629 37 16. Dispositif selon la revendication 15 dans lequel ledit second contrôleur mémoire (144) a des moyens pour activer ledit signal S_ occupé_ lecture (2) durant la période de temps au cours de laquelle un ensemble de données flotte (TDF) sur ledit bus de données. 17. Dispositif selon la revendication 6 dans lequel ledit premier contrôleur mémoire (142) communique électriquement avec ledit second contrôleur mémoire (144), et dans lequel ledit signal S_ occupé_ écriture (7) du premier contrôleur mémoire commande le signal E_occupé_écriture (3) du second contrôleur mémoire. 18. Dispositif selon la revendication 6 dans lequel ledit premier contrôleur mémoire (142) communique électriquement avec ledit second contrôleur mémoire (144), et dans lequel ledit signal S_ occupé_ écriture (1) du second contrôleur mémoire commande le signal E_occupé_écriture (5) du premier contrôleur mémoire. 19. Dispositif selon la revendication 6 dans lequel ledit premier contrôleur mémoire (142) communique électriquement avec ledit second contrôleur mémoire (144), et dans lequel ledit signal S_ occupé_ lecture (8) du premier contrôleur mémoire commande le signal E_occupé_lecture (4) du second contrôleur mémoire. 20. Dispositif selon la revendication 6 dans lequel ledit premier contrôleur mémoire (142) communique électriquement avec ledit second contrôleur mémoire (144), et dans lequel ledit signal S_ occupé_ lecture (2) du second contrôleur mémoire commande le signal E_ occupé_ lecture (6) du premier contrôleur mémoire. 2884629 38 21. Procédé d'amélioration de la bande passante pour des circuits munis d'une pluralité de contrôleurs mémoires, ledit procédé comprenant les étapes de: a) activer un premier signal de sortie pour indiquer quand un premier contrôleur mémoire libère un bus d'adresse pour un prochain accès externe subséquent à un accès au dit bus de données par ledit premier contrôleur mémoire; b) activer un second signal de sortie pour indiquer quand ledit premier contrôleur mémoire libère un dit bus de données pour un prochain accès externe subséquent à un accès au dit bus de données par ledit premier contrôleur mémoire; c) activer un premier signal de sortie pour indiquer quand un second contrôleur mémoire libère ledit bus d'adresse pour un prochain accès externe subséquent à un accès au dit bus de données par ledit second contrôleur mémoire; et d) activer un second signal de sortie pour indiquer quand ledit second contrôleur mémoire libère un dit bus de données pour un prochain accès externe subséquent à un accès au dit bus de données par ledit second contrôleur mémoire. 22. Procédé selon la revendication 21 comprenant en outre les étapes de: e) activer un premier signal d'entrée pour indiquer quand ledit bus d'adresse externe est libéré pour un accès par 30 ledit premier contrôleur mémoire; f) activer un second signal d'entrée pour indiquer quand ledit bus de données externes est libéré pour un accès par ledit contrôleur; 2884629 39 g) activer un premier signal d'entrée pour indiquer quand ledit bus d'adresse externe est libéré pour un accès par ledit second contrôleur mémoire; et h) activer un second signal d'entrée pour indiquer quand 5 ledit bus de données externes est libéré pour un accès par ledit premier contrôleur mémoire. 23. Procédé selon la revendication 21 dans lequel ladite étape a) d'activer ledit premier signal de sortie 10 comprend en outre l'étape de: a) activer un signal indiquant que ledit bus d'adresse est libéré afin d'anticiper un prochain accès externe au dit bus de données subséquent à un accès initial au dit bus de données externes par ledit premier contrôleur mémoire. 24. Procédé selon la revendication 21 dans lequel ladite étape b) d'activer ledit second signal de sortie comprend en outre l'étape de: b) activer un signal pour indiquer un délai lorsque tous les accès externes au dit bus de données externes subséquents à un accès initial au dit bus de données externes par ledit premier contrôleur mémoire ne sont pas autorisés. 25. Procédé selon la revendication 21 dans lequel ladite étape c) d'activer ledit premier signal de sortie comprend en outre l'étape de: c) activer un signal indiquant que ledit bus d'adresse est libéré afin d'anticiper un prochain accès externe au dit bus de données subséquent à un accès initial au dit bus de données externes par ledit second contrôleur mémoire. 2884629 40 26. Procédé selon la revendication 21 dans lequel ladite étape d) d'activer ledit second signal de sortie comprend en outre l'étape de: d) activer un signal pour indiquer un délai lorsque tous les accès externes au dit bus de données externes subséquents à un accès initial au dit bus de données externes par ledit second contrôleur mémoire ne sont pas autorisés.