Brevet FR2876836A1 — publié le 20060421

La présente invention concerne des dispositifs à semi-conducteurs et leurs procédés de fabrication. Plus précisément, la présente invention concerne des dispositifs de mémoire non volatile et leurs procédés de fabrication. Les mémoires peuvent être réparties en deux catégories: les mémoires volatiles et non volatiles. La mémoire volatile perd toutes les données stockées dès que le système est mis hors tension. Les mémoires mortes programmables effaçables électriquement (EEPROM - Electrically Erasable Programmable Read-Only Memories) sont un type de mémoire volatile qui conserve les données stockées même lorsque leurs alimentations électriques sont interrompues. En général, les structures des cellules de mémoire de dispositifs à mémoire non volatile peuvent être réparties en deux catégories, à savoir une structure à grille divisée et une structure à grille empilée. Une cellule de mémoire à grille empilée classique est illustrée sur la figure 1. Comme illustré sur la figure 1, une grille flottante 15 et une grille de commande 19 sont séquentiellement empilées sur un substrat 11. Une couche d'oxyde tunnel 13 est intercalée entre le substrat 11 et la grille flottante 15 et une couche d'oxyde de blocage 17 est intercalée entre la grille flottante 15 et la grille de commande 19. Des zones de jonction de source et de drain 21S et 21D sont disposées sur un substrat à l'extérieur de la structure à grille empilée. Dans la cellule de mémoire à grille empilée, une injection de porteurs chauds de canal (CHEI) est utilisée pour effectuer une opération de programmation du côté de la région de drain 21D, et un effet tunnel de type Fowler-Nordheim (effet tunnel F-N) est utilisé pour réaliser une opération d'effacement du côté de la région de source 21S. La dimension inférieure de la cellule de mémoire à grille empilée rend possible une intégration poussée. Par conséquent, ces cellules à grille empilée se sont largement répandues. Il est connu que les cellules à grille empilée souffrent d'effets de sureffacement. Les effets de sur-effacement se produisent lorsqu'une grille flottante se décharge excessivement pendant une opération d'effacement dans une cellule de mémoire à grille empilée. Comme les tensions de seuil de la cellule de mémoire excessivement déchargée ont une valeur négative, des courants passent même lorsque la cellule de mémoire n'est pas sélectionnée, c'est-à-dire lorsqu'aucune tension de lecture n'est appliquée à une grille de commande. Deux types de cellules de mémoire permettent d'éliminer les effets de sureffacement. L'un de ces types est la cellule de mémoire à deux transistors et l'autre est la cellule de mémoire à grille divisée. La figure 2 illustre une cellule de mémoire classique à deux transistors dans laquelle un transistor de sélection 20 espacé d'une cellule de mémoire à grille empilée 10 classique est utilisé de façon supplémentaire. La programmation et l'effacement sont effectués dans la cellule de mémoire à grille 10 empilée. Lorsque la cellule de mémoire 10 n'est pas sélectionnée, une grille de sélection 15s élimine le courant de fuite provoqué par une grille flottante 15 excessivement déchargée dans la cellule de mémoire. Cependant, dans le cas de cette structure d'une cellule de mémoire à deux transistors, on se heurte au problème de l'obtention d'un haut degré d'intégration dans des dispositifs de mémoire en raison du fait qu'il existe une région de diffusion d'impuretés 21D entre la cellule de mémoire à grille empilée 10 et le transistor de sélection 20. La figure 3 illustre une cellule de mémoire 30 à grilles divisées classique, dans laquelle une grille de sélection 15s et une grille de commande 19 de la cellule de mémoire à grille empilée de la figure 2 sont fusionnées sous la forme d'une grille de commande 39. Une partie de la grille de commande 39 est formée sur un substrat 11. Une couche d'isolation 33a est interposée sans intervention d'une grille flottante 35. Plus précisément, il existe deux canaux séparés 43c1 et 43c2 en dessous de la grille empilée. Lorsque la grille de commande 39 est désactivée, le canal 43c1 de la grille de sélection disposé en dessous de la grille de commande 39 empêche le passage d'un courant de fuite en provenance du canal 43c2 de la grille flottante, disposé en dessous d'une grille flottante 35 excessivement déchargée. Cependant, la cellule de mémoire à grille divisée est caractérisée par l'efficacité de programmation, de sorte qu'une tension de drain relativement élevée est exigée. Dans une cellule de mémoire à grille divisée, il est nécessaire de faire en sorte que le canal de grille de sélection 43c1 disposé en dessous de la grille de commande 39 soit maintenu à une longueur constante. Cela peut conduire à un défaut d'alignement pendant la formation de la grille de commande 39, du fait de la tendance à la production de détails de plus en plus petits dans les dispositifs à semi- conducteurs. Des exemples de modes de réalisation de l'invention concernent un dispositif de mémoire non volatile ayant une cellule de mémoire de petite dimension et son procédé de formation. Dans divers exemples de modes de réalisation de l'invention, le dispositif de mémoire non volatile effectue des opérations de programmation et d'effacement en utilisant l'effet tunnel F-N et comporte une structure à grille empilée et des première et seconde électrodes de grille. Selon un exemple de mode de réalisation de l'invention, la structure à grille empilée comporte une électrode de grille flottante et une électrode de grille de commande qui sont séquentiellement empilées sur un substrat semi-conducteur. Les première et seconde électrodes de grille de sélection sont auto-alignées sur des parois latérales opposées de la structure à grille empilée. Une première couche d'isolation est interposée entre la structure à grille empilée et le substrat. Un effet tunnel F-N se produit au niveau de la première couche d'isolation. Une seconde couche d'isolation est interposée entre l'électrode de grille flottante et l'électrode de grille de commande. Une troisième couche d'isolation est interposée entre les électrodes de grille de sélection et la structure à grille empilée et entre les électrodes de grille de sélection et le substrat. Dans le dispositif de mémoire non volatile, conformément à un exemple de mode de réalisation de l'invention, les électrodes de grille de sélection sont auto-alignées sur les parois latérales opposées de l'électrode de grille empilée pour réduire la dimension du dispositif de mémoire non volatile. Les effets de sur- effacement sont évités du fait des électrodes de grille de sélection. Une première région de diffusion d'impuretés et une seconde région de diffusion d'impuretés sont disposées dans un substrat semi-conducteur à l'extérieur des première et seconde électrodes de grille, celles-ci jouant le rôle de région de drain et de région de source. Plus précisément, la structure à grille empilée et les grilles de sélection sont disposées entre les première et seconde régions de diffusion d'impuretés. Il en résulte qu'une région de canal est formée dans un substrat en dessous de la structure à grille empilée et des électrodes de grille de sélection. Une ligne de bits est connectée à l'une des régions de diffusion d'impuretés (par exemple une première région de diffusion d'impuretés ou une région de drain). Dans un exemple de mode de réalisation de l'invention, la première région de diffusion d'impuretés est disposée de façon adjacente à la première électrode de grille de sélection et la seconde région de diffusion d'impuretés (région de source) est disposée de façon adjacente à la seconde électrode de grille de sélection. Il est préférable que le substrat semi-conducteur comporte une pluralité de puits de type P secondaires mutuellement espacés dans un puits de type N. Une pluralité de cellules de mémoire sont disposées dans les puits secondaires de type P respectifs. Une électrode de grille de commande s'étend dans la direction des lignes pour former une ligne de mots. Des première et seconde électrodes de grille de sélection s'étendent dans la direction des lignes pour former des première et seconde lignes de sélection respectives. La seconde région de diffusion d'impuretés s'étend dans la direction des lignes pour former une ligne de source commune. Les premières régions de diffusion d'impuretés (régions de drain) dans la direction des colonnes sont électriquement connectées à une ligne de bits. Dans un exemple de mode de réalisation de l'invention, les premières régions de diffusion d'impuretés de cellules de mémoire adjacentes sont adjacentes les unes aux autres, et les secondes régions de diffusion d'impuretés de cellules de mémoire adjacentes sont adjacentes les unes aux autres. Les premières régions de diffusion d'impuretés adjacentes peuvent être mises sous la forme du même puits secondaire ou de puits secondaires différents. De même, les secondes régions de diffusion d'impuretés adjacentes peuvent être mises sous la forme d'un même puits secondaire ou de puits secondaires différents. Dans divers exemples de modes de réalisation de l'invention, chacun des puits secondaires de type P comporte k*8n cellules de mémoire, où n et k sont des entiers positifs, k est le nombre de lignes dans la configuration des électrodes de grille flottantes agencées sous la forme de matrices de lignes et de colonnes, et 8n est le nombre de colonnes dans cette configuration. Les première et seconde régions de diffusion d'impuretés sont disposées sur des côtés opposés des cellules de mémoire respectives. Des régions de source adjacentes (premières régions de diffusion d'impuretés) disposées dans la direction des colonnes peuvent être formées dans des puits secondaires différents ou dans le même puits secondaire. Des régions de drain adjacentes peuvent être formées d'une façon semblable aux régions de source, comme décrit ci-dessus. Si les régions de drain adjacentes sont formées dans le même puits secondaire, chacun des puits secondaires de type P peut comporter 2k*8n cellules de mémoire, où n et k sont des entiers positifs, 2k est le nombre de lignes et 8n est le nombre de colonnes. Des première et seconde régions de diffusion d'impuretés sont disposées sur des côtés opposés des cellules de mémoire respectives. Plus précisément, le nombre de lignes de mots passant par le puits secondaire de type P est égal à 2k-1 et le nombre de lignes de bits passant par le puits secondaire de type P est égal à 8n. Les régions de source adjacentes (premières régions de diffusion d'impuretés) disposées dans la direction des colonnes peuvent être formées dans des puits secondaires différents ou dans le même puits secondaire. Dans une matrice de cellules de mémoire, conformément à un exemple de mode de réalisation de l'invention, une opération de programmation concernant une cellule de mémoire spécifique est effectuée par application d'une tension de programmation à une ligne de mots sélectionnée connectée à la cellule de mémoire sélectionnée et à des lignes de mots flottantes non sélectionnées, à l'exception de la ligne de mots sélectionnée; application d'une tension de fonctionnement à la première ligne de sélection; application d'une tension de masse à la seconde ligne de sélection, application d'une tension de masse à une ligne de bits sélectionnée connectée à la cellule de mémoire sélectionnée et application d'une tension de fonctionnement à des lignes de bits non sélectionnées à l'exception de la ligne de bits sélectionnée, et application d'une tension de masse à la ligne de source commune et au puits secondaire. Un champ électrique intense est ainsi induit dans une région de canal située en dessous de l'électrode de grille flottante de la cellule de mémoire sélectionnée, de sorte que des charges s'accumulent sur la grille flottante du fait d'un effet tunnel F-N à travers la première couche d'isolation de la cellule de mémoire spécifique. Par ailleurs, un champ électrique produit en dessous de la grille flottante de cellules de mémoire non sélectionnées, à l'exception de la cellule de mémoire sélectionnée, est affecté par une tension de fonctionnement appliquée à la ligne de bits non sélectionnée. Par conséquent, aucune programmation des cellules de mémoire non sélectionnées n'est effectuée. Une opération d'effacement conformément à divers exemples de modes de réalisation de l'invention peut être effectuée pour des données d'octets ou des données de secteurs; plus précisément, l'opération d'effacement peut être effectuée pour des cellules de mémoire d'octets ou de secteurs formées dans un puits secondaire. Une tension de masse de OV est appliquée à une ligne de mots sélectionnée connectée à des cellules de mémoire d'octets ou de secteurs devant être effacées (cellules de mémoire sélectionnées), et des lignes de mots non sélectionnées sont mises à l'état flottant à l'exception de la ligne de mots sélectionnée. Une tension d'effacement Vee est appliquée à un puits secondaire comprenant les cellules de mémoire sélectionnées, et une tension de masse est appliquée aux autres puits secondaires. En outre, la première ligne de sélection, la seconde ligne de sélection, la ligne de source commune et la ligne de bits sont mises à l'état flottant. Par conséquent, les charges stockées dans des électrodes de grille flottantes de cellules de mémoire non sélectionnées sont émises vers un puits secondaire à travers la première couche d'isolation du fait de l'effet tunnel F-N. A titre d'exemple, si un puits secondaire de type P comporte 1*8 cellules de mémoire (8 cellules de mémoire disposées dans la direction des lignes), une opération d'effacement de 1 octet peut être effectuée. On supposera qu'un puits secondaire de type P comporte 2*8 cellules de mémoire (8 cellules de mémoire disposées dans la direction des lignes et 2 cellules de mémoire disposées dans la direction des colonnes). Conformément à cette hypothèse, 2 colonnes de cellules de mémoire du puits secondaire de type P sont commandées par des lignes de mots différentes. Par conséquent, si des lignes de mots du même puits secondaire sont toutes mises à la masse, 8 cellules de mémoire connectées à la ligne de mots reliée à la masse sont effacées. Plus précisément, une opération d'effacement de 1 octet est effectuée. Pour effectuer une opération de lecture permettant de lire les informations stockées dans une cellule de mémoire spécifique (cellule de mémoire sélectionnée), conformément à un exemple de mode de réalisation de l'invention, une tension de masse de OV est appliquée à une ligne de source commune et à un puits secondaire. Une première tension de lecture Vreadl est appliquée à une ligne de bits sélectionnée connectée à la cellule de mémoire sélectionnée et une tension de masse est appliquée à des lignes de bits non sélectionnées à l'exception de la ligne de bits sélectionnée. Une seconde tension de lecture Vread2 est appliquée à une ligne de mots sélectionnée connectée à la cellule de mémoire sélectionnée, et une tension de blocage Vblock est appliquée à des lignes de mots non sélectionnées, à l'exception de la ligne de mots sélectionnée. Une tension de fonctionnement est appliquée à une première ligne de sélection de la cellule de mémoire sélectionnée et une tension de masse est appliquée à la première ligne de sélection non sélectionnée, à l'exception de la première ligne de sélection sélectionnée. Une tension de fonctionnement est appliquée à une seconde ligne de sélection. Dans un autre exemple de mode de réalisation de l'invention, il est fourni un dispositif de mémoire non volatile comportant des cellules de mémoire disposées sous la forme d'une matrice de lignes et de colonnes et des régions de source/drain formées dans un substrat disposé sur des côtés opposés des cellules de mémoire. Dans divers exemples de modes de réalisation de l'invention, chacune des cellules de mémoire comporte une structure à grille empilée formée sur un substrat semi-conducteur, une première couche d'isolation étant interposée entre celles-ci, une première grille de sélection et une seconde grille de sélection. La structure à grille empilée comporte une grille flottante, une seconde couche d'isolation et une grille de commande qui sont empilées dans cet ordre. Les première et seconde grilles de sélection sont auto-alignées sur des parois latérales opposées de la structure à grille empilée. Les grilles de commande des cellules de mémoire disposées dans la direction des lignes sont connectées pour former une ligne de mots et des premières grilles de sélection disposées dans la direction des lignes sont connectées pour former une première ligne de sélection. De plus, des secondes grilles de sélection disposées dans la direction des lignes sont connectées pour former une seconde ligne de sélection. Les régions de source d'une paire de cellules de mémoire adjacentes disposées dans la direction des colonnes sont adjacentes l'une à l'autre et les régions de drain d'une paire de cellules de mémoire disposées dans la direction des colonnes sont adjacentes l'une à l'autre. Les régions de source disposées dans la direction des lignes sont connectées de façon à former une ligne de source commune. Les régions de drain disposées dans la direction des colonnes sont électriquement connectées à une ligne de bits. Dans un autre exemple de mode de réalisation de l'invention, il est proposé un procédé de formation d'un dispositif de mémoire non volatile. Le procédé consiste à préparer un substrat semi-conducteur d'un premier type de conductivité ; à former une structure à grille empilée sur le substrat du premier type de conductivité avec interposition d'une première couche d'isolation entre ceux-ci, la structure à grille empilée comportant une couche de stockage de charge, une deuxième couche d'isolation et une première électrode de grille; à former un deuxième élément d'espacement d'électrode de grille et un troisième élément d'espacement d'électrode de grille sur des parois latérales opposées de la structure à grille empilée et sur le substrat semi-conducteur avec interposition entre celles-ci d'une troisième couche d'isolation pour former une cellule de mémoire comportant la structure à grille empilée et les deuxième et troisième éléments d'espacement d'électrode sur les parois latérales opposées de la structure à grille empilée; et à former une première région de diffusion d'impuretés de façon adjacente au deuxième élément d'espacement d'électrode de grille et une deuxième région de diffusion d'impuretés adjacente au troisième élément d'espacement d'électrode de grille sur un substrat semi-conducteur disposé sur des côtés opposés de la cellule de mémoire. Dans un exemple de procédé de formation d'un dispositif de mémoire non volatile, les premier et deuxième éléments d'espacement d'électrode de grille sont auto-alignés sur des parois latérales opposées de la structure à grille empilée. Par conséquent, la dimension d'une cellule de mémoire est réduite lors de la formation d'un dispositif de mémoire non volatile à haute densité d'intégration. La figure 1 illustre une cellule de mémoire classique à grille empilée. La figure 2 illustre une cellule de mémoire classique à deux transistors. La figure 3 illustre une cellule de mémoire classique à grille divisée. Les figures 4 et 5 sont des vues en coupe transversale d'une cellule de mémoire non volatile élémentaire d'un mode 5 de réalisation préféré de l'invention. La figure 6A est une vue en plan de dessus de la cellule de mémoire élémentaire illustrée sur les figures 4 et 5. La figure 6B illustre un exemple de configuration de cellule pour la cellule de mémoire élémentaire de la figure 6A disposée de façon répétée selon la symétrie d'un miroir. Les figures 7A et 8A sont des vues en coupe transversale prises le long d'une ligne I-I' de la figure 6B, illustrant des cellules de mémoire conformément à un exemple de mode de réalisation de l'invention. Les figures 7B et 8B sont des vues en coupe transversale prises le long d'une ligne II-II' de la figure 6B, illustrant des cellules de mémoire d'un exemple de mode de réalisation de l'invention. La figure 9 est un schéma synoptique équivalent correspondant à la configuration de la figure 6B. Les figures 10A à 16A et les figures 10B à 16B sont des vues en coupe transversale prises le long des lignes I-I' et II-II' de la figure 6B, expliquant un procédé de formation d'une cellule de mémoire non volatile conformément à un mode de réalisation préféré de l'invention. Les figures 17A à 19A et les figures 17B à 19B sont des vues en coupe transversale prises le long des lignes I- I' et II-II' de la figure 6B, permettant d'expliquer un procédé de formation d'une cellule de mémoire non volatile conformément à un mode de réalisation préféré de l'invention. La présente invention va être décrite ci-après de façon plus détaillée en référence aux dessins annexés dans lesquels des modes de réalisation préférés de l'invention sont illustrés. L'invention peut cependant être mise en oeuvre sous des formes différentes et ne doit pas être considérée comme étant limitée aux modes de réalisation indiqués ici. En effet, ces modes de réalisation sont fournis afin de rendre détaillée et complète la présente description et de faire connaître dans sa totalité le cadre de l'invention aux spécialistes de la technique. Sur les dessins, les hauteurs des couches et des régions sont exagérées pour plus de clarté. On notera que lorsqu'une couche est désignée comme étant "sur" une autre couche ou un autre substrat, elle peut se trouver directement sur l'autre couche ou le substrat, ou que des couches intermédiaires peuvent également être présentes. Des références numériques identiques désignent les mêmes éléments dans l'ensemble de la description des figures. Les figures 4 et 5 sont des vues en coupe transversale d'une cellule de mémoire non volatile élémentaire d'un mode de réalisation de l'invention. Plus précisément, la figure 4 est une vue en coupe transversale prise dans la direction d'une ligne de bits et la figure 5 est une vue en coupe transversale prise dans la direction d'une ligne de mots. Comme illustré sur les figures 4 et 5, une cellule de mémoire non volatile MC11 comporte une structure à grille empilée 118 et des première et seconde grilles de sélection 121a et 121b. La structure à grille empilée 118 est formée sur une région active 107 d'un substrat avec interposition entre eux d'une première couche d'isolation 111. Les première et seconde grilles de sélection 121a et 121b ont la forme d'éléments d'espacement et sont auto-alignées sur des parois latérales opposées de la structure à grille empilée 118 avec interposition entre elles d'une troisième couche d'isolation 119. La structure à grille empilée 118 comporte une grille flottante 113, une seconde couche d'isolation 115 et une grille de commande 117. Par conséquent, la cellule de mémoire non volatile d'un exemple de mode de réalisation de l'invention comporte trois grilles, à savoir la grille de commande 117, la première grille de sélection 121a et la seconde grille de sélection 121b. Comme illustré sur la figure 4, des première et seconde régions de diffusion d'impuretés 123D et 123S sont disposées sur un substrat à l'extérieur des première et seconde grilles de sélection 121a et 121b; plus précisément, la structure à grille empilée 118 et les première et seconde grilles de sélection 121a et 121b sont disposées entre les première et seconde régions de diffusion d'impuretés 123D et 123S. Par conséquent, une région de canal 105 et est formée dans un substrat situé en dessous de la structure à grille empilée 118, et des régions de canal 105_c2 et 105_c3 sont respectivement formées dans des substrats situés en dessous des première et seconde grilles de sélection 121a et 121b. La première couche d'isolation 111 représentée sur les figures 4 et 5 est une couche d'isolation à effet tunnel dans laquelle le passage tunnel (effet tunnel F-N) de charges se produit lors d'opérations de programmation et d'effacement. La première couche d'isolation 111 comprend par exemple un oxyde thermique et a une épaisseur appropriée pour tenir compte des conditions lors des opérations de programmation et d'effacement. La seconde couche d'isolation 115 est une couche d'isolation interposée entre la grille flottante 113 et la grille de commande 117 et est une couche d'isolation dite de blocage permettant de bloquer le trajet de charges passant entre celles-ci. La seconde couche d'isolation 115 comprend par exemple de l'oxyde-nitrure-oxyde ou de l'oxyde-nitrure qui sont empilés dans cet ordre. La troisième couche d'isolation 119 isole électriquement les première et seconde grilles de sélection 121a et 121b de la structure à grille empilée 118 et de la région active 107 du substrat. La troisième couche d'isolation 119 comprend par exemple de l'oxyde formé en utilisant un dépôt chimique en phase vapeur (CVD). Il est à noter que des moyens quelconques permettant de former l'oxyde peuvent être utilisés pour mettre en oeuvre l'invention. La région active 107 du substrat comporte un puits de type N 103 formé sur un substrat P massif 101 et un puits de type P 105 formé dans le puits de type N 103. Le puits de type N 103 peut comporter une pluralité de puits secondaires de type P 105 qui seront décrits ci-après plus en détail. Chaque puits secondaire de type P comporte k*8n cellules de mémoire (n et k étant des entiers positifs, k étant le nombre de lignes et 8n étant le nombre de colonnes) et des première et seconde régions de diffusion d'impuretés disposées sur des côtés opposés des cellules de mémoire respectives. Il est préférable que des cellules de mémoire de 2k-1 lignes (k étant un entier positif) et 8n colonnes (n étant un entier positif) soient disposées dans les puits secondaires de type P 105 respectifs. Plus précisément, 2k-1*8n cellules de mémoire peuvent être disposées dans les puits secondaires de type P respectifs (n et k étant des entiers positifs, 2k-1 étant le nombre de cellules de mémoire disposées dans la direction des lignes et 2n étant le nombre de cellules de mémoire disposées dans la direction des colonnes). Par conséquent, un effacement d'octets ou un effacement de secteurs peut être effectué si une tension de polarisation appropriée est appliquée aux puits secondaires de type P 105. Des première et seconde régions de diffusion d'impuretés 123D et 123S sont disposées dans une région active 107 d'un substrat sur les côtés opposés d'une cellule de mémoire MC11, c'est-à-dire dans un puits secondaire de type P 105. La première région de diffusion d'impuretés 123D est disposée à l'extérieur de la première grille de sélection 121a et la seconde région de diffusion d'impuretés 123S est adjacente à l'extérieur de la seconde grille de sélection 121b. Les régions de diffusion d'impuretés 123D et 123S peuvent chevaucher partiellement les grilles de sélection 121a et 121b. Une ligne de bits 129 est électriquement connectée à une première région de diffusion d'impuretés 123D à l'extérieur de la première grille de sélection 121a. Etant donné que les première et seconde grilles de sélection 121a et 121bde la cellule de mémoire MC11 ont la forme d'éléments d'espacement et sont auto-alignées sur des parois latérales opposées de la structure à grille empilée 118, la cellule de mémoire MC11 a une petite taille et occupe une petite superficie. La programmation et l'effacement de la cellule de mémoire MC11 sont effectués à travers la première couche d'isolation 111 par utilisation d'un effet tunnel F-N. Pour l'opération de programmation, conformément à un exemple de mode de réalisation de l'invention, une tension de programmation Vpp est appliquée à la grille de commande 117, une tension de fonctionnement Vcc est appliquée à la première grille de sélection 121a et une tension de masse de OV est appliquée à la région de drain 123D, à la seconde grille de sélection 121b et à la région de source 123S. Par conséquent, des charges sont injectées dans la grille flottante 113 depuis le puits secondaire de type P 105, de sorte qu'une cellule de mémoire a par exemple une première tension de seuil Vthl. Pour l'opération d'effacement, conformément à un exemple de mode de réalisation de l'invention, une tension de masse de OV est appliquée à la grille de commande 117, une tension d'effacement Vee est appliquée au puits secondaire de type P 105 et la première grille de sélection 121a, la seconde grille de sélection 121b, la région de source 123S et la région de drain 123D sont mises à l'état flottant. Par conséquent, les charges stockées dans la grille flottante 113 sont émises vers le puits secondaire de type P 105, de sorte qu'une cellule de mémoire a par exemple une seconde tension de seuil Vth2. Pour une opération de lecture, conformément à un exemple de mode de réalisation de l'invention, une tension de masse de OV est appliquée à la région de source 123S et au puits secondaire de type P 105, une première tension de lecture Vreadl est appliquée à la région de drain 123D, une seconde tension de lecture Vread2 est appliquée à la grille de commande 117, et une tension de fonctionnement Vcc est appliquée aux première et seconde grilles de sélection 121a et 121b. Il est à noter que la première tension de seuil Vthl d'une cellule de mémoire programmée et la seconde tension de seuil Vth2 d'une cellule de programmation effacée peuvent avoir diverses valeurs. Une seconde tension de lecture Vread2 appliquée à la grille de commande 117 peut avoir une valeur comprise entre les première et seconde tensions de seuil Vthl et Vth2. Par exemple, si une première tension de seuil d'une cellule de mémoire programmée est égale à 5V et si la tension de seuil d'une cellule de mémoire effacée est égale à 1V, une seconde tension de lecture Vread2 appliquée à la grille de commande 117 peut avoir une valeur comprise entre 1V et 5V, par exemple environ 3V. Si la première tension de seuil est égale à 2V et si la seconde tension de seuil est égale à -2V, la seconde tension de lecture Vread2 peut avoir une valeur comprise entre - 2V et 2V, c'est-à-dire environ 0V. Par exemple, si la cellule de mémoire MC11 est programmée, la tension de seuil de la cellule de mémoire MC11, c'est-à-dire la structure à grille empilée 118, a une première tension de seuil. Par conséquent, aucun canal n'est créé dans les conditions d'une opération de lecture lorsqu'une seconde tension de lecture Vread2 est appliquée à la grille de commande 117, lorsqu'une première tension de lecture Vreadl est appliquée à la région de drain 123D, lorsqu'une tension de masse est appliquée à la région de source 123S et lorsqu'une tension de fonctionnement Vcc est appliquée aux première et seconde grilles de sélection 121a et 121b. Par ailleurs, si la cellule de mémoire MC11 est effacée, la structure à grille empilée 118 de la cellule de mémoire MC11 a une seconde tension de seuil. Par conséquent, un canal est créé entre la région de source 123S et la région de drain 123D de la cellule de mémoire sélectionnée MC11 dans les mêmes conditions de lecture que celles décrites ci-dessus. Il en résulte que la cellule de mémoire MC11 peut avoir des tensions de seuil différentes pour stocker des informations binaires. La figure 6A est une vue en plan de dessus de la cellule de mémoire élémentaire MC11 illustrée sur les figures 4 et 5. La figure 6B illustre un exemple de configuration de cellule dans le cas de la cellule de mémoire élémentaire de la figure 6A, celle-ci étant agencée de façon répétée selon la symétrie d'un miroir. Comme illustré sur la figure 6B, des cellules de mémoire MC11-MCln, MC21-MC2n, ..., et MCml-MCmn sont disposées dans la direction des lignes (direction de l'axe x ou de la ligne de mots) et dans la direction des colonnes (direction de l'axe y ou de la ligne de bits). Se référant aux figures 6A et 6B, des régions actives 107 sont définies par des régions d'isolation de dispositifs 109. Une partie formant région active s'étendant dans une direction horizontale (direction des lignes) sert à connecter les régions de source adjacentes 123S disposées dans la direction des lignes. Une structure à grille empilée est disposée dans une partie formant région active s'étendant dans une direction verticale (direction des colonnes). Une pluralité de lignes de mots WL_1-WL_m (électrodes de grille de commande) forment des angles droits par rapport à des régions actives 107 qui s'étendent dans une direction verticale (direction de l'axe y) et qui sont disposées dans la direction de l'axe x (direction des lignes). Une pluralité de lignes de bits BL_1-BL_n forment des angles droits par rapport à une ligne de mots tout en passant sur les régions actives 107 pour être électriquement connectées à une région de drain 123D par l'intermédiaire d'un contact de ligne de bits 128. Une seconde couche d'isolation 115, une grille flottante 113 et une première couche d'isolation 111 sont disposées entre chaque ligne de mots et un substrat. Une grille flottante 113, une seconde couche d'isolation 115, une ligne de mots (grille de commande) 117 constituent une structure à grille empilée 118 (figures 4 et 5). Sur des côtés opposés de chaque ligne de mots, une première ligne de sélection 121a et une seconde ligne de sélection 121b sont juxtaposées à une ligne de mots 117. Se référant à la figure 6B, à titre d'exemple, une première ligne de sélection SL 11 et une seconde ligne de sélection SL 12 passent sur des côtés opposés d'une ligne de mots WL_l. Une première ligne de sélection SL 11 et une seconde ligne de sélection SL 12 correspondent respectivement à une première grille de sélection 121a et à une seconde grille de sélection 121b, comme illustré sur les figures 4 et 5. Des régions de drain 123D sont disposées sur un substrat à l'extérieur des premières lignes de sélection SL_11SL_ml, et des régions de source 123S sont disposées sur un substrat à l'extérieur des secondes lignes de sélection SL 12-SL m2. Des régions de drain 123D disposées sur la même colonne sont électriquement connectées à la même ligne de bits. Se référant à la figure 6B, dans des cellules de mémoire, deux régions de source 123S adjacentes disposées dans la direction des colonnes sont électriquement connectées et des régions de source 123S adjacentes disposées dans la direction des lignes sont électriquement connectées pour former une ligne de source commune CSL par l'intermédiaire d'une partie formant région active s'étendant dans une direction horizontale. Les régions de drain 123D d'une même colonne sont électriquement connectées à la même ligne de bits. Des régions de drain et des régions de source adjacentes disposées dans la direction des colonnes peuvent être formées dans le même puits de type P ou dans des puits secondaires différents selon la façon dont est formé un puits secondaire de type P. Plus précisément, des régions de source adjacentes disposées dans la direction des colonnes peuvent être formées dans le même puits secondaire de type P ou dans des puits secondaires différents. Cependant, dans les deux cas, des régions de source adjacentes disposées dans la direction des lignes sont connectées de façon à former une ligne de source commune CSL. De même, des régions de drain adjacentes disposées dans la direction des colonnes peuvent être formées dans le même puits secondaire ou dans des puits secondaires différents. Il est préférable que des régions de drain adjacentes disposées dans la direction des colonnes soient formées dans le même puits secondaire de type P. Dans un exemple de mode de réalisation de l'invention, un puits secondaire de type P comporte k*8n cellules de mémoire (n et k étant des entiers positifs, k étant le nombre de lignes et 8n étant le nombre de colonnes). Il est préférable que 8n cellules de mémoire (n étant un entier positif) disposées dans la direction des lignes (direction des lignes de mots) et que 2k-1 cellules de mémoire (k étant un entier positif) disposés dans la direction des colonnes puissent être disposées dans un puits secondaire de type P. Plus précisément, un puits secondaire de type P peut comporter 2k-1*8n cellules de mémoire (n et k étant des entiers positifs, 2k-1 étant le nombre de cellules de mémoire disposées dans la direction des colonnes et 8n étant le nombre de cellules de mémoire disposées dans la direction des lignes). On va décrire ci-après un exemple de configuration de cellules de mémoire dans un puits secondaire de type P en 35 se référant aux figures 7A, 7B, 8A et 8B. Les figures 7A et 8A sont des vues en coupe transversale prises le long d'une ligne I-I' de la figure 6B, illustrant des cellules de mémoire d'un exemple de mode de réalisation de l'invention. Les figures 7B et 8B sont des vues en coupe transversale prises le long d'une ligne II-II' de la figure 6B, illustrant des cellules de mémoire d'un exemple de mode de réalisation de l'invention. Les figures 7A et 7B illustrent un exemple de configuration de mémoire dans lequel 16 cellules de mémoire comprenant 2 lignes et 8 colonnes sont mises sous la forme d'un puits secondaire de type P. Les figures 8A et 8B illustrent un exemple de configuration de mémoire dans lequel 32 cellules de mémoire comprenant 4 lignes et 8 colonnes sont mises sous la forme d'un puits secondaire de type P. Se référant aux figures 7A et 7B, 8 cellules de mémoire dans la direction des lignes et 2 cellules de mémoire dans la direction des colonnes, par exemple les cellules de mémoire MC11- MC18 et MC21-MC28, sont mises sous la forme du même puits secondaire de type P. Plus précisément, deux lignes de mots passent par un puits secondaire de type P. Dans une cellule de mémoire, deux régions de source adjacentes disposées dans la direction des colonnes partagent une région active mais sont mises sous forme de puits secondaires de type P différents. Par ailleurs, deux régions de drain adjacentes disposées dans la direction des colonnes sont formées dans le même puits secondaire de type P. Dans cette configuration des cellules de mémoire, des données à 1 octet ou des données à 2 octets peuvent être effacées en une seule opération d'effacement. Bien que deux régions de source adjacentes d'une cellule soient mises sous forme de puits secondaires différents, il est préférable qu'elles soient électriquement connectées par une interconnexion locale. Se référant aux figures 8A et 8B, 8 cellules de mémoire dans la direction des lignes et 4 cellules de mémoire dans la direction des colonnes, c'està-dire les cellules de mémoire MC11-MC18 et MC21-MC28, MC31-MC38 et MC41MC48, sont formées dans le même puits secondaire de type P. Plus précisément, quatre lignes de mots passent par un puits secondaire de type P. Dans ce cas, une tension de polarisation appropriée est appliquée à des lignes de mots respectives dans le puits secondaire pour effacer des données à 1 octet, des données à 2 octets, des données à 3 octets ou des données à 4 octets. La figure 9 représente un schéma synoptique équivalent d'un exemple de matrice de cellules de mémoire dans laquelle des cellules de mémoire sur 2 lignes et 8 colonnes (c'est-à-dire 16 cellules de mémoire) sont formées dans un seul puits secondaire de type P. Les conditions de fonctionnement de la configuration de cellules de mémoire vont être décrites ci-après en référence à la figure 9. Comme illustré sur la figure 9, une pluralité de lignes de mots WL 1-WL m sont orientées dans la direction des lignes et une pluralité de lignes de bits s'étendent dans la direction des colonnes. Sur des côtés opposés des lignes de mots respectives, des premières lignes de mots de sélection SL 11-SL ml et des secondes lignes de sélection SL 12-SL m2 sont orientées parallèlement à la ligne de mot. Une ligne de bits est électriquement connectée à une région de drain extérieure aux premières lignes de sélection SL 11-SL ml. Les régions de source extérieures aux secondes lignes de sélection SL 12-SL m2 sont connectées de façon à former une ligne de source commune CSL. Un puits secondaire de type P comporte 16 cellules de mémoire sur 2 lignes et 8 colonnes. Plus précisément, deux lignes de mots passent par un seul puits secondaire, c'est-à-dire que les lignes de mots WL_1 et WL2 passent par un puits secondaire P-Well1. On décrit ci-après les opérations de programmation et de lecture pour une cellule de mémoire MC11 d'une ligne et d'une colonne et une opération d'effacement d'un octet pour 8 cellules de mémoire dans le puits secondaire P-Well 1, c'est-à-dire MC11-MC18, conformément à un exemple de mode de réalisation de l'invention. Le tableau suivant indique les conditions de fonctionnement de cet exemple de configuration de cellules de mémoire. [Tableau 1] Programmation Effacement Lecture BL BL OV flottant Vreadl sélectionnée BL non Vcc OV sélectionnée SL 1 SL1 Vcc flottant Vcc sélectionnée OV SL1 non OV sélectionnée WL WL Vpp OV Vread2 sélectionnée WL non flottant flottant Vblock sélectionnée SL 2 SL_2 OV flottant Vcc sélectionnée SL 2 non sélectionnée CSL CSL OV flottant OV sélectionnée CSL non sélectionnée Puits Puits OV Vee OV secondaire secondaire sélectionné OV Puits secondaire non sélectionné (Opération de Programmation) Pour programmer une cellule de mémoire sélectionnée MC11 conformément à un exemple de mode de réalisation de l'invention, une tension de programmation Vpp est appliquée à une ligne de mots WL 1 (ligne de mots sélectionnée) d'une première ligne et les autres lignes de mots WL 2-WL m (lignes de mots non sélectionnées) sont mises à l'état flottant; une tension de masse de OV est appliquée à une ligne de bits BL 1 (ligne de bits sélectionnée) d'une première colonne et une tension de fonctionnement Vcc est appliquée aux autres lignes de bits BL_2-BL_n (lignes de bits non sélectionnées) ; une tension de fonctionnement Vcc est appliquée à une première ligne de sélection SL11 (première ligne de sélection sélectionnée) de la première ligne et une tension de masse de OV est appliquée aux autres lignes de sélection SL 21, ., et SL ml (premières lignes de sélection non sélectionnées) ; une tension de masse de OV est appliquée à un second puits secondaire comportant une cellule de mémoire sélectionnée et à des puits secondaires non sélectionnés à l'exception du puits secondaire sélectionné ; une tension de masse de OV est appliquée à une ligne de source commune sélectionnée CSL connectée à une cellule de mémoire sélectionnée et à des lignes de source non sélectionnées CSL à l'exception de la ligne de source commune sélectionnée; et une tension de masse de OV est appliquée à une seconde ligne de sélection sélectionnée SL 12 d'une cellule de mémoire sélectionnée et à des secondes lignes de sélection non sélectionnées SL22, 30..., et SL m2 à l'exception de la seconde ligne de sélection sélectionnée...DTD: Une tension de programmation peut par exemple être d'environ 15 à environ 20 volts. Une tension de fonctionnement Vcc a une valeur suffisante pour créer un canal en dessous d'une première grille de sélection, par exemple d'environ 3,5 volts. On notera que les tensions de programmation et de fonctionnement peuvent varier suivant les concepts de réalisation. Comme indiqué précédemment, une tension de programmation Vpp, une tension de masse et une tension de fonctionnement Vcc sont respectivement appliquées à une ligne de mots sélectionnée WL_1, à une ligne de bits sélectionnée BL1 et à une première ligne de sélection sélectionnée SL11. Par conséquent, un fort champ électrique est induit en dessous d'une grille flottante de la cellule de mémoire sélectionnée MC11 et provoque un effet tunnel F-N. Du fait de l'effet tunnel F-N, la cellule de mémoire sélectionnée MC11 connectée à la ligne de mots sélectionnée WL 1 est programmée. Cependant, comme une tension de fonctionnement Vcc est appliquée aux lignes de bits non sélectionnées BL 2-BL n et comme une tension de fonctionnement Vcc est appliquée à une première ligne de sélection sélectionnée d'une première ligne, une tension de fonctionnement Vcc est transmise à des cellules de mémoire MC12-MCln non sélectionnées de la première ligne et affaiblit le champ électrique en dessous d'une grille flottante des cellules de mémoire non sélectionnées MC12-MCln correspondantes. Ainsi, à l'exception de la cellule de mémoire sélectionnée MC11, les cellules de mémoire non sélectionnées MC12-MCln de la première ligne ne sont pas programmées. Par conséquent, il ne se produit aucune perturbation de programmation, c'est-à-dire aucune perturbation de la ligne de mots par la ligne de mots sélectionnée WL 1. Comme la tension de masse est appliquée à la seconde ligne de sélection sélectionnée SL_12, la cellule de mémoire sélectionnée MC1 n'est pas affectée par les autres cellules de mémoire partageant la ligne de source commune sélectionnée CSL. Comme les lignes de mots non sélectionnées WL 2WL m sont mises à l'état flottant, aucun champ électrique intense n'est induit en dessous de la grille flottante, sous les cellules de mémoire MC21-MC1 non sélectionnées de la première ligne, bien que la ligne de bits sélectionnée BL1 soit reliée à la masse et que la tension de masse soit appliquée aux premières lignes de sélection non sélectionnées SL 21- SL ml (même si une tension de fonctionnement est appliquée à des premières lignes de sélection non sélectionnées). De plus, comme les lignes de mots non sélectionnés WL 2-WL m sont mises à l'état flottant et comme une opération est appliquée aux lignes de bits non sélectionnées BL 2-BL n, les cellules de mémoire non sélectionnées MC22-MC2n, MC32-MC3n, .. ., et MCm2-MCmn ne sont pas programmées. (Opération d'effacement) Conformément à un exemple de mode de réalisation de l'invention, une tension d'effacement Vee est appliquée à un puits secondaire sélectionné P-well 1, et une tension de masse est appliquée à des puits secondaires non sélectionnés à l'exception du puits secondaire sélectionné. Une tension de masse de OV est appliquée à une ligne de mots sélectionnée WL 1 connectée à des cellules de mémoire sélectionnées MC11-MC18 et les lignes de mots non sélectionnées WL 2-WL m sont mises à l'état flottant. Les autres bornes, c'est-à-dire les lignes de bits (sélectionnées et non sélectionnées), les premières lignes de sélection (sélectionnées et non sélectionnées), les secondes lignes de sélection (sélectionnées et non sélectionnées) et les lignes de source communes (sélectionnées et non sélectionnées) sont mises à l'état flottant. Dans un exemple de mode de réalisation de l'invention, la tension d'effacement peut avoir la même valeur que la tension de programmation. Dans les conditions de fonctionnement décrites ci- dessus, les charges stockées dans 8 cellules de mémoire d'un puits secondaire sélectionné P-Well_l, c'est-à-dire de 8 cellules de mémoire MC11-MC18 d'une première ligne, sont émises pour effectuer une opération d'effacement de 1 octet. Pour éviter l'effacement de cellules de mémoire MC21-MC28 non sélectionnées adjacentes aux cellules de mémoire MC11-MC18 sélectionnées dans le puits secondaire P-Well 1, les lignes de mots non sélectionnées MW-2-WL m sont mises à l'état flottant et les puits secondaires non sélectionnés sont mis à la masse (OV). Comme la ligne de mots non sélectionnée WL 2 connectée à 8 cellules de mémoire MC21-MC28 d'une seconde ligne formée dans le même puits secondaire P-Weil 1 est mise à l'état flottant, une opération d'effacement de ces cellules de mémoire n'est pas effectuée. Cependant, si une tension de masse est appliquée à une ligne de mots sélectionnée WL 1 ainsi qu'à une ligne de mots non sélectionnée WL 2, une opération d'effacement de 2 octets peut être effectuée, comme décrit ci- après. Conformément à un exemple de mode de réalisation de l'invention, une tension d'effacement Vee est appliquée à un puits secondaire sélectionné P-Well_l, et une tension de masse de OV est appliquée aux lignes de bits sélectionnées WL 1 et WL 2. Des lignes de source communes CSL, à savoir les première et seconde lignes de sélection, et des lignes de bits sont mises à l'état flottant. Par conséquent, les charges stockées dans 16 cellules de mémoire du puits secondaire sélectionné P-Well 1, c'est-à-dire 8 cellules de mémoire MC11- MC18 d'une première ligne et 8 cellules de mémoire MC21-MC28, sont émises pour effectuer une opération d'effacement de 2 octets. Pour éviter un effacement de cellules de mémoire non sélectionnées adjacentes aux cellules de mémoire sélectionnées MC11-MC18 et MC21-MC28, les lignes de mots non sélectionnées WL_3-WL_M sont mises à l'état flottant et un puits secondaire non sélectionné est mis à la masse (OV). Comme indiqué précédemment, une opération d'effacement de diverses données d'octets ou de secteurs peuvent être effectuées en fonction de la façon dont un puits secondaire est formé. (Opération de lecture) On décrit ci-après une opération de lecture concernant une cellule de mémoire sélectionnée MC11 conformément à un exemple de mode de réalisation de la présente invention. Une première tension de lecture Vreadl est appliquée à une ligne de bits sélectionnée BL_1 d'une première colonne et une tension de masse de OV est appliquée aux lignes de bits non sélectionnées BL 2-BL n. Une tension de fonctionnement Vcc est appliquée à une première ligne de sélection SL 11 de la première ligne et une tension de masse de OV est appliquée aux premières lignes de sélection non sélectionnées SL 21-SL ml. Une seconde tension de lecture Vread est appliquée à une ligne de mots sélectionnée VL 1 et une tension de blocage Vblock est appliquée aux lignes de mots non sélectionnées WL 2-WL m. La tension de fonctionnement Vcc est appliquée aux secondes lignes de sélection SL 12-SL m2 et une tension de masse de OV est appliquée aux autres bornes, c'est-à-dire aux puits secondaires et aux lignes de source communes CSL La seconde tension de lecture Vread2 a une valeur intermédiaire, c'est-à-dire une valeur moyenne entre une tension de seuil Vthl d'une cellule de mémoire programmée et une tension de seuil Vth2 d'une cellule de mémoire effacée. La première tension de lecture Vreadl est appliquée de façon à établir un champ électrique entre une source et un drain lors d'une opération de lecture et peut être d'environ 1,8 volt. Si la seconde tension de lecture Vread2 a une valeur positive, par exemple une tension de fonctionnement, la première tension de lecture Vreadl peut avoir la même valeur que la seconde tension de lecture Vreadl. La tension de blocage Vblock appliquée aux lignes de mots non sélectionnées WL 2-WL m peut avoir un niveau suffisant pour éviter la formation d'un canal en dessous de cellules de mémoire non sélectionnées. Par exemple, si les tensions de seuil des cellules de mémoire non sélectionnées ont toutes des valeurs positives, la tension de blocage Vblock peut être une tension de masse. Lors d'une opération de lecture, une tension de masse est appliquée à des premières lignes de sélection non sélectionnées SL21-SLml et une tension de blocage Vblock est appliquée aux lignes de mots non sélectionnées WL 1WL m. Par conséquent, il ne se produit aucune perturbation de la lecture provoquée par des cellules de mémoire non sélectionnées. On décrit ci-après un procédé de formation d'un dispositif de mémoire non volatile conformément à un exemple de mode de réalisation de l'invention en se référant aux figures 10A à 16A et aux figures 10B à 16B. Conformément à cet exemple de mode de réalisation, 16 cellules de mémoire sont formées dans un seul puits secondaire et un substrat semi-conducteur de type P est utilisé. Les figures 10A à 16A sont des vues en coupe transversale prises le long d'une ligne I-I' de la figure 6B et les figures 10B à 16B sont des vues en coupe transversale prises le long d'une ligne II-II' de la figure 6B. Se référant aux figures 10A et 10B, après formation d'une région de puits de type N 103 sur un substrat semi- conducteur de type P 101, des puits secondaires de type P 105 sont formés dans la région de puits de type N 103. Une couche d'isolation de dispositif 109 est formée en utilisant un traitement d'isolation de dispositif pour définir des régions actives. Comme illustré sur la figure 10B, un puits secondaire de type P 105 et une région d'isolation de dispositif 109 sont formés dans des puits secondaires respectifs 105 de façon que 8 régions actives soient définies par la région d'isolation de dispositif 109 dans la direction des lignes. La formation de la région d'isolation de dispositif 109 est effectuée par une méthode classique comme, par exemple, sans aucune limitation, une isolation par tranchées peu profondes (STI - Shallow Trench Isolation). Se référant aux figures 11A et 11B, après formation d'une première couche d'isolation 111 lors de laquelle il se produit un effet tunnel F-N, un motif d'électrode de grille flottante 113p est formé dans une région active sur le puits secondaire 105. La première couche d'isolation 111 comprend par exemple de l'oxyde thermique et le motif d'électrode flottante 113p comprend du silicium dopé par des impuretés. On notera qu'on peut utiliser un matériau approprié quelconque pour la première couche d'isolation 111 et le motif d'électrode flottante 113p. Se référant aux figures 12A et 12B, une deuxième couche d'isolation 115a et une électrode de grille de commande 117a sont formées. La deuxième couche d'isolation 115a peut par exemple comprendre de l'oxyde-nitrureoxyde ou de l'oxyde-nitrure qui sont empilés dans l'ordre indiqué. L'électrode de grille de commande 117a comprend par exemple du silicium dopé par des impuretés. Se référant aux figures 13A et 13B, les couches empilées sont mises sous forme de motif afin de former une structure à grille empilée 118 comportant une première couche d'isolation 111, une électrode de grille flottante 113, une deuxième couche d'isolation 115 et une électrode de grille de commande 117. Une troisième couche d'isolation 119 est formée sur la totalité d'une surface d'un substrat. La formation de la troisième couche d'isolation 119 peut être effectuée en utilisant par exemple un dépôt chimique en phase vapeur (CVD). Il est à noter que des moyens quelconques permettant de former la troisième couche d'isolation 119 peuvent être appropriés pour la mise en oeuvre de l'invention. Se référant aux figures 14A et 14B, une couche conductrice 121 est formée sur une troisième couche d'isolation 119. La couche conductrice 121 peutpar exemple comprendre du silicium dopé par des impuretés. Il est à noter qu'un matériau approprié quelconque peut être utilisé pour la couche conductrice 121. Se référant aux figures 15A et 15B, conformément à un exemple de mode de réalisation de l'invention, la couche conductrice 121 est réattaquée de façon à former une première grille de sélection (première ligne de sélection) 121a et une seconde grille de sélection (seconde ligne de sélection) 121b qui sont auto-alignées sur des parois latérales opposées de structures à grille empilée 118 respectives. Après cela, un traitement d'implantation d'ions est appliqué pour former une région de source 123S et une région de drain 123D dans un puits secondaire de type P 105 disposé sur des parois opposées de façon adjacente aux première et seconde grilles de sélection 121a et 121b. Se référant aux figures 16A et 16B, un diélectrique intercouche 125 est formé. Le diélectrique intercouche 125 est mis sous forme de motif pour former un trou de contact 127 exposant une région de drain 123D. Un matériau conducteur est déposé sur le diélectrique intercouche 125 afin de remplir un trou de contact 127. Un traitement de formation de motif est ensuite effectué pour former des lignes de bits 129 qui sont électriquement connectées à la région de drain 123D. Conformément à l'exemple de procédé décrit ci-dessus, des première et seconde grilles de sélection sont auto-alignées sur des parois latérales opposées d'une structure à grille empilée afin de réduire la taille d'une cellule de mémoire. Le motif de grille flottante 113p peut être auto-aligné au moyen du procédé d'auto-alignement, c'est-à-dire par un traitement d'isolation du dispositif, conformément à divers exemples de mode de réalisation de l'invention qui sont décrits ci-après en référence aux figures 17A à 19A et aux figures 17B à 19B. Se référant aux figures 17A et 17B, après formation d'un puits de type N 103 et d'un puits secondaire de type P 105, une première couche d'isolation et une couche d'électrode de grille flottante sont formées sur un substrat 107. Un traitement de formation de motif est ensuite effectué pour former un masque d'attaque de tranchée 114 comportant un premier motif d'isolation 111 définissant des régions actives et un motif d'électrode de grille flottante 113p. Se référant aux figures 18A et 18B, en utilisant le masque d'attaque de tranchée 114, on attaque un substrat exposé pour former une tranchée 116. Un matériau isolant 109a est formé sur le motif d'électrode de grille flottante 113p pour remplir la tranchée 116. Se référant aux figures 19A et 19B, le matériau isolant 109a est planarisé jusqu'à une surface supérieure du masque d'attaque de tranchée 114 afin de former une région d'isolation de dispositif 109. Par conséquent, conformément à un exemple de mode de réalisation de l'invention, un motif d'électrode de grille flottante 113p est auto- aligné entre des régions d'isolation de dispositif 109 en même temps que la formation de la région d'isolation de dispositif 109. Les traitements effectués ensuite sont réalisés de la manière décrite précédemment. Par conséquent, conformément à divers exemples de modes de réalisation de l'invention, une grille de sélection est auto-alignée sur des parois latérales opposées d'une structure à grille empilée. De ce fait, une grille de sélection est formée sans traitement photolithographique supplémentaire et la taille de la cellule de mémoire est réduite. Bien que les traitements et l'appareil de la présente invention aient été décrits en détail à titre d'illustration en référence aux dessins annexés, on notera que les traitements et l'appareil de l'invention ne doivent pas être considérés comme étant limités par ceux-ci. Il apparaîtra clairement aux spécialistes normalement compétents dans ce domaine que diverses modifications des exemples de modes de réalisation mentionnés ci-dessus peuvent être effectuées sans qu'ils s'écartent du cadre de l'invention tel qu'il est défini par les revendications annexées. REVENDICATIONS 1. Dispositif de mémoire non volatile comprenant: une première région de diffusion d'impuretés (123D) et une seconde région de diffusion d'impuretés (123S) d'un second type de conductivité formées dans un substrat semi-conducteur (101) d'un premier type de conductivité ; et une cellule de mémoire (MC11) formée sur une région de canal (105 cl) du substrat semi-conducteur entre les première et seconde régions de diffusion d'impuretés (123D, 123S), caractérisé en ce que la cellule de mémoire (MC11) comprend: une structure à grilles empilées (118) comportant une grille flottante (113), une deuxième couche d'isolation (115) et une première électrode de grille (121a) qui sont formées sur le canal avec interposition entre elles d'une première couche d'isolation (111) ; et un second élément d'espacement d'électrode de grille disposé de façon adjacente à la première région de diffusion d'impuretés (123S) et un troisième élément d'espacement d'électrode de grille disposé de façon adjacente à la seconde région de diffusion d'impuretés (123D), les deuxième et troisième éléments d'espacement d'électrodes de grille étant formés sur des parois latérales opposées de la structure à grille empilée (118) et sur la région de canal (105_cl) avec interposition entre elles d'une troisième couche d'isolation (119). 2. Dispositif de mémoire non volatile selon la revendication 1, caractérisé en ce que la grille flottante (113), la première électrode de grille (121a), le deuxième élément d'espacement d'électrode de grille et le troisième élément d'espacement d'électrode de grille comprennent du silicium dopé. 3. Dispositif de mémoire non volatile selon la revendication 1, caractérisé en ce que la première couche d'isolation (111) comprend de l'oxyde thermique, la deuxième couche d'isolation {115) comprend de l'oxyde- nitrure-oxyde ou du nitrure-oxyde et la troisième couche d'isolation (119) comprend de l'oxyde obtenu par dépôt chimique en phase vapeur (CVD). 4. Dispositif de mémoire non volatile selon la revendication 1, caractérisé en ce que les première et seconde régions de diffusion d'impuretés (123S, 123D) sont auto-alignées sur un substrat semiconducteur (101) à l'extérieur de la cellule de mémoire (MC11). 5. Dispositif de mémoire non volatile selon la revendication 1, caractérisé en ce que des tensions de polarisation différentes sont appliquées indépendamment aux deuxième et troisième éléments d'espacement d'électrode de grille. 6. Dispositif de mémoire non volatile selon la revendication 1, caractérisé en ce qu'une opération de programmation de la cellule de mémoire (MC11) est effectuée en utilisant un effet tunnel F-N. 7. Dispositif de mémoire non volatile selon la revendication 6, caractérisé en ce que l'opération de programmation de la cellule de mémoire (MC11) est effectuée en appliquant une tension de programmation (Vpp) à la première électrode de grille (121a) ; en appliquant une tension de fonctionnement (Vcc) au deuxième élément d'espacement d'électrode de grille; et en appliquant une tension de masse (OV) à la première région de diffusion d'impuretés (123S), au troisième élément d'espacement d'électrode de grille, à la seconde région de diffusion d'impuretés (123D) et au substrat semi-conducteur (101). 8. Dispositif de mémoire non volatile selon la revendication 1, caractérisé en ce qu'une opération d'effacement de la cellule de mémoire (MC11) est effectuée en appliquant une tension de masse (OV) à la première électrode de grille (121a) ; en appliquant une tension d'effacement (Vee) au substrat semi-conducteur; et en mettant à l'état flottant le deuxième élément d'espacement d'électrode de grille, le troisième élément d'espacement d'électrode de grille et les première et seconde régions de diffusion d'impuretés (123S, 123D). 9. Dispositif de mémoire non volatile selon la revendication 1, caractérisé en ce qu'une opération de lecture de la cellule de mémoire (MC11) est effectuée en appliquant une tension de masse (OV) à la seconde région de diffusion d'impuretés (123D) et au substrat semi-conducteur (101) ; en appliquant une première tension de lecture (Vreadl) à la première région de diffusion d'impuretés (123S) ; en appliquant une seconde tension de lecture (Vread2) à la première électrode de grille (121a) et en appliquant une tension de fonctionnement (Vcc) au deuxième élément d'espacement d'électrode de grille et au troisième élément d'espacement d'électrode de grille. 10. Dispositif de mémoire non volatile selon la revendication 1, comprenant en outre un puits du second type de conductivité (103) et un puits secondaire (105) du premier type de conductivité, le puits étant formé dans le substrat semi-conducteur (101) et le puits secondaire (105) étant à l'intérieur du puits (103). 11. Dispositif de mémoire non volatile selon la revendication 10, caractérisé en ce que le puits du second type de conductivité (103) comporte une pluralité de puits secondaires (105) du premier type de conductivité, chacun des puits secondaires (105) comportant k*8n cellules de mémoire (n et k étant des entiers positifs, k étant le nombre de lignes et 8n étant le nombre de colonnes de cellules de mémoire disposées en lignes et en colonnes) ; et en ce que la première électrode de grille (121a) s'étend dans la direction des lignes pour former une ligne de mots (WL), le deuxième élément d'espacement d'électrode de grille et le troisième élément d'espacement d'électrode de grille s'étendent dans la direction des lignes pour former respectivement une première ligne de sélection (121a) et une seconde ligne de sélection (121b), la seconde région de diffusion d'impuretés (123D) s'étend dans la direction des lignes pour former une ligne de source commune (CSL), et une ligne de bits (BL) est électriquement connectée aux premières régions de diffusion d'impuretés (123S) dans la direction des colonnes. 12. Dispositif de mémoire non volatile selon la revendication 11, caractérisé en ce qu'une opération de programmation des cellules de mémoire est effectuée en utilisant l'effet tunnel F-N. 13. Dispositif de mémoire non volatile selon la revendication 12, caractérisé en ce que l'opération de programmation des cellules de mémoire est effectuée en appliquant une tension de programmation (Vpp) à une ligne de mots (WL) sélectionnée de la cellule de mémoire sélectionnée (MC11) ; en appliquant une tension de masse (0V) à une ligne de bits (BL) connectée à la cellule de mémoire sélectionnée; en appliquant une tension de fonctionnement (Vcc) à une première ligne de sélection sélectionnée (SL 11) de la cellule de mémoire sélectionnée (MC11) ; et en appliquant une tension de masse (OV) à une seconde ligne de sélection (SL_12) de la cellule de mémoire sélectionnée (MC11), une ligne de source commune (CSL) connectée à la cellule de mémoire sélectionnée et à un puits secondaire (105) sélectionné comportant la cellule de mémoire sélectionnée (MC11). 14. Dispositif de mémoire non volatile selon la revendication 13, caractérisé en ce que les lignes de mots non sélectionnées (WL 2-WL m) sont mises à l'état flottant; une tension de fonctionnement (Vcc) est appliquée aux lignes de mots non sélectionnées; et une tension de masse (OV) est appliquée à une première ligne de sélection non sélectionnée, à des secondes lignes de sélection non sélectionnées, à des lignes de source communes non sélectionnées et à des puits secondaires (105) non sélectionnés. 15. Dispositif de mémoire non volatile selon la revendication 10, caractérisé en ce qu'une opération d'effacement de cellules de mémoire sélectionnées dans un puits secondaire sélectionné (105) du premier type de conductivité est effectuée par des lignes de bits (BL) flottantes, des lignes de source communes (SCL), des premières lignes de sélection et des secondes lignes de sélection; en appliquant une tension de masse (OV) à au moins l'une des lignes de mots (WL) sélectionnées connectées à la cellule de mémoire sélectionnée (MC11) et à des lignes de mots non sélectionnées flottantes; en appliquant une tension d'effacement (Vee) au puits secondaire sélectionné (105) ; et en appliquant une tension de masse (OV) aux puits secondaires non sélectionnés. 16. Dispositif de mémoire non volatile selon la revendication 10, caractérisé en ce qu'une opération de lecture de l'une sélectionnée des cellules de mémoire est effectuée en appliquant une tension de masse (OV) à une ligne de source commune (SCL) sélectionnée connectée à la cellule de mémoire sélectionnée (MC11) et à un puits secondaire sélectionné (105) ; en appliquant une tension de fonctionnement (Vcc) à une première ligne de sélection sélectionnée (SL 11) de la cellule de mémoire sélectionnée (MC11) ; en appliquant une tension de fonctionnement (Vcc) à une seconde ligne de sélection (SL 12) de la cellule de mémoire sélectionnée (MC11) ; en appliquant une première tension de lecture (Vreadl) à une ligne de bits sélectionnée (BL 1) connectée à la cellule de mémoire sélectionnée (MC11) ; et en appliquant une seconde tension de lecture (Vread2) à une ligne de mots sélectionnée (WL 1) de la cellule de mémoire sélectionnée (MC11). 17. Dispositif de mémoire non volatile selon la revendication 16, caractérisé en ce que la tension de masse (OV) est appliquée à des lignes de source communes (CSL) non sélectionnées et à des puits secondaires non sélectionnés (105) ; en ce qu'une tension de masse (OV) est appliquée à des premières lignes de sélection non sélectionnées (SL21-SL ml) ; en ce qu'une tension de fonctionnement (Vcc) est 5 appliquée à des secondes lignes de sélection non sélectionnées (SL 22-SL m2) ; en ce qu'une tension de masse (OV) est appliquée à des lignes de bits non sélectionnées (BL_2-BL_n) ; et en ce qu'une tension de blocage (Vblock) est appliquée à des lignes de mots non sélectionnées (WL_2-WL_m). 18. Dispositif de mémoire non volatile selon la revendication 11, caractérisé en ce que des cellules de mémoire adjacentes dans la direction des colonnes partagent une première région de diffusion d'impuretés (123S) entre elles en tant que région de drain commune. 19. Procédé de formation d'un dispositif de mémoire non volatile consistant: à préparer un substrat semi-conducteur (101) ; à former une structure à grille empilée (118) sur le substrat semi- conducteur (101) avec interposition entre elles d'une première couche d'isolation (111), la structure à grille empilée (118) comportant une grille flottante (113), une deuxième couche d'isolation (115) et une première électrode de grille (121a) ; à former un deuxième élément d'espacement d'électrode de grille et un troisième élément d'espacement d'électrode de grille sur des parois latérales opposées de la structure à grille empilée (118) et sur le substrat semi-conducteur avec interposition entre elles d'une troisième couche d'isolation pour former une cellule de mémoire comprenant la structure de grille empilée et les deuxième et troisième éléments d'espacement d'électrode sur les parois latérales opposées de la structure de grille empilée; et à former une première région de diffusion d'impuretés 35 (123S) adjacente au deuxième élément d'espacement d'électrode de grille et une seconde région de diffusion d'impuretés (123D) adjacente au troisième élément d'espacement d'électrode de grille sur un substrat semi- conducteur (101) disposé sur des côtés opposés de la cellule de mémoire (MC11). 20. Procédé selon la revendication 19, caractérisé en ce que la grille flottante (113), la première électrode de grille (121a), le deuxième élément d'espacement d'électrode de grille et le troisième élément d'espacement d'électrode de grille comprennent du silicium dopé. 21. Procédé selon la revendication 19, caractérisé en ce que la première couche d'isolation (111) comprend de l'oxyde thermique; la deuxième couche d'isolation (115) comprend de l'oxyde-nitrure-oxyde ou du nitrure- oxyde; et la troisième couche d'isolation (119) est réalisée par dépôt chimique en phase vapeur (CVD) d'oxyde. 22. Procédé selon la revendication 19, caractérisé en ce que la préparation d'un substrat semi-conducteur (101) consiste: à former un puits (103) d'un second type de conductivité sur un substrat semi-conducteur (101) d'un premier type de conductivité ; et à former un puits secondaire (105) d'un premier type de conductivité dans le puits (103) du second type de 25 conductivité, la cellule de mémoire (MC11) et les régions de diffusion d'impuretés (123S, 123D) étant formées dans le puits secondaire (105) du premier type de conductivité. 23. Procédé selon la revendication 22, dans lequel une pluralité de puits secondaires (105) du premier type de conductivité sont formés dans le puits (103) du second type de conductivité, et k*8n cellules de mémoire (k étant un entier positif, k étant le nombre de lignes et 8n étant le nombre de colonnes) et des première et seconde régions de diffusion d'impuretés (123S, 123D) sur des côtés opposés de cellules de mémoire respectives sont simultanément formées dans les puits secondaires (105) respectifs du premier type de conductivité. 24. Procédé selon la revendication 20, consistant en outre: à former un diélectrique intercouche (125) ; et à former une ligne de bits (BL) électriquement connectée à la première région de diffusion d'impuretés (123S) par l'intermédiaire du diélectrique intercouche (125). 25. Procédé selon la revendication 20, caractérisé en ce que l'étape consistant à former un deuxième élément d'espacement de grille et un troisième élément d'espacement de grille consiste: à former la troisième couche d'isolation (119) sur le 15 substrat semi- conducteur (101) et la structure à grille empilée (118) ; à former une couche conductrice (121) sur la troisième couche d'isolation (119) ; et à réattaquer la couche conductrice (121). 26. Procédé selon la revendication 19, caractérisé en ce que l'étape consistant à préparer un substrat semi-conducteur (101) consiste: à former une première couche d'isolation (111) sur le substrat semi- conducteur (101) ; à former une couche d'électrode de grille flottante pour la grille flottante (113) sur la première couche d'isolation (111) ; à attaquer partiellement la couche conductrice (121), la première couche d'isolation (111) et le substrat semi- conducteur (101) pour former une tranchée (116) pour l'isolation du dispositif; et à remplir la tranchée avec un matériau d'isolation pour former une couche d'isolation de dispositif (109). 27. Dispositif de mémoire non volatile comprenant: des cellules de mémoire (MC11-MCln, MC21-MC2n, ... et MCm1- MCn) disposées sous la forme d'une matrice de lignes et de colonnes; des régions de source et des régions de drain (123S, 123D) auto-alignées sur un substrat (101) à l'extérieur des cellules de mémoire, caractérisé en ce que des régions de source (123S) adjacentes disposées dans la direction des lignes sont connectées pour former une ligne de source commune (CSL) ; et une ligne de bits (BL) électriquement connectée à des régions de drain (123D) dans la direction des colonnes, dans lequel chacune des cellules de mémoire comporte une structure à grille empilée (118) et des première et seconde grilles de sélection (121a, 121b) auto-alignées sur des parois latérales opposées de la structure à grille empilée (118), la structure à grille empilée comportant une grille flottante (113), une deuxième couche d'isolation (115) et une grille de commande (117) qui sont empilées sur le substrat semi-conducteur (101) avec interposition entre elles d'une première couche d'isolation (111) ; et dans lequel la grille de commande (117) s'étend dans la direction des lignes pour former une ligne de mots (WL), et les première et seconde grilles de sélection (121a, 121b) s'étendent dans la direction des lignes pour former respectivement des première et seconde lignes de sélection (SL). 28. Dispositif de mémoire non volatile selon la revendication 27, caractérisé en ce que des tensions de polarisation différentes sont appliquées indépendamment aux première et seconde lignes de sélection. 29. Dispositif de mémoire non volatile selon la revendication 27, caractérisé en ce que le substrat semi-conducteur (101) comporte une pluralité de puits secondaires de type P (105) formés dans un puits de type N (103), chacun des puits secondaires de type P (105) comportant 2k1*8n cellules de mémoire (n et k étant des entiers positifs, 2k-1 étant le nombre de cellules de mémoire disposées dans la direction des colonnes, 8n étant le nombre de cellules de mémoire disposées dans la direction des lignes) et des première et seconde régions de diffusion d'impuretés (123S, 123D) disposées sur des côtés opposés des cellules de mémoire respectives. 30. Dispositif de mémoire non volatile selon la revendication 29, caractérisé en ce qu'une opération de programmation des cellules de mémoire est effectuée en utilisant l'effet tunnel F-N. 31. Dispositif de mémoire non volatile selon la revendication 30, caractérisé en ce que l'opération de programmation d'une cellule de mémoire sélectionnée (MC11) est effectuée en appliquant une tension de programmation (Vpp) à une ligne de mots sélectionnée (WL 1) de la cellule de mémoire sélectionnée (MC11) ; en mettant à l'état flottant des lignes de mots non sélectionnées (WL 2-WL m) ; en appliquant une tension de masse (OV) à une ligne de bits sélectionnée (BL 1) connectée à la cellule de mémoire sélectionnée (MC11) et en appliquant une tension de fonctionnement (Vcc) à des lignes de bits non sélectionnées (BL 2-BL m) ; en appliquant une tension de fonctionnement (Vcc) à une première ligne de sélection sélectionnée (SL 11) de la cellule de mémoire sélectionnée (MC11) et en appliquant une tension de masse (OV) à des premières lignes de sélection non sélectionnées (SL 21- SL ml) ; et en appliquant une tension de masse (OV) aux secondes lignes de sélection, aux lignes de source communes (CSL) et aux puits secondaires de type P (105). 32. Dispositif de mémoire non volatile selon la revendication 30, caractérisé en ce qu'une opération d'effacement des cellules de mémoire sélectionnées dans les puits secondaires de type P sélectionnés (105) est effectuée en mettant à l'état flottant des lignes de bits (BL), des lignes de source communes (CSL), des premières lignes de sélection (121a) et des secondes lignes de sélection (121b) ; en appliquant une tension de masse à au moins une ligne de mots sélectionnée (WL) connectée aux cellules de mémoire sélectionnées et en mettant à l'état flottant les lignes de mots non sélectionnées; et en appliquant une tension d'effacement (Vee) au puits secondaire sélectionné (105) et en appliquant une tension de masse (OV) à des puits secondaires non sélectionnés (105). 33. Dispositif de mémoire non volatile selon la revendication 30, caractérisé en ce qu'une opération de lecture d'une cellule de mémoire sélectionnée (MC11) est effectuée en appliquant une tension de masse (OV) à des lignes de source communes (CSL) et au puits secondaire de type P (105) ; en appliquant une tension de fonctionnement (Vcc) à une première ligne de sélection sélectionnée (SL 11) de la cellule de mémoire sélectionnée (MC11) et en appliquant une tension de masse (OV) à des premières lignes de sélection non sélectionnées (SL 21-SL ml) ; en appliquant une tension de fonctionnement (Vcc) à des secondes lignes de sélection (SL12-SLm2), en appliquant une première tension de lecture (Vreadl) à une ligne de bits sélectionnée (BL 1) connectée à la cellule de mémoire sélectionnée (MC11) et en appliquant une tension de masse (0V) à des lignes de bits (BL) ; et en appliquant une seconde tension de lecture (Vread2) à une seconde ligne de mots sélectionnée (WL) de la cellule de mémoire sélectionnée et en appliquant une tension de blocage (Vblock) aux lignes de mots non sélectionnées (WL2-WLm). 34. Dispositif de mémoire non volatile comprenant: un substrat semiconducteur (101) comportant un puits de type N (103) et un puits secondaire de type P (105) formé dans le puits de type N (103) ; une structure à grille empilée (118) formée sur le puits secondaire de type P (105) avec interposition entre elles d'une première couche d'isolation (111), la structure à grille empilée (118) comportant une grille flottante (113), une deuxième couche d'isolation (115) et une grille de commande (117) ; une troisième couche d'isolation (119) formée sur le substrat semi-conducteur (101) et la structure à grille empilée (118) ; une première grille de sélection (121a) et une seconde grille de sélection (121b) auto-alignées sur des parois latérales opposées de la structure à grille empilée (118) avec interposition entre elles de la troisième couche d'isolation (119) ; et une région de drain de type N (123D) et une région de source de type N (123S) auto-alignées sur des puits secondaires de type P (105) respectivement disposés sur des côtés opposés des première et seconde grilles de sélection (121a, 121b). 35. Dispositif de mémoire non volatile selon la revendication 34, caractérisé en ce que des tensions de polarisation différentes sont appliquées indépendamment aux première et seconde grilles de sélection (121a, 121b). 36. Dispositif de mémoire non volatile selon la revendication 34, caractérisé en ce qu'une opération de programmation de la cellule de mémoire (MC11) est effectuée en appliquant une tension de programmation (Vpp) à la grille de commande (117) ; en appliquant une tension de fonctionnement (Vcc) à la première grille de sélection (121a) ; et en appliquant une tension de masse (OV) à la région de drain (123D), à la seconde grille de sélection (121b), à la région de source (123S) et au puits secondaire de type P (105). 37. Dispositif de mémoire non volatile selon la revendication 34, caractérisé en ce que la détection de la présence de charges stockées dans la grille flottante (113) est effectuée en appliquant une tension de masse (OV) à la région de source (123S) et au puits secondaire de type P (105) ; en appliquant une première tension de lecture (Vreadl) à la région de drain (123D) ; en appliquant une seconde tension de lecture (Vread2) à la grille de commande (117) ; et en appliquant une tension de fonctionnement (Vcc) aux première et seconde grilles de sélection (121a, 121b). 38. Dispositif de mémoire non volatile, comprenant: une pluralité d'électrodes de grilles flottantes (113p) disposées sur un substrat semiconducteur (101) sous la forme d'une matrice de lignes et de colonnes; une pluralité de lignes de mots (WL 1-WL m) passant chacune sur une pluralité d'électrodes de grilles flottantes (113p) disposées dans la direction des lignes; une première ligne de sélection (121a) et une seconde ligne de sélection (121b) dans la direction des lignes auto- alignées sur des parois latérales opposées des lignes de mots respectives (WL) et des électrodes de grilles flottantes (113p) ; des régions de drain (123D) formées dans un substrat 20 semi-conducteur (101) à l'extérieur des premières lignes de sélection; une pluralité de lignes de bits (BL_1-BL_n) connectées aux régions de drain (123D) correspondantes dans la direction des colonnes; des régions de source (123S) formées dans un substrat semi-conducteur (101) à l'extérieur des secondes lignes de sélection; des régions de source dans la direction des lignes étant connectées de façon à former une ligne de source commune (CSL) ; et le substrat semi-conducteur (101) comporte une pluralité de puits secondaires (105) comportant chacun k*8n électrodes de grilles flottantes (113p) (n et k étant des entiers positifs, k étant le nombre de lignes de la configuration d'électrodes de grilles flottantes (113p) disposées dans une matrice de lignes de colonnes, et 8n étant le nombre de colonnes de cette configuration). 39. Dispositif de mémoire non volatile selon la revendication 38, caractérisé en ce que des cellules de mémoire adjacentes disposées dans la direction des colonnes partagent entre elles une région de drain (123D) . 40. Dispositif de mémoire non volatile selon la revendication 38, caractérisé en ce que, lors d'opérations de programmation, d'effacement et de lecture de la cellule de mémoire (MC11), des tensions de polarisation différentes sont appliquées indépendamment aux première et seconde lignes de sélection (121a, 121b). 41. Dispositif de mémoire non volatile selon la revendication 38, caractérisé en ce qu'une opération de programmation de la cellule de mémoire (MC11) est effectuée en utilisant l'effet tunnel F-N.