Brevet FR2880463A1 — publié le 20060707

DECODEUR DE LIGNES ET MEMOIRE ELECTRONIQUE A FAIBLE CONSOMMATION L'INCORPORANT L'invention se rapporte aux mémoires électroniques et plus particulièrement à un décodeur de lignes d'une matrice de mémorisation. Les mémoires électroniques sont des composants utilisés dans de très nombreux produits électroniques. Il existe différents types de mémoires dont les différences proviennent essentiellement du type des cellules élémentaires de mémorisation. Quel que soit ce type, la structure interne d'une mémoire est globalement la même. Un exemple de structure de mémoire est représenté sur la figure 1. La matrice de mémorisation 1 comporte une pluralité de cellules élémentaires de mémorisation 2 organisées en lignes 3 et colonnes 4. Un décodeur de lignes 5 est relié à des lignes de mots, correspondant aux lignes 3 de cellules, pour permettre de sélectionner une ligne de cellules de la matrice en fonction d'une adresse de ligne. Des circuits de lecture et/ou d'écriture 6 sont reliés aux colonnes 4 de cellules pour permettre de lire et/ou d'écrire dans une ou plusieurs cellules de la ligne sélectionnée. Le décodeur de lignes 5 comporte un circuit de décodage d'adresse et une pluralité de circuits de pilotage de ligne DL. Un circuit de pilotage de ligne DL est relié à une unique ligne 3 de cellules et sert à amplifier le courant pour amener rapidement la tension de la ligne 3 à une tension correspondant à la sélection des cellules de la ligne. La figure 2 représente un exemple de circuit de pilotage de ligne DL, selon l'état de la technique, réalisé en technologie CMOS. Le circuit DL comporte trois transistors PMOS 10 à 12 et trois transistors NMOS 20 à 22. Les transistors 10 et 20 forment un inverseur de sortie qui pilote une ligne de mots WL 3. Le transistor 11 permet de verrouiller l'inverseur de sortie dans un état désélectionné. Le transistor 21 sert à faire basculer le circuit DL dans un état sélectionné lorsque ledit circuit DL est sélectionné par un circuit de décodage d'adresse. Les transistors 12 et 22 servent à synchroniser le basculement du circuit DL avec un signal d'horloge CK. Le circuit de pilotage de ligne de la figure 2 donne de bons résultats et est largement utilisé dans les mémoires. Cependant, on cherche constamment à améliorer les performances mémoires. Les recherches portent essentiellement sur l'augmentation de la capacité de la mémoire, l'augmentation de sa vitesse de fonctionnement et la réduction de sa consommation électrique. En ce qui concerne la consommation électrique d'une mémoire, tous les éléments de la mémoire doivent être considérés de manière individuelle. Le circuit de pilotage de ligne DL de la figure 2 présente une consommation statique faible lorsque celui-ci n'est pas sélectionné. Cette consommation statique est essentiellement due aux courants de fuite des transistors bloqués. Le courant de fuite le plus important est celui du transistor 10 qui est dimensionné pour faire passer un courant important. La réduction des courants de fuite des transistors peut se faire en agissant sur leurs caractéristiques intrinsèques en faisant varier des paramètres de fabrication tels que par exemple la concentration de porteurs. A titre d'exemple, pour des transistors réalisés dans une technologie 90 nm où 90 nm correspondant à une taille minimale de transistor, le courant de fuite du transistor 10 peut varier entre 0,2 et 10 A. Ces valeurs peuvent paraître faibles mais sont à multiplier par le nombre de lignes d'une mémoire qui est couramment supérieur ou égal à 210, pour obtenir la consommation liée aux courant de fuite de ces transistors pour un décodeur complet. En agissant sur les paramètres de fabrication, toutes les caractéristiques des transistors changent et une faible consommation correspond généralement à une réduction des vitesses de commutation des transistors donc à une mémoire plus lente. Pour des paramètres de fabrication correspondant à une mémoire rapide, les courants de fuites deviennent très importants et peuvent représenter plus de la moitié du courant nécessaire au fonctionnement d'un décodeur de lignes. Une solution pour ne pas pénaliser la vitesse de la mémoire consiste à faire basculer la mémoire dans un mode de veille lorsque celle- ci n'est pas utilisée. Dans le mode de veille, on coupe l'alimentation des circuits de la - 3 - mémoire qui ne participent pas activement à la mémorisation des données. En pratique, l'alimentation est coupée pour tous les circuits de la mémoire à l'exception de la matrice de mémorisation et éventuellement d'un circuit de rafraîchissement. Une telle solution réduit la consommation de la mémoire lorsque celle- ci n'est pas sollicitée mais ne réduit pas la consommation de celle-ci lorsqu'elle est en fonctionnement. En outre, le passage du mode de veille au mode de fonctionnement nécessite un laps de temps important pour réalimenter la totalité des circuits de la mémoire. L'invention propose une solution pour réduire la consommation de la mémoire en fournissant un décodeur de lignes à faible consommation. Selon l'invention, les circuits de pilotage de ligne du décodeur de lignes sont répartis en groupes. Chaque groupe de pilotage a son alimentation partiellement coupée si aucun circuit de pilotage du groupe n'est sélectionné. L'alimentation est partiellement coupée uniquement pour les transistors présentant les fuites les plus importantes. La coupure d'alimentation partielle se fait de manière indépendante pour chaque groupe en coupant l'alimentation d'une partie des transistors de chaque circuit de pilotage de ligne constituant le groupe. Ainsi, la commutation d'alimentation d'un groupe de circuits de pilotage de ligne met en oeuvre des courants beaucoup moins importants qu'une mise en veille de la mémoire et ne nécessite pas de précaution lors de la remise sous-tension d'un groupe. Cette commutation d'alimentation peut être utilisée pendant le fonctionnement de la mémoire sans pénaliser la vitesse de fonctionnement. Selon un premier aspect, l'invention est un décodeur de lignes pour une matrice de mémorisation comportant une pluralité de circuits de pilotage de ligne, des circuits de décodage et au moins un transistor supplémentaire. Les circuits de pilotage de ligne sont destinés à être reliés chacun à une ligne respective de ladite matrice. Chaque circuit de pilotage de ligne comporte au moins un premier et un deuxième transistors de sortie reliés chacun à ladite ligne pour permettre de positionner ladite ligne respectivement dans un état sélectionné ou dans un état désélectionné. Les circuits de décodage permettent de sélectionner un circuit de pilotage de ligne parmi ladite pluralité de circuits de pilotage de ligne en fonction d'une adresse de ligne. La pluralité de circuits de pilotage de ligne est répartie en au moins deux groupes de circuits de pilotage de ligne. Au moins un transistor supplémentaire est associé à chaque groupe de circuits de pilotage de ligne, ledit transistor supplémentaire reliant les premiers transistors de sortie des circuits de pilotage de ligne du groupe à une première borne d'alimentation qui supporte une tension d'alimentation correspondant à l'état sélectionné. Pour réduire encore plus les courants de fuite, il est possible d'appliquer le même principe sur d'autres transistors du circuit de pilotage. o Préférentiellement, chaque circuit de pilotage de ligne comporte un transistor de sélection dont une électrode de commande est reliée à un circuit de décodage pour sélectionner ou désélectionner ledit circuit de pilotage de ligne, le décodeur comportant en outre au moins un deuxième transistor supplémentaire associé à chaque groupe de circuits de pilotage de ligne, ledit deuxième transistor reliant les transistors de sélection d'un groupe à une deuxième borne d'alimentation. Selon un mode de réalisation préféré, le transistor supplémentaire et éventuellement le deuxième transistor supplémentaire sont commandés par l'un des circuits de décodage afin d'être passants lorsque l'un des circuits de pilotage de ligne du groupe associé est sélectionné et afin d'être bloqués lorsque aucun des circuits de pilotage de ligne du groupe associé n'est sélectionné. Selon un deuxième aspect, l'invention est une mémoire électronique comportant au moins une matrice de mémorisation couplée à un décodeur de lignes conforme au premier aspect. Un circuit électronique intégré peut comporter au moins une mémoire électronique selon ce deuxième aspect. Selon un troisième aspect, l'invention est un procédé d'adressage de ligne d'une matrice de mémorisation à l'aide d'une pluralité de circuits de pilotage de ligne couplés à des circuits de décodage. Les circuits de pilotage de ligne sont répartis en au moins deux groupes. L'alimentation des circuits de pilotage de ligne d'un groupe est partiellement coupée lorsque aucun circuit de pilotage de ligne dudit groupe n'est sélectionné. L'invention sera mieux comprise et d'autres particularités et avantages apparaîtront à la lecture de la description qui va suivre, la description faisant référence aux figures annexées parmi lesquelles: la figure 1 montre un exemple de structure de mémoire, la figure 2 montre un exemple de circuit de pilotage de ligne selon l'état de la technique, la figure 3 montre un exemple de circuit de pilotage de ligne selon l'invention, la figure 4 montre un exemple de décodeur de lignes selon l'invention. L'invention concernant les décodeurs de lignes des mémoires, la structure de mémoire de la figure 1 est également utilisée avec l'invention. La structure de mémoire de la figure 1 représente une mémoire disposant d'une unique matrice de mémorisation. Il existe des structures de mémoire disposant de plusieurs matrices. Or, lorsqu'une structure de mémoire dispose de plusieurs matrices, la structure de la figure 1, au moins pour la partie concernant le décodeur de lignes 5, est dupliquée autant de fois qu'il y a de matrices. Le décodeur de lignes selon l'invention peut être utilisé aussi bien dans une structure de mémoire à une seule matrice que dans une structure de mémoire disposant de plusieurs matrices. Dans la présente description, les signaux logiques sont actifs à l'état haut et inactif à l'état bas. L'état haut correspond à une tension comprise entre la tension d'alimentation et la moitié de la tension d'alimentation VDD. L'état bas correspond à une tension comprise entre la tension de masse et la moitié de la tension d'alimentation. Pour simplifier les explications tout en se rapprochant de la réalité, on considère que l'état haut correspond sensiblement à la tension d'alimentation VDD et que l'état bas correspond sensiblement à la tension de masse. La figure 3 représente un exernple de circuit de pilotage de ligne DL selon l'invention. Le circuit DL comporte trois transistors PMOS 10 à 12 et trois 3o transistors NMOS 20 à 22. Les transistors 10 et 20 forment un inverseur de sortie qui pilote la ligne 3 de cellules. Les grilles des transistors 10 et 20 sont reliées ensemble et forment l'entrée de l'inverseur de sortie. Les drains des transistors 10 et 20 sont reliés ensemble et forment la sortie de l'inverseur de sortie qui correspond à la sortie du circuit DL reliée à la ligne 3 de cellules de mémorisation. La source du transistor 20 est reliée à la masse. La source du transistor 10 est reliée à une borne de tension haute qui reçoit une tension haute commutée VDDH. Le transistor 11 permet de verrouiller l'inverseur de sortie dans un état désélectionné. La grille du transistor 11 est reliée à la sortie de l'inverseur de sortie. Le drain du transistor 11 est relié à l'entrée de l'inverseur de sortie. La source du transistor 11 est reliée à la tension d'alimentation VDD. Le transistor 21 permet de faire basculer le circuit DL dans un état sélectionné lorsque ledit circuit de pilotage est sélectionné par un circuit de décodage d'adresse. La grille du transistor 21 reçoit un signal de sélection Sel provenant d'un circuit de décodage d'adresse. La source du transistor 21 est reliée à une borne de tension basse qui reçoit une tension basse commutée Vss. Les transistors 12 et 22 servent à synchroniser le basculement du circuit DL avec un signal d'horloge CK. Les grilles des transistors 12 et 22 sont reliées ensemble et forment une entrée recevant le signal d'horloge CK. Les drains des transistors 12 et 22 sont reliés ensemble à l'entrée de l'inverseur de sortie. La source du transistor 12 est reliée à la tension d'alimentation VDD. La source du transistor 22 est reliée au drain du transistor 21. Si l'on considère que la tension haute commutée VDDH est reliée à la tension d'alimentation VDD et que la tension basse commutée Vss est reliée à la masse, le circuit de pilotage de ligne DL fonctionne de la même manière qu'un circuit de l'état de la technique. A cet effet, les transistors 10 à 12 et 20 à 22 sont dimensionnés comme ceux de l'état de la technique. Le transistor 11 est de taille minimale, les transistors 21 et 22 sont de taille suffisante pour appeler un courant supérieure au courant que peut fournir le transistor 11. Les transistors 10 et 20 sont dimensionnés pour pouvoir fournir un courant suffisant pour charger rapidement la ligne de cellules auxquelles ils sont reliés. La taille des transistors 10 et 20 se trouve très supérieure à la taille des autres transistors du circuit DL. Lorsque le signal d'horloge CK est inactif, le transistor 12 est passant alors que le transistor 22 est bloqué. La tension d'entrée de l'inverseur de sortie est sensiblement égale à la tension d'alimentation VDD. La tension de sortie se trouve alors à un niveau bas. Pendant que le signal d'horloge est au niveau bas, des circuits de décodage déterminent quel circuit de pilotage de ligne doit être sélectionné en fonction d'une adresse de ligne. La durée de l'état bas du signal d'horloge CK est suffisamment grande pour masquer le temps de commutation des circuits de décodage, de sorte que lorsque le signal d'horloge CK devient actif un seul circuit de pilotage de ligne est sélectionné par les circuits de décodage alors que tous les autres circuits de pilotage sont désélectionnés. Lorsque le signal d'horloge CK est actif et que le circuit de pilotage de ligne est sélectionné, c'est-à-dire lorsque le signal Sel est actif, les transistors 21 et 22 sont passants. La tension d'entrée de l'inverseur de sortie est sensiblement égale à la tension de masse. La sortie de l'inverseur est active et sélectionne la ligne de cellules reliée au circuit de pilotage de ligne DL. Lorsque le signal d'horloge CK est actif et que le circuit de pilotage de ligne est désélectionné, c'est-à-dire lorsque le signal Sel est inactif, le transistor 21 est bloqué. La tension d'entrée de l'inverseur de sortie est maintenue à une tension sensiblement égale à la tension d'alimentation VDD par le transistor 11. Si l'on considère que la tension haute commutée VDDH et la tension basse commutée Vs sont reliées à un potentiel flottant, typiquement un circuit ouvert, l'inverseur de sortie reste verrouillé par le transistor 11 et le circuit de pilotage de ligne DL fournit une tension sensiblement égale à la tension de masse correspondant à une désélection de la ligne 3. Un décodeur de lignes 5 selon l'invention est représenté sur la figure 4. Ce décodeur de lignes 5 comporte une pluralité, par exemple 210, de circuits de pilotage de ligne DL conformes au circuit de pilotage de ligne de la figure 3. Le décodeur de lignes 5 comporte en outre des circuits de décodage 30 à 34, des premiers transistors 41 à 44, des inverseurs 51 à 54 et des deuxièmes transistors 61 à 64. A titre d'exemple la mémoire comporte 210 lignes de cellules également appelées lignes de mots notées WLO à wu 023. Chaque ligne de mots WLi est - 8 - reliée à la sortie de l'un des 1024 circuits de pilotage de ligne DL. L'adressage d'une ligne de mot WLi se fait à l'aide d'une adresse de ligne @L0_9 constituée de 10 bits, chaque valeur d'adresse correspondant à une unique ligne WLi. Les circuits de décodage 30 à 34 sont agencés en cascade sur deux étages selon une technique connue pour constituer un circuit de décodage d'adresse. Les circuits de décodage 30 à 34 disposent chacun d'un bus d'adresse de i fils d'adresse, d'une entrée de validation EN et 2' sorties de sélection. Lorsque le signal sur l'entrée de validation EN est inactif, toutes les sorties de sélection sont inactives. Lorsque le signal sur l'entrée de validation EN est actif, une sortie de sélection correspondant à l'adresse d'entrée est active, les autres sorties étant inactives. Le circuit de décodage 30 décode une adresse parmi 16, il reçoit les quatre bits de poids fort @L6_9 de l'adresse de ligne @L0_9 sur un bus d'adresse de 4 fils et un signal de validation CS sur une entrée de validation EN. Le signal CS est activé par exemple lorsque la mémoire est sélectionnée selon une technique connue. Chacune des seize sorties de sélection du circuit de décodage 30 est reliée à l'entrée de validation EN de l'un des seize circuits de décodage 31 à 34 (seul quatre sont représentés pour ne pas surcharger le dessin). Les circuits de décodage 31 à 34 décodent chacun une adresse parmi 64, ils reçoivent, chacun les six bits de poids faible @L0_5 de l'adresse de ligne @L0_9 sur un bus d'adresse de 6 fils. Chacune des 64 sorties de chacun des seize circuits de décodage 31 à 34 est reliée à l'entrée de sélection de l'un des 1024 circuits de pilotage de ligne DL. Les 1024 circuits DL sont rassemblés en seize groupes de 64 circuits DL, chaque groupe correspondant par exemple à l'un des seize circuits de décodage 31 à 34. Chacun des premiers transistors 41 à 44 relie les bornes de tension haute des circuits de pilotage de ligne DL de, respectivement, chacun des groupes de circuits DL à un conducteur supportant la tension d'alimentation VDD. La grille de chacun des premiers transistors 41 à 44 est reliée, par l'intermédiaire de l'un des inverseurs 51 à 54, à la sortie de sélection du circuit de décodage 30 qui correspond au circuit de décodage 31 à 34 relié audit groupe. Ainsi, chaque premier transistor 41 à 44 est commandé par le circuit de décodage 30 afin d'être passant lorsque l'un des circuits de pilotage de ligne DL du groupe associé est sélectionné et afin d'être bloqué lorsque aucun des circuits DL du groupe associé n'est sélectionné. Chacun des deuxièmes transistors 61 à 64 relie les bornes de tension basse des circuits de pilotage de ligne DL de, respectivement, chacun des groupes de circuits DL à un conducteur de masse. La grille de chacun des deuxièmes transistors 61 à 64 est reliée à la sortie de sélection du circuit de décodage 30 qui correspond au circuit de décodage 31 à 34 relié audit groupe. Ainsi, chaque deuxième transistor 61 à 64 est commandé par le circuit de décodage 30 afin d'être passant lorsque l'un des circuits de pilotage de ligne DL du groupe associé est sélectionné et afin d'être bloqué lorsque aucun des circuits DL du groupe associé n'est sélectionné. Les entrées d'horloge des circuits de pilotage de ligne DL sont toutes reliées ensemble et reçoivent un même signal d'horloge CK. Les liaisons des entrées d'horloge ne sont pas représentées sur la figure 4 pour ne pas surcharger le dessin. Pour adresser une ligne, il convient de fournir l'adresse de ligne @L0_9 aux circuits de décodage 30 à 34 et d'activer le signal CS. Le circuit de décodage 30 décode les quatre bits de poids fort @L6_9 et active une seule de ses sorties de sélection. En réponse à D'activation de la sortie, l'un des circuits de décodage 31 à 34 correspondant à l'un des groupes de circuits de pilotage de ligne DL effectue le décodage des six bits de poids faible @L0_5 et active une de ses sorties. Le premier et le deuxième transistors du groupe correspondant est passant et le décodeur de lignes correspondant à l'adresse @L0_9 sélectionne la ligne de mot correspondante. Les premiers et deuxièmes transistors correspondant aux groupes non sélectionnés sont bloqués. Ainsi, les groupes de circuits de pilotage de ligne DL non sélectionné sont partiellement alimentés et le transistor 10 et le transistor 21 ne sont pas alimentés pour ces groupes non sélectionnés. Les circuits de décodage qui ne sont pas sélectionnés ont toutes leurs sorties inactives. La consommation liée aux courants de fuite se trouve fortement réduite. Si l'on considère le groupe sélectionné, 63 des 64 circuits DL sont désélectionnés et un seul est sélectionné. Pour le circuit DL sélectionné, les courants de fuite se localisent dans les transistors 11, 12 et 20, la somme de ces courants correspondant à Il. Pour un circuit de pilotage de ligne désélectionné, les courants de fuite se localisent dans les transistors 10, 21 et 22, la somme de ces courants correspondant à 12. Si l'on considère les groupes désélectionnés, les courants de fuites se localisent d'une part dans les transistors 10, 21 et 22 mais également dans les premiers et deuxièmes transistors 41 à 44 et 61 à 64. Or, les premiers et deuxièmes transistors 41 à 44 et 61 à 64 sont dimensionnés pour laisser passer un courant suffisant pour assurer la mise sous tension des transistors 10, 21 et 22 des circuits DL du groupe sans pénaliser la vitesse de commutation, c'est-à-dire en fournissant un courant correspondant au courant maximum nécessaire pour un circuit de pilotage de ligne sélectionné, additionné d'un courant correspondant aux courants de fuite des circuits DL désélectionnés du groupe et d'un courant permettant de charger la capacité parasite liée aux longueurs de conducteurs reliant les premiers et deuxièmes transistors aux circuits DL de leur groupe. Pour des groupes de 64 circuits de pilotage de ligne DL, les premiers et deuxièmes transistors sont dimensionnés pour laisser passer un courant par exemple quatre fois plus important que les transistors 10, 21 et 22 auxquels ils sont connectés. La somme des courants de fuite des 64 circuits de pilotage de ligne DL se trouve être limitée aux courants de fuite des premiers et deuxièmes transistors 41 à 44 et 61 à 64. Ainsi pour chaque groupe non sélectionné de circuits de pilotage de ligne DL, le courant de fuite est limité à quatre fois le courant 12 lorsque la taille des premiers et deuxièmes transistors est dans un rapport quatre avec les transistors 10, 21 et 22. Dans une première approximation de l'exemple décrit, la somme totale des courants de fuite devient alors égale à Il + 63*12 + 15*4*I2, soit Il + 123*12. Dans l'état de la technique, pour un même nombre de lignes, 1023 circuits de pilotage ont un courant de fuite égale à 12 et un circuit de pilotage de ligne a un courant de fuite égale à l soit un total égal à li + 1023*12. Si l'on considère Il = 12, le gain apporté par l'invention correspond à une diminution de 87 % des courants de fuite dans cet exemple. Or, dans une deuxième approximation, il convient de noter que ce gain est encore plus important car l'ajout des premiers et deuxièmes transistors 41 à 44 et 61 à 64 crée une chute de tension sur les sources des transistors 10 et 21 lorsque lesdits premiers et deuxième transistors sont passants. Cette chute de tension polarise en inverse la jonction source/substrat des transistors 10 et 21, ce qui provoque une réduction de courant de fuite pour lesdits transistors, ainsi la somme des courants de fuite pour les transistors 10, 21 et 22 des circuits de pilotage non sélectionnés du groupe sélectionné est égale à 63*l'2, avec 1'2 De nombreuses variantes de l'invention sont possibles. L'exemple décrit correspond à un mode de réalisation préféré de l'invention pour un décodeur de lignes relié à une matrice de mémorisation de 210 lignes de mots. Le nombre de ligne de mots dépend de la taille de la mémoire, et il convient de trouver un bon compromis entre le nombre de groupes de circuits de pilotage de ligne et le nombre de circuits de pilotage de ligne par groupe pour pouvoir diminuer la consommation de la mémoire. Plus la taille d'un groupe est grande, plus les courants de fuite sont réduits lorsque le groupe est désélectionné et plus les courants de fuite sont importants lorsque le groupe est sélectionné. L'exemple montre une décomposition en 16 groupes de 64 circuits de pilotage de ligne parce que la réduction des courants de fuite est significative avec un tel choix mais aussi parce que les circuits de décodage communément utilisés sont constitués de circuit circuits de décodage à 8 ou 16 sorties. Le circuit de décodage à 64 sorties est par exemple réalisé par une combinaison de deux étages de circuits à huit sorties. D'une manière préférée, la répartition des groupes utilise une répartition compatible avec la répartition des circuits de décodage déjà existant pour sélectionner les circuits de pilotage de ligne afin d'éviter de rajouter un circuit spécifique pour commander les premiers et deuxièmes transistors. Egalement, l'exemple décrit utilise des deuxièmes transistors pour réduire les courants de fuite sur les transistors 21 et 22. Ces courants de fuites sont très inférieurs aux courants de fuite des transistors 10 et peuvent ne pas être compensé pour simplifier la mémoire. Le même signal est utilisé pour commander les premiers transistors 41 à 44 et les deuxièmes transistors 61 à 64. L'utilisation du même signal de commande nécessite l'ajout des inverseurs 51 à 54 qui complexifie la structure. Si l'on se contente uniquement des premiers transistors, il est possible de choisir des circuits de décodage fournissant un signal de commande adapté aux premiers transistors, permettant de supprimer les inverseurs. Les conventions sur les états actifs et inactifs, correspondant à des tensions hautes ou basses, peuvent également être changées en fonction de choix technologiques sans remettre en cause l'invention. Il suffit alors de remplacer les transistors PMOS par des NMOS et d'inverser les tensions d'alimentation. Enfin, un autre avantage vient de la redondance de fonction des entrées de validation EN des circuits de décodage 31 à 34 et des deuxièmes transistors 61 à 64. Si l'on utilise les deuxièmes transistors 61 à 64, les circuits de décodage 31 à 34 n'ont pas besoin d'entrée de validation et peuvent être simplifiés. - 13- REVENDICATIONS 1 Décodeur de lignes pour une matrice de mémorisation comportant: - une pluralité de circuits de pilotage de ligne (DL) destinés à être reliés chacun à une ligne respective (WLO à WL1024) de ladite matrice, chaque circuit de pilotage de ligne comportant au moins un premier et un deuxième transistors (10, 20) de sortie reliés chacun à ladite ligne pour permettre de positionner ladite ligne respectivement dans un état sélectionné ou dans un état désélectionné, - des circuits de décodage (30- -34) pour sélectionner un circuit de 10 pilotage de ligne (DL) parmi ladite pluralité de circuits de pilotage de ligne en fonction d'une adresse de ligne (@L0_9), caractérisé en ce que la pluralité de circuits de pilotage de ligne est répartie en au moins deux groupes de circuits de pilotage de ligne, et en ce qu'il comporte au moins un transistor supplémentaire (41-44) associé à chaque groupe de circuits de pilotage de ligne, ledit transistor supplémentaire reliant les premiers transistors (10) de sortie des circuits de pilotage de ligne du groupe à une première borne d'alimentation qui supporte une tension d'alimentation correspondant à l'état sélectionné. 2. Décodeur selon la revendication 1, dans lequel le transistor supplémentaire (41-44) est commandé par l'un (30) des circuits de décodage afin d'être passant lorsque l'un des circuits de pilotage de ligne (DL) du groupe associé est sélectionné et afin d'être bloqué lorsque aucun des circuits de pilotage de ligne du groupe associé n'est sélectionné. 3. Décodeur selon la revendication 1 ou la revendication 2, dans lequel chaque circuit de pilotage de ligne comporte un transistor de sélection (21) dont une électrode de commande est reliée à un circuit de décodage (31-34) pour sélectionner ou désélectionner ledit circuit de pilotage de ligne, le décodeur comportant en outre au moins un deuxième transistor supplémentaire (61-64) associé à chaque groupe de circuits de pilotage de ligne, ledit deuxième transistor reliant les transistors de sélection d'un groupe à une deuxième borne d'alimentation. 4. Décodeur selon la revendication 3, dans lequel le deuxième transistor supplémentaire est commandé par l'un (30) des circuits de décodage afin d'être passant lorsque l'un des circuits de pilotage de ligne du groupe associé est sélectionné et afin d'être bloqué lorsque aucun des circuits de pilotage de ligne du groupe associé n'est sélectionné. 5. Mémoire électronique comportant au moins une matrice de mémorisation (1) couplée à un décodeur de lignes (5), caractérisée en ce que le décodeur de lignes est conforme à l'une des revendications 1 à 4. 6. Circuit électronique intégré caractérisé en ce qu'il comporte au moins une mémoire électronique selon la revendication 5. 7. Procédé d'adressage de ligne d'une matrice de mémorisation à l'aide d'une pluralité de circuits de pilotage de ligne (DL) couplés à des circuits de décodage (30-34), les circuits de pilotage de ligne (DL) étant répartis en au moins deux groupes, caractérisé en ce que l'alimentation des circuits de pilotage de ligne d'un groupe est partiellement coupée lorsque aucun circuit de pilotage de ligne dudit groupe n'est sélectionné. 8. Procédé selon la revendication 7, dans lequel, chaque circuit de pilotage de ligne comportant au moins deux transistors de sortie (10, 20), l'un (10) des deux transistors de sortie n'est plus alimenté lorsque le groupe de circuits de pilotage de ligne le comprenant est partiellement alimenté. 9. Procédé selon la revendication 7 ou 8, dans lequel, chaque circuit de pilotage de ligne comportant au molins un transistor de sélection (21) relié aux circuits de décodage, le transistor de sélection (21) n'est pas alimenté lorsque le groupe de circuits de pilotage de ligne le comprenant est partiellement alimenté.