Brevet FR2881542A1 — publié le 20060804

La technologie de circuit intégré (IC) étant mise à l'échelle à des dimensions toujours plus petites pour atteindre de plus hauts niveaux de performances et d'intégrations, la dissipation d'énergie est devenue une considération importante dans des conceptions de circuit moderne VLSI (intégré à très grande échelle). Selon un type de conception de circuit, des ensembles de transistors (par exemple des transistors à effet de champ (FETs)) sont agencés selon une relation de rappel vers le niveau bas et de rappel vers le niveau haut comme pour la mise en oeuvre de circuits dynamiques effectuant des fonctions logiques. Avec la réduction des dimensions de transistor dans de tels circuits, une fuite accrue a cependant tendance à apparaître dans des transistors de rappel vers le niveau bas. Le circuit de rappel vers le niveau bas comprend des transistors agencés pour rappeler un noeud de sortie d'un premier niveau de tension à un second niveau plus bas de tension. Un circuit de rappel vers le niveau haut est conçu pour maintenir le noeud de sortie au premier niveau de tension en compensant les fuites à travers le circuit de rappel vers le niveau bas. Les fuites accrues dans le circuit de rappel vers le niveau bas nécessitent, en général, une augmentation de la dimension du(des) transistor(s) de rappel vers le niveau haut, ce qui entraîne une consommation accrue d'énergie et des performances réduites de fonctionnement. Un mode de mise en oeuvre de la présente invention peut comprendre un procédé de conception pour un système de circuit dynamique. Le procédé peut comprendre la prévision d'une conception d'un circuit à seul étage comprenant un circuit de rappel vers le niveau bas qui est configuré pour effectuer une fonction logique désirée selon une pluralité d'entrées. Le procédé peut comprendre, de même, la conception d'un circuit à plusieurs étages comprenant au moins deux étages, chacun des au moins deux étages comprenant un circuit de rappel vers le niveau bas recevant une partie respective de la pluralité d'entrées et chacun des au moins deux étages coopérant pour effectuer la fonction logique désirée. Un autre mode de mise en oeuvre peut comprendre un procédé de conception d'un circuit pseudo-dynamique. Le procédé comprend la conception d'un système pseudo- dynamique à un seul étage comprenant un circuit de rappel vers le niveau haut couplé à un noeud de sortie et un circuit de rappel vers le niveau bas couplé au noeud de sortie. Le circuit de rappel vers le niveau bas est configuré pour effectuer une fonction logique et pour fournir une sortie selon une pluralité d'entrées. Un premier étage d'un système pseudo-dynamique à plusieurs étages est conçu pour inclure un premier circuit de rappel vers le niveau bas configuré pour fournir une sortie correspondante sur son noeud de sortie sur la base d'une première partie de la pluralité d'entrées. Un circuit de rappel vers le niveau haut est conçu pour compenser les fuites associées au circuit de rappel vers le niveau bas du premier étage de telle façon qu'un rapport de dimension pour le circuit de rappel vers le niveau haut d'au moins le premier étage sur la dimension du circuit de rappel vers le niveau bas d'au moins le premier étage est réduit par rapport à un rapport de dimension du circuit de rappel vers le niveau haut du circuit à étage unique sur la dimension du circuit de rappel vers le niveau bas du circuit à un seul étage. Un second étage du système pseudo-dynamique à plusieurs étages est conçu pour inclure un second circuit de rappel vers le niveau bas configuré pour fournir une sortie correspondante sur son noeud de sortie sur la base de la sortie sur le noeud de sortie du premier étage et d'une seconde partie de la pluralité d'entrées de telle façon que la sortie du second étage corresponde à la sortie du système pseudo-dynamique à un seul étage. Encore un autre mode de mise en oeuvre peut comprendre un système de circuit dynamique à plusieurs étages comprenant un premier étage. Le premier étage comprend un circuit de rappel vers le niveau haut couplé pour rappeler un premier noeud vers un haut niveau de tension et un circuit de rappel vers le niveau bas couplé pour rappeler le premier noeud vers un niveau bas de tension. Un second étage comprend un circuit de rappel vers le niveau bas couplé pour rappeler un second noeud vers un niveau bas de tension. Une mémoire tampon est couplée entre le premier noeud et le second noeud. Le système comprend, de même, une pluralité d'entrées, un premier sous-ensemble de la pluralité d'entrées étant fourni au circuit de rappel vers le niveau bas du premier étage et un second sous-ensemble de la pluralité d'entrées étant fourni au circuit de rappel vers le niveau bas du second étage de telle façon que le circuit de rappel vers le niveau bas du premier étage et le circuit de rappel vers le niveau bas du second étage coopèrent pour effectuer une fonction logique selon la pluralité d'entrées. Encore un autre mode de mise en oeuvre peut comprendre un système pour la conception d'un circuit. Le système comprend un moyen pour fournir une conception d'un système pseudo-dynamique à un seul étage comprenant un circuit de rappel vers le niveau haut couplé à un noeud de sortie et un circuit de rappel vers le niveau bas couplé au noeud de sortie. Le circuit de rappel vers le niveau bas est conçu pour effectuer une fonction logique et pour fournir une sortie selon une pluralité d'entrées. Le système comprend, de même, un moyen pour la conception d'un premier étage d'un système pseudo-dynamique à plusieurs étages comprenant un premier circuit de rappel vers le niveau bas conçu pour fournir une sortie correspondante sur son noeud de sortie sur la base d'une première partie de la pluralité d'entrées. Le système comprend, de même, un moyen pour la conception d'un circuit de rappel vers le niveau haut afin de compenser des fuites associées au circuit de rappel vers le niveau bas du premier étage de telle façon qu'un rapport de dimension pour le circuit de rappel vers le niveau haut d'au moins le premier étage sur la dimension du circuit de rappel vers le niveau bas d'au moins le premier étage est réduit par rapport à un rapport de dimension pour le circuit de rappel vers le niveau haut du circuit à un seul étage par rapport à la dimension du circuit de rappel vers le niveau bas du circuit à un seul étage. Le système comprend, de plus, un moyen pour la conception d'un second étage du système pseudo-dynamique à plusieurs étages incluant un second circuit de rappel vers le niveau bas conçu pour fournir une sortie correspondante sur son noeud de sortie sur la base de la sortie sur le noeud de sortie du premier étage et d'une seconde partie de la pluralité d'entrées de telle façon que la sortie du second étage corresponde à la sortie du système pseudodynamique à un seul étage. Sur les dessins: la Figure 1 illustre un synoptique schématique d'un mode de mise en oeuvre d'un circuit pseudo-dynamique à 25 plusieurs étages; la Figure 2 illustre un synoptique schématique d'un autre mode de mise en oeuvre d'un circuit pseudo-dynamique à plusieurs étages; la Figure 3 illustre un schéma de circuit d'un mode 30 de mise en oeuvre d'un premier étage d'un circuit pseudodynamique; la Figure 4 illustre un schéma de circuit d'un mode de mise en oeuvre d'un étage suivant d'un circuit pseudodynamique; la Figure 5 illustre un schéma de circuit d'un autre 5 mode de mise en oeuvre d'un étage suivant d'un circuit pseudo-dynamique; la Figure 6 est un organigramme illustrant un mode de mise en oeuvre d'un procédé ; la Figure 7 est un organigramme illustrant un autre 10 mode de mise en oeuvre d'un procédé ; et la Figure 8 est un organigramme illustrant encore un autre mode de mise en oeuvre d'un procédé. La Figure 1 illustre un exemple d'un circuit pseudo- dynamique à plusieurs étages 10. Le circuit 10 comprend un premier étage 12 couplé à un second étage 14 par l'intermédiaire d'une mémoire tampon 16 pour effectuer une fonction selon un ensemble donné de N entrées, N étant un entier positif supérieur ou égal à 2. L'ensemble de N entrées définit un signal agrégat INPUT qui est divisé en sous-ensembles correspondants d'entrées, sous-ensembles qui sont fournis à des étages respectifs 12 et 14. Les étages respectifs 12 et 14 coopèrent pour effectuer la fonction (par exemple, une fonction logique combinatoire comme une fonction logique élargie OU ou une fonction logique élargie NON-OU) d'un circuit équivalent à un seul étage mais avec une énergie réduite par rapport au circuit équivalent à un seul étage. De plus, en dépit du nombre accru de transistors pouvant être utilisés pour mettre en oeuvre le circuit à plusieurs étages 10, le circuit à plusieurs étages peut présenter des performances accrues par rapport à un circuit équivalent à un seul étage car des composants plus petits et plus rapides (par exemple, des transistors) 2881542 6 peuvent être utilisés dans un ou les deux étages 12 et 14 du circuit à plusieurs étages. Chacun des premier et second étages 12 et 14 comprend respectivement un circuit de rappel vers le niveau bas 18 et 20 associé. Les circuits de rappel vers le niveau bas 18 et 20 respectifs comprennent chacun une partie d'un circuit de rappel vers le niveau bas conçu pour mettre en oeuvre une fonction désirée comme une fonction logique OU ou NON-OU qui est mise en oeuvre, de façon usuelle, dans un circuit équivalent à un seul étage. Ainsi, les sous-ensembles correspondants des N entrées sont fournis comme entrées pour chacun des circuits de rappel vers le niveau bas 18 et 20. Au moins le premier étage 12 du circuit 10 comprend, de même, un circuit de rappel vers le niveau haut 22 correspondant. Le circuit de rappel vers le niveau haut 22 est dimensionné pour maintenir un noeud de sortie 24 à un haut niveau de tension. En dépit d'une réduction des transistors pour la mise en oeuvre du circuit 10, il y aura cependant une quantité accrue de fuites à travers le circuit de rappel vers le niveau bas. Ainsi, le circuit de rappel vers le niveau haut 22 est conformé pour maintenir la tension au noeud 24 afin de compenser les fuites dans le circuit de rappel vers le niveau bas 18. L'homme du métier comprendra et remarquera que, comme chacun des étages 12 et 14 comprend un circuit de rappel vers le niveau bas 18 et 20 correspondant à une partie respective d'un circuit de rappel vers le niveau bas d'un circuit équivalent à un seul étage, un circuit de rappel vers le niveau haut 22 peut être utilisé dans le premier étage 12 avec une dimension nettement plus petite que dans le circuit équivalent à un seul étage. En d'autres termes, un rapport (ou un pourcentage) de la dimension pour les composants (par exemple, les PFETs) formant le circuit de 2881542 7 rappel vers le niveau haut 22 sur la dimension du circuit de rappel vers le niveau bas 18 dans au moins le premier étage (ou les deux circuits de rappel vers le niveau bas 18 et 20) est réduit par rapport à un rapport de dimension pour les composants dans le circuit de rappel vers le niveau haut sur la dimension du circuit de rappel vers le niveau haut du circuit équivalent à un seul étage. En utilisant un plus petit circuit de rappel de niveau vers le haut 22 dans le premier étage 12, on peut améliorer les performances du circuit 10 qui peut fonctionner plus rapidement que le circuit équivalent comparable à un seul étage. De plus, comme le noeud 24 est couplé au second étage 14 du circuit 10 par l'intermédiaire de la mémoire tampon 16, on peut obtenir des économies additionnelles d'énergie car l'activation et l'alimentation en énergie du second étage 14 peuvent être commandées en fonction d'une partie des signaux d'entrée fournis au circuit de rappel vers le niveau bas 18 du premier étage 12. Ainsi, des fuites d'énergie dans le circuit de rappel vers le niveau bas 20 sont atténuées en l'absence d'activation du circuit de rappel vers le niveau bas par le premier étage 12. Un signal ENABLE peut être fourni au premier étage 12 du circuit 10 pour activer et désactiver le premier étage. Le signal ENABLE peut être prévu, par exemple, pour actionner le premier étage 12 dans l'état actif comme en amenant le circuit de rappel vers le niveau haut 22 à rappeler un noeud de sortie 24 du premier étage 12 à un haut niveau de tension. Si le signal ENABLE est prévu pour désactiver le premier étage 12, le second étage 14 sera, de même, désactivé indépendamment des N signaux d'entrée fournis aux circuits de rappel vers le niveau bas 18 et 20 respectifs. La désactivation du second étage 14 entraîne le transfert du signal de sortie (par exemple, rappelé vers le niveau bas par l'intermédiaire du signal ENABLE) à travers la mémoire tampon 16 vers un noeud de sortie 26 du second étage 14. La mémoire tampon 16 peut être adaptée pour servir de mémoire tampon à grande vitesse fournissant le signal au noeud 24 comme entrée dans le second étage 14 du circuit 10. Par exemple, la mémoire tampon 16 peut être mise en oeuvre sous la forme d'une série d'un ou plusieurs inverseurs ou portes de passage configurés pour fournir le signal sur le noeud 24 au noeud 26 associé au second étage 14. Lorsque le second étage 14 est validé (par exemple, par l'intermédiaire de l'activation du premier étage 12), le second sous-ensemble des signaux INPUT est prévu pour commander le circuit de rappel vers le niveau bas 20 et à son tour pour fournir un signal correspondant OUT sur le noeud 26. Ainsi, comme mentionné ci-dessus, la combinaison des circuits de rappel vers le niveau bas 18 et 20 est en coopération pour mettre en oeuvre une fonction logique comme une logique combinatoire sur la base des N signaux d'entrée d'agrégat fournis aux circuits de rappel vers le niveau bas 18 et 20 respectifs. De plus, les performances du circuit dynamique 10 peuvent être améliorées grâce à l'utilisation du circuit de rappel vers le niveau haut 22 qui est dimensionné pour atténuer les fuites d'énergie associées au circuit de rappel vers le niveau bas 18 et qui n'est pas affecté par les fuites associées au circuit de rappel vers le niveau bas 20. La Figure 2 illustre un exemple d'un autre système de circuit pseudodynamique à plusieurs étages 50. Le système à plusieurs étages 50 comprend une pluralité (par exemple, deux ou plus) d'étages 52 et 54 configurés pour effectuer une fonction logique désirée selon une pluralité d'entrées respectivement désignées par IN1 à INQ, Q étant un entier positif désignant le nombre d'entrées. La fonction logique désirée peut correspondre à une fonction logique qu'un circuit équivalent à un seul étage comme une porte pseudo- 2881542 9 dynamique a été conçue pour effectuer mais fonctionne à un niveau inférieur à un niveau attendu de performance. Par exemple, le circuit équivalent à un seul étage peut comprendre un circuit de rappel vers le niveau haut qui est conçu pour compenser les fuites dans un circuit associé de rappel vers le niveau bas; cependant, à cause de la quantité de fuites, une fuite importante d'énergie est présente dans le circuit de rappel vers le niveau bas et/ou la dimension requise du circuit de rappel vers le niveau haut pour compenser une telle fuite diminue les performances à un niveau inacceptable. Dans l'exemple de la Figure 2, le premier étage 52 reçoit un sousensemble de Q entrées comprenant IN1 à INP, P étant un entier positif désignant le nombre d'entrées reçues par le premier étage 52. Un sousensemble de la partie restante des Q entrées comprenant INP+1 à INQ sont fournies comme entrées au second étage 54 du système à plusieurs étages 50. Les premier et second étages 52 et 54 coopèrent pour fournir une sortie correspondante (OUT) selon la pluralité des Q entrées. Les signaux d'entrée peuvent être fournis à partir d'un autre circuit logique associé comme les sorties d'un ensemble de portes logiques de OU-EXCLUSIF prévues pour mettre en oeuvre une fonction de comparaison. Le premier étage 52 comprend une pluralité de dispositifs de rappel vers le niveau bas 60 qui sont couplés à un noeud de sortie 62 du premier étage pour mettre en oeuvre une partie de la fonction logique désirée (par exemple une logique combinatoire). Dans l'exemple de la Figure 2, chacun des dispositifs 60 peut être mis en oeuvre sous la forme d'un transistor comme un transistor à effet de champ de type N (NFET). Dans l'exemple de la Figure 2, chacun des dispositifs de rappel vers le niveau bas est prévu pour coupler le noeud 62 à la masse électrique (ou une autre basse tension) sur la base du 2881542 10 signal d'entrée respectif. Au moins un dispositif de rappel vers le niveau bas 60 est ainsi prévu pour chacune des P entrées du premier étage 52. Le premier étage 52 comprend, de même, un circuit de rappel vers le niveau haut 64 qui est prévu pour rappeler vers le niveau haut le noeud de sortie 62 du premier étage. Le circuit de rappel vers le niveau haut 64 est configuré selon le nombre et les dimensions (par exemple, la longueur et la largeur de canal) des dispositifs de rappel vers le niveau bas 60 respectifs. Le circuit de rappel vers le niveau haut 64 est prévu, par exemple, pour maintenir le noeud de sortie 62 à une haute tension (par exemple, en activant un FET de type P dans un état ON permanent) en l'absence de l'activation des dispositifs de rappel vers le niveau bas 60, ce qui peut varier, de plus, selon la quantité de fuites dans les dispositifs de rappel vers le niveau bas 60 respectifs. Comme le dispositifs de rappel vers le niveau bas 60 comprend seulement une partie des dispositifs de rappel vers le niveau bas par rapport à un réseau équivalent à un seul étage (l'autre partie des dispositifs de rappel vers le niveau bas se trouvant dans le second étage 54), on constate une réduction des fuites dans le circuit de rappel vers le niveau bas du premier étage 52 par rapport à un circuit de rappel vers le niveau bas d'un signal d'agrégat dans le circuit équivalent à un seul étage. Ainsi, le pourcentage de la dimension de PFET dans le circuit de rappel vers le niveau haut 64 sur la dimension totale de NFET dans les premier et second étages peut être réduit par rapport à un système équivalent à un seul étage. Par-là, le circuit de rappel vers le niveau haut 64 peut être configuré sous la forme d'un dispositif plus petit que le circuit équivalent à un seul étage. En utilisant un plus petit circuit de rappel vers le niveau haut 64 que dans le circuit équivalent à un seul étage, les performances globales (par exemple, la vitesse) du système 2881542 11 à plusieurs étages 50 peuvent être augmentées en conséquence. Un bloc de validation 66 peut être associé, de même, au premier étage 52 pour permettre un fonctionnement du premier étage qui peut fonctionner, de plus, comme validation pour le système à plusieurs étages 50. Le noeud de sortie 62 du premier étage est ainsi couplé par l'intermédiaire du circuit de mémoire tampon 56 pour piloter le second étage 54. Par exemple, comme le fonctionnement du second étage 54 dépend de l'activation et du fonctionnement du premier étage 52 qui peut être commandé par l'intermédiaire du bloc de validation 66, une réduction de la consommation d'énergie peut être obtenue lorsque le premier étage ne valide pas le fonctionnement du second étage. Ainsi, comme le nombre total de dispositifs de rappel vers le niveau bas dans le système à plusieurs étages 50 est divisé entre les étages 52 et 54, on constate une réduction de la quantité d'agrégat de fuites dans le système 50 lorsque le premier étage ne valide pas le second. Les fuites réduites proviennent du fait que le conflit de pilotage entre les circuits de rappel vers le niveau haut et vers le niveau bas dans le second étage est atténué lorsque le second étage n'est pas validé. Cela peut être opposé à un circuit équivalent à un seul étage qui (comme pour le fonctionnement du premier étage 52) entraîne un conflit de pilotage et des fuites d'énergie entre le circuit de rappel vers le niveau haut et les fuites dans le circuit de rappel vers le niveau bas lorsque le circuit est validé. La mémoire tampon 56 interconnecte le premier étage 52 et le second étage 54 pour fournir le signal au noeud 62 sur le noeud de sortie 68 du second étage 54. La mémoire tampon 56 peut être adaptée pour fonctionner à grande vitesse comme cela peut être mis en oeuvre par désalignement de parties respectives de la mémoire tampon 2881542 12 56 pour favoriser un bord critique du signal fourni en 62. Le second étage 54 comprend, de même, des dispositifs de rappel vers le niveau bas 70 mettant en oeuvre une autre partie de la fonction logique désirée selon le second ensemble des signaux d'entrée désignés par INP+1 à INQ. Un circuit de rappel vers le niveau haut 72 peut être couplé au noeud de sortie 68 pour aider au maintien de la tension en 68 au niveau haut désiré en l'absence de l'activation des dispositifs de rappel vers le niveau bas 70. En plus ou en option, un composant correspondant de la mémoire tampon 56 peut être configuré afin d'aider au maintien de la tension au noeud 68 pour compenser des fuites dans les dispositifs de rappel vers le niveau bas 70. Comme exemple, le nombre total de dispositifs de rappel vers le niveau bas 60 et 70 dans chaque étage du système de 50 peut être sensiblement égal. En utilisant un nombre sensiblement égal de composants de rappel vers le niveau bas dans chaque étage, la dimension de chaque circuit de rappel vers le niveau haut 64, 72 peut être sensiblement minimisée, entraînant ainsi une augmentation correspondante des performances. La Figure 3 illustre un exemple d'un circuit pseudodynamique 100 pouvant être utilisé pour mettre en oeuvre un premier étage d'un système pseudodynamique à plusieurs étages. Le circuit 100 comprend un circuit de rappel vers le niveau bas 102 comprenant une pluralité de transistors NFET désignés par N1, N2, N3 à NP, P étant un entier positif (par exemple, P > 1) désignant le nombre de transistors dans le circuit de rappel vers le niveau bas. Chacun des transistors N1, N2, N3 à NP du circuit de rappel vers le niveau bas 102 est commandé par un signal d'entrée correspondant respectivement désigné par IN1r IN2, IN3 à INP qui sont fournis sur leurs portes. Le circuit de rappel vers le niveau bas 102 est couplé entre un noeud de sortie 104 et une masse électrique et est ainsi prévu pour établir 2881542 13 un état logique sur le noeud de sortie 104 en fonction des signaux respectifs d'entrée. Dans l'exemple de la Figure 3, les transistors N1, N2, N3 et NP sont prévus pour effectuer une fonction logique NON-OU selon les signaux d'entrée. Un circuit de rappel vers le niveau haut 106 est couplé, de même, au noeud 104. Le circuit de rappel vers le niveau haut 106 est couplé pour aider au maintien du noeud 104 à un état haut désiré (par exemple, VDD) en fonction de l'état du noeud 104 et d'un signal ENABLE. Le signal ENABLE peut être fourni comme un signal normalement bas. Le signal ENABLE est fourni au transistor P6 qui est monté entre VDD et le noeud 104 pour l'activation du circuit 100 en rappelant le noeud 104 à VDD lorsque le signal ENABLE est bas. Si le signal ENABLE est haut, le NFET N8 est activé pour rappeler le noeud 104 vers le niveau bas et pour invalider ainsi le circuit 100. Le circuit de rappel vers le niveau haut 106 peut être mis en oeuvre sous la forme d'un P6 qui est prévu pour rappeler le noeud 104 à un état de haute tension VDD lorsque le circuit de rappel vers le niveau bas 102 n'est pas activé pour rappeler le noeud vers le niveau bas. P6 est choisi pour fournir un courant de compensation des fuites d'énergie dans les dispositifs NFET du circuit de rappel vers le niveau bas 102. P1 et P2 peuvent être considérés comme faisant partie du circuit de rappel vers le niveau haut pour le circuit 100 car P1 est commandé pour faciliter les transitions sur le noeud 104. Pour commander P1, un circuit de rétroaction 108 met en oeuvre un pseudocircuit NMOS sur la base de la tension au noeud 104 et sur la base du signal ENABLE. En particulier, le noeud 104 est couplé aux grilles des transistors N5, N7 et P4. P4 est couplé par l'intermédiaire de P5 à VDD par l'intermédiaire d'un autre NFET N6. Les grilles de P5 et N6 sont couplées, de plus, au signal ENABLE. Le circuit de rétroaction 108 fournit ainsi l'entrée de commande à la grille de P1, agissant en général 2881542 14 comme une fonction logique NON-OU pour commander P1 sur la base du signal ENABLE et de la tension au noeud 104. Comme mentionné ci- dessus, le signal ENABLE est couplé, de même, aux grilles de P5 et N6 du circuit de rétroaction 108. Ainsi, lorsque le signal ENABLE est bas, le circuit 100 est validé et peut ainsi fonctionner pour fournir une sortie désirée sur le noeud 104 en fonction des signaux respectifs d'entrée fournis aux grilles des NFETs du circuit de rappel vers le niveau bas 102. A l'aide d'un exemple supplémentaire, en considérant que le signal ENABLE est bas pour activer le circuit de premier étage 100, le circuit de rétroaction 108 rend passant P1 lorsque le noeud de sortie 104 est bas et P1 est bloqué si le noeud de sortie 104 est haut. P1 est dimensionné et configuré pour augmenter la vitesse des transitions sur le noeud de sortie 104. Par exemple, si le circuit de rappel vers le niveau bas 102 rappelle le noeud 104 vers une basse tension (par exemple, par activation d'un ou plusieurs des NFETs), P1 sera activé pour rappeler le noeud 104 vers le niveau haut de telle façon qu'une fois que le circuit de rappel vers le niveau bas stoppe son rappel, la tension au noeud 104 montera rapidement. Si le circuit de rappel vers le niveau bas 102 ne rappelle pas vers le niveau bas sur le noeud 104, Pi sera invalidé de telle façon que, lorsque le circuit de rappel vers le niveau bas commence son rappel sur 104, P1 ne sera pas activé pour résister (ou contrer) la transition vers la basse tension. Le retard dans les portes du circuit de rétroaction 108 assure le fait que le noeud 104 a effectué la majeur partie de la transition avant l'assertion ou la désassertion de P1, ce qui aide au maintien de la vitesse désirée de transition sur le noeud 104. L'homme du métier comprendra et remarquera que les fuites d'énergie ont lieu dans les NFETs du circuit de rappel vers le niveau bas 102. La quantité de fuite a 2881542 15 tendance à augmenter tandis que la densité du dispositif dans un circuit intégré correspondant mettant en oeuvre le circuit 100 continue à augmenter, rendant les NFETs plus petits. Ainsi, pour maintenir le noeud 104 à l'état désiré, P6 doit être, en général, suffisamment grand, ce qui réduit la vitesse de fonctionnement des transitions au noeud 104. Ainsi, pour augmenter la vitesse et réduire la consommation d'énergie associée à un circuit du type 100, une partie importante des dispositifs NFET d'un circuit de rappel vers le niveau bas de signal d'agrégat peut être divisée entre le circuit de premier étage 100 et un ou plusieurs des étages suivants, comme décrit dans notre cas, pouvant être couplés en série (ou en cascade) au circuit 100. La Figure 4 illustre un exemple d'un circuit de second étage 120 pouvant être utilisé en conjonction avec le circuit 100 pour constituer un système pseudodynamique à plusieurs étages. En référence à la Figure 4, le circuit de second étage 120 comprend un circuit de rappel vers le niveau bas 122 qui est couplé pour recevoir un signal INPUT. Le signal INPUT peut correspondre au signal sur le noeud de sortie 104 du circuit de premier étage 100 illustré et décrit en référence à la Figure 3. Le signal INPUT est fourni à une mémoire tampon 124 comprenant une paire d'inverseurs couplés pour recevoir le signal INPUT àpartir d'un étage précédent d'un circuit à plusieurs étages. Un des inverseurs comprend un PFET P7 qui est connecté en série à un NFET N9 entre VDD et la masse électrique et l'autre inverseur comprend un PFET P8 et un NFET N10 respectivement connectés, de même, entre VDD et la masse électrique. La mémoire tampon 124 peut être configurée et dimensionnée pour favoriser le bord critique prévu dans le signal INPUT de telle façon que les données provenant d'un étage précédent puissent onduler à travers la mémoire tampon du premier étage vers le second étage. Le signal INPUT est 2881542 16 ainsi transféré vers un noeud de sortie 126 correspondant du circuit de second étage 120. Le circuit de rappel vers le niveau bas 122 est couplé, de plus, entre le noeud de sortie 126 et la masse électrique. Le circuit de rappel vers le niveau bas est configuré pour mettre en oeuvre une autre partie de la fonction logique désirée selon une seconde partie des signaux d'entrée désignés par INP+1, INP+2, INP+3 à INQ, Q étant un entier désignant le nombre total d'entrée du système à plusieurs étages et P est le nombre de signaux d'entrée vers un ou plusieurs étages précédents. Ainsi, Q moins P désigne le nombre d'entrées dans le circuit de second étage 120. Dans l'exemple de la Figure 3, le circuit de rappel vers le niveau bas 122 comprend des transistors N11, N12, N13 à NQ, chacun d'eux recevant un signal respectif des signaux d'entrée INP+1, INP+2, INP+3 à INQ. L'ensemble d'agrégat des Q entrées et du circuit logique correspondant (par exemple, les NFETs) recevant les entrées vers la fonction logique désirée peut être divisé entre les premier et second circuits d'étage. Par exemple, environ la moitié des entrées et des NFETs correspondants peut être fournie au premier circuit d'étage (par exemple, le circuit 100 de la Figure 3) du circuit à plusieurs étages et une seconde moitié des entrées et des NFETs correspondants peut être fournie au circuit de second étage 120. Par conséquent, les circuits du premier et de l'étage suivant du circuit à plusieurs étages coopèrent pour effectuer la fonction logique désirée (par exemple, une logique combinatoire), comme cela était conçu pour un circuit équivalent à un seul étage. Le circuit de second étage 120 comprend, de même, un circuit de rappel vers le niveau haut 128 qui est couplé entre VDD et le noeud 126 pour rappeler vers le niveau haut le noeud 126 à VDD. Le circuit de rappel vers le niveau haut 128 comprend ainsi un PFET P9 qui est commandé sur la 2881542 17 base d'un signal de commande fourni par un circuit de rétroaction 130. Le circuit de rétroaction 130 est couplé pour attaquer P9 sur la base d'un signal ENABLE et de l'état du noeud de sortie 126. Le circuit de rétroaction du circuit de second étage 120 est illustré comme étant sensiblement identique au circuit de rétroaction 130 du circuit de premier étage 100 sur la Figure 3 bien que différents agencements puissent être, de même, utilisés. En bref, le circuit de rétroaction 130 comprend un agencement de transistor N14, N15 et P10 qui sont sensibles à l'état du noeud de sortie 126. De plus, les transistors P11 et N16 sont couplés pour recevoir le signal ENABLE. P12, P13 et N17 sont couplés, de plus, en série entre VDD et la masse et sont sensibles à l'activation de N14 et N15. Le circuit de rétroaction 130 sert ainsi à faciliter les transitions sur le noeud 126 en assurant le fait qu'une partie principale de la transition est effectuée avant l'assertion ou la désassertion de P9. Le circuit de rétroaction 130 fonctionne sur la base du signal ENABLE et de l'état du noeud de sortie 126 pour piloter et commander le fonctionnement du transistor P9. L'homme du métier remarquera que le circuit de second étage 120 ne comprend pas de transistor additionnel de rappel vers le niveau haut pour valider le second étage 120 car le second étage 120 est validé sur la base du signal INPUT reçu par la mémoire tampon 124. Par suite de la validation du circuit de second étage 120 sur la base du signal INPUT, une réduction importante d'énergie peut être obtenue car le conflit de pilotage entre le transistor de rappel vers le niveau haut P9 et le circuit de rappel vers le niveau bas 122 est notablement réduit en l'absence du premier étage validé de façon indépendante. De plus, le transistor de rappel vers le niveau haut P8 est dimensionné pour compenser des fuites associées à la seule partie des NFETs dans le circuit de rappel vers le niveau bas 122. 2881542 18 Ainsi, en divisant un circuit de rappel vers le niveau bas de signal d'agrégat entre une pluralité d'étages en cascade comprenant le circuit 120 et au moins un circuit d'étage précédent, comme décrit dans notre cas, P9 peut être mis en oeuvre sous la forme d'un petit pourcentage de la largeur totale de PFET qui est connecté au noeud 126. Par conséquent, un circuit à plusieurs étages incorporant le circuit de second étage 120 peut présenter des performances améliorées, y compris un fonctionnement à de plus grandes vitesses et des fuites d'énergie réduites par rapport à un circuit équivalent à un seul étage configuré pour mettre en oeuvre la fonction logique désirée. La Figure 5 illustre un exemple d'un autre circuit de porte pseudodynamique de second étage 150 pouvant être mis en oeuvre en conjonction avec un circuit de porte pseudodynamique d'étage précédent comme le circuit 100 illustré et décrit en référence à la Figure 3. Le circuit 150 de la Figure 5 comprend une mémoire tampon d'entrée 152 pour recevoir un signal de sortie d'un étage précédent pouvant être sensiblement similaire à la mémoire tampon d'entrée de la Figure 4. En bref, la mémoire tampon d'entrée 152 comprend une paire d'inverseurs dont un comprend un P14 et un N19 et l'autre comprend P15 et P20. La mémoire tampon d'entrée 152 peut être configurée et dimensionnée pour favoriser le bord critique prévu dans le signal INPUT de telle façon que le signal INPUT reçu de l'étage précédent puisse traverser la mémoire tampon vers un noeud de sortie 154 du second étage. De plus, afin de réduire le nombre requis de composants de circuit, un circuit de rétroaction et un transistor séparé de rappel vers le niveau haut sont éliminés du circuit de second étage 150. Au contraire, P15 du circuit de mémoire tampon 152 peut être dimensionné et configuré pour fonctionner comme un transistor de rappel vers le niveau haut pour le noeud de sortie 154. Le circuit 2881542 19 comprend, de même, un circuit de rappel vers le niveau bas 156 couplé au noeud 154. Ainsi, P15 peut être dimensionné lors d'une validation par un signal INPUT à partir d'un étage précédent pour compenser des fuites à travers la pluralité de NFETs N20, N21, N22, N23 et NQ qui sont couplés au noeud de sortie 154. Chacun des NFETs reçoit un signal correspondant d'entrée respectivement désigné par INP+1, INP+2, INP+3 et INQ, Q étant un entier positif avec Q > P et Q P désignant le nombre d'entrées reçues par le circuit de rappel vers le niveau bas de second étage. Les NFETs sont prévus pour effectuer une partie d'une fonction logique désirée coopérant avec au moins un étage précédent pour effectuer la fonction logique complète comme une fonction logique élargie OU, une fonction logique élargie NON-OU ou une autre logique combinatoire du nombre total de Q entrées fournies au circuit à plusieurs étages. De cette façon, comme pour le circuit de second étage 120 de la Figure 4, le circuit de second étage 150 est validé sur la base du signal INPUT reçu d'un étage précédent. En validant le circuit de second étage 120 selon le signal INPUT, une réduction importante d'énergie peut être obtenue car le conflit de pilotage entre le dispositif de rappel P15 et le circuit de rappel vers le niveau bas 156 est atténué et limité aux cas où le signal INPUT est actif (par exemple, à un état de haute tension) pour valider le circuit de second étage 150. De plus, le circuit de second étage 150 aide à réduire le volume de câblage associé à la mise en oeuvre du circuit de second étage, entraînant, de plus, des performances améliorées par rapport à de nombreuses conceptions existantes. Lors de la mise en oeuvre du circuit de second étage 150, le retard associé aux mémoires tampons 152 peut être compensé par la vitesse accrue résultant de la réduction de la dimension du PFET P15 2881542 20 servant à maintenir le rappel vers le niveau haut du noeud de sortie 154. De plus, lorsque le circuit de second étage 150 est monté en cascade avec un circuit de premier étage comme le circuit de premier étage 100 de la Figure 3, si le signal INPUT d'un étage précédent est bas, le circuit de second étage 150 et tous les étages intérieurs sont invalidés sur la base du signal INPUT car le signal INPUT sert à valider et invalider le circuit de second étage 150. Par conséquent, lorsque le circuit de second étage 150 est invalidé, un conflit de pilotage n'a pas lieu entre P15 et le circuit de rappel vers le niveau bas 156, ce qui aide, de plus, à économiser de l'énergie. Comme exemple, en considérant que l'étage précédent est validé, si les P entrées fournies au circuit de rappel vers le niveau bas de l'étage précédent sont bas, le signal INPUT d'un étage précédent sera haut. Ainsi, un noeud d'entrée 158 vers le second inverseur de la mémoire tampon est bas et P15 est rendu passant pour rappeler le circuit de second étage 150 vers le niveau haut. A titre d'exemple supplémentaire, la pluralité de NFETs du circuit à plusieurs étages peuvent être pilotés par un agencement de portes OU-EXCLUSIF fournissant les signaux d'entrée pour la fonction logique désirée, comme pour la mise en oeuvre de fonctions de comparaison ou de correspondance ou une autre logique combinatoire. Selon les caractéristiques précédentes de structure et de fonction décrites ci-dessus, certains procédés seront préférés en référence aux Figures 6, 7 et 8. On comprendra et on remarquera que les actions illustrées dans d'autres modes de mise en oeuvre peuvent survenir dans des ordres différents et/ou en même temps que d'autres actions. De plus, certaines caractéristiques illustrées peuvent ne pas être requises pour mettre en oeuvre un procédé. On comprendra, de plus, que les procédés suivants peuvent être mis en oeuvre par un ou plusieurs concepteurs de façon 2881542 21 manuelle ou par l'intermédiaire de l'utilisation d'un outil CAD utilisant des instructions exécutables prévues pour appliquer une partie du procédé utilisé pour déterminer la conception. La Figure 6 illustre un procédé de conception 200 pour un système de circuit dynamique. Le procédé 200 peut comprendre la prévision d'une conception pour un circuit à un seul étage comprenant un circuit de rappel vers le niveau bas qui est configuré pour effectuer une fonction logique désirée selon une pluralité d'entrées, comme illustré en 210. Le procédé peut comprendre, de même, la conception d'un circuit à plusieurs étages comprenant au moins deux étages, chacun des au moins deux étages comprenant un circuit de rappel vers le niveau bas recevant une partie respective de la pluralité d'entrées et chacun des au moins deux étages coopérant pour appliquer la fonction logique désirée, comme illustré en 220. La Figure 7 illustre un procédé de conception 250 pour la conception d'un circuit pseudo-dynamique. En 260, le procédé 250 comprend la prévision d'une conception d'un système pseudo-dynamique à un seul étage comprenant un circuit de rappel vers le niveau haut couplé à un noeud de sortie et un circuit de rappel vers le niveau bas couplé au noeud de sortie. Le circuit de rappel vers le niveau bas est configuré pour effectuer une fonction logique et pour fournir une sortie selon une pluralité d'entrées. Le procédé comprend, de même, la conception d'un premier étage d'un système pseudo-dynamique à plusieurs étages comprenant un premier circuit de rappel vers le niveau bas configuré pour fournir une sortie correspondante sur son noeud de sortie sur la base d'une première partie de la pluralité d'entrées, comme illustré en 270. En 280, le procédé comprend la conception d'un circuit de rappel vers le niveau haut pour compenser les fuites associées au circuit de rappel vers le niveau bas du premier étage de telle 2881542 22 façon qu'un rapport de dimension pour le circuit de rappel vers le niveau haut d'au moins le premier étage sur la dimension du circuit de rappel vers le niveau bas d'au moins le premier étage soit réduit par rapport au rapport de dimension pour le circuit de rappel vers le niveau haut du circuit à un seul étage sur la dimension du circuit de rappel vers le niveau bas du circuit à un seul étage. En 290, un second étage du système pseudo-dynamique à plusieurs étages est conçu pour inclure un second circuit de rappel vers le niveau bas configuré pour fournir une sortie correspondante sur son noeud de sortie sur la base de la sortie sur le noeud de sortie du premier étage et d'une seconde partie de la pluralité d'entrées de telle façon que la sortie du second étage corresponde à la sortie du système pseudo- dynamique à un seul étage. La Figure 8 illustre un exemple d'un procédé 300 pouvant être utilisé pour la conception d'un circuit pseudo-dynamique à plusieurs étages effectuant une fonction logique désirée avec des performances améliorées par rapport à un circuit équivalent à un seul étage pouvant effectuer la fonction logique désirée. Le procédé 300 commence en 310 où la conception d'un système pseudodynamique à un seul étage est prévue. La conception peut être prévue sous un format imprimé ou électronique comme par un outil correspondant de conception. Le système à un seul étage comprend un circuit de rappel vers le niveau haut couplé à un noeud de sortie et un circuit de rappel vers le niveau bas couplé au noeud de sortie. Le circuit de rappel vers le niveau bas est configuré pour effectuer une fonction logique désirée (par exemple, une fonction logique élargie OU, une fonction logique élargie NON-OU ou une autre logique combinatoire) et pour fournir une sortie selon un pluralité d'entrées. L'homme du métier remarquera que par suite de la 35 densité accrue de dispositif dans de nombreux circuits 2881542 23 intégrés, les composants (par exemple, des NFETs) dans le circuit de rappel vers le niveau bas présentent une quantité importante de fuites à cause de leurs longueurs réduites de canal. Par conséquent, le circuit de rappel vers le niveau haut doit être suffisamment grand pour compenser les fuites, ce qui entraîne une réduction des performances (par exemple, la vitesse) du système à un seul étage. Par exemple, pour un processus donné, pour chaque NFET rappelant vers le niveau bas un noeud de sortie du système à un seul étage, un PFET correspondant est requis pour augmenter la dimension proportionnellement au nombre de NFETs. En 320, le système à un seul étage est divisé en plusieurs étages pour constituer un système pseudo- dynamique à plusieurs étages. Le système à plusieurs étages est prévu pour effectuer la même fonction logique que le système équivalent à un seul étage selon la même pluralité d'entrées. En 330, un premier étage du système à plusieurs étages est conçu pour comprendre un circuit de rappel vers le niveau bas. La conception peut être appliquée par un ou plusieurs concepteurs utilisant un quelconque moyen de conception, comme un outil CAD adapté ou de façon manuelle. Le circuit de rappel vers le niveau bas du premier étage peut être configuré pour fournir une sortie correspondante sur un noeud de sortie sur la base d'une première partie de la pluralité d'entrées. En 340, un circuit de rappel vers le niveau haut est conçu pour compenser les fuites associées au circuit de rappel vers le niveau bas du premier étage. Comme le circuit de rappel vers le niveau bas comprend une partie du nombre total de dispositifs de rappel vers le niveau bas (par exemple, des NFETs) du circuit équivalent de rappel vers le niveau haut du premier étage peut être conçu avec une dimension réduite par rapport au circuit de rappel vers le niveau haut du circuit à un seul étage. Par exemple, la 2881542 24 dimension d'un PFET correspondant dans le circuit de rappel vers le niveau haut du premier étage est choisie en fonction d'une fraction (par exemple, sous la forme d'un pourcentage variant pour un processus donné) des NFETs mettant en oeuvre la fonction logique désirée dans le premier étage. Une autre partie du nombre total de NFETs mettant en oeuvre la partie restante de la fonction logique est prévue dans un ou plusieurs étages suivants (décrits ci-dessous en 350). Comme le PFET du premier étage est dimensionné selon la fraction (par exemple environ la moitié) des NFETs, les performances du circuit à plusieurs étages (en dépit des composants additionnels et de l'utilisation d'une mémoire tampon pour séparer des étages successifs) peuvent être améliorées par rapport au circuit équivalent à un seul étage. En 350, un second étage du système pseudo-dynamique à plusieurs étages est conçu pour comprendre un second circuit de rappel vers le niveau bas. Le circuit de rappel vers le niveau bas comprend une autre partie des composants de rappel vers le niveau bas qui sont configurés pour fournir une sortie correspondante sur son noeud de sortie sur la base de la sortie du premier étage et d'une seconde partie de la pluralité d'entrées. Pour l'exemple d'un système à deux étages, le circuit de rappel vers le niveau bas du premier étage et le circuit de rappel vers le niveau bas du second étage coopèrent pour mettre en oeuvre la fonction logique désirée (par exemple, une fonction logique élargie OU, une fonction logique élargie NON-OU ou une autre logique combinatoire). Ainsi, la sortie du second étage correspond à la sortie du circuit pseudo-dynamique à un seul étage sur la base de la pluralité d'entrées. En 360, un circuit de mémoire tampon est configuré pour séparer les premier et second étages. Dans un exemple, une partie de sortie (par exemple, un PFET) du circuit de mémoire tampon peut être conçue comme un rappel vers le 2881542 25 niveau haut ou un maintien compensant sensiblement les fuites à travers le circuit de rappel vers le niveau bas d'un second des au moins deux étages lorsque le second étage est activé. L'homme du métier comprendra et remarquera que le circuit de mémoire tampon couple la sortie du premier étage avec celle du second étage de façon à valider (ou activer) l'opération du second étage en l'absence d'un signal d'horloge. Cela facilite une réduction supplémentaire de la consommation d'énergie lorsque le second étage n'est pas validé. La conception (par exemple en 330, 340 et 350) peut être appliquée en utilisant un quelconque moyen de conception de circuit incluant un ordinateur faisant tourner un outil CAD adapté, de façon manuelle ou en combinaison. Ce qui a été décrit ci-dessus représente des exemples de la présente invention. Il n'est bien entendu pas possible de décrire chaque combinaison concevable des composants ou des procédés à des fins de description de la présente invention mais l'homme du métier constatera que de nombreuses combinaisons et permutations supplémentaires de la présente invention sont possibles. Ainsi, la présente invention est prévue pour englober de tels changements, modifications et variantes entrant dans l'esprit et le cadre des revendications annexées. 26 REVENDICATIONS 1. Procédé de conception (200, 250, 300) pour un système de circuit dynamique, caractérisé en ce qu'il comprend: - la prévision (210, 260, 310) d'une conception d'un circuit à seul étage comprenant un circuit de rappel vers le niveau bas qui est configuré pour effectuer une fonction logique désirée selon une pluralité d'entrées; et - la conception (220, 270, 290, 340, 350) d'un circuit à plusieurs étages (10, 50) comprenant au moins deux étages (12, 14, 52, 54, 100, 120, 150), chacun des au moins deux étages comprenant un circuit de rappel vers le niveau bas (18, 20, 60, 70) recevant une partie respective de la pluralité d'entrées et chacun des au moins deux étages coopérant pour effectuer la fonction logique désirée. 2. Procédé (200, 250, 300) selon la revendication 1, caractérisé en ce qu'il comprend la séparation (320) d'un premier étage (12, 52, 100) et d'un second étage (14, 54, 120, 150) d'au moins les deux étages avec un circuit de mémoire tampon (16, 56, 124, 152). 3. Procédé (200, 250, 300) selon la revendication 2, caractérisé en ce qu'une partie de sortie du circuit de mémoire tampon (16, 56, 124, 152) est conçue pour compenser sensiblement les fuites dans le circuit de rappel vers le niveau bas (20, 70) du second étage (14, 54, 120, 150) des au moins deux étages. 4. Procédé (200, 250, 300) selon la revendication 2, caractérisé en ce qu'une sortie (24, 62, 104) du premier étage est couplée par l'intermédiaire du circuit de mémoire tampon (16, 56, 124, 152) pour permettre une opération d'au moins le second étage (14, 54, 120, 150) 2881542 27 des au moins deux étages et en ce qu'une sortie (26, 68, 126, 154) du second étage fournit un résultat pour la fonction logique désirée, le résultat étant fourni sur le noeud de sortie du second étage en l'absence d'un signal d'horloge pour valider le second étage. 5. Procédé (200, 250, 300) selon la revendication 1, caractérisé en ce que le circuit à un seul étage comprend un circuit de rappel vers le niveau haut pour compenser sensiblement des fuites associées au circuit de rappel vers le niveau bas du circuit à un seul étage, le procédé comprenant, de plus, la conception (280, 340) d'un circuit de rappel vers le niveau haut (22, 64, 106) pour compenser sensiblement des fuites associées au circuit de rappel vers le niveau bas (18, 60, 102) d'un premier étage (12, 52, 100) des au moins deux étages de telle façon qu'un rapport de dimension pour le circuit de rappel vers le niveau haut d'au moins le premier étage sur la dimension du circuit de rappel vers le niveau bas d'au moins le premier étage soit réduit par rapport à un rapport de dimension pour le circuit de rappel vers le niveau haut du circuit à un seul étage sur la dimension du circuit de rappel vers le niveau bas du circuit à un seul étage. 6. Procédé (200, 250, 300) selon la revendication 5, caractérisé en ce que la dimension du circuit de rappel vers le niveau haut (22, 64, 106) du premier étage (12, 52, 100) du circuit à plusieurs étages (10, 50) est basée sur la partie respective de la pluralité d'entrées reçues par le circuit de rappel vers le niveau bas (18, 60, 102) du premier étage du circuit à plusieurs étages. 7. Procédé (200, 250, 300) selon la revendication 5, caractérisé en ce qu'il comprend, de plus, la prévision (290, 360) d'un circuit de rappel vers le niveau haut (72, 128, 152) dans un second étage (14, 54, 2881542 28 120, 150) des au moins deux étages afin de compenser sensiblement des fuites dans le circuit de rappel vers le niveau bas (20, 70, 122, 156) du second étage de telle façon qu'un rapport de dimension pour le circuit de rappel vers le niveau haut d'au moins le premier étage sur la dimension du circuit de rappel vers le niveau bas d'au moins le premier étage soit réduit par rapport à un rapport de dimension pour le circuit de rappel vers le niveau haut du circuit à un seul étage sur la dimension du circuit de rappel vers le niveau bas du circuit à un seul étage. 8. Procédé (200, 250, 300) selon la revendication 1, caractérisé en ce que le circuit de rappel vers le niveau bas (18, 20, 60, 70, 102, 122, 156) de chacun des au moins deux étages comprend, de plus, un agencement de transistors prévu pour effectuer une partie respective de la fonction logique désirée de telle façon qu'une sortie d'un dernier étage des au moins deux étages fournisse un résultat de la fonction logique désirée selon la pluralité d'entrées. 9. Procédé (200, 250, 300) selon la revendication 8, caractérisé en ce que l'agencement des transistors d'un premier étage (12, 52, 100) des au moins deux étages comprend, de plus, des transistors à effet de champ de type N couplés entre un noeud de sortie (24, 62, 104) du premier étage (12, 52, 100) et une basse tension ou potentiel de masse, et l'agencement des transistors d'un second étage (14, 54, 120, 150) des au moins deux étages comprend, de plus, des transistors à effet de champ de type N couplés entre un noeud de sortie (26, 68, 126, 154) du second étage et la basse tension ou le potentiel de masse. 10. Procédé (200, 250, 300) selon la revendication 9, caractérisé en ce qu'il comprend, de plus: 2881542 29 - la configuration d'au moins un transistor à effet de champ de type P (P1, P6) qui est couplé pour rappeler vers le niveau haut le noeud de sortie (24, 62, 104) du premier étage (12, 52, 100) afin de compenser sensiblement les fuites associées au circuit de rappel vers le niveau bas (18, 60, 102) du premier étage; et la configuration d'au moins un transistor à effet de champ de type P (P9, P8, P15) qui est couplé pour rappeler vers le niveau haut le noeud de sortie (26, 68, 126, 154) du second étage (14, 54, 120, 150) pour compenser sensiblement les fuites associées au circuit de rappel vers le niveau bas (20, 70) du second étage.