Brevet FR2875328A1 — publié le 20060317

Cellule de mémoire SRAM protégée contre des pics de courant ou de tension. L'invention concerne les cellules de mémoire protégées contre des pics de courant ou de tension, en particulier les cellules de mémoire SRAM. La miniaturisation ininterrompue et progressive des circuits électroniques permet d'obtenir des circuits de plus en plus performants et de plus en plus petits. En contrepartie, ces circuits sont de plus en plus sensibles à leur environnement extérieur, et en particulier aux aléas logiques dus à un apport d'énergie venant de l'extérieur du circuit. Un aléa logique est un changement d'état ponctuel ou un état transitoire se traduisant par un pic de tension et/ou un pic de courant en un point d'un circuit intégré. Par définition, un aléa est non ou très peu prévisible. Les aléas logiques peuvent avoir des origines différentes. Un aléa logique est par exemple induit par l'impact d'une particule énergétique chargée en un point d'un circuit intégré. Un tel aléa est connu sous l'expression anglo-saxonne Single Event Upset ou SEU. Ce type d'aléa apparaît sur des circuits intégrés utilisés pour des applications spatiales, à cause des rayonnements rencontrés en dehors des couches atmosphériques et magnétosphériques protectrices de la terre. Ce type d'aléa est également de plus en plus fréquent sur des circuits intégrés pour des applications terrestres, notamment pour les technologies les plus fines, telles que les technologies 0,25 micron, 0, 18 micron et 0,12 micron et en-deça. Un aléa logique peut également être induit par couplage capacitif ponctuel entre deux couches d'un même circuit intégré. On parle souvent dans ce cas de glitch . Un aléa, quelle que soit son origine, se traduit généralement par un pic de tension et/ou de courant sur un signal numérique ou analogique en un point perturbé d'un circuit constitué par le point d'impact de la particule énergétique, dans le cas d'un aléa de type SEU. Si l'on note C la capacité équivalente du circuit en aval du point perturbé, la variation de tension AV au point perturbé considéré s'écrit AV=AQ/C, AQ étant la variation de charge résultant de l'impact. La variation de tension AV est en général de durée très courte, très inférieure par exemple à la période d'un signal d'horloge pilotant le circuit. Un aléa peut avoir des conséquences plus ou moins importantes sur le circuit aval qu'il perturbe. Par exemple, pour un circuit aval utilisant uniquement des signaux logiques, si la variation de tension AV est suffisamment faible pour ne pas entraîner de changement d'état, la perturbation disparaît en un temps assez bref, sans conséquence pour le circuit aval. C'est notamment le cas lorsque la capacité aval équivalente est importante ou lorsque la variation de charge AQ est faible. Par contre, si la variation de tension AV est plus importante, et notamment si elle est suffisante pour modifier la valeur d'un signal logique, alors les conséquences peuvent être importantes. En particulier, dans le cas d'une cellule de mémoire SRAM, la variation de tension AV peut atteindre un niveau tel que le niveau logique stocké dans un noeud de stockage de données est modifié, de même que le niveau logique complémentaire, de sorte que la cellule-mémoire se situe dans un état stable différent de l'état initial avant l'arrivée de la perturbation. En raison de la miniaturisation poussée des circuits électroniques, et en particulier des cellules de mémoire, la capacité C des jonctions dans lesquelles une information logique est mémorisée est diminuée, de sorte que les variations de tension engendrées par l'apparition d'un aléa logique atteignent souvent les seuils à partir desquels les informations mémorisées sont modifiées, même pour une faible quantité de charges incidente. Différentes méthodes sont utilisées à ce jour pour protéger les cellules de mémoire contre les aléas logiques. On pourra, à cet égard, se référer au document US 5 570 313, dans lequel on utilise des noeuds de stockage de données redondants pour le stockage d'une information dans au moins une paire de noeuds complémentaires et dans lequel, pour restaurer une information stockée dans un noeud d'une paire dans son état initial après un aléa, on utilise l'information stockée dans l'autre noeud. Ce type de technique est efficace pour protéger un circuit contre un aléa logique localisé. Elle est inefficace pour fournir une protection contre des aléas atteignant deux noeuds de stockage de données complémentaires. Le but de l'invention est donc de pallier cet inconvénient et de fournir une cellule de mémoire dont la protection contre les aléas est améliorée. Ainsi, l'invention a pour objet une cellule de mémoire protégée contre les pics de courant ou de tension, comprenant un ensemble de noeuds de stockage de données redondants pour le stockage d'une information dans au moins une paire de noeuds complémentaires et des moyens pour restaurer une information dans son état initial après un pic de courant ou de tension modifiant l'information dans l'un des noeuds de ladite paire, à partir de l'information stockée dans l'autre noeud. Selon l'invention, les noeuds de chaque paire sont implantés à l'opposé l'un de l'autre dans une zone d'un substrat délimitant la cellule de mémoire. L'écartement des noeuds redondants permet ainsi d'éviter qu'un aléa altérant l'information contenue dans l'un des noeuds d'une paire de noeuds redondants ne modifie l'information stockée dans l'autre noeud, et de sorte que l'information altérée puisse être restaurée dans son état initial. Selon une autre caractéristique de l'invention, les noeuds de chaque paire de noeuds sont séparés d'une distance supérieure au diamètre d'une particule ionisée susceptible d'engendrer un pic de tension. Par exemple, les noeuds de chaque paire sont éloignés d'au moins 1 micron. Selon une autre caractéristique de l'invention, les noeuds de chaque paire sont disposés dans des puits de type de conductivité opposée délimitant des jonctions isolant les noeuds. On améliore ainsi encore la résistance de la cellule de mémoire aux aléas logiques. Dans un mode de réalisation, la cellule de mémoire comporte quatre ensembles de transistors servant au contrôle du niveau de tension de quatre noeuds de stockage de données respectifs. Par exemple, chaque ensemble de transistors comporte un premier et un deuxième transistors, le premier transistor étant un transistor MOS de type P et le deuxième transistor étant un transistor MOS de type N, la source et le drain du premier transistor étant respectivement connectés à une tension d'alimentation et au drain du deuxième transistor, la source du deuxième transistor étant connectée à la masse. Selon ce mode de réalisation, le drain du premier transistor et la grille du deuxième transistor des premier, deuxième et troisième ensembles de transistors sont raccordés à la grille et au drain du premier transistor des deuxième, troisième et quatrième ensembles de transistors, respectivement. La grille et le drain du premier transistor du premier ensemble de transistors sont en outre connectés au drain du premier transistor et à la grille du deuxième transistor du quatrième ensemble de transistors, respectivement. Enfin, selon cet agencement, le deuxième transistor des premier et deuxième ensembles de transistors est disposé dans un premier caisson de type P, le deuxième transistor des troisième et quatrième ensembles de transistors étant disposé dans un deuxième caisson de type P. Ces caissons de type P sont séparés par un caisson de type N, dans lequel sont implantés les premiers transistors des premier, deuxième, troisième et quatrième ensembles de transistors. D'autres buts, caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante, donnée uniquement à titre d'exemple non limitatif, et faite en référence aux dessins annexés, sur lesquels: -la figure 1 illustre un schéma fonctionnel d'une cellule SRAM; et -la figure 2 illustre une implémentation physique de la cellule SRAM de la figure 1 pour améliorer sa protection contre les aléas, conformément à l'invention. Sur la figure 1, on a représenté un exemple de schéma électronique d'une cellule de mémoire SRAM protégée contre les pics de courant ou de tension. Une telle cellule est réalisée conformément à l'enseignement du document US 5 570 313, dont il a déjà été fait mention. Comme on le voit sur cette figure, cette cellule de mémoire comporte quatre ensembles de transistors, El, E2, E3 et E4 servant au contrôle du niveau de tension de quatre noeuds de stockage de données respectifs N1, N2, N3 et N4. Chaque ensemble de transistors comporte un transistor MOS de type P et un transistor MOS de type N. Ainsi, la cellule de mémoire SRAM comporte quatre transistors MOS de type P, à savoir MP1, MP2, MP3 et MP4, et quatre transistors MOS de type N, à savoir MN1, MN2, MN3 et MN4. La source de chacun des transistors MP1, MP2, MP3 et MP4 est connectée à . une source de tension continue Vdd, par exemple égale à 1,2 volts, et la source des transistors MN1, MN2, MN3 et MN4 est connectée à un circuit de raccordement à la terre Vss. Le drain d de chaque transistor MOS de type P d'un ensemble i de transistors Ei (i=1, 2, 3, 4) est connecté au drain du transistor MOS de type N MNi correspondant. En ce qui concerne les ensembles de transistors El, E2, E3, E4, les noeuds entre les transistors P et les transistors N, respectivement nommés N4, N1, N2, N3, sont respectivement raccordés aux grilles des transistors MOS P des ensembles E2, E3, E4 et El et aux grilles des transistors MOS N des ensembles E4, El, E2, E3. Comme indiqué précédemment, les noeuds N1, N2, N3 et N4 servant au stockage d'une information logique, sont connectés à la grille des transistors MOS de type N MN1, MN2, MN3 et MN4, respectivement. Comme on le voit sur la figure 1, l'accès à ces noeuds N1, N2, N3 et N4 s'effectue par l'intermédiaire de transistors d'accès MR1, MR2, MR3 et MR4. Ces transistors servent à l'écriture de données BLT et BLF, mais servent également à la lecture des données logiques stockées dans ces noeuds, bien que d'autres circuits de lecture peuvent être également utilisés. En effet, le drain d de chacun des transistors MR1, MR2, MR3 et MR4 est raccordé à la grille des transistors MN1, MN2, MN3 et MN4. La source des transistors MR1, MR2, MR3 et MR4 reçoit des entrées de données blt et blf. L'entrée bit est raccordée à la source des transistors MR2 et MR4, tandis que l'entrée blf est raccordée à la source des transistors MR1 et MR3. Le signal d'horloge H alimente la grille de ces transistors d'accès MR1, MR2, MR3 et MR4. Cet agencement permet d'écrire une même donnée blt dans les noeuds N2 et N4, d'une part, et une même donnée blf dans les noeuds N1 et N3, d'autre part. Le principe de fonctionnement de cette cellule de mémoire protégée contre les aléas de courant et/ou de tension va maintenant être illustré à la lumière d'un exemple de perturbation constitué par un impact ionique provoqué à la jonction du transistor MN1 suffisant pour engendrer une modification de l'information mémorisée. Par exemple, les données 1 , 0 , 1 et 0 sont respectivement stockées dans les noeuds N1, N2, N3 et N4. Si une perturbation apparaît sur le noeud N1, qui se traduit par un pic transitoire de tension négative, la chute de tension consécutive sur la grille du transistor MN1 provoque le blocage de ce transistor. Au contraire, cette perturbation entraîne la mise en conduction du transistor MOS de type P MP3. Mais, la tension au noeud N2 est maintenue à zéro par le transistor MN3. Le transistor MP4 est donc maintenu conducteur, de sorte que le transistor MP1 reste bloqué et que la tension sur le noeud N4 n'est pas altérée. De même, le niveau logique mémorisé dans le noeud N3 n'est pas modifié. Parallèlement, le niveau logique du noeud N1 est restauré par l'intermédiaire du transistor MP2. L'agencement qui vient d'être décrit permet de restaurer un niveau logique stocké dans un noeud après perturbation engendrée par un aléa. Le stockage de l'information dans des noeuds redondants de stockage de données permet également de récupérer cette information tant qu'uniquement l'un des deux noeuds est perturbé. En effet, si un aléa vient perturber simultanément les deux noeuds N1 et N3, d'une part, et N2 et N4, d'autre part, les informations récupérées deviennent erronées. On a représenté sur la figure 2 un exemple d'implémentation permettant d'éviter qu'un aléa ne puisse simultanément altérer deux noeuds complémentaires d'une paire de noeuds dans laquelle une information est stockée de manière redondante. L'implémentation représentée sur la figure 2 correspond au schéma électronique de la cellule de la figure 1. Sur cette figure, sont représentées les couches d'un matériau déposé sur un substrat semi-conducteur pour la réalisation des différents éléments du circuit de la figure 1. La technique de réalisation de ces éléments est à la portée d'un homme du métier et ne sera donc pas décrite en détail par la suite. On notera cependant que les différents transistors servant à la réalisation de la cellule de mémoire sont formés dans trois caissons isolés, à savoir un premier caisson de type P Cl ou PweIl , un deuxième caisson C2 de type N ou Nwell , et un troisième caisson C3 de type P ou Pwell . Comme on le voit sur la figure 2, les transistors d'accès MR1 et MR4, ainsi que les transistors MOS de type N MNI et MN2, sont disposés dans le premier caisson Cl. De même, les transistors d'accès MR2 et MR3, ainsi que les transistors MOS de type N MN3 et MN4, sont formés dans le troisième caisson C3 de type P. Enfin, les transistors MOS de type P MP1, MP2, MP3 et MP4 sont réalisés dans le caisson central C2 de type N. Ainsi, comme on le conçoit, les transistors MOS de type N sont chacun réalisés dans un caisson Pwell, tandis que les transistors MOS de type P sont réalisés dans un caisson de type N. Comme on le voit sur la figure 2, les lignes de mots blf et blt sont connectées, respectivement, d'une part, à la source des transistors MR1 et MR3, et, d'autre part, à la source des transistors MR2 et MR4, respectivement. Le signal d'horloge H est connecté à la grille des transistors d'accès MR1, MR2, MR3 et MR4 par l'intermédiaire de couches conductrices appropriées. On voit également sur cette figure 2 que la source des transistors MP1, MP2, MP3 et MP4 est raccordée à une source d'alimentation continue Vdd. Comme on le sait, ces différents raccordements s'effectuent en utilisant des couches conductrices judicieusement disposées, raccordées à des via, tels que V. Dans l'implémentation selon l'invention, le transistor MN1 et le transistor MN2, d'une part, et les transistors MN3 et MN4, d'autre part, sont placés dans des caissons Cl et C3 distincts dont les jonctions assurent une isolation entre ces transistors. En outre, au sein de chaque caisson, les transistors MN1 et MN2, ainsi que les transistors MN3 et MN4, sont agencés de sorte que le transistor MN1 soit placé à l'opposé du transistor MN3 et que le transistor MN2 soit également placé à l'opposé du transistor MN4 dans la zone du substrat dans laquelle la cellule de mémoire est implantée, de sorte que le transistor MN1 soit le plus possible éloigné du transistor MN3 et que le transistor MN2 soit également le plus possible éloigné du transistor MN4. Par exemple, on éloigne ainsi ces transistors d'une distance au moins égale à 1 micron, de manière à éviter qu'une particule ionisée, dont le diamètre est typiquement de l'ordre de 0,6 micron, qui vient perturber l'un de ces transistors, ne vienne pas perturber l'autre transistor, bien que des distances inférieures soient également envisageables. De même, le noeud N1 se trouve le plus éloigné possible du noeud N3, et le noeud N2 est également le plus éloigné possible du noeud N4. Grâce à cet agencement, on évite qu'une particule ionisée ne vienne perturber simultanément les noeuds N1 et N3, d'une part, et les noeuds N2 et N4, d'autre part. En outre, grâce à la réalisation des transistors MN1 et MN2, d'une part, et des transistors MN3 et MN4, d'autre part, dans deux caissons de type P séparés d'un caisson de type N dans lequel sont implantés les transistors de type P, on réalise une isolation de chaque paire de noeuds de stockage de données redondants. REVENDICATIONS 1. Cellule de mémoire protégée contre des pics de courant ou de tension, comprenant un ensemble de noeuds (N1, N2, N3, et N4) de stockage de données redondants pour le stockage d'une information dans au moins une paire de noeuds complémentaires et des moyens (MP1,...MP4,MN1,..., MN4) pour restaurer une information dans son état initial après un pic de courant ou de tension modifiant l'information dans l'un des noeuds de ladite paire, à partir de l'information stockée dans l'autre noeud, caractérisée en ce que les noeuds (N1, N2, N3, et N4) de chaque paire sont implantés à l'opposé l'un de l'autre dans une zone d'un substrat délimitant la cellule de mémoire. 2. Cellule de mémoire selon la revendication 1, caractérisée en ce que les noeuds de chaque paire de noeuds sont séparés d'une distance supérieure au diamètre d'une particule ionisée susceptible d'engendrer un pic de courant ou de tension. 3. Cellule de mémoire selon la revendication 2, caractérisée en ce que les noeuds de chaque paire sont éloignés d'au moins 1 micron. 4. Cellule de mémoire selon l'une quelconque des revendications 1 à 3, caractérisée en ce que les noeuds de chaque paire sont disposés dans des puits (Cl, C2, C3) de type de conductivité opposée délimitant des jonctions isolant lesdits noeuds. 5. Cellule selon l'une quelconque des revendications 1 à 4, caractérisée en ce qu'il comporte quatre ensembles (E1, E2, E3, E4) de transistors servant au contrôle du niveau de tension de quatre noeuds de stockage de données respectifs. 6. Cellule selon la revendication 5, caractérisée en ce que chaque ensemble de transistors comporte un premier et un deuxième transistor, le premier transistor (MP1, MP2, MP3, MP4) étant un transistor MOS de type P et le deuxième transistor (MN1, MN2, MN3, MN4) étant un transistor MOS de type N, la source et le drain du premier transistor étant respectivement connectés à une tension d'alimentation et au drain du deuxième transistor, la source du deuxième transistor étant connectée à la masse. 7. Cellule selon la revendication 6, caractérisée en ce que le drain du premier transistor et la grille du deuxième transistor des premier, deuxième et troisième ensembles de transistors (El, E2, E3) sont raccordés à la grille et au drain du premier transistor des deuxième, troisième et quatrième ensembles de transistors (E2, E3, E4), respectivement. 8. Cellule selon l'une des revendications 6 et 7, caractérisée en ce que la grille et le drain du premier transistor du premier ensemble de transistors sont connectés au drain du premier transistor et à la grille du deuxième transistor du quatrième ensemble de transistors, respectivement. 9. Cellule selon l'une quelconque des revendications 6 à 8, caractérisée en ce que les deuxièmes transistors des premier et deuxième ensembles (El, E2) de transistors sont disposés dans un premier caisson de type P et en ce que les deuxièmes transistors des troisième et quatrième ensembles de transistors (E3, E4) sont disposés dans un deuxième caisson de type P, lesdits caissons de type P étant séparés par un caisson de type N dans lequel sont implantés les premiers transistors des premier, deuxième, troisième et quatrième ensembles de transistors (El, E2, E3, E4).