Brevet FR2877181A1 — publié le 20060428

La présente invention concerne des récepteurs de télévision numérique (DTV pour "Digital Television"), et concerne plus particulièrement des circuits de détection de synchronisation fiables pour l'utilisation dans ces récepteurs. Des progrès dans la technologie permettent maintenant la transmission de télévision numérique (DTV) dans la largeur de bande qui est utilisée actuellement par des transmissions de télévision NTSC (analogique). La transmission numérique offre une meilleure réception vidéo et audio. Le standard de télévision numérique (DTV) pour les Etats-Unis a été adopté le 24 décembre 1996, et il permet une transmission numérique de signaux vidéo et audio de haute qualité, en particulier la télévision à haute définition (TVHD). Depuis l'adoption du standard de télévision numérique (DTV), il y a eu un effort continu pour améliorer la conception de récepteurs de DTV. Le principal défi auquel sont confrontés des concepteurs dans la conception de récepteurs de manière à parvenir à une bonne réception, est la présence de brouillage par trajets multiples dus aux multiples trajets de signal dans le canal. Un tel brouillage par trajets multiples affecte l'aptitude du récepteur à récupérer des composantes de signal telles que le porteur et l'horloge de symbole. Par conséquent, des concepteurs ajoutent des égaliseurs à des récepteurs afin d'annuler les effets du brouillage par trajets multiples et d'améliorer ainsi la réception de signal. Dans un environnement à trajets multiples, il est important de trouver rapidement le trajet principal, mais il est quelquefois impossible de déterminer correctement le trajet principal en utilisant des récepteurs de l'art antérieur. Un récepteur de DTV comprend un syntoniseur, un démodulateur, un filtre, un détecteur de synchronisation et un égaliseur. Le format de données des signaux de DTV est représenté sur la figure 1 et la figure 2. 2877181 2 La figure 1 est un schéma illustrant la structure temporelle et les dimensions d'une trame de données de télévision numérique (DTV) comprenant une série de 313 segments, le premier segment contenant une séquence d'apprentissage d'égaliseur, en conformité avec l'art antérieur. Dans des systèmes de DTV ATSC, des données correspondant à un intervalle d'image sont transmises dans une paire de trames de données "impaire" et "paire", une trame de données étant représentée sur la figure 1. Chaque trame de données contient 313 segments, et chaque segment contient 832 symboles. La cadence de symbole pour tous les modes à bande latérale résiduelle (VSB) numériques est de 10,762 MHz, et par conséquent la période de symbole est de 92,9 ns. Ainsi, dans le Format d'Image de DTV 1 intervalle d'image = 2 trames (trame impaire et trame paire) ; 1 trame = 313 segments = 1 segment de synchronisation de trame + 312 segments de DONNEES. Les segments de transmission (données) sont compatibles avec le standard de paquet de données MPEG-2 à 188 octets, couramment utilisé dans le monde entier (incluant le standard de DTV des E.U.A.). Vingt octets de parité de Reed-Solomon pour chaque paquet de données ajoutent une redondance pour la correction d'erreur sans voie de retour (FEC pour "Forward Error Correction") pouvant aller jusqu'à 10 erreurs d'octets / paquet. Du fait que des décodeurs de Reed- Solomon corrigent des erreurs d'octets, et des octets peuvent contenir un nombre d'erreurs de bit quelconque dans une plage de 1 à 8, il est possible d'obtenir un niveau important de correction d'erreur dans le récepteur de DTV. Les quatre premiers symboles dans chaque segment sont des symboles de "synchronisation de segment" ayant la séquence [+5, -5, -5, +5]. La synchronisation de segment binaire à 4 symboles répétitive aide à la récupération d'horloge de symbole et à la délimitation de segments de données, indépendamment des données. Du fait de la nature 2877181 3 aléatoire des données, les synchronisations répétitives peuvent être extraites aisément des données par des procédés de corrélation, et peuvent procurer une synchronisation fiable en descendant jusqu'à des rapports S/B de 0 dB. Des systèmes de transmission de DTV à bande latérale résiduelle (VSB pour "Digital Vestigial-Sideband") de type numérique utilisent trois signaux supplémentaires pour la synchronisation. Un pilote de bas niveau est employé pour l'acquisition de porteur, une synchronisation de segment (dans chaque segment) est utilisée pour synchroniser l'horloge de données à la fois en fréquence et en phase, et un segment de synchronisation de trame de données est utilisé pour la synchronisation de trame et l'apprentissage d'égaliseur. Le pilote de bas niveau est créé en ajoutant une valeur de composante continue aux données de bande de base, qui ont une moyenne nulle, du fait que tous les niveaux de données de VSB (par exemple 2, 4, 8 ou 16) sont équiprobables. Après modulation, la valeur de composante continue occasionne l'ajout d'un pilote en phase au spectre de données pour la transmission. La récupération de porteur dans le récepteur d'un système de transmission de DTV VSB est effectuée en utilisant le pilote en bande de bas niveau qui est ajouté au signal de données aléatoire. Le signal pilote peut faire l'objet d'une détection synchrone en utilisant une boucle d'asservissement de fréquence et de phase (FPLL pour "Frequency-and-Phase-Locked Loop") à bande étroite. Une boucle d'asservissement de fréquence et de phase (FPLL) combine en un seul circuit une boucle de fréquence et une boucle d'asservissement de phase, et peut être employée à la fois pour l'acquisition de fréquence à large bande et la poursuite de phase à bande étroite. Lorsque la FPLL est asservie en phase, le pilote détecté est constant. Par conséquent, le pilote à bas niveau aide à la récupération de porteur indépendamment de données. 2877181 4 Une paire de trames de données VSB (un intervalle d'image de DTV) comprend une première trame (impaire) (une trame de données) et une seconde trame (paire) (une trame de données), chacune desquelles incluant un segment de synchronisation de trame de données (le premier segment dans chaque trame de données), des données, un code FEC, et des synchronisations de segments. La séquence de pseudobruit (PN) médiane, de longueur 63, constituée de segments de synchronisation de trame de données alternés, est inversée pour identifier Sync de Trame n 1 (impaire) et Sync de Trame n 2 (paire). Les données restantes dans les 312 autres segments comprennent des symboles VSB à 8 niveaux codés en treillis. Dans un signal VSB à 8 niveaux codé en treillis, il y a huit niveaux de données discrets. Dans le récepteur dans un système de transmission de DTV VSB, la récupération de synchronisation et d'horloge est généralement effectuée avec une boucle d'asservissement de phase (PLL pour "Phase-Locked Loop") à bande étroite, en utilisant le signal de synchronisation de segment, indépendamment des données. Des synchronisations de segment répétitives binaires, représentées sur les figures 1 et 2, procurent au récepteur un moyen d'extraire le signal d'horloge à partir du signal de données qui est par ailleurs rendu aléatoire. En utilisant des techniques de corrélation et un filtre de poursuite de PLL à bande étroite, il est possible de trouver la synchronisation de segment et de verrouiller l'horloge de symbole sur celle-ci. La figure 2 est un diagramme temporel de l'art antérieur illustrant la structure temporelle et les dimensions du premier segment de l'intervalle d'image de données de la figure 1, contenant: une synchronisation de segment incluant une synchronisation de segment à 4 symboles suivie d'une séquence d'apprentissage qui comprend une séquence de pseudo-bruit ayant une longueur de 511 symboles (PN511) suivie de trois séquences de pseudobruit 2877181 5 ayant chacune une longueur de 63 symboles (PN63) suivies de 128 symboles qui sont composés de divers symboles de mode, réservés et de pré-code. L'Identificateur (ID) de Niveaux de "Mode de VSB" binaire (2/4/8/16) représenté sur la figure 2, indique le mode de VSB sélectionné pour la transmission. Ainsi, dans le Segment de Synchronisation de Trame: 4 symboles sont la synchronisation de segment; 700 symboles (PN511, 3 PN63) sont les signaux d'apprentissage d'égaliseur; 24 symboles sont la différence de Mode de VSB 10; et 104 symboles sont Réservés. Le segment de synchronisation de trame de données (apprentissage) de DTV (représenté sur la figure 2), est un segment long (832 symboles) et se répète dans chaque trame de données (tous les 313 segments). Le rendement de données (des trames de données) est réduit seulement de 0,32 % (1/313) du fait de l'insertion des segments de synchronisation de trame de données (apprentissage). Le segment de synchronisation de trame de données (apprentissage) aide à la synchronisation d'intervalle d'image de données, ici encore indépendamment des données et en descendant jusqu'à des rapports S/B de 0 dB. Le segment de synchronisation d'intervalle d'image (apprentissage) peut également être utilisé comme un signal d'apprentissage de référence connu pour l'égaliseur du récepteur, et comme un moyen de détermination de conditions de signal reçu (comme le rapport S/B), et pour déterminer le trajet principal dans un environnement à trajets multiples. Comme représenté sur la figure 2, le segment de synchronisation de trame (le premier segment de chaque trame de données) comprend les quatre symboles de synchronisation de segment envisagés ci-dessus, suivis d'une séquence de pseudo-bruit ayant une longueur de 511 symboles binaires (PN511) suivie à son tour par trois séquences de pseudo-bruit ayant chacune une longueur de 63 symboles binaires (PN63). Comme les symboles de synchronisation de 2877181 6 segment, les quatre séquences de pseudobruit sont toutes composées de symboles (binaires) tirés de l'ensemble {i5, -5}. La séquence PN63 centrale est inversée dans des trames de données alternées (paires). Les séquences de pseudo-bruit sont suivies de 128 symboles, qui sont composés de divers symboles de modes, réservés et de pré-code. Du fait que les 704 premiers symboles de chaque segment de synchronisation de trame sont connus, ces symboles peuvent être utilisés comme une séquence d'apprentissage pour un égaliseur adaptatif. Les trois séquences PN63 peuvent toutes être utilisées seulement lorsque la trame particulière en cours de transmission est détectée, de façon que la polarité de la séquence centrale soit connue. La séquence de PN de 511 symboles est utilisée dans des égaliseurs longs, procurant une réduction de distorsion (linéaire) de canal exacte sur un grand intervalle de temps. Pour faciliter une réalisation d'égaliseur court, des séquences de PN de 63 symboles sont transmises dans la synchronisation d'intervalle d'image. La figure 3A est une représentation graphique illustrant des exemples de valeurs de corrélation (A, B, C, D, E) du signal de partie réelle (détecté dans un égaliseur de partie réelle dans un récepteur de DTV) dans un environnement à trajets multiples. Dans l'environnement à trajets multiples (voir les trajets multiples indiqués par A, B, C, D, E sur la figure 3A), il est important de trouver rapidement le trajet principal (indiqué sur la figure 3A par la plus grande valeur de corrélation, B). Des signaux de trajets multiples (A, C, D, E) dans le canal de diffusion peuvent arriver un grand nombre de symboles après le signal principal (B). Du fait que la récupération d'horloge, la synchronisation de segment et la synchronisation d'intervalle d'image sont accomplies indépendamment l'une de l'autre, et avant l'égaliseur, un fonctionnement presque théorique de l'égaliseur est 2877181 7 possible. De plus, l'utilisation de la modulation VSB exige généralement un seul égaliseur réel (en phase), et non deux égaliseurs complexes, et par conséquent les récepteurs de l'art antérieur ont généralement un seul égaliseur "réel" (en phase) (phase I) . Cependant, si seulement le signal de partie réelle est utilisé dans la synchronisation, il peut quelquefois être impossible dans les récepteurs de l'art antérieur de déterminer correctement le trajet principal (B). La figure 3B est une représentation graphique comparant une valeur de corrélation détectable du signal de partie réelle du trajet principal (B sur la figure 3A) au BRUIT de fond. La valeur de corrélation B du signal de partie réelle du trajet principal dépasse un niveau de seuil de bruit prédéterminé, SEUIL BRUIT, et de ce fait le récepteur de l'art antérieur utilisant un seul égaliseur de partie réelle peut déterminer correctement le trajet principal (B). S'il n'y a pas de décalage de phase, la valeur de corrélation du signal de partie réelle peut représenter le signal complet, ce qui fait que la synchronisation est déterminée conformément à la valeur de corrélation du signal de partie réelle. Le trajet ayant une valeur de corrélation maximale (par exemple B) est considéré comme le trajet principal. Le détecteur de synchronisation d'un récepteur détecte la force et la position de signaux de trajets multiples en utilisant la séquence PN511. Le détecteur de synchronisation reçoit le signal de sortie du démodulateur, qui est un signal de partie réelle (I), calcule la corrélation de la séquence PN511, pour trouver un trajet principal, et fournit ensuite en sortie un signal de commande de verrouillage et des signaux de synchronisation. Comme noté précédemment, il y a deux types de séquences PN (PN511 et PN63) qui sont une sorte de séquence d'apprentissage ou de signal d'apprentissage. 2877181 8 La figure 3C est une représentation graphique comparant une valeur de corrélation indétectable du signal de partie réelle du trajet principal à du bruit de fond lorsqu'il y a un décalage de phase. La valeur de corrélation B' du signal de partie réelle du trajet principal ne dépasse pas le niveau de seuil de bruit prédéterminé, SEUIL_BRUIT, et de ce fait le récepteur de l'art antérieur utilisant seulement un égaliseur de partie réelle ne peut pas déterminer correctement le trajet principal (B'). S'il y a un décalage de phase, la valeur de corrélation de la partie réelle du signal de trajet principal est si faible qu'il peut être difficile ou impossible de parvenir à la synchronisation. Si le niveau de signal de partie réelle est inférieur au niveau (de seuil) de bruit à cause du bruit ou des trajets multiples, etc., le détecteur de synchronisation du récepteur de l'art antérieur ne peut pas trouver le trajet principal, ce qui fait que la vitesse d'égalisation devient faible et les performances de l'égaliseur sont abaissées. Les figures 4A, 4B, 5A et 5B sont des diagrammes temporels montrant des valeurs de corrélation. Chacune des figures 4A et 5A représente des corrélations du signal de partie réelle (I) d'exemples de trajets principaux. La corrélation (a) sur la figure 4A est la valeur de Corrélation de Séquence PN511 Réelle, avec un décalage de phase de zéro. La corrélation (c) sur la figure 5A est la valeur de Corrélation de Séquence PN511 Réelle avec un décalage (rotation) de phase de 90 . Chacune des figures 4B et 5B représente des exemples de corrélation du signal de partie Imaginaire (Q) d'exemples de trajets principaux. La corrélation (b) sur la figure 4B est la valeur de Corrélation de Séquence PN511 Imaginaire, avec un décalage de phase de zéro. La corrélation (d) sur la figure 5B est la valeur de Corrélation de Séquence PN511 Imaginaire avec un décalage (rotation) de phase de 90 . 2877181 9 La figure G représente des corrélations (puissance) combinées du signal de partie Imaginaire (Q) d'un exemple de trajet principal, dans les cas de décalage de phase de zéro ou d'un décalage (rotation) de phase de 90 degrés. Dans le cas des exemples de décalage de phase de zéro (a) et (b) (figures 4A et 4B), la valeur de Corrélation PN511 Réelle est élevée et la valeur de Corrélation PN511 Imaginaire est faible, et la puissance (corrélation) totale est indiquée par (e). Dans le cas des exemples de décalage de phase de 90 degrés (c) et (d) (figures 5A et 5B), la valeur de Corrélation PN511 Imaginaire est élevée et la valeur de Corrélation PN511 Réelle est faible, mais le total est indiqué par (e). Du fait que des valeurs de corrélation de séquence PN511 Réelle et de séquence PN511 Imaginaire varient conformément au décalage (rotation) de phase, il n'est pas correct d'utiliser seulement la Valeur de Corrélation PN511 Réelle. Cependant, dans tous les cas, la puissance de la séquence PN511 (sommation des valeurs au carré du signal de partie réelle et du signal de partie imaginaire) est constante. Par conséquent, si on utilise la puissance totale (I & Q) de la séquence PN511, il est possible de trouver le trajet principal sans considérer le décalage de phase. Des modes de réalisation de la présente invention utilisent des parties Réelle (RD) et Imaginaire (ID) de signaux d'apprentissage d'égaliseur dans un signal de DTV pour détecter le segment de synchronisation d'intervalle d'image et pour fournir en sortie à un égaliseur (EQ) un signal de partie réelle (RD) à phase corrigée. Par conséquent, même lorsque le signal de partie réelle (RD) est faible, la synchronisation avec le trajet principal du signal de DTV peut être déterminée de façon fiable d'après le signal de partie réelle (I) (RD) à phase compensée (phase corrigée). Le décalage de phase peut être calculé d'après la séquence PN511 Réelle et Imaginaire et le 2877181 10 décalage de phase calculé est utilisé pour compenser la phase du signal de partie réelle appliqué à l'Egaliseur. Un mode de réalisation de la présente invention procure un récepteur de télévision numérique (DTV) comprenant: un démodulateur qui démodule des signaux de télévision et fournit en sortie des signaux d'apprentissage d'égaliseur sous la forme de données réelles (I) (RD) et de données imaginaires (Q) (ID) ; un détecteur de signal de synchronisation comprenant: un corrélateur qui corrèle les signaux d'apprentissage d'égaliseur incluant les données I et Q; un calculateur de puissance qui calcule la somme de la puissance des données I et Q corrélées; un comparateur qui compare la somme avec un seuil fixé à l'avance et fournit en sortie un signal d'indication de comparaison; une unité de commande de verrouillage de synchronisation qui contrôle le signal d'indication de comparaison et émet un signal de commande de verrouillage; et un calculateur de phase qui calcule une phase des signaux d'apprentissage d'égaliseur d'après les données I et Q et fournit en sortie un signal de décalage de phase basé sur le signal d'indication de comparaison; et un comparateur de phase qui décale la phase des données I et Q d'après le signal de décalage de phase et fournit en sortie des données I à phase réglée, sous la commande du signal de commande de verrouillage. Des données de signaux démodulés (par exemple des signaux d'apprentissage d'égaliseur) sont incluses dans les séquences PN511 et PN63, et le calculateur de phase effectue un calcul d'Arc tangente sur les données I et Q pour calculer la phase des données I et Q de la séquence PN511 et des données I et Q de la séquence PN63. Le compensateur de phase comprend un multiplieur complexe qui fait tourner les données I et Q de la phase calculée par le calculateur de phase. Le compensateur de phase fournit en sortie les données réelles (I) (RD) sous la commande du signal de 2877181 11 commande de verrouillage. Le signal de commande de verrouillage est émis par l'unité de commande de verrouillage de synchronisation sur la base de la détection d'un nombre prédéterminé (Seuil2) d'apparitions du signal d'indication de comparaison à un niveau indiquant une puissance supérieure à un niveau (premier niveau de seuil) (par exemple en détectant combien de fois le trajet principal apparaît dans la même position pour 7 trames). Le récepteur de télévision numérique (DTV) peut comprendre en outre un circuit de direction (qui détermine une direction d'après des données PN63 corrélées), et un générateur de signal de synchronisation (qui génère des signaux de synchronisation sous la commande du signal de commande de verrouillage) ; et un égaliseur (qui reçoit les données I à phase réglée provenant du compensateur de phase et égalise les données reçues). Un autre mode de réalisation de l'invention procure un procédé de génération de signaux de synchronisation dans un récepteur de télévision numérique, comprenant les opérations consistant à démoduler des signaux de télévision et émettre en sortie des signaux d'apprentissage d'égaliseur sous la forme de données réelles (I, En Phase, phase I) et imaginaires (Q, phase Q) ; détecter un signal de synchronisation en: corrélant les données I et Q; calculant la somme de la puissance des données I et Q corrélées; comparant la somme avec un seuil fixé à l'avance et fournissant en sortie un signal d'indication de comparaison; contrôlant le signal d'indication de comparaison et fournissant en sortie un signal de commande de verrouillage; et calculant une phase des signaux d'apprentissage d'égaliseur d'après les données I et Q et fournissant en sortie un signal de décalage de phase d'après le signal d'indication de comparaison; et régler la phase des données I et Q d'après le signal de décalage de phase et fournir en sortie des données I à phase réglée, sous la commande du signal de commande de verrouillage. 2877181 12 Les signaux d'apprentissage d'égaliseur comprennent des séquences PN511 et PN63, et le procédé peut en outre inclure la détermination d'une direction d'après des données PN63 corrélées; et le calcul d'une phase des données I et Q de séquence PN511 et des données I et Q de séquence PN63. Le signal de commande de verrouillage est fourni en sortie sur la base d'un nombre prédéterminé d'apparitions (nombre de fois) du signal d'indication de comparaison à un niveau indicatif (par exemple en détectant combien de fois le trajet principal apparaît dans la même position pour 7 trames). Un calcul d'Arc tangente est effectué sur les données I et Q pour calculer la valeur de décalage de phase 15; et les données I et Q sont compensées en phase d'après la valeur de décalage de phase. Les données I compensées sont égalisées et fournies en sortie sous la commande du signal de commande de verrouillage, et le procédé génère des signaux de synchronisation sous la commande du signal de commande de verrouillage. Un autre mode de réalisation de l'invention procure un détecteur de signal de synchronisation comprenant: un corrélateur qui corrèle des signaux d'apprentissage d'égaliseur incluant des données I et Q; un calculateur de puissance qui calcule la somme de la puissance des données I et Q corrélées; un comparateur qui compare la somme avec un seuil fixé à l'avance et fournit en sortie un signal d'indication de comparaison; une unité de commande de verrouillage de synchronisation qui contrôle le signal d'indication de comparaison et fournit en sortie un signal de commande de verrouillage; un calculateur de phase qui calcule une phase des signaux d'apprentissage d'égaliseur d'après les données I et Q et fournit en sortie un signal de décalage de phase d'après le signal d'indication de comparaison et un générateur de signaux de 2877181 13 synchronisation qui génère des signaux de synchronisation pour l'utilisation dans la synchronisation de signaux de télévision, sous la commande du signal de commande de verrouillage. L'homme de l'art comprendra les modes de réalisation de la présente invention grâce à la description détaillée d'exemples de modes de réalisation de celle-ci, se référant aux dessins annexés. Sur les figures 1 et 2, et la figure 8B, les nombres écrits indiquent des dimensions (par exemple en unités de "segments", "symboles", "niveaux", et ordonnées) et non des références d'éléments. Dans les autres dessins, des éléments semblables sont désignés par des numéros de référence semblables. La figure 1 est un schéma illustrant la structure temporelle et les dimensions d'une trame de données, comprenant une série de 313 segments, le premier segment contenant une séquence d'apprentissage, en conformité avec l'art antérieur; la figure 2 est un diagramme temporel illustrant la structure temporelle et les dimensions du premier segment de l'intervalle d'image de données de la figure lA contenant une synchronisation de segment ayant une longueur de 4 symboles suivie par une séquence d'apprentissage qui comprend une séquence de pseudo-bruit ayant une longueur de 511 symboles (PN511) suivie par trois séquences de pseudobruit ayant chacune une longueur de 63 symboles (PN63), en conformité avec l'art antérieur; la figure 3A est une représentation graphique illustrant un exemple de profil de trajets multiples (A, B, C, D, E) ; la figure 3B est une représentation graphique comparant une valeur de corrélation détectable du signal de partie réelle du trajet principal B (sur la figure 3A) avec le bruit de fond; la figure 3C est une représentation graphique comparant une valeur de correction indétectable du signal de partie réelle avec le bruit de fond, lorsqu'il y a un décalage de phase; les figures 4A et 4B sont des diagrammes temporels montrant des valeurs de corrélation de la partie réelle du 5 signal du trajet principal les figures 5A et 5B sont des diagrammes temporels montrant des valeurs de corrélation de la partie imaginaire du signal du trajet principal; la figure 6 est un diagramme temporel montrant la 10 puissance totale (des parties réelle et imaginaire) des figures 4A et 4B ou des figures 5A et 5B; la figure 7 est un schéma synoptique de circuits illustrant un récepteur de DTV comprenant un Détecteur de Signal de Synchronisation conforme à un mode de réalisation de la présente invention; la figure 8A est un schéma synoptique de circuits détaillé illustrant le Détecteur de Signal de Synchronisation dans le récepteur de DTV de la figure 7; la figure 8B est un diagramme temporel d'une multiplicité de signaux de synchronisation émis par le Générateur de Signaux de Synchronisation du Détecteur de Signal de Synchronisation sur la figure 8; la figure 9 est un schéma synoptique de circuits détaillé illustrant le Calculateur de Phase dans le 25 Détecteur de Signal de Synchronisation de la figure 8A, utilisant tan-1 (Q/I) ; la figure 10 est un schéma synoptique de circuits détaillé illustrant le Comparateur de Phase dans le récepteur de télévision numérique DTV de la figure 7; et la figure 11 est un organigramme illustrant un procédé de génération de signaux de synchronisation dans un récepteur de télévision numérique, conforme à un mode de réalisation de la présente invention. La figure 7 est un schéma synoptique de circuits illustrant un récepteur de télévision numérique (DTV) comprenant un Détecteur de Signal de Synchronisation 440 et 2877181 15 un Comparateur de Phase 430 conforme à un mode de réalisation de la présente invention. Le récepteur de DTV comprend des composants de l'art antérieur, incluant une antenne connectée à un syntoniseur (410), un circuit Démodulateur 420 et un Egaliseur (EQ 450). Le Syntoniseur (410) reçoit le signal à 6 MHz (UHF ou VHF) provenant d'une antenne externe (représentée). Le circuit Démodulateur 420 comprend un Convertisseur Analogique - Numérique (CAN 421), un circuit de Récupération de Porteur (424), un circuit de Filtrage et d'Echantillonnage (422), un circuit de Récupération d'Horloge de Symbole (423), un circuit de signal Réel (DCRM 425) et un circuit de signal Imaginaire (DCRM 426). La Récupération de Porteur (424) dans le système de DTV est effectuée en utilisant le pilote en bande, à bas niveau, qui est ajouté par l'émetteur (non représenté)au signal de données aléatoire. La présence d'un pilote à bas niveau permet au récepteur de DTV (VSB) de verrouiller directement la fréquence sur le signal entrant, sans utiliser des boucles d'élévation au carré pour éliminer la modulation biphase. On peut employer pour effectuer la Récupération de Porteur une boucle de fréquence et d'asservissement de phase (FPLL) qui combine en un seul circuit à la fois une boucle de fréquence et une boucle d'asservissement de phase. L'objectif du circuit de Récupération d'Horloge de Symbole {423) est d'échantillonner des signaux de message au récepteur pour obtenir les meilleures performances. Un procédé simple pour récupérer l'horloge de symbole est mis en uvre en utilisant une boucle de verrouillage de retard (DLL pour "Delay-Locked Loop"). Après que les signaux en phase et en quadrature ont traversé un filtre adapté 422, une boucle de verrouillage de retard dans le circuit de Récupération d'Horloge de Symbole {423) tente de trouver les crêtes dans les formes d'onde de sortie. 2877181 16 L'égaliseur / annuleur de fantômes (EQ 450) compense des distorsions de canal, telles que des distorsions de trajets multiples, une inclinaison et des fantômes. Ces distorsions peuvent avoir leur origine dans le canal de transmission (par exemple un mouvement du récepteur, une distorsion de phase) ou peuvent résulter de composants imparfaits dans le récepteur. Une fois que le récepteur de DTV a acquis le segment de synchronisation de code de synchronisation de trame (apprentissage d'égaliseur), il peut utiliser la séquence pseudo-aléatoire dans celui-ci pour générer des signaux d'apprentissage d'égaliseur pour commander un égaliseur adaptatif (EQ 450) pour annuler les effets des distorsions, pour permettre une démodulation exacte des données. Dans des modes de réalisation de la présente invention, l'égaliseur adaptatif (EQ 450) reçoit des signaux de partie réelle (RD) à phase corrigée. Par conséquent, même lorsque le signal de partie réelle (RD) est faible, une démodulation de données exacte peut être effectuée avec le signal de partie réelle {I) (RD) à phase compensée {phase corrigée), conformément à des modes de réalisation de la présente invention. Le décalage de phase est calculé d'après les séquences PN511 Réelle et Imaginaire, et le décalage de phase calculé est utilisé pour compenser la phase du signal de partie réelle appliqué à l'Egaliseur EQ 450. Le récepteur de télévision numérique (DTV) de la figure 7 comprend en outre un Détecteur de Signal de Synchronisation 440 et un Comparateur de Phase 430. Le Détecteur de Signal de Synchronisation 440 reçoit le signal de données de partie Réelle (Phase I) (RD) et le signal de partie Imaginaire (Phase Q) (ID) provenant du circuit Démodulateur 420 et fournit en sortie les SIGNAUX DE SYNCHRONISATION (voir la figure 8B) et un signal de décalage de phase PHV indiquant le décalage de phase entre le signal de données de partie Réelle (Phase I) (RD) et les signaux de partie Imaginaire (Phase Q) (ID). 2877181 17 Le Détecteur de Signal de Synchronisation 440 détecte les segments de synchronisation périodiques (voir les figures 1 & 2) de chaque trame de données reçue, en corrélant un code de pseudo-bruit (par exemple PN511) consistant en une réplique stockée, avec les données pseudo-aléatoires (PN511) détectées de manière synchrone, codées dans les segments de synchronisation reçus, pour la synchronisation d'intervalle d'image et l'apprentissage d'égaliseur. En se référant à la figure 8A, on note que le Détecteur de Signal de Synchronisation 440 comprend une paire de corrélateurs de 511 symboles (voir 441 et 442 sur la figure 8A) et une paire de corrélateurs de 63 symboles (voir 443 et 444 sur la figure 8A), et recherche les segments de synchronisation d'intervalle d'image (trame) (segment de code de synchronisation d'intervalle d'image) apparaissant à la cadence de répétition spécifiée (une fois par trame de données). Lorsque le segment de synchronisation d'Intervalle d'Image (Trame) périodique est détecté, le Détecteur de Signal de Synchronisation 440 est activé pour se verrouiller sur le segment de synchronisation d'intervalle d'image (trame) échantillonné et réalise la synchronisation d'intervalle d'image / trame. Au moment où est atteint un niveau prédéfini de confiance (en utilisant un comparateur à seuil 500 sur la figure 8A) dans le fait que le segment de synchronisation d'intervalle d'image (trame) a été trouvé, des circuits de récepteur venant à la suite ont leurs entrées d'horloge attaquées de façon correspondante par les Signaux de Synchronisation fournis en sortie par un Générateur de Signaux de Synchronisation (502 sur la figure 8A) activé par le signal de VERROUILLAGE de synchronisation. Le Compensateur de Phase 430 reçoit des signaux d'apprentissage d'égaliseur consistant en séquences de pseudo-bruit PN (par exemple PN511) , sous la forme de signaux de données de partie Réelle (Phase I) (RD) et de données de partie Imaginaire (Phase Q) (ID), provenant du 2877181 18 circuit Démodulateur 420, et il reçoit la valeur de décalage de phase (PHV pour "Phase Offset Value") et le signal de commande de verrouillage (VERROUILLAGE) provenant du Détecteur de Signal de Synchronisation 440, et il fournit en sortie vers l'égaliseur (EQ 450) le signal de données de partie réelle (I) (RD) à phase corrigée, sous la commande du signal de commande de verrouillage (VERROUILLAGE). Le Compensateur de Phase 430 reçoit le signal de partie réelle (RD) et élimine le décalage de phase (comme indiqué par le signal PHV) dans le signal de partie réelle (RD) et émet vers l'égaliseur (EQ 450) un signal de partie réelle (RD) à phase compensée. La figure 8A est un schéma synoptique de circuits détaillé illustrant le Détecteur de Signal de Synchronisation 440 dans le récepteur de DTV de la figure 7. Le Détecteur de Signal de Synchronisation 440 reçoit les données réelles (I, En Phase, phase I) et imaginaires (Q, phase Q), et génère des SIGNAUX DE SYNCHRONISATION d'intervalle d'image (voir la figure 8B) et un signal de commande de VERROUILLAGE, et une valeur de décalage de phase (PHV) qui est une différence de phase. Le Détecteur de Signal de Synchronisation 440 comprend: des Corrélateurs 441-444; un Calculateur de Phase 448; un Circuit de Direction de Séquence PN63, 449; des Circuits d'Elévation au Carré 512 & 514; un circuit de Sommation 513; un Comparateur à Seuil 500; une Unité de Commande de Verrouillage de Synchronisation 501; et un Générateur de Signaux de Synchronisation 502. Chacun des Corrélateurs (441, 442, 443 et 444) reçoit des signaux RD ou ID et fournit en sortie une valeur de corrélation basée sur ces signaux. Chacun des corrélateurs calcule une fonction de corrélation entre tous les bits reçus des données d'apprentissage d'égaliseur d'entrée et un mot de synchronisation pré-chargé (par exemple des codes PN511). 2877181 19 Les données d'apprentissage d'égaliseur I ou Q reçues, appliquées à chacun des Corrélateurs (441, 442, 443 et 444) sont retardées (par exemple de quelques unités d'échantillonnage) et multipliées (par exemple par certaines valeurs de registres stockées) dans ceux-ci, et les produits sont fournis en sortie en tant que valeurs de corrélation. Les valeurs de registres sont des constantes de corrélation fixées à l'avance qui sont stockées dans des registres (non représentés). Les informations de sortie des Corrélateurs I 441 & 444 sont un flux de bits numérique représentant la corrélation échantillon par échantillon des données d'apprentissage d'égaliseur réelles (I) RD, reçues avec la réplique de mot de synchronisation stockée (dans une mémoire non représentée) respectivement pour les parties PN511 et PN63 du segment. La fonction de corrélation I présente un pic lorsqu'un mot de synchronisation I se trouve dans les données réelles (I) (RD) échantillonnées reçues. De façon similaire, chacun des corrélateurs Q 442 & 443 calcule une fonction de corrélation entre les répliques de mot de synchronisation Q en quadrature stockées à l'avance (par exemple PN511 et PN63 Q, stockées dans une mémoire non représentée), et les données en quadrature (Q) (ID) échantillonnées reçues. Les informations de sortie d'une paire correspondante de corrélateurs I et Q 441 et 442 sont appliquées à des blocs d'élévation au carré respectifs, 514 et 512, dans l'Unité de Calculateur de Puissance 445. L'Unité de Calculateur de Puissance 445 comprend 2 blocs d'élévation au carré (512 & 514) et un bloc de sommation 513. L'Unité de Calculateur de Puissance 445 fournit en sortie un signal (vers le Comparateur à Seuil 500) qui représente la corrélation (puissance) totale en élevant au carré les valeurs de corrélation PN511 I et Q et en additionnant les valeurs au carré. 2877181 20 Les signaux de sortie des blocs d'élévation au carré 511 et 512 représentent respectivement les valeurs au carré des opérations de corrélation I et Q séparées. Les informations de sortie des blocs d'élévation au carré sont ensuite appliquées à un bloc de sommation 513 pour obtenir la corrélation (puissance) I et Q totale. Les signaux de corrélation I et Q élevés au carré sont donc sommés ensemble pour former un signal d'enveloppe au carré qui représente la somme des carrés des signaux de corrélation I et Q. En l'absence d'un déphasage induit par le canal (par exemple un décalage de phase occasionné par un canal radio ayant un changement fortement variable dans la phase), une grande amplitude de l'enveloppe au carré du signal de corrélation (signal fourni en sortie par le bloc de sommation 513) indique une corrélation dans le signal de données de partie réelle (I) (RD) et indique une base explicite pour la détermination d'un emplacement de départ (trajet principal) pour un segment de synchronisation particulier. S'il n'y a pas de décalage de phase, la valeur de corrélation du signal de données de partie réelle (I) (RD) peut représenter le signal entier, ce qui fait que la synchronisation peut être déterminée conformément à la valeur de corrélation du signal de données de partie réelle (I) (RD) (le trajet ayant une valeur de corrélation maximale étant considéré comme le trajet principal). Cependant, lorsqu'il y a un déphasage (par exemple un décalage occasionné par un canal radio ayant un changement aléatoire et fortement variable dans la phase), une ambiguïté de phase ou une distorsion par trajets multiples peut empêcher une détermination rapide et précise du trajet principal à partir du signal de partie réelle (I) (RD). S'il y a un décalage de phase, bien que le signal original soit le trajet principal, la valeur de corrélation du signal de données de partie réelle (I) (RD) sera faible. 2877181 21 L'information de sortie du bloc de sommation 513 est ensuite dirigée vers le Comparateur à Seuil 500, dans lequel le signal de corrélation sommé est comparé avec une valeur de seuil prédéterminée (bruit). Le Comparateur à Seuil (500) compare la corrélation (puissance) totale avec une valeur de seuil prédéterminée (bruit) et permet une détermination du trajet principal qui a la puissance maximale. La valeur de seuil (bruit) représente la valeur de corrélation admissible minimale qui représenterait un segment de synchronisation détecté. Si l'information de sortie sommée est plus grande que la valeur de seuil (bruit), un signal de détection de segment de synchronisation est généré et appliqué à l'Unité de Commande de Verrouillage de Synchronisation 501. Le Calculateur de phase (448) calcule la phase des signaux VSB reçus, en utilisant des valeurs de corrélation PN511 de Données Réelles (I) (RD) et de Données Imaginaires (Q) (ID) et génère la valeur (de décalage) de phase (PHV), qui est une différence de phase. Si les valeurs de corrélation PN63 des Données Réelles (I) (RD) et des Données Imaginaires (Q) (ID) sont utilisées, il est possible d'effectuer un calcul plus exact. Le Calculateur de Phase {448) est décrit de façon plus détaillée en relation avec la figure 9. Le Circuit de Direction de Séquence PN63 (449) émet le signal de direction (DIR) conformément aux valeurs de corrélation PN63 (I & Q). Par exemple, si la valeur de corrélation PN63 représente la trame "impaire" d'un intervalle d'image de données, le signal DIR est fourni en sortie dans un état HAUT, et si la valeur de corrélation PN63 représente la trame "paire" d'un intervalle d'image de données, le signal DIR est fourni en sortie avec un état BAS. L'Unité de Commande de Verrouillage de Synchronisation (501) compte le nombre d'occurrences périodiques du fait que la corrélation (puissance) totale 2877181 22 maximale dépasse le seuil (bruit) (ce qui indique le trajet principal), et lorsqu'un nombre de fois, de seuil prédéterminé, est atteint, elle fournit en sortie des signaux VERROUILLAGE (signal de commande de verrouillage) et CV (comptage). Si le nombre compté est plus grand que le nombre de fois de seuil, le signal VERROUILLAGE est au niveau haut et les Signaux de Synchronisation sont verrouillés et le générateur de signaux de synchronisation (502), le compensateur de phase (430) et l'égaliseur (450) fonctionnent. Le Générateur de Signaux de Synchronisation (502) fournit en sortie les Signaux de Synchronisation illustrés sur la figure 8B sous l'effet de l'activation par le signal de verrouillage de synchronisation VERROUILLAGE. La figure 8B est un diagramme temporel illustrant la multiplicité de signaux de synchronisation (tous ne sont pas représentés à la même échelle) fournis en sortie par le Générateur de Signaux de Synchronisation (502) du Détecteur de Signal de Synchronisation 440 sur les figures 7 et 8A, lorsqu'un signal de verrouillage de synchronisation, VERROUILLAGE, est actif. Le signal de synchronisation de Segment (SYNC SEG) est à l'état logique haut pendant un symbole par segment. Le signal de synchronisation de Trame (TRAME 1) est à l'état logique haut pendant un symbole par trame de données (impaire ou paire), et au même symbole auquel le signal de synchronisation de Segment est à l'état logique haut. Le signal de synchronisation de 313 segments (TRAME 313s) alterne entre des états logiques avec une période de 313 segments, pour indiquer si la trame de données présente est une Trame Impaire ou Paire. Le signal de synchronisation de 704 symboles (TRAME_704) est à l'état logique haut pendant les 704 premiers symboles (704 = 4 symboles (synchronisation de segment) + 511 symboles (PN511) + 189 symboles (3 x PN63)) de chaque premier segment (segment de synchronisation) de chaque trame de données. Le signal de 2877181 23 synchronisation de 832 symboles (TRAME 832) est à l'état logique haut pendant les 832 premiers symboles du premier segment pour chaque trame de données. Le signal de synchronisation de 511 symboles (TRAME_511) est à l'état logique haut pendant le signal d'apprentissage d'égaliseur à pseudo-bruit long, de 511 symboles, PN511, de chaque trame de données. La figure 9 est un schéma synoptique de circuits détaillé illustrant le Calculateur de Phase 448 dans le Détecteur de Signal de Synchronisation de la figure 8A. Le Calculateur de Phase (448) calcule la différence de phase entre les données I et Q PN511 (et/ou les données I et Q PN63), en accomplissant un calcul d'Arc tangente sur les données I et Q. Le calcul d'Arc tangente est effectué sur les données Réelles (I) (RD) et les données Imaginaires (Q) (ID), pour calculer la valeur (de décalage) de phase (PHV). Le calcul d'Arc tangente est effectué dans un circuit d'Arc tangente portant la désignation tan-1(Q/I), dont les informations d'entrée sont les données Réelles (I) (RD) et les données Imaginaires (Q) (ID), et dont l'information de sortie est la valeur (de décalage) de phase active PHV. Le circuit d'Arc tangente portant la désignation tan- 1(Q/I) peut inclure une table de consultation d'Arc tangente (non représentée) qui peut être utilisée pour effectuer le calcul d'Arc tangente, et peut être réalisée sous la forme d'une mémoire morte ou d'un algorithme CORDIC. Les informations d'entrée I et Q du circuit d'Arc tangente portant la désignation tan-1(Q/I) peuvent être sélectionnées de manière dynamique par les multiplexeurs MUX1 et MUX2, commandés en commun qui, fonctionnant ensemble, effectuent une sélection entre une première paire de données I et Q (RD PN511 & ID PN511) ou une seconde paire de données I et Q (RD PN63 & ID PN63), d'après la valeur logique ("1" ou "0") de leurs entrées de commande connectées en commun. Un troisième multiplexeur MUX3 fonctionne comme une porte ET de façon à fournir en sortie 2877181 24 un signal sélectionné parmi le signal d'Arc tangente (des signaux I et Q), ou un signal nul "0", en tant que valeur (de décalage) de phase PHV, sur la base du signal émis par le Comparateur à Seuil 500 (voir la figure 8A). La figure 10 est un schéma synoptique de circuits détaillé illustrant le Compensateur de Phase 430 dans le récepteur de télévision numérique DTV de la figure 7. Le Compensateur de Phase 430 comprend un multiplieur complexe MX1 connecté fonctionnellement à un multiplexeur MUX4. Le multiplieur complexe MX1 fait tourner les données I et Q de la différence de phase (valeur de décalage PHV) calculée par le Calculateur de Phase 448. Le Multiplexeur fonctionne comme une porte ET de façon à fournir en sortie vers l'égaliseur EQ 450 un signal sélectionné parmi les données I à phase réglée ou un signal nul "0", sous la commande du signal de commande de verrouillage VERROUILLAGE. Par conséquent, le Compensateur de Phase 430 décale la phase des données I et Q sur la base des composantes réelle et imaginaire du signal de décalage de phase (PHV), et il fournit en sortie les données I à phase réglée (sous la commande du signal de commande de verrouillage). RPHV est le signal complexe de cosinus(PHV), pour la partie réelle; IPHV est le signal complexe de sinus(PHV), pour la partie imaginaire. La figure 11 est un organigramme illustrant un procédé de génération de signaux de synchronisation dans un récepteur de télévision numérique conforme à un mode de réalisation de la présente invention. Le procédé démarre à l'étape Si au moment de la disponibilité de signaux de télévision numérique (DTV) démodulés, incluant des signaux d'apprentissage d'égaliseur sous la forme de données réelles (I, En Phase, phase I) (RD) et de données imaginaires (Q, phase Q) (ID). A l'Etape S5, un Compteur COMPTE est restauré à zéro. Les données réelles (I, En Phase, phase I) (RD) et les données imaginaires (Q, phase Q) (ID) disponibles sont reçues à l'étape S10. 2877181 25 Un signal de synchronisation de segment pour le trajet principal est détecté de la façon suivante à l'étape S20, chacune des données I et Q (signaux d'apprentissage d'égaliseur) d'une séquence PN (par exemple PN511) est corrélée avec une séquence PN de réplique. Dans certains modes de réalisation de l'invention, les signaux d'apprentissage d'égaliseur peuvent inclure à la fois des séquences PN511 et PN63, et le procédé peut en outre inclure: la détermination d'une direction (indiquant des trames Impaire ou Paire), d'après des données PN63 corrélées; et le calcul d'un décalage de phase des données I et Q PN511 et des données I et Q PN63. A l'étape S30, le total de la puissance combinée des données I et Q corrélées est calculé. A l'étape S40, la somme de la puissance combinée des données I et Q corrélées, calculée à l'étape 530, est comparée avec un Seuil (bruit) prédéterminé. L'étape S40 peut être accomplie par le comparateur à seuil 500 sur la figure 8A. Si, à une étape de décision de branchement S50, la Puissance calculée (de l'étape S30) est plus grande que le Seuil (bruit) (OUI), alors un signal d'indication de comparaison actif est fourni en sortie et les étapes S52 et S55 sont accomplies à la suite, et les étapes S60, S70, S80 et S90 peuvent être accomplies. Si, à la place, à l'étape de décision de branchement S50, la Puissance calculée (de l'étape S30) est inférieure au Seuil (bruit), (NON), alors l'étape S45 (déverrouillage de synchronisation) est accomplie, et le compteur COMPTE est restauré à zéro (S5) et les étapes S10, S20, S30 et S40 sont répétées jusqu'à ce que la Puissance calculée (de l'étape S30) soit supérieure au Seuil (bruit) {OUI) . Si, à l'étape de décision de branchement S50, la Puissance calculée (de l'étape S30) est plus grande que le Seuil (bruit) (OUI), alors le compteur COMPTE sera incrémenté {étape S52) et ensuite comparé (S55) avec un nombre (entier) prédéterminé (Seuil2). S'il est détecté (à 2877181 26 l'étape S55) que le compteur COMPTE est plus grand que le nombre prédéterminé, les étapes S60, S70, S80 et S90 sont accomplies ensuite. Si, par exemple, le nombre prédéterminé (Seuil2) est 6, alors les Etapes S60, S70, S80 seront accomplies pendant que le compteur Compte est égal à 7 ou plus. Dans d'autres modes de réalisation de l'invention, le compteur Compte peut être décrémenté (par exemple à la place de l'Etape 5), au lieu d'être restauré à zéro (Etape S5), dans le cas où (à l'étape de décision de branchement S50), la Puissance calculée (de l'étape S30) est inférieure au Seuil (bruit), (NON). Dans d'autres modes de réalisation de l'invention, le compteur Compte peut être limité à une certaine valeur de comptage maximale (par exemple 7, 8, 9, etc., avec Seuil2 = 6), au lieu d'être toujours incrémenté (Etape S52). Par conséquent, le compteur Compte fonctionne comme une "fenêtre de rétro-observation", pour déterminer le nombre de fois que la Puissance calculée (de l'étape S30) a été supérieure au Seuil (bruit), (OUI), à l'intérieur de la "fenêtre de rétro-observation" (par exemple de sept trames). A l'étape 560, un signal de commande de verrouillage (VERROUILLAGE) indiquant un Verrouillage de Synchronisation est activé en contrôlant le signal d'indication de comparaison de l'étape S50. L'étape S60 peut être exécutée par l'unité de commande de verrouillage de synchronisation 501 sur la figure 8A. Le signal de commande de verrouillage peut être fourni en sortie sur la base d'un nombre prédéterminé d'apparitions du signal d'indication de comparaison, pendant que la somme de la puissance dépasse le seuil (bruit) fixé à l'avance. A l'étape S70, le Décalage de Phase entre les données I et Q est calculé et fourni en sortie sous la forme d'un signal de décalage de phase PHV. Par conséquent, l'étape S70 comprend le calcul d'une phase des signaux d'apprentissage d'égaliseur d'après les données I et Q, et l'émission en sortie d'un signal de décalage de phase PHV 2877181 27 (par exemple sur la base du signal d'indication de comparaison). Le calcul du décalage de phase des données I et Q peut inclure l'accomplissement d'un calcul d'Arc tangente sur les données I et Q, pour calculer la valeur de décalage de phase PHV. L'étape S70 peut être exécutée par le calculateur de phase 448 sur la figure 8A. A l'étape S80, le Décalage de Phase entre les données I et Q est corrigé (compensé) en utilisant le décalage de phase calculé (signal PHV). Par conséquent, l'étape S80 comprend le réglage de la phase des données I et Q sur la base du signal de décalage de phase PHV, et l'émission des données Réelles (I) (RD) à phase réglée, sous la commande du signal de commande de verrouillage. Les données Réelles I compensées (à phase réglée) sont égalisées et sont émises sous la commande du signal de commande de verrouillage VERROUILLAGE, et le procédé génère ensuite des signaux de synchronisation sous la commande du signal de commande de verrouillage. L'étape S80 peut être exécutée par le Compensateur de Phase 430 sur la figure 7. A l'étape S90, une multiplicité de Signaux de Synchronisation utiles (par exemple comme indiqué en détail sur la figure 8B) sont générés sur la base du signal de VERROUILLAGE de synchronisation activé à l'étape 560. L'étape S90 peut être exécutée par le générateur de Signaux de Synchronisation sur la figure 8A. Après avoir ainsi décrit des exemples de modes de réalisation de la présente invention, on notera que l'invention définie par les revendications annexées n'est pas limitée par des détails particuliers présentés dans la description ci-dessus, du fait que de nombreux changements apparents de celle-ci sont possibles, sans sortir de son esprit ou de son cadre, comme revendiqué ci-après. REVENDICATIONS 1. Récepteur de télévision numérique (DTV pour "Digital Television"), caractérisé en ce qu'il comprend: un démodulateur (420) qui démodule des signaux de télévision et fournit en sortie des signaux d'apprentissage d'égaliseur sous la forme de données réelles (I) et imaginaires (Q) ; un détecteur de signal de synchronisation (440), comprenant: un corrélateur (441-444) qui corrèle les signaux d'apprentissage d'égaliseur incluant les données I et Q; un calculateur de puissance (445) qui calcule la somme de la puissance des données I et Q corrélées; un comparateur (500) qui compare la somme avec un seuil fixé à l'avance et fournit en sortie un signal d'indication de comparaison; une unité de commande de verrouillage de synchronisation (501) qui contrôle le signal d'indication de comparaison et fournit en sortie un signal de commande de verrouillage; et un calculateur de phase {448) qui calcule une phase des signaux d'apprentissage d'égaliseur d'après les données I et Q et fournit en sortie un signal de décalage de phase basé sur le signal d'indication de comparaison; et un compensateur de phase (430) qui décale la phase des données I et Q d'après le signal de décalage de phase et fournit en sortie des données I à phase réglée, sous la commande du signal de commande de verrouillage. 2. Récepteur de télévision numérique (DTV) selon la revendication 1, caractérisé en ce que les signaux d'apprentissage d'égaliseur comprennent des séquences PN511 et PN63. 3. Récepteur de télévision numérique (DTV) selon la revendication 2, caractérisé en ce qu'il comprend en outre un circuit de direction (449) qui détermine une direction d'après des données PN63 corrélées. 4. Récepteur de télévision numérique (DTV) selon la 35 revendication 2, caractérisé en ce que le calculateur de 2877181 29 phase (448) calcule la phase des données I et Q PN511 et des données I et Q PN63. 5. Récepteur de télévision numérique (DTV) selon la revendication 1, caractérisé en ce que l'unité de commande de verrouillage de synchronisation (501) fournit en sortie le signal de commande de verrouillage sur la base d'un nombre prédéterminé d'apparitions du signal d'indication de comparaison à un niveau indiquant que la somme de la puissance dépasse le seuil fixé à l'avance. 6. Récepteur de télévision numérique (DTV) selon la revendication 1, caractérisé en ce que le calculateur de phase (448) effectue un calcul d'Arc tangente sur les données I et Q pour calculer la phase. 7. Récepteur de télévision numérique (DTV) selon la revendication 6, caractérisé en ce que le compensateur de phase (430) comprend un multiplieur complexe qui fait tourner les données I et Q de la phase calculée par le calculateur de phase (448). 8. Récepteur de télévision numérique (DTV) selon la revendication 1, caractérisé en ce que le compensateur de phase (430) fournit en sortie les données I sous la commande du signal de commande de verrouillage. 9. Récepteur de télévision numérique (DTV) selon la revendication 1, caractérisé en ce qu'il comprend en outre un générateur de signaux de synchronisation (502) qui génère des signaux de synchronisation sous la commande du signal de commande de verrouillage. 10. Récepteur de télévision numérique (DTV) selon la revendication 1, caractérisé en ce qu'il comprend en outre un égaliseur (450) qui reçoit les données I à phase réglée provenant du compensateur de phase (430) et égalise les données reçues. 11. Procédé de génération de signaux de synchronisation dans un récepteur de télévision numérique, 35 caractérisé en ce qu'il comprend les opérations consistant à . démoduler des signaux de télévision et fournir en 2877181 30 sortie des signaux d'apprentissage d'égaliseur sous la forme de données réelles (I) et imaginaires (Q) ; détecter un signal de synchronisation en: corrélant les données I et Q (S20) ; calculant la somme de la puissance des données 1 et Q corrélées (S30) ; comparant la somme avec un seuil fixé à l'avance et fournissant en sortie un signal d'indication de comparaison (S40) ; contrôlant le signal d'indication de comparaison et fournissant en sortie un signal de commande de verrouillage; et calculant une phase des signaux d'apprentissage d'égaliseur d'après les données I et Q et fournissant en sortie un signal de décalage de phase sur la base du signal d'indication de comparaison (S70) ; et régler la phase des données I et Q d'après le signal de décalage de phase et fournir en sortie des données I à phase réglée, sous la commande du signal de commande de verrouillage (S80). 12. Procédé selon la revendication 11, caractérisé en ce que les signaux d'apprentissage d'égaliseur comprennent des séquences PN511 et PN63. 13. Procédé selon la revendication 12, caractérisé en ce qu'il comprend en outre la détermination d'une direction sur la base de données PN63 corrélées. 14. Procédé selon la revendication 12, caractérisé en ce qu'il comprend en outre le calcul d'une phase des 25 données I et Q PN511 et des données I et Q PN63. 15. Procédé selon la revendication 11, caractérisé en ce que le signal de commande de verrouillage est fourni en sortie sur la base d'un nombre prédéterminé d'apparitions du signal d'indication de comparaison à un niveau indiquant que la somme de la puissance dépasse le seuil fixé à l'avance. 16. Procédé selon la revendication 11, caractérisé en ce qu'un calcul d'Arc tangente est effectué sur les données I et Q pour calculer la valeur de décalage de phase (S70). 2877181 31 17. Procédé selon la revendication 16, caractérisé en ce que la phase des données I et Q est compensée d'après la valeur de décalage de phase (S80). 18. Procédé selon la revendication il, caractérisé en ce que les données I compensées sont fournies en sortie sous la commande du signal de commande de verrouillage. 19. Procédé selon la revendication 11, caractérisé en ce qu'il comprend en outre la génération de signaux de synchronisation sous la commande du signal de commande de verrouillage (S90). 20. Procédé selon la revendication 11, caractérisé en ce qu'il comprend en outre l'égalisation des données I compensées. 21. Détecteur de signal de synchronisation, caractérisé en ce qu'il comprend: un corrélateur (441-444) qui corrèle des signaux d'apprentissage d'égaliseur incluant des données I et Q; un calculateur de puissance (445) qui calcule la somme de la puissance des données I et Q corrélées; un comparateur (500) qui compare la somme avec un seuil fixé à l'avance et fournit en sortie un signal d'indication de comparaison; une unité de commande de verrouillage de synchronisation (501) qui contrôle le signal d'indication de comparaison et fournit en sortie un signal de commande de verrouillage; un calculateur de phase (448) qui calcule une phase des signaux d'apprentissage d'égaliseur d'après les données I et Q et fournit en sortie un signal de décalage de phase basé sur le signal d'indication de comparaison; et un générateur de signaux de synchronisation (502) qui génère des signaux de synchronisation pour l'utilisation dans la synchronisation de signaux de télévision, sous la commande du signal de commande de verrouillage.