Brevet FR2884968A1 — publié le 20061027

CIRCUIT ELECTRONIQUE INTEGRE A ETAT ELECTRIQUE STABILISE La présente invention concerne de façon générale un circuit électronique intégré et un procédé de fabrication d'un tel circuit. Elle concerne en particulier une cellule intégrée de mémoire statique à accès aléatoire, ou SRAM (pour Static Random Access Memory en anglais), un procédé de fabrication de la cellule ainsi qu'un plan mémoire comprenant de telles cellules. La figure 1 est un diagramme électrique d'une cellule SRAM à six transistors MOS (pour Metal-Oxide-Serniconductor ). La cellule comprend deux inverseurs Il et 12, chacun relié en sortie à une entrée de l'autre inverseur par un noeud électrique noté BLTI ou BLFI. Les noeuds BLTI et BLFI sont par ailleurs reliés respectivement à des lignes de bit BLT et BLF par des transistors d'accès T1 et T2. Les grilles des transistors T1 et T2 sont reliées à une même ligne de mot WL. L'inverseur Il comprend deux transistors TP1 et TN1, respectivement de type PMOS et NMOS. Les grilles des transistors TP1 et TN1 sont connectées au noeud BLTI de la cellule et forment l'entrée de l'inverseur 11. Les drains des transistors TP1 et TN1 sont connectés au noeud BLFI et forment la sortie de l'inverseur 11. Les sources des transistors TP1 et TN1 sont respectivement reliées à une source d'alimentation en tension continue, notée VDD, et à une borne de référence de tension, notée GND. L'inverseur 12 possède une structure identique à celle de l'inverseur 11, et comprend les transistors TP2 et TN2. La figure 2 est une vue de dessus simplifiée d'une réalisation d'une telle cellule SRAM en technologie CMOS ( Complementary Metal-OxideSemiconductor ). Pour raison de simplicité, les transistors sont tous représentés avec une même largeur de grille. Les transistors T1, T2, TN1 et TN2, à canal N, sont réalisés dans un substrat de type P, noté SUB et référencé 100. Les transistors TP1 et TP2, à canal P, sont réalisés dans un caisson N aménagé dans le substrat 100, et noté NWELL. Selon cette réalisation de la cellule SRAM, les zones de drain des transistors TN1 et T2 sont confondues à Va surface du substrat 100, de même que les zones de drain des transistors TN2 et T1. Les grilles des transistors sont réalisées en silicium polycristallin sur la surface du substrat 100, et sont hachurées sur la figure 2. Les grilles des transistors TP1 et TN1 sont directement connectées entre elles par une liaison de grilles BLTI. De même, les grilles des transistors TP2 et TN2 sont aussi directement connectées entre elles par une liaison de grilles BLFI. Les deux liaisons de grilles BLTI et BLFI appartiennent ainsi au niveau de grilles des transistors, sur la surface du 1 o substrat 100. La liaison de grilles BLTI est en outre connectée aux drains des transistors TP2 et TN2 par un segment de piste métallique SPT. Le segment de piste SPT appartient à un premier niveau de métallisation situé au dessus du niveau de grilles. Le premier niveau de métallisation est séparé de la surface du substrat 100 par un niveau intermédiaire, aussi appelé niveau de pré-métallisation, dans lequel s'étendent les grilles des transistors. Le niveau intermédiaire et le premier niveau de métallisation sont constitués de couches de matériaux diélectriques isolants électriquement, par exemple de silice (SiO2). En plus du segment de piste SPT, des bornes d'alimentation en tension VDD et des bornes de référence de tension GND, ainsi que des bornes de connexion des lignes BLT et BLF sont réalisées dans le premier niveau de métallisation aux endroits indiqués sur la figure 2. Ces bornes et le segment de piste SPT sont reliés à des zones de source des transistors de la cellule et à la liaison de grilles BLTI par des connexions s'étendant au travers de la couche intermédiaire selon une direction sensiblement perpendiculaire à la surface du substrat 100. Les emplacements de ces connexions sont indiqués par des croix sur la figure 2. De la même façon, la liaison de grilles BLFI est connectée aux drains des transistors TP1 et TN1 par un segment de piste métallique SPF. Pour raison de clarté, les tranchées d'isolation STI (pour Shallow Trench Isolator en anglais) qui entourent les transistors dans le substrat 100 ne sont pas représentées. -3É Comme le montre la figure 2, les transistors de la cellule SRAM sont préférentiellement agencés selon une disposition symétrique par rapport à un axe central A de la cellule, perpendiculaire à la surface du substrat 100. La figure 3 est une section de la cellule SRAM de la figure 2 dans le plan III-III. Sur cette figure, SO est la surface du substrat 100, MO désigne le niveau intermédiaire, et M1 désigne le premier niveau de métallisation. En outre, S10 désigne une couche d'arrêt qui recouvre la surface du substrat 100 et les grilles des transistors. Une telle couche d'arrêt est connue de l'Homme du métier et est utile lors de la réalisation des connexions au travers de la couche MO. La couche S10 est par exemple en nitrure de silicium (Si3N4). Les références 10, 11 et 14 désignent des connexions électriques au travers de la couche MO. Les inverseurs Il et 12 forment une structure bistable pouvant prendre deux états. Lorsque les transistors d'accès T1 et T2 sont fermés en appliquant une tension électrique appropriée à la ligne WL, l'état des inverseurs Il et 12 peut être programmé en appliquant une commande particulière aux lignes BLT et BLF. Une information binaire, ou bit, peut ainsi être enregistrée dans la cellule SRAM. Lorsque les transistors d'accès T1 et T2 sont ouverts, la cellule conserve alors l'information sous forme d'une charge électrique contenue dans les capacités de grilles des transistors des inverseurs Il et 12. Les cellules SRAM à transistors IMOS fabriquées récemment ont des dimensions de plus en plus petites. La capacité des grilles des transistors des inverseurs Il et 12 est alors réduite. En outre, la tension d'alimentation VDD de la cellule est aussi diminuée. II en résulte que les charges électriques des grilles qui correspondent à l'état de stockage binaire de la cellule sont devenues très faibles. Un rayonnement ionisant qui frappe la cellule SRAM peut alors y créer des charges électriques parasites qui sont suffisantes pour modifier l'état du stockage binaire. Autrement dit, la stabilité de l'état électrique de la cellule SRAM est insuffisante par rapport aux perturbations provoquées par un rayonnement ionisant. Pour accroître la stabilité de l'état de stockage binaire d'une cellule SRAM, il a été proposé d'associer un condensateur respectivement à chacune -4-. des liaisons de grilles BLTI et BLFI. Les noeuds de la cellule qui portent les charges électriques présentent alors des capacités accrues, de sorte qu'un rayonnement ionisant n'est plus susceptible de modifier l'état de stockage de la cellule. Mais la réalisation de tels condensateurs nécessite d'ajouter des étapes supplémentaires dans le procédé de fabrication de la cellule, notamment des étapes de lithographie. Le procédé de fabrication d'une cellule SRAM munie de condensateurs est alors complexe, et son prix de revient est élevé en conséquence. Un but de l'invention est donc de proposer un circuit électronique 10 intégré dont l'état électrique est plus stable, en particulier vis-à-vis des perturbations provoquées par des rayonnements ionisants, et qui puisse être fabriqué simplement. Pour cela, l'invention propose un circuit électronique intégré comprenant des composants actifs disposés à la surface d'un substrat et reliés par des connexions électriques disposées au sein d'un niveau de métallisation situé au dessus de la surface du substrat, dans lequel un matériau diélectrique situé entre la surface du substrat et le niveau de métallisation, ou dans le niveau de métallisation, présente localement une valeur de permittivité diélectrique supérieure de façon à accroître sélectivement une capacité entre certaines portions des composants actifs ou des connexions. Ainsi, selon l'invention, la capacité entre certaines portions des composants actifs et/ou des connexions du circuit est augmentée sans réaliser de condensateur, mais en modifiant seulement le matériau diélectrique dans une zone déterminée du circuit. Une telle modification du matériau diélectrique est simple à mettre en oeuvre et compatible avec un niveau élevé d'intégration du circuit. En particulier, aucune réalisation d'armatures métalliques de condensateur n'est nécessaire, spécifiquement pour accroître les capacités concernées par l'invention. Lors d'un fonctionnement du circuit, les portions des composants actifs ou des connexions dont la capacité est accrue portent une charge électrique supérieure. L'état électrique du circuit est ainsi stabilisé par rapport à l'apparition de charges parasites, notamment par rapport à des charges -5-générées par des rayonnements ionisants. La capacité accrue en utilisant l'invention peut être présente entre, d'une part, une grille d'un transistor MOS ou une connexion reliant une grille d'un transistor MOS, et d'autre part, une autre portion de composant actif ou de connexion du circuit. Dans ce cas, la modification du matériau diélectrique peut pallier une diminution de la capacité de grille du transistor MOS, qui résulte de la réduction des dimensions de ce dernier lorsque le niveau d'intégration du circuit est augmenté. La modification locale du matériau diélectrique peut comprendre, par exemple, un changement de nature chimique de celui-ci. Dans ce cas, le matériau diélectrique présente localement une composition chimique différente, entre les portions des composants actifs ou des connexions du circuit pour lesquels la capacité est accrue. Le circuit électronique intégré peut comprendre une cellule de mémoire statique à accès aléatoire, qui incorpore deux transistors d'accès et deux inverseurs. Chaque inverseur a une entrée comprenant une liaison entre des grilles respectives de deux transistors MOS dudit inverseur, et est connecté entre une borne de référence de tension et une borne d'alimentation en tension. La liaison de grilles de chaque inverseur est située au niveau de la surface du substrat du circuit, et est connectée à un segment de piste disposé dans une couche de métallisation située au dessus de la surface du substrat. Le segment de piste est connecté par ailleurs à une sortie de l'un des transistors d'accès et à une sortie de l'autre inverseur. En outre, chaque transistor d'accès a une entrée reliée à une ligne de bit, et une grille située au niveau de la surface du substrat et reliée à une ligne de mot. Une couche intermédiaire située entre la surface du substrat et la couche de métallisation comprend au moins une première et au moins une seconde portions, respectivement en un premier matériau diélectrique dans une première zone du substrat et en un second matériau diélectrique dans une seconde zone du substrat, ledit premier matériau diélectrique ayant une permittivité diélectrique supérieure à une permittivité diélectrique dudit second matériau diélectrique. La liaison de grilles de chaque inverseur est séparée des bornes de référence de tension et d'alimentation en tension dudit inverseur, ainsi que du segment de piste de l'autre inverseur par des intervalles respectifs situés principalement dans la première zone du substrat. En outre, la grille et l'entrée de chaque transistor d'accès sont situées dans la seconde zone du substrat. Ainsi, du fait que les intervalles respectifs de séparation entre la ligne de grilles de chaque inverseur et les bornes de référence de tension et d'alimentation en tension, ainsi qu'entre la même ligne de grilles et le segment de piste de l'autre inverseur, sont remplis de matériau diélectrique à permittivité diélectrique élevée, les noeuds d'entrée et de sortie des inverseurs de la cellule, qui sont constitués par les deux liaisons de grilles, présentent des capacités supérieures. Grâce à ces capacités supérieures, l'état de stockage binaire de la cellule n'est pas altéré par des charges parasites créées par des rayonnements ionisants qui frappent la cellule SRAM. Pour cette raison, la cellule SRAM est dite "robuste". En outre, étant donné que la grille et l'entrée de chaque transistor d'accès de la cellule sont entourées de matériau à faible permittivité diélectrique, les noeuds d'entrée et de sortie des inverseurs de la cellule ne présentent pas d'interaction capacitive significative avec les lignes de bit et de mot servant à contrôler de la cellule. Les vitesses d'écriture et de lecture d'un bit dans une cellule SRAM selon l'invention ne sont donc pas diminuées. Le premier matériau diélectrique est avantageusement sélectionné dans la liste comprenant l'alumine (AI2O3), l'oxyde de baryum, de strontium et de titane ((Ba,Sr) TiO3), l'oxyde de béryllium et d'aluminium (BeAI2O4), l'oxyde de cérium (CeO2), l'oxyde d'hafnium (HfO2), le silicate d'hafnium (SiHfO4), l'oxyde de lanthane (La2O3), le nitrure de silicium (Si3N4), l'oxyde de titane (TiO2), l'oxyde de tantale (Ta2O5), l'oxyde d'yttrium (Y2O3), l'oxyde de zirconium (ZrO2) et le silicate de zirconium (SiZrO4), ou est un mélange comprenant un au moins desdits matériaux. Il présente alors une permittivité diélectrique élevée. Simultanément, le second matériau diélectrique peut être sélectionné dans la liste comprenant la silice (SiO2), un matériau organique et un matériau fluoré, ou peut être un mélange comprenant un au moins de ces derniers matériaux. Il présente alors une permittivité diélectrique particulièrement basse. Selon un premier perfectionnement de l'invention, la liaison de grilles de chaque inverseur est sensiblement adjacente à la borne de référence de tension et/ou à la borne d'alimentation en tension dudit inverseur, dans une projection sur la surface du substrat. La capacité de chaque noeud de la cellule correspondant à une liaison de grilles est alors encore accrue, par effet de proximité entre cette liaison de grilles et les bornes avec lesquelles elle interagit de façon capacitive. L'état de stockage binaire de la cellule SRAM est encore plus insensible aux rayonnements ionisants. De la même façon, chaque liaison de grilles d'un inverseur est préférentiellement sensiblement adjacente au segment de piste auquel est connectée la liaison de grilles de l'autre inverseur, dans une projection sur la surface du substrat. Un effet de proximité similaire apparaît alors entre les liaisons de grilles et les segments de piste, qui contribue aussi à augmenter les capacités des noeuds de la cellule SRAM. En outre, chaque borne de référence de tension ou d'alimentation en tension peut comprendre une connexion sensiblement perpendiculaire à la surface du substrat et s'étendant au travers de la couche intermédiaire dans la première zone du substrat. La capacité de chaque noeud de la cellule destiné à contenir une charge correspondant au bit stocké est alors aussi augmentée d'une contribution résultant de l'interaction capacitive entre la ligne de grilles correspondante et les connexions des bornes de référence de tension et d'alimentation en tension. De même, des contributions complémentaires aux capacités des noeuds de la cellule apparaissent lorsque chaque segment de piste d'un inverseur est connecté à la sortie du transistor d'accès correspondant et à la sortie de l'autre inverseur par des connexions respectives sensiblement perpendiculaires à la surface du substrat et s'étendant au travers de la couche intermédiaire dans la première zone du substrat. Selon un second perfectionnement de l'invention, la couche de métallisation comprend elle-même une première et une seconde portions respectivement en un troisième matériau diélectrique dans la première zone du substrat et en un quatrième matériau diélectrique dans la seconde zone du substrat, ledit troisième matériau diélectrique ayant une permittivité diélectrique supérieure à une permittivité diélectrique dudit quatrième matériau diélectrique. Une autre interaction capacitive accrue apparaît alors, entre chaque segment de piste et l'une au moins des bornes de référence de tension et/ou d'alimentation en tension, qui contribue à augmenter la capacité des noeuds de la cellule. Les troisième et quatrième matériaux diélectriques peuvent être choisis respectivement de la même façon que les premier et second matériaux diélectriques. L'invention propose aussi un plan comprenant des circuits intégrés de cellules de mémoire statique à accès aléatoire telles que décrites précédemment, disposées les unes à côté des autres à la surface d'un substrat commun. Les cellules sont avantageusement agencées de sorte que des premières zones du substrat correspondant respectivement à plusieurs cellules sont contiguës entre elles, et de sorte que des secondes zones du substrat correspondant respectivement à certaines des cellules sont aussi contiguës entre elles. La réalisation de la couche de métallisation divisée en premières et secondes portions selon les zones du substrat est alors facilitée. L'invention propose enfin un procédé de fabrication d'un circuit électronique intégré, qui comprend les étapes suivantes: - réaliser des composants actifs au niveau d'une surface d'un substrat semiconducteur; déposer, au dessus de la surface du substrat, au moins une couche d'un matériau diélectrique; - modifier localement le matériau diélectrique, de façon à accroître 25 sélectivement une capacité entre certaines portions de composants actifs ou de connexions du circuit; et - réaliser les connexions du circuit. La modification du matériau diélectrique peut comprendre un remplacement d'une portion du matériau diélectrique par une portion d'un autre 30 matériau ayant une composition chimique différente. Ce remplacement est effectué dans une zone de la couche de matériau diélectrique destinée à contenir ou à être adjacente aux portions des composants actifs ou des connexions dont la capacité est à accroître. Lorsque le circuit électronique intégré comprend une cellule de mémoire statique à accès aléatoire, le procédé peut comprendre les étapes 5 suivantes: /a/ réaliser, sur la surface du substrat semiconducteur, des transistors MOS de deux inverseurs, deux transistors MOS d'accès et, pour chaque inverseur, une liaison reliant des grilles des transistors dudit inverseur; /b/ former, au dessus du substrat, une première portion d'une couche intermédiaire dans une première zone du substrat de façon à entourer au moins partiellement les liaisons de grilles des transistors des inverseurs parallèlement à la surface du substrat, et une seconde portion de la couche intermédiaire dans une seconde zone du substrat de façon à entourer au moins partiellement des grilles et des entrées des transistors d'accès, les première et seconde portions de la couche intermédiaire étant respectivement en un premier et un second matériaux diélectriques, ledit premier matériau diélectrique ayant une permittivité diélectrique supérieure à une permittivité diélectrique dudit second matériau diélectrique; /c/ former, au travers de la couche intermédiaire, des connexions sensiblement perpendiculaires à la surface du substrat et s'étendant respectivement jusqu'à des zones de source ou de drain des transistors ou jusqu'aux liaisons de grilles; et /d/ former, au dessus de la couche intermédiaire, une couche de métallisation incorporant deux segments de pistes chacun connectés à la liaison de grilles des transistors de l'un des inverseurs et à une sortie de l'autre inverseur, des bornes de référence de tension et d'alimentation en tension, et des bornes d'accès à la cellule, de sorte que lesdits segments de pistes et lesdites bornes sont en contact électrique avec des connexions respectives de la couche intermédiaire. Dans un tel procédé, le segment de piste et les bornes de référence de tension et d'alimentation en tension de chaque inverseur sont en outre disposés dans la couche de métallisation de façon à être séparés de la liaison de grilles de l'autre inverseur par des intervalles respectifs situés principalement dans la première zone du substrat. De plus, les bornes d'accès à la cellule sont disposées dans la couche de métallisation sensiblement à l'aplomb des entrées des transistors d'accès par rapport à la surface du substrat. Les étapes supplémentaires d'un tel procédé qui sont introduites pour mettre en oeuvre l'invention ne concernent que la formation de la couche intermédiaire en deux portions de matériaux distincts. Le procédé n'est donc pas notablement rallongé, de sorte que le prix de revient de la cellule SRAM est sensiblement constant. Selon un mode de mise en oeuvre préféré d'un procédé selon 15 l'invention, l'étape /b/ de formation de la couche intermédiaire comprend les sousétapes suivantes: /b1/ déposer une couche du second matériau diélectrique au dessus de la surface du substrat dans les première et seconde zones du substrat; /b2/ former un premier masque au dessus de la couche du second matériau diélectrique, ledit premier masque ayant une ouverture correspondant à la première zone du substrat; /b3/ retirer le second matériau diélectrique dans la première zone par l'ouverture du premier masque, de sorte qu'une portion résiduelle de second matériau diélectrique subsiste dans la seconde zone du substrat; /b4/ former une portion du premier matériau diélectrique dans la première zone du substrat; et /b5/ polir les portions respectives de premier et second matériaux 30 diélectriques de sorte que ces portions présentent des épaisseurs - 11 Érespectives sensiblement égales selon une direction perpendiculaire à la surface du substrat. Le masque utilisé pour réaliser la couche intermédiaire en deux portions de matériaux distincts définit donc les première et seconde zones du substrat. II présente par conséquent un pas ( pitch en anglais) très supérieur à la largeur des grilles des transistors die la cellule SRAM. Il n'est donc pas onéreux, de sorte qu'il n'engendre pas d'augmentation notable du prix de revient de la cellule SRAM. D'autres particularités et avantages de la présente invention 10 apparaîtront dans la description ci-après d'un exemple de réalisation non limitatif, en référence aux dessins annexés, dans lesquels: - la figure 1 est un diagramme électrique d'une cellule SRAM telle que connue de l'art antérieur; - la figure 2 est une vue de dessus d'une cellule SRAM conforme au 15 diagramme électrique de la figure 1, réalisée selon l'art antérieur; - la figure 3 est une section de la cellule SRAM de la figure 2 dans le plan III-III, - la figure 4a correspond à la figure 2, pour deux cellules SRAM réalisées selon l'invention; - la figure 4b représente un plan mémoire constitué de cellules SRAM selon l'invention; - la figure 5 est une section des cellules SRAM de la figure 4a dans le plan V-V; - les figures 6a-6f sont des sections des cellules SRAM de la figure 4a 25 dans le plan V-V, illustrant différentes étapes de fabrication des cellules; et - la figure 7 illustre des variations de capacité des noeuds de cellules SRAM obtenues en appliquant I"invention. L'invention est maintenant décrite dans le cadre d'une cellule intégrée 3o de mémoire statique à accès aléatoire. Il est entendu qu'une telle cellule SRAM est prise à fin d'illustration de l'invention, mais que l'invention peut être mise en oeuvre pour tout type de circuit, pour lequel un état électrique de fonctionnement est avantageusement stabilisé. Pour raison de clarté, les dimensions des différents éléments représentés dans les figures ne sont pas en proportion avec des dimensions réelles. Dans les figures 3, 5 et 6a-6f, un substrat sensiblement plan sur lequel sont réalisées une ou plusieurs cellules SRAM est placé dans la partie inférieure de chaque figure. N désigne une direction perpendiculaire à la surface du substrat, orientée vers le haut des figures. Dans la suite, les termes sur , sous , inférieur et supérieur sont utilisés en référence à cette orientation. Par ailleurs, sur toutes les figures, des références identiques correspondent à des éléments identiques. Les figures 1 à 3 ont déjà été décrites et ne sont pas reprises. Conformément aux figures 4a et 5, deux cellules SRAM notées Cl et C2 sont réalisées sur un substrat 100 de silicium monocristallin. Les transistors et les éléments conducteurs de la cellule Cl sont disposés de la façon décrite en référence aux figures 1-3. Ceux de la cellule C2 sont disposés symétriquement par rapport aux éléments correspondants de la cellule Cl, selon une symétrie par rapport au plan no perpendiculaire aux plans des figures 4 et 5. Ainsi, les cellules Cl et C2 ont en commun une borne de référence de tension GND et une borne d'alimentation en tension VDD, les zones de source de leurs transistors TP11 et TN1 respectifs, l'entrée de leurs transistors T1 respectifs ainsi que la ligne de bit BLT correspondante. D'autres cellules SRAM peuvent aussi être obtenues à partir des cellules Cl et C2 en effectuant des opérations de symétrie par rapport aux plans fl1 et fl2 indiqués sur les figures, et par rapport à des plans n3 et n4 perpendiculaires aux plans n1 et n2, et situés à l'extérieur des cellules. Un plan mémoire de dimensions quelconques peut donc ainsi être obtenu. La description suivante de l'invention est effectuée pour les cellules Cl et C2, mais elle peut être étendue à l'ensemble du plan mémoire en appliquant ces opérations de symétrie. Le substrat 100 est divisé en deux zones, respectivement Z1 et Z2. Chacune des zones Z1, Z2 peut être constituée d'une ou plusieurs zones élémentaires pour chaque cellule SRAM Dans l'exemple de réalisation de l'invention illustré par les figures 4a et 5, la zone Z1 est d'un seul tenant à l'intérieur de chaque cellule Cl, C2, et la zone Z2 comprend deux rectangles à l'intérieur de chaque cellule. Lorsque plusieurs cellules SRAM sont juxtaposées sur le substrat 100 pour former un plan mémoire, les zones Z1 et Z2 se prolongent entre des cellules adjacentes. La zone Z2 est alors constituée d'îlots rectangulaires partagés entre quatre cellules SRAM voisines par un de leurs angles respectifs, et répartis dans une zone Z1 continue sur toute la surface du plan mémoire. La figure 4b est une vue de dessus d'un tel plan mémoire, et montre la répartition globale des zones Z1 et Z2 ainsi obtenue. Selon l'invention, la couche intermédiaire MO est constituée de deux matériaux diélectriques distincts dans les zones Z1 et Z2, en dehors des connexions 10-14 et des structures de grilles des transistors. Par exemple, dans la zone Z1, la couche MO est constituée d'une portion P01 d'oxyde de tantale (Ta2O5), et dans la zone Z2, elle est constituée d'une portion P02 de silice (SiO2). L'oxyde de tantale possède une permittivité diélectrique relative comprise entre 25 et 45 environ, et la silice possède une permittivité diélectrique relative égale à 4,2 environ. Des éléments conducteurs d'une cellule SRAM donnée qui sont séparés par un intervalle principalement rempli d'oxyde de tantale présentent une interaction capacitive entre eux supérieure à l'interaction qui existerait si cet intervalle était rempli que de silice. Ainsi, pour la cellule Cl, des interactions capacitives accrues sont présentes entre, d'une part, la liaison de grilles BLTI et, d'autre part, le segment de piste SPF, la borne de référence de tension GND et la borne d'alimentation en tension VDD, respectivement. Ces interactions accrues sont représentées sous forme de symboles de condensateurs sur les figures 4a et 5. De la même façon, étant donné que les connexions 10-13 sont aussi séparées de la liaison de grilles BLTI par des intervalles remplis d'oxyde de tantale, des interactions capacitives accrues apparaissent aussi entre ces connexions et la liaison de grilles BLTI. Elles sont aussi représentées par des symboles de condensateurs sur les figures 4a et 5. L'ensemble de ces interactions capacitives accrues résultent en une capacité de la liaison de grilles BLTI qui est supérieure. Pour raison de symétrie de la cellule Cl, la liaison de grilles BLFI de celle-ci présente aussi des interactions accrues avec les bornes et les connexions situées à proximité de la liaison BLFI, ainsi qu'avec le segment de piste SPT. Sa capacité est donc aussi augmentée. Les deux noeuds de la cellule Cl dans lesquels des charges électriques sont contenues en fonction de la valeur binaire stockée dans la cellule ont donc des capacités augmentées de façon identique. Des charges générées dans la cellule Cl par des rayonnements ionisants ne sont alors plus susceptibles d'altérer la valeur binaire stockée. Les états respectifs de stockage d'information binaire de la cellule C2 (figure 4a), ainsi que ceux d'autres cellules SRAM éventuellement réalisées sur le même substrat (figure 4b), peuvent être stabilisés identiquement par rapport à l'effet de rayonnements ionisants. Cette stabilisation est obtenue en divisant, pour chacune des cellules, la couche intermédiaire en portions de matériaux diélectriques ayant des permittivités diélectriques respectivement élevée et faible dans les zones Z1 et Z2. Par souci de clarté des figures 4a et 5, des symboles de condensateurs n'ont pas été indiqués sur ces figures pour représenter les interactions capacitives accrues dans les cellules SRAM autres que la cellule Cl, mais de tels symboles se déduisent par symétrie à partir de ceux indiqués pour la cellule Cl. On décrit maintenant un procédé de fabrication d'un plan mémoire comprenant des cellules SRAM selon l'invention. Dans cette description, des étapes élémentaires du procédé qui sont connues de la fabrication d'un plan mémoire selon l'art antérieur (figures 1-3) ne sont pas reprises en détail. On s'attache seulement à décrire une succession d'étapes élémentaires qui permet de réaliser un plan mémoire selon l'invention. Conformément à la figure 6a, les transistors des cellules Cl et C2 ont été réalisés à la surface SO du substrat 100. En outre, une couche continue S10, dite couche d'arrêt, a été formée de façon à recouvrir la surface SO et les 30 transistors. Selon un mode de mise en oeuvre particulier de l'invention, la couche d'arrêt SI0 est en nitrure de siliciure (Si3N4). On dépose alors une couche 102, par exemple en silice (SiO2), sur la couche d'arrêt SI0, de façon à combler les intervalles entre les grilles des transistors. La couche 102 est polie, pour obtenir une surface supérieure SI -15 - sensiblement plane (figure 6b). Pour cela, on peut utiliser un procédé de type CMP ( Chemical-Mechanical Polishing en anglais), connu de l'Homme du métier. Un masque de résine RO est formé par photolithographie sur la couche 102, qui comporte une ouverture 00 dans la zone Z1 du substrat 100. Ainsi, la couche 102 est découverte dans la zone Z1, et protégée par le masque RO dans la zone Z2, de part et d'autre de la zone Z1 en vue de coupe dans le plan V-V (figure 6c). Pour réaliser l'ouverture C)0 du masque de résine RO, la résine déposée sur la couche 102 est irradiée au travers d'un photomasque (non représenté) qui possède des zones opaques et des zones transparentes correspondant aux zones Z1 et Z2. On effectue ensuite une gravure directionnelle de la couche 102. Pour cela, un faisceau de particules accélérées est dirigé contre la surface supérieure de la couche 102, tel que représenté par des flèches sur la figure 6c. Les particules accélérées éliminent progressivement la couche 102 dans la zone Z1 où le matériau de la couche 102 est exposé au faisceau de gravure. Dans la zone Z2, la couche 102 est protégée par le masque RO et n'est donc pas gravée. La gravure est poursuivie jusqu'à découvrir la couche d'arrêt S10 dans sensiblement toute la zone Z1. Des portions de la couche 102, référencées P02, ne demeurent alors seulement que dans la zone Z2 (figure 6d). On dépose une couche 101, par exemple en oxyde de tantale (Ta205), sur la couche d'arrêt S10 dans la zone Z1 et sur le masque RO dans la zone Z2. La couche 101 possède une épaisseur selon la direction N au moins égale à l'épaisseur de la couche 102. Ainsi, la couche 101 comble l'intervalle entre les portions P02 au moins jusqu'au niveau de la surface supérieure de ces dernières (figure 6e). Le masque RO est ensuite retiré, par exemple par dissolution. Pour cela, le plan mémoire peut être mis en contact avec une solution de retrait du masque RO au travers de la couche 101. La solution commence par s'infiltrer par des fissures de la couche 101, puis elle dissout le masque RO à partir de ces infiltrations. Les portions de la couche 101 déposées sur le masque RO sont alors éliminées avec ce dernier. A l'issue du retrait du masque RO, il ne reste qu'une portion P01 de la couche 101 dans la zone Z1. On effectue enfin un polissage de la surface supérieure du plan mémoire, de façon à amener les surfaces supérieures des portions P01 et P02 à des niveaux sensiblement identiques. Les conditions de ce polissage sont adaptées pour obtenir des vitesses de retrait de la silice et de l'oxyde de tantale sensiblement identiques. Une marche de hauteur minimale, voire aucune marche, est alors présente entre les surfaces supérieures des portions P01 et P02 à la limite des zones Z1 et Z2. La couche intermédiaire MO est alors formée par la réunion des portions P01 et P02. Le procédé de réalisation des cellules SRAM est ensuite poursuivi de façon connue. Plusieurs réalisations de l'invention on été effectuées, en variant le matériau de la portion P01. La capacité de chaque noeud BLTI ou BLFI d'une cellule SRAM a été mesurée pour chacun de ces plans mémoires, puis reportée sur le graphe de la figure 7 (courbe VI). Les différents matériaux utilisés pour la portion P01 des cellules SRAM réalisées correspondent à des permittivités diélectriques relatives de 4, 2, 8,2, 20 et 40 environ. Ces matériaux diélectriques sont respectivement la silice, l'alumine, l'oxyde de lanthane et l'oxyde de tantale. L'axe vertical repère les différentes valeurs de capacité mesurées, en femtofarads (fF). La figure 7 montre que la capacité de chaque noeud BLTI ou BLFI augmente avec la valeur de la permittivité diélectrique du matériau utilisé pour la portion P01. De la même façon, la courbe V2 illustre la capacité mesurée entre les deux noeuds BLTI et BLFI d'une même cellule. Les points des courbes VI et V2 associés à la valeur 4,2 de la permittivité diélectrique de la portion P01 correspondent à une couche intermédiaire MO intégralement constituée de silice, selon l'art antérieur. Afin d'augmenter encore la capacité des noeuds BLTI et BLFI, la couche de métallisation MI peut aussi être divisée en plusieurs portions. Conformément à la figure 5, la couche M1 peut être constituée par une portion Pl1 dans la zone Z1 et par une portion P12 dans la zone Z2, pour chaque cellule SRAM en dehors des bornes GND, VDD et des segments de pistes SPT et SPF. La portion Pl1 peut être en oxyde de tantale et la portion P12 peut être en silice. Une interaction capacitive accrue apparaît alors entre les bornes GND et les segments de pistes SPF et SPT, au travers de la couche M1. Cette interaction accrue supplémentaire contribue à augmenter encore la capacité des noeuds BLTI et BLFI. De la même façon, la couche d'arrêt S10 peut aussi être constituée de portions de matériaux distincts dans les zones Z1 et Z2. Le matériau de la portion S11 de la couche d'arrêt S10 dans la zone Z1 est alors avantageusement sélectionné pour posséder une permittivité diélectrique supérieure à celle du matériau de la portion S12 de la couche d'arrêt dans la zone Z2. Par exemple, le matériau de la portion S11 peut être du nitrure de zirconium (Zr3N4), et le matériau de la portion S12 peut être du nitrure de silicium (Si3N4). La couche MI et/ou la couche S10, lorsque l'une de ces couches est composée de deux portions de matériaux distincts, peut être réalisée selon un procédé analogue à celui qui a été décrit plus haut pour la couche MO. En particulier, le masque de photolithographie qui a été utilisé pour former le masque de résine RO peut être repris pour réaliser les couches composites M1 et SI O. Il est entendu que nombreuses adaptations peuvent être introduites dans la réalisation de l'invention par rapport à la description détaillée ci-dessus. En particulier, pour chaque couche MO, MI, S10 qui est constituée de deux portions de matériaux diélectriques distincts, l'ordre de dépôt de ces matériaux peut être inversé pour chaque couche, en utilisant un masque complémentaire pour définir les zones Z1 et Z2. - 18 - REVENDICATIONS 1. Circuit électronique intégré comprenant des composants actifs disposés à la surface d'un substrat et reliés par des connexions électriques disposées au sein d'un niveau de métallisation situé au dessus de la surface du substrat, caractérisé en ce qu'un matériau diélectrique situé entre la surface du substrat et le niveau de métallisation, ou dans le niveau de métallisation, présente localement une valeur de permittivité diélectrique supérieure de façon à accroître sélectivement une capacité entre certaines portions des composants actifs ou des connexions. 2. Circuit selon la revendication 1, dans lequel la capacité accrue est présente entre, d'une part, une grille d'un transistor MOS ou une connexion reliant une grille d'un transistor MOS, et d'autre part, une autre portion de composant actif ou de connexion du circuit. 3. Circuit selon la revendication 1 ou 2, dans lequel le matériau diélectrique présente localement une composition chimique différente, entre les portions des composants actifs ou des connexions du circuit pour lesquels la capacité est accrue. 4. Circuit selon l'une quelconque des revendications précédentes, comprenant une cellule de mémoire statique à accès aléatoire, ladite cellule 20 incorporant deux transistors d'accès (T1, T2) et deux inverseurs (I1, 12), chaque inverseur (11,12) ayant une entrée comprenant une liaison (BLTI, BLFI) entre des grilles respectives de deux transistors MOS (TP1, TN1, TP2, TN2) dudit inverseur, et étant connecté entre une borne de référence de tension (GND) et une borne d'alimentation en tension (VDD), la liaison de grilles de chaque inverseur (BLTI, BLFI) étant située au niveau de la surface (SO) du substrat du circuit et connectée à un segment de piste (SPT, SPF) disposé dans une couche de métallisation (Ml) située au dessus de ladite surface du substrat (SO), ledit segment de piste étant connecté par ailleurs à une sortie de l'un des transistors d'accès (Ti, T2) et à une sortie de l'autre inverseur, chaque transistor d'accès (T1, T2) ayant en outre une entrée reliée à une ligne de bit (BLT, BLF), et une grille située au niveau de la surface du substrat (SO) 5 et reliée à une ligne de mot (WL), une couche intermédiaire (MO) située entre la surface du substrat (SO) et la couche de métallisation (MI) comprenant au moins une première (P01) et au moins une seconde (P02) portions respectivement en un premier matériau diélectrique dans une première zone (Zi) du substrat (100) et en un second matériau diélectrique dans une seconde zone du substrat (Z2), ledit premier matériau diélectrique ayant une permittivité diélectrique supérieure à une permittivité diélectrique dudit second matériau diélectrique, la liaison de grilles de chaque inverseur (I3LTI, BLFI) étant séparée des bornes de référence de tension (GND) et d'alimentation en tension (VDD) dudit inverseur, ainsi que du segment de piste de l'autre inverseur (SPT, SPF) par des intervalles respectifs situés principalement dans la première zone du substrat (Z1), et la grille et l'entrée de chaque transistor d'accès (T1, T2) étant situées dans la seconde zone du substrat (Z2). 5. Circuit selon la revendication 4, dans lequel la liaison de grilles de chaque inverseur (BLTI, BLFI) est sensiblement adjacente à la borne de référence de tension (GND) et/ou à la borne d'alimentation en tension (VDD) dudit inverseur, dans une projection sur la surface du substrat (SO) . 6. Circuit selon la revendication 4 ou 5, dans lequel chaque borne de référence de tension (GND) ou d'alimentation en tension (VDD) comprend une connexion (10, 13) sensiblement perpendiculaire à la surface du substrat (SO) et s'étendant au travers de la couche intermédiaire (MO) dans la première zone du substrat (Z1). 7. Circuit selon l'une quelconque des revendications 4 à 6, dans lequel chaque liaison de grilles d'un inverseur (BLTI, BLFI) est sensiblement 20 - adjacente au segment de piste (SPT, SPF) auquel est connectée la liaison de grilles de l'autre inverseur, dans une projection sur la surface du substrat (SO). 8. Circuit selon l'une quelconque des revendications 4 à 7, dans lequel chaque segment de piste d'un inverseur (SPF, SPT) est connecté à la sortie du transistor d'accès correspondant (T1, T2) et à la sortie de l'autre inverseur par des connexions respectives (11, 12) sensiblement perpendiculaires à la surface du substrat (SO) et s'étendant au travers de la couche intermédiaire (MO) dans la première zone du substrat (Z1). 9. Circuit selon l'une quelconque des revendications 4 à 8, dans lequel le premier matériau diélectrique est sélectionné dans la liste comprenant l'alumine, l'oxyde de baryum, de strontium et de titane, l'oxyde de béryllium et d'aluminium, l'oxyde de cérium, l'oxyde d'hafnium, le silicate d'hafnium, l'oxyde de lanthane, le nitrure de silicium, l'oxyde de titane, l'oxyde de tantale, l'oxyde d'yttrium, l'oxyde de zirconium et le silicate de zirconium, ou est un mélange comprenant un au moins desdits matériaux, et dans lequel le second matériau diélectrique est sélectionné dans la liste comprenant la silice, un matériau organique et un matériau fluoré, ou est un mélange comprenant un au moins de ces derniers matériaux. 10. Circuit selon l'une quelconque des revendications 4 à 9, dans lequel la couche de métallisation (M1) comprend elle-même une première (P11) et une seconde (P12) portions respectivement en un troisième matériau diélectrique dans la première zone du substrat (Z1) et en un quatrième matériau diélectrique dans la seconde zone du substrat (Z2), ledit troisième matériau diélectrique ayant une permittivité diélectrique supérieure à une permittivité diélectrique dudit quatrième matériau diélectrique. 11. Circuit selon la revendication 10, dans lequel le troisième matériau diélectrique est sélectionné dans la liste comprenant l'alumine, l'oxyde de baryum, de strontium et de titane, l'oxyde de béryllium et d'aluminium, l'oxyde de cérium, l'oxyde d'hafnium, le silicate d'hafnium, l'oxyde de lanthane, le nitrure de silicium, l'oxyde de titane, l'oxyde de tantale, l'oxyde d'yttrium, l'oxyde de zirconium et le silicate de zirconium, ou est un mélange comprenant un au moins desdits matériaux, et dans lequel le quatrième matériau diélectrique est sélectionné dans la liste comprenant la silice, un matériau organique et un matériau fluoré, ou est tin mélange comprenant un au moins de ces derniers matériaux. 12. Circuit selon l'une quelconque des revendications 4 à 11, comprenant en outre une couche d'arrêt (S10) disposée sur les lignes de grilles (BLTI, BLFI), sur au moins une face de chacune desdites lignes de grilles opposée au substrat (100), et dans lequel ladite couche d'arrêt comprend elle-même une première (S11) et une seconde (S12) portions respectivement en un premier matériau d'arrêt dans la première zone du substrat (Z1) et en un second matériau d'arrêt dans la seconde zone du substrat (Z2), ledit premier matériau d'arrêt ayant une permittivité diéllectrique supérieure à une permittivité diélectrique dudit second matériau d'arrêt. 13. Plan mémoire comprenant des circuits intégrés de cellules de mémoire statique à accès aléatoire selon l'une quelconque des revendications 4 à 12, disposés les uns à côté des autres à la surface d'un substrat commun (100), dans lequel les cellules (Cl, C2) sont agencées de sorte que des premières zones du substrat (Z1) correspondant respectivement à plusieurs cellules sont contiguës entre elles, et de sorte que des secondes zones du substrat (Z2) correspondant respectivement à certaines des cellules sont aussi contiguës entre elles. 14. Procédé de fabrication d'un circuit électronique intégré, comprenant les étapes suivantes: - réaliser des composants actifs au niveau d'une surface d'un substrat 25 semiconducteur; - déposer, au dessus de la surface du substrat, au moins une couche d'un matériau diélectrique; modifier localement le matériau diélectrique, de façon à accroître sélectivement une capacité entre certaines portions de composants 30 actifs ou de connexions du circuit; et -22 - réaliser les connexions du circuit. 15. Procédé selon la revendication 14, suivant lequel l'étape de modification du matériau diélectrique comprend un remplacement d'une portion dudit matériau diélectrique par une portion d'un autre matériau ayant une composition chimique différente, dans une zone de la couche destinée à contenir ou à être adjacente aux portions des composants actifs ou des connexions dont la capacité est à accroître. 16. Procédé selon la revendication 14 ou 15, suivant lequel le circuit électronique intégré comprend une cellule intégrée de mémoire statique à 1 o accès aléatoire, le procédé comprenant les étapes suivantes: /a/ réaliser, sur la surface (SO) du substrat semiconducteur (100), des transistors MOS de deux inverseurs (I1, 12), deux transistors MOS d'accès (T1, T2) et, pour chaque inverseur, une liaison reliant des grilles des transistors dudit inverseur (BLTI, BLFI) ; /b/ former, au dessus du substrat (100), une première portion (P1) d'une couche intermédiaire (MO) dans une première zone du substrat (Z1) de façon à entourer au moins partiellement les liaisons de grilles (BLTI, BLFI) des transistors des; inverseurs (I1, 12) parallèlement à la surface du substrat, et une seconde portion (P2) de la couche intermédiaire (MO) dans une seconde zone du substrat (Z2) de façon à entourer au moins partiellement des grilles et des entrées des transistors d'accès (T1, T2), les première et seconde portions de la couche intermédiaire (P1, P2) étant respectivement en un premier et un second matériaux diélectriques, ledit premier matériau diélectrique ayant une permittivité diélectrique supérieure à une permittivité diélectrique dudit second matériau diélectrique; /c/ former, au travers de la couche intermédiaire (MO), des connexions (10-14) sensiblement perpendiculaires à la surface du substrat (SO) et s'étendant respectivement jusqu'à des zones de source ou de drain des transistors ou jusqu'aux liaisons de grilles; et - 23 - /d/ former, au dessus de la couche intermédiaire (MO), une couche de métallisation (MI) incorporant deux segments de pistes (SPT, SPF) chacun connectés à la liaison de grilles des transistors de l'un des inverseurs (BLTI, BLFI) et à une sortie de l'autre inverseur, des bornes de référence de tension (GND) et d'alimentation en tension (VDD), et des bornes d'accès à la cellule, de sorte que lesdits segments de pistes et lesdites bornes sont en contact électrique avec des connexions respectives de la couche intermédiaire (MO), le segment de piste (SPT, SPF) et les bornes de référence de tension (GND) et d'alimentation en tension (VDD) de chaque inverseur (I1, 12) étant disposés dans la couche de métallisation (M1) de façon à être séparés de la liaison de grilles de l'autre inverseur (BLTI, BLFI) par des intervalles respectifs situés principalement dans la première zone du substrat (Z1), et les bornes d'accès à la cellule (BLT, E3LF) étant disposées dans la couche 15 de métallisation (M1) sensiblement à l'aplomb des entrées des transistors d'accès (T1, T2) par rapport à la surface du substrat (SO). 17. Procédé selon la revendication 16, suivant lequel l'étape /b/ de formation de la couche intermédiaire (MO) comprend les sous-étapes suivantes: /b1/ déposer une couche du second matériau diélectrique (102) au dessus de la surface du substrat (SO) dans les première (Z1) et seconde (Z2) zones du substrat (100) ; /b2/ former un premier masque (RO) au dessus de la couche du second matériau diélectrique (102), ledit premier masque ayant une 25 ouverture (00) correspondant à la première zone du substrat (Z1) ; /b3/ retirer le second matériau diélectrique dans la première zone (Z1) par l'ouverture du premier masque (00), de sorte qu'une portion résiduelle de second matériau diélectrique (P02) subsiste dans la seconde zone du substrat (Z2) ; /b4/ former une portion du premier 'matériau diélectrique (P01) dans la première zone du substrat (Z1) ; et /b5/ polir les portions respectives de premier et second matériaux diélectriques (P01, P02) de sorte que lesdites portions présentent des épaisseurs respectives sensiblement égales selon une direction perpendiculaire à la surface du substrat (N). 18. Procédé selon la revendication 16 ou 17, suivant lequel l'étape /d/ de formation de la couche de métallisation (M1) comprend les sous-étapes suivantes: /dl/ déposer une couche d'un quatrième matériau diélectrique au dessus de la couche intermédiaire (MO) dans les première (Z1) et seconde (Z2) zones du substrat (100), d'un côté de ladite couche intermédiaire opposé au substrat; /d2/ former un deuxième masque au dessus de la couche du quatrième matériau diélectrique, ledit deuxième masque ayant une ouverture correspondant à la première zone du substrat (Z1) ; /d3/ retirer le quatrième matériau diélectrique dans la première zone (Z1) par l'ouverture du deuxième masque, de sorte qu'une portion résiduelle de quatrième matériau diélectrique (P12) subsiste dans la seconde zone du substrat (Z2) ;; et /d4/ former une portion d'un troisième matériau diélectrique (P11) dans la 20 première zone du substrat (Z1), ledit troisième matériau diélectrique ayant une permittivité diélectrique supérieure à une permittivité diélectrique dudit quatrième matériau diélectrique. 19. Procédé selon les revendications 17 et 18, suivant lequel les premier (RO) et deuxième masques sont formés par photolithographie en utilisant un 25 même photomasque. 20. Procédé selon l'une quelconque des revendications 16 à 19, comprenant en outre, entre les étapes /a/ et /b/, une étape de recouvrement de la surface du substrat (SO), des transistors (Ti, T2, TN 1, TP1, TN2, TP2) et des liaisons de grilles (BLTI, BLFI) par une couche d'arrêt (S10), ladite étape de recouvrement par la couche d'arrêt comprenant les sous- étapes suivantes: - déposer une couche d'un second matériau d'arrêt au dessus de la surface du substrat (SO) dans les première (Z1) et seconde (Z2) zones du substrat (100) ; former un troisième masque au dessus de la couche du second matériau d'arrêt, ledit troisième masque ayant une ouverture correspondant à la première zone du substrat (Z1) ; - retirer le second matériau d'arrêt dans la première zone (Z1) par l'ouverture du troisième masque, de sorte qu'une portion résiduelle de second matériau d'arrêt subsiste dans la seconde zone du substrat (Z2) ; et - former une portion d'un premier matériau d'arrêt dans la première zone du substrat (Z1), ledit premier matériau d'arrêt ayant une permittivité diélectrique supérieure à une permittivité diélectrique dudit second matériau d'arrêt. 21. Procédé selon les revendications 17 et 20, suivant lequel les premier (RO) et troisième masques sont formés par photolithographie en utilisant un même photomasque.