Brevet FR2877164A1 — publié le 20060428

Dispositif de bascule en particulier du type à rétention d'état déclenchée sur fronts. L'invention concerne les bascules, notamment celles à rétention d'état déclenchées sur fronts ( flip flop en langue anglaise). L'invention s'applique avantageusement mais non limitativement aux bascules à rétention d'état de type maître-esclave. Une bascule déclenchée sur fronts est un composant couramment utilisé en microélectronique pour stocker une valeur binaire ou état . Une manière courante de la réaliser est d'assembler deux circuits verrou ( latch en langue anglaise), appelés respectivement maître et esclave. Un circuit verrou est une structure bistable composée de deux inverseurs connectés de manière à ce que le premier inverseur soit rebouclé sur son entrée par le deuxième. L'un de ces inverseurs peut être un inverseur de type trois états. La bascule déclenchée sur fronts possède deux périodes distinctes: - une périodes transparente durant une courte fenêtre temporelle autour d'un front du signal d'horloge, une périodes opaque ou de mémorisation durant le reste du temps de la période, et dans lequel la sortie de la bascule fournie la dernière information qui l'a traversé lors de son précédent état transparent. Dans le cas d'une bascule déclenchée sur un front montant, le premier circuit verrou est transparent lorsque le signal d'horloge est à l'état bas, et opaque lorsque le signal d'horloge est à l'état haut. Le second circuit verrou est transparent lorsque le signal d'horloge est à l'état haut et opaque lorsque le signal d'horloge est à l'état bas. Ainsi, la bascule résultante est transparente durant le front montant du signal d'horloge. Les deux circuits verrous, maître et esclave, sont connectés en série par l'intermédiaire d'un interrupteur. L'interrupteur peut être classiquement réalisé de deux manières: un inverseur de type trois états composé de quatre transistors en série, deux transistors PMOS et deux transistors NMOS, - un interrupteur de type porte de transfert ( pals gate en langue anglaise) composé de deux transistors en parallèle, un transistor PMOS et un transistor NMOS. Plus précisément, une bascule à rétention d'état déclenchée sur fronts comprend également deux boucles de rétroaction rebouclant les sorties des inverseurs maître et esclave sur leurs entrées respectives et deux alimentations, l'une principale étant discontinue, l'autre continue. Les boucles de rétroaction permettent de stocker les états durant un premier mode dit actif, c'est-à-dire lorsque les inverseurs sont alimentés. D'autre part, la bascule comprend un moyen de rétention qui permet de mémoriser l'état des données d'entrée de la bascule dans un mode inactif , c'est-à-dire lorsque l'alimentation principale est coupée. Un premier exemple de ce type de bascule est le circuit dit MTCMOS décrit dans l'article MTCMOS with outer feed back flipflops , IEEE 2003, Mircea R. Stan et ail. Un deuxième exemple concerne les bascules dites à boucle de rétention ballon décrite dans l'article A 1V high speed MTCMOS circuit scheme for power down application circuits IEEE Journal of solid state circuits, Vol. 32, No. 6, June 1997. Satoshi Shigematsu. Ces solutions existantes sont basées soit sur la duplication d'un circuit verrou dans la bascule ou encore sur la réutilisation de certains transistors de la bascule associés à des interrupteurs, de manière à construire un inverseur couplé externe apte à mémoriser l'état. Ces solutions nécessitent un nombre important de composants et engendrent donc des coûts relativement élevés. L'invention vise à apporter une solution à ce problème. Un but de l'invention est de proposer une bascule déclenchée sur fronts permettant de stocker l'état en mode actif et en mode inactif tout en ayant un nombre de transistors limités. Un autre but de l'invention est d'éviter le conflit d'écriture qui peut survenir lors de la coupure ou de la remise en place de l'alimentation principale de la bascule. À cet effet, selon un mode de réalisation de l'invention, il est proposé un dispositif de bascule, en particulier du type déclenchée sur les fronts d'un signal d'horloge. Ladite bascule possède un premier mode, par exemple un mode actif dans lequel elle est électriquement alimentée et un deuxième mode, par exemple un mode inactif. Elle comprend une chaîne d'inverseurs commandés par ledit signal d'horloge, des moyens de stockage aptes à stocker l'état de la bascule dans ce premier mode et des moyens de rétention aptes à stocker l'état de la bascule dans ce deuxième mode. Selon une caractéristique générale de ce mode de réalisation de l'invention, ladite bascule comprend une structure bistable alimentée en continu intégrant les moyens de rétention ainsi qu'une partie des moyens de stockage, ladite structure bistable comprenant un unique commutateur d'isolation connecté sur ladite chaîne d'inverseurs et commandé par un signal logique par exemple un signal logique de veille représentatif du premier mode ou du deuxième mode. Autrement dit, le dispositif selon ce mode de réalisation de l'invention comprend un même moyen (la structure bistable) formant fonctionnellement et matériellement les moyens de rétention et une partie des moyens de stockage. Cette structure bistable est apte à mémoriser un état lorsque l'alimentation principale est éteinte, qui a en outre l'avantage de pouvoir fonctionner en boucle de rétroaction lorsque l'alimentation fonctionne. Elle permet donc d'éviter la duplication des boucles de rétroaction. Selon un autre mode de réalisation de l'invention, la structure bistable comprend un premier inverseur rebouclé sur son entrée par un deuxième inverseur de type trois-états comportant quatre transistors en série dont deux sont commandés par ledit signal d'horloge. En outre, la structure bistable comprend deux transistors supplémentaires respectivement connectés parallèlement aux deux transistors commandés de l'inverseur de type trois états, ces deux transistors supplémentaires étant eux-mêmes commandés par le signal de veille. L'utilisation d'un inverseur de type trois-états a pour avantage de limiter le nombre de transistors utilisés, étant donné que la structure bistable n'est connectée à la chaîne d'inverseurs que par un seul commutateur. De plus, l'utilisation d'un inverseur de type trois-états a pour avantage de permettre d'éviter le conflit d'écriture lorsque la valeur à stocker change d'état en mode actif. Le commutateur d'isolation peut être connecté au noeud commun aux deux transistors non commandés de l'inverseur de type trois-états. Le commutateur d'isolation peut en variante être connecté au noeud commun aux deux transistors commandés de l'inverseur de type trois états. Selon un autre mode de réalisation de l'invention, la structure bistable peut comprendre un inverseur principal dont l'entrée est connectée au commutateur d'isolation et rebouclé sur son entrée par un inverseur secondaire. De plus, le rapport W/L des transistors de l'inverseur secondaire est au moins trois fois plus petit que le rapport W/L des transistors du premier inverseur de la chaîne d'inverseur (W désigne la largeur du canal d'un transistor et L sa longueur). Les choix des dimensions des transistors des inverseurs de la structure bistable permettent d'éviter un conflit d'écriture lorsque la valeur à stocker change d'état, tout en gardant qu'un seul commutateur entre la structure bistable et la chaîne d'inverseur. Le dispositif comprend avantageusement un moyen de rappel apte à forcer le noeud commun à la structure bistable et à la chaîne d'inverseurs à l'état haut lorsque le signal de veille est à l'état haut. Ce moyen de rappel permet de maintenir à un état connu le noeud commun pendant les phases de transition Il permet ainsi d'éviter une surconsommation pendant ces phases de transitions de l'état actif vers l'état passif et réciproquement. Le moyen de rappel est de préférence un transistor. L'autre partie des moyens de stockage comporte par exemple un inverseur de rétroaction connecté en série avec un interrupteur commandé par ledit signal d'horloge. Selon un mode de réalisation de l'invention, le dispositif est réalisé sous la forme d'un circuit intégré. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de plusieurs modes de réalisation de l'invention nullement limitatifs, et des dessins annexés sur lesquels: la figure 1 représente un premier mode de réalisation d'une bascule déclenchée sur fronts selon l'invention, la figure 2 représente un chronogramme des différents signaux mis en jeu par un dispositif de bascule déclenchée sur fronts selon un mode de réalisation de l'invention, la figure 3 illustre plus précisément un bloc du schéma de la figure 1, la figure 4 illustre une variante du bloc représenté sur la figure 3, la figure 5 représente un autre mode de réalisation d'un dispositif de bascule selon l'invention, la figure 6 représente une variante du mode de réalisation représenté sur la figure 5, la Figure 7 représente une autre mode de réalisation d'un dispositif de bascule selon l'invention. La figure 1 illustre un dispositif DIS de bascule déclenchée sur fronts selon un mode de réalisation de l'invention. Le dispositif DIS comprend une chaîne d'inverseurs CI-I. La chaîne d'inverseurs CH comporte un inverseur d'entrée IO recevant en entrée des données DN. 20 La chaîne CH comprend un deuxième inverseur IM, appelé inverseur maître. L'inverseur IM est relié à l'inverseur d'entrée par l'intermédiaire d'un interrupteur INT1 commandé par un signal d'horloge inversé HL/. La chaîne d'inverseurs CH comprend également un autre inverseur ISL, appelé inverseur esclave. L'inverseur esclave ISL est connecté à l'inverseur maître IM par l'intermédiaire d'un deuxième interrupteur INT2 commandé par le signal d'horloge HL. Dans cet exemple, un dernier inverseur de sortie ISO termine la chaîne d'inverseurs CH. 10 15 Les signaux d'horloge HL et d'horloge inversé HL/ sont élaborés par des moyens de commande MCM. Le dispositif comprend une boucle de rétroaction BRE rebouclant la sortie de l'inverseur maître IM sur son entrée. La boucle de rétroaction BRE comprend un inverseur IST relié à l'entrée de l'inverseur maître IM par l'intermédiaire d'un interrupteur INT3 commandé par le signal d'horloge HL. Tous les inverseurs de la chaîne d'inverseurs CH ainsi que l'inverseur IST de la boucle de rétroaction IRE sont alimentés par une alimentation AL délivrée par une batterie BAT. La tension d'alimentation AL est discontinue. L'alimentation AL fonctionne pendant un premier mode dit actif et est coupée pendant un deuxième mode dit inactif . Lorsque l'alimentation est allumée, la boucle de rétroaction BRE permet de mémoriser l'état. Ainsi, pour l'exemple de la figure 1, lorsque le signal d'horloge est à l'état haut, les interrupteurs INT2 et INT3 sont fermés. La donnée DN transmise à l'entrée de l'inverseur ISL est alors stockée dans la boucle BRE jusqu'au prochain coup d'horloge HL. Le dispositif DIS comprend également une structure bistable BIS connecté à la chaîne d'inverseur CH à un noeud S1, par l'intermédiaire d'un commutateur d'isolation INT4 commandé par un signal logique VE/. Le signal VE/ est l'opposé d'un signal logique dit de veille VE élaboré par les moyens de commande MCM. Le signal logique de veille VE est donc représentatif de l'état du dispositif: inactif lorsque le signal VE est à 1 et actif lorsqu'il est à 0 . La structure bistable BIS comporte un inverseur Il, rebouclé sur son entrée par un inverseur de type trois-états. L'inverseur de type troisétats est formé de quatre transistors MOS T2, T4, T3 et T5 connectés en série entre une tension continue VDD et la masse GND. Les transistors T2 et T4 sont des transistors PMOS. Le transistor T2 est connecté entre la tension d'alimentation VDD et la source du transistor T4. En outre, il est commandé sur sa grille par le signal d'horloge HL. Le transistor T4 est connecté entre le transistor T2 et la source du transistor T5, et sa grille est reliée à la sortie de l'inverseur I1. Les transistors T5 et T3 sont des transistors NMOS. Le transistor T5 est relié entre le transistor T4 et la source du transistor T3, et sa grille est reliée à la sortie de l'inverseur I1. Le transistor T3 est relié au transistor T5 et à la masse, et sa grille est commandée par le signal d'horloge inversé HL/. Le noeud commun aux transistors T4 et T5 est relié au commutateur d'isolation INT4 et à l'entrée de l'inverseur I1. On rappelle qu'un inverseur trois-états délivre en sortie les données qu'il reçoit en entrée lorsque le signal d'horloge est à l'état haut. Quand le signal d'horloge se trouve à l'état bas, la sortie de l'inverseur trois-états est dans un état intermédiaire. Deux transistors supplémentaires TO et Ti sont connectés respectivement en parallèle aux transistors T2 et T3. Le transistor TO est un transistor PMOS connecté entre la tension VDD et le drain du transistor T2. Il est commandé sur sa grille par le signal de veille inversé VE/. Le transistor Ti est un transistor NMOS connecté entre la source du transistor T3 et la masse GND. Il est commandé sur sa grille par le signal de veille VE. Les transistors et inverseurs de la structure bistable BIS sont alimentés en continu par la tension VDD. La structure bistable BIS est assimilée à une boucle de rétroaction lorsque la tension d'alimentation AL fonctionne, et à une boule de rétention lorsque l'alimentation AL est coupée. En ne dupliquant pas la boucle de rétroaction pour l'inverseur esclave et l'inverseur maître, on limite les phases d'écriture aléatoires durant les transitions de fonctionnement de l'alimentation AL. On se réfère à présent au chronogramme de la figure 2 qui décrit plus précisément le fonctionnement du dispositif de bascule illustré sur la figure 1. La première phase correspond au mode actif. La tension d'alimentation des inverseurs de la chaîne d'alimentation et de la boucle de rétroaction, AL, est alors à l'état haut. Le signal de veille VE est à l'état bas. Le signal d'horloge HL fonctionne de manière à cadencer la transmission des données DN. Lorsque le dispositif est en mode actif, le commutateur d'isolation INT4 est donc passant. Ainsi la bascule fonctionne avec deux boucles de rétroaction, la première boucle de rétroaction étant la boucle BRE et la deuxième boucle de rétroaction étant réalisé par la structure BIS. Ainsi, l'état est mémorisé dans la structure bistable BIS lorsque les interrupteurs INT1 et INT2 sont respectivement fermé et ouvert, et dans la boucle de rétroaction BRE lorsque les interrupteurs INT1 et INT2 sont respectivement ouvert et fermé. Lorsque l'alimentation AL est coupée, le dispositif passe en mode inactif. Lorsque le dispositif est dans ce mode, le signal de veille VE se trouve à l'état haut. Le signal d'horloge HL et le signal des données DN délivrées en entrée sont inactifs. Le commutateur d'isolation INT4 est ouvert, isolant la structure BIS; l'état est donc mémorisé dans la structure bistable BIS qui fonctionne alors comme une boucle de rétention. En effet, le commutateur d'isolation INT4 étant ouvert, l'alimentation AL étant coupée, l'horloge HL étant inactive et les transistors T2 et T3 étant bloqués, les transistors supplémentaires TO et Ti vont forcer le rebouclage avec l'inverseur I1, l'ensemble TO, T4, T5, Ti fonctionnant comme un inverseur. Lorsque la tension d'alimentation AL repasse à l'état haut, le signal de veille VE passe quant à lui à l'état bas, et le dispositif se retrouve alors dans le mode actif. Lors du passage du mode actif au mode inactif ou du mode inactif au mode actif, on se retrouve dans des périodes de transition, respectivement TAI et TIA. Pendant une transition TAI, l'alimentation AL passe de l'état haut à l'état bas, le signal d'horloge HL est maintenu à l'état bas. Le signal de veille est maintenu à l'état haut afin de conserver le commutateur d'isolation INT4 en position ouverte. Ainsi, l'état de la bascule est mémorisé dans la structure bistable BIS fonctionnant en boucle de rétention. Tous les autres transistors du dispositif DIS commutent de l'état haut à l'état bas. Pendant une transition TIA, l'alimentation passe de l'état bas à l'état haut, le signal d'horloge est maintenu à l'état bas. Le signal de veille est d'abord maintenu à l'état haut, de manière à ne pas perdre la valeur de l'état. Tous les autres transistors du dispositif DIS commutent de l'état bas à l'état haut. Lorsque l'alimentation AL est rétablie le signal de veille VE passe à l'état bas. L'état de la bascule DIS est alors restaurée sur S1, l'horloge HL peut être réactivée. Ainsi, les transitions TAI et TIA sont facilement contrôlées et les phases d'écriture aléatoire évitées par l'utilisation du signal de veille VE. Dans les solutions préexistantes (par exemple pour les bascules dites à boucle de rétention ballon ), deux horloges sans phase de recouvrement étaient nécessaires. Il est préférable que le noeud S1 ne se retrouve pas dans un état flottant du fait de l'utilisation d'un transistor de type trois-états dans la structure bistable BIS. Aussi le dispositif DIS comprend également avantageusement un moyen de rappel MRP, par exemple un transistor, qui peut être par exemple un transistor PMOS faible comme illustré sur la figure 3. Le moyen de rappel MRP comprend un transistor PMOS, TRP, dont la source est alimentée par l'alimentation AL. Son drain est connecté au noeud Si et sa grille est commandée par le complément du signal de veille VE/. La figure 4 représente une variante du moyen de rappel MRP qui est alors constitué d'un transistor NMOS faible TRP. Sa source est alimentée reliée à la masse GND. Son drain est connecté au noeud S1 et sa grille est commandée par le signal de veille VE. Ce transistor de rappel va forcer le noeud S1 à l'état haut durant ces phases de transition TAI ou TIA, évitant une surconsommation au niveau de l'inverseur esclave ISL. On se réfère à présent à la Figure 5. Sur cette figure, on a représenté un autre mode de réalisation du dispositif de bascule DIS, qui est une variante du mode de réalisation de la Figure 1.. En effet, sur la figure 4 la structure bistable BIS était connectée à l'entrée de l'inverseur esclave ISL. Cette variante illustre le cas où l'on déplace la structure bistable BIS à l'entrée de l'inverseur maître IM. La boucle de rétroaction BRE reboucle alors la sortie de l'inverseur esclave ISL sur son entrée. Par ailleurs, les transistors T2 et T3 de la structure BIS, sont respectivement commandés par les signaux d'horloge inversé HL/ et d'horloge HL. Le fonctionnement de cette variante se déduit du chronogramme de la figue 2, en permutant à 1 le niveau de maintien du signal d'horloge HL, pendant les transitions. Sur la figure 6, on a illustré une autre variante du mode de réalisation de la Figure 5. Dans cette variante, on modifie la structure du transistor du type trois états de la structure bistable BIS. La sortie de l'inverseur I1 est connectée aux grilles des transistors T2 et T3. Le transistor T4 est commandé sur sa grille par le signal d'horloge inversé HL/. Le transistor T5 est commandé sur sa grille par le signal d'horloge HL. Le transistor supplémentaire TO est connecté entre la source du transistor T4 et la source du transistor T5, et est commandé sur sa grille par le signal de veille inversé VE/. Le transistor supplémentaire Ti est connecté entre la source du transistor T5 et la source du transistor T3, et est connecté sur sa grille par le signal de veille VE. Sur la figure 7, on a représenté un autre mode de réalisation du dispositif de bascule à rétention déclenchée sur fronts. Dans ce mode de réalisation, la structure bistable BIS comprend un inverseur principal I1 dont l'entrée est connectée au commutateur d'isolation INT4 et rebouclé sur son entrée par un inverseur secondaire 12. Dans ce mode de réalisation, on prévient le conflit d'écriture afin que la force de conduction de l'inverseur IO soit supérieure à celle de l'inverseur I2 de manière à forcer l'écriture. La force de conduction d'un inverseur est donnée par le courant de saturation qui varie linéairement en fonction du rapport W/L, où W est la largeur du canal du transistor et L sa largeur. Le rapport W/L des transistors de l'inverseur secondaire 12 peut être par exemple trois fois plus petit que le rapport W/L des transistors de l'inverseur I0. REVENDICATIONS 1. Dispositif (DIS) de bascule du type déclenchée sur les fronts d'un signal d'horloge, ladite bascule possédant un mode dit actif dans lequel elle est électriquement alimentée et un mode dit inactif , comprenant une chaîne d'inverseurs (CH) commandée par ledit signal d'horloge (HL), des moyens de stockage aptes à stocker l'état de la bascule dans son mode actif et des moyens de rétention aptes à stocker l'état de la bascule dans son mode inactif, caractérisé par le fait que ladite bascule comprend une structure bistable (BIS) alimentée en continu intégrant les moyens de rétention ainsi qu'une partie des moyens de stockage, ladite structure bistable (BIS) comprenant un unique commutateur d'isolation (INT4) connecté sur ladite chaîne d'inverseurs (CH) et commandé par un signal logique dit de veille (VE) représentatif du mode actif ou inactif. 2. Dispositif selon la revendication 1, caractérisé par le fait que la structure bistable (BIS) comprend un premier inverseur (Il) rebouclé sur son entrée par un deuxième inverseur de type trois-états (T2, T3, T4, T5) comportant quatre transistors en série dont deux sont commandés par ledit signal d'horloge (HL), et par le fait que la structure bistable (BIS) comprend deux transistors supplémentaires (TO, Tl) respectivement connectés parallèlement aux deux transistors commandés de l'inverseur de type trois-états T2, T3, T4, T5), ces deux transistors supplémentaires (TO, Tl) étant eux-même commandés par le signal de veille. 3. Dispositif selon la revendication 2; caractérisé par le fait que le commutateur d'isolation (INT4) est connecté au noeud commun aux deux transistors non commandés de l'inverseur de type trois-états (T2, T3, T4, T5). 4. Dispositif selon la revendication 2, caractérisé par le fait que le commutateur d'isolation (INT4) est connecté au noeud commun aux deux transistors commandés de l'inverseur de type trois-états (T2, T3, T4, T5). 5. Dispositif selon la revendication 1, caractérisé par le fait que la structure bistable (BIS) comprend un inverseur principal (I1) dont l'entrée est connectée au commutateur d'isolation (INT4) et rebouclé sur son entrée par un inverseur secondaire (I2), et par le fait que le rapport W/L des transistors de l'inverseur secondaire (I2) est au moins trois fois plus petit que le rapport W/L des transistors du premier inverseur (I0) de la chaîne d'inverseurs (CH). 6. Dispositif selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend en outre un moyen de rappel apte à forcer le noeud commun (Si) à la structure bistable (BIS) et à la chaîne d'inverseurs (CH) à l'état haut lorsque le signal de veille (VE) est à l'état haut. 7. Dispositif selon la revendication 6, caractérisé par le fait que le moyen de rappel (MRP) est un transistor. 8. Dispositif selon l'une quelconque des revendications 1 à 7, caractérisé par le fait que l'autre partie des moyens de stockage comporte un inverseur de rétroaction (IST) connecté en série avec un interrupteur (INT3) commandé par ledit signal d'horloge (HL). 9. Dispositif selon l'une quelconque des revendications précédentes caractérisé par le fait qu'il est réalisé sous la forme d'un circuit intégré.