Brevet FR2879800A1 — publié le 20060623

BF 61605 DISPOSITIF A MEMOIRE INTEGREE ET PROCEDE 10 ARRIÈRE-PLAN [0001] A mesure que les composants électroniques deviennent plus petits et plus sophistiqués, des dispositifs faisant appel à des architectures de plus en plus petites sont devenus plus souhaitables. En particulier, des recherches sont continuellement en cours sur la miniaturisation de divers types de dispositifs à mémoire. Toutefois, les technologies actuelles posent certains problèmes. Certains de ces problèmes comprennent l'impossibilité de réduire l'échelle d'oxydes tunnel, des effets de canal court et d'autres variations de seuils de tension. La réduction d'échelle peut se traduire par une diminution du temps de conservation de la charge, une réduction du rapport de couplage ou des fuites accrues entre des cellules de la même colonne. De plus, des schémas de conception compliqués pour réduire la taille de l'architecture de la mémoire augmentent également les difficultés et les coûts de fabrication. RESUME 2] A titre de présentation uniquement, on ne décrit qu'un dispositif de mémoire qui peut être fabriqué aisément et qui permet la réduction de la taille des cellules. On décrit en outre, un procédé pour fabriquer ce dispositif. 3] Le dispositif à mémoire contient une pluralité de cellules de mémoire, disposées sous forme de matrice. La matrice contient des rangées de cellules de mémoire et des colonnes de cellules de mémoire. Chaque cellule de mémoire contient un ou plusieurs transistor(s) de cellules. Chaque transistor de cellule contient des premières régions dopées et des deuxièmes régions dopées, la première région dopée est une région drain et la deuxième région dopée est une région source ou en variante, la première région dopée est une région source et la 2 BF 61605 deuxième région dopée est une région drain. La mémoire contient également une pluralité de lignes de mots et une pluralité de premières lignes de bits. Chaque ligne de mots est reliée à des cellules de mémoire d'une rangée de cette matrice. Chaque première ligne de bits est reliée à des cellules de mémoire d'une colonne de la matrice. 4] Le dispositif à mémoire comprend au moins un transistor de cellule qui comporte une région source et une région drain dont les types de dopage diffèrent l'un de l'autre. Ainsi, ce transistor peut être caractérisé en tant que transistor à effet de champ à effet tunnel (TFET), dans lequel l'effet tunnel a lieu à travers une jonction PN qui est formée entre un canal et l'une des régions source/drain. Le canal est un canal d'inversion qui est formé dans la région intrinsèque d'une région PIN (dopée P, intrinsèque, dopée N) du transistor. A la place de la région intrinsèque, on peut faire appel à une région faiblement dopée P ou à une région faiblement dopée N, par rapport à la concentration du dopage dans les régions source/drain. Les régions source/drain couplent des tensions externes et sont donc différentes de halos ou de poches au voisinage du canal du transistor. Le courant par effet tunnel peut être influencé par la grille du transistor, en particulier, par la grille flottante d'un transistor à grille flottante. 5] Dans un mode de réalisation, seul un transistor de sélection ou seul un transistor de mémorisation d'une cellule de mémoire est un transistor TFET, tandis que d'autres transistors de la cellule de mémoire sont des transistors FET (transistors à effet de champ) présentant le même type de dopage dans la région source et dans la région drain. En variante, tous les transistors d'une cellule de mémoire sont des transistors TFET. 6] Suivant un mode de réalisation, une cellule de mémoire contient seulement un transistor TFET dans une cellule de mémoire flash. On peut miniaturiser davantage cette cellule de mémoire flash à transistor unique, en évitant les problèmes rencontrés avec des transistors FET à régions source/drain du même type de dopage. 7] Les premières régions et les deuxièmes régions sont des régions semiconductrices, telles que des régions monocristallines. On peut utiliser le silicium ou d'autres matériaux semiconducteurs élémentaires ou composés, dans les régions semiconductrices. Les premières régions peuvent être des régions dopées N, tandis que les deuxièmes régions sont des régions dopées P. [0008] Suivant un mode de réalisation, le composant à mémoire contient une pluralité de deuxièmes lignes de bits. Chaque deuxième ligne de bits est reliée aux deuxièmes régions dopées des transistors de cellules d'une colonne. Deux lignes de bits sont employées dans des dispositifs à mémoire, tels que des mémoires vives 3 BF 61605 statiques (SRAM) et dans des mémoires mortes effaçables et programmables électriquement (EEPROM), tandis que dans les mémoires vives dynamiques (DRAM), une seule ligne de bits est utilisée. 9] Suivant un autre mode de réalisation, les premières lignes de bits sont des lignes de bits surélevées qui sont surélevées par rapport aux cellules de mémoire et les deuxièmes lignes de bits sont des lignes de bits enterrées qui se situent au-dessous des cellules de mémoire. Dans ce mode de réalisation, la taille des cellules est inférieure à celles des lignes de bits, disposées latéralement les unes par rapport aux autres. 0] Suivant un autre mode de réalisation, les premières régions dopées contiennent des régions faiblement dopées et des régions fortement dopées et les deuxièmes régions dopées ne contiennent que des régions fortement dopées. De ce fait, il est possible d'obtenir un faible gradient de concentration de dopage d'un côté du transistor, par exemple, du côté présentant la tension plus élevée. Dans le même temps, il est possible de réduire la taille de la deuxième région dopée, en omettant les régions faiblement dopées de l'autre côté du transistor. 1] Suivant différents modes de réalisation, soit les premières et les deuxièmes régions dopées sont siliciurées, soit seules les premières régions dopées sont siliciurées. Dans le premier cas, aucune mesure n'est nécessaire pour empêcher la siliciuration de la deuxième région dopée. Dans le deuxième cas, aucun matériau semiconducteur n'est nécessaire pour la siliciuration des deuxièmes régions dopées. Par conséquent, une faible résistance à la connexion est possible pour les deuxièmes régions dopées. 2] Suivant un autre mode de réalisation, chaque cellule de mémoire contient un transistor de cellule de mémoire. Chaque première ligne de bits est reliée à la première région dopée des transistors de cellules d'une colonne. Chaque deuxième ligne de bits est reliée à la deuxième région dopée des transistors de cellules d'une colonne. Des dispositifs à mémoire comportant un seul transistor par cellule de mémoire ont la plus petite taille de cellules, par rapport à des cellules qui comportent deux transistors ou davantage. En outre, les deux lignes de bits permettent des modes de commande présentant un faible taux de défaillance et une vitesse élevée. 3] Dans un autre mode de réalisation, la ligne de bits enterrée est un caisson d'isolement dopé contenant également des régions substrat, des régions source et des régions drain de cellules de mémoire d'une colonne. La combinaison d'un transistor TFET et d'une ligne de bits enterrée permet l'obtention d'une bonne connexion électrique entre le caisson à ligne de bits enterrée et les zones source. Du fait que le caisson et la région dopée connectée à l'aide du caisson ont les mêmes 4 BF 61605 types de dopage, aucune mesure supplémentaire n'est nécessaire pour former une bonne connexion électrique, c'est-à-dire une connexion présentant une faible résistance ohmique. La concentration du dopage dans la ligne de bits enterrée procure une bonne conductivité. La concentration maximum du dopage de la ligne de bits enterrée peut être inférieure d'un ordre de grandeur au moins, au maximum de la région source, pour permettre la formation d'un petit canal d'inversion dans la région de canal. Dans un autre mode de réalisation, le type de dopage du caisson est le même que le type de dopage des deuxièmes régions dopées qui est par exemple, la région source. 4] Suivant un autre mode de réalisation, au moins l'une des premières lignes de bits ou l'une des deuxièmes lignes de bits est une ligne de bits enterrée sous les cellules de mémoire. Si les deux lignes de bits sont enterrées, aucune ligne de bits métallique n'est nécessaire. Si seule une ligne de bits enterrée est utilisée, le pas entre les colonnes est faible et la section transversale des lignes de bits peut être rendue supérieure à celle propre au cas des deux lignes de bits enterrées, à supposer que la même aire latérale soit occupée. 5] Dans un autre mode de réalisation, une deuxième région commune est commune à des cellules de mémoire qui sont voisines l'une de l'autre dans une colonne. Une première distance entre les grilles flottantes de ces transistors est inférieure à une deuxième distance entre des grilles flottantes de transistors qui sont voisines d'une première région commune dans la même colonne. La première distance peut être égale à la largeur de structure minimum du dispositif à mémoire, ce qui est possible du fait qu'il n'est pas nécessaire de faire appel à des mesures supplémentaires pour la connexion électrique de la deuxième région dopée à la ligne de bits enterrée. Il suffit d'implanter une barrette fortement dopée dans le caisson de ligne de bits enterrée. La barrette a le même type de dopage que le caisson. Par conséquent, des zones siliciurées formant un chevauchement avec d'autres régions ne sont pas nécessaires. 6] De plus, on présente un procédé pour fabriquer un dispositif à mémoire sur un substrat semiconducteur. Le dispositif à mémoire comprend une matrice mémoire ayant une pluralité de transistors de cellules de mémoire, dans laquelle les transistors sont disposés en rangées et en colonnes. On peut faire appel au procédé pour la fabrication du dispositif à mémoire décrit ici. 7] Ce résumé est donné à titre de présentation seulement. L'invention telle qu'elle est définie doit être considérée conjointement à la description détaillée suivante de l'invention. DESCRIPTION BREVE DES DESSINS BF 61605 [0018] La figure 1 est un schéma de principe partiel d'une zone de cellules de mémoire dans une mémoire EEPROM flash. 9] La figure 2 est une vue en plan de la zone de cellules de mémoire. 0] La figure 3 est une vue en coupe transversale, suivant la ligne A-A' de la figure 2.; [0021] La figure 4 est une vue en coupe transversale, suivant la ligne B-B' de la figure 2. 2] La figure 5 est une vue en coupe transversale, suivant la ligne C-C' de la figure 2. DESCRIPTION DETAILLEE DES DESSINS ET DES MODES DE REALISATION [0023] Bien que l'on décrive ici une mémoire morte flash effaçable et programmable électriquement (EEPROM flash), le dispositif à mémoire peut être une mémoire DRAM (mémoire vive dynamique), une mémoire SRAM (mémoire vive statique), une mémoire EEPROM à effacement sélectif, une mémoire EPROM, une mémoire ROM (mémoire morte) ou un autre dispositif à mémoire (par exemple, une mémoire FRAM mémoire vive ferroélectrique une mémoire MRAM mémoire vive magnétique). Chaque cellule peut ne contenir qu'un seul transistor, tel qu'un transistor à grille flottante, dans le cas d'une mémoire EEPROM ou d'une mémoire EEPROM flash ou peut contenir des transistors multiples. 4] La figure 1 est un schéma de principe partiel d'un dispositif 10 à mémoire intégrée contenant une pluralité de zones 12, 14 de segments de mémoire. Les zones 12, 14 de segments de mémoire sont fabriquées de la même manière. Par conséquent, seule la structure de la zone 12 de segments de mémoire est décrite dans le détail, ci-dessous. Le dispositif à mémoire contient une pluralité de lignes de bits globales BLO à BLm dont trois lignes de bits globales BLO, BL1 et BL2 sont illustrées sur la figure 1. D'autres lignes 16 de bits globales sont représentées par des points. 5] La zone 12 de cellules de mémoire contient une rangée de transistors TDO à TDm de sélection de drain, dont trois transistors TDO, TD1 et TD2 de sélection de drain sont illustrés sur la figure 1. Les grilles des transistors TDO, TD1 et TD2 de sélection de drain sont électriquement reliées à une ligne DSL de sélection de drain qui est disposée dans le sens des rangées. 6] En outre, la zone 12 de segments de mémoire contient une pluralité de transistors T01 à Tmn de cellules de mémoire, dont quinze transistors T00 à T24 de cellule de mémoire sont illustrés sur la figure 1. Le premier signe m d'index se rapporte à la colonne dans laquelle le transistor de cellule de mémoire est disposé. Le deuxième signe n d'indice se rapporte à la rangée dans laquelle le transistor de 6 BF 61605 cellule de mémoire est disposé. Par exemple, le transistor T21 de cellule de mémoire est disposé dans la colonne ayant l'indice 1 (ici la deuxième colonne, du fait que la numérotation commence à 0) et dans la rangée ayant l'indice 2 (ici, la troisième rangée, du fait que la numérotation commence à 0). 7] Les électrodes à grille des transistors de cellules de mémoire de chaque rangée de la zone 12 de segments de mémoire sont reliées à une ligne WLO à WLn de mots, respectivement. Sur la figure 1, cinq lignes WLO à WL4 de mots sont représentées. D'autres lignes 18 de mots sont représentées par des points. 8] Les transistors T00 à T24 de cellules de mémoire sont des transistors à grille flottante. Des charges électriques sont stockées dans la grille flottante qui est électriquement isolée. La grille flottante peut être électriquement conductrice ou électriquement isolante. 9] La zone 12 de segments de mémoire contient des transistors TSO à TSn de sélection de source, dont trois transistors TSO à TS2 de sélection de source sont représentés sur la figure 1. Les électrodes à grille des transistors TSO à TS2 de sélection de source sont reliées électriquement à une ligne SSL de sélection de source. 0] La zone 12 de segments de mémoire contient également des caissons WO à Wm électriquement isolants, dont trois caissons WO à W2 isolants sont représentés sur la figure 1. Les caissons WO à Wm d'isolement sont bordés de tranchées GO à G(m+1) électriquement isolantes, dont quatre tranchées GO à G3 isolantes sont représentées sur la figure 1. La tranchée G1 isolante, par exemple, est disposée entre le caisson WO d'isolement et le caisson W1 d'isolement. 1] Dans chaque caisson WO à W2 d'isolement, se trouvent des transistors de cellules de mémoire d'une colonne, un transistor de sélection de drain et un transistor de sélection de source. Les transistors de sélection de drain et les transistors de sélection de source sont utilisés pour la sélection des transistors de cellules de mémoire. Le caisson WO d'isolement, par exemple, contient le transistor TDO de sélection de drain, les transistors T00 à T04 de cellules de mémoire et le transistor TSO de sélection de source. La disposition des transistors dans chaque caisson WO à Wm d'isolement est la même. Par conséquent, seule la disposition des transistors dans le caisson WO d'isolement est expliquée ci-dessous. 2] L'électrode de drain du transistor TDO de sélection de drain est reliée électriquement à la ligne BLO de bits. L'électrode de source du transistor TDO de sélection de drain est reliée aux électrodes de drain des transistors T00 à T04 de cellules de mémoire, à l'aide d'une ligne 20 de drain surélevée que l'on appelle également ligne de bits . La ligne 20 de drain surélevée se situe au-dessus du caisson WO d'isolement, sur le premier niveau M1 métallique, c'est-à-dire que la 7 BF 61605 ligne de bits surélevée est formée au-dessus du caisson WO d'isolement lors du traitement ultérieur à la formation du caisson WO d'isolement. La ligne de drain surélevée se compose d'un matériau conducteur, tel que de l'aluminium, du cuivre, un alliage d'aluminium ou un alliage de cuivre. 3] Les électrodes de source des transistors T00 à T04 de cellules de mémoire sont reliées électriquement au caisson WO d'isolement, à l'aide de parties 30, 40, 50, 60 et 70 de contact, respectivement. Par conséquent, le caisson WO d'isolement a la fonction d'une ligne de source enterrée ou d'une ligne de bits enterrée qui est enterrée dans un substrat semiconducteur monocristallin. Ainsi, en regard de la ligne de bits surélevée précitée, la ligne de bits enterrée (caisson WO d'isolement) est formée sous une ou plusieurs couche(s), telle(s) que le premier niveau MI de métal. 4] L'électrode de source du transistor TSO de sélection de drain est reliée à une ligne SLO de source globale, également appelée ligne de bits globale . La ligne SLO de source globale est placée sur le niveau M2 de métal, au-dessus de la ligne 20 de drain surélevée. Les autres caissons W1, W2, etc., d'isolement ont les lignes SL1, SL2, etc., de source globales, respectivement. 5] L'utilisation des lignes 20, 22 et 24 de drain locales permet la formation de mini-secteurs 100 qui contiennent uniquement les cellules de mémoire d'une partie de colonne mais pas de la colonne complète. Cet agencement est avantageux quant à la consommation d'énergie du dispositif 10 à mémoire, à la vitesse d'écriture, à la vitesse de lecture et à la vitesse d'effacement des cellules de mémoire. 6] La figure 2 est une vue en plan de la zone 12 de segments de mémoire. II convient de préciser que pour plus commodité, on utilise les mêmes références numériques pour les parties identiques sur toutes les figures. Une largeur BO des tranchées GO à G3 isolantes est inférieure à 150 nm. Dans un exemple précis, la largeur BO est égale à 100 nm. Une distance B2 entre les centres de deux tranchées isolantes voisines est inférieure à 300 nm. Par exemple, la distance B2 peut être égale à 250 nm. On peut également appeler la distance B2, pas de lignes de bits , du fait qu'elle représente également la distance entre des lignes 20, 22 ou 24 de drain voisines, surélevées ou entre des lignes de source voisines, enterrées. Pour permettre la mise en oeuvre de cette petite distance B2, les transistors TDO à TD2 de sélection de drain et les transistors TSO à TS2 de sélection de source peuvent être des transistors à grilles multiples, tels que des transistors à grille double ou des transistors à grille triple. Dans un mode de réalisation, des transistors à grilles multiples contiennent plusieurs grilles entre une ou plusieurs sources et entre un ou plusieurs drains. 8 BF 61605 [0037] La figure 2 illustre les grilles flottantes FGOO à FG21 des transistors TOI à T21 de cellules de mémoire. Les zones CA de contact avec les zones S source ou les zones D drain des transistors de sélection, sont légèrement plus petites que la zone S source ou la zone D drain avec laquelle le contact est établi. 8] Les zones S source semiconductrices des transistors T00 à T21 de cellules de mémoire ont un type de dopage différent de celui des zones D drain semiconductrices de ces transistors T00 à T21. Dès lors, si les zones S source ont un dopage du type N, les zones D drain ont un dopage du type P, et vice versa. 9] Les zones D drain et les zones S source des transistors T00 à T21 de cellules de mémoire sont obtenues au moyen de deux implantations auto-alignées, après que la ligne DSL de sélection de drain, les lignes WLO à WLm de mots et la ligne SSL de sélection de source ont été fabriquées. Les zones D drain sont dopées par exemple, au moyen d'un masque qui recouvre les zones source. Néanmoins, le dopage de la zone drain est auto-aligné avec les électrodes à grille des transistors de cellules de mémoire, si les bords du masque sont placés au-dessus des électrodes à grille, par exemple, lorsque les bords se trouvent le long d'une ligne centrale sur la surface supérieure des électrodes à grille. 0] Le transistor TDO de sélection de drain a par exemple, à la fois une zone 150 drain du type N et une zone 152 source du type N qui est aussi l'électrode drain du transistor T00 de cellule de mémoire, c'est-à-dire qu'elles ont le même type de dopage. Les électrodes drain des transistors T00 à T21 de cellules de mémoire sont aussi du type N (par exemple, l'électrode 154 drain du transistor T20 de cellule de mémoire) mais les zones source des transistors T00 à T21 de cellules de mémoire sont du type P (par exemple, l'électrode 98 source du transistor T20 de cellule de mémoire). Par conséquent, les transistors T00 à T21 de cellules de mémoire sont de transistors à effet tunnel qui permettent non seulement l'effacement et l'écriture, mais aussi la lecture. Sous le mode de lecture, un courant tunnel circule à travers une jonction à effet tunnel, entre un canal d'inversion et la région source. Dans cette jonction, le courant tunnel est influencé par la charge accumulée dans la grille flottante. Par conséquent, la détection de l'état de charge de la grille flottante est possible. 1] Au-dessus de la ligne DSL de sélection de drain, est disposée une ligne 160 optionnelle qui est électriquement séparée de la ligne 160 de sélection de drain, par une couche isolante. La ligne DSL de sélection de drain contient les grilles 170, 172, 174, etc., de commande correspondant aux transistors TDO à TD2 de sélection de drain, respectivement. 2] La figure 2 représente également trois sections transversales. La section transversale A-A' est dans le sens des colonnes et coupe la ligne centrale du 9 BF 61605 caisson W2 d'isolement. La section transversale B-B' est dans le sens des rangées et coupe la partie 34 de contact du transistor T20 de cellule de mémoire. La section transversale C-C' est dans le sens des rangées et coupe la région 154 drain du transistor T20 de cellule de mémoire. Les trois sections transversales A-A', B-B' et C-C' se situent sur un plan parallèle à la direction normale de la surface du substrat semiconducteur utilisé pour produire le dispositif 10 à mémoire. 3] En outre, une distance A0 entre des grilles flottantes qui sont voisines l'une de l'autre dans le sens des colonnes et qui sont voisines à la même région source est la largeur de structure minimum du dispositif 10 à mémoire. Par exemple, la largeur est de 100 nm pour une technologie de 130 nm (c'est-à-dire une technologie utilisant une longueur d'onde de 130 nm pour exposer un photorésist utilisé en cours de fabrication) ou la largeur est de 70 nm pour une technologie de 90 nm. En variante, la distance A0 est inférieure à la largeur de structure minimum plus une distance de dégagement d'environ dix pour cent de la largeur de structure minimum. Une distance A2 entre des grilles flottantes qui sont voisines l'une de l'autre, dans le sens des colonnes et qui sont voisines à la même région drain, est supérieure à la largeur de structure minimum plus dix pour cent de cette largeur, en particulier, la distance A2 est supérieure à la distance A0. La distance A0 peut être rendue inférieure à la distance A2, du fait qu'aucune région drain faiblement dopée (LDD) n'est nécessaire aux régions source des transistors T00 à T24 de cellules de mémoire. On peut omettre les régions LDD, dès lors qu'aucun chevauchement des régions LDD par siliciure n'est nécessaire. Il n'est pas nécessaire non plus que le siliciure se chevauche avec la barrette enterrée, pour établir un contact électrique avec la barrette enterrée. Les barrettes sont mises en contact au moyen du caisson P, c'est-à-dire au moyen de la ligne de bits enterrée En outre, la distance A2 est faible, du fait qu'aucune zone de contact n'est nécessaire avec cette région source. On explique plus en détail ci-dessous, la raison de cette faible distance A0, en référence à la figure 3. 4] La figure 3 est une vue en coupe transversale, suivant la ligne A-A' de la figure 2. Le dispositif 10 à mémoire est disposé dans et sur un substrat 200 en semi-conducteur monocristallin qui se compose de silicium faiblement dopé P, par exemple. 5] Dans le substrat 200 de silicium, une couche 202 dopée N et une couche 204 dopée P sont produites au moyen d'une technique de dopage, telle que l'implantation. La couche 202 dopée N est plus profonde dans le substrat 200 que la couche 204 dopée P. La couche 202 dopée N est disposée entre la région P du substrat 200 et la couche 204 dopée P. Au voisinage de la section transversale A-A', les couches 202 et 204 forment le caisson W2 d'isolement, du fait qu'elles sont BF 61605 bordées par les tranchées G2 et G3 isolantes qui ne sont pas représentées sur la figure 3 mais qui sont disposées en regard de et derrière la section transversale A-A' [0046] Dans le mode de réalisation, la concentration de dopage du substrat 200 est de 1015 atomes de dopage par centimètre cube (1015 cm-3). La concentration maximum de dopage de la couche 202 dopée N est supérieure à 1016 cm-3 mais inférieure à 1020 cm-3. La concentration de dopage maximum de la couche 202 dopée P se situe dans une plage comprise entre 1016 cm-3 et 1018 cm-3. 7] Ainsi que l'illustre la figure 3, la pile de grilles des transistors T20 et T21 de cellules de mémoire contient dans l'ordre suivant et à une distance croissante du substrat 200: 1) un diélectrique 76, 77 de grille flottante, tel qu'un oxyde ou un oxyde nitruré ayant une épaisseur de 9 nm; 2) la grille FG20, FG21 flottante composée de silicium polycristallin ayant une épaisseur de 100 nm; 3) un diélectrique 78, 79 de grille de commande, tel qu'un diélectrique ONO, constitué d'une pile de trois couches, à savoir: une couche d'oxyde, une couche de nitrure ou une couche d'oxynitrure et une couche d'oxyde. L'épaisseur de la couche ONO est de 10 nm. 4) Une grille de commande qui se compose d'une ligne WLO, WL1 de mots, constituée de silicium polycristallin ayant une épaisseur de 100 nm; et 5) une région 80 siliciurée, constituée d'un composé métallique de silicium, tel qu'un siliciure de cobalt, au-dessus de la pile de grilles. 8] Les parois latérales de la grille FG20, FG21 flottante du diélectrique 78, 79 de grille de commande et de la grille de commande (ligne WLO, WL1) de mots sont recouvertes d'un diélectrique 82, 84, tel qu'un oxyde thermique. Les entretoises 86, 88 des parois latérales, composées d'oxyde ou de nitrure, par exemple, sont disposées au voisinage du diélectrique 82, 84. Les entretoises des parois latérales sont des entretoises simples ou doubles. On utilise de préférence, des entretoises doubles de parois latérales pour la formation de régions de dopage LDD et HDD que l'on décrit plus en détail, ci-dessous. On utilise des entretoises simples si seules des régions HDD sont employées. 9] Les piles de grilles des transistors T20 et T21 de cellules de mémoire, les diélectriques 82, 84 de parois latérales et les entretoises 86, 88 de parois latérales sont entourés d'une couche 89 diélectrique, telle qu'une couche d'oxyde de silicium, une couche de TEOS (tétraéthoxysilane) ou une couche de verre de silice, telle qu'une couche de BPSG (verre de borophosphosilicate). En variante, on peut utiliser une couche 89 de faible diélectrique k. 0] La couche 89 diélectrique contient aussi le métal M1 et par conséquent, la ligne 24 de drain surélevée, également. Un contact 90 métallique se situe dans un trou de contact qui traverse la couche 89 diélectrique, de la ligne 24 de 11 BF 61605 drain à une région 91siliciurée, sur la surface supérieure de la région drain du transistor T2O. Un contact 92 métallique se situe entre la ligne 24 de drain et une région 93 siliciurée, sur la surface supérieure de la région drain du transistor T21. 1] Les régions D drain des transistors T2O, T21 de cellules de mémoire contiennent des régions 94, 95 LDD dopées N et des régions 96, 97 HDD dopées N. La concentration maximum de dopage des régions est par exemple, dans les régions 94, 95 LDD, supérieure ou égale à 1017 cm-3 et inférieure à 1019 cm-3, tandis que dans les régions HDD, elle est supérieure ou égale à 1019 cm-3. 2] Les deux transistors T2O et T21 de cellules de mémoire ont une région S source commune. Dans le mode de réalisation, la région source commune contient uniquement une région 98 source fortement dopée P qui présente une concentration maximum de dopage supérieure ou égale à 1019 cm-3. Aucun contact métallique ne mène aux régions 98 S source communes. Les régions source sont électriquement reliées à la barrette de connexion de la couche 204 qui se trouve entre les tranchées G2, G3 voisines. Du fait qu'aucun contact métallique n'atteint la région 98 source, une zone de siliciure à la surface supérieure de cette région 98 n'est pas nécessaire. Dès lors, aucune zone de siliciure n'est prévue sur la surface supérieure de la région 98 source, dans un premier mode de réalisation. Suivant un autre mode de réalisation, une région 99 de siliciure, est néanmoins ménagée sur la surface supérieure de la région 98 source, du fait qu'aucune étape supplémentaire n'est nécessaire pour éviter la formation d'un siliciure 99, lors de la siliciuration d'autres régions, à savoir: 80, 81 et 91, 93. Une région siliciurée est avantageuse, par exemple, si la région source contient une zone fortement dopée et une zone faiblement dopée. 3] La figure 4 est une vue en coupe transversale suivant la ligne B-B' de la figure 2. La figure 5 est une vue en coupe transversale suivant la ligne C-C' de la figure 2. Ainsi que l'illustrent les figures 4 et 5, les tranchées GO à G3 sont électriquement isolées du substrat 200, au fond des tranchées et au niveau des parois latérales des tranchées, au moyen d'une bordure 212 diélectrique, telle qu'une bordure d'oxyde. La bordure 212 diélectrique présente une épaisseur qui est faible par rapport à la largeur des tranchées GO, G1, etc. Dans un exemple, l'épaisseur de la bordure 212 diélectrique est de 20 nm seulement, soit moins du tiers de la largeur des tranchées. Les parties plus profondes des tranchées GO à G3 sont remplies de silicium 214 polycristallin, par exemple. Dans le mode de réalisation illustré, environ les deux tiers de chaque tranchée GO à G3 sont comblés avec du polysilicium 214. Les régions supérieures des tranchées GO à G3 sont comblées avec un matériau 220 diélectrique, tels que de l'oxyde de silicium. Les régions supérieures peuvent être soumises à une attaque chimique, le long de tranchées 12 BF 61605 peu profondes, dans des zones extérieures à la zone 12, 14 de segments de mémoire, du circuit de commande, des circuits d'attaque de lignes de mots, des circuits d'attaque de lignes de bits ou des amplificateurs de lecture. La deuxième attaque chimique des régions supérieures des tranchées et des tranchées peu profondes, peut s'effectuer dans le même temps, si l'on fabrique un dispositif 10 à mémoire incorporé, qui est incorporé à un circuit logique, tel qu'un processeur. Dans un autre mode de réalisation, les tranchées sont comblées uniquement avec un matériau ou les parties supérieures des tranchées GO à G3 sont également comblées avec du polysilicium. 4] Dans un exemple, la profondeur des tranchées GO à G3 est comprise entre 0,9 et 1,5 pm est peut-être de l'ordre de 1 pm. Les tranchées GO à G3 s'étendent à travers la couche 204 et également à travers la couche 202. Dans un autre mode de réalisation, les fonds des tranchées GO à G3 se situent dans la couche 202. 5] Ainsi que l'illustrent également les figures 4 et 5, la région 98 source dopée P du transistor T20 de cellule de mémoire se termine dans la barrette de connexion de la couche 204 dopée P qui forme la ligne de source enterrée du transistor T20. La région 96 drain dopée N du transistor T20 de cellule de mémoire se termine également dans la barrette de connexion de la couche 204 dopée P qui forme la ligne de source enterrée. 6] Pour ce qui concerne les différents modes de fonctionnement, on décrit le mode de programmation, le mode d'effacement et le mode de lecture pour le transistor T11. Dans d'autres exemples, on utilise des tensions d'autres polarités ou d'autres valeurs. Dans un exemple particulier, on utilise des tensions qui diffèrent des tensions de l'exemple, uniquement dans une plage de plus 50 pour cent à moins de 50 pour cent. En outre, bien que la différence de potentiel soit identique, la division des tensions peut être différente, par exemple on peut utiliser +8,5 volts et 8,5 volts au lieu de +14 volts et -3 volts. En outre ou en variante, on peut également modifier la tension divisant la différence absolue de tension, par exemple, dans une plage de plus 50 pour cent à moins 50 pour cent. 7] Lors de la programmation, les tensions du transistor T11 sont de: +14 volts couplés à l'électrode de grille de commande et -3 volts couplés à la région source, à la région substrat et à la région drain. Dans ces conditions, un courant tunnel circule à partir d'un canal d'inversion, dans le substrat, à travers l'aire complète d'un diélectrique à effet tunnel, dans la grille flottante du transistor T11. 8] Lors de la programmation, on explique les tensions des transistors de la même rangée, tels que le transistor T11, mais dans une autre colonne que le transistor T11, pour le transistor T21: +14 volts couplés à l'électrode de grille de 13 BF 61605 commande, et +3 volts couplés à la région source, à la région substrat et à la région drain. Dans ces conditions, aucun courant tunnel ne circule vers la grille flottante du transistor T11, du fait que la différence de tension est trop faible. 9] Lors de la programmation, on explique les tensions des transistors de la même colonne, tels que le transistor T11, mais dans une autre rangée que le transistor T11, pour le transistor T12: 0 volt ou -3 volts couplé(s) à l'électrode de grille de commande, et -3 volts couplés à la région source, à la région substrat et à la région drain. 0] Lors de la programmation, on explique les tensions des transistors d'une autre rangée que le transistor T11 et dans une autre colonne que le transistor T11, pour le transistor T22: 0 volt couplé à l'électrode de grille de commande et +3 volts couplés à la région source, à la région substrat et à la région drain. 1] Lors de l'effacement, toutes les cellules de mémoire d'un segment 12, 14 ou d'un mini-secteur 100 sont effacées en même temps. En variante, seules les cellules de mémoire reliées à une ligne de mots ou à une partie de ligne de mots sont effacées. Dans un autre exemple, une seule cellule est effacée sans que d'autres cellules soient effacées. Pour pouvoir être effacés, tous les transistors T00 à T24 ont les mêmes tensions. Par exemple, les tensions du transistor T11 sont: - 14 volts couplés à la grille de commande, et +3 volts couplés à la région source, à la région drain et au substrat. Lors de l'effacement, un courant tunnel circule dans la direction opposée à celle du passage de courant pendant le processus de programmation. 2] Sous le mode de lecture, les données suivantes sont valides pour le transistor T11: +2,5 volts couplés à l'électrode de grille, 0 volt couplé à la région source et à la région substrat et -1 volt ou 1,2 volt couplé à la région drain. Dans ces conditions, le courant de drain ou la tension de seuil du transistor T11 est détecté(e) et amplifié(e). 3] On peut également utiliser d'autres types de cellules EEPROM, par exemple, des cellules à grille double ou des cellules ETOX (EPROM à oxyde tunnel). D'autres modes de programmation, modes de lecture ou modes d'effacement sont également possibles, tels que la programmation par électrons chauds de canal (CHE). 4] Du fait d'un masque dur, tel qu'un masque dur TEOS, sur la surface supérieure de grilles de commande ou des lignes WLO à WL2 de mots, on évite des techniques de fabrication, telles qu'un double implant ou un contre-dopage des grilles de commande. Il en résulte un travail de sortie qui est très bien contrôlé, de sorte que seule une faible variation de tension de seuil et une faible variation de courant se produisent entre les transistors de cellules. 14 BF 61605 [0065] Bien que la réduction d'échelle classique de mémoires flash approche de ses limites, la mise en oeuvre des modes de réalisation décrits ici peut permettre une miniaturisation supplémentaire visant des structures de génération de 65 nm et moindres. Pour la réduction de taille des cellules, l'omission de contacts peut devenir de plus en plus importante. Pour un accès rapide, néanmoins, il peut être bénéfique d'utiliser des contacts de source et de drain au niveau de chaque cellule, y compris des connexions métalliques. Par conséquent, deux lignes de bits (BL) par cellule de mémoire peuvent être souhaitables pour des architectures de mémoires flash, appropriées à un accès rapide, par exemple, la cellule flash UCP (programmation de canal uniforme). Toutefois, du fait de l'utilisation de ces deux lignes métalliques, la taille des cellules peut être limitée dans une direction par les pas entre les deux métaux M1 (ou les pas du métal Ml). En outre, dès lors que l'on utilise généralement le métal M2 pour des BL et le métal Ml pour des plages de connexion, la taille des cellules peut être limitée dans la direction x par les pas des deux métaux M2. 6] L'impossibilité de réduire l'échelle de l'oxyde tunnel peut influer défavorablement sur les limites de réduction d'échelle des transistors de cellules flash. Par exemple, des effets de canal court deviennent plus sévères que dans des dispositifs à transistors classiques. Des tensions basses de claquage, des variations Vt dues à une atténuation croissante et à un courant de fuite peuvent constituer des problèmes majeurs dans la réduction de longueur des transistors. Toutefois, au moyen des modes de réalisation ci-dessus, tous ces problèmes de limite peuvent être résolus. 7] L'utilisation de barrettes enterrées, dans une architecture dite SNOR permet de lier toute région source au caisson P d'isolement, par un court-circuit CoSi (barrettes enterrées), de remplacer les lignes de source métalliques (c'est-à-dire le concept BBL ou de ligne de bits enterrée) par les caissons P d'isolement, et d'obtenir que la réduction du pas de BL ne soit plus limité par le pas de M2. En fait, jusqu'à présent le pas de BL était égal au pas de 2*M2. Les modes de réalisation illustrent une manière simple de réaliser un contact électrique de la source au caisson P. [0068] Au moyen des modes de réalisation, deux contacts par cellule et des lignes de bits sont évités et une réduction supplémentaire de la taille des cellules est possible, aucun chevauchement par siliciure n'est nécessaire du côté source et il est optionnel du côté drain pour des lignes de bits enterrées et une miniaturisation supplémentaire des transistors est possible. 9] Naturellement, des problèmes se posent lors de la miniaturisation de l'architecture de mémoire. Les raisons comprennent les effets de canal court et la réduction de l'épaisseur de l'oxyde. Pour mieux maîtriser le canal, une réduction de taille de l'oxyde tunnel (grille) est souhaitable. La réduction de taille, néanmoins peut BF 61605 engendrer une élévation considérable du débit binaire mobile et une réduction du temps de conservation. En outre, la réduction de l'épaisseur de l'oxyde tunnel peut réduire le rapport de couplage. Pour une courte longueur de transistor, le problème des fuites nuit à la lecture de la cellule. Des cellules donnant lieu à des fuites dans la même colonne influent sur le courant de la cellule à lire. [0070) Les présents modes de réalisation réduisent l'aire de contact de source et permettent d'obtenir ainsi, une taille inférieure de cellules. De plus, une barrette de siliciure au niveau du contact entre la matrice N+ et le caisson P+ n'est pas nécessaire, dès lors qu'il existe intrinsèquement une bonne connexion entre la source P+ et le caisson P. La réduction d'échelle de l'oxyde tunnel (oxyde de grille) n'est pas nécessaire et dès lors, un débit binaire mobile bas et un temps de conservation satisfaisant peuvent être maintenus, tandis que le rapport de couplage demeure élevé. Le problème lié aux fuites des jonctions PIN, bien que faibles même pour des canaux courts, est réduit, dès lors que la couche intrinsèque est remplacée par une région P ou par une région N faiblement dopée. Du fait de la structure PIN du transistor TFET (transistor à effet de champ à effet tunnel), la tension d'amorçage et de claquage du dispositif augmente par rapport à celle du transistor MOSFET (semi-conducteur à oxyde métallique) classique ou transistor FET à grille isolée (IGFET). 1] De plus, on obtient une réduction de l'effet de canal court, due à une tension de claquage plus élevée, ce qui permet une réduction supplémentaire de la longueur de canal. En d'autres termes, des sources N+ d'un transistor de cellule NMOS sont remplacées par des sources P+. Par conséquent, le transistor de cellule fonctionne en tant que transistor TFET ce qui atténue ou élimine la nécessité d'une réduction d'épaisseur de l'oxyde pour la réduction de taille du transistor. Cela permet en outre, de procurer une source aisément réalisable à une liaison par caisson P, ce qui favorise l'architecture BBL. 2] Bien que l'on ait décrit la présente invention, au moyen des modes de réalisation, illustrés sur les dessins et décrits ci-dessus, l'homme de l'art comprendra que l'invention ne se limite pas aux modes de réalisation et qu'au contraire, il est possible d'apporter divers changements et modifications à celle-ci, sans s'écarter de l'esprit de l'invention. Par exemple, divers matériaux utilisés, ainsi que des dimensions, dopages, tensions et d'autres valeurs employés d'un bout à l'autre de la description n'ont qu'un caractère indicatif. De même, la mise en oeuvre des modes de réalisation ci-dessus, peut s'effectuer à l'aide de matériel et de techniques de fabrication classiques. La formation des structures illustrées et décrites ici, au moyen de ces procédés, est bien connue de l'homme du métier. 4E BF 61605 REVENDICATIONS 1. Dispositif à mémoire caractérisé en ce qu'il comprend: une pluralité de cellules de mémoire, disposées dans une matrice contenant des rangées de cellules de mémoire et des colonnes de cellules de mémoire, chaque cellule de mémoire contenant au moins un transistor T00 à T24 de cellule, chaque transistor de cellule contenant des premières régions dopées et des deuxièmes régions dopées, l'une des premières et deuxièmes régions dopées étant une région drain et l'autre des premières et deuxièmes régions dopées étant une région source, les premières régions dopées ayant un type de dopage différent de celui des deuxièmes régions dopées. une pluralité de lignes WLO à WL4 de mots, chaque ligne de mots étant reliée à des cellules de mémoire d'une rangée; et une pluralité de premières lignes de bits, chaque première ligne de bits étant reliée à des cellules de mémoire d'une colonne. 2. Dispositif suivant la revendication 1, caractérisé en ce qu'il comprend en outre, une pluralité de deuxièmes lignes de bits, chaque deuxième ligne de bits étant reliée aux cellules de mémoire d'une colonne. 3. Dispositif suivant la revendication 2, caractérisé en ce que les premières lignes de bits sont des lignes de bits surélevées qui sont surélevées par rapport aux cellules de mémoire et les deuxièmes lignes de bits sont des lignes de bits enterrées. 4. Dispositif suivant la revendication 2, caractérisé en ce que chaque cellule de mémoire contient un transistor de cellule, chaque première ligne de bits est reliée à la première région dopée des transistors de cellules d'une colonne et chaque deuxième ligne de bits est reliée à la deuxième région dopée des transistors de cellules d'une colonne. 5. Dispositif suivant la revendication 3, caractérisé en ce que chaque ligne BF 61605 de bits enterrée est un caisson WO à W2 d'isolement dopé contenant des régions substrat des transistors de cellules d'une colonne. 6. Dispositif suivant la revendication 5, caractérisé en ce que le type de 5 dopage de chaque caisson est le même type de dopage que celui des deuxièmes régions dopées. 7. Dispositif suivant la revendication 1, caractérisé en ce que les premières régions dopées contiennent des régions faiblement dopées et des régions fortement dopées et les deuxièmes régions dopées ne contiennent que des régions fortement dopées. 8. Dispositif suivant la revendication 1, caractérisé en ce que les premières et deuxièmes régions dopées sont siliciurées. 9. Dispositif suivant la revendication 1, caractérisé en ce que les premières régions dopées sont siliciurées et les deuxièmes régions dopées ne sont pas siliciurées. 10. Dispositif suivant la revendication 1, caractérisé en ce que au moins l'une des premières ou des deuxièmes lignes de bits est une ligne de bits enterrée au-dessous des cellules de mémoire. 11. Dispositif suivant la revendication 1, caractérisé en ce que une deuxième région commune est commune à des cellules de mémoire voisines l'une de l'autre, dans une colonne et une première distance entre les grilles FGO à FG21 flottantes de transistors des cellules de mémoire voisines est inférieure à une deuxième distance entre des grilles FGO à FG21 flottantes de transistors adjacents d'une première région commune dans la même colonne. 12. Dispositif suivant la revendication 11, caractérisé en ce que la première distance est égale à une largeur de structure minimum du dispositif à mémoire. 13. Procédé pour fabriquer un dispositif à mémoire, dans un substrat semiconducteur, le dispositif ayant une matrice mémoire comprenant une pluralité de transistors T00 à T21 de cellules de mémoire, disposés en rangées et en colonnes, caractérisé en ce que le procédé comprend les étapes consistant à : former une pluralité de lignes WLO à WL4 de mots, chaque ligne de mots 4, BF 61605 étant reliée à des cellules de mémoire d'une rangée; former des premières régions dopées et des deuxièmes régions dopées, dans chaque colonne, l'une des premières et deuxièmes régions dopées étant une région drain et l'autre des premières et deuxièmes régions dopées étant une région source, la première région dopée ayant un premier type de dopage et la deuxième région dopée ayant un deuxième type de dopage, différent du premier type de dopage; et former une pluralité de premières lignes de bits, chaque première ligne de bits étant reliée à des cellules de mémoire d'une colonne. 14. Procédé suivant la revendication 13 caractérisé en ce qu'il comprend en outre, les étapes consistant à : former un premier caisson WO à W2 du deuxième type de dopage; former un deuxième caisson WO à W2 du premier type de dopage entourant le premier caisson; et former des tranchées GO à G3, suffisamment profondes pour pénétrer au moins dans l'un des premier et deuxième caissons WO à W2. 15. Procédé suivant la revendication 14, caractérisé en ce que le premier caisson WO à W2 contient les régions source, les régions drain et des régions substrat des transistors TOO à T21 de cellules de mémoire d'une colonne. 16. Procédé suivant la revendication 13, caractérisé en ce qu'il comprend en outre, par le fait de siliciurer les premières régions dopées et les deuxièmes régions dopées, suivant un traitement de siliciuration auto-alignée. 17. Procédé suivant la revendication 13, caractérisé en ce qu'il comprend en outre, par le fait de siliciurer les premières régions dopées, mais pas les deuxièmes régions dopées, suivant un traitement de siliciuration auto-alignée. 18. Procédé suivant la revendication 13, caractérisé en ce qu'il comprend en outre, par le fait de siliciurer des grilles de commande de transistors TOO à T24 de cellules de mémoire, suivant un traitement de siliciuration auto-alignée. 19. Procédé suivant la revendication 18, caractérisé en ce qu'il comprend en outre, par l'utilisation d'un masque dur, sur une surface supérieure des grilles de commande, en tant que masque pour le dopage auto-aligné des premières et deuxièmes régions dopées.