Brevet FR2881877A1 — publié le 20060811

L'invention concerne un transistor à effet de champs (FET) mono-grille ou à plusieurs grilles. En référence aux figures 1 a et lb représentant respectivement une vue en coupe longitudinale d'un FET monogrille massif ( bulk ) et d'un FET monogrille de type semiconducteur-sur-isolant, comprenant donc chacun une source 40 et un drain 50 séparés par une épaisseur de matériau ayant des propriétés physiques et électriques appropriées pour réaliser un canal actif entre la source 40 et le drain 50 lors de la polarisation du transistor, et une grille 20 située au-dessus de cette dernière épaisseur de matériau et séparée de io cette épaisseur de matériau par une fine couche en matériau diélectrique de sorte que, lorsque la grille 20 est polarisée, le champ électrique est appliqué à l'épaisseur de matériau dans une direction sensiblement perpendiculaire au plan général de la couche diélectrique 30, la couche en matériau diélectrique 30 créant ainsi une capacité dont la constante diélectrique est celle du diélectrique is considérée (telle que du SiO2). Le FET monogrille est ici supporté par un substrat raidisseur 300 qui permet notamment de garder une tenue mécanique de l'ensemble. Dans une alternative possible, telle qu'illustrée sur la figure 1 b, une couche épaisse 200 en matériau diélectrique est intercalée entre le substrat raidisseur 300 et le FET monogrille, pour principalement améliorer les propriétés électriques du transistor, celui-ci étant alors un FET monogrille sur-isolant. La polarisation de la grille 20, ainsi que de la source 40 et du drain 50 créera alors une zone d'accumulation du porteur de charge formant un canal actif entre la source 40 et le drain 50 lorsque cette polarisation est directe et est supérieure à une tension seuil déterminée, ainsi qu'une zone d'inversion des porteurs de charge dans la partie située sous le canal. Le FET monogrille est alors passant. Quant aux FETs multi-grilles, ils ont connu un vif succès ces dernières années du fait des nombreux avantages qu'ils présentent, notamment par rapport aux FETs mono-grille, tels qu'une réduction des effets de canal court (encore appelés SCE de l'acronyme anglo-saxon Short-Channel Effects ), une pente sous le seuil raide, pas d'effet de corps (encore appelé Body Effect ), et un dopage moindre voir nul. Ces avantages sont procurés principalement par la configuration particulière d'un FET multi-grilles qui a un canal actif étroit (séparant la source du drain) pouvant être électriquement séparé du substrat massif (encore appelé Bulk ). En référence aux figures 2a et 2b, représentant respectivement une vue en coupe longitudinale et une vue en coupe transversale d'un FET à doublegrilles comprenant donc une source 40 et un drain 50 reliés entre eux io électriquement par un canal actif 10, et deux grilles 20a et 20b situées de part et d'autre du canal actif 10 (la grille du dessus étant appelée la grille avant 20a et la grille enterrée étant appelée la grille arrière 20b) de sorte à appliquer, lorsqu'elles sont polarisées, un champ électrique au canal 10. La grille avant 20a et la grille arrière 20b sont sensiblement parallèles entre elles afin de créer is un champ électrique sensiblement symétrique le long du canal et perpendiculaire au plan de référence du canal 10 défini ici par un plan s'étendant entre le canal 10 et une des deux grilles 20a et 20b. Les grilles 20a et 20b sont chacune séparées du canal 10 par une couche en matériau diélectrique 30a et 30b créant ainsi une capacité dont la constante diélectrique est celle du diélectrique (tel que du SiO2). Le FET double-grilles est supporté ici par un substrat raidisseur 300 qui permet notamment de garder une tenue mécanique de l'ensemble. Dans une alternative possible, telle qu'illustrée sur les figures 2a et 2b, une couche épaisse 200 en matériau diélectrique est intercalée entre le substrat raidisseur 300 et le FET double-grilles, notamment pour améliorer les propriétés électriques du transistor, celui-ci étant alors un FET double-grille-sur-isolant. L'application de deux tensions identiques ou non VG et VG' à chacune des deux grilles 20a et 20b (selon une première configuration) ou l'application d'une tension VG à la grille avant 20a et une liaison à la masse de la grille arrière 20b (dans une seconde configuration) créera alors au moins une zone d'accumulation de porteurs de charge ou une zone d'inversion des porteurs de charge dans le canal 10. A partir d'une tension seuil VS, appliquée aux grilles 20a et 20b, un courant sera apte à circuler entre la source 40 et le drain 50 par l'intermédiaire du canal 10, le FET double-grilles étant alors passant. En référence aux figures 3a à 3f, sont représentées différentes conceptions de FET multi-grilles, connues de l'état de la technique. II est à noter que, sur ces figures, ne sont schématisés (pour des raisons de simplification du discours) que le canal 10, la source 40, le drain 50 et les grilles. La flèche contenue dans chacune des différentes figures représente la io direction du courant dans le canal 10 (lorsque VG>VS). Le substrat support est ici supposé se situer sous les FETs représentés. En référence à la figure 3a, est représenté un FET planaire doublegrilles dont les grilles 20a et 20b s'étendent parallèlement et de part et d'autre des plans dans lesquels le courant circule dans le canal 10, le FET s'étendant ici le long de son substrat support. Les figures 3b et 3c représentent des FETs double-grilles pour lesquels les grilles 20a et 20b s'étendent parallèlement et de part et d'autre des plans de circulation du courant, le FET de la figure 3b s'étendant en longueur dans une direction sensiblement parallèle à la surface du substrat support, et le FET de la figure 3c s'étendant en longueur dans une direction sensiblement perpendiculaire par rapport à la surface du substrat support. La figure 3d représente un FET à quatre grilles 20a, 20b, 20c, 20d, ces dernières entourant entièrement au moins une partie du canal 10 dans sa longueur. Ce FET est encore appelé FET-GAA ( GAA étant l'acronyme anglo-saxon de Gate-All-Around ). La figure 3e représente un FET-GAA à quatre grilles 20a, 20b, 20c et 20d, ces dernières entourant entièrement au moins une partie du canal 10, le FET étant ici davantage disposé verticalement par rapport au substrat que le FET de la figure 3d. La figure 3f représente un FET appelé Fin-FET, à trois grilles, ces dernières entourant au moins une partie du canal 10, deux grilles 20a et 20b s'étendant dans des plans de circulation de courant ainsi que dans la longueur du canal 10. Comparés à des FETs mono-grille, les FETs multi-grilles peuvent atteindre, grâce aux propriétés particulières d'un canal 10 étroit entouré par au moins deux grilles, des transconductances deux fois supérieures. Cependant, malgré les performances d'un FET mono ou multi-grilles, il serait souhaitable d'augmenter encore le courant au sein du canal 10. lo A cet effet, on pourrait augmenter la section du canal 10. Cependant, avec une épaisseur de canal 10 trop importante, la ou les grille(s) (telles que par exemple représentées sur les figures la et 3a à 3f) conventionnelles n'appliqueraient pas un champ suffisant pour provoquer une accumulation de toutes les charges du canal 10. On ne peut donc pas tirer profit de l'ensemble des charges mobiles pouvant exister dans un tel canal 10 épais. Une autre solution testée, est de prévoir différentes structures de canal 10 telles qu'un canal 10 en Si contraint élastiquement (présentant ainsi une mobilité de charge sensiblement accrue par rapport à du silicium relaxé élastiquement) ou des structures Si contraint sur SiGe, ou une structure SiGe contraint sous Si relaxé. Cependant, ces quelques propositions de structures de canal 10 ne peuvent être réalisées qu'à des épaisseurs de canal très minces, du fait que des couches en matériau contraint ne doivent pas dépasser une épaisseur critique au-delà de laquelle les contraintes perdraient leur caractère essentiellement élastique. L'intensité du courant reste donc très limitée. Un premier objectif de l'invention est d'augmenter la mobilité des charges dans le canal d'un FET mono-grille ou multi-grilles par rapport à l'état de la technique. Un deuxième objectif de l'invention est d'atteindre le premier objectif en proposant notamment un canal plus épais utilisé de façon optimale grâce à une conception particulière des grilles. La présente invention tend à atteindre ces objectifs en proposant, selon un premier aspect, un transistor à effet de champ comprenant donc un drain, une source, un canal en liaison électrique avec la source et le drain, et au moins une grille située de sorte à appliquer, lorsque chaque grille est polarisée, un champ électrique au canal, caractérisé en ce que le canal a une structure multicouches avec au moins trois couches, au moins une des couches de la io structure multicouches présentant des propriétés électriques sensiblement différentes de celles d'une autre couche de la structure multicouches. D'autres caractéristiques du transistor à effet de champ selon l'invention sont: le transistor comprend une seule grille sensiblement perpendiculaire au 15 plan de référence du canal défini par un plan d'interface entre deux couches du canal; - le transistor comprend au moins deux grilles situées de part et d'autre du canal; deux grilles sont sensiblement perpendiculaires au plan de référence du 20 canal défini par un plan d'interface entre deux couches de la structure multicouche; - le transistor comprend en outre une troisième grille s'étendant dans un plan sensiblement perpendiculaire aux deux autres grilles; le transistor comprend quatre grilles entourant entièrement au moins une 25 partie du canal; - la structure multicouche comprend au moins deux couches élastiquement contraintes, chacune ayant une épaisseur inférieure à l'épaisseur critique au delà de laquelle la contrainte ne serait plus essentiellement élastique; - la somme des épaisseurs des couches contraintes dans le canal est supérieure à l'épaisseur critique; - le canal comprend en outre une couche intermédiaire à deux couches contraintes, apte à maintenir les contraintes élastiques dans les deux couches 5 contraintes; les couches contraintes sont en silicium; la couche intermédiaire est en Si1_XGex, avec x E]0;1] ; les couches contraintes sont en Si1_XGex, avec x E]0;1] ; la couche intermédiaire est en Sil-yGey, avec y e [0;1] et avec y x; io au moins une couche du canal est dopée de sorte à influencer le passage de porteurs de charges dans des couches plutôt que dans d'autres couches du canal lorsque les grilles sont polarisées et lorsque la source et le drain sont sous tension. Selon un deuxième aspect, la présente invention propose un procédé de réalisation d'un transistor à effet de champ comprenant la formation du canal, d'au moins une grille, d'une couche diélectrique entre le canal et chaque grille, d'une source et d'un drain respectivement à une extrémité du canal, caractérisé en ce qu'il comprend la formation d'une structure multicouche à au moins trois couches de sorte à être dimensionnée pour former le canal, les couches successives de la structure multicouche comprenant des couches en matériau(x) choisi(s) parmi les matériaux semiconducteurs. - ladite formation de la structure multicouche est mise en oeuvre par croissances cristallines successives des couches de la structure multicouche à partir d'un substrat cristallin, puis par gravure de sorte à conserver une structure multicouche ayant une largeur et une longueur déterminées sensiblement égales à la largeur et à la longueur souhaitées du canal; - ladite formation de la structure multicouche est mise en oeuvre par croissances cristallines sélectives à partir d'un substrat cristallin, la hauteur de la croissance cristalline définissant la longueur ou la largeur du canal; - ladite formation de la structure multicouche comprend, postérieurement à la croissance cristalline, un collage de la structure multicouche sur un substrat récepteur suivi d'un enlèvement du substrat cristallin et d'éventuellement une partie de la structure multicouche; - le collage est réalisé par l'intermédiaire d'au moins une couche de collage en matériau diélectrique formée sur au moins une des surfaces à coller; - l'enlèvement du substrat cristallin et d'éventuellement une partie de la structure multicouche est réalisé selon au moins l'une des techniques suivantes: gravure par l'arrière (encore appelée etch-back ), Smart-Cut , io polissage, polissage mécanochimique, rodage, gravure chimique, électrochimique, ou plasma; - le procédé comprend, après la croissance cristalline et avant le collage, la formation d'une couche en matériau diélectrique puis d'une couche en matériau électriquement conducteur formant une grille, sur la structure multicouche, de sorte à former, après collage, une grille enterrée entre le canal et le substrat récepteur; - le procédé comprend, avant le collage, la formation, sur le substrat récepteur, d'une couche en matériau électriquement conducteur formant une grille puis d'une couche en matériau diélectrique, de sorte à réaliser, après collage, une grille enterrée entre le substrat récepteur et le canal; - le procédé comprend, avant le collage, la formation, sur le substrat récepteur, d'une couche en matériau électriquement conducteur formant une grille et la formation, sur le substrat donneur, d'une couche en matériau diélectrique, de sorte à réaliser, après collage, une grille enterrée entre le substrat récepteur et le canal; - le substrat cristallin comprend un substrat support et une structure tampon, et la structure multicouche formée comprend au moins une couche métastable, telle qu'une couche en matériau contraint élastiquement; - ladite formation de la structure multicouche est réalisée sur un substrat support par collages successifs de couches prélevées par l'intermédiaire de couches de collage en matériau diélectrique, de sorte à obtenir une structure multicouche comprenant des couches en matériau diélectrique; - lesdits prélèvements sont effectués par Smart-Cut à partir de plaquettes donneuses différentes; - lesdits prélèvements sont effectués par Smart-Cut successivement à partir d'une même plaquette donneuse, une étape de recyclage de la plaquette donneuse étant réalisée entre chaque prélèvement pour rendre une prochaine couche prélevable; chaque plaquette donneuse comprend un substrat support et une structure io tampon, et la ou une des couche(s) à prélever comprend un matériau métastable, tel qu'un matériau contraint élastiquement; - au moins une grille est formée sur le canal dans un plan sensiblement perpendiculaire au plan de référence du canal défini par un plan d'interface entre deux couches de la structure multicouche; - deux grilles sont formées de sorte à être situées de part et d'autre du canal, dans des plans sensiblement perpendiculaires au plan de référence du canal défini par un plan d'interface entre deux couches de la structure multicouche; - le procédé comprend en outre la formation d'une autre grille à l'extrémité des deux autres grilles; - la formation des grilles du transistor est mise en oeuvre en deux temps: la formation des grilles séparément du reste du transistor (ce dernier comprenant donc source drain canal) ; l'assemblage des grilles sur le reste du transistor; -le procédé comprend en outre une étape de collage du transistor ou d'une partie de transistor déjà réalisée, avec un substrat raidisseur par l'intermédiaire d'une couche en matériau diélectrique ayant une épaisseur suffisante pour protéger le transistor des effets de collage, ainsi que pour isoler électriquement le transistor du substrat raidisseur. D'autres aspects, buts et avantages de la présente invention apparaîtront 30 mieux à la lecture de la description détaillée suivante dans laquelle sont présentés des dispositifs et des procédés selon l'invention, donnés à titre d'exemples non limitatifs et faits en référence aux dessins annexés sur lesquels: Les figures la et lb représentent respectivement, de façon schématique, 5 une vue en coupe longitudinale d'un FET monogrille massif et un FET monogrille sur-isolant. La figure 2a et la figure 2b représentent respectivement, de façon schématique, une vue en coupe longitudinale et transversale d'un FET à double-grilles. io Les figures 3a à 3f représentent respectivement, et de façon schématique, différentes conceptions de FETs multi-grilles. Les figures 4a, 4b et 4c représentent des FETs monogrille selon l'invention, respectivement selon une vue en perspective par transparence, selon une vue en coupe transversale au canal avec une première configuration is de canal, et selon une vue en coupe transversale au canal avec une deuxième configuration de canal. Les figures 5a, 5b et 5c représentent des FETs double-grille selon l'invention, respectivement selon une vue en perspective par transparence, selon une vue en coupe transversale au canal avec une première configuration de canal, et selon une vue en coupe transversale au canal avec une deuxième configuration de canal. Les figures 6a, 6b et 6c représentent un Fin-FET selon l'invention, respectivement selon une vue en perspective par transparence, selon une vue en coupe transversale au canal avec une première configuration de canal, et selon une vue en coupe transversale au canal avec une deuxième configuration de canal. La figure 7 représente une vue en coupe d'un FET GAA selon l'invention. La figure 8 représente une vue en coupe représentant une étape de réalisation d'un canal multicouche selon l'invention, selon un premier mode de réalisation. La figure 9 représente une vue en coupe représentant une étape de s réalisation d'un canal multicouche selon l'invention, selon un deuxième mode de réalisation. Les figures 10a à 10e représentent différentes étapes de réalisation d'un FET selon l'invention, les figures 10a à 10c étant des vues en coupe des étapes associées, et les figures 10d et 10e étant des vues en perspective des étapes io associées. En référence aux figures 4a, 4b, 4c, 5a, 5b, 5c, 6a, 6b, 6c et 7, sont représentés des exemples de FET monogrille et multi-grille selon l'invention. Ces FETs comprennent donc chacun un drain 40, une source 50, situés respectivement à l'extrémité du canal 10 afin d'être en liaison électrique avec ce dernier, et au moins une grille (20, 20a, 20b, 20c et/ou 20d). Le canal 10 est séparé de chaque grille par une couche diélectrique (30, 30a ou 30b) constituée d'un matériau diélectrique. Source 40, Drain 50, Canal 10 et Grille(s) ont une géométrie, sont dimensionnées et sont conçues de sorte à satisfaire les spécifications techniques souhaitées dans le cahier des charges du transistor (propriétés électriques, thermiques, densité de courant, tension seuil Vs, etc.). A ce propos, on peut se référer au document intitulé Beyond the conventional transistor de H.-S. P. Wong (IBM Journal of Research & Development, Vol. 46 N 2/3, de mars/mai 2002). Préférentiellement, le canal 10 est principalement en matériau(x) choisi(s) parmi les matériaux semiconducteurs. Le canal 10 a une structure multicouche avec au moins trois couches, au moins une des couches de la structure multicouche présentant des propriétés électriques sensiblement différentes de celles d'une autre couche de la structure multicouche. Pour illustration, en référence aux figures 4a, 4b, 4c, 5a, 5b, 5c, 6a, 6b, 6c, 7, le canal 10 est formé d'une structure à 6 couches référencées I 1 a-12a-11 b-12b-11c-12c respectivement. Ici, on a affaire à une alternance de couches d'un premier type (couches dont les références comprennent le nombre 11) et de couches d'un deuxième type (couches dont les références comprennent le nombre 12). Le premier type de couche présente des propriétés électriques sensiblement différentes de celles du deuxième type de couche. Les différences de propriétés électriques peuvent être obtenues par exemple par au moins un des moyens suivants, pris seul ou en combinaison: io un dopage différent d'une couche à l'autre, des matériaux choisis différents d'une couche à l'autre, une différence structurelle intrinsèque d'une couche à l'autre, des contraintes élastiques internes différentes d'une couche à l'autre, des différences d'orientation cristallographique d'une couche à l'autre, des différences d'épaisseur d'une couche à l'autre, des concentrations de défauts cristallins différents d'une couche à l'autre, des impuretés différentes d'une couche à l'autre. Ainsi, on pourra avoir, selon un des cas de figures sus énoncés, les couches 11 a 11 b 11c en un matériau relaxé élastiquement, et les couches 12a 12b 12c en un matériau contraint élastiquement. Par exemple, on pourra ainsi choisir de réaliser les couches 11 a 11 b 11c en Si1_xGex (x e [0;1]) relaxé et les couches 12a 12b 12c en Sii_yGey (y e [0;1] et y x) contraint élastiquement. Plus particulièrement, on pourra par exemple choisir de réaliser les couches 11 a 11 b 11c en Si1_xGex (x e]0;1]) relaxé et les couches 12a 25 12b 12c en Si contraint élastiquement. Dans une configuration particulière, les couches relaxées 11 a 11 b 11c ont une épaisseur suffisante pour maintenir les contraintes élastiques dans les couches contraintes 12a 12b 12c, c'est à dire pour leur imposer un paramètre de maille, et ont donc au moins la fonction de stabiliser les contraintes élastiques. Le taux de contraintes élastiques dans les couches 12a 12b 12c dépend ainsi du matériau choisi pour constituer les couches 11 a 11b 11c. En outre, une couche contrainte élastiquement ne peut conserver sa contrainte que si son épaisseur reste inférieure à une épaisseur critique déterminée (au-delà de laquelle la couche n'est plus essentiellement contrainte élastiquement). Or, cette épaisseur critique diminue lorsque le taux de contraintes élastiques augmente. Or, comme on l'a vu au paragraphe précédent, cette contrainte élastique dépend du matériau choisi pour io contraindre. Ainsi, en reprenant l'exemple de couches 11 a 11 b 11c en Si1_XGex relaxé et de couches 12a 12b 12c en Sii_YGey contraint, plus Iy-xI sera grand (i.e. plus la différence de concentration en Ge entre les couches sera grande), plus l'épaisseur critique de chacune des couches 12a 12b 12c diminuera. On pourra par exemple se référer au document intitulé "High-mobility Si and Ge structures" de Friedrich Schàffler ("Semiconductor Science Technology" 12 (1997) 1515-1549) pour connaître les épaisseurs critiques dans de tels cas. Un intérêt d'une telle structure multicouche est d'augmenter l'épaisseur total de matériau contraint dans le canal 10, par rapport à un canal 10 comprenant uniquement une couche contrainte. Dans un cas préférentiel, la somme des épaisseurs des différentes couches contraintes (12a 12b 12c) est supérieure à l'épaisseur critique de chacune de ces couches contraintes. Cette structure multicouche permet ainsi d'avoir un canal 10 ayant une épaisseur totale de matériau contraint supérieure à l'épaisseur critique de chacune des couches contraintes. Cette configuration peut être très profitable pour améliorer les performances du FET considéré dans le cas où la présence de contraintes dans le canal 10 est susceptible d'améliorer les propriétés électriques de ce dernier. C'est en particulier le cas lorsque les couches contraintes 12a 12b 12c sont en Si ou en Si1_yGey, puisque le Si élastiquement contraint en tension a des charges plus mobiles que celles du Si élastiquement relaxé (la bande interdite étant en effet moins grande). Par rapport à un canal 10 comprenant la même quantité de Si mais relaxé, le canal 10 selon l'invention a donc un rendement électrique plus important (i.e. pour un FET ayant la même configuration et des tensions VG ayant la même valeur, le courant sera plus fort). Et le fait qu'un FET selon l'invention permette de dépasser l'épaisseur critique du Si contraint grâce à sa structure multicouche, lève donc les limites io habituellement rencontrées avec le Si contraint, imposées par l'épaisseur critique. En opération, on peut confiner la circulation du courant dans le Si contraint, le courant pouvant alors être contenu dans des couches proches des grilles (afin de ressentir d'avantage le champ électrique appliqué par ces dernières). En opération, et alternativement, on peut sélectionner les matériaux des différentes couches de sorte à forcer la circulation d'un type de porteur (trou ou électron) dans une couche et celle de l'autre type de porteur dans une autre couche de façon à avoir une mobilité similaire pour les deux types de porteurs. Par exemple, on peut choisir de faire circuler les électrons dans les couches 12a 12b 12c de Si contraint et des trous dans les couches 11 a 11 b 11 c de Si1_xGex relaxé. Une telle structure multicouche peut être réalisée avec plus ou moins d'alternances de couches relaxées contraintes. Une telle structure multicouche peut être réalisée avec des épaisseurs de couches contraintes plus ou moins importantes (notamment en jouant sur les concentrations x de Ge dans les couches adjacentes pour modifier l'épaisseur critique). Les conceptions classiques de grilles (telles que déclinées sur les figures 3a à 3e) ne sont donc pas nécessairement applicables à un FET multi-grilles selon l'invention. En référence aux figures 4a et 5a sont représentés en perspective des FETs respectivement mono et double-grille, pris isolément de leurs substrats, et comprenant alors chacun une source 40, un drain 50, un canal 10, une grille 20 ou des grilles 20a-20b et un diélectrique 30 ou des diélectriques 30a-30b. En référence aux figures 4b-4c et 5b-5c, sont représentés des vues en coupes transversales au canal 10 de différentes configurations de FETs to respectivement mono et double grille. Le FET peut être directement en contact avec le substrat massif qui le supporte dans le cas d'un FET monogrille (non représenté) ou le FET peut être séparé électriquement du substrat massif qui le supporte par une couche épaisse en matériau diélectrique dans le cas d'un FET double-grille (non représenté). is En référence aux figures 4b et 5b, une première configuration de FET selon l'invention y est illustrée. Cette première configuration consiste à avoir la grille 20 d'un FET monogrille (en référence à la figure 4a) ou les deux grilles 20a-20b d'un FET double-grille (en référence à la figure 5a) s'étendant parallèlement au plan de référence 400 du canal 10, le plan de référence 400 étant défini par un plan d'interface entre deux couches du canal 10. En référence aux figures 4c et 5c, une deuxième configuration du FET selon l'invention y est illustrée. Cette deuxième configuration consiste à avoir la grille 20 d'un FET monogrille (en référence à la figure 4c) ou les deux grilles 20a-20b d'un FET double-grille (en référence à la figure 5c) s'étendant perpendiculairement au plan de référence du canal 10. Dans le cas FET double-grilles ayant la deuxième configuration (voir figure 5c), on pourra faire en sorte que la distance séparant les deux grilles 20a et 20b (ainsi que la largeur du canal 10) soit réduite afin que le coeur du canal 10 puisse ressentir le champ électrique (appliqué par les grilles polarisées) de manière suffisante pour que des charges électriques puissent s'y créer. On pourra ainsi avoir par exemple unedistance entre les deux grilles 20a et 20b d'environ 15 nm. En particulier, on pourra suffisamment diminuer cet écart pour fonctionner en inversion volumique. On pourra ainsi avoir par exemple une distance inter- grilles 20a-20b d'environ 10 nm. En référence aux figures 6a et 6b, une troisième configuration du FET selon l'invention y est illustrée. Ce FET est à triple grille (et est encore appelé un Fin-FET), une troisième grille 20c étant ajoutée perpendiculairement aux deux grilles 20a et 20b du FET double-grille selon la deuxième configuration (en io référence à la figure 5c). On a donc ici deux grilles 20a et 20b s'étendant perpendiculairement au plan de référence 400 du canal 10 et une grille 20c s'étendant parallèlement au plan de référence 400 du canal 10. Lorsque cette troisième grille 20c est solidaire des deux premières grilles 20a et 20b, on obtient alors une unité de grille 20 en forme de U s'étendant sur une certaine longueur du canal 10. En référence à la figure 6c, une quatrième configuration du FET selon l'invention y est illustrée. Ce FET est à triple grille (et est encore appelé un Fin-FET), une troisième grille 20c étant ajoutée perpendiculairement aux deux grilles 20a et 20b du FET double-grille selon la première configuration (en référence aux figures 5a et 5b). On a donc ici deux grilles 20a et 20b s'étendant parallèlement au plan de référence 400 du canal 10 et une grille 20c s'étendant perpendiculairement au plan de référence 400 du canal 10. Lorsque cette troisième grille 20c est solidaire des deux premières grilles 20a et 20b, on obtient alors une unité de grille 20 en forme de U s'étendant sur une certaine longueur du canal 10. En référence à la figure 7, une cinquième configuration du FET selon l'invention y est illustrée. Ce FET est à quatre grilles (et est encore appelé un GAA-FET). Ces quatre grilles 20a, 20b, 20c et 20d entourent entièrement au moins une partie du canal 10, de sorte à former une unité 20 de section sensiblement rectangulaire s'étendant sur une certaine longueur du canal 10. Cette unité de grille 20 est séparée du canal 10 par une couche diélectrique 30. En référence aux figures 4a, 4b, 4c, 5a, 5b, 5c, 6a, 6b, 6c, 7, le matériau choisi pour la ou les grilles 20, 20a, 20b, 20c, et/ou 20d peut être du polysilicium, ou un alliage de métal (tel qu'un alliage contenant du Ti, du Ni, ou du TiN) ou encore un matériau conducteur, ayant une fonction de travail adaptée au canal 10 selon l'invention. La ou les grille(s) peuvent s'étendre sur toute la longueur du canal 10 ou sur une partie seulement de la longueur de celui-ci ainsi que sur toute la largeur io du canal 10 ou sur une partie seulement de cette largeur. Une couche diélectrique 30 ou 30a-30b, constituée d'un matériau diélectrique, est située entre le canal 10 et la ou les grille(s). Le matériau diélectrique choisi peut par exemple être du SiO2, du Si3N4, ou du SiXOyNZ. Le matériau diélectrique peut aussi être choisi de sorte à avoir une grande constante diélectrique, tel qu'un oxyde métallique comme du Ta2O5, du TiO2, du ZrO2, du HfO2, du Y2O3, du La2O3, du AI2O3 ou du Gd2O3 et leurs silicates; on peut ainsi augmenter la capacité par rapport aux diélectriques plus classiques pour une même épaisseur de couche diélectrique 30 (ce qui permet de contrôler l'effet canal court et de réussir à créer un fort courant en gardant un nombre important de charges induites dans le canal 10 lorsque VG décroît). On peut aussi réduire l'épaisseur de la couche diélectrique 30 par rapport aux couches diélectriques plus classiques , et réduire ainsi la dimension du FET. L'épaisseur du diélectrique doit toutefois rester supérieure à une épaisseur limite au-delà de laquelle des courants tunnels apparaissent de façon à nuire la mise en oeuvre du FET (par exemple, une couche diélectrique 30 en SiO2 a une épaisseur limite typique d'environ 0,8 nm). La source 40 et le drain 50 peuvent par exemple être en siliciure métallique ou en silicium, pouvant en outre être plus ou moins dopées selon l'application envisagée. On fera en sorte de choisir un dopage approprié pour créer des barrières électriques plus ou moins grandes entre canal 10 d'une part et source 40 drain 50 d'autre part, et donc pour avoir respectivement une tension seuil Vs plus ou moins grande. En addition aux différents éléments du FET selon l'invention (canal, grille(s), diélectrique, source, drain), un substrat raidisseur 300 est avantageusement prévu pour supporter ces éléments, tel que par exemple représenté sur les figures 4b, 4c, 5b ou 5c. Selon une première configuration, le FET a été collé à ce substrat raidisseur 300, le FET ayant été alors fabriqué séparément du substrat raidisseur 300 (qui est alors ici un substrat récepteur du FET). Optionnellement, io le FET est relié au substrat raidisseur 300 par l'intermédiaire d'une couche épaisse en matériau diélectrique, tel que du SiO2, du Si3N4, ou du SiXOYNZ (qui a éventuellement pu servir de couche de collage) le séparant ainsi au moins électriquement du substrat raidisseur 300, et constituant alors un FET sur-isolant. Selon une deuxième configuration, le FET est solidaire du substrat raidisseur 300 au niveau du canal 10 (c'est à dire qu'aucune grille n'est interposée entre le canal 10 et le substrat raidisseur 300), et le substrat raidisseur 300 a été en outre utilisé comme substrat de croissance cristalline pour la formation d'une ou plusieurs couches du canal 10, et/ou la source 40, et/ou le drain 50. Cette croissance cristalline a pu être réalisée sélectivement de sorte à pouvoir réalisé simultanément la croissance des différentes couches du canal 10. On obtient alors un canal 10 avec un plan de référence 400 sensiblement perpendiculaire au plan du substrat raidisseur 300. On pourra ainsi réaliser par exemple un FET selon la figure 4c ou 6c. En variante, cette croissance cristalline est réalisée couche après couche. On obtient alors un canal 10 avec un plan de référence 400 sensiblement parallèle au plan du substrat raidisseur 300. On pourra ainsi réaliser par exemple un FET selon la figure 4b ou 6b. La réalisation d'un FET selon l'invention comprend la formation du canal 30 10, d'au moins une grille, d'une couche diélectrique entre le canal 10 et chaque grille, d'une source 40 et d'un drain 50 respectivement à une extrémité du canal 10. La formation du canal comprend la formation d'une structure multicouche de sorte à être dimensionnée pour former le canal, les couches successives de la structure multicouche comprenant des couches en matériau(x) choisi(s) parmi les matériaux semiconducteurs. Les couches du canal 10 sont épitaxiées à partir d'au moins un substrat cristallin initial. Ce substrat cristallin peut être un substrat massif ( bulk ), tel que du Si io ou du Ge. Ce substrat cristallin peut être un pseudo-substrat constitué d'un substrat support (typiquement massif) et d'une structure tampon réalisée par épitaxie sur le substrat support. Une telle structure tampon est classiquement formée d'une unique couche épaisse, ou d'une structure métamorphique (c'est à dire une structure à plusieurs couches successives de sorte à avoir son paramètre de maille évoluant graduellement en épaisseur à partir du paramètre de maille du substrat support). Une structure tampon peut donc avoir notamment pour fonction d'adapter des paramètres de maille, et de confiner des défauts de sorte à présenter en surface une bonne structure cristallographique avec peu ou pas de défauts. Ainsi, par exemple, on peut réaliser un canal 10 comprenant des couches de Si contraint et de SiGe, à partir d'un pseudo-substrat comprenant une structure tampon en SiGe, avec une concentration de Ge augmentant graduellement en épaisseur, épitaxiée sur un substrat support en Si massif. Selon un premier mode de réalisation d'un canal 10 selon l'invention, et en référence à la figure 8, sont mises en oeuvre des croissances cristallines successives des couches 11 a, 12a, 11 b, 12b, 11 c, 12c de la structure multicouche 10 à partir du substrat cristallin 600. A cet effet, pourront être mises en oeuvre des techniques d'épitaxie par dépôt en phase vapeur (encore appelées techniques CVD), telles que PECVD, MOCVD, LPCVD, etc. Les épaisseurs et éventuellement les niveaux de dopage doivent en particulier être contrôlées de sorte à atteindre les propriétés électriques souhaitées. Selon un deuxième mode de réalisation d'un canal 10 selon l'invention, (non représenté), est mise en oeuvre au moins une croissance cristalline d'une couche à partir d'un substrat cristallin, cette couche étant destinée à constituer une des couches de la future structure multicouche du canal 10, les techniques d'épitaxie pouvant être utilisées à cet effet étant sensiblement identiques à celles utilisées pour le premier mode de réalisation. Un collage de cette couche avec un substrat récepteur puis un enlèvement du substrat cristallin ultérieur, sont ensuite mis en oeuvre. Avantageusement, le collage est réalisé au moyen d'au moins une couche de collage en matériau diélectrique (SiO2, Si3N4, SiXOyNZ ou autre. ..) formée sur au moins une des deux surfaces à coller. L'enlèvement du substrat cristallin, n'a ici pour unique but que de détacher la couche mince initialement épitaxiée. On pourra ainsi réaliser un transfert de couche telle que du Si contraint ou du SiGe, de façon identique à celui divulgué dans le document WO 04/006326 comprenant une implantation d'espèces atomiques précédemment au collage au-dessous de la couche à prélever créant alors une zone de fragilisation, un détachement après collage au niveau de cette zone de fragilisation, puis une étape finale de gravure sélective de la partie restante au-dessus de la couche mince épitaxiée transférée. Pour réaliser la structure multicouche du canal 10, on pratique alors successivement une pluralité de ces prélèvements de couches minces, alternativement à une formation de couche en matériau diélectrique (tel que du SiO2, du Si3N4, ou du SiXOyNz) de sorte à former au final une structure multicouche 10 comprenant alternativement des couches 11a, 11 b, 11 c en matériau semiconducteur prélevé et des couches 12a, 12b et 12c en matériau diélectrique formé. Les prélèvements peuvent être faits à partir de substrats cristallins distincts ou d'un unique substrat cristallin, recyclé après chaque prélèvement de 30 sorte à pouvoir fournir une nouvelle couche lors d'un nouveau prélèvement. On pourra former ces couches en matériau diélectrique 12a, 12b, 12c par dépôt ou par des méthodes par exemple de nitruration ou d'oxydation (selon le diélectrique choisi). Après chaque prélèvement et/ou formation de couche diélectrique, on pourra mettre en oeuvre des étapes de finition de surface, telles que du polissage, de la gravure chimique ou de l'oxydation sacrificielle. Une fois la structure multicouche 10 formée, une gravure sélective pourra éventuellement être mise en oeuvre pour lui donner les dimensions souhaitées du canal. io Selon un troisième mode de réalisation d'un canal 10 selon l'invention, et en référence à la figure 9, sont mises en oeuvre des croissances cristallines sélectives de couches 11 a, 12a, 11 b, 12b, 11c, 12c à partir d'un substrat cristallin 600 pour réaliser une structure multicouche 10, la hauteur des couches définissant la longueur ou la largeur du futur canal. A cet effet, pourront être mises en oeuvre des techniques d'épitaxie par déposition en phase vapeur (encore appelée techniques CVD), telles que PECVD, MOCVD, LPCVD, etc. Les épaisseurs doivent en particulier être contrôlées de sorte à atteindre les propriétés électriques souhaitées. Contrairement à la structure multicouche 10 obtenue selon le premier ou le deuxième mode de réalisation, la géométrie est ici entièrement définie à partir de l'épitaxie (et ne nécessite pas nécessairement de gravure sélective postérieure). D'autre part, la structure multicouche est ici tournée de 90 par rapport au substrat cristallin, en comparaison avec la structure multicouche 10 obtenue selon le premier ou le deuxième mode de réalisation. Quel que soit le mode de réalisation de la structure multicouche choisi, on peut éventuellement mettre en oeuvre une ou plusieurs étapes de dopage de couches, de sorte à doper de façon sélective (c'est à dire certaines couches plutôt que d'autres, en adaptant l'énergie d'implantation) ou non sélective des couches du canal 10, de sorte à atteindre certaines propriétés électriques. Le dopage peut éventuellement avoir lieu durant la formation des couches. En référence à la figure 10a, le procédé comprend une étape optionnelle de formation d'une grille 20a en matériau électriquement conducteur et d'une couche en matériau diélectrique 30a située entre la grille 20a et la structure multicouche 10. Ces deux couches peuvent par exemple être d'abord formées par dépôt. L'épaisseur et le matériau du diélectrique sont choisis pour satisfaire aux conditions électriques pré-établies dans le cahier des charges (valeur de la io capacité, épaisseur minimum à partir de laquelle des courants tunnels occurent, etc.). Si le diélectrique est du SiO2, un dépôt de particules de SiO2 ou une oxydation thermique du Si en surface peut être mis en oeuvre. Sinon, les techniques suivantes peuvent être utilisées: pulvérisation, procédés sol gel, PVD ( physical vapor deposition ), MOCVD ( metalloorganic chemical vapor deposition ), dépôt de couches atomiques (encore appelée ALD). La grille 20a peut être réalisée en polysilicium ou en un métal (alliage, aluminium, ou autre), ou en un autre matériau suffisamment conducteur électrique pour le FET considéré. Les techniques choisies peuvent être de la pulvérisation, CVD ou autres. Des techniques de gravure (après masquage) de la couche diélectrique 30a et de la grille 20a peuvent alors éventuellement être mises en oeuvre de sorte à façonner celles-ci selon une topolographie déterminée, pour obtenir au final une grille 20a ayant une longueur et une largeur déterminées, notamment par rapport à la largeur et à la longueur de la structure multicouche 10. La structure multicouche 10 peut elle aussi être gravée de sorte à obtenir une structure multicouche 10 ayant une longueur et une largeur déterminées, conformes par exemple aux dimensions souhaitées du canal à former. Si on forme alors une source 40 et un drain 50 chacun à une extrémité de cette structure multicouche 10, on obtient un transistor FET monogrille, la structure multicouche 10 formant le canal. En référence à la figure 10c, une étape est en outre optionnellement mise en oeuvre, postérieurement à la réalisation de la structure multicouche 10 selon l'une des trois réalisations précédentes, cette étape consistant en un collage de la structure multicouche 10 à un substrat récepteur 300 suivi d'un enlèvement du substrat cristallin 600 et d'éventuellement une partie de la structure multicouche 10. L'enlèvement du substrat cristallin 600 peut être réalisé par les io traitements suivants, pris seuls ou en combinaison: une ou plusieurs gravures adaptées par l'arrière du substrat (encore appelée etch-back), un polissage mécanique et éventuellement chimique, un rodage, une oxydation sacrificielle, un Smart- Cut , etc. Le collage peut être réalisé par l'intermédiaire d'une couche de collage 200 en matériau diélectrique, comme le SiO2, ayant une is épaisseur suffisante pour isoler électriquement le substrat récepteur 300 du FET. On pourra ainsi obtenir une structure FET sur isolant, pouvant améliorer les performances. Des traitements thermiques adaptés sont mis en oeuvre de sorte à solidariser le tout en vue du collage. On pourra se référer, pour le collage, à "Semiconductor Wafer Bonding Science and Technology" (Q- Y. Tong et U. Gôsele, a Wiley Interscience publication, Johnson Wiley & Sons, Inc.). Dans le cas où une grille 20a a été formée sur la structure multicouche 10 (comme représenté sur la figure 10a) ou sur le substrat récepteur 300 (au moyen d'une formation d'une grille 20a puis d'une couche diélectrique 30a), on obtient alors la structure représentée sur la figure 10b, ayant une grille 20a enterrée. En alternative des étapes représentées par les figures 10a et 10b, on pourra réaliser non pas les deux couches 30a et 20a sur le substrat donneur 600 (comme représenté sur la figure 10a), mais la couche diélectrique 30a sur 30 le substrat donneur 600 et la grille 20a sur le substrat récepteur 300, avant de coller ces deux ensembles au niveau de l'interface grille 20a-diélectrique 30a pour réaliser la structure de la figure 10b. L'enlèvement du substrat cristallin 600 permet alors de retrouver la structure représentée sur la figure 10c. En référence à la figure 10d, le procédé comprend en outre une étape optionnelle de formation d'une couche en matériau diélectrique 30b puis d'une couche de grille 20b en matériau électriquement conducteur. Ces deux couches 30b et 20b peuvent par exemple être d'abord formées par dépôt. En référence à la figure 10e, le canal 10, la grille 20b et la couche diélectrique 30b peuvent être façonnées par gravures sélectives pour obtenir au io final des dimensions voulues pour le canal 10 (i.e. la structure multicouche 10 ainsi façonnée) et la grille 20b. Une largeur de canal 10 étroite sera conseillée si on souhaite par la suite réaliser des grilles latéralement à ces couches (de sorte que la tension appliquée par les grilles puisse atteindre le centre du canal 10). On pourra ainsi, par exemple, choisir une largeur de canal 10 d'environ 10 ou 20 nm. La formation d'une source 40 et d'un drain 50 peut être faite antérieurement ou postérieurement à la formation du canal 10 ou des grilles. Elle peut comprendre une ou plusieurs étapes de croissances cristallines, et des étapes d'implantation (adaptées pour réaliser une barrière électrique souhaitée avec le canal 10). Elle peut être faite par exemple par siliciuration. Dans le cas où on a réalisé une première grille enterrée 20a entre le substrat récepteur 300 et le canal 10, on obtient alors un FET doublegrille tel que représenté sur la figure 10e. Dans le cas contraire, on obtient alors un FET mono-grille sur isolant, l'isolant étant constitué ici de la couche diélectrique 200 (non représenté). En référence à la figure 10e, chaque grille 20a, 20b est formée dans un plan sensiblement perpendiculaire au plan de référence 400 du canal 10, puisque le canal 10 est ici constitué de couches verticales , à savoir perpendiculaires au plan de dépôt des grilles. On obtiendra typiquement ce résultat avec une structure multicouche réalisée selon ledit troisième mode de réalisation (représenté en référence à la figure 9). En variante, chaque grille 20a, 20b est formée dans un plan sensiblement parallèle au plan de référence du canal 10, puisque le canal 10 est ici constitué de couches horizontales , à savoir parallèles au plan de dépôt des grilles. On obtiendra typiquement ce résultat avec une structure multicouche réalisée selon ledit premier mode de réalisation (représenté en référence à la figure 8) ou ledit deuxième mode de réalisation. Optionnellement, une troisième grille 20c est formée perpendiculairement, io à l'extrémité des deux grilles 20a et 20b, afin de former un Fin-FET (voir figure 6a, 6b et 6c). En variante et optionnellement, une troisième grille 20c et une quatrième grille 20d sont formées perpendiculairement, respectivement chacune à une extrémité des deux grilles 20a et 20b afin de former un GAA-FET (voir figure 6a, 6b et 6c). En variante, et dans le cas d'une fabrication d'un Fin-FET (représenté sur les figures 6a, 6b ou 6c), les grilles 20a, 20b, 20c peuvent être formées séparément du reste du transistor, puis assemblées sur le reste du transistor, au moyen par exemple d'un collage. Le collage peut alors être réalisé par l'intermédiaire d'une couche de collage qui formera par la suite la couche diélectrique 30 du Fin-FET. En variante, et dans le cas d'une fabrication d'un GAA-FET (représenté sur la figure 7), on pourra réaliser l'unité de grille 20 au moyen d'abord d'une gravure d'un tunnel traversant dans la couche diélectrique 200, c'est-à-dire d'une gravure mise en oeuvre sous le canal 10 déjà formé, puis au moyen d'un dépôt métallique classique qui se fera à la fois dans le tunnel et sur le canal. On pourra à cet effet se référer au document intitulé Silicon-On-Insulator Gate-All-Around Device de J.P. Colinge et al. (IEDM'90 Tech. Digest, p.595, 1990) pour plus de précisions. Optionnellement, la réalisation du FET comprend en outre une étape de collage du transistor ou d'une partie de transistor déjà réalisé avec un substrat raidisseur par l'intermédiaire d'une couche en matériau diélectrique ayant une épaisseur suffisante pour protéger le transistor des effets du collage, ainsi que pour isoler électriquement le transistor du substrat raidisseur. On obtient ainsi un FET sur isolant. Bien entendu, les techniques de réalisation comprennent toutes autres étapes de réalisation classique de composants (photolithographies, etc.) nécessaires pour obtenir le composant souhaité. io Dans les couches en matériau(x) semiconducteur(s) du canal 10, d'autres constituants peuvent y être ajoutés, tel que du carbone avec une concentration de carbone dans la couche considérée sensiblement inférieure ou égale à 50 % ou plus particulièrement avec une concentration inférieure ou égale à 5 %. Enfin, la présente invention ne se limite pas à un canal 10 en matériaux IV ou IV-IV présentés ci-dessus, mais s'étend aussi à d'autres types de matériaux appartenant aux familles atomiques II, III, IV, V ou VI et à des alliages appartenant aux familles atomiques IV-IV, III-V, Il-VI. En outre le canal 10 peut comprendre des couches intermédiaires en matériaux non conducteurs ou non semiconducteurs, tels que des matériaux diélectriques. Il est à préciser que dans le cas de matériaux en alliage, les alliages choisis peuvent être binaires, ternaires, quaternaires ou de degré supérieur. 26 REVENDICATIONS 1. Transistor à effet de champ comprenant un drain, une source, un canal en liaison électrique avec la source et le drain, et au moins une grille de sorte à appliquer, lorsque chaque grille est polarisée, un champ électrique au canal, caractérisé en ce que le canal a une structure multicouche avec au moins trois couches, au moins une des couches de la structure multicouche présentant des propriétés électriques sensiblement différentes de celles d'une autre couche de io la structure multicouches. 2. Transistor à effet de champ selon la revendication 1, caractérisé en ce qu'il comprend une seule grille sensiblement perpendiculaire au plan de référence du canal défini par un plan d'interface entre deux couches du canal. 3. Transistor à effet de champ selon la revendication 1, caractérisé en ce qu'il comprend au moins deux grilles situées de part et d'autre du canal. 4. Transistor à effet de champ selon la revendication précédente, caractérisé en ce que deux grilles sont sensiblement perpendiculaires au plan de référence du canal défini par un plan d'interface entre deux couches de la structure multicouche. 5. Transistor à effet de champ selon la revendication 3 ou 4, caractérisé en 25 ce qu'il comprend en outre une troisième grille s'étendant dans un plan sensiblement perpendiculaire aux deux autres grilles. 6. Transistor à effet de champ selon la revendication 1, caractérisé en ce qu'il comprend quatre grilles entourant entièrement au moins une partie du 30 canal. 7. Transistor à effet de champ selon l'une des revendications précédentes, caractérisé en ce que la structure multicouche comprend au moins deux couches élastiquement contraintes, chacune ayant une épaisseur inférieure à l'épaisseur critique au delà de laquelle la contrainte ne serait plus essentiellement élastique. 8. Transistor à effet de champ selon la revendication précédente, caractérisé en ce que la somme des épaisseurs des couches contraintes dans io le canal est supérieure à l'épaisseur critique. 9. Transistor à effet de champ selon l'une des trois revendications précédentes, caractérisé en ce que le canal comprend en outre une couche intermédiaire à deux couches contraintes, apte à maintenir les contraintes élastiques dans les deux couches contraintes. 10.Transistor à effet de champ selon l'une des trois revendications précédentes, caractérisé en ce que les couches contraintes sont en silicium. 11.Transistor à effet de champ selon les deux revendications précédentes, caractérisé en ce que la couche intermédiaire est en Si1_XGex, avec x E]0; 1]. 12.Transistor à effet de champ selon l'une des revendications 7 à 9, caractérisé en ce que les couches contraintes sont en Si1_XGex, avec x e] 0;1]. 13. Transistor à effet de champ selon les revendications 9 et 12, caractérisé en ce que la couche intermédiaire est en Si1_yGey, avec y e [0;1] et avec y x. 14.Transistor à effet de champ selon l'une des revendications précédentes, caractérisé en ce qu'au moins une couche du canal est dopée de sorte à influencer le passage de porteurs de charges dans des couches plutôt que dans d'autres couches du canal lorsque la ou les grilles sont polarisées et lorsque la source et le drain sont sous tension. 15. Procédé de réalisation d'un transistor à effet de champ selon l'une des revendications précédentes, comprenant la formation du canal, d'au moins une grille, d'une couche diélectrique entre le canal et chaque grille, d'une source et lo d'un drain respectivement à une extrémité du canal, caractérisé en ce qu'il comprend la formation d'une structure multicouche à au moins trois couches, de sorte à être dimensionnée pour former le canal, les couches successives de la structure multicouche comprenant des couches en matériau(x) choisi(s) parmi les matériaux semiconducteurs. 16. Procédé de réalisation d'un transistor à effet de champ selon la revendication précédente, caractérisé en ce que ladite formation de la structure multicouche est mise en oeuvre par croissances cristallines successives des couches de la structure multicouche à partir d'un substrat cristallin, puis par gravure de sorte à conserver une structure multicouche ayant une largeur et une longueur déterminées sensiblement égales à la largeur et à la longueur souhaitées du canal. 17. Procédé de réalisation d'un transistor à effet de champ selon la revendication 15, caractérisé en ce que ladite formation de la structure multicouche est mise en oeuvre par croissances cristallines sélectives à partir d'un substrat cristallin, la hauteur de la croissance cristalline définissant la longueur ou la largeur du canal. 18. Procédé de réalisation d'un transistor à effet de champ selon la revendication 16 ou 17, caractérisé en ce que ladite formation de la structure multicouche comprend, postérieurement à la croissance cristalline, un collage de la structure multicouche sur un substrat récepteur suivi d'un enlèvement du substrat cristallin et d'éventuellement une partie de la structure multicouche. 19. Procédé de réalisation d'un transistor à effet de champ selon la revendication 18, caractérisé en ce que le collage est réalisé par l'intermédiaire d'au moins une couche de collage en matériau diélectrique formée sur au io moins une des surfaces à coller. 20. Procédé de réalisation d'un transistor à effet de champ selon la revendication 18 ou 19, caractérisé en ce que l'enlèvement du substrat cristallin et d'éventuellement une partie de la structure multicouche est réalisé selon au moins l'une des techniques suivantes: gravure par l'arrière (encore appelée etch-back ), Smart-Cut , polissage, polissage mécano-chimique, rodage, gravure chimique, électro-chimique, ou plasma. 21. Procédé de réalisation d'un transistor à effet de champ selon l'une des revendications 18 à 20, caractérisé en ce qu'il comprend, après la croissance cristalline et avant le collage, la formation d'une couche en matériau diélectrique puis d'une couche en matériau électriquement conducteur formant une grille, sur la structure multicouche, de sorte à former, après collage, une grille enterrée entre le canal et le substrat récepteur. 22. Procédé de réalisation d'un transistor à effet de champ selon l'une des revendications 18 à 20, caractérisé en ce qu'il comprend, avant le collage, la formation, sur le substrat récepteur, d'une couche en matériau électriquement conducteur formant une grille puis d'une couche en matériau diélectrique, de sorte à réaliser, après collage, une grille enterrée entre le substrat récepteur et le canal. 23. Procédé de réalisation d'un transistor à effet de champ selon l'une des revendications 18 à 20, caractérisé en ce qu'il comprend, avant le collage, la formation sur le substrat récepteur d'une couche en matériau électriquement conducteur formant une grille, et la formation sur le substrat donneur d'une couche en matériau diélectrique, de sorte à réaliser, après collage, une grille enterrée entre le substrat récepteur et le canal. i0 24. Procédé de réalisation d'un transistor à effet de champ selon l'une des revendications 16 à 23, caractérisé en ce que le substrat cristallin comprend un substrat support et une structure tampon, et en ce que la structure multicouche formée comprend au moins une couche métastable, telle qu'une couche en 15 matériau contraint élastiquement. 25. Procédé de réalisation d'un transistor à effet de champ selon la revendication 15, caractérisé en ce que ladite formation de la structure multicouche est réalisée sur un substrat support par collages successifs de couches prélevées par l'intermédiaire de couches de collage en matériau diélectrique, de sorte à obtenir une structure multicouche comprenant des couches en matériau diélectrique. 26. Procédé de réalisation d'un transistor à effet de champ selon la 25 revendication précédente, caractérisé en ce que lesdits prélèvements sont effectués par Smart-Cut à partir de plaquettes donneuses différentes. 27. Procédé de réalisation d'un transistor à effet de champ selon la revendication précédente, caractérisé en ce que lesdits prélèvements sont 30 effectués par Smart-Cut successivement à partir d'une même plaquette donneuse, une étape de recyclage de la plaquette donneuse étant réalisée entre chaque prélèvement pour rendre une prochaine couche prélevable. 28. Procédé de réalisation d'un transistor à effet de champ selon l'une des deux revendications précédentes, caractérisé en ce que chaque plaquette donneuse comprend un substrat support et une structure tampon, et en ce que la ou une des couche(s) à prélever comprend un matériau métastable, tel qu'un matériau contraint élastiquement. 29. Procédé de réalisation d'un transistor à effet de champ selon l'une des revendications 15 à 28, caractérisé en ce qu'au moins une grille est formée sur le canal dans un plan sensiblement perpendiculaire au plan de référence du canal défini par un plan d'interface entre deux couches de la structure multicouche. 30. Procédé de réalisation d'un transistor à effet de champ selon l'une des revendications 15 à 28, caractérisé en ce que deux grilles sont formées de sorte à être situées de part et d'autre du canal, dans des plans sensiblement perpendiculaires au plan de référence du canal défini par un plan d'interface entre deux couches de la structure multicouche. 31. Procédé de réalisation d'un transistor à effet de champ selon la revendication précédente, caractérisé en ce qu'il comprend en outre la formation d'une autre grille à l'extrémité des deux autres grilles. 32. Procédé de réalisation d'un transistor à effet de champ selon l'une des deux revendications précédentes, caractérisé en ce que la formation des grilles du transistor est mise en oeuvre en deux temps: la formation des grilles séparément du reste du transistor (ce dernier 30 comprenant donc source drain canal) ; l'assemblage des grilles sur le reste du transistor. 33. Procédé de réalisation d'un transistor à effet de champ selon l'une des revendications précédentes, caractérisé en ce qu'il comprend en outre une étape de collage du transistor ou d'une partie de transistor déjà réalisée, avec un substrat raidisseur par l'intermédiaire d'une couche en matériau diélectrique ayant une épaisseur suffisante pour protéger le transistor des effets du collage, ainsi que pour isoler électriquement le transistor du substrat raidisseur.