Brevet FR2868626A1 — publié le 20051007

AMPLIFICATEUR DIFFÉRENTIEL À DEUX SORTIES ET À ENTRÉE UNIQUE À LINÉARITÉ AMÉLIORÉE La présente invention concerne un amplificateur différentiel à deux sorties et à entrée unique. Un tel amplificateur fournit entre les deux bornes de sortie une tension proportionnelle à la différence entre une tension reçue à la borne d'entrée et une tension de référence. Un tel amplificateur est par exemple utilisé dans un lecteur de disques vidéo numériques (DVD). La figure 1 représente schématiquement un circuit classique d'amplificateur différentiel à deux sorties et à entrée unique. L'amplificateur 10 comprend une borne d'entrée IN à laquelle est appliquée une tension VIN référencée par rapport à un potentiel de référence GND, par exemple la masse, et deux bornes de sortie OUT- et OUT+ fournissant respectivement des tensions VO_ et VO+, également référencées par rapport au poten- tiel de référence GND. L'amplificateur 10 comprend un premier amplificateur opérationnel 12 comportant une entrée non inver- seuse (+) reliée à la borne IN et une entrée inverseuse (-) reliée à la sortie S de l'amplificateur 12. L'amplificateur 10 comprend un second amplificateur opérationnel 14 comportant une entrée inverseuse (-) reliée à la sortie S du premier amplificateur 12 par l'intermédiaire d'une résistance 16 de valeur R1. La sortie et l'entrée inverseuse (-) de l'amplificateur opérationnel 14 sont reliées par l'intermédiaire d'une résistance 18 de valeur R2. La borne de sortie OUT- de l'amplificateur 10 correspond à la sortie de l'amplificateur opérationnel 14. L'amplificateur opérationnel 14 comprend une entrée non inverseuse (+) reliée à une borne d'un générateur 20 d'une tension de référence VREF dont l'autre borne est reliée au potentiel de référence GND. La seconde sortie OUT+ de l'amplificateur 10 est reliée à la sortie S de l'amplificateur opérationnel 12. Le premier amplificateur opérationnel 12 étant monté en suiveur, la tension à la sortie S, référencée par rapport au potentiel de référence GND, est égale à VIN. VO+ est donc égal à VIN. Le second amplificateur 14 étant monté en amplificateur inverseur, VO_ est égal à (1+R2/Rl)VREF(R2/R1)VO+É La tension V0 entre les bornes de sortie OUT+ et OUT- est donc en phase avec VIN et a une amplitude sensiblement égale à la différence entre VREF et VIN multipliée par un facteur d'amplification 1+ R2/Rl. Un tel amplificateur permet donc d'obtenir une tension VOS dont l'amplitude crête à crête est égale à l'amplitude crête à crête de VIN multipliée par le facteur d'amplification 1+R2/Rl. En outre, VOUT étant obtenu à partir de la différence entre VO+ et VO_, il est exempt du bruit présent au niveau du potentiel de référence GND par rapport auquel VIN est référencé. De plus, la tension VIN attaque généralement la grille d'un transistor MOS ou la base d'un transistor bipolaire, selon la technologie utilisée pour la réalisation de l'amplificateur opérationnel 12. L'amplificateur 10 a donc une impédance d'entrée très élevée. Un inconvénient d'un tel amplificateur est qu'il n'est pas parfaitement linéaire. En effet, il existe généralement un léger retard entre VO_ et VO+. En outre, la tension VO_ peut être perturbée par des bruits spécifiques, dus aux résistances et aux différents composants de l'amplificateur opérationnel 14, qui se retrouvent au niveau de VOUT. En outre, un tel ampli- ficateur ne possède par un contrôle de mode commun pour les deux sorties OUT+ et OUT-. Enfin, l'amplificateur opérationnel 14 introduit généralement une distorsion de phase et d'amplitude supplémentaire de VO_ par rapport à VO+. A titre d'exemple, le taux de distorsion totale (THD de l'anglais "Total Harmonic Distortion") peut être supérieur à 30 décibels pour une fréquence maximale inférieure à 100 MHz. Les propriétés de linéarité d'un tel amplificateur peuvent donc être insuffisantes pour certaines applications, par exemple pour un lecteur de disques vidéo numériques (DVD) ou pour des circuits de commande d'écrans à cristaux liquides. La présente invention vise à obtenir un amplificateur différentiel à deux sorties et à entrée unique ayant des propriétés de linéarité améliorées. Pour atteindre cet objet, la présente invention prévoit un amplificateur différentiel ayant des première et seconde bornes de sortie et recevant un signal d'entrée à une borne d'entrée, comprenant: un premier amplificateur ayant une première entrée reliée à la borne d'entrée, une seconde entrée et une première sortie reliées ensemble à la première borne de sortie, et une seconde sortie reliée à la seconde borne de sortie, le premier amplificateur reproduisant le signal d'entrée sur la première sortie; et un second amplificateur ayant une première entrée recevant un signal de référence et une seconde entrée reliée à la première borne de sortie par un premier élément résistif et à la seconde borne de sortie par un second élément résistif, ledit second amplificateur commandant la fourniture par le premier amplificateur sur la seconde sortie d'un signal tel que les signaux reçus aux première et seconde entrées du second amplificateur sont égaux. Selon un mode de réalisation de l'invention, le premier amplificateur comprend: 2868626 4 au moins des premier et second transistors d'entrée montés en paire différentielle et commandés respectivement par les signaux reçus aux première et seconde entrées du premier amplificateur; un premier étage de sortie relié à la première sortie du premier amplificateur et au premier transistor d'entrée et piloté par une première source d'énergie commandée par le second amplificateur; et un second étage de sortie relié à la seconde sortie du premier amplificateur et au second transistor d'entrée et piloté par une seconde source d'énergie commandée par le second amplificateur. Selon un mode de réalisation de l'invention, les au moins premier et second transistors d'entrée comprennent un premier transistor MOS d'entrée dont la grille est reliée à la première entrée du premier amplificateur et un second transistor MOS d'entrée dont la grille est reliée à la seconde entrée du premier amplificateur. Selon un mode de réalisation de l'invention, le premier amplificateur comprend un premier transistor MOS de sortie dont la grille est reliée à la source ou au drain du premier transistor MOS d'entrée et dont la source ou le drain est relié à la première sortie du premier amplificateur et un second transistor MOS de sortie dont la grille est reliée à la source ou au drain du second transistor MOS d'entrée et dont la source ou le drain est relié à la seconde sortie du premier amplificateur. Selon un mode de réalisation de l'invention, la première source d'énergie commandée comprend une première source de courant commandée reliée à la grille du premier transistor de sortie et la seconde source d'énergie commandée comprend une seconde source de courant commandée reliée à la grille du second transistor de sortie. Selon un mode de réalisation de l'invention, le 35 premier amplificateur comprend des premier et second transistors MOS en cascode dont les grilles sont reliées à une source d'une tension constante, le premier transistor MOS en cascode étant interposé entre la première source de courant commandée et la grille du premier transistor de sortie, le second transistor MOS en cascode étant interposé entre la seconde source de courant commandée et la grille du second transistor de sortie. Selon un mode de réalisation de l'invention, les premier et deuxième transistors MOS d'entrée sont de type N, le premier amplificateur comprenant en outre des troisième et quatrième transistors MOS d'entrée de type P montés en paire différentielle, la grille du troisième transistor d'entrée étant reliée à la première entrée du premier amplificateur et la grille du quatrième transistor d'entrée étant reliée à la seconde entrée du premier amplificateur. Selon un mode de réalisation de l'invention, le drain du premier transistor MOS d'entrée et le drain du troisième transistor MOS d'entrée sont reliés à des bornes différentes parmi le drain et la source du premier transistor en cascode et le drain du second transistor MOS d'entrée et le drain du quatrième transistor MOS d'entrée sont reliés à des bornes différentes parmi le drain et la source du second transistor en cascode. Cet objet, ces caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante d'exemples de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1, précédemment décrite, représente schématiquement le circuit d'un amplificateur différentiel classique à 30 deux sorties et à une entrée unique; la figure 2 représente schématiquement un exemple de réalisation d'un amplificateur différentiel à deux sorties et à une entrée unique selon l'invention; et 2868626 6 les figures 3 à 5 représentent schématiquement trois exemples de réalisation plus détaillés de l'amplificateur différentiel de la figure 2. La figure 2 représente schématiquement un exemple de réalisation d'un amplificateur différentiel 30 selon l'invention. L'amplificateur 30 comprend une borne d'entrée IN recevant une tension d'entrée VIN référencée à un potentiel de référence GND, par exemple la masse, et deux bornes de sortie OUT+, OUT-fournissant des tensions de sortie V0+ et VO_ référencées au potentiel de référence GND. L'amplificateur 30 comporte un premier amplificateur différentiel 32 ayant une entrée inverseuse I1-, une entrée non inverseuse I1+, une sortie inverseuse 01- et une sortie non inverseuse 01+. La borne d'entrée IN est reliée à l'entrée non inverseuse I1+. L'entrée inverseuse Il- est reliée à la sortie non inverseuse 01+. La sortie non inverseuse 01+ est reliée à la borne de sortie OUT+. La sortie inverseuse 01- est reliée à la borne de sortie OUT-. L'amplificateur 30 comprend un second amplificateur différentiel 34 comprenant une entrée inverseuse I2- reliée à la borne de sortie OUT+ par l'inter- médiaire d'une résistance 36 de valeur R1 et à la borne de sortie OUT- par l'intermédiaire d'une résistance 38 de valeur R2. L'amplificateur 34 comprend une entrée non inverseuse I2+ reliée à une borne d'un générateur 40, fournissant une tension de référence Vp F, dont l'autre borne est reliée au potentiel de référence GND. L'amplificateur 34 fournit, à une sortie 02, une tension VCOM à une entrée COM de l'amplificateur 32. Les alimentations des amplificateurs 32, 34 ne sont pas représentées. Le fonctionnement de l'amplificateur 30 selon l'inven- tion est le suivant: le premier amplificateur 32 fonctionne, pour la sortie 01+, en suiveur de sorte que la tension à la sortie 01+, c'est-à- dire VO+, est égale à la tension VIN. Par ailleurs, le second amplificateur 34 commande le premier amplificateur 32 par l'intermédiaire du signal VCOM pour que le premier amplificateur 32 fournisse une tension VO_ telle que les tensions aux entrées I2- et I2+ du second amplificateur soit égales, c'est-à-dire une tension VO_ égale à (l+R2/Rl)VREF-(R2/Rl)VO+ . VOUT est donc égal à la différence entre VIN et VREF multipliée par un facteur d'amplification 1+R2/Rl. L'amplificateur 30 selon l'invention a une impédance d'entrée élevée puisque la tension VIN est appliquée à la grille d'un transistor MOS, ou à la base d'un transistor bipolaire, selon la structure du premier amplificateur différentiel 32. En outre, le contrôle de mode commun des deux sorties OUT+ et OUT- est inhérent à la structure. De plus, l'amplificateur 30 selon l'invention a des propriétés de linéarité améliorées par rapport à un amplificateur classique tel que celui représenté en figure 1. En effet, les tensions VO+ et VO_ étant obtenues par des chemins analogues, on limite tout retard de VO_ par rapport à VO+ et toute distorsion spécifique ou perturbations par des bruits parasites spécifiques de VO_ par rapport à VO+. A titre d'exemple, le taux de distorsion harmonique totale (THD) est divisé d'au moins un facteur 10 par rapport à l'amplificateur représenté en figure 1. La figure 3 représente l'amplificateur 30 selon un premier exemple de réalisation plus détaillé du premier amplificateur différentiel 32. L'amplificateur 32 comprend une paire différentielle constituée de deux transistors MOS à canal N 42, 44. L'entrée I1+ est reliée à la grille du transistor 42. Le drain du transistor 42 est relié à une borne d'une source de courant commandée 46 dont l'autre borne est reliée à un potentiel VDD, supérieur au potentiel GND. La source du transistor 42 est reliée à une borne d'une source de courant 48 dont l'autre borne est reliée au potentiel GND. L'entrée Il- est reliée à la grille du transistor 44. La source du transistor 44 est reliée à la source du transistor 42. Le drain du transistor 44 est relié à une borne d'une source de courant commandée 50 dont l'autre borne est reliée au potentiel VDD. Les sources de courant commandées 46, 50 sont pilotées par la tension VCOM fournie par l'amplificateur 34 de sorte que les sources de courant commandées 46, 50 fournissent sensiblement un courant de même intensité lorsqu'elles sont commandées par une même tension VCOM et que, lorsque VCOM augmente, les courants fournis par les sources de courant commandées 46, 50 diminuent. L'amplificateur 32 comprend un transistor MOS de type P 52 dont la grille est reliée au drain du transistor 44, dont la source est reliée au potentiel VDD et dont le drain est relié à une borne d'une source de courant constant 54 dont l'autre borne est reliée au potentiel GND. De façon analogue, l'amplificateur 32 comprend un transistor MOS de type P 56 dont la grille est reliée au drain du transistor 42, dont la source est reliée au potentiel VDD et dont le drain est relié à une borne d'une source de courant constant 58 dont l'autre borne est reliée au potentiel GND. Les sources de courant constant 54, 58 fournissent un courant de même amplitude. La sortie non inverseuse 01+ correspond au drain du transistor 56. La sortie inverseuse 01- correspond au drain du transistor 52. Le second amplificateur différentiel 34 a une structure classique. Il comprend, par exemple, une paire différen- tielle de transistors MOS de type P dont les grilles sont respectivement reliées aux entrées I2- et I2+, la sortie 02 étant reliée au drain du transistor dont la grille est reliée à I2-. De façon classique, les sources de courant constant 48, 54, 58 et les sources de courant commandées 46, 50 peuvent être réalisées par des transistors MOS. En particulier, les sources de courants commandées 46, 50 peuvent être constituées chacune par un transistor MOS de type P dont la grille est commandée par la sortie de l'amplificateur 34. Le fonctionnement de l' atnplif icateur 30 est le suivant. La paire différentielle du premier amplificateur différentiel 32, constituée par les transistors 42, 44, impose l'égalité entre les tensions aux entrées Il- et Il+, c'est-à-dire l'éga- lité entre les tensions VO+ et VIN. Le second amplificateur différentiel 34 commande les sources de courant commandées 46, 50 de sorte que la tension à l'entrée inverseuse I2- soit égale à la tension à l'entrée non inverseuse I2+, c'est-à-dire que VO_ soit égal à 2VP F-VO+, c'est-à-dire que les tensions VO+ et VO_ varient de façon symétrique par rapport à VREF dans le cas où la valeur Rl de la résistance 36 est égale à la valeur R2 de la résistance 38. La commande des sources de courant coitunandées 46, 50 est réalisée par une boucle de commande négative. Si la tension à l'entrée inverseuse I2augmente (respectivement diminue) par rapport à la tension à l'entrée non inverseuse I2+, alors la tension VCOM diminue (respectivement augmente) et les courants fournis par les sources de courant commandées 46, 50 augmentent (respectivement diminuent). Les tensions appliquées aux grilles des transistors 52, 56 augmentent alors (respectivement diminuent) et VO+ et VO_ diminuent (respective-ment augmentent) d'où une diminution (respectivement une augmen- tation) de la tension à l'entrée inverseuse I2-. La figure 4 représente l'amplificateur 30 selon un deuxième exemple de réalisation plus détaillé du premier amplificateur différentiel 32. L'amplificateur différentiel 32 comprend un étage d'entrée 60 du type "rail to rail" et un étage de sortie 62. L'étage d'entrée 60 comprend deux paires différentielles. La première paire différentielle est constituée de deux transistors MOS de type N 64, 66 dont les sources sont reliées à une borne d'une source de courant constant 68 dont l'autre borne est reliée au potentiel de référence GND. La seconde paire différentielle est constituée de deux transistors MOS de type P 70, 72 dont les sources sont reliées à une borne d'une source de courant constant 74 dont l'autre borne est reliée au potentiel VDD. Les sources de courant constant 68, 74 fournissent un courant de même intensité. Les grilles des transistors 64, 70 sont reliées à l'entrée Il-. Les grilles des transistors 66, 72 sont reliées à l'entrée I1+. L'étage de sortie 62 comprend deux transistors MOS 76, 78 de type N montés en cascode. Il s'agit de deux transistors 76, 78 dont les grilles sont reliées en commun à une borne d'une source de tension 80 dont l'autre borne est reliée au potentiel GND. Le drain du transistor 76 est relié à une borne d'une source de courant constant 82 dont l'autre borne est reliée au potentiel VDD. Le drain du transistor 78 est relié à une borne d'une source de courant constant 84 dont l'autre borne est reliée au potentiel VDD. Les sources de courant constant 82, 84 fournissent un courant de même intensité. La source du tran- sistor 76 est reliée à une source de courant commandée 86 dont l'autre borne est reliée au potentiel GND. La source du transistor 78 est reliée à une borne d'une source de courant commandée 88 dont l'autre borne est reliée au potentiel GND. Les sources de courant commandées 86, 88 sont commandées par la tension VCOM fournie par l'amplificateur 34 et fournissent sensi- blement un courant de même intensité lorsqu'elles sont commandées par une même tension VCOMÉ En outre, lorsque VCOM augmente, les courants fournis par les sources de courant commandées 86, 88 augmentent. L'étage 62 comprend un transistor MOS de type P 90 dont la grille est reliée au drain du transistor 76, dont la source est reliée au potentiel VDD et dont le drain est relié à une borne d'une source de courant constant 92 dont l'autre borne est reliée au potentiel GND. De façon analogue, l'étage de sortie 62 comprend un transistor MOS 94 de type P dont la grille est reliée au drain du transistor 78, dont la source est reliée au potentiel VDD et dont le drain est relié à une borne d'une source de courant constant 96 dont l'autre borne est reliée au potentiel GND. Les sources de courant constant 92, 96 fournis- sent un courant de même intensité. Les drains des transistors MOS de type P 70, 72 sont respectivement reliés aux sources des transistors de type N 76, 78. Les drains des transistors MOS de type N 64, 66 sont respectivement reliés aux drains des transistors 76, 78. La sortie 01+ de l'amplificateur différen- tiel 32 correspond au drain du transistor 94. La sortie 01- de l'amplificateur 32 correspond au drain du transistor 90. Les sources de courant commandées 86, 88 peuvent être constituées chacune par un transistor MOS de type N dont la grille est commandée par la sortie de l'amplificateur 34. De façon analogue au premier exemple de réalisation associé à la figure 3, l'égalité entre VIN et la tension sur l'entrée 11- de l'amplificateur 32 est obtenue par les paires différentielles du premier étage 60. De même, l'égalité entre les tensions aux entrées I2- et I2+ de l'amplificateur 34, qui correspond au fait que VO_ est le symétrique de VO+ par rapport à VREg lorsque les résistances 36 et 38 ont même valeur, est obtenue par la commande des sources de courant commandées 86, 88 par l'amplificateur 34. Par ailleurs, le deuxième exemple de réalisation comporte certains avantages supplémentaires. Le premier étage 60 comprend deux paires différentielles disposées selon un montage communément appelé selon l'expression anglo-saxonne "rail to rail". Un tel montage permet d'utiliser une tension VIN dont l'amplitude crête à crête peut être le double de l'amplitude crête à crête de la tension VIN utilisable avec le premier exemple de réalisation. Le montage "rail to rail" de l'étage d'entrée 60 permet d'insérer les transistors 76, 78 montés en cascode, ce qui permet d'isoler les sources de courant commandées 86, 88. Les variations des potentiels appliqués respectivement aux grilles des transistors 90, 94 qui suivent respectivement les variations des tensions Vp_ et VO+ ne sont alors sensiblement pas perçues par les sources de courant commandées 86, 88. En effet, les potentiels des sources des transistors 76, 78 montés en cascode sont pratiquement insensibles au variations des potentiels appliqués aux grilles des transistors 90, 94. Ceci permet d'améliorer encore davantage les propriétés de linéarité de l'amplificateur 30, et notamment de diviser d'un facteur d'au moins 10 le taux de distorsion harmonique totale (THD) de l'amplificateur 30 selon le second exemple de réalisation par rapport au premier exemple de réalisation. Selon un variante du deuxième exemple de réalisation, des transistors montés en cascode peuvent être prévus entre les sources de courant 82, 84 et les drains des transistors 76, 78. La figure 5 représente l'amplificateur 30 selon un troisième exemple de réalisation plus détaillé du premier amplificateur différentiel 32. L'étage de sortie 62 comprend des transistors MOS 100, 102 de type P montés en cascode, c'est-à-dire dont les grilles sont reliées à une borne d'une source de tension 104 dont l'autre borne est reliée au potentiel GND. La source du transistor 100 est reliée à une borne d'une source de courant commandée 106 dont l'autre borne est reliée au potentiel VDD. La source du transistor 102 est reliée à une borne d'une source de courant commandée 108 dont l'autre borne est reliée au potentiel VDD. Les sources de courant commandées 106, 108 sont commandées par la tension VCOM fournie par l'amplificateur 34 et fournissent sensiblement un courant de même intensité lorsqu'elles sont commandées par une même tension VCOM. En outre, lorsque VCOM augmente, les courants fournis par les sources de courant commandées 106, 108 diminuent. Le drain du transistor 100 est relié à une borne d'une source de courant constant 110 dont l'autre borne est reliée au potentiel GND. Le drain du transistor 102 est relié à une borne d'une source de courant constant 112 dont l'autre borne est reliée au potentiel GND. Les sources de courant constant 110, 112 fournissent un courant de même intensité. L'étage de sortie 62 comprend un transistor MOS 114 de type N dont la grille est reliée au drain du transistor 100, dont la source est reliée au potentiel GND et dont le drain est relié à une borne d'une source de courant constant 116 dont l'autre borne est reliée au potentiel VDD. L'étage de sortie 62 comprend un transistor 118 de type N dont la grille est reliée au drain du transistor 102, dont la source est reliée au potentiel GND et dont le drain est relié à une borne d'une source de courant constant 120 dont l'autre borne est reliée au potentiel VDD. Les sources de courant constant 116, 120 fournissent sensiblement un courant de même intensité. Les drains des transistors 64, 66 sont reliés respectivement aux sources des transistors 100, 102 et les drains des transistors 70, 72 sont reliés respectivement aux drains des transistors 100, 102. La sortie 01+ de l'amplificateur 32 est reliée au drain du transistor 118. La sortie 01- de l'amplificateur 32 est reliée au drain du transistor 114. Les sources de courants commandées 86, 88 peuvent être constituées chacune par un transistor MOS de type P dont la grille est commandée par la sortie de l'amplificateur 34. Selon une variante du troisième exemple de réalisation, des transistors montés en cascode peuvent être prévus entre les sources de courant 110, 112 et les drains des transistors 100, 102. Le troisième exemple de réalisation de l'amplificateur 30 correspond sensiblement au deuxième exemple de réalisation détaillé dans lequel les transistors MOS de type N de l'étage de sortie 62 sont remplacés par des transistors MOS de type P et inversement. Il fonctionne de façon analogue au deuxième exemple de réalisation et en a les avantages. REVENDICATIONS 1. Amplificateur différentiel (30) ayant des première et seconde bornes de sortie (OUT-, OUT+) et recevant un signal d'entrée (VIN) à une borne d'entrée (IN), comprenant: un premier amplificateur (32) ayant une première 5 entrée (Il+) reliée à la borne d'entrée (IN), une seconde entrée (Il-) et une première sortie (01+) reliées ensemble à la première borne de sortie (OUT+), et une seconde sortie (01-) reliée à la seconde borne de sortie (OUT-), le premier amplificateur reproduisant le signal d'entrée (VIN) sur la 10 première sortie (01+) ; et un second amplificateur (34) ayant une première entrée (I2+) recevant un signal de référence (VREF) et une seconde entrée (I2-) reliée à la première borne de sortie (OUT+) par un premier élément résistif (36) et à la seconde borne de sortie 15 (OUT-) par un second élément résistif (38), ledit second amplificateur commandant la fourniture par le premier amplificateur (32) sur la seconde sortie (01-) d'un signal (VO_) tel que les signaux reçus aux première et seconde entrées (I2+, I2-) du second amplificateur sont égaux. 2. Amplificateur selon la revendication 1, dans lequel le premier amplificateur (32) comprend: au moins des premier et second transistors d'entrée (42, 44; 66, 64; 72, 70) montés en paire différentielle et commandés respectivement par les signaux reçus aux première et seconde entrées (Il+, Il-) du premier amplificateur; un premier étage de sortie (56, 94, 118) relié à la première sortie (01+) du premier amplificateur et au premier transistor d'entrée (42, 66, 72) et piloté par une première source d'énergie (46, 88, 108) couunandée par le second amplificateur (34) ; et un second étage de sortie (52, 90, 114) relié à la seconde sortie (01-) du premier amplificateur et au second transistor d'entrée (44, 64, 70) et piloté par une seconde source d'énergie (50, 82, 106) couE andée par le second amplificateur (34). 3. Amplificateur selon la revendication 2, dans lequel les au moins premier et second transistors d'entrée comprennent un premier transistor MOS d'entrée (42, 66, 72) dont la grille est reliée à la première entrée (I1+) du premier amplificateur (32) et un second transistor MOS d'entrée (44, 64, 70) dont la grille est reliée à la seconde entrée (I1-) du premier amplificateur. 4. Amplificateur selon la revendication 3, dans lequel le premier amplificateur (32) comprend un premier transistor MOS de sortie (56, 94, 118) dont la grille est reliée à la source ou au drain du premier transistor MOS d'entrée (42, 66, 72) et dont la source ou le drain est relié à la première sortie (01+) du premier amplificateur et un second transistor MOS de sortie (52, 90, 114) dont la grille est reliée à la source ou au drain du second transistor MOS d'entrée (44, 64, 70) et dont la source ou le drain est relié à la seconde sortie (01-) du premier amplificateur. 5. Amplificateur selon la revendication 3, dans lequel la première source d'énergie commandée comprend une première source de courant commandée (46, 88, 108) reliée à la grille du premier transistor de sortie (56, 94, 118) et la seconde source d'énergie commandée comprend une seconde source de courant commandée (50, 86, 106) reliée à la grille du second transistor de sortie (52, 90, 114). 6. Amplificateur selon la revendication 4, dans lequel le premier amplificateur (32) comprend des premier et second transistors MOS (76, 78; 100, 102) en cascode dont les grilles sont reliées à une source d'une tension constante (80, 104), le premier transistor MOS en cascode (78, 102) étant interposé entre la première source de courant commandée (88, 108) et la grille du premier transistor de sortie (94, 118), le second transistor MOS en cascode (76, 100) étant interposé entre la seconde source de courant commandée (86, 106) et la grille du second transistor de sortie (90, 114). 7. Amplificateur selon la revendication 3, dans lequel les premier et deuxième transistors MOS d'entrée (66, 64) sont de type N, le premier amplificateur (32) comprenant en outre des troisième et quatrième transistors MOS d'entrée (72, 70) de type P montés en paire différentielle, la grille du troisième transistor d'entrée (72) étant reliée à la première entrée (I1+) du premier amplificateur et la grille du quatrième transistor d'entrée (70) étant reliée à la seconde entrée (Il-) du premier amplificateur. 8. Amplificateur selon les revendications 6 et 7, dans lequel le drain du premier transistor MOS d'entrée (66) et le drain du troisième transistor MOS d'entrée (72) sont reliés à des bornes différentes parmi le drain et la source du premier transistor (78, 102) en cascode et le drain du second transistor MOS d'entrée (64) et le drain du quatrième transistor MOS d'entrée (70) sont reliés à des bornes différentes parmi le drain et la source du second transistor (76, 100) en cascode.