Brevet FR2869172A1 — publié le 20051021

La présente invention concerne la mesure du temps dans des circuits électroniques et en particulier la mesure de l'instant d'arrivée d'un signal par rapport à un signal d'horloge de référence. On utilise des convertisseurs temps/numérique (TDC) dans de nombreux circuits électroniques pour mesurer l'instant auquel un événement spécifique se produit (par exemple l'instant auquel un signal spécifique arrive). Un type connu de convertisseur TDC mesure l'instant d'arrivée d'un signal moyennant le chargement et le déchargement d'un condensateur à deux cadences différentes. Lorsque le signal, dont l'instant d'arrivée doit être mesuré, arrive, un interrupteur de commande ferme par conséquent le cou-plage d'une source de courant sur le condensateur qui de ce fait se charge. Au bout d'un nombre prédéfini de cycles de signaux d'horloge, l'interrupteur de commande s'ouvre en forçant une seconde source de courant à décharger le condensateur chargé. L'instant d'arrivée du signal est proportionnel au rapport des courants produits par les deux sources de courant ainsi que par la fréquence et le nombre de cycles d'horloge entre la fermeture et l'ouverture de l'interrupteur de commande. Plus le rapport des deux sources de courant est élevé, plus la précision avec laquelle l'instant d'arrivée est mesuré, est élevée. Bien que les convertisseurs TDC connus permettent de mesurer de façon précise l'instant d'arrivée d'un signal, ils sont lents. On suppose par exemple que les première et seconde sources de courant (décrites précédemment) produisent respectivement des courants de 10 mA et de 1,6 A, ce qui fournit un rapport de courants égal à 6000. On suppose en outre que la fréquence d'horloge de référence est égale à 400 MHz (c'est- à-dire que la période du signal d'horloge est de 50 ns) et que l'interrupteur de commande s'ouvre un cycle complet d'horloge après s'être fermée. Avec les nombres ci-dessus, il faut 300 ys (6000 x 50 ns) pour qu'un tel convertisseur TDC mesure l'instant d'arrivée d'un signal. L'intervalle de temps, de par exemple 300 ys requis pour de telles mesures de temps est excessivement long, ce qui rend impossible la mesure de l'instant d'arrivée de deux signaux qui sont par exemple séparés de moins de 300 s. C'est pourquoi, il serait avantageux de disposer d'un système et d'un procédé permettant de mesurer des instants d'arrivée de signaux successifs - séparés les uns des autres par plus d'une période d'un signal d'horloge de référence - avec une résolution inférieure plus précise que la période du signal d'horloge de référence. Conformément à la présente invention, un convertisseur temps/numérique enregistre les instants d'arrivée de signaux successifs qui sont séparés les uns des autres de plus d'une période d'un signal d'horloge de référence. Le convertisseur temps/numérique inclut parmi d'autres composants, un premier trajet de retardement approximatif, qui inclut en outre N circuits de retardement approximatif (désignés par ailleurs ci-après comme étant des étages de retardement approximatifs) connectés en série, et N trajets de retardement précis, dont chacun comprend (M-1) circuits de retardement précis (désignés par ailleurs comme étant des étages de retardement précis) connectés en série de manière à former M noeuds. Le signal de sortie de chacun des N étages de retardement approximatif dans le premier trajet de retardement approximatif est appliqué à une borne d'entrée de l'un différent des trajets de retardement précis. Le convertisseur temps/numérique enregistre les instants d'arrivée de signaux successifs par rapport à un signal d'horloge de référence en comptant le nombre de trajets de retardement précis ainsi que le nombre d'étages de retardement précis dans chacun des trajets de retarde- ment précis, dans lesquels les signaux se propagent. Le retard dans chacun des N trajets de retardement précis est égal à celui se produisant dans chacun des étages de retardement approximatif. L'un différent de N registres à M bits est couplé à chacun des M noeuds de chacun des trajets de retardement précis. Chaque bit de registre mémorise soit un 1, soit un 0 en fonction du fait que le signal devant être mesuré passe par le noeud, auquel le bit de registre est couplé. Le convertisseur temps/numérique inclut également N codeurs à priorité enregistrée, dont chacun est couplé à l'un différent des registres à m bits. Chaque codeur à priorité enregistrée reçoit et exécute une fonction de priorité sur les M bits du registre, auquel il est couplé. Le convertisseur temps/numérique inclut également un codeur de retardement approximatif couplé à chacun des N codeurs à priorité enregistrée pour déterminer l'étendue de la propagation des signaux dans les trajets de retardement approximatif et dans les trajets de retardement précis de manière à produire de ce fait des marques temporelles correspondant aux instants d'arrivée des signaux. L'arrivée des signaux - indépendamment de l'instant d'arrivée - sont également enregistrés et transférés à un signal de drapeau. Un second trajet de retardement approximatif incluant N étages de retardement approximatif qui sont également branchés en série - reçoit le signal d'horloge de référence et produit une réplique retardée du signal d'horloge. Un détecteur de phase maintient le signal d'horloge et sa réplique retardée en phase en commandant le retard dans chacun des N étages de retardement approximatif du second trajet de retardement approximatif. Le signal d'horloge est en avance sur sa réplique retardée, et ce d'un cycle complet du signal d'horloge. Le détecteur de phase maintient également le 35 retard dans chacun des étages de retardement approximatif dans les premier et second trajets de retardement approximatif de manière à rendre égal à la période du signal d'horloge le retard d'un signal dans le second trajet de retardement approximatif. Un tampon différent parmi les N tampons de retardement précis disposés entre chacun des N étages de retardement approximatif dans le premier trajet de retardement approximatif et le trajet de retardement précis associé de l'étage de retardement approximatif garantit que le retard d'un signal entre des noeuds positionnés de façon similaire, du trajet de retardement précis est sensiblement le même. Le retard dans chaque trajet de retardement précis est sensiblement similaire au retard dans l'étage de retardement approximatif. Le convertisseur temps/numérique inclut facultativement 2N circuits de polarisation esclaves, dont chacun reçoit et délivre un signal à l'un différents des étages de retardement approximatif dans chacun des N tampons de retardement précis. Dans certaines formes de réalisation, le convertisseur temps/numérique fonctionne de façon différentielle en utilisant des signaux élevés et faibles du point de vue différentiel, dans chacun des premier et second trajets de retardement approximatif, les trajets de retardement pré- cis, les registres à m bits et les codeurs à priorité alignés. Dans certaines formes de réalisation du convertisseur temps/numérique, N est égal à 32, M est égal à 8 et les instants d'arrivée sont enregistrés avec une résolution de 5 ps moyennant l'utilisation d'une horloge à 800 MHz. De façon plus précise, l'invention concerne un convertisseur temps/numérique pour enregistrer un instant d'arrivée d'un signal (EDGE) par rapport à un signal d'horloge (CLK), caractérisé en ce qu'il comporte: un trajet de retardement approximatif, qui inclut N étages de retardement (N), les N étages de retardement approximatif étant connectés en série, le signal (EDGE) étant appliqué à une borne d'entrée du premier étage de retardement approximatif, N trajets de retardement précis, dont chacun est couplé à l'un associé des étages de retardement approximatif pour recevoir un signal de la part de cet étage, chaque trajet de retardement précis comprenant (M-1) étages de retardement précis, et M noeuds pour la propagation du signal (EDGE), le convertisseur temps/numérique enregistrant l'instant d'arrivée du signal (EDGE) par rapport au signal (CLK) moyennant l'enregistrement du nombre des M x N noeuds dans les N trajets de retardement précis, pour lesquels passe le signal (EDGE). Selon une autre caractéristique de l'invention, le convertisseur temps/numérique comporte en outre N registres à m bits, chaque registre à M bits étant couplé à l'un associé des trajets de retardement précis, chaque borne d'entrée d'un registre à m bits étant couplée à l'un différent des M noeuds du trajet de retardement précis, qui est couplé au registre à m bits. Selon une autre caractéristique de l'invention, le convertisseur temps/numérique comporte en outre N codeurs à priorité, dont chacun est couplé à l'un associé des registres à M bits pour recevoir les M bits de ce registre et appliquer à ces bits une opération à priorité représentée par un signal à L bits. Selon une autre caractéristique de l'invention, le convertisseur temps/numérique comporte en outre un détecteur de flancs pour recevoir et détecter des transitions dans un signal (dit EDGE). Selon une autre caractéristique de l'invention, le convertisseur temps/numérique comporte en outre un codeur à retard et, en réponse à la production d'un signal (dit TIME STAMP) correspondant à l'instant d'arrivée du signal (EDGE), l'instant d'arrivée étant déterminé par l'identification de l'un des trajets de retardement précis passant par l'ensemble des M noeuds dans lesquels passe le signal (EDGE) lorsque le signal (EDGE) ne passe par aucun des M noeuds des trajets aval de retardement précis et des trajets de retardement précis passant par certains, mais pas par la totalité des M noeuds par lesquels passe le signal (EDGE). Selon une autre caractéristique de l'invention, le convertisseur temps/numérique comprend en outre N tampons de retardement précis, chaque tampon de retardement précis étant couplé à l'un associé des étages de retarde-ment approximatif pour recevoir un signal de la part de ces étages, chaque tampon de retardement précis étant couplé à l'un associé des trajets de retardement précis pour lui envoyer un signal. Selon une autre caractéristique de l'invention, le convertisseur temps/numérique comprend en outre un second trajet de retardement approximatif, qui inclut N étages de retardement approximatif, les N étages de retardement approximatifs présents dans le second trajet de retardement approximatif étant connectés en série, et un signal d'horloge (CLK) étant appliqué à une borne d'entrée du premier étage de retardement approximatif dans le second trajet de retardement approximatif, et un signal (dit CLK delay) étant produit sur une borne de sortie du dernier étage de retardement approximatif présent dans le second trajet de retardement approximatif. Selon une autre caractéristique de l'invention, les signaux (CLK) et (CLK delay) sont essentiellement en phase, et que le signal (CLK delay) est en retard par rapport au signal (CLK), d'une période du signal (CLK). Selon une autre caractéristique de l'invention, le convertisseur temps/numérique comporte en outre un groupe de N circuits de polarisation esclave, dont chacun est couplé à l'un associé des étages de retardement approximatif à la fois dans les premier et second trajets de retardement approximatif pour commander respectivement le retardement de signaux (EDGE) et (CLK) dans ces trajets. Selon une autre caractéristique de l'invention, le convertisseur temps/numérique comporte en outre un second groupe de N circuits de polarisation esclaves, chaque circuit de polarisation esclave du second groupe de N circuits de polarisation esclaves étant couplé à l'un associé des tampons de retardement précis. Selon une autre caractéristique de l'invention, le convertisseur temps/numérique comporte en outre un détecteur de phase pour recevoir les signaux (CLK) et (CLKdelay) et pour produire un signal qui est reçu par chacun des circuits de polarisation esclave dans les premier et second groupes de N circuits de polarisation esclaves, le niveau de tension du signal produit par le détecteur de phase variant de manière à égaliser de ce fait les phases des signaux (CLK) et (CLK delay). Selon une autre caractéristique de l'invention, ledit codeur à retardement reçoit en outre un signal de sortie du détecteur de flancs pour détecter les transitions dans le signal (EDGE). Selon une autre caractéristique de l'invention, chacun des signaux (EDGE) et (CLK) inclut un couple de signaux différentiels, dont chacun possède un signal élevé du point de vue différentiel et un signal faible du point de vue différentiel. Selon une autre caractéristique de l'invention, le convertisseur temps/numérique enregistre l'instant d'arrivée du signal (EDGE) pendant une période du signal (CLK). Selon une autre caractéristique de l'invention, chaque étage de retardement approximatif comprend: un premier transistor possédant une borne de commande pour recevoir un premier signal d'entrée, une première borne de manipulation de courant couplée à une première borne d'une première résistance, dont la seconde borne est couplée à une première source de tension, et à une seconde borne de manipulation de courant, un second transistor possédant une borne de commande pour recevoir un premier signal d'entrée, une première borne de manipulation de courant couplée à une première borne d'une seconde résistance, dont la seconde borne est couplée à la première source de tension, et une seconde borne de manipulation de courant, un troisième transistor possédant une borne de commande pour recevoir un troisième signal d'entrée, une première borne de manipulation de courant couplée aux secondes bornes de manipulation de courant des premier et second transistors, et une seconde borne de manipulation de courant couplée à une première borne d'une troisième résistance, dont la seconde borne est couplée à une seconde source de tension. Selon une autre caractéristique de l'invention, chaque circuit tampon de retardement précis comprend: un premier transistor possédant une borne de commande pour recevoir un premier signal d'entrée, une première borne de manipulation de courant couplée à une première borne d'une première résistance, dont la seconde borne est couplée à une première source de tension, et à une seconde borne de manipulation de courant, un second transistor possédant une borne de commande pour recevoir un premier signal d'entrée, une pre- mière borne de manipulation de courant couplée à une première borne d'une seconde résistance, dont la seconde borne est couplée à la première source de tension, et une seconde borne de manipulation de courant, un troisième transistor possédant une borne de 35 commande pour recevoir un troisième signal d'entrée, une première borne de manipulation de courant couplée aux secondes bornes de manipulation de courant des premier et second transistors, et une seconde borne de manipulation de courant couplée à une première borne d'une troisième résistance, dont la seconde borne est couplée à une seconde source de tension. Selon une autre caractéristique de l'invention, chaque borne d'entrée de chaque registre à m bits inclut des première et seconde bornes servant chacune à recevoir un signal élevé du point de vue différentiel ou un signal faible du point de vue différentiel. Selon une autre caractéristique de l'invention, chaque trajet de retardement précis inclut des première et seconde branches, chaque branche comprenant M-1 transistors et M noeuds entre des résistances adjacentes, que dans chaque trajet de retardement précis, chacun des M noeuds dans la première branche forme une paire de noeuds avec l'un différent des M noeuds de la seconde branche, et les premier et second noeuds de chaque couple de noeuds sont couplés aux bornes d'entrée différentielles de l'une différente des bornes d'entrée du registre à m bits et au premier trajet de retardement précis. Selon une autre caractéristique de l'invention, la valeur résistive de chacune des M-1 résistances dans chacune des première et seconde branches de chacun des N trajets de retardement précis est la même. Selon une autre caractéristique de l'invention, le courant traversant les première et seconde branches de chacun des N trajets de retardement précis est le même. Selon une autre caractéristique de l'invention, la première branche de chaque trajet de retardement précis comporte en outre: un premier transistor possédant une borne de commande couplée à une borne de sortie du tampon de retar- dement précis associé au trajet de retardement précis, une première borne de manipulation de courant couplée à une première source de tension et une seconde borne d'alimentation de manipulation de courant couplée au premier des M noeuds de la première branche, un second transistor possédant une première borne de manipulation de courant couplée au dernier des M noeuds de la première branche, une seconde borne de manipulation de courant couplée à une première borne d'une M-ème résistance dans la branche, dont la seconde borne est couplée à une seconde tension d'alimentation, et une borne de commande couplée à la borne de commande du troisième transistor du tampon de retardement précis associé du trajet de retardement précis. Selon une autre caractéristique de l'invention, 15 la seconde branche de chaque trajet de retardement précis comporte en outre: un premier transistor possédant une borne de commande couplée à une borne de sortie du tampon de retardement précis associé au trajet de retardement précis, une première borne de manipulation de courant couplée à une première source de tension et une seconde borne d'alimentation de manipulation de courant couplée au premier des M noeuds de la première branche, un second transistor possédant une première borne de manipulation de courant couplée au dernier des M noeuds de la première branche, une seconde borne de manipulation de courant couplée à une première borne d'une M-ème résistance dans la branche, dont la seconde borne est couplée à une seconde tension d'alimentation, et une borne de commande couplée à la borne de commande du troisième transistor du tampon de retardement précis associé du trajet de retardement précis. Selon une autre caractéristique de l'invention, dans chaque trajet de retardement précis, l'intervalle de temps, qui s'écoule entre le croisement des tensions des premier et second noeuds d'un premier couple de noeuds et le croisement des tensions des premier et second noeuds d'un second couple de noeuds est égal à l'intervalle de temps, qui s'écoule entre le croisement des tensions des premier et second noeuds du second couple et le croisement des tensions des premier et second noeuds d'un troisième couple de noeuds, dans la première branche, les premiers noeuds des premier et second couples de noeuds sont couplés entre des première et seconde bornes de l'une différente des M-1 résistances, le premier noeud du troisième couple de noeuds est couplé à une première borne d'une autre des M-1 résistances, dont la seconde borne est couplée au premier noeud du second couple de noeuds, dans la seconde branche, les seconds noeuds des premier et second couples de noeuds sont couplés aux bornes des première et seconde bornes de l'une différente des M-1 résistances et le second noeud du troisième couple de noeuds est couplé à une autre des M-1 résistances, dont la seconde borne est couplée à la seconde borne du second couple de noeuds. Selon une autre caractéristique de l'invention, N est égal à 32 et M est égal à 8. Selon une autre caractéristique de l'invention, le détecteur de flancs servant à détecter une transition dans le signal (EDGE) comprend une porte ET qui reçoit le signal (EDGE) au niveau de sa première borne d'entrée, qui n'est pas une borne inverseuse, et reçoit un signal (EDGE) retardé au niveau de sa seconde borne, qui est une borne inverseuse. Selon une autre caractéristique de l'invention, la borne de sortie du dernier circuit de retardement approximatif dans le premier trajet de retardement approximatif est couplée à une borne d'entrée d'un étage de retardement approximatif. Selon une autre caractéristique de l'invention, 35 chaque codeur à priorité est un codeur à priorité enregis- tré comprenant en outre un codeur à priorité combinatoire et un registre à L bits, le codeur à priorité combinatoire servant à exécuter la fonction à priorité et à envoyer le signal à L bits au registre à L bits. Selon une autre caractéristique de l'invention, chaque registre à m bits et chaque bit de chaque registre à L bits de chaque codeur à priorité enregistrée est un registre ECL possédant un couple de bornes d'entrée de données servant à recevoir les signaux différentiels des premier et second noeuds de l'un différent des couples de noeuds du premier trajet de retardement précis couplé à ce registre à m bits et à ce codeur à priorité enregistrée. La présente invention concerne en outre un pro-cédé pour enregistrer un instant d'arrivée d'un signal (EDGE) par rapport à un signal d'horloge (CLK), caractérisé en ce qu'il comprend les actes consistant à : propager un signal (EDGE) dans au moins un étage d'un premier groupe de N étages de retardement approximatif, les N étages de retardement approximatif étant connectés en série, propager un signal (EDGE) dans au moins l'un de N trajets de retardement précis, chaque trajet de retardement précis étant couplé à l'un des étages de retardement approximatif, chaque trajet de retardement comportant (M-1) étages de retardement précis et M noeuds, et enregistrer, à partir des M x N noeuds des N trajets de retardement précis, le nombre de noeuds, par lesquels un signal (EDGE) se propage, lequel nombre est représentatif de l'instant d'arrivée du signal (EDGE) par rapport au signal (CLK). Selon une autre caractéristique de l'invention, le procédé comprend en outre l'acte consistant à mémoriser des signaux présents sur les M noeuds de chacun des N trajets de retardement précis. Selon une autre caractéristique de l'invention, le procédé comporte en outre l'acte consistant à réaliser un codage à priorité des signaux mémorisés provenant de chacun des M noeuds et, en réponse à cela, générer un signal codé selon un codage à priorité, à L bits. Selon une autre caractéristique de l'invention, le procédé comprend en outre l'acte consistant à détecter une transition dans le signal (EDGE). Selon une autre caractéristique de l'invention, le procédé comporte en outre l'acte consistant à identifier l'un de trajets de retardement précis, par les M noeuds duquel se propage le signal (EDGE) lorsque ce signal (EDGE) ne se propage pas dans l'un quelconque des M noeuds des trajets aval de retardement précis, et par des trajets de retardement précis passant par certains, mais pas par la totalité des M noeuds dans lesquels le signal (EDGE) se propage. Selon une autre caractéristique de l'invention, le procédé comporte en outre le tamponnage des signaux produits par chaque étage de retardement approximatif et l'envoi de chaque signal tamponné à l'un différent des signaux de retardement précis. Selon une autre caractéristique de l'invention, le procédé comporte en outre l'action consistant à commander le retardement dans chacun des N tampons de retardement précis. Selon une autre caractéristique de l'invention, le procédé comprend en outre l'action consistant à propager un signal (CLK) dans chaque étage d'un second groupe de N étages de retardement approximatif, couplés en série de manière à générer un signal (CLK delay), qui est sensi- blement en phase avec le signal (CLK), mais est en retard par rapport au signal (CLK), d'une période du signal (CLK). Selon une autre caractéristique de l'invention, le procédé comprend en outre l'action consistant à comman- der le retardement dans chaque étage de retardement approximatif présent dans le premier groupe d'étages de retardement approximatif. Selon une autre caractéristique de l'invention, le procédé comprend en outre l'action consistant à comman- der le retardement dans chaque étage de retardement approximatif présent dans le second groupe d'étages de retardement approximatif. Selon une autre caractéristique de l'invention, le procédé comprend en outre la détection d'une différence entre les phases des signaux (CLK) et (CLK_delay) et la production d'un signal pour égaliser de ce fait les phases de signaux (CLK) et (CLK delay). Selon une autre caractéristique de l'invention, l'action d'enregistrement de l'instant d'arrivée du signal (EDGE) par rapport au signal d'horloge (CLK) inclut l'enregistrement de l'instant d'arrivée du signal (EDGE) par rapport au signal d'horloge (CLK) , chacun des deux signaux incluant un couple de signaux différentiel comprenant chacun un signal élevé du point de vue différentiel et un signal faible du point de vue différentiel. Selon une autre caractéristique de l'invention, l'acte d'enregistrement de l'instant d'arrivée du signal (EDGE) par rapport au signal d'horloge (CLK) inclut l'enregistrement de l'instant d'arrivée du signal (EDGE) par rapport au signal d'horloge (CLK) pendant une période du signal (CLK). Selon une autre caractéristique de l'invention, consistant à propager un signal (EDGE) dans au moins un étage d'un premier groupe de N étages de retardement approximatif inclut l'acte consistant à propager un signal (EDGE) dans au moins un étage d'un premier groupe de N étages de retardement approximatif, comprenant chacun: un premier transistor possédant une borne de commande pour recevoir un premier signal d'entrée, une première borne de manipulation de courant couplée à une première borne d'une première résistance, dont la seconde borne est couplée à une première source de tension, et à une seconde borne de manipulation de courant, un second transistor possédant une borne de corn- mande pour recevoir un premier signal d'entrée, une première borne de manipulation de courant couplée à une première borne d'une seconde résistance, dont la seconde borne est couplée à la première source de tension, et une seconde borne de manipulation de courant, un troisième transistor possédant une borne de commande pour recevoir un troisième signal d'entrée, une première borne de manipulation de courant couplée aux secondes bornes de manipulation de courant des premier et second transistors, et une seconde borne de manipulation de courant couplée à une première borne d'une troisième résistance, dont la seconde borne est couplée à une seconde source de tension. Selon une autre caractéristique de l'invention, l'acte de tamponnage du signal produit par chaque étage de retardement approximatif et l'envoi de chaque signal tamponné à un trajet différent parmi les trajets de retardement précis inclut le tamponnage du signal produit par chaque étage de retardement approximatif, à l'aide d'un tampon de retardement, qui comprend: un premier transistor possédant une borne de commande pour recevoir un premier signal d'entrée, une première borne de manipulation de courant couplée à une première borne d'une première résistance, dont la seconde borne est couplée à une première source de tension, et à une seconde borne de manipulation de courant, un second transistor possédant une borne de com- mande pour recevoir un premier signal d'entrée, une première borne de manipulation de courant couplée à une pre- mière borne d'une seconde résistance, dont la seconde borne est couplée à la premièresource de tension, et une seconde borne de manipulation de courant, un troisième transistor possédant une borne de commande pour recevoir un troisième signal d'entrée, une première borne de manipulation de courant couplée aux secondes bornes de manipulation de courant des premier et second transistors, et une seconde borne de manipulation de courant couplée à une première borne d'une troisième résistance, dont la seconde borne est couplée à une seconde source de tension. Selon une autre caractéristique de l'invention, chaque trajet de retardement précis comprend des première et seconde branches, dont chacune comprend (M-1) résistances et M noeuds entre des résistances adjacentes, que dans chaque trajet de retardement précis, chacun des M noeuds dans la première branche forme un couple de noeuds avec l'un différent de M noeuds de la seconde branche, et chaque couple de noeuds délivre un couple de signaux différentiels. Selon une autre caractéristique de l'invention, l'acte de mémorisation d'un signal inclut l'acte de mémorisation de signaux différentiels délivrés par chaque couple de noeuds de chaque trajet de retardement précis. Selon une autre caractéristique de l'invention, le procédé comporte en outre l'acte consistant à prévoir la même valeur résistive pour chacune des (M-1) résistances dans la première branche et dans la seconde branche de chacun des N trajets de retardement précis. Selon une autre caractéristique de l'invention, le procédé comporte en outre l'action consistant à trans- mettre essentiellement les mêmes courants par les première et seconde branches de chacun des N trajets de retardement précis. Selon une autre caractéristique de l'invention, la première branche de chaque trajet de retardement précis 35 comprend en outre: un premier transistor possédant une borne de commande couplée à une borne de sortie du tampon de retardement précis associé au trajet de retardement précis, une première borne de manipulation de courant couplée à une première source de tension et une seconde borne d'alimentation de manipulation de courant couplée au premier des M noeuds de la première branche, un second transistor possédant une première borne de manipulation de courant couplée au dernier des M noeuds de la première branche, une seconde borne de manipulation de courant couplée à une première borne d'une M-ème résistance dans la branche, dont la seconde borne est couplée à une seconde tension d'alimentation, et une borne de commande couplée à la borne de commande du troisième transistor du tampon de retardement précis associé du trajet de retardement précis. Selon une autre caractéristique de l'invention, la seconde branche de chaque trajet de retardement précis comprend en outre: un premier transistor possédant une borne de commande couplée à une borne de sortie du tampon de retardement précis associé au trajet de retardement précis, une première borne de manipulation de courant couplée à une première source de tension et une seconde borne d'alimentation de manipulation de courant couplée au premier des M noeuds de la première branche, un second transistor possédant une première borne de manipulation de courant couplée au dernier des M noeuds de la première branche, une seconde borne de manipulation de courant couplée à une première borne d'une M-ème résistance dans la branche, dont la seconde borne est couplée à une seconde tension d'alimentation, et une borne de commande couplée à la borne de commande du troisième transistor du tampon de retardement précis associé du trajet de retardement précis. Selon une autre caractéristique de l'invention, dans chaque trajet de retardement précis, l'intervalle de temps, qui s'écoule entre le croisement des tensions des premier et second noeuds d'un premier couple de noeuds et le croisement des tensions des premier et second noeuds d'un second couple de noeuds est égal à l'intervalle de temps, qui s'écoule entre le croisement des tensions des premier et second noeuds du second couple et le croisement des tensions entre les premier et second noeuds d'un troisième couple de noeuds, dans la première branche, les premiers noeuds des premier et second couples de noeuds sont couplés entre des première et seconde bornes de l'une différente des M-1 résistances, le premier noeud du troisième couple de noeuds est couplé à une première borne d'une autre des M-1 résistances, dont la seconde borne est couplée au premier noeud du second couple de noeuds, dans la seconde branche, les seconds noeuds des premier et second couples de noeuds sont couplés aux bornes des première et seconde bornes de l'une différente des M-1 résistances et le second noeud du troisième couple de noeuds est couplé à une autre des M-1 résistances, dont la seconde borne est couplée à la seconde borne du second couple de noeuds. Selon une autre caractéristique de l'invention, N 25 est égal à 32 et M est égal à 8. Selon une autre caractéristique de l'invention, le procédé comprend en outre l'acte consistant à réaliser la combinaison ET du signal (EDGE) avec une réplique retardée du signal (EDGE) de manière à détecter ainsi une transition dans le signal (EDGE). L'invention concerne en outre un générateur de retardement de signal pour produire M répliques retardées d'un signal, caractérisé en ce qu'il comprend: un groupe de M-1 résistances branchées en série 35 entre M premiers noeuds, un second groupe de M-1 résistances branchées en série entre des M seconds noeuds, un miroir de courant pour reproduire à l'identique des courants dans les premier et second groupes 5 de N résistances, et un circuit pour modifier le potentiel de tension de chacun des M noeuds de chacun des premier et second groupes de N résistances. Selon une autre caractéristique de l'invention, ledit circuit modifie le potentiel de tension de chacun des M noeuds de chacun des premier et second groupes de M-1 résistances en réponse à un couple de signaux de tension différentiels. Selon une autre caractéristique de l'invention, ledit circuit comprend un premier transistor possédant une première borne de manipulation de courant couplée à une tension d'alimentation positive, une seconde borne de manipulation de courant couplée au noeud possédant la tension maximale parmi l'ensemble des M noeuds du premier groupe de M-1 transistors, et une borne de commande pour recevoir une première tension différentielle des signaux de tension différentielle et un second transistor possédant une première borne de manipulation de courant couplée à la tension d'alimentation positive, une seconde borne de manipulation de courant couplée au noeud possédant la tension maximum de l'ensemble des M noeuds dans le second groupe de M-1 résistances et une borne de commande pour recevoir une seconde tension différentielle des signaux de tension différentiels. Selon une autre caractéristique de l'invention, lesdits premier et second signaux de tension différentielle sont des signaux de tension de sortie différentielle d'un amplificateur différentiel à émetteurs couplés. Selon une autre caractéristique de l'invention, 35 chaque résistance contenue dans les premier et second groupes de M-1 résistances possède la même valeur résistive. Selon une autre caractéristique de l'invention, le procédé consiste à : former les première et second branches incluant chacune au moins les premier et second noeuds séparés l'un de l'autre par une résistance, le potentiel de tension du premier noeud dans chaque branche étant supérieur à celui du second noeud; faire passer des courants sensiblement similaires dans les première et seconde branches; modifier dans chaque branche les potentiels de tension des premier et second noeuds, le retard produit étant égal à une différence entre un instant, où le poten- tiel de tension du premier noeud dans la première branche atteint le potentiel de tension du second noeud dans la seconde branche, et un instant, où la différence de potentiels du second noeud dans la première branche atteint le potentiel de tension du premier noeud dans la seconde branche. Selon une autre caractéristique de l'invention, toutes les résistances situées dans les première et seconde branches possèdent la même valeur résistive. Selon une autre caractéristique de l'invention, le potentiel de tension de chacun des premier et second noeuds dans chacune des première et seconde branches est modifié de façon différentielle. D'autres caractéristiques et avantages de la présente invention ressortiront de la description donnée ci-après prise en référence aux dessins annexés, sur les-quels. - la figure 1 est un schéma-bloc d'une forme de réalisation d'un convertisseur temps/numérique; - la figure 2 représente un schéma à transistors 35 d'une forme de réalisation d'un étage de retardement approximatif; - la figure 3 représente un schéma à transistors d'un circuit de polarisation esclave du type connu dans l'art antérieur; - la figure 4 représente un schéma à transistors d'une forme de réalisation d'un tampon de retardement précis; - la figure 5 représente un schéma-bloc à plus grande échelle d'une partie du convertisseur temps/numéri-10 que de la figure 1; - la figure 6 représente un schéma de transistors d'un registre de logique à émetteurs couplés du type connu dans l'art antérieur; - la figure 7 représente un schéma à transistors 15 à résistances d'une forme de réalisation d'un trajet de retardement précis; - la figure 8 représente des transitions de niveaux de tension de différents noeuds d'une forme de réalisation du trajet de retardement précis de la figure 7; et - la figure 9 représente un schéma-bloc logique d'une forme de réalisation d'un codeur à retardement. La figure 1 représente un schéma-bloc d'un convertisseur temps/numérique (TDC) 10 conforme à une forme de réalisation. Le convertisseur TDC 10 détermine l'instant d'arrivée d'une transition dans un signal EDGE à l'intérieur d'un cycle d'un signal d'horloge CLK. Dans la description qui va suivre, l'indice associé à chaque chiffre de référence désigne le numéro d'indice du composant repéré par ce chiffre de référence. Par exemple le chiffre de référence 122 désigne un composant 12 possédant un numéro d'indice 2. Le convertisseur TDC 10 comprend deux trajets de retardement approximatif, dont chacun comprend 32 circuits de retardement approximatif (également désignés comme étant des étages de retardement approximatif), 32 trajets de retardement précis contenant chacun 7 étages de retardement précis, 64 circuits de polarisation esclaves, 32 tampons de retardement précis, 32 registres à 8 bits, une porte ET, 32 codeurs à priorité et un codeur à retardement, comme décrit ci-après de façon plus détaillée. En référence à la figure 1, 32 étages identiques de retardement approximatif 12 -désignés par 121, 122, ... 1232 - sont branchés en série pour former un trajet de retardement approximatif 13 (trajet 13) dans le convertisseur TDC 10. La figure 1 représente uniquement 3 étages de retardement approximatif de ce type 121, 122 et 1232 dans le trajet de retardement 13. Chaque étage de retardement approximatif 12 inclut des bornes d'entrée I, C et une borne de sortie O. Le signal d'horloge CLK est appliqué à la borne d'entrée I de l'étage de retardement approximatif 12, dans le trajet de retardement 13. Hormis en ce qui concerne l'étage de retardement approximatif 1232 qui produit un signal CLK delay au niveau de sa borne de sortie 0 - qui est couplée à la borne d'entrée Il d'un détecteur de phase connu 14 -, la borne de sortie 0 de chaque étage de retardement approximatif 12i dans le trajet 13 commande (c'est-à-dire est couplée à) la borne d'entrée I de l'étage de retardement approximatif 12i+I. Par exemple, la borne de sortie 0 de l'étage de retardement approximatif 121 commande la borne d'entrée I de l'étage de retardement approximatif 122; la borne de sortie 0 de l'étage de retardement approximatif 122 commande la borne d'entrée I de l'étage de retardement approximatif 123 (non représenté), etc. En référence à la figure 1, chacun des 32 cir- cuits de polarisation esclaves identiques 15 - désignés par 151, 152, ... 1532 - reçoivent des signaux VR produits sur la borne de sortie 0 du détecteur de phase 14. Chaque circuit de polarisation esclave 15i, i étant un entier compris entre 1 et 32, délivre son signal de sortie aux étages de retardement approximatif 12i dans le trajet de retardement 13; trois circuits de polarisation esclaves de ce type 151, 152 et 1532 sont représentés sur la figure 1. par exemple, le signal présent sur la borne de sortie 0 du circuit de polarisation esclave 151 est appliqué à la borne d'entrée C de l'étage de retardement approximatif 121; le signal présent sur la borne de sortie O du circuit de polarisation esclave 152 est appliqué à la borne d'entrée C de l'étage de retardement approximatif 122, etc. Le signal CLK est également appliqué à la borne d'entrée du détecteur de phase 14. Le signal VQ produit sur la borne de sortie 0 du détecteur de phase 14 est appliqué à la borne d'entrée I de chacun des 32 circuits de polarisation esclave 15. Les 32 étages identiques de retardement approximatif 12 - désignés par 121, ..., 1232 - sont branchés en série de manière à former un trajet de retardement approximatif 16 (trajet 16). La figure 1 représente 3 étages de retardement approximatif de ce type 121, 122 et 1232 dans le trajet de retardement 16. On notera que l'étage de retardement approximatif 1233 ne fait pas partie du trajet de retardement 16 et est prévu uniquement de telle sorte que la charge vue par la borne de sortie O de l'étage de retardement approximatif 1232 dans le trajet de retardement 16 est adaptée à celle vue par l'étage de retardement approximatif 1232 dans le trajet de retardement 13. L'adaptation de charge garantit que les retards entre les deux étages de retardement approximatif 1232 dans les trajets 13 et 16 sont sensiblement les mêmes. Un signal dit EDGE - dont l'instant d'arrivée par rapport à un signal d'horloge dit CLK est enregistré par le convertisseur TDC 10 - est appliqué à la borne d'entrée 1 de l'étage de retardement approximatif 121 dans le trajet de retardement 16. La borne de sortie 0 de chaque étage de retardement approximatif 12i dans le trajet de retardement 16 commande la borne d'entrée I d'un étage de retardement approximatif 12i+1 dans le trajet de retardement 16. Par exemple la borne de sortie 0 de l'étage de retardement approximatif 121 commande la borne d'entrée I de l'étage de retardement approximatif 122; la borne de sortie O de l'étage de retardement approximatif 1231 commande la borne d'entrée I de l'étage de retardement approximatif 1232 (non représenté sur la figure 1). En référence à la figure 1, la borne d'entrée C de chaque étage de retardement approximatif 12i dans le trajet de retardement 16 est commandée par la borne de sortie 0 du circuit de polarisation esclave 15i (i varie de 1 à 32). Par exemple, la borne d'entrée de l'étage de retardement approximatif 121 dans le trajet de retardement 12 est commandée par la borne de sortie 0 du circuit de polarisation esclave 151, et la borne d'entrée C de l'étage de retardement approximatif 1232 dans le trajet de retarde- ment 16 est commandée par la borne de sortie 0 du circuit de polarisation esclave 1532. Le convertisseur TDC 10 comporte en outre 32 tampons de retardement précis 17 - désignés par 171, ..., 1732 - dont 3, à savoir les tampons de retardement 171, 172 et 1732, sont représentés sur la figure 1. Chacun des 32 tampons de retardement précis 17 comporte deux bornes d'entrée I, C et une borne de sortie O. La borne d'entrée I de chaque tampon de retardement précis 17i est commandée par la borne de sortie O des étages de retardement approximatif 12i dans le trajet de retardement 16 (i varie de 1 à 32). Par exemple la borne d'entrée I du tampon de retardement précis 171 est comman- dée par la borne de sortie O de l'étage de retardement approximatif 121 dans le trajet de retardement 16, et la borne d'entrée I du tampon de retardement précis 172 est commandée par la borne de sortie 0 de l'étage de retarde-ment approximatif 122 dans le trajet de retardement 16. En outre le convertisseur TDC 10 contient 32 circuits de polarisation esclaves identiques 15 - désignés par 151, 152, ... 1532. Chaque circuit de polarisation esclave 15i+32 possède une borne de sortie 0 commandant la borne d'entrée I du tampon de retardement précis 17i (i varie de 1 à 32). La figure 1 représente 3 circuits de polarisation esclaves de ce type 1533, 1534 et 1564. Par exemple, comme cela est visible sur la figure 1, la borne de sortie 0 du circuit de polarisation esclave 1533 commande la borne d'entrée C du tampon de retardement précis 171, la borne de sortie O du circuit de polarisation esclave 1534 commande la borne d'entrée C du tampon de retardement précis 172, etc. La borne d'entrée I de chaque circuit de polarisation esclave 15 reçoit un signal VQ produit sur la borne de sortie 0 du détecteur de phase 14. Le convertisseur TDC 10 comporte en outre 32 registres à 8 bits - désignés par 181, 182, ... 1832 - parmi lesquels les registres 181, 182 et 1832 sont représentés sur la figure 1. Le signal CLK est appliqué à la borne d'entrée de signal d'horloge C de tous les registres 18. Le convertisseur TDC 10 comporte en outre 32 trajets de retardement précis - désignés par 191, 192, ... 1932 - parmi lesquels 3 trajets de retardement précis 191, 192 et 1932, sont représentés sur la figure 1. Chaque tra- jet de retardement précis 19i est couplé au registre à 8 bits 18i et au tampon de retardement précis 17i. A titre de simplification, sur la figure 1, chaque trajet de retardement précis 19i est représenté comme comportant 7 étages de retardement précis 20 et 8 noeuds 27, dont chacun est couplé à l'un différent des bits d'entrée 0-7 du registre 18i. Un schéma d'un trajet de retardement précis 19 est représenté sur la figure 7 et est décrit ci-après. Comme cela est représenté sur la figure 1 par exemple, chacun des 8 noeuds 27 du trajet de retardement précis 191 est couplé à l'un différents parmi les bits d'entrée 0-7 du registre 181, chacun des 8 noeuds 27 du trajet de retardement 1932 est couplé à l'un différent des bits d'entrée 0-7 du registre 1832. La borne d'entrée I de chaque trajet de retarde-ment précis 19i est commandée par la borne de sortie 0 du tampon de retardement précis 17i. Par exemple la borne d'entrée I du trajet de retardement précis 191 est commandée par la borne de sortie 0 du tampon de retardement précis 171; la borne d'entrée I du trajet de retardement précis 1932 est commandée par la borne de sortie O du tampon de retardement précis 1732. Le convertisseur TDC 10 inclut également 32 codeurs à priorité enregistrée - désigné par 211, 212, ... 2132 - parmi lesquels 3 codeurs à priorité enregistrée 211, 212 et 2132 sont représentés sur la figure 1. Chaque codeur à priorité enregistrée 21 est couplé à et reçoit un signal à 8 bits de la part du registre 18i. Par exemple le codeur à priorité enregistrée 211 est couplé à et reçoit le signal à 8 bits délivré par le registre 181; le codeur à priorité enregistrée 2132 est couplé à et reçoit le signal à 8 bits délivré par le registre 1832. Chaque codeur à priorité enregistrée 21 délivre un signal à 3 bits sur ses bornes de sortie 00, 01 et 02. Le convertisseur TDC 10 inclut également une porte ET 23 à 2 entrées, dont la borne d'entrée normale IO reçoit le signal EDGE et dont la borne d'entrée inversée Il est couplée à la borne de sortie 0 du tampon de retardement précis 1732. Le convertisseur TDC 10 comporte en outre un codeur à retardement 22, qui possède 97 bornes d'entrée 101-196 et 9 bornes de sortie Q0-Q8. Un codeur à retarde- ment 22 reçoit le signal de sortie délivré par la porte ET 23 et produit, sur sa borne de sortie Q8, le signal EDGE FLAG. Le signal EDGE FLAG est activé lorsqu'une transition faisant passer au signal EDGE est détectée. Le codeur à retardement 22 reçoit également le signal à 3 bits produit par chacun des 32 codeurs à priorité enregistrée 21 et, en réponse à cela, produit, sur ses bornes de sortie 00-07, le signal TIMESTAMP, qui affiche l'instant d'arrivée par rapport au signal CLK de la transition détectée du signal EDGE. On comprendra plus loin que les signaux EDGE et CLK sont tous les deux des signaux différentiels constitués chacun par un signal élevé du point de vue différentiel et un signal faible du point de vue différentiel (non représenté sur la figure 1). Par conséquent, les signaux reçus et générés par chacun des étages de retardement approximatif 12 dans les trajets de retardement 13 et 16, les trajets de retardement précis 19, les tampons de retardement précis 17 et les registres 18 sont également différentiels. Dans d'autres formes de réalisation de la présente invention, on peut ou non utiliser des signaux différentiels. Le fonctionnement du convertisseur TDC 10 va être décrit ci-après. Le retard fourni par le trajet de retardement 13 est sélectionné de manière à être égal à une période du signal CLK. Par conséquent, le signal CLK delay est en retard, par rapport au signal CLK, d'une période du signal CLK. Des signaux CLK et CLK delay sont maintenus en phase par un détecteur de phase classique 14. Lorsque des signaux CLK et CLK delay sont en phase, le signal de tension VQ est maintenu à sa valeur centrale (c'est-à-dire que la valeur que le signal VQ pos- sède lorsque les signaux CLK et CLKdelay sont en phase). Le détecteur de phase 14 modifie le niveau de tension du signal VQ lorsqu'il détecte un défaut de concordance entre les phases des signaux CLK et CLK_delay. Chaque circuit de polarisation esclave 15 modifie le niveau de tension du signal VR qu'il produit en réponse aux variations du niveau de tension du signal VQ en modifiant ainsi le retard produit par l'étage de retardement approximatif de ce qui lui est associé, dans le trajet de retardement 13 pour de ce fait provoquer la mise en concordance des phases des signaux CLK et CLK delay. En recevant le signal VQ et en générant le signal VR, chaque circuit de polarisation esclave 15 réduit la quantité de charge capacitive que le signal VQ aurait sinon à piloter. Chaque circuit de polarisation esclave 15 isole également le tampon de retardement précis 17 - auquel il est couplé - par rapport au détecteur de phase 14, ce qui réduit la quantité de bruit qui est injectée dans le signal VQ. Si la phase du signal CLK est en avance par rapport à celle du signal CLK delay, le niveau de tension du signal VQ - et par conséquent celui de signaux VR - augmente par rapport à sa valeur centrale pour réduire le retard aux bornes du trajet de retardement 13 pour régler de ce fait les deux signaux en phase. Si la phase du signal CLK est en retard par rapport à celle du signal CLK delay, le niveau de tension du signal VQ - et par conséquent celui de signaux VR - diminue depuis sa valeur centrale pour augmenter le retard dans le trajet de retardement 13 pour amener de ce fait les deux signaux en phase. Le retard dans le trajet de retardement 16 est égal à une période du signal CLK pour les raisons indiquées ci-après. Tout d'abord les trajets de retardement 13 et 16 comprennent chacun 32 identiques étages identiques de retardement approximatif 12 branchés en série. En second lieu les retards dans les différents étages de retardement approximatif 12 sont commandés par un circuit de polarisation esclave identique 15 par des circuits de polarisation esclaves identiques 15, dont chacun reçoit le signal de tension VQ et produit le signal de tension VR. En d'autres termes, des circuits de polarisation esclave 15 forcent collectivement les retards dans les différents étages de retardement approximatif 12 dans les deux trajets de retardement 13 et 16 à être sensiblement identiques. En troisième lieu, l'agencement physique (non représenté) de chaque étage de retardement approximatif 12 dans le trajet de retardement 13 est identique à celui présent dans le trajet de retardement 16. De plus, comme cela est visible sur la figure 1, l'étage de retardement approximatif 1233 est couplé à une borne de sortie 0 de l'étage de retarde-ment approximatif 1232 de sorte que la quantité de charge vue par - et par conséquent le retard dans - l'étage de retardement approximatif 1232 dans le trajet de retardement 16 concorde avec celui vu par l'étage de retardement approximatif 1232 dans le trajet de retardement 13. Lorsque la transition du signal EDGE traverse chaque étage de retardement approximatif 12 présent dans le trajet de retardement 16, il traverse également chaque tampon de retardement précis 17 et en outre chacun des trajets de retardement précis 19 pour atteindre des bornes d'entrée (c'est-à-dire des bits d'entrée) de registres 18 à 8 bits. Le degré de propagation de la transition dans le signal EDGE dans le trajet de retardement approximatif 16 ainsi que dans les trajets de retardement précis 19 est déterminé par l'instant d'arrivée de la transition du signal EDGE par rapport à l'apparition ultérieure d'une transition dans le signal CLK. Plus l'intervalle de temps entre les transitions dans les signaux EDGE et CLK est long, plus l'étendue de la propagation de la transition dans le signal EDGE dans le trajet de retardement approximatif 16 et dans les trajets de retardement précis 19 est longue. Comme cela est visible sur la figure 1, une 35 transition dans le signal EDGE après la traversée par exemple de l'étage de retardement approximatif 121 dans le trajet de retardement 16 et après traversée du tampon de retardement précis 171, apparaît respectivement au niveau de bits d'entrée 0-7 du registre 181. Chaque trajet de retardement précis 19 est sélectionné de telle sorte que le retard appliqué dans ce trajet concorde avec le retard lors de la traversée de l'étage unique de retardement approximatif 12. Par conséquent, deux registres différents 18i et 18j reçoivent la transition retardée dans le signal EDGE au niveau des mêmes bornes d'entrée après un intervalle de temps égal au retard subi dans les (j-i) étages de retardement approximatif 12. Par exemple le temps, qui s'est écoulé entre l'arrivée d'une transition dans le signal EDGE par exemple au niveau des bits d'entrée 6 par exemple des registres 183 et 185, est égal au retard lors de la traversée de deux étages (c'est- à-dire 5-3) de retardement approximatif 12 (c'est-à-dire le retard subi lors de la traversée des étages de retardement approximatif 124 et 125 du trajet de retardement 16 - non représenté sur la figure 3). Par conséquent, en fonction de l'instant d'arrivée d'une transition dans le signal EDGE par rapport au signal CLK et en fonction de la position d'un registre 18 le long du trajet de déplacement du signal EDGE dans le convertisseur TCD 10, la totalité ou une partie des bits d'entrée de ce registre 18 peuvent recevoir la transition retardée dans le signal EDGE, ou bien aucun de ces bits ne peut recevoir cette transition. Un 1 binaire est mémorisé dans le bit d'entrée du registre 18 si la transition dans le signal EDGE apparaît au niveau de cette borne d'entrée du bit avant une transition du niveau bas au niveau haut (ou du niveau haut au niveau bas) n'apparaisse dans le signal CLK. Au contraire, un 0 binaire est mémorisé au niveau d'un bit d'entrée du registre 18 si la transition dans le signal EDGE n'apparaît pas au niveau de la borne d'entrée de ce bit, avant l'apparition d'une transition du niveau bas au niveau haut (ou du niveau haut au niveau bas) dans le signal CLK. C'est pourquoi, conformément à cette forme de réalisation, en fonction de l'étendue de la propagation d'une transition dans le signal EDGE, l'une des deux situations suivantes peut apparaître. Tout d'abord, tous les registres 18 dans le convertisseur TDC 10 peuvent contenir soit "11111111"-"FF" en notation hexadécimale ou hex - ou "00000000"-"00" en notation hexadécimale. En second lieu, l'un des registres 18 contient une valeur binaire autre que la valeur hexadécimale "FF" ou "00", alors que tous les autres registres 18 contiennent soit "FF", soit "00" en notation hexadécimale. Dans le premier cas, le registre indexé le plus élevé 18 contenant la valeur hexadécimale "FF" enregistre l'étendue de la propagation de la transition dans le signal EDGE dans le trajet de retardement approximatif 16 et dans les trajets de retardement précis 19. Dans le second cas, le registre 18 contenant une valeur hexadécimale autre que la valeur hexadécimale "FF" ou "00" enregistre l'étendue de la propagation de la transition dans le signal EDGE dans le trajet de retardement approximatif 16 et dans les trajets de retardement précis 19. On suppose par exemple qu'une transition dans un signal EDGE se propage dans les étages de retardement approximatif 121, 122 et 123 du trajet de retardement 16, et passe également par l'ensemble des 8 noeuds 27 de trajets de retardement précis 191, 192 et 193 avant l'arrivée du signal de transition CLK suivant. En d'autres termes, la transition du signal EDGE arrive dans l'ensemble des 8 bits d'entrée des registres 181, 182 et 183 mais ne se propage pas jusqu'à l'un quelconque des bits d'entrée du registre suivant 184 avant l'arrivée ultérieure de la transition du signal CLK suivant. Par conséquent les registres 181, 182 et 183 mémorise chacun la valeur hexadécimale "FF" tandis que les registres 184-1832 mémorisent chacun la valeur hexadécimale "00". En d'autres termes, dans l'exemple cidessus, la transition dans le signal EDGE se propage jusqu'au bit 7 (c'est-à-dire le 8-ème bit) du registre 183, mais n'atteint pas le bit 0 du registre 184 avant l'arrivée du signal CLK suivant. C'est pourquoi le registre 183 enregistre l'instant d'arrivée de la transition dans le signal EDGE et par conséquent est l'identifiant de cet instant d'arrivée. Dans un autre exemple, on suppose qu'une transition dans le signal EDGE atteint l'ensemble des 8 bits d'entrée des registres 181, 182 et 183 ainsi que les bits d'entrée 0, 1, 2, 3, 4 du registre 184, mais n'atteint pas les bits d'entrée 5, 6, 7 du registre 184. Par conséquent, les registres 181, 182 et 183 mémorisent chacun la valeur hexadécimale "FF", le registre 184 mémorise la valeur binaire "00011111" - ou la valeur hexadécimale "1F" - tan- dis que tous les autres registres 185-1832 mémorisent la valeur hexadécimale "00". C'est pourquoi dans cet exemple, le registre 184 enregistre l'instant d'arrivée de la transition dans le signal EDGE et est par conséquent l'identifiant de cet instant d'arrivée. Comme cela est visible sur la figure 1, chaque registre 18i envoie ses valeurs binaires mémorisées au codeur à priorité enregistrée 21i. Par exemple le registre 182 envoie ses données binaires mémorisées au codeur à priorité enregistrée 212, et le registre 1832 envoie ses données binaires mémorisées au codeur à priorité enregistrée 2132. Chaque codeur à priorité enregistrée 21 inclut un codeur combinatoire à priorité, dont le signal de sortie à 3 bits est mémorisé dans le registre à 3 bits du codeur à priorité enregistrée (voir la figure 5). Les codeurs à priorité sont bien connus dans la technique. Un codeur à priorité met en oeuvre une fonction à priorité de telle sorte que si deux ou plus de deux de ces signaux d'entrée sont égaux à 1 simultanément, le signal d'entrée possédant la valeur de position la plus élevée reçoit la préséance dans la production du signal de sortie du codeur. Le tableau I ci-dessous reproduit la table de vérité mise en oeuvre par chaque codeur de priorité enregistré 21. TABLEAU I ENTRÉE SORTIE Io Il I2 I3 I4 I5 I I7 00 01 02 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 X 0 0 0 0 0 0 0 0 0 1 X 1 0 0 0 0 0 0 0 1 0 X X 1 0 0 0 0 0 0 1 0 X X X X 1 0 0 0 1 0 0 X X X X 1 0 0 0 1 0 1 X X X X X X 1 0 1 1 0 X X X X X X X 1 1 1 1 Conformément au tableau I, si le bit 7 (le bit le plus significatif ou bit MSB) d'un registre 18i est 1, les signaux de sortie Op, 01 et 02 du code à priorité enregistrée 21i sont tous égaux à 1. Si cependant le bit 0 (le bit le moins significatif ou bit LSB) d'un registre 18i est 0, les signaux de sortie 00, 01, 02 du codeur à priorité enregistrée 21i sont tous égaux à 0. Par consé- quent, une valeur binaire "111" présente sur les bornes de sortie d'un codeur à priorité enregistrée 21i indique l'arrivée et la mémorisation ultérieure de la transition dans le signal EDGE, par l'ensemble des bits d'entrée 0-7 du registre 18i. Au contraire une valeur binaire "0000" sur les bornes de sortie d'un codeur à priorité enregistrée 21i indique une transition du signal EDGE, qui n'atteint pas le bit LSB du registre 18i. Si un registre 18i mémorise une valeur autre que la valeur hexadécimale "FF" ou "00", le codeur à priorité enregistré 21i délivre une valeur binaire autre que "111" ou "000" sur ses bornes de sortie, conformément au tableau I. Par conséquent, si chaque registre 18i mémorise une valeur hexadécimale "FF" ou "00", le codeur à priorité enregistrée à indice le plus élevé 21, qui possède une valeur de sortie binaire "111", est l'identifiant de l'instant d'arrivée - en rapport avec le signal CLK - de la transition dans le signal EDGE. Si d'autre part un registre 18i mémorise une valeur hexadécimale autre que "FF" et "00", le codeur à priorité enregistrée 21i est l'identifiant de l'instant d'arrivée - par rapport au signal CLK - d'une transition dans le signal EDGE. Par exemple, on suppose que les codeurs à priorité enregistrée 211- 216 possèdent chacun une valeur de sortie binaire "111" et que les codeurs à priorité enregistrée 216-2132 possèdent chacun une valeur de sortie binaire "000". On suppose en outre que le codeur à priorité enregistrée 215 possède une valeur de sortie binaire égale par exemple à "101". Par conséquent l'instant d'arrivée - par rapport au signal CLK - de la transition du signal EDGE est identifié par le codeur à priorité enregistrée 215. Les signaux de sortie de chacun des 32 codeurs à priorité enregistrée 21 sont envoyés au codeur à retarde-ment 22, qui comporte 97 bornes d'entrée, IO-I96, et 9 bornes de sortie 00-08. Les 8 bits du signal TIME_STAMP sont délivrés par les bornes de sortie 00-07 du codeur à retardement 22. Le signal de sortie délivré par la porte ET 23 est transféré au signal EDGE FLAG qui apparaît sur la borne de sortie 08 du codeur à retardement 22. Un schéma-bloc logique du codeur à retardement 22 35 est représenté sur la figure 9. Le codeur à retardement 22 comprend trente-deux portes OU à 3 entrées 2000-20031, un codeur à priorité de 32 bits à 5 bits 210, trois multiplexeurs 220, trois registres à 1 bit 2300-2302 et un registre à 5 bits 240. Chaque porte OU 200i reçoit les signaux d'entrée provenant du codeur à priorité enregistrée 21i. Le signal de sortie de chaque porte OU 200 est appliqué à l'une différente des 32 bornes d'entrée du codeur à priorité 210. Les bornes de sortie du codeur à priorité 210 sont connectées aux bornes de sélection S0, S1, S2, S3, S4 de multiplexeurs 2200, 2201 et 2202, dont les bornes de sortie sont respectivement appliquées à des bornes de données D des registres 2300, 2301 et 2302. Les 5 bornes de sortie du codeur à priorité 210 sont appliquées aux bornes de données D0-D4 du registre à 5 bits 240. Les bornes de sortie Q du registre 2300, 2301 et 2302 envoient respectivement des signaux aux bornes de sortie 07, 06 et 05 du codeur à priorité 22. Les bornes de sortie du registre 240 envoient des signaux à des bornes de sortie 00-04 du codeur à priorité 22. Le codeur à retardement 22 délivre le numéro d'indice et les signaux de sortie du codeur à priorité enregistrée 21 qui, conformément à ce qui a été décrit précédemment, est l'identifiant de l'instant d'arrivée de la transition dans le signal EDGE. Le numéro d'indice du codeur à priorité enregistrée 21 de l'identifiant est envoyé à des bornes de sortie 00-04 du décodeur à retardement 22, tandis que les signaux de sortie du codeur à priorité enregistrée de l'identifiant 21 sont envoyés aux bornes de sortie 05-07 du codeur à retardement 22. Des exemples du fonctionnement du codeur à retardement 22 vont être indiqués ci-après. On suppose que chaque codeur à priorité enregis- trée 211-214 code (c'est-à-dire génère) la valeur binaire "111" alors que chaque codeur à priorité enregistrée 215- 2132 code "000". Par conséquent, le codeur à retardement 22 délivre la valeur binaire "00100" - l'indice binaire du codeur à priorité à indice maximum 21 possédant les signaux de sortie "111" - sur ses bornes de sortie 00-04. Les signaux de sortie binaires du codeur à priorité 214 - "111" apparaissent au niveau des signaux de sortie 05-07 du codeur à retardement 22. Par conséquent, dans l'exemple indiqué précédemment, le signal TIME_STAMP possède une valeur binaire égale à "00100111". Par conséquent, conformément à cet exemple, la transition dans le signal EDGE arrive une durée (39/256*période du signal CLK) avant l'apparition de la transition suivante du signal CLK. Avantageusement, comme cela est visible dans cet exemple, le convertisseur TDC 10 selon la présente invention enregistre l'instant d'arrivée d'une transition dans le signal EDGE avec une résolution égale à 1/256 de la période d'horloge. Pour un autre exemple, on suppose que le décodeur à priorité enregistrée 217 (non représenté sur la figure 1) code "100" tandis que chaque codeur à priorité enregistrée 211-216 code "111" et que chaque codeur à priorité enregistrée 218-2132 code "000". Par conséquent, le signal TIME STAMP possède une valeur binaire "00111101", dont les 5 bits de poids les plus significatifs possèdent une valeur binaire égale à 7 (c'est-à-dire l'indice du codeur à priorité 217), et dont les 3 bits de poids les moins significatifs affichent les signaux de sortie binaires du codeur à priorité enregistrée 217. Par conséquent, dans cet exemple, la transition dans le signal EDGE est arrivée, une durée (61/256*période du signal CLK) avant l'apparition de la transition suivante dans le signal CLK. Bien que le signal TIME_STAMP affiche l'instant d'arrivée d'une transition dans le signal EDGE, le signal EDGE-FLAG envoyé à la borne de sortie 08 du codeur à retardement 22 détecte l'apparition d'une transition dans le signal EDGE. En référence à la figure 1, la porte ET 23 à 2 entrées reçoit le signal EDGE au niveau de sa borne d'entrée normale IO et le signal produit sur la borne de sortie 0 du tampon de retardement précis 1732 au niveau de sa borne d'entrée inverseuse Il. La porte ET 23 détecte l'apparition de transitions dans le signal EDGE et envoie les transitions détectées à la borne d'entrée 196 du codeur à retardement 22, comme décrit précédemment. Lorsque le signal EDGE est par exemple le siège d'une transition faisant passer du niveau bas au niveau haut, le signal à niveau haut - provoqué par la transition - est immédiatement envoyé à la borne d'entrée IO de la porte ET 23. Cependant, le signal à niveau haut doit se propager dans le trajet de retardement 16 ainsi que dans le tampon de retardement précis 1732 avant d'atteindre la borne d'entrée Il de la porte ET 23. Par conséquent, étant donné que la borne d'entrée inversée Il de la porte ET 23 reçoit le signal à niveau haut au bout d'un intervalle de temps réglé par le retard dans le trajet de retardement 16 et dans le tampon de retardement 1732 alors que la borne d'entrée normale IO de la porte ET 23 reçoit le niveau haut avant cet intervalle de temps, le signal de sortie 0 de la porte ET 23 passe de 0 à 1, ce qui indique l'apparition d'une transition du niveau bas au niveau haut dans le signal EDGE. Lorsque la transition à niveau haut atteint éventuellement la borne Il de la porte ET 23, le signal de sortie de la porte ET 23 revient à O. Comme cela est visible sur la figure 1, le signal d'horloge CLK est appliqué aux bornes d'entrée d'horloge C de chacun des registres 18, des codeurs à priorité enregistrée 21 et du codeur à retardement 22. Lors de la première transition faisant passer du niveau bas au niveau haut du signal CLK - à la suite d'une transition faisant passer du niveau bas au niveau haut dans le signal EDGE - les signaux présents au niveau des bits d'entrée de chaque registre 18 sont mémorisés et sont par conséquent envoyés au codeur associé à priorité enregistrée 21 de ce registre 18. Lors de la seconde transition faisant passer du niveau bas au niveau haut du signal CLK - à la suite de la transition du niveau bas au niveau haut dans le signal EDGE - les signaux codés par la logique combinatoire (c'est-à-dire la logique mettant en oeuvre la fonction de priorité) de chacun des codeurs à priorité enregistrée 21 sont mémorisés dans le registre à trois bits du codeur à priorité et sont ainsi envoyés aux bornes d'entrée I0-I95 du codeur à retardement 22. Avant l'apparition de la seconde transition dans le signal CLK, la porte ET 23 envoie la transition détectée dans le signal EDGE à la borne d'entrée I96 du codeur à retardement 22. Lors de la troisième transition du signal CLK - qui succède à la transition faisant passer du niveau bas au niveau haut dans le signal EDGE - le signal TIME_STAMP à 8 bits et le signal EDGE FLAG sont envoyés respectivement aux bornes de sortie 03-07 et 08 du décodeur à retardement 22. En d'autres termes, lors de la troisième transition du signal CLK à la suite d'une transition faisant passer du niveau bas au niveau haut (ou du niveau haut au niveau bas) dans le signal EDGE, le signal EDGE_FLAG détecte l'apparition de la transition dans le signal EDGE, et le signal TIME STAMP envoie l'instant d'arrivée de la transition détectée par rapport au signal CLK. La figure 2 représente un schéma d'un étage de retardement approximatif connu 12 du type utilisé dans les trajets de retardement 13 et 16. Chaque étage de retarde- ment 12 reçoit un couple de signaux différentiels au niveau de ses bornes d'entrée I et IN et produit un couple de signaux différentiels au niveau de ses bornes de sortie 0 et ON. Les bornes de base des transistors bipolaires 40, 35 41 sont couplées respectivement à des bornes I et IN. Les bornes de collecteurs de transistors 40, 41 sont couplées respectivement à une première borne de chaque résistance 42 et 43. Une seconde borne de chaque résistance 42 et 43 est couplée à la tension d'alimentation Vcc. Les bornes d'émetteurs de transistors 40 et 41 sont couplées à la borne de collecteur d'un transistor bipolaire 44. La borne d'émetteur du transistor 44 est couplée à une première borne d'une résistance 45, dont la seconde borne est couplée à la tension d'alimentation VEE. Le retard entre les signaux différentiels appliqués aux bornes d'entrée I, IN et les signaux différentiels produits sur les bornes de sortie 0, ON de chaque étage de retardement approximatif 12 est commandé par le signal de tension appliqué à la borne de base du transistor 44, laquelle base est couplée à la borne d'entrée C de l'étage de retardement approximatif 12. La figure 3 représente un schéma de chaque circuit de polarisation esclave 15. Le circuit de polarisation esclave 15, qui est connu dans l'art antérieur, inclut un transistor bipolaire 50 et une résistance 51. Le circuit de polarisation esclave 15, qui est connu de façon usuelle en tant qu'amplificateur à émetteur suiveur, reçoit le signal VQ au niveau de la borne de base du transistor 50 et produit un signal de tension VR au niveau de sa borne d'émetteur. Le signal VR possède un niveau de tension qui est inférieur à celui du signal VQ, et ce de la tension base- émetteur (c'est-à-dire Vbe) du transistor 50. En se référant simultanément aux figures 1 à 3, on voit que le niveau de tension du signal VR sur la borne d'émetteur du transistor 50 suit le niveau de tension du signal VQ appliqué à la borne de base du transistor 50. Par conséquent, des accroissements ou des réductions de la tension du signal VQ sont suivis par des accroissements ou des réductions similaires du signal VE. C'est pourquoi, si par exemple la phase du signal CLK est en retard par rap- port à celle du signal CLKdelay, la réduction résultante, effectuée par le détecteur de phase 14, du niveau de tension du signal VQ est également subie par le signal VR. La réduction du niveau de tension du signal VR - qui est appliqué à la borne d'entrée C de l'étage de retardement approximatif de la figure 2 - réduit la tension base-émetteur du transistor 44 de la figure 2, ce qui entraîne une réduction correspondante du flux de courant traversant chaque étage de retardement 12. La réduction du flux de courant à travers les étages de retardement 2 augmente le retard dans les trajets de retardement 13 et 16. En d'autres termes, en supposant que le signal CLK est initialement en retard par rapport au signal CLK_delay, une réduction du flux de courant total dans chaque étage de retardement approximatif 12 augmente le retard entre l'ins- tant auquel les signaux sont appliqués aux bornes d'entrée I, IN et l'instant auquel les signaux sont produits sur les bornes de sortie 0, ON de chaque étage de retardement approximatif 12, ce qui met en phase les signaux CLK et CLK delay. De façon similaire, si la phase du signal CLK est initialement en avance par rapport à celle du signal CLK delay, les niveaux de tension des signaux VQ et VR augmentent, ce qui entraîne un accroissement du flux de courant traversant chaque étage de retardement approximatif 12, ce qui de ce fait réduit le retard dans chaque étage de retardement approximatif 12, en rendant ainsi égales les phases des signaux CLK et CLK_delay. La figure 4 représente un schéma à transistors de chaque tampon de retardement précis 17, comme cela est connu dans l'état de la technique. Chaque tampon de retardement précis 17 comprend des résistances 62, 63, 64, des transistors 60, 61, 64 couplés à des tensions d'alimentation Vcc et VEE. La résistance 62 est branchée entre la tension d'alimentation VCC et la borne de collec- teur du transistor 60. La résistance 63 est branchée entre la tension d'alimentation VCC et la borne de collecteur du transistor 61. Les bornes de base des transistors 48 et 50 sont couplées respectivement aux bornes d'entrée I et IN du tampon de retardement précis 17. Les bornes d'émetteurs de transistors 60, 61 sont couplées à la borne de collecteur du transistor 62, qui possède une borne de base pour la réception du signal VR et une borne d'émetteur qui est couplée à une première borne de la résistance 65. Une seconde borne de la résistance 54 est couplée à la tension d'alimentation VEE. En commandant la tension de la base du transistor 64, le signal VR modifie la quantité de courant qui circule dans le tampon de retardement précis 17 de la paire à émetteurs couplés et par conséquent commande le gain et le retard dans le tampon de retardement précis 17. Plus le niveau de tension du signal VR est élevé, plus le gain du tampon de retardement précis 17 est élevé et par conséquent plus l'intervalle de temps s'écoulant entre les transitions de tensions de signaux différentiels appliqués aux bornes d'entrée I, IN et les transitions de tensions de signaux différentiels générés sur les bornes de sortie 0, ON est faible. La figure 5 représente une vue simplifiée à plus grande échelle d'un trajet de retardement 19, couplé à un registre 18 à 8 bits qui à son tour est couplé à un codeur à priorité enregistrée 21. De même que la figure 1, la figure 5 ne montre pas l'utilisation de signaux différentiels et par conséquent ici chaque trajet de retardement 19 est représenté comme possédant 7 étages de retardement précis 20 et 8 noeuds 27 qui sont couplés chacun à une borne d'entrée différente du registre 18 à 8 bits. Un schéma plus détaillé de chaque tampon de retardement précis 19 est représenté sur la figure 7. Chaque registre 18 à 8 bits inclut 8 registres 35 ECL (logiques à émetteurs couplés) 30 à un bit (représentés de façon plus détaillée sur la figure 6). A titre de simplification, chaque registre ECL 30 de la figure 5 est représenté comme possédant une seule borne d'entrée de données D, une seule borne d'entrée de signal d'horloge C et une seule borne de sortie Q. Cependant, comme on peut le voir sur la figure 6, chacune des bornes D, C et Q du registre ECL 30 inclut deux bornes servant chacune à recevoir un signal élevé de façon différentielle ou un signal faible de façon différentielle. En outre, étant donné que les bornes D et Dn d'entrée de données de chaque registre ECL 30 reçoivent un couple de signaux différentiels, chaque noeud 27 présent dans le trajet de retardement précis 19 de la figure 5 (et figure 1) inclut également un couple de noeuds (non représenté sur la figure 5), un de ces noeuds délivrant un signal faible (ou élevé) de façon différentielle à la borne D, tandis que l'autre délivre un signal élevé (ou faible) de façon différentielle à la borne DN, comme cela sera décrit plus loin de façon plus détaillée en référence à la figure 7. En référence à la figure 5, chaque codeur à priorité enregistrée 21 inclut une logique combinatoire 24 qui exécute la fonction de codage à priorité -- conformé-ment au tableau 1 ci-dessus - et un registre 25 à 3 bits. Chaque registre 25 à 3 bits inclut trois registres ECL 30 à 1 bit. Les bornes de sortie D0, D1 et D2 de la logique combinatoire 24 délivrent respectivement des signaux aux bits 0, 1 et 2 du registre 25. Le signal CLK envoie un signal d'horloge à la borne C d'entrée du signal d'horloge de chaque registre ECL 30 de chaque registre 25. On notera que sur la figure 5, chacun des signaux délivrés sur les bornes de sortie 00, 01 et 02 de la logique combinatoire 24 est un signal différentiel, mais n'est pas représenté en tant que tel à titre de simplification. La figure 6 représente un schéma à transistors 35 d'un registre ECL connu 30 du type utilisé dans chaque registre 18 à 8 bits et dans chaque registre 25 à 3 bits du codeur à priorité enregistrée 21 (voir figure 5). On notera que le registre ECL 30 fonctionne de façon différentielle et par conséquent inclut un couple de bornes de données (D, DN), un couple de bornes (C, CN) du signal d'horloge et un couple de bornes de sortie (Q, QN). Le signal VQ (non représenté sur les figures 1 et 5) commande le gain et par conséquent la vitesse de fonctionnement du registre ECL 30. Certaines formes de réalisation du registre ECL 30 peuvent inclure un circuit de polarisation esclave connu 15, comme représenté sur la figure 6, servant à accroître la sortance du signal VQ. Le fonctionnement du registre ECL 30 est connu des spécialistes de la technique. La figure 7 représente un schéma à transistors d'un trajet de retardement précis 19 couplé à un tampon de retardement précis 17 et au circuit de polarisation esclave 15. Chaque trajet de retardement précis 19 inclut deux branches résistance-transistor 70 et 50 (désignées ci-après comme étant des branches 70 et 90). La branche 70 inclut, entre autres composants, une résistance 72 branchée entre les noeuds PO et P1 (l'indice de chaque noeud, c'est-à-dire 0,1, se réfère au numéro d'indice du noeud), une résistance 73 branchée entre les noeuds P1 et P2, une résistance 74 branchée entre les noeuds P2 et P3, une résistance 75 branchée entre les noeuds P3 et P4, une résistance 76 branchée entre les noeuds P4 et P5, une résistance 77 branchée entre les noeuds P5 et P6 et une résistance 78 branchée entre les noeuds P6 et P7. La branche 70 inclut également des transistors bipolaires 71 et 79 et une résistance 80. Les bornes de collecteurs, de base et d'émetteurs du transistor 71 sont couplées respectivement de manière à délivrer la tension Vcc, à la borne de sortie ON du tampon de retardement 17 et au noeud P0. La borne de base du transistor 79 reçoit le signal VR du circuit de polarisation esclave 15 (voir également la figure 1). Les bornes de collecteurs et d'émetteurs du transistor 79 sont couplées respectivement au noeud P7 et à une première borne de la résistance 80. La seconde borne de la résistance 80 est couplée à la tension d'alimentation VEE. La branche 90 inclut, entre autres composants, une résistance 92 connectée entre les noeuds N0 et N1, une résistance 93 connectée entre les noeuds N1 et N2, une résistance 94 connectée entre les noeuds N2 et N3, une résistance 95 connectée entre les noeuds N3 et N4. Une résistance 96 connectée entre les noeuds N4 et N5, une résistance 97 connectée entre les noeuds N5 et N6 et une résistance 98 connectée entre les noeuds N6 et N7. La branche 400 comporte également des transistors bipolaires 91, 99 et une résistance 100. Les résistances 72-78 de la branche 90 et les résistances 92-98 de la branche 90 possèdent la même valeur résistive. Les bornes de collecteurs, de base et d'émetteurs du transistor 91 sont couplées respectivement à la tension d'alimentation Vcc, à la borne de sortie O du tampon de retardement 17 et au noeud N7. La borne de base du transistor 99 reçoit le signal VR de la part du circuit de polarisation esclave 15. Les bornes de collecteurs et d'émetteurs du transistor 99 sont couplées respectivement au noeud N0 et à la première borne de la résistance 100. La seconde borne de la résistance 100 est couplée à la tension d'alimentation VEE. Comme indiqué précédemment, à titre de simplification, chacun des deux noeuds possédant le même indice dans les branches 70 et 90 est représenté sur les figures 1 et 5 sous la forme d'un seul noeud 27. Par exemple les noeuds PO et N0 sont représentés sous la forme d'un seul noeud 27; de façon similaire par exemple les noeuds P5 et N5 sont représentés sous la forme d'un autre noeud unique 27 sur les figures 1 et 5. Les noeuds PO-P7 de la branche 70 de chaque tra-35 jet de retardement précis 19i sont couplés respectivement à la borne de bits d'entrée D de l'un différent des registres ECL 30 du registre l8i (voir les figures 1, 5, 6 et 7). Par exemple, le noeud PO du trajet de retardement précis 191 est couplé à la borne d'entrée D du registre ECL 30 formant le bit 0 du registre 181; le noeud P7 du trajet de retarde-ment précis 191 est couplé à la borne d'entrée D du registre ECL 30 formant le bit 7 du registre 181. De façon similaire les noeuds N0-N7 de la branche 90 de chaque trajet de retardement précis 19i sont couplés respectivement à la borne d'entrée DN de l'un différent des registres ECL 30 du registre 18i. Les noeuds possédant le même indice dans les branches 70 et 90 (par exemple les noeuds PO et N0) sont couplés aux bornes d'entrée différentielle du même registre ECL 30. Par conséquent les paires de noeuds (N0, P0), (N1, P1) ... (N7, P7) par exemple du trajet de retardement précis 191 sont couplées respectivement aux bornes d'entrée (D, DN) de registres ECL 30 de bits respectifs 0-7 du registre 181. Comme indiqué précédemment, pour simplifier les dessins, la figure 1 et la figure 5 ne représentent pas les signaux différentiels délivrés par des noeuds possédant des indices similaires, qui commandent des bornes D et DN d'entrée de données différentielle de leur registre ECL correspondant 30. Les figures 1 et 5 représentent chaque couple de noeud sous la forme d'un seul noeud 27 qui commande une seule borne d'entrée de données d'un bit de registre. Chaque couple de résistances connectées entre des noeuds présentant des indices similaires dans les branches et 90 (par exemple les résistances 72 et 92, qui sont toutes deux connectées entre des noeuds possédant les indices 0 et 1) forme un étage de retardement précis - représenté sous la forme d'un étage de retardement 20 sur les figures 1 et 5. Le retard subi dans chaque étage de retardement précis est déterminé par la différence entre l'instant où les tensions de noeuds (Pi, Ni) atteignent le même niveau et l'instant où les tensions des noeuds (Pi+1, Ni+1) atteignent le même niveau. En référence à la figure 7, le transistor 64 du tampon de retardement précis 17 ainsi que les transistors 79 et 99 du trajet de retardement précis 19 reçoivent le même signal de tension VR au niveau de leurs bornes de base (c'est-à-dire qu'ils sont soumis à la même tension base-émetteur) et en tant que tels forment un miroir de courant. Par conséquent les courants traversant les transistors 64, 79 et 99 sont essentiellement identiques et par conséquent les courants circulant dans les branches 70 et 90 sont sensiblement identiques. On suppose que les signaux de tension délivrés par les bornes de sortie 0 et ON du tampon de retardement 17 sont situées au même niveau (c'est-à-dire que les bornes d'entrée I et IN du tampon de retardement 17 sont placées au même potentiel de tension) et par conséquent les tensions base-émetteur des transistors 71 et 91 sont les mêmes. Etant donné que, comme cela a été expliqué pré- cédemment, les courants circulant dans les branches 70 et 90 et par conséquent les courants traversant les transis-tors 71 et 91 sont identiques, le potentiel de tension d'un noeud provenant de la branche 70 est le même que celui d'un noeud provenant de la branche 90 si la somme des indices des deux noeuds est 7. Par exemple, en supposant que les bornes I et IN du tampon de retardement 17 possèdent le même potentiel sous tension, par exemple des noeuds (P0 et N7) possèdent le même potentiel de tension, et ce de la même manière que des noeuds (P1, N6), des noeuds (P2 et N5), etc. Si le potentiel de tension au niveau de la borne I devient supérieur à celui présent sur la borne IN du tampon de retardement 17, le courant circulant dans le transistor 60 du tampon de retardement précis 17 augmente et celui du transistor 60 du tampon de retardement précis 17 diminue ce qui a pour effet que les tensions présentes sur les bornes de sortie 0 et ON du tampon de retardement précis 17 diminuent et augmentent respectivement. Par conséquent, étant donné que les courants circulant dans les branches 70 et 90 sont agencés de manière à être identiques en raison de tensions base-émetteur similaires des transistors 79 et 99 - les niveaux de tension des noeuds P0, P1, P2, P3, P4, P5, P6 et P7 augmentent tandis que ceux des noeuds N7, N6, N5, N4, N3, N2, N1 et N0 diminuent. Au contraire, si le niveau de tension présent sur la borne I devient inférieur à celui présent sur la borne IN du tampon de retardement 17, les niveaux de tension des noeuds PO-P7 diminuent tandis que ceux des noeuds N7-N0 augmentent. Etant donné que toutes les résistances 72-78 et 92-98 sont sélectionnées de manière à posséder la même valeur résistive, la chute de tension dans chacune de ces résistances est la même. Les courants circulant dans les branches 70 et 90 ainsi que des valeurs résistives des résistances 72-78 et 92-98 sont sélectionnés de telle sorte que le retard dans chaque trajet de retardement précis 19 est sensiblement égal à un retard produit dans un seul étage de retardement approximatif 12 de sorte que la différence entre les instants d'arrivée d'une transition dans le signal EDGE par exemple au niveau des bits MSB des registres 18i et 18i+1 est égale au retard produit par l'étage de retardement approximatif 12. La figure 8 représente les variations de tensions de noeuds N7-N0 et POP7 en fonction de l'instant où la tension sur la borne de sortie 0 du tampon de retardement précis 17 passe d'un niveau élevé de façon différentielle à un niveau faible de façon différentielle et que la tension au niveau de la borne de sortie ON passe d'une valeur basse, de façon différentielle, à une valeur élevée de façon différentielle. La dépendance des noeuds indiqués précédemment vis-à-vis du temps est divisée en trois régions A, B et C - séparées dans le temps par tl et t3 - comme décrit précédemment. Dans la région A de la figure 8 (avant l'instant tl), les potentiels de tension de signaux présents sur les bornes ON et 0 du tampon de retardement précis 17 sont respectivement des niveaux élevés et faibles de façon différentielle. C'est pourquoi, comme on le voit sur la figure 8, le potentiel de tension au niveau de chacun des noeuds N7-N0 est supérieur à celui présent au niveau de chacun des noeuds PO-P7; on notera que toutes les résistances couplées entre ces noeuds dans les branches 70 et 90 présentent la même chute de tension. Dans la région B de la figure 8 (entre les ins- tants tl et t2), sous l'effet d'un changement faisant passer d'une tension élevée de façon différentielle à une tension faible de façon différentielle du signal sur la borne 0 et d'une variation correspondante faisant passer d'une valeur faible de façon différentielle à une valeur élevée de façon différentielle du signal sur la borne ON, le transistor 91 devient moins conducteur tandis que le transistor 71 - ces transistors faisant tous deux partie du trajet de retardement précis 19 - devient plus conducteur. Par conséquent, étant donné que le flux de courant dans les branches 70 et 90 est le même, les potentiels de tensions des noeuds PO-P7 augmentent tandis que ceux des noeuds N7-N0 diminuent, comme cela est visible dans la région B de la figure 8. Dans la région C (après l'instant t2), tous les transistors situés dans les branches 70 et 90 atteignent un nouvel état d'équilibre dans lequel le potentiel de tension au niveau des noeuds N7-N0 est inférieur au potentiel de tension sur chacun des noeuds PO-P7. Etant donné que le courant actuel dans les branches 70 et 90 avant l'instant tl et après l'instant t3 est le même, la chute de tension aux bornes de chaque résistance dans les branches 70 et 90 avant l'instant tl et après l'instant t3 reste également identique. En référence à la figure 8, le temps, qui s'est écoulé entre les croisements des niveaux de tension (c'est-à-dire lorsque les tensions atteignent le même niveau) de noeuds (Pi, Ni) et (Pi+1, Ni+1) est égal à celui présent entre les croisements des niveaux de tension des noeuds (Pi+1, Ni+1) et (Pi+2, Ni+2), i variant entre 1 et 5. Par exemple, si les noeuds (P2, N2) se croisent - du point de vue tension - après l'écoulement d'une durée At à la suite du croisement des niveaux de tension des noeuds P2, N1), les noeuds (P3, N3) se croisent également - du point de vue tension - après l'écoulement de At à la suite du croisement des niveaux de tension des noeuds (P2, N2). De même on a représenté sur la figure 8 l'instant t2, auquel le signal CLK est appliqué à la borne d'entrée d'horloge de chaque registre ECL 30 de chaque registre 18. Comme on le voit sur les figures 6-8, le registre ECL 30 du registre 18, qui reçoit des signaux provenant de couples de noeuds (P0, N0), mémorise un 1 binaire lorsque le signal CLK arrive étant donné que les tensions sur ces deux noeuds se croisent avant l'arrivée du signal CLK. Pour la même raison, les deux registres ECL 30 du registre 18 recevant des signaux respectivement de couples de noeuds (Pl, N1) et (P2, N2), mémorisent chacun un 1 binaire lorsque le signal CLK arrive. Cependant, les cinq autres registres ECL du registre 18, qui reçoivent respectivement des signaux de la part de couples de noeuds (P3, N3), (P4, N4), (P5, N5), (P6, N6) et (P7, N7), mémorisent un 0 binaire lorsque le signal CLK arrive, lorsque les tensions sur chacun de ces couples de noeuds ne se croisent pas avant l'arrivée du signal CLK. Etant donné qu'il existe 8 couples de noeuds dans 35 les branches 70 et 90, chaque couple de noeuds délivrant des signaux d'entrée différentiels aux bornes d'entrée D et DN d'un registre ECL différent 30 d'un registre à 8 bits 18 en supposant que l'intersection des niveaux de tension de noeuds (Pi+l, Nil') se produise une durée At après l'intersection des niveaux de tension des noeuds (Pi, Ni), une durée totale égale à 8*At s'écoule entre les instants où la transition dans le signal EDGE arrive au niveau des bits d'entrée 0 et 7 du même registre 18. Dans certaines formes de réalisation, le signal CLK fonctionne à la fréquence de 800 MHz. Les résistances 42 et 43 de chaque étage de retardement approximatif 12 peuvent posséder chacune une valeur résistive de par exemple 500 ohms; la résistance 44 peut posséder une valeur résistive de par exemple 500 ohms. Des tensions d'alimentation Vcc et VEE fournissent respectivement des tensions de par exemple 0 et -5 volts. Le signal C appliqué à la borne de base du transistor bipolaire 44 est égal approximativement à -3,8 volts. Les tensions différentielles appliquées aux bornes d'entrée I et IN varient entre par exemple 0 et -0,3 volt, ce qui force les tensions différentielles produites sur les bornes de sortie 0 et ON à varier entre 0 et -0,3 volt. Le résultat des valeurs indiquées ci-dessus conduit à un retard nominal de 40 ps dans chaque étage de retardement approximatif 12. Dans certaines formes de réalisation, le retard minimum dans chaque étage de retardement approximatif 12 est égal à environ 37 ps; ce retard augmente pour passer à environ 47 ps lorsque le niveau de tension du signal C diminue de 400 mV. Lorsque la tension V0 est égale à -2,9 volts et que la résistance 51 du circuit de polarisation esclave 15 est sélectionnée de manière à posséder une valeur résistive de par exemple 500 ohms, le signal VR présent sur la borne d'émetteur du transistor 50 possède une tension de -3,8 volts. Les résistances 62, 63 et 65 du tampon de retardement précis 17 possèdent chacune une valeur résistive de 500 ohms. Les tensions différentielles appliquées aux bornes d'entrée I et IN varient entre par exemple 0 et -0, 5 volt, ce qui a pour effet que les tensions différentielles générées sur les bornes de sortie O et ON varient entre 0 et -0,3 volt. Le flux de courant circulant dans les branches 70 et 90 de chaque étage de retardement précis 90 est de par exemple 1,2 mA. La valeur résistive de chaque résistance dans les branches 70 et 90 est par exemple de 10 ohms. C'est pourquoi la chute de tension dans chacune de ces résistances est égale par exemple à 2 mV. Les tensions différentielles appliquées aux bornes de base de transis- tors bipolaires 71 et 91 varient entre 0 et -0,3 volt. La durée écoulée entre les intersections des niveaux de tension de chaque ensemble de deux couples de noeuds adjacents, par exemple (P0, N0) et (P1, N1) est égale par exemple à 5 ps, ce qui permet au convertisseur TDC 10 d'enregistrer des instants d'arrivée de transition de signaux avec une résolution de 5 ps. Bien que la forme de réalisation indiquée précédemment du convertisseur TDC 10 utilise des signaux différentiels, les spécialistes de la technique comprendront que l'utilisation de signaux différentiels est facultative. D'autres formes de réalisation du convertisseur temps/numérique conforme à la présente description peuvent utiliser ou non des signaux différentiels. En outre, on comprendra que pour enregistrer l'instant d'arrivée des deux transitions du niveau bas au niveau haut et du niveau haut au niveau bas dans le signal EDGE, deux convertisseurs temps/numérique conformes à la présente description sont nécessaires, l'un pour l'enregis- trement des transitions faisant passer du niveau bas au niveau haut et l'autre pour l'enregistrement des transi- tions faisant passer du niveau haut au niveau bas. Les formes de réalisation indiquées à titre d'exemples sont illustratives et non limitatives. La pré-sente description n'est pas limitée par la technologie particulière (c'est-à-dire CMOS ou bipolaire) utilisée pour fabriquer des circuits décrits. La présente description n'est pas limitée par le type de l'étage de retardement approximatif, de registre, de circuit de polarisation esclaves, de tampon de retardement précis, au codeur à priorité ou au trajet de retardement précis utilisés dans le convertisseur TDC 10. D'autres variantes déjà indiquées dans la présente description sont possibles et sont censées entrer dans le cadre des revendications annexées. REVENDICATIONS 1. Générateur de retard d'un signal pour produire une pluralité (M) de répliques retardées d'un signal, 5 caractérisé en ce qu'il comprend: un premier groupe de résistances comportant au moins une (M-1) résistance branchée en série entre une pluralité (M) de premiers noeuds, un second groupe de résistances comportant au 10 moins une (M-1) résistance branchée en série entre une pluralité (M) de seconds noeuds, un miroir de courant pour reproduire à l'identique des courants dans les premier et second groupes de résistances, et un circuit pour modifier le potentiel de tension de chacun des noeuds de chacun des premier et second groupes de résistances. 2. Générateur de retard de signal selon la revendication 1, caractérisé en ce que ledit circuit modifie le potentiel de tension de chacun des noeuds de chacun des premier et second groupes de résistances en réponse à un couple de signaux de tension différentiels. 3. Générateur de retard de signal selon la revendication 2, caractérisé en ce que ledit circuit corn- prend: - un premier transistor possédant une première borne de commande de courant couplée à une tension d'alimentation positive, une seconde borne de commande de courant couplée au noeud possédant la tension maximale parmi l'ensemble de la pluralité (M) de noeuds du premier groupe d'au moins une (M-1) résistance, et une borne de commande pour recevoir une première tension différentielle des signaux de tension différentielle, et - un deuxième transistor possédant une première 35 borne de commande de courant couplée à la tension d'alimentation positive, une seconde borne de commande de courant couplée au noeud possédant la tension maximale parmi l'ensemble de la pluralité (M) de noeuds dans le second groupe d'au moins une (M-1) résistance et une borne de commande pour recevoir une seconde tension différentielle des signaux de tension différentiels. 4. Générateur de retard de signal selon la revendication 3, caractérisé en ce que lesdits premier et second signaux de tension différentielle sont des signaux de tension de sortie différentielle d'un amplificateur différentiel à émetteurs couplés. 5. Générateur de retard de signal selon la revendication 4, caractérisé en ce que chaque résistance contenue dans les premier et second groupes d'au moins une (M-1) résistance possède sensiblement la même valeur résistive. 6. Procédé pour produire un retard, caractérisé en ce qu'il consiste à : former des première et seconde branches incluant chacune au moins des premier et second noeuds séparés l'un de l'autre par une résistance, le potentiel de tension du premier noeud dans chaque branche étant supérieur à celui du second noeud; faire passer des courants sensiblement similaires 25 dans les première et seconde branches; modifier dans chaque branche les potentiels de tension des premier et second noeuds, le retard produit étant égal à une différence entre un instant où le potentiel de tension du premier noeud dans la première branche atteint le potentiel de tension du second noeud dans la seconde branche, et un instant où la différence de potentiel du second noeud dans la première branche atteint le potentiel de tension du premier noeud dans la seconde branche. 7. Procédé selon la revendication 6, caractérisé en ce que toutes les résistances situées dans les première et seconde branches possèdent sensiblement la même valeur résistive. 8. Procédé selon la revendication 7, caractérisé en ce que le potentiel de tension de chacun des premier et second noeuds dans chacune des première et seconde branches est modifié de façon différentielle.