Brevet FR2863759A1 — publié le 20050617

CIRCUIT INTEGRE DE COMMANDE DE DONNEES POUR UN DISPOSITIF D'AFFICHAGE, DISPOSITIF D'AFFICHAGE LE METTANT EN OEUVRE ET LEUR PROCEDE DE PILOTAGE La présente invention concerne un affichage à cristaux liquides. Plus particulièrement, la présente invention concerne un affichage à cristaux liquides et un procédé de commande de celui-ci qui améliorent l'efficacité de travail d'un dispositif d'affichage à cristaux liquides ainsi que réduit les coûts de fabrication. Un affichage à cristaux liquides (LCD) commande un facteur de transmission de la lumière d'un cristal liquide à l'aide d'un champ électrique pour afficher une image. Comme cela est représenté sur la figure 1, le LCD comprend un écran d'affichage à cristaux liquides 2 comprenant des cellules à cristaux liquides agencées dans une matrice, un pilote de grille 6 pour commander des lignes de grille GL1 à GLn du écran d'affichage à cristaux liquides 2, un pilote de données 4 pour commander les lignes de données DLI à DLm du écran d'affichage à cristaux liquides 2 et un système de commande de temps 8 pour commander le pilote de grille 6 et le pilote de données 4. L'écran d'affichage à cristaux liquides 2 comprend également un transistor à couche mince TFT placé à chaque croisement entre les lignes de grille GL1 à GLn et des lignes de données DL1 à DLm, et une cellule à cristaux liquides 7 raccordée au transistor à couche mince TFT. Le transistor à couche mince TFT est activé lorsqu'il est alimenté avec un signal de balayage, c'est-à-dire, une haute tension de grille VGH provenant de la ligne de grille GL, pour appliquer un signal de pixel depuis la ligne de données DL vers la cellule à cristaux liquides 7. En outre, le transistor à couche mince TFT est désactivé lorsqu'il est alimenté avec une basse tension de grille VGL provenant de la ligne de grille GL, pour maintenir de ce fait un signal de pixel chargé dans la cellule à cristaux liquides 7. La cellule à cristaux liquides 7 peut être représentée de manière équivalente comme un condensateur à cristaux liquides. La cellule de cristaux liquides 7 comprend une électrode de pixel raccordée avec une électrode commune et un transistor à couche mince avec un cristal liquide entre eux. En outre, la cellule de cristaux liquides 7 comprend un condensateur de stockage pour maintenir le signal de pixel chargé jusqu'à ce que le signal de pixel suivant soit appliqué. Ce condensateur de stockage est prévu entre l'électrode de pixel et la ligne de grille de pré-étage. Une telle cellule à cristaux liquides 7 varie un état d'alignement du cristal liquide présentant une anisotropie diélectrique selon un signal de pixel chargé à R:\Brevets\23300\23305 proposition de modif en réponse à 2 LOdoc - 4 avril 2005 - 1145 travers le transistor à couche mince TFT pour commander un facteur de transmission de la lumière, implémentant de ce fait des niveaux d'échelle de gris. Le dispositif de commande de temps 8 génère des signaux de commande de grille (c'est-à-dire une impulsion de départ de grille (GSP), une horloge de décalage de grille (GSC) et une activation de sortie de grille (GOE)) et des signaux de commande de données (c'est-à-dire une impulsion de départ de source (SSP), une horloge de décalage de source (SSC), une activation de sortie de source (SOE) et une commande de polarité (POL)) à l'aide de signaux de synchronisation V et H fournis depuis une carte vidéo (non représentée). Les signaux de commande de grille (c'est- à-dire GSP, GSC et GOE) sont appliqués sur le pilote de grille 6 pour commander le pilote de grille 6, alors que les signaux de commande (c'est- à-dire SSP, SSC, SOE et POL) sont appliqués sur le pilote de données 4 pour commander le pilote de données 4. En outre, le dispositif de commande de temps 8 aligne les données de pixel rouge (R), vert (V) et bleu (B) VD et appliquer les données de pixel sur le pilote de données 4. Le pilote de grille 6 commande de manière séquentielle les lignes de grille GL1 à GLn. A cette fin, le pilote de grille 6 comprend une pluralité de circuits intégrés de grille 10 comme cela est représenté sur la figure 2A. Les circuits intégrés de grille 10 commandent de manière séquentielle les lignes de grille GL1 à GLn raccordées à ceux-ci sous la commande du dispositif de commande de temps 8. Spécifiquement, les circuits intégrés de grille 10 appliquent de manière séquentielle une haute tension de grille VGH sur les lignes de grille GL1 à GLn en réponse aux signaux de commande de grille (c'est-à-dire GSP, GSC et GOE) provenant du dispositif de commande de temps 8. Plus particulièrement, le pilote de grille 6 décale une impulsion de départ de grille GSP en réponse à une horloge de décalage de grille GSC pour générer une impulsion de décalage. Ensuite, le pilote de grille 6 applique une haute tension de grille VGH sur la ligne de grille correspondante GL à chaque période horizontale en réponse à l'impulsion de décalage. L'impulsion de décalage est décalée ligne par ligne à chaque période horizontale et un quelconque des circuits intégrés de grille 10 applique la haute tension de grille VGH sur la ligne de grille correspondante GL pour correspondre avec l'impulsion de décalage. Les circuits intégrés de grille fournissent une basse tension de grille VGL dans l'intervalle restant pour la ligne de grille particulière lorsque la haute tension de grille VGH n'est pas appliquée sur les lignes de grille GL1 à GLn. Le pilote de données 4 applique des signaux de pixel pour chaque ligne sur les lignes de données DL1 à DLm à chaque période horizontale. A cette fin, le pilote de données 4 comprend une pluralité de circuits intégrés de données 16 comme cela est représenté sur la figure 2B. Les circuits intégrés de données 16 appliquent des signaux de pixel sur les lignes de données DL1 à DLm en réponse aux signaux de commande de données (c'est-àdire SSP, SSC, SOE et POL) provenant du dispositif de commande de temps 8. Les circuits intégrés de données 16 convertissent les données de pixel VD provenant du dispositif de commande de temps 8 en signaux de pixel analogiques à l'aide d'une tension gamma provenant d'un générateur de tension gamma (non représenté). Les circuits intégrés de données 16 décalent une impulsion de départ de source SSP en réponse à une horloge de décalage de source SSC pour générer des signaux d'échantillonnage. Ensuite, les circuits intégrés de données 16 verrouillent de manière séquentielle les données de pixel VD pour une certaine unité en réponse aux signaux d'échantillonnage. Par la suite, les circuits intégrés de données 16 convertissent les données de pixel verrouillées VD pour une ligne en signaux de pixel analogiques et appliquent les signaux sur les lignes de données DL1 à DLm dans un intervalle d'activation d'un signal d'activation de sortie de source SOE. Les circuits intégrés de données 16 convertissent les données de pixel VD en signaux de pixel positifs ou négatifs en réponse à un signal de commande de polarité POL. Comme cela est représenté sur la figure 3, chacun des circuits intégrés de données 16 comprend une partie de registre de décalage 34 pour appliquer des signaux d'échantillonnage séquentiels, une partie de verrouillage 36 pour verrouiller de manière séquentielle les données de pixel VD en réponse aux signaux d'échantillonnage provenant de la partie de registre de décalage 34 pour les émettre simultanément, un convertisseur numérique/analogique (CNA) 38 pour convertir les données de pixel VD provenant de la partie de verrouillage 36 en signaux de tension de pixel et une partie de tampon de sortie 46 pour mettre en tampon les signaux de tension de pixel provenant du CNA 38 pour les émettre. En outre, le circuit intégré de données 16 comprend un dispositif de commande de signal 20 pour mettre en interface divers signaux de commande (c'est-à-dire SSP, SSC, SOE, REV et POL, etc.) provenant du dispositif de commande de temps 8 et les données de pixel VD, et une partie de tension gamme 32 pour fournir des tensions gamma positives et négatives requises pour le CNA 38. Le dispositif de commande de signal 20 commande divers signaux de commande (c'est-à-dire SSP, SSC, SOE, REV et POL, etc.) provenant du dispositif de commande de temps 8 et les données de pixel VD d'une telle manière à être émis vers les éléments correspondants. La partie de tension gamma 32 sous-divise une pluralité de tensions de référence gamma entrées depuis un générateur de tension de référence gamma (non représenté) pour chaque niveau de gris pour les émettre. Des registres de décalage compris dans la partie de registre de décalage 34 décalent de manière séquentielle une impulsion de départ de source SSP provenant du dispositif de commande de signal 20 en réponse à un signal d'horloge d'échantillonnage source SSC pour l'émettre comme un signal d'échantillonnage. La partie de verrouillage 36 échantillonne de manière séquentielle les données de pixel VD provenant du dispositif de commande de signal 20 pour une période de temps en réponse aux signaux d'échantillonnage provenant de la partie de registre de décalage 34 pour les verrouiller. La partie de verrouillage 36 est composée de i verrous (dans lesquels i est un entier) de manière à verrouiller i données de pixel VD, et chacun des verrous présente une dimension correspondant au nombre de bits des données de pixel VD. En particulier, le dispositif de commande de temps 8 divise les données de pixel VD en données de pixel paires VDeven et des données de pixel impaires VDodd de manière réduire une fréquence de transmission et émet simultanément les données à travers chaque ligne de transmission. Ici, chacune des données de pixel paires VDeven et des données de pixel impaires VDodd comprend les données de pixel rouge (R), vert (G) et bleu (B). Ainsi, la partie de verrouillage 36 verrouille simultanément les données de pixel paires VDeven et les données de pixel impaires VDodd fournies par l'intermédiaire du dispositif de commande de signal 20 pour chaque signal d'échantillonnage. Ensuite, la partie de verrouillage 36 émet simultanément i données de pixel verrouillées VD en réponse à un signal d'activation de sortie de source SOE provenant du dispositif de commande de signal 20. La partie de verrouillage 36 restaure les données de pixel VD modulées de sorte que le nombre de bits de transition est réduit en réponse à un signal de sélection d'inversion de données REV pour les émettre. Le dispositif de commande de temps 8 module les données de pixel VD de sorte que le nombre de bits de transition est minimisé en utilisant une valeur de référence pour déterminer si les bits doivent être insérés ou non. Ceci minimise une interférence électromagnétique (EMI) sur la transmission de données en raison d'un nombre minimal de transitions binaires de LOW (bas) à HIGH (élevé) ou de HIGH (élevé) à LOW (bas). Le CNA 38 convertit simultanément les données de pixel VD provenant de la partie de verrouillage 36 en signaux de pixel positifs et négatifs pour les émettre. A cette fin, le CNA 38 comprend une partie de décodage positif (P) 40 et une partie de décodage négatif (N) 42 raccordées de manière commune à la partie de verrouillage 36 et une partie de multiplexeur (MUX) 44 destinée à sélectionner les signaux de sortie de la partie de décodage P 40 et de la partie de décodage N 42. Les n décodeurs P compris dans la partie de décodage P 40 convertissent n données de pixel entrées simultanément depuis la partie de verrouillage 36 en signaux de tension de pixel à l'aide de tensions gamma positives provenant de la partie de tension gamma 32. Les i décodeurs N compris dans la partie de décodage 42 convertissent i données de pixel entrées simultanément depuis la partie de verrouillage 36 en signaux de tension de pixel négatifs à l'aide de tensions gamma négatives provenant de la partie de tension gamma 32. Les i multiplexeurs compris dans la partie de multiplexeur 44 émettent sélectivement les signaux de tension positive provenant du décodeur P 40 ou les signaux de tension de pixel négatifs provenant du décodeur N 42 en réponse à un signal de commande de polarité POL provenant du dispositif de commande de signal 20. Les i tampons de sortie compris dans la partie de tampon de sortie 46 sont composés de dispositifs de suivi de tension, etc. raccordés, en série aux i lignes de données respectives DL1 à DLi. Ces tampons de sortie mettent en tampon des signaux de tension de pixel provenant du CNA 38 pour les appliquer sur les lignes de données DL1 à DLi. Un tel LCD de l'art antérieur différentie les canaux de sortie des circuits intégrés de données 16 compris dans le pilote de données 4 en fonction d'un type de résolution du écran d'affichage à cristaux liquides 2. Ceci est dû au fait que les circuits intégrés de données 16 comprennent certains canaux qui sont raccordés aux lignes de données DL pour chaque type de résolution du écran d'affichage à cristaux liquides 2. Ainsi, des problèmes apparaissent en ce qu'un nombre différent de circuits intégrés de données 16 comprenant différents canaux de sortie pour chaque type de résolution du écran d'affichage à cristaux liquides 2 doit être utilisé. Ceci réduit l'efficacité de travail et augmente le coût de fabrication. Plus spécifiquement, pour un affichage à cristaux liquides présentant une résolution de classe XGA carte graphique étendue (eXtended Graphics Array) (c'est- à-dire 1 024 x 3) avec 3 072 lignes de données DL, il nécessite quatre circuits intégrés de données 16, chacun desquels comprend 768 canaux de sortie de données. Pour un affichage à cristaux liquides présentant une résolution de classe SXGA+ adapteur graphique super étendu + (Super eXtended Graphics Adapter+) (c'est-à-dire 1 400 x 3) avec 4 200 lignes de données DL il nécessite six circuits intégrés de données 16, chacun desquels comprend 702 canaux de sortie de données. Dans ce cas, les 12 canaux de sortie de données restants sont traités comme des lignes factices. Pour un affichage à cristaux liquides présentant une résolution de classe WXGA, carte graphique étendue large, (Wide eXtended Graphics Array) (c'est-à-dire 1 280 x 3) avec 3 840 lignes de données DL, il nécessite six circuits intégrés de données 16, chacun desquels comprend 642 canaux de sortie de données. Dans ce cas, les 12 canaux de sortie de données restants sont traités comme des lignes factices. Comme cela est mentionné ci-dessus, des différents circuits intégrés de données 16 comprenant un nombre spécifique de canaux de sortie doivent être utilisés pour chaque type de résolution du écran d'affichage à cristaux liquides 2. Par conséquent, l'affichage à cristaux liquides de l'art antérieur présente un inconvénient en ce qu'une efficacité de travail est réduite et le coût de fabrication est augmenté. Par conséquent, la présente invention concerne un affichage à cristaux liquides et un procédé de commander celui-ci qui évite sensiblement un ou plusieurs des problèmes dus aux limites et inconvénients de l'art antérieur. Un avantage de la présente invention est de proposer un dispositif d'affichage et un procédé de commande de celui-ci qui soient adaptés pour améliorer l'efficacité des affichages ainsi que pour réduire les coûts de fabrication. Io Un autre avantage de la présente invention est de proposer un dispositif d'affichage et un procédé de commande de celui-ci qui soient capables de commander des canaux de sortie de circuits intégrés de données en fonction d'un type de résolution du panneau d'affichage. Des caractéristiques et avantages supplémentaires de la présente invention sont définis dans la description qui suit et en partie ressortiront de la description ou peuvent être appris par la pratique de la présente invention. Ces avantages et d'autres de la présente invention sont réalisés et atteints par la structure particulièrement pointée dans la description écrite et les revendications de celle-ci ainsi que les dessins en annexe. Pour atteindre ces avantages et d'autres de la présente invention, un circuit intégré de commande de données raccordé à une pluralité de lignes de données d'un affichage, selon un mode de réalisation de la présente invention comprend une pluralité de canaux de sortie; et une unité de sélection pour sélectionner N canaux de sortie de données (où N est un entier) à partir de la pluralité de canaux de sortie, les N canaux de sortie de données fournissant des données de pixel à un nombre correspondant de la pluralité de lignes de données selon une résolution souhaitée de l'affichage, dans lequel un nombre restant de canaux de sortie n'est pas alimenté en données de pixel. Selon un autre aspect de l'invention, le circuit intégré est tel que l'unité de sélection comprend des première et deuxième broches d'option OP1 et OP2 agencés pour générer un signal de sélection de canal (CS1, CS2, CS3, CS4) pour déterminer les N canaux de sortie de données. Selon un autre aspect de l'invention, le circuit intégré est tel que l'unité de sélection fait varier le nombre N de canaux de sortie de données selon le signal de 35 sélection de canal Selon un autre aspect de l'invention, le circuit intégré est tel que l'unité de sélection génère une première à une quatrième valeurs logiques de sorte que lorsque la valeur logique est la quatrième valeur logique, l'unité de sélection sélectionne I canaux de sortie de données, où I est un entier positif inférieur à N; lorsque la valeur logique est la troisième valeur logique, la partie de sélection sélectionne J canaux de sortie de données, où J est un entier positif inférieur à I; lorsque la valeur logique est la deuxième valeur logique, la partie de sélection sélectionne K canaux de sortie de données, où K est un entier positif inférieur à J; et lorsque la valeur logique est la première valeur logique, la partie de sélection sélectionne M canaux de sortie de données, où M est un entier positif inférieur à K. Selon un autre aspect de l'invention, le circuit intégré est tel que lesdits I canaux de sortie de données comprennent 642 canaux de données, lesdits J canaux de sortie de données comprennent 630 canaux de données, lesdits K canaux de sortie de données comprennent 618 canaux de données et lesdits M canaux de sortie de données comprennent 600 canaux de données. Selon un autre aspect de l'invention, le circuit intégré est tel que la quatrième valeur logique désactive des canaux à partir du 643ème canal au Nième canal de la pluralité de canaux de sortie, dans lequel la troisième valeur logique désactive les canaux à partir du 631 ème canal au Nième canal de la pluralité de canaux de sortie, dans lequel la deuxième valeur logique désactive les canaux à partir du 619ème canal au Nième canal de la pluralité de canaux de sortie; et la première valeur logique désactive les canaux à partir du 601ème canal au Nième canal de la pluralité de canaux de sortie. Selon un autre aspect de l'invention, le circuit intégré comprend en outre une partie de registre de décalage (34, 134, 1034) pour appliquer de manière séquentielle des signaux d'échantillonnage; une partie de verrouillage (36, 136) pour verrouiller des données de pixel en réponse aux signaux d'échantillonnage provenant de la partie de registre de décalage; un convertisseur numérique/analogique (38, 138) pour convertir lesdites données de pixel provenant de l'unité de verrouillage (23, 136) en données de pixel analogiques; et des moyens de tampon pour mettre en tampon lesdites données de pixel provenant du convertisseur numérique/analogique (38, 138) pour amener lesdites données de pixel vers ladite pluralité de lignes de données correspondant à un des Ième, Jème, Kème et Mème canaux de sortie de données. Selon un autre aspect de l'invention, le circuit intégré comprend en outre une unité de tension gamma (32, 132) pour fournir des tensions gamma positives et négatives au convertisseur numérique/analogique (38, 138). Selon un autre aspect de l'invention, le circuit intégré est tel que ledit 35 convertisseur numérique/analogique (38, 138) comprend une partie positive pour convertir lesdites données de pixel en données de pixel positives; une partie négative pour convertir lesdites données de pixel en données de pixel négatives; et un multiplexeur (44, 144) pour sélectionner des signaux de sortie provenant de la partie positive et la partie négative. Selon un autre aspect de l'invention, le circuit intégré est tel que le nombre de canaux de sortie de données est programmable. Selon un autre aspect de l'invention, le circuit intégré est tel que l'unité de sélection génère des première et deuxième valeurs logiques de sorte que lorsque la valeur logique est la deuxième valeur logique, l'unité de sélection sélectionne I canaux de sortie de données, où I est un entier positif inférieur à N; et lorsque la valeur logique est la première valeur logique, l'unité de sélection sélectionne J io canaux de sortie de données, où J est un entier positif inférieur à I. Selon un autre aspect de l'invention, un circuit intégré de commande de données fournissant des données de pixel à une pluralité de lignes de données d'un affichage, comprend N canaux de sortie, dans lesquels N est un entier non inférieur à la pluralité de lignes de données, dans lesquels les N canaux de sortie comprennent un nombre de canaux de sortie de données et un nombre de canaux de sortie factices; une partie de sélection pour sélectionner les canaux de sortie de données pour appliquer les données de pixel selon une résolution souhaitée de l'affichage, dans laquelle les données de pixel ne sont pas appliquées au nombre de canaux de sortie factices. Selon un autre aspect de l'invention, le circuit intégré comprend en outre un générateur de signal de sélection destiné à générer un signal de sélection de canal pour sélectionner les canaux de sortie de données. Selon un autre aspect de l'invention, le circuit intégré est tel que ledit générateur de signal de sélection comprend des première et deuxième bornes de sélection raccordées à une première source de tension et une deuxième source de tension de masse, les première et deuxième bornes de sélection générant ledit signal de sélection de canal. Selon un autre aspect de l'invention, le circuit intégré est tel que les canaux de sortie de données sont définis selon au moins un parmi le nombre de ladite pluralité de lignes de données, un nombre desdits circuits intégrés de données dans l'affichage, une largeur d'un pastille sur bande de transfert (Tape Carrier Package - TCP) fixé audit circuit intégré de données et un nombre de lignes d'entrée des données de pixel. Selon un autre aspect de l'invention, le circuit intégré est tel que ledit sélecteur de canal sélectionne un des I et J canaux de sortie, dans lequel I est un entier inférieur à J, J est un entier inférieur au nombre de canaux de sortie, en réponse au signal de sélection de canal. Selon un autre aspect de l'invention, le circuit intégré est tel que ledit sélecteur de canal sélectionne un des I, J, K et N canaux de sortie, dans lequel I est un entier inférieur à J, J est un entier inférieur à K, K est un entier inférieur à N et N est le nombre de canaux de sortie, en réponse au signal de sélection de canal. Selon un autre aspect de l'invention, le circuit intégré est tel que ledit sélecteur de canal sélectionne à partir d'un premier canal de sortie à un quelconque des Iième, Jième, Kième, et Nième canaux de sortie en tant que canaux de sortie de données et un nombre restant de canaux de sortie représente des canaux de sortie factices. Selon un autre aspect de l'invention, le circuit intégré comprend en outre des registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel, dans lesquels ledit sélecteur de canal 1030 applique un signal de sortie à partir d'un parmi W, X, Y et Z registres de décalage (où W, X, Y et Z sont des entiers) correspondant aux Iième, Jième, Kième et Nième canaux de sortie, respectivement, sur un étage suivant d'un circuit intégré de commande de données. Selon un autre aspect de l'invention, le circuit intégré est tel que ledit sélecteur de canal sélectionne en arrière à partir du Nième canal de sortie à un quelconque des I1, J1, K1, et NI canaux de sortie en tant que canaux de sortie de données et un nombre restant de canaux de sortie représente les canaux de sortie factices. Selon un autre aspect de l'invention, le circuit intégré comprend en outre des registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel, dans lesquels ledit sélecteur de canal applique une impulsion de départ sur un des W, X, Y, Z registres de décalage correspondants aux Il, J1, Kl et NI canaux de sortie. Selon un autre aspect de l'invention, le circuit intégré est tel que le générateur 25 de signal de sélection comprend un commutateur pour générer le signal de sélection de canal. Selon un autre aspect de l'invention, le circuit intégré est tel que le générateur de signal de sélection comprend un commutateur DIP pour générer le signal de sélection de canal Pl, P2. Selon un autre aspect de l'invention, le circuit intégré est tel que les canaux de sortie factices sont flottants. Selon un autre aspect de l'invention, le circuit intégré est tel que les canaux de sortie factices sont définis à une tension constante. Selon un autre aspect de l'invention, le circuit intégré est tel que le nombre de 35 canaux de sortie de données est programmable. Selon un autre aspect de l'invention, un circuit intégré de commande de données comprend une pluralité de canaux de sortie; et un sélecteur de canal divisant les canaux de sortie en canaux de sortie de données et en canaux de sortie factices, dans lesquels les canaux de sortie de données sont raccordés à des lignes de données et les canaux de sortie factices sont flottants, dans lesquels les données de pixel sont fournies uniquement aux canaux de sortie de données et non fournies aux canaux de sortie factices. Selon un autre aspect de l'invention, le circuit intégré est tel que un nombre de canaux de sortie de données est programmable. Selon un autre aspect de l'invention, un circuit intégré de commande de données programmable de canal de sortie comprend une pluralité de lignes de données divisées en canaux de sortie de données utilisables et des canaux de sortie factices; et un sélecteur de canal programmant le circuit intégré de commande de données pour sélectionner les canaux de sortie de données utilisables pour être alimenté avec des données de pixel, dans lequel les canaux de sortie factices ne sont pas alimentés avec des données de pixel. Selon un autre aspect de l'invention, un dispositif d'affichage à cristaux liquides comprend un écran d'affichage à cristaux liquides 102 comprenant des cellules de cristaux liquides formées au niveau de croisements des lignes de données et des lignes de grille; un circuit intégré de données (116, 216, 1016) fournissant des données de pixel par l'intermédiaire d'une pluralité de canaux de sortie de données; un circuit intégré de grille pour commander les lignes de grille; un sélecteur de canal pour sélectionner la pluralité de canaux de sortie de données du circuit intégré de données (116, 216, 1016) selon un nombre desdites lignes de données, dans lequel les canaux de sortie de données sélectionnés sontalimentés avec des données de pixel et un nombre restant des canaux de sortie de données n'est pas alimenté avec des données de pixel; et un dispositif de commande de temps (8, 108) pour commander le circuit intégré de données (116, 216, 1016) et le circuit intégré de grille. Selon un autre aspect de l'invention, le dispositif d'affichage à cristaux liquides est tel que il comprend en outre un générateur de signal de sélection pour générer et appliquer un signal de sélection de canal Pl, P2 pour sélectionner la pluralité de canaux de sortie de données. Selon un autre aspect de l'invention, le dispositif d'affichage à cristaux liquides est tel que le sélecteur de canal est intégré dans le circuit intégré de données et dans lequel le générateur de signal de sélection comprend des première et deuxième bornes de sélection raccordées à une première source de tension et une deuxième source de tension pour générer et fournir un signal de sélection de canal P1, P2 au sélecteur de canal intégré (130, 1030). Selon un autre aspect de l'invention, le dispositif d'affichage à cristaux liquides est tel que les canaux de sortie de données sont définis selon au moins un parmi le nombre desdites lignes de données, le nombre desdits circuits intégrés de données, une largeur d'une pastille sur bande de transfert (Tape Carrier Package - TCP) fixé audit circuit intégré de données et un nombre de lignes de transmission placées entre le dispositif de commande de temps et le circuit intégré de données. Selon un autre aspect de l'invention, le dispositif d'affichage à cristaux liquides est tel que ledit sélecteur de canal sélectionne un parmi I et J canaux de sortie de données, dans lequel I est inférieur à J et J est inférieur au nombre de canaux de sortie de données. Selon un autre aspect de l'invention, le dispositif d'affichage à cristaux liquides est tel que ledit sélecteur de canal sélectionne un des I, J, K et N canaux de sortie, dans lequel I est un entier inférieur à J, J est un entier inférieur à K, K est un entier inférieur à N et N est le nombre de canaux de sortie. Selon un autre aspect de l'invention, le circuit intégré de commande de données est tel que ledit sélecteur de canal sélectionne à partir d'un premier canal de sortie à un quelconque des Iième, Jième, Kième, et Nième canaux de sortie en tant que canaux de sortie de données et un nombre restant de canaux de sortie représente des canaux de sortie factices. Selon un autre aspect de l'invention, le dispositif d'affichage à cristaux liquides est tel que il comprend en outre des registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel et, en même temps, entrer les données de pixel, dans lesquels ledit sélecteur de canal applique un signal de sortie à partir d'un parmi W, X, Y et Z registres de décalage (où W, X, Y et Z sont des entiers) correspondant aux Iième, Jième, Kième et Nième canaux de sortie de données, respectivement, à une impulsion de départ d'un circuit intégré de commande de données d'un étage suivant. Selon un autre aspect de l'invention, le dispositif d'affichage à cristaux liquides est tel que ledit sélecteur de canal sélectionne en arrière à partir d'un premier canal de sortie à un quelconque des Il, J1, K1, et N1 (où Il, J1, K1, et N1sont des entiers) canaux de sortie en tant que canaux de sortie de données et un nombre restant de canaux de sortie représente des canaux de sortie factices. Selon un autre aspect de l'invention, le dispositif d'affichage à cristaux liquides comprend en outre des registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel et, en même temps, entrer les données de pixel, dans lesquels ledit sélecteur de canal applique une impulsion de départ sur un des Il, J1, K1 et N1 registres de décalage des N registres de décalage. Selon un autre aspect de l'invention, le dispositif d'affichage à cristaux liquides est tel que le générateur de signal de sélection comprend un commutateur pour générer le signal de sélection de canal. Selon un autre aspect de l'invention, le dispositif d'affichage à cristaux liquides 5 est tel que le générateur de signal de sélection comprend un commutateur DIP pour générer le signal de sélection de canal. Selon un autre aspect de l'invention, le dispositif d'affichage à cristaux liquides est tel que les canaux de sortie factices sont mis en flottaison. Selon un autre aspect de l'invention, un procédé de commande d'un circuit intégré de commande de données programmable, comprend les étapes consistant à déterminer une résolution souhaitée d'un affichage; et sélectionner M canaux de sortie de données à partir d'une pluralité de N canaux de sortie (où M est inférieur ou égal à N) raccordés à une pluralité de lignes de données correspondant à la résolution souhaitée de l'affichage, dans lesquels les M canaux de sortie de données sont alimentés avec des données de pixels et (N-M) canaux de sortie ne sont pas alimentés avec des données de pixel. Selon un autre aspect de l'invention, le procédé de commande d'un circuit intégré de commande de données est tel que l'étape consistant à sélectionner les M canaux de sortie de données comprend l'utilisation d'une broche d'option raccordée au circuit intégré de commande de données. Selon un autre aspect de l'invention, le procédé de commande d'un circuit intégré de commande de données est tel que l'étape consistant à sélectionner les M canaux de sortie de données comprend l'application de première à quatrième valeurs logiques. Selon un autre aspect de l'invention, le procédé de commande d'un circuit intégré de commande de données est tel que il comprend en outre l'étape consistant à fournir des données de pixel par l'intermédiaire des M canaux de sortie de données à la pluralité de lignes de données. Selon un autre aspect de l'invention, le procédé de commande d'un circuit intégré de commande de données est tel que il comprend en outre l'étape consistant à mettre en flottaison un nombre restant de la pluralité de canaux de sortie en tant que canaux de sortie factices. Selon un autre aspect de l'invention, le procédé de commande d'un circuit intégré de commande de données est tel que il comprend en outre l'étape consistant à 35 définir un nombre restant des canaux de sortie à une tension constante. Selon un autre aspect de l'invention, le procédé de commande d'un circuit intégré de commande de données est tel que il comprend en outre l'étape consistant à générer un signal de sélecteur de canal pour sélectionner les M canaux de sortie de données. Selon un autre aspect de l'invention, le procédé de commande d'un circuit intégré de commande de données est tel que l'étape consistant à sélectionner les M canaux de sortie de données comprend l'étape consistant à sélectionner un quelconque des I, J, K et N canaux de sortie de données, dans lesquels I est un entier inférieur à J, J est un entier inférieur à K, K est un entier inférieur à N et N est le nombre total de canaux de sortie comprenant les canaux de sortie de données et les (N-M) canaux de sortie. Selon un autre aspect de l'invention, le procédé de commande d'un circuit intégré de commande de données est tel que il comprend en outre les étapes consistant à générer un signal d'échantillonnage en décalant un signal d'impulsion de départ; verrouiller des données de pixel en réponse au signal d'échantillonnage; et convertir les données de pixel verrouillées en données de pixel analogiques. Selon un autre aspect de l'invention, le procédé de commande d'un circuit intégré de commande de données est tel que l'étape consistant à sélectionner les M canaux de sortie de données comprend l'étape consistant à sélectionner à partir d'un premier canal de sortie à un des Ième, Jième, Kième et Nième canaux de sortie de données. Selon un autre aspect de l'invention, le procédé de commande d'un circuit intégré de commande de données est tel que l'étape consistant à sélectionner les canaux de sortie de données comprend l'étape consistant à appliquer un signal de sortie à partir d'un parmi W, X, Y et Z registres de décalage (où W, X, Y et Z sont des entiers) correspondant aux Iième, Jième, Kième et Nième canaux de sortie, respectivement, sur un étage suivant d'un circuit intégré de commande de données. Selon un autre aspect de l'invention, le procédé de commande d'un circuit intégré de commande de données est tel que l'étape consistant à sélectionner les canaux de sortie de données comprend l'étape consistant à sélectionner en arrière à partir du Nième canal de sortie à un quelconque des Il, JI, KI et NI canaux de sortie de données. Selon un autre aspect de l'invention, le procédé de commande d'un circuit intégré de commande de données est tel que l'étape consistant à sélectionner les canaux de sortie de données comprend l'étape consistant à appliquer une impulsion de départ sur un des W, X, Y et Z registres de décalage (où W, X, Y et Z sont des entiers) correspondant aux II, JI, KI et NI canaux de sortie de données. Selon un autre aspect de l'invention, un procédé de commande d'un dispositif d'affichage à cristaux liquides comprend les étapes consistant à déterminer une résolution souhaitée d'un affichage; sélectionner un canal de sortie de données défini à partir d'une pluralité de canaux de sortie raccordés à des lignes de données d'un circuit intégré de commande de données correspondant à la résolution souhaitée de l'affichage; fournir des données de pixel par l'intermédiaire du canal de sortie de données défini aux lignes de données, dans lequel les données de pixel ne sont pas fournies à des canaux de sortie non sélectionnés; activer une parmi une pluralité de lignes de balayage; et fournir les données de pixel provenant des lignes de données à des cellules de cristaux liquides raccordées à la ligne de balayage activée. Selon un autre aspect de l'invention, le procédé comprend en outre l'étape consistant à mettre en flottaison les canaux de sortie non sélectionnés en tant que canaux de sortie factices. Selon un autre aspect de l'invention, le procédé comprend en outre l'étape consistant à définir les canaux de sortie non sélectionnés à une tension constante. Selon un autre aspect de l'invention, le procédé comprend en outre l'étape consistant à générer un signal de sélection de canal pour sélectionner les canaux de sortie de données. Selon un autre aspect de l'invention, le procédé comprend en outre l'étape consistant à faire varier un nombre de canaux de sortie de données sélectionnés selon le signal de sélection de canal. Selon un autre aspect de l'invention, le procédé est tel que l'étape consistant à faire varier le nombre de canaux de sortie de données de sélection comprend l'étape consistant à générer une première et une deuxième valeurs logiques et, lorsque ladite valeur logique est une quatrième valeur logique, i canaux de sortie de données sont sélectionnés, où i est un entier positif; lorsque ladite valeur logique est une troisième valeur logique, j canaux de sortie de données sont sélectionnés, où j est un entier positif; lorsque ladite valeur logique est une deuxième valeur logique, k canaux de sortie de données sont sélectionnés, où k est un entier positif; et lorsque ladite valeur logique est une première valeur logique, m canaux de sortie de données sont sélectionnés, où m est un entier positif. Selon un autre aspect de l'invention, le procédé est tel que l'étape consistant à faire varier le nombre de canaux de sortie de données comprend l'étape consistant à générer des première et deuxième valeurs logiques, de sorte que lorsque ladite valeur logique est la deuxième valeur, i canaux de sortie de données sont sélectionnés, où i est un entier positif; et lorsque la valeur logique est la première valeur logique, j canaux de sortie de données sont sélectionnés, où j est un entier positif inférieur au nombre total de canaux de sortie. Il doit être compris que la description générale précédente et la description détaillée suivante sont exemplaires et explicatives et sont destinées à fournir une explication supplémentaire de la présente invention selon les revendications. Les dessins en annexe, qui sont compris pour fournir une compréhension supplémentaire de la présente invention sont incorporés et constituent une partie de ce mémoire, illustrent des modes de réalisation de la présente invention et conjointement à la description servent à expliquer les principes de la présente invention. Sur les dessins: Sur les dessins: la figure 1 est un schéma de circuit de principe représentant un affichage à cristaux liquides de l'art antérieur; la figure 2A illustre des circuits intégrés de grille compris dans un pilote de grille de l'art antérieur; la figure 2B illustre des circuits intégrés de données compris dans un pilote de données de l'art antérieur; la figure 3 est un schéma de principe représentant une configuration interne du circuit intégré de données de la figure 2B; la figure 4 est un schéma de circuits de principe représentant un affichage à cristaux liquides selon un premier mode de réalisation de la présente invention; la figure 5 illustre un circuit intégré de données défini pour comprendre 600 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie représentés sur la figure 4; la figure 6 illustre un circuit intégré de données défini pour comprendre 618 25 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie représentés sur la figure 4; la figure 7 illustre un circuit intégré de données défini pour comprendre 630 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie représentés sur la figure 4; la figure 8 illustre un circuit intégré de données défini pour comprendre 642 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie représentés sur la figure 4; la figure 9 est un schéma de principe représentant une configuration interne du circuit intégré de données sur la figure 4; la figure 10 est un schéma de principe représentant un sélecteur de canal et une partie de registre de décalage d'un circuit intégré de données dans un affichage à cristaux liquides selon un deuxième mode de réalisation de la présente invention; la figure 11 illustre un circuit intégré de données défini pour comprendre 600 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie dans un affichage à cristaux liquides selon un troisième mode de réalisation de la présente invention; la figure 12 illustre un circuit intégré de données défini pour comprendre 618 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie dans l'affichage à cristaux liquides selon le troisième mode de réalisation de la présente invention; la figure 13 illustre un circuit intégré de données défini pour comprendre 630 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie dans l'affichage à cristaux liquides selon le troisième mode de réalisation de la présente invention; la figure 14 illustre un circuit intégré de données défini pour comprendre 642 canaux de sortie de données selon des premier et deuxième signaux de sélection de sortie dans l'affichage à cristaux liquides selon le troisième mode de réalisation de la présente invention; la figure 15 est un schéma de principe représentant un circuit intégré de données dans l'affichage à cristaux liquides selon le troisième mode de réalisation de la présente invention; et La figure 16 est un schéma de principe représentant un sélecteur de canal et une partie de registre de décalage d'un circuit intégré de données dans l'affichage à cristaux liquides selon le troisième mode de réalisation de la présente invention. Référence est maintenant faite de manière détaillée à des modes de réalisation de la présente invention, dont des exemples sont illustrés sur les dessins en annexe. La figure 4 représente schématiquement un affichage à cristaux liquides (LCD) selon un premier mode de réalisation de la présente invention. Sur la figure 4, le LCD comprend un écran d'affichage à cristaux liquides 102 comprenant des cellules de cristaux liquides prévues aux croisements des lignes de données DL1 à DLm et des lignes de grille GL1 à GLn, un pilote de données 104 pourvu d'une pluralité de circuits intégrés de données 116, chacun desquels comprend N canaux de sortie (dans lequel N est un entier) pour fournir des données de pixel, par l'intermédiaire des canaux de sortie, à N lignes de données ou moins; un pilote de grille 106 pourvu d'une pluralité de circuits intégrés de grille pour appliquer de manière séquentielle une impulsion de balayage sur les lignes de grille GL1 à GLn, un sélecteur de canal pour sélectionner des canaux de sortie de la pluralité de circuits intégrés de données 116 qui émettent les données de pixel selon le nombre de lignes de données DL1 à DLm et un dispositif de commande de temps 108 pour commander des signaux de temps de commande de chacun du pilote de données 104 et du pilote de grille 106 et pour appliquer des données correspondant au canal de sortie sélectionné sur chaque circuit intégré de données 116. L'écran d'affichage à cristaux liquides 102 comprend un transistor à couche mince TFT prévu au niveau de chaque croisement des lignes de grille GL1 à GLn et des lignes de données DL1 à DLm raccordée au transistor à couche mince TFT, et une cellule de cristaux liquides (non représentée). Le transistor à couche mince TFT est activé lorsqu'il est alimenté avec un signal de balayage, c'est-à-dire une haute tension de grille VGH provenant de la ligne de grille GL, pour appliquer un signal de pixel provenant de la ligne de données DL sur la cellule de cristaux liquides. En outre, le transistor à couche mince TFT est désactivé lorsqu'il est alimenté avec une basse tension de grille VGL provenant de la ligne de grille GL. Le signal de pixel reste chargé dans la cellule de cristaux liquides. La cellule de cristaux liquides peut être représentée de manière équivalente comme un condensateur de cristaux liquides. La cellule de cristaux liquides comprend une électrode de pixel raccordée avec une électrode commune et un transistor à couche mince avec un cristal liquide entre eux. En outre, la cellule de cristaux liquides comprend un condensateur de stockage pour maintenir un niveau stable du signal de pixel chargé jusqu'à ce que le signal de pixel suivant soit appliqué. Le condensateur de stockage est prévu entre l'électrode de pixel et la ligne de grille de pré-étage. Une telle cellule à cristaux liquides modifie un état d'alignement du cristal liquide présentant une anisotropie diélectrique selon un signal de pixel chargé à travers le transistor à couche mince TFT pour commander un facteur de transmission de la lumière, implémentant de ce fait des niveaux d'échelle de gris. Le dispositif de commande de temps 108 génère des signaux de commande de grille (c'est-à-dire une impulsion de départ de grille (GSP), une horloge de décalage de grille (GSC) et une activation de sortie de grille (GOE)) et des signaux de commande de données (c'est-à-dire une impulsion de départ de source (SSP), une horloge de décalage de source (SSC), une activation de sortie de source (SOE) et une commande de polarité (POL)) en utilisant des signaux de synchronisation V et H fournis depuis une carte vidéo (non représentée). Les signaux de commande de grille (c'est-à- dire GSP, GSC et GOE) sont appliqués sur le pilote de grille 106 pour commander le pilote de grille 106 alors que les signaux de commande de données (c'est-à-dire SSP, SSC, SOE et POL) sont appliqués sur le pilote de données 104 pour commander le pilote de données 104. En outre, le dispositif de commande de temps 108 aligne les données de pixel VD et applique les données de pixel sur celui- ci. Le pilote de grille 106 commande de manière séquentielle les lignes de grille GL1 à GLn. Le pilote de grille 106 comprend une pluralité de circuits intégrés de grille (non représentés). Les circuits intégrés de grille commandent de manière séquentielle les lignes de grille GL1 à GLn raccordés à celui-ci sous commande du dispositif de commande de temps 108. En d'autres termes, les circuits intégrés de grille appliquent de manière séquentielle une haute tension de grille VGH sur les lignes de grille GL1 à GLn en réponse aux signaux de commande de grille (c'est-à- dire GSP, GSC et GOE) provenant du dispositif de commande de temps 108. Plus particulièrement, le pilote de grille 106 décale une impulsion de départ de grille GSP en réponse à une horloge de décalage de grille GSC pour générer une impulsion de décalage. Ensuite, le pilote de grille 106 applique une haute tension de grille VGH sur la ligne de grille correspondante GL à chaque période horizontale en réponse à l'impulsion de décalage. L'impulsion de décalage est décalée ligne par ligne à chaque période horizontale et un quelconque des circuits intégrés de grille applique la haute tension de grille VGH sur la ligne de grille correspondante GL selon l'impulsion de décalage. Dans ce cas, les circuits intégrés de grille fournissent une basse tension de grille VGL dans les lignes de grille restantes. Le pilote de données 104 applique des signaux de pixel sur les lignes de données DL1 à DLm, une ligne à la fois, à chaque période horizontale. A cette fin, le pilote de données 104 comprend une pluralité de circuits intégrés de données 116. Chacun des circuits intégrés de données 116 peut être fixé dans un pastille sur bande de transfert (TCP) ("tape carrier package") de données 110. De tels circuits intégrés de données 116 sont raccordés électriquement, par l'intermédiaire d'une pastille de TCP 112, une pastille de données 114 et une liaison 118, aux lignes de données DL1 à DLm. Les circuits intégrés de données 116 appliquent des signaux de pixel sur les lignes de données DL1 à DLm en réponse aux signaux de commande de données (c'est-à-dire SSP, SSC, SOE et POL) provenant du dispositif de commande de temps 108. Dans ce cas, les circuits intégrés de données 116 convertissent des données de pixel VD provenant du dispositif de commande de temps 108 en signaux de pixel analogiques en utilisant des tensions gamma provenant d'un générateur de tension gamma (non représenté). Les circuits intégrés de données 116 décalent une impulsion de départ de source SSP provenant du dispositif de commande de temps 108 en réponse à une horloge de décalage de source SSC pour générer des signaux d'échantillonnage. Ensuite, les circuits intégrés de données 116 verrouillent de manière séquentielle les données de pixel VD pour une certaine unité en réponse aux signaux d'échantillonnage. Par la suite, les circuits intégrés de données 116 convertissent les données de pixel verrouillées VD pour une ligne en signaux de pixel analogiques et les appliquent sur les lignes de données DL1 à DLm dans un intervalle d'activation d'un signal d'activation de sortie de source SOE. Les circuits intégrés de données 116 convertissent les données de pixel VD en signaux de pixel positifs ou négatifs en réponse à un signal de commande de polarité POL. Chacun des circuits intégrés de données 116 du LCD selon le premier mode de réalisation de la présente invention fait varier un canal de sortie pour appliquer un signal de pixel pour chaque ligne de données DL1 à DLm en réponse à des premier et deuxième signaux de sélection de canal Pl et P2 entrés depuis l'extérieur de celui-ci. A cette fin, chacun des circuits intégrés de données 116 comprend des première et deuxième broches d'option OP1 et OP2, par exemple, fournies avec les premier et deuxième signaux de sélection de canal Pl et P2. Chacune des première et deuxième broches d'option OP1 et OP2 est raccordée de manière sélective à une source de tension VCC et une source de tension de masse GND pour présenter une valeur logique binaire de 2 bits. Ainsi, les premier et deuxième signaux de sélection de canal P1 et P2 appliquent, par l'intermédiaire des première et deuxième broches d'option OP1 et OP2 des valeurs logiques de 00', 01', 10' et 11' sur les circuits intégrés de données 116. Par conséquent, chacun des circuits intégrés de données 116 comprend le nombre de canaux de sortie défini à l'avance selon le type de résolution du écran d'affichage à cristaux liquides 102 à l'aide des premier et deuxième signaux de sélection de canal P1 et P2 appliqués par l'intermédiaire des première et deuxième broches d'option OP1 et OP2. Le nombre de circuits intégrés de données 116 selon les canaux de sortie des circuits intégrés de données 116 basés sur un type de résolution du écran d'affichage 25 à cristaux liquides 102 est décrit dans le tableau 1: TABLEAU 1 Résolution Nombre de pixels Nombre de circuits intégrés de données selon les canaux de sortie des circuits intégrés de données Ligne de Ligne de 600CH 618CH 630CH 642CH données grille XGA 3072 768 5,12 4,97 4,88 4, 79 SXGA+ 4200 1050 7,00 6,80 6,67 6,54 UXGA 4800 1200 8,00 7,77 7,62 7,48 WXGA 3840 800 6,40 6,21 6,10 5,98 WSXGA- 4320 900 7,20 6,99 6,86 6,73 WSXGA 5040 1050 8,40 8,16 8,00 7,85 WUXGA 5760 1200 9,60 9,32 9,14 8,97 Dans le tableau 1 ci-dessus, tous les types de résolution peuvent être exprimés par quatre canaux. Spécifiquement, l'écran d'affichage à cristaux liquides 102 présentant une résolution de classe XGA nécessite cinq circuits intégrés de données 116, chacun desquels comprend 618 canaux de sortie de données. Dans ce cas, les 18 canaux de sortie de données restants sont traités comme des lignes factices. L'écran d'affichage à cristaux liquides 102 présentant une résolution de classe SXGA+ nécessite sept circuits intégrés de données 116, chacun desquels comprend 600 canaux de sortie de données. L'écran d'affichage à cristaux liquides 102 présentant une résolution de classe UXGA, adapteur graphique ultra étendu, (Ultra eXtended Graphics Adapter) nécessite huit circuits intégrés de données 116, chacun desquels comprend 600 canaux de sortie de données. L'écran d'affichage à cristaux liquides 102 présentant une résolution de classe WXGA nécessite six circuits intégrés de données 116, chacun desquels comprend 642 canaux de sortie de données. L'écran d'affichage à cristaux liquides 102 présentant une résolution de classe WSXGA-adapteur graphique super étendu d'aspect large- (Wide aspect Super eXtended Graphics Adapter-) nécessite sept circuits intégrés de données 116, chacun desquels comprend 618 canaux de sortie de données. L'écran d'affichage à cristaux liquides 102 présentant une résolution de classe WSXGAadapteur graphique super étendu d'aspect large (Wide aspect Super eXtended Graphics Adapter) nécessite huit circuits intégrés de données 116, chacun desquels comprend 630 canaux de sortie de données. L'écran d'affichage à cristaux liquides 102 présentant une résolution de classe WUXGA adapteur graphique ultra étendu d'aspect large (Wide aspect Ultra eXtended Graphies Adapter) nécessite neuf circuits intégrés de données 116, chacun desquels comprend 642 canaux de sortie de données. Le LCD selon le premier mode de réalisation de la présente invention définit le nombre de canaux de sortie des circuits intégrés de données 116à un quelconque parmi 600 canaux, 618 canaux, 630 canaux et 642 canaux en réponse aux premier et deuxième signaux de sélection de canal P 1 et P2; exprimant de ce fait tous les types de résolution du écran d'affichage à cristaux liquides 102. Le circuit intégré de données 116 du LCD selon le premier mode de réalisation de la présente invention peut être composé pour avoir 642 canaux de sortie de données et le nombre de canaux de sortie actifs des circuits intégrés de données 116 défini en réponse aux premier et deuxième signaux de sélection de canal P 1 et P2 provenant des première et deuxième broches d'option OP1 et OP2, par exemple, de sorte qu'il peut être utilisé de manière compatible pour tous les types de résolution du écran d'affichage à cristaux liquides 102. Plus spécifiquement, le circuit intégré de données 116 du LCD selon le premier mode de réalisation de la présente invention peut être fabriqué pour comprendre 642 canaux de sortie de données. Lorsqu'une valeur logique des premier et deuxième signaux de sélection de canal Pl et P2 appliqués sur le circuit intégré de données 116 est 00' en raccordant chacune des première et deuxième broches d'option OP1 et OP2 à la source de tension de masse GND, le circuit intégré de données 116 émet des signaux de tension de sortie par l'intermédiaire uniquement des 1er à 600ème canaux de sortie de données parmi les 642 canaux de sortie de données disponibles, comme cela est représenté sur la figure 5. Les 601ème à 642ème canaux de sortie deviennent des canaux de sortie factices. D'autre part, lorsqu'une valeur logique des premier et deuxième signaux de sélection de canal P 1 et P2 appliqués sur le circuit intégré de données 116 est 01' en raccordant la première broche d'option OP1 à la source de tension de masse GND et la deuxième broche d'option OP2 à la source de tension VCC, le circuit intégré de données 116 émet des signaux de tension de pixel par l'intermédiaire uniquement des ter à 618ème canaux de sortie de données parmi les 642 canaux de sortie de données disponibles, comme cela est représenté sur la figure 6. Dans ce cas, les 619ème à 642ème canaux de sortie deviennent des canaux de sortie factices. Lorsqu'une valeur logique des premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur le circuit intégré de données 116 est 10' en raccordant la première broche d'option OP1 à la source de tension VCC et la deuxième broche d'option OP2 à la source de tension de masse GND, le circuit intégré de données 116 émet des signaux de tension de pixel par l'intermédiaire uniquement des ter à 630ème canaux de sortie de données parmi les 642 canaux de sortie de données disponibles, comme cela est représenté sur la figure 7. Dans ce cas, les 631ème à 642ème canaux de sortie deviennent des canaux de sortie factices. Enfin, lorsqu'une valeur logique des premier et deuxième signaux de sélection de Pl et P2 appliqués sur le circuit intégré de données 116 est 11' en raccordant les première et deuxième broches d'option OP1 et OP2 à la source de tension VCC, le circuit intégré de données 116 émet des signaux de tension de pixel par l'intermédiaire des ter à 642ème canaux de sortie de données, comme cela est représenté sur la figure 8. Comme cela est représenté sur la figure 9, le circuit intégré de données 116 du LCD selon le premier mode de réalisation de la présente invention comprend un sélecteur de canal 130 destiné à définir un canal de sortie du circuit intégré de données 116 en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2, par exemple, une partie de registre de décalage 134 destinée à appliquer des signaux d'échantillonnage séquentiels, une partie de verrouillage 136 destinée à verrouiller de manière séquentielle les données de pixel VD en réponse aux 'signaux d'échantillonnage pour les émettre simultanément, un convertisseur numérique/analogique (CNA) 138 destiné à convertir les données de pixel VD provenant de la partie de verrouillage 136 en signaux de tension de pixel, et une partie de tampon de sortie 146 destinée à mettre en tampon les signaux de tension de pixel provenant du CNA 138 pour les émettre. En outre, le circuit intégré de données 116 comprend un dispositif de commande de signal 120 pour mettre en interface divers signaux de commande provenant du dispositif de commande de temps 108 et les données de pixel VD, et une partie de tension gamma 132 pour fournir des tensions gamma positives et négatives requises pour le CNA 138. Le dispositif de commande de signal 120 commande divers signaux de commande (c'est-à-dire SSP, SSC, SOE, REV et POL, etc.) provenant du dispositif de commande de temps 108 et les données de pixel VD de manière à les émettre vers les éléments correspondants. La partie de tension gamma 132 sous-divise une pluralité de tensions de 30 référence gamma entrées depuis un générateur de tension de référence gamma (non représenté) pour chaque niveau de gris. Le sélecteur de canal 130 applique des premier à quatrième signaux de commande CS1 à CS3, par l'intermédiaire des première et deuxième broches d'option OP1 et OP2, sur la partie de registre de décalage 134 en réponse aux premier et deuxième signaux de sélection de canal Pi et P2. Le sélecteur de canal génère le premier signal de sélection de canal CS 1 correspondant aux premier et deuxième signaux de sélection de canal Pl et P2 présentant une valeur de 00', le deuxième signal de sélection de canal CS2 correspondant aux premier et deuxième signaux de sélection de canal Pl et P2 présentant une valeur de 01', le troisième signal de sélection de canal CS3 correspondant aux premier et deuxième signaux de sélection de canal P1 et P2 présentant une valeur de 10', et le quatrième signal de sélection de canal CS4 correspondant aux premier et deuxième signaux de sélection de canal P 1 et P2 présentant une valeur de 1 l' . Les registres de décalage compris dans la partie de registre de décalage 134 décalent de manière séquentielle une impulsion de départ de source SSP provenant du dispositif de commande de signal 120 en réponse à un signal d'horloge d'échantillonnage source SSC et émet un signal d'échantillonnage. Dans cet exemple, la partie de registre de décalage 134 est constituée de 642 registres de décalage SR1 à SR642. Une telle partie de registre de décalage 134 applique des signaux de sortie des 600ème, 618ème, 630ème et 642ème registres de décalage SR600, SR628, SR630 et SR642 sur le circuit intégré de données d'étage suivant 116 en réponse aux premier à quatrième signaux de commande de canal CS1 à CS4 provenant du sélecteur de canal 130. Lorsque le premier signal de commande de sortie CS 1 est appliqué depuis le sélecteur de canal 130, la partie de registre de décalage 134 décale de manière séquentielle une impulsion de départ de source SSP provenant du dispositif de commande de signal 120 en réponse à un signal d'horloge d'échantillonnage source SSC en utilisant les lei à 600ème registres de décalage SRI à SR600, et les émet en tant que signaux d'échantillon. Dans ce cas, un signal de sortie (c'est-à-dire un signal de retenue) du 600ème registre de décalage SR600 est appliqué sur le ter registre de décalage SR1 du circuit intégré de données d'étage suivant 116 (pour une guirlande) . Ainsi, les 601ème à 642ème registres de décalage SR601 à SR642 n'émettent pas de signaux d'échantillonnage. Ici, si les registres de décalage sont entraînés dans un sens bilatéral, alors il devient possible de les utiliser de manière plus avantageuse en créant un traitement factice sans utiliser les 42 canaux médians. Lorsque le deuxième signal de commande de sortie CS2 est appliqué depuis le sélecteur de canal 130, la partie de registre de décalage 134 décale de manière séquentielle une impulsion de départ de source SSP provenant du dispositif de commande de signal 120 en réponse à un signal d'horloge d'échantillonnage de source SSC en utilisant les 1" à 618ème registres de décalage SRI à SR618, et les émet comme des signaux d'échantillonnage. Un signal de sortie (c'est-à-dire, un signal de retenue) du 618ème registre de décalage SR618 est appliqué sur le 1 er registre de décalage SRI du circuit intégré de données d'étage suivant 116. Ainsi, les 619èMe à 642ème registres de décalage SR619 à SR642 n'émettent pas de signaux d'échantillonnage. Ici, si les registres de décalage sont entraînés dans un sens bilatéral, alors il devient possible de les utiliser de manière plus avantageuse en créant un traitement factice sans utiliser les 24 canaux médians. Lorsque le troisième signal de commande de sortie CS3 est appliqué depuis le sélecteur de canal 130, la partie de registre de décalage 134 décale de manière séquentielle une impulsion de départ de source SSP provenant du dispositif de commande de signal 120 en réponse à un signal d'horloge d'échantillonnage de source SSC en utilisant les ter à 630ème registres de décalage SR1 à SR630, et les émet comme des signaux d'échantillonnage. Dans ce cas, un signal de sortie (c'est-à-dire un signal de retenue) du 630ème registre de décalage SR630 est appliqué sur le ter registre de décalage SR1 du circuit intégré de données d'étage suivant 116. Ainsi, les 631ème à 642ème registres de décalage SR601 à SR642 n'émettent pas de signaux d'échantillonnage. Ici, si les registres de décalage sont entraînés dans un sens bilatéral, alors il devient possible de les utiliser de manière plus avantageuse en créant un traitement factice sans utiliser les 12 canaux médians. Lorsque le quatrième signal de commande de sortie CS4 est appliqué depuis le sélecteur de canal 130, la partie de registre de décalage 134 décale de manière séquentielle une impulsion de départ de source SSP provenant du dispositif de commande de signal 120 en réponse à un signal d'horloge d'échantillonnage de source SSC en utilisant les ter à 642ème registres de décalage SR1 à SR642, et les émet comme des signaux d'échantillonnage. Dans ce cas, un signal de sortie (c'est-à-dire un signal de retenue) du 642ème registre de décalage SR642 est appliqué sur le ter registre de décalage SRI du circuit intégré de données d'étage suivant 116. La partie de verrouillage 136 échantillonne de manière séquentielle les données de pixel VD provenant du dispositif de commande de signal 120 pour une période de temps en réponse aux signaux d'échantillonnage provenant de la partie de registre de décalage 134 pour les verrouiller. A cette fin, la partie de verrouillage 136 est composée d'au plus 642 verrous de manière à verrouiller 642 canaux de données de pixel VD, et chacun des verrous présente une dimension correspondant au nombre de bits des données de pixel VD. Le dispositif de commande de temps 108 divise les données de pixel VD en données de pixel paires VDeven et des données de pixel impaires VDoaa pour réduire une fréquence de transmission et émet simultanément les données de pixel à travers chaque ligne de transmission. Chacune des données de pixel paires VDeven et des données de pixel impaires VDoaa comprend des données de pixel rouges (R), vertes (G) et bleues (B). La partie de verrouillage 136 verrouille simultanément les données de pixel paires VDeven et les données de pixel impaires VDoaa fournies par l'intermédiaire du dispositif de commande de signal 120 pour chaque signal d'échantillonnage. Ensuite, la partie de verrouillage 136 émet simultanément les données de pixel VD à travers le nombre sélectionné de canaux de sortie (600, 618, 630 ou 642 canaux de sortie de données) en réponse à un signal d'activation de sortie SOE provenant du dispositif de commande de signal 120. La partie de verrouillage 136 restaure les données de pixel VD qui ont été modulées de sorte que le nombre de bits de transition est réduit en réponse à un signal de sélection d'inversion de données REV. Le dispositif de commande de temps 8 module les données de pixel VD, de sorte que le nombre de bits de transition est minimisé en utilisant une valeur de référence pour déterminer si les bits doivent être inversés ou non. Ceci minimise une interférence électromagnétique (EMI) sur la transmission de données en raison d'un nombre minimal de transitions binaires de LOW (bas) à HIGH (élevé) ou de HIGH (élevé) à LOW (bas). Le CNA 138 convertit simultanément les données de pixel VD provenant de la partie de verrouillage 136 en signaux de tension positifs et négatifs et les émet. Le CNA 138 comprend une partie de décodage positif (P) 140 et une partie de décodage négatif (N) 142 raccordées de manière commune à la partie de verrouillage 136 et une partie de multiplexeur (MUX) 144 destinée à sélectionner les signaux de sortie de la partie de décodage P 140 et de la partie de décodage N 142. Les n P décodeurs compris dans la partie de décodage P 140 convertissent n données de pixel entrées simultanément depuis la partie de verrouillage 136 en signaux de tension de pixel positifs en utilisant des tensions gamma positives provenant de la partie de tension gamma 132. Les i N décodeurs compris dans la partie de décodage N 142 convertissent i données de pixel entrées simultanément depuis la partie de verrouillage 136 en signaux de tension de pixel négatifs en utilisant des tensions gamma négatives provenant de la partie de tension gamma 132. Dans cet exemple, au plus 642 multiplexeurs compris dans la partie de multiplexeur 144 émettent de manière sélective les signaux de tension de pixel positifs provenant du décodeur P 140 pour les signaux de tension de pixel négatifs provenant du décodeur N 142 en réponse à un signal de commande de polarité POL provenant du dispositif de commande de signal 120. Au plus, 642 tampons de sortie compris dans la partie de tampon de sortie 146 sont composés de dispositifs de suivi de tension, etc. raccordés, en série aux 642 lignes de données respectives DL1 à DL642. Ces tampons de sortie mettent en tampon des signaux de tension de pixel provenant du CNA 138 pour les appliquer sur les lignes de données DL1 à DL642. Dans le LCD selon le premier mode de réalisation de la présente invention, le circuit intégré de données 116 comprenant 600 canaux de sortie de données peut être utilisé pour un écran d'affichage à cristaux liquides 102 présentant une résolution de classe SXGA+ ou de classe UXGA; le circuit intégré de données 116 comprenant 618 canaux de sortie de données peut être utilisé pour un écran d'affichage à cristaux liquides 102 présentant une résolution de classe XGA ou de classe WSXGA-; le circuit intégré de données 116 comprenant 630 canaux de sortie de données peut être utilisé pour un écran d'affichage à cristaux liquides 102 présentant une résolution de classe WSXGA; et le circuit intégré de données 116 comprenant 642 canaux de sortie de données peut être utilisé pour un écran d'affichage à cristaux liquides 102 présentant une résolution de classe WXGA ou de classe WUXGA comme cela est indiqué dans le tableau 1 ci-dessus. Le circuit intégré de données 116 du LCD selon le premier mode de réalisation de la présente invention comprend la pastille TCP 112, la pastille de données 114 du écran d'affichage à cristaux liquides 102 et la liaison 118 qui correspondent aux canaux de sortie du circuit intégré de données 116 modifiés en réponse aux premier et deuxième signaux de sélection de sortie P 1 et P2. Comme cela est décrit ci-dessus, le LCD selon le premier mode de réalisation de la présente invention définit le nombre de canaux de sortie du circuit intégré de données 116 selon un type de résolution du écran d'affichage à cristaux liquides 102 comme cela est indiqué dans le tableau 1 ci-dessus en utilisant les premier et deuxième signaux de sélection de canal Pl et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2, configurant de ce fait de multiples types de résolution utilisant un seul type de circuit intégré de données 116. Par conséquent, le LCD selon le premier mode de réalisation de la présente invention est capable d'améliorer l'efficacité de travail ainsi que de réduire les coûts de fabrication. La figure 10 est un schéma de principe représentant une partie de registre de décalage 184 et un sélecteur de canal 180 d'un circuit intégré de données dans un affichage à cristaux liquides selon un deuxième mode de réalisation de la présente invention. Sur la figure 10, le LCD selon le deuxième mode de réalisation de la présente invention comprend les mêmes éléments que le LCD selon le premier mode de réalisation de la présente invention, à l'exception de la partie de registre de décalage 184 et du sélecteur de canal 180. Dans le LCD selon le deuxième mode de réalisation de la présente invention, seuls la partie de registre de décalage 184 et le sélecteur de canal 180 sont décrits conjointement à la figure 10 et la figure 4. Dans le LCD selon le deuxième mode de réalisation de la présente invention, le sélecteur de canal 180 applique un signal de sortie (c'està-dire un signal de retenue) provenant de la partie de registre de décalage 184, par l'intermédiaire des première et deuxième broches d'option OP1 et OP2, vers l'étage suivant d'un circuit intégré de données 216 en réponse aux premier et deuxième signaux de sélection de canal P1 et P2. Le sélecteur de canal 180 utilise un multiplexeur pour émettre une quelconque de quatre entrées en réponse à deux signaux de commande logique binaires. Les registres de décalage SR1 à SR642 compris dans la partie de registre de décalage 184 décale de manière séquentielle une impulsion de départ de source SSP provenant du dispositif de commande de signal 120 en réponse à un signal d'horloge d'échantillonnage source SSC et émet des signaux d'échantillonnage. Dans cet exemple, la partie de registre de décalage 184 est constituée de 642 registres de décalage SR1 à SR642. Dans la partie de registre de décalage 184, des signaux de sortie des 600ème, 618ème, 630ème et 642ème registres de décalage SR600, SR628, SR630 et SR642, des 642 registres de décalage, sont appliqués comme des premier à quatrième signaux d'entrée du sélecteur de canal 180, respectivement. Par exemple, un signal de sortie du 600ème registre de décalage SR600 est appliqué comme le premier signal d'entrée du sélecteur de canal 180 et est appliqué comme un signal d'entrée du 601ème registre de décalage SR601. Le sélecteur de canal 180 peut appliquer un quelconque des signaux de sortie du 600ème, 618ème, 630ème et 642ème registres de décalage SR600, SR628, SR630 et SR642 vers l'étage suivant du circuit intégré de données 216 en tant que signal de retenue selon une valeur logique binaire des premier et deuxième signaux de sélection Pl et P2. Plus spécifiquement, le sélecteur de canal 180 peut appliquer un signal de sortie à partir du 600ème registre de décalage SR600 jusqu'au premier registre de décalage SR1 de l'étage suivant du circuit intégré de données 216 en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 présentant une valeur de "00". Etant donné que les 601ème à 642ème registres de décalage, SR601 à SR642, émettent de manière séquentielle des signaux d'échantillonnage et ne sont pas raccordés aux lignes de données DL, ils n'ont aucun effet sur l'écran d'affichage à cristaux liquides 102. Si les registres de décalage sont entraînés dans un sens bilatéral, alors il devient possible de les utiliser de manière plus avantageuse en créant un traitement factice sans utiliser les 42 canaux médians. Le sélecteur de canal 180 peut appliquer un signal de sortie à partir du 618ème registre de décalage SR618 jusqu'au premier registre de décalage SR1 de l'étage suivant du circuit intégré de données 216 en réponse aux premier et deuxième signaux de sélection de canal Pl et P2 présentant une valeur de "01". Etant donné que les 619ème à 642èCe registres de décalage, SR619 à SR642, émettent de manière séquentielle des signaux d'échantillonnage et ne sont pas raccordés aux lignes de données DL, ils n'ont aucun effet sur l'écran d'affichage à cristaux liquides 102. Si les registres de décalage sont entraînés dans un sens bilatéral, alors il devient possible de les utiliser de manière plus avantageuse en créant un traitement factice sans utiliser les 24 canaux médians. Le sélecteur de canal 180 peut appliquer un signal de sortie à partir du 630ème registre de décalage SR630 jusqu'au premier registre de décalage SR1 de l'étage suivant du circuit intégré de données 216 en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 présentant une valeur de "10". Dans cet exemple, étant donné que les 631ème à 642ème registres de décalage, SR631 à SR642, émettent de manière séquentielle des signaux d'échantillonnage et ne sont pas raccordés aux lignes de données DL, ils n'ont aucun effet sur l'écran d'affichage à cristaux liquides 102. Cependant, si les registres de décalage sont entraînés dans un sens bilatéral, alors il devient possible de les utiliser de manière plus avantageuse en créant un traitement factice sans utiliser les 12 canaux médians. Enfin, le sélecteur de canal 180 peut appliquer un signal de sortie à partir du 642ème registre de décalage SR642 jusqu'au premier registre de décalage SRI de l'étage suivant du circuit intégré de données 216 en réponse aux premier et deuxième signaux de sélection de canal P 1 et P2 présentant une valeur de "Il". Chacun des circuits intégrés de données 216 du LCD selon le deuxième mode de réalisation de la présente invention, comprenant le sélecteur de canal 180 et la partie de registre de décalage 184, verrouillent de manière séquentielle les données VD pendant une période de temps en réponse au signal d'échantillonnage émis depuis la partie de registre de décalage 184 comme cela est décrit ci-dessus. Par la suite, les circuits intégrés de données 216 convertissent les données de pixel verrouillées VD pour une ligne en signaux de pixel analogiques et appliquent les signaux sur les lignes de données DLI à DLm dans un intervalle d'activation d'un signal d'activation de sortie de source SOE. Les circuits intégrés de données 216 convertissent les données de pixel VD en signaux de pixel positifs ou négatifs en réponse à un signal de commande de polarité POL. Comme cela est décrit ci-dessus, le LCD selon le deuxième mode de réalisation de la présente invention définit les canaux de sortie du circuit intégré de données 216 selon une résolution souhaitée du écran d'affichage à cristaux liquides 102, comme cela est indiqué dans le tableau 1 ci-dessus, en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2, réalisant de ce fait de multiples résolutions en utilisant uniquement un type de circuit intégré de données 116. Par conséquent, le LCD selon le deuxième mode de réalisation de la présente invention améliore l'efficacité de travail du dispositif LCD ainsi que réduit les coûts de fabrication du dispositif. La figure 11 est un schéma de principe représentant une configuration d'un circuit intégré de données dans un affichage à cristaux liquides selon un troisième mode de réalisation de la présente invention. Sur la figure 11, le LCD selon le troisième mode de réalisation de la présente invention comprend les mêmes éléments que le LCD selon le premier mode de réalisation de la présente invention, à l'exception d'un circuit intégré de données 1016. Par conséquent, dans le LCD selon le troisième mode de réalisation de la présente invention, seul le circuit intégré de données 1016 est décrit. Dans le LCD selon le troisième mode de réalisation de la présente invention, le circuit intégré de données 1016 comprend un groupe de canal de sortie de données pour appliquer des données de pixel sur les lignes de données DL et un groupe de canal de sortie factice pour sélectionner si oui ou non des données de pixel sont émises en réponse aux premier et deuxième signaux de sélection de canal Pl et P2. En outre, le circuit intégré de données 1016 comprend des première et deuxième broches d'option OP1 et OP2 alimentées avec des premier et deuxième signaux de sélection P1 et P2 pour déterminer le groupe de canaux de sortie de données factices. Chacune des première et deuxième broches d'option OP1 et OP2 est raccordée de manière sélective à une source de tension VCC et une source de tension de masse GND pour présenter une valeur logique binaire de 2 bits. Ainsi, les premier et deuxième signaux de sélection de canal P1 et P2 appliquent, par l'intermédiaire des première et deuxième broches d'option OP1 et OP2 des valeurs logiques de 00', 01', 10' et 11' sur les circuits intégrés de données 1016. Par conséquent, chacun des circuits intégrés de données 1016 comprend le nombre de canaux de sortie définis à l'avance en fonction du type de résolution du écran d'affichage à cristaux liquides 102 en réponse aux premier et deuxième signaux de sélection de canal Pl et P2 appliqués par l'intermédiaire des première et deuxième broches d'option OP1 et OP2. Le nombre de circuits intégrés de données 1016 selon les canaux de sortie des circuits intégrés de données 1016 est fondé sur un type de résolution du écran d'affichage à cristaux liquides 102 comme cela est indiqué dans le tableau 1 ci-dessus. Par exemple, le LCD selon le troisième mode de réalisation peut définir le nombre de canaux de sortie des circuits intégrés de données 1016 à un parmi 600 canaux, 618 canaux, 630 canaux et 642 canaux en réponse aux premier et deuxième signaux de sélection de canal Pl et P2; exprimant de ce fait tous les types de résolution du écran d'affichage à cristaux liquides 102. En d'autres termes, le circuit intégré de données 1016 du LCD selon le troisième mode de réalisation de la présente invention peut être composé pour avoir 642 canaux de sortie de données et le nombre de canaux de sortie des circuits intégrés de données 1016 est défini en réponse aux premier et deuxième signaux de sélection de canal Pl et P2 provenant des première et deuxième broches d'option OP1 et OP2, pour une utilisation compatible avec de multiples résolutions du écran d'affichage à cristaux liquides 102. Plus spécifiquement, le circuit intégré de données 1016 du LCD selon le troisième mode de réalisation de la présente invention peut être fabriqué pour comprendre 642 canaux de sortie de données. Lorsqu'une valeur des premier et deuxième signaux de sélection de canal Pl et P2 appliqués sur le circuit intégré de données 1016 est 00' en raccordant les première et deuxième broches d'option OP1 et OP2 à la source de tension de masse GND, le circuit intégré de données 1016 émet des signaux de tension de pixel par l'intermédiaire des 43ème à 642ème canaux de sortie de données parmi les 642 canaux de sortie de données disponibles, comme cela est représenté sur la figure 11. Dans cet exemple, les ter à 42ème canaux de sortie forment un groupe de canaux de sortie factices. Lorsqu'une valeur des premier et deuxième signaux de sélection de canal P 1 et P2 appliqués sur le circuit intégré de données 1016 est 01' en raccordant la première broche d'option OP1 à la source de tension de masse GND et la deuxième broche d'option OP2 à la source de tension VCC, le circuit intégré de données 1016 émet des signaux de tension depixel par l'intermédiaire des 25ème à 642ème canaux de sortie de données parmi les 642 canaux de sortie de données disponibles, comme cela est représenté sur la figure 12. Dans cet exemple, les ter à 24ème canaux de sortie forment un groupe de canaux de sortie factices. Lorsqu'une valeur des premier et deuxième signaux de sélection de canal Pl et P2 appliqués sur le circuit intégré de données 1016 est 10' en raccordant la première broche d'option OP1 à la source de tension VCC et la deuxième broche d'option OP2 à la source de tension de masse GND, le circuit intégré de données 1016 émet des signaux de tension de pixel par l'intermédiaire des 13ème à 642ème canaux de sortie de données parmi les 642 canaux de sortie de données disponibles, comme cela est représenté sur la figure 13. Dans cet exemple, les ter à 12ème canaux de sortie forment un groupe de canaux de sortie factices. Enfin, lorsqu'une valeur des premier et deuxième signaux de sélection de Pl et P2 appliqués sur le circuit intégré de données 1016 est 11' en raccordant les première et deuxième broches d'option OP1 et OP2 à la source de tension VCC, le circuit intégré de données 1016 émet des signaux de tension de pixel par l'intermédiaire des lei à 642ème canaux de sortie, comme cela est représenté sur la figure 14. Comme cela est représenté sur la figure 15, le circuit intégré de données 1016 du LCD selon le troisième mode de réalisation de la présente invention comprend un sélecteur de canal 1030 destiné à définir un canal de sortie du circuit intégré de données 1016 en réponse aux premier et deuxième signaux de sélection de canal P 1 et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2, une partie de registre de décalage 1034 appliquant des signaux d'échantillonnage séquentiels, une partie de verrouillage 136 destinée à verrouiller de manière séquentielle les données de pixel VD en réponse aux signaux d'échantillonnage pour émettre simultanément les signaux, un convertisseur numérique/analogique (CNA) 138 destiné à convertir les données de pixel VD provenant de la partie de verrouillage 136 en signaux de tension de pixel, et une partie de tampon de sortie 146 destinée à mettre en tampon les signaux de tension de pixel provenant du CNA 138 pour émettre les signaux vers les lignes de données. En outre, le circuit intégré de données 1016 comprend un dispositif de commande de signal 120 pour mettre en interface divers signaux de commande provenant du dispositif de commande de temps 108 et les données de pixel VD, et une partie de tension gamma 132 pour fournir des tensions gamma positives et négatives requises pour le CNA 138. Le circuit intégré de données 1016 comprenant la partie de verrouillage 136, le CNA 138, la partie de tampon de sortie 146, le dispositif de commande de signal 120 et la partie de tension gamma 132 est similaire au circuit intégré de données 116 du premier mode de réalisation. Cependant, le sélecteur de canal 1030 et la partie de registre de décalage 1034 du circuit intégré de données 1016 sont différents et expliqués ci-dessous. Dans le LCD selon le troisième mode de réalisation de la présente invention, le sélecteur de canal 1030 du circuit intégré de données 1016 applique une impulsion de départ de source SSP provenant du dispositif de commande de signal 120 sur un quelconque du Ilème (dans lequel I1 est un entier inférieur à N), du Jlème (dans lequel J1 est un entier inférieur à Il), du Klème (dans lequel K1 est un entier inférieur à Jl) et du Ller (dans lequel L1 est un entier inférieur à K1) registres de décalage SR, comme cela est représenté sur la figure 16, en réponse aux premier et deuxième signaux de sélection de canal P1 et P2. Dans ce scénario Il devient 43; J1 devient 25; K1 devient 13 et L1 devient 1. Plus spécifiquement, le sélecteur de canal 1030 peut appliquer l'impulsion de départ de source SSP sur le 43ème registre de décalage SR43 lorsqu'une valeur des premier et deuxième signaux de sélection de canal P 1 et P2 est "00". Le sélecteur de canal 1030 peut appliquer l'impulsion de départ de source SSP sur le 25ème registre de décalage SR25 lorsqu'une valeur des premier et deuxième signaux de sélection de canal Pi et P2 est "01". Le sélecteur de canal 1030 peut appliquer l'impulsion de départ de source SSP sur le 13ème registre de décalage SR13 lorsqu'une valeur des premier et deuxième signaux de sélection de canal P 1 et P2 est "10". Et, le sélecteur de canal 1030 peut appliquer l'impulsion de départ de source SSP sur le lei registre de décalage SRI lorsqu'une valeur des premier et deuxième signaux de sélection de canal P 1 et P2 est "Il". Un signal de sortie (de retenue) du 642ème registre de décalage SR642 est appliqué sur le 1 er registre de décalage SRI de l'étage suivant du circuit intégré de données 1016. La partie de registre de décalage 1034 du circuit intégré de données 1016 décale l'impulsion de départ de source SSP appliquée sur l'un quelconque des ler, 13ème, 25ème et 43ème registres de décalage SR1, SR13, SR25 et SR43 selon les premier et deuxième signaux de sélection de canal P1 et P2 en réponse à une horloge de décalage de source SSC pour, de ce fait, générer de manière séquentielle un signal d'échantillonnage. Ensuite, le circuit intégré de données 1016 génère des données de pixel par la même opération que le circuit intégré de données dans le LCD selon le premier mode de réalisation de la présente invention pour les appliquer sur les lignes de données DL selon les canaux de sortie sélectionnés par le sélecteur de canal 1030. Comme cela est décrit ci-dessus, le LCD selon le troisième mode de réalisation de la présente invention définit les canaux de sortie du circuit intégré de données 1016 selon la résolution du écran d'affichage à cristaux liquides 102, comme cela est indiqué dans le tableau 1 ci- dessus et selon les premier et deuxième signaux de sélection de canal P1 et P2 appliqués sur les première et deuxième broches d'option OP1 et OP2, exprimant de ce fait de multiples types de résolutions en utilisant un seul type de circuit intégré de données 1016. Par conséquent, le LCD selon le troisième mode de réalisation de la présente invention améliore l'efficacité de travail du LCD et réduit les coûts de fabrication. Les LCDs selon les premier à troisième modes de réalisation de la présente invention, tel que décrit ci-dessus, ne sont pas limités uniquement à la variation des canaux de sortie des circuits intégrés de données 116, 216 et 1016, chacun comprenant 642 canaux de sortie de données en réponse aux premier et deuxième signaux de sélection de canal Pl et P2 décrits sur les figures de la présente demande, mais peuvent s'appliquer aux circuits intégrés de données comprenant plus ou moins de 642 canaux de sortie. En outre, les canaux de sortie des circuits intégrés de données 116, 216 et 1016 définis en réponse aux premier et deuxième signaux de sélection de canal Pl et P2 ne sont pas limités au 600ème, 618ème, 630ème et 642ème canaux de sortie de données mais peuvent s'appliquer à une quelconque autre configuration. En d'autres termes, les canaux de sortie des circuits intégrés de données 116, 216 et 1016 définis en réponse aux premier et deuxième signaux de sélection de canal Pl et P2 peuvent être déterminés selon un type de résolution quelconque du écran d'affichage à cristaux liquides 102, le nombre de TCP, une largeur du TCP et le nombre de lignes de transmission de données entre le dispositif de commande de temps 108 pour appliquer les données de pixel sur les circuits intégrés de données 116, 216 et 1016 et les circuits intégrés de données 116, 216 et 1016. Par conséquent, le nombre de canaux de sortie des circuits intégrés de données 116, 216 et 1016 définis en réponse aux premier et deuxième signaux de sélection de canal P1 et P2 peut être 600, 618, 624, 630, 642, 645, 684, 696, 702 ou 720, etc. En outre, d'autres plans ou mécanismes de sélection de canal peuvent être utilisés pour commander ou programme les circuits intégrés de données pour activer uniquement le nombre souhaité de canaux de sortie selon la présente invention. Egalement, les signaux de sélection de canal Pl et P2 destinés à définir les canaux de sortie des circuits intégrés de données 116, 216 et 1016 ne sont pas limités à une valeur logique binaire à 2 bits mais peuvent être une valeur logique binaire comprenant plus de deux bits. En variante, les circuits intégrés de données 116, 216 et 1016 selon les premier à troisième modes de réalisation de la présente invention peuvent être utilisés pour d'autres dispositifs d'affichage à écran plat en prenant le panneau d'affichage LCD susmentionné en exemple. Selon la présente invention, le nombre de canaux du circuit intégré de données peut être varié selon une résolution souhaitée du écran d'affichage à cristaux liquides à l'aide des signaux de sélection de canal. Ainsi, toutes les résolutions du panneau d'affichage peuvent être commandées en utilisant un circuit intégré de données particulier. En outre, selon la présente invention, le circuit intégré de données peut être utilisé de manière compatible indépendamment d'une résolution du écran d'affichage à cristaux liquides, de sorte qu'il devient possible de réduire le nombre de circuits intégrés de données. Par conséquent, selon la présente invention, l'efficacité de travail est améliorée et le coût de fabrication est réduit. Il ressortira pour l'homme du métier que diverses modifications et variations peuvent être apportées dans la présente invention sans s'éloigner de l'esprit ou de la portée de la présente invention. Ainsi, il est souhaité que la présente invention couvre les modifications et variantes de la présente invention pourvu qu'elles entrent dans la portée des revendications en annexe et leurs équivalents. REVENDICATIONS 1. Circuit intégré de commande de données raccordé à une pluralité de lignes de données d'un affichage, comprenant: une pluralité de canaux de sortie; et une unité de sélection pour sélectionner N canaux de sortie de données (où N est un entier) à partir de la pluralité de canaux de sortie, les N canaux de sortie de données fournissant des données de pixel à un nombre correspondant de la pluralité de lignes de données selon une résolution souhaitée de l'affichage, l0 dans lequel un nombre restant de canaux de sortie n'est pas alimenté en données de pixel. 2. Circuit intégré de commande de données selon la revendication 1, dans lequel l'unité de sélection comprend des première et deuxième broches d'option OP1 et OP2 agencés pour générer un signal de sélection de canal (CS1, CS2, CS3, CS4) pour déterminer les N canaux de sortie de données. 3. Circuit intégré de commande de données selon la revendication 2, dans lequel l'unité de sélection fait varier le nombre N de canaux de sortie de données selon le signal de sélection de canal 4. Circuit intégré de commande de données selon la revendication 3, dans lequel l'unité de sélection génère une première à une quatrième valeurs logiques de sorte que: lorsque la valeur logique est la quatrième valeur logique, l'unité de sélection sélectionne I canaux de sortie de données, où I est un entier positif inférieur à N; lorsque la valeur logique est la troisième valeur logique, la partie de sélection sélectionne J canaux de sortie de données, où J est un entier positif inférieur à I; lorsque la valeur logique est la deuxième valeur logique, la partie de sélection sélectionne K canaux de sortie de données, où K est un entier positif inférieur à J; et lorsque la valeur logique est la première valeur logique, la partie de sélection sélectionne M canaux de sortie de données, où M est un entier positif inférieur à K. 5. Circuit intégré de commande de données selon la revendication 4, dans lequel lesdits I canaux de sortie de données comprennent 642 canaux de données, lesdits J canaux de sortie de données comprennent 630 canaux de données, lesdits K canaux de sortie de données comprennent 618 canaux de données et lesdits M canaux de sortie de données comprennent 600 canaux de données. 6. Circuit intégré de commande de données selon la revendication 4, dans lequel la quatrième valeur logique désactive des canaux à partir du 643ème canal au Nième canal de la pluralité de canaux de sortie, dans lequel la troisième valeur logique désactive les canaux à partir du 631ème canal au s Nième canal de la pluralité de canaux de sortie, dans lequel la deuxième valeur logique désactive les canaux à partir du 619ème canal au Nième canal de la pluralité de canaux de sortie; et la première valeur logique désactive les canaux à partir du 601ème canal au Nième canal de la pluralité de canaux de sortie. 7. Circuit intégré de commande de données selon la revendication 6, comprenant en outre: une partie de registre de décalage (34, 134, 1034) pour appliquer de manière séquentielle des signaux d'échantillonnage; une partie de verrouillage (36, 136) pour verrouiller des données de pixel en réponse aux signaux d'échantillonnage provenant de la partie de registre de décalage; un convertisseur numérique/analogique (38, 138) pour convertir lesdites données de pixel provenant de l'unité de verrouillage (23, 136) en données de pixel analogiques; et des moyens de tampon pour mettre en tampon lesdites données de pixel provenant du convertisseur numérique/analogique (38, 138) pour amener lesdites données de pixel vers ladite pluralité de lignes de données correspondant à un des Ième, Jème, Kème et Mème canaux de sortie de données. 8. Circuit intégré de commande de données selon la revendication 7, comprenant en outre une unité de tension gamma (32, 132) pour fournir des tensions gamma positives et négatives au convertisseur numérique/analogique (38, 138). 9. Circuit intégré de commande de données selon la revendication 7, 30 dans lequel ledit convertisseur numérique/analogique (38, 138) comprend: une partie positive pour convertir lesdites données de pixel en données de pixel positives; une partie négative pour convertir lesdites données de pixel en données de pixel négatives; et un multiplexeur (44, 144) pour sélectionner des signaux de sortie provenant de la partie positive et la partie négative. 10. Circuit intégré de commande de données selon la revendication 1, dans lequel le nombre de canaux de sortie de données est programmable. i 1. Circuit intégré de commande de données selon la revendication 3, dans lequel l'unité de sélection génère des première et deuxième valeurs logiques de sorte que: lorsque la valeur logique est la deuxième valeur logique, l'unité de sélection sélectionne I canaux de sortie de données, où I est un entier positif inférieur à N; et lorsque la valeur logique est la première valeur logique, l'unité de sélection 10 sélectionne J canaux de sortie de données, où J est un entier positif inférieur à I. 12. Circuit intégré de commande de données selon la revendication 1, fournissant des données de pixel à une pluralité de lignes de données d'un affichage, comprenant: N canaux de sortie, dans lesquels N est un entier non inférieur à la pluralité de lignes de données, dans lesquels les N canaux de sortie comprennent un nombre de canaux de sortie de données et un nombre de canaux de sortie factices; une unité de sélection pour sélectionner les canaux de sortie de données pour appliquer les données de pixel selon une résolution souhaitée de l'affichage, dans laquelle les données de pixel ne sont pas appliquées au nombre de canaux de sortie factices. 13. Circuit intégré de commande de données selon la revendication 12, comprenant en outre: un générateur de signal de sélection destiné à générer un signal de sélection de canal pour sélectionner les canaux de sortie de données. 14. Circuit intégré de commande de données selon la revendication 13, dans lequel ledit générateur de signal de sélection comprend des première et deuxième bornes de sélection raccordées à une première source de tension et une deuxième source de tension de masse, les première et deuxième bornes de sélection générant ledit signal de sélection de canal. 15. Circuit intégré de commande de données selon la revendication 12, dans lequel les canaux de sortie de données sont définis selon au moins un parmi le nombre de ladite pluralité de lignes de données, un nombre desdits circuits intégrés de données dans l'affichage, une largeur d'un pastille sur bande de transfert fixé audit circuit intégré de données et un nombre de lignes d'entrée des données de pixel. R:\Brevets123300\23305 proposition de modif en réponse à 2 LO.doc - 4 avril 2005 - 36/45 16. Circuit intégré de commande de données selon la revendication 13, dans lequel ledit sélecteur de canal (130, 1030) sélectionne un des I et J canaux de sortie, dans lequel I est un entier inférieur à J, J est un entier inférieur au nombre de canaux de sortie, en réponse au signal de sélection de canal. 17. Circuit intégré de commande de données selon la revendication 13, dans lequel ledit sélecteur de canal (130, 1030) sélectionne un des I, J, K et N canaux de sortie, dans lequel I est un entier inférieur à J, J est un entier inférieur à K, K est un entier inférieur à N et N est le nombre de canaux de sortie, en réponse au signal de sélection de canal. 18. Circuit intégré de commande de données selon la revendication 17, dans lequel ledit sélecteur de canal (130, 1030) sélectionne à partir d'un premier canal de sortie à un quelconque des Iième, Jième, Kième, et Nième canaux de sortie en tant que canaux de sortie de données et un nombre restant de canaux de sortie représente des canaux de sortie factices. 19. Circuit intégré de commande de données selon la revendication 18, comprenant en outre: des registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel, dans lesquels ledit sélecteur de canal 1030 applique un signal de sortie à partir d'un parmi W, X, Y et Z registres de décalage (où W, X, Y et Z sont des entiers) correspondant aux Iième, Jième, Kième et Nième canaux de sortie, respectivement, sur un étage suivant d'un circuit intégré de commande de données. 20. Circuit intégré de commande de données selon la revendication 17, dans lequel ledit sélecteur de canal (130, 1030) sélectionne en arrière à partir du Nieme canal de sortie à un quelconque des Il, JI, KI, et NI canaux de sortie en tant que canaux de sortie de données et un nombre restant de canaux de sortie représente les canaux de sortie factices. 21. Circuit intégré de commande de données selon la revendication 20, comprenant en outre: des registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel, dans lesquels ledit sélecteur de canal (130, 1030) applique une impulsion de départ sur un des W, X, Y, Z registres de décalage correspondants aux II, JI, Ki et NI canaux de sortie. 22. Circuit intégré de commande de données selon la revendication 13, dans lequel le générateur de signal de sélection comprend un commutateur pour générer le signal de sélection de canal. 23. Circuit intégré de commande de données selon la revendication 13, dans lequel le générateur de signal de sélection comprend un commutateur DIP pour générer le signal de sélection de canal Pi, P2. 24. Circuit intégré de commande de données selon la revendication 12, dans lequel les canaux de sortie factices sont flottants. 25. Circuit intégré de commande de données selon la revendication 12, dans lequel les canaux de sortie factices sont définis à une tension constante. 26. Circuit intégré de commande de données selon la revendication 12, dans lequel le nombre de canaux de sortie de données est programmable. 27. Circuit intégré de commande de données selon la revendication 1, comprenant: une pluralité de canaux de sortie; et un sélecteur de canal (130, 1030) divisant les canaux de sortie en canaux de sortie de données et en canaux de sortie factices, dans lesquels les canaux de sortie de données sont raccordés à des lignes de données et les canaux de sortie factices sont flottants, dans lesquels les données de pixel sont fournies uniquement aux canaux de sortie de données et non fournies aux canaux de sortie factices. 28. Circuit intégré de commande de données selon la revendication 27, dans lequel un nombre de canaux de sortie de données est programmable. 29. Circuit intégré de commande de données selon la revendication 1, programmable de canal de sortie, comprenant une pluralité de lignes de données divisées en canaux de sortie de données utilisables et des canaux de sortie factices; et un sélecteur de canal (130, 1030) programmant le circuit intégré de commande de données pour sélectionner les canaux de sortie de données utilisables pour être alimenté avec des données de pixel, dans lequel les canaux de sortie factices ne sont pas alimentés avec des données de pixel. R:\Brevets\23300\23305 proposition de modif en réponse à 2 LO.doc - 6 avril 2005 - 38/45 30. Dispositif d'affichage à cristaux liquides comprenant: un écran d'affichage à cristaux liquides (102) comprenant des cellules de cris- taux liquides formées au niveau de croisements des lignes de données et des lignes de grille; un circuit intégré de données (116, 216, 1016) selon l'une quelconque des revendications 1 à 29, fournissant des données de pixel par l'intermédiaire d'une pluralité de canaux de sortie de données; un circuit intégré de grille pour commander les lignes de grille; un sélecteur de canal (130, 1030) pour sélectionner la pluralité de canaux de sortie de données du circuit intégré de données (116, 216, 1016) selon un nombre desdites lignes de données, dans lequel les canaux de sortie de données sélectionnés sont alimentés avec des données de pixel et un nombre restant des canaux de sortie de données n'est pas alimenté avec des données de pixel; et un dispositif de commande de temps (8, 108) pour commander le circuit inté-15 gré de données (116, 216, 1016) et le circuit intégré de grille. 31. Dispositif d'affichage à cristaux liquides selon la revendication 30, comprenant en outre un générateur de signal de sélection pour générer et appliquer un signal de sélection de canal Pl, P2 pour sélectionner la pluralité de canaux de sortie de données. 32. Dispositif d'affichage à cristaux liquides selon la revendication 31, dans lequel le sélecteur de canal (130, 1030) est intégré dans le circuit intégré de données et dans lequel le générateur de signal de sélection comprend des première et deuxième bornes de sélection raccordées à une première source de tension et une deuxième source de tension pour générer et fournir un signal de sélection de canal P1, P2 au sélecteur de canal intégré (130, 1030). 33. Dispositif d'affichage à cristaux liquides selon la revendication 30, dans lequel les canaux de sortie de données sont définis selon au moins un parmi le nombre desdites lignes de données, le nombre desdits circuits intégrés de données, une largeur d'une pastille sur bande de transfert fixé audit circuit intégré de données et un nombre de lignes de transmission placées entre le dispositif de commande de temps et le circuit intégré de données. 34. Dispositif d'affichage à cristaux liquides selon la revendication 30, dans lequel ledit sélecteur de canal (130, 1030) sélectionne un parmi I et J canaux de sortie de données, dans lequel I est inférieur à J et J est inférieur au nombre de canaux de sortie de données. R:\Brevets\23300\23305 proposition de modif en réponse à 2 LO.doc - 6 avril 2005 - 39/45 35. Dispositif d'affichage à cristaux liquides selon la revendication 30, dans lequel ledit sélecteur de canal (130, 1030) sélectionne un des I, J, K et N canaux de sortie, dans lequel I est un entier inférieur à J, J est un entier inférieur à K, K est un entier inférieur à N et N est le nombre de canaux de sortie. 36. Dispositif d'affichage à cristaux liquides selon la revendication 35, dans lequel ledit sélecteur de canal (130, 1030) sélectionne à partir d'un premier canal de sortie à un quelconque des Iième, Jième, Kième, et Nième canaux de sortie en tant que canaux de sortie de données et un nombre restant de canaux de sortie représente des canaux de sortie factices. 37. Dispositif d'affichage à cristaux liquides selon la revendication 36, comprenant en outre: des registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel et, en même temps, entrer les données de pixel, dans lesquels ledit sélecteur de canal (130, 1030) applique un signal de sortie à partir d'un parmi W, X, Y et Z registres de décalage (où W, X, Y et Z sont des entiers) correspondant aux Iième, Jième, Kième et Nième canaux de sortie de données, respectivement, à une impulsion de départ d'un circuit intégré de commande de données d'un étage suivant. 38. Dispositif d'affichage à cristaux liquides selon la revendication 35, dans lequel ledit sélecteur de canal (130, 1030) sélectionne en arrière à partir d'un premier canal de sortie à un quelconque des Il, J1, K1, et N1 (où Il, Jl, K1, et N1sont des entiers) canaux de sortie en tant que canaux de sortie de données et un nombre restant de canaux de sortie représente des canaux de sortie factices. 39. Dispositif d'affichage à cristaux liquides selon la revendication 38, comprenant en outre: des registres de décalage générant un signal d'échantillonnage pour décaler les données de pixel et, en même temps, entrer les données de pixel, dans lesquels ledit sélecteur de canal (130, 1030) applique une impulsion de départ sur un des Il, J1, K1 et N1 registres de décalage des N registres de décalage. 40. Dispositif d'affichage à cristaux liquides selon la revendication 31, 35 dans lequel le générateur de signal de sélection comprend un commutateur pour générer le signal de sélection de canal. 41. Dispositif d'affichage à cristaux liquides selon la revendication 31, dans lequel le générateur de signal de sélection comprend un commutateur DIP pour générer le signal de sélection de canal. 42. Dispositif d'affichage à cristaux liquides selon la revendication 36, dans lequel les canaux de sortie factices sont mis en flottaison. 43. Procédé de commande d'un circuit intégré de commande de données programmable, comprenant les étapes consistant à: déterminer une résolution souhaitée d'un affichage; et sélectionner M canaux de sortie de données à partir d'une pluralité de N canaux de sortie (où M est inférieur ou égal à N) raccordés à une pluralité de lignes de données correspondant à la résolution souhaitée de l'affichage, dans lesquels les M canaux de sortie de données sont alimentés avec des données de pixels et (N-M) canaux de sortie ne sont pas alimentés avec des données de pixel. 44. Procédé de commande d'un circuit intégré de commande de données selon la revendication 43, dans lequel l'étape consistant à sélectionner les M canaux de sortie de données comprend l'utilisation d'une broche d'option raccordée au circuit intégré de commande de données. 45. Procédé de commande d'un circuit intégré de commande de données selon la revendication 43, dans lequel l'étape consistant à sélectionner les M canaux de sortie de données comprend l'application de première à quatrième valeurs logiques. 46. Procédé selon la revendication 43, comprenant en outre l'étape consistant à fournir des données de pixel par l'intermédiaire des M canaux de sortie de données à la pluralité de lignes de données. 47. Procédé selon la revendication 43, comprenant en outre l'étape consistant à mettre en flottaison un nombre restant de la pluralité de canaux de sortie en tant que canaux de sortie factices. 48. Procédé selon la revendication 43, comprenant en outre l'étape consistant à définir un nombre restant des canaux de sortie à une tension constante. 49. Procédé selon la revendication 43, comprenant en outre l'étape consistant à générer un signal de sélecteur de canal pour sélectionner les M canaux de sortie de données. 50. Procédé selon la revendication 43, dans lequel l'étape consistant à sélectionner les M canaux de sortie de données comprend l'étape consistant à sélectionner un quelconque des I, J, K et N canaux de sortie de données, dans lesquels I est un entier inférieur à J, s est un entier inférieur à K, K est un entier inférieur à N et N est le nombre total de canaux de sortie comprenant les canaux de sortie de données et les (N-M) canaux de sortie. 51. Procédé selon la revendication 43, comprenant en outre les étapes consistant à: générer un signal d'échantillonnage en décalant un signal d'impulsion de départ; verrouiller des données de pixel en réponse au signal d'échantillonnage; et convertir les données de pixel verrouillées en données de pixel analogiques. 52. Procédé selon la revendication 50, dans lequel l'étape consistant à sélectionner les M canaux de sortie de données comprend l'étape consistant à sélectionner à partir d'un premier canal de sortie à un des Ième, Jième, Kième et Nième canaux de sortie de données. 53. Procédé selon la revendication 52, dans lequel l'étape consistant à sélectionner les canaux de sortie de données comprend l'étape consistant à appliquer un signal de sortie à partir d'un parmi W, X, Y et Z registres de décalage (où W, X, Y et Z sont des entiers) correspondant aux Iième, Jième, Kième et Nième canaux de sortie, respectivement, sur un étage suivant d'un circuit intégré de commande de données. 54. Procédé selon la revendication 52, dans lequel l'étape consistant à sélectionner les canaux de sortie de données comprend l'étape consistant à sélectionner en arrière à partir du Nième canal de sortie à un quelconque des II, JI, KI et NI canaux de sortie de données. 55. Procédé selon la revendication 54, dans lequel l'étape consistant à sélectionner les canaux de sortie de données comprend l'étape consistant à appliquer une impulsion de départ sur un des W, X, Y et Z registres de décalage (où W, X, Y et Z sont des entiers) correspondant aux Il, J1, K1 et N1 canaux de sortie de données. 56. Procédé de commande d'un dispositif d'affichage à cristaux liquides selon 5 l'une quelconque des revendications 30 à 42, comprenant les étapes consistant à: déterminer une résolution souhaitée d'un affichage; sélectionner un canal de sortie de données défini à partir d'une pluralité de canaux de sortie raccordés à des lignes de données d'un circuit intégré de commande de données correspondant à la résolution souhaitée de l'affichage; fournir des données de pixel par l'intermédiaire du canal de sortie de données défini aux lignes de données, dans lequel les données de pixel ne sont pas fournies à des canaux de sortie non sélectionnés; activer une parmi une pluralité de lignes de balayage; et fournir les données de pixel provenant des lignes de données à des cellules de 15 cristaux liquides raccordées à la ligne de balayage activée. 57. Procédé selon la revendication 56, comprenant en outre l'étape consistant à mettre en flottaison les canaux de sortie non sélectionnés en tant que canaux de sortie factices. 58. Procédé selon la revendication 56, comprenant en outre l'étape consistant à définir les canaux de sortie non sélectionnés à une tension constante. 59. Procédé selon la revendication 56, comprenant en outre l'étape consistant à générer un signal de sélection de canal pour sélectionner les canaux de sortie de données. 60. Procédé selon la revendication 59, comprenant en outre l'étape consistant à faire varier un nombre de canaux de sortie de données sélectionnés selon 30 le signal de sélection de canal. 61. Procédé selon la revendication 60, dans lequel l'étape consistant à faire varier le nombre de canaux de sortie de données de sélection comprend l'étape consistant à générer une première et une deuxième valeurs logiques et, lorsque ladite valeur logique est une quatrième valeur logique, i canaux de sortie de données sont sélectionnés, où i est un entier positif; lorsque ladite valeur logique est une troisième valeur logique, j canaux de sortie de données sont sélectionnés, où j est un entier positif-, R:1Brevets\23300\23305 proposition de modif en réponse à 2 LO.doc - 6 avril 2005 - 43145 lorsque ladite valeur logique est une deuxième valeur logique, k canaux de sortie de données sont sélectionnés, où k est un entier positif; et lorsque ladite valeur logique est une première valeur logique, m canaux de sortie de données sont sélectionnés, où m est un entier positif 62. Procédé selon la revendication 60, dans lequel l'étape consistant à faire varier le nombre de canaux de sortie de données comprend l'étape consistant à générer des première et deuxième valeurs logiques, de sorte que: lorsque ladite valeur logique est la deuxième valeur, i canaux de sortie de o données sont sélectionnés, où i est un entier positif., et lorsque la valeur logique est la première valeur logique, j canaux de sortie de données sont sélectionnés, où j est un entier positif inférieur au nombre total de canaux de sortie.