Brevet FR2871922A1 — publié le 20051223

CELLULE DE MEMOIRE VIVE A ENCOMBREMENT ET COMPLEXITE REDUITS L'invention concerne de façon générale les mémoires vives, et en particulier la structure de cellules de mémoire vive à grand vitesse. La publication Les Techniques de l'Ingénieur décrivent dans l'article E 2432 à la page 24 un exemple de cellule mémoire SRAM à six transistors. Cette cellule mémoire comprend un bistable. Ce bistable, illustré à la figure 5 est constitué de deux noeuds de stockage et présente des bornes de lecture/écriture Q et Q. Chaque n ud de stockage est constitué d'un transistor nMos et d'un transistor pMos. Les transistors nMos sont des transistors de commande Tcoml et Tcom2 et les transistors pMos sont des transistors de charge Tcl et Tc2. Les bornes Q et Q du bistable sont connectées respectivement à une ligne de bit à 1 et à une ligne de bit à 0 par l'intermédiaire de transistors interrupteurs respectifs. Les grilles de ces transistors interrupteurs sont connectées à une même ligne de sélection de mot. Ces transistors servent d'interrupteur de lecture/écriture dans le bistable. Afin d'obtenir des vitesses de lecture/écriture suffisamment élevées, on utilise des transistors de commande présentant une largeur de grille importante. Afin que la cellule présente une stabilité suffisante, la largeur de la grille des transistors interrupteurs doit être accrue proportionnellement à la largeur de la grille des transistors de commande. Ainsi, une telle cellule nécessite une surface de substrat importante pour être à la fois rapide et stable. De plus, la largeur de grille utilisée nécessite de munir le circuit d'un amplificateur du signal de lecture afin d'obtenir un courant de lecture suffisant. Une matrice utilisant de telles cellules exige en outre des moyens de multiplexage importants. L'invention vise donc à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur une cellule de bit mémoire qui comprend: -un bistable présentant des première et deuxième bornes de lecture/écriture complémentaires; - une ligne d'écriture de bit à 1; -un premier transistor interrupteur connecté entre la ligne d'écriture de bit à 1 et la première borne (Q) et dont la grille est connectée à une ligne de sélection de mot; - une ligne d'écriture de bit à 0; - un second transistor interrupteur connecté entre la ligne d'écriture de bit à 0 et la deuxième borne (Q) et dont la grille est connectée à une ligne de sélection de mot; -une ligne de lecture de bit; - des premier et deuxième transistors de lecture connectés en série entre une masse et la ligne de lecture de bit, la grille du premier transistor de lecture étant connectée à une des bornes de lecture/écriture, la grille du second transistor de lecture étant connectée à une ligne de sélection de mot. Selon une variante, le bistable comprend: - des premier et deuxième transistors de commande connectés entre la masse et respectivement les première et deuxième bornes (Q et Q) et dont les grilles sont connectées respectivement aux deuxième et première bornes (Q et Q) ; -des premier et deuxième transistors de charge 5 connectés respectivement entre les première et deuxième bornes (Q et Q) et une source d'alimentation, et dont les grilles sont connectées respectivement aux deuxième et première bornes (Q et Q). Les premier et deuxième transistors de charge sont par exemple de type pMos et les premier et deuxième transistors de commande sont alors de type nMos. Selon encore une variante, les grilles des transistors interrupteurs sont connectées à une même ligne de sélection de mot en écriture, et la grille du deuxième transistor de lecture est connectée à une ligne de sélection de mot en lecture distincte. Selon une variante, les grilles des transistors interrupteurs sont connectées à des lignes de sélection de mot distinctes, et l'un des transistors de lecture et le transistor interrupteur connecté à la même borne de lecture/écriture ont leur grille connectée à une même ligne de sélection de mot. L'invention porte encore sur une matrice mémoire qui comprend: -des première et deuxième cellules de bit mémoire définies au paragraphe précédent et partageant une même ligne de lecture de bit; -une première ligne de sélection de mot connectée à la grille du premier transistor interrupteur de la première cellule et à la grille du deuxième transistor de lecture de la deuxième cellule; -une deuxième ligne de sélection de mot connectée à la grille du premier transistor interrupteur de la deuxième cellule et à la grille du deuxième transistor de lecture de la première cellule. Selon une variante, la matrice comprend un circuit de commande, appliquant simultanément un signal de mise en conduction sur les première et deuxième lignes de sélection de mot lors d'une étape d'écriture dans les cellules, appliquant un signal de mise en conduction sur seulement une des deux lignes de sélection de mot lors d'une étape de lecture d'une cellule. Selon encore une variante, le circuit de commande applique des signaux d'écriture sur les lignes d'écriture de bit lors d'une étape d'écriture et n'applique pas de signaux d'écriture sur les lignes d'écriture de bit lors d'une étape de lecture. Selon une autre variante, le circuit de commande réalise soit une étape de lecture de la première cellule soit de la deuxième cellule. Selon encore une autre variante, la ligne de lecture de bit n'est pas connectée à un amplificateur de mesure. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels: la figure 1 est une représentation d'une première variante de cellule mémoire; - la figure 2 est une représentation d'une seconde variante de cellule mémoire; - la figure 3 illustre une portion de matrice mémoire incluant deux cellules selon la deuxième variante; - la figure 4 illustre un chronogramme illustrant un mode de commande préférentiel d'un couple de cellules mémoires selon la deuxième variante; - la figure 5 illustre un bistable de l'état de la technique utilisable dans une cellule mémoire selon l'invention. L'invention propose une cellule mémoire munie d'un bistable présentant des bornes de lecture/écriture complémentaires. Cette cellule mémoire utilise deux transistors de lecture connectés entre une ligne de bit et une masse. La grille d'un de ces transistors est connectée à une ligne de sélection de mot et la grille de l'autre transistor est connectée à une borne de lecture/écriture du bistable. Des exemples de telles cellules mémoire sont 20 illustrés sur les figures 1 et 2. La figure 1 illustre une première variante de l'invention. La cellule de bit mémoire 1 comprend un bistable 2 à deux bornes de lecture/écriture complémentaires Q etQ. Le bistable 2 peut notamment présenter la structure illustrée à la figure 5. La cellule 1 présente une ligne d'écriture de bit à 0 b10 et une ligne d'écriture de bit à 1 b11. La ligne b10 est connectée à la borne Q par l'intermédiaire du transistor interrupteur T3. De façon similaire, la ligne bll est connectée à la borne Q par l'intermédiaire du transistor interrupteur T4. Leur drain est connecté respectivement à la ligne blO et à la ligne bll. Les transistors interrupteurs T3 et T4 ont leur grille connectée à une ligne de sélection de mot en écriture wlw. Des transistors de lecture Tl et T2 sont connectés en série. La source de Tl est connectée à la masse, le drain de T2 est connecté à une ligne de lecture de bit blr. La grille de T2 est connectée à une ligne de sélection de mot en lecture wlr. La grille de Ti est connectée à la borne Q. ON utilisera de préférence des transistors Ti et T2 de type nMos. Suivant l'état logique de la borne Q, le transistor Tl est rendu passant ou bloqué. Le niveau de tension sur le drain de Tl est donc représentatif de l'état de la borne Q. Lorsque wlr applique un signal de lecture sur la grille de T2, T2 est rendu passant. Une tension représentative du niveau logique de la borne Q est alors appliquée sur la ligne blr. On peut ainsi utiliser des transistors interrupteurs T3 et T4 présentant une taille de grille plus réduite. La surface de substrat occupée par la cellule mémoire peut ainsi être réduite ou bien le courant de lecture peut être fortement augmenté pour une surface de substrat donnée. Dans ce cas, on pourra avantageusement se passer d'amplificateur de mesure sur la ligne de lecture de bit blr. On pourra par conséquent supprimer également la commande de l'amplificateur. La structure de la matrice incluant de telles cellules est alors très simplifiée. En outre, la vitesse de lecture de la cellule mémoire est également accrue. La variante illustrée à la figure 2 se révèle encore plus avantageuse. Cette cellule 1 comprend également une bascule 2, des transistors interrupteurs T3 et T4 et des transistors de lecture Tl et T2. Le transistor T3 est connecté entre une ligne d'écriture de bit wb10 et la borne de mémorisation Q. Sa grille est connectée à une ligne de sélection de mot w12. Le transistor T4 est connecté entre une ligne d'écriture de bit wbll et la borne Q de la bascule 2. Sa grille est connectée à une ligne de sélection de mot wll. La grille du transistor Les transistors de lecture Ti et T2 sont connectés en série. La source de Tl est connectée à la masse, le drain de T2 est connecté à la ligne de lecture de bit blr. Le transistor Tl a sa grille connectée à la borne Q. Le transistor T2 a sa grille connectée à la ligne de sélection de mot wll. Le transistor de lecture Tl reproduit dans cette variante également l'état de la borne Q sur son drain. L'application de ce niveau logique sur la ligne de bit blr est conditionnée par le signal appliqué par la ligne wll dans cette variante. On constate que les connexions des grilles des transistors T2, T3 et T4 (habituellement réalisées en silicium poly cristallin) sont plus simples à réaliser que dans l'exemple de la figure 1. Dans l'exemple de la figure 2, les grilles des transistors T2 et T4 sont mises en commun. Une seule connexion au niveau supérieur est nécessaire pour la grille des transistors T2 et T4. Par contre, dans l'exemple de la figure 1, les grilles des transistors T2, T3 et T4 sont indépendantes et nécessitent trois connexions au niveau supérieur. En outre, la cellule mémoire de cette variante est avantageusement intégrée dans une matrice mémoire comme illustré à la figure 3. Dans cet exemple, la portion de matrice représentée inclut deux cellules 11 et 12 telles que décrites en référence à la figure 2. les cellules 11 et 12 utilisent une même ligne de lecture de bit blr. Les transistors T31, T42 et T22 ont leur grille connectée à la ligne de sélection de mot w12. Les transistors T41, T21 et T32 ont leur grille connectée à la ligne de sélection de mot W11. En utilisant un circuit de commande adéquat (non illustré), un tel couple de cellules intègre un multiplexeur. Le chronogramme de la figure 4 fait ressortir cette fonction de multiplexage: à l'étape 401, le circuit de commande applique simultanément un signal de mise en conduction sur les première et deuxième lignes de sélection de mot wll et w12. Les interrupteurs T31, T41, T32 et T42 sont alors passants. Les données appliquées sur les lignes d'écriture de bit sont alors mémorisées dans les cellules 11 et 12. Aux étapes 402 et 403, le circuit de commande impose la lecture successive des cellules 11 et 12 sur la ligne de lecture de bit commune blr: à l'étape 402, le transistor T21 est rendu passant et la cellule 11 est ainsi lue sur la ligne blr. A l'étape 403, le transistor T22 est rendu passant et la cellule 12 est ainsi lue sur la ligne blr à son tour. Les cellules 11 et 12 intègrent ainsi un multiplexeur. Ce multiplexeur permet d'augmenter la vitesse de lecture des cellules mémoires. En outre, la taille des multiplexeurs connectés à la matrice est ainsi divisée par 2. La structure est encore simplifiée par l'utilisation d'une unique ligne de bit pour deux cellules. L'homme du métier du métier tirera avantageusement partie de ces possibilités de multiplexage avec un nombre de lignes de sélection accru afin de réaliser un multiplexage d'un plus grand nombre de cellules. Ce paramètre sera par exemple adapté en fonction de la hauteur disponible dans la hauteur du point mémoire. Les lignes de mot d'une telle matrice présentent en outre une capacité réduite, du fait que seulement 3 transistors sont connectés à chaque ligne de mot, et non 4. La bascule 2 est constituée de tout composant adéquat. On peut notamment prévoir une bascule munie de deux transistors de commande et deux transistors de charge telle qu'illustrée à la figure 5 ou une bascule munie de deux transistors de commande et dans laquelle les transistors Tcl et Tc2 sont remplacés par des résistances en silicium poly cristallin comme décrit page 2 de l'article E2470 de la publication Les Techniques de l'ingénieur . REVENDICATIONS 1. Cellule de bit mémoire (1), caractérisée en ce qu'elle comprend: -un bistable (2) présentant des première et deuxième bornes de lecture/écriture complémentaires (Q et Q); - une ligne d'écriture de bit à 1 (wbll); -un premier transistor interrupteur (T4) connecté entre la ligne d'écriture de bit à 1 et la première borne (Q) et dont la grille est connectée à une ligne de sélection de mot (W11); -une ligne d'écriture de bit à 0 (wbl0); -un second transistor interrupteur (T3) connecté entre la ligne d'écriture de bit à 0 et la deuxième borne (Q) et dont la grille est connectée à une ligne de sélection de mot (W12); - une ligne de lecture de bit (blr); - des premier et deuxième transistors de lecture (Tl, T2) connectés en série entre une masse et la ligne de lecture de bit (blr), la grille du premier transistor de lecture étant connectée à une des bornes de lecture/écriture, la grille du second transistor de lecture étant connectée à une ligne de sélection de mot. 2. Cellule (1) de bit mémoire selon la revendication 1, caractérisée en ce que le bistable (2) comprend: - des premier et deuxième transistors de commande (Tcoml, Tcom2) connectés entre la masse et respectivement les première et deuxième bornes (Q et Q) et dont les grilles sont connectées respectivement aux deuxième et première bornes (Q et Q) -des premier et deuxième transistors de charge 5 (Toi, Tc2) connectés respectivement entre les première et deuxième bornes (Q et Q) et une source d'alimentation, et dont les grilles sont connectées respectivement aux deuxième et première bornes (Q et Q). 3. Cellule de bit mémoire (1) selon la revendication 1 ou 2, caractérisée en ce que les premier et deuxième transistors de charge sont de type pMos, et en ce que les premier et deuxième transistors de commande sont de type nMos. 4. Cellule de bit mémoire selon l'une quelconque des revendications précédentes, caractérisée en ce que les grilles des transistors interrupteurs sont connectées à des lignes de sélection de mot distinctes (W11, W12), en ce que l'un des transistors de lecture (T2) et le transistor interrupteur (T4) connecté à la même borne de lecture/écriture ont leur grille connectée à une même ligne de sélection de mot (W11). 5. Cellule de bit mémoire selon l'une quelconque des revendications 1 à 3, caractérisée en ce que les grilles des transistors interrupteurs sont connectées à une même ligne de sélection de mot en écriture (Wlw), en ce que la grille du deuxième transistor de lecture est connectée à une ligne de sélection de mot en lecture distincte (Wlr). 6. Matrice mémoire, caractérisée en ce qu'elle comprend: -des première et deuxième cellules de bit mémoire (11, 12) selon la revendication 4 partageant une même ligne de lecture de bit (blr); -une première ligne de sélection de mot (W12) connectée à la grille du premier transistor interrupteur (T31) de la première cellule et à la grille du deuxième transistor de lecture (T22) de la deuxième cellule; -une deuxième ligne de sélection de mot (W11) connectée à la grille du premier transistor interrupteur de la deuxième cellule (T32) et à la grille du deuxième transistor de lecture (T21)de la première cellule. 7. Matrice selon la revendication 6, caractérisée en ce qu'elle comprend un circuit de commande, appliquant simultanément un signal de mise en conduction sur les première et deuxième lignes de sélection de mot lors d'une étape d'écriture dans les cellules (401), appliquant un signal de mise en conduction sur seulement une des deux lignes de sélection de mot lors d'une étape de lecture d'une cellule (402, 403). 8. Matrice selon la revendication 7, caractérisée en ce que le circuit de commande applique des signaux d'écriture sur les lignes d'écriture de bit lors d'une étape d'écriture et n'applique pas de signaux d'écriture sur les lignes d'écriture de bit lors d'une étape de lecture. 9. Matrice selon la revendication 7 ou 8, caractérisée en ce que le circuit de commande réalise soit une étape de lecture de la première cellule soit de la deuxième cellule. 10. Matrice selon l'une quelconque des revendications 6 à 9, caractérisée en ce que la ligne de lecture de bit n'est pas connectée à un amplificateur de mesure.