Brevet FR2868195A1 — publié le 20050930

La présente invention concerne le domaine des mémoires mortes programmables effaçables électriquement (EEPROM) et, plus particulièrement, de nouvelles EEPROM et un nouveau procédé de contrôle de ces EEPROM. On utilise les EEPROM dans une large variété d'applications électroniques. Elles fournissent des mémoires rémanentes qui peuvent, par exemple, stocker des programmes que l'on peut mettre à jour en réécrivant la date dans la EEPROM. Par exemple, elles permettent à l'utilisateur de mettre à jour le BIOS dans un ordinateur. Toutefois, avant de vendre des EEPROM, il faut les contrôler pour s'assurer qu'elles fonctionnent correctement. Ceci peut prendre un temps relativement long, par exemple cinq secondes ou davantage. Un temps de contrôle long se traduit naturellement par une augmentation du coût de production lorsque l'on tient compte de la production en série. Pour contrôler les EEPROM, il faut effectuer de nombreuses opérations de lecture et d'écriture afin de contrôler chacune des configurations binaires possibles. Ce sont les opérations d'écriture qui sont très lentes et qui interviennent par conséquent de manière importante sur le temps de contrôle total. Pour réduire le temps de contrôle, il est possible de faire un compromis sur le nombre d'opérations, mais un tel compromis réduit la qualité du contrôle et donne une médiocre couverture des défauts, notamment en ce qui concerne le circuit logique d'adressage. La figure 1 montre deux cellules d'EEPROM selon la technique antérieure, consistant chacune en un transistor et un condensateur. Ecrire une donnée unique à chaque adresse nécessite un grand nombre d'opérations d'écriture. Il faut au moins deux opérations d'écriture pour vérifier que l'on puisse écrire 0 et 1 à chaque bit de la mémoire EEPROM. Pour vérifier les défaillances dans le circuit logique d'adressage, il faut davantage encore d'opérations d'écriture. L'invention propose un procédé de réduction du temps de contrôle des mémoires EEPROM d'un facteur 100, ou davantage, qui permet, dans le même temps, d'augmenter la qualité du contrôle. La concession permettant cette réduction du temps de contrôle porte sur l'utilisation d'une surface supplémentaire pour la puce. La surface nécessitée par un contrôle de 1 s effectué sur une EEPROM nouvelle se monte à environ 0,7 à 0,8 mm2 d'aire de silicium. Selon un premier aspect de l'invention, il est proposé une EEPROM comprenant plusieurs cellules, lesquelles comportent chacune des premier et deuxième transistors; une ligne de bit pour chaque cellule; et un transistor de sélection supplémentaire dans chacune desdites cellules, qui sert à sélectionner un état prédéterminé pour cette cellule en réponse à un signal d'entrée. Selon un deuxième aspect de l'invention, il est proposé un procédé de contrôle de mémoires EEPROM, qui comprend l'application d'une impulsion d'écriture à chaque cellule sur une ligne de données de contrôle d'écriture; et l'application d'un premier état binaire à chaque ligne de bit et d'un deuxième état binaire à une ligne de bit de contrôle, de façon que chaque cellule passe dans un état déterminé par un transistor de sélection supplémentaire se trouvant dans cette cellule afin d'écrire une configuration unique sur la mémoire EEPROM toute entière en une seule opération d'écriture. Un procédé de contrôle couramment employé pour contrôler les mémoires est connu sous l'appellation d'algorithme de marche commune. Dans les algorithmes, chaque mot doit être écrit plusieurs fois de façon que l'on puisse couvrir tout le circuit logique d'adressage. Dans la solution nouvelle de l'invention, il suffit d'effectuer deux opérations d'écriture. Il est alors possible de confirmer que 0 et 1 peuvent être tous deux écrits et lus dans chaque cellule et que la donnée est lue à l'adresse correcte. La réduction importante des opérations d'écriture nécessaires conduit à une réduction importante du temps demandé pour contrôler une puce. Pour une qualité donnée de contrôle, le temps de contrôle sera typiquement environ 100 fois plus rapide que dans la technique antérieure, ou bien pour un temps de contrôle donné, la qualité sera très supérieure. La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels: la figure 1 est un schéma simplifié montrant deux mémoires EEPROM selon la technique antérieure; et la figure 2 est un schéma simplifié d'une partie d'une EEPROM selon un mode de réalisation de l'invention. 2868195 3 La partie de la mémoire EEPROM représentée sur la figure 1 comprend plusieurs cellules, à savoir Cellule 0, Cellule 1, Cellule n, consistant chacune en deux transistors 10 et 12 et un condensateur 16. La mémoire EEPROM comporte des lignes de bit BLO, BL1 une ligne d'écriture WL, et des lignes PL et AG dont la fonction est conventionnelle. Selon le mode de réalisation représenté sur la figure 2, chaque cellule est dotée d'un transistor supplémentaire 14, dont une électrode est connectée à une ligne de bit de contrôle supplémentaire TBL ou une ligne de bit BL et dont la grille est connectée à une ligne de données de contrôle d'écriture WTD. A l'aide de cet unique transistor de sélection supplémentaire dans chaque cellule de mémoire EEPROM, il est possible d'écrire une configuration de contrôle unique à tous les mots. Le transistor de sélection supplémentaire 14 est codé de manière fixe sur 0 ou 1. Par exemple, lorsqu'une impulsion d'écriture est appliquée à la ligne WTL (donnée de contrôle d'écriture), si Cellule 0 est programmée pour écrire un "1", Cellule 1 est programmée pour écriture un "0", etc. Une configuration unique est donc écrite à chaque mot de la mémoire EEPROM au cours d'une unique opération d'écriture. Une opération d'écriture de contrôle globale écrit une unique configuration de données à tous les mots. Selon un mode de réalisation, l'adresse réelle de chaque emplacement de mémoire est comme une donnée à cette adresse. Ceci fonctionne bien lorsque la longueur d'un mot long est plus longue que l'adresse. Toutefois, si le champ d'adressage est plus grand que la longueur du mot, il se trouve encore possible d'écrire une donnée unique à tous les mots dans une colonne de la mémoire EEPROM. Pour écrire des données dans la mémoire EEPROM, on applique un "1" à la ligne BL, un "0" à la ligne TBL, et une impulsion d'écriture est appliquée à la ligne TBL. Pour écrire les données inverses sur la mémoire EEPROM, il est simplement nécessaire d'inverser les signaux sur les lignes de bits BL. Un signal binaire 0 est appliqué à la ligne BL et un signal binaire 1 est appliqué à la ligne TBL. Le coût net de cela est l'utilisation d'un transistor de sélection supplémentaire pour chaque cellule de mémoire, deux signaux supplémentaires, un signal pour sélectionner la configuration de contrôle et un signal pour la valeur inverse de BL. La ligne de bit BL peut être utilisée dans le mode "écriture de contrôle". Les fils supplémentaires peuvent être utilisés par des cellules adjacentes. Exemple d'un algorithme de contrôle selon un mode de réalisation de l'invention Etape 1: effectuer l'écriture de contrôle globale d'une configuration unique à chaque mot (opération d'écriture 1) Etape 2: effectuer la lecture et la vérification de la configuration à toutes les adresses (par exemple incrémenter les 10 adresses) Etape 3: effectuer l'écriture globale de la configuration inverse à chaque mot (opération d'écriture 2) Etape 4: effectuer la lecture et le contrôle de la configuration inverse à toutes les adresses (par exemple, décrémentation des adresses) Cet algorithme vérifie que 0 et 1 peuvent être écrits et lus dans chaque cellule. Il confirme également que chaque mot est adressé correctement pendant une opération de lecture. On utilise le même circuit logique d'adressage pour les opérations d'écriture. Exemples comparatifs On va décrire plus clairement, à partir de l'illustration suivante, la manière dont le transistor supplémentaire permet d'économiser le temps. On considère une petite mémoire EEPROM pouvant stocker quatre mots avec huit bits par mot. Chaque position de bit nécessite d'être contrôlée pour les deux valeurs 0 et 1. En plus, il faut contrôler le circuit logique de décodage d'adresse. A partir d'une EEPROM classique, il faut entreprendre les actions suivantes: Ecrire à l'adresse 0 la donnée = 0 Ecrire à l'adresse 1 la donnée = 1 Ecrire à l'adresse 2 la donnée = 2 Ecrire à l'adresse 3 la donnée = 3 Lire à l'adresse 0 et contrôler que cette donnée = 0 Lire à l'adresse 1 et contrôler que cette donnée = 1 Lire à l'adresse 2 et contrôler que cette donnée = 2 Lire à l'adresse 3 et contrôler que cette donnée = 3 Ecrire à l'adresse 0 une donnée = complément de 0 = FF (hexadécimal) Ecrire à l'adresse 1 une donnée = complément de 1 = FE (hexadécimal) Ecrire à l'adresse 2 une donnée = complément de 2 = FD (hexadécimal) Ecrire à l'adresse 3 une donnée = complément de 3 = FC (hexadécimal) Lire à l'adresse 3 et vérifier que la donnée = FC (hexadécimal) Lire à l'adresse 2 et vérifier que la donnée = FD (hexadécimal) Lire à l'adresse 1 et vérifier que la donnée = FE (hexadécimal) Lire à l'adresse 0 et vérifier que la donnée = FF (hexadécimal) Cette opération nécessite huit opérations d'écriture et huit opérations de lecture. On considère maintenant une mémoire EEPROM ayant un circuit logique de contrôle supplémentaire selon le mode de réalisation de l'invention. L'opération suivante est effectuée: Ecrire dans toute la EEPROM la configuration programmée (adresse 0 donnée = 0, adresse 1 donnée = 1, adresse 2 donnée = 2, 20 adresse 3 donnée = 3, etc.). Lire l'adresse 1 et vérifier que la donnée = 1 Lire l'adresse 2 et vérifier que la donnée = 2 Lire l'adresse 3 et vérifier que la donnée = 3 Ecrire dans toute la mémoire EEPROM la configuration programmée sous forme inversée (adresse 0, donnée = complément de 0 = FF (hexadécimal) adresse 1, donnée = complément de 1 = FE (hexadécimal) adresse 2, donnée = complément de 2 = FD (hexadécimal) adresse 3, donnée = complément de 3 = FC (hexadécimal)) Lire l'adresse 3 et vérifier que la donnée = FC (hexadécimal) 35 Lire l'adresse 2 et vérifier que la donnée = FD (hexadécimal) Lire l'adresse 1 et vérifier que la donnée = FE (hexadécimal) Lire l'adresse 0 et vérifier que la donnée = 0 25 2868195 6 Lire l'adresse 0 et vérifier que la donnée = FF (hexadécimal) Cette opération nécessite deux opérations d'écriture et huit opérations de lecture. Le cycle d'écriture est beaucoup plus grand que le cycle de lecture. L'économie de temps de contrôle est proportionnelle au nombre de mots contenus dans la mémoire EEPROM. Si la mémoire EEPROM possède 128 mots, l'économie de temps d'écriture est d'un facteur 128. On verra donc que le transistor supplémentaire et les fils de commande de chaque cellule rendent possible d'écrire la configuration choisie ou la configuration inverse en bits dans toute la mémoire EEPROM en un seul cycle, ce qui amène une considérable économie de temps. La surface des cellules de mémoire sera plus grande. Dans la mémoire EEPROM de Gulp, par exemple, le groupement de mémoire est d'environ 50 % de la surface de la mémoire EEPROM. L'autre circuit logique sera presque le même. Si l'aire des cellules de mémorisation est par exemple de 30 % supérieure, alors la mémoire EEPROM sera plus grande de 15 %. La petite augmentation de l'aire de mémoire n'est qu'un faible prix à payer pour le raccourcissement du temps de contrôle et du coût qu'il en résulte. Les modifications mineures intervenant dans la surface ont une influence marginale sur la consommation énergétique. Le tableau suivant compare la technique antérieure avec un mode de réalisation de l'invention. Technique Avec un transistor de antérieure sélection supplémentaire Aire x plus grande Coût de développement 0 "haut" Temps de contrôle long beaucoup plus court (d'un facteur de 100 environ) Couverture des défauts plus grande Qualité plus grande Puissance y y La comparaison ci-dessus donnée est faite pour une qualité de contrôle "identique" (une configuration unique est écrite dans chaque mot, l'écriture et la lecture de 0 et de 1 sont effectuées dans chaque cellule contrôlée). Une mémoire EEPROM à 256 mots de la technique antérieure nécessite 256 mots, 2*256 opérations d'écriture, et 2*256 opérations de lecture. Le temps de contrôle de l'écriture dans la mémoire EEPROM est d'environ 5 s. Avec l'aide d'une écriture de page, on peut le réduire à environ 1,3 s. Avec le transistor supplémentaire du mode de réalisation de l'invention, ne sont nécessaires que deux opérations d'écriture et 2*256 opérations de lecture. Le temps de contrôle pour l'écriture dans la l0 EEPROM est d'environ 20 ms. Le cycle d'écriture est de 10 ms. Ceci représente une amélioration considérable par rapport à la technique antérieure. Bien entendu, l'homme de l'art sera en mesure d'imaginer, à partir du dispositif et du procédé dont la description vient d'être donnée à titre simplement illustratif et nullement limitatif, diverses variantes et modifications ne sortant du cadre de l'invention. 2868195 8 REVENDICATIONS 1. Mémoire programmable effaçable électriquement, caractérisée en ce qu'elle comprend: plusieurs cellules, comportant chacune des premier et deuxième transistors (10, 12) ; une ligne de bit (BLO, .... BLn) pour chaque cellule (Cellule 1, ... Cellule n) ; et un transistor de sélection supplémentaire (14) présent dans 10 chacune desdites cellules et servant à sélectionner un état prédéterminé pour cette cellule en réponse à un signal d'entrée. 2. Mémoire programmable effaçable électriquement selon la revendication 1, caractérisée en ce qu'elle comprend en outre une ligne de bit de contrôle (TBL) et en ce que chaque dit transistor de sélection supplémentaire (14) est connecté à ladite ligne de bit ou à ladite ligne de bit de contrôle. 3. Mémoire programmable effaçable électriquement selon la revendication 2, caractérisée en ce qu'elle comprend en outre une ligne de données de contrôle d'écriture (WTD), et en ce que chaque dit transistor de sélection (14) est également connecté à ladite ligne de données de contrôle d'écriture, de façon qu'un signal de ligne de bit de contrôle et un signal de données d'écriture de contrôle soient distribués à toutes les cellules. 4. Mémoire programmable effaçable électriquement selon la revendication 3, caractérisée en ce que ledit transistor de sélection (14) est connecté à ladite ligne de données de contrôle d'écriture par l'intermédiaire de sa grille. 5. Mémoire programmable effaçable électriquement selon la revendication 3, caractérisée en ce que le transistor de sélection 30 supplémentaire (14) est configuré de façon que la donnée de contrôle écrite dans chaque cellule est unique pour chaque mot. 6. Mémoire programmable effaçable électriquement selon la revendication 5, caractérisée en ce que le transistor de sélection supplémentaire (14) est configuré de façon que, lorsque les lignes de bit sont positionnées à 0 et que la ligne de bit de contrôle est positionnée à 1, il est écrit une première configuration de contrôle sur la mémoire programmable effaçable électriquement toute entière en une seule opération d'écriture. 7. Mémoire programmable effaçable électriquement selon la revendication 6, caractérisée en ce que le transistor de sélection supplémentaire (14) est configuré de façon que, lorsque l'on inverse les états desdites lignes de bit et de ladite ligne de bit de contrôle, un motif qui est le complément par rapport aux bits est écrit dans la mémoire programmable effaçable électriquement toute entière en une seule opération d'écriture. 8. Procédé de contrôle d'une mémoire programmable effaçable électriquement, caractérisé en ce qu'il comprend les opérations suivantes: appliquer une impulsion d'écriture à chaque cellule sur une ligne de données de contrôle d'écriture; et appliquer un premier état binaire à chaque ligne de bit et un deuxième état binaire à une ligne de bit de contrôle de façon que chaque cellule passe dans un état qui est déterminé par un transistor de sélection supplémentaire contenu dans cette cellule afin d'écrire une configuration unique sur toute la mémoire programmable effaçable électriquement en une seule opération d'écriture. 9. Procédé selon la revendication 8, caractérisé en ce que, après l'application desdits premier et deuxième états binaires, on lit ledit motif et on le contrôle pour chaque adresse de ladite mémoire programmable effaçable électriquement. 10. Procédé selon la revendication 9, caractérisé en ce que l'on inverse l'état binaire appliqué à chaque ligne de bit et à ladite ligne de bit de contrôle afin d'écrire une configuration correspondant à un complément par rapport aux bits dans la mémoire programmable effaçable électriquement toute entière. 11. Procédé selon la revendication 10, caractérisé en ce que ladite configuration formant un complément par rapport aux bits est lue et vérifiée pour chaque adresse de la mémoire programmable effaçable électriquement toute entière. 12. Procédé selon la revendication 8, caractérisé en ce que dans ladite configuration unique, l'adresse de chaque emplacement de mémoire est écrite sous la forme d'une donnée de contrôle à cet emplacement de mémoire.