Brevet FR2860664A1 — publié le 20050408

Circuit électronique à paire différentielle de transistors et porte logique comprenant un tel circuit. La présente invention concerne le domaine des circuits électroniques comprenant des transistors montés en paires différentielles. De tels montages, comprenant des transistors bipolaires ou MOS, sont souvent utilisés dans des applications radiofréquence en raison de leur faible sensibilité aux perturbations, de leur vitesse et de leur faible influence perturbatrice sur l'alimentation et le substrat dans le cas de circuits intégrés. On rappellera ici qu'un transistor bipolaire de type NPN ayant un collecteur dopé N, une base dopée P et un émetteur dopé N, fonctionne de la façon suivante. Lorsque le transistor est passant non saturé, c'est-àdire que les courants peuvent passer et que le potentiel au collecteur est plus élevé qu'à la base, le potentiel à la base étant lui-même plus élevé qu'à l'émetteur, alors le courant le dans l'émetteur est égal à la somme du courant le dans le collecteur et du courant Ib dans la base, et on a: 4= I, (exp (Vbe/Vt)- l) avec IS le courant de saturation et V, une tension de l'ordre de 25 mV. Au premier ordre, le transistor se comporte comme un interrupteur dont la commande est la tension de base. On a le = f Ib, où (3 est le gain en courant du transistor, de l'ordre de 100. Donc, un défaut de cet interrupteur est l'existence du courant Ib qui est absorbé par la base sur le signal de commande. Un autre défaut est que le potentiel sur l'émetteur est fonction du potentiel sur la base et du courant d'émetteur Ie. La variation de ce potentiel se fait selon une courbe logarithmique. L'écart de potentiel entre un faible et un fort courant sera d'environ 200 mV. Si, maintenant, le potentiel au collecteur est moins élevé qu'à la base, le transistor se trouve en mode de saturation. Dans ce mode, les relations précédentes ne sont plus valables. Le transistor accumule alors les charges électriques à l'instar d'une capacité. Lors du retour en mode passant non saturé, il faut un temps non négligeable pour évacuer ces charges, ce qui produit un retard à la commutation. Le transistor est considéré comme bloqué lorsque la tension Vbe est nulle. Lors du retour en mode passant, le déblocage nécessite une certaine durée qui introduit un retard. L'invention vise à remédier aux défauts expliqués ci-dessus. L'invention propose un montage de transistor de type différentiel, à faible consommation et à déblocage rapide des transistors. Le circuit électronique, selon un aspect de l'invention, est du type comprenant au moins une paire différentielle de transistors, un autre transistor, une source de courant, et une autre source de courant reliée au noeud commun aux émetteurs des transistors de ladite paire pour accélérer ladite charge des capacités parasites desdits transistors lors d'une commutation. Le circuit électronique, selon un aspect de l'invention, est du type comprenant au moins une paire différentielle de transistors, une source de courant, un transistor agissant en interrupteur et une autre source de courant. Les courants des émetteurs de la paire différentielle se partagent en deux composantes, d'une part le courant de la source reliée au noeud commun aux émetteurs de la paire différentielle, et d'autre part le courant traversant l'interrupteur. Le courant traversant l'interrupteur est celui de l'autre source lorsque l'interrupteur est passant. On parvient ainsi à quasiment supprimer le temps de déblocage du transistor et à diminuer fortement le temps de décharge des capacités parasites. La vitesse de fonctionnement du circuit est accélérée, tandis que la consommation globale est diminuée. Les variations de temps de propagation d'un signal sont fortement atténuées. Avantageusement, le courant de la source reliée au noeud commun aux émetteurs de la paire différentielle est proportionnel à celui de l'autre source. Dans un mode de réalisation de l'invention, le courant de la source est inférieur au courant de l'autre source. Le courant de la source peut être compris entre 5% et 25% du courant de l'autre source. Dans un mode de réalisation de l'invention, le circuit comprend une commande des transistors de la première paire apte à fournir des signaux inversés. Dans un mode de réalisation de l'invention, le circuit comprend deux paires différentielles de transistors, lesdites paires étant superposées de telle sorte que le noeud commun aux émetteurs des transistors de la première paire soit relié au collecteur d'un transistor de la deuxième paire et que le collecteur d'un transistor de la première paire soit relié au collecteur de l'autre transistor de la deuxième paire, la source de courant étant reliée au noeud commun aux émetteurs des transistors de la deuxième paire. Dans un mode de réalisation de l'invention, le circuit comprend une commande des transistors de la deuxième paire apte à fournir des signaux inversés. Dans un mode de réalisation de l'invention, le circuit comprend une impédance disposée entre une ligne d'alimentation et le collecteur du transistor de la première paire relié au collecteur de l'autre transistor de la deuxième paire. Dans un mode de réalisation de l'invention, le circuit comprend une impédance disposée entre une ligne d'alimentation et le collecteur du transistor de la première paire non relié au collecteur de l'autre transistor de la deuxième paire. Le circuit sera avantageusement réalisé en technologie intégrée. La porte logique, selon un aspect de l'invention, comprend un circuit électronique pourvu d'au moins une paire différentielle de transistors, d'un autre transistor, d'une source de courant et d'une autre source de courant reliée au noeud commun aux émetteurs des transistors de ladite paire pour accélérer la décharge de capacité parasite lors d'une commutation, ledit noeud commun étant relié au collecteur de l'autre transistor. Lesdits transistors peuvent être de type bipolaire ou encore de type MOS. Une telle porte logique peut avantageusement être incorporée dans une boucle à verrouillage de phase ou encore dans un système radiofréquence de téléphone mobile. La présente invention sera mieux comprise à la lecture de la description d'un mode de réalisation détaillé pris à titre d'exemple nullement limitatif et illustré par les dessins annexés, sur lesquels: -la figure 1 est un schéma d'un circuit électronique selon un aspect de l'invention; la figure 2 est un chronogramme de fonctionnement du circuit de la figure 1; et - les figures 3 et 4 montrent des variantes de la figure 1. Comme on peut le voir sur la figure 1, le circuit électronique 1, en général réalisé sous la forme d'un circuit intégré, est alimenté par une première tension d'alimentation Vdd et une seconde tension d'alimentation Vss. Dans le mode de réalisation représenté, la tension Vss est la tension de masse (0 Volt) et la tension Vdd est une tension positive par rapport à la masse. Le circuit 1 comprend une paire différentielle 2 pourvue de deux transistors bipolaires 3 et 4 montés en émetteur commun et commandés sur leurs bases respectives par les signaux complémentaires A et A. Une impédance 5 de valeur Z5 est montée entre le collecteur du transistor 3 et l'alimentation sous tension Vdd. De même, une impédance 6 de valeur Z6 est montée entre le collecteur du transistor 4 et l'alimentation sous tension Vdd. Le noeud commun aux émetteurs des transistors 3 et 4 est noté 7. En raison de la structure des transistors et des imperfections du circuit, une capacité parasite 8 existe entre le noeud 7 et la masse. Par ailleurs, le circuit 1 comprend deux sources de courant 9 et 10 dont la structure interne peut être réalisée de façon classique et n'est pas détaillée ici plus avant. On peut se reporter au document FR-A-2 849 123 pour trouver des exemples de réalisation de source de courant, notamment sous la forme de miroir de courant. La source de courant 9 est reliée, d'une part, au noeud 15, et, d'autre part, à l'alimentation sous tension Vss. La source de courant 10 est reliée, d'une part, au noeud 7, et, d'autre part à l'alimentation sous tension Vss. Le circuit comprend en outre une deuxième paire différentielle 12 pourvue d'un interrupteur 13 et d'un interrupteur 14, symbolisant une paire de transistors idéaux, commandés par les signaux de commande complémentaires B et B. Un noeud 15 est commun aux interrupteurs 13 et 14 et à la source de courant 9. L'autre connexion de l'interrupteur 13 est reliée au noeud 7 et l'autre connexion de l'interrupteur 14 est reliée au noeud 11. Le noeud commun à l'impédance 5 et au collecteur du transistor 3 est référencé 16. On note I13 le courant passant par l'interrupteur 13, I14 le courant passant par l'interrupteur 14, I3 le courant passant par le transistor 3, I4 le courant passant par le transistor 4 et I6 le courant passant par l'impédance 6. Enfin, on note V7, V11 et V16 les tensions aux noeuds 7, 11 et 16 respectivement. On obtient le chronogramme illustré sur la figure 2 lors du fonctionnement du circuit 1. Le circuit a deux signaux d'entrée A et B et deux signaux de sortie V16 et V11. Le signal B attaque les interrupteurs 13 et 14 qui vont conduire le courant I9 de la source de courant 9 par le transistor 13 si le signal B est à l'état haut et par le transistor 14 si le signal B est à l'état bas. Lorsque le signal B est à l'état bas, on a I13=0. Le signal A attaque la paire différentielle 2. Si I13 est nul, les transistors 3 et 4 sont bloqués. Lorsque les signaux A et B sont à l'état haut, le courant I3 est égal à la somme du courant I9 de la source de courant 9 et du courant de la source de courant 10 noté aI9 établi comme étant un certain pourcentage du courant I9, par exemple 10%. L'impédance 5 traversée par le courant I3 provoque une chute de tension. Le signal de sortie V16 est alors au niveau bas. L'autre signal de sortie V11 est au niveau haut. Le niveau haut sur la sortie est égal à la tension d'alimentation Vdd. Le niveau bas vaut Vdd-Z5(19+aI9), soit quelques centaines de millivolts plus bas que le niveau haut. Le noeud 7 peut prendre théoriquement trois niveaux. Les deux premiers niveaux se produisent quand le courant I3 est nul. Le noeud 7 va normalement suivre le potentiel de V16 ou de V11 suivant l'état du signal A. Toutefois, les transistors présentent des courants de fuite directs et inverses. Il existe alors toujours une tension résiduelle entre la base et l'émetteur d'un transistor. Le noeud 7 risquerait donc de mettre beaucoup de temps pour atteindre son point d'équilibre égal à la tension d'alimentation Vdd diminué de la tension base-émetteur résiduelle. Donc, lors de la commutation à l'état haut du signal B, le potentiel au noeud 7 risque de dépendre de la durée pendant laquelle le signal B est resté à l'état bas. Toutefois, la présence de la source de courant 10 permet de prélever du courant au noeud 7 et d'éviter ce phénomène. Le troisième état se produit lorsque le courant I13 est non nul. Alors, le potentiel au noeud 7 est égal à Vdd-Vbe avec Vbe la tension base-émetteur du transistor passant de la paire 2 et qui vaut environ 600 mV. Lorsque le signal A est à l'état haut et lorsque le signal B passe de l'état bas à l'état haut, le courant I13 va passer de 0 à I9, tandis que le courant I14, égal à I6, va passer de I9 à 0. Avant la commutation du signal B, I3 est égal à aI9, le transistor 3 étant déjà polarisé en mode passant. Le transistor 3 peut donc fournir un courant I3 égal à I9+aI9 de façon extrêmement rapide. La présence de la source de courant 10 permet de contrôler la tension au noeud 7. En raison de la présence de la capacité 8, après commutation du signal B à l'état haut, une partie du courant I13 risquerait de servir à débloquer le transistor 3 et à décharger la capacité 8. Le temps de décharge de la capacité 8 dépend du potentiel initial du noeud 7 susceptible d'introduire un retard variable sur la commutation du courant I3 et de la tension V16. Ainsi, la source de courant 10 permet, en tirant en permanence un courant sur le noeud 7, de maintenir le transistor 3 à état non bloqué. Il en va de même du transistor 4 lors de la commutation suivante. On choisira de préférence un coefficient a de valeur faible pour avoir une faible variation de l'état haut de la tension V16 suivant l'état du signal A. En effet, si le courant I13 est nul, le courant I3 peut être nul ou égal à aI9 suivant que le signal A est à l'état bas ou à l'état haut respectivement. Grâce au courant aI9, le potentiel du noeud 7 est égal à la tension d'alimentation Vdd diminuée de la tension base d'émetteur Vbe du transistor de la paire 2 maintenue à l'état passant et n'est pas fonction de la durée de maintien à l'état bas du signal B. Comme la tension base-émetteur d'un transistor à l'état passant varie en fonction du logarithme du courant, ladite tension base-émetteur varie peu lorsque le courant I3 ou respectivement I4 commute de aI9 à (a+1)I9. Cet écart étant faible, il n'y a besoin que d'une faible quantité de charges pour modifier la tension aux bornes de la capacité parasite 8. En d'autres termes, lorsque les signaux A et B sont à l'état bas, le transistor 4 et l'interrupteur 14 sont passants et le transistor 3 et l'interrupteur 13 sont bloqués. Les courants I3 et I13 sont donc égaux aux courants de fuite. Le courant I14 est égal au courant I9, le courant I4 est égal à aI9 auquel s'ajoute le courant de fuite de l'interrupteur 13. Le courant I6 est sensiblement égal à (a+1)I9, la tension de sortie V16 est à l'état haut. La tension de sortie V11 est à l'état bas en raison de la chute de tension provoquée par le passage du courant I6 dans l'impédance 6. Le noeud 7 est à une tension plutôt élevée en raison de la faible valeur du courant I4 du même ordre de grandeur que le courant aI9. Lorsque le signal A est à l'état haut et que le signal B est à l'état bas, les courants I13 et I14 sont modifiés par rapport au cas précédent. Le transistor 3 est polarisé en mode passant non saturé avec un courant I3 égal à aI9, auquel peut s'ajouter le courant de fuite de l'interrupteur 13. Le transistor 4 étant bloqué, le courant I4 est égal au courant de fuite dudit transistor 4. Le courant I6 est sensiblement égal à I9. La tension au noeud 7 reste relativement élevée. La tension de sortie V16 baisse très légèrement en raison du passage dans l'impédance 5 d'un courant I3 augmenté de aI9, tandis que la tension V11 restant à l'état bas augmente très légèrement en raison de la diminution du courant I6 de la valeur aI9. Lorsque les signaux A et B sont à l'état haut, le courant I13 est à l'état haut, tandis que le courant I14 est à l'état bas. Le courant I3 passe à l'état haut et est sensiblement égal à (a+1)I9. Le courant I4 reste à l'état bas. Le courant I6 passe à l'état bas, le transistor 4 et l'interrupteur 14 étant bloqués. En raison de la chute de tension dans l'impédance 5 due au courant I3 de valeur élevée, la tension au noeud 7 passe à un état bas. La tension de sortie V16 passe également à un état bas, tandis que la tension V11 passe à un état haut. Lorsque le signal A passe à l'état bas, le signal B restant à l'état haut, le courant I3 passe à l'état bas et le courant I4 passe à l'état haut. Les courants I13 et I14 ne sont pas modifiés par rapport au cas précédent. Le courant I6 passe à un état haut et est sensiblement égal à (1+a)I9. La tension au noeud 7 reste à un état bas en raison de la chute de tension provoquée par le courant I6 dans l'impédance 6. La tension V16 passe à un état haut et la tension V11 passe à un état bas. Grâce à l'invention, on dispose d'un circuit formant une porte logique, de type NAND. Pour des raisons de simplicité du dessin, l'inverseur prévu entre les bases des transistors 3 et 4 et l'inverseur prévu entre les bases pour le contrôle des interrupteurs 13 et 14 n'ont pas été représentés. Bien entendu, le circuit conforme à l'invention peut être réalisé avec des transistors MOS. Le fonctionnement sera alors identique. Il suffit pour la compréhension de remplacer les termes base, collecteur et émetteur par les termes grille, drain et source. L'invention s'applique naturellement à d'autres types de portes logiques que l'on peut obtenir, par exemple, en inversant les signaux d'entrée A et A, B et B, ou en reliant l'interrupteur 14 au noeud 16 au lieu du noeud 11. Grâce à la source de courant 10, le temps de propagation de la porte logique est constant, le temps de déblocage du transistor 3 ou 4 est supprimé, et le temps de décharge de la capacité parasite 8 est fortement diminué. Il est donc possible de faire fonctionner la porte logique à une fréquence plus élevée tout en diminuant sa consommation globale et en atténuant fortement les variations de temps de propagation dues au maintien dans un état logique antérieur. Sur la figure 3, est représenté un mode de réalisation simplifié dans lequel le circuit est dépourvu de l'interrupteur 14, la source de courant 9 étant reliée à l'interrupteur 13 et à d'autres éléments, non représentés, par l'intermédiaire d'un conducteur 17. Le mode de fonctionnement peut être dérivé de celui décrit ci-dessus. Le mode de réalisation illustré sur la figure 4 diffère de celui illustré sur la figure 1, en ce qu'un troisième étage différentiel 18 est prévu. Le troisième étage différentiel 18 est de structure semblable à celle du deuxième étage différentiel 12. Le troisième étage différentiel 18 comprend deux interrupteurs 19 et 20, tels que des transistors bipolaires ou des transistors MOS montés à émetteur commun et commandés par deux signaux complémentaires C et C. L'interrupteur 19 est relié au noeud 15 du deuxième étage différentiel 12. L'interrupteur est relié au noeud 11. Le noeud 21 commun aux interrupteurs 19 et 20 est relié à la source de courant 9 de courant I9. Le noeud 15 de la paire différentielle 12 est relié à une source de courant 22 de courant (3I9. On peut avoir a=(3, de façon que les courants des sources de courant 10 et 22 soient égaux. Les coefficients a et (3 seront généralement compris entre 5 et 25%, par exemple de l'ordre de 10%. Le circuit illustré sur la figure 4 permet de réaliser une porte logique à trois entrées. Il est possible de modifier la table de vérité d'une telle porte logique en reliant l'interrupteur 20 au noeud 16 ou encore au noeud 7 à la place de la connexion au noeud 11. Enfin, pour modifier la table de vérité de la porte logique, on peut également prévoir de relier le collecteur du transistor 14 au noeud 16. La source de courant 22 permet de polariser en mode passant le transistor 13 ou respectivement l'interrupteur 14 selon le niveau du signal B lorsque le signal C est au niveau bas, et donc que l'interrupteur 19 est un circuit ouvert. La source de courant 10 permet de polariser le transistor 3 ou le transistor 4 suivant le niveau du signal A lorsque le signal B est à nouveau bas et donc que l'interrupteur 13 est un circuit ouvert. De tels circuits pourront avantageusement être utilisés pour réaliser des portes à commande en tension, généralement appelées ECL (acronymes de l'anglais Emitter Coupled Logic ) ou des portes à commande en courant, généralement dénommées CML (acronymes de l'anglais Current Mode Logic ). Ces portes pourront être utilisées en particulier pour réaliser un diviseur de boucle à verrouillage de phase de rang variable, en particulier pour des fréquences élevées, typiquement de 0,9 à 20 GHz. REVENDICATIONS 1-Circuit électronique (1), du type comprenant au moins une paire différentielle (2) de transistors (3, 4), un autre transistor, et une source de courant (9), caractérisé par le fait qu'il comprend une autre source de courant (10) reliée au noeud commun (7) aux émetteurs des transistors de ladite paire (2) pour accélérer la décharge de capacités parasites (8) lors d'une commutation. 2-Circuit selon la revendication 1, caractérisé par le fait que l'autre source de courant (10) est proportionnelle à la source de courant (9) reliée au noeud commun aux émetteurs des transistors de ladite paire (2). 3-Circuit selon la revendication 1 ou 2, caractérisé par le fait que le courant de l'autre source de courant (10) est inférieur au courant de la source de courant (9). 4-Circuit selon la revendication 3, caractérisé par le fait que le courant de l'autre source de courant (10) est compris entre 5% et 25% du courant de la source de courant (9). 5-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend une commande des transistors de la première paire apte à fournir des signaux inversés. 6-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend deux paires différentielles de transistors, lesdites paires étant superposées de telle sorte que le noeud commun (7) aux émetteurs des transistors de la première paire (2) soit relié au collecteur d'un transistor (13) de la deuxième paire (12) et que le collecteur d'un transistor (4) de la première paire (2) soit relié au collecteur de l'autre transistor (14) de la deuxième paire (12), et une source de courant (2) reliée au noeud commun aux émetteurs des transistors de la deuxième paire (12). 7-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend une commande des transistors de la deuxième paire apte à fournir des signaux inversés. 8-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend une impédance (6) disposée entre une ligne d'alimentation et le collecteur du transistor (4) de la première paire relié au collecteur de l'autre transistor (14) de la deuxième paire (12). 9-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend une impédance (5) disposée entre une ligne d'alimentation et le collecteur du transistor (3) de la première paire (2) non relié au collecteur de l'autre transistor de la deuxième paire. 10-Circuit selon l'une quelconque des revendications précédentes, caractérisé par le fait qu'il comprend une troisième paire différentielle de transistors montés à émetteur commun, le collecteur de l'un des transistors étant relié au noeud commun aux émetteurs des transistors de la deuxième paire. 11-Porte logique comprenant un circuit selon l'une quelconque des revendications précédentes.