Brevet FR2859813A1 — publié le 20050318

ARCHITECTURE EEPROM ET PROTOCOLE DE PROGRAMMATION La présente invention concerne les circuits de mémoire non volatile à semi-conducteurs programmable page mode dans lesquels une pluralité de mots ou d'octets de données peut être programmée une fois, et leurs procédés de fonctionnement. Une cellule de mémoire non-volatile effaçable et programmable électriquement (EEPROM) typique retient des données binaires en stockant une quantité de charge électrique sur une structure à grille flottante dans des transistors MOS. Par convention, une grille flottante chargée représente l'état logique "1" (état effacé) alors qu'une grille flottante non chargée représente l'état logique "0" (état programmé). Pour infuser la grille flottante d'un transistor MOS avec des électrons (c'est- à-dire pour effacer), une haute tension Vpp est appliquée à sa grille tandis que sa source est reliée à la masse. Une grille flottante chargée augmente la tension seuil du transistor. Pour décharger le dispositif de grille flottante (c'est-à-dire programmer), Vpp est appliqué à son drain et sa grille est reliée à la masse. La figure 1 montre comment les transistors à grille flottante 10 sont reliés typiquement à une matrice mémoire EEPROM 22. Chaque transistor à grille flottante 10 est apparié avec un transistor d'accès 12, formant une cellule de mémoire, dans laquelle la source du transistor d'accès 12 est reliée au drain du transistor à grille flottante 10. Le drain du transistor d'accès 12 est branché sur une ligne de bit 16 qui est commune aux drains de tous les transistors d'accès 12 dans la même colonne. Un verrouillage 24 de colonne de données est relié à une extrémité de la ligne de bit 16 et un transistor de sélection de ligne de bit 28 est relié à l'autre extrémité. La grille du transistor d'accès 12 est reliée à une ligne de mot 20 qui est commune aux grilles de tous les transistors d'accès 12 dans la même rangée. Les transistors à grille flottante 10 dans chaque rangée sont typiquement subdivisés en groupes de tailles d'octets et de mots et les grilles des transistors à grille flottante 10 dans chaque groupe sont reliées à la source d'un transistor de sélection de mot 14. Le drain du transistor de sélection de mot 14 se relie à une ligne Vref 18 qui fournit une tension de référence stable à la cellule de mémoire pendant la lecture ou se relie au Vpp pendant l'effacement. Une extrémité de la ligne Vref 18 est reliée à un verrouillage de colonne Vref 26 et l'autre extrémité est reliée à un transistor 30 qui est commandé par un décodeur d'adresse 42. La grille du transistor de sélection de mot 14 est reliée à la ligne de mot 20. La programmation de la cellule de mémoire se produit en trois étapes: charger, effacer et écrire. Lors de l'étape de chargement, un décodeur d'adresse Y 44 reçoit une adresse codée et envoie une adresse décodée 42 au bloc de sélection de ligne de bit 32, mettant en position marche des transistors de sélection de ligne de bit sélectionnés 28, qui fournit une connexion directe entre les verrouillages de colonnes sélectionnés 25 et le terminal d'entrée de données 38 sélectionné. La connexion permet aux signaux dans le terminal d'entrée de données 38 d'être appliqués aux lignes de bits sélectionnées 16. Avec un signal affirmé appliqué au terminal de chargement 46 des verrouillages de colonne 24, les signaux de données du terminal d'entrée de données 38 sont verrouillés sur les verrouillages de colonne 24. Lors de l'étape d'effacement, des électrons sont injectés dans la structure à grille flottante en maintenant les grilles du transistor à grille flottante 10 à une haute tension Vpp, tout en mettant à la masse son drain. Le Vpp est fourni par le verrouillage de colonne Vref 26 à travers le transistor de sélection de mot 14. A la fois le transistor de sélection de mot 14 et le transistor d'accès 12 sont mis en marche par un décodeur d'adresse X 50 via la ligne de mot 20. Une fois que le contenu des cellules de mémoire sélectionnées est effacé, il est prêt à être écrit. Pendant l'étape d'écriture, le décodeur d'adresse X 50 continue à appliquer un Vpp à haute tension aux grilles des transistors de sélections de mot 14 et aux transistors d'accès 12. En même temps, le verrouillage des colonnes de ligne de bit 24 applique une haute tension vpp ou une impédance élevée aux lignes de bits sélectionnées 16 dépend de si les données stockées sont une logique "0" ou une logique "1". Quand un Vpp est exercé sur la ligne de bit 16, des charges d'électron sont extraites à partir de la structure à grille flottante des transistors à grille flottante 10 sélectionnés, programmant ainsi le transistor 10 pour le stockage d'une logique "0". Quand une impédance élevée soumet sur la ligne de bit 16, rien n'arrivera au transistor à grille flottante 14 qui maintiendra son état d'effacement à la logique "1". Dans une opération de lecture, le décodeur d'adresse X 50 et le décodeur d'adresse Y 44 précise l'emplacement de mémoire. Les contenus de mémoire dans la mémoire spécifiée sont alors présentés sur la ligne de bit 16. Un amplificateur de lecture 36 relié à une extrémité de la ligne de bit détecte le signal de données et l'envoie à un terminal de sortie 37. A partir de la description ci-dessus, il devrait être clair que l'opération de chargement et de lecture nécessite le service du décodeur d'adresse Y 44, la ligne de bit 16, le circuit de sélection de ligne de bit 32 et par conséquent les deux étapes ne peuvent pas être effectuées simultanément. Toutefois, il serait souhaitable d'avoir un système dans lequel l'opération de chargement et de lecture peut être effectuée simultanément, accélérant ainsi les processus d'accès mémoire. La présente invention permet le chargement et la lecture simultanés d'une structure de mémoire par (1) une combinaison fournissant deux décodeurs d'adresse Y séparés de Y, l'un relié à un circuit de sélection de ligne de bit à des fins lecture et l'autre relié à un circuit de verrouillage de colonne seulement à des fins de chargement, et (2) reliant le terminal d'entrée de données directement et exclusivement au circuit de verrouillage de colonne, libérant ainsi des lignes de bits pour l'opération de lecture. La figure 1 est un schéma de principe de circuit représentant une structure de matrice mémoire de l'art antérieur; La figure 2 est un schéma de principe qui a incarné les enseignements de la présente invention; La figure 3 est un schéma de circuit représentant un mode de réalisation préféré d'un verrouillage de colonne qui est représenté sur la figure 2. La présente invention profite du fait que l'étape de chargement de l'opération de programmation ne nécessite pas d'accès soit à la matrice mémoire, les lignes de bits ou le circuit de sélection de ligne de bit. Tout ce dont elle a vraiment besoin est que le terminal d'entrée de données soit relié au verrouillage de colonne, avec les verrouillages de colonne servis par un décodeur Y distinct. Sur la figure 2, qui représente un mode de réalisation de la présente invention, un terminal d'entrée de données 64 est relié exclusivement à un circuit de verrouillage de colonne 60. Des signaux de données sont chargés à partir du terminal d'entrée de données directement dans les verrouillages de colonne sélectionnés dans le circuit de verrouillage de colonne selon l'adresse décodée fournie par un premier décodeur d'adresse Y 62, qui reçoit son entrée d'adresse à partir d'un premier bus d'adresses Y 80. Le circuit de verrouillage de colonne 60 est relié à un circuit de sélection de ligne de bit 70 par une pluralité de lignes de bits 68 via une matrice mémoire 66. Différentes cellules de mémoire dans la matrice mémoire 66 sont sélectionnées pour lire par le circuit de sélection de la ligne de bit 70 et un décodeur d'adresse X 84. Le circuit de sélection de ligne de bit est relié à un second décodeur d'adresse Y 72, qui fournit des adresses décodées Y à des fins de lecture des cellules de mémoire. Un bloc Vref 74 relié au circuit de sélection de ligne de bit 70 fournit des tensions de référence à la matrice mémoire 66. Un amplificateur de lecture 76 relié au circuit de sélection de ligne de bit 70 détecte des signaux de données stockés dans des cellules de mémoire et envoie des signaux détectés vers l'extérieur via un terminal de sortie de données 78. La disposition structurelle représentée sur la figure 2 permet le chargement du circuit de verrouillage de colonne 60 sans la matrice mémoire 66, les lignes de bits 68 et le circuit de sélection de ligne de bit 70, permettant ainsi l'accès à la matrice mémoire 66 par l'amplificateur de lecture 76 à des fins de lecture. La figure 3 représente un mode de réalisation préféré d'un verrouillage de colonne qui a une section 90 de basse tension et une section 92 de haute tension. La section 90 de basse tension comprend une grille 94 de passage de basse tension reliée à un circuit de verrouillage 96. La grille 94 de passage, étant mise en position marche arrêt par un signal 98 de chargement, relie le circuit 96 de verrouillage à un terminal d'entrée de données 100 quand elle est en marche. La section à haute tension 92 relie le circuit de verrouillage 96 dans la section 90 de haute tension via une première grille de passage de haute tension 102, qui est mise en position marche arrêt via des signaux de commande DataCntl 104 reçus à sa grille. La section à haute tension 92 comprend un convertisseur de niveau 118 de niveau qui se compose d'un premier transistor DMOS à haute tension 108, d'un second transistor PMOS à haute tension 110 et d'un transistor NMOS à haute tension 112. Le convertisseur de niveau 118 contrôle la tension présentée à son noeud entrée-sortie 120 par le verrouillage 96 et commute entre Vpp et la masse. Si une logique "1" est stockée dans le verrouillage 96 et qu'elle est présentée au noeud entrée-sortie 120 par un premier transistor de passage à haute tension activé 104, le convertisseur de niveau appliquerait un Vpp à haute tension à son noeud entrée-sortie 120. Un premier transistor de décharge 114 est relié au noeud entrée-sortie 120 du convertisseur de niveau 118 par son drain tandis que sa source est reliée à la masse. Le premier transistor de décharge 114 est commandé par une ligne de signal Dis BL cntl 124 reliée à sa grille. Un second transistor de passage à haute tension 106 est relié au noeud entréesortie 120 du convertisseur de niveau 118 par sa grille. Le drain du second transistor de passage à haute tension 106 est relié au Vpp tandis que sa source est reliée à la ligne de bit 122. Un second transistor de décharge 116 est relié à la ligne de bit 122 par son drain tandis que sa source est reliée à la masse. Le second transistor de décharge 116 est activé par une ligne de signal Dis_BL 126 reliée à sa grille. Pendant le chargement du verrouillage de colonne, seule la section 90 de basse tension est utilisée. Pour charger, des données sont présentées par le terminal d'entrée de données 100 au drain du transistor de passage de basse tension 94 tandis qu'un signal de chargement 98 est présenté à sa grille. Le signal de chargement 98 peut être émis par le premier décodeur d'adresse Y 62 représenté sur la figure 2 après avoir reçu un signal d'adresse du premier bus d'adresse Y 80. Quand le transistor de passage de basse tension 94 est activé, cela permet à des données au terminal d'entrée de données 100 d'être sauvegardées sur le circuit de verrouillage 96. En même temps, un signal de logique haut est envoyé à la grille du premier transistor de décharge 114, faisant passer à l'état bas le noeud entrée-sortie 120, garantissant ainsi que le second transistor de passage à haute tension 106 reste à l'arrêt, ce qui déconnecte le Vpp de la ligne de bit 122. En outre, un signal de logique bas est envoyé à la grille du second transistor de décharge 116, maintenant le second transistor de décharge à haute tension 116 à l'arrêt, permettant ainsi une lecture libre des cellules de mémoire via les lignes de bits 122. Etant donné que le chargement ne dépend pas de la capacité de la ligne de bit, cela rend l'opération de chargement plus rapide et la capacité de mémoire insensible. Pendant une étape d'écriture de l'opération de programmation, un signal de logique haut 104 est envoyé à la grille du premier transistor de passage à haute tension 102, reliant ainsi la section de basse tension 90 à la section à haute tension 92. Selon la valeur de tension présenté au noeud entrée-sortie 120, qui correspond au stockage de valeur dans le verrouillage 96, le convertisseur de niveau 118 commute à une haute tension Vpp ou maintient une tension masse à son n ud entrée-sortie 120. Par exemple, si une logique "1" est stockée dans le verrouillage 96, le convertisseur de niveau 118 commutera, faisant passer à un état haut son n ud entrée-sortie 120, mettant ainsi en position marche le second transistor de passage à haute tension 106, qui permet à un Vpp à haute tension d'être transmis à la ligne de bit 122. Avec un Vpp à haute tension présenté sur la ligne de bit 122, une logique "0" est écrite sur la cellule de mémoire ciblée. Alternativement, si une logique "0" est stockée dans le verrouillage 96, le convertisseur de niveau 118 ne commutera pas, et ainsi le second transistor de passage à haute tension 106 restera en position arrêt, déconnectant la ligne de bit 122 du Vpp à haute tension. Dans ce cas, la mémoire ciblée n'est pas écrite et elle maintient sa valeur effacée de la logique "1". Pour réinitialiser les verrouillages de colonne, le terminal d'entrée de données 100 présente une logique "1" tandis que le transistor de passage à basse tension 94 est mis en marche par un signal affirmé dans la ligne de signal de chargement 98. Simultanément, à la fois le premier et le second transistor de décharge 114 et 116 sont mis en marche pour décharger n'importe quelle tension de haute tension au noeud entrée- sortie 120 du convertisseur de niveau 118 et à la ligne de bit 122 respectivement. REVENDICATIONS 1. Circuit de mémoire EEPROM, comprenant: une matrice de cellules de mémoire (66) pour le stockage des données numériques, ladite matrice branchée à une pluralité de lignes de bits, lesdites lignes de bits reliées à un circuit de sélection de ligne de bit (70) à une extrémité et à un circuit de verrouillage de colonne (60) à l'autre extrémité ; un premier décodeur d'adresse (62) relié audit circuit de verrouillage de colonne; un second décodeur d'adresse (72) relié audit circuit de sélection de ligne de bit; un amplificateur de lecture (76) relié audit circuit de sélection de ligne de bit (70) ; et un terminal d'entrée de données (64) relié directement audit circuit de verrouillage de colonne (60) sans passer à travers lesdites lignes de bits, moyennant quoi le chargement dudit circuit de verrouillage de colonne (60) par ledit terminal d'entrée de données (64) et la lecture de ladite matrice mémoire (66) par ledit amplificateur de lecture (76) peuvent être effectués simultanément. 2. Circuit de mémoire EEPROM selon la revendication 1, dans lequel chacune desdites cellules de mémoire est composée d'un transistor de sélection et d'un transistor à grille flottante reliés en série entre une ligne de bit et la masse. 3. Circuit de mémoire EEPROM selon la revendication 1, 30 dans lequel ledit circuit de verrouillage de colonne (60) comprend une pluralité de verrouillages de colonne, chacun ayant une section de basse tension (90) et une section de haute tension (92), moyennant quoi le chargement desdits verrouillages de colonne utilise des composants dans ladite section de basse tension (90) seulement. 4. Circuit de mémoire EEPROM selon la revendication 3, dans laquelle ladite section (90) de basse tension dudit verrouillage de colonne comprend une grille de passage (94) à basse tension ayant un drain relié à un terminal d'entrée de données et une source reliée à une entrée d'un verrouillage (96), moyennant quoi un signal de déclenchement à la grille (94) dudit transistor mettrait en marche ledit transistor de passage à basse tension, permettant à des données dans ledit circuit d'entrée de données d'être stocké dans ledit verrouillage (96). 5. Circuit de mémoire EEPROM selon la revendication 4, 20 dans laquelle ladite grille de passage à basse tension est un transistor NMOS. 6. Circuit de mémoire EEPROM selon la revendication 3, dans laquelle ladite section à haute tension (92) dudit verrouillage de colonne comprend un convertisseur de niveau ayant un noeud entrée-sortie qui est relié à une sortie dudit verrouillage dans ladite section à basse tension (90) via un premier transistor de passage à haute tension, moyennant quoi ledit convertisseur de niveau commuterait entre une haute tension (92) et la masse selon le signal qu'il a détecté audit noeud entrée-sortie, ledit noeud entrée-sortie se relie en outre à la grille d'un second transistor de passage à haute tension qui a un drain relié à une source à haute tension et une source reliée à ladite ligne de bit moyennant quoi quand ledit convertisseur de niveau affirme un signal à haute tension à son n ud entrée-sortie, une haute tension est appliquée à ladite ligne de bit via ledit second transistor de passage à haute tension. 7. Circuit de mémoire EEPROM selon la revendication 6, ledit convertisseur de niveau comprenant un premier et un second transistor PMOS, lesdits transistors PMOS ayant une source se relient à une source à haute tension, la grille dudit second transistor PMOS et le drain dudit premier transistor PMOS étant reliés audit noeud entrée- sortie, la grille dudit premier transistor PMOS étant relié au drain dudit second transistor PMOS, qui est également relié à la source d'un premier transistor NMOS, la grille dudit premier transistor de NMOS étant reliée audit noeud entrée-sortie tandis que le drain dudit premier transistor NMOS est relié à la masse. 8. Circuit de mémoire EEPROM selon la revendication 6, dans laquelle ledit noeud entrée-sortie (120) dudit convertisseur de niveau (118) est également relié au drain d'un premier transistor de décharge (114), la source dudit premier transistor de décharge (114) étant reliée à une masse et la grille dudit premier transistor de décharge (114) étant relié à une ligne de signal (124) qui fournirait un signal affirmé pour garantir une tension masse audit noeud entrée-sortie (120) dudit convertisseur de niveau (118) pour permettre la lecture de ladite matrice mémoire (66). 9. Circuit de mémoire EEPROM selon la revendication 6, dans laquelle ladite source dudit second transistor de passage (116) à haute tension est reliée au drain d'un second transistor de décharge de décharge (116), ledit second transistor de décharge (116) ayant une source reliée à la masse et une grille reliée à une ligne de signal (126) qui fournirait un signal affirmé pour garantir une tension neutre à ladite ligne de bit pendant une opération de réinitialisation. 10. Procédé de chargement et de lecture d'une matrice de cellules de mémoire EEPROM comprenant les étapes consistant à : a) recevoir un signal de chargement et une adresse de mémoire de chargement; b) recevoir un signal de lecture et une adresse de mémoire de lecture; c) envoyer ladite adresse de mémoire de chargement à un premier décodeur d'adresse (62) qui est relié directement à une pluralité de verrouillages de colonne (60) ; d) envoyer ladite adresse de mémoire de lecture à un second décodeur d'adresse (72) qui est relié directement à un circuit de sélection de ligne de bit (70) ; e) sélectionner des verrouillages de colonne qui sont reliés aux colonnes des cellules de mémoire qui sont indiquées par l'adresse de mémoire de chargement décodée; f) sélectionner les lignes de bits qui sont reliées aux cellules de mémoire qui sont indiquées par l'adresse de mémoire de lecture décodée; g) lire le contenu desdites cellules de mémoire indiquées par ledit second décodeur d'adresse via un circuit de détection relié auxdites lignes de bits sélectionnées; h) transférer des données d'une pluralité de terminaux de données auxdits verrouillages de colonne indiqués par ledit premier décodeur d'adresse, lesdits terminaux de données étant reliés directement auxdits verrouillages de colonne sans aucun raccordement auxdites lignes de bits, dans lequel la séquence de lecture (étapes b, d, f et g), et la séquence de chargement (étapes a, c, e et h), sont exécutées indépendamment les unes des autres. 11. procédé selon la revendication 10, dans lequel ladite étape de transfert de données à partir d'une pluralité de terminaux de données audit verrouillage de colonne comprenant en outre une étape de chargement desdites données dans un verrouillage à basse tension. 12. procédé selon la revendication 11, dans lequel ladite étape de lecture du contenu desdites cellules de mémoire comprenant en outre les étapes consistant à : a) relier ledit verrouillage à basse tension à l'entrée d'un convertisseur de niveau à haute tension; b) avoir la sortie dudit convertisseur de niveau à haute tension étant sensible au contenu dudit verrouillage à basse tension; et c) avoir la sortie dudit convertisseur de niveau à haute tension qui commande l'activation d'une grille de passage à haute tension qui relie une source à haute tension à une ligne de bit.