Brevet FR2864337A1 — publié le 20050624

STRUCTURE DE TEST POUR CIRCUIT INTÉGRÉ La présente invention concerne le domaine des circuits intégrés et plus particulièrement le test de circuits intégrés pour détecter d'éventuels défauts dans le processus de fabrication. L'invention vise plus particulièrement la détection d'erreurs intervenant dans les étapes d'interconnexion des différents dispositifs intégrés (généralement appelées par l'appellation anglosaxone "backend"). Il est connu de fabriquer, en même temps que des circuits intégrés ou dans des plaquettes test, des structures logiques répétitives permettant de valider ou non une technologie, c'est-à-dire une succession d'étapes de fabrication pour la réalisation des dispositifs actifs ("frontend"). Par exemple, on prévoit des puces test dans des lignes de découpe de la plaquette de silicium ou des cellules de taille plus importante dédiées au test (macrotest). Dans la réalisation de dispositifs mémoire, on valide les dispositifs fabriqués en mémorisant, dans le réseau mémoire, un motif test afin de comparer, par une lecture, sa mémorisation correcte. Une telle technique n'est toutefois pas adaptée au test de circuits en logique câblée exécutant des calculs. Pour ces derniers, on utilise généralement des chaînes d'inverseurs auxquelles on applique une information en entrée afin de vérifier que l'information fournie en sortie correspond bien à la logique imposée par la chaîne. Une telle solution est très limitée dans le type de défauts susceptibles d'être détectés. En particulier, on ne peut détecter que la validité du résultat final fourni et il n'est pas possible d'analyser d'éventuels défauts intermédiaires se produisant notamment dans la vitesse de propagation de l'information. De tels défauts sont généralement liés à des imperfections dans les interconnexions des portes logiques et peuvent être préjudiciables au fonctionnement du dispositif concerné ou à celui d'autres dispositifs auxquels il est connecté. On a généralement besoin d'effectuer des tests à différents stades de la conception et de la fabrication d'un dispositif intégré dans une technologie donnée. Tout d'abord, on cherche à valider cette technologie au moyen de véhicules test (plaquettes dédiées au test). Puis, d'autres tests sont effectués pour valider les circuits produits. Enfin, des tests peuvent être effectués pendant la vie du produit pour valider son fonctionnement. On souhaite généralement disposer de résultats de test comparables entre les différents stades. La présente invention vise à proposer une nouvelle structure de test à intégrer lors de la fabrication de composants semiconducteurs. L'invention vise plus particulièrement à proposer une structure de test qui permette une analyse des défauts susceptibles de se produire dans les étapes d'interconnexion des dispositifs intégrés. L'invention vise également à proposer une structure compatible avec une analyse des étapes de fabrication de composants actifs. La présente invention vise à proposer une structure de test ainsi qu'une méthode compatibles avec un test à différents 35 stades de conception et de fabrication d'un produit. Pour atteindre ces objets ainsi que d'autres, la présente invention prévoit une cellule de test intégré réalisant une fonction de mémoire volatile, caractérisée en ce qu'elle comporte des moyens de transformation en cellule auto- oscillante. Selon un mode de réalisation de la présente invention, la cellule comporte, entre deux bornes d'entrée/sortie: une première branche comprenant un premier inverseur; et une deuxième branche comprenant au moins deux inverseurs en série, et des moyens pour fonctionnellement court-circuiter au moins un inverseur de façon à ce que la deuxième branche n'en comporte plus qu'un. Selon un mode de réalisation de la présente invention, ladite deuxième branche comprend un inverseur trois états en série avec un inverseur deux états, et une porte de transmission en parallèle avec l'inverseur trois états. Selon un mode de réalisation de la présente invention, une cellule destinée à être associée à d'autres cellules dans un réseau matriciel comprend en outre deux portes de transmission capables de connecter la cellule à des lignes de bits directes et complémentées. Selon un mode de réalisation de la présente invention, la cellule comprend en outre une porte ET de fourniture de signaux de configuration de la cellule en mode oscillateur ou en mode mémoire volatile. L'invention prévoit également une structure de test comprenant une pluralité de cellules, implantée dans un chemin de découpe d'une plaquette semiconductrice dans laquelle sont formées des puces de circuit intégré. L'invention prévoit également une structure de test comprenant une pluralité de cellules implantées dans plusieurs puces de circuit intégré réalisées sur une même plaquette semiconductrice. Selon un mode de réalisation de la présente invention, la structure de test comprend au moins deux familles distinctes de cellules de test qui se différencient par les niveaux de métallisation dans lesquels sont interconnectés les inverseurs des cellules. L'invention prévoit également un procédé de test d'un circuit intégrant au moins une structure de test, consistant à effectuer successivement un test statique du plan mémoire formé par la structure et un test dynamique de la fréquence 10 d'oscillation des cellules. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 représente, de façon très schématique et fonctionnelle un mode de réalisation d'une cellule de test selon la présente invention; la figure 2 représente le schéma électrique équivalent 20 d'un mode de réalisation préféré d'une cellule de test selon la présente invention; la figure 3 représente un schéma électrique détaillé d'une cellule selon la figure 2 réalisée en technologie CMOS; la figure 4 représente un mode de réalisation d'un étage de génération d'un signal de sélection de la cellule de la figure 3; la figure 5 représente un mode de réalisation d'un étage de sélection entre un fonctionnement statique et un fonctionnement dynamique de la cellule de la figure 3; les figures 6A et 6B illustrent, de façon très schématique, un exemple de différenciation entre deux cellules de test selon la présente invention pour extraire une information relative aux interconnexions; et la figure 7 représente un mode de réalisation d'un 35 réseau de cellules mémoire selon l'invention. Les mêmes éléments ont été désignés par les mêmes références aux différentes figures. Pour des raisons de clarté, seuls les éléments et les étapes qui sont nécessaires à la compréhension de l'invention ont été représentés aux figures et seront décrits par la suite. En particulier, l'exploitation des résultats de test et les conséquences tirées de ces résultats ne font pas l'objet de l'invention. Une caractéristique de la présente invention est de proposer une cellule de test capable de fonctionner à la fois en cellule de test statique et en cellule de test dynamique. La figure 1 représente, de façon très schématique et fonctionnelle, un mode de réalisation d'une cellule 10 de test intégrée selon l'invention. Une telle cellule ccuporte deux branches parallèles entre deux noeuds 1 et 2 d'entrée/sortie. Une première branche comporte un inverseur 3 tandis qu'une deuxième branche comporte un inverseur 4 connecté dans le sens opposé par rapport à l'inverseur 3 et, en série avec l'inverseur 4, au moins un inverseur 5. Dans le mode de réalisation de la figure 1, l'inverseur 5 (ou la série d'inverseurs en série correspondante) est court-circuitable au moyen d'un interrupteur 6 commandable par un signal CTRL. Le rôle de l'interrupteur 6 est, lorsqu'il est fermé, de placer la cellule dans une fonction de cellules SRAM pour un test statique. Par contre, lorsque l'interrupteur 6 est ouvert, la cellule a, en étant alimentée, un fonctionnement d'oscillateur en anneau permettant un test dynamique. Le fait que la cellule puisse osciller de façon autonome permet de vérifier que la fréquence d'oscillation du signal fourni sur les bornes 1 et 2 est conforme à la fréquence attendue, par exemple, obtenue par simulation. De plus, on peut mesurer l'amplitude de la variation de fréquence. La figure 2 représente un mode de réalisation préféré d'une cellule de test 10 selon l'invention. Cette cellule reprend les éléments 3, 4 et 5 de la cellule représentée en figure 1. La différence réside dans le remplacement de l'interrupteur 6 par un multiplexeur constitué de deux portes 7 et 8 commandables intercalées respectivement sur une ligne directe reliant la borne 2 à l'entrée de l'inverseur 4 et sur la ligne reliant la borne 2 à l'inverseur 4 par l'intermédiaire de l'inverseur 5. Les portes 7 et 8 sont commandées, par exemple, par des signaux CT1 et CT2 distincts. Selon une variante préférée, on utilise un signal pour l'une des deux portes et son inverse ou signal complémentaire pour l'autre. La figure 3 représente un mode de réalisation détaillé d'une cellule 10 telle que représentée en figure 2 dans une technologie CMOS. La représentation de la figure 3 suppose l'utilisation de la cellule 10 dans un réseau matriciel de façon à tester un réseau de cellules SRAM de façon statique. L'inverseur 3 est constitué de deux transistors MOS respectivement MP3 et MN3 à canal P et à canal N connectés en série entre deux bornes H et L d'application de la tension d'alimentation du circuit intégré. Les grilles des transistors MP3 et MN3 sont connectées ensemble au noeud 1 tandis que leurs drains sont connectés ensemble au noeud 2. L'inverseur 4 est constitué de deux transistors MP4 et MN4 respectivement à canal P et à canal N en série entre les bornes H et L. Le point d'interconnexion des transistors MP4 et MN4 est relié au noeud 1 tandis que leurs grilles sont reliées ensemble à un noeud 9. La porte 7 est formée de deux transistors MP7 et MN7 en parallèle entre le noeud 9 et le noeud 2. Les grilles respectives des transistors MP7 et MN7 sont commandées par des signaux complémentaires OSC et NOSC conditionnant le fonctionnement de la cellule 10 en mode statique (cellule SRAM) ou en mode dynamique (oscillateur en anneau). Dans le mode de réalisation représenté en figure 3, l'inverseur 5 est combiné à la porte 8. Ces deux éléments sont formés par une association en série de quatre transistors entre les noeuds H et L qui constituent un inverseur trois états. Deux transistors à canal P MP5 et MP8 en série relient la borne H au point 9 tandis que deux transistors à canal N en série MN8 et MN5 relient le noeud 9 à la borne L. Les transistors MP8 et MN8 sont respectivement commandés par les signaux OSC et NOSC. Les grilles respectives des transistors MP5 et MN5 sont connectées au noeud 2. Lorsque le signal OSC est à l'état haut, les transistors MP8 et MN8 sont conducteurs tandis que les transistors MP7 et MN7 sont bloqués. Par conséquent, l'inverseur 5 est connecté en série avec l'inverseur 4. Par contre, quand le signal OSC est à l'état bas, les transistors MP7 et MN7 sont passants tandis que les transistors MP8 et MN8 sont bloqués. L'inverseur 5 est alors court-circuité et la cellule 10 fonctionne comme une cellule SRAM. Dans l'exemple de la figure 3, les noeuds 1 et 2 sont respectivement connectés à des lignes de bit complémentaires BL et NBL pour un fonctionnement en réseau matriciel SRAM. Ces connexions s'effectuent par l'intermédiaire de portes de transmission 11 et 12 du type de la porte 7. La porte 11 est constituée de transistors MP11 et MN11 en parallèle entre le noeud 1 et la ligne de bit BL. La porte 12 est constituée d'un transistor MP12 en parallèle avec un transistor MN12 entre le noeud 2 et la ligne de bit complémentée NBL. Les grilles des transistors MN11 et MN12 reçoivent un signal de sélection SB tandis que les grilles des transistors NP11 et NP12 reçoivent un signal NSB complémentaire au signal SB. La figure 4 représente le schéma électrique détaillé d'un mode de réalisation d'un étage 20 de génération du signal SB destiné à des cellules 10 telles qu'illustrées en figure 3 arrangées dans un réseau matriciel. L'étage 20 fournit les signaux SB et NSB qui permettent de sélectionner la cellule du réseau matriciel qui doit être adressée en lecture dans un fonctionnement statique ou dynamique, ou en écriture dans un fonctionnement statique. En fait, un étage 20 est prévu pour chaque cellule 10 et reçoit des signaux COL et ROW fournis par des décodeurs de colonne et de ligne classiques, et est alimenté par les mêmes niveaux H et L que la cellule 10. L'étage 20 réalise en quelques sortes une porte ET des signaux de sélection de colonne COL et de ligne ROW de la cellule concernée. Pour que le signal SB soit positionné à l'état 1, il faut que les signaux COL et ROW de l'étage 20 de la cellule concernée soient tous les deux à l'état haut. L'étage 20 est, dans cet exemple, constitué de deux transistors MOS à canal P MP21 et MP22 entre le noeud H et un noeud 23 de sortie fournissant le signal NSB. Le transistor MP21 est en série avec deux transistors à canal N MN23 et MN24 entre les bornes H et L. Le transistor MN23 reçoit sur sa grille le signal de sélection de colonne COL en même temps que le transistor à canal P MP21. Le transistor à canal P MP22 reçoit le signal de sélection de ligne ROW en même temps que le transistor à canal N MN24. Un inverseur 25 constitué de deux transistors MOS respectivement à canal P MP25 et à canal N MN25 en série entre les bornes H et L, et dont les grilles sont connectées ensemble au point 23 fournit le signal SB (prélevé au point milieu de l'association en série des deux transistors). Quand le signal ROW est à l'état bas, le transistor MP22 est passant alors que le transistor MN24 est bloqué. Dans ce cas, quel que soit l'état du signal COL conditionnant la conduction des transistors MP21 et MN23, le noeud 23 est à l'état haut. Le signal NSB est donc à l'état haut et le signal SB est à l'état bas. La cellule 10 recevant ces signaux SB et NSB n'est alors pas raccordée aux lignes de bit directe BL et complémentée NBL. Si le signal COL est à l'état bas, le transistor MP21 est passant et le transistor MN23 est bloqué. Ainsi, quel que soit l'état du signal ROW, on se retrouve dans la même configuration d'un signal SB à l'état bas et d'un signal NSB à l'état haut déconnectant la cellule 10. Pour que le signal NSB soit à l'état bas et que le signal SB soit à l'état haut, il faut que les deux signaux COL et ROW soient simultanément à l'état haut, ce qui sélectionne la cellule dans l'arrangement matriciel. La figure 5 représente un mode de réalisation d'un étage 30 de sélection du mode de fonctionnement (statique ou dynamique) d'une cellule 10. Comme pour l'étage 20, un étage 30 est couplé à chaque cellule 10 et forme une porte ET constituée de quatre transistors MP31, MP32, MN33, MN34 dans le même agencement que les transistors MP21 à MN24 de la figure 4. Les éléments désignés par les références 31 à 35 correspondent respectivement aux éléments désignés par les références 21 à 25 en figure 4. Les grilles des transistors MP31 et MN33 reçoivent le signal SB généré par la cellule 20 de la figure 4. Les grilles des transistors MP32 et MN34 reçoivent un signal OSC de configuration en mode oscillateur à l'état actif. La cellule 30 comporte en outre un inverseur 35 constitué de deux transistors MP35 et MN35 en série entre les bornes H et L. L'inverseur 35 fournit le signal OSC et est commandé par le signal NOSC fourni par le noeud 33 de la cellule 30. Le fonctionnement se déduit de celui exposé en relation avec la figure 4. Il faut que les signaux SB et OS soient tous les deux à l'état haut pour que le signal OSC de la cellule concernée soit également à l'état haut. Les signaux de commande d'une cellule regroupant les cellules 10, 20 et 30 sont donc ROW, COL et OSC. A l'intersection de la ligne active et de la colonne active regroupant plusieurs cellules de circuits 10, 20 et 30, la cellule sélectionnée 10 est connectée aux lignes de bit directe et complémentée pour un accès soit en mode lecture soit en mode écriture. Le signal OS sélectionne le mode de fonctionnement de la cellule (plus généralement de l'ensemble du réseau matriciel) soit en mode statique de type SRAM (lecture/écriture) soit en mode d'oscillation (lecture seule). De préférence, la réalisation pratique des cellules 10 diffère les unes des autres, ou par groupes, par les niveaux de métaux utilisés pour le routage des chemins actifs entre les inverseurs des cellules, qu'il s'agisse des inverseurs deux états 3 et 4 ou de l'inverseur 5 trois états participant à la sélection du mode de fonctionnement. Les figures 6A et 6B illustrent de façon très schématique un exemple de différences de connexion entre les inverseurs de deux cellules d'un même réseau pour un test dynamique (de la fréquence d'oscillation), selon l'invention. Les représentations des figures 6A et 6B n'ont pour objet que d'illustrer l'utilisation de plusieurs niveaux de métallisation pour réaliser ces interconnexions. La figure 6A représente le cas où la connexion entre un premier inverseur (par exemple, 5) et un deuxième inverseur (par exemple, 4) de la cellule 10 est réalisée dans un niveau de métallisation Mi. Des vias 41 et 42 traversent un isolant 43 entre les zones de contact SD des sources et drains des transistors MP8 et MII8 de l'inverseur 5 et la zone de contact G de grille des transistors MP4 et MIT4 de l'inverseur 4. L'interconnexion réalisée est celle du noeud 9. Dans l'exemple de la figure 6B, le noeud 9 est réalisé dans un niveau de métallisation supérieur Mi+l. Les vias 41 et 42 traversent alors deux niveaux isolants 43 et 44. Une telle utilisation de deux niveaux de métallisation pour réaliser les chemins actifs de deux cellules différentes permet, dans le mode oscillation, de tester des défauts dans les niveaux métalliques. En effet, ces défauts même s'ils préservent une connexion et sont donc indétectables par le test statique (de plan mémoire) se traduisent par des variations de largeur et/ou d'épaisseur de pistes conductrices. De telles variations introduisent une résistance et/ou une capacité parasites qui modifient les impédances des chemins conducteurs, donc la fréquence d'oscillation par rapport à une fréquence prédéterminée (par exemple, calculée par simulation de la cellule). En différenciant les niveaux de métallisation utilisés pour différentes cellules, on peut identifier dans quels niveaux de métallisation se situe le problème. La figure 7 illustre un mode de réalisation d'un réseau 50 de cellules mémoire ou de sous-réseaux de cellules 35 mémoire selon l'invention. Dans cet exemple, une cellule sur deux ou un sous- réseau sur deux 51 a ses interconnexions formées dans un premier niveau de métallisation M1 tandis que les autres cellules ou sous-réseaux ont leurs interconnexions formées dans un deuxième 5 niveau M2. Cette distinction a été illustrée en figure 7 en désignant par SA1 et SA2 les sous-réseaux ayant des interconnexions dans un premier ou un deuxième niveau de métallisation. Les notations M1 et M2 ne signifient pas nécessairement qu'il s'agit de deux niveaux successifs. Dans l'exemple de la figure 7, on considère le cas d'un réseau de quatre colonnes et n lignes. Toute autre configuration est possible et dépend essentiellement du type de test souhaité en mode statique, c'est-à-dire de la capacité mémoire souhaitée pour effectuer le test statique. Les moyens d'adressage et de sélection de lignes et colonnes n'ont pas été détaillés. Ces moyens sont à la portée de l'hoiiune du métier selon le décodage et l'exploitation des résultats qui sont souhaités. On notera toutefois que le réseau 50 de la figure 7 constitue une mémoire volatile de type SRAM qui peut être utilisée en tant que telle si le réseau est placé dans un produit final. Un avantage de la présente invention est qu'au moyen d'une même structure telle qu'un réseau 50, plusieurs types de 25 tests peuvent être réalisés, les cellules du réseau disposant de plusieurs modes de fonctionnement. On comunence de préférence par un test fonctionnel des dispositifs d'entrée et de sortie du réseau 50 pour s'assurer de leur bon fonctionnement. Une fois ce test réalisé, on teste le fonctionnement du réseau 50 en mode SRAM afin de s'assurer que la logique d'adressage est correcte et de détecter des défauts matériels pouvant affecter le plan mémoire. Un tel test consiste à écrire un motif prédéfini dans le plan mémoire et à en effectuer la lecture afin de détecter une cellule éventuellement défectueuse. 15 Selon la présente invention, une étape supplémentaire consiste à tester les cellules valides en mode oscillateur (dynamique) afin de comparer la fréquence d'oscillation à une valeur établie en simulation. En comparant la fréquence mesurée à la fréquence attendue pour chaque type de cellule (chaque type de niveau de métallisation utilisé) il est possible de diagnostiquer des cellules victimes de défauts entraînant une erreur de performance. En variante, le test fonctionnel peut être effectué en mode dynamique en stockant des valeurs d'échantillonnage. Toutefois, on préfère effectuer le test fonctionnel en mode statique (mode SRAM) car l'exécution est, dans cette finalité, plus rapide et requiert moins de volume de stockage de valeurs. En outre, des tests en courant peuvent être réalisés ainsi que des tests à des fréquences différentes en modifiant les niveaux de polarisation des substrats des transistors MOS des cellules. Ces niveaux de polarisation de substrat (bulk) ont volontairement été représentés couine accessibles en figure 10 pour illustrer cette fonctionnalité. Ils sont connectés par type (les substrats des transistors à canal N séparément des substrats des transistors à canal P) à un étage de polarisation (classique et non représenté) générant des signaux de polarisation adaptés. Dans un mode de réalisation simplifié, les bulks des transistors sont connectés à leurs drains respectifs. Différentes optimisations peuvent être prévues pour l'exploitation de ces résultats. On pourra par exemple utiliser des transformées de Fourier en échantillonnant le signal mesuré aux bornes de la cellule à haute fréquence pendant une durée prédéterminée. On pourra également utiliser une base de données établie par simulation et/ou par mesure permettant de relier les écarts de fréquence à des points particuliers de la cellule. Ces points peuvent être des éléments structurels ou topologiques ainsi que des niveaux particuliers de métaux, voire une combinaison. Une cellule de test selon l'invention et plus précisément une matrice de cellules peut être utilisée à différents stades de fabrication ou d'utilisation d'un produit électronique. Selon un premier mode de réalisation, des structures de test sont réalisées dans des véhicules test, c'est-à-dire dans des plaquettes fabriquées exclusivement à des fins de test pour valider une technologie. Selon un deuxième mode de réalisation, des structures 10 de test sont réalisées dans des lignes de découpe de plaquettes dans laquelle sont formés des circuits électroniques. Selon un troisième mode de réalisation, on prévoit des structures de test dans chaque puce de circuit intégré formée dans la plaquette, c'est-àdire dans chaque produit. Selon ce mode de réalisation, les structures de test peuvent être utilisées avant la mise en service du produit en test de fabrication et/ou dans la vie du produit. Un avantage supplémentaire de la structure de test proposée par l'invention est qu'une même structure peut être utilisée dans toute la chaîne de production. En effet, qu'il s'agisse d'une réalisation dans les lignes de découpe, dans des véhicules test ou dans des produits individuels, les résultats sont comparables d'un bout à l'autre de la chaîne de production. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, le choix de la taille du réseau matriciel de cellules de test ainsi que le nombre de niveaux de métallisation testés dépendent de l'application et peuvent être modifiés d'un produit ou d'une technologie à l'autre. De plus, la réalisation pratique des tests et notamment l'exploitation des résultats est à la portée de l'homme du métier à partir des indications fonctionnelles données ci-dessus et de la destination des tests. REVENDICATIONS 1. Cellule de test de circuit intégré réalisant une fonction de mémoire volatile, caractérisée en ce qu'elle comporte des moyens de transformation en cellule auto-oscillante. 2. Cellule selon la revendication 1, comportant, entre deux bornes (1, 2) d'entrée/sortie: une première branche comprenant un premier inverseur (3) ; et une deuxième branche comprenant au moins deux inverseurs en série (4, 5), et des moyens pour fonctionnellement court-circuiter au moins un inverseur de façon à ce que la deuxième branche n'en comporte plus qu'un. 3. Cellule selon la revendication 2, dans laquelle ladite deuxième branche comprend un inverseur trois états (5, 8) en série avec un inverseur deux états (4), et une porte de transmission en parallèle avec l'inverseur trois états. 4. Cellule selon la revendication 3, destinée à être associée à d'autres cellules dans un réseau matriciel, comprenant en outre deux portes de transmission capables de connecter la cellule à des lignes de bits directes et complémentées. 5. Cellule selon la revendication 4, comprenant en outre une porte ET de fourniture de signaux de configuration de la cellule en mode oscillateur ou en mode mémoire volatile. 6. Structure de test comprenant une pluralité de cellules conformes à l'une quelconque des revendications 1 à 5, implantée dans un chemin de découpe d'une plaquette semiconductrice dans laquelle sont formées des puces de circuit intégré. 7. Structure de test comprenant une pluralité de cellules selon l'une quelconque des revendications 1 à 5, implantées dans plusieurs puces de circuit intégré réalisées sur une même plaquette semiconductrice. 8. Structure de test selon la revendication 6 ou 7, comprenant au moins deux familles distinctes de cellules de test qui se différencient par les niveaux de métallisation dans lesquels sont interconnectés les inverseurs (4, 5) des cellules. 9. Procédé de test d'un circuit intégrant au moins une structure conforme à l'une quelconque des revendications 6 à 8, caractérisé en ce qu'il consiste à effectuer successivement un test statique du plan mémoire formé par la structure et un test dynamique de la fréquence d'oscillation des cellules.