Brevet FR2871940A1 — publié le 20051223

TRANSISTOR MOS A GRILLE FLOTTANTE, A DOUBLE GRILLE DE CONTROLE La présente invention concerne un transistor MOS à grille flottante pour réaliser une cellule mémoire effaçable et programmable électriquement de type EEPROM. De façon classique, les cellules mémoire EEPROM sont réalisées au moyen de transistors à grille flottante comprenant des régions de drain et de source implantées dans un substrat de silicium, un canal s'étendant entre les régions de drain et de source, un oxyde tunnel, une grille flottante, un oxyde de grille et une grille de contrôle présentant une largeur de grille déterminée. Dans une architecture classique de plan mémoire EEPROM, le drain du transistor à grille flottante de la cellule mémoire est généralement relié à une ligne de bit par l'intermédiaire d'un transistor d'accès qui est piloté par une ligne de mot, tandis que la grille de contrôle du transistor à grille flottante est généralement reliée à une ligne de contrôle de grille par l'intermédiaire d'un transistor de contrôle de grille. Un inconvénient des cellules mémoire EEPROM classiques et des architectures correspondantes des plans mémoire EEPROM réside ainsi dans la présence du transistor d'accès. Ce transistor est difficile à miniaturiser et limite l'endurance des cellules mémoire, les dysfonctionnements les plus souvent rencontrés étant dus à des claquages de transistors d'accès. Ainsi, la présente invention vise un nouveau type de transistor MOS à grille flottante permettant notamment mais non exclusivement de réaliser des cellules mémoire EEPROM sans transistor d'accès. La présente invention vise également une structure de plan mémoire EEPROM réalisée au moyen d'un tel 5 transistor à grille flottante. Comme alternative aux cellules mémoire EEPROM, on connaît les cellules mémoire Flash qui sont dépourvues de transistor d'accès et permettent de réaliser des mémoires à haute densité, en terme de surface de silicium occupée. Toutefois, les cellules mémoire Flash présentent elles-mêmes divers inconvénients. Ainsi, la programmation des transistors à grille flottante est faite par injection d'électrons chauds et implique un courant de programmation important (courant drain-source) par rapport à la programmation par effet tunnel (effet Fowler-Nordheim) utilisée dans les cellules mémoire EEPROM. Ce courant de programmation limite le nombre de cellules mémoire pouvant être simultanément programmées et fragilise les lignes de source et les contacts de lignes de source. D'autre part, les transistors à grille flottante des mémoires Flash subissent un stress électrique important pendant les phases de programmation de transistors se trouvant sur la même ligne de bit, qui entraîne des pertes de charges électriques ou des injections involontaires de charges électriques et conduisent à des dérives de leur tension de seuil. Ces dérives nécessitent la prévision de procédés de contrôle et de rafraîchissement des transistors, de manière à maintenir leur tension de seuil dans des fourchettes de valeur déterminées et à éviter les erreurs de lecture. Un transistor à grille flottante classique de mémoire EEPROM subit également un stress électrique lors de l'extraction de charges électriques piégées dans sa grille flottante (programmation de la cellule mémoire), faite par l'intermédiaire de l'oxyde tunnel. En effet, une forte tension est appliquée au drain et polarise en inverse la jonction drain-substrat. Dans ces conditions, la cellule est soumise à un courant tunnel bande à bande qui augmente le courant de consommation de la cellule et crée une injection de trous chauds dans l'oxyde tunnel, dégradant ainsi la fiabilité de la cellule et conduisant à des phénomènes de claquage de l'oxyde tunnel. Ainsi, la présente invention vise également mais non exclusivement un nouveau type de transistor MOS à grille flottante permettant la mise en oeuvre d'un procédé d'effacement et de programmation du transistor qui limite le stress électrique que subit l'oxyde tunnel. Cet objectif est atteint par la prévision d'un transistor MOS à grille flottante, comprenant des régions de drain et de source implantées dans un substrat de silicium, un canal s'étendant entre les régions de drain et de source, un oxyde tunnel, une grille flottante, un oxyde de grille et une grille de contrôle présentant une largeur de grille déterminée, dans lequel la grille de contrôle comprend une petite grille et une grande grille agencées côte à côte et séparées par un matériau électriquement isolant. Selon un mode de réalisation, les régions de drain et de source sont des régions dopées N et le substrat est 25 un caisson de type P. Selon un mode de réalisation, la largeur de la grande grille est de l'ordre de 3 à 6 fois la largeur de la petite grille. Selon un mode de réalisation, la distance entre la 30 petite grille et la grande grille est de l'ordre de 0,7 à 1,5 fois la largeur de la petite grille. Selon un mode de réalisation, les petite et grande grilles sont formées par une couche de polysilicium gravée et sont séparées par un espaceur d'oxyde. La présente invention concerne également un procédé d'effacement et de programmation d'un transistor à grille flottante selon l'invention, comprenant l'application de potentiels électriques aux petite et grande grilles, aux régions de drain et de source, et au substrat, pour respectivement injecter des charges électriques dans la grille flottante et extraire des charges électriques de la grille flottante, et dans lequel les potentiels électriques sont choisis de sorte que l'injection de charges électriques dans la grille flottante se fasse par l'intermédiaire de l'oxyde tunnel et que l'extraction de charges électriques piégées dans la grille flottante se fasse par l'intermédiaire de l'oxyde de grille, de manière que le stress électrique d'effacement- programmation soit équitablement supporté par l'oxyde tunnel et l'oxyde de grille. Selon un mode de réalisation, l'effacement du transistor comprend l'application d'un potentiel électrique positif aux petite et grande grilles, et l'application à la région de drain et au substrat d'un potentiel électrique inférieur au potentiel des petite et grande grilles, de sorte que des charges électriques sont injectées dans la grille flottante en passant par l'oxyde tunnel. Selon un mode de réalisation, la programmation du transistor comprend l'application d'un potentiel électrique négatif à la grande grille, pour tirer vers le bas le potentiel électrique de la grille flottante, l'application d'un potentiel électrique positif à la petite grille, et l'application d'un potentiel électrique négatif à la région de drain et au substrat, de sorte que des charges électriques sont extraites de la grille flottante en passant par l'oxyde de grille. La présente invention concerne également une 35 structure de plan mémoire EEPROM comprenant des cellules mémoire comportant des transistors à grille flottante agencés en ligne et en colonne, dans laquelle les cellules mémoire comprennent un transistor à grille flottante selon l'invention. Selon un mode de réalisation, les drains des transistors à grille flottante sont reliés à des lignes de bit sans passer par l'intermédiaire d'un transistor d'accès. Selon un mode de réalisation, le plan mémoire comprend des rangées et des colonnes de transistors à grille flottante, et les transistors à grille flottante d'une même rangée ont leur grande grille reliée à une première ligne de mot commune et leur petite grille reliée à une seconde ligne de mot commune. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un transistor à grille flottante selon l'invention, d'un procédé d'effacement et de programmation du transistor selon l'invention et d'une structure de plan mémoire réalisé au moyen de transistors selon l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: - les figures 1A, 1B représentent respectivement par une vue en coupe et une vue de dessus la structure d'un transistor à grille flottante selon l'invention, - les figures 2A, 2B illustrent respectivement un procédé d'effacement et un procédé de programmation du transistor selon l'invention, et - la figure 3 représente un exemple de plan mémoire EEPROM comprenant des transistors à grille flottante selon l'invention. Exemple de structure d'un transistor à qrille flottante selon l'invention Les figures 1A, 1B représentent schématiquement une exemple de structure de transistor MOS 20 à grille flottante selon l'invention, implanté sur une microplaquette de silicium 19. En figure 1A, le transistor 20 est représenté en coupe selon un axe drain-source AA' apparaissant en figure 1B. En figure 1B, le transistor 20 est représenté par une vue de dessus, certains éléments du transistor étant représentés par transparence, d'autres n'étant pas représentés pour des raisons de lisibilité de la figure. Le transistor 20 comprend classiquement des régions de drain 1 et de source 2 implantées dans un substrat de silicium 3, entre lesquelles s'étend une région de canal 4. Les régions 1, 2 sont par exemple de type N+ et le substrat 3 est par exemple un caisson de type P implanté dans la microplaquette de silicium 19. Au-dessus de la région de canal 4, et en allant du bas vers le haut, le transistor 20 comprend une couche d'oxyde tunnel 5, une grille flottante G, une couche d'oxyde de grille 7, et une grille de contrôle 8 selon l'invention. Les contacts de drain, de source, de petite et de grande grilles et de substrat ne sont pas représentés dans un souci de lisibilité des figures et sont réalisés classiquement. Selon l'invention, la grille de contrôle 8 comprend une petite grille 9 et une grande grille 10, juxtaposées et séparées par un matériau isolant, par exemple un espaceur d'oxyde il. La largeur hors tout de la grille 8 est égale à la somme de la largeur Wl de la petite grille 9, de la largeur W2 de la grande grille 10 et de la largeur W3 de l'espaceur d'oxyde 11. Classiquement, cette largeur de grille est sensiblement supérieure à la largeur "utile" de la grille, soit la distance entre les régions de drain 1 et de source 2 (longueur du canal). Ainsi, la petite grille 9, les oxydes 5, 7 et la grille flottante 6 s'étendent partiellement au-dessus de la région de drain 1, tandis que la grande grille 10, les oxydes 5, 7 et la grille flottante 6 s'étendent partiellement au-dessus de la région de source 2. Dans un exemple de réalisation, la grille flottante 6 est formée classiquement par gravure d'une première couche de polysilicium (silicium polycristallin) déposée sur le substrat et généralement désignée "polyl", tandis que la petite grille 9 et la grande grille 10 sont formées par gravure d'une seconde couche de polysilicium déposée sur le substrat, généralement désignée "poly2". L'oxyde de grille 7 ou oxyde inter-polysilicium peut être un oxyde épais ou un oxyde de type ONO (sandwich oxyde/Nitrure/oxyde), le terme "oxyde" désignant ici de façon générale tout matériau électriquement isolant (diélectrique) ou toute combinaison multicouche de matériaux électriquement isolants. A titre d'exemple numérique non limitatif, l'oxyde 7 présente une épaisseur de l'ordre de 15 nm (nanomètres), l'oxyde tunnel 5 présente une épaisseur de 8 nm, les couches de polysilicium ont des épaisseurs respectives de 0,1 micromètre (grille flottante, "polyl") et 0,2 micromètre (petite et grande grille, "poly2"). L'espaceur d'oxyde est réalisé par chevauchement des isolants recouvrant les bords de la petite grille et de la grande grille (isolations latérales) et présente une largeur W3 de l'ordre de 0, 2 à 0,3 micromètre. La petite grille présente une largeur Wl de l'ordre de 0,2 à 0,3 micromètre. La grande grille présente une largeur W2 de l'ordre de 1 à 1,1 micromètre, soit approximativement un rapport de 3 à 6 entre la largeur de la grande grille et celle de la petite grille, et un rapport de 0,7 à 1,5 s entre la largeur de la petite grille et celle de l'espaceur. Le transistor 20 à grille flottante selon l'invention présente deux principaux avantages qui résident d'une part en ce qu'il peut faire l'objet d'un procédé d'effacement/programmation diminuant le stress électrique que subit l'oxyde tunnel, et d'autre part en ce qu'il offre la possibilité de réaliser un plan mémoire EEPROM composé de cellules mémoire dépourvues de transistor d'accès. Ces deux aspects de l'invention seront maintenant décrits plus en détail. Effacement, programmation et lecture du transistor Ici, une idée de l'invention est d'utiliser des chemins différents pour l'injection et l'extraction de charges électriques dans la grille flottante, afin de diminuer le stress électrique que subit l'oxyde tunnel. Ce procédé permet également en phase de programmation de ne pas polariser en inverse les jonctions drain-substrat ou source-substrat pour éliminer les phénomènes tunnel bande à bande qui dégradent l'oxyde tunnel. Effacement En phase d'effacement, l'injection de charges électriques dans la grille flottante est faite en traversant classiquement l'oxyde tunnel. Le procédé d'effacement est illustré par la figure 2A et des exemples de valeurs des tensions appliquées sont décrits par le tableau lA ci-après. La tension appliquée à la grande grille du transistor est désignée VLG, la tension appliquée à la petite grille est désignée VSG, les tensions appliquées au drain et à la source du transistor sont désignées respectivement VD et VS1 et la tension de substrat (potentiel électrique du caisson P) est désignée VPW. Comme cela apparaît dans le tableau lA, on applique 35 à la grande grille et la petite grille des tensions VLG, VSG égales à une tension positive d'effacement VPP1, par exemple 14V. Simultanément, on applique au drain et au substrat des tensions VD, VPW nulles (potentiel de la masse). Le potentiel de source VS est laissé flottant ou est égal à VD. Comme représenté sur la figure 2A, le champ électrique apparaissant entre, d'une part, les petite et grande grilles et, d'autre part, le drain et le substrat, attire des charges électriques, ici des charges négatives, qui se retrouvent piégées dans la grille flottante après avoir traversé l'oxyde tunnel. Tableau lA: tensions de contrôle en phase d'effacement Tensions Effacement (injection) VLG VPP1 (14V) VSG VPP1 (14V) VD (drain) 0 VPWL (VPW) 0 VS (source) flottant ou égal à VD Dans une variante, la tension VPP1 pourrait être plus faible, par exemple 7V, et les tensions VD, VPWL être négatives, par exemple -7V, l'important étant d'appliquer au transistor une différence de potentiel suffisante pour assurer son effacement. Programmation Le procédé de programmation selon l'invention est illustré par la figure 2B et des exemples de valeurs des tensions appliquées au transistor sont décrites par le tableau 1B ci-après. Comme dans une mémoire EEPROM conventionnelle, la programmation est obtenue par effet tunnel, et non par injection de porteurs chauds. Toutefois, le procédé selon l'invention diffère d'un procédé de programmation classique en ce que les tensions de grande grille VLG, de drain VD et de substrat VPW sont portées à une valeur de polarisation négative VCV, par exemple -7V, tandis que la tension VSG de la petite grille est portée à une valeur de programmation VPP2 fortement positive, par exemple 15V. En raison du fort couplage capacitif entre la grande grille et la grille flottante, le potentiel négatif de la grande grille tire vers le bas le potentiel de la grille flottante. Ainsi, des charges électriques piégées dans la grille flottante sont attirées par le potentiel positif VPP2 de la petite grille et sont extraites de la grille flottante en traversant l'oxyde de grille. L'extraction des charges électriques piégées dans la grille flottante est donc faite en traversant l'oxyde de grille au lieu d'être faite en traversant l'oxyde tunnel. De ce fait, l'oxyde tunnel est préservé du stress de programmation et ne subit que le stress d'effacement. En d'autres termes, on répartit "équitablement" le stress électrique d'effacement/programmation entre les deux couches d'oxyde, et la résistance du transistor au vieillissement s'en trouve améliorée. Tableau 1B programmation tensions de contrôle en phase de Tensions Programmation (extraction) VLG VCV (-7V) VSG VPP2 (15V) VD (drain) VCV (-7V) VPWL (VPW) VCV (-7V) VS (source) flottant ou égal à VD Dans une variante, les divers potentiels électriques d'effacement et de programmation pourraient être choisis de manière à inverser les sens d'injection et d'extraction des charges électriques négatives, l'injection des charges électriques se faisant via l'oxyde de grille et l'extraction via l'oxyde tunnel. On parlerait dans ce cas d'une injection de charges positives (injection de trous) via l'oxyde tunnel et d'une extraction de charges électrique positives via l'oxyde de grille. Lecture La lecture du transistor à grille flottante, décrite par le tableau 1C ci-après, est obtenue en appliquant une tension de lecture VREAD de l'ordre de 5 V à la grande grille comme si celle-ci formait une grille de contrôle unique du transistor. La petite grille peut être laissée à un potentiel flottant ou être mise à la masse. Toutefois, elle pourrait également recevoir la tension VREAD. Une tension drain-source VDS=VD-VS de l'ordre de 1V est appliquée au transistor. Si le transistor est dans l'état effacé, sa tension de seuil est supérieure à VREAD et le transistor reste bloqué, le courant drain-source étant nul ou très faible. Si le transistor est dans l'état programmé, sa tension de seuil est inférieure à VREAD et le transistor est traversé par un courant drain-source non négligeable. Ce courant est détecté de façon classique par un amplificateur de lecture ("sense amplifier", non représenté) dont la sortie passe à 1 ou à 0, selon la convention de lecture choisie, lorsque le courant drain-source est supérieur à un seuil déterminé représentatif de l'état programmé du transistor. Tableau 1C: tensions de contrôle en phase de lecture Tensions Lecture VLG VREAD VSG 0 ou flottant VD (drain) VD =VS + -1V pour que VDS = -1V VPWL (VPW) 0 VS (source) VS Exemple d'architecture de plan mémoire EEPROM selon l'invention Comme indiqué plus haut, le transistor selon l'invention permet de réaliser un plan mémoire EEPROM dans lequel les cellules mémoire sont dépourvues de transistor d'accès. La sélection des cellules mémoire peut être obtenue en effacement, programmation et lecture en appliquant à la petite et la grande grille des couples de tensions différents formant une sorte de multiplexage de signaux permettant de sélectionner individuellement des cellules mémoire. Cette sélection peut également être obtenue en appliquant des tensions collectives à des groupes de transistors, comme décrit plus loin, en reliant les cellules mémoire à des lignes de mot et à des lignes de bit communes. Dans ce cas, la sélection individuelle d'un transistor est faite en s'arrangeant pour que les transistors à ne pas sélectionner reçoivent des combinaisons de tensions de grilles, de drain, de substrat et de source qui empêchent l'opération d'effacement, de programmation ou de lecture d'avoir un effet sur ces transistors. La figure 3 représente un exemple simplifié de plan mémoire 30 selon l'invention, ne comprenant que quatre cellules mémoire formées chacune par un transistor selon l'invention, respectivement T11, T12, T21, T22. Les transistors sont agencés en rangées et en colonnes, ici deux rangées RW1, RW2 de deux transistors chacune et deux colonnes CL1, CL2 de deux transistors chacune. La grande grille des transistors T11, T12 de la première rangée RW1 est connectée à une première ligne de mot WL1 et la petite grille de ces transistors est connectée à une seconde ligne de mot WL1'. La grande grille des transistors T21, T22 de la seconde rangée RW2 est connectée à une première ligne de mot WL2 et la petite grille de ces transistors est connectée à une seconde ligne de mot WL2'. Le drain des transistors T11, T21 de la première colonne CL1 est connecté à une ligne de bit BL1 et le substrat (ici un caisson P) de ces transistors est connecté à une même ligne de contrôle de substrat PWL1. Le drain des transistors T12, T22 de la seconde colonne CL2 est connecté à une ligne de bit BL2 et le substrat de ces transistors est connecté à une ligne de contrôle de substrat PWL2. Enfin, les sources des deux transistors d'une même rangée sont reliées à une ligne de source commune SL. De plus, ici, les sources de deux transistors de deux rangées adjacentes sont connectées à la même ligne de source, de sorte que les quatre transistors représentés sur la figure 3 partagent la même ligne de source SL. Contrôle des cellules mémoire Le tableau 2 ci-après décrit des exemples de tensions appliquées aux lignes de contrôle du plan mémoire pendant les phases de programmation d'effacement et de lecture d'un transistor, soit ici les lignes de mot WLl, WL1', WL2, WL2', les lignes de bit BL1, BL2, les lignes de contrôle de substrat PWL1, PWL2 et la ligne de source SL. Ces tensions sont choisies de sorte que le transistor sélectionné en effacement, programmation ou lecture reçoive les tensions décrites par les tableaux 1A, 1B, 1C. On considère ici que la sélection d'un transistor est individuelle, de sorte qu'un seul transistor est sélectionné en effacement, programmation ou lecture. Dans le tableau 2, la tension appliquée aux lignes de mot WL1, WL2 est désignée VWL et correspond à la tension VGL appliquée à la grande grille (Cf. tableaux lA à 1C). La tension appliquée aux lignes de mot WL1', WL2' est désignée VWL' et correspond à la tension VGS appliquée à la petite grille (Cf. tableaux lA à 1C). Ces deux tensions présentent des valeurs différentes selon que la rangée correspondante RW1, RW2 est sélectionnée (SEL) ou non (NOTSEL). De même, la tension appliquée aux lignes de bit BL1, BL2 est désignée VBL et correspond à la tension de drain VD appliquée aux transistors (Cf. tableaux lA à 1C). La tension appliquée aux lignes de contrôle de substrat PWL1, WP2 est désignée VPWL et correspond à la tension de substrat VPW. Ces deux tensions présentent des valeurs différentes selon que la colonne correspondante CL1, CL2 est sélectionnée (SEL) ou non (NOTSEL). Enfin, la tension appliquée à la ligne de source commune est désignée VSL et correspond à la tension de source VS appliquée aux transistors. Tableau 2: Tensions de contrôle du plan mémoire Tensions Etat Programmation Effacement Lecture VWL (VLG) SEL VCV (-7V) VPP1 (14V) VREAD VWL (VLG) NOTSEL 0 0 0 VWL' (VSG) SEL VPP2 (15V) VPP1 (14V) 0 ou flottant VWL' (VSG) NOTSEL 0 0 0 VBL (VD) SEL VCV (-7V) 0 VD=VS±lV VBL (VD) NOTSEL 4 V VPP1 (14V) 0 VPWL (VPW) SEL VCV (-7V) 0 0 VPWL (VPW) NOTSEL 4 V VPP1 (14V) 0 VSL (VS) SEL/NOTSEL flottant ou flottant VS égal à VD ou égal à VD Il apparaît dans le tableau 2 qu'un transistor sélectionné reçoit une combinaison déterminée de tensions de contrôle tandis qu'un transistor non sélectionné peut recevoir deux combinaisons de tensions différentes, selon que le transistor non sélectionné appartient à une rangée sélectionnée mais à une colonne non sélectionnée ou à une colonne sélectionnée mais à une rangée non sélectionnée. Pour fixer les idées, le tableau 3A ci-après est extrait du tableau 2 et décrit les tensions aux bornes d'un transistor sélectionné, soit un transistor se trouvant à l'intersection d'une rangée sélectionnée et d'une colonne sélectionnée. Le tableau 3A correspond à la somme des tableaux 1A, 1B, 1C, comme souhaité. Tableau 3A Tensions Programmation Effacement Lecture VLG (VWL) VCV (-7V) VPP1 (14V) VREAD VSG (VWL') VPP2 (15V) VPP1 (14V) 0 ou flottant VD (VBL) VCV (-7V) 0 VD =VS±lV VPW VCV (-7V) 0 0 (Substrat) VS (VSL) flottant ou flottant ou VS égal à VD égal à VD Le tableau 3B ci-après décrit les tensions appliquées à un transistor non sélectionné présent sur une rangée sélectionnée et une ligne de bit non sélectionnée. Enfin, le tableau 3C ci-après décrit les tensions appliquées à un transistor non sélectionné présent sur une rangée non sélectionnée et une colonne sélectionnée. Tableau 3B Tensions Programmation Effacement Lecture VLG (VWL) VCV (-7V) VPP1 (14V) VREAD VSG (VWL') VPP2 (15V) VPP1 (14V) 0 ou flottant VD (VBL) 4 V VPP1 (14V) 0 VPW 4 V VPP1(14V) 0 (Substrat) VS (VSL) flottant ou flottant ou VS égal à VD égal à VD Tableau 3C Tensions Programmation Effacement Lecture VLG (VWL) 0 0 0 VSG (VWL') 0 0 0 VD (VBL) VCV (-7V) 0 VD =VS±lV VPW VCV (-7V) 0 0 (Substrat) VS (VSL) flottant ou flottant ou VS égal à VD égal à VD Dans le tableau 3B, il apparaît que les tensions de petite et de grande grille du transistor non sélectionné appartenant à une rangée sélectionnée, sont compensées en phase de programmation par les tensions VS, VPW, ici de l'ordre de 4V, qui neutralisent le champ électrique au niveau de la grille flottante, de sorte que celle-ci ne reçoit ou ne perd. aucune charge électrique. En phase d'effacement, le transistor non sélectionné reçoit des tensions identiques sur ses principales bornes et se trouve dans un état d'équilibre non perturbateur pour le potentiel de la grille flottante. Enfin, en lecture, le transistor non sélectionné reçoit la tension de lecture VREAD sur sa grande grille mais cette tension est sans effet sur le transistor car sa borne de drain est à la masse, de sorte qu'il reste dans l'état bloqué. Dans le tableau 3C, il apparaît qu'en phase de programmation le transistor non sélectionné appartenant à une colonne sélectionnée reçoit une tension de drain négative via la ligne de bit à laquelle il est relié, et une tension de substrat négative. Toutefois, comme les petite et grande grilles sont à la masse, ces tensions n'altèrent pas le potentiel de sa grille flottante. De même, en phase d'effacement, toutes les tensions sont nulles et sans effet sur le transistor non sélectionné. En phase de lecture, le transistor reste bloqué puisque les tensions de petite et de grande grilles sont nulles. Ces diverses tensions, dont les valeurs exemplatives ont été données à titre indicatif, sont fournies par des décodeurs de ligne et de colonne non représentés sur la figure 3 mais en soi connus dans leur fonction de décodage. Les lignes de bit sont par ailleurs reliées à des verrous de programmation non représentés mais également connus en soi, et se distinguant de verrous d'une mémoire EEPROM classique en ce qu'ils fournissent une tension négative ou positive en phase de programmation, selon qu'un transistor présent sur la ligne de bit doit être programmé ou non. On note enfin dans le tableau 2 que les lignes de bit et les lignes de contrôle de substrat d'une même colonne sont portées au même potentiel pendant les phases de programmation et d'effacement. Ainsi, des interrupteurs d'interconnexion des lignes de contrôle de substrat et des lignes de bit de même rang peuvent être prévus à cet effet. Il apparaîtra clairement à l'homme de l'art que la présente invention est susceptible de diverses variantes de réalisation, tant en ce qui concerne la structure du transistor à petite et grande grilles selon l'invention qu'en ce qui concerne l'architecture d'un plan mémoire réalisé avec un tel transistor et les combinaisons de tensions appliquées. Notamment, la prévision d'une double grille de contrôle selon l'inventionest applicable à diverses autres structures de transistors à grille flottante connues de l'homme de l'art, dans lesquelles la grille flottante et l'oxyde tunnel ne sont pas nécessairement formés en suivant un axe vertical, ainsi que cela a été décrit ci-dessus. Enfin, bien que l'on ait décrit dans ce qui précède 35 un procédé d'effacement/programmation visant à répartir le stress électrique sur l'oxyde tunnel et l'oxyde de grille, il va de soi qu'un procédé d'effacement/programmation conventionnel pourrait être appliqué au transistor selon l'invention, de manière à assurer l'injection et l'extraction de charges électriques toujours à travers la couche d'oxyde tunnel. De même, bien que l'on ait décrit un exemple de plan mémoire EEPROM dans lequel les cellules mémoire sont dépourvues de transistor d'accès, un transistor selon l'invention peut aussi permettre de réaliser une cellule mémoire comportant un tel transistor d'accès. Ainsi, de façon générale, la structure de transistor selon l'invention forme un premier aspect de l'invention qui permet la mise en oeuvre du second aspect de l'invention relatif au procédé de programmation à faible stress électrique, et la mise en oeuvre du troisième aspect de l'invention relatif à la suppression des transistors d'accès dans un plan mémoire EEPROM, mais le premier aspect de l'invention est indépendant des deux autres aspects de l'invention, qui sont également indépendants l'un relativement à l'autre. REVENDICATIONS 1. Transistor MOS (20) à grille flottante, comprenant des régions de drain (1) et de source (2) implantées dans un substrat de silicium (3), un canal (4) s'étendant entre les régions de drain et de source, un oxyde tunnel (5), une grille flottante (6), un oxyde de grille (7) et une grille de contrôle (8) présentant une largeur de grille déterminée, caractérisé en ce que la grille de contrôle (8) comprend une petite grille (9) et une grande grille (10) agencées côte à côte et séparées par un matériau électriquement isolant (11). 2. Transistor selon la revendication 1, dans lequel les régions de drain (1) et de source (2) sont des régions dopées N et le substrat (3) est un caisson de type P. 3. Transistor selon l'une des revendications 1 et 2, dans lequel la largeur (W2) de la grande grille (10) est de l'ordre de 3 à 6 fois la largeur (W1) de la petite grille (9). 4. Transistor selon l'une des revendications 1 à 3, dans lequel la distance (W3) entre la petite grille (9)et la grande grille (10) est de l'ordre de 0,7 à 1,5 fois la largeur de la petite grille. 5. Transistor selon l'une des revendications 1 à 4, dans lequel les petite et grande grilles sont formées par une couche de polysilicium gravée et sont séparées par un espaceur d'oxyde (il). 6. Procédé d'effacement et de programmation d'un transistor à grille flottante selon les revendications 1 à 5, comprenant l'application de potentiels électriques (VSG, VLG, VD, VS, VPW) aux petite (9) et grande (10) grilles, aux régions de drain (1) et de source (2), et au substrat (3), pour respectivement injecter des charges électriques dans la grille flottante et extraire des charges électriques de la grille flottante, et dans lequel les potentiels électriques sont choisis de sorte que l'injection de charges électriques dans la grille flottante (6) se fasse par l'intermédiaire de l'oxyde tunnel (5) et que l'extraction de charges électriques piégées dans la grille flottante (6) se fasse par l'intermédiaire de l'oxyde de grille (7), de manière que le stress électrique d'effacement-programmation soit équitablement supporté par l'oxyde tunnel (5) et l'oxyde de grille (7). 7. Procédé selon la revendication 6, dans lequel l'effacement du transistor comprend: - l'application d'un potentiel électrique positif (VPP1) 20 aux petite et grande grilles, et - l'application à la région de drain et au substrat d'un potentiel électrique inférieur au potentiel des petite et grande grilles, de sorte que des charges électriques sont injectées 25 dans la grille flottante en passant par l'oxyde tunnel. 8. Procédé selon l'une des revendication 6 et 7, dans lequel la programmation du transistor comprend: - l'application d'un potentiel électrique négatif (VCV) à la grande grille, pour tirer vers le bas le potentiel électrique de la grille flottante, - l'application d'un potentiel électrique positif (VPP2) à la petite grille, et - l'application d'un potentiel électrique négatif (VCV) à 35 la région de drain et au substrat, de sorte que des charges électriques sont extraites de la grille flottante en passant par l'oxyde de grille. 9. Structure de plan mémoire EEPROM (30) comprenant des cellules mémoire comportant des transistors à grille flottante agencés en ligne et en colonne, caractérisée en ce que les cellules mémoire comprennent un transistor à grille flottante (T11, T12, T21, T22) selon l'une des revendications 1 à 5. 10. Structure de plan mémoire selon la revendication 9, dans laquelle les drains des transistors à grille flottante sont reliés à des lignes de bit (BL1, BNL2) sans passer par l'intermédiaire d'un transistor d'accès. 11. Structure de plan mémoire selon l'une des revendications 9 et 10, comprenant des rangées (RW1, RW2) et des colonnes (CL1, CL2) de transistors à grille flottante, dans laquelle les transistors à grille flottante d'une même rangée (RW1, RW2) ont leur grande grille reliée à une première ligne de mot commune (WL1, WL2) et leur petite grille reliée à une seconde ligne de mot commune (WL1', WL2').