Brevet FR2864872A1 — publié le 20050708

DISPOSITIF D'EMISSION La présente invention concerne un dispositif destiné à émettre une paire de signaux, un dispositif destiné à émettre un signal de données récupéré, un dispositif destiné à exécuter une opération sur un chemin de données, ainsi qu'un dispositif destiné à mémoriser une paire de signaux, et elle concerne en particulier, un dispositif destiné à émettre une paire de signaux et un dispositif destiné à émettre un signal de données récupéré permettant une transmission 1 0 sûre d'un signal de données via un chemin de données. Les circuits intégrés (Cl) exécutant des applications se rapportant à la sécurité, doivent être protégés contre des attaques externes. L'analyse de différentiel de puissance (ADP) est un procédé majeur pour attaquer des Cl destinés à des applications liées à la sécurité et pour évaluer la sensibilité de Cl à des attaques spécifiques portant 1 5 sur des informations confidentielles, telles que des mots de passe ou des clés de chiffrement. Dans une ADP, un profil de courant mesuré du Cl et/ou son intégrale de charge calculée sur un ou plusieurs cycles d'horloge, est/sont évalué(e)(és) selon des procédés statistiques correspondant à un programme donné et/ou un algorithme donné. A partir d'une corrélation entre une variation de données systématique et l'intégrale de la charge associée, on peut tirer des conclusions concernant les informations à protéger pour une pluralité d'exécutions de programmes. Fréquemment, on utilise des microprocesseurs et des microcontrôleurs pour des applications ayant trait à la sécurité. Dans le noyau d'une unité de traitement de microprocesseurs ou de microcontrôleurs modernes, l'unité dite UCT (unité centrale de traitement), il existe le chemin de données. Le chemin de données constitue une interconnexion entre toutes les unités fonctionnelles destinées au traitement de données à l'intérieur de l'UCT. L'interconnexion a lieu via des groupes de lignes, appelées bus de données et comprend des unités fonctionnelles caractéristiques, telles qu'un multiplexeur, une unité arithmétique et logique (UAL), des circuits de décalage et de mémorisation, appelés fichiers de registres. Par ailleurs, un fichier de registre décrit par la suite, sert à mémoriser et/ou à verrouiller des adresses et des données nécessaires à la tâche en cours de traitement par l'UCT. Dès lors, le fichier de registres peut être assimilé à un bloc-notes. En outre, le fichier de registres sert à un accès en lecture, rapide, aléatoire et simultané, généralement à au moins deux opérandes d'UAL et à un accès en écriture, rapide, aléatoire et simultané à des accès en lecture. A cet effet, le fichier de registres comprend des ports dits d'écriture différée servant à réinscrire des résultats et/ou des résultats intermédiaires d'opérations de calculs de l'UAL. De plus, le fichier de registres sert au chargement et à la transmission d'adresses et de données vers et en provenance du fichier de registres. A cet effet, le fichier de registres comprend des ports de lecture/écriture servant à la communication avec des parties du système externes au chemin de données de 1 0 l'UCT. Afin de satisfaire toutes ces exigences, associées à une aire et une consommation d'énergie minimales, les fichiers de registres sont souvent mis en oeuvre sous la forme de mémoires à accès multiples, appelées mémoires RAM à accès multiples (RAM = mémoire vive). Une mémoire RAM se compose de 1 5 registres interconnectés via leurs groupes de lignes de bits, où un registre d'unité fonctionnelle se définit ici comme un ensemble de cellules de registres homogènes dites à un bit, ayant les quatre propriétés du fichier de registres, énumérées ci-dessus. Le nombre de bits pouvant être mémorisé dans un registre correspond généralement à une largeur binaire du chemin de données. Le nombre de ports correspond au nombre maximal d'accès différents devant être autorisés simultanément à différents registres. La figure 6 représente une cellule de registre à un bit de la technique antérieure, avec le nombre minimal de quatre ports A, B, C, Z, dans le sens ci-dessus. Le port A comprend une paire de lignes de bits bla, blaq et une ligne de mot wla. Le port B comprend une paire de lignes de bits blb, blbq et une ligne de mot wlb. Le port Z comprend une paire de lignes de bits blzq, blz, et une ligne de mot wlz; et le port C comprend une paire de lignes de bits blcq, bic et une ligne de mot wlc. Normalement, des opérandes sont extraits via les ports A et B. Via le port Z, un résultat de calcul est réinscrit et via le port C, le contenu d'une mémoire externe au chemin de données est chargé dans et/ou transmis à celui-ci. On décrit donc les ports A et B, en tant que ports exclusifs de lecture. En cas de niveau de potentiel bas des lignes de mots wla et wlb, les transistors 612 de transfert à canal N se bloquent. Tout d'abord, les noeuds correspondant aux paires de lignes de bits bla, blaq et blb, blbq, respectivement, sont préchargés à 2864872 3 un niveau de potentiel haut Vdd et sont ensuite déconnectés du dispositif de précharge (non illustré), prévu pour cette paire de lignes de bits, à la périphérie du fichier de registres. Les paires de lignes de bits bla, blaq et blb, blbq, respectivement, sont ensuite fixes à un niveau de potentiel haut Vdd, mais elles n'y sont plus maintenues activement, c'est-à-dire par une connexion conductrice à la source de tension d'alimentation, mais seulement par capacité. On appellera cet état dit état flottant, (H, H). Peu après, les paires de lignes de bits bla, blaq et blb, blbq, respectivement, sont connectées de façon conductrice aux noeuds bit et bitq, respectivement, à l'intérieur de la cellule 615, par les lignes de 1 0 mots wla et/ou wlb portées à un niveau de potentiel haut. Dès lors que l'un des deux noeuds, bit et bitq est à un potentiel bas, la ligne de bit bla, blaq, blb, blbq connectée de façon conductrice à celui-ci, via le transistor 612 de transfert désormais, ouvert, est également déchargée à un potentiel bas. Ainsi, les bits à extraire se trouvent sur les paires de lignes de bits respectives bla, blaq et blb, 1 5 blbq et peuvent être adoptés par d'autres parties du chemin de données, tandis que les lignes de mots wla, wlb sont ramenées à un potentiel bas, pour déconnecter de nouveau la cellule de mémoire des lignes de bits, de manière à ce que les lignes de bits puissent se préparer à l'accès suivant. Une valeur logique 1 d'un bit correspond à une valeur de paire de lignes de bit (1, 0), et une valeur logique 0 d'un bit correspond à une valeur de paire de lignes de bits (0, 1). Le port Z fonctionne en tant que port exclusif d'écriture. En cas de transistors 614 de transfert à canal N fermés, la ligne de mot wlz es à un niveau de potentiel bas, de sorte que les transistors 614 se bloquent. Tout d'abord, un bit à écrire est transmis de l'extérieur à la paire de lignes de bits blz, blzq, avant que la ligne de mot wlz ne soit portée à un niveau de potentiel haut, de sorte que les noeuds bit et bitq, respectivement, sont connectés de façon conductrice à la paire de lignes de bits blz et blzq, respectivement, à l'intérieur de la cellule 615. Un diviseur de tension capacitif se trouvant immédiatement après, avec des capacités de lignes de bits généralement très grandes, par rapport à des capacités à l'intérieur de la cellule, soutenu par un circuit d'écriture externe (non illustré) et une rétroaction à l'intérieur de la cellule, conduit ensuite à l'écrasement de la valeur du potentiel, précédemment mémorisée dans la cellule, par celle appliquée à la paire de lignes de bits blz, blzq. De cette manière, la ligne de mot wlz peut être ramenée à un potentiel bas, pour déconnecter de nouveau les cellules de mémoire des lignes de bits, de manière à pouvoir préparer ces dernières à l'accès suivant. La cellule illustrée sur la figure 6 n'indique pas parmi les ports A, B, C, Z ceux qui servent de ports de lecture et ceux qui servent de ports d'écriture. Cela est déterminé par un comportement temporel appliqué de façon externe et/ou par la commande des lignes de mots wia, wlb, wlz et des lignes de bits bla, blaq, bib, blbq, biz, blzq. Par conséquent, à la fois les circuits de précharge et de commande de lecture et d'écriture (non illustrés sur la figure 6) sont associés au port C, décrit en tant que port de lecture et d'écriture, à la périphérie du fichier 1 o de registres. Normalement, les réseaux de commutation de Cl sont mis en oeuvre selon une technique de circuit dite à rail unique. Ici, chaque bit d'une information à traiter est représenté physiquement par exactement un noeud électrique. Les réseaux de commutation à rail unique sont sensibles aux 1 5 attaques ADP. Afin d'empêcher les attaques ADP, idéalement, les Cl doivent être conçus de manière à toujours fournir le même profil de courant, indépendamment des données à traiter. Toutefois, cela n'est pas toujours le cas, pour une mise en oeuvre de chemin de données à rail unique. Une intégrale de charge associée à un comportement temporel des états d'un circuit, est fonction des noeuds et/ou des capacités électriques dont la charge électrique est inversée. Dès lors, la mise en oeuvre à rail unique dépend étroitement des variations temporelles des données à traiter. Pour éviter le problème lié aux intégrales de charge variable, on fait appel à la logique dite à double rail pour mettre en oeuvre les chemins de données. Contrairement à la logique classique à un seul rail, selon laquelle chaque bit est représenté physiquement à l'intérieur d'un chemin de données ou de signal, par exactement un noeud électrique k d'un réseau de commutation ou d'un dispositif logique, dans le cas d'une mise en oeuvre selon une logique à double rail, chaque bit est représenté par deux noeuds k et kq, où ce bit a une valeur logique valide, dès lors, k correspond à la valeur logique vraie b de ce bit et kq correspond à la valeur logique inversée bn b. La cellule de registre illustrée sur la figure 6 est obtenue selon la technique à double rail. Selon la technique à double rail, l'invariance souhaitée des intégrales de 35 lignes s'obtient par un état dit de précharge, également appelé précharge, inséré entre chaque paire de deux états ayant des valeurs logiques valides (b, bn) = (1, 0) ou (0, 1). Dans cet état de précharge, k et kq sont tous deux chargés au même potentiel électrique et adoptent donc les valeurs logiquement invalides (1, 1) ou (0, 0). Pour un état de précharge (1, 1), une suite d'états pourrait donc être la suivante: (1, 1) (0, 1)(1, 1)(1,0)(1, 1)(1,0)(1, 1)--> (0, 1)..., Ce qui s'applique à une suite quelconque d'états consiste en ce que dans une transition quelconque (1, 1) (b, bn) exactement un noeud est inversé en de 1 à 0, en en ce que pour tout (b, bn) - (1, 1), exactement un noeud est 1 o inversé en charge de 0 à 1, indépendamment de la valeur logiquement valide b du bit d'état en question. Cela vaut de façon analogue pour des suites d'états avec l'état de précharge (0, 0). Le résultat, néanmoins, consiste en ce que les intégrales de charge correspondant à ces suites d'états sont indépendantes de la suite (b, bn) des valeurs logiquement valides, si la seule chose prise en compte est que les noeuds k et kq ont les mêmes capacités électriques. Ainsi, le profil de courant d'un chemin de données mis en oeuvre de cette manière, n'est pas fonction de variations temporelles des données à traiter. Il est donc résistant aux attaques ADP. Toutefois, dans des circuits réels, les noeuds k et kq ont normalement des capacités inégales. La figure 7 représente un chemin de données composé des deux paires 702, 704 de lignes de signaux. Le chemin de données est mis en oeuvre selon la technique à double rail. Cela signifie que la paire 702 de lignes comprend une ligne de signal x et une ligne de signal xq, complémentaire de la ligne de signal x. De même, la paire 704 de lignes comprend une ligne de signal y et une ligne de signal yq, complémentaire de la ligne de signal y. Les paires de lignes de signaux (x, xq) et (y, yq) ont les capacités 712, 714, 716, 718 à un potentiel fixe, désignées par C(*) et des capacités 722, 724, 726 de couplage entre les lignes de signaux x, xq, y, yq, désignées par C(*, #). Sur la figure 7, seules les capacités 722, 724, 726 de couplage entre les lignes adjacentes de signaux x, xq, y, yq sont illustrées. La ligne de signal x a la capacité C(x) 712, la ligne de signal xq a la capacité C(xq) 714, la ligne de signal y a la capacité C(y) 716 et la ligne de signal yq a la capacité C(yq) 718. Les lignes de signaux x, xq sont reliées via la capacité de couplage C(x, xq) 722, les lignes de signaux xq, y sont reliées via la capacité de couplage C(xq, y) 724, et les lignes de signaux y, yq sont reliées via la capacité de couplage C(y, yq). En fonction d'un état de précharge et d'un état ultérieur logiquement valide, certaines des capacités énumérées doivent être inversées en charge. Dans le tableau suivant, on donne les sommes de capacités qui sont chargées dans le cas d'une transition d'un état de précharge (0, 0) aux états logiquement valides (0, 1) ou (1, 0) : état (x, xq) (y, yq) AC de état état cible précharge cible (0, 0) (0,1) (0, 1) C(x, xq)+C(y, yq)+C(xq, y)+C(xq) +C(yq) (0, 0) (0,1) (1, 0) C(x, xq)+C(y, yq)+C(xq) +C(y) (0, 0) (1, 0) (0, 1) C(x, xq)+C(y, yq)+C(x)+C(yq) (0, 0) (1, 0) (1, 0) C(x, xq)+C(y, yq)+C(xq, y)+C(x)+C(y) 1 o Ainsi qu'on peut le voir d'après le tableau ci-dessus, toutes les capacités de couplage C(*, #) > 0, c'est-à-dire que les capacités 722, 724, 726 de couplage distinctes de 0 et/ou les capacités C(*) C(*q), c'est-à-dire les capacités 712, 714 inégales de la première paire 702 de lignes et les capacités 716, 718 inégales de la deuxième paire 704 de lignes donnent des sommes de capacités AC dépendant des données et donc, des intégrales de charge dépendant des données. Ces sommes de capacités et d'intégrales de charge dépendant des données peuvent encore servir à des attaques ADP. La technique du double rail ne procure donc pas une protection efficace contre les attaques ADP. On peut atténuer le problème lié à des capacités de couplage effectives dépendant des données permettant une analyse ADP, en échangeant physiquement un agencement de lignes de bits dans certains intervalles de la topologie. Cette technique appelée croisement de lignes de bits est principalement employée dans les mémoires DRAM. On peut donc réduire la dépendance vis-à-vis des données de capacités de couplage effectives. Toutefois, la dépendance vis-à-vis des données de capacités de lignes par rapport à un potentiel fixe subsiste. Par conséquent, une analyse ADP ne peut être empêchée par le croisement. Un autre inconvénient du croisement consiste en des exigences considérables d'aire de cette mesure. La présente invention vise à proposer un dispositif pour émettre une paire de signaux, un dispositif pour émettre un signal de données récupéré, un dispositif pour exécuter une opération sur un chemin de données et un dispositif pour mémoriser une paire de signaux permettant une transmission et un traitement sûrs de données. La présente invention propose un dispositif pour émettre une paire de signaux, à partir d'un signal de données, suivant une règle de commutation qui est fonction d'une valeur de signal de commutation, comprenant: 1 o une première entrée de signal de données pour recevoir un premier signal de données; une première entrée de signal de commutation pour recevoir un premier signal de commutation; une première sortie de signal pour émettre en sortie un premier signal; et une première sortie de signal complémentaire pour émettre en sortie un premier signal complémentaire, où le premier signal et le premier signal complémentaire forment une paire de signaux; et dans lequel, le dispositif est conçu pour émettre en sortie, suivant la règle de commutation, le premier signal de données, en tant que premier signal et un premier signal complémentaire de données, en tant que premier signal complémentaire, lorsque le premier signal de commutation a une première valeur, et pour émettre en sortie le premier signal de données, en tant que premier signal complémentaire et le premier signal complémentaire de données, en tant que premier signal, lorsque le premier signal de commutation a une deuxième valeur. De préférence, le dispositif comprend: une deuxième entrée de signal de données pour recevoir un deuxième signal de données; une deuxième entrée de signal de commutation pour recevoir un 30 deuxième signal de commutation; une deuxième sortie de signal pour émettre en sortie un deuxième signal; et une deuxième sortie de signal complémentaire pour émettre en sortie un deuxième signal complémentaire; dans lequel le dispositif pour émettre une paire de signaux est conçu en 2864872 8 outre, pour émettre en sortie le deuxième signal de données, en tant que deuxième signal et un deuxième signal de données complémentaire, en tant que deuxième signal complémentaire, lorsque le deuxième signal de commutation a la première valeur, et pour émettre en sortie le deuxième signal de données, en tant que deuxième signal complémentaire et le deuxième signal de données complémentaire, en tant que deuxième signal, lorsque le deuxième signal de commutation a la deuxième valeur. La présente invention propose en outre, un dispositif pour émettre un 1 o signal de données récupéré, à partir d'un chemin de signal, suivant une règle de commutation complémentaire qui est fonction d'une valeur de signal de commutation, comprenant: une première entrée de signal pour recevoir un premier signal; une première entrée de signal complémentaire pour recevoir un premier 1 5 signal complémentaire, où le premier signal complémentaire est complémentaire du premier signal, et où le premier signal et le premier signal complémentaire forment une première paire de signaux; une première entrée de signal de commutation pour recevoir un premier signal de commutation; et une première sortie de signal de données pour émettre en sortie un premier signal de données récupéré ; le dispositif étant conçu pour émettre en sortie, suivant la règle de commutation complémentaire, le premier signal, en tant que signal de données récupéré, lorsque le premier signal de commutation a une première valeur, et pour émettre en sortie le premier signal complémentaire, en tant que signal de données récupéré, lorsque le premier signal de commutation a une deuxième valeur. L'invention repose sur la considération qu'un signal de données peut être transmis de façon sûre, via une paire de lignes de signaux complémentaires, lorsque le signal de données est transmis en fonction d'une valeur de signal de commutation sur la ligne de signal de la paire de lignes de signaux ou sur la ligne de signal complémentaire de la paire de lignes de signaux. Suivant l'invention, la fonction de la ligne de signal et celle de la ligne de signal complémentaire sont échangées, en fonction de la valeur du signal de commutation. De préférence, le dispositif comprend: - un moyen pour émettre un signal de commutation, dans lequel le moyen pour émettre un signal de commutation est conçu pour fournir le signal de commutation. - le moyen pour émettre un signal de commutation comprend un moyen pour régler le signal de commutation à la première valeur ou à la deuxième valeur, selon une commande aléatoire. - le moyen pour émettre un signal de commutation comprend une entrée de signal horaire pour régler le signal de commutation à la première valeur ou à 1 0 la deuxième valeur, selon une commande aléatoire. - le moyen pour émettre un signal de commutation est conçu pour émettre un deuxième signal de commutation. La valeur du signal de commutation est de préférence, indépendante du signal de données. Suivant un mode de réalisation préféré, le signal de 1 5 commutation a la première valeur ou la deuxième valeur, à commande aléatoire ou temporelle. La valeur du signal de commutation est fournie à la fois au dispositif destiné à émettre une paire de signaux et au dispositif destiné à émettre un signal de données récupéré. Cela permet de convertir un signal de données en une paire de signaux, dans le dispositif destiné à émettre une paire de signaux et de le récupérer ultérieurement, dans un dispositif destiné à émettre un signal de données récupéré. Indépendamment du fait que le signal a été émis via la ligne de signal ou la ligne de signal complémentaire, suivant la valeur du signal de commutation, la vraie valeur du signal de données est récupérée dans le dispositif destiné à émettre un signal de données récupéré. Un échange de préférence à commande aléatoire, des rôles du signal et du signal complémentaire, lors de la transmission de signaux de données, sur un chemin de signaux, entre le dispositif destiné à émettre une paire de signaux et le dispositif destiné à émettre un signal de données récupéré, fait en sorte, pour une pluralité de déroulements de programmes logiquement identiques d'un système complet, qu'une influence d'asymétries capacitives de la ligne de signal et de la ligne de signal complémentaire, ainsi que de capacités de couplage entre des paires de lignes de signaux et leurs lignes de signaux physiquement adjacentes respectives, sur une intégrale de charge des cycles de traitement considérés, est éliminée en moyenne statistique. En conséquence, on supprime l'intérêt d'asymétries capacitives et de capacités de couplage d'un chemin de données ou d'un bus de système pour des attaques ADP. L'invention est particulièrement adaptée à l'utilisation dans des circuits intégrés dont les chemins de données sont mis en oeuvre selon la technique du double rail et qui fonctionnent selon la technique de la précharge. Dans des systèmes de traitement de données comprenant une pluralité de Cl, on peut faire appel à l'approche de l'invention pour la transmission sûre de données entre des Cl. L'invention peut être mise en oeuvre dans la logique numérique, a peu 1 o d'exigences d'espace et procure donc un procédé rentable et fiable pour empêcher des attaques ADP sur des circuits liés à la sécurité. La présente invention peut également être mise en oeuvre de façon avantageuse dans des applications qui ne se rapportent pas à la sécurité, afin d'éviter des effets défavorables d'asymétries capacitives. 1 5 En outre, on fait appel avantageusement à la présente invention, pour ce qui concerne des unités fonctionnelles de microprocesseur ou d'autres circuits de traitement de données. L'approche de l'invention permet une transmission sûre de signaux de données aux unités fonctionnelles. De plus, elle élimine l'influence de câblages des unités fonctionnelles utilisables en vue d'une analyse APD. Suivant un mode de réalisation préféré, les données à transmettre sont soumises à une opération sur le chemin de données (OCD). Afin de prendre en compte l'opération accomplie sur un chemin de données, dans la récupération du signal de données, dans un dispositif destiné à émettre un signal de données récupéré, le dispositif destiné à émettre un signal de données récupéré comprend, dans ce mode de réalisation, un dispositif pour adapter la règle de commutation complémentaire à l'opération accomplie sur le chemin de données. Suivant un autre mode de réalisation préféré, l'invention est utilisée pour la mise en oeuvre d'une mémoire. La mémoire est conçue pour mémoriser une paire de signaux fournie par un dispositif destiné à émettre une paire de signaux. Afin de permettre la récupération du signal de données, le dispositif de mémorisation comprend un moyen de mémorisation supplémentaire pour mémoriser la valeur du signal de commutation. L'invention a aussi pour objet un dispositif pour effectuer une opération 35 sur un chemin de données qui comprend: 2864872 11 - un dispositif pour émettre une paire de signaux suivant l'invention; - un dispositif pour émettre un signal de données récupéré suivant l'invention; - un moyen pour effectuer une opération sur un chemin de données, connecté au dispositif pour émettre une paire de signaux via une paire de signaux du côté entrée, et au dispositif pour émettre un signal de données récupéré via une paire de signaux du côté sortie, et conçu pour recevoir un signal de commande de chemin de données, dans lequel le signal de commande de chemin de données définit une opération sur un chemin de 1 o données à effectuer sur la première paire de signaux; un moyen pour adapter le signal de commutation, dans lequel le moyen pour adapter le signal de commutation est connecté au signal de commutation et au signal de commande de chemin de données, et est conçu pour fournir un signal de commutation adapté à l'opération sur un chemin de données sur le dispositif pour émettre un signal de données récupéré. De préférence, le moyen pour effectuer une opération sur un chemin de données est une unité de décalage et le signal de commande de chemin de données fournit une valeur de décalage, et dans lequel l'unité de décalage est connectée au dispositif pour émettre une paire de signaux, via une pluralité de paires (slin, slqin) de signaux du côté entrée, et correspondant à la valeur de décalage, la pluralité de paires (slin, slqin) de signaux du côté entrée associée à une pluralité de paires (slout, slgout) de signaux du côté sortie, via lesquelles le moyen pour effectuer une opération sur un chemin de données est connecté au dispositif pour émettre un signal de données récupéré. L'invention a aussi pour objet un dispositif pour émettre une paire de signaux qui comprend: - un dispositif pour émettre un signal de données récupéré suivant l'invention; - un dispositif pour émettre une paire de signaux; suivant l'invention - un moyen pour mémoriser une paire de signaux, destiné à mémoriser la paire de signaux émise par le dispositif pour émettre une paire de signaux; et un moyen pour mémoriser une valeur de signal de commutation, destiné à mémoriser une valeur du signal de commutation et à la fournir au dispositif pour émettre un signal de données récupéré, lorsque la première paire de signaux est extraite du moyen pour mémoriser une paire de signaux. 2864872 12 De préférence, le dispositif pour mémoriser une paire de signaux est une cellule de mémoire à un seul accès. De préférence, le moyen pour mémoriser une paire de signaux est une cellule de mémoire à accès multiples. De préférence, les paires de signaux sont mises en oeuvre selon la technique du double rail. De préférence, le dispositif comprend un moyen pour précharger les paires de signaux à un état de précharge défini. On explique plus en détail dans ce qui suit, des modes de réalisation 1 o préférés de la présente invention, en référence aux dessins annexés, dans lesquels: la figure 1 est une vue simplifiée d'un dispositif d'émission, suivant la présente invention; la figure 2 est une vue simplifiée d'un dispositif destiné à exécuter une 15 opération sur un chemin de données, suivant un autre mode de réalisation préféré de la présente invention; la figure 3 est une vue simplifiée d'un dispositif destiné à mémoriser une paire de signaux, suivant un autre mode de réalisation préféré de la présente invention; la figure 4 est une vue simplifiée d'un moyen destinéà mémoriser une paire de signaux, suivant un autre mode de réalisation préféré de la présente invention; la figure 5 est une vue simplifiée d'un moyen destiné à mémoriser une paire de signaux, suivant un autre mode de réalisation préféré de la présente 25 invention; la figure 6 est un schéma de principe d'une cellule de mémoire, suivant la technique antérieure; et la figure 7 est une vue simplifiée d'un système de bus mis en oeuvre selon la technique du double rail, suivant la technique antérieure. La figure 1 représente une vue simplifiée d'un dispositif d'émission comprenant un dispositif 102 de l'invention, destiné à émettre une paire de signaux et un dispositif 104 de l'invention, destiné à émettre un signal de données récupéré. En outre, le système de bus comprend le moyen 106 pour émettre un signal de commutation. Le dispositif 102 destiné à émettre une paire de signaux comprend une entrée 112 de signal de données et une entrée 116 2864872 13 de signal de commutation. Le dispositif 102 destiné à émettre une paire de signaux comprend en outre, une sortie 122 de signal et une sortie 124 de signal complémentaire. Le dispositif 104 destiné à émettre un signal de données récupéré comprend une entrée 132 de signal et une entrée 134 de signal complémentaire, ainsi qu'une entrée 116' de signal de commutation. Le dispositif 104 destiné à émettre un signal de données récupéré comprend en outre, une sortie 142 de signal de données. Un signal 152 de données est émis via le dispositif d'émission illustré. Le signal 152 de données est connecté au dispositif 102 destiné à émettre une 1 0 paire de signaux, via l'entrée 112 de signal de données. Le dispositif 102 destiné à émettre une paire de signaux est conçu pour former une paire de signaux composée d'un signal 162 et d'un signal 164 complémentaire, à partir du signal 152 de données, selon une règle de commutation. Si le signal 162 a la valeur logique 0 , le signal 164 complémentaire a la valeur logique 1 . Si le 1 5 signal 162 a la valeur logique 1 , le signal 164 complémentaire a la valeur logique 0 . Le signal 162 et le signal 164 complémentaire sont fournis par le dispositif 102 destiné à émettre une paire de signaux, au niveau de la sortie 122 de signal et de la sortie 124 de signal complémentaire, et sont reçus par le dispositif 104 destiné à émettre un signal de données récupéré, au niveau de l'entrée 132 de signal et de l'entrée 134 de signal complémentaire. Le dispositif 104 destiné à émettre un signal de données récupéré est conçu pour former un signal 172 de données récupéré, à partir de la paire de signaux composée du signal 162 et du signal 164 complémentaire, selon une règle de commutation complémentaire, et pour l'émettre en sortie au niveau de la sortie 142 de signal de données. Le moyen 106 destiné à émettre un signal de commutation, est conçu pour fournir un signal 158 de commutation, reçu par le dispositif 102 destiné à émettre une paire de signaux, au niveau de l'entrée 116 de signal de commutation et par le dispositif 104 destiné à émettre un signal de données récupéré, au niveau de l'entrée 116' de signal de commutation. De préférence, le moyen 106 destiné à émettre un signal de commutation est conçu pour fournir le signal 158 de commutation, par commande aléatoire. Le signal 158 de commutation à commande aléatoire a une première valeur et une deuxième valeur. Dans ce mode de réalisation, le signal 158 de 2864872 14 commutation a soit la valeur logique 0 , soit la valeur logique 1 . Le dispositif 102 destiné à émettre une paire de signaux est conçu pour fournir le signal 152 de données, en tant que signal 162 ou en tant que signal 164 complémentaire, selon la règle de commutation. Si le signal 158 de commutation a la première valeur, le dispositif 102 destiné à émettre une paire de signaux, commute le signal 152 de données sur la sortie 122 de signal. A la sortie 124 de signal complémentaire, le dispositif 102 destiné à émettre une paire de signaux fournit un signal 164 complémentaire du signal 162. En conséquence, le signal 152 de données est émis en sortie, soit au niveau de la sortie 122 soit au 1 o niveau de la sortie 124 de signal complémentaire, en fonction du signal 158 de commutation. Si la valeur 158 du signal de commutation est produite par commande aléatoire, la sortie du signal 152 de données en tant que signal 162 ou en tant que signal 164 complémentaire, est également obtenue par commande aléatoire, et n'est donc pas prévisible. 1 5 Correspondant aux capacités expliquées sur la figure 7, les lignes du signal 162 et du signal 164 complémentaire, illustrées sur la figure 1, ainsi que des signaux respectivement adjacents et des signaux complémentaires (non illustrés) ont également des capacités par rapport à un potentiel fixe, ainsi que des capacités de couplage. Les capacités mentionnées ne sont pas illustrées sur la figure 1. Suivant la présente invention, la capacité totale à inverser en charge dans une opération de commutation, est non seulement fonction des valeurs de capacité et d'une opération de commutation de signal de données accomplie, mais aussi de la valeur du signal 158 de commutation. Cela tient au fait qu'en étant commandé par le signal 158 de commutation, le signal 162 est échangé avec le signal 164 complémentaire. Si l'émission du signal 158 de commutation s'effectue par commande aléatoire, une association d'une capacité totale à une opération de commutation de signal de données n'est plus possible. Une attaque ADP sur les lignes du signal 162 et du signal 164 complémentaire n'est dès lors, pas réalisable. Après l'émission du signal 162 et du signal 164 complémentaire, via le chemin de données, il se produit une re-commutation des signaux dans le dispositif 104 pour émettre un signal de données récupéré. Dès lors que le dispositif 104 destiné à émettre un signal de données récupéré est également connecté au signal 158 de commutation, la re-commutation inverse de la commutation effectuée dans le dispositif 102 destiné à émettre une paire de signaux, est possible. Correspondant à la commutation dans le dispositif 102, destiné à émettre une paire de signaux, décrit ci-dessus, le dispositif 104, destiné à émettre un signal de données récupéré, est conçu pour émettre en sortie le signal 162, en tant que signal 172 de données récupéré, en réponse à une première valeur du signal 158 de commutation. Le signal 172 de données récupéré correspond ainsi, au signal 152 de données. Suivant la présente invention, le dispositif 102, destiné à émettre une paire de signaux et le dispositif 104, destiné à émettre un signal de données récupéré, permettent d'émettre le signal 152 de données, via un chemin de 1 o données, sans qu'une attaque ADP du trajet d'émission du chemin de données soit possible. Suivant le mode de réalisation illustré sur la figure 1, les signaux 152, 172 de données sont mis en oeuvre selon la technique du rail unique et les signaux 162, 164 sont mis en oeuvre selon la technique du double rail, de préférence d'après la technique de la précharge. Suivant un autre mode de réalisation, les signaux de données sont également mis en oeuvre selon la technique du double rail. Le dispositif d'émission illustré sur la figure 1 fait partie d'un bus de données. A la différence du mode de réalisation illustré, le bus de données peut comprendre un nombre quelconque de signaux de données. Avec une pluralité de signaux de données, il est avantageux de combiner des signaux de données individuels en groupes et de fournir une valeur propre de signal de commutation pour chaque groupe. Ainsi, si le bus de données a deux groupes de signaux de données, par exemple, de préférence, deux valeurs de signaux de commutation sont fournies, sous la forme de deux bits aléatoires indépendants, à dépendance temporelle. La figure 2 représente un dispositif destiné à exécuter une opération sur un chemin de données, suivant un autre mode de réalisation préféré. Le dispositif destiné à exécuter une opération sur un chemin de données comprend un dispositif pour émettre une paire 202 de signaux, sous la forme d'un circuit multiplexeur Mx;n, un dispositif 204 pour émettre un signal de données récupéré, sous la forme d'un circuit multiplexeur Mxout, ainsi qu'un moyen 208 destiné à exécuter une opération sur un chemin de données et un moyen 209 destiné à adapter le signal de commutation. Dans ce mode de réalisation, le moyen 208 pour accomplir une opération sur un chemin de données est une unité de décalage. Au lieu d'une unité de décalage effectuant une opération de décalage, le moyen 208 destiné à accomplir une opération sur un chemin de données, peut également représenter une autre unité fonctionnelle quelconque, utilisable sur un chemin de données. Le circuit 202 multiplexeur est conçu pour recevoir un signal 252 de données, ainsi qu'un signal 253 de données, complémentaire du signal 262 de données. Le circuit 202 multiplexeur est conçu en outre, pour recevoir un signal 258 de commutation et pour émettre en sortie un signal 262, ainsi qu'un signal 264 complémentaire. Correspondant au dispositif destiné à émettre une 1 o paire de signaux, décrit sur la figure 1, le circuit 202 multiplexeur est conçu pour émettre en sortie le signal 252 de données, soit en tant que signal 262, soit en tant que signal 264 complémentaire, en réponse à une valeur du signal 258 de commutation. En fonction d'une valeur du signal 258 de commutation, le circuit 202 multiplexeur, échange ainsi, les rôles des signaux 262, 264. Le moyen 208 destiné à exécuter une opération sur un chemin de données, est conçu pour recevoir le signal 262 et le signal 264 complémentaire. En fonction d'un signal 259 de commande du chemin de données, le moyen 208 destiné à exécuter une opération sur un chemin de données, est conçu pour exécuter une opération sur un chemin de données et pour fournir un signal 266 de sortie et un signal 268 de sortie complémentaire correspondant à cette opération. Le multiplexeur 204 est conçu pour recevoir le signal 266 de sortie et le signal 268 de sortie complémentaire, ainsi que pour émettre en sortie un signal 272 de données récupéré et un signal 273 de données complémentaire récupéré. A cet effet, le multiplexeur 204 reçoit un signal 258' de commutation. Le signal 258' de commutation est fourni par le moyen 209 destiné à adapter le signal de commutation. Le dispositif 209 destiné à adapter le signal de commutation est conçu pour adapter le signal 258' de commutation 3o correspondant à l'opération sur le chemin de données, exécutée dans le moyen 208 destiné à exécuter une opération sur un chemin de données. A cet effet, le moyen 209 destiné à adapter le signal de commutation, reçoit à la fois le signal 258 de commutation et le signal 259 de commande de chemin de données et il émet le signal 258' de commutation, à partir de ceux-ci. Suivant le mode de réalisation illustré sur la figure 2, la paire 252, 253 de signaux de données représente une paire de signaux de données d'un bus de paires de signaux de données de largeur w. Le signal 252 de données, appelé par la suite d,n représente une pluralité n, n = w 1, w 2, ..., 0, de signaux données clin , et le signal 253 de données complémentaire, appelé par la suite dq;n, représente une pluralité n de signaux dq;n de données complémentaires. De même, la paire 262, 264 de signaux, appelée par la suite (sl;n, slq;n), représente une pluralité n de paires de signaux (slip , slq;n ), la paire de signaux 266, 268 de sortie, appelée par la suite (stout, slgout), représente une pluralité n de paires de signaux de sortie (stout , sIgout ), 1 0 et la paire 272, 273 de signaux récupérés, appelée par la suite (dont, dgout), représente une pluralité n de paires de signaux de sortie récupérés (doit , dgout ). Correspondant au mode de réalisation décrit sur la figure 1, les paires de lignes de signaux (slip, slq;n), (stout sIgoUt) sont des parties d'un chemin de données qui, dans ce mode de réalisation, comprend en outre, le moyen 208 pour accomplir une opération sur un chemin de données. Suivant ce mode de réalisation, le moyen 208 destiné à exécuter une opération sur un chemin de données est une unité de décalage sous la forme d'un décaleur. Le câblage (non illustré) du moyen 208 destiné à exécuter une opération sur un chemin de données, aux paires de lignes de signaux (sl;n, slq;n), (stout, slgout) et/ou les paires de lignes de signaux (sl;n, slq; n), (sl0, slgout) elles-mêmes comprennent des capacités de couplage significatives, ainsi que des asymétries capacitives entre une ligne de signal sl et sa ligne de signal complémentaire slq. Dans ce qui suit, la désignation sl représente à la fois la ligne de signal sl;n et la ligne de signal de sortie stout, et la désignation slq représente la ligne de signal complémentaire slq;n et la ligne de signal de sortie complémentaire slgout. Les capacités mentionnées ne sont pas illustrées sur la figure 2. Ainsi qu'on l'a décrit en référence à la figure 7, les capacités entre les signaux sl et slq permettent une analyse ADP du dispositif destiné à exécuter une opération sur un chemin de données. Suivant l'invention, cette analyse ADP est empêchée par une permutation conditionnelle à commande aléatoire de la signification des signaux sl et slq d'une paire unique (si, slq) de lignes physiques de signaux. Cela se produit de telle sorte et/ou à la condition qu'une fonction arithmétique et logique exécutée sur une partie du chemin de données reste inchangée par ces permutations. Dans ce but, on suppose que les paires de lignes de signaux (sl , siq ), où n = w - 1, w - 2, ..., 0 et où w est une largeur de mot du chemin de données, sont disposées physiquement, c'est-à- dire dans la topologie, selon leur poids n, de sorte que les prochaines voisines de paires de lignes de signaux à n pair = 2j sont celles à n impair = 2j + 1, ainsi que n = 2j 1, et vice versa, sans limitation de généralité. Une exception réside dans les paires de lignes de signaux à bit de poids fort et/ou à bit de poids faible, avec n = w 1 et/ou n=0. Dans ce qui suit, on explique plus en détail, le mode de réalisation du moyen 208 destiné à exécuter une opération sur un chemin de données, sous la 1 o forme d'une unité de décalage. Lors du traitement des données d;,, au niveau de la paire de lignes de signaux (sl;n , slq;n ) du côté entrée de l'unité 208 de décalage, les bits de données à poids pair d, et/ou à poids impair d,n sont traités différemment. Via le multiplexer circuit 202 Mx,,, précédant les lignes de signaux (sl;n , slq;n ), les paires de lignes 1 5 de signaux sl;n, slq;n sont commandées, dans ce mode de réalisation, en fonction d'un temps ts d'une procédure de traitement des signaux de données d;n, par des bits aléatoires rndbit-evn(ts) et rndbit-odd(ts) émis de façon appropriée et/ou présents dans le signal 258 de commutation, de la manière suivante: (sl;n ,slq;n ) ≤-(d;n ,dq;n )) pour rndbit-x (ts) = 0 (sl;n , slq;n ) ≤ (non (d;n ), non (dq;n )) pour rndbit-x(ts) = 1 où x = evn pour n = 2j et x = odd pour n = 2j + 1. Dans ce mode de réalisation, le signal 258 de commutation a donc la valeur rndbit x qui a soit la valeur logique 0 , soit la valeur logique 1 . Dans ce mode de réalisation, le signal de commutation a une composante à commande aléatoire: rndbit et une composante à commande temporelle: x(ts). La valeur aléatoire rndbit est fournie de préférence, par un générateur de nombres aléatoires (non illustré). La composante à commande temporelle est commandée par un signal horaire (non illustré). Le signal horaire peut être un signal d'horloge auquel un moyen pour émettre le signal de commutation est relié. En variante, un contrôleur de temps peut être fonction d'un certain nombre de signaux de données reçus. De façon analogue au circuit 202 multiplexeur, les signaux de données récupérés d0Ut, dg0Ut sont récupérés à partir du signal de sortie slout, slgout via le circuit 204 Mx0Ut multiplexeur. A cet effet, les permutations conditionnelles données ci-dessus sont inversées. Cela s'effectue au moyen 2864872 19 d'une certaine fonction F POn {rndbit - evn(ts), rndbit odd(ts)} de la valeur du signal 258 de commutation, utilisé pour la permutation du côté entrée du circuit 202 multiplexeur, de sorte qu'à la sortie du circuit 204 multiplexeur, il y aura toujours la valeur logique vraie dout résultant de d;n . Cela signifie que: (dout , dgout ) ≤ (slout , slgout ) Pour F POn, = 0, (dout , dgout ) ≤ (non (stout ) , nonslgout )) Pour F POn, = 1 1 o Ici, une forme de FDPOn est fonction des opérations sur le chemin de données, accomplies dans la partie en question du chemin de données, le moyen 208 pour exécuter une opération sur un chemin de données. Dans le mode de réalisation, l'opération sur le chemin de données est une opération de décalage avec un nombre variable sft de positions binaires que des données d'entrée de l'unité 208 de décalage peuvent décaler. La valeur sft est fournie à l'unité de décalage, via le signal 259 de commande de chemin de données. Ainsi, on obtient ce qui suit avec DPO = sft: FSft2j = rndbit evn(ts) pour des valeurs paires de sft FSn2i = rndbit odd(ts) pour des valeurs impaires de sft, et FSn2;+1 = rndbit - odd (ts) pour des valeurs paires de sft et FSn2i+1 = rndbit - evn (ts) pour des valeurs impaires de sft La fonction F PO, est produite dans le moyen 209 destiné à adapter le signal de commutation et fournie au circuit 204 multiplexeur, via le signal via 258' de commutation. L'échange décrit en référence à la figure 2, des rôles de sl et de slq en fonction de bits aléatoires lors du traitement des mots de données clin, d;nq, fait en sorte que pour une pluralité de déroulements de programmes logiquement identiques d'un système complet, l'influence d'asymétries capacitives des lignes de signaux sl, slq, ainsi que des capacités de couplage entre les lignes de 3o signaux sl et slq, et leurs lignes physiquement adjacentes respectives, sur l'intégrale de charge des cycles de traitement considérés, est éliminée en moyenne statistique. En conséquence, l'importance de cette asymétrie capacitive et des capacités de couplage pour des attaques ADP est éliminée. La figure 3 représente une vue simplifiée d'un dispositif destiné à mémoriser une paire de signaux, suivant un mode de réalisation préféré de la présente invention; Le dispositif destiné à mémoriser une paire de signaux comprend un dispositif 302 destiné à émettre une paire de signaux, un dispositif 304 destiné à émettre un signal de données récupéré, ainsi qu'un dispositif 308 destiné à mémoriser une paire de signaux, et un dispositif 309 destiné à mémoriser une valeur de signal de commutation. Correspondant au mode de réalisation décrit sur la figure 1, le dispositif 302 destiné à émettre une paire de signaux est conçu pour émettre en sortie un premier signal 352 de données, en tant que premier signal 362 et/ou en tant que premier signal 364 complémentaire, en réponse à une valeur de signal 358 de commutation. La 1 0 première paire 362, 364 de signaux est mémorisée dans le dispositif 308 destiné à mémoriser une paire de signaux, et émise en sortie par le dispositif 308 destiné à mémoriser une paire de signaux, en tant que premier signal 366 mémorisé et premier signal 368 complémentaire mémorisé, dans une opération de lecture. Correspondant au mode de réalisation de la figure 1, le dispositif 304 1 5 destiné à émettre un signal de données récupéré, est à son tour, conçu pour émettre en sortie soit le premier signal 366 mémorisé, soit le premier signal 368 complémentaire mémorisé, en tant que premier signal 372 de données récupéré. A cet effet, le dispositif 304 destiné à émettre un signal de données récupéré doit obtenir la valeur du signal 358 de commutation, avec laquelle le premier signal 352 de données a été commuté dans le dispositif 302 destiné à émettre une paire de signaux. A cette fin, la valeur du signal 358 de commutation est mémorisée dans le dispositif 309 destiné à mémoriser un signal de commutation et émise en sortie, en tant que signal 358' de commutation mémorisé, au dispositif destiné à émettre un signal de données récupéré, parallèlement à la sortie de la première paire 366, 368 de signaux mémorisés. Le dispositif destiné à mémoriser une paire de signaux, illustré sur la figure 3, permet ainsi, de mémoriser un premier signal 352 de données, dans un moyen de mémorisation et de l'extraire à nouveau. Les signaux 362, 368 d'entrée et les signaux 366, 368 de sortie du moyen 308 destiné à mémoriser une paire de signaux, sont de nouveau protégés contre une attaque ADP par le dispositif 302 de l'invention, destiné à émettre une paire de signaux. La figure 4 illustre un mode de réalisation préféré d'un dispositif pour mémoriser une paire de signaux, ayant la forme d'une mémoire dite à un seul accès, telle qu'utilisée pour des mémoires RAM ou des mémoires cache. Par souci de clarté, seules deux cellules de mémoire sont représentées sur la figure 4, lesquelles néanmoins, sont représentatives d'une pluralité de cellules de mémoire. Suivant le mode de réalisation illustré sur la figure 3, la mémoire à un seul accès comprend un dispositif pour émettre une paire de signaux et un dispositif pour émettre un signal de données récupéré. Les deux dispositifs sont disposés dans un circuit 403 multiplexeur. Un moyen 408 pour mémoriser une paire de signaux est mis en oeuvre sous la forme d'une cellule de mémoire RAM, de même que le moyen 409 pour mémoriser un signal de commutation. Au moyen d'un circuit 410 d'attaque bidirectionnel, un signal 458 de commutation est fourni au moyen 409 pour mémoriser un signal de commutation. Le signal 1 0 458 de commutation est converti en un signal 459 de commutation à mémoriser et en signal 460 de commutation à mémoriser en complément de celui-ci. Les signaux 459, 460 sont également reliés au circuit 403 multiplexeur. Dans ce mode de réalisation, les signaux de données à mémoriser sont fournis au circuit 403 multiplexeur, sous la forme d'un signal 452 de données et d'un signal 453 de données, complémentaire de celui-ci. Correspondant aux 459, 460 de commutation, les signaux 452, 453 de données sont commutés, en réponse à un signal 484 de lecture/écriture, suivant la présente invention, et sont fournis en tant que signaux 463, 465 à mémoriser, à la cellule 408 de mémoire RAM correspondant à une valeur des signaux 459, 460 de commutation. Dans ce mode de réalisation, les lignes 463, 465 de signaux servent à la fois à écrire dans la cellule 408 de mémoire RAM et à lire les informations mémorisées dans la cellule de mémoire RAM. Les signaux de données récupérés sont également émis en sortie sur les lignes 452, 453 de signaux de données, par le circuit 403 multiplexeur. Le circuit 403 multiplexeur est donc conçu comme étant bidirectionnel, dans ce mode de réalisation. Une deuxième cellule de mémoire et les contrôleurs associés sont désignés par les mêmes références numériques que celles de la première cellule 408 de mémoire, mais sont repérés par le signe . La deuxième cellule 408' de mémoire est commandée par un signal 458' de commutation correspondant au signal 458 de commutation de la première cellule 408 de mémoire, mais indépendante. Les circuits 403, 403' multiplexeurs permettent également, une protection des lignes 463, 465, 463', 465' de signaux contre les attaques ADP. Les paires de lignes de signaux (463, 465), (463', 465') sont désignées par la suite, (bl, blq) et sont représentatives d'une pluralité de paires de lignes de signaux. Par une permutation à commande aléatoire du poids de la ligne binaire bl et de sa ligne binaire complémentaire blq d'une paire de lignes binaires physiques unique dans le circuit 403, 403' multiplexeur, les lignes bl, blq sont protégées contre une analyse ADP. A cet effet, on suppose que les paires de lignes binaires (bl , blq ) et/ou les mots de données associés (d , dq ) correspondant aux signaux (452, 453), (452', 453') de données, sont disposés physiquement en fonction de leur poids, où n = w - 1, w - 2, ..., 0 et w représente la largeur de mot des mots de données (d , dq ), sans limitation de généralité. Dans la topologie, les voisines suivantes des paires de lignes de bits avec n pair = 2j sont donc celles ayant n impair = 2j + 1 et n = 2j 1, et vice versa. Les 1 o exceptions sont de nouveau les paires de lignes de bits de poids fort et/ou de poids faible, avec n = w 1 et/ou n = 0. Lors de l'écriture et de la lecture de mots de données d , à une adresse adr des paires de lignes de bits correspondantes (bl , blq ), les bits de données de poids pair et/ou impair d et d , respectivement, sont désormais traités différemment. Via les circuits multiplexeurs désignés Mx à l'intérieur du circuit (403, 403') d'attaque associé à une entrée de lecture/écriture d'une cellule de mémoire RAM correspondant à la paire de lignes de bits considérée, en fonction des bits aléatoires rndbit-evn (ts) et rndbit-odd (ts) émis de façon appropriée et/ou présents à un instant ts, d'une opération d'écriture dans une cellule de mémoire et correspondant aux valeurs du signal 458, 458' de commutation, l'écriture des paires de lignes de bits pairs (bl , blq ) et par conséquent, l'écriture dans les cellules de mémoire correspondant à l'adresse adr s'effectuent de la manière suivante: (bI ,blq )≤(d ,non(d )) pour rndbit - x(ts) = 0; (bl ,blq )≤>non(d ),d ) pour rndbit - x(ts) = 1; où x = evn pour n = 2j et x = odd for n = 2j + 1. En outre, les bits aléatoires rndbit - evn(ts) et rndbit odd(ts) sont écrits dans deux cellules 409, 409 de mémoire supplémentaires, associées à l'adresse adr et désignées fevn et fodd, pendant une opération d'écriture. Lors de l'extraction d'un mot de données d'une cellule 408, 408' de mémoire, associée à l'adresse adr, soit (dadr , non (dadr )) soit (non 35 (dadr , dadr ) est transmis à la paire de lignes de bits (bl , blq ) 2864872 23 qui est reliée aux circuits d'attaque correspondant aux sorties de données 452, 453 et 452', 453' via les circuits 403, 403' multiplexeurs que l'on peut appeler circuits inverseurs conditionnels. En fonction des valeurs de fevnadr et de foddadr extraites simultanément, les valeurs de la paire de lignes de bits (bl , blq ) sont soit inversées pour fevnadr/foddadr = 1 soit laissées inchangées pour fevnadr/foddadr = 0, de sorte qu'à la sortie du multiplexeur 403, 403', il y aura toujours la valeur logique vraie dadr . Pour le mode de réalisation décrit, il suffit d'utiliser uniquement une ligne de mot wl au lieu des lignes 480, 482 ou wlf , wld de mots 1 o séparées, données sur la figure 3 pour des drapeaux et/ou des données. Les lignes 480, 482 de mots séparées sont nécessaires au mode de réalisation expliqué ci-dessous. Ce mode de réalisation résulte de ce qu'il doit être possible d'écraser seulement une partie, telle qu'un octet ou une partie d'un mot de données composé de plusieurs octets, à l'adresse adr, sans influer sur l'intégrité des parties restantes du mot de données en question. Dans ce cas, il sepeut donc que des bits aléatoires provenant de l'extérieur de la mémoire ne soit pas écrits aux valeurs du signal 458, 458' de commutation associées à l'adresse adr, à savoir: fevnadr/foddadr, du fait que cela signifierait la perte des parties restantes du mot de données en question. En revanche, fevnadr et foddadr sont tout d'abord extraites via une ligne 482 de mot en propre wlf , lors d'une première partie d'un accès en écriture à la partie en question du mot de données, et les valeurs ainsi obtenues de bits aléatoires sont mémorisées à un certain moment avant la commande des circuits 403, 403' multiplexeurs, à l'intérieur des circuits d'attaque associés au port d'écriture des paires de lignes de bits correspondant à la partie en question du mot de données, de sorte que ces circuits d'attaque, dans une deuxième partie de l'accès en écriture à la partie en question du mot de données, écrivent désormais, les valeurs logiques (d , non (d )) ou leurs inverses (non (d , d ) dans les paires de lignes de bits respectives, correspondant aux valeurs de fevnadr/foddadr. De façon décalée dans le temps, la ligne 480 wld de mot du mot de données complet à l'adresse adr, est activée, de sorte que la partie du mot de données, sélectionnée via des circuits d'attaque actifs du port d'écriture est écrasée, tandis que les parties restantes du mot de données, correspondant aux circuits d'attaque inactifs du port d'écriture, sont extraites des cellules 408 de mémoire correspondantes, vers les paires 463, 465 de lignes de bits, reliées à celles-ci. Cet échange en fonction de bits aléatoires, des rôles de bl et blq, lors de l'écriture et de la lecture de mots de données dans (bl , blq ) fait pour une pluralité de déroulements de programmes logiquement identiques du système complet, qu'une influence d'asymétries capacitives de bl et blq, ainsi que des capacités de couplage entre bl et/ou blq et leurs lignes physiquement adjacentes respectives, sur l'intégrale de charge des accès à la mémoire considérée, est éliminée en moyenne statistique et en conséquence, l'importance de ces asymétries 1 0 capacitives et des capacités de couplage pour des attaques ADP est éliminée. La figure 5 illustre un autre mode de réalisation d'un dispositif pour mémoriser une paire de signaux sous la forme de cellules de mémoire dites à accès multiples, telles qu'utilisées pour des mémoires RAM ou des fichiers de registres. Par une permutation à commande aléatoire du poids d'une ligne de 1 5 bits bIX et de sa ligne de bits complémentaire blXq d'une paire de lignes de bits physiques unique (bIX, blXq) correspondant à un port X d'une cellule de mémoire, la cellule de mémoire à accès multiples illustrée est protégée contre des attaques ADP. Les éléments illustrés sur la figure 5 et qui ont déjà été décrits sur la figure 4, sont désignés par les mêmes références numériques et ne sont pas décrits plus en détail dans ce qui suit. Au lieu des cellules 408, 408', 409, 409' de mémoire RAM, illustrées sur la figure 4, le mode de réalisation illustré sur la figure 5 comprend les cellules 508, 509 RAM à accès multiples. Lors de l'écriture d'un mot de données d'une largeur binaire w, à l'adresse adr, dans une cellule 508 de mémoire à accès multiples, via l'une de ses entrées d'écriture, suivant l'invention, soit la valeur logique du mot de données d = [(d ,non(d )), (d ,non(d )), (d , non (d ) ] soit la valeur complémentaire au niveau du bit non(d )-[(non ),d ), (non (d ), d ), ... (non (d ) , d )] est écrite dans la cellule 508 de mémoire à accès multiples correspondante, via un groupe (463, 463') ou (bIX , blXq ) de paires de lignes de bits physiques. Cela est effectué par des circuits 403' multiplexeurs appropriés, désignés Mx-X, à l'intérieur d'un circuit d'attaque, associé au port d'écriture de la paire 463', 465' de lignes de bits considérée. Ici, un bit aléatoire rndbit (ts) du signal 458' de commutation, émis de façon appropriée et/ou présent à l'instant ts de l'opération d'écriture, détermine si dX ou non (dX ) est mémorisé. Dans ce mode de réalisation, la valeur dX est transmise via le multiplexeur 403' avec rndbit (ts) = 0, et mémorisée dans la cellule 508 de mémoire à accès multiples, et la valeur non(dX ) avec rndbit(ts) = 1. La valeur du signal 458' de commutation rndbit(ts) est écrite dans une autre cellule 509 de mémoire à accès multiples, associée à l'adresse adr et 1 0 désignée d pendant l'opération d'écriture. Lors de l'extraction d'un mot de données à l'adresse adr, via l'une des sorties de lecture des cellules 508 de mémoire à accès multiples, tout d'abord, les sorties de lecture transmettent soit dadr , non (dadr )) ou (non (dadr ), dadr ) au groupe (463', 465') de paires de lignes 1 5 de bits soit (bIX , blXq ), qui est relié aux lignes 452', 453' de signaux de données, via un circuit 403' multiplexeur. En fonction de la valeur d'extraction simultanée de dadr , la valeur des lignes 463', 465' de signaux (bIX , blXq ) est soit inversée (pour dadr = 1) soit laissée inchangée (pour dadr = 0), de sorte que sur les lignes 452', 453' de signaux de données, il y aura toujours la valeur logique vraie dadr , qui peut être traitée par ailleurs, par un circuit récepteur. Cet échange, en fonction de bits aléatoires, des rôles de bIX et blXq, lors de l'écriture et de la lecture de mots de données dans (bIX , blXq ) fait pour une pluralité de déroulements de programmes logiquement identiques du système complet, que l'influence d'asymétries capacitives de bIX et blXq, ainsi que des capacités de couplage entre bIX et/ou blXq et leurs lignes physiquement adjacentes respectives, sur l'intégrale de charge des accès à la mémoire considérée, est éliminée en moyenne statistique. En conséquence, l'importance de ces asymétries capacitives et des capacités de couplage pour des attaques ADP est éliminée. Liste des références numériques 102 dispositif pour émettre une paire de signaux 104 dispositif pour émettre un signal de données récupéré 106 dispositif pour émettre un signal de commutation 112 première entrée de signal de données 114 deuxième entrée de signal de données 116, 116' entrée de signal de commutation 122 première sortie de signal 124 première sortie de signal complémentaire 1 0 126 deuxième sortie de signal 128 deuxième sortie de signal complémentaire 132 première entrée de signal 134 deuxième entrée de signal complémentaire 138 deuxième entrée de signal complémentaire 1 5 142 première sortie de données 144 deuxième sortie de données 152 premier signal de données 154 deuxième signal de données 158 signal de commutation 2o 162 premier signal 164 premier signal complémentaire 166 deuxième signal 168 deuxième signal complémentaire 172 premier signal de données récupéré 174 deuxième signal de données récupéré 202 dispositif pour émettre une paire de signaux 204 dispositif pour émettre un signal de données récupéré 208 moyen pour effectuer une opération sur un chemin de données 3o 209 moyen pour adapter le signal de commutation 252 premier signal de données 253 premier signal complémentaire 258 signal de commutation 259 signal de commande de chemin de données 258' signal de commutation adapté 272 302 304 308 309 352 358 358' 362 364 366 368 372 403, 403' 408, 408' 409, 409' 410, 410' 452, 452' 453, 453' 458, 458' 459, 459' 460, 460' 480 482 484 premier signal premier signal complémentaire signal de sortie deuxième signal de sortie complémentaire premier signal de données récupéré deuxième signal de données récupéré dispositif pour émettre une paire de signaux dispositif pour émettre un signal de données récupéré moyen pour mémoriser une paire de signaux moyen pour mémoriser un signal de commutation premier signal de données signal de commutation signal de commutation mémorisé premier signal premier signal complémentaire premier signal mémorisé premier signal complémentaire mémorisé signal de données récupéré dispositif pour émettre moyen pour mémoriser une paire de signaux moyen pour mémoriser un signal de commutation circuit multiplexeur signal de données signal de données complémentaire signal de commutation signal de commutation mémorisé signal de commutation complémentaire mémorisé signal d'accès aux données signal d'accès au signal de commutation signal de lecture/écriture 508 35 509mémoire à accès multiples de données mémoire à accès multiples de signaux de commutation 583 premier signal d'accès 584 deuxième signal d'accès A port A B port B Z port Z C port C 612, 614 transistors 1 0 702, 704 paires de lignes de signaux 712, 714, 716, 718 capacités 722, 724, 726 capacités de couplage 29 Revendications 1. Dispositif (102; 202; 302; 402) pour émettre une paire de signaux, à partir d'un signal de données, suivant une règle de commutation qui est fonction d'une valeur de signal de commutation, caractérisé en ce qu'il comprend: une première entrée (112) de signal de données pour recevoir un premier signal (152; 252; 352) de données; une première entrée (116) de signal de commutation pour recevoir un 1 0 premier signal (158; 258; 358; 458) de commutation; une première sortie (122) de signal pour émettre en sortie un premier signal (162; 262; 362) ; et une première sortie (124) de signal complémentaire pour émettre en sortie un premier signal (164; 264; 364) complémentaire, le premier signal et le 1 5 premier signal complémentaire formant une paire de signaux; et dans lequel le dispositif pour émettre une paire de signaux est conçu pour émettre en sortie, suivant la règle de commutation, le premier signal de données, en tant que premier signal et un premier signal de données complémentaire, en tant que premier signal complémentaire, lorsque le premier signal de commutation a une première valeur, et pour émettre en sortie le premier signal de données, en tant que premier signal complémentaire et le premier signal de données complémentaire, en tant que premier signal, lorsque le premier signal de commutation a une deuxième valeur. 2. Dispositif pour émettre une paire de signaux, suivant la revendication 1, caractérisé en ce qu'il comprend, en outre: une deuxième entrée de signal de données pour recevoir un deuxième signal de données; une deuxième entrée de signal de commutation pour recevoir un deuxième signal de commutation; une deuxième sortie de signal pour émettre en sortie un deuxième signal; et une deuxième sortie de signal complémentaire pour émettre en sortie un deuxième signal complémentaire; dans lequel le dispositif pour émettre une paire de signaux est conçu en outre, pour émettre en sortie le deuxième signal de données, en tant que deuxième signal et un deuxième signal de données complémentaire, en tant que 1 0 deuxième signal complémentaire, lorsque le deuxième signal de commutation a la première valeur, et pour émettre en sortie le deuxième signal de données, en tant que deuxième signal complémentaire et le deuxième signal de données complémentaire, en tant que deuxième signal, lorsque le deuxième signal de 1 5 commutation a la deuxième valeur. 3. Dispositif (104; 204; 304) pour émettre un signal de données récupéré, à partir d'une paire de signaux, suivant une règle de commutation complémentaire qui est fonction d'une valeur de signal de commutation, caractérisé en ce qu'il comprend: une première entrée (132) de signal pour recevoir un premier signal (162; 266; 362) ; une première entrée (134) de signal complémentaire pour recevoir un premier signal (164; 268; 364) complémentaire, dans lequel le premier signal complémentaire est complémentaire du premier signal, et dans lequel le premier signal et le premier signal complémentaire forment une première paire de signaux; une première entrée (116') de signal de commutation pour recevoir un premier signal (158; 258; 358) de commutation; et une première sortie (142) de signal de données pour émettre en sortie un premier signal (172; 272; 372) de données récupéré ; le dispositif pour émettre un signal de données récupéré étant conçu pour émettre en sortie, suivant la règle de commutation complémentaire, le premier signal, en tant que premier signal de données récupéré, lorsque le premier signal de commutation a une première valeur, et pour émettre en sortie le premier signal complémentaire, en tant que signal de données récupéré, lorsque le premier signal de commutation a une deuxième valeur. 4. Dispositif suivant l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il comprend, en outre, un moyen (106) pour émettre un signal de commutation, dans lequel le moyen pour émettre un signal de commutation est conçu pour fournir le signal (158) de commutation. 1 0 5. Dispositif suivant la revendication 4, caractérisé en ce que le moyen pour émettre un signal de commutation comprend un moyen pour régler le signal de commutation à la première valeur ou à la deuxième valeur, selon une commande aléatoire. 6. Dispositif suivant l'une quelconque des revendications 4 et 5, caractérisé en ce que le moyen pour émettre un signal de commutation comprend une entrée de signal horaire pour régler le signal de commutation à la première valeur ou à la deuxième valeur, selon une commande aléatoire. 7. Dispositif suivant l'une quelconque des revendications 4 à 6, caractérisé en ce que le moyen pour émettre un signal de commutation est conçu pour émettre un deuxième signal de commutation. 8. Dispositif pour effectuer une opération sur un chemin de données, caractérisé en ce qu'il comprend: un dispositif (202) pour émettre une paire de signaux suivant la revendication 1; un dispositif (204) pour émettre un signal de données récupéré, suivant la revendication 3; un moyen (208) pour effectuer une opération sur un chemin de données, connecté au dispositif pour émettre une paire de signaux via une paire (262, 264) de signaux du côté entrée, et au dispositif pour émettre un signal de données récupéré via une paire (266, 268) de signaux du côté sortie, et conçu pour recevoir un signal (259) de commande de chemin de données, dans lequel le signal de commande de chemin de données définit une opération sur un 2864872 32 chemin de données à effectuer sur la première paire (262, 264) de signaux; un moyen (209) pour adapter le signal de commutation, dans lequel le moyen pour adapter le signal de commutation est connecté au signal (258) de commutation et au signal de commande de chemin de données, et est conçu pour fournir un signal (258') de commutation adapté à l'opération sur un chemin de données sur le dispositif (204) pour émettre un signal de données récupéré. 9. Dispositif pour effectuer une opération sur un chemin de données, suivant la revendication 8, caractérisé en ce que le moyen pour effectuer une 1 0 opération sur un chemin de données est une unité de décalage et le signal de commande de chemin de données fournit une valeur de décalage, et dans lequel l'unité de décalage est connectée au dispositif pour émettre une paire de signaux, via une pluralité de paires (slin, slqin) de signaux du côté entrée, et correspondant à la valeur de décalage, la pluralité de paires (slin, slqin) de 1 5 signaux du côté entrée associée à une pluralité de paires (slout, slgout) de signaux du côté sortie, via lesquelles le moyen pour effectuer une opération sur un chemin de données est connecté au dispositif pour émettre un signal de données récupéré. 10. Dispositif pour mémoriser une paire de signaux, caractérisé en ce qu'il comprend: un dispositif (302) pour émettre une paire de signaux, suivant la revendication 1; un dispositif (304) pour émettre un signal de données récupéré, suivant la revendication 3; un moyen (308) pour mémoriser une paire de signaux, destiné à mémoriser la paire (362, 364) de signaux émise par le dispositif pour émettre une paire de signaux; et un moyen (309) pour mémoriser une valeur de signal de commutation, 3o destiné à mémoriser une valeur du signal (358) de commutation et à la fournir au dispositif (304) pour émettre un signal de données récupéré, lorsque la première paire de signaux est extraite du moyen (308) pour mémoriser une paire de signaux. 11. Dispositif pour mémoriser une paire de signaux, suivant la revendication 10, caractérisé en ce que le moyen pour mémoriser une paire de signaux est une cellule (408, 408') de mémoire à un seul accès. 12. Dispositif pour mémoriser une paire de signaux, suivant la revendication 11, caractérisé en ce que le moyen pour mémoriser une paire de signaux est une cellule (508) de mémoire à accès multiples. 13. Dispositif suivant l'une quelconque des revendications 1 à 12, caractérisé en ce que les paires (162, 164; 262, 264, 266, 268; 362, 364; 463, 1 0 465) de signaux sont mises en oeuvre selon la technique du double rail. 14. Dispositif suivant l'une quelconque des revendications 1 à 13, caractérisé en ce qu'il comprend en outre, un moyen pour précharger les paires (162, 164; 262, 264, 266, 268; 362, 364; 463, 465) de signaux à un état de précharge défini.