Brevet FR2860919A1 — publié le 20050415

STRUCTURES ET PROCÉDÉS DE FABRICATION DE RÉGIONS SEMICONDUCTRICES SUR ISOLANT La présente invention concerne de nouvelles structures de régions semiconductrices sur isolant et des procédés de fabrication de telles structures. La présente invention est décrite ci-après en relation 5 avec l'intégration d'un transistor MOS. La figure 1 illustre, en vue en coupe partielle et schématique, la structure d'un transistor MOS formé dans une région de silicium de type substrat sur isolant (SOI) classique. Le transistor comporte une grille isolée G posée sur une partie d'un substrat de silicium 2 sur isolant d'un premier type de conductivité, par exemple P. Plus particulièrement, la portion du substrat 2 dans laquelle le transistor est formé est définie par des zones d'isolement verticales 3 de type tranchées remplies d'un isolant (STI). Le substrat 2 et les tranchées 3 reposent sur une couche isolante 4 d'une épaisseur uniforme T qui les sépare d'une tranche semiconductrice 6. Des régions de source/drain 8 s'étendent, à la surface du substrat 2, de part et d'autre d'espaceurs isolants 10 formés autour de la grille G. La sélection de la valeur de l'épaisseur T de l'iso- lant 4 interposé entre la tranche 6 et le substrat 2 pose problème. D'une part, sous les régions de source/drain 8, il convient de réduire au minimum tout couplage capacitif avec la tranche 6. La valeur de l'épaisseur T de l'isolant 4 doit donc être élevée. D'autre part, lorsque l'épaisseur T de l'isolant 4 augmente, on observe des dysfonctionnements liés à des effets connus dits de "canaux courts" (short channel effects). Ces effets sont liés à la canalisation des lignes de champ dans un isolant. On est donc contraint de limiter l'épaisseur T à des valeurs relativement faibles. Pour des dispositifs d'une longueur L de grille G réduite, c'est-à-dire inférieure à 100 nm, la valeur T est donc couramment choisie entre 200 et 400 nm. Toutefois, ceci ne constitue qu'un compromis entre deux contraintes opposées. Les problèmes décrits précédemment s'accroissent de façon importante avec une réduction des dimensions du composant, notamment de la longueur L de la grille et de l'épaisseur du substrat 2. La présente invention vise à proposer une structure de 20 transistor à faible longueur de grille dans laquelle les inconvénients décrits précédemment sont palliés. La présente invention vise plus généralement à proposer une structure de silicium sur isolant destinée à recevoir des composants de faibles dimensions. La présente invention vise également à proposer des procédés de formation de telles structures. La présente invention vise également à proposer des procédés de formation de transistors MOS de faibles dimensions. Pour atteindre ces objets, la présente invention prévoit une région de silicium monocristallin sur isolant sur silicium destinée à recevoir au moins un composant, l'isolant comportant des surépaisseurs. Selon un mode de réalisation de la présente invention, l'épaisseur de la région est sensiblement constante. Selon un mode de réalisation de la présente invention, la région présente des surépaisseurs au-dessus des surépaisseurs de l'isolant. Selon un mode de réalisation de la présente invention, la région présente des surépaisseurs, les surépaisseurs de l'isolant étant sous des portions de la région ne présentant pas de surépaisseur. Selon un mode de réalisation de la présente invention, les surépaisseurs sont sous des zones choisies du composant. La présente invention prévoit également un composant réalisé dans une région de silicium monocristallin sur isolant sur silicium, l'isolant comportant des surépaisseurs sous des zones choisies du composant. Selon un mode de réalisation de la présente invention, 15 le composant est un transistor. Selon un mode de réalisation de la présente invention, le transistor est un transistor MOS. Selon un mode de réalisation de la présente invention, les surépaisseurs de l'isolant sont sous les régions de source 20 et de drain du transistor. La présente invention prévoit également un procédé de fabrication d'une région semiconductrice sur isolant, comportant les étapes suivantes: former une région de silicium monocristallin sur un 25 isolant d'une épaisseur uniforme, l'isolant reposant sur une tranche de silicium monocristallin; former, dans une partie supérieure de la tranche i unédiatement sous l'isolant qu'elle contacte, au moins une zone d'un alliage monocristallin; éliminer sélectivement tout l'alliage monocristallin, d'où il résulte la formation d'un évidement à l'emplacement de la zone; et déposer au moins un matériau isolant de façon à remplir l'évidement. Selon un mode de réalisation de la présente invention, l'étape de formation de l'au moins une zone d'un alliage mono-cristallin consiste à implanter/diffuser du germanium. La présente invention prévoit également un procédé de fabrication d'un transistor MOS comportant les étapes suivantes: former une région de silicium monocristallin sur un isolant d'une épaisseur uniforme, l'isolant reposant sur du silicium monocristallin; former une grille isolée sur la région de silicium 10 monocristallin; former deux zones d'un alliage monocristallin, les zones étant immédiatement sous l'isolant qu'elles contactent et aucune des régions ne s'étendant à la verticale de la grille; éliminer sélectivement tout l'alliage monocristallin, d'où il résulte la formation de deux évidements; et déposer au moins un matériau isolant de façon à remplir les évidements. La présente invention prévoit également un procédé de fabrication d'une région semiconductrice sur isolant sur sili-20 cium, comportant les étapes suivantes: former dans du silicium monocristallin une couche enterrée fortement dopée de type N d'une épaisseur uniforme; former au moins une région verticale fortement dopée de type N s'étendant depuis la surface supérieure du silicium au moins jusqu'à la couche enterrée; former, sous et en contact avec la couche enterrée, au moins une région fortement dopée de type N; et oxyder sélectivement les régions et la couche enterrée (92) fortement dopées de type N. La présente invention prévoit également un procédé de fabrication d'un transistor MOS comportant les étapes suivantes: former dans du silicium monocristallin une couche enterrée fortement dopée de type N d'une épaisseur uniforme; 35 former une grille isolée; 2860919 5 former deux régions verticales fortement dopées de type N s'étendant depuis la surface supérieure du silicium au moins jusqu'à la couche enterrée, les régions verticales étant formées de part et d'autre de la grille et des portions intactes du silicium étant maintenues entre la grille et chacune des régions verticales; former, sous et en contact avec la couche enterrée, deux régions fortement dopées de type N distinctes et ne s'étendant pas à la verticale de la grille; et oxyder sélectivement toutes les zones fortement dopées de type N. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1, décrite précédemment, est une vue en coupe partielle et schématique d'un transistor MOS formé sur une région semiconductrice sur isolant classique; la figure 2 est une vue en coupe partielle et schéma-tique d'une région semiconductrice sur isolant selon un mode de réalisation de la présente invention; les figures 3A à 3H illustrent, en vue en coupe partielle et schématique, différentes étapes d'un procédé de formation d'une région semiconductrice sur isolant selon un mode de réalisation de la présente invention; les figures 4A à 4F illustrent, en vue en coupe partielle et schématique, un procédé de formation d'une région semiconductrice sur isolant selon un autre mode de réalisation de la présente invention; et la figure 5 est une vue en coupe partielle et schéma-tique d'une région semiconductrice sur isolant selon un autre mode de réalisation de la présente invention. Par souci de clarté, les mêmes éléments ont été dési-35 gnés par de mêmes références aux différentes figures et, de 2860919 6 plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Une caractéristique de la présente invention est de proposer des régions de silicium monocristallin sur isolant destinées à recevoir au moins un composant, l'isolant comportant des surépaisseurs. La présente invention sera décrite, à titre d'exemple non limitatif, appliquée à des régions de silicium monocris- tallin d'une épaisseur sensiblement constante (figures 2 et 4A à 4F), et à des régions de silicium monocristallin comportant des surépaisseurs. Dans ces derniers cas, on considérera, en relation avec les figures 3A à 3H, un mode de réalisation dans lequel les surépaisseurs de l'isolant sont sous des surépais- Beurs de la région de silicium et, en relation avec la figure 5, un autre mode de réalisation dans lequel les surépaisseurs de l'isolant sont sous des portions de la région de silicium superposée ne comportant pas de surépaisseur. Dans un premier temps, on considère, en relation avec les figures 2, 3A à 3H et 4A à 4F, une région de silicium monocristallin sur isolant destinée à recevoir un composant, l'isolant comportant des surépaisseurs sous des zones choisies du composant. La figure 2 illustre, en vue en coupe partielle et 25 schématique, un exemple d'une telle structure dans le cas où le composant est un transistor MOS. Couine l'illustre la figure 2, un transistor MOS est formé dans une région de silicium monocristallin 20 délimitée par des zones d'isolement de type tranchées STI 22. La région 20 est séparée d'une tranche semiconductrice 24 de silicium monocristallin par un isolant 26. L'épaisseur de l'isolant 26 varie en fonction des zones superposées du transistor. Dans l'exemple représenté, l'isolant 26 présente une surépaisseur OT en dessous de régions 28 de source et de drain du transistor par rapport à son épaisseur T sous la grille isolée G du transistor. Les surépaisseurs localisées OT permettent de pallier les problèmes des structures classiques décrits précédemment. En particulier, elles permettent de limiter les effets capacitifs entre les régions de source/drain 28 et la tranche 24 sous- jacente. De plus, l'épaisseur T de l'isolant 26 sous la portion de la région 20 constituant le canal du transistor est relative-ment faible, ce qui permet de limiter les effets de canaux courts. Les figures 3A à 3H illustrent, en vue en coupe partielle et schématique, différentes étapes d'un procédé de réalisation d'une structure similaire à celle de la figure 2. Comme l'illustre la figure 3A, le procédé selon l'invention utilise une structure de type SOI comprenant une tranche semiconductrice 30 revêtue d'un isolant 32 d'une épais- seur uniforme, lui-même revêtu d'une région semiconductrice, par exemple de silicium monocristallin 34. La région 34 et la tranche sous-jacente 30 sont, par exemple, dopées d'un même premier type de conductivité, par exemple P. Aux étapes suivantes, illustrées en figure 3B, on creuse des tranchées dans l'empilement de la couche 34, de l'isolant 32 et de la tranche 30. On remplit ensuite les tranchées d'un isolant de façon à former des tranchées isolantes STI. Les tranchées isolantes STI sont formées de façon à s'étendre depuis la surface supérieure de la couche 34 jusque dans la tranche 30. Les tranchées STI délimitent dans la couche 34 une région 36 destinée à recevoir au moins un composant. Ensuite, on peut procéder à des étapes spécifiques à la formation d'un tel composant. Par exemple, on forme une grille isolée d'un transistor MOS par le dépôt et la gravure successive d'un isolant de grille 38, tel qu'un oxyde de silicium, et un conducteur de grille 40, par exemple du silicium polycristallin. De préférence, après les gravures de définition de la grille isolée 40-38, on conserve le masque de définition Ml de la grille. Ensuite, comme l'illustre la figure 3C, on procède à une implantation selon le motif défini par le masque Ml. Cette implantation est effectuée avec une énergie suffisante pour que l'élément implanté, par exemple de germanium, traverse les couches minces de silicium 34 et isolante 32 et s'arrête dans la partie supérieure de la tranche 30. On retire ensuite le masque Ml et on effectue un recuit de diffusion destiné à former dans les zones d'implantation un alliage monocristallin, par exemple, de siliciumgermanium SiGe. On forme ainsi des zones 44 de SiGe sous l'isolant 32 et en contact avec celui-ci. Les zones de SiGe 44 s'étendent depuis les tranchées STI qu'elles contactent vers la région sous-jacente à la grille 38-40. Les zones de SiGe 44 sont formées uniquement à l'aplomb des parties de la région 36 destinées à recevoir les sources/drains du transistor. En effet, d'une part l'implantation de germanium est effectuée selon le motif du masque M1, d'autre part les conditions du recuit sont choisies de façon à limiter l'extension des zones 44 sous la grille 38-40. De plus, on notera que l'extension en profondeur des zones de SiGe 44 est, de préférence, limitée à l'extension en profondeur des tranchées STI. Selon une variante, illustrée en figure 3D, on procède ensuite à une croissance épitaxiale de silicium sur la région 36 de façon à l'épaissir de part et d'autre de la grille. Par exemple, une telle croissance épitaxiale est effectuée après la formation d'espaceurs latéraux 46 autour de la grille 38-40. Ensuite, comme l'illustre la figure 3E, on forme sur le côté de la grille 38-40 des espaceurs 50, on forme par implantation/diffusion des régions de drain/source 52 fortement dopées de type N. Enfin, on procède à une siliciuration des parties apparentes de silicium tant à la surface 540 de l'élec- trode de grille 40 qu'aux surfaces 542 des source et drain 52. Le procédé selon l'invention se poursuit, comme l'illustre la figure 3F, par une gravure sélective de l'isolant constituant les tranchées d'isolement STI. La gravure est effectuée de façon à découvrir au moins partiellement les parois latérales des zones de SiGe 44. Ce retrait peut être effectué en une seule étape ou, selon une variante illustrée en figure 3F, en deux étapes. Une première étape consiste alors à retirer l'isolant des tranchées STI jusqu'à atteindre - ou légèrement dépasser la surface supérieure de l'isolant 32. On forme alors des espaceurs 56 sur les parois découvertes de la région 36 - et, le cas échéant, de l'isolant 32. Les espaceurs 56 sont en un matériau, de préférence isolant, tel que l'isolant des tranchées STI est gravable sélectivement par rapport à ce matériau. Ensuite, on procède à une deuxième étape de retrait de l'isolant des tranchées STI de façon à découvrir au moins partiellement la périphérie des zones de SiGe 44. Ensuite, collure l'illustre la figure 3G, on élimine sélectivement totalement le silicium-germanium SiGe des zones 44 de la figure 3F. On forme ainsi des évidements 58 aux emplace- ments des zones 44. Le silicium-germanium SiGe peut être enlevé de façon sélective par rapport à l'isolant supérieur 32 et à la tranche semiconductrice 30 inférieure par des procédés connus tels qu'une gravure sèche par plasma. Aux étapes suivantes, illustrées en figure 3H, on dépose un matériau isolant 60 de façon à remplir les évidements 58 de la figure 3G. De préférence, le matériau isolant 60 est un multicouche de nitrure de silicium et d'oxyde de silicium généralement utilisé pour constituer le diélectrique interniveau dans lequel la grille 38-40 est noyée. La couche ou le multicou- che 60 est formé de façon que sa surface supérieure soit sensiblement plane, par exemple par un dépôt suivi d'un aplanissement de type mécano- chimique (CMP). Le procédé précédent permet donc de former une région 36 de silicium sur isolant dans laquelle est formée un transis- tor MOS. L'isolant sous le transistor a une première épaisseur à la verticale du canal du transistor égale à l'épaisseur uniforme de la couche 32 initiale. L'isolant présente des surépaisseurs sous les régions 52 de drain/source égales à l'épaisseur de la partie du matériau isolant 60 (figure 3H) de remplissage des évidements 58 (figure 3G), c'est-à-dire égales à l'épaisseur des zones 44 de SiGe (figures 3C-F). Les figures 4A à 4F illustrent un autre mode de réalisation d'une région de silicium monocristallin sur isolant selon la présente invention telle que décrite précédemment en relation avec la figure 2. Canu Aux étapes suivantes, illustrées en figure 4C, on procède à une implantation/diffusion de façon à former des régions verticales fortement dopées de type N (N+) 90 dans les couches 84 et 82 et s'étendant, de préférence, jusque dans la tranche 80. On délimite ainsi une région 92 de la couche 82 et une région 94 de la couche 84. Les régions verticales 90 sont formées de façon que la région 94 (et donc la région 92 sous-jacente) s'étend de part et d'autre de la grille isolée 86-88. Ensuite, comme l'illustre la figure 4D, on procède à une nouvelle implantation/diffusion de dopants de type N avec une énergie suffisante pour former dans la seule tranche 80 des régions 96 fortement dopées de type N (N+) . Les régions 96 sont formées immédiatement en dessous de la couche fortement dopée 92 qu'elles contactent. Par exemple, les régions 96 sont formées de part et d'autre de la grille 86-88. Les régions 96, de préférence, s'étendent jusqu'à atteindre les régions verticales 90. On forme ainsi une continuité 90-92-96 de régions fortement dopées de type N dont une partie atteint la surface supérieure de la structure (partie supérieure des régions verticales 90). De préférence, les dopants de type N utilisés pour former les régions verticales 90 et horizontales 96 sont les mêmes et identiques au dopant de la région 92, de préférence du phosphore. On met ensuite en oeuvre, comme l'illustre la figure 4E, un procédé propre à oxyder sélectivement les seules régions N+ 90-92-96. Par exemple, on met en oeuvre un procédé propre à transformer les régions N+ 90-92-96 en silicium poreux puis propre à oxyder sélectivement les seules portions de silicium poreux. Un tel procédé est connu et est décrit, par exemple, dans la thèse de doctorat de l'université scientifique et médicale de Grenoble, de J.J. Yon intitulée "Oxydation du silicium poreux" (6 mars 1986). On notera que le matériau isolant 86 est choisi pour ne pas être sensible au procédé d'oxydation sélective des régions N+ 90-92-96. Dans l'exemple considéré, pour résister à la transformation en silicium poreux, l'isolant 86 est, de préférence, un isolant à perméabilité électrique élevée, tel qu'un oxyde d'hafnium, un oxyde de tantale, ou un quelconque alliage contenant au moins un de ces oxydes ou un multicouche comprenant au moins un de ces oxydes. Le niveau de dopage de type N des régions de silicium 90-92-96 est de préférence sensiblement uniforme et choisi pour permettre la mise en oeuvre du procédé destiné à les rendre sélectivement poreuses. Par exemple, il est supérieur à 1017 at/cm3. On a ainsi formé, comme l'illustre la figure 4E, une région 94 de silicium monocristallin sur isolant dont l'isolant 98 présente des surépaisseurs sous des portions choisies de la région de silicium 94. Plus particulièrement, l'isolant 98 est plus mince à la verticale de la grille isolée 86-88. Le procédé se poursuit par des étapes de formation 35 d'un transistor MOS consistant, par exemple, à former, par implantation/diffusion, de part et d'autre de la grille 86-88 entourée d'espaceurs 100, des régions de source/drain fortement dopées de type N 102 et à siliciurer les surfaces supérieures 104 des sources/drains 102 et la surface supérieure 106 de la grille 86-88. L'ensemble de la structure est ensuite noyé dans un diélectrique interniveau 108, comme l'illustre la figure 4F. La figure 5 illustre, en vue en coupe partielle et schématique, une région de silicium monocristallin 124-128 sur isolant 122-126 sur silicium 120 selon un autre mode de réalisa- tion de la présente invention. Plus particulièrement, l'épaisseur T1 ou Tl+OT de l'isolant 122-126 varie de façon inversement proportionnelle à l'épaisseur T2+OT ou T2 de la région semiconductrice 124-128. Ainsi, l'isolant 122-126 comporte des surépaisseurs (OT) 126 au-dessous de parties (128) relativement minces de la région semiconductrice 124-128. Une telle structure résulte, par exemple, de la mise en oeuvre d'un procédé similaire à celui décrit en relation avec les figures 4A à 4F. On part d'une structure similaire à celle de la figure 4A, comportant une tranche semiconductrice 120 portant une couche de silicium très fortement dopée de type N 122 d'une épaisseur uniforme Tl et une couche de silicium 124 peu dopée de type N, non dopée ou dopée de type P. On forme ensuite des régions verticales 126 fortement dopées de type N aux emplacements où doivent être formées des surépaisseurs OT de l'isolant. Les régions verticales 126 sont formées depuis la surface supérieure de la couche supérieure 124 jusqu'à atteindre la couche enterrée 122 fortement dopée de type N. On forme ensuite, par exemple par épitaxie, une couche supplémentaire de silicium 128 d'une épaisseur T2 et, de préférence, du même type de conductivité que la couche 124. On oxyde ensuite les régions 122 et 126 fortement dopées de type N. On notera que, pour permettre une telle oxydation par le procédé de transformation décrit en relation avec la figure 4E, on veillera à maintenir un accès en surface de certaines des régions verticales fortement dopées de type N. Pour ce faire, on pourra, par exemple, déposer un masque approprié avant l'épi-taxie, masque qui est enlevé au début du procédé de transformation. On pourra également effectuer une épitaxie pleine plaque puis procéder à une implantation/diffusion de dopants de type N de façon à ramener à la surface les régions verticales appropriées. Une structure similaire à celle illustrée en figure 5 peut être avantageusement utilisée pour former côte à côte des composants du type "fully depleted" et des composants du type "partially depleted". On formera alors les composants du type "fully depleted" au-dessus des surépaisseurs de l'isolant et les composants du type "partially depleted" dans les parties de la région de silicium reposant sur les parties de l'isolant relativement mince. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, la présente invention a été exposée en relation avec la formation d'un transistor MOS dans une région de silicium monocristallin. Toutefois, l'homme de l'art saura adapter les principes de formation d'une région de silicium sur isolant selon la présente invention à la formation de plusieurs transistors dans une même région. De façon similaire, l'homme de l'art comprendra que l'on pourrait former des composants autres que les transistors MOS ou en plus des transistors MOS. L'homme de l'art saura également adapter ces étapes à la formation d'un ou plusieurs autres tels composants. L'homme de l'art saura adapter les étapes spécifiques liées à la formation d'un composant donné aux performances électriques recherchées. L'homme de l'art saura choisir le procédé de formation d'une région de silicium sur un isolant comportant des surépaisseurs selon la présente invention en fonction de la filière technologique considérée. De plus, l'homme de l'art saura également adapter les 35 conditions de mise en oeuvre du procédé choisi aux performances recherchées. En particulier, l'homme de l'art saura, dans le cas du procédé décrit en relation avec les figures 3A-H, adapter l'épaisseur de la région isolante initiale 32 et les conditions d'implantation/diffusion du germanium de la figure 3C pour obtenir les épaisseurs et surépaisseurs d'isolant désirées. De façon similaire, l'ho ule de l'art saura choisir l'épaisseur de la couche 82 et les conditions d'implantation/diffusion des régions verticales 90 et horizontales 96 pour obtenir une région isolante 98 ayant des épaisseurs et surépaisseurs adaptées à une application particulière. De façon similaire, l'homme de l'art saura adapter l'épaisseur et le dopage de la région semiconductrice (20, figure 2; 36, figure 3H et 94, figure 4F) sur isolant selon la présente invention aux performances du composant formé dans une telle région. Par ailleurs, l'homme de l'art saura apporter toutes modifications de matériau et d'épaisseur nécessaire dans une filière technologique donnée. Ainsi, l'homme de l'art comprendra que, dans le mode de réalisation des figures 3A à 3H, on a cherché à réaliser des zones 44 (figures 3C) destinées à être éliminées sélectivement (figure 3G) par rapport au semiconducteur 30 sous- jacent et périphérique et aux isolants constituant la couche isolante 32 supérieure et les tranchées STI voisines. Pour ce faire, on a implanté du germanium. Toutefois, il serait possible d'implanter un quelconque autre élément, pour autant que l'élimination sélective décrite en relation avec la figure 3G demeure possible. L'homme de l'art comprendra également que la crois- sance épitaxiale supplémentaire de silicium décrite en relation avec la figure 3D n'est pas indispensable et que le composant - le transistor MOS - pourrait être complètement formé dans l'épaisseur initiale de silicium (couche 34). De façon similaire, on a considéré en figure 4F que les régions de source/drain 102 sont formées directement dans la partie 94 de la couche 84 définie par les régions verticales 90. Toutefois, l'homme de l'art comprendra qu'il est possible de procéder à une épitaxie de façon à épaissir la région semiconductrice 94 aux emplacements de formation des sources/drains 102, de façon similaire à ce qui a été décrit en relation avec la figure 3D pour la région 36 de la couche 34. Le cas échéant, l'homme de l'art saura également mettre en oeuvre des procédés de gravure propres à réduire localement l'épaisseur de la région. De façon générale, la présente invention concerne des régions semiconductrices sur isolant, l'isolant comportant des surépaisseurs et les régions présentant une épaisseur constante ou au moins deux épaisseurs distinctes. Ainsi, les figures 2 et 4F illustrent des modes de réalisation d'une région de silicium 20, 94 à épaisseur sensiblement constante. Par contre, les figures 3H et 5 illustrent des modes de réalisation d'une région de silicium présentant deux épaisseurs distinctes. L'homme de l'art comprendra en outre que les régions semiconductrices sur isolant selonl'invention peuvent présenter des surépaisseurs d'isolant variables et plus de deux épaisseurs des régions semi-conductrices. Ainsi, dans le mode de réalisation de la figure 5, des implantations spécifiques supplémentaires de dopants de type N peuvent être effectuées avant l'oxydation des zones fortement dopées de type N afin d'ajuster localement l'épaisseur de l'isolant 126 et/ou de la région de silicium 124-128 résultante à des valeurs recherchées. Un tel ajustement pourrait également être obtenu par la mise en oeuvre d'épitaxies localisées supplémentaires, par exemple après une telle oxydation. Un tel ajustement pourrait également résulter de la combinaison de la mise en oeuvre, avant l'oxydation des zones fortement dopées de type N, d'implantations appropriées et de la mise en oeuvre, après une telle oxydation, d'épitaxies localisées. De plus, on a considéré dans le mode de réalisation des figures 4A à 4F que les régions verticales 90 - et donc les portions correspondantes de l'isolant 98 - sont formées (figure 4C) de façon à s'étendre en deçà de la couche 82 jusque dans la tranche 80. Toutefois, l'homme de l'art comprendra cependant qu'il suffirait que les régions verticales 90 atteignent la couche 82. De façon similaire, on a considéré en figure 5 que les régions verticales 126 s'arrêtent sur la couche enterrée 122. Toutefois, l'homme de l'art comprendra qu'elles peuvent s'étendre jusque dans la tranche sous-jacente 120. On notera que par tranche 24, 30 ou 80 on a désigné autant une tranche de silicium uniformément dopée que des zones épitaxiées ou spécifiquement dopées par diffusion/implantation formées sur ou dans un substrat massif. De façon similaire, l'homme de l'art saura former la structure de départ de la figure 4A par dopage/épitaxie approprié. De façon générale, bien que la présente invention ait été décrite dans le cadre d'une filière de silicium, elle s'applique à toute filière de fabrication de circuits intégrés dans laquelle on souhaite former une région semiconductrice sur un isolant comportant des surépaisseurs sous au moins un composant formé dans la région semiconductrice considérée ou sous au moins une zone choisie d'au moins un composant formé dans la région semiconductrice considérée. REVENDICATIONS 1. Région de silicium monocristallin (20; 36; 94; 124-128) sur isolant sur silicium (24; 30; 80; 120) destinée à recevoir au moins un composant, caractérisée en ce que l'isolant (26; 32, 60; 98; 122-126) comporte des surépaisseurs (OT). 2. Région selon la revendication 1, dans laquelle l'épaisseur de la région (20; 94) est sensiblement constante. 3. Région selon la revendication 1, dans laquelle la région (36) présente des surépaisseurs au-dessus des surépaisseurs de l'isolant (60). 4. Région selon la revendication 1, dans laquelle la région (124-128) présente des surépaisseurs, les surépaisseurs de l'isolant (126) étant sous des portions (128) de la région ne présentant pas de surépaisseur. 5. Région selon l'une quelconque des revendications 1 à 4, dans laquelle les surépaisseurs (OT) sont sous des zones (28; 52; 102) choisies du composant. 6. Composant réalisé dans une région de silicium (20; 36; 94) monocristallin sur isolant sur silicium (24; 30; 80), caractérisé en ce que l'isolant (26; 32, 60; 98) comporte des surépaisseurs (OT) sous des zones (28; 52; 102) choisies du composant. 7. Composant selon la revendication 6, dans lequel le composant est un transistor. 8. Composant selon la revendication 7, dans lequel le transistor est un transistor MOS. 9. Composant selon la revendication 8, dans lequel les surépaisseurs (OT) de l'isolant (26; 32, 60; 98) sont sous les régions de source et de drain (28; 52; 102) du transistor. 10. Procédé de fabrication d'une région semiconductrice sur isolant, caractérisé en ce qu'il comporte les étapes suivantes: former une région de silicium monocristallin (36) sur un isolant (32) d'une épaisseur uniforme, l'isolant reposant sur une tranche (30) de silicium monocristallin; former, dans une partie supérieure de ladite tranche 5 iuunédiatement sous l'isolant qu'elle contacte, au moins une zone (44) d'un alliage monocristallin (SiGe) ; éliminer sélectivement tout ledit alliage monocristallin, d'où il résulte la formation d'un évidement (58) à l'emplacement de ladite zone; et déposer au moins un matériau isolant (60) de façon à remplir l'évidement. 11. Procédé selon la revendication 10, caractérisé en ce que l'étape de formation de l'au moins une zone (44) d'un alliage monocristallin consiste à implanter/diffuser du germanium. 12. Procédé de fabrication d'un transistor MOS, caractérisé en ce qu'il comporte les étapes suivantes: former une région de silicium monocristallin (34) sur un isolant (32) d'une épaisseur uniforme, l'isolant reposant sur du silicium monocristallin (30) ; former une grille isolée (38, 40) sur ladite région de silicium monocristallin; former deux zones (44) d'un alliage monocristallin, lesdites zones étant immédiatement sous l'isolant qu'elles contactent et aucune desdites régions ne s'étendant à la verticale de la grille; éliminer sélectivement tout l'alliage monocristallin, d'où il résulte la formation de deux évidements (58) ; et déposer au moins un matériau isolant (60) de façon à remplir les évidements. 13. Procédé de fabrication d'une région semiconductrice (94) sur isolant sur silicium (80), caractérisé en ce qu'il comporte les étapes suivantes: former dans du silicium monocristallin (80) une couche enterrée (82) fortement dopée de type N d'une épaisseur uniforme; former au moins une région verticale (90) fortement 5 dopée de type N s'étendant depuis la surface supérieure du silicium au moins jusqu'à la couche enterrée; former, sous et en contact avec la couche enterrée, au moins une région (96) fortement dopée de type N; et oxyder sélectivement les régions (90, 96) et la couche 10 enterrée (92) fortement dopées de type N. 14. Procédé de fabrication d'un transistor MOS, caractérisé en ce qu'il comporte les étapes suivantes: former dans du silicium monocristallin (80) une couche enterrée (82) fortement dopée de type N d'une épaisseur uniforme; former une grille isolée (86, 88) ; former deux régions verticales (90) fortement dopées de type N s'étendant depuis la surface supérieure du silicium au moins jusqu'à la couche enterrée, les régions verticales étant formées de part et d'autre de la grille et des portions intactes du silicium (94) étant maintenues entre la grille et chacune desdites régions verticales; former, sous et en contact avec la couche enterrée, deux régions (96) fortement dopées de type N distinctes et ne 25 s'étendant pas à la verticale de la grille; et oxyder sélectivement toutes les zones (90, 92, 96) fortement dopées de type N.