Brevet FR2867936A1 — publié le 20050923

La présente invention concerne des capteurs d'image et plus précisément, un procédé et un circuit permettant d'effectuer un Double SousEchantillonnage Corrélé (sous-échantillonnage puis double échantillonnage corrélé (CDS)) d'un nombre sélectionné dynamiquement de pixels dans une région de NxM pixels d'une matrice de capteurs à pixels actifs (APS). Depuis les années 1980, le dispositif de détection d'image (capteur d'image) le plus courant était le dispositif à couplage de charge (CCD). Soutenues par l'industrie des semiconducteurs, les fonctionnalités des CCD ont rapidement progressé, pour aboutir finalement aux appareils photo actuels à hautes performances et de petites dimensions. Bien que le dispositif à couplage de charge CCD ait été pratiquement le principal dispositif de détection d'image au coeur des appareils photo numériques, le capteur à CCD présente l'inconvénient qu'il consomme des quantités d'énergie relativement importantes et qu'il ne permet pas un fonctionnement soutenu à grande vitesse. Compte tenu de cette situation, de grands capteurs d'image de type CMOS (CIS), qui offrent une haute résolution de plusieurs mégapixels (Mps), ont été mis au point. En plus de son aptitude à permettre le positionnement d'un très grand nombre de pixels avec une densité élevée et le balayage de données à grande vitesse, le capteur d'image CMOS (CIS) consomme moins d'énergie (environ 1/5 de l'énergie consommée par les puces à CCD existantes), et constitue donc un avantage notable par comparaison aux capteurs à CCD classiques actuellement utilisés. Un autre avantage du capteur CMOS est son faible coût de fabrication: un capteur CMOS même de dimensions relativement grandes peut être proposé à très bas coût. Un capteur d'image CMOS peut être fabriqué par le même traitement ou sur la même puce qu'un transistor MOSFET ou CMOS, de sorte que des circuits de traitement du signal peuvent être formés sur la même puce, réduisant ainsi les câblages d'interconnexion. En outre, le capteur CMOS nécessite une plus faible tension d'attaque que le capteur à CCD, et il peut être avantageusement réduit en taille, étant donné que des circuits périphériques peuvent être montés sur la puce. De ce fait, on peut s'attendre à ce que le capteur CMOS soit un dispositif de détection d'image essentiel (remplaçant les dispositifs de détection d'image à semiconducteur de type CCD) dans les futurs systèmes d'imagerie numérique utilisés dans une large gamme d'applications. Il existe une grande différence concernant les procédés de balayage de données d'image entre les capteurs CCD et CMOS. Si l'on suppose une résolution de 3 mégapixels, par exemple, un capteur CCD balaye les trois millions de charges (analogiques) de façon consécutive, de la même façon que l'on passe un seau d'une personne à une autre, et l'amplification se produit généralement (par conversion de charges en signaux électriques) seulement après que le dernier pixel élémentaire a été balayé. En revanche, un capteur CMOS, par exemple une Matrice de Capteurs à Pixels Actifs (APS) (on se référera à la Matrice APS de la figure 1) est muni d'un amplificateur par pixel (dans le cas présent, un amplificateur est un transistor ou un autre convertisseur destiné à transformer des charges en signaux électriques). Il peut donc effectuer l'amplification des signaux pixel par pixel, réduisant ainsi les opérations de transfert et par conséquent, il peut balayer les données plus rapidement avec une plus faible consommation d'énergie. Le convertisseur charge-tension du capteur d'image CMOS est fondamentalement un condensateur ayant un suiveur de tension (transistor d'amplification) unique (ou à étages multiples), et un commutateur pour prérégler ("réinitialiser") la tension du condensateur à un niveau initial "connu". Dans les systèmes vidéo les plus simples, le commutateur est fermé au début de chaque lecture de pixel, et cela réinitialise la tension du condensateur ainsi que le niveau de sortie. Après que le paquet de charges de pixels a été transféré au condensateur, sa tension varie et le signal de sortie représente la valeur du pixel. Des composants tels que le commutateur, du fait de sa conductivité résiduelle finie, peuvent précharger le condensateur à une valeur connue, augmentant ainsi l'erreur affectant le signal de sortie. Heureusement, il existe un procédé permettant de compenser cette incertitude de la précharge - le double échantillonnage corrélé (CDS). Conformément à ce procédé, le signal de sortie est échantillonné deux fois par pixel - immédiatement après la précharge du condensateur et après l'addition du paquet de charges du pixel. La différence entre ces deux valeurs annule la composante (charge) de bruit induite par le commutateur. Le Double Echantillonnage Corrélé ou CDS, est un procédé utilisé pour améliorer le rapport signal-à-bruit (S/B) de capteurs d'image à intégration. En soustrayant un niveau de sortie (de charge) "d'obscurité" ou "de référence" ou "de réinitialisation" d'un pixel au signal réel induit par la lumière, le bruit d'un motif fixe statique (FPN) et plusieurs types de bruits temporels sont efficacement éliminés de la sortie du capteur (de la matrice APS). La figure 2 représente un schéma fonctionnel illustrant un circuit de Double Echantillonnage Corrélé (CDS) classique (par exemple formé à l'intérieur du bloc CDS & CAN de la figure 1) rendu apte à déterminer approximativement la moyenne de quatre valeurs de pixels à échantillonnage par CDS pour des pixels de même couleur dans une région de 4x4 pixels d'une matrice APS. Les deux lignes contenant les quatre pixels devant être soumis à un échantillonnage CDS puis moyennés les uns aux autres sont sélectionnées par un Circuit d'Attaque de Ligne (comme illustré par exemple sur la figure 1). Dans une matrice de capteurs optiques (APS), la photocharge est généralement recueillie par une PhotoDiode (PD) et peut être stockée sur une capacité C à l'intérieur de chaque élément de pixel. La photocharge est lue depuis la capacité sous la forme de la tension de cette capacité (V=Q/C). Avec la méthode CDS, la tension de signal Vs=Qs/C est comparée à la tension du niveau "d'obscurité", "à vide", "de référence" ou "de réinitialisation" Vr=Qr/C, qui est obtenue (par exemple antérieurement) lorsque toutes les charges de C ont été canalisées vers un potentiel fixe. Par conséquent, pour chaque pixel, la tension de sortie finale V = Vs-Vr = (Qs-Qr)/C est obtenue. La méthode CDS peut être effectuée "sur la puce" avec des circuits réalisés sur la même puce que la Matrice de capteurs à pixels actifs (APS) (on se référera à la Matrice APS illustrée sur la figure 1) ou par une "méthode CDS non intégrée à la puce". La méthode CDS nécessite généralement une mémoire (par exemple un condensateur de stockage de charges) et un soustracteur pour chaque colonne de pixels devant être soumise à un échantillonnage CDS. Dans le circuit de la figure 2, quatre condensateurs (50a, 51a, 50b, 51b) sont prévus pour stocker quatre valeurs provenant de quatre pixels, et des commutateurs 2, 21a et 21b sont prévus pour effectuer un "traitement de moyennage d'image" sur les quatre charges stockées. Chacun des condensateurs 50a, 51a, 50b, 51b est prévu pour stocker une charge (Qs-Qr) pour délivrer en sortie la tension de sortie finale V (V=Vs-Vr) représentant les données d'image analogiques d'un pixel. Chacun des commutateurs 21a et 21b est prévu pour combiner et diviser (moyenner) l'une avec l'autre deux valeurs de pixels stockées (obtenues séquentiellement à partir de pixels se trouvant dans des lignes différentes de la même colonne). Par exemple, lorsque le commutateur 21a est fermé et lorsque chacun des condensateurs de même dimension 50a et 51a stocke une valeur de pixel échantillonnée (provenant de la colonne 1), les charges des deux condensateurs se combinent, s'égalisent et sont réparties (divisées) de façon égale entre les deux condensateurs 50a et 51a. Par conséquent, les valeurs de pixels échantillonnées provenant de lignes différentes de la même colonne sont ainsi moyennées. Le commutateur 2 est prévu pour combiner et diviser (moyenner) entre elles les valeurs de pixels échantillonnées (ou les valeurs de pixels échantillonnées et moyennées) provenant de deux colonnes différentes (par exemple les colonnes "1" et "3"). Par exemple, lorsque les commutateurs 2, 21a et 21b sont fermés, et lorsque chacun des condensateurs de même dimension 50a, 51a, 50b et 51b stockent des valeurs de pixels échantillonnées et moyennées entre elles (provenant de pixels des colonnes "1" et "3"), les charges stockées sur la totalité des quatre condensateurs (50a, 51a, 50b et 51b) se combinent, s'égalisent et se répartissent (se divisent) de façon égale entre les quatre condensateurs. Par conséquent, les valeurs de pixels échantillonnées provenant de quatre pixels (de même couleur) et provenant de deux lignes différentes et de deux colonnes différentes, sont ainsi moyennées. Si les commutateurs 21a et 21b sont ouverts lorsque le commutateur 2 est fermé, le circuit de la figure 2 ne détermine alors que la moyenne de deux valeurs de pixels combinées (provenant de la même ligne et de deux colonnes différentes) stockées sur les condensateurs 50a et 50b. Chacune des valeurs de pixels à échantillonnage CDS moyennées finales peut ensuite être transmise séquentiellement via un amplificateur 54 (par exemple 54a et 54b) par l'intermédiaire d'un commutateur de sélection de colonne (par exemple un transistor) 20 et par l'intermédiaire d'une ligne 30 de sortie commune vers un convertisseur analogique-numérique (CAN) (non représenté). La figure 2 comprend deux circuits identiques ("a" et "b"), chaque circuit étant connecté pour l'échantillonnage CDS de pixels provenant de l'une de deux colonnes (par exemple la colonne "1" ou la colonne "3"), à travers une ligne de sélection verticale respective ("CL1" ou "CL3") via un commutateur échantillc>nneur-bloqueur 42 (42a ou 42b). Une capacité d'échantillonnage-blocage 44, permettant de bloquer la charge de réinitialisation ou de signal délivrée en sortie par un pixel de la matrice APS est connectée d'une façon pouvant être interrompue à une ligne de sélection verticale par le commutateur échantillonneurbloqueur 42. Une source de tension de référence 46 (par exemple 46a et 46b) est connectée en série à la capacité d'échantillonnage-blocage 44. Un soustracteur analogique (de charge) est constitué d'une capacité d'échantillonnage-blocage 44 (44a ou 44b), d'un amplificateur (par exemple un tampon non inverseur) 48 (48a ou 48b) et d'une capacité CDS 50 (50a ou 50b). Un noeud de sortie du soustracteur (une borne de la capacité CDS 50) est connecté à une borne d'entrée d'un amplificateur de sortie 54. La charge maintenue sur la capacité d'échantillonnage-blocage 44 peut être dupliquée (copiée) dans la capacité CDS 50 par fermeture du commutateur de fixation de niveau 52, car la sortie de tension du tampon non inverseur (amplificateur) 48 correspondant à la quantité de charge électrique stockée par la capacité d'échantillonnage-blocage 44 peut induire le stockage d'une tension égale (et d'une charge égale) dans la capacité CDS 50. Il peut ensuite être fait en sorte que la capacité CDS 50 passe dans un état flottant (qui stocke la tension/charge copiée depuis la capacité d'échantillonnage-blocage 44) par ouverture du commutateur de fixation de niveau 52. Par conséquent, une première charge (par exemple la charge de "signal" Qs) provenant d'un pixel donné qui est initialement reçue et bloquée par la capacité d'échantillonnage-blocage 44, peut être copiée et stockée dans la capacité CDS 50, de sorte qu'ultérieurement, une seconde charge (par exemple la charge de "réinitialisation" Qr) provenant du même pixel, peut être reçue et bloquée par la capacité d'échantillonnage-blocage 44. Par conséquent, lors du fonctionnement, la tension de signal VS (provenant d'une ligne verticale de pixels via une ligne de sélection, par exemple, CL1) est tout d'abord appliquée à la borne d'entrée du soustracteur (un noeud de la capacité d'échantillonnage-blocage 44) et comme le commutateur de fixation de niveau 52 est fermé (à l'état PASSANT) , la tension de signal VS provenant du pixel charge la capacité d'échantillonnage-blocage 44 et charge également la capacité CDS 50. Ensuite, après ouverture du commutateur de fixation de niveau 52 (état NON PASSANT), et après que le potentiel de réinitialisation (tension) VR a été délivré en sortie (par le même pixel, via une ligne de sélection verticale, par exemple CL1) la tension de réinitialisation VR est délivrée en entrée à la borne d'entrée du soustracteur analogique et est bloquée par la capacité d'échantillonnage-blocage 44. Il en résulte qu'un signal de différence (VS-VR) correspondant à une différence entre la tension de signal VS et la tension de réinitialisation Vr est produite sur la borne de sortie du soustracteur analogique (sur une borne de la capacité CDS 50). Il est donc possible d'obtenir la donnée de pixel analogique échantillonnée par échantillonnage CDS d'un pixel dans lequel la composante de bruit à motif fixe, qui est superposée à la fois à la tension de signal VS et à la tension de réinitialisation VR,, est éliminée. Les données de pixels analogiques à échantillonnage CDS peuvent être délivrées en sortie par l'intermédiaire de la ligne de sortie commune 30 via l'amplificateur 54 à travers le commutateur 20, lorsque ce dernier est fermé. Chacun des condensateurs 50a, 51a, 50b, 51b est prévu pour stocker une charge (par exemple Qs ou Qr) afin de délivrer en sortie la tension de sortie finale V (V = Vs- Vr) représentant les données d'image analogiques d'un pixel. 1l est indiqué que le "signal de différence (VS-VR) " est "bloqué par la capacité CDS 50", de sorte que chacune des capacités CDS (50a, 51a, 50b et 51b) stocke la totalité de quatre signaux de différence (VS-VR) pour quatre pixels à échantillonnage CDS. Cependant, il peut être difficile dans la pratique de maintenir une charge qui représente avec précision la totalité de l'unique signal de différence (VS-VR) dans une capacité CDS 50 (par exemple l'une des capacités 50a, 51a, 50b, 51b) tout en modifiant la charge maintenue dans la capacité d'échantillonnage-blocage 44 (et ainsi, tout en modifiant la tension de sortie du tampon non inverseur (amplificateur) 48). Dans la pratique, la capacité CDS 50 (par exemple 50a, 51a, 50b, 51b) ne peut stocker qu'une tension associée à une charge provenant d'un pixel donné (la première charge reçue du pixel, par exemple l'une ou l'autre de la charge de "réinitialisation" Qr ou de la charge de "signal" (Qs)) plutôt que la totalité du signal de différence (VS-VR) associé à Qs-Qr. Par conséquent, même si la charge de "signal" d'image Qs (et non pas la charge "de réinitialisation" Qr) de chacun des quatre pixels est tout d'abord stockée dans l'une des capacités CDS 50a, 51a, 50b, 51b avant que les charges de "réinitialisation" Qr des quatre pixels soient reçues et bloquées par l'une des deux capacités d'échantillonnage-blocage 44 (44a, 44b), puis si les quatre charges de "signal" flottantes Qs (stockées dans les capacités CDS 50a, 51a, 50b, 51b) sont combinées et réparties entre les capacités CDS 50a, 51a, 50b, 51b, la sortie qui en résulte (de l'un ou l'autre des soustracteurs), telle qu'elle est vue par l'amplificateur 54 (par exemple, 54a, ou 54b), sera uniquement basée sur deux charges de "réinitialisation" (stockées dans les deux capacités d'échantillonnageblocage 44) reçues de deux des quatre pixels. Par conséquent, la sortie qui en résulte du soustracteur (telle qu'elle est vue par l'amplificateur 54) ne sera PAS une "moyenne" mathématique des quatre valeurs de pixels à échantillonnage CDS (VS-VR) qui peuvent être obtenues séquentiellement pour être délivrées en sortie par le circuit de la figure 2. Dans ce cas, seulement deux charges/tensions de "réinitialisation" reçues sont "moyennées" avec quatre charges/tensions de "signal" stockées. Par conséquent, certaines opérations effectuées par le circuit de la figure 2 peuvent distribuer des erreurs résultant d'une composante de bruit de motif fixe (par exemple dans un ou deux des quatre pixels) sur quatre pixels (moyennés les uns avec les autres), au lieu d'éliminer entièrement ces errjeurs de la valeur de pixel moyennée supposée représenter les quatre pixels. La possibilité de sous-échantillonner une image captée dans un appareil photo numérique par une matrice de pixels peut être utile lorsqu'une résolution réduite est intéressante, par exemple pour réduire le débit binaire dans un mode de prise de vues animées (vidéo) ou pour permettre l'affichage d'une image sur un afficheur à résolution réduite. Le souséchantillonnage dans le domaine numérique (après conversion analogiquenumérique) nécessite généralement une mémoire de grande capacité et un important temps de traitement qui provoquent une consommation d'énergie électrique supplémentaire. Le circuit de la figure 2 ou autres circuits connus étroitement apparentés pour effectuer un sous-échantillonnage de pixels par des opérations de "moyennage" dans le domaine analogique, comme illustré sur la figure 2, ne sont adaptés qu'à l'exécution d'un sous- échantillonnage de pixels à échantillonnage CDS dans une matrice ayant une configuration de type Bayer, en "moyennant" les uns avec les autres quatre pixels de chaque couleur dans une région de 4x4 pixels. Des exemples de modes de réalisation de l'invention fournissent un capteur d'image comprenant une pluralité de pixels agencés en lignes et en colonnes, chaque colonne de pixels étant reliée de façon commutable à au moins deux condensateurs de données de réinitialisation pour stocker au moins deux charges de réinitialisation, et à au moins deux condensateurs de données d'images pour stocker au moins deux charges d'image. Le capteur d'image applique un procédé de sous-échantillonnage à N2 pixels organisés en N colonnes et N lignes d'une matrice de capteurs à pixels actifs (APS), chaque pixel étant rendu apte à délivrer en sortie une tension de réinitialisation et une tension de signal d'image, le procédé comprenant les étapes: le stockage d'une tension de réinitialisation d'un premier pixel sous la forme d'une première charge dans un premier condensateur; de stockage d'une tension de réinitialisation d'un second pixel sous la forme d'une seconde charge dans un second condensateur; et de combinaison des première et seconde charges sous la forme d'une charge de réinitialisation moyennée. Le procédé de sous-échantillonnage de pixels comprend: le stockage, dans un premier ensemble de N2 condensateurs des L2 charges de données de réinitialisation de pixels analogiques reçues de L2 pixels de la matrice APS; et le stockage dans un second ensemble de N2 condensateurs des L2 charges de données de signal d'image de pixels analogiques reçues de L2 pixels de la matrice APS. L peut être dans la gamme de un à N. Une première opération de moyennage est effectuée sur les L2 charges de données de réinitialisation de pixels analogiques stockées dans le premier ensemble de N2 condensateurs. Une seconde opération de moyennage sur les L2 charges de données de signal d'image de pixels analogiques stockées dans le second ensemble de N 2 condensateurs est également effectuée. Le capteur d'image comporte une unité de moyennage et de comparaison (ACU) connectée à chaque colonne de pixels. Les unités ACU fonctionnent ensemble pour effectuer des opérations de moyennage dans le domaine analogique, et pour soustraire (également dans le domaine analogique) les charges de réinitialisation moyennées (provenant d'une pluralité de pixels) aux charges de signal moyennées (provenant de la même pluralité de pixels) afin de produire une tension différentielle. Le capteur d'image comporte également un convertisseur analogique-numérique (CAN) pour effectuer une conversion analogiquenumérique de la tension différentielle. Un autre mode de réalisation de la présente invention fournit un procédé de sous-échantillonnage (avec un rapport de sous-échantillonnage de 1:L2) d'une matrice de pixels disposés en une pluralité de lignes et une pluralité de colonnes, chaque pixel étant rendu apte à délivrer en sortie une tension de réinitialisation et une tension de signal d'image, le procédé comprenant les étapes: de combinaison les unes aux autres d'une pluralité (L2) de charges de données de réinitialisation analogiques délivrées en sortie par une pluralité (L2) de pixels (par exemple en combinant L2 charges de réinitialisation stockées dans un premier ensemble de condensateurs de stockage) ; et de combinaison les unes aux autres d'une pluralité (L2) de charges de données de signal d'image analogiques délivrées en sortie par la pluralité (L2) de pixels (par exemple en combinant L2 charges de signal d'image stockées dans un second ensemble de condensateurs de stockage). Une opération de Double Echantillonnage Corrélé (CDS) (par exemple connue de la technique concernée) est effectuée en utilisant des charges de données de réinitialisation combinées (moyennées) et les charges de données de signal d'image combinées (au lieu de charges de réinitialisation et d'image provenant d'un même pixel), pour obtenir une tension différentielle (VS-VR) représentant la "moyenne" mathématique exacte obtenue par moyennage de L2 pixels de même couleur. La précision de la fonction de "moyennage" (et de sous-échantillonnage) exécutée par des exemples de modes de réalisation de l'invention est vérifiée en observant que la "moyenne" mathématique de quatre valeurs de pixels à échantillonnage CDS (charges quantifiées sous la forme Qs-Qr) représentant une couleur à l'intérieur d'une région de 4x4 pixels dans une matrice utilisant une configuration de Bayer (en supposant que tous les condensateurs des soustracteurs ont la même capacité C et sont chargés en étant connectés à la même tension Vref) est représentée par la relation suivante (équations) : QAVG = 4 ( (QS11-QR11) + (QS13-QR13) + (QS31-QR31) + (QS33-QR33) ) et par les propriétés de Distributivité et d'Additivité Inverse de l'addition: 1 1 QAVG = 4 (QS11+QS13+QS31+QS33) - 4 (QR11+QR13+ QR31+QSR3) Il résulte de cette relation mathématique que la valeur "moyenne" précise de quatre valeurs de pixels à échantillonnage CDS devant être moyennées (sous-échantillonnées) les unes avec les autres peut être obtenue par une soustraction (analogique) d'une combinaison des quatre charges de "réinitialisation" (QR11+QR13+QR31+QR33 des quatre pixels) à une combinaison des quatre charges de "signal" QS11+ QS13+QS31+QS33 des quatre pixels. La combinaison des quatre charges de "signal" peut être "divisée" en quatre (par exemple avant de "soustraire" la charge de "réinitialisation" combinée) en répartissant cette charge combinée (par exemple de façon égale) entre quatre condensateurs de même capacité (par exemple C). De même, la combinaison des quatre charges de "réinitialisation" peut ensuite être "divisée" par quatre (par exemple avant la "soustraction" aux charges de "signal" combinées) en répartissant cette charge combinée (par exemple de façon égale) entre quatre condensateurs de même capacité (par exemple C). Par conséquent, la valeur "moyenne" de quatre pixels à échantillonnage CDS peut être obtenue en effectuant les étapes: de combinaison et de division (moyennage et sous-échantillonnage) des quatre charges de "réinitialisation" associées pour obtenir une charge de réinitialisation moyennée QRAv3; de combinaison et de division (moyennage et sous-échantillonnage) des quatre charges de "signal" associées pour obtenir une charge de signal moyennée QsAVC; puis d'exécution d'une opération de double échantillonnage corrélé (soustraction) par soustraction de la charge de réinitialisation moyennée QRAVG à la charge de signal moyennée QsAVCÉ Ce procédé général est désigné ci-après sous le nom de double sous-échantillonnage corrélé (CDSS) en raison du fait que le résultat du procédé est une valeur de pixel précisément sous-échantillonnée représentant la moyenne mathématique de quatre pixels à échantillonnage CDS. Au lieu d'effectuer quatre soustractions CDS comme dans la technique concernée, il suffit d'effectuer une seule opération de soustraction CDS sur les charges de "réinitialisation" et de "signal" "moyennées" (sous-échantillonnées). Par conséquent, le sous-échantillonnage est effectué avec précision avant la soustraction CDS finale. Dans des exemples de modes de réalisation de l'invention, un double souséchantillonnage corrélé CDSS, avec un rapport de sous-échantillonnage égal à B (un entier servant à calculer une puissance de 2, par exemple 4, 9, 16, 25...) où B est égal à quatre, peut être effectué en trois stades: dans le premier stade, deux paires de tensions (charges) de Réinitialisation sont moyennées dans le sens des colonnes et deux paires de tensions de Signal (charges) sont moyennées dans le sens des colonnes; au second stade, la tension de Réinitialisation finale (moyennée) est obtenue en moyennant les deux paires moyennées de tensions de Réinitialisation, dans le sens des lignes, et la tension (de Signal) d'Image finale (moyennée) est obtenue en moyennant les deux paires moyennées de tensions (de Signal) d'Images, dans le sens des lignes; au troisième stade, une soustraction analogique de la tension de Réinitialisation finale (moyennée) à la tension (de Signal) d'Image finale (moyennée) est effectuée (par exemple en utilisant un soustracteur analogique unique). Dans les exemples de modes de réalisation fournis ici, le "moyennage" de charges comprend la combinaison de charges stockées sur quatre capacités C sous la forme d'une capacité effective plus grande (par exemple, 4C), et comprend également la division des charges combinées entre un nombre approprié (par exemple un même nombre) de capacités égales (par exemple C). Un autre exemple de mode de réalisation de l'invention fournit un capteur d'image (par exemple un capteur CIS) comprenant une matrice de pixels disposée en une pluralité de lignes et une pluralité de colonnes, chaque pixel de chaque colonne de pixels étant fonctionnellement connecté à une unité de moyennage, chaque unité de moyennage comprenant des premier et second condensateurs de stockage pour stocker des données de réinitialisation analogiques provenant d'un premier pixel et provenant d'un second pixel, et des troisième et quatrième condensateurs de stockage pour stocker des données de signal d'image analogiques provenant du premier pixel et du second pixel. Les éléments caractéristiques de l'invention apparaîtront aux spécialistes de la technique dans la description détaillée d'exemples de modes de réalisation de celle-ci fournis en référence aux dessins annexés, dans lesquels des éléments identiques sont représentés par des références numériques identiques: la figure 1 est un schéma fonctionnel illustrant un capteur d'image CMOS (CIS) de l'art antérieur, comprenant une matrice de pixels actifs (APS) ; la figure 2 est un schéma fonctionnel illustrant un circuit de Double Echantillonnage Corrélé (CDS) de l'art antérieur conçu pour moyenne:r approximativement quatre pixels de même couleur; la figure 3 représente un schéma fonctionnel illustrant un capteur d'image CMOS (CIS), comprenant une matrice de capteurs à pixels actifs (APS), et un circuit de Moyennage et de Comparaison pour effectuer un Double Sous-Echantillonnage Corrélé (CDSS), conformément à un exemple de mode deréalisation de l'invention; la figure 4 est un schéma synoptique illustrant un exemple de structure de chaque pixel dans la matrice de capteurs à pixels actifs (APS) de l'unité CIS de la figure 3; la figure 5 représente un schéma fonctionnel illustrant la configuration selon le motif de Bayer de pixels de détection de couleurs dans la matrice de capteurs à pixels actifs (APS) de la figure 3, et leurs sorties; la figure 6 représente un schéma fonctionnel illustrant les interconnexions de commutation entre une pluralité d'Unités de Moyennage et de Comparaison (ACU) pour effectuer un Double Sous- Echantillonnage Corrélé (CDSS) dans le capteur d'image CMOS (CIS) de la figure 3; la figure 7 représente un schéma synoptique illustrant en détail deux Unités de Moyennage et de Comparaison (ACU) interconnectées de façon commutable dans le capteur d'image CMOS (CIS) de la figure 3; la figure 8A est un chronogramme illustrant des formes d'ondes de signaux de commutation et de signaux de SELection de lignes utilisés pendant le Double Sous-Echantillonnage Corrélé dans le capteur d'image CMOS (CIS) de la figure 3; la figure 8B est un chronogramme illustrant des formes d'ondes d'une tension de rampe et d'un signal de commande de verrouillage de compteur utilisés pour effectuer en parallèle des conversions analogiques- numériques de la pluralité de sorties provenant de la pluralité d'unités de Moyennage et de Comparaison dans le capteur d'image CMOS (CIS) de la figure 3; la figure 9 représente un schéma fonctionnel illustrant le Circuit de Comptage et de Verrouillage utilisé pour effectuer en parallèle des conversions analogiques-numériques de la pluralité de sorties de la pluralité d'unités de Moyennage et de Comparaison dans le capteur d'image CMOS (CIS) de la figure 3; la figure 10 représente un schéma fonctionnel illustrant un autre exemple de mode de réalisation d'interconnexions de commutation entre une pluralité d'unités de Moyennage et de Comparaison pour effectuer un Double Sous-Echantillonnage Corrélé (CDSS), pour moyenner/sous-échantillonner jusqu'à N2 pixels (avec un rapport de sous-échantillonnage supérieur à 4) dans la matrice APS du capteur d'image CMOS (CIS) de la figure 3; et la figure 11 représente un schéma synoptique illustrant en détail une Unité de Moyennage et de Comparaison pour moyenner/sous-échantillonner jusqu'à N2 pixels dans la matrice APS du capteur d'image CMOS (CIS) de la figure 3, conformément à un autre mode de réalisation de l'invention. La figure 3 représente un schéma fonctionnel illustrant une unité à capteur d'image CMOS (CIS), comportant une matrice de capteurs à pixels actifs (APS), et un circuit de Moyennage et de Comparaison pour effectuer un Double Sous-Echantillonnage Corrélé (CDSS), conformément à un exemple de mode de réalisation de l'invention. La figure 4 représente un schéma synoptique illustrant un exemple de structure de chaque pixel dans la matrice de capteurs à pixels actifs (APS) du capteur CIS de la figure 3. Se référant aux figures 3 et 4, la matrice de capteurs à pixels actifs (APS) peut être constituée d'une pluralité de circuits de pixels connus de la technique concernée ou, de préférence, du circuit de pixel de la figure 4, rendus aptes à délivrer séquentiellement en sortie une tension VR (réinitialisation) et une tension VS (signal d'image). Chaque pixel de la matrice APS comportera de façon générale un transducteur photo- électrique (par exemple une Photodiode PD sur la figure 4). Le circuit d'attaque de ligne est généralement connu de la technique concernée et est ici rendu apte à sélectionner séquentiellement des paires de lignes ayant des numéros impairs (1, 3...) puis des paires de lignes de numéros pairs (2, 4...) pendant le Double Sous-Echantillonnage Corrélé (CDSS), conformément à un exemple de mode de réalisation de l'invention. Plus précisément, l'une de la pluralité de lignes prévues pour transmettre le signal de sélection de ligne SEL est utilisée pour sélectionner (activer) la ligne active. Le commutateur TTX commandé par un signal TX est fermé lorsque la charge/tension stockée dans une capacité associée à la photodiode PD du pixel doit être lue. Le commutateur TTX est généralement ouvert pendant une opération de réinitialisation. TTX est fermé en même temps que le commutateur de réinitialisation TRX, de sorte que la zone de diffusion de la photodiode PD du pixel peut également être réinitialisée. Le signal de réinitialisation RX est connu des spécialistes de la technique comme étant destiné à commander un commutateur TRX, utilisé en association avec le commutateur TTX commandé par le signal TX, pour prérégler ("réinitialiser") la charge/tension stockée dans une capacité associée à la photodiode PD, à un niveau "réinitialisé". Un transistor TAmp est un amplificateur "suiveur de tension" destiné à modifier la charge/tension stockée dans la capacité associée à la photodiode PD sous la forme d'une tension ou d'un courant correspondant suffisant pour être transmis au(x) condensateur(s) et y être stocké dans le circuit de Moyennage et de Comparaison (figures 3 et 4). Le commutateur TTX commandé par le signal de réinitialisation RX est fermé au début de la lecture de chaque pixel et cette fermeture réinitialise la charge/tension de la capacité associée à la photodiode. La charge/tension de "réinitialisation" de la capacité associée à la photodiode PD fournit le niveau de tension de sortie VR sur le noeud de sortie OUT (lorsque le commutateur TSL est fermé). Lorsque la matrice APS est exposée à une image réelle (à de la lumière), la photodiode et la capacité qui lui est associée sur chaque pixel de la matrice développe une charge (tension) "d'image/de signal" correspondant à l'intensité (à la luminosité) de la lumière incidente sur ce pixel (PD). Lorsque le commutateur TTX est fermé et lorsque le commutateur TRX est ouvert, le "signal d'image" réel induit par la lumière sera "amplifié" par l'amplificateur TAmp et lorsque le commutateur TSEL est fermé, il sera transmis sous la forme d'une tension "de signal d'image" VS au(x) condensateur(s) du circuit de Moyennage et de Comparaison et y sera stocké (figures 3 et 4) . La figure 5 représente un schéma fonctionnel illustrant la configuration d'un motif de Bayer de pixels de détection de couleur dans la matrice de capteurs à pixels actifs (APS) de la figure 3 et leurs sorties. Le motif de Bayer peut être mis en oeuvre au moyen d'une matrice de filtres colorés selon un motif de Bayer (CFA) superposée aux photodiodes de la matrice APS (par exemple la photodiode de la figure 4). Des exemples de modes de réalisation de la présente invention sont conçus pour "moyenner" les uns avec les autres (et pour soumettre à un Double Sous- Echantillonnage Corrélé (CDSS)) des ensembles de quatre pixels de même couleur, par exemple les pixels Rouges R11, R13, R31, R33, disposés dans une région de 4x4 pixels, par exemple la région de pixels en surbrillance sur la figure 5. Les ensembles de quatre pixels devant être soumis à un échantillonnage CDSS les uns avec les autres seront généralement constitués de pixels de même couleur provenant des deux mêmes lignes et des deux mêmes colonnes, comme dans le sous-échantillonnage du domaine numérique de l'art antérieur. Par conséquent, les pixels Rouges R11, R13, R31, R33 seront soumis à un échantillonnage CDSS les uns avec les autres; les pixels Verts G12, G14, G32 et G34 seront (simultanément) soumis à un échantillonnage CDSS les uns avec les autres. Ensuite, les pixels Verts G21, G23, G41 et G43 seront soumis à un échantillonnage CDSS les uns avec les autres; et les pixels Bleus B22, B24, B42, B44 seront soumis à un échantillonnage CDSS les uns avec les autres. Le résultat de ce Double Sous-Echantillonnage Corrélé (Rouge, Vert, Bleu, Vert) de pixels de même couleur, est constitué par quatre valeurs de pixels "moyennées" avec précision correspondant à des pixels Rouges, Bleus, et Verts. Par conséquent, l'exécution d'un Double Sous-Echantillonnage Corrélé sur une région de pixels d'une matrice APS a pour effet de sous- échantillonner la région de pixels (dans le domaine analogique) tout en corrigeant également le bruit dû à un motif fixe statique (FPN) et plusieurs types de bruits temporels. Les signaux de sélection de lignes SEL1 et SEL3 correspondant respectivement aux lignes 1 et 3 sont activés séquentiellement. Alors que chacun des signaux de sélection de ligne est activé, tous les pixels de la ligne active lisent tout d'abord leurs tensions de "réinitialisation" respectives VR puis lisent leurs tensions de "signal d'image" effectives VS. (On se référera par exemple au chronogramme de la figure 8A). Comme indiqué sur la figure 5, la séquence de sorties des pixels de la colonne 1 comprendra les signaux provenant du pixel à filtrage rouge R11 (VR11, puis VS11), et après cela, du pixel à filtrage Rouge R31 (VR31, puis VS31). Par ailleurs, la séquence de sortie des pixels de la colonne 3 comprendra les signaux du pixel à filtrage Rouge R13 (VR13, puis VS13) et après cela, du pixel à filtrage Rouge R33 (VR33, puis VS33). Dans des variantes de réalisation, la séquence d'activation de la ligne 1 et de la ligne 3 peut être inversée. Par ailleurs, bien que cela ne soit pas représenté sur la figure 5 (mais que ça le soit sur la figure 6), les sorties simultanées de pixels de la colonne 2 comprendront les signaux provenant du pixel à filtrage Vert G12 (VR12, puis VS12) et après cela, du pixel à filtrage Vert G32 (VR32, puis VS32) ; et les sorties simultanées des pixels de la colonne 4 comprendront les signaux provenant du pixel à filtrage Vert G14 (V14 puis VS14), puis du pixel à filtrage Vert V34 (VR34, puis VS34). Les valeurs des pixels dans les lignes 2 et 4 ne sont pas fournies en sortie jusqu'à l'instant faisant suite à l'échantillonnage CDSS de toutes les valeurs des pixels des lignes 1 et 3. La figure 6 représente un schéma fonctionnel illustrant les interconnexions de commutation entre une pluralité d'unités de Moyennage et de Comparaison pour effectuer un Double Sous-Echantillonnage Corrélé (CDSS) dans le capteur d'image CMOS (CIS) de la figure 3. Chaque pixel d'une colonne de la matrice APS est connecté à une ligne de transmission verticale (à travers son commutateur TSEL respectif) et à une unité de Moyennage et de Comparaison (ACU). Par conséquent, les quatre Unités de Moyennage et de Comparaison adjacentes représentées sur la figure 6 correspondent à quatre colonnes adjacentes (1, 2, 3, 4) de pixels dans la matrice APS. Par conséquent, à un instant quelconque pendant l'opération de lecture, les unités ACU-1 et ACU-3 reçoivent des données de pixels analogiques reçues de pixels de même couleur (par exemple en premier lieu de pixels à filtrage rouge R11 et R13; puis de pixels à filtrage rouge R31 et R33; puis de pixels à filtrage vert G21 et G23; puis de pixels à filtrage vert G41 et G43). Par conséquent, pour "moyenner" efficacement (par combinaison mutuelle dans le domaine analogique) des données de pixels analogiques reçues relatives à des pixels de même couleur, les unités ACU-1 et ACU-3 sont connectées (de façon commutable) les unes aux autres par l'intermédiaire d'un premier commutateur de Moyennage Savg. De même, les unités ACU-2 et ACU-4 sont connectées l'une à l'autre (de façon commutable) par l'intermédiaire d'un second commutateur de Moyennage Savg. La fonction du commutateur de "Moyennage" Savg va être expliquée dans la description du schéma synoptique plus détaillée de la figure 7 représentant de manière plus détaillée les unités ACU-1 et ACU-3. La structure et le procédé de fonctionnement des unités de Moyennage et de Calcul (ACU) dans le capteur d'image CMOS (CIS) de la figure 3 vont être décrits ci-après en référence aux figures 7 et 8A. La figure 7 est un schéma synoptique détaillé illustrant deux unités de Moyennage et de Comparaison interconnectées de façon commutable (ACU) dans le capteur d'image CMOS (CIS) de la figure 3. La figure 8A est un chronogramme illustrant les formes d'ondes de signaux de commutation et de signaux de sélection de lignes utilisés avec les unités ACU pendant le Double Sous-Echantillonnage Corrélé dans le capteur d'image CMOS (CIS) de la figure 3. Chacune des unités ACU (par exemple ACU-1, ACU-2, ACU-3) du circuit de Moyennage et de Comparaison (de la figure 3) est connectée de façon commutable (par l'intermédiaire d'une ligne de transmission verticale) à tous les pixels d'une ligne particulière par l'intermédiaire du commutateur TsEL respectif de chaque pixel. Par conséquent, l'unité ACU-1 est fonctionnellement connectée à chaque pixel d'une première colonne (colonne 1) de pixels, comprenant les pixels R11 et R31. De même, l'unité ACU-3 est fonctionnellement connectée à chaque pixel d'une troisième colonne (colonne 3) de pixels comprenant R13 et R33. En général, chaque pixel de chaque colonne de la matrice APS est fonctionnellement connecté à une ligne de transmission verticale (à travers sbn commutateur TSEL respectif) et à une Unité de Moyennage et de Comparaison (ACU). Pendant le fonctionnement, un pixel de chaque colonne de la matrice APS est activé par un signal de commande de SELection de ligne par l'intermédiaire d'une ligne horizontale) à tous les pixels d'une ligne de la matrice APS. Si W est le nombre (entier) de pixels d'une ligne de la matrice APS, alors W sera également le nombre d'unités ACU dans le circuit de Moyennage et de Comparaison. (Dans des variantes de réalisation de l'invention, on pourrait connecter de façon commutable plus de W unités ACU (par exemple 2W) pour desservir W colonnes). Par conséquent, comme indiqué précédemment, pendant le fonctionnement, toutes les unités ACU, y compris les unités ACU-1 et ACU-3, recevront simultanément des données de pixels analogiques des pixels disposés dans la même ligne de la matrice APS. Comme indiqué sur la figure 8A, la ligne 1 est tout d'abord activée (par SEL1) puis la ligne 3 est activée (par SEL3). Par conséquent, pendant le fonctionnement, les unités ACU-1 et ACU-3 acquièrent (et stockent) ensemble des données de pixels analogiques, comprenant à la fois des tensions de "réinitialisation" et des tensions de "signal d'image" provenant de chacun de quatre pixels de même couleur (par exemple R11, R31, R13, et R33). Comme les unités ACU-1 et ACU-3 sont connectées par le commutateur Savg, les unités ACU-1 et ACU-3 peuvent partager des données de pixels obtenues à partir des quatre pixels de même couleur (par exemple R11, R31, R13, et R33). Plus précisément, les unités ACU-1 et ACU- 3 sont rendues aptes à combiner et à diviser (à moyenner et à sous échantillonner) chaque type ("réinitialisation" et "signal d'image") de données de pixels obtenues à partir des quatre pixels de même couleur, pour produire une valeur "moyennée" de la charge/tension de "réinitialisation" VR et une valeur "moyennée" de la charge/tension de "signal d'image" VS. Chaque unité ACU (par exemple les unités ACU-1 et ACU-3) est en outre rendue apte à "soustraire" la valeur "moyennée" de la charge/tension de "réinitialisation" à la valeur "moyennée" de la charge/tension de "signal d'image" pour délivrer en sortie une donnée analogique finale représentant la moyenne mathématique précise des quatre pixels après qu'ils ont été soumis à un échantillonnage CDS pour éliminer le bruit statique de motif fixe (FPN). Chacune des unités ACU comporte un soustracteur analogique (par exemple le soustracteur S-1 et le soustracteur S-3), et un amplificateur AMP1 pour recevoir et transmettre la sortie du soustracteur analogique. L'amplificateur AMP1 peut être réalisé sous la forme d'un tampon non inverseur (c'est-à-dire, Vref = 0) ou, comme dans le mode de réalisation préféré, sous la forme d'un amplificateur différentiel relié à une tension de référence Vref utilisée en association avec la conversion analogique-numérique parallèle effectuée ensuite (CAN). Ce dispositif permet de placer la source de tension (Vrampe) à un premier niveau de tension pendant l'opération de Moyennage et à un second niveau de tension pendant l'opération de conversion analogique-numérique, le premier niveau de tension étant différent du second niveau de tension. Le condensateur tampon (CA) et un second amplificateur de sortie AMP2 sont facultatifs, et sont prévus dans les exemples de modes de réalisation préférés (représentés sur la figure 7) pour augmenter le gain destiné à la résolution de la conversion analogique-numérique. La sortie du soustracteur dans le domaine analogique dans chaque unité ACU (par exemple l'unité ACU-1 ou ACU-3) est détectée par l'amplificateur 1 et est mise en tampon dans le condensateur facultatif CA puis de nouveau amplifiée, pour une conversion analogique-numérique, par le second amplificateur facultatif AMP2, afin d'être délivrée en sortie en tant que signal de tension (par exemple VCD1 ou VCD3) représentant une valeur VS- VR moyennée. Chaque soustracteur dans le domaine analogique (par exemple le soustracteur S-1) dans les exemples de modes de réalisation préférés, comprend et peut être essentiellement constitué par une pluralité de condensateurs de stockage de données (par exemple, CS11, CS31, CR11, CR31 dans l'unité ACU-1) connectés les uns aux autres au niveau d'un noeud commun qui se trouve sur la ligne de transmission verticale connectée aux pixels de la colonne desservie par l'unité ACU (par exemple les pixels de la colonne 1 sont desservis par l'unité ACU-1) à travers un commutateur S1. Chacun des quatre condensateurs de stockage de données dans chaque unité ACU est rempli par et stocke une charge de donnée de pixel analogique (par exemple une donnée de "réinitialisation" ou de "signal") reçue de l'un des pixels (par exemple d'un pixel d'une première ligne ou d'une troisième ligne de la même colonne) connecté à l'unité ACU (par exemple ACU-1) comme cela est déterminé par la séquence de connexions commutées effectuée par l'intermédiaire d'une pluralité de commutateurs (par exemple, Si, S2, S3, S4, SS, SR). Les commutateurs correspondants (par exemple S1, S2, SS, SR, S3, S4) dans chaque unité ACU (et entre les unités ACU, par exemple Savg) sont ouverts ou fermés simultanément. Les commutateurs de chaque unité ACU (par exemple Sl, S2, SS, SR, S3, S4) sont ouverts ou fermés de façon coordonnée les uns par rapport aux autres et de façon coordonnée avec les signaux de SELection de ligne (par exemple SEL), comme indiqué dans le chronogramme de la figure 8A. En manipulant les commutateurs S1, S2, S3, S4, SS et SR, commandant les connexions entre les pixels, les quatre condensateurs (par exemple CS11, CS31, CR11, CR31) et d'autres trajets de courant, on peut remplir les quatre condensateurs de stockage avec des données de pixels analogiques selon la séquence suivante: le condensateur de stockage CR11 stocke la charge de "Réinitialisation" provenant du pixel R11 (colonne 1, ligne 1) ; le condensateur de stockage CS11 stocke la charge de "Signal" provenant du pixel R11 (colonne 1, ligne 1) ; le condensateur de stockage CR31 stocke la charge de "réinitialisation" provenant du pixel R31 (colonne 1, ligne 3) ; et le condensateur CS31 de stockage stocke la charge de "Signal" provenant du pixel:R31 (colonne 1, ligne 3). En variante, dans le mode non-CDSS (par exemple dans un mode CDS normal) des unités ACU, on charge dans l'un des condensateurs de stockage de données de "réinitialisation" CR (par exemple CR11 ou CR31; ou CR11 et CR31 qui sont en fait combinés sous la forme d'un seul condensateur) puis l'un des condensateurs de stockage de données de "signal" CS (par exemple CS11 ou CS31; ou CS11 et CS31 qui sont en fait combinés sous la forme d'un seul condensateur) dans chaque unité ACU (chacune des unités ACU-1 et ACU-3) des données de pixels analogiques reçues d'un pixel. Par conséquent, on chargera dans la pluralité d'unités ACU les données de pixels analogiques complètes de "réinitialisation" et de "signal" et on les stockera en provenance d'une seule ligne de pixel. Pendant ce processus de chargement des condensateurs de stockage de données (CR et CS) dans les unités ACU, le double échantillonnage corrélé classique (sans sous-échantillonnage) (CDS) peut être effectué simultanément sur tous les pixels d'une même ligne (par exemple la première ligne) de la matrice APS (par exemple sur les pixels R11, G12, R13, G14, ...). Après cela, sur la base de la ligne de SELection de ligne qui est activée, l'opération suivante effectuée par les unités ACU (dans le mode non-CDSS) peut être l'exécution d'un double échantillonnage corrélé (CDS) classique (non sous-échantillonné) sur tous les pixels d'une même ligne (par exemple d'une seconde ligne) de la matrice APS (par exemple sur les pixels G21, B22, G23, B24, ...). Dans un mode non-CDSS (par exemple dans un mode CDS classique) des unités ACU, les commutateurs SS, SR et Savg ne doivent pas être nécessairement mis en fonctionnement (et peuvent par exemple rester ouverts). Dans le mode de fonctionnement CDSS (sous-échantillonnage) des unités ACU, une fois que huit condensateurs de stockage d'une paire connectée de façon commutable d'unités ACU (par exemple les unités ACU-1 et ACU-3) sont remplis de données de pixels analogiques ("réinitialisation" et "signal") en provenance des quatre pixels R11, R31, R13, R33, les commutateurs SS, SR et Savg (en coordination avec les commutateurs S1, S2, S3, S4) peuvent être séquentiellement fermés pour "moyenner" les unes avec les autres (par combinaison et division) la totalité des quatre charges des données de pixels du même type ("réinitialisation" ou "signal") reçues des quatre pixels (R11, R31, R13, R33). Cependant, dans un mode de réalisation préféré du procédé de mise en fonctionnement en mode CDSS des unités ACU (mode de sous-échantillonnage CDSS), les données de pixels analogiques de chaque type ("réinitialisation" ou "signal") sont "moyennées" (combinées et divisées) entre des condensateurs de stockage de données correspondants d'unités ACU connectées de façon commutable (de différentes colonnes, par exemple les colonnes 1 et 3) à travers et par fermeture du commutateur de moyennage Savg (même avant que les données de pixels analogiques aient été chargées dans tous les condensateurs de stockage de données). Par exemple, pendant que la donnée de "Signal" provenant du pixel R11 est chargée dans le condensateur de stockage de données CS11, le condensateur de stockage de données CR11 (et le condensateur de stockage de données CR13) stockera les données de "moyenne" et de "réinitialisation" du pixel R11 et la donnée de "Réinitialisation" du pixel R13, au lieu de ne stocker que la valeur de "Réinitialisation" du pixel R11. Le procédé de mise en fonctionnement des commutateurs, notamment du commutateur de moyennage Savg pour calculer la moyenne au cours du chargement des quatre condensateurs de chaque unité ACU, est illustré dans le chronogramme de la figure 8A, dans lequel le niveau Haut indique un commutateur Fermé. Fondamentalement, le commutateur S1 est fermé (dans toutes les unités ACU) pour charger un ensemble correspondant de condensateurs de stockage de données, par exemple les condensateurs CR11, CR12 (non représenté), CR13, CR14 (non représenté), avec un type prédéterminé de données de pixels analogiques (par exemple, "réinitialisation") à partir d'un pixel d'une ligne déterminée par activation de la ligne de SELection de ligne (par exemple le signal SEL1 pour la ligne 1), puis le commutateur Si est ouvert, et le commutateur de moyennage Savg est ensuite fermé. (Cependant, les commutateurs S2, S3, S4, SS et SR sont ouverts ou fermés dans toutes les unités ACU sur la base de celui des quatre condensateurs de stockage de données de chaque unité ACU qui a été prédéterminé pour recevoir cette donnée de pixel analogique particulière). Par exemple, on se référera à la figure 8A dans laquelle, à un instant (1) , le commutateur S1 est fermé (pour charger des données de "réinitialisation" dans les condensateurs CR11 et CR13) alors que le commutateur de moyennage Savg est ouvert. Après cela, à un instant (2), le commutateur Si est ouvert (après l'achèvement du chargement dans les condensateurs CR11 et CR13 de données de pixels de "réinitialisation") et le commutateur de moyennage Savg est fermé pour combiner et diviser les données de pixels analogiques (charges) ayant été stockées immédiatement avant dans les condensateurs CR11 et CR13. Par conséquent, après que des données de pixels analogiques (par exemple les données de "réinitialisation") ont été reçues par chacun des condensateurs de stockage de données sélectionnés dans la totalité des unités ACU (par exemple, CR11, CR12, CR13, CR14, ...), le commutateur Si est ouvert (indiquant la fin du chargement des condensateurs de stockage de données), et le commutateur de moyennage Savg entre les unités ACU est fermé pour moyenner les unes avec les autres (en les combinant et en les divisant) les charges correspondantes du même type, qui proviennent de pixels de la même couleur et de la même ligne de pixels (par exemple les charges de "Réinitialisation" provenant des pixels R11 et R13). Par conséquent les données de pixels analogiques du même type (par exemple de "réinitialisation" ) reçues de deux pixels de la même couleur et de la même ligne, sont moyennées (combinées et divisées) et stockées dans chacun de la paire prédéterminée de condensateurs de stockage de données (par exemple dans CR11 et CR13). Cette méthodologie de moyennage générale d'une même ligne (le commutateur S1 étant fermé pendant que le commutateur Savg est ouvert, par exemple aux instants (3), (5) et (7) ; et le commutateur S1 suivant étant ouvert alors que le commutateur Savg est fermé, par exemple aux instants (4), (6) et (8)) est répétée pour charger chacune des trois paires restantes de condensateurs de stockage de données (par exemple CS11 et CS13, puis CR31 et CR33, puis CS31 et CS33) afin que chacun des quatre paires correspondantes de condensateurs de stockage de données dans des unités ACU connectée de façon commutable (par exemple dans les unités ACU-1 et ACU-3) contienne une valeur "moyennée" de données de "réinitialisation" ou de "signal" reçues de deux pixels de même couleur dans la même ligne. Après cela, une opération de moyennage d'une même colonne (par combinaison et division) de données de pixels du même type, reçues de pixels de la même colonne (de pixels de différentes lignes) est effectuée. Le "moyennage" (combinaison et division) d'une même colonne de données provenant de pixels de différentes lignes (d'une même colonne) est effectué par simple fermeture de commutateurs SS (par exemple à l'instant (9)) pour égaliser les charges de données de "signal" stockées dans la paire de condensateurs de stockage de données CS dans chaque unité ACU (par exemple CS11 et CS31 dans l'unité ACU-1) et par fermeture de commutateurs SR pour égaliser les charges de données de "réinitialisation" stockées dans la paire de condensateurs de stockage de données CR dans chaque unité ACU (par exemple, CR11 et CR31 dans l'unité ACU-1). Lors de cette étape de "moyennage" d'une même colonne finale, chacun des quatre condensateurs de stockage de données CS (par exemple, CS11, CS13, CS13, CS33) dans les unités ACU connectées de façon commutable (par exemple les unités ACU- 1 et ACU-3) contient la même charge de "signal" moyennée qui représente la moyenne mathématique précise des quatre charges (de signal) reçues de quatre pixels de même couleur (par exemple R11, R13, R31 et R33). De plus, de façon semblable, lors de cette étape de "moyennage" finale (d'une même colonne), chacun des quatre condensateurs de stockagede données CR (par exemple CR11, CR13, CR31, CR33) des unités ACU connectées de façon commutable (par exemple les unités ACU-1 et ACU-3) contient la même charge de "réinitialisation" ou "moyennée", qui représente la moyenne mathématique précise des quatre charges "de réinitialisation" reçues de quatre pixels de même couleur (par exemple R11, R13, R31 et R33). Les opérations de chargement de données et de "moyennage" entre les huit condensateurs de stockage de données (CR11, CR13, CR31, CR33; et CS11, CS13, CS31 et CS33) dans les deux unités ACU connectées de façon commutable dans le mode de Double Sous- échantillonnage Corrélé (pour appliquer la méthode CDSS aux pixels Ril, R13, R31 et R33) sont expliquées de façon plus détaillée en référence aux équations suivantes qui représentent les charges aux instants ((1) à (9)) indiqués dans le chronogramme de la figure 8A. Dans ces équations, Q désigne une charge dans le condensateur de stockage de données indiqué en indice, et le signe "=" désigne une égalisation des charges en supposant que les capacités (de tous les condensateurs de stockage du même type, CS ou CR) sont égales; la notation des tensions avec indication d'un indice, par exemple VRESET11, est une notation identique à celle de la tension "VR11" ; la notation concernant la capacité sous une forme portant un indice, par exemple CCR11/CR31, indique que les condensateurs désignés par des indices (CR11 et CR31 dans cet exemple), ont en fait été connectés, bien que momentanément, en parallèle (pour former une capacité combinée de façon additive) . A l'instant (1), les tensions de "réinitialisation" (VR11 et VR13) des pixels R11 et R13 respectifs, sont échantillonnées et chargées dans des condensateurs de stockage de données CR11 et CR1:3 respectifs: Pixel RI1: QCR11 = QCR31 = CCR11/CR31 (VRESET11 Vref) 20 Pixel R13 QCR13 = QCR33 = CCR13/CR33 (VRESET13 Vref) A cet instant (1), les condensateurs CS11, CS13, CS31, et CS33 sont également en cours de chargement, mais ces charges initiales seront ultérieurement remplacées par des données de pixels appropriées (signal d'image) reçues de pixels prédéterminés. A l'instant (2), les tensions de "réinitialisation" (VR11 et VR13) des pixels R11 et R13 sont respectivement soumises à un "moyennage" (combinées et divisées) entre les condensateurs CR11 et CR13 (le commutateur de moyennage Savg étant fermé) . QCR11=QCR31=QCR13=QCR33=CCR11/CR31/CR13/CR_ 2 3I VSET11 VRESETI3 _Vref A l'instant (3), les tensions de (Signal) "d'image" 35 (VS11 et VS13) des pixels R11 et R13 sont respectivement échantillonnées et chargées dans les condensateurs de stockage de données CS11 et CS13 respectifs: Pixel R11: QCS11 = QCS3l = CCS11/CS31 (VSIGNAL11 - Vrampe) Pixel R13: QCS13 = QCS33 = CCS13/CS33 (VSIGNAL13 - Vrampe) A cet instant (3), les commutateurs S3 et S4 sont ouverts (les condensateurs CR11, CR13, CR31 et CR33 destinés à stocker les tensions de "réinitialisation" sont à l'état flottant), et les condensateurs CR11, CR13, CR31, et CR33 servant à stocker les tensions de "réinitialisation" conservent leurs charges précédentes QCR11 = QCR31 = QCR13 = QCR33 (comme à l'instant (1) ci-dessus). A l'instant (4), les tensions (de Signal) d'image (VS11 et VS13) des pixels R11 et R13 sont soumises à un "moyennage" (combinées et divisées) entre les condensateurs CS11 et CS13 (le commutateur de moyennage Savg étant fermé) . QCS11=QCS3l=QCS13=QCS33=CCS11/CS31/CS13/CS33 VSIGNAL11 + VSIGNALI3 V 2 rampe A l'instant (5), les tensions de "réinitialisation" (VR31 et VR33) des pixels R31 et R33 sont respectivement échantillonnées et chargées dans les condensateurs de 25 stockage de données CR31 et CR33 respectifs: Pixel R31 QCR31 = CCR31 (VRESET31 - Vref) Pixel R33 QCR33 = C CR33 (VRESET33 - Vref) A cet instant (5), comme le commutateur SS est ouvert (les condensateurs CS11 et CS13 servant à stocker les tensions de "signal" sont à l'état flottant), et le commutateur SR est ouvert (les condensateurs CR11 et CR13 servant à stocker les tensions de "réinitialisation" sont à l'état flottant), les condensateurs CS11, CS13, CR11 et CR13 conservent respectivement leurs charges précédentes. A l'instant (6), les tensions de "réinitialisation" (VR31 et VR33) des pixels R31 et R33 sont respectivement "moyennées" (combinées et divisées) entre les condensateurs CR31 et CR33 (le commutateur de Moyennage Savg étant fermé) . QCR31 = QCR33 = CCR31/CR33 C VRESET31 + VRESET33 Vref J A l'instant (7), les tensions (de Signal) d'image (VS31 et VS33) des pixels R31 et R33 sont respectivement soumises à un échantillonnage et chargées dans les condensateurs de stockage CS31 et CS33 respectifs: Pixel R31: Qcs3l = CCS31 (VSIGNAL31-Vrampe) Pixel R33: QCS33 = CCS33 (VSIGNAL33-Vrampe) A l'instant (8), les tensions de (signal) "d'image" (VS31 et VS33) des pixels R31 et R33 sont respectivement "moyennées" (combinées et divisées) entre les condensateurs CR31 et CR33 (le commutateur de Moyennage Savg étant fermé) . QCS31 = QCS33 = CCS31/CS33 VSIGNAI31 + USIGNAL33 jref J A l'instant (9), un moyennage final (des quatre charges de "réinitialisation" et des quatre charges de "signal" est effectué. Les deux tensions "de réinitialisation moyennées" (de la même ligne) stockées dans chaque unité ACU sont soumises à un calcul de moyenne (pendant que le commutateur SR est fermé) sous la forme d'une charge de "réinitialisation moyennée" QRAVG; et les deux tensions "de signal moyennées" (de la même ligne) stockées dans chaque unité ACU sont soumises à un calcul de moyenne sous la forme d'une charge de "signal moyennée" QSAVG (pendant que le commutateur SS est fermé : QSAVG = QCR11 = QCR31 = QCR13 = QCR33 i et QRAVG = CCR11/CF31/CR13/CR33 VRESEn l + VR.ESET13 + VRESET33 4 _ Vref) QSAVG = QCS11 = QCS31 = QCS13 = QCS33 i et QSAVG = CCS11/CS31/CS13/CS33 VSIGNALII + VSIGNALI3 + VSIGNAL33 Vrefj 4 Par conséquent, la "différence de tension" finale "moyennée" (VS-VR) et souséchantillonnée des quatre pixels de même couleur, est obtenue (par exemple à partir de QSAVG et de QRAVG) en fermant les commutateurs SS et SR. Après le moyennage final (par exemple après l'instant (9)), les charges stockées dans les condensateurs de stockage de données CS et CR correspondants dans les unités ACU-1 et ACU-3 des colonnes 1 et 3 stockent les mêmes charges "moyennées" provenant de quatre pixels. Par conséquent, l'une ou l'autre des sorties VCD1 et VCD3 peut être utilisée pour lire (pour la conversion analogique-numérique) la "différence de tension" finale (VS-VR) représentant les quatre pixels à échantillonnage CDSS de même couleur. La figure 8B est un chronogramme illustrant des formes d'ondes d'une tension de rampe et un signal de commande de verrouillage de comptage utilisé pour effectuer, en parallèle, des conversions analogiquesnumériques de la pluralité de sorties provenant de la pluralité d'unités de Moyennage et de Comparaison dans le capteur d'image CMOS (CIS) de la figure 3. Après le moyennage final (par exemple après l'instant (9) indiqué sur les figures 8A et 8B, des charges de "réinitialisation moyennées" et de "signal moyennées" stockées dans les condensateurs de stockage de données CS et CR correspondants dans les unités ACU-1 et ACU3 (des colonnes 1 et 3) sont comparées en utilisant le soustracteur dans le domaine analogique que comporte l'unité ACU (par exemple le Soustracteur-1 de l'unité ACU--1) pour obtenir la valeur unique (souséchantillonnée) des quatre pixels à échantillonnage CDSS de la matrice APS. Les soustracteurs (par exemple le soustracteur S-1) constitués de condensateurs CS et CR connectés en série sont connectés entre Vrampe et l'Entrée de l'amplificateur AMP1. Par conséquent, la tension à l'entrée de AMP1 représente la somme de: Vrampe+ VS+(-VR), étant donné que la polarité des charges VR stockées sur les condensateurs CR sont connectées (en série) d'une façon opposée à la polarité des charges VS stockées sur les condensateurs CS. Par conséquent, la tension à l'entrée de AMP1 est fixée au niveau Vrampe, qui est supérieur du fait de la tension VS-VR (moyennée). Le signal de Validation de Compteur (CE) (voir figure 3) peut être cadencé pour être validé afin de commencer un comptage après le moyennage final (après fermeture des commutateurs SS et SR). Par conséquent, en faisant croître linéairement la tension Vrampe avec une pente connue (par exemple prédéterminée), ou du moins avec une pente fixe, tout en déclenchant en même temps le comptage effectué par un compteur (par exemple dans le circuit de sortie de signal Numérique de la figure 3), on peut convertir le niveau de VS-VR d'une valeur analogique à une valeur numérique quantifiée, en verrouillant le comptage lorsque l'entrée de AMP1 (provenant de la sortie du soustracteur) franchit un niveau de tension de seuil prédéterminé (par exemple Vref). Plus le niveau de VS-VR est élevé, plus le temps (comptage) exigé pour que l'entrée de AMP1 atteigne la tension de seuil (Vref) diminue. Lorsque l'entrée de AMP1 atteint la tension de seuil (Vref), le signal VCD de l'unité ACU (par exemple VCD1 de l'unité ACU-1) passe d'une valeur basse à une valeur haute. Par conséquent, le signal VCD provenant de chaque unité ACU (par exemple, VCD1, VCD2, VCD3,...) peut être délivré en sortie au circuit de verrouillage (figure 9) en tant que signal de commande de verrouillage du comptage. La figure 9 représente un schéma fonctionnel illustrant le circuit de Comptage et de Verrouillage utilisé pour effectuer en parallèle, des conversions analogiques-numériques de la pluralité de sorties (VCD) de la pluralité d'unités de Moyennage et de Comparaison (unités ACU) dans le capteur d'image CMOS (CIS) de la figure 3. Le Compteur délivre en sortie un comptage numérique commençant lorsque le signal de Validation de Compteur (CE) est actif (par exemple après le "Moyennage final" de quatre pixels par les unités ACU fonctionnant dans un mode CDSS; ou après que les données d'un seul pixel aient été chargées dans chacune des unités ACU pendant un mode CDS classique). Le circuit de verrouillage comporte une pluralité de registres à verrouillage de comptage parallèles (un par unité ACU) pour verrouiller la sortie de comptage dans tous les registres à verrouillage du compteur à un moment indiqué par la sortie de signal VCD respective fournie par l'unité ACU respective. La sortie de signal VCD de chaque unité ACU peut être utilisée pour commander le registre à verrouillage de comptage respectif prévu (dans le circuit de Verrouillage) pour chaque unité ACU afin que lorsqu'un signal VCD (par exemple VCD1 pour l'unité ACU-1 passe d'un niveau bas à un niveau haut, le registre à verrouillage de comptage correspondant prévu pour cette unité ACU stocke la valeur de comptage à ce moment (pour ce comptage). Par conséquent, lorsque le compteur atteint la fin de son comptage, toutes les sorties (indépendantes) des soustracteurs de la pluralité d'unités ACU auront été soumises à une conversion analogique-numérique en parallèle. Les contenus de la pluralité de registres à verrouillage (stockant les valeurs des compteurs de chaque unité ACU) dans le circuit de Verrouillage peuvent être délivrés en sortie à un processeur de signal numérique (DSP) pour affiner encore ou pour stocker ou pour transmettre les données de pixels (sous-échantillonnées ou non sous-échantillonnées) provenant des unités ACU en tant que données de pixels numériques. La figure 10 représente un schéma fonctionnel illustrant un autre exemple de mode de réalisation des interconnexions de commutation entre une pluralité d'unités de Moyennage et de Comparaison destinées à effectuer un Double Sous-Echantillonnage Corrélé (CDSS), pour moyenner/souséchantillonner jusqu'à N2 pixels (par exemple avec un rapport de souséchantillonnage supérieur à 4) dans la matrice APS du capteur d'image CMOS (CIS) de la figure 3. Le Circuit de Moyennage et de Comparaison (figure 3) de la figure 10 est semblable à celui de la figure 6, excepté que les interconnexions de commutation entre la pluralité d'Unités de Moyennage et de Comparaison (unités NACU) sont plus souples sur la figure 10 en raison du fait que plus de 2 (par exemple N) unités ACU de différentes colonnes peuvent être connectées en même temps. L'interconnectivité accrue favorise le Moyennage par "combinaison et division" de charges (par exemple, de réinitialisation et de signal) de pixels provenant de plus de deux colonnes, comme dans le cas des paires d'unités ACU connectées sur la figure 6. Par conséquent, en connectant les unes aux autres N unités NACU (au lieu de 2 unités ACU), contenant chacune N condensateurs de stockage de données CR et N condensateurs de stockage de données CS (au lieu de seulement 2 condensateurs de stockage de données CR et 2 condensateurs de stockage de données CS), une région de pixels d'un motif de Bayer dont les dimensions sont de 2Nx2N, peut être sous-échantillonnée sous la forme de données représentant les trois couleurs (RGB) d'un pixel "moyenné". Par conséquent, le système d'interconnexion de la figure 10 permet le Double Sous-Echantillonnage Corrélé (CDSS) d'une région de 2Nx2N pixels dans le capteur d'image CMOS (CIS) de la figure 3, où N peut aller de 1 (pas de sous-échantillonnage) à un entier quelconque (par exemple 2, comme dans le cas des circuits des figures 6 et 7). La figure 11 représente un schéma synoptique illustrant en détail une Unité de Moyennage et de Comparaison améliorée (NACU) pour le Moyennage/Sous-Echantillonnage CDSS d'un nombre allant jusqu'à N2 pixels de même couleur dans une région de 2Nx2N pixels dans la matrice APS du capteur d'image CMOS (CIS) de la figure 3, conformément à un autre mode de réalisation de l'invention. L'unité NACU représentée sur la figure il est semblable à l'unité ACU représentée sur la figure 7, excepté que le soustracteur dans le domaine analogique de l'unité NACU de la figure il comporte 2N condensateurs de stockage de données de pixels analogiques (par exemple, 2N = 6, 8, 10), au lieu de seulement de 4 condensateurs de stockage de données de pixels analogiques (et de commutateurs supplémentaires, par exemple, SSN). Les condensateurs de stockage de données supplémentaires (et les commutateurs supplémentaires pour commander leur chargement et leur moyennage) permettent le moyennage/sous-échantillonnage en mode CDSS de N2 pixels de même couleur disposés dans N colonnes différentes et dans N lignes différentes à l'intérieur d'une région de 2Nx2N pixels de la matrice APS. Les condensateurs de stockage de données (de réinitialisation) CR que comporte le soustracteur (par exemple, le N-Soustracteur-1) d'une unité NACU sont chargés (remplis) de CRN à CRN1 avec des tensions (de réinitialisation) (VR) provenant de pixels de la colonne connectée à l'unité NACU. Les condensateurs de stockage de données CS (de réinitialisation) que comporte le Soustracteur (par exemple, le N-Soustracteur-1) d'une unité NACU, sont chargés (remplis) de CSN à CS1 avec des tensions (de signal d'image) (VS) provenant des mêmes pixels de la colonne connectée à l'unité NACU. En raison du fait qu'une unité NACU est exigée pour chaque colonne de pixels pour que ceux-ci puissent être moyennés/sous-échantillonnés par la méthode CDSS, l'unité NACU de la figure il doit être interconnectée de façon commutable à au moins N-1 autres unités NACU semblables, par exemple de la manière indiquée sur la figure 10. Dans la pratique, comme l'unité NACU de la figure 11 peut également effectuer le moyennage/souséchantillonnage CDSS de 1, 2, 3 ou tout autre nombre entier L de pixels (inférieur à N pixels, par exemple L = 1, 2, 3) disposés dans sa colonne, une unité NACU sur deux (par exemple celles qui sont de numéros impairs) du capteur CIS peut être interconnectée de façon commutable de la manière indiquée sur la figure 10. Cependant, chaque commutateur de "moyennage" Savg peut être commandé indépendamment ou dynamiquement, de façon à empêcher des connexions de "moyennage" entre des unités NACU d'un premier bloc d'une unité NACU sur deux (par exemple celles qui ont des numéros impairs) (contenant L unités NACU impaires) et des unités NACU se trouvant dans un second bloc adjacent d'une unité NACU sur deux (par exemple de numéros impairs) (contenant L autres unités ACU impaires). Ainsi, seuls les pixels provenant de la même région de 2Nx2N (ou de 2Lx2L) pixels seront moyennés les uns avec les autres dans un mode de fonctionnement CDSS de chaque bloc de L ou de N unités NACU interconnectées de façon commutable. En commandant dynamiquement les commutateurs Savg, Si, S2, S3, S4 et (SSl, SS2,.,.., SSN), et (SR1, SR2,..., SRN), les unités NACU de ce mode de réalisation peuvent être utilisées pour effectuer un sous-échantillonnage d'un nombre sélectionné dynamiquement L2 (au minimum, 12 et au maximum, N2) de pixels de même couleur disposés dans une région de pixels carrée (ou de forme non carrée). Comme décrit ci-dessus, au moins un mode de réalisation de l'invention fournit un procédé et un appareil permettant d'effectuer un Double SousEchantillonnage Corrélé (CDSS) qui comprend des étapes de "moyennage" (dans le domaine analogique) des valeurs de "réinitialisation" et un moyennage (dans le domaine analogique) des valeurs de "signal", reçues d'une pluralité de pixels, cela étant suivi de l'étape de soustraction (dans le domaine analogique) de la valeur de réinitialisation "moyennée" à la valeur de signal "moyennée" pour produire une valeur de donnée analogique à échantillonnage CDSS représentant la moyenne mathématique précise de quatre pixels de même couleur soumis à un échantillonnage CDSS classique. Par conséquent, au moins un mode de réalisation de l'invention offre la possibilité de sous- échantillonner directement et précisément une pluralité de pixels dans une matrice de capteurs à pixels actifs (APS) dans le domaine analogique tout en éliminant également un bruit d'un motif faxe statique (FPN). Après avoir ainsi décrit des exemples de modes de réalisation, il est à noter que l'invention définie par les revendications annexées ne doit pas être considérée comme étant limitée aux détails particuliers indiqués dans la description présentée ci-après d'exemples de modes de réalisation, de nombreuses variantes de celle-ci pouvant être envisagées sans que l'on s'écarte du cadre de l'invention tel qu'il est défini dans les revendications annexées. Dans ces revendications, L et N désignent des nombres entiers, L allant de 1 à N inclus; et "N-ème" désigne le nombre N; 2N désigne 2xN; et "2N-ème" désigne 2xN. REVENDICATIONS 1. Capteur d'image comprenant une pluralité de pixels disposés en lignes et en colonnes, chaque colonne de pixels étant reliée de façon commutable à au moins deux condensateurs (CR11, CR31) de données de réinitialisation pour stocker au moins deux charges de réinitialisation et à au moins deux condensateurs de données de signal d'image (CS11, CS31) pour stocker au moins deux charges d'image. 2. Capteur d'image selon la revendication 1, caractérisé en ce qu'il comporte en outre un circuit de moyennage pour effectuer une première opération de moyennage en utilisant lesdites au moins deux charges de réinitialisation pour produire une charge de réinitialisation moyennée. 3. Capteur d'image selon la revendication 1, caractérisé en ce que le circuit de moyennage est également destiné à effectuer une seconde opération de moyennage en utilisant lesdites au moins deux charges d'image pour produire une charge d'image moyennée. 4. Capteur d'image selon la revendication 3, caractérisé en ce que les première et seconde opérations de moyennage sont effectuées dans le domaine analogique. 5. Capteur d'image selon la revendication 3, caractérisé en ce qu'il comporte en outre un soustracteur analogique pour soustraire la charge de réinitialisation moyennée à la charge de signal moyennée pour produire une tension différentielle (VS-VR). 6. Capteur d'image selon la revendication 5, caractérisé en ce qu'il comporte en outre un convertisseur analogique-numérique (CAN) pour effectuer une conversion analogique-numérique de la tension différentielle (VS-VR). FR 05 02545 01.06.2005 7. Capteur d'image selon la revendication 6, caractérisé en ce que le circuit de moyennage et le convertisseur analogique-numérique (CAN) sont polarisés en commun par une même source de polarisation (Vrampe). 8. Capteur d'image selon la revendication 7, caractérisé en ce que la source de polarisation est à un premier niveau de tension pendant les première et seconde opérations de moyennage et à un second niveau de tension pendant l'opération de conversion analogique-numérique, le premier niveau de tension étant différent du second niveau de tension. 9. Capteur d'image selon la revendication 2, caractérisé en ce que la première opération de moyennage comporte une première étape de moyennage des valeurs de réinitialisation de pixels disposés dans la même ligne et une seconde étape de moyennage des valeurs de réinitialisation de pixels disposés dans la même colonne. 10. Capteur d'image selon la revendication 2, caractérisé en ce que la première étape de moyennage est effectuée avant que la seconde étape de moyennage soit effectuée. 11. Capteur d'image selon la revendication 2, caractérisé en ce que le circuit de moyennage comporte un commutateur (SR) disposé entre lesdits au moins deux condensateurs de données de réinitialisation (CR11, CR31). 12. Capteur d'image selon la revendication 3, caractérisé en ce que le circuit de moyennage comporte en outre un commutateur (SS) disposé entre lesdits au moins deux condensateurs de données de signal d'image (CS11, CS31). 13. Capteur d'image selon la revendication 1, caractérisé en ce que le capteur d'image est de type CMOS. FR 05 02545 01.06.2005 14. Procédé de sous-échantillonnage de pixels dans une matrice de capteurs à pixels actifs (APS) d'un capteur d'image, le procédé comprenant: le stockage dans un premier ensemble de N2 condensateurs des L2 charges de données de réinitialisation de pixels analogiques, reçues de L2 pixels de la matrice APS. 15. Procédé selon la revendication 14, caractérisé en ce qu'il comprend en outre le stockage dans un second ensemble de N2 condensateurs des L2 charges de données de signal d'image de pixels analogiques, reçues de L2 pixels de la matrice APS. 16. Procédé selon la revendication 14, comprenant en outre l'exécution d'une première opération de moyennage sur les L2 charges de données de réinitialisation de pixels analogiques, stockées dans le premier ensemble de N2 condensateurs. 17. Procédé selon la revendication 16, caractérisé en ce que la première opération de moyennage est effectuée dans le domaine analogique. 18. Procédé selon la revendication 16, caractérisé en ce que la première opération de moyennage comporte la combinaison de la totalité des L2 charges de données de réinitialisation de pixels analogiques. 19. Procédé selon la revendication 16, caractérisé en ce que la combinaison de la totalité des L2 charges de données de réinitialisation de pixels analogiques comporte la connexion en parallèle les uns avec les autres d'au moins deux condensateurs provenant du premier ensemble de N2 condensateurs. 20. Procédé selon la revendication 18, caractérisé en ce qu'il comprend en outre l'exécution d'une seconde opération de moyennage sur L2 charges de données de signal FR 05 02545 01.06.2005 d'image de pixels analogiques stockées dans un second ensemble de N2 condensateurs. 21. Procédé selon la revendication 19, caractérisé en ce que la seconde opération de moyennage comporte la combinaison de la totalisé des L2 charges de données de signal d'image analogiques, et comporte en outre la connexion en parallèle les uns avec les autres d'au moins deux condensateurs parmi l'ensemble de N2 condensateurs. 22. Procédé selon la revendication 21, comportant en outre une opération de soustraction dans le domaine analogique, caractérisé en ce qu'une tension différentielle (VS-VR) est obtenue en connectant en série au moins un condensateur provenant du premier ensemble de N2 condensateurs avec au moins un condensateur provenant du second ensemble de N2 condensateurs. 23. Procédé selon la revendication 22, caractérisé en ce qu'il comporte en outre l'exécution d'une conversion analogique-numérique (CAN) de la tension différentielle (VS-VR) résultant de l'opération de soustraction. 24. Procédé selon la revendication 23, caractérisé en ce que l'opération de moyennage et la conversion analogique-numérique de la tension différentielle (VS-VR) sont effectuées par un circuit (ACU) qui est polarisé par une source de polarisation unique. 25. Procédé selon la revendication 23, caractérisé en ce que la source de polarisation unique est à un niveau de tension bas pendant l'opération de moyennage et à un niveau de tension haut pendant la conversion analogiquenumérique. 26. Procédé selon la revendication 21, caractérisé en ce que L est égal à N, et en ce que N est égal à 4. 27. Procédé selon la revendication 26, caractérisé en ce que les quatre pixels sont organisés en deux lignes FR 05 02545 01.06.2005 et deux colonnes, et en ce que la première opération de moyennage comporte: l'obtention d'une première moyenne d'une même ligne de deux charges de réinitialisation provenant d'une première paire de pixels de la première ligne, l'obtention d'une seconde moyenne d'une même ligne de deux charges de réinitialisation provenant d'une seconde paire de pixels de la seconde ligne; et ensuite le moyennage de la première moyenne d'une même ligne avec la seconde moyenne d'une même ligne. 28. Capteur d'image, comprenant: une matrice de pixels disposée en une pluralité de lignes et une pluralité de colonnes, chaque pixel de chaque colonne de pixels étant fonctionnellement connecté à une unité de moyennage (ACU), caractérisé en ce que chaque unité de moyennage comporte des premier et second condensateurs de stockage (CS11, CR11) pour stocker des données de réinitialisation analogiques provenant d'un premier pixel et d'un second pixel et des troisième et quatrième condensateurs de stockage (CS31, CR31) pour stocker des données de signal d'image analogiques provenant du premier pixel et du second pixel. 29. Capteur d'image selon la revendication 28, caractérisé en ce que les données de réinitialisation analogiques provenant du premier pixel et d'un second pixel sont stockées sous forme de charges. 30. Capteur d'image selon la revendication 28, comprenant en outre un premier commutateur de moyennage (Savg) pour effectuer une première opération de moyennage comportant le moyennage des données de réinitialisation analogiques stockées dans au moins deux unités de moyennage (ACU-1, ACU-2, ...). 31. Capteur d'image selon la revendication 30, caractérisé en ce que le premier commutateur de moyennage FR 05 02545 01.06.2005 (Savg) est également destiné à effectuer une seconde opération de moyennage comportant le moyennage du signal d'image analogique stocké dans au moins deux unités de moyennage (ACU-1, ACU-2, ...) . 32. Capteur d'image selon la revendication 31, caractérisé en ce que les première et seconde opérations de moyennage sont effectuées dans le domaine analogique. 33. Capteur d'image selon la revendication 28, caractérisé en ce que chaque unité de moyennage (ACU) comporte en outre: un N-ème condensateur de stockage pour stocker des données de signal d'image analogiques provenant d'un N-ème pixel. 34. Capteur d'image selon la revendication 28, caractérisé en ce que chaque unité de moyennage (ACU) comporte en outre: un 2N-ème condensateur de stockage pour stocker des données de réinitialisation analogiques provenant du N-ème pixel. 35. Capteur d'image selon la revendication 28, comprenant en outre un convertisseur analogique-numérique (CAN) pour chaque colonne, pour effectuer une conversion analogique- numérique de la pluralité de sorties des unités de moyennage (ACU). 36. Capteur d'image selon la revendication 35, caractérisé en ce que chaque convertisseur analogique- numérique (CAN) est rendu apte à effectuer en parallèle la conversion analogique-numérique de la pluralité de sorties des unités de moyennage (ACU). 37. Capteur d'image selon la revendication 28, caractérisé en ce que les unités de moyennage (ACU) et les convertisseurs analogiques-numériques (CAN) sont polarisés en commun par une même tension de polarisation. 38. Capteur d'image selon la revendication 28, caractérisé en ce que la source de polarisation est à un FR 05 02545 01.06.2005 premier niveau de tension pendant l'opération de moyennage et à un second niveau de tension pendant l'opération de conversion analogique-numérique, le premier niveau de tension étant différent du second niveau de tension. 39. Capteur d'image selon la revendication 31, caractérisé en ce que la première opération de moyennage comporte le moyennage de données de réinitialisation analogiques de pixels disposés dans la même ligne. 40. Capteur d'image selon la revendication 32, caractérisé en ce que la seconde opération de moyennage comporte le moyennage de données de signal d'image analogiques de pixels disposés dans la même ligne. 41. Capteur d'image selon la revendication 28, caractérisé en ce que chaque unité de moyennage (ACU) comporte en outre un commutateur de moyennage de réinitialisation disposé entre les premier et second condensateurs de stockage pour moyenner des données de réinitialisation analogiques de pixels de la même colonne. 42. Capteur d'image selon la revendication 28, caractérisé en ce que chaque unité de moyennage comporte en outre un commutateur de moyennage de signal d'image (Savg) disposé entre les troisième et quatrième condensateurs de stockage (CS31, CR31) pour moyenner les données de signal d'image analogiques de pixels de la même colonne. 43. Capteur d'image selon la revendication 28, caractérisé en ce que le capteur d'image est de type CMOS. 44. Capteur d'image selon la revendication 28, comprenant en outre un processeur de signal numérique (DSP). 45. Procédé de sous-échantillonnage de pixels disposés en une pluralité de lignes et une pluralité de colonnes d'un capteur d'image, chaque pixel étant rendu apte à délivrer en sortie une tension de réinitialisation FR 05 02545 01.06.2005 (VR) et une tension de signal d'image (VS), le procédé étant caractérisé en ce qu'il comprend les étapes: de stockage d'une pluralité de tensions de réinitialisation (VR) délivrées en sortie par une pluralité de pixels d'un premier ensemble de condensateurs de stockage (CS11, CR11) ; de stockage d'une pluralité de tensions de signal d'image (VS) délivrées en sortie par la pluralité de pixels d'un second ensemble de condensateurs de stockage (CS31, CR31) ; de combinaison de la pluralité de tensions de réinitialisation (VR) stockées dans le premier ensemble condensateurs de stockage (CS11, CR11) ; et de combinaison de la pluralité de tensions de 15 signal d'image (VS) stockées dans le second ensemble de condensateurs de stockage (CS31, CR31). 46. Procédé selon la revendication 45, caractérisé en ce qu'il comprend en outre la connexion d'au moins un condensateur de stockage provenant du premier ensemble de condensateurs de stockage (CS11, CR11) en série avec au moins un condensateur de stockage provenant du second ensemble de condensateurs de stockage (CS31, CR31). 47. Procédé selon la revendication 45, caractérisé en ce qu'il comprend en outre la détection de la tension aux bornes des condensateurs de stockage connectés en série provenant des premier et second ensembles de condensateurs de stockage (CS11, CR11, CS31, CR31). 48. Procédé selon la revendication 45, caractérisé en ce qu'il comprend en outre la quantification numérique de la tension aux bornes des condensateurs de stockage connectés en série provenant des premier et second ensembles de condensateurs de stockage (CS11, CR11, CS31, CR31). FR 05 02545 01.06.2005 49. Procédé de sous-échantillonnage de N2 pixels organisés en N colonnes et N lignes d'une matrice de capteurs à pixels actifs (APS) d'un capteur d'image, chaque pixel étant rendu apte à délivrer en sortie une tension de réinitialisation (VR) et une tension de signal d'image (VS), le procédé étant caractérisé en ce qu'il comprend les étapes. de stockage de la tension de réinitialisation (VR) d'un premier pixel sous la forme d'une première charge dans 10 un premier condensateur (CR11) ; de stockage de la tension de réinitialisation d'un second pixel sous la forme d'une seconde charge dans un second condensateur (CR31) ; et de combinaison des première et seconde charges dans 15 une charge de réinitialisation moyennée. FR 05 02545 01.06.2005