Brevet FR2871627A1 — publié le 20051216

i La présente invention concerne d'une manière générale un système de commutation d'une alimentation en courant alternatif et plus particulièrement un relais à l'état solide pour commuter une alimentation en alternatif sur une charge, incluant un composant réactif, avec une interférence électromagnétique (EMI) réduite ou un bruit réduit, et un procédé pour faire fonctionner ce relais. Avec l'utilisation accrue de systèmes électroniques / informatisés de commande et d'instrumentation à bord de véhicules aérospatiaux, il est devenu de plus en plus important de réduire l'interférence électromagnétique (EMI) ou le bruit qui est produit lors de la commutation d'une alimentation en alternatif vers des charges électriques. Une telle interférence EMI peut avoir un effet nuisible sur l'avionique, en particulier lorsqu'il est produit par l'intermédiaire des lignes d'alimentation en alternatif. Des interrupteurs à l'état solide comme des transistors à effet de champ (FET), montés dos-à-dos, par exemple, ont été utilisés dans des relais à l'état solide (SSR) pour la commutation d'une alimentation en alternatif dans une variété d'applications. Jusqu'à présent, ces applications visaient à commander les interrupteurs à l'état solide ou transistors FET des relais SSR simultanément sur une tension nulle aux bornes des interrupteurs à transistors FET et/ou un courant nul les traversant. En raison d'imprécisions de synchronisation, une commutation précise pour la tension nulle et/ou le courant nul n'est pas réalisée, ce qui a pour effet que l'interférence EMI est produite en soi par la commutation de l'alimentation en courant alternatif. Ces imprécisions de synchronisation sont accrues lorsque la fréquence de l'alimentation varie ou est inconnue. Ce qui est alors nécessaire, c'est de disposer d'un relais à l'état solide qui élimine les inconvénients des relais à l'état solide actuels en permettant une commu- tation d'alimentation en courant alternatif avec une production minimale de l'interférence EMI. Un relais à l'état solide, qui ne dépend pas de la précision ou de la constante de synchronisation de la commutation ou de fréquences d'alimentation connues est hautement souhaitable. A cet effet, l'invention a pour objet un relais à l'état solide pouvant être couplé à des premier et second bus de phase d'une source d'alimentation en alternatif pour commuter l'alimentation depuis lesdits premier et second bus de phase vers une charge incluant une composante réactive, caractérisé en ce que ledit relais à l'état solide comprend: des premier et second interrupteurs de puissance à semiconducteurs connectés dans une configuration en série et pouvant être comptés auxdits premier et second bus de phase pour commuter l'alimentation depuis lesdits premier et second bus vers ladite charge, chacun desdits premier et second interrupteur de puissance à semiconducteur peuvent fonctionner de manière commandée dans des états conducteur et non conducteur, des première et seconde diodes de puissance couplées respectivement aux bornes desdits premier et second interrupteurs de puissance à semiconducteurs, un circuit de commande pour surveiller ou contrôler une tension aux bornes desdits premier et second bus de phase et un courant de ladite charge, et pour commander lesdits premier et second interrupteurs dans un état conducteur sur la base de ladite tension surveillée et dans un état non conducteur sur la base dudit courant de charge surveillé. Selon une autre caractéristique de l'invention, les première et seconde diodes de puissance sont couplées respectivement aux bornes des premier et second interrupteurs de puissance à semiconducteurs dans une configuration de circuits de manière à bloquer le courant envoyé à la charge lorsque les deux premier et second interrupteurs de puissance à semiconducteurs sont commutés dans un état non conducteur. Selon une autre caractéristique de l'invention, la configuration de circuit en série des premier et second transistors de puissance à semiconducteurs est couplée en série avec la charge, et la configuration de circuit en série de la charge et des premier et second interrupteurs de puissance à semiconducteurs est couplée entre les premier et second bus de phase. Selon une autre caractéristique de l'invention, le circuit de commande est réglé par un signal de validation pour commander le premier interrupteur à semiconducteurs dans un état conducteur sur la base d'une transition de la tension surveillée entre une première polarité et une seconde polarité, et pour commander le second interrupteur à semiconducteurs dans un état conducteur sur la base d'une transition de la tension surveillée entre la seconde polarité et la première polarité. Selon une autre caractéristique de l'invention, le circuit de commande est réglé par un signal d'invalidation pour commander le premier interrupteur à semiconducteurs dans un état non conducteur sur la base d'une transition du courant de charge surveillé entre une première polarité et une seconde polarité et pour commander le second interrupteur à semiconducteurs dans un état non conducteur sur la base d'une transition du courant de charge surveillé entre la seconde polarité et la première polarité. Selon une autre caractéristique de l'invention, le circuit de commande comprend un premier circuit pour surveiller la tension aux bornes desdits premier et second bus de phase et pour générer des signaux de tension logiques représentatifs de première et seconde polarités de ces bus, un second circuit pour surveiller le courant de charge et pour produire des signaux de courant logiques représentatifs de première et seconde polarités de ce courant et un troisième circuit pour commander les premier et second interrupteurs sur la base desdits signaux de tension logique et desdits signaux de courant logiques. Selon une autre caractéristique de l'invention, le second circuit peut agir de manière à générer les signaux de courant logiques lorsque le courant de charge surveillé est supérieur à un niveau prédéterminé. Selon une autre caractéristique de l'invention, le troisième circuit peut agir de manière à répondre aux signaux de tension logiques lorsque le courant de charge surveillé est inférieur au niveau prédéterminé. Selon une autre caractéristique de l'invention, le troisième circuit logique peut agir de manière à répondre aux signaux de courant logiques lorsque le courant de charge surveillé est supérieur au niveau prédéterminé. Selon une autre caractéristique de l'invention, le second circuit comprend au moins une résistance en série avec la charge. L'invention a également pour objet un procédé pour commuter une alimentation depuis des premier et second bus de phase d'une source d'alimentation en alternatif vers une charge comprenant une composante réactive, ledit procédé comprenant les étapes consistant à connecter des premier et second interrupteurs de puissance à semiconducteurs selon une configuration de circuit en série et coupler ladite configuration de circuit en série aux premier et second bus de phase pour commuter l'alimentation depuis lesdits premier et second bus de phase vers ladite charge, coupler des première et seconde diodes de puissance respectivement aux bornes desdits premier et second inter-rupteurs de puissance à semiconducteurs, surveiller ou contrôler une tension entre les premier et second bus de phase et un courant de ladite charge, et commander lesdits premier et second interrupteurs dans un état conducteur sur la base de ladite tension surveillée, et dans un état non conducteur sur la base dudit courant de charge surveillé. Selon une autre caractéristique de l'invention, les première et seconde diodes de puissance sont couplées respectivement aux bornes des premier et second interrupteurs de puissance à semiconducteurs selon une configuration de circuit pour bloquer le courant envoyé à la charge lorsque les deux premier et second interrupteurs de puis- sance à semiconducteurs sont dans un état non conducteur. Selon une autre caractéristique de l'invention, le procédé comprend les étapes consistant à coupler la configuration de circuit en série des premier et second interrupteurs de puissance à semiconducteurs en série avec la charge, et coupler la configuration de circuit en série de la charge et des premier et second interrupteurs de puissance à semiconducteurs entre les premier et second bus de phase. Selon une autre caractéristique de l'invention, le procédé comprend l'étape consistant à, en cas de validation, commander le premier interrupteur à semiconducteurs dans un état conducteur sur la base d'une transition de la tension surveillée entre une première polarité et une seconde polarité et ensuite commander le second interrup- teur à semiconducteurs dans un état conducteur sur la base d'une transition de la tension surveillée entre la seconde polarité et la première polarité. Selon une autre caractéristique de l'invention, le procédé comprend l'étape consistant à, en cas de vali- dation, commander le premier interrupteur à semiconducteurs dans un état non conducteur sur la base d'une transition du courant de charge surveillé entre une première polarité et une seconde polarité, puis commander le second interrupteur à semiconducteurs dans un état non conducteur sur la base d'une transition du courant de charge surveillé entre la seconde polarité et la première polarité. Selon une autre caractéristique de l'invention, le procédé inclut les étapes consistant à surveiller la tension entre les premier et second bus de phase et générer des signaux de tension logiques représentatifs de première et seconde polarités des bus, surveiller le courant de charge et générer des signaux de courant logiques représentatifs de première et seconde polarités de ce courant, et commander les premier et second interrupteurs sur la base desdits signaux de tension logiques et desdits signaux de courant logiques. Selon une autre caractéristique de l'invention, le procédé inclut la production de signaux de courant logiques lorsque le courant de charge surveillé est supé- rieur à un niveau prédéterminé. Selon une autre caractéristique de l'invention, le procédé inclut le fait de répondre aux signaux de tension logiques pour commander les premier et second inter-rupteurs lorsque le courant de charge surveillé est inférieur au niveau prédéterminé. Selon une autre caractéristique de l'invention, le procédé inclut le fait de répondre aux signaux de courant logiques pour commander les premier et second interrupteurs lorsque le courant de charge surveillé est supérieur au niveau prédéterminé. Selon une autre caractéristique de l'invention, l'étape de surveillance du courant de charge comprend la surveillance de la tension aux bornes d'au moins une résistance en série avec la charge. D'autres caractéristiques et avantages de la pré- sente invention, ressortiront de la description donnée ci- après, prise en référence aux dessins annexés, sur les- quels: - la figure 1 est un circuit schématique d'une 35 forme de réalisation conceptuelle de la présente invention; - les figures 2 à 5 représentent différentes configurations de circuits de la forme de réalisation de la figure 1 pour la description d'un exemple de fonctionnement de cette forme de réalisation; - les figures 6 et 7 représentent des schémas de circuits plus détaillés de la forme de réalisation de la figure 1; - les figures 8A à 8G représentent différentes formes d'ondes dans le temps convenant pour décrire un 10 exemple de fonctionnement des circuits représentés sur les figures 6 et 7; et - la figure 9 représente le schéma d'un circuit d'une autre forme de réalisation de la présente invention. La figure 1 est un schéma de circuit d'une forme de réalisation conceptuelle de la présente invention. En référence à la figure 1, deux interrupteurs jumelés K1 et K2 sont couplés en série avec une charge RL aux bornes d'une source d'alimentation en alternatif. Les interrupteurs K1 et K2 sont représentatifs d'interrupteurs à l'état solide, qui peuvent être commandés électroniquement comme cela apparaîtra d'une manière plus évidente à la lecture de la description indiquée ci-après. Dans la présente forme de réalisation, la source d'alimentation en alternatif est produite entre une phase cA et le neutre N, qui fournit une tension alternative en valeur efficace d'environ 115 volts par exemple. Cependant on comprendra que la source d'alimentation en alternatif peut être également formée entre deux phases d'une source d'alimentation triphasée ou polyphasée, auquel cas la tension alternative peut être de l'ordre de 200 volts en valeur efficace ou plus par exemple. Si elle est appliquée à un véhicule aéroporté, la fréquence de la source d'alimentation en alternatif peut être égale à environ 400 hertz, mais peut varier en passant par n'importe quelle valeur de 300 à 800 hertz par exemple. En réalité, la présente forme de réalisation peut fonctionner à des fréquences se comptant par milliers de hertz. De même dans la présente forme de réalisation, une diode de puissance Dl est branchée en parallèle aux bornes de l'interrupteur Kl selon une configuration apte à bloquer le courant lorsque le potentiel de tension de bA est positif par rapport au potentiel de tension N, et une autre diode de puissance D2 est branchée en parallèle aux bornes de l'interrupteur K2 dans une configuration servant à bloquer le courant lorsque le potentiel de tension de îA est négatif par rapport au potentiel de tension N. Dans la forme de réalisation représentée sur la figure 1, un relais à l'état solide (SSR) comprend les interrupteurs K1 et K2 et les diodes de puissance Dl et D2. Par conséquent, la forme de réalisation du circuit de la figure 1 permet de faire fonctionner les interrupteurs K1 et K2 de manière qu'ils conduisent et bloquent le courant à travers la charge RL à partir de la source d'alimentation en alternatif avec une production minimale d'interférences EMI moyennant l'utilisation des diodes de puissance Dl et D2 branchées en parallèle. Les figures 1 à 5 représentent différentes confi- gurations de circuits illustrant un fonctionnement de la présente forme de réalisation conformément aux principes généraux de la présente invention. Dans la configuration de circuit de la figure 1, on suppose que le relais SSR est ouvert ou désactivé, que les deux interrupteurs K1 et K2 ne sont pas conducteurs et que les diodes Di et D2 empêchent le courant de passer dans la charge. Dans la configuration de circuit de la figure 2, le relais SSR est activé ou fermé et lorsque (DA devient positive par rapport à N, l'un des interrupteurs K2 par exemple est commandé en étant placé dans un état fermé ou conducteur. Cependant, dans cet état la diode Dl continue à bloquer le courant traversant la charge de d) A vers N. Dans la configuration de circuit de la figure 3, le relais SSR étant activé ou fermé, lorsque la polarité de la tension de C^A passe d'une valeur positive à une valeur négative par rapport à N, le courant commence à circuler graduellement dans la charge en passant par l'interrupteur K2 qui a été fermé et dans la diode Dl, qui est conductrice. Dans cet état, l'autre des interrupteurs K1 est commandé dans un état fermé ou conducteur. Pendant l'intervalle de temps pendant lequel l'interrupteur Ki est fermé, un courant de charge transite graduellement de la diode Dl vers l'interrupteur Kl. Dans la configuration de circuit de la figure 4, l'interrupteur K1 se ferme finalement. C'est pourquoi la diode Dl branchée en parallèle permet initialement une circulation du courant de charge jusqu'à ce que l'interrupteur K1 soit à même de conduire le courant de charge total lorsque DA passe d'une valeur positive à une valeur négative par rapport à N. On notera que lorsque l'interrupteur K1 commence à être conducteur, il existe une transition régulière du courant de charge de Dl vers Kl. Il en résulte qu'une faible inter- férence EMI est produite ou qu'aucune interférence EMI n'est produite pendant la commutation de l'alimentation en alternatif de l'état débranché à l'état branché à travers la charge. Si le relais SSR devait être ouvert dans la configuration de circuit de la figure 4, lorsque tA devient positif par rapport à N, l'un des interrupteurs K2 est commandé à l'état ouvert alors que l'autre interrupteur K1 reste fermé comme représenté sur la figure 5, mais le courant de charge continue à circuler dans la diode D2 branchée en parallèle. C'est-à-dire que lorsque l'interrup- teur K2 s'ouvre, le courant de charge transite graduelle- ment de l'interrupteur K2 en direction de la diode D2. Ensuite, lorsque cA devient négatif par rapport à N, la diode D2 bloque le courant de charge. Alors que d:A est négatif par rapport à N, l'interrupteur Kl peut être ouvert sans que ceci n'affecte le flux de courant qui est déjà bloqué par la diode D2. Il en résulte qu'aucune ou peu d'interférence EMI n'est produite pendant la commutation de l'alimentation en alternatif de l'état branché à l'état débranché, à travers la charge. En outre, le fait d'utiliser les diodes Dl et D2 branchées en parallèle supprime pour l'essentiel la synchronisation critique de passage par zéro nécessaire jusqu'alors pour commuter l'alimentation en alternatif pour le branchement ou le débranchement à la charge. Les diodes branchées en parallèle passent en soi à l'état passant et à l'état bloqué pour conduire et bloquer le courant de charge lorsque l'interrupteur respectif est fermé et ouvert à n'importe quelle fréquence de la source d'alimentation en alternatif. La figure 6 est un schéma d'un circuit d'une forme de réalisation plus détaillée de la présente invention. En référence à la figure 6, une alimentation continue flottante 10 est créée entre les bus de tension cA et cB de la source d'alimentation en alternatif. La phase cB peut être le bus neutre N ou une autre phase d'une source d'alimentation polyphasée. Dans la présente forme de réalisation, les interrupteurs K1 et K2 à l'état solide tels que décrits en référence à la figure 1 sont formés respectivement par des transistors (MOS) FET métal-oxyde- semiconducteur du type N FET-1 et FET-2, qui peuvent être du type fabriqué par Advanced Power Technology sous le numéro de modèle APT5015 par exemple. Chaque module ATP 5015 inclut une diode de puissance branchée aux bornes de la section anode-vers-source (S) et de la section cathode- vers-drain (D) du transistor FET. C'est-à-dire que la diode Dl est couplée aux bornes du transistor FET-1, et la diode D2 est branchée aux bornes du transistor FET-2. Les transistors FET-1 et FET-2 sont couplés ensemble en série au niveau de leurs jonctions de source et sont couplés conjointement, entre les bus DA et d)B, en série avec la charge RL 14 qui, dans la présente forme de réalisation, est un élément chauffant par exemple. La source d'alimentation flottante 10 comprend une résistance R1, dont une extrémité est couplée au bus de puissance DB (phase B) et l'autre extrémité est couplée à l'anode d'une diode D3. La cathode de la diode D3 est couplée à la cathode d'une diode Zener D4 qui peut être une diode Zener à 12 V par exemple, et à un côté d'un conden- sateur Cl, qui est couplé en parallèle aux bornes de la diode Zener D4. L'anode de D4 est couplée à la jonction de source du transistor FET 1 et de l'anode de Dl. La jonction de drain du transistor FET 1 et la cathode de Dl sont couplées au bus DA (phase A). Par conséquent, chaque fois que le bus de la phase B devient positif par rapport au bus de la phase A, un courant est transmis par la connexion en série des composants Ri, D3, D4 et Dl (redressement simple alternance) et est limité par la résistance de R1 qui, pour la présente forme de réalisation, peut être de l'ordre de 20 K.ohms par exemple, et par la tension développée aux bornes de cette résistance. Ce courant charge le condensateur Cl, qui peut avoir une valeur de l'ordre de 10 microfarads par exemple, à la tension de la Zener qui peut être de 12 volts. Les diodes Dl et D3 empêchent que Cl ne se décharge en retour vers le bus de la phase B lorsque ce dernier devient négatif par rapport au bus de la phase A. La tension aux bornes de Cl est la tension de la source d'alimentation flottante 10. Des lignes d'alimentation en continu Cc et Vss de la source flottante 10 sont couplées respectivement aux côtés positif et négatif de Cl. Un circuit logique 12 servant à commander la commutation des interrupteurs FET-1 et FET-2 est couplé entre les lignes d'alimentation Vcc et Vss de la source d'alimentation flottante 10. Dans la présente forme de réalisation, les collecteurs de phototransistors séparés PT1, PT2 et PT3 sont couplés au bus Vcc. L'émetteur de PT1 est couplé en série avec une diode formant puits de courant constant D5 au bus Vss, et l'émetteur de PT2 est couplé en série avec une autre diode formant puits de courant constant D6 au bus Vss. Les diodes formant puits de courant constant D5 et D6 peuvent être du type portant le numéro de modèle 1N5297 par exemple et peuvent conduire un courant prédéterminé qui peut être de l'ordre de 1 milliampère par exemple. Chaque diode D5 et D6 agit en tant qu'interrupteur qui devient passant pour produire une tension à front montant sensiblement aux bornes de la diode lorsque le courant de conduction atteint le niveau prédéterminé. Avant que le courant de conduction n'atteigne le niveau prédéterminé, la tension aux bornes de chaque diode D5 et D6 reste sensiblement nulle. Des photodiodes correspondantes PD1 et PD2 sont branchées en parallèles entre elles, et ce montage parallèle est branché en série avec une résistance R5 de limitation de courant entre les bus de la phase A et de la phase B. Les photodiodes PD1 et PD2 peuvent être insérées avec leurs phototransistors correspondants PT1 et PT2 dans un module d'optocoupleur double commun, qui peut être du type fabriqué par Fairchild sous le numéro de modèle MCT 62 par exemple. Pendant les alternances de la source d'alimenta- tion en alternatif, pendant lesquelles le bus de la phase A est positif par rapport au bus de la phase B, un courant traverse PD1, qui produit, en réponse à cela, une lumière désignée par "POS". Le signal de lumière POS est couplé optiquement au transistor correspondant PT1 pour amener le transistor PT1 à faire passer un courant dans la diode D5. De façon analogue, pendant les alternances de l'alimentation en alternatif, pendant lesquelles le bus de la phase A est négatif par rapport au bus de la phase B, un courant traverse PD2, qui produit, en réponse à cela, une lumière désignée par "NEG". Le signal de lumière NEG est couplé optiquement au transistor correspondant PT2 de manière à amener le transistor PT2 à faire passer un courant au travers de la diode D6. En référence à la figure 7, une photodiode PD3 correspondant à PT3 peut être couplée en série avec un interrupteur Sl et une résistance de limitation R6 entre une source de tension V+ et la masse. L'interrupteur S1 peut être un interrupteur à l'état solide ou un interrupteur électromécanique actionné par un dispositif de corn- mande, par exemple un dispositif de commande de température, pour activer et désactiver le relais SSR afin de régler la température au moyen de l'élément chauffant. L'interrupteur S1 peut être également tout simplement un interrupteur mécanique actionné manuellement. Lorsque l'interrupteur S1 est actionné pour être dans un état conducteur, le courant traverse PD3 et PD3 produit une lumière désignée "ON", en réponse à cela. La photodiode PD3 et le transistor correspondant PT3 peuvent être également réunis dans un composant ou module commun d'optocoupleur comme par exemple un composant MCT 62. En se référant à nouveau à la figure 6, l'émetteur de PT3 est couplé en série avec une résistance R2 au bus Vss. Par conséquent la lumière "ON" est couplée optiquement à PT3 et amène PT3 à conduire un courant depuis le bus Vcc à travers la résistance R2 jusqu'au bus Vss amenant ainsi une tension positive à se développer aux bornes de la résistance R2 par rapport à Vss. De cette manière, la logique 12 alimentée par la source d'alimentation flottante 10 est totalement isolée de la source des signaux de commande POS, NEG et ON par l'intermédiaire du couplage optique de ces derniers. De plus, dans la forme de réalisation de la figure 6, l'anode de D5 est couplée à une entrée de signal d'horloge désignée par CLK d'une bascule bistable de type D FFI, et le noeud de connexion entre l'émetteur de PT3 et la résistance R2 est couplé à une entrée de données désignée par D de la bascule bistable FF1. Une sortie Q1 de FF1 est couplée à la jonction de grille du transistor FET-2 par l'intermédiaire d'une résistance R3 et est couplée à une entrée D d'une autre bascule bistable de type D FF2. En outre l'anode de D6 est couplée à une entrée CLK de la bascule FF2 et une sortie Q2 de FF2 est couplée à la jonction de grille du transistor FET-1 par l'intermédiaire d'une résistance R4. Chaque bascule bistable FFI et FF2 est alimentée par la source d'alimentation flottante par l'intermédiaire des bus Vcc et Vss et agit de manière à transférer l'état du signal présent sur l'entrée D de cette bascule à la sortie Q lors de l'apparition d'une impulsion de front avant au niveau de l'entrée de CLK et ensuite maintient le signal de sortie Q jusqu'à l'apparition suivante d'une impulsion de front avant au niveau de l'entrée de CLK. On va maintenant décrire un fonctionnement de la forme de réalisation décrite en référence aux figures 6 et 7 en utilisant les formes d'ondes temporelles prises à titre d'exemples des figures 8A à 8G. En fonctionnement, les interrupteurs FET-1 et FET-2 du relais SSR sont comman- dés par le circuit logique 12 de manière à commuter la source d'alimentation en alternatif (voir figure 8A) en direction de la charge ou de l'élément chauffant 14. Pour atteindre cet objectif, l'optocoupleur PD1/TP1 provoque l'application d'une impulsion désignée par POS au niveau de l'entrée CLK de FFI pendant les intervalles de temps pendant lesquels le bus de la phase A est positif par rapport au bus de la phase B comme cela est représenté sur les figures 8A et 8B. De façon analogue, l'optocoupleur PD2/PT2 provoque l'application d'une impulsion désignée par NEG au niveau de l'entrée CLK de FF2 pendant les interval- les de temps pendant lesquels le bus de la phase A est négatif par rapport au bus de la phase B, comme cela est représenté sur les figures 8A et 8C. On notera que jusqu'à ce que le relais SSR soit activé, les sorties Q1 et Q2 des bascules bistables FF1 et FF2 restent dans un état bas ou non positif en réponse aux impulsions POS et NEG. Lorsque Q1 et Q2 sont dans ces états, les interrupteurs FET-1 et FET-2 restent ouverts ou non conducteurs. Le relais SSR peut être activé pour coupler la source d'alimentation en alternatif à la charge sous la commande des transistors FET-1 et FET-2 par fermeture de l'interrupteur S1 qui commande l'optocoupleur PD3/PT3 de manière à créer une impulsion haute ou positive désignée par ON au niveau de l'entrée D de FFI. Comme cela est représenté sur la figure 8D, l'impulsion ON est maintenue en action jusqu'à ce que l'interrupteur S1 soit ouvert. Après activation du relais SSR et lors de l'apparition du front avant de l'impulsion POS suivante, qui est représentatif d'une alternance positive du bus de la phase A, la bascule FFI génère un état de niveau haut ou positif sur Ql, comme représenté par la figure 8E. L'état positif au niveau de Ql amène l'interrupteur FET-2 à commencer à se fermeret est envoyé à l'entrée D de FF2. Ceci peut nécessiter un intervalle de temps tl pendant l'alternance positive du bus de la phase A pour que le transistor FET-2 devienne complètement conducteur. Dans la présente forme de réalisation, l'intervalle de temps tl peut être égal à environ 300 microsecondes par exemple. On notera que cette fermeture du transistor FET-2 prépare, mais ne permet pas, la conduction du courant jusqu'à la charge 14 étant donné que le transistor FET-1 reste ouvert et que la diode Dl est dans un état bloqué. Cependant, dès que le bus de la phase A devient négatif par rapport au bus de la phase B, la diode Dl commence à conduire le courant en direction de la charge 14 par l'intermédiaire de l'interrupteur FET-2, préalablement fermé, comme représenté sur la figure 8G. Au niveau du front avant de l'impulsion NEG suivante, qui est représentative d'une alternance négative du bus de la phase A, la bascule FF2 produit un état de niveau haut ou positif sur Q2 (étant donné que l'entrée D est dans un état positif) comme représenté sur la figure 8F. L'état positif en Q2 commande l'interrupteur FET-1 pour qu'il commence à se fermer. Un intervalle de temps t2 au cours de l'alternance négative du bus de la phase A peut être nécessaire pour que le transistor FET-2 devienne complètement conducteur. Dans la présente forme de réalisation, l'intervalle de temps t2 peut être égal à environ 300 microsecondes par exemple. Lorsque le transistor FET-1 se ferme, le courant de charge transite graduellement de Dl jusqu'à FET-1. Par conséquent, lorsque le transistor FET-1 est complètement fermé à la fin de t2, il conduit la totalité du courant de charge. Le relais SSR peut être désactivé de manière à découpler la source d'alimentation en alternatif vis-à-vis de la charge par l'intermédiaire de la commande des interrupteurs FET-1 et FET-2 au moyen de l'ouverture de l'interrupteur S1 qui commande l'optocoupleur PT3/PD3 de manière à faire chuter l'impulsion ON au niveau de l'entrée D de la bascule FF1 comme représenté sur la figure 8D. L'impulsion ON subsiste au niveau bas ensuite jusqu'à ce que l'interrupteur Sl soit à nouveau fermé. Au niveau du front avant de l'impulsion POS suivante, après blocage du relais SSR, la bascule FF1 produit un état bas ou non positif en Q1, comme représenté sur les figures 8B et 8E. L'état de niveau bas sur Q1 commande l'interrupteur FET-2 pour qu'il commence à s'ouvrir et est envoyé à l'entrée D de FF2. Il faut un certain intervalle de temps pour que le transistor FET-2 devienne complètement ouvert ou non conducteur. On notera que cette ouverture du transistor FET2 prépare, mais ne bloque pas la conduction du courant en direction de la charge 14 (voir figure 8G) étant donné que le transistor FET-1 reste fermé et que le courant de charge transite en direction de la diode D2 qui est dans un état conducteur. Cependant, dès que le bus de la phase A devient négatif par rapport au bus de la phase B, la diode D2 devient non conductrice. La diode D2 étant non conductrice et le transistor FET-2 étant ouvert, le courant envoyé à la charge 14 est bloqué comme cela est représenté sur la figure 8G. De même, étant donné que le bus de la phase A devient négatif, l'impulsion NEG est générée (voir figure 8C), ce qui amène la sortie Q2 de la bascule FF2 à prendre un état bas ou non positif, ce qui commande le transistor FET-1 dans un état ouvert ou bloqué. Bien que la forme de réalisation du relais SSR décrite ci-dessus soit appropriée pour l'application d'une alimentation en alternatif à une charge résistive avec de faibles émissions d'interférences EMI, on comprendra qu'elle peut également commander l'alimentation en alternatif de charges autres que des charges résistives, moyennant de faibles modifications. Pour réduire les émissions d'interférences EMI pour des charges incluant une composante réactive substantielle, telle qu'une charge inductive par exemple, dans laquelle le courant de charge est déphasé par rapport à la tension d'alimentation, il est souhaitable d'appliquer l'alimentation à la charge au niveau du passage par zéro de la tension d'alimentation et d'interrompre le courant de charge lors du passage par zéro du courant de charge. Une forme de réalisation appropriée pour modifier le relais SSR décrit en référence à la figure 6 est représenté sur le circuit schématique de la figure 9. Sur la figure 9, les éléments de circuit communs à la forme de réalisation du relais SSR de la figure 6 sont désignés par les mêmes références. En référence à la figure 9, la variante prise à titre d'exemple inclut quatre portes NON-ET NGl-NG4, qui peuvent être contenues dans un seul module de circuit intégré (IC), et quatre amplificateurs opérationnels AlA4, qui peuvent être également contenus dans un seul module de circuit intégré. Les modules de circuit intégré des portes et des amplificateurs opérationnels sont tous les deux alimentés par les bus Vcc et Vss. Des résistances shunt R10 et R11 sont ajoutées en série avec une charge réactive L1 entre les interrupteurs FET-1 et FET-2. La résistance R10 peut être ajoutée entre le bus Vss et le transistor FET-2, et la résistance R11 peut être ajoutée entre le bus Vss et le transistor FET-1 par exemple. Des entrées inverseuse (-) des amplificateurs Al et A3 sont couplées aux côtés des résistances RIO et R11 vers le bus Vss respectivement. Les autres côtés des résistances RIO et R11 sont couplés respectivement aux entrées non inverseuses (+) des amplificateurs Al et A2. Les sorties de Al et A3 sont couplées respective-ment à des entrées inverseuses (-) des amplificateurs A2 et A4. Un réseau formant diviseur de tension comprenant des résistances R12 et R13 est couplé entre les bus Vcc et Vss pour créer une tension de référence au niveau du noeud entre R12 et R13, qui est couplé à des entrées non inverseuses (+) des deux amplificateurs A2 et A4. La sortie de A2 est couplée à une entrée des portes NG1 et NG4 et agit en tant que signal de mise à l'état passant pour ces portes, et la sortie de A4 est couplée à une entrée des portes NG2 et NG3 et agit en tant que signal de mise à l'état passant pour ces portes. Les signaux Vpos et Vneg sont couplés à l'autre entrée des portes NG1 à NG3 respectivement et les sorties de NG1 et NG3 sont couplées respectivement à l'autre entrée des portes NG2 et NG4. Les sorties de NG2 à NG4 sont couplées aux entrées clkl et clk2 des bascules bistables FFI et FF2 respectivement. De même entre les bus Vcc et Vss est ajouté un circuit de remise à l'état initial lors de la mise sous tension, qui comprend une combinaison en série d'un condensateur C3 et d'une résistance R14. Le noeud entre C3 et R14 est couplé à une entrée de remise à l'état initial des circuits à bascule bistable FF1 et FF2 de manière à garantir que les états de départ des sorties Q1 et Q2 sont ramenés à zéro lors de la mise sous tension. Dans l'autre forme de réalisation, les amplificateurs Al et A3 fonctionnent comme des amplificateurs différentiels produisant, sur leurs sorties, des signaux INEG et IPOS qui sont représentatifs respectivement des courants de charge des résistances R10 et R11. Les amplificateurs A2 et A4 fonctionnent en tant que circuits comparateurs qui comparent les signaux INEG et IPOS de Al et A3 à la tension présente sur le noeud des résistances R12 et R13, et qui peut être représentative par exemple d'un niveau de courant à zéro ou nul. Par conséquent les comparateurs A2 et A4 produisent des signaux logiques INEG (bar) et IPOS (bar) représentatifs respectivement d'un courant de charge zéro négatif et d'un courant de charge zéro positif. Par conséquent la porte NG1 est désactivée par la sortie de A2 pour un courant de charge négatif autre que zéro, et la porte NG3 est désactivée par le signal de sortie de A4 pour un courant de charge positif autre que zéro. On notera que les portes NGl-NG4 sont toutes rendues passantes lorsque le courant de charge est nul. L'autre forme de réalisation de la figure 9 fonc- tionne comme suit: au début de l'impulsion ON produite par PD3/PT3, il n'existe aucun courant de charge (c'est-à-dire que toutes les grilles NGl-NG4 sont passantes), et le cir- cuit fonctionne dans une large mesure de la même manière que cela a été décrit pour la forme de réalisation du circuit de la figure 6, c'est-à-dire que les grilles NG1- NG2 sont transparentes et les signaux Vpos et Vneg action- nent directement les entrées de signaux d'horloge de FF1 et FF2. Par conséquent, le courant de charge est appliqué par les configurations interrupteur/diode FET-1/Dl et FET-2/D2 lors du passage par zéro ou sensiblement très près du passage par zéro de la tension d'alimentation. Une fois que le courant de charge est appliqué, les amplificateurs Al et A2 produisent leurs signaux INEG et IPOS représentatifs du courant de charge par l'intermédiaire de résistances R10 et R11 et à leur tour les amplificateurs A2 et A4 produisent respectivement les signaux logiques INEG (bar) et IPOS (bar). Dans cet état, les portes NG1 et NG3 sont désactivées par les signaux logiques INEG (bar) et IPOS (bar) respectivement et ne répondent pas aux signaux logiques Vpos et Vneg. Lorsque les portes NG1 et NG3 sont désactivées, les portes NG2 et NG4 répondent respectivement aux signaux logiques INEG (bar) et IPOS (bar) , qui sont représentatifs des états de phase du courant de charge. C'est pourquoi, une fois que le courant de charge est appliqué, les signaux logiques de tension d'alimentation sont ignorés et les états de phase du courant de charge commandent les signaux d'entrée d'horloge appliqués à FFI et FF2. Ainsi, lorsque le signal logique ON est commuté dans un état de niveau bas pour bloquer le courant envoyé à la charge L1, les signaux logiques IPOS (bar) et INEG (bar) du courant de charge commandent (respectivement par l'intermédiaire de NG2/FF1 et de NG4/FF2) l'ouverture des interrupteurs FET-2 à FET-1 lors du ou près du franchissement par zéro d'un courant de charge à la place du franchissement par zéro de la tension d'alimentation. De plus, un condensateur C4 et un varactor Vi peuvent être ajoutés à la forme de réalisation du relais SSR si cela est souhaité. Dans la présente forme de réalisation, le condensateur C4 et le varactor V1 sont couplés en parallèle aux bornes de l'agencement série d'interrupteurs FET-1 et FET-2 entre la charge LI et la phase A de l'alimentation en alternatif. Le varactor Vi agit de manière à protéger le circuit vis-à-vis de pointes de tension et la fonction du condensateur C4 est de fournir un certain filtrage de la forme d'onde de courant. Par conséquent les modifications de circuits de l'autre forme de réalisation garantissent que le courant de charge est appliqué lors du passage par zéro de la tension d'alimentation et désappliqué lors du passage par zéro du courant de charge, ce qui réduit les émissions EMI pour des charges incluant des composants réactifs. De même, étant donné que les signaux de courant de charge de l'autre forme de réalisation dépendent de la valeur du courant de charge, les résistances shunt R10 et R11 peuvent être dimensionnées de façon appropriée pour plusieurs gammes du courant de charge. En outre, si le courant de charge est insuffisant pour l'utilisation par le circuit de modification, l'autre forme de réalisation passe automatiquement implicitement au mode de fonctionnement de la forme de réalisation de la figure 6. On notera que le relais SSR selon la présente invention ne crée aucune transition brusque du courant de charge lors de la commutation de la source d'alimentation en direction et à partir de la charge 14. Par conséquent, le relais SSR fonctionne avec une faible production ou sensiblement sans production d'interférences EMI dues à la commutation. De même, étant donné que le relais SSR selon la présente invention n'est pas sensible à une synchronisation de commutation par zéro, il peut fonctionner avec des fréquences variables de la source d'alimentation en alternatif. En outre, bien que les interrupteurs à l'état solide soient réalisés avec des transistors MOSFET dans le présent exemple, on comprendra que l'on peut utiliser d'autres types d'interrupteurs à l'état solide, par exemple des transistors bipolaires de puissance, des transistors bipolaires à grille isolée (IGBG) et analogues à titre d'exemples, sans s'écarter des principes généraux de la présente invention. Par conséquent la présente invention n'est pas censée être limitée à une seule forme de réalisation quelconque. REVENDICATIONS 1. Relais à l'état solide pouvant être couplé à des premier et second bus de phase (au, a)B) d'une source d'alimentation en alternatif pour commuter l'alimentation depuis lesdits premier et second bus de phase vers une charge (RL) incluant une composante réactive, caractérisé en ce que ledit relais à l'état solide comprend: des premier et second interrupteurs de puissance (K1, K2; FET-1-FET-2) à semiconducteurs connectés dans une configuration de circuit en série et pouvant être comptés auxdits premier et second bus de phase pour commuter l'alimentation depuis lesdits premier et second bus vers ladite charge, chacun desdits premier et second interrupteur de puissance à semiconducteur peuvent fonctionner de manière commandée dans des états conducteur et non conducteur, des première et seconde diodes de puissance (Dl, D2) couplées respectivement aux bornes desdits premier et second interrupteurs de puissance (Kl, K2; FET-1-FET-2) à semiconducteurs, un circuit de commande pour surveiller une tension aux bornes desdits premier et second bus de phase et un courant de ladite charge, et pour commander lesdits premier et second interrupteurs (Kl, K2; FET-1-FET-2) dans un état conducteur sur la base de ladite tension surveillée et dans un état non conducteur sur la base dudit courant de charge surveillé. 2. Relais selon la revendication 1, caractérisé en ce que les première et seconde diodes de puissance (Dl, D2) sont couplées respectivement aux bornes des premier et second interrupteurs de puissance (Kl, K2; FET-1, FET-2) à semiconducteurs de puissance dans une configuration de circuit de manière à bloquer le courant envoyé à la charge (RL) lorsque les deux premier et second interrupteurs de puissance à semiconducteurs sont commandés dans un état non conducteur. 3. Relais selon la revendication 2, caractérisé en ce que la configuration de circuit en série des premier et second transistors de puissance à semiconducteurs est couplée en série avec la charge (Ll) , et en ce que la configuration de circuit en série de la charge et des premier et second interrupteurs de puissance à semiconducteurs est couplée entre les premier et second bus de phase ( eA, 'B) . 4. Relais selon la revendication 1, caractérisé en ce que le circuit de commande est réglé par un signal de validation pour commander le premier interrupteur (Kl; FET-1) à semiconducteurs dans un état conducteur sur la base d'une transition de la tension surveillée entre une première polarité et une seconde polarité, et pour commander, le second interrupteur (K2; FET-2) à semiconducteurs dans un état conducteur sur la base d'une transition de la tension surveillée entre la seconde polarité et la première polarité. 5. Relais selon la revendication 1, caractérisé en ce que le circuit de commande est réglé par un signal d'invalidation pour commander le premier interrupteur (K1; FET-1) à semiconducteurs dans un état non conducteur sur la base d'une transition du courant de charge surveillé entre une première polarité et une seconde polarité et pour commander le second interrupteur (K2; FET-2) à semiconducteurs dans un état non conducteur sur la base d'une transition du courant de charge surveillé entre la seconde polarité et la première polarité. 6. Relais selon la revendication 1, caractérisé en ce que le circuit de commande comprend: un premier circuit pour surveiller la tension aux bornes desdits premier et second bus de phase (JA, a)B) et pour générer des signaux de tension logiques représentatifs de première et seconde polarités de ces bus, un second circuit pour surveiller le courant de charge et pour produire des signaux de courant logiques représentatifs de première et seconde polarités de ce courant et un troisième circuit pour commander les premier et second interrupteurs (Kl, K2; FET-1, FET-2) sur la base desdits signaux de tension logique et desdits signaux de courant logiques. 7. Relais selon la revendication 6, caractérisé en ce que le second circuit peut agir de manière à générer les signaux de courant logiques lorsque le courant de charge surveillé est supérieur à un niveau prédéterminé. 8. Relais selon la revendication 7, caractérisé en ce que le troisième circuit peut agir de manière à répondre aux signaux de tension logiques lorsque le courant de charge surveillé est inférieur au niveau prédéterminé. 9. Relais selon la revendication 7, caractérisé en ce que le troisième circuit logique peut agir de manière à répondre aux signaux de courant logiques lorsque le courant de charge surveillé est supérieur au niveau prédéterminé. 10. Relais selon la revendication 6, caractérisé en ce que le second circuit comprend au moins une résistance en série avec la charge. 11. Procédé pour commuter une alimentation depuis des premier et second bus de phase d'une source d'alimentation en alternatif vers une charge comprenant une composante réactive, ledit procédé comprenant les étapes consistant à : connecter des premier et second interrupteurs de puissance (Kl,K2; FET-1,FET-2) à semiconducteurs selon une configuration de circuit en série et coupler ladite configuration de circuit en série aux premier et second bus de phase pour commuter l'alimentation depuis lesdits premier et second bus de phase vers ladite charge, coupler des première et seconde diodes de puis- sance (Dl,D2) respectivement aux bornes desdits premier et second interrupteurs de puissance à semiconducteurs, surveiller une tension entre lesdits premier et second bus de phase et un courant de ladite charge, et commander lesdits premier et second interrupteurs dans un état conducteur sur la base de ladite tension surveillée, et dans un état non conducteur sur la base dudit courant de charge surveillé. 12. Procédé selon la revendication 11, caractérisé en ce que les première et seconde diodes de puissance sont couplées respectivement aux bornes des premier et second interrupteurs de puissance à semiconducteurs selon une configuration de circuit pour bloquer le courant envoyé à la charge lorsque les deux premier et second interrupteurs de puissance à semiconducteurs sont dans un état non conducteur. 13. Procédé selon la revendication 12, caractérisé en ce qu'il comprend les étapes consistant à : coupler la configuration de circuit en série des premier et second interrupteurs de puissance à semiconducteurs en série avec la charge, et coupler la configuration de circuit en série de la charge et des premier et second interrupteurs de puissance à semiconducteurs entre les premier et second bus de phase. 14. Procédé selon la revendication 11, caracté- risé en ce qu'il comprend l'étape consistant à : en cas de validation, commander le premier interrupteur à semiconducteurs dans un état conducteur sur la base d'une transition de la tension surveillée entre une première polarité et une seconde polarité et ensuite commander le second interrup- teur à semiconducteurs dans un état conducteur sur la base d'une transition de la tension surveillée entre la seconde polarité et la première polarité. 15. Procédé selon la revendication 11, caractérisé en ce qu'il comprend l'étape consistant à : en 35 cas de validation, commander le premier interrupteur à semiconducteurs dans un état non conducteur sur la base d'une transition du courant de charge surveillé entre une première polarité et une seconde polarité, puis commander le second interrupteur à semiconducteurs dans un état non conducteur sur la base d'une transition du courant de charge surveillé entre la seconde polarité et la première polarité. 16. Procédé selon la revendication 11, caractérisé en ce qu'il inclut les étapes consistant à : surveiller la tension entre les premier et second bus de phase et générer des signaux de tension logiques représentatifs de première et seconde polarités des bus, surveiller le courant de charge et générer des signaux de courant logique représentatifs de première et seconde polarités de ce courant, et commander les premier et second interrupteurs sur la base desdits signaux de tension logiques et desdits signaux de courant logiques. 17. Procédé selon la revendication 16, caractérisé en ce qu'il inclut la production de signaux de courant logiques lorsque le courant de charge surveillé est supérieur à un niveau prédéterminé. 18. Procédé selon la revendication 17, caractérisé en ce qu'il inclut le fait de répondre aux signaux de tension logiques pour commander les premier et second interrupteurs lorsque le courant de charge surveillé est inférieur au niveau prédéterminé. 19. Procédé selon la revendication 17, caractérisé en ce qu'il inclut le fait de répondre aux signaux de courant logiques pour commander les premier et second interrupteurs lorsque le courant de charge surveillé est supérieur au niveau prédéterminé. 20. Procédé selon la revendication 16, caractérisé en ce que l'étape de surveillance du courant de charge comprend la surveillance de la tension aux bornes d'au moins une résistance en série avec la charge.