Brevet FR2866180A1 — publié le 20050812

Procédé de traitement des informations délivrées par une matrice de pixels actifs d'un capteur offrant une dynamique et un gain étendus et capteur correspondant L'invention concerne le traitement des signaux délivrés par une matrice de pixels d'un capteur d'image. Un capteur d'image comporte de façon classique une matrice de pixels. Chaque pixel délivre un signal électrique dont le niveau dépend de la quantité de lumière reçue par le pixel. Ce signal est stocké classiquement dans une paire de condensateurs d'échantillonnage puis il est amplifié dans un amplificateur de lecture. Actuellement les circuits des systèmes de lecture des signaux délivrés par un pixel utilisent une technologie 0,34 m avec des transistors double oxyde, alimentés en 3,3V. Ces transistors présentent une dynamique de fonctionnement et un gain acceptables. Cela étant, l'apparition de nouvelles technologies submicroniques, par exemple un circuit en technologie 0,18 m implique l'utilisation de transistors simple oxyde avec des tensions d'alimentation de plus en plus réduites. En conséquence, la dynamique de fonctionnement est relativement faible puisque que très peu de marge est laissée au signal maximum atteignable par le pixel. L'invention vise à apporter une solution à ce problème. Un but de l'invention est de proposer un nouveau système de lecture permettant de récupérer une partie de la dynamique et d'augmenter le gain pour les capteurs d'image. L'invention peut être appliquée aux pixels utilisant soit des transistors à double oxyde soit des nouvelles technologies submicroniques, par exemple 0,18 m, utilisant des transistors à oxyde fin (ou simple oxyde). À cet effet, l'invention propose un procédé de traitement des informations délivrées par une matrice de pixels actifs. Selon une caractéristique générale de l'invention, le procédé de traitement des informations délivrées par une matrice de pixels actifs comprend pour chaque pixel, une phase de lecture comportant une première amplification à gain unitaire de la tension délivrée par le pixel et un échantillonnage de la tension amplifiée dans une paire de condensateurs d'échantillonnage. Ainsi, la réponse du système possède un gain en tension proche de l'unité avec une dynamique nettement améliorée. Par ailleurs, selon un mode de réalisation, la phase de lecture comporte une amplification supplémentaire à gain unitaire de la tension délivrée par le pixel, entre la première amplification et l'échantillonnage. Ceci permet de fournir un courant suffisant pour charger les condensateurs d'échantillonnage lorsque le transistor suiveur du pixel est en faible inversion. L'invention propose également un capteur d'images, comprenant une matrice de pixels actifs et des moyens de traitement des informations délivrées par cette matrice de pixels actifs. Selon une caractéristique générale de l'invention, les moyens de traitement comportent une paire de condensateurs d'échantillonnage par colonne de la matrice ainsi qu'un amplificateur différentiel monté en suiveur et connecté entre les pixels de la colonne et la paire de condensateurs d'échantillonnage. Selon un mode de réalisation, chaque pixel du capteur d'image comporte une photodiode et un transistor suiveur dont la grille est reliée à la photodiode. En outre, l'amplificateur différentiel de ce même capteur d'images comprend: une paire différentielle formée par le transistor suiveur du pixel et un transistor supplémentaire, la source du transistor étant reliée à une source de courant polarisateur par l'intermédiaire d'un transistor de sélection de ligne, la source du transistor supplémentaire étant également reliée à la source de courant polarisateur, le drain du transistor supplémentaire étant rebouclé sur la grille du transistor supplémentaire, un miroir de courant connecté entre le drain du transistor suiveur et le drain du transistor supplémentaire, 30 et la grille du transistor suiveur de chaque pixel de la matrice du capteur d'images forme l'entrée positive de l'amplificateur différentiel tandis que la grille du transistor supplémentaire forme l'entrée négative de l'amplificateur différentiel. Selon un mode de réalisation de l'invention, chaque pixel du capteur d'images comporte en outre, un transistor de remise à zéro, et par colonne de la matrice, une ligne d'alimentation des pixels sur laquelle sont connectés les transistors de remise à zéro des pixels de la colonne. De plus, cette ligne d'alimentation du pixel est distincte de la ligne de bits sur laquelle est connecté l'amplificateur différentiel du capteur d'images. Selon une variante de l'invention, chaque pixel de la matrice du capteur d'images comporte en outre un transistor de remise à zéro, le drain du transistor suiveur et le transistor de remise à zéro de chaque pixel de la colonne est relié à la ligne de bit sur laquelle est connecté le miroir de courant de l'amplificateur différentiel. Par ailleurs, cette ligne de bits est alimentée par l'intermédiaire d'un interrupteur commandable. De plus, le capteur d'images comporte des moyens de commandes aptes à simultanément rendre passant le transistor de remise à zéro et à fermer l'interrupteur, puis à simultanément bloquer le transistor de remise à zéro et à ouvrir l'interrupteur. Selon un mode de réalisation de l'invention, les moyens de traitement comprennent en outre, un amplificateur à gain unitaire supplémentaire connecté entre la sortie de l'amplificateur différentiel et la paire de condensateurs d'échantillonnage. Selon un mode de réalisation de l'invention, le transistor suiveur de chaque pixel est un transistor à double oxyde ou à simple oxyde. L'invention vise également un dispositif d'acquisition vidéo tel qu'une caméra vidéo, incorporant au moins un capteur d'images tel que défini cidessus. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée des procédés et des modes de réalisation de l'invention nullement limitatifs, et des dessins annexés sur lesquels: la figure 1, représente un premier mode de réalisation d'un capteur selon l'invention, la figure 2, représente plus particulièrement l'amplificateur différentiel du capteur de la figure 1, la figure 3, représente sous la forme d'un schéma équivalent l'amplificateur différentiel de la figure 2, la figure 4, représente un chronogramme de la phase du fonctionnement du capteur, et, - la figure 5, illustre une variante de réalisation de capteur selon l'invention. Sur la figure 1, on a représenté le circuit du dispositif selon l'invention. La référence CPT désigne un capteur d'image qui peut par exemple être incorporé dans une caméra vidéo. Le capteur d'image CPT comporte une matrice de pixel PXA, organisé en lignes et en colonnes. La référence PX désigne le pixel d'une colonne de la matrice de pixels actifs du capteur d'image. Les pixels d'une même colonne sont connectés aux lignes nl et VX et à la ligne d'alimentation VRT. Au pied de la colonne est connectée une paire de condensateurs d'échantillonnage Cl et C2 par l'intermédiaire de deux interrupteurs 25 commandables I1 et I2. Les deux interrupteurs Il et I2 sont commandés respectivement par les signaux de commande CDS 1 et CDS2 délivrés par des moyens de commande MCM. Les autres bornes respectives des condensateurs d'échantillonnage Cl et C2 sont reliées à la masse. Les deux bornes des condensateurs d'échantillonnage Cl et C2 sont également connectées à un amplificateur de sortie AOPS. L'amplificateur AOPS peut être un amplificateur différentiel ou bien un simple transistor monté en suiveur. L'amplificateur de sortie AOPS délivre les signaux de sortie OUT1 et OUT2. Généralement, à la sortie des amplificateurs de sortie AOPS est connecté un décodeur de colonnes (non représenté ici) qui sélectionne 5 une colonne de la matrice PXA. Chaque pixel PX comporte une photodiode PD dont la cathode est reliée à la tension d'alimentation VRT par l'intermédiaire d'un transistor de remise à zéro TRS commandable par un signal RESET. La cathode de cette photodiode PD est également reliée à la grille d'un transistor suiveur MSENSE connecté à la ligne de bit nl indépendante de la ligne d'alimentation VRT, par l'intermédiaire d'un transistor de sélection de ligne TSL commandable par un signal SELECT. Les moyens de commande MCM délivrent les signaux SELECT et RESET pour le transistor sélecteur de ligne TSL et le transistor de 15 remise à zéro TRS. Par ailleurs, le pixel PX est dit actif car il contient un dispositif d'amplification formé dans cet exemple par le transistor suiveur MSENSE. La polarisation du transistor suiveur MSENSE du pixel PX est 20 assurée par la source de courant IPOL, sur la ligne VX, lorsque le transistor TSL est conducteur. La tension VS aux bornes de la photodiode PD du pixel PX traduit l'intensité lumineuse du pixel. Lorsque le transistor de sélection de ligne TSL est conducteur et à partir d'un certain seuil (tension de seuil Vt), la tension sur VX est représentative de la valeur de la tension sur la grille du transistor suiveur MSENSE du pixel PX. Pour des valeurs de tension faibles de VS, le transistor MSENSE est en faible inversion et le courant diminue considérablement. Entre le pixel PX et la paire de condensateurs d'échantillonnage Cl et C2, on connecte un amplificateur différentiel à gain unitaire monté en suiveur AMP. Cet amplificateur différentiel AMP comporte un miroir de courant formé par les transistors MP1 et MP2, et une paire différentielle formée par le transistor suiveur MSENSE du pixel PX et par le transistor supplémentaire MN1. La figure 2 décrit plus en détail l'amplificateur différentiel à gain unitaire de chaque colonne de la matrice. Cet amplificateur différentiel à gain unitaire délivre le signal vpix, (la tension vpix résulte de la conversion du courant transporté par la ligne nl). Il est monté en suiveur c'est-à-dire que la sortie est rebouclée sur son entrée inverseuse. La paire différentielle est composée du transistor suiveur MSENSE du pixel PX considéré et d'un transistor supplémentaire MN1 polarisé également par la source de courant IPOL. En outre, la grille de ce transistor supplémentaire MN1 est rebouclée sur son drain. Par ailleurs, un miroir de courant, formé par les transistors MP1 et MP2, est connecté entre le drain du transistor suiveur MSENSE et le drain du transistor supplémentaire MN1. Les transistors MP1 et MP2 sont alimentés par la tension d'alimentation AVDD à laquelle ils sont connectés par l'intermédiaire de leur source. Ainsi, on peut symboliser l'amplificateur différentiel à gain unitaire de la figure 2 par le schéma de la figure 3 avec: la grille du transistor suiveur MSENSE du pixel PX formant l'entrée positive de l'amplificateur, VS étant la tension d'entrée, la grille et le drain du transistor supplémentaire MN1 sont rebouclés formant l'entrée négative et la sortie de l'amplificateur différentiel. Lors de la phase de traitement des informations délivrées par le pixel PX, le transistor MP1 monté en diode copie le courant qui traverse le transistor suiveur MSENSE du pixel dans le transistor MP2. Ce dernier fournit ce courant au transistor supplémentaire MN1 qui a les mêmes dimensions que le transistor suiveur MSENSE. Étant donné que le transistor supplémentaire MN1 est traversé par le même courant que le transistor suiveur MSENSE, le potentiel du drain de MN1 est identique à VS. En outre, entre cet amplificateur différentiel à gain unitaire monté en suiveur AMP et la paire de condensateurs d'échantillonnage Cl et C2, on intercale un amplificateur à gain unitaire supplémentaire (buffer) BF. Ceci permet de fournir un courant suffisant pour charger les condensateurs d'échantillonnage lorsque le transistor suiveur du pixel est en faible inversion. Sans cet amplificateur à gain unitaire supplémentaire BF, le temps de charge des condensateurs d'échantillonnage Cl et C2 serait beaucoup trop important dans le cas de faibles courants. La figure 4 représente le chronogramme du fonctionnement du circuit de l'invention. Ce dernier présente les différentes étapes pour la lecture du signal délivré par le pixel PX. La phase de lecture comprend tout d'abord une phase d'intégration. Les moyens de commande MCM ferment le transistor de sélection de ligne TLS puis le signal de commande CDS1 ferme l'interrupteur d'échantillonnage Il. Pendant la fermeture de l'interrupteur Il, on charge le condensateur d'échantillonnage Cl. Sur le front descendant de CDS1, on mesure le signal de sortie OUT1. Puis durant l'étape de réinitialisation du transistor suiveur MSENSE, le transistor de remise à zéro TRS est fermé par le signal de commande RESET, la connexion entre le transistor MSENSE et le potentiel VX est interrompue grâce au transistor de sélection de ligne TSL fonctionnant en interrupteur. Pendant cette phase de réinitialisation, les interrupteurs I1 et I2 sont ouverts. Enfin, après la phase de réinitialisation, les moyens de commande MCM ferment le transistor de sélection de ligne TLS puis le signal de commande CDS2 ferme l'interrupteur d'échantillonnage I2. Pendant la fermeture de l'interrupteur I2, on charge le condensateur d'échantillonnage C2. Sur le front descendant de CDS2, on mesure le signal de sortie OUT2. On peut alors calculer le signal utile en sortie, qui est égal à la différence entre les signaux OUT1 et OUT2 autrement dit à la multiplication d'un gain de l'amplificateur AOPS par la différence entre les deux tensions Vref et Vs;g. Des tests ont été réalisés sur un système de lecture n'utilisant pas le circuit proposé par la présente invention. Pour une valeur de Vsense maximum de 1,5V, la dynamique du circuit est seulement de 0,9V soit 0,6V de tension de déchet. Les résultats obtenus avec le système de lecture de la présente invention montre que l'on obtient un gain proche de l'unité avec une dynamique augmentée de 0,5V. La variante illustrée sur la figure 1 comporte la séparation de l'alimentation VRT du pixel PX. Cependant, il est possible de n'avoir qu'un seul fil pour alimenter le pixel PX comme illustré sur la figure 5. Le drain du transistor suiveur MSENSE et le transistor de remise à zéro TRS de chaque pixel de la colonne sont alors reliés à la ligne de bit n l sur laquelle est connecté le miroir de courant de l'amplificateur différentiel. Cette ligne de bit nl est alors alimentée par l'intermédiaire d'un interrupteur commandable I3 commandé par un signal SELVRT, placé sur la ligne d'alimentation VRT et connecté entre les deux grilles des transistors du miroir de courant MP1 et MP2, au noeud nl '. Les moyens de commande MCM délivrent le signal SELVRT. Cet interrupteur commandable SELVRT et le transistor de remise à zéro TRS commutent simultanément comme représenté sur le chronogramme de la figure 4. REVENDICATIONS 1. Procédé de traitement des informations délivrées par une matrice de pixels actifs (PXA) d'un capteur d'image (CPT), caractérisé par le fait qu'il comprend pour chaque pixel (PX), une phase de lecture de ladite information comportant une première amplification à gain unitaire de la tension délivrée par le pixel (PX) et un échantillonnage de la tension amplifiée dans une paire de condensateurs d'échantillonnage (Cl) et (C2). 2. Procédé selon la revendication 1, caractérisé par le fait que la phase de lecture comporte une amplification supplémentaire à gain unitaire entre la première amplification et l'échantillonnage. 3. Capteur d'image comprenant une matrice de pixels actifs (PXA) et des moyens de traitement des informations délivrées par ladite matrice de pixels actifs (PXA), comportant une paire de condensateurs d'échantillonnage (Cl) et (C2) par colonne de la matrice, caractérisé par le fait que les moyens de traitement comprennent en outre, par colonne de la matrice, un amplificateur différentiel (AMP) monté en suiveur et connecté entre les pixels de ladite colonne et ladite paire de condensateurs d'échantillonnage (Cl) et (C2) par l'intermédiaire d'une paire d'interrupteurs (I1) et (I2). 4. Capteur d'image selon la revendication 3, caractérisé par le fait que chaque pixel (PX) comporte une photodiode (PD) et un transistor suiveur (MSENSE) dont la grille est reliée à la photodiode (PD), par le fait que l'amplificateur différentiel monté en suiveur (AMP) comprend: - une paire différentielle comportant le transistor suiveur du pixel (MSENSE) et un transistor supplémentaire (MN1), la source du transistor suiveur étant relié à une source de courant polarisateur (IPOL) par l'intermédiaire d'un transistor de sélection de ligne (TSL), la source du transistor supplémentaire (MN1) étant également reliée à ladite source de courant du polarisateur (IPOL), le drain du transistor supplémentaire étant rebouclé sur la grille du transistor supplémentaire, - un miroir de courant, (MP1) et (MP2), connecté entre le drain du transistor suiveur (MSENSE) et le drain du transistor supplémentaire 5 (MN1), et par le fait que la grille du transistor suiveur du pixel (PX) forme l'entrée positive de l'amplificateur différentiel (AMP) tandis que la grille du transistor supplémentaire (MN1) forme l'entrée négative de l'amplificateur différentiel (AMP). 5. Capteur d'image selon l'une des revendications 3 ou 4, caractérisé par le fait que chaque pixel (PX) comporte en outre un transistor de remise à zéro (TRS), et par le fait qu'il comporte, par colonne de la matrice, une ligne d'alimentation (VRT) des pixels sur laquelle sont connectés les transistors de remise à zéro (TRS) des pixels de la colonne, et par le fait que cette ligne d'alimentation (VRT) est distincte de la ligne de bits (nl) sur laquelle est connecté l'amplificateur différentiel (AMP). 6. Capteur d'image selon la revendication 4, caractérisé par le fait que chaque pixel (PX) comporte en outre un transistor de remise à zéro (TRS), par le fait que le drain du transistor suiveur (MSENSE) et le transistor de remise à zéro (TRS) de chaque pixel de la colonne sont reliés à la ligne de bit (nl) sur laquelle est connecté le miroir de courant, (MP1) et (MP2), de l'amplificateur différentiel (AMP), par le fait que cette ligne de bit (nl) est alimentée par l'intermédiaire d'un interrupteur commandable (I3), et par le fait que le capteur (CPT) comporte des moyens de commande (MCM) aptes à simultanément rendre passant le transistor de remise à zéro (TRS) et à fermer l'interrupteur (I3), puis à simultanément bloquer le transistor de remise à zéro (TRS) et à ouvrir l'interrupteur (I3). 7. Capteur d'image selon les revendications 3 à 6, caractérisé par le fait que les moyens de traitement comprennent en outre un amplificateur à gain unitaire supplémentaire (BF) connecté entre la sortie de l'amplificateur différentiel (AMP) et la paire de condensateurs d'échantillonnage (Cl) et (C2). 8. Capteur d'image selon l'une des revendications 3 à 7, caractérisé par le fait que le transistor suiveur (MSENSE) de chaque pixel 5 est un transistor à double oxyde ou à simple oxyde. 9. Dispositif d'acquisition vidéo, par exemple une caméra vidéo, comprenant au moins un capteur d'image selon l'une des revendications 3 à 8.