Brevet FR2872331A1 — publié le 20051230

ECHANTILLONNEUR ANALOGIQUE RAPIDE POUR ENREGISTREMENT ET LECTURE CONTINUS ET SYSTEME DE CONVERSION NUMERIQUE DESCRIPTION Domaine technique L'invention se situe dans le domaine des échantillonneurs analogiques rapides. Elle concerne aussi un système d'acquisition numérique d'un signal analogique utilisant l'échantillonneur analogique. Etat de la technique. La demande de brevet FR 2 824 177 publiée le 1/11/2002 décrit un échantillonneur analogique rapide à grande profondeur mémoire. Il s'agit d'un dispositif FISO (fast-in slow-out) de grande profondeur à fréquence d'échantillonnage variable pouvant atteindre ou dépasser le GHz. Dans un tel dispositif l'écriture est rapide de façon à échantillonner valablement des signaux large bande, et la lecture se fait à une échelle de temps agrandie. Le temps de lecture est donc nettement supérieur au temps d'écriture. Brève description de l'invention Dans les dispositifs connus, le signal est d'abord échantillonné à haute fréquence dans un réseau matriciel de cellules mémoire. Après arrêt de l'échantillonnage, les cellules d'enregistrement sont lues plus lentement et converties par un ou éventuellement plusieurs convertisseurs analogiques numériques (CAN). Cette solution est très économique en terme de puissance consommée et permet d'obtenir des 2872331 2 dynamiques supérieures à 12 bits. Cette solution ne permet d'acquérir le signal à enregistrer que sur une tranche temporelle dont la durée est une fonction du nombre de cellules du réseau matriciel d'enregistrement et de la fréquence de l'horloge commandant un registre à décalage 6. Ce registre délivre un signal pointeur de colonne d'écriture qui détermine la colonne d'écriture. Il y a de plus des temps morts d'enregistrement au moins pendant la lecture des cellules enregistrées. La présente invention se présente comme une amélioration à ce dispositif connu et à ses variantes de réalisation. Elle concerne une amélioration permettant une lecture de cellules qui viennent d'être enregistrées, simultanément à l'enregistrement de nouvelles cellules. Après lecture les cellules sont utilisées à nouveau pour l'enregistrement. L'enregistrement et la lecture peuvent ainsi se poursuivre simultanément en continu pendant une durée qui est indépendante de la fréquence d'enregistrement et du nombre de cellules. La lecture intervient après un décalage temporel déterminé par rapport à l'enregistrement. Une utilisation de l'invention avec des convertisseurs analogique/numérique (CAN), par exemple en nombre égal au nombre de lignes du réseau matriciel, permet de plus une conversion numérique du signal analogique enregistré à une vitesse égale à celle de l'enregistrement, chaque conversion d'échantillon analogique en un échantillon numérique étant réalisée en une durée sensiblement égale à la période de l'horloge du registre à décalage. On bénéficie ainsi 2872331 3 d'une durée suffisante de conversion pour obtenir un rapport signal sur bruit de l'ordre de 60 décibels pour une fréquence d'enregistrement de l'ordre du gigahertz. Le circuit échantillonneur selon l'invention complété éventuellement par des CAN peut avantageusement être réalisée en technologie CMOS, donc bon marché et facilement disponible. De manière plus précise, il est décrit dans la demande FR 2 824 177 un échantillonneur pour l'enregistrement de données analogiques relatives à un signal comportant: - au moins un bus analogique portant le signal à enregistrer - un réseau matriciel de cellules de capture et d'enregistrement rangées en L lignes ou paires de lignes et C colonnes, chacune des cellules ayant au moins une entrée analogique couplée au, au moins un bus analogique, et au moins une entrée numérique, chacune des colonnes ayant une entrée de colonne couplée à une entrée numérique de chaque cellule de ladite colonne, - un registre à décalage d'écriture ayant une entrée pour recevoir un signal d'horloge et une pluralité de sorties décalées couplées aux entrées de colonnes du réseau matriciel. L'échantillonneur connu comporte, pour chaque colonne, une ligne à retard associée ayant une entrée de la ligne à retard et des sorties successives décalées en nombre égal ou supérieur au nombre de lignes du réseau matriciel, l'entrée de la ligne à retard constituant l'entrée de colonne, l'entrée de colonne étant couplée à l'une des entrées numériques 2872331 4 des cellules de la colonne par l'intermédiaire de ladite ligne à retard, chaque ligne à retard étant formée par une succession de retards élémentaires, un premier retard couplé à une entrée numérique d'une cellule de la première ligne, chacun des retards élémentaires suivants couplé de façon biunivoque à une entrée numérique d'une cellule de l'une des lignes suivantes, et un dernier retard élémentaire couplé à une entrée numérique d'une cellule de la dernière ligne. Il y a ainsi une correspondance biunivoque entre les sorties de la ligne à retard et les entrées numériques des cellules de capture et d'enregistrement. Selon l'invention ledit échantillonneur de l'art antérieur est amélioré car il comporte des moyens permettant d'appliquer simultanément à l'écriture d'une colonne une commande de lecture à toutes les entrées numériques de lecture des cellules d'une colonne de lecture, ladite colonne de lecture étant une colonne qui pendant la durée de lecture ne comporte aucune cellule en cours d'écriture. On note que les cellules qui sont en écriture lors de l'arrivée du signal pointeur de colonne d'écriture sur une entrée de colonne d'écriture, sont connues ainsi que leur colonne d'appartenance. Il en est de même pour les cellules qui deviendront en écriture au cours de la période de lecture, la durée de cette période étant connue. Ainsi, si le signal de commande de début de lecture des cellules d'une colonne est synchronisé de façon prédéterminée avec l'arrivée du signal pointeur de colonne d'écriture à l'entrée 2872331 5 d'une colonne d'écriture, il devient possible d'affecter le signal de commande de début de lecture aux cellules d'une colonne dont on sait qu'elles ne seront pas en écriture pendant la période de lecture. La colonne de lecture sera ainsi une colonne différente de celle sur laquelle arrive le signal pointeur de colonne d'écriture, et en règle générale différente également des deux colonnes qui lui sont adjacentes dans l'ordre d'écriture. Il s'agira donc des cellules d'une colonne décalée d'un nombre k de colonnes par rapport à la colonne recevant le pointeur d'écriture de colonne. Ainsi dans un mode de réalisation la colonne de lecture est décalée, modulo C, de k colonnes par rapport à ladite colonne recevant le signal pointeur de lecture de colonne. Dans un mode de réalisation le nombre entier k est égal à 2. On note que la synchronisation dont il est question entre l'arrivée du signal pointeur de colonne d'écriture à l'entrée d'une colonne d'écriture, et le signal de début de lecture ne veut pas nécessairement dire simultanéité. Il peut y avoir entre ces signaux un décalage temporel algébrique prédéterminé. Des moyens de synchronisation pour déplacer de façon synchronisée vers des entrées successives sont 25 connus de l'Homme du métier. La sélection d'une colonne d'écriture détermine le choix d'une première cellule d'écriture, par exemple la cellule se trouvant dans ladite colonne sélectionnée et dans la première ligne. La cellule d'écriture dans une colonne d'écriture est déterminée par la sortie d'un signal pointeur d'écriture de cellule, en 2872331 6 provenance de la ligne à retard associée à cette colonne. L'écriture dans la première cellule de ladite colonne est rendue possible parce que un bus d'écriture portant le signal à enregistrer est connecté par un interrupteur contrôlé en ouverture et fermeture. Le contrôle de ce premier interrupteur est effectué à partir du signal pointeur d'écriture de cellule. Ce signal pointeur d'écriture est propagé le long d'une ligne à retard à un interrupteur d'écriture de la ligne d'écriture suivante et ainsi de suite jusqu'à atteindre la dernière des lignes d'enregistrement du réseau matriciel. Ainsi chacune des colonnes du réseau matriciel de stockage est équipée d'une ligne à retard comportant au moins autant de sorties que de lignes du réseau matriciel. Le signal pointeur d'écriture de cellule en sortie d'une ligne à retard commande la sélection d'une seule cellule et ne provoque une commutation de début de capture ou de fin de capture d'échantillon que pour cette seule cellule. Par le principe même de réalisation on est assuré que l'instant d'échantillonnage d'une cellule courante n'intervient qu'après l'instant d'échantillonnage d'une cellule précédente, puisqu'il y a unicité de la cellule qui peut être échantillonnée. Le signal pointeur d'écriture de cellule à l'entrée de la ligne à retard peut être soit le pointeur de colonne d'écriture, soit ce dernier remis en forme. Le début et la fin de prise d'échantillon sont déterminés respectivement par un front montant et un front descendant dudit signal pointeur d'écriture provenant de ladite ligne à retard. De la sorte, pour 2872331 7 chaque prise d'échantillon, seule la cellule de la colonne d'écriture déterminée par l'arrivée d'un front du signal pointeur d'écriture de cellule en provenance de la ligne à retard est commutée. Il s'en suit qu'une prise d'échantillon n'est commencée par une cellule suivante qu'après le début de prise d'échantillon d'une cellule précédente. Il en est de même pour la fin de prise d'échantillon, qui n'intervient qu'après la fin de prise d'échantillon d'une cellule précédente. A tout instant, un seul front montant et un seul front descendant de commande de prise d'échantillon se propagent dans l'ensemble des lignes à retard du réseau matriciel. Cette première caractéristique permet de minimiser le bruit d'écriture. En particulier, on évite qu'un bruit de commutation à haute fréquence de répétition et donc à large spectre soit diffusé dans tout le réseau matriciel et perturbe le signal à enregistrer. De plus, des durées constantes et sensiblement égales entre elles des prises d'échantillons de chacune des cellules sont ainsi assurées. Cette durée de prise d'échantillon est égale pour toutes les cellules à la durée séparant un front montant et un front descendant du signal pointeur d'écriture de cellule. De ce fait également après une période de début, le nombre de cellules en phase de prise d'échantillons reste constant. De ce fait la bande passante du système est constante et la distorsion du signal échantillonné est fortement diminuée. 2872331 8 L'échantillonneur amélioré pour la lecture selon l'invention est compatible avec tous les modes de réalisation décrits dans la demande de brevet FR 2 824 177 et notamment: Dans un mode de réalisation le réseau matriciel de cellules d'enregistrement est replié sur lui-même, le registre à décalage d'écriture comportant un coude à 180 formant ainsi une partie aller située avant le coude et une partie retour située après le coude, des colonnes et leurs lignes à retard associées couplées à des sorties du registre à décalage d'écriture situées sur la partie retour étant intercalées entre des colonnes et leurs lignes à retard associées couplées à des sorties du registre à décalage d'écriture situées sur la partie aller. Dans un mode de réalisation, un bus analogique portant le signal à enregistrer est divisé en autant de divisions que de lignes du réseau matriciel, et chacune des divisions porte un amplificateur suiveur recevant le signal à enregistrer et le tamponnant pour être enregistré. Selon une caractéristique optionnelle importante de ce premier mode de réalisation l'échantillonneur comporte pour au moins une ligne à retard associée à une colonne ou pour une ligne à retard supplémentaire un comparateur de phase recevant sur une première entrée un signal en provenance de ladite ligne à retard et sur une seconde entrée un signal de référence, une sortie au moins dudit comparateur de phase étant couplée à une pompe de charge dont une sortie est couplée à des moyens 2872331 9 commandant une tension de réglage des retards élémentaires. Cette caractéristique assure que la fin de prise d'échantillon de la dernière cellule d'une colonne et de la première cellule de la colonne suivante sont consécutives de la même manière que les cellules d'une même colonne. On veut dire que le délai séparant la fin de la prise d'échantillon de deux cellules consécutives d'une même colonne est égal au délai entre la fin de la prise d'échantillon de la dernière cellule d'une colonne et la fin de la prise d'échantillon de la première cellule de la colonne consécutive. Il en va de même des instants de début d'échantillonnage puisque la durée de la prise d'échantillon est déterminée par la durée du signal pointeur d'écriture de cellule qui est un signal de durée sensiblement constante. Dans un mode de réalisation, chaque cellule du réseau matriciel incorporée dans un échantillonneur, comporte au moins deux interrupteurs d'écriture. Une première borne de la cellule est couplée par l'intermédiaire d'un premier interrupteur commandable à l'une des divisions du bus. Ce premier interrupteur d'écriture est connecté à une partie chaude du bus d'écriture. La seconde borne de la cellule est couplée à une partie retour du bus, cette partie retour étant à potentiel constant, par exemple le potentiel de la masse, par l'intermédiaire d'un second interrupteur commandable. Au moment de la connexion du bus d'écriture, l'ordre d'actionnement des interrupteurs importe peu. Par contre, à l'instant de déconnexion de la cellule par rapport au bus d'écriture, c'est 2872331 10 l'interrupteur qui connecte la cellule à la partie froide ou retour du bus qui est actionné en premier. Pour que cette condition soit réalisée, il suffit qu'une commande de cet interrupteur reçoive un signal de déconnexion un court instant avant que le second interrupteur qui connecte ladite cellule à la partie chaude du signal d'écriture ne reçoive son propre signal de déconnection. La partie froide du bus d'écriture étant à potentiel constant, il n'y a pas d'influence de la valeur enregistrée sur la valeur d'échantillonnage. Ainsi dans un mode de réalisation le second interrupteur de chaque cellule a une entrée de commande connectée en amont d'un moyen de retard commandant l'ouverture du premier interrupteur en sorte que le second interrupteur est toujours ouvert avant le premier interrupteur. Enfin selon une autre caractéristique optionnelle, l'enregistreur est un enregistreur différentiel. Il comporte un premier bus portant le côté positif Vin+ du signal d'entrée ayant une entrée connectée à une première source délivrant le signal à enregistrer à une première polarité, et un second bus portant le côté négatif Vin- du signal d'entrée ayant une entrée connectée à une seconde source délivrant le signal à enregistrer à une seconde polarité inverse de la première. Les deux bus sont divisés pour former des divisions. La matrice de cellules est organisée en paires de lignes consécutives. La première ligne d'une paire est connectée à une division du premier bus; la seconde ligne d'une paire est connectée à une division du second bus. Les lignes d'une paire étant 2872331 11 consécutives, les instants d'échantillonnage de cellules de la paire de lignes appartenant à la même colonne, peuvent être quasiment simultanés. Chacune des divisions d'un bus divisé porte de 5 préférence, un amplificateur suiveur. Brève description des dessins D'autres caractéristiques et avantages de l'invention apparaîtront lors de la description d'exemples de réalisation et de variantes qui sera faîte ci-après en regard des dessins annexés dans lesquels: - la figure 1 est un schéma représentant le mode le plus général de réalisation d'un dispositif connu; - la figure 2 est un schéma représentant un mode physique d'arrangement des colonnes d'un réseau matriciel du dispositif connu dans lequel le réseau est replié ; - la figure 3 est un premier exemple de 20 réalisation du dispositif connu; - la figure 4 est un deuxième exemple de réalisation du dispositif connu montrant en particulier un mode de réalisation dans lequel le nombre de lignes est pair, deux lignes consécutives enregistrant l'une une polarité du signal à enregistrer et l'autre la polarité inverse; - la figure 5 est un schéma représentant un exemple de réalisation d'une cellule d'enregistrement du dispositif connu; - la figure 6 est un schéma représentant un exemple de réalisation de moyens de commutation du 2872331 12 dispositif connu présents dans une cellule pour valider ladite cellule et commuter ladite cellule sur le bus de données à enregistrer ou sur le bus de lecture; - la figure 7 comporte les parties A, B, C. La partie A est un schéma de représentation d'une ligne à retard du dispositif connu. Les parties B, et C, représentent des formes de signaux du dispositif connu; - la figure 8 est un schéma représentant un circuit de contrôle des retards d'une ligne à retard du dispositif connu; - la figure 9 est un schéma de réalisation d'un dispositif comportant par rapport au dispositif connu une amélioration permettant d'enregistrer un signal analogique et de le lire en continu; la figure 10 est un chronogramme de différents signaux. Elle est destinée à expliquer le fonctionnement du dispositif amélioré selon l'invention et les motifs ayant conduit au mode de réalisation représenté sur la figure 9. Description détaillée d'exemples de réalisation de l'invention La description du dispositif connu décrit dans la demande de brevet FR 2824 177, déjà citée plus haut sera ci-après reprise de façon détaillée car la présente invention en est une amélioration permettant d'enregistrer un signal analogique et de le lire en continu. Le dispositif connu représenté figure 1 comporte un réseau matriciel 10 de cellules 2 composé d'un nombre de préférence pair de L lignes référencées 2872331 13 chacune 13 et de C colonnes référencées chacune 12. Le nombre de cellules 2 est ainsi égal à LxC. Chacune des cellules 2 a une entrée analogique 3 connectée à un bus analogique 5. Sur la figure 1 pour ne pas surcharger la figure, seule la connexion au bus 5 des cellules de la dernière ligne 13 a été représentée. Un registre à décalage 6 dit d'écriture de colonne a une entrée 7 couplée à une source non représentée d'un signal d'horloge délivrant un signal d'horloge à une fréquence dite principale Fp. Ce registre 6 à décalage a des sorties 8, successives. Chaque sortie 8 du registre d'écriture 6 est couplée à une entrée 8-1 d'une ligne à retard 9. La ligne à retard 9 a un nombre de sorties successives 11 au moins égal au nombre de lignes L du réseau 10 matriciel de cellules 2. Sur la figure 1, pour ne pas surcharger la figure, une seule ligne à retard 9 a été représentée, mais il faut comprendre que des lignes 9 semblables sont associées à chaque colonne du réseau matriciel de cellules 2, en sorte qu'au total il y a au moins C lignes à retard 9. Il sera vu plus loin que dans l'un des modes de réalisation il peut y avoir une ligne à retard supplémentaire dédiée au contrôle du temps de parcours de l'ensemble des lignes à retard. Toutes les cellules 2 sont semblables. Du fait des simplifications apportées dans la représentation, seule la, cellule 2 située dans le coin inférieur gauche du réseau matriciel de cellules 2 est représentée avec une entrée de commande numérique 11-1 connectée à la sortie 11 de la ligne à retard 9 et avec son entrée analogique 3 connectée au bus 5. Il faut cependant comprendre qu'il en va de même pour toutes 2872331 14 les cellules 2. Afin de faire apparaître des détails de chaque cellule 2, la cellule 2 située dans le coin inférieur gauche du réseau matriciel de cellules 2 est représentée à une échelle agrandie par rapport aux autres cellules. Chaque cellule 2 comporte des premiers moyens de commutation représentés sous forme d'un premier interrupteur commandable 21, et un condensateur de stockage 22 dont une borne est connectée a l'interrupteur 21. L'autre borne de l'interrupteur 21 est connectée au bus analogique 5. La commande 23 de l'interrupteur 21, symbolisée par une flèche est raccordée à l'entrée numérique 11-1 de la cellule 2. Le fonctionnement est le suivant. Un signal pointeur de colonne d'écriture de durée égale par exemple à 1/Fp, introduit par une entrée 104 du registre 6 est propagé de sortie en sortie suivante du registre 6, à la fréquence Fp introduite par l'entrée d'horloge 7 dans ledit registre à décalage 6 de C sorties 8. Le signal pointeur de colonne d'écriture en sortie de chacune des sorties 8 de ce registre 6 est couplé à la ligne à retard 9 comprenant L retards, chacun de durée 1/(L x Fp). Le signal pointeur d'écriture de cellule lorsqu'il arrive en sortie de chacun des retards successifs de la ligne 9 constitue la commande 23 de l'interrupteur 21 d'écriture dans l'un des condensateurs 22 du réseau matriciel. Ainsi le signal pointeur d'écriture de cellule issu d'un retard i de la colonne j, permettra d'enregistrer la valeur de l'échantillon du signal analogique dans la cellule mémoire 2, située à 2872331 15 l'intersection de la ligne i et de la colonne j. i et j sont des nombres entiers compris respectivement entre 1 et L et entre 1 et C. Le dispositif 1 permet donc de réaliser un échantillonnage d'un signal analogique avec une période virtuelle de 1/(L x Fp), ce qui correspond à une fréquence d'échantillonnage maximum Féch = L x Fp. Si chacun des retards individuels entre sorties 11 consécutives de la ligne à retard 9 est par exemple de l'ordre de une nanoseconde, on peut ainsi obtenir avec un signal d'horloge Fp à 50 MHz des fréquences d'échantillonnage de l'ordre du GHz. Le dispositif qui a été décrit ci-dessus, en liaison avec la figure 1, présente les avantages ci-15 après: toutes les cellules voient une durée d'échantillonnage sensiblement identique, il n'existe dans le circuit aucun signal de fréquence supérieure à Fp même lorsque la fréquence d'échantillonnage est supérieure à Fp. Ces caractéristiques permettent: de limiter les perturbations des signaux analogiques par les commandes numériques, de diminuer la puissance dissipée. Quelques particularités du réseau matriciel 10 seront maintenant décrites en regard des figures 2, 3 et 4 qui représentent chacune un réseau matriciel 10. Selon un mode de réalisation, schématisé figure 2, destiné à éviter les discontinuités dues aux effets de bord, en particulier celles liées aux temps de propagation, le réseau 10 matriciel de cellules 2 2872331 16 d'enregistrement est replié sur lui-même. Le registre à décalage (6) comporte un coude 63 à 180 formant ainsi une partie 61 aller située avant le coude et une partie 62 retour située après le coude. Des colonnes 12 et leurs lignes à retard 9 associées couplées à des sorties 8 du registre à décalage 6 d'écriture situées sur la partie 62 retour sont intercalées entre des colonnes 12 et leurs lignes à retard 9 associées couplées à des sorties 8 du registre à décalage (6) d'écriture situées sur la partie 61 aller. Le pointeur de colonne d'écriture ira tout d'abord dans la première partie 61 du registre 6 d'écriture de colonne, de gauche à droite jusqu'au coude 63 à 180 . Les sorties 8 de cette première partie 61 sont couplées à une première partie des colonnes 12, par exemple aux colonnes 12 physiquement de rang impair. A l'arrivée, dans cet exemple, sur la colonne de numéro C-1 du registre, correspondant physiquement à l'avant dernière colonne du réseau matriciel, le pointeur de colonne d'écriture passera à la dernière colonne 12, physiquement de rang pair. Le pointeur de colonne d'écriture rebroussera alors chemin en revenant vers la gauche sur toutes les colonnes physiquement de rang pair. Sur la figure 2 le registre à décalage 6 a été schématisé par une ligne horizontale allant de la gauche vers la droite puis de la droite vers la gauche. Chacune des colonnes 12 composée d'une ligne à retard 9 et de L cellules 2 a été symbolisée par un trait vertical ayant un rang pair ou impair. Les premières colonnes physiquement de rang impair 1, 3, 5... C-1 et la colonne physiquement de rang pair C sont sur le 2872331 17 trajet 61 du registre à décalage 6 allant de la gauche vers la droite. Les dernières colonnes 12 physiquement de rang pair (C-2, C-4, ... 4, 2) sont sur le trajet 62 du registre à décalage 6 allant de droite à gauche. Sur la figure 2 les rangs des colonnes sont indiqués en chiffres romains pour les distinguer des autres signes de référence indiqués en chiffres arabes. Chaque colonne 12 physiquement de rang impair à l'exception éventuellement d'une première ou d'une dernière se trouve ainsi entre deux colonnes de rang pair. Le sens de parcours des colonnes 12 pour l'enregistrement va avec cette disposition physique des colonnes dans le sens des rangs impairs croissants puis des rangs pairs décroissants. Quelques particularités du réseau matriciel 10 seront maintenant décrites en regard des figures 3 et 4 qui représentent chacune un réseau matriciel 10 qui peut être replié, comme il vient d'être décrit ci-dessus. Dans la représentation des figures 3 et 4, le réseau 10 est représenté déplié afin de ne pas surcharger les figures. Dans les modes représentés sur les figures 3 et 4, le bus analogique d'entrée 5 est divisé en autant de divisions 51 52... 5L que de lignes 13 du réseau matriciel 10. Le bus 5 et ses divisions comportent un bus d'écriture 5a et un bus d'écriture retour 5b porté à une tension de référence. Les bus de retour 5b du signal d'écriture sont directement raccordés ensemble à une entrée 5c de référence du signal d'entrée. Dans ces exemples, chacune des divisions 51 52... 5L du bus analogique comporte un amplificateur suiveur 14 appelé 2872331 18 amplificateur d'écriture dont l'entrée reçoit le signal analogique à échantillonner et dont la sortie se trouve dans une partie amont de chacune des divisions en sorte que les cellules 2 reçoivent le signal présent en sortie d'un amplificateur suiveur 14. Ainsi Le signal analogique est tamponné dès son entrée dans le circuit par L, ou 2L dans le cas de la figure 4, amplificateurs suiveurs large bande qui attaquent chacun une division du bus d'écriture haut 5a connectée à c cellules 2 mémoires. Ces amplificateurs 14 présentent un excellent appairage en terme de bande passante et de temps de montée du signal. Ce dispositif présente les avantages suivants: permettre une éventuelle décharge et recharge de la capacité 22 de chaque cellule au travers de l'amplificateur 14 pendant un temps de connexion de la cellule au bus 5 au travers de l'interrupteur 21, ce temps de connexion pouvant par exemple être aussi grand que 1/Fp, voire même supérieur. chacune des L divisions du bus analogique 5 est échantillonné au maximum à une fréquence Fp, les contraintes sur les amplificateurs tampons traitant l'entrée analogique au niveau de chaque division peuvent être relâchées, la durée des perturbations dues aux échantillonnages sur les bus d'écriture peut être quasiment aussi longue que la période d'une horloge étalon délivrant le signal à la fréquence Fp, cela permet d'obtenir un grand rapport signal sur bruit, peu de distorsion du signal enregistré, et une grande dynamique. 2872331 19 De façon à ce que le temps de parcours du signal pointeur d'écriture cellule le long d'une ligne à retard 9 associée à une colonne12 soit égal au temps de transit du signal d'écriture de colonne d'une sortie 8 du registre à décalage d'écriture 6, à la sortie immédiatement suivante, les lignes à retard 9 sont asservies en temps de propagation. Les moyens d'asservissement du retard peuvent être présents pour chacune des C colonnes du réseau 10, comme représenté figure 4. A cette fin chacune des lignes 9 comporte un ensemble 16 comparateur de phase et pompe de charge permettant de régler une tension de polarisation de retards élémentaires constituant ensemble une ligne à retard 9. Les moyens d'asservissement du temps de propagation peuvent aussi être présents pour une seule, servant de colonne de référence, des C colonnes du réseau. Il est également possible et préférable lorsque l'asservissement en temps de propagation_ est effectué sur une seule colonne, de disposer d'une ligne 91 à retard supplémentaire, comme représenté figure 3. Ce mode de réalisation avec une seule ligne à retard qui sert à l'asservissement de chacune des autres lignes à retard est plus adapté aux réseaux matriciels dans lesquels le nombre de cellules est faible, en particulier le nombre de cellules par colonne. La structure plus détaillée et le fonctionnement des moyens de réglage du temps de parcours des ligne à retard 9 seront expliqués plus loin. 2872331 20 Dans le mode de réalisation préféré représenté figure 4 le signal à enregistrer est traité en amont du dispositif représenté sur cette figure, de façon en elle-même connue, de façon à obtenir un signal différentiel comprenant deux polarités, Vin+ et Vin-Chacune des polarités Vin+ et Vin- du signal est enregistrée séparément en sorte qu'un enregistrement de LxC échantillons de chaque polarité nécessite un nombre de lignes égal à 2L. De façon optionnelle comme représenté figure 4, le registre à décalage d'écriture peut être dédoublé en un registre d'écriture 6 et un registre de référence 40. Les deux registres 6, 40 sont identiques et reçoivent le même signal d'horloge. Le registre de référence 40 est utilisé lors de l'écriture pour le contrôle de la durée de parcours des lignes à retard 9 La structure et le fonctionnement des éléments constituant ensemble le réseau matriciel 10 seront maintenant expliqués. Tout d'abord, la structure et le fonctionnement d'une cellule mémoire 2 seront maintenant expliqués en référence aux figures 5 à 7. En référence à la figure 5, chaque cellule 2 comporte le condensateur 22 de stockage d'une tension représentative de la grandeur analogique d'entrée. Le condensateur 22 a deux bornes 22a et 22b. Les moyens de commutation 21 d'écriture sont constitués en deux parties par deux interrupteurs, 21a et 21b. La borne 22a est couplée par l'intermédiaire de la première partie 21a des moyens de commutation 21 d'écriture à la partie haute 5a du bus analogique 5. La partie de la 2872331 21 première partie 21a des moyens de commutation 21 d'écriture raccordée en permanence au bus 5a constitue une première entrée analogique 3a de la cellule 2. La borne 22a est également couplée par l'intermédiaire d'un interrupteur de lecture 25a à la partie haute 4a d'un bus analogique de lecture 4. La borne 22b est couplée par l'intermédiaire de la seconde partie 21b des moyens de commutation d'écriture 21 à la partie basse 5b du bus analogique 5. La partie de l'interrupteur 21b raccordée en permanence au bus 5b constitue une seconde entrée analogique 3b de la cellule 2. La borne 22b est également couplée par l'intermédiaire d'un second interrupteur de lecture 25b à la partie basse 4b du bus analogique de lecture 4. Les interrupteurs 21a, 21b, et 25a, 25b constituent ensemble respectivement les moyens 21 de commutation d'écriture et 25 de commutation de lecture. Chacun des moyens de commutation 21, 25 est commandé en ouverture et fermeture par des moyens de commande 23, 26 respectivement. Les moyens de commande 23, 26, sont composés de moyens de commande 23a, 23b, et 26a, 26b respectivement encore symbolisés à ce stade par des flèches 23a, 23b et 26a, 26b. Les moyens de commande 23a, 23b, et 26a, 26b commandent respectivement les interrupteurs 21a, 21b, et 25a, 25b. Un exemple de réalisation des moyens de commutation d'écriture, de leurs commandes au niveau de chaque cellule 2 sera maintenant exposé en liaison avec la figure 6. Les moyens de commutation d'écriture comprennent: 2872331 22 l'interrupteur 21a d'écriture haut à base de transistor CMOS, comportant connectés en parallèle par leur chemin drain source un transistor PMOS et un transistor NMOS. l'interrupteur 21b d'écriture bas à base de transistor NMOS. L'interrupteur CMOS 21a est composé d'un transistor NMOS, SEHBN, commandé par un signal d'écriture wi obtenu par inversion d'un signal wi* au travers d'un premier inverseur de polarité 28, appliqué à la grille dudit transistor SEHBN, et d'un transistor PMOS SEHBP, commandé par un signal wp* obtenu par inversion de polarité d'un signal wp au moyen d'un second inverseur de polarité 28, appliqué à la grille dudit transistor SEHBP. Les transistors SEHBN et SEHBP sont mis en parallèle. Chaque interrupteur 21b, est constitué par un transistor NMOS. Le second interrupteur 21b des premiers moyens de commutation 21 est commandé par un signal d'écriture wi appliqué à sa grille. L'interrupteur 21b est placé en série entre le bus bas 5b et la seconde borne 22b du condensateur 22. Les signaux Wi* et Wp sont des signaux d'écriture qui proviennent de la ligne à retard 9. Tous les signaux qui viennent d'être mentionnés sont des signaux logiques appliqués à des entrées numériques 11-la et 11-lb d'une cellule 2. Dans l'exemple représenté figure 6, les entrées numériques d'écriture d'une cellule 2 sont utilisées pour créer les commandes appliquées sur les grilles des 2872331 23 deux transistors constituant ensemble l'interrupteur 21a et sur la grille du transistor 21b. Le fonctionnement à ce stade en écriture seulement, sera maintenant commenté en liaison avec la figure 7. Les éléments nécessaires à la compréhension de la chronologie d'écriture sont repris figure 7 partie A. Le système de génération de commande d'écriture 10 est composé, dans cet exemple: - du registre 6 à décalage d'écriture comprenant C sorties 8 correspondant à chacune des colonnes 12, - de C blocs de mise en forme référencés 17 sur les figures 3 et 4, - de C lignes à retard 9 comprenant chacune un nombre de sorties au moins égal au nombre de lignes soit au moins L sorties figure 3 et 2L sorties figure 4. L'une seulement de ces lignes 9 est représentée en figure 7 partie A. La ligne se compose de L ou 2L retards élémentaires 92. Dans un mode avantageux de réalisation chacun des retards élémentaires 92 est constitué de deux demi-retards élémentaires 93, 94 disposés en série. Un tel mode de réalisation est représenté pour l'un seulement des retards 92 figure 7 partie A. Dans l'exemple représenté figure 7, partie A où chaque retard 92 se compose de deux demi-retards 93, 94, le nombre de sorties de la ligne à retard est un multiple, par exemple, dans le cas représenté égal à deux du nombre de retards élémentaires 92. Dans 2872331 24 l'exemple particulier de réalisation, chacun des demi-retards est constitué par un inverseur. Ainsi, un signal wp présent en entrée d'un retard 92 aura pour transformée après passage dans le demi-retard 93 un signal wi* et après passage dans le demi-retard 94 de nouveau un signal wp. Les signaux wi et wp sont des signaux logiques. Le registre à décalage 6, d'écriture des colonnes est cadencé par l'horloge principale à la fréquence principale d'horloge Fp. Lors d'une initialisation du circuit 1, sa première cellule est par exemple fixée à 1 (PRESET), toutes les autres sont fixées à 0 (RESET). Une unique impulsion, appelée pointeur de colonne d'écriture, de durée dans ce cas égale à 1/Fp se propage donc le long du registre à raison d'une sortie par période 1/Fp. Après (C-1) coups d'horloge, l'impulsion arrive à la dernière sortie du registre 6. Le coup d'horloge suivant, une nouvelle impulsion devra être générée dans la première sortie du registre. Pour cela deux solutions sont envisageables: - soit en bouclant la sortie du registre sur l'entrée, soit en effectuant une nouvelle réinitialisation du registre lorsqu'un compteur, déclenché lors de la précédente initialisation aura compté C coups d'horloge. Les moyens et leur connexion pour réaliser ces fonctions sont en euxmêmes connus et n'ont pas été représentés. Chacune des impulsions issues des C cellules du registre sera ensuite mise en forme et notamment mise à 2872331 25 la durée souhaitée pour la durée t0 de la période de capture, pendant laquelle la capacité 22 est connectée à la fois au bus haut 5a et au bus bas 5b. Cette mise en forme est réalisée dans chaque bloc 17 de mise en forme, par exemple, en effectuant un ET ou un OU logique du signal sortant du registre 6 avec ce même signal dont le front montant ou descendant est retardé pour arriver à la durée souhaitée. Le signal transformé du signal pointeur de colonne, par le bloc 17 de mise en forme constitue la source du signal pointeur d'écriture de cellule. A la sortie de chacun des blocs 17 de mise en forme, le signal pointeur d'écriture de cellule est envoyé dans la ligne à retard 9 composé de L retards élémentaires 92 dans les exemples représentés figure 3 et 4 respectivement. Ce sont les signaux pointeurs d'écriture de cellule en provenance de chacun des retards élémentaires 92 constituant ensemble la ligne 9 qui constituent à la fois les commandes de fermeture et d'ouverture des interrupteurs 21 et 22. Les signaux issus d'un bloc de mise en forme 17 ont la forme représentée en figure 7 partie B. Il s'agit de signaux impulsionnels ayant une durée t0. Le signal est constitué par un front avant suivi d'une partie constante constituant un état logique haut, puis d'un front arrière ramenant à un état logique bas. A chaque sortie 95 d'un retard élémentaire 92 de la ligne à retard 9 le signal a la même forme et la même durée mais les fronts avant et arrière des sorties 95 consécutives sont décalés l'un par rapport à l'autre de 2872331 26 la durée d'un retard élémentaire 92 en sorte que de la première à la dernière ligne les fronts de ces signaux sont de plus en plus décalés par rapport aux fronts du signal parcourant le registre à décalage 6. Trois de ces signaux présents à des sorties 95 consécutives sont représentés figure 7 partie B. Dans le mode de réalisation le plus simple on peut imaginer que chacun des interrupteurs 21a et 21b est constitué par un transistor dont l'état passant est commandé par l'état logique haut du signal présent à chaque sortie 95. Un tel mode de réalisation a l'avantage de la simplicité mais il présente des inconvénients qui deviendront apparents lors de la description qui va suivre d'un mode préféré de réalisation. Le signal présent à une sortie intermédiaire 95 située entre deux retards 92 a la forme et la durée des signaux représentés en partie B de la figure 7. Les signaux présents aux sorties intermédiaires 96 entre deux demi-retards 93, 94 constituant ensemble un retard élémentaire 92, ont une polarité inversée. Ces signaux sont décalés par rapport au front arrière du signal en provenance du registre à décalage 6 d'un nombre impair de demi-retards et non plus d'un nombre entier de retards. Un ensemble de deux signaux wi* et wp est représenté figure 7 partie C. La chronologie d'écriture d'un échantillon avec les interrupteurs 21a et 21b tels que représentés figure 6 sera maintenant expliquée. La sortie 96 est connectée à une entrée numérique 11-la de la cellule 2 au travers d'un inverseur 28 couplée à l'entrée de grille du transistor 2872331 27 NMOS constituant une partie de l'interrupteur 21a et à la grille du transistor 21b respectivement. Lorsque le signal wi passe à l'état logique haut ces deux transistors sont rendus passants en sorte que la capacité 22 est connectée entre les bus 5a et 5b. L'instant de fermeture des transistors 21a, 21b intervient après le front avant du signal issu du registre 6 à décalage à un instant dont le retard par rapport à ce front avant est une fonction du nombre de retards élémentaires 92 entre le registre 6 à décalage d'écriture de colonne et la cellule 2. Ce nombre de retards correspond à un demi-retard près au numéro de la ligne. Les interrupteurs 21a et 21b sont fermés simultanément et restent fermés simultanément pendant la durée t0 correspondant à la durée du signal Wi. Pendant cette durée t0 la tension aux bornes du condensateur 22 suit alors la différence de tension entre les deux bus d'écriture 5a et 5b. Il s'agit d'une phase de capture pendant laquelle la tension aux bornes de la capacité 22 s'établit et suit les fluctuations du signal à enregistrer. On note en relation avec la figure 6, qu'il suffit que l'un des transistors constituant l'interrupteur 21a, par exemple le transistor NMOS, soit passant pour que l'interrupteur 21a soit fermé. Le second transistor - transistor PMOS-constituant l'interrupteur 21a va être commandé passant lorsque le signal Wp va passer à l'état logique inverse haut. Cela signifie que ce transistor va devenir passant un demi-retard élémentaire après que le transistor NMOS constituant une partie de l'interrupteur 21a aura lui- même été rendu passant. De 2872331 28 même ce transistor deviendra non passant un demi-retard élémentaire après que le transistor NMOS constituant une partie de l'interrupteur 21a aura lui-même été rendu non passant. Ce transistor sera donc encore passant à l'instant d'ouverture des transistors NMOS constituant une partie de l'interrupteur 21a et l'interrupteur 21b respectivement. Cela signifie que l'interrupteur 21b est ouvert avant l'interrupteur 21a. C'est donc l'interrupteur 21b qui commande l'instant d'échantillonnage du signal présent sur le bus 5, puisque la charge de la capacité 22 cesse dès que l'une de ses bornes est déconnectée. La tension aux bornes du condensateur 22 de stockage mémorise alors la différence de tension des deux bus d'écriture. L'échantillonnage réel étant uniquement effectué par l'interrupteur 21b raccordé au bus 5b dont la tension est constante, l'instant d'échantillonnage ainsi que la charge injectée par les interrupteurs sont indépendants de l'amplitude du signal analogique mémorisé. Un autre avantage de ce mode de réalisation vient de la mise en parallèle d'un transistor NMOS et d'un transistor PMOS pour réaliser l'interrupteur 21a. Du fait de ce montage l'impédance de l'interrupteur 21a est indépendante dans une large mesure de la valeur du signal à enregistrer, ce qui se traduit par une moindre distorsion de l'enregistrement. Ainsi selon le mode de réalisation qui vient d'être décrit le second interrupteur 21b de chaque cellule 2 a son entrée de commande connectée à la sortie intermédiaire 96 d'un retard élémentaire 92 de 2872331 29 la ligne à retard 9 qui est situé en amont d'une sortie 95 du même retard élémentaire 92 connectée à l'entrée de commande du premier interrupteur 21a. Dans le mode de réalisation représenté figure 4, avec enregistrement selon des polarités opposées deux solutions pour échantillonner le signal sont possibles. Selon une première solution les lignes de rang pair et impair d'une paire sont connectées du point du vue des commandes d'écriture à une même sortie de la ligne à retard. Selon une seconde solution les lignes de rang pair d'une paire sont échantillonnées un demi-retard après les lignes de rang impair de cette paire. Pour cela il suffit de connecter les entrées numériques de commande de prise d'échantillon des lignes paires à une sortie d'un demi- retard 93 ou 94 de la ligne à retard 9 situé immédiatement en aval de la sortie du demi-retard connecté à l'entrée numérique de commande de prise d'échantillon de la ligne de rang impair. De façon en elle-même connue des inverseurs de polarité pour inverser les signaux de commande de prise d'échantillons pour commander les transistors PMOS ou NMOS selon la chronologie indiquée plus haut pourront être nécessaires. Ainsi à la lecture du mode de fonctionnement décrit ci-dessus on voit que le procédé mis en oeuvre est un procédé de capture d'échantillons analogiques d'un signal analogique présent sur un bus analogique, dans des cellules 2 formant ensemble un réseau 10 matriciel de cellules ayant C colonnes 12 et L lignes 2872331 30 13 ou paires de lignes, C et L désignant des nombres entiers, dans lequel - un signal de début de capture d'échantillon pour une cellule est reçu sur une première entrée 5 numérique de ladite cellule. - et dans lequel un signal de fin de capture d'échantillon est reçu sur une seconde entrée numérique de ladite cellule. On crée successivement comme décrit ci-dessus par exemple dans les blocs de mise en forme 17 de chaque colonne, une unique impulsion ayant un front montant et un front descendant, telle que les signaux de début et de fin de prise d'échantillon sont constitués par les fronts montant et descendant de ladite impulsion, ces fronts étant respectivement reçus successivement sur les deux entrées numériques 11-la et 11-1b. Ces deux entrées constituent successivement la première entrée numérique de commande de début et la seconde entrée numérique de commande de fin de capture d'échantillon. La durée de prise d'échantillon est ainsi déterminée par la durée de l'impulsion comportant les fronts montant et descendant constituant les signaux de commande de début et de fin de prise d'échantillon. Du fait que cette impulsion est propagée d'une cellule courante à une cellule suivante sans déformation au travers des retards élémentaires 92 successifs, la durée de prise d'échantillon est la même pour toutes les cellules du réseau matriciel. Elle est égale à la durée to de l'impulsion. 2872331 31 Il a été signalé plus haut que la durée de la somme des L retards individuels d'une ligne à retard 9 est contrôlée pour qu'elle reste égale à la durée séparant deux sorties consécutives du registre à décalage 6 de commande d'écriture. Le réglage du retard apporté par chaque retard élémentaire ou demi-retard élémentaire, peut être effectué de façon en elle-même connue par contrôle d'une tension Vcom. Ce contrôle sera maintenant expliqué en relation avec la figure 8. Un système d'asservissement permet de fixer la tension de consigne Vcom de façon à ce que le délai d'une cellule soit égal à 1/(L x Fp). Chaque colonne possède son propre asservissement. Chacun des derniers retards élémentaires de chaque ligne à retard 9 est connecté à une première entrée 18 d'un comparateur de phase 30 propre à ladite ligne 9. Une seconde entrée 19 du comparateur de phase 30 est connectée à une sortie d'un générateur d'un signal de référence provenant du registre à décalage 40. Des sorties 31 37 du comparateur de phase 30 sont connectées à des entrées positive et négative respectivement d'une pompe de charge 32 en elle-même connue comportant un générateur de courant positif et un générateur de courant négatif. Une sortie 33 de la pompe de charge 32 est connectée à une borne 35 d'une capacité 34 dont l'autre borne 36 est connectée à une source de tension de référence. Comme représenté, figure 8, la sortie du registre à décalage 40 alimentant la colonne 12 dont le temps de parcours est contrôlé, est connecté à l'entrée 2872331 32 19 du comparateur de phase 30 au travers de deux inverseurs 41, 42. Le fonctionnement est le suivant. La phase du front arrière du signal issu du dernier retard élémentaire 92 de la ligne à retard 9 d'une colonne 12 est comparée dans le comparateur de phase 30 au front arrière du signal de référence en provenance du registre 40. Si le signal issu du dernier retard élémentaire 92 de la ligne à retard 9 est en avance sur le signal de référence, le comparateur de phase 30 active la pompe de charge 32 qui injecte une charge positive proportionnelle au décalage en temps dans la capacité 34. La tension Vcom présente sur la borne 35 augmentera et par conséquent le temps de propagation dans les inverseurs 93, 94 constituant ensemble chacun des retards élémentaires d'une ligne à retard 9 sera plus grand, ce qui aura tendance à remettre en phase le signal issu de la ligne à retard 9 et le signal de référence. Inversement, si le signal issu du dernier retard élémentaire 92 de la ligne à retard 9 est en retard sur le signal de référence, la pompe de charge doit injecter une charge négative dans la capacité 32 afin d'accélérer le temps de transit dans les inverseurs 92, 93. Avant la comparaison, les deux inverseurs 41, 42 à fronts de montée contrôlés par une tension extérieure provenant d'une source 43 retardent le signal de référence introduit sur l'entrée 19 du comparateur de phase 30. La tension provenant de la source 43 est fixée de façon à compenser le retard 2872331 33 induit par le bloc de mise en forme 17. Elle permet de plus d'ajuster le retard au temps de propagation nominal de la ligne 9, par exemple exactement 20ns dans l'exemple ici commenté où les retards élémentaires 92 des 20 lignes sont de 1 ns, et ce avec une grande précision. Du fait que dans le mode de réalisation qui vient d'être décrit, le temps de parcours de chaque colonne 12 par l'impulsion dont les fronts de montée ou de descente constituent les signaux de commande de début et de fin de capture du signal analogique est contrôlé pour être égal à la durée de la période du signal d'horloge commandant le passage d'une colonne d'enregistrement à la suivante, on est sûr qu'il n'y a pas enregistrement simultané d'échantillons ou manque d'échantillons lors du passage d'une colonne d'enregistrement à la suivante. Le dispositif qui a été décrit ci-dessus en liaison avec les figures 1 à 8 correspond au dispositif connu et à ses variantes de réalisation tels que décrits dans la demande de brevet FR 2824 177 déjà citée plus haut. Un exemple de réseau matriciel complété pour la lecture conformément à l'invention sera maintenant 25 commenté en liaison avec la figure 9. Cette figure représente un réseau matriciel d'enregistrement et de lecture, dont la partie enregistrement peut correspondre à celui représenté sur les figures 1, 2, 3, ou 4. On a fait apparaître plus spécifiquement sur cette figure les éléments qui concourent à la lecture. 2872331 34 Il sera expliqué plus en détail plus loin que des cellules d'une colonne sont toutes lues simultanément et ce pendant l'écriture d'autres colonnes. Il sera question dans la suite de colonne d'écriture et de colonne de lecture. Cela ne désigne pas des colonnes par nature différentes les unes des autres. Une même colonne est successivement une colonne d'écriture puis de lecture et à nouveau d'écriture selon un cycle appelé à se renouveler aussi longtemps que durent l'enregistrement et la lecture. Ainsi lorsqu'il est parlé d'une colonne d'écriture cela signifie que l'on s'intéresse à la fonction d'écriture des cellules 2 de cette colonne. Lorsqu'il est parlé d'une colonne de lecture cela signifie que l'on s'intéresse à la fonction de lecture des cellules 2 de cette colonne. L'échantillonneur représenté figure 9 comporte des moyens 116, 113 appliquant une commande simultanée à toutes les entrées numériques 26 de lecture des cellules 2 d'une colonne 12 de lecture, ladite colonne de lecture étant une colonne 12 qui pendant la durée de lecture ne comporte aucune cellule 2 en cours d'écriture. Dans l'exemple représenté, le synchronisme est assuré par le fait que chacune des entrées 8-1 de chaque colonne 12 de cellules 2, est couplée par une liaison 116 comportant de préférence un retard 113, à toutes les entrées numériques 26 de lecture de cellules 2 d'une et une seule autre colonne. Par exemple comme représenté figure 9, l'entrée 8-1 de la colonne portant le numéro d'ordre j est couplée, par l'intermédiaire d'une liaison 116, à toutes les entrées numériques 26 2872331 35 de lecture de la colonne portant le numéro d'ordre (j-2). De façon générale pour un réseau matriciel à c colonnes, ladite colonne différente dont les entrées numériques 26 de lecture sont toutes couplées à l'entrée 8-1 d'une colonne est décalée, modulo C, de k colonnes d'écriture par rapport à ladite colonne considérée d'écriture. k est un nombre entier supérieur à 1. Ainsi par exemple sur la figure 9 où le réseau 10 comporte 4 colonnes, l'entrée 8-1 de la colonne qui porte le numéro d'ordre j-2 modulo 4, qui est la colonne la plus à gauche de la figure, est couplée aux cellules de la colonne qui porte le numéro d'ordre j, cette colonne étant la seconde à partir de la droite du réseau 10 représenté figure 9. La colonne de lecture est dans cet exemple toujours décalée, modulo 4, de deux numéros d'ordre (k = 2) par rapport à la colonne d'écriture. De préférence les entrées numériques 26 de lecture d'une colonne sont chacune connectées à l'entrée 8-1 d'une autre colonne au travers d'un retard réglable 113 ayant une sortie 112 placée en amont de toutes les entrées numériques 26 de cette autre colonne. Un même décalage temporel est ainsi appliqué entre l'arrivée du signal pointeur de colonne sur une sortie du registre à décalage 6 et le début de lecture de toutes les cellules 2 de la colonne de lecture. Les retards réglables 113 ont une entrée de réglage non représentée permettant, par exemple par application d'une tension, de régler les retards à une valeur souhaitée. De façon préférentielle comme représenté sur la figure 5, les entrées numériques de lecture des 2872331 36 cellules 2 sont au nombre de deux, une première 26a commandant la connexion à la partie chaude 4a du bus de lecture 4, une seconde 26b commandant la connexion à la partie froide 4b de ce même bus de lecture 4. Le fonctionnement en lecture est le suivant: lorsqu'il n'y a pas de retard 113 sur la liaison 116 entre l'entrée de colonne et les entrées numériques 26 de lecture, le même signal pointeur de colonne arrive simultanément sur le bloc de mise en forme 17 de la colonne d'écriture et sur chacune des entrées numériques 26 des cellules de la colonne de lecture. De la sorte pendant que la colonne d'écriture commence à être écrite, les cellules 2 de la colonne de lecture commencent simultanément à être lues. La lecture est initiée par le début, par exemple un front montant, du signal pointeur de colonne et se termine par la fin du signal pointeur de colonne, par exemple un front descendant de ce signal. On dispose ainsi d'une durée sensiblement égale à la période du signal d'horloge commandant le registre à décalage 6 pour lire chacune des cellules 2. Il est clair que dans une période d'initialisation au cours de laquelle on enregistre les premières cellules, les cellules de la colonne de lecture désignées par la colonne d'écriture au travers de la liaison 116 sont vides. La lecture effective ne peut commencer que lorsque k colonnes d'écriture ont été enregistrées. Ensuite l'écriture et la lecture se poursuivent simultanément l'une à l'autre. La lecture se fait k périodes d'horloge après l'écriture. C'est pourquoi pour l'exploitation en temps réel d'un signal analogique on a intérêt à choisir k le 2872331 37 plus petit possible. Le chronogramme de la figure 10 illustre l'exemple représenté figure 9, prenant en compte les impératifs de cette exploitation en temps réel dans lequel k = 2, et fait aussi apparaître l'intérêt du retard 113. Le chronogramme de la figure 10 comporte les lignes a à h. La ligne a représente le signal d'horloge à la fréquence Fp commandant le registre à décalage 6. Les lignes b à f représentent le signal pointeur d'écriture de cellule aux différents instants de sa propagation le long des cellules 2 d'une colonne de rang j. Les lignes b, c, d représentent les durées d'enregistrement des cellules 2 des lignes 1 à 3 respectivement. Les lignes e et f représentent les durées d'enregistrement des cellules 2 des lignes L - 1 et L respectivement, c'est-à-dire des avant dernière et dernière cellules d'une colonne de rang j. Les pointes de flèche marquent les instants d'échantillonnage du signal analogique, c'est-à-dire les instants auxquels la prise d'échantillon analogique se termine. La ligne g représente le signal pointeur d'écriture de cellule appliqué à la cellule 2 de la première ligne de la colonne j+1 consécutive de la colonne j. La ligne h représente la chronologie de lecture de la colonne j. On voit sur la figure 10 que l'enregistrement des cellules 2 de la colonne j n'est pas terminé lorsque commence l'enregistrement des cellules 2 de la colonne j+l. Il n'est donc pas possible de lire simultanément toutes les cellules 2 de la colonne j pendant l'enregistrement de la colonne j +1. Par contre l'enregistrement de la colonne j est terminé lorsque 2872331 38 commence l'enregistrement de la colonne j+2. On voit toutefois sur le chronogramme que la fin de l'enregistrement de la dernière cellule de la colonne j, n'intervient qu'un très court instant avant le début de l'enregistrement de la colonne j+2. Il suffit donc d'une petite variation temporelle dans les durées d'enregistrement des cellules pour que la lecture de la colonne j, qui coïncide avec le début de l'enregistrement de la colonne j+2, ne commence alors que l'enregistrement de la dernière cellule de la colonne j n'est pas terminé. Le retard réglable 113 représenté ligne h de la figure 10 sous forme d'un losange noir a pour but de décaler légèrement le début de la lecture des cellules de la colonne j, après le début de l'enregistrement de la colonne j+2. On est ainsi sûr que l'enregistrement de toutes les cellules de la colonne j est terminé lorsque la lecture de cette colonne commence. L'enregistrement de la colonne j commence à peu près simultanément à la lecture de la colonne j=2, il se termine sensiblement deux périodes d'horloge plus tard, alors que se termine la lecture de la colonne j-1. Il en résulte que sensiblement deux colonnes sont lues pendant la durée allant du début de l'enregistrement de la cellule de la première ligne d'une colonne à la fin de l'enregistrement de la cellule de la dernière ligne de cette même colonne. Pour que la lecture de la colonne de lecture ne perturbe pas l'écriture de la colonne d'écriture il a été jugé préférable d'ajouter une colonne supplémentaire par rapport à la configuration à trois 2872331 39 colonnes qui d'un point de vue théorique serait strictement nécessaire. Ainsi dans le mode préféré de réalisation l'enregistreur lecteur comporte 4 colonnes. Ce nombre de colonnes est considéré comme le plus petit et donc le moins cher à fabriquer et le moins encombrant, capable d'offrir une capacité d'enregistrement et de lecture continue tout en présentant un faible bruit de commutation et une large bande passante. Il a été vu plus haut en relation avec la figure 5 que le commutateur 25 de chaque cellule de lecture 2 est de préférence réalisé sous forme de deux interrupteurs 25a et 25b connectant respectivement les bornes 22a et 22b de la cellule 2 aux bornes 103a et 103b formant ensemble la sortie analogique de lecture 103 de ladite cellule, lesdites bornes 103a et 103b étant elles-mêmes reliées respectivement au bus 4a chaud de lecture et au bus 4b froid de lecture. Il a été vu plus haut que l'invention est particulièrement bien adaptée, non seulement pour une lecture en continu mais aussi pour une conversion numérique en continu. Cet aspect de l'invention sera maintenant expliqué en conjonction avec la figure 9. L'échantillonneur analogique 1 d'enregistrement et de lecture continus représenté figure 9 comporte un bus 4 analogique de lecture par ligne 13 du réseau matriciel 10. Chacun des L bus 4-1, ... 4-L porte un amplificateur de lecture 141. L'amplificateur 141 a une entrée couplée à une extrémité de chacune des divisions 4-1, ... 4-L du bus de lecture 4, en sorte que les données analogiques en sortie de chaque cellule 2 d'une 2872331 40 division de bus sont tamponnées par l'amplificateur présent sur cette ligne. Lorsque l'échantillonneur est utilisé en association avec des CAN, l'invention est relative à un système d'acquisition numérique d'un signal analogique comportant un échantillonneur analogique 1 d'enregistrement et de lecture continus selon l'une de des formes de réalisation décrites cidessus, caractérisé en ce que des convertisseurs analogique/numérique 142 sont couplés de façon univoque en sortie des amplificateurs 141. Ces CAN sont pilotées par la même horloge ou par une horloge synchrone de celle séquençant le registre à décalage 6 de colonnes. Le retard 113 peut aussi être utilisé pour régler les phases relatives des signaux sortant des amplificateurs 141 et de l'horloge des CAN 142. Il n'est pas obligatoire, comme représenté figure 9 qu'un CAN 142 soit couplé en sortie de chaque amplificateur 141 de lecture. Selon la fréquence d'échantillonnage requise pour l'application particulière envisagée, on pourra par exemple ne mettre qu'un CAN par ligne de rang impair, divisant ainsi la fréquence d'échantillonnage par 2. 41 REVENDICATIONS 1. Echantillonneur analogique (1) d'enregistrement et lecture continus de données 5 analogiques relatives à un signal comportant: au moins un bus (5, 5a, 5b) analogique d'écriture portant le signal à enregistrer; au moins un bus (4, 4a, 4b) analogique de lecture portant le signal enregistré et le dirigeant vers des sorties (101) de lecture, - un réseau (10) matriciel de cellules (2) de capture, d'enregistrement et de lecture rangées en L lignes (13) ou paires de lignes et C colonnes (12), L et C désignant des nombres entiers positifs, chacune des cellules (2) ayant au moins une entrée (3, 3a, 3b) analogique couplée audit au moins un bus (5, 5a, 5b) analogique d'écriture, au moins une entrée numérique (23, 23a, 23b) de commande d'écriture, au moins une entrée numérique (26, 26a, 26b) de commande de lecture, et au moins une sortie analogique (103, 103a, 103b) reliée au bus analogique (4, 4a, 4b) de lecture, chacune des colonnes (12) ayant une entrée (8-1) de colonne (12) couplée à au moins une entrée numérique (11-1) d'écriture de chaque cellule (2) de ladite colonne (12) ; un registre à décalage (6) ayant une entrée (7) pour recevoir un signal d'horloge, une entrée (104) pour l'initialiser et une pluralité de sorties (8) décalées couplées aux entrées (8-1) de colonnes (12) du réseau matriciel (10) ; 2872331 42 l'échantillonneur comportant pour chaque colonne (12), une ligne à retard (9) associée ayant une entrée (8-1) de la ligne à retard (9) et des sorties (11) successives décalées en nombre égal ou supérieur au nombre L de lignes (13) du réseau matriciel (10), l'entrée (8-1) de la ligne à retard (9) constituant l'entrée de colonne (12), l'entrée (8-1) de colonne (12) étant couplée à chacune des entrées numériques (11-1) d'écriture des cellules (2) de la colonne (12) par l'intermédiaire de ladite ligne à retard (9), chaque sortie (11) de la ligne à retard étant couplée respectivement à l'une des au moins une entrée numérique d'écriture (11-1) d'une cellule (2) de ladite colonne (12), échantillonneur analogique (1) caractérisé en ce qu'il comporte des moyens (116, 113) permettant d'appliquer simultanément à l'écriture d'une colonne (12) une commande de lecture à toutes les entrées numériques (26) de lecture des cellules (2) d'une colonne (12) de lecture, ladite colonne de lecture étant une colonne (12) qui pendant la durée de lecture ne comporte aucune cellule (2) en cours d'écriture. 2. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon la revendication 1 caractérisé en ce que les moyens (116, 113) appliquant une commande de lecture à toutes les entrées numériques (26) de lecture des cellules (2) d'une colonne (12) de lecture comportent des moyens de synchronisation entre l'arrivée du signal pointeur de colonne d'écriture sur une entrée (8-1) de colonne (12) et l'application de la 2872331 43 commande de lecture aux entrées numériques (26) de lecture des cellules (2) d'une colonne (12) de lecture. 3. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon l'une des revendication 1 ou 2 caractérisé en ce que les moyens (116, 113) appliquant une commande de lecture à toutes les entrées numériques (26) de lecture des cellules (2) d'une colonne (12) de lecture, comportent une liaison de couplage (116, 113) entre chaque sortie (8) du registre à décalage (6) et chacune des entrées numériques (26, 26a, 26b) de lecture des cellules (2) d'une et une seule colonne (12) de lecture différente de ladite colonne d'écriture considérée. 4. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon l'une des revendication 1 à 3 caractérisé en ce que ladite colonne de lecture est décalée, modulo C, de k colonnes par rapport à ladite colonne recevant le pointeur de colonne d'écriture. 5. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon la revendication 4 caractérisé en ce que le nombre entier k est égal à 2. 6. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon l'une des revendications 1 à 5 caractérisé en ce que le nombre entier C de colonne (12) est égal à 4. 7. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données 2872331 44 analogiques selon l'une des revendications 1 à 6 caractérisé en ce que les moyens (116, 113) de synchronisation entre l'arrivée du signal pointeur de colonne d'écriture sur une entrée (8-1) de colonne (12) et l'application de la commande de lecture aux entrées numériques (26) de lecture des cellules (2) d'une colonne (12) de lecture comportent un retard réglable (113) ayant le même effet de décalage temporel entre la sortie du signal pointeur de colonne d'écriture et chacune desdites entrées numériques de lecture. 8. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon l'une des revendications 1 à 7 caractérisé en ce que le réseau (10) matriciel de cellules (2) d'enregistrement et de lecture est replié sur lui-même, le registre à décalage (6) comportant un coude (63) à 180 formant ainsi une partie (61) aller située avant le coude (63) et une partie (62) retour située après le coude (63), des colonnes (12) et leurs lignes à retard (9) associées couplées à des sorties (8) du registre à décalage (6) situées sur la partie (62) retour étant intercalées entre des colonnes (12) et leurs lignes à retard (9) associées couplées à des sorties (8) du registre à décalage (6) situées sur la partie (61) aller. 9. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon l'une des revendications 1 à 8 caractérisé en ce que chaque sortie (8) du registre à décalage (6) est couplée à l'entrée (8-1) des lignes à 2872331 45 retard (9) au travers d'un bloc (17) de mise en forme d'une impulsion. 10. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon l'une des revendications 1 à 9 caractérisé en ce que le bus (5) analogique d'entrée est divisé pour alimenter des divisions (5-1, . . .5-L), chaque division correspondant à une ligne (13) du réseau matriciel (10), et chacune de ces divisions (5- 1, ... 5-L) portant un amplificateur suiveur (14). 11. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon l'une des revendications 1 à 10 caractérisé en ce que chaque ligne à retard (9) est composée d'une série de retards élémentaires (92) à raison de un retard élémentaire par ligne du réseau matriciel (10), au moins une sortie numérique de chaque retard élémentaire (92) étant couplée à une entrée numérique d'écriture d'une cellule (2). 12. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon la revendication 11 caractérisé en ce que chaque retard élémentaire (92) est composé de deux demi-retards élémentaires (93, 94) placés en série, un premier (93) et un second (94) chaque demi-retard élémentaire (93, 94) ayant une sortie couplée à une entrée numérique (11-1a, 11-1b) d'écriture d'une cellule (2) 13. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon l'une des revendications 11 ou 12 2872331 46 caractérisé en ce qu'il comporte au moins pour une ligne (9) à retard associée à une colonne (12) ou pour une ligne (91) à retard supplémentaire un comparateur de phase (30) recevant sur une première entrée (18) un signal en provenance de ladite ligne à retard (9, 91) et sur une seconde entrée (19) un signal de référence, une sortie dudit comparateur de phase (30) étant couplée à une pompe de charge (32) dont une sortie (33) est couplée à des moyens commandant une tension de réglage des retards élémentaires (92). 14. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon l'une des revendications 11 ou 12 caractérisé en ce qu'il comporte pour chaque ligne (9) à retard associée à une colonne (12) un comparateur de phase (30) recevant sur une première entrée (18) un signal en provenance de ladite ligne à retard (9) et sur une seconde entrée (19) un signal de référence, une sortie dudit comparateur de phase (30) étant couplée à une pompe de charge (32) dont une sortie (33) est couplée à des moyens commandant une tension de réglage des retards élémentaires (92) de ladite ligne à retard (9). 15. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon l'une des revendications 10 à 14 caractérisé en ce que chaque cellule (2) du réseau comporte une capacité (22) ayant deux bornes une première (22a) et une seconde (22b), la première borne (22a) étant couplée par l'intermédiaire d'un premier interrupteur commandable d'écriture (21a) appartenant à 2872331 47 des moyens de commutation (21) d'écriture à une division (5-1, 5-2, ... 5L) du bus (5) d'écriture et par l'intermédiaire d'un premier interrupteur commandable de lecture (25a) appartenant à des moyens de commutation (25) de lecture à une division (4-1, 4- 2, ... 4L) du bus (4) de lecture, la seconde borne (22b) étant couplée par l'intermédiaire d'un second interrupteur commandable (21b) d'écriture appartenant aux dits moyens de commutation (21) d'écriture, à une partie retour (5b) du bus (5) d'écriture à potentiel constant, une commande (23a, 23b) de chacun de ces interrupteurs d'écriture (21a, 21b) étant couplée à des entrées numériques d'écriture de chacune des cellules (2), et par l'intermédiaire d'un second interrupteur commandable (25b) de lecture appartenant aux dits moyens de commutation (25) de lecture, à une partie retour (4b) du bus (4) de lecture à potentiel constant, une commande (26a, 26b) de chacun de ces interrupteurs de lecture (25a, 25b) étant couplée à des entrées numériques de lecture de chacune des cellules (2) 16. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon la revendication 15 caractérisé en ce que le second interrupteur (21b) d'écriture appartenant aux dits moyens de commutation (21) d'écriture, de chaque cellule (2) a son entrée de commande connectée à un retard élémentaire ou demi-retard élémentaire de la ligne à retard (9) qui est situé en amont d'une sortie d'un retard élémentaire (92) ou demi-retard élémentaire (93, 94) auquel est connectée une entrée de commande 2872331 48 d'écriture du premier interrupteur (21a) appartenant aux dits moyens de commutation (21) d'écriture. 17. Echantillonneur analogique (1) d'enregistrement et de lecture continus de données analogiques selon l'une des revendications 15 ou 16 caractérisé en ce que le premier interrupteur (21a) d'écriture appartenant aux dits moyens de commutation (21) d'écriture est formé par deux transistors branchés en parallèle un transistor NMOS et un transistor PMOS. 18. Echantillonneur analogique (1) d'enregistrement et de lecture continus selon l'une des revendications 1 à 17 caractérisé en ce qu'il comporte deux bus analogiques d'entrée, un premier destiné à être connecté à une source du signal à échantillonner à une première polarité, un second destiné à être connecté à un inverseur de polarité recevant le signal à échantillonner et délivrant un signal à échantillonner à une seconde polarité inverse de la première, les deux bus analogiques d'entrée étant divisés pour alimenter des divisions, chaque division correspondant à une ligne du réseau matriciel et chacune de ces divisions portant un amplificateur suiveur (14), les lignes étant arrangées en paires de lignes, chaque paire de lignes comportant une ligne du réseau matriciel de rang impair et une ligne du réseau matriciel de rang pair, les lignes d'une paire ayant des rangs consécutifs, chaque ligne de rang impair ayant ses cellules couplées à une division du bus portant le signal de première polarité et chaque ligne de rang pair ayant ses cellules couplées à une division du bus portant le signal de seconde polarité. B 14827 GB 2872331 19. Echantillonneur analogique (1) d'enregistrement et de lecture continus selon l'une des revendication 1 à 18 caractérisé en ce qu'il comporte un bus (4) analogique de lecture par ligne (13) du réseau matriciel (10), chacun de ces L bus (4-1, ... 4- L) portant un amplificateur de lecture (141). 20. Système d'acquisition numérique d'un signal analogique comportant un échantillonneur analogique (1) d'enregistrement et de lecture continus selon la revendication 19 caractérisé en ce que des amplificateurs de lecture (141) sont chacun couplés de façon univoque à un convertisseur analogique/numérique (142). 21. Système d'acquisition numérique d'un signal analogique selon la revendication 20 caractérisé en ce que chacun des convertisseurs analogique/numérique (142) a une entrée d'horloge connectée à une borne commune, elle-même couplée à l'entrée d'horloge du registre à décalage (6) . 22. Procédé d'enregistrement et de lecture continus de données analogiques relatives à un signal au moyen d'un échantillonneur analogique (1) selon l'une des revendications 1 à 19 caractérisé en ce que pendant la période d'horloge correspondant à l'échantillonnage successif des L cellules d'une colonne d'écriture, on lit simultanément les L cellules d'une colonne de lecture enregistrée précédemment. 23. Procédé selon la revendication 22 d'enregistrement et de lecture continus de données analogiques relatives à un signal analogique au moyen d'un échantillonneur analogique (1) selon l'une des B 1487 GB revendications 1 à 19 caractérisé en ce que les contacts d'écriture de chaque cellule sont commandés par un signal pointeur d'écriture de cellule ayant un front montant et un front descendant formé à partir d'un signal pointeur de colonne présent dans le registre à décalage (6), et en ce que les fronts montant et descendant du signal pointeur d'écriture de cellule commandent l'un le début de l'enregistrement, l'autre la fin de l'enregistrement, et en ce que la durée séparant les fronts montant et descendant du signal pointeur d'écriture de cellule est légèrement inférieure à la période d'horloge commandant le registre à décalage (6). 24. Procédé selon l'une des revendications 22 ou 23 d'enregistrement et de lecture continus de données analogiques relatives à un signal au moyen d'un échantillonneur analogique (1) selon la revendication 12 caractérisé en ce que le front de l'impulsion commandant la fin de l'enregistrement d'une cellule commande tout d'abord une entrée numérique ouvrant un contact de ladite cellule d'enregistrement avec le bus retour puis après un décalage temporel une entrée numérique ouvrant un contact de la cellule d'enregistrement avec le bus porteur du signal. 25. Procédé de conversion analogique numérique continue d'un signal analogique consistant à échantillonner et enregistrer séquentiellement ledit signal analogique dans des cellules d'une colonne j d'un réseau matriciel comportant C colonnes de cellules et, lorsque l'enregistrement de toutes les cellules de ladite colonne j est terminé, à présenter à des convertisseurs analogique/numérique chacun des échantillons enregistrés dans les cellules de cette même colonne j, alors que l'on est en train d'enregistrer de façon séquentielle ledit signal analogique dans des cellules de colonnes différentes de ladite colonne j.