Brevet FR2870381A1 — publié le 20051118

La présente invention concerne de façon générale un dispositif de mémoire flash, et plus particulièrement un circuit et un procédé pour commander une tension survoltée. Il y a de façon générale trois modes de fonctionnement dans une mémoire flash, c'est-à-dire lecture, programmation et effacement. En fonction du type de mémoire flash, chaque mode utilise de façon caractéristique une tension de polarisation différente. Par exemple, une mémoire flash du type à cellule à grille divisée est programmée en utilisant une injection de porteurs chauds du côté de la source, qui injecte un courant de programmation dans la cellule de mémoire à partir de la source vers le drain. On utilise une tension survoltée pour fournir le courant de programmation. La tension survoltée est de façon caractéristique supérieure à la tension exigée pour une opération de lecture de données. On utilise une tension différente pour générer un champ électrique suffisant pour une opération d'effacement. La figure 1 montre un réseau de cellules de mémoire flash à grille divisée classique. Les cellules de la mémoire flash ont une valeur de données "1" lorsqu'elles sont laissées non programmées. Pour programmer des données "0" dans une cellule de mémoire, comme dans (M5), la ligne de source (SL) est connectée à la tension survoltée (VPP), et la ligne de mot (WL2) est connectée à une tension survoltée légèrement inférieure. La ligne de bi: (BL1) est connectée à un niveau logique "0", et le transistor série (Pl) est débloqué par une tension d'activation en (Al). Avec les tensions appliquées ci-dessus, la cellule de mémoire (M5) est placée à l'état conducteur, et le courant de programmation (I) circule de la source (SL) vers la ligne de bit (BL1). Les porteurs chauds qui sont générés par le courant de programmation (I) sont injectés dans la grille divisée et programment la cellule de mémoire (M5). Du fait qu'un grand nombre de cellules sont connectées en commun à la ligne de source, si de nombreuses cellules 2870381 2 doivent être programmées simultanément avec des données "0", le courant de programmation total doit être augmenté, et le niveau de tension sur la ligne de source (SL) peut être abaissé à cause de la charge élevée. La tension survoltée (VPP) appliquée à la ligne de source (SL) doit être augmentée pour tenir compte de cette condition. Cependant, si la tension survoltée (VPP) est augmentée, un niveau de courant d'injection supérieur à ce qui est nécessaire circule lorsqu'il est nécessaire de programmer un plus petit nombre de cellules de mémoire qui doivent être programmées avec des données "0". Dans un tel cas, les cellules de mémoire programmées sont soumises à un niveau de contrainte plus élevé à cause de la tension survoltée (VPP) et du courant de programmation élevés. La durée de vie de fonctionnement des cellules de mémoire soumises à des contraintes peut être raccourcie. La figure 2 montre un circuit de génération de tension survoltée classique pour fournir une tension survoltée VPP. Le circuit de génération de tension survoltée 200 comprend une partie de survoltage de tension 21, qui comporte à son tour un oscillateur 211 et un circuit de pompage 213. Le circuit de pompage 213 fournit en sortie une tension survoltée VPP à des divers niveaux, lorsqu'il oscille sous l'action de l'oscillateur 211, et fournit en sortie un niveau haut prédéterminé lorsque l'oscillateur est bloqué et la pompe de charge (non représentée) dans le circuit de pompage est arrêtée. Une partie détectée de la tension survoltée VPP est fournie en sortie comme un signal VDET, par l'intermédiaire d'un détecteur de niveau 23. Lorsque le signal VDET détecté est supérieur à une tension de référence VREF, le signal HVDET est à un niveau haut, et la sortie OSC de l'oscillateur 211 est bloquée, et la sortie de la porte NON-OU (212) est au niveau logique "0". Le pompage de charge dans le circuit de pompage 213 est arrêté et VPP est fournie en sortie à un niveau haut prédéterminé. En utilisant le circuit de 2870381 3 génération de tension survoltée classique, la commande de tension survoltée est effectuée de manière grossière, sous la dépendance de la rétroaction d'une partie de la tension survoltée détectée grossièrement. Avec un tel circuit de génération de tension survoltée classique, des cellules individuelles d'un réseau de cellules de mémoire peuvent encore être soumises à un niveau de contrainte inutile, à cause d'un courant d'injection élevé, lorsqu'il y a des différences dans le nombre de cellules à programmer avec des données "0", entre un réseau de cellules et le suivant. Il existe donc un besoin portant sur un circuit et un procédé pour commander une tension survoltée, pour fournir un courant de programmation qui convient pour des quantités variables de cellules à programmer. Il est proposé un circuit prévu pour l'utilisation dans un dispositif de mémoire, comprenant un détecteur de niveau qui reçoit une multiplicité de signaux d'entrée de programmation, détecte lesquels des signaux d'entrée de programmation sont actifs, et fournit en sortie des signaux détectés de poids variable, en fonction du nombre de signaux d'entrée de programmation qui sont a:tifs; un générateur de signal qui reçoit les signaux détectés provenant du détecteur de niveau et fournit en sortie un signal généré ayant un niveau de tension variable proportionnel au poids variable des signaux détectés; et un élévateur de tension qui commande un niveau de tension d'une source de polarisation sur la base du signal généré. Dans le circuit, le détecteur de niveau comprend: une multiplicité de transistors d'entrée qui reçoivent la multiplicité respective de signaux d'entrée de programmation; et un premier réseau de résistances qui est connecté à la multiplicité de transistors d'entrée pour fournir en sortie sur chacun d'une multiplicité de noeuds de réseau une fraction d'une tension fixée dépendant du nombre de signaux d'entrée de programmation qui sont actifs. 2870381 4 Le circuit comprend en outre un comparateur qui est connecté à la multiplicité de noeuds de réseau, compare les niveaux de tension aux noeuds de réseau avec une tension de référence, et fournit en sortie les signaux détectés de poids variable, sur la base des niveaux de tension aux noeuds de réseau. Dans le circuit, le générateur de signal comprend une multiplicité de transistors de réception qui reçoivent les signaux détectés respectifs, les transistors de réception étant connectés à un second réseau de résistances qui est polarisé par la source de polarisation, et le second réseau de résistances ayant un noeud qui fournit en sortie le signal généré. Dans le circuit, l'élévateur de tension comprend un comparateur qui compare le niveau de tension du signal généré avec une tension de référence, pour fournir en sortie un signal comparé qui, à un niveau, provoque une augmentation de la tension de la source de polarisation et, à un autre niveau, n'augmente pas la tension de la source de polarisation. Dans le circuit, la mémoire est une mémoire flash. Dans le circuit, la mémoire flash est de l'un d'un type à grille divisée et d'un type à grille empilée. Dans le circuit, la source de polarisation est utilisée pour fournir du courant pour programmer la mémoire flash. Dans le circuit, le niveau de tension de la source de polarisation est augmenté proportionnellement lorsque le nombre d'entrées de programmation qui sont actives augmente. Il est également proposé un procédé pour commander une source de polarisation dans un dispositif de mémoire, comprenant la réception d'une multiplicité de signaux d'entrée de programmation; la génération de signaux détectés de poids variable, sous la dépendance du nombre de signaux d'entrée de programmation qui sont actifs; la 2870381 5 génération d'un signal généré ayant un niveau de tension variable proportionnel au poids variable des signaux détectés; et la commande d'un niveau de tension de la source de polarisation d'après le signal généré. Le procédé comprend en outre la réception, sur une multiplicité de transistors d'entrée, de la multiplicité respective de signaux d'entrée de programmation, les transistors d'entrée étant connectés à un réseau de résistances pour fournir en sortie sur chacun d'une multiplicité de noeuds de réseau une fraction d'une tension fixée dépendant du nombre de signaux d'entrée de programmation qui sont actifs. Le procédé comprend en outre la comparaison des niveaux de tension aux noeuds de réseau avec une tension de référence, et la génération des signaux détectés de poids variable sur la base des niveaux de tension aux noeuds de réseau. Le procédé comprend en outre la réception des signaux détectés respectifs, à une multiplicité de transistors de réception, les transistors de réception étant connectés à un réseau de résistances qui est polarisé par la source de polarisation, le réseau de résistances ayant un noeud qui fournit en sortie le signal généré. Le procédé comprend en outre la comparaison du niveau de tension du signal généré avec une tension de référence, pour fournir en sortie un signal comparé qui, à un niveau, provoque une augmentation de la tension de la source de polarisation et, à un autre niveau, n'augmente pas la tension de la source de polarisation. Dans le procédé, la mémoire est une mémoire flash. Dans le procédé, la mémoire flash est de l'un d'un type à grille divisée et d'un type à grille empilée. Dans le procédé, la source de polarisation est utilisée pour fournir du courant pour programmer la mémoire flash. 2870381 6 Dans le procédé, le niveau de tension de la source de polarisation est augmenté proportionnellement: lorsque le nombre d'entrées de programmation qui sont actives augmente. Selon un autre aspect de l'exposé, il est proposé un circuit prévu pour l'utilisation dans un dispositif de mémoire, comprenant un moyen pour recevoir une multiplicité de signaux d'entrée de programmation, détecter lesquels des signaux d'entrée de programmation sont actifs, et fournir en sortie des signaux détectés de poids variable en fonction du nombre de signaux d'entrée de programmation qui sont actifs; un moyen pour recevoir les signaux détectés et fournir en sortie un signal généré ayant un niveau de tension variable proportionnel au poids variable des signaux détectés; et un moyen pour commander le niveau de tension d'une source de polarisation d'après le signal généré. Dans le circuit, la mémoire est une mémoire flash. Dans le circuit, la mémoire flash est de l'un d'un type à grille divisée et d'un type à grille empilée. Dans le circuit, la source de polarisation est utilisée pour fournir du courant pour programmer la mémoire flash. Dans le circuit, le niveau de tension d= la source de polarisation est augmenté proportionnellement lorsque le nombre d'entrées de programmation qui sont actives augmente. Un circuit prévu pour l'utilisation dans un dispositif de mémoire comprend un dispositif de mesure d'entrée qui reçoit une multiplicité de signaux d'entrée de programmation et fournit en sortie un signal généré ayant un niveau de tension variable, en réponse à la multiplicité de signaux d'entrée de programmation qui sont actifs; et un élévateur de tension qui commande un niveau de tension d'une source de polarisation sur la base du signal généré. Dans le circuit, la mémoire est une mémoire flash. 2870381 7 Dans le circuit la mémoire flash est de l'un d'un type à grille divisée et d'un type à grille empilée. Dans le circuit, la source de polarisation est utilisée pour fournir du courant pour programmer la mémoire flash. Dans le circuit, le niveau de tension de la source de polarisation est augmenté proportionnellement: lorsque le nombre d'entrées de programmation qui sont actives augmente. D'autres caractéristiques et avantages de la présente invention seront mieux compris à la lecture de la description détaillée qui va suivre d'exemples de modes de réalisation, se référant aux dessins annexés, dsns lesquels des éléments semblables sont désignés par des numéros de référence semblables. La figure 1 montre un réseau de celluleE de mémoire flash à grille divisée classique. La figure 2 montre un circuit de génération de tension survoltée classique pour fournir une tension survol=ée. La figure 3 montre un circuit de génération de tension survoltée conforme à un mode de réalisation de la présente invention. La figure 4 est un schéma synoptique dl détecteur de niveau 331 de la figure 3. La figure 5 est un schéma d'un exemple de générateur de signal 333 conforme à un mode de réalisation de la présente invention. La figure 6 montre le fonctionnement du circuit détecteur 33 pour un cas dans lequel le nombre de DONNEES 30 devant être programmées à "0" est 32. La figure 7 montre le fonctionnement du circuit détecteur 33 pour un cas dans lequel le nombre de DONNEES devant être programmées à "O" est 24. La figure 8 montre le fonctionnement du circuit 35 détecteur 33 pour un cas dans lequel le nombre de DONNEES devant être programmées à "O" est 16. 2870381 8 La figure 9 montre le fonctionnement du circuit détecteur 33 pour un cas dans lequel le nombre de DONNEES devant être programmées à "0" est 8. La figure 10 montre un résultat de simulation des tensions VPP1, la tension survoltée de la structure classique; VSL1, la tension de ligne de source de la structure classique (variable) ; VPP2, la tension survoltée fournie par un circuit de la présente invention; et VSL2, la tension de ligne de source fournie à un circuit de la présente invention. La figure 3 montre un circuit de génération de tension survoltée conforme à un mode de réalisation de la présente invention. Le circuit de génération de tension survoltée 300 comprend un circuit de commande de pompe 31 et un circuit de détection de tension survoltée et de signal d'entrée de programmation (qu'on appelle ci-après "circuit détecteur") 33. Le circuit de commande de pompe 31 comprend un oscillateur 311 pour fournir un signal d'oscillation à un circuit de pompage 313, pour fournir en sortie une tension survoltée VPP à des niveaux variables. Le signal d'oscillation émis par l'oscillateur 311 peut être bloqué dans une porte NON-OU 312 par un signal d'entrée de niveau haut provenant de l'anplificateur opérationnel 314 en HVDET. Les signaux d'entrée de l'amplificateur 314 sont la tension de référence VREF et le signal de détection de survoltage VDET émis par le circuit détecteur 33. Le circuit détecteur 33 comprend un détecteur de niveau 331 et un générateur de signal 333. Le détecteur de niveau 331 reçoit des données d'entrée DONTNEES(0) à DONNEES(n) et fournit en sortie des signaux DET(x), représentant un poids du nombre de signaux DONNEESO à DONNEESn à programmer. Le générateur de signal 333 reçoit les signaux DETx et fournit en sortie le signal de détection de survoltage VDET qui est proportionnel au poids des signaux DETx et au niveau de la tension survoltée VPP. 2870381 9 Lorsque le signal VDET est supérieur à VREF, le signal HVDET qui est émis par le comparateur 314 a un niveau haut pour bloquer le signal de sortie OSC provenant de l'oscillateur 311. Dans un tel cas, la sortie d'une porte NON-OU (312) est le niveau logique "0", et le pompage de charge est arrêté et VPP est fixée à un niveau de non-pompage prédéterminé. La figure 4 est un schéma synoptique du détecteur de niveau 331 de la figure 3. Le détecteur de niveau 331 comprend un générateur de tension de détection 41 et un circuit de comparaison 43. Le générateur de tension de détection 41 détecte les données d'entrée DONNEESO à DONNEESn (dans ce mode de réalisation, n 31), par l'utilisation de transistors NMOS NM(0) à NM(n), avec leurs grilles connectées à des entrées DONNEESO à DONNEESn correspondantes, leurs drains connectés en commun au noeud N et leurs sources connectées à la masse ou VSS. Sous l'effet de la réception d'un signal actif sur son entrée de grille, chacun des transistors NMO à NMn présente une moindre résistance au noeud N, par rapport à la masse ou Vss. Par conséquent, si un grand nombre de cellules doivent être programmées, un grand nombre de transistors NMO à NMn seront présents avec une faible résistance, et en parallèle la résistance présentée au noeud N est encore àbaissée ou proche de zéro. La tension de polarisation VDD est connectée au noeud N à travers une série de résistances RZ, RY, RX et RW, et le transistor PM1. Les valeurs de résistances pour RZ, RY, RX et RW sont de préférence de 1 kS2, 1 kS2, 2 kS2 et 10 kS2. Avec un tel réseau de transistors et de résistances, des tensions de détection DETI1, DETI2, DETI3 sont générées à des noeuds répartis entre les résistances série RZ, RY, RX et RW, pour représenter un poids qui varie en fonction du nombre de signaux actifs parmi les données DONNEESO à DONNEESn. Par exemple, DONNEES "0" (Aug.) => blocage NMOS (Aug.) => IDET (Dim.) => Tension de DETIl DETI3 (Aug.). 2870381 10 Le circuit de comparaison 43 ccmprend un amplificateur 431 et un circuit de décalage de niveau 433. L'amplificateur 431 reçoit les tensions de détection (DET1 à 3) et la tension de référence VREF pour la comparaison et fournit en sortie un signal au circuit de décalage de niveau 433, la tension VPP étant également appliquée en entrée pour constituer une référence pour un décalage et une émission corrects de signaux (DETO1 -- DETO3). Données "0" (Aug.) => Tension de DETI1 DETI3 > VREF => Sortie au niveau logique haut (DETO1 - DETO3). Par exemple, Données "0" (Dim.) => Tension de DETI1 - DETI3 Sortie au niveau logique bas (DETO1 - DETO3). La figure 5 est un schéma d'un exemple de générateur de signal 333 conforme à un mode de réalisation de la présente invention. Le générateur de signal 333 comprend des transistors PMOS, PM2, PM3 et PM4, pour recevoir respectivement DETO1, DETO2 et DETO3, émis par le détecteur de niveau 331. Les transistors PM2 à PM4 sont connectés à leur tour à des transistors respectifs RTa, RTb et RTc. Lorsqu'il y a un grand nombre de DONNEES à programmer à "0", un grand nombre des transistors NMO à NMn sont bloqués pour présenter une résistance élevée au noeud N. DETO1, 02, 03 sont au niveau logique haut, PM2, 3, 4 sont bloqués, un courant circule à travers toutes les résistances (chemin A), et VDET est proche de VSS ou à un niveau de tension bas. Lorsqu'il y a un petit nombre de DONNEES à programmer à "0", DETO1, 2, 3 sont au niveau logique bas, PM2, 3, 4 sont débloqués, un courant circule à travers les transistors et les résistances RT et RB (chemin B), et VDET est plus proche de la tension survoltée VPP où ,à un niveau plus élevé. On peut voir que même avec la tension survoltée VPP maintenue constante, le signal de détection de tension VDET est changé proportionnellement aux donnéeE d'entrée DONNEESO à DONNEESn. 2870381 11 La figure 6 montre le fonctionnement du circuit détecteur 33 pour un cas dans lequel le nombre de DONNEES à programmer à "0" est 32. Tous les transistors [TMOS (NMO NM31) sont bloqués. Tous les signaux détectés (DETI1, 2, 3) ont un niveau supérieur à VREF. Tout signal d=_ sortie du détecteur de niveau est haut. Tous les transistors PMOS (PM2, 3, 4) sont bloqués. Le signal de détection de tension VDET est le plus bas compte tenu du réseau de résistances auquel il est connecté. La tension de VDET peut être représentée par: {RB/(RTa + RTb + RTc + RT + RB)}*VPP = VDET (1) Si le signal VDET est supérieur à VREF, la pompe de charge est arrêtée. La tension survoltée VPP est fixée par ce qui suit. {RB/(RTa + RTb + RTc + RT + RB)}*VPP = VDET VREF (2) On a alors, VPP = {(RTa + RTb + RTc + RT + RB)/RB}*VREF (3) Conformément à cet exemple, avec la totalité des 32 cellules à programmer, un niveau élevé de courant de programmation est nécessaire, et une tension survoltée VPP élevée est nécessaire. ici, VPP est fixée au niveau de survoltage le plus élevé. La figure 7 montre le fonctionnement du circuit détecteur 33 pour un cas dans lequel le nombre de DONNEES à programmer à "0" est vingt-quatre (24). 24 de DONNEESO à DONNEESn sont à un niveau bas et les 24 transistors NMOS correspondants, NMO à NMn sont bloqués. 8 des transistors NMOS NMO à NMn sont laissés conducteurs pour donner une résistance relativement faible au n ud N. DETI1 et DETI2 sont plus élevées que VREF, et DETI3 est plus faible que VREF. DETO1 et DETO2 sont à un niveau haut, et:JETO3 est à un niveau bas. Un seul transistor PMOS (PM4) est débloqué. 12 La tension de VDET est: {RB/(RTa + RTb + RT + RB)}*VPP = VDET (4) Si le signal VDET est supérieur à VREF, le pompage de charge est arrêté et VPP est fixée. {RB/(RTa + RTb + RT + RB)}*VPP = VDET ≥ VREF (5) On a alors, VPP = {(RTa + RTb + RT + RB)/RB}*VREF (6) Conformément à cet exemple, avec 24 cellules à programmer, une tension de survoltage VPP sensiblement plus élevée, mais non la plus élevée, est nécessaire, et elle est fournie en conformité avec le réseau de division de tension, comme indiqué dans l'Equation (6). La figure 8 montre le fonctionnement du circuit détecteur 33 pour un cas dans lequel le nombre de DONNEES à programmer à "0" est 16. 16 transistors NMOS sont bloqués. 16 transistors NMOS sont placés à l'état conducteur. DETI1 est plus élevée que VREF, et DETI2 et DETI3 sont plus basses que VREF. DETO1 est à un niveau haut et DETO2 et DETO3 sont à un niveau bas. Un seul transistor PMOS (PM2) est bloqué. La tension de VDET est: {RB/(RTa + RT + RB)}*VPP = VDET (7) {RB/(RTa + RT + RB)}*VPP = VDET ≥ VREF (8) Si le signal VDET est supérieur à VREF, le pompage de charge est arrêté. La tension survoltée VPP est; fixée à : VPP = {(RTa + RT + RB)/RB}*VREF (9) Avec 16 cellules à programmer, la tension survoltée doit être en position médiane entre ses niveaux de tension le plus élevé et le plus bas, comme représenté par l'Equation (9). La figure 9 montre le fonctionnement du circuit détecteur 33 pour un cas dans lequel le nombre d DONNEES à programmer à "0" est égal à 8. 2870381 13 Huit des transistors NMOS NM0 à NMn sont bloqués. 24 des transistors NMOS restent conducteurs. Tous les signaux détectés (DETI1, 2, 3) sont inférieurs VREF. Tous les signaux de sortie DETO1 à 03 du détecteur dE niveau 331 sont au niveau bas. Tous les transistors PMOS (PM2, 3, 4) sont débloqués. La tension de VDET est: {RB/(RT + RB)}*VPP = VDET (10) Si le signal VDET est supérieur à VREF, le pompage 10 de charge est arrêté {RB/ (RT + RB) } *VPP = VDE1 ≥ VREF La tension survoltée VPP est fixée à : VPP = {(RT + RB)/RB}*VREF (12) Conformément à ce mode de réalisation de l'invention, la tension survoltée VPP est à un niveau bas pour fournir le courant de programmation pour huit cellules. La figure 10 montre un résultat de sim.ilation des tensions VPP1, la tension survoltée de la structure classique; VSL1, la tension de ligne de source de structure classique (variable) ; VPP2, la tension survoltée fournie par un circuit de la présente invention; et VSL2, la tension de ligne de source fournie à un circuit de la présente invention. On peut voir que dans le circuit de survoltage classique, la tension survoltée VPP reste presque constante, indépendamment du nombre de DONNEES à programmer à "0", tandis que la tension de lign de source SL1 est diminuée lorsque le nombre de DONNEES à programmer à "0" augmente. Conformément à la présente invention, on observe l'inverse, c'est-à-dire que la tension survoltée VPP2 augmente lorsque le nombre de DONNEES à programmer à "0" augmente, tandis que la tension de ligne de source SL2 reste constante. 2870381 14 Après que des exemples de modes de réalisation de la présente invention ont été ainsi été décrits, on notera que l'invention définie par les revendications annexées ne doit pas être limitée par des détails particuliers présentés dans la description ci-dessus d'exemples de modes de réalisation, du fait que de nombreux changements de l'invention, apparaissant aisément, sont possibles sans sortir de l'esprit ou du cadre de l'invention telle qu'elle est revendiquée ci-après. 2870381 15 REVENDICATIONS 1. Circuit pour l'utilisation dans un dispositif de mémoire, caractérisé en ce qu'il comprend: un détecteur de niveau (331) qui reçoit une multiplicité de signaux d'entrée de programmation (DONNEESO, ... DONNEES31), détecte lesquels des signaux d'entrée de programmation sont actifs, et fournit en sortie des signaux détectés (DETO1, ... DETO3) de poids variable, en fonction du nombre de signaux d'entrée de programmation qui sont actifs; ur.. générateur de signal (333) qui reçoit les signaux détectés (DETO1, DETO3) provenant du détecteur de niveau (331) et: fournit en sortie un signal généré (VDET) ayant un niveau de tension variable proportionnel au poids variable des signaux détectés (DETO1, ... DETO3) ; et un élévateur de tension (31) qui commande un niveau de tension d'une source de polarisation sur la base du signal généré. 2. Circuit selon la revendication 1, caractérisé en ce que le détecteur de niveau (331) comprend une multiplicité de transistors d'entrée (NMO, .. . NM31) qui reçoivent la multiplicité respective de signaux d'entrée de programmation (DONNEESO, ... DONNEES31) ; et un premier réseau de résistances (RW, RX, RY, RZ) qui est connecté à la multiplicité de transistors d'entrée pour fournir en sortie sur chacun d'une multiplicité de noeuds de réseau une fraction (DETI1, ... DETI3) d'une tension fixée, dépendant du nombre de signaux d'entrée de programmation (DONNEESO, DONNEES31) qui sont actifs. 3. Circuit selon la revendication 2, caractérisé en ce qu'il comprend en outre un comparateur (43) qui est connecté à la multiplicité de noeuds de réseau, :ompare les niveaux de tension aux noeuds de réseau avec une tension de référence (VREF), et fournit en sortie les signaux détectés de poids variable (DET01, ... DET03) sur la base des niveaux de tension aux noeuds de réseau. 4. Circuit selon la revendication 1, caractérisé en ce que le générateur de signal (333) comprend une 2870381 16 multiplicité de transistors de réception (PM2 PM3, PM4) qui reçoivent les signaux détectés respectifs (DETO1, DETO3), les transistors de réception étant connectés à un second réseau de résistances (RTa, RTb, RTc, RB) qui est polarisé par la source de polarisation, le second réseau de résistances ayant un noeud qui fournit en sortie le signal généré (VDET). 5. Circuit selon la revendication 1, caractérisé en ce que l'élévateur de tension (31) comprend un comparateur (314) qui compare le niveau de tension du signal généré (VDET) avec une tension de référence (VREF) pour fournir en sortie un signal comparé (HVDET) qui, à un niveau, occasionne une augmentation de la tension de la source de polarisation, et à un autre niveau, n'augmente pas la tension de la source de polarisation. 6. Circuit selon la revendication 1, caractérisé en ce que la mémoire est une mémoire flash. 7. Circuit selon la revendication 6, caractérisé en ce que la mémoire flash est de l'un d'un type à grille 20 divisée et d'un type à grille empilée. 8. Circuit selon la revendication 6, caractérisé en ce que la source de polarisation est utilisée pour fournir du courant pour programmer la mémoire flash. 9. Circuit selon la revendication 1, caractérisé en ce que le niveau de tension de la source de polarisation est augmenté proportionnellement lorsque le nombre de signaux d'entrée de propagation (DONNEESO, ... DONNEES31) qui sont actifs augmente. 10. Procédé pour commander une source de polarisation dans un dispositif de mémoire, caractérisé en ce qu'il comprend les étapes suivantes: on reçoit une multiplicité de signaux d'entrée de programmation (DONNEESO, .. . DONNEES31) ; on génère des signaux détectés (DETO1, ... DETO3) dont le poids varie en fonction du nombre de signaux d'entrée de programmation (DONNEESO, DONNEES31) qui sont actifs; on génère un sicnal généré 2870381 17 (VDET) ayant un niveau de tension variable proportionnel au poids variable des signaux détectés (DETO1, ... DETO3) ; et on commande un niveau de tension de la source de polarisation sur la base du signal généré (VDET; 11. Procédé selon la revendication 10, caractérisé en ce qu'il comprend en outre la réception de la multiplicité respective de signaux d'entrée de programmation (DONNEESO, ... DONNEES31) sur une multiplicité de transistors d'entrée (NMO, ... NM31), les transistors d'entrée (NMO, ... NM31) étant connectés à ur, réseau de résistances (RW, RX, RY, RZ), pour fournir En sortie à chacun d'une multiplicité de noeuds de réseau une fraction d'une tension fixée, dépendant du nombre de signaux d'entrée de programmation (DONNEESO, ... DONNEES31) qui sont actifs. 12. Procédé selon la revendication 11, caractérisé en ce qu'il comprend en outre la comparaison des niveaux de tension (DETI1, ... DETI3) aux noeuds de réseau avec une tension de référence (VREF), et la génération des signaux détectés (DET01, ... DET03) de poids variable sur la base des niveaux de tension aux noeuds de réseau. 13. Procédé selon la revendication 10, caractérisé en ce qu'il comprend en outre la réception des signaux détectés respectifs (DETO1, ... DETO3) à une multiplicité de transistors de réception (PM2, PM3, PM4), les transistors de réception (PM2, PM3, PM4) étant connectés à un réseau de résistances (RTa, RTb, RTc, RT, RB) qui est polarisé par la source de polarisation, le réseau de résistances ayant un noeud qui fournit en sortie le signal généré (VDEr). 14. Procédé selon la revendication 10, :aractérisé en ce que la commande de la tension de la source de polarisation comprend en outre la comparaison du niveau de tension du signal généré (VDET) avec une tension de référence (VREF), pour fournir en sortie un signal comparé (HVDET) qui, à un niveau, occasionne une augmentation de la tension de la source de polarisation et, à un aui:re niveau, n'augmente pas la tension de la source de polarisation. 2870381 18 15. Procédé selon la revendication 10, caractérisé en ce que la mémoire est une mémoire flash. 16. Procédé selon la revendication 15, caractérisé en ce que la mémoire flash est de l'un d'un type à grille 5 divisée et d'un type à grille empilée. 17. Procédé selon la revendication 15, caractérisé en ce que la source de polarisation est utilisée pour fournir du courant pour programmer la mémoire flash. 18. Procédé selon la revendication 10, caractérisé en ce que le niveau de tension de la source de polarisation est augmenté proportionnellement lorsque le nombre de signaux d'entrée de programmation (DONNEESO, ... DONNEES31) qui sont actifs augmente. 19. Circuit pour l'utilisation dans un dispositif de mémoire, caractérisé en ce qu'il comprend: un moyen (331) pour recevoir une multiplicité de signaux d'entrée de programmation (DONNEESO, ... DONNEES31), détecter lesquels des signaux d'entrée de programmation sont actifs, et fournir en sortie des signaux détectés (DETO1, ... DETO3) de poids variable en fonction du nombre de signaux d'entrée de programmation (DONNEESO, ... DONNEES31) qui sont actifs; un moyen (333) pour recevoir les signaux détectés et fournir en sortie un signal généré (VDET) ayant un niveau de tension variable proportionnel au poids variable des signaux détectés (DETO1, ... DETO3) ; et un moye:1 (31) pour commander le niveau de tension d'une source de polarisation sur la base du signal généré (VDET) 20. Circuit selon la revendication 19, caractérisé en ce que la mémoire est une mémoire flash. 21. Circuit selon la revendication 20, caractérisé en ce que la mémoire flash est de l'un d'un type à grille divisée et d'un type à grille empilée. 22. Circuit selon la revendication 20, caractérisé en ce que la source de polarisation est utilisée pour 35 fournir du courant pour programmer la mémoire flash. 2870381 19 23. Circuit selon la revendication 19, caractérisé en ce que le niveau de tension de la source de polarisation est augmenté proportionnellement lorsque le nombre de signaux d'entrée de programmation (DONNEES0, ... DONNEES31) qui sont actifs augmente. 24. Circuit pour l'utilisation dans un dispositif de mémoire, caractérisé en ce qu'il comprend un dispositif de mesure d'entrée (33) qui reçoit une multiplicité de signaux d'entrée de programmation (DONNEESO, ... DONNEES31), et fournit en sortie un signal généré (VDET) ayant un niveau de tension variable, en réponse à la multiplicité de signaux d'entrée de programmation (DONNEESO, ... DONNEES31) qui sont actifs; et un élévateur de tension (31) qui commande un niveau de tension d'une source de polarisation sur la base du signal généré (VDET). 25. Circuit selon la revendication 24, caractérisé en ce que la mémoire est une mémoire flash. 26. Circuit selon la revendication 25, caractérisé 20 en ce que la mémoire flash est de l'un d'un type à grille divisée et d'un type à grille empilée. 27. Circuit selon la revendication 25, caractérisé en ce que la source de polarisation est utilisée pour fournir du courant pour programmer la mémoire flash. 28. Circuit selon la revendication 24, caractérisé en ce que le niveau de tension de la source de polarisation est augmenté proportionnellement lorsque le nombre de signaux d'entrée de programmation (DONNEESO, ... DONNEES31) qui sont actifs augmente.