Brevet FR2857151A1 — publié le 20050107

La présente invention concerne une mémoire vive statique (SRAM), et, en particulier, une cellule de mémoire statique à double point de connexion et un dispositif de mémoire à semiconducteurs comprenant celle-ci. De façon générale, une cellule de mémoire statique à double point de connexion classique comprend une ligne de mots, une paire de lignes de bits et six transistors connectés entre une ligne de commande de balayage et une ligne de bits de balayage, de telle sorte qu'une opération de lecture et une opération de balayage (lecture) puissent être effectuées simultanément. La figure 1 illustre une cellule de mémoire statique à double point de connexion classique comprenant des transistors métal-oxyde-semiconducteur à canal N (NMOS) N1, N2, N3 et N4, et des transistors métal-oxydesemiconducteur à canal P (PMOS) Pi et P2. Si l'on se réfère à la figure 1, le transistor métaloxyde-semiconducteur à canal N Ni comporte une grille connectée à une ligne de mots WL, une source (drain) connectée à un noeud n1 et un drain (source) connecté à une ligne de bits BL. Le transistor métal-oxyde-semiconducteur à canal P Pl et le transistor métal-oxyde-semiconducteur à canal N N3 forment un inverseur Il, et l'inverseur Il est connecté entre le noeud nl et un n ud n2. Le transistor métal-oxyde-semiconducteur à canal P P2 et le transistor métal-oxyde-semiconducteur à canal N N4 forment un inverseur I2, et l'inverseur I2 est connecté entre le n ud n2 et le noeud nl. Le transistor métal-oxyde-semiconducteur à canal N N2 comporte une grille connectée à une ligne de commande de balayage SS et une source (drain) et un drain (source) connectés au n ud n2 et à une ligne de bits de balayage SL, respectivement. Le schéma de circuit de la cellule de mémoire statique à double point de connexion classique de la figure 1 est décrit dans le Brevet US N 6 005 795, délivré à Hawkins, et al., et intitulé "Single Ended Dual Port Memory Oeil". 2857151 2 Dans la cellule de mémoire statique à double point de connexion montrée en figure 1, si une opération de lecture et une opération de balayage sont effectuées simultanément, un signal de niveau logique "haut" est appliqué à une ligne de mots WL et à la ligne de commande de balayage SS. Par conséquent, les transistors métal-oxyde-semiconducteur N1 et N2 sont rendus passants, et les données mémorisées dans les noeuds n1 et n2 sont transférées à la ligne de bits BL et à la ligne de bits de balayage SL, respectivement. Cependant, comme la cellule de mémoire statique à double point de connexion classique n'emploie pas une paire de lignes de bits dans la cellule, mais ne comporte qu'une seule ligne de bits, un amplificateur différentiel ne peut pas être utilisé dans l'opération de lecture. Par conséquent, ceci produit un problème qui est que le temps d'opération de lecture est long dans la durée d'une opération de lecture de données. De plus, la cellule de mémoire statique à double point de connexion classique est désavantageuse, du fait que des données peuvent être écrites avec précision dans un verrou constitué par les inverseurs Il et I2 tant qu'une tension amplifiée qui est supérieure à une tension d'alimentation VCC est appliquée à la ligne de mots WL lors d'une opération d'écriture. La figure 2 illustre une cellule de mémoire statique à double point de connexion classique selon un autre exemple. La configuration de circuit de la cellule de mémoire statique à double point de connexion classique de la figure 2 est presque identique à celle de la figure 1, mais la cellule de la figure 2 comporte un transistor métal-oxydesemiconducteur à canal P P3 à la place du transistor métaloxyde-semiconducteur à canal N N2 de la figure 1. Le circuit de la figure 2 est décrit dans le Brevet US N 5 754 468 délivré à Hobson, Richard F., et intitulé 35 "Compact Multiport Static Random Access Memory Cell". 2857151 3 La cellule de mémoire statique à double point de connexion montrée en figure 2, de même, ne comporte pas une paire de lignes de bits dans la cellule. Par conséquent, un amplificateur différentiel ne peut pas être utilisé pour une opération de lecture, et, par conséquent, le temps de lecture de données est long. De plus, il est toujours nécessaire d'appliquer une tension amplifiée à la ligne de mots WL pour une opération d'écriture de données correcte. La figure 3 illustre une cellule de mémoire statique à double point de connexion selon un autre exemple de la technique classique, qui comprend des transistors métaloxyde-semiconducteur à canal N N5, N6, N7, N8 et N9, et des transistors métal-oxyde-semiconducteur à canal P P4 et P5. Le transistor métal-oxyde-semiconducteur à canal N N5 comporte une grille connectée à une ligne de mots WL et une source (drain) et un drain (source) connectés à un noeud n3 et à la ligne de bits BL, respectivement. Le transistor métal-oxyde-semiconducteur à canal P P4 et le transistor métal-oxyde-semiconducteur à canal N N7 forment un inverseur I3, et l'inverseur I3 est connecté entre le noeud n3 et un n ud n4. Le transistor métal-oxyde-semiconducteur à canal N N6 comporte une grille connectée à la ligne de mots WL et une source (drain) et un drain (source) connectés au noeud n4 et à une ligne de bits complémentaire BLB, respectivement. Le transistor métal-oxydesemiconducteur à canal N N9 comporte une grille connectée à une ligne de commande de balayage SS, et une source (drain) et un drain (source) connectés au n ud n4 et à une ligne de bits de balayage SL, respectivement. Dans la cellule de mémoire statique à double point de connexion de la figure 3, les n uds n3 et n4 mémorisent des données de niveau logique "haut" et de niveau logique "bas", respectivement, lors d'une opération d'écriture. Ensuite, la paire de lignes de bits BL/BLB et la ligne de bits de balayage SL sont chargées à un niveau logique "haut" durant une opération de pré-charge. A ce moment, des 2857151 4 ordres pour une opération de lecture et une opération de balayage (lecture) sont appliqués simultanément. Si l'on prend pour hypothèse la situation ci- dessus, le fonctionnement de la cellule de mémoire statique à double point de connexion va être décrit ci-dessous. Un signal de niveau logique "haut" est appliqué à la ligne de mots WL et à la ligne de commande de balayage SS, et les transistors métal-oxydesemiconducteur à canal N N5, N6 et N9 sont rendus passants. Ensuite, toutes les charges positives (+) sur la ligne de bits complémentaire BLB et sur une ligne de balayage SL sont introduites dans le n ud n4 ensemble. , et des signaux de bruit sont appliqués au n ud n4 avec les charges positives. En résultat, il se pose un problème qui est que la marge de bruit diminue. Par conséquent, pour réduire l'entrée de bruit sur les n uds n3 et n4, les transistors métal-oxyde-semiconducteur à canal N N7 et N8 doivent être formés de façon à avoir des largeurs de canal larges, de telle sorte que les charges introduites dans le n ud n3 et le n ud n4 puissent être rapidement déchargées. Autrement dit, le bruit dans le n ud n4 du circuit de la figure 3 est presque deux fois plus grand que le bruit dans le n ud n2 des circuits comportant six transistors montrés dans les figures 1 et 2, ce qui fait qu'il est nécessaire d'augmenter la taille des transistors métal-oxyde-semiconducteur à canal N N7 et N8 afin de réduire le bruit. Cependant, il se pose un problème qui est que la taille d'un transistor augmente, et que la surface d'implantation du transistor augmente également. Dans un effort pour remédier aux problèmes décrits ci- dessus, une caractéristique de la présente invention est de procurer une cellule de mémoire statique à double point de connexion susceptible de fonctionner à grande vitesse tout en minimisant la surface d'implantation. Une autre caractéristique de la présente invention est de procurer un dispositif de mémoire à semiconducteurs comprenant une cellule de mémoire statique à double point 2857151 5 de connexion susceptible de fonctionner à grande vitesse tout en minimisant la surface d'implantation. Selon la présente invention, les éléments et caractéristiques ci-dessus, ainsi que d'autres, peuvent être accomplis à l'aide de la réalisation d'une cellule de mémoire statique à double point de connexion comprenant une première porte de transmission comportant une grille connectée à une ligne de mots et connectée entre une ligne de bits et un premier n ud, une deuxième porte de transmission comportant une grille connectée à la ligne de mots et connectée entre une ligne de bits complémentaire et un deuxième n ud, un verrou connecté entre le premier n ud et le deuxième n ud, et un transistor métal-oxydesemiconducteur à canal P comportant une grille connectée à une ligne de commande de balayage et connectée entre le deuxième n ud et une ligne de bits de balayage. De préférence, les première et deuxième portes de transmission sont constituées par des transistors métaloxyde-semiconducteur à canal N. De préférence, le verrou comprend un premier inverseur métal-oxydesemiconducteur complémentaires (CMOS) pour inverser un signal venant du premier n ud et délivrer en sortie le signal inversé du premier n ud au deuxième n ud, et un deuxième inverseur métal-oxyde-semiconducteur complémentaires pour inverser un signal venant du deuxième n ud et transmettre le signal inversé du deuxième n ud au premier n ud. Pour atteindre les caractéristiques de la présente invention décrites cidessus, on propose un dispositif de mémoire à semiconducteurs comprenant une pluralité de cellules de mémoire connectées entre des paires correspondantes de lignes de bits et des lignes de mots correspondantes, tout en étant configurées sous la forme d'une matrice, une pluralité de transistors de balayage connectés à des lignes de bits de balayage correspondantes, aux cellules de mémoire correspondantes et à des lignes de 2857151 6 commande de balayage correspondantes, tout en étant configurés sous la forme d'une matrice, des moyens de pré-charge pour précharger la pluralité de paires de lignes de bits, et des moyens de prédécharge pour pré-décharger les lignes de bits de balayage, dans lequel chaque transistor de balayage comprend un transistor métaloxydesemiconducteur à canal P connecté entre une cellule de mémoire correspondante parmi les cellules de mémoire et une ligne de commande de balayage correspondante parmi les lignes de commande de balayage, le transistor métal-oxydesemiconducteur à canal P comportant une grille connectée à une ligne de commande de balayage correspondante parmi les lignes de commande de balayage. De préférence, chaque cellule de mémoire comprend un premier transistor métal-oxyde-semiconducteur à canal N connecté entre une ligne de bits d'au moins l'une parmi les paires de lignes de bits et le premier n ud, et comportant une grille connectée à la ligne de mots, un deuxième transistor métal-oxyde-semiconducteur à canal N connecté entre une ligne de bits complémentaire de la paire de lignes de bits et le deuxième n ud, et comportant une grille connectée à la ligne de mots, et un verrou connecté entre le premier n ud et le deuxième noeud. De préférence, le verrou comprend un premier inverseur métal-oxydesemiconducteur complémentaires pour inverser un signal venant du premier n ud et transmettre le signal inversé au deuxième n ud, et un deuxième inverseur métaloxyde-semiconducteur complémentaires pour inverser un signal venant du deuxième n ud et transmettre le signal inversé au premier n ud. Ces éléments et autres caractéristiques et avantages de la présente invention, apparaîtront de façon évidente aux personnes ayant une connaissance ordinaire de la technique lors de l'examen de la description détaillée qui suit prise en relation avec les dessins joints, dans lesquels des numéros de référence identiques désignent des parties identiques. La figure 1 illustre un schéma de circuit d'une cellule de mémoire statique à double point de connexion selon un exemple de la technique classique. La figure 2 illustre un schéma de circuit d'une cellule 5 de mémoire statique à double point de connexion selon un autre exemple de la technique classique. La figure 3 illustre un schéma de circuit d'une cellule de mémoire statique à double point de connexion selon encore un autre exemple de la technique classique. La figure 4 illustre un schéma de circuit d'une cellule de mémoire statique à double point de connexion selon la présente invention. La figure 5 illustre un schéma général d'un dispositif de mémoire à semiconducteurs comprenant la cellule de mémoire statique à double point de connexion montrée en figure 4, selon la présente invention. La figure 6A illustre un schéma d'implantation d'une cellule de mémoire statique à double point de connexion selon la technique classique. La figure 6B illustre un schéma d'implantation d'une cellule de mémoire statique à double point de connexion selon la présente invention. La figure 4 illustre un schéma de circuit d'une cellule de mémoire statique à double point de connexion selon la présente invention. Si l'on se réfère à la figure 4, une cellule de mémoire statique à double point de connexion selon la présente invention comprend des transistors métaloxyde-semiconducteur à canal N N5, N6, N7 et N8, et des transistors métal-oxyde-semiconducteur à canal P P4, P5 et P6. Le fonctionnement du circuit de la figure 4 va être décrit ci-dessous. On suppose, aux fins de description de l'invention, que l'on utilise un exemple illustratif dans lequel des données de niveau logique "bas" et des données de niveau logique "haut" sont entrées sur un noeud n3 et un noeud n4, respectivement, lors d'une opération d'écriture. 2857151 8 Ensuite, lors d'une opération de pré-charge, une paire de lignes de bits BL/BLB sont chargées à un niveau logique "haut", et une ligne de bits de balayage SL est pré-déchargée à un niveau logique "bas". Dans cette situation, si une opération de lecture et une opération de balayage (lecture) sont effectuées simultanément, un niveau logique "haut" est attribué à une ligne de mots WL et un niveau logique "bas" est attribué à une ligne de commande de balayage SS, ce qui fait que les transistors métal-oxyde-semiconducteur à canal N N5 et N6 et le transistor métal-oxyde-semiconducteur à canal P P6 sont rendus passants. Alors, des charges positives (+) sur une ligne de bits BL de la paire de lignes de bits BL/BLS sont acheminées sur le n ud n3, et des charges négatives (-) sur la ligne de balayage SL sont acheminées sur le n ud n4. Le bruit influençant de façon négative le n ud n4 en figure 4 diminue à un deminiveau par rapport au bruit dans le circuit de la figure 3. Autrement dit, le bruit est concentré sur le noeud n4 dans le circuit de la figure 3, mais il est dissipé par le n ud n3 et le n ud n4 dans le circuit de la figure 4. Par conséquent, la marge de bruit est améliorée. Autrement dit, comme les éléments provoquant du bruit sont dispersés dans le n ud n3 et le n ud n4 des verrous de cellule, les transistors métaloxyde-semiconducteur à canal N N7 et N8 de la figure 4 peuvent être formés sous une taille relativement inférieure à celle des transistors métal-oxyde-semiconducteur à canal N N7 et N8 de la figure 3. Par conséquent, une taille d'implantation de la cellule de mémoire statique à double point de connexion peut être réduite. La figure 5 illustre un dispositif de mémoire à semiconducteurs comprenant la cellule de mémoire statique à double point de connexion montrée en figure 4, selon la présente invention. Si l'on se réfère à la figure 5, le dispositif de mémoire à semiconducteurs comprend un 2857151 9 groupement de cellules de mémoire 10, un décodeur de rangée de lecture/écriture 12, un décodeur de rangée de balayage 14, un circuit de verrou de balayage 16, un circuit de pré-charge 18, un circuit de pré- décharge 28, une porte d'entrée/sortie de données 22, un amplificateur de détection 20, un circuit d'entrée/sortie de données 26 et un décodeur de colonne 24. Le décodeur de rangée de lecture/écriture 12 décode une adresse de rangée de lecture/écriture RWRA lors d'une opération de lecture/écriture et sélectionne une ligne de mots WL parmi les lignes de mots WL1 à Wi. Le décodeur de rangée de balayage 14 décode une adresse de balayage SA et sélectionne une ligne de commande de balayage SS parmi les lignes de commande de balayage SS1 à SSi. Le circuit de verrou de balayage 16 verrouille des données délivrées en sortie des lignes de balayage SL1 à SLj en réponse à un signal de validation de balayage SE et génère des signaux de sortie de balayage Sout. Le circuit de pré-charge 18 précharge une pluralité de paires de lignes de bits 24 BL1/BLIB, ..., BLj/BLjB, et le circuit de pré-décharge 28 pré-décharge les lignes de balayage SL1 à SLj. La porte d'entrée/sortie de données 22 reçoit en entrée et délivre en sortie des données depuis les paires de lignes de bits BL1/BL1B, ..., BLj/BLjB en réponse à des signaux de sélection de colonne Y1 à Yj. L'amplificateur de détection 20 amplifie une tension différentielle dans la paire respective de lignes de bits BL1/BL1B, ..., BLj/BLjB. Le décodeur de colonne 24 décode une adresse de colonne RWCA et génère un signal de sélection de colonne Y parmi les signaux de sélection de colonne Y1 à Yj lors de l'opération de lecture/écriture. Le circuit d'entrée/sortie de données 26 génère des données de sortie Dout lors de la réception des données délivrées en sortie de l'amplificateur de détection 20 et transfère des données d'entrée Din entrées à partir d'une broche d'entrée de données à une porte d'entrée/sortie de données 22. 2857151 10 Le fonctionnement de la cellule de mémoire statique à double point de connexion selon la présente invention montrée en figure 5 sera facilement compris en se référant au fonctionnement du circuit de la figure 4. Le fonctionnement du dispositif de mémoire de la figure 5 va être décrit ci-dessous en supposant que les opérations de lecture et de balayage sont effectuées simultanément et qu'un niveau logique "haut" et un niveau logique "bas" sont mémorisés dans les n uds n3 et n4, respectivement. Durant une opération de pré-charge, les paires de lignes de bits BL1/BL1B, ., BLj/BLjB sont pré-chargées par le circuit de pré-charge 18 à un niveau logique "haut", et les lignes de bits de balayage SL1 à SLj sont pré-déchargées par le circuit de pré-décharge 28 à un niveau logique "bas"...DTD: Ensuite, lors d'une opération de lecture suivant l'opération de pré- charge, une ligne de mots WL1 est sélectionnée par le décodeur de rangée de lecture/écriture 12 et une ligne de commande de balayage SS1 est sélectionnée par le décodeur de rangée de balayage 14, ce qui fait que les transistors métal-oxyde-semiconducteur à canal N N5, N6 et le transistor métal-oxyde-semiconducteur à canal P P6 sont rendus passants. Dans cette situation, les charges positives sont introduites dans le n ud n4 à partir de lignes de bits complémentaires BL1B à BLjB parmi les paires de lignes de bits BL1/BL1B, ..., BLj/BLjB. Cependant, aucune charge n'est introduite dans le n ud n4 à partir des lignes de bits de balayage SL1 à SLj. A présent, on suppose au contraire qu'un niveau logique "bas" et un niveau logique "haut" sont stockés dans les noeuds n3 et n4. Le fonctionnement du dispositif de la figure 5 va être décrit ci-dessous vis- à-vis de la condition contraire à la condition décrite ci-dessus. Durant une opération de pré-charge, les paires de lignes de bits BL1/BL1B, . ., BLj/BLjB sont pré-chargées à 2857151 11 un niveau logique "haut" et les lignes de bits de balayage SL1 à SLj sont pré-déchargées à un niveau logique "bas". Lors d'une opération de lecture suivant l'opération de pré-charge, une ligne de mots WL1 est sélectionnée par le décodeur de rangée 12, et une ligne de commande de balayage SS1 est sélectionnée par le décodeur de rangée de balayage, ce qui fait que les transistors métal-oxydesemiconducteur à canal N N5, N6 et le transistor métaloxydesemiconducteur à canal P P6 sont rendus passants. A ce moment, les charges positives sont introduites dans le noeud n3 à partir des lignes de bits BL1 à BLj des paires de lignes de bits BL1/BL1B, ., BLj/BLjB, mais ne sont pas introduites à partir des lignes de bits complémentaires BL1B à BLjB des paires de lignes de bits BL1/BL1B, ..., BLj/BLjB. De plus, les charges positives sur le n ud n4 sont transférées aux lignes de bits de balayage SL1 à BLj. Par conséquent, les éléments provoquant du bruit peuvent être dispersés sur le noeud n3 et le n ud n4. En résultat, la marge de bruit de la cellule de mémoire selon la présente invention augmente. Par conséquent, le dispositif de mémoire à semiconducteurs selon la présente invention est avantageux, du fait que, avec la marge de bruit accrue, il n'est pas nécessaire de former les transistors métal-oxyde-semiconducteur à canal N N7 et N8 sous une taille supérieure à celle du dispositif de mémoire à semiconducteurs classique...DTD: Le Tableau 1 montre un résultat de simulation de marges de bruit des circuits de la figure 3 et de la figure 4, le résultat étant obtenu en considérant différents facteurs susceptibles d'influencer la marge de bruit, comme, par exemple, la tension d'alimentation, la température et les conditions de traitement. Tableau 1 N Conditions de traitement Marge de Marge de bruit du bruit du circuit circuit de la de la figure 3 figure 4 (V) (V) Tension Tempéra- Conditions (V) ture de ( C) traitement 1 3 -55 FF 0,0891 0,1433 2 3 -55 FS 0,0349 0,1599 3 3 -55 SF 0,2911 0,1972 4 3 -55 SS 0,2364 0,2243 3 125 FF 0,0033 0,0820 6 3 125 FS 0,0648 0,1052 7 3 125 SF 0,2160 0,1137 8 3 125 SS 0,1498 0,1515 9 2,5 25 NN 0,1512 0,1586 1,8 25 NN 0,1924 0,1474 Dans le paramètre de conditions de traitement du Tableau 1, F et S désignent une condition mauvaise et une condition bonne, respectivement, et N désigne une condition normale. De plus, la première lettre indique une condition de traitement pour fabriquer des transistors métal-oxydesemiconducteur à canal N, et la deuxième lettre indique une condition de traitement pour fabriquer des transistors métal-oxyde- semiconducteur à canal P. Comme montré dans le Tableau 1, dans le cas N 6, la tension d'alimentation est de 3 V, la température est de 125 C, le transistor métal-oxyde-semiconducteur à canal N est formé dans une mauvaise condition et le transistor métal-oxyde-semiconducteur à canal P est formé dans une bonne condition, et la marge de bruit du circuit de la figure 4 est supérieure à celle du circuit de la figure 3. Autrement dit, la cellule de mémoire statique à double point de connexion classique ne peut pas verrouiller correctement les données, parce que la caractéristique de fonctionnement est détériorée dans le cas N 6. 2857151 13 La figure 6A illustre un schéma d'implantation d'une cellule de mémoire statique à double point de connexion classique, dans laquelle les régions actives et les grilles des transistors métal-oxyde- semiconducteur à canal N N5 à N9 et des transistors métal-oxyde- semiconducteur à canal P P4 et P5 sont représentées. Tout d'abord, une région active pour les transistors métal-oxydesemiconducteur à canal N N5 à N9 est désignée par le numéro de référence 30, et une région active pour les transistors métal-oxyde-semiconducteur à canal P P4 et P5 est désignée par le numéro de référence 32. Les grilles 34, 38, 36 des transistors métal-oxydesemiconducteur à canal N respectifs N5, N6 et N9 sont disposées sur la région active 30. Une grille commune 40 du transistor métal-oxyde-semiconducteur à canal N N7 et du transistor métal-oxyde-semiconducteur à canal P P4, et une grille commune 42 du transistor métal-oxyde-semiconducteur à canal N N8 et du transistor métal-oxyde-semiconducteur à canal P P5 sont disposées sur les régions actives 30 et 32. La figure 6B illustre un schéma d'implantation d'une cellule de mémoire statique à double point de connexion selon la présente invention, dans lequel les régions actives et les grilles des transistors métaloxydesemiconducteur à canal N N5 à N9 et des transistors métaloxyde-semiconducteur à canal P P4 et P5 sont représentées. Tout d'abord, une région active des transistors métaloxyde-semiconducteur à canal N N5 à N9 est désignée par le numéro de référence 50, et la région active des transistors métal-oxyde-semiconducteur à canal P P4 et P5 est désignée par le numéro de référence 52. Les grilles 54, 56 des transistors métal-oxyde- semiconducteur à canal N correspondants N5, N6 sont disposées sur la région active 50. Une grille commune 60 du transistor métal-oxyde- semiconducteur à canal N N7 et du transistor métal-oxyde-semiconducteur à canal P P4, et une grille commune 62 du transistor métal-oxyde- semiconducteur 2857151 14 à canal N N8 et du transistor métal-oxyde-semiconducteur à canal P P5, sont disposées sur les régions actives 50 et 52. La grille 58 du transistor métal-oxyde-semiconducteur à canal P P6 est disposée sur la région active 52. Comme montré en figure 6A, la mémoire statique à double point de connexion classique est déséquilibrée entre les nombres des transistors métal-oxyde-semiconducteur à canal P et des transistors métal-oxydesemiconducteur à canal N; en particulier, elle comporte plus de transistors métal- oxyde-semiconducteur à canal P que de transistors métaloxyde- semiconducteur à canal N. Par conséquent, la taille d'implantation de la cellule de mémoire classique est grande. Cependant, comme montré en figure 6B, les nombres des transistors métaloxyde-semiconducteur à canal P et des transistors métal-oxydesemiconducteur à canal N sont équilibrés, ce qui fait que la taille d'implantation de la cellule de mémoire selon la présente invention est relativement plus petite que celle de la cellule de mémoire classique. Dans la figure 6A, qui correspond au circuit de la figure 3, les transistors métal-oxyde-semiconducteur à canal N N7 et N8 sont illustrés comme ayant les mêmes largeurs de canal que le transistor métal-oxydesemiconducteur à canal P P6 du circuit de la figure 4. De plus, la simulation associée au Tableau 1 est effectuée en supposant que les transistors métal-oxyde-semiconducteur à canal N N7 et N8 du circuit de la figure 3 ont les mêmes largeurs de canal que le transistor métal-oxydesemiconducteur à canal P P6 du circuit de la figure 4. Par conséquent, si les transistors métal-oxydesemiconducteur à canal N N7 et N8 dans le circuit de la figure 3 sont conçus de façon à avoir des largeurs de canal accrues, la surface d'implantation totale de la cellule de mémoire du circuit de la figure 3 sera accrue. 2857151 15 Bien que l'invention ait été particulièrement montrée et décrite en se référant à des formes de réalisation préférées de celle-ci, les personnes ayant une bonne connaissance de la technique comprendront le fait que les changements précédents de forme et de détails, ainsi que d'autres, peuvent être apportés à celle-ci sans s'écarter de l'esprit et de l'étendue de l'applicabilité de l'invention. 2857151 16 REVENDICATIONS 1. Cellule de mémoire statique à double point de connexion, caractérisée en ce qu'elle comporte: une première porte de transmission (N5) comportant une grille (54) connectée à une ligne de mots (WL) et connectée entre une ligne de bits (BL) et un premier noeud (n3) ; une deuxième porte de transmission (N6) comportant une grille (56) connectée à la ligne de mots (WL) et connectée entre une ligne de bits complémentaire (BLB) et un deuxième n ud (n4) ; un verrou (13, I4) connecté entre le premier noeud (n3) et le deuxième n ud (n4) ; et un transistor métal-oxyde-semiconducteur à canal P (P6) comportant une grille (58) connectée à une ligne de 15 commande de balayage (SS), et connecté entre le deuxième noeud (n4) et une ligne de bits de balayage (SL). 2. Cellule de mémoire statique à double point de connexion selon la revendication 1, caractérisée en ce que les première et deuxième portes de transmission (N5, N6) sont constituées par des transistors métal-oxydesemiconducteur à canal N (N5, N6). 3. Cellule de mémoire statique à double point de connexion selon la revendication 1, caractérisée en ce que le verrou (I3, I4) comprend un premier inverseur métal- oxyde-semiconducteur complémentaires (I3) pour inverser un signal venant du premier noeud (n3) et délivrer en sortie le signal inversé du premier noeud (n3) au deuxième n ud (n4), et un deuxième inverseur métal-oxyde- semiconducteur complémentaires (I4) pour inverser un signal venant du deuxième noeud (n4) et transmettre le signal inversé du deuxième noeud (n4) au premier n ud (n3). 4. Dispositif de mémoire à semiconducteurs, caractérisé en ce qu'il comprend: une pluralité (10) de cellules de mémoire (MC) 35 connectées entre des paires de lignes de bits correspondantes (BL1/BL1B à BLj/BLjE) et des lignes de mots 2857151 17 correspondantes (WL1 à WLi), tout en étant disposées dans une matrice; une pluralité de transistors de balayage (P6) connectés à des lignes de bits de balayage correspondantes (SL1 à SLj), aux cellules de mémoire correspondantes (MC) et à des lignes de commande de balayage correspondantes (SS1 à SSi), tout en étant disposés dans une matrice; des moyens de pré-charge (18) pour pré-charger la pluralité de paires de lignes de bits (BL1/BL1B à 10 BLj/BLjB) ; et des moyens de pré-décharge (28) pour pré-décharger des lignes de bits de balayage (SL1 à SLj), en ce que chaque transistor de balayage (P6) comprend un transistor métal-oxyde-semiconducteur à canal P (P6) connecté entre une cellule de mémoire correspondante (MC) parmi les cellules de mémoire (10), et à une ligne de commande de balayage correspondante (SS) parmi les lignes de commande de balayage (SS1 à SSi), le transistor métaloxyde-semiconducteur à canal P (P6) comportant une grille (58) connectée à une ligne de commande de balayage correspondante (SS) parmi les lignes de commande de balayage (SS1 à SSi). 5. Dispositif de mémoire à semiconducteurs selon la revendication 4, caractérisé en ce que chaque cellule de 25 mémoire (MC) comprend: un premier transistor métal-oxyde-semiconducteur à canal N (N5) connecté entre une ligne de bits (BL) d'au moins l'une parmi les paires de lignes de bits (BL1/BL1B à BLj/BLjB) et le premier n ud (n3), et comportant une grille (54) connectée à la ligne de mots (WL) ; un deuxième transistor métal- oxyde-semiconducteur à canal N (N6) connecté entre une ligne de bits complémentaire (BLB) de la paire de lignes de bits (BL1/BL1B à BLj/BLjB) et le deuxième noeud (n4), et comportant une grille (56) connectée à la ligne de mots (WL) ; et 2857151 18 un verrou (13, I4) connecté entre le premier noeud (n3) et le deuxième n ud (n4). 6. Dispositif de mémoire à semiconducteurs selon la revendication 5, caractérisé en ce que le verrou (I3, I4) 5 comprend: un premier inverseur métal-oxyde-semiconducteur complémentaires (I3) pour inverser un signal venant du premier noeud (n3) et transmettre le signal inversé au deuxième n ud (n4) ; et un deuxième inverseur métal-oxyde-semiconducteur complémentaires (I4) pour inverser un signal venant du deuxième noeud (n4) et transmettre le signal inversé au premier n ud (n3).