Brevet FR2856509A1 — publié le 20041224

Dispositif de lecture de contrôle de mémoire L'invention concerne un dispositif de lecture de contrôle d'un dispositif de mémoire après qu'une programmation de la mémoire a été effectuée. 5 L'invention concerne en outre un procédé de lecture de contrôle d'états logiques mémorisés dans un dispositif de mémoire. Après une programmation de mémoire de lecture non volatile, on effectue un contrôle des données mémorisées dans la mémoire. A cet effet, on relie les données en utilisant des critères plus sévères que pour une 10 opération normale ultérieure de lecture. Comme exemple de cela, on mentionnera l'opération de lecture d'une mémoire, dans laquelle le courant d'une cellule de la mémoire qui doit être lue est comparée à un courant de référence. Pour un contrôle, on utilise un autre courant de référence. Dans une lecture de contrôle, on lit les contenus des cellules de 15 mémoire du champ de mémoire et on les compare à un courant de référence qui correspond à un état d'une cellule de mémoire. Par la comparaison avec le courant de référence, il s'effectue une évaluation logique. Dans une deuxième opération de lecture, on relie toutes les cellules du champ de la mémoire et on les compare au courant de référence correspondant à l'autre 20 état logique d'une cellule de mémoire. On obtient ainsi pour chaque cellule de mémoire du champ de la mémoire, une valeur logique évaluée pour le courant de référence correspondant aux deux états binaires. La comparaison proprement dite, pour savoir si les états des cellules individuelles de la mémoire coïncident avec les 25 valeurs de consigne, a lieu dans un stade ultérieur par logiciel ou par matériel. Dans une mise en oeuvre de ce genre, on lit deux fois les données de la mémoire. Il s'ensuit une durée de contrôle plus grande ce qui est un inconvénient, notamment dan la production de masse, par exemple dans des cartes à puces et ce qui retentit sur les coûts. La présente invention vise un dispositif par lequel on peut avoir une durée de contrôle plus petit. L'invention a donc pour objet un dispositif de lecture de contrôle comprenant un dispositif SP de mémoire ayant des cellules de mémoire, caractérisé par un dispositif B tampon qui est relié au dispositif SP de 35 mémoire et dans lequel sont mémorisées des données écrites dans les cellules de mémoire du dispositif SP de mémoire, un dispositif LV qui a une entrée et une sortie, au moins une source PR1 de référence de contrôle, qui par des données mémorisées dans le dispositif B tampon peut être branchée sur l'entrée du dispositif LV; et un dispositif D de contrôle, qui est relié au dispositif B tampon et à la sortie du dispositif LV et qui est constitué pour une 5 comparaison d'un signal à la sortie du dispositif LV à des données mémorisées dans le dispositif B tampon. Par le dispositif tampon, on peut donc sélectionner la au moins une source de référence de contrôle qui correspond à l'état logique de la cellule de mémoire à vérifier du champ de la mémoire. L'opération d'évaluation dans le 10 dispositif de contrôle s'effectue toujours avec la valeur correcte du signal de référence de contrôle. On peut ainsi renoncer à une nouvelle opération de lecture. Dans un procédé de lecture de contrôle d'états logiques mémorisés dans un dispositif de mémoire, on produit un signal de contrôle qui dépend de la valeur de consigne de l'état logique. On compare ce signal de contrôle à 15 l'état logique à contrôler. Comme il est produit pour chaque état logique à contrôler toujours un signal de commande au moyen duquel s'effectue une évaluation du point de savoir si l'état à contrôler est correct, une opération de lecture de tous les états à contrôler du dispositif de mémoire est suffisant. Bien entendu chacun des états logiques à contrôler du dispositif de mémoire 20 est mémorisé dans une cellule de mémoire du dispositif de mémoire. Il est avantageux que le dispositif comporte un amplificateur de lecture. Suivant un autre perfectionnement de l'invention le dispositif de mémoire est constitué en mémoire non volatile et/ou en mémoire dans laquelle on peut réécrire.On peut ainsi utiliser le dispositif notamment dans des cartes à puces. 25 Suivant un perfectionnement avantageux, on utilise le dispositif tampon pour programmer le dispositif de mémoire. Suivant un mode de réalisation avantageux, la au moins une source de référence de contrôle est constituée sous la forme de deux sources de référence de contrôle. Les signaux des deux sources de référence de contrôle 30 correspondent respectivement à un état logique. On peut ainsi brancher en fonction du contenu du dispositif tampon, respectivement une source de référence de contrôle sur une entrée de l'amplificateur de lecture. Il est à cet égard avantageux que les sources de références de contrôle soient constituées en source de courant ou avec un miroir de courant. En 35 variante à cela, on peut envisager de constituer les sources de référence de contrôle sous la forme d'une mémoire à transfert de charge ou de source de charge. On effectue ainsi dans un cas une évaluation de courant, dans l'autre évaluation de la charge. Dans un autre mode de réalisation de l'invention, le dispositif de lecture de contrôle est constitué pour le traitement d'un signal différentiel. On peut ainsi renoncer à une source de référence de contrôle. Suivant des modes de réalisation préférés: - le dispositif a une première et une deuxième entrées, la première entrée étant couplée au dispositif de mémoire et la deuxième entrée étant couplée de manière commutable à la au moins une source de référence de 10 contrôle. - il est prévu une logique de circuit qui en fonction d'un état de consigne logique d'une cellule de mémoire à contrôler du dispositif de mémoire relie pendant au moins un laps de temps un signal de la au moins une source de référence de contrôle à un signal de la cellule de mémoire à contrôler. 15 Aux dessins annexés, donnés uniquement à titre d'exemple: la figure 1 est un schéma fonctionnel de l'invention, la figure 2 représente un premier exemple de réalisation de l'invention, la figure 3 représente un deuxième exemple, la figure 4 est un graphique courant- temps pour le deuxième exemple 20 de réalisation. La figure 1 représente un dispositif de lecture de contrôle, qui fait partie d'une puce qui n'est pas davantage représentée d'une carte à puces. Le dispositif de lecture de contrôle a un dispositif SP de mémoire qui contient plusieurs cellules de mémoire, qui ne sont pas représentées ici en détail. Les 25 diverses cellules de mémoire du dispositif SP de mémoire contiennent en fonction de leur programmation respectivement un de deux états logiques. Les données du dispositif SP de mémoire, qui correspondent au contenu des diverses cellules de mémoire, sont mémorisées également dans le dispositif B tampon qui est relié au dispositif SP de mémoire. Le dispositif 30 SP de mémoire a en outre un couplage avec un amplificateur LV de lecture qui est constitué en amplificateur opérationnel. Une deuxième entrée d'amplificateur LV de lecture est reliée à un commutateur S par lequel deux sources PR1 et PR2 de référence de contrôle peuvent être branchées sur la deuxième entrée de l'amplificateur de lecture. La sortie de l'amplificateur LV de lecture est reliée à l'entrée d'un dispositif D de contrôle. La deuxième entrée du dispositif D de contrôle est couplée par DP au dispositif B tampon. Lors d'une opération de lecture de contrôle, on compare le contenu de 5 chaque cellule de mémoire à une valeur prescrite et on prend une décision sur la base du résultat sur le point de savoir si la programmation a été couronnée de succès. A cet effet on envoie le contenu d'une cellule de mémoire du dispositif SP de mémoire à l'amplificateur LV de lecture. La valeur de consigne de cette cellule de mémoire mémorisée dans le dispositif B 10 tampon est envoyée au détecteur D de détection. On utilise en même temps cette valeur de consigne pour relier l'amplificateur LV de lecture à la source de référence de contrôle associée à la valeur de consigne au moyen du commutateur S. les signaux des deux sources PR1 et PR2 de référence de contrôle sont associées respectivement 15 à l'un des deux états logiques de la valeur de consigne. L'amplificateur LV de lecture amplifie la différence entre les sources PR1 et PR2 de référence de contrôle avec la valeur lue de la cellule de mémoire et transmet le résultat à l'entrée du dispositif D de contrôle. Le dispositif D de contrôle effectue une évaluation et décide si l'on est 20 en présence d'une programmation défectueuse. Il s'effectue ainsi un contrôle de chaque état logique du dispositif SP de mémoire dans une opération de lecture. Un exemple concret dans lequel une évaluation en courant est effectuée au moyen de courant de référence apparaît à la figure 2. Les 25 mêmes composants portent en l'occurrence les mêmes signes de référence de sorte que l'on renonce à les expliciter à nouveau. Le courant ZS de cellule de chaque cellule de mémoire y est lu. Ce courant de cellule est envoyé à un miroir de courant qui est formé de deux transistors Z MOFSET. Les contacts de drains des deux transistors Z sont à la 30 masse. Les contacts de grille des transistors Z sont reliés au contact de source de l'un des transistors Z auquel le courant ZS d'une cellule de mémoire du dispositif de mémoire est envoyé. Le deuxième contact de source est couplé à l'entrée de l'amplificateur LV de lecture et au contact de drain d'un premier transistor RST1 qui forme 35 ensemble avec un deuxième transistor RST2 MOFSET un miroir de courant. Les contacts de source des deux transistors RST1 et RST2 MOS sont reliés à un potentiel d'alimentation. Le contact de drain du deuxième transistor RST2 MOS est couplé aux contacts de grille des deux transistors RST1 et RST2 et au commutateur S. Par le commutateur S deux sources PR1 et PR2 de commutateur de 5 contrôle peuvent être commutées au contact de source du transistor RST MOS. Les sources PR1 et PR2 de référence de contrôle sont constituées en source de courant. Le choix de la position du commutateur s'effectue par le contenu du dispositif B mémoire. Le dispositif B tampon a une liaison DP avec le dispositif D de contrôle. La deuxième entrée du dispositif D de contrôle est 10 reliée par une liaison RP à la sortie de l'amplificateur LV de lecture. Lors d'une opération de lecture de contrôle, on lit le contenu d'une cellule de mémoire et on en obtient un courant ZS de cellule qui est envoyé au miroir de courant constitué des deux transistor Z MOS. En même temps, on envoie la valeur de consigne de cette cellule de mémoire par la ligne DP 15 au dispositif de contrôle et le commutateur S est relié à la source PR1 ou PR2 de contrôle de courant de référence associé. Suivant la source PR1 ou PR2 de référence de contrôle qui est sélectionnée, il passe par le transistor RST2 un courant d'une intensité différente. La chute de tension aux bornes du transistor RST1 se modifie ainsi 20 également. Il passe en même temps en fonction du contenu de la cellule de mémoire un courant ZS de cellule, qui fait passer un courant par les deux transistors Z. En fonction de ce flux de courant, la chute de tension se modifie aux bornes de Z. L'entrée de l'amplificateur LV de lecture est mis ainsi à des 25 potentiels différents. C'est ainsi qu'il s'établit pour une connexion adéquate à l'entrée de l'amplificateur LV de lecture le potentiel de masse ou le potentiel de référence. L'évaluation par le dispositif D de contrôle s'effectue après une formation de différence et une amplification par l'amplificateur LV de lecture. Un deuxième exemple de réalisation, dans lequel l'opération de lecture 30 s'effectue sous la forme d'un signal de différence, est représenté à la figure 3. Dans ce cas aussi, les mêmes signes de référence indiquent les mêmes composants. Une source RS de courant de référence est reliée par un transistor T2 au contact de drain d'un deuxième transistor T3. Le contact de drain du transistor T3 est relié en outre à un dispositif qui n'est pas présenté 35 ici et qui fournit le courant ZS de cellule. Il est couplé en outre au contact de source et à la grille d'un premier transistor Zl et à la grille d'un deuxième transistor Z2 qui représentent ainsi un miroir de courant. Les contacts de drain des transistors Z1 et Z2 représentant le miroir de courant sont à la masse. Le deuxième contact de source du deuxième 5 transistor Z2 est relié à l'amplificateur LV de lecture à un interrupteur SI et à un contact de drain d'un transistor T1. L'interrupteur SI est relié au contact de grille du transistor T1 et par un condensateur CI au contact de source du transistor T1 ainsi qu'à un potentiel de référence. La sortie de l'amplificateur LV de lecture mène par la liaison RP au dispositif D de contrôle. La lecture de contenu d'une cellule de mémoire dans le champ de la mémoire s'effectue sous la forme d'un signal différentiel au moyen du dispositif B tampon en deux laps de temps. Dans un premier laps de temps ST1, l'interrupteur Si est fermé et il est déterminé le courant de décalage, qui se compose du courant RS de référence et d'un courant ZS, éventuellement 15 non souhaité, de la cellule de mémoire du dispositif de mémoire. Dans le cas idéal, le courant ZS de cellule est petit. Pendant cette première phase, le transistor T2 est donc passant, T3 étant à l'état bloqué. L'interrupteur SI s'ouvre ensuite et le courant de référence est ainsi interrompu. Le courant de décalage produit dans la première phase en tant que somme du courant de 20 référence et d'un courant ZS de cellule éventuellement présent est maintenant emmagasiné dans le transistor T1. Pendant le laps de temps ST2, la cellule de mémoire est branchée et la cellule de mémoire est lue. Un courant ZS de cellule passe. Celui-ci est envoyé par le miroir de courant à l'amplificateur LV de lecture. Si le courant ZS de cellule est plus grand que le courant de 25 décalage déterminé pendant le laps de temps T1 cela correspond à un état logique, sinon à l'autre. Pendant la lecture de contrôle, on a alors la possibilité d'appliquer en fonction du tampon B représenté ici soit pendant le laps de temps ST1, soit dans le laps de temps ST2, par une logique SL de circuit, un courant PR1 de 30 référence de contrôle supplémentaire au courant de décalage ou au courant ZS de la cellule. Les résultats d'une mesure de ce genre du circuit de la figure 3 sont représentés à titre d'exemple à la figure 4. La figure 4 représente la variation du courant en fonction du temps dans une opération de lecture de contrôle 35 pour l'état LZ1 logique ou pour l'état LZ0 logique. Pendant l'état LZ1 dans lequel il faut effectuer un contrôle du point de savoir si la cellule de mémoire a l'état logique 1, il est branché en plus, pendant le laps de temps ST1, la source RS de courant de référence du transistor T2 et la source PR1 de courant de contrôle de la logique SL de circuit. Elle donne pendant le laps de temps ST1 un courant RC de référence et un courant HrC de contrôle. La 5 somme de ces deux courants en plus d'un courant PC éventuellement présent provenant du champ de cellule ou de la cellule de mesure donne le niveau RP de référence. Pendant le laps de temps ST2, on débranche la source de courant de référence ainsi que la source de courant de référence de contrôle et on mesure uniquement le courant PC de la cellule de mémoire. Si le 10 courant de la cellule de mémoire ou du champ de cellule est supérieur au niveau RP de référence, le test est réussi, s'il est plus petit, il y a eu probablement une programmation défectueuse. Pour le deuxième état LZ0 logique, on applique le courant HrC de référence de commande seulement pendant le laps de temps ST2. On obtient 15 donc le niveau de référence après le laps de temps ST1 à partir de la somme du courant RC de référence de la source RS du courant de référence ainsi d'un courant PC éventuel de cellule du champ de cellule ou de la cellule de mémoire. Si la somme constituée du courant PC de cellule et du courant HrC de référence de contrôle est plus grande que le niveau RP de contrôle de 20 référence, il y a probablement une programmation défectueuse et le test indique une erreur. Si le courant est plus petit, la programmation a été réussie. On utilise le laps de temps S3 pour faire passer le circuit dans un état de base. Par cet agencement il est donc possible d'effectuer un contrôle de diverses cellules de mémoire dans un dispositif de mémoire en une phase. Par la connaissance de la valeur de consigne de la cellule de mémoire au moyen du dispositif tampon, la bonne valeur de référence est sélectionnée en un stade. Il n'est ainsi pas nécessaire que le dispositif tampon y compris le 30 dispositif de contrôle se trouve avec la mémoire sur une puce mais le dispositif de mémoire comme par exemple une mémoire-flash, une EEPROM, une EPROM ou autres peuvent faire partie d'une carte à puce, tandis que notamment le dispositif tampon ou le dispositif de contrôle peuvent faire partie d'un dispositif de mesure pour le contrôle d'une carte à puce de ce genre. 35 REVENDICATIONS 1. Dispositif de lecture de contrôle comprenant un dispositif (SP) de mémoire ayant des cellules de mémoire, caractérisé par - un dispositif (B) tampon qui est relié au dispositif (SP) de mémoire et dans lequel sont mémorisées des données écrites dans les cellules de mémoire du dispositif (SP) de mémoire; - un dispositif (LV) qui a une entrée et une sortie; - au moins une source (PR1) de référence de contrôle, qui par des 10 données mémorisées dans le dispositif (B) tampon peut être branchée sur l'entrée du dispositif (LV); et - un dispositif (D) de contrôle qui est relié au dispositif (B) tampon et à la sortie du dispositif (LV) et qui est constitué pour une comparaison d'un signal à la sortie du dispositif (LV) à des données mémorisées dans le 15 dispositif (B) tampon. 2. Dispositif de lecture de contrôle suivant la revendication 1, caractérisé en ce que le dispositif (LV) a un amplificateur de lecture. 3. Dispositif de lecture de contrôle suivant la revendication 1 ou 2, caractérisé en ce que le dispositif (LV) a une première et une deuxième entrées, la première entrée étant couplée au dispositif (SP) de mémoire et la deuxième entrée étant couplée de manière commutable à la au moins une source (PR1I) de référence de contrôle. 25 4. Dispositif de lecture de contrôle suivant la revendication 1 ou 3, caractérisé en ce que le dispositif (SP) de mémoire est constitué en mémoire non volatile et/ou en mémoire dans laquelle on peut réécrire. 5. Dispositif de lecture de contrôle suivant l'une des revendications 1 à caractérisé en ce au moins une source (PR1) de référence de contrôle est constituée sous la forme de deux sources de référence de contrôle. 35 6. Dispositif de lecture de contrôle suivant l'une des revendications 1 à caractérisé en ce que la au moins une source (PR1) de référence de contrôle comporte un miroir de courant. 7. Dispositif de lecture de contrôle suivant l'une des revendications 1 à caractérisé en ce que la au moins source (PR1) de référence de contrôle est constituée en mémoire à transfert de charge. 8. Dispositif de lecture de contrôle suivant l'une des revendications 1 à caractérisé en ce que le dispositif de lecture de contrôle est constitué en dispositif pour un signal différentiel. 15 9. Dispositif de lecture de contrôle suivant l'une des revendications 1 à caractérisé en ce qu'il est prévu une logique (SL) de circuit qui, en fonction d'un état de consigne logique d'une cellule de mémoire à contrôler du 20 dispositif (SP) de mémoire, relie pendant au moins un laps de temps (ST1, ST2) un signal de la au moins une source (PR1) de référence de contrôle à un signal (ZS) de la cellule de mémoire à contrôler. 10. Dispositif de lecture de contrôle suivant l'une des revendications 1 à 25 9, caractérisé en ce le dispositif (B) tampon peut être utilisé pour programmer le dispositif (SP) de mémoire. 1 1. Procédé de lecture de contrôle d'états logiques mémorisés dans un 30 dispositif (SP) de mémoire, caractérisé en ce que l'on produit, en fonction de la valeur de consigne d'un état logique à contrôler, un signal de contrôle que l'on compare à l'état logique à contrôler.