Brevet FR2858456A1 — publié le 20050204

DOMAINE DE L'INVENTION Cette invention concerne généralement la conception de circuits intégrés. Plus particulièrement, cette invention concerne l'amélioration de la tolérance au bruit dans des circuits de mémoire multiprocessus. ARRIERE-PLAN DE L'INVENTION Dans le contexte des circuits numériques, le bruit est défini comme étant toute déviation d'un signal par rapport à sa valeur stable dans ces sousintervalles de temps, pendant lesquels il devrait autrement être stable. Le bruit dans les circuits intégrés peut être attribué à plusieurs sources tel que le bruit de fuite, le bruit de partage de charge, le bruit diaphonique, le bruit d'alimentation, le bruit de grenaille, le bruit thermique et le bruit de scintillation. Une analyse rigoureuse du bruit et des considérations du bruit pendant la conception deviennent de plus en plus importantes. La capacité en courant d'un transistor à effet de champ à métal - oxyde semi-conducteur (ou MOSFET selon les initiales du terme anglo-saxon Metal Oxide Semiconductor Field Effect Transistor) est inversement proportionnelle à la longueur d'un MOSFET. En conséquence, davantage de courant peut être approvisionné ( sourced ) par un MOSFET individuel en réduisant la longueur du MOSFET. Cependant, à mesure que la longueur d'un MOSFET est diminuée, d'autres problèmes sont créés. Par exemple, la tension de seuil peut être baissée, ayant pour résultat des niveaux plus élevés de courant de fuite. De plus, le courant de fuite d'un MOSFET peut introduire du bruit dans un circuit par une fuite de charge depuis un n#ud qui devrait idéalement retenir sa charge initiale. Le partage de charge peut être utilisé de manière positive. Les mémoires vives dynamiques (ou DRAM selon le terme anglo-saxon Dynamic Random Access Memory) utilisent le principe de partage de charge afin de créer des dispositifs de mémoire dense. Les DRAM stockent un bit (chiffre binaire) individuel d'information, soit en stockant davantage de charge sur un condensateur, soit en stockant moins de charge sur un condensateur. Une DRAM lit des données en mesurant le changement de tension sur la ligne de bits, lorsque la charge sur un condensateur est partagée avec la charge sur la ligne de bits. Cependant, un partage de charge non souhaité entre des éléments de mémoire peut faire en sorte que des données correctes stockées dans un élément de mémoire basculent vers des données incorrectes. Un mode de réalisation de cette invention réduit la probabilité qu'un partage de charge entre des cellules de mémoire multiprocessus fasse en sorte que des données incorrectes soient stockées dans une cellule de mémoire. La mise en #uvre de ce mode de réalisation ne crée pas de conflits supplémentaires de maintien de tension lorsque les cellules de mémoire multiprocessus sont écrites. De surcroît, la perte de charge dans les dispositifs de mémoire multiprocessus en raison de fuites est diminuée par un mode de réalisation de l'invention. Une description détaillée d'un mode de réalisation de cette invention sera fournie ci-après. RESUME DE L'INVENTION Un mode de réalisation de l'invention fournit un circuit et un procédé destinés à améliorer la tolérance au bruit dans des circuits de mémoire multiprocessus. Un transistor à effet de champ à canal P (ou PFET selon les initiales du terme anglo-saxon p-channel Field Effect Transistor) est ajouté à l'entrée de réception de chaque cellule de mémoire. La grille du PFET est connectée à la sortie de la cellule de mémoire, et la source du PFET est connectée à un signal de commande de la cellule de mémoire. Dans le cas où la ligne de données est chargée à un niveau proche de la masse par une cellule de mémoire d'un brin d'exécution et où une cellule de mémoire d'un autre brin d'exécution, avec une valeur élevée, est lue, la tolérance au bruit est améliorée par l'ajout du PFET à la cellule de mémoire. D'autres aspects et avantages de la présente invention deviendront apparents à la lecture de la description détaillée suivante, considérée conjointement avec les dessins annexés, illustrant à titre d'exemple les principes de l'invention. BREVE DESCRIPTION DES DESSINS La figure 1 est un schéma fonctionnel d'un circuit de mémoire multiprocessus (art antérieur). La figure 2 est un dessin schématique d'un circuit de mémoire multiprocessus (art antérieur). La figure 3 est un schéma fonctionnel d'un mode de réalisation d'un circuit de mémoire multiprocessus ayant une tolérance au bruit améliorée. La figure 4 est un dessin schématique d'un mode de réalisation d'un circuit de mémoire multiprocessus ayant une tolérance au bruit améliorée. DESCRIPTION DETAILLEE DU MODE DE REALISATION PREFERE La figure 1 est un schéma fonctionnel d'un circuit de mémoire multiprocessus. La 1e cellule de mémoire 100 a une sortie 110, une entrée de réception 122, une entrée de commande CONTROL3108 et est connectée à VDD (tension de drain, selon les initiales du terme anglosaxon Voltage Drain - Drain) et à GND (la masse, selon une abréviation du mot anglo-saxon ground ). La 2e cellule de mémoire 102 a une sortie 112, une entrée de réception 124, une entrée de commande CONTROL3 108 et est connectée à VDD et GND. La 1e porte de transfert 104 a une entrée - sortie 122, une entrée a 126, une entrée b 128 et une entrée - sortie 120. La 2e porte de transfert 106 a une entrée - sortie 124, une entrée a 130, une entrée b 132 et une entrée - sortie 120. L'entrée de réception 122 de la 1e cellule de mémoire 100 est connectée à l'entrée sortie 122 de la 1eporte de transfert 104. L'entrée de réception 124 de la 2e cellule de mémoire 102 est connectée à l'entrée - sortie 124 de la 2e porte de transfert 106. Le signal de commande CONTROL1 114 est connecté à l'entrée a 126 de la 1eporte de transfert 104 et à l'entrée b 132 de la 2e porte de transfert 106. Le signal de commande CONTROL2 116 est connecté à l'entrée b 128 de la 1eporte de transfert 104 et à l'entrée a 130 de la 2e porte de transfert 106. Une ligne de données 120 est connectée à l'entrée - sortie 120 de la 1eporte de transfert 104 et de la 2e porte de transfert 106. Un type de bruit, de partage de charge, peut se produire dans la mémoire multiprocessus montrée à la figure 1. Par exemple, lorsque la ligne de données 120 est chargée à un niveau proche de GND par la 2e cellule de mémoire 102, que l'entrée de réception 122 est maintenue à un niveau proche de VDD, et que la 1e porte de transfert 104 connecte momentanément la ligne de données 120 à l'entrée de réception 122 afin de lire la valeur de la 1e cellule de mémoire 100, une certaine quantité de charge sur l'entrée de réception 122 peut être transférée vers la ligne de données 120. Pendant ce temps, le n#ud 124 est déconnecté de la ligne de données 120. Si une quantité suffisante de charge est transférée, la valeur haute stockée sur la 1e cellule de mémoire 100 peut basculer vers une valeur basse . Si la valeur stockée sur la 1e cellule de mémoire 100 bascule vers une valeur basse depuis une valeur haute, une valeur incorrecte peut être stockée sur la 1ecellule de mémoire 100. Dans cet exemple, uniquement une porte de transfert est allumée à un moment donné. Un autre exemple de bruit dû à un partage de charge peut se produire lorsque la ligne de données 120 est chargée à un niveau proche de GND par la 1ecellule de mémoire 100, que l'entrée de réception 124 est maintenue à un niveau proche de VDD, et que la 2e porte de transfert 106 connecte momentanément la ligne de données 120 à l'entrée de réception 124 afin de lire la valeur de la 2e cellule de mémoire 102. Pendant ce temps, le n#ud 122 est déconnecté de la ligne de données 120. Une certaine quantité de charge sur l'entrée de réception 124 peut être transférée vers la ligne de données 120. Si une quantité suffisante de charge est transférée, la valeur haute stockée sur la 2e cellule de mémoire 102 peut basculer à une valeur basse . Si la valeur stockée sur la 2e cellule de mémoire 102 bascule vers une valeur basse depuis une valeur haute, une valeur incorrecte peut être stockée sur la 2e cellule de mémoire 102. Dans cet exemple, uniquement une porte de transfert est allumée à un moment donné. La figure 2 est un dessin schématique d'un circuit de mémoire multiprocessus. La 1e cellule de mémoire 252 contient le PFET MP1 200, ayant sa source connectée à VDD, son drain 214 connecté à la grille 214 du PFET MP2 202, à la grille 214 du NFET (transistor à effet de champ à canal N ; selon les initiales de n-channel Field Effect Transistor) MN2 206 et au drain 214 du NFET MN1204. La 1e cellule de mémoire 252 contient également le PFET MP2 202, ayant sa source connectée à VDD, son drain 216 connecté à la grille 216 du PFET MP1 200, à la grille 216 du NFET MN1 204 et au drain 216 du NFET MN2 206. De plus, la source du NFET MN1 204 est connectée à GND. La source 218 du NFET MN2 206 est connectée au drain 218 du NFET MN3 208. La grille 220 du NFET MN3 208 est connectée à CONTROL3 220 et la source du NFET MN3 208 est connectée à GND. La 2e cellule de mémoire 256 contient le PFET MP4 226, ayant sa source connectée à VDD, son drain 240 connecté à la grille 240 du PFET MP5 228, à la grille 240 du NFET MN6 232 et au drain 240 du NFET MN5 230. La 2e cellule de mémoire 256 contient également le PFET MP5 228, ayant sa source connectée à VDD, son drain 242 connecté à la grille 242 du PFET MP4 226, à la grille 242 du NFET MN5 230 et au drain 240 du NFET MN6 232. De plus, la source du NFET MN5 230 est connectée à GND. La source 244 du NFET MN6 232 est connectée au drain 244 du NFET MN7 234. La grille 220 du NFET MN7 234 est connectée à CONTROL3 et la source du NFET MN7 234 est connectée à GND. La 1e porte de transfert 254 contient le PFET MP3 210, ayant sa source connectée à 216, son drain connecté à 250 et sa grille connectée à 222. La 1eporte de transfert 254 contient également le NFET MN4 212, ayant son drain connecté à 216, sa source connectée à 250 et sa grille connectée à 224. La 2e porte de transfert 258 contient le PFET MP6 236, ayant sa source connectée à 242, son drain connecté à 250 et sa grille connectée à 246. La 2e porte de transfert 258 contient également le NFET MN8 238, ayant son drain connecté à 242, sa source connectée à 250 et sa grille connectée à 248. Un type de bruit, de partage de charge, peut se produire dans la mémoire multiprocessus montrée à la figure 2. Par exemple, lorsque la ligne de données 250 est chargée à un niveau proche de GND par la 2e cellule de mémoire 256, que l'entrée de réception 216 est maintenue à un niveau proche de VDD, que la grille 222 du PFET MP3 210 est momentanément maintenue basse, et que la grille 224 du NFET MN4 212 est momentanément maintenue haute afin de lire la valeur sur l'entrée de réception 216, une certaine quantité de charge sur l'entrée de réception 216 peut être transférée vers la ligne de données 250. Pendant ce temps, le n#ud 246 est maintenu haut et le n#ud 248 est maintenu bas. Si une quantité suffisante de charge est transférée, la valeur haute stockée sur la 1e cellule de mémoire 252 peut basculer vers une valeur basse. Si la valeur stockée sur la 1e cellule de mémoire 252 bascule vers une valeur basse depuis une valeur haute, une valeur incorrecte peut être stockée sur la 1e cellule de mémoire 252. Dans cet exemple, uniquement une porte de transfert est allumée à un moment donné. Un partage de charge peut également se produire d'une autre manière dans la mémoire multiprocessus montrée à la figure 2. Par exemple, lorsque la ligne de données 250 est chargée à un niveau proche de GND par la 1e cellule de mémoire 252, que l'entrée de réception 242 est maintenue à un niveau proche de VDD, que la grille 246 du PFET MP6 236 est momentanément maintenue basse, et que la grille 248 du NFET MN8 238 est momentanément maintenue haute afin de lire la valeur sur l'entrée de réception 242, une certaine quantité de charge sur l'entrée de réception 242 peut être transférée à la ligne de données 250. Pendant ce temps, le n#ud 222 est maintenu haut et le n#ud 224 est maintenu bas. Si une quantité suffisante de charge est transférée, la valeur haute stockée sur la 2e cellule de mémoire 256 peut basculer vers une valeur basse. Si la valeur stockée sur la 2e cellule de mémoire 256 bascule vers une valeur basse depuis une valeur haute, une valeur incorrecte peut être stockée sur la 2e cellule de mémoire 256. Dans cet exemple, uniquement une porte de transfert est allumée à un moment donné. La figure 3 est un schéma fonctionnel d'un mode de réalisation d'un circuit de mémoire multiprocessus ayant une tolérance au bruit améliorée. La 1e cellule de mémoire 300 a une sortie 310, une entrée de réception 322, une entrée de commande CONTROL3 308 et est connectée à VDD et GND. La 2e cellule de mémoire 302 a une sortie 312, une entrée de réception 324, une entrée de commande CONTROL3 308 et est connectée à VDD et GND. La 1e porte de transfert 304 a une entrée sortie 322, une entrée a 326, une entrée b 328 et une entrée - sortie 320. La 2e porte de transfert 306 a une entrée - sortie 324, une entrée a 330, une entrée b 332 et une entrée - sortie 320. L'entrée de réception 322 de la 1e cellule de mémoire 300 est connectée à l'entrée - sortie 322 de la 1e porte de transfert 304. L'entrée de réception 324 de la 2e cellule de mémoire 302 est connectée à l'entrée - sortie 324 de la 2e porte de transfert 306. Le signal de commande CONTROL1 314 est connecté à l'entrée a 326 de la 1eporte de transfert 304 et à l'entrée b 332 de la 2e porte de transfert 306. Le signal de commande CONTROL2 316 est connecté à l'entrée b 328 de la 1e porte de transfert 304 et à l'entrée a 330 de la 2e porte de transfert 306. Une ligne de données 320 est connectée à une entrée - sortie 320 de la 1eporte de transfert 304 et de la 2e porte de transfert 306. La source du PFET MP1 334 est connectée à CONTROL3 308. La grille du PFET MP1 334 est connectée à la sortie 310 de la 1e cellule de mémoire 300. Le drain du PFET MP1 334 est connecté à l'entrée de réception 322 de la 1e cellule de mémoire 300. La source du PFET MP2 336 est connectée à CONTROL3 308. La grille du PFET MP2 336 est connectée à la sortie 312 de la 2e cellule de mémoire 302. Le drain du PFET MP2 336 est connecté à l'entrée de réception 324 de la 1e cellule de mémoire 302. Un type de bruit, de partage de charge, est diminué dans la mémoire multiprocessus montrée à la figure 3. Par exemple, lorsque la ligne de données 320 est chargée à un niveau proche de GND par la 2e cellule de mémoire 302, que l'entrée de réception 322 est maintenue à un niveau proche de VDD, et que la 1e porte de transfert 304 connecte momentanément la ligne de données 320 à l'entrée de réception 322 afin de lire la valeur de la 1e cellule de mémoire 300, une certaine quantité de charge sur l'entrée de réception 322 peut être transférée vers la ligne de données 320. Pendant ce temps, CONTROL2 316 est maintenu haut et CONTROL1 314 est maintenu bas. La charge transférée est compensée par le PFET MP1 334. Dans ce cas, la tension sur CONTROL3 308 est proche de VDD et la sortie 310 de la 1e cellule de mémoire est proche de GND. Par conséquent, le PFET MP1 334 est allumé et recharge la plupart de la charge perdue au profit du partage de charge avec la ligne de données 320. L'ajout du PFET MP1 334 n'introduit pas de conflits supplémentaires de maintien de tension, lorsque CONTROL 3 308 est maintenu bas. Un autre exemple de la manière dont le bruit dû au partage de charge peut être diminué se produit lorsque la ligne de données 320 est chargée à un niveau proche de GND par la 1e cellule de mémoire 300, que l'entrée de réception 324 est maintenue à un niveau proche de VDD, et que la 2e porte de transfert 306 connecte momentanément la ligne de données 320 à l'entrée de réception 324 afin de lire la valeur de la 2e cellule de mémoire 302, une certaine quantité de charge sur l'entrée de réception 324 peut être transférée vers la ligne de données 320. Pendant ce temps, CONTROL2 316 est maintenu haut et CONTROL1 314 est maintenu bas. Cette charge transférée est compensée par le PFET MP2 336. Dans ce cas, la tension sur CONTROL3 308 est proche de VDD et la sortie de la 2e cellule de mémoire 312 est proche de GND. Par conséquent, le PFET MP2 336 est allumé et recharge la plupart de la charge perdue au profit du partage de charge avec la ligne de données 320. L'ajout du PFET MP2 336 n'introduit pas de conflits supplémentaires de maintien de tension, lorsque CONTROL3 308 est maintenu bas. La figure 4 est un dessin schématique d'un mode de réalisation d'un circuit de mémoire multiprocessus ayant une tolérance au bruit améliorée. La 1e cellule de mémoire 452 contient le PFET MP1 400, ayant sa source connectée à VDD, son drain 414 connecté à la grille 414 du PFET MP2 402, à la grille 414 du NFET MN2 406 et au drain 414 du NFET MN1 404. La 1e cellule de mémoire 452 contient également le PFET MP2 402, ayant sa source connectée à VDD, son drain 416 connecté à la grille 416 du PFET MP1 400, à la grille 416 du NFET MN1 404 et au drain 416 du NFET MN2 406. De plus, la source du NFET MN1 404 est connectée à GND. La source 418 du NFET MN2 406 est connectée au drain 418 du NFET MN3 408. La grille 420 du NFET MN3 408 est connectée à CONTROL3 420 et la source du NFET MN3 408 est connectée à GND. La 2e cellule de mémoire 456 contient le PFET MP4 426, ayant sa source connectée à VDD, son drain 440 connecté à la grille 440 du PFET MP5 428, à la grille 440 du NFET MN6 432 et au drain 440 du NFET MN5 430. La 2e cellule de mémoire 456 contient également le PFET MP5 428, ayant sa source connectée à VDD, son drain 442 connecté à la grille 442 du PFET MP4 426, à la grille 442 du NFET MN5 430 et au drain 442 du NFET MN6 432. De plus, la source du NFET MN5 430 est connectée à GND. La source 444 du NFET MN6 432 est connectée au drain 444 du NFET MN7 434. La grille 420 du NFET MN7 434 est connectée à CONTROL3 et la source du NFET MN7 434 est connectée à GND. La 1e porte de transfert 454 contient le PFET MP3 410, ayant sa source connectée à 416, son drain connecté à 450 et sa grille connectée à 422. La 1e porte de transfert 454 contient également le NFET MN4 412, ayant son drain connecté à 416, sa source connectée à 450 et sa grille connectée à 424. La source 420 du PFET MP7452 est connectée à CONTROL3. La grille 414 du PFET MP7 452 est connectée à la sortie de la 1e cellule de mémoire 452. Le drain 416 du PFET MP7 452 est connecté à l'entrée de réception de la 1e cellule de mémoire 452. La 2e porte de transfert 458 contient le PFET MP6 436, ayant sa source connectée à 442, son drain connecté à 450 et sa grille connectée à 446. La 2e porte de transfert 458 contient également le NFET MN8 438, ayant son drain connecté à 442, sa source connectée à 450 et sa grille connectée à 448. La source 420 du PFET MP8 454 est connectée à CONTROL3. La grille 440 du PFET MP8 454 est connectée à la sortie de la 2e cellule de mémoire 456. Le drain 442 du PFET MP8 454 est connecté à l'entrée de réception de la 2e cellule de mémoire 456. Un type de bruit, de partage de charge, est diminué dans la mémoire multiprocessus montrée à la figure 4. Par exemple, lorsque la ligne de données 450 est chargée à un niveau proche de GND par la 2e cellule de mémoire 456, que l'entrée de réception 416 est maintenue à un niveau proche de VDD, que la grille 422 du PFET MP3 410 est momentanément maintenue basse, et que la grille 424 du NFET MN4 412 est momentanément maintenue haute afin de lire la valeur sur l'entrée de réception 416, une certaine quantité de charge sur l'entrée de réception 416 peut être transférée vers la ligne de données 450. Pendant ce temps, le n#ud 446 est maintenu haut et le n#ud 448 est maintenu bas. Cette charge transférée est compensée par le PFET MP7 452. Dans ce cas, la tension sur CONTROL3 420 est proche de VDD et la sortie 414 de la 1e cellule de mémoire est proche de GND. Par conséquent, le PFET MP7 452 est allumé et recharge la plupart de la charge perdue au profit du partage de charge avec la ligne de données 450. L'ajout du PFET MP7 452 n'introduit pas de conflits supplémentaires de maintien de tension, lorsque CONTROL3 420 est maintenu bas. Un autre exemple de la manière dont le bruit dû au partage de charge peut être diminué se produit lorsque la ligne de données 450 est chargée à un niveau proche de GND par la 1e cellule de mémoire 452, que l'entrée de réception 442 est maintenue à un niveau proche de VDD, que la grille 446 du PFET MP6 436 est momentanément maintenue basse, et que la grille 448 du NFET MN8 438 est momentanément maintenue haute afin de lire la valeur sur l'entrée de réception 442, [dans quel cas] une certaine quantité de charge sur l'entrée de réception 442 peut être transférée vers la ligne de données 450. Pendant ce temps, le n#ud 422 est maintenu haut et le n#ud 424 est maintenu bas. Cette charge transférée est compensée par le PFET MP8 454. Dans ce cas, la tension sur CONTROL3 420 est proche de VDD et la sortie 440 de la 2e cellule de mémoire est proche de GND. Par conséquent, le PFET MP8 454 est allumé et recharge la plupart de la charge perdue au profit du partage de charge avec la ligne de données 450. L'ajout du PFET MP8 454 n'introduit pas de conflits supplémentaires de maintien de tension, lorsque CONTROL3 420 est maintenu bas. La discussion ci-dessus de la présente invention a été présentée à des fins d'illustration et de description. Elle n'a pas été rédigée avec l'intention qu'elle soit exhaustive ou qu'elle limite l'invention à la forme précise exposée, et d'autres modifications et variations peuvent être possibles à la lumière des enseignements ci-dessus. Le mode de réalisation a été choisi et décrit de manière à expliquer le mieux les principes de l'invention et son application pratique afin de permettre ainsi à d'autres personnes versées dans l'art d'utiliser l'invention le mieux dans différents modes de réalisation et différentes variations, telles qu'adaptées à l'usage particulier envisagé. Il est l'intention que les revendications annexées soient interprétées de manière à inclure d'autres modes de réalisation alternatifs de l'invention, sauf dans la mesure où ceux-ci sont limités par l'art antérieur. DESSINS Figures 1, 2, 3, 4 : Prior art Art antérieur Memory celln Cellule de mémoire n Inputn Entrée n CONTROLA Signal de commande n Data line Ligne de données Transfer gaten Porte de transfert n VDD Tension de drain MPn Transistor à effet de champ à canal P n n MNn Transistor à effet de champ à canal N n n REVENDICATIONS 1. Circuit destiné à améliorer la tolérance au bruit de circuits de mémoire multiprocessus, comprenant : a. un premier PFET comprenant une source, un drain et une grille ; b. un deuxième PFET comprenant une source, un drain et une grille ; c. une première cellule de mémoire connectée à la tension de drain (VDD) et à la masse (GND), comprenant une entrée de réception, une sortie et une entrée de commande ; d. une deuxième cellule de mémoire connectée à la tension de drain et à la masse, comprenant une entrée de réception, une sortie et une entrée de commande ; e. une première porte de transfert comprenant une entrée, une première entrée de commande, une deuxième entrée de commande et une sortie ; f. une deuxième porte de transfert comprenant une entrée, une première entrée de commande, une deuxième entrée de commande et une sortie ; et g. dans lequel la grille du premier PFET est connectée à la sortie de la première cellule de mémoire, le drain du premier PFET est connecté à l'entrée de réception de la première cellule de mémoire, et la source du premier PFET est connectée à l'entrée de commande de la première cellule de mémoire ; h. dans lequel la grille du deuxième PFET est connectée à la sortie de la deuxième cellule de mémoire, le drain du deuxième PFET est connecté à l'entrée de réception de la deuxième cellule de mémoire, et la source du deuxième PFET est connectée à l'entrée de commande de la deuxième cellule de mémoire ; i. dans lequel la sortie de la première porte de transfert est connectée à l'entrée de réception de la première cellule de mémoire et au drain du premier PFET, la première entrée de commande de la première porte de transfert est connectée à un premier signal de commande, la deuxième entrée de commande de la première porte de transfert est connectée à un deuxième signal de commande, et l'entrée de la première porte de transfert est connectée à une ligne de données et à l'entrée de la deuxième porte de transfert ; et j. dans lequel la sortie de la deuxième porte de transfert est connectée à l'entrée de réception de la deuxième cellule de mémoire et au drain du deuxième PFET, la première entrée de commande de la deuxième porte de transfert est connectée au deuxième signal de commande, la deuxième entrée de commande de la deuxième porte de transfert est connectée au premier signal de commande, et l'entrée de la deuxième porte de transfert est connectée à la ligne de données et à l'entrée de la première porte de transfert ; k. de telle manière que, lorsque la ligne de données est chargée à un niveau proche de la masse, que la tension stockée sur l'entrée de réception de la première cellule de mémoire est haute, que les tensions sur les entrées de commande de la première porte de transfert connectent la ligne de données à l'entrée de réception de la première cellule de mémoire, et que la tension appliquée à l'entrée de commande de la première et de la deuxième cellules de mémoire est haute, le premier PFET améliore l'immunité au bruit de la première cellule de mémoire. 2. Procédé d'amélioration de la tolérance au bruit dans des circuits de mémoire multiprocessus, comprenant les étapes consistant : a. à fabriquer un premier PFET comprenant une source, un drain et une grille ; b. à fabriquer un deuxième PFET comprenant une source, un drain et une grille ; c. à fabriquer une première cellule de mémoire connectée à la tension de drain et à la masse, comprenant une entrée de réception, une sortie et une entrée de commande ; d. à fabriquer une deuxième cellule de mémoire connectée à la tension de drain et à la masse, comprenant une entrée de réception, une sortie et une entrée de commande ; e. à fabriquer une première porte de transfert comprenant une entrée, une première entrée de commande, une deuxième entrée de commande et une sortie ; f. à fabriquer une deuxième porte de transfert comprenant une entrée, une première entrée de commande, une deuxième entrée de commande et une sortie ; et g. dans lequel la grille du premier PFET est connectée à la sortie de la première cellule de mémoire, le drain du premier PFET est connecté à l'entrée de réception de la première cellule de mémoire, et la source du premier PFET est connectée à l'entrée de commande de la première cellule de mémoire ; h. dans lequel la grille du deuxième PFET est connectée à la sortie de la deuxième cellule de mémoire, le drain du deuxième PFET est connecté à l'entrée de réception de la deuxième cellule de mémoire, et la source du deuxième PFET est connectée à l'entrée de commande de la deuxième cellule de mémoire ; i. dans lequel la sortie de la première porte de transfert est connectée à l'entrée de réception de la première cellule de mémoire et au drain du premier PFET, la première entrée de commande de la première porte de transfert est connectée à un premier signal de commande, la deuxième entrée de commande de la première porte de transfert est connectée à un deuxième signal de commande, et l'entrée de la première porte de transfert est connectée à une ligne de données et à l'entrée de la deuxième porte de transfert ; et j. dans lequel la sortie de la deuxième porte de transfert est connectée à l'entrée de réception de la deuxième cellule de mémoire et au drain du deuxième PFET, la première entrée de commande de la deuxième porte de transfert est connectée au deuxième signal de commande, la deuxième entrée de commande de la deuxième porte de transfert est connectée au premier signal de commande, et l'entrée de la deuxième porte de transfert est connectée à la ligne de données et à l'entrée de la première porte de transfert ; k. de telle manière que, lorsque la ligne de données est chargée à un niveau proche de la masse, que la tension stockée sur l'entrée de réception de la première cellule de mémoire est haute, que les tensions sur les entrées de commande de la première porte de transfert connectent la ligne de données à l'entrée de réception de la première cellule de mémoire, et que la tension appliquée à l'entrée de commande de la première et de la deuxième cellules de mémoire est haute, le premier PFET améliore l'immunité au bruit de la première cellule de mémoire. 3. Circuit d'amélioration de la tolérance au bruit dans des circuits de mémoire multiprocessus, comprenant : a. un premier PFET comprenant une source, un drain et une grille ; b. un deuxième PFET comprenant une source, un drain et une grille ; c. une première cellule de mémoire connectée à la tension de drain et à la masse, comprenant une entrée de réception, une sortie et une entrée de commande ; d. une deuxième cellule de mémoire connectée à la tension de drain et à la masse, comprenant une entrée de réception, une sortie et une entrée de commande ; e. une première porte de transfert comprenant une entrée, une première entrée de commande, une deuxième entrée de commande et une sortie ; f. une deuxième porte de transfert comprenant une entrée, une première entrée de commande, une deuxième entrée de commande et une sortie ; et g. dans lequel la grille du premier PFET est connectée à la sortie de la première cellule de mémoire, le drain du premier PFET est connecté à l'entrée de réception de la première cellule de mémoire, et la source du premier PFET est connectée à l'entrée de commande de la première cellule de mémoire ; h. dans lequel la grille du deuxième PFET est connectée à la sortie de la deuxième cellule de mémoire, le drain du deuxième PFET est connecté à l'entrée de réception de la deuxième cellule de mémoire, et la source du deuxième PFET est connectée à l'entrée de commande de la deuxième cellule de mémoire ; i. dans lequel la sortie de la première porte de transfert est connectée à l'entrée de réception de la première cellule de mémoire et le drain du premier PFET, la première entrée de commande de la première porte de transfert est connectée à un premier signai de commande, la deuxième entrée de commande de la première porte de transfert est connectée à un deuxième signal de commande et l'entrée de la première porte de transfert est connectée à une ligne de données et à l'entrée de la deuxième porte de transfert ; j. dans lequel la sortie de la deuxième porte de transfert est connectée à l'entrée de réception de la deuxième cellule de mémoire et au drain du deuxième PFET, la première entrée de commande de la deuxième porte de transfert est connectée au deuxième signal de commande, la deuxième entrée de commande de la deuxième porte de transfert est connectée au premier signal de commande, et l'entrée de la deuxième porte de transfert est connectée à la ligne de données et à l'entrée de la première porte de transfert ; k. de telle manière que, lorsque la ligne de données est chargée à un niveau proche de la masse, que la tension stockée sur l'entrée de réception de la deuxième cellule de mémoire est haute, que les tensions sur les entrées de commande de la deuxième porte de transfert connectent la ligne de données à l'entrée de réception de la deuxième cellule de mémoire, et que la tension appliquée à l'entrée de commande de la première et de la deuxième cellules de mémoire est haute, le deuxième PFET améliore l'immunité au bruit de la deuxième cellule de mémoire. 4. Procédé d'amélioration de la tolérance au bruit dans des circuits de mémoire multiprocessus, comprenant les étapes consistant : a. à fabriquer un premier PFET comprenant une source, un drain et une grille ; b. à fabriquer un deuxième PFET comprenant une source, un drain et une grille ; c. à fabriquer une première cellule de mémoire connectée à la tension de drain et à la masse, comprenant une entrée de réception, une sortie et une entrée de commande ; d. à fabriquer une deuxième cellule de mémoire connectée à la tension de drain et à la masse, comprenant une entrée de réception, une sortie et une entrée de commande ; e. à fabriquer une première porte de transfert comprenant une entrée, une première entrée de commande, une deuxième entrée de commande et une sortie ; f. à fabriquer une deuxième porte de transfert comprenant une entrée, une première entrée de commande, une deuxième entrée de commande et une sortie ; et g. dans lequel la grille du premier PFET est connectée à la sortie de la première cellule de mémoire, le drain du premier PFET est connecté à l'entrée de réception de la première cellule de mémoire, et la source du premier PFET est connectée à l'entrée de commande de la première cellule de mémoire ; h. dans lequel la grille du deuxième PFET est connectée à la sortie de la deuxième cellule de mémoire, le drain du deuxième PFET est connecté à l'entrée de réception de la deuxième cellule de mémoire, et la source du deuxième PFET est connectée à l'entrée de commande de la deuxième cellule de mémoire ; i. dans lequel la sortie de la première porte de transfert est connectée à l'entrée de réception de la première cellule de mémoire et au drain du premier PFET, la première entrée de commande de la première porte de transfert est connectée à un premier signal de commande, la deuxième entrée de commande de la première porte de transfert est connectée à un deuxième signal de commande, et l'entrée de la première porte de transfert est connectée à une ligne de données et à l'entrée de la deuxième porte de transfert ; et j. dans lequel la sortie de la deuxième porte de transfert est connectée à l'entrée de réception de la deuxième cellule de mémoire et au drain du deuxième PFET, la première entrée de commande de la deuxième porte de transfert est connectée au deuxième signal de commande, la deuxième entrée de commande de la deuxième porte de transfert est connectée au premier signal de commande, et l'entrée de la deuxième porte de transfert est connectée à la ligne de données et à l'entrée de la première porte de transfert ; k. de telle manière que, lorsque la ligne de données est chargée à un niveau proche de la masse, que la tension stockée sur l'entrée de réception de la deuxième cellule de mémoire est haute, que les tensions sur les entrées de commande de la deuxième porte de transfert connectent la ligne de données à l'entrée de réception de la deuxième cellule de mémoire, et que la tension appliquée à l'entrée de commande de la première et de la deuxième cellules de mémoire est haute, le deuxième PFET améliore l'immunité au bruit de la deuxième cellule de mémoire.