Brevet FR2850819A1 — publié le 20040806

La présente invention concerne un système de communication asymétrique et, plus particulièrement, une structure de matériel d'annuleur d'écho et un procédé pour télécharger un coefficient de filtre de l'annuleur d'écho. Des voies de transmission de données rapides sont nécessaires pour que des services interactifs à haut débit de données, tels que la vidéo et l'accès à l'Internet, deviennent disponibles pour un plus grand nombre de clients résidentiels et de petites entreprises. Bien que le câble à 10 fibre optique soit le support de transmission préféré pour de tels services à haut débit de données, il n'est pas aisément disponible dans des réseaux de communication existants et le cot de l'installation d'un câblage à fibre optique est prohibitif. Les connexions de câblage 15 téléphonique actuelles, qui consistent en supports du type paire torsadée en cuivre, n'ont pas été conçues à l'origine pour supporter les débits de données ou la largeur de bande exigés pour des services interactifs tels que la vidéo à la demande ou même des connexions Internet rapides. La 20 technologie de ligne d'abonné numérique asymétrique (qu'on appelle ci- après "ADSL" pour "Asymmetric Digital Subscriber Line") a été développée pour augmenter la largeur de bande effective de connexions à paires torsadées existantes, afin de permettre de fournir des services interactifs sans 25 exiger l'installation d'un câble à fibre optique. Un modem ADSL peut convertir directement un flux de données numériques en un grand nombre de canaux analogiques séparés, travaillant à différentes fréquences et à différents débits de données, pour tirer parti de toute la 30 largeur de bande disponible de la ligne téléphonique. La technologie Multi-tone discrète est conçue pour s'adapter à des changements dans la ligne téléphonique, sous l'effet de la température, ou au brouillage d à d'autres appels et lignes. Pour créer de multiples canaux, des modems ASL 35 divisent la largeur de bande disponible d'une ligne téléphonique. En réutilisant la ligne téléphonique existante, la technologie ADSL conduit à répandre davantage dans le public l'usage du réseau de communication Internet. Conformément à la norme ADSL G.DMT, approuvée par l'Union 5 Internationale des Télécommunications (UIT), un canal de transmission est divisé en de nombreux canaux et des données sont transmises sur la base de l'état des canaux respectifs pour élargir une largeur de bande de transmission, avec des débits de données maximaux de 8 Mbit/s en 10 direction descendante vers l'abonné, et de 1,5 Mbit/s en direction montante à partir de l'abonné. G.Lite, dont le nom officiel est G.992.2, est maintenant une manière standard d'installer un service ADSL. G.Lite permet d'avoir des connexions Internet pour des ordinateurs domestiques et 15 professionnels à des débits s'élevant jusqu'à 1,5 Mbit/s sur des lignes téléphoniques ordinaires. En utilisant une extension du standard ADSL, connue sous l'appellation S=1/2, sur du fil de 0,51 mm de diamètre, l'ADSL est capable de fonctionner à 10 Mbit/s jusqu'à près de 3000 m. 20 Par conséquent, la technologie ADSL permet de réaliser un réseau de communication très rapide. Dans un système de communication ADSL interactif, un signal émis vers le côté de réception sur une ligne en boucle occasionne un écho. Du fait que l'écho crée un obstacle à la communication, divers 25 efforts ont été accomplis pour annuler l'écho. Un annuleur d'écho classique analyse et prédit un écho généré lorsqu'une boucle est formée, et annule l'écho dans un signal reçu. Des procédés classiques pour annuler un écho sont 30 exposés dans le brevet des E.U.A. n' 5 909 436, la demande de brevet du Japon ouverte à l'examen du public n0 2000049885 et la demande de brevet de Corée n0 200109502. Conformément au brevet des E.U.A. n0 5 909 436, un registre de commande est placé entre un tampon de données de 35 réception et un tampon de données d'émission. Les deux tampons ont des tailles différentes à cause d'une différence entre un débit de données d'un côté d'émission et un débit de données d'un côté de réception dans un mode de central téléphonique (CO pour "Central Office") et un mode de terminal distant (RT pour "Remote Terminal"). Le 5 registre de commande est commuté par logiciel. Cependant, du fait qu'un coefficient de filtre est stocké dans une mémoire, une logique de commande d'adresse de mémoire est nécessaire. Conformément à la demande de brevet du Japon ouverte à l'examen du public n' 2000-049885, seul un canal 10 ayant un rapport S/B (rapport signal à bruit) élevé est utilisé sélectivement, et les autres canaux sont traités par un masque pour abaisser un débit de données. Cependant, ce brevet supporte une faible cadence d'échantillonnage et ne peut donc pas être appliqué en pratique à 15 l'infrastructure Internet actuelle. Conformément à la demande de brevet de Corée n0 2001-09502, un annuleur d'écho comprend une unité de filtre du type en treillis qui est utilisée pour éliminer la corrélation vis-à-vis d'un signal d'entrée. Une réponse 20 impulsionnelle est présumée dans un filtre à réponse impulsionnelle infinie (RII) pour raccourcir un temps de convergence. Des douzaines de prises constituent un seul matériel. L'annuleur d'écho peut avoir une efficacité élevée vis-à-vis d'un signal vocal ayant une corrélation 25 élevée entre des signaux, mais il ne convient pas pour des systèmes ADSL actuels qui doivent annuler l'écho de 70-80 dB. Un circuit d'annuleur d'écho (AE) classique peut utiliser 512 éléments de mémoire PEPS pour les données d'entrée de 2,2 mégaéchantillons/s dans le mode de CO, et 30 utiliser 128 éléments de mémoire PEPS pour les données d'entrée de 552 kiloéchantillons/s dans le mode de RT. Par conséquent, il existe un besoin portant sur un annuleur d'écho qui convienne pour un système de communication ADSL et utilise le matériel de manière 35 partagée dans des modes de CO et de RT pour simplifier sa structure de matériel. Une caractéristique de la présente invention consiste en ce qu'elle procure un annuleur d'écho qui utilise le matériel de manière partagée dans des modes de central téléphonique (CO) et de terminal distant (RT) d'un système ADSL. Une autre caractéristique de la présente invention consiste en ce qu'elle procure un procédé pour télécharger un coefficient de filtre de l'annuleur d'écho. Selon un aspect de la présente invention, celle-ci 10 procure un système de communication asymétrique comportant un annuleur d'écho. L'annuleur d'écho comprend un bloc de lignes à retard pour retarder d'un intervalle prédéterminé un signal d'entrée d'écho pour générer un signal de retard, un bloc de table de coefficients pour décaler 15 séquentiellement des coefficients de filtre qui sont stockés séquentiellement dans un registre à décalage, et pour fournir en sortie un coefficient de filtre; et un bloc de multiplication et d'accumulation pour multiplier et additionner le signal de retard du bloc de lignes à retard 20 par le coefficient de filtre qui est un signal de sortie du bloc de table de coefficients de filtre, pour générer un signal de sortie d'écho à écho annulé. De préférence, l'annuleur d'écho est un filtre à réponse impulsionnelle finie (RIF) qui calcule la 25 corrélation entre le signal d'entrée d'écho et un signal de sortie d'écho pour générer le coefficient de filtre. Le registre à décalage est partagé par le matériel utilisé pour un mode de CO et un mode de RT du système de communication asymétrique. Le coefficient de filtre a un 30 rapport de cadence de décalage de 1:4, c'est-à-dire un rapport entre le mode de RT et le mode de CO. Le bloc de lignes à retard divise en huit lignes à retard une ligne pour l'introduction d'un signal d'entrée d'écho, de façon à retarder le signal d'entrée d'écho. Selon un autre aspect de la présente invention, celle-ci procure un système de communication asymétrique comportant un annuleur d'écho. L'annuleur d'écho comprend un bloc d'interface d'entrée pour recevoir des données d'entrée d'écho d'un premier débit dans un premier mode (CO), et des données d'entrée d'écho d'un second débit dans 5 un second mode (RT), un sous-bloc PEPS pour décaler les données d'entrée d'écho du premier débit dans le premier mode par sous-échantillonnage, et décaler les données d'entrée d'écho du second débit dans le second mode par suréchantillonnage, un bloc PEPS principal pour décaler les 10 données d'entrée d'écho du second débit dans le premier mode et décaler les données d'entrée d'écho du premier débit dans le second mode, un multiplexeur pour connecter sélectivement le sous-bloc PPS au bloc PEPS principal, conformément aux premier et second modes, et un bloc 15 d'interface d'entrée pour générer un signal de sortie d'écho du second débit dans le premier mode et générer un signal de sortie d'écho du premier débit dans le second mode. Dans le premier mode, le bloc d'interface d'entrée, le sous-bloc PEPS, le bloc PEPS principal et le bloc 20 d'interface de sortie sont connectés en succession. Dans le second mode, le bloc d'interface d'entrée, le bloc PEPS principal, le sous-bloc PEPS et le bloc d'interface de sortie sont connectés en succession. De préférence, l'annuleur d'écho comprend en outre 25 un bloc de multiplication et d'accumulation pour multiplier et additionner le coefficient de filtre stocké dans le sous-bloc PEPS dans le mode de CO par le coefficient de filtre stocké dans le bloc PEPS principal. Le bloc PEPS principal produit le retard principal du signal d'entrée 30 d'écho au moyen d'une mémoire PEPS d'une profondeur de 128, et le sous-bloc PEPS produit un retard fin du signal d'entrée d'écho au moyen d'une mémoire PEPS d'une profondeur de quatre. L'annuleur d'écho fonctionne en relation avec un canal dominant du point de vue de l'écho 35 parmi des canaux du système de communication asymétrique. L'annuleur d'écho reçoit d'un processeur de signal numérique (DSP pour Digital Signal Processor") le retard du canal dominant au point de vue de l'écho. Selon encore un autre aspect de la présente invention, celle-ci procure un procédé pour télécharger un 5 coefficient de filtre d'un annuleur d'écho dans un système de communication asymétrique. Le procédé comprend les première à sixième étapes. La première étape consiste à effectuer un apprentissage d'annulation d'écho pour une boucle nouvellement créée, pendant une période initiale, 10 pour déterminer un coefficient de filtre. La seconde étape consiste à comparer une valeur de registre d'écriture avec une valeur de registre de lecture (en réponse à une première valeur d'un registre de téléchargement), et à écrire le coefficient de filtre dans un registre de 15 données, et à faire basculer la valeur du registre d'écriture lorsque la valeur du registre d'écriture et la valeur du registre de lecture sont identiques l'une à l'autre. La troisième étape consiste à accomplir les première et seconde étapes pendant qu'un index de 20 "téléchargement de coefficient" augmente. La quatrième étape consiste à contrôler si la valeur de registre de lecture et la valeur de registre d'écriture sont différentes l'une de l'autre (en réponse à une seconde valeur du registre de téléchargement), et à allouer au 25 registre à décalage dans l'annuleur d'écho le coefficient stocké dans le registre de données, lorsque les valeurs des registres de lecture et d'écriture sont égales l'une à l'autre. La cinquième étape consiste à décaler séquentiellement le registre à décalage pour faire basculer 30 la valeur du registre de lecture lorsqu'un index est la dernière valeur. La sixième étape consiste à achever l'opération de l'annuleur d'écho (lorsque le registre de téléchargement correspond à la première valeur). D'autres caractéristiques et avantages de 35 l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: La figure lA et la figure 1B montrent des débits de transfert de données respectivement dans un mode de central téléphonique (CO) et un mode de terminal distant (RT). La figure 2 illustre mathématiquement un exemple du fonctionnement d'un circuit annuleur d'écho (AE). La figure 3 montre un registre à décalage dans lequel des coefficients de filtre du circuit annuleur 10 d'écho (AE) de l'invention sont stockés. La figure 4A montre un registre à décalage 1:4 utilisant huit multiplexeurs 3:1. La figure 4B montre un registre à décalage 1:4 utilisant 256 multiplexeurs 2:1. La figure 4C montre un registre à décalage 1:4 utilisant deux multiplexeurs 32:1. La figure 5A et la figure 5B montrent la structure de matériel d'une ligne à retard respectivement dans des modes de CO et de RT, qui établissent un registre à 20 décalage 1:4, conformément à un mode de réalisation de la présente invention. La figure 6 montre la structure de matériel d'un annuleur d'écho incluant la ligne à retard de la figure 5A et de la figure 5B. La figure 7A et la figure 7B représentent un procédé pour télécharger un coefficient de filtre conforme à un mode de réalisation de la présente invention. La figure 8A et la figure 8B montrent la structure de matériel d'un annuleur d'écho conforme à un autre mode 30 de réalisation de la présente invention. Dans le système de communication ADSL, un central téléphonique et un abonné sont interconnectés par une ligne téléphonique. Des débits de transfert de données dans un mode de 35 central téléphonique (CO) et un mode de terminal distant (RT) sont respectivement illustrés sur la figure lA et la figure 1B. Dans le mode de CO représenté sur la figure lA, des données à haut débit, de 2, 2 mégaéchantillons/s sont introduites dans un filtre d'émission 110, et des données de sortie du filtre d'émission 110, qui sont des données à 5 1,1 mégaéchantillons/s, sont introduites dans un filtre de réception 114 par l'intermédiaire d'un circuit hybride 112. Le circuit hybride 112 est un circuit analogique et une interface de ligne qui remplit la fonction de l'interface avec la ligne téléphonique en cuivre à deux fils, et il est 10 couplé à une ligne téléphonique (non représentée) connectée à un terminal distant (RT). Le circuit hybride 112 est fondamentalement un amplificateur différentiel de puissance élevée dans la direction d'émission, Tx, et un réseau passif dans la direction de réception, Rx. Les données à 15 1,1 mégaéchantillons/s introduites dans le filtre de réception 114 sont fournies en sortie sous la forme de données à bas débit de 552 kiloéchantillons/s. Le circuit annuleur d'écho (AE) 116 doit recevoir des données à haut débit de 2,2 mégaéchantillons/s pour annuler un écho en 20 utilisant des données à bas débit de 552 kiloéchantillons/s (le rapport des débits de données étant 1/4). Par conséquent, le circuit annuleur d'écho (AE) 116 effectue une opération de sous-échantillonnage au quart, c'est-àdire une opération (de filtre) de décimation. Dans le mode de RT représenté sur la figure lB, des données à bas débit de 552 kiloéchantillons/s sont introduites dans un filtre d'émission 120, et des données de sortie de 1,1 mégaéchantillons/s du filtre d'émission 120 sont introduites dans un filtre de réception 124 par 30 l'intermédiaire d'un circuit hybride 122. Le circuit hybride 122 est couplé à une ligne téléphonique (non représentée) connectée à un central téléphonique (CO). Des données à 1,1 mégaéchantillons/s introduites dans le filtre de réception 124 sont fournies en sortie à un débit élevé 35 de 2,2 mégaéchantillons/s. Le circuit annuleur d'écho (AE) 126 reçoit des données à bas débit de 552 kiloéchantillons/s pour annuler des données à haut débit de 2,2 mégaéchantillons/s (le rapport des débits de données étant 4/1). Par conséquent, le circuit annuleur d'écho (AE) 126 doit effectuer une opération de suréchantillonnage dans 5 un rapport de quatre, c'est-à-dire une opération (de filtre) d'interpolation. Les circuits annuleurs d'écho (AE) 116 et 126 de la figure 1A et de la figure lB, respectivement, peuvent être réalisés chacun comme un filtre à réponse impulsionnelle 10 finie (qu'on appelle ci-après "RIF"). Chaque filtre RIF comprend des éléments de retard ou registres à décalage de retard qui sont interconnectés en série pour retarder un signal d'entrée pendant un intervalle prédéterminé. Le filtre RIF a un corrélateur qui calcule la corrélation 15 entre un signal d'entrée et un signal de sortie d'écho du circuit hybride 112 ou 122, pour fournir un coefficient de poids de prise. Pour annuler un écho, il est nécessaire d'avoir un nombre de prises égal au nombre de réponses impulsionnelles d'un chemin d'écho. Dans le cas o le 20 coefficient de filtre est téléchargé vers une mémoire, un décodeur et un codeur sont nécessaires pour commander une adresse de la mémoire. La figure 2 illustre mathématiquement un exemple du fonctionnement du circuit annuleur d'écho (AE) (116 et/ou 25 126) de l'invention. On décrira tout d'abord le fonctionnement de l'annuleur d'écho (AE) dans un mode de CO. Pour chaque y(n), huit multiplications, c'est-à-dire h(0) x (4n), h(1) x (4n-1), ..., et h(7) x (4n-7) sont effectuées en succession. Dans le mode de RT, quatre 30 valeurs de sortie y(16n), y(16n+1), y(16n+2) et y(16n+3) sont multipliées par h(0) x (4n), h(1) x (4n), h(2) x (4n), h(3) x (4n), h(4) x (4n-l), h(5) x (4n-1), h(6) x (4n-1) et h(7) x (4n-1). Dans les modes de CO et de RT, un coefficient correspondant à une valeur de paire d'entrée de 35 données (x (4n) et x (4n-1)) est extrait pour utiliser une valeur d'entrée de coefficient en commun dans le mode de RT ainsi que dans le mode de CO. De plus, l'introduction des coefficients dans le mode de RT a une différence de cadence de décalage d'environ 1:4 par rapport au mode de CO. La figure 3 montre la structure d'un registre à 5 décalage 300 qui reçoit successivement des coefficients de filtre introduits. Après que les coefficients de filtre introduits ont été introduits en succession dans un registre à décalage qui a la structure représentée sur la figure 3, ils sont fournis en sortie en succession. Ici, Z10 1 représente l'unité de retard que produit un registre à décalage. Pour réarranger le coefficient qui est fourni en sortie du registre à décalage 300, conformément aux exigences des modes de CO et de RT, la structure de matériel pour une ligne à retard est établie comme 15 représenté sur les figures 4A, 4B, 4C et les figures 5A et 5B. La figure 4A montre un registre à décalage 1:4 utilisant huit multiplexeurs 3:1 de 16 bits dans le mode de CO. La figure 4B montre un registre à décalage 1:4 utilisant 256 multiplexeurs 2:1 de 16 bits dans le mode de CO. La figure 4C montre un registre à décalage 1:4 utilisant deux multiplexeurs 32:1 de 16 bits dans le mode 25 de RT. En utilisant une ligne à retard, un coefficient de filtre stocké dans un registre à décalage est simplement décalé pour être fourni à une entrée d'un multiplexeur. Pour réaliser ceci, huit multiplexeurs 32:1 de 16 bits ou 256 multiplexeurs 2:1 de 16 bits sont nécessaires, ce qui 30 conduit à une structure de matériel complexe. D'autre part, si le même matériel est utilisé en commun, de manière partagée, entre les modes de CO et RT, la structure de matériel d'un circuit annuleur d'écho (AE) est davantage simplifiée. La figure 5A et la figure 5B montrent des structures de matériel d'une ligne à retard respectivement pour des modes de CO et de RT, qui réalisent un registre à décalage 1:4 conforme à un mode de réalisation de la présente invention. En se référant à la figure 5A, on note que si une ligne à retard est divisée en huit lignes, 5 quatre multiplexeurs 2:1 de 16 bits sont nécessaires. La figure 5B montre l'exemple dans lequel le mode de RT est mis en oeuvre en utilisant partiellement la structure de matériel 500 pour le mode de CO. La figure 6 montre une structure de matériel d'un 10 circuit annuleur d'écho (AE) construit conformément à un mode de réalisation de la présente invention. Le circuit annuleur d'écho (AE) de la figure 6 est un filtre à réponse impulsionnelle finie (RIF) qui calcule une corrélation entre des signaux d'entrée d'écho x(n+3), x(n+2), x(n+1 et 15 x(n) et des signaux de sortie d'écho y(n), y(n+i), y(n+2) et y(n+3), pour générer des coefficients de filtre COEFF(n) . Le circuit annuleur d'écho (AE) comprend un bloc de lignes à retard 500, un bloc de table de coefficients de filtre 300 et un bloc de multiplication et accumulation 20 (MA) 600. Le bloc de lignes à retard 500 divise en huit lignes à retard une ligne pour l'introduction d'un signal d'entrée d'écho, pour retarder d'un intervalle prédéterminé les signaux d'entrée d'écho x(n+3), x(n+2), x(n+1) et x(n), et génère ainsi un signal de retard (d(0) à d(7)). Le bloc 25 de table de coefficients de filtre 300 décale séquentiellement les coefficients de filtre qui sont stockés séquentiellement dans le registre à décalage qui est utilisé dans les modes de CO et de RT. Le coefficient de filtre a un rapport de cadence de décalage de 1:4 qui 30 est un rapport du mode de RT au mode de CO dans un système de communication asymétrique. Le MA 600 multiple et additionne le signal de retard et du bloc de lignes à retard 500 par un coefficient de filtre (c(0) à c(7)) qui est un signal de sortie du bloc de table de coefficients de 35 filtre 300, pour générer des signaux de sortie d'écho à écho annulé y(n), y(n+1), y(n+2) et y(n+3). La figure 7A et la figure 7B représentent un procédé pour télécharger un coefficient de filtre stocké dans un registre à décalage. Un coefficient de filtre est stocké dans un registre de données COEFDAT qui est une 5 sorte de registre à décalage. Un registre de téléchargement DNLD est un registre pour signaler au matériel qu'un coefficient de filtre a été complètement téléchargé (DNLD = 0) ou n'a pas été complètement téléchargé (DNLD = 1). Un registre d'écriture COEF WR est un registre pour signaler 10 au matériel qu'un processeur de signal numérique (DSP) a écrit le coefficient de filtre. Un registre de lecture COEFRD est un registre pour signaler au DSP que le matériel a lu le coefficient de filtre. La figure 7A montre le fonctionnement du processeur 15 de signal numérique (DSP) . Lorsque l'apprentissage (c'està-dire l'étalonnage) de l'annuleur d'écho (AE) est achevé pour une boucle nouvellement formée, pendant une période initiale, le DSP fixe le registre de téléchargement DN LD à "1" pour signaler au matériel qu'un téléchargement de 20 coefficient commence, et il restaure un index (n) à "0" (étape S701) . Ensuite, une valeur de registre d'écriture COEFWR et une valeur de registre de lecture COEFRD sont comparées l'une à l'autre. Si elles sont identiques l'une à l'autre, la séquence passe à l'étape S703. Si elles sont 25 différentes l'une de l'autre, l'étape S702 est répétée. A l'étape S703, un coefficient est écrit dans le registre de données COEF DAT d'un index correspondant, et le registre d'écriture COEFWR est basculé. A l'étape S704, l'index (n) est incrémenté de 1. A l'étape S705, l'index de 30 "téléchargement de coefficient" (n) est comparé à sa valeur d'index maximale (finale) (par exemple 256). Si l'index (n) est égal à la valeur d'index maximale (par exemple 256), la séquence passe à l'étape S706 à laquelle le registre de téléchargement DNLD est restauré à 0" pour signaler au 35 matériel que le téléchargement a été achevé. Si l'index (n) n'est pas égal à la valeur d'index maximale (par exemple 256), la séquence retourne à l'étape S702. La figure 7B montre le fonctionnement du matériel de l'annuleur d'écho (AE) conforme à un mode de réalisation de l'invention. Lorsqu'un signal de restauration REST est 5 fixé à "0" (étape S711), le registre de téléchargement DNLD, le registre d'écriture COEFWR et le registre de lecture COEFRD sont restaurés à "0" (étape S712). Ensuite, la valeur du registre de téléchargement DNLD sous la commande du DSP est comparée avec "1". Si DN LD est égal à 10 "1", la séquence passe à l'étape S714. Si le téléchargement n'est pas achevé (c'est-à-dire DNLD = 0), la séquence attend jusqu'à ce que la valeur du registre de téléchargement DN LD atteigne "1". A l'étape S714, la valeur du registre de lecture COEF _RD et la valeur du 15 registre d'écriture COEFWR sont comparées l'une à l'autre. Si elles sont identiques l'une à l'autre, la séquence passe à l'étape S715. Si elles diffèrent l'une de l'autre, la séquence attend jusqu'à ce qu'elles deviennent identiques l'une à l'autre. Cette étape est destinée à contrôler si un 20 coefficient a été écrit dans le registre de données COEFDAT d'un index correspondant et le registre d'écriture COEF WR est basculé (étape S703 de la figure 7A). A l'étape S715, les coefficients stockés dans le registre de données COEF_DAT sont allouées à un premier registre à décalage 25 coefh[0] dans le matériel de l'annuleur d'écho (AE) . Si un index devient égal à 256 en décalant séquentiellement ces coefficients (coefh[0] + coef h[n], pour 0 L'écho peut se produire dans le canal entier dans le système ADSL. Si l'écho est annulé pour les canaux les plus dominants, la taille du matériel peut être considérablement réduite. Cet avantage est obtenu avec un 5 circuit annuleur d'écho (AE) conforme à un autre mode de réalisation de la présente invention. Le circuit annuleur d'écho (AE) conforme au mode de réalisation illustratif de l'invention est décrit en référence à la figure 8A et la figure 8B. En retournant à la figure lA et la figure 1B, on note que dans le mode de CO, des données de 2,2 mégaéchantillons/s sont fournies en sortie comme des données de 552 kiloéchantillons/s par l'intermédiaire du filtre d'émission 110, du circuit hybride 112 et du filtre 15 de réception 114. Dans le mode de RT, les données de 552 kiloéchantillons/s sont émises comme des données de 2,2 mégaéchantillons/s par l'intermédiaire du filtre d'émission 120, du circuit hybride 122 et du filtre de réception 124. Le circuit annuleur d'écho (AE) classique utilise 512 20 éléments de mémoire PEPS pour les données d'entrée de 2,2 mégaéchantillons/s dans le mode de CO, et 128 éléments de mémoire PEPS sont utilisés pour les données d'entrée de 552 kiloéchantillons/s dans le mode de RT. Le circuit annuleur d'écho (AE) de l'invention utilise un bloc PEPS principal 25 d'une profondeur de 128, et un sous-bloc PEPS d'une profondeur de 4, au lieu d'une mémoire PEPS classique d'une profondeur de 512. Dans le mode de CO, comme représenté sur la figure 8A, après l'introduction de données de 2,2 mégaéchantillons/s dans un bloc d'interface d'entrée (IFIN) 802, des données de 552 kiloéchantillons/s sont fournies séquentiellement en sortie par l'intermédiaire d'un sous-bloc PEPS 804, d'un bloc de multiplication et d'accumulation (MA)806, d'un bloc PEPS principal 808 et 35 d'un bloc d'interface de sortie (IFOUT) 810. Le sous- bloc PEPS 804 effectue une opération de sous-échantillonnage au quart pour transformer les données d'entrée de 2,2 mégaéchantillons/s en données de 552 kiloéchantillons/s. Ensuite, le sous-bloc PEPS 804 retarde de manière fine les données de 552 kiloéchantillons/s au moyen d'une mémoire 5 PEPS d'une profondeur de quatre. Le bloc PEPS principal 808 retarde les données introduites de 552 kiloéchantillons/s au moyen d'une mémoire PEPS d'une profondeur de 128. Dans le mode de RT, comme représenté sur la figure 8B, après l'introduction de données de 552 kiloéchantillons/s dans un bloc d'interface d'entrée (IF_IN) 822, des données de 2,2 mégaéchantillons/s sont fournies séquentiellement en sortie par l'intermédiaire d'un bloc PEPS principal 824, d'un bloc de multiplication et d'accumulation (MA) 826, d'un sous- bloc PEPS 828 et d'un 15 bloc d'interface de sortie (IFOUT) 830. Le sous- bloc PEPS 826 effectue une opération de suréchantillonnage dans un rapport de quatre, pour transformer en données de 2,2 mégaéchantillons/s les données de 552 kiloéchantillons/s retardées de façon principale. Ensuite, le sous- bloc PEPS 20 826 retarde de façon fine les données de 2,2 mégaéchantillons/s. Dans le mode de CO, comme représenté sur la figure 8A, et dans le mode de RT, comme représenté sur la figure 8B, chaque temps de retard Tretard est donné par l'expression: Tretard = D1 x 4 + D2 dans laquelle le terme Dl représente le temps de retard introduit par les blocs PEPS principaux 808 et 804, et le terme D2 représente le temps de retard introduit par les sous-blocs PEPS 804 et 826. Du fait que le débit de données des blocs PEPS principaux 808 et 824 devient identique à celui des sousblocs PEPS 804 et 826 sous l'effet d'opérations (de filtre) d'interpolation dans un rapport de quatre, le temps de retard principal est multiplié par 4. Dans ce mode de réalisation, le circuit annuleur d'écho (AE) utilise les blocs PEPS principaux 808 et 824 et les sous-blocs PPS 804 et 826 respectivement dans les modes de CO et de RT. Cependant, le bloc PEPS principal est 5 utilisé dans un mode à faible débit de données et le sousbloc PEPS est utilisé dans un mode à haut débit de données. Le circuit annuleur d'écho (AE) classique utilise un bloc PEPS principal d'une profondeur de 128 et un sous-bloc PEPS d'une profondeur de 4, au lieu d'une mémoire PEPS classique 10 d'une profondeur de 512, utilisée dans un circuit annuleur d'écho (AE) classique. Conformément à un ou plusieurs modes de réalisation de la présente invention, un filtre d'interpolation et un filtre de décimation sont partagés au maximum, dans le 15 fonctionnement d'un circuit annuleur d'écho (AE), entre un mode de CO et un mode de RT d'un système ADSL. Un processeur de signal numérique ajoute une fonction de retard pouvant être commandée, pour effectuer une opération d'annulation d'écho seulement pour le canal le plus 20 dominant, et non pour un canal entier. Une structure de matériel de l'annuleur d'écho est donc simplifiée. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention. 1 7 REVENDICATIONS 1. Annuleur d'écho pour un système de communication asymétrique, caractérisé en ce qu'il comprend: un bloc de lignes à retard (500) pour retarder d'un intervalle 5 prédéterminé un signal d'entrée d'écho, pour générer un signal de retard; un bloc de table de coefficients de filtre (300) pour décaler séquentiellement des coefficients de filtre stockés dans un registre à décalage, et pour fournir en sortie un coefficient de filtre; et un bloc de 10 multiplication et d'accumulation (600) pour multiplier et additionner le signal de retard du bloc de lignes à retard (500) par le coefficient de filtre fourni en sortie par le bloc de table de coefficients de filtre (300), pour générer un signal de sortie d'écho à écho annulé. 2. Annuleur d'écho selon la revendication 1, caractérisé en ce que l'annuleur d'écho est un filtre à réponse impulsionnelle finie (RIF) qui calcule la corrélation entre le signal d'entrée d'écho et un signal de sortie d'écho pour générer les coefficients de filtre. 3. Annuleur d'écho selon la revendication 1, caractérisé en ce que le registre à décalage (300) est utilisé dans un mode de central téléphonique (CO) et dans un mode de terminal distant (RT) du système de communication asymétrique. 4. Annuleur d'écho selon la revendication 1, caractérisé en ce que le coefficient de filtre fourni en sortie par le bloc de table de coefficients de filtre (300) a un rapport de cadence de décalage de 1:4. 5. Système de communication asymétrique selon la 30 revendication 1, caractérisé en ce que le bloc de lignes à retard (500) divise en huit lignes à retard une ligne pour l'introduction du signal d'entrée d'écho, pour retarder le signal d'entrée d'écho. 6. Système de communication asymétrique ayant un 35 annuleur d'écho, caractérisé en ce qu'il comprend: un bloc d'interface d'entrée (802, 822) pour recevoir des données d'entrée d'écho d'un premier débit dans un premier mode et des données d'entrée d'écho d'un second débit dans un second mode; un sous-bloc PEPS (804, 828) pour décaler les données d'entrée d'écho du premier débit dans le premier 5 mode par souséchantillonnage, et pour décaler les données d'entrée d'écho du second débit dans le second mode par suréchantillonnage; un bloc PEPS principal (808, 824) pour décaler les données d'entrée d'écho du second débit dans le premier mode, et décaler les données d'entrée d'écho du 10 premier débit dans le second mode; un multiplexeur pour connecter sélectivement le sous-bloc PEPS (804, 828) au bloc PEPS principal (808, 824); et un bloc d'interface d'entrée (810, 830) pour générer un signal de sortie d'écho du second débit dans le premier mode, et générer un signal 15 de sortie d'écho du premier débit dans le second mode. 7. Système de communication asymétrique selon la revendication 6, caractérisé en ce que le bloc d'interface d'entrée (802), le sous-bloc PEPS (804), le bloc PEPS principal (808) et le bloc d'interface de sortie (810) sont 20 connectés séquentiellement dans le premier mode; et en ce que le bloc d'interface d'entrée (822), le bloc PEPS principal (824), le sous-bloc PEPS (828) et le bloc d'interface de sortie (830) sont connectés séquentiellement dans le second mode. 8. Système de communication asymétrique selon la revendication 6, caractérisé en ce que l'annuleur d'écho comprend en outre un bloc de multiplication et d'accumulation (806) pour multiplier et additionner le coefficient de filtre stocké dans le sous-bloc PEPS (804) 30 dans le premier mode, par le coefficient de filtre stocké dans le bloc PEPS principal (808). 9. Système de communication asymétrique selon la revendication 6, caractérisé en ce que le bloc PEPS principal (808, 824) communique un retard principal au 35 signal d'entrée d'écho. 10. Système de communication asymétrique selon la revendication 6, caractérisé en ce que le sous-bloc PEPS (804, 828) retarde de façon fine le signal d'entrée d'écho. 11. Système de communication asymétrique selon la 5 revendication 6, caractérisé en ce que le bloc PEPS principal (808, 824) est une mémoire PEPS d'une profondeur de 128, et le sous-bloc PEPS (804, 828) est une mémoire PEPS d'une profondeur de quatre. 12. Système de communication asymétrique selon la 10 revendication 6, caractérisé en ce que l'annuleur d'écho fonctionne sur un canal dominant au point de vue de l'écho, parmi des canaux du système de communication asymétrique. 13. Système de communication asymétrique selon la revendication 12, caractérisé en ce que l'annuleur d'écho 15 reçoit d'un processeur de signal numérique (DSP) le retard du canal dominant au point de vue de l'écho. 14. Procédé pour télécharger un coefficient de filtre d'un annuleur d'écho dans un système de communication asymétrique, ce procédé étant caractérisé en 20 ce qu'il comprend les étapes suivantes: (a) on effectue un apprentissage d'annulation d'écho pour une boucle nouvellement formée pendant une période initiale, pour déterminer un coefficient de filtre; (b) on compare une valeur de registre d'écriture (COEFWR) avec une valeur de 25 registre de lecture (COEFRD), et on écrit le coefficient de filtre dans un registre de données (COEFDAT) et on bascule la valeur de registre d'écriture lorsque la valeur de registre d'écriture (COEFWR) et la valeur du registre de lecture (COEFRD) sont identiques l'une à l'autre; (c) 30 on effectue de façon répétée les étapes (a) et (b) pendant qu'un premier index augmente; (d) on compare l'une à l'autre la valeur de registre de lecture (COEFRD) et la valeur de registre d'écriture (COEFWR), en réponse à une seconde valeur du registre de téléchargement (DNLD), et on 35 écrit le coefficient stocké dans le registre de données (COEFDAT) dans un registre à décalage dans l'annuleur d'écho, lorsque les valeurs de registre de lecture et d'écriture sont les mêmes; et (e) on décale séquentiellement le registre à décalage pour basculer la valeur de registre de lecture (COEFRD). 15. Procédé selon la revendication 14, caractérisé en ce que les étapes (a) à (c) sont accomplies par un processeur de signal numérique (DSP). 16. Procédé selon la revendication 14, caractérisé en ce que les étapes (d) à (f) sont accomplies par 10 l'annuleur d'écho. 17. Procédé selon la revendication 16, caractérisé en ce que l'annuleur d'écho comprend un bloc de multiplication et d'accumulation (600) pour multiplier et additionner un coefficient de filtre stocké.