Brevet FR2852749A1 — publié le 20040924

La présente invention est relative à un diviseur de fréquence à taux de division variable d'une unité et à des applications de ce diviseur. En électronique, il existe pour certaines applications, le besoin de disposer d'un diviseur de fréquence dont le taux de division est variable d'une unité en fonction de l'état d'un signal de commande. L'une de ces applications est celle des synthétiseurs de fréquence utilisés dans les circuits d'émission/réception RF, notamment pour permettre la communication sur une pluralité de canaux. Des diviseurs de fréquence de ce type ont donc déjà été mis au point dans le passé. L'une des réalisations connues comprend des bascules bistables de type D 10 associées à une logique de commande permettant, sous l'action d'un signal de commande, d'ajuster le taux de division par exemple à 2 ou à 3, à 3 ou à 4 ou encore à 15 ou à 16. A plus haute fréquence, les bascules peuvent encore être utilisées dans des technologies spéciales (Emitter-Coupled Logic [ECL] or Source-Coupled Logic [SCL], etc.) mais leur consommation devient vite très importante. On connaît par ailleurs des diviseurs de fréquence dynamiques à taux de division fixe réalisés en technologie CMOS et comprenant une pluralité de cellules montées "en chaîne" les unes derrière les autres, la sortie de la dernière cellule étant rebouclée sur l'entrée de la première cellule, et chaque cellule comprenant un inverseur dont la transition peut être autorisée ou inhibée par des transistors de 20 commande de transition respectivement de type p et n montés en série avec le circuit de l'inverseur entre des bornes d'alimentation positive et négative, les grilles de ces transistors de commande étant attaquées par le signal de fréquence à diviser, ce dernier pouvant se présenter sous forme directe ou sous forme différentielle. Le nombre de cellules montées en chaîne détermine alors le taux de division. De tels diviseurs ont l'avantage d'être simples et de ne consommer que très peu d'énergie, mais ils ne sont pas conçus pour faire varier leur taux de division. L'invention a pour but de fournir un diviseur de fréquence du type décrit en dernier, mais dont le taux de division est variable d'une unité et qui en conserve néanmoins l'avantage de la faible consommation et de la simplicité. L'invention a donc pour objet un diviseur de fréquence à taux de division variable d'une unité, ce diviseur étant réalisé en technologie CMOS et comprenant une pluralité de cellules montées en chaîne, la sortie de la dernière cellule de la chaîne étant rebouclée sur l'entrée de la première cellule, et chaque cellule comprenant un inverseur dont la transition peut être autorisée ou inhibée par des 35 transistors de commande de transition respectivement de type p et n montés en série avec le circuit de l'inverseur entre des bornes d'alimentation positive et négative du diviseur, les grilles de ces transistors de commande de transition étant attaquées par le signal de fréquence à diviser, le signal à fréquence divisée étant fourni sur la sortie de la dernière cellule de ladite chaîne de cellules, ce diviseur étant caractérisé en ce que dans l'une des cellules de ladite chaîne de cellules l'un desdits transistors de commande de transition de l'un des types de conductivité est connecté en parallèle à un transistor de court-circuit de même type de conductivité et en ce que la grille dudit transistor de court-circuit est connectée de manière à pouvoir être rendu conducteur par un signal de commande 10 de changement du taux de division. Ainsi, pour chacun des deux niveaux logiques du signal de commande, le diviseur présente des taux de division qui diffèrent d'une unité. Selon d'autres caractéristiques avantageuses de l'invention: - le transistor de commande de transition, appartenant à la cellule suivant celle qui comporte un transistor de court-circuit et de type de conductivité opposé à ce dernier, est également monté en parallèle sur un second transistor de court-circuit qui est commandé par le complément dudit signal de commande de changement du taux de division; - la grille de l'un desdits transistors de court-circuit est connectée directement à une borne de commande destinée à recevoir ledit signal de commande, et la grille de l'autre transistor de court-circuit est reliée à ladite borne de commande par l'intermédiaire d'un inverseur; - le diviseur étant de type singulier, il comporte un nombre impair (2n+1) de cellules et les grilles de tous les transistors de commande de transition sont 25 connectées pour recevoir un même niveau logique du signal à diviser, le taux de division étant de type 2n/2n+1; - le diviseur étant de type différentiel, il comporte un nombre pair (2n) de cellules plus une branche ayant un inverseur et dans chacune des cellules successives de ladite chaîne de cellules, la grille du transistor de commande de 30 transition d'un type de conductivité est connectée de manière à recevoir un premier niveau logique dudit signal de fréquence à diviser et la grille du transistor de commande ayant l'autre type de conductivité est connectée au niveau logique complémenté dudit signal de fréquence à diviser et dans des cellules successives de ladite chaîne de cellules la connexion de ces grilles est inversée, le taux de division 35 dudit diviseur étant de type (2n-1/2n); - l'inverseur de chaque cellule comporte deux transistors de types de conductivité opposés montés en série avec lesdits transistors de commande de transition, les grilles des transistors dudit inverseur étant connectées ensemble en formant l'entrée de la cellule et les drains de ces 5 transistors étant connectés en série avec les drains desdits transistors de commande de transition de ladite cellule; - il est connecté en cascade à au moins un diviseur à taux de division fixe, comprenant une seconde pluralité de cellules montées en une seconde chaîne, la sortie de la dernière cellule de cette seconde 10 chaîne étant rebouclée sur l'entrée de la première cellule de cette seconde chaîne, et chaque cellule de celle-ci comprenant un inverseur dont la transition peut être autorisée ou inhibée par des seconds transistors de commande de transition respectivement de type p et n montés en série avec le circuit de l'inverseur entre des bornes 15 d'alimentation positive et négative du diviseur, les grilles de ces seconds transistors de commande étant attaquées par le signal de sortie dudit diviseur, un signal à fréquence divisée étant fourni sur la sortie de la dernière cellule de ladite seconde chaîne de cellules, ledit diviseur à taux de division fixe comprenant également un circuit logique destiné à 20 engendrer ledit signal de changement de taux de division en fonction de l'état logique des sorties de cellules prédéterminée de ladite seconde chaîne de cellules dudit diviseur à taux de division fixe. L'invention a également pour objet un synthétiseur de fréquence comportant un diviseur de fréquence présentant certaines ou toutes les 25 caractéristiques telles que définies ci-dessus. D'autres caractéristiques et avantages de la présente invention apparaîtront au cours de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés sur lesquels: les figures la et lb représentent un schéma d'un mode de 30 réalisation préféré d'une cellule de base d'un diviseur selon l'invention permettant une division de fréquence à taux de division variable d'une unité; la figure 2 est un schéma d'un tel diviseur utilisant la cellule de base représentée à la figure 1 et permettant d'obtenir un taux de 35 division réglable 2/3; la figure 3 est un chronogramme illustrant le fonctionnement du diviseur à taux de division variable de la figure 2; la figure 4 représente le schéma d'un autre diviseur selon l'invention dont le taux de division peut varier entre 3 et 4; la figure 5 représente le schéma d'un autre diviseur selon l'invention dont le taux de division peut varier entre 75 et 76; les figures 6 et 7 représentent, avec des échelles de temps différentes, deux chronogrammes illustrant le fonctionnement du diviseur 75/76 selon la figure 5; et la figure 8 est un schéma-bloc d'un synthétiseur de fréquence dans lequel est utilisé un diviseur selon l'invention à taux de division variable d'une unité. Sur la figure la, on a représenté le schéma d'une cellule de base c, du diviseur selon l'invention. Cette cellule cn comprend le montage en série de quatre transistors Ml à M4 branchés entre les conducteurs d'alimentation positive 1 et 15 négative 2 (masse) d'une source de tension (non représentée). Les transistors MI et M2 sont de type p et les transistors M3 et M4 sont de type n, les sources des transistors Ml et M4 étant respectivement reliées aux conducteurs d'alimentation 1 et 2. Comme représenté sur la figure lb, les transistors M2 et M3 constituent un 20 inverseur 3, une impulsion appliquée à l'entrée 4 de cet inverseur 3 pouvant se retrouver sous forme complémentée à la sortie 5. L'entrée 4 est connectée aux grilles des transistors M2 et M3, tandis que la sortie 5 est connectée aux drains de ceux-ci. Dans les schémas représentés sur la figure 1, il est supposé que la cellule cn appartient à un type de diviseur, dit "singulier" par opposition à un diviseur dit 25 "différentiel". Dans le premier cas, comme représenté à la figure 1, le signal de fréquence CK à diviser est asymétrique, tandis que dans le second, celui-ci se présente sous forme symétrique moyennant sa forme directe et sa forme complémentée. Des exemples du type différentiel de diviseur seront décrits par la suite. Dans la cellule de base Cn de la figure 1 qui est de type singulier, le signal de fréquence à diviser est donc appliqué sous sa forme directe aux grilles des deux transistors Ml et M4 qui font office d'interrupteurs ou de sources de courant commandées. Dans la suite des figures, les transistors M2 et M3 de chaque cellule seront représentés sous la forme simplifiée du symbole d'un inverseur, comme on le voit sur la figure lb. La figure 2 représente la forme la plus simple d'un diviseur de fréquence 5 selon l'invention, ce diviseur pouvant travailler en mode de division par deux ou en mode de division par trois. Il comprend trois cellules de base cl, c2, c3 conçues selon le modèle de la figure 1 et montées "en chaîne" les unes derrière les autres. Ce diviseur est donc également de type "singulier". Pour permettre la commutation d'un mode de division à l'autre, ce diviseur ne 10 nécessite qu'un seul interrupteur supplémentaire formé par un transistor de type n ou de type p dont le trajet source-drain est monté en parallèle avec l'un des transistors du même type (par exemple M5) d'une des branches. On peut cependant rajouter un second interrupteur supplémentaire (M6) formé par un transistor de type opposé au premier et dont le trajet source-drain est monté en parallèle avec le transistor MI de 15 la cellule suivante (cellule c3), pour augmenter la vitesse du diviseur. Les grilles de ces transistors M5 et M6 sont connectées, respectivement directement et par l'intermédiaire d'un inverseur 6, à une borne MC de commande de mode de division. Dans le diviseur selon l'invention, qui comprend toujours un nombre impair de cellules, les inverseurs 3 des cellules successives, ici les cellules cl, c2 et c3, sont 20 reliées "en série" ou "en chaîne" les unes aux autres, la sortie 5 d'une cellule amont étant reliée à une entrée 4 d'une cellule aval. En outre, l'ensemble des cellules est connecté en anneau, la sortie de la dernière cellule, ici C3, étant connectée à l'entrée de la première cellule, ici c1, par l'intermédiaire d'un conducteur de rebouclage 7. De par ce principe de connexion, le montage forme donc une sorte d'oscillateur en 25 anneau. Le signal de sortie à fréquence divisée peut être prélevé sur n'importe quelle borne mais, préférentiellement, sur une borne o les transitions sont synchronisées par le signal d'horloge CK. La figure 3 représente un chronogramme illustrant le fonctionnement du diviseur à taux de division variable qui vient d'être décrit. Ce chronogramme montre 30 le changement entre le mode de division par 3 et le mode de division par 2 qui a lieu à l'instant t, c'est-à-dire dans l'exemple, quand le signal de commande MC passe du niveau logique bas au niveau logique haut. Les signaux a, b et c de la figure 3 correspondent respectivement aux signaux d'entrée des trois inverseurs 3 des cellules cl, c2 et c3. Jusqu'à l'instant t, les transitions des signaux de sortie b, c et a des inverseurs 3 des trois cellules c1, C2 et c3 ont lieu chaque fois avec un retard d'une demi-période du signal CK à diviser sur la transition de leur signal d'entrée. Par exemple, lorsque le signal c prend le niveau bas, le signal a à l'entrée de l'inverseur 3 5 de la cellule c1, (et par conséquent le signal sur la sortie 8) ne transite vers le niveau haut que lorsque les interrupteurs Ml et M4 de cette cellule c3 sont rendus conducteurs par le signal de fréquence CK à diviser. On obtient donc bien sur la sortie 8 du montage un signal dont la fréquence est dans un rapport de 1 à 3 par rapport au signal CK. Après l'instant t, lorsque le signal de commande MC prend le niveau haut, et dès que le signal b transite du niveau bas au niveau haut, le signal c passe au niveau bas et le signal a passe au niveau haut avant que ne survienne la transition du signal de fréquence CK, car le transistor M5 et le transistor M6 court-circuitent désormais les transistors M4 et Ml, respectivement des cellules c2 et c3, ces transistors ayant 15 été rendus conducteurs par le signal de commande MC. Il ne subsiste dans le signal de sortie de la borne 8 donc la trace que de trois demi-cycles, suivis d'un demi-cycle, soit deux cycles du signal CK, ce qui revient à une division par deux de la fréquence, au lieu d'une division par trois avant la transition du signal de commande MC. Bien entendu, si celui-ci revient au niveau bas, le diviseur divisera de nouveau par trois. La figure 4 représente un schéma d'un diviseur de type différentiel capable d'opérer des divisions par 3 ou par 4 d'un signal de fréquence dont on utilise la forme directe CK et la forme complémentée CK appliquées respectivement en alternance sur les transistors Ml et M4 dans les cellules successives comme représenté. Dans ce cas, le diviseur comprend un nombre pair de cellules (quatre cellules 25 c1 à c4 conçues selon le schéma de la figure la selon l'exemple) et une simple cellule d'inversion c pour obtenir un anneau avec un nombre impair de branches, ce qui est requis pour avoir un oscillateur. On voit que dans ce cas également, toutes les cellules sont branchées en chaîne et que la dernière cellule c4 est rebouclée sur la première c1 par l'intermédiaire du conducteur de rebouclage 7. Pour permettre la 30 sélection du taux de division 3 ou 4, ce diviseur ne nécessite qu'un seul interrupteur supplémentaire mais il présente une plus grande rapidité avec deux interrupteurs de types opposés (par exemple M7 et M8) placés dans deux branches consécutives. Le fonctionnement est analogue à celui du diviseur de la figure 2 et ne nécessite donc pas de plus amples explications. La figure 5 montre un autre mode de réalisation d'un diviseur conçu selon l'invention. Ce diviseur utilise à la fois une partie pi de type différentiel et une partie P2 de type singulier. Il est conçu pour opérer sélectivement avec un taux de division par 75 ou 76. La partie pi comprend un diviseur 10 dont le taux de division peut être réglé à ou à 6 en fonction du niveau d'un signal de commande appliqué sur une borne IMC. Ce diviseur 10 est construit sur le modèle du diviseur déjà décrit à propos de la figure 4. Il comprend six cellules c5 à c10 montées en chaîne, les cellules c8 et cg étant pourvues d'un transistor supplémentaire de court-circuit, respectivement M9 et M10, 10 dont les grilles sont attaquées respectivement par la sortie d'un inverseur 6 et par le signal de commande IMC qui est également appliqué à l'entrée de cet inverseur. Les cellules c5 à c10 sont attaquées alternativement par le signal direct de fréquence CK à diviser et par le complément CKde ce signal. La cellule c10 est suivie d'une cellule de simple inversion ci dont la sortie est rebouclée sur l'entrée de 15 la première cellule c5 par l'intermédiaire du conducteur de rebouclage 7. La sortie de la cellule d'inversion ci est reliée en outre à un inverseur i qui délivre le signal intermédiaire CK, divisé par 5/6 à partir du signal de fréquence CK. En fait, il convient de noter que le signal de sortie est disponible à la sortie de n'importe quelle cellule. La partie P2 du diviseur à taux de division 75/76 comprend deux diviseurs élémentaires 11 et 12, à taux de division invariable de 5 et de 3, respectivement, le premier comportant cinq cellules c11 à c15 et le second trois cellules c16, C17 et c18. Les cellules du diviseur 11 sont reliées en chaîne, la sortie de la cellule c15 étant rebouclée sur l'entrée de la cellule c11 par l'intermédiaire d'un conducteur de 25 rebouclage 7. Une structure analogue est prévue pour le diviseur 12. Les grilles des transistors de commutation du diviseur 11 sont toutes attaquées par la forme directe du signal intermédiaire CK1, tandis que toutes celles des transistors de commutation du diviseur 12 sont attaquées par un second signal intermédiaire CK2 qui est le complément, obtenu par l'intermédiaire d'un inverseur 13 30 (qui sert également de "buffer"), du signal de sortie de la dernière cellule c15 du diviseur 11. Pour simplifier le dessin, les conducteurs sur lesquels transitent les signaux intermédiaires CK, et CK2 n'ont pas été représentés. Le signal de commande intermédiaire IMC est engendré par un montage logique 14. Ce dernier comprend une première porte ET 15 dont une première entrée 35 est connectée, par l'intermédiaire d'un inverseur 16 à la sortie de la cellule c12 du diviseur 11 et dont l'autre entrée est reliée à la sortie de la cellule C13 de ce même diviseur. La sortie de la porte ET 15 est connectée à la première entrée d'une porte NON-ET 17. Le montage logique 14 comprend également une seconde porte ET 18 dont 5 la première entrée est connectée à la sortie de la cellule C17 du diviseur 12 et dont l'autre entrée est reliée à la sortie d'un inverseur j monté en aval de la dernière cellule c18 de ce même diviseur. La sortie de cet inverseur j constitue en même temps la sortie 19 de l'ensemble du diviseur 10, sortie sur laquelle est délivré le signal CK3 recherché qui est formé par le signal CK divisé soit par 75 soit par 76. La sortie de la porte ET 18 est reliée à une deuxième entrée de la porte NONET 17. Celle-ci est activée par le signal de commande MC appliqué sur sa troisième entrée et déterminant la variation d'une unité du taux de division du diviseur 10. La sortie de la porte NON-ET 17 fournit le signal de commande intermédiaire IMC. Les chronogrammes des figures 6 et 7 illustrent le fonctionnement des 15 diviseurs 10 et 11/12, respectivement, les références littérales correspondant aux sorties des cellules comme indiqué sur la figure 5. Lorsque le diviseur 10 fonctionne en mode de division par 5 (chronogramme de la figure 6; intervalles tn-1 et tn+1), le taux de division est égal à 5.5.3=75, puisque les diviseurs 11 et 12 divisent respectivement le signal CK1 par 5 et le signal CK2 par 20 3. Dans ce cas, le signal de commande intermédiaire IMC est à l'état haut, de sorte que les interrupteurs M9 et M10 sont conducteurs. Deux demi-cycles du signal CK sont donc neutralisés chaque fois et dès que le signal d passe du niveau haut au niveau bas, les cellules correspondantes n'attendant pas la transition du signal CK pour basculer. Pour faire fonctionner le diviseur 10 en mode de division par 6 (chronogramme de la figure 6; intervalle t), le signal de commande intermédiaire IMC doit être porté au niveau bas et ce, une fois pour 15 périodes du signal CK1. On obtient alors le taux de division par 76 qui sera réalisé en divisant, pour chaque cycle de division complète, 14 fois par cinq et 1 fois par 6 (76=14.5+1.6). Pour ce faire, la 30 sortie de la porte ET 15 est portée au niveau haut pendant une durée correspond à la durée d'une période parmi cinq du signal CK1 et la sortie de la porte ET 18 est portée au niveau haut pendant une période sur trois du signal CK2. Les deux signaux de sortie Fl et F2 de ces portes sont combinés logiquement dans la porte NON-ET 17 et peuvent ainsi provoquer la production du taux de division par 76, tant que le signal 35 de commande MC est au niveau bas. Une application particulièrement avantageuse de l'invention va maintenant être décrite en se référant à la figure 8 qui montre un schéma simplifié d'un synthétiseur de fréquence 20 dont la fréquence de sortie fRF est variable et peut être un multiple variable d'une fréquence d'entrée fREF. Cette dernière est obtenue par exemple d'une source (non représentée) fournissant une fréquence de référence très stable au moyen d'un quartz. Un synthétiseur de ce type qui est connu en soi, peut être utilisé par exemple dans une application RF dans laquelle de l'information peut être diffusée et reçue sur plusieurs canaux ayant des fréquences différentes. Le synthétiseur 20 comprend un oscillateur 21 commandé par une tension qui 10 est réglée par une boucle à verrouillage de phase comprenant un diviseur de fréquence 22, à taux de division N variable par pas, qui envoie une fréquence de comparaison fcoMp à un comparateur de phase 23. Celui-ci est agencé pour fournir à sa sortie une tension qui est ajustée jusqu'à ce que la fréquence et la phase des signaux qu'il reçoit (la fréquence fREF et la fréquence fcoMp) soient les mêmes. La 15 tension ajustée est appliquée à un filtre passe-bas 24 qui est chargé d'en réduire les fluctuations haute-fréquence avant qu'elle soit appliquée comme tension de commande à l'oscillateur 21. Le diviseur 22 comprend un diviseur 25 à taux de division variable d'une unité (par M ou par M+1) qui est tel que celui représenté et décrit à propos des figures 1 à 20 7, le nombre de ses cellules et de ses diviseurs, ainsi que ses deux taux de division étant choisis pour permettre un réglage par pas de la fréquence fRF sur une plage de variation souhaitée. Ces deux taux ne sont donc pas nécessairement ceux des diviseurs qui ont été décrits précédemment. Le diviseur 25 divise la fréquence fRF provenant de l'oscillateur 21 par M ou 25 par M+1 et transmet le signal divisé à un compteur 26 pouvant compter jusqu'à un nombre P et à un compteur 27 pouvant compter jusqu'à un nombre S, avec S On suppose qu'initialement le diviseur 25 est réglé sur le taux de division M+1 (égal à 76 par exemple, comme dans l'exemple de la figure 5). Le compteur S se remplit et lorsqu'il est plein, (M+1)*S cycles du signal fRF seront passés. Le compteur 27 s'inhibe et envoie un signal de commande MC au diviseur 25 qui de ce fait modifie 35 son taux de division qui prend la valeur M (égal à 75 par exemple). Le compteur 26 se remplit à son tour et lorsque se seront passés M*(P-S) cycles, ce compteur sera également plein. Les compteurs 26 et 27 se remettent à zéro et le signal MC complémenté est appliqué au diviseur 25 dont le taux de division devient de nouveau égal à M+1, ainsi de suite. Sur un cycle de remplissage complet du compteur 26, 5 c'est-à-dire du signal à la fréquence fcoMp, on obtient donc une valeur de N égale à (M+1).S+M.(P-S)=M.P+S. Si on incrémente ou décrémente la capacité du compteur 27 d'une unité à l'aide de la commande 28, on peut obtenir une variation d'un pas dans un sens ou dans l'autre du rapport entre fRF et fREF. Une autre application du diviseur par N 22 décrit ci-dessus peut être 10 envisagée pour réaliser un circuit d'inhibition bien connu dans la technologie horlogère afin d'ajuster la base de temps d'un circuit horloger. Dans ce cas, la fréquence de la base de temps de ce circuit horloger pourra être réglée par pas à partir d'un oscillateur quartz à haute fréquence, l'inhibition pouvant alors être mise en oeuvre dans la chaîne de division du circuit horloger à un étage situé près de 15 l'oscillateur à quartz, au lieu de l'être près de la sortie de la chaîne de division, sortie qui bat la seconde. Il pourra en résulter une précision nettement améliorée de l'inhibition par rapport aux circuits d'inhibition classiques qui ajustent la base de temps à une fréquence basse dans un étage de division située près de la sortie de la chaîne de division. il REVENDICATIONS 1. Diviseur de fréquence à taux de division variable d'une unité, ce diviseur étant réalisé en technologie CMOS et comprenant une pluralité de cellules (c1 à C3) montées en chaîne, la sortie de la dernière cellule de la chaîne étant rebouclée (7) sur l'entrée de la première cellule, et chaque cellule comprenant un inverseur (3) dont la transition peut être autorisée ou inhibée par des transistors de commande de transition (Ml, M4) respectivement de type p et n montés en série avec le circuit de l'inverseur (3) entre des bornes d'alimentation positive et négative (1, 2) du diviseur, les grilles de ces transistors de commande de transition (Ml, M4) 10 étant attaquées par le signal de fréquence à diviser (CK), le signal à fréquence divisée (CK1) étant fourni sur la sortie (8) de la dernière cellule de ladite chaîne de cellules (c1 à c3), ce diviseur étant caractérisé en ce que dans l'une (c2) des cellules de ladite chaîne de cellules l'un (M4) desdits transistors de commande de transition (Ml, M4) 15 de l'un des types de conductivité (n) est connecté en parallèle à un transistor de court-circuit (M5) de même type de conductivité et en ce que la grille dudit transistor de court-circuit (M5) est connectée de manière à pouvoir être rendu conducteur par un signal de commande de changement du taux de division (MC). 2. Diviseur selon la revendication 1, caractérisé en ce que le transistor de 20 commande de transition (Ml), appartenant à la cellule (C3) suivant celle (c2) qui comporte un transistor de court-circuit (M5) et de type de conductivité (p) opposé à ce dernier, est également monté en parallèle sur un second transistor de court-circuit (M6) qui est commandé par le complément dudit signal de commande de changement du taux de division. 3. Diviseur selon la revendication 2, caractérisé en ce que la grille de l'un desdits transistors de court-circuit (M5) est connectée directement à une borne de commande destinée à recevoir ledit signal de commande (MC), et en ce que la grille de l'autre transistor de court-circuit (M6) est reliée à ladite borne de commande par l'intermédiaire d'un inverseur (6). 4. Diviseur selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il est de type singulier, comporte un nombre impair (2n+1) de cellules et en ce que les grilles de tous les transistors de commande de transition (M2, M3) sont connectées pour recevoir un même niveau logique du signal à diviser (CK), le taux de division étant de type 2n/2n+1. 5. Diviseur selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il est de type différentiel, comporte un nombre pair (2n) de cellules plus une branche ayant un inverseur et en ce que dans chacune des cellules successives de ladite chaîne de cellules (c1 à C3), la grille du transistor de commande de transition 5 d'un type de conductivité est connectée de manière à recevoir un premier niveau logique (CK) dudit signal de fréquence à diviser et la grille du transistor de commande ayant l'autre type de conductivité est connectée au niveau logique complémenté (CK) dudit signal de fréquence à diviser et en ce que dans des cellules successives de ladite chaîne de cellules la connexion de ces grilles est 10 inversée; le taux de division dudit diviseur étant de type (2n-1/2n). 6. Diviseur selon l'une quelconque des revendications 1 à 4, caractérisé en ce que l'inverseur (3) de chaque cellule comporte deux transistors (M2, M3) de types de conductivité opposés montés en série avec lesdits transistors de commande de transition (Ml, M4), les grilles des transistors dudit inverseur étant connectées 15 ensemble en formant l'entrée (4) de la cellule et les drains de ces transistors étant connectés en série avec les drains desdits transistors de commande de transition de ladite cellule. 7. Diviseur selon l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il est connecté en cascade à au moins un diviseur à taux de division fixe 20 (11; 12), comprenant une seconde pluralité de cellules (ci1 à c15;) montées en une seconde chaîne, la sortie de la dernière cellule de cette seconde chaîne étant rebouclée (7) sur l'entrée de la première cellule de cette seconde chaîne, et chaque cellule de celle-ci comprenant un inverseur (3) dont la transition peut être autorisée ou inhibée par des seconds transistors de commande de transition respectivement 25 de type p et n montés en série avec le circuit de l'inverseur entre des bornes d'alimentation positive et négative du diviseur, les grilles de ces seconds transistors de commande étant attaquées par le signal de sortie (CK1) dudit diviseur (10), un signal à fréquence divisée (CK2) étant fourni sur la sortie de la dernière cellule de ladite seconde chaîne de cellules, ledit diviseur à taux de division fixe (11, 12) 30 comprenant également un circuit logique (14) destiné à engendrer ledit signal de changement de taux de division (MC) en fonction de l'état logique des sorties de cellules prédéterminée de ladite seconde chaîne de cellules dudit diviseur à taux de division fixe (11, 12). 8. Synthétiseur de fréquence comprenant une boucle à verrouillage de phase présentant un diviseur de fréquence selon l'une quelconque des revendications 1 à 7.