Brevet FR2858457A1 — publié le 20050204

PROCEDE D'EFFACEMENT/PROGRAMMATION D'UNE MEMOIRE NON VOLATILE EFFACABLE ELECTRIQUEMENT L'invention porte sur les procédés d'effacement/programmation d'une mémoire non volatile programmable et effaçable électriquement, et notamment sur les procédés d'ouverture de la fenêtre de programmation d'une mémoire EEPROM ou Flash. De telles mémoires utilisent des transistors à grille flottante. Une cellule mémoire d'une mémoire EEPROM comprend ainsi un transistor à grille flottante (figure la) comportant une grille de commande 101, une 10 grille flottante 102, une région source 103, une région drain 104, une couche d'oxyde 105 et une région substrat 106. La grille est dite flottante car elle ne possède aucun contact avec l'extérieur lui imposant un potentiel. L'épaisseur de l'oxyde 105 entre la grille 15 flottante 102 et la région substrat 106 est typiquement de l'ordre de quelques nanomètres. Cette épaisseur réduite permet le passage d'électrons par effet tunnel. Pour l'effacement de la cellule, on applique typiquement une haute tension sur la grille de commande 20 101 et une tension nulle sur le drain 104. Le champ électrique créé fait migrer des électrons vers la grille flottante 102 par effet tunnel. Les électrons sont alors piégés dans la grille flottante. Pour la programmation de la cellule, on applique 25 une haute tension sur le drain 104, et une tension nulle sur la grille de commande 101. Ainsi, la grille flottante se décharge. 2 2858457 Les cellules d'une mémoire EEPROM sont classiquement soumises à des tests à la fin de leur processus de fabrication, notamment des tests d'endurance. En prévision de ces tests, on réalise une 5 étape d'ouverture de la fenêtre de programmation de la cellule mémoire. En effet, à la fin du processus de fabrication, les cellules sont dans un état vierge avec des charges incluses dans l'oxyde du transistor à grille flottante de la cellule, ce qui réduit 10 l'efficacité de la programmation ou de l'effacement des cellules en service. L'ouverture de la fenêtre de programmation de la cellule mémoire consiste à effectuer une succession de cycles d'effacement/programmation des cellules mémoires, afin 15 de vider l'oxyde de ses charges. Une mémoire EEPROM présente des circuits internes fixant le temps et la tension de programmation ou d'effacement des cellules de façon prédéfinie. Classiquement, on active ces circuits pour effectuer 20 une succession de cycles d'effacement/programmation pendant une durée totale prédéterminée. Ainsi, à supposer que le temps de programmation des cellules soit de 10 millisecondes, on effectue une centaine de cycles pour obtenir une durée d'ouverture de fenêtre de 25 1 seconde. Les tensions appliquées sur le drain ou sur la grille de commande sont générées par un générateur de tension de fixation d'état. La figure lb donne un diagramme schématique des tensions générées par un tel 30 générateur lors d'un cycle d'effacement/programmation 3 2858457 d'une cellule. Une première impulsion d'effacement 110 comprend quatre phases: -un plateau 111 à une tension d'alimentation Vcc de la mémoire; -une rampe croissante de tension 112, entre la tension Vcc et une tension de programmation ou d'effacement P, présentant dans l'exemple une durée de 1 ms. La pente de la rampe est déterminée pour que la variation du champ électrique entre le drain 104 et la 10 grille flottante 102 ne soit pas trop rapide, afin de ne pas détériorer la cellule; -un plateau 113 à la tension de programmation ou d'effacement P, présentant dans l'exemple une durée de lms; -un front descendant 114 pendant lequel la tension P revient à une valeur d'alimentation Vcc. Une étape de programmation consécutive 210 comprend des phases respectives 211 à 214, identiques aux phases de l'étape d'effacement. Les impulsions du générateur sont appliquées sélectivement sur le drain lors de la programmation, ou sur la grille du transistor à grille flottante lors de l'effacement. De telles mémoires EEPROM et leur procédé 25 d'ouverture de fenêtre présentent des inconvénients. En effet, pour une durée d'ouverture de fenêtre donnée, le nombre de cycles d'effacement/écriture à effectuer varie en fonction du temps de programmation des cellules défini par la circuiterie de la mémoire. Pour 30 une technologie donnée, différentes séries mémoires EEPROM peuvent présenter des temps de programmation 4 2858457 différents. Le nombre de cycles du procédé doit donc être adapté au temps de programmation de chaque série, ce qui rend l'étape d'ouverture de fenêtre fastidieuse. L'étape d'ouverture de fenêtre étant réalisée en 5 parallèle sur plusieurs mémoires (classiquement 8, 16 ou 32 par exemple), il est nécessaire de tester les temps de programmation des cellules pour déterminer le nombre de cycles d'effacement/écriture à appliquer. Du côté de l'utilisateur, d'autres inconvénients 10 apparaissent également. Le temps de programmation des mémoires d'une même série est variable, car dépendant des aléas du processus de fabrication. Les mémoires d'une même série peuvent ainsi présenter un comportement différent du fait de ces temps de 15 programmation différents. Par ailleurs, les circuits internes fixant le temps de programmation des cellules sont figés et définissent un temps de programmation qui garantit que chaque cellule puisse être correctement effacée ou programmée 20 pour un nombre de cycles donnés correspondant à sa durée de vie. L'utilisateur ne dispose pas de moyens simples pour améliorer la durée de vie des mémoires. Il existe donc un besoin pour une mémoire EEPROM et un procédé de commande associé résolvant un ou 25 plusieurs de ces inconvénients. L'invention porte ainsi sur un procédé d'effacement ou de programmation d'au moins une cellule mémoire d'une mémoire non volatile, la cellule comprenant un transistor à grille flottante, le procédé comprenant au moins une étape d'application 30 au transistor à grille flottante d'une impulsion de fixation d'état présentant successivement: 2858457 -une portion à une tension de référence; -une portion de fixation d'état, présentant une tension d'amplitude suffisante pour le transfert d'électrons entre le drain et la grille dudit transistor à grille flottante; -application sur la mémoire, depuis l'extérieur, d'un signal d'ajustement à une durée prédéterminée de la portion de fixation d'état; -ajustement à la durée prédéterminée de la portion 10 de fixation d'état. Selon une variante, ladite durée prédéterminée est supérieure à une durée d'ouverture de la fenêtre du transistor à grille flottante. Selon encore une variante, l'étape d'application de 15 l'impulsion est une étape d'effacement, et l'impulsion est appliquée sur la grille du transistor à grille flottante. On peut alors prévoir que le procédé comprenne une étape de programmation à la suite de l'étape 20 d'effacement, cette étape de programmation comprenant une étape d'application au transistor à grille flottante d'une impulsion de fixation d'état présentant successivement: -une portion à une tension de référence; -une portion de fixation d'état, présentant une tension d'amplitude suffisante pour le transfert d'électrons entre le drain et la grille dudit transistor à grille flottante; l'étape de programmation comprenant en outre: 6 2858457 -l'application sur la mémoire, depuis l'extérieur, d'un signal d'ajustement à une durée prédéterminée de la portion de fixation d'état; -l'ajustement à la durée prédéterminée de la portion de fixation d'état. Selon une variante, le signal d'ajustement est appliqué sur un circuit de génération de rampe générant ladite impulsion de fixation d'état, la portion de fixation d'état étant générée au moins jusqu'à ce que 10 le signal d'ajustement ne soit plus appliqué sur le circuit de génération. Selon une autre variante, la portion de fixation d'état est un plateau. Selon encore une variante, le procédé est appliqué 15 en parallèle sur plusieurs mémoires, et le même signal d'ajustement est appliqué sur ces mémoires. L'invention porte également sur une mémoire non volatile comprenant: -au moins une cellule mémoire munie d'un transistor 20 à grille flottante; -un circuit générant des impulsions de fixation d'état du transistor à grille flottante, lesdites impulsions comprenant: -une portion à un niveau de référence; 25 -une portion de fixation d'état; -un plot accessible depuis l'extérieur de la mémoire; -un circuit de contrôle du circuit de génération des impulsions de fixation d'état, présentant une 30 entrée connectée au plot, ledit circuit ajustant la 7 2858457 durée de la portion de fixation d'état en fonction d'un signal d'ajustement appliqué sur le plot. Selon une variante, la mémoire comprend en outre un circuit de commande recevant sur une entrée les 5 impulsions de fixation d'état, appliquant sélectivement ces impulsions sur la grille ou le drain du transistor à grille flottante. Selon encore une variante, le circuit générant les impulsions comprend un circuit de charge et de décharge 10 à courant constant d'un condensateur; le circuit de contrôle commande la charge du condensateur lors de l'application du signal d'ajustement, de sorte que l'impulsion de fixation d'état passe par une portion formant une rampe entre ladite portion à tension de 15 référence et la portion de fixation d'état. Selon une autre variante, le circuit de contrôle commande la décharge du condensateur lorsque le signal d'ajustement n'est plus appliqué sur le plot, de sorte que l'impulsion passe de la portion de fixation d'état 20 à une autre portion à une tension de référence. L'invention sera mieux comprise à la lecture de la description détaillée et des figures qui représentent: -Figure la, une vue en coupe d'un exemple de 25 transistor à grille flottante selon l'état de la technique; -Figure lb, un diagramme des tensions de sortie d'un générateur d'impulsions lors d'une phase de test d'une cellule mémoire selon l'état de la technique; 8 2858457 -figure 2, un schéma fonctionnel d'un circuit de fixation d'état d'une cellule mémoire selon l'invention; -figure 3, un exemple pratique du circuit de la figure 2; -figure 4, un exemple de générateur de tension; -figure 5, un exemple classique de circuit de contrôle de rampe; -figure 6 à 8 des exemples de circuits de contrôle 10 de rampe selon l'invention; -figure 9, un chronogramme associé au fonctionnement du circuit de contrôle de la figure 6; -figure 10, un chronogramme associé au fonctionnement du circuit de contrôle de la figure 7. 15 L'invention propose de fixer l'état d'une cellule mémoire non volatile en commandant l'impulsion appliquée au transistor à grille flottante depuis l'extérieur de la mémoire. Un signal d'ajustement à une 20 durée prédéterminée d'une portion de fixation d'état de l'impulsion est appliquée depuis l'extérieur, afin de rallonger la portion de fixation d'état par rapport à celle qui est définie par la circuiterie interne de la mémoire. Ainsi, le procédé de fixation d'état de la cellule mémoire d'une mémoire non volatile comprend au moins une étape d'application au transistor à grille flottante d'une impulsion de fixation d'état présentant successivement: -une portion à une tension de référence Vcc, illustrée par exemple par les portions 11 et 211; et 9 2858457 -une portion à une tension de fixation d'état, d'amplitude suffisante pour le transfert d'électrons entre le drain et la grille dudit transistor à grille flottante, illustrée par exemple par les portions 113 et 213. Ces portions sont classiquement séparées par une rampe destinée à éviter la détérioration du transistor à grille flottante. Selon le procédé de l'invention, un signal 10 d'ajustement appliqué depuis l'extérieur de la mémoire fixe une durée prédéterminée pour la portion de l'impulsion présentant la tension de fixation d'état, afin de rallonger cette durée par rapport à celle définie par la circuiterie interne de la mémoire. Lorsque le signal d'ajustement fixe une durée prédéterminée supérieure à une durée d'ouverture de la fenêtre du transistor à grille flottante, on peut réaliser une ouverture de la fenêtre d'un ou plusieurs transistors à grille flottante, d'une ou plusieurs 20 mémoires, indépendamment du temps de programmation fixé par la circuiterie interne de chaque mémoire. L'application de l'impulsion correspond alors à une étape d'effacement de la cellule mémoire, afin de charger la grille flottante du transistor à grille 25 flottante. On applique alors typiquement l'impulsion sur la grille de commande du transistor à grille flottante. La durée de la portion de fixation d'état est alors typiquement supérieure à 1 seconde. Cette étape peut être suivie d'une étape ultérieure 30 d'application d'une impulsion similaire. Cette étape 2858457 comprend typiquement l'application de l'impulsion sur le drain du transistor à grille flottante. L'invention permet également de fixer un même temps de programmation pour un ensemble de cellules mémoires 5 ou de mémoires depuis l'extérieur. Ces mémoires pourront ainsi être commandées depuis l'extérieur pour présenter un temps de programmation égal. Ainsi, un utilisateur peut rallonger le temps de programmation à volonté. La prolongation du temps de programmation des 10 cellules améliore leur tenue en rétention, ce qui améliore leur durée de vie. On va maintenant détailler différentes mémoires et différents procédés illustrant l'invention. Pour produire l'impulsion, illustrée par une 15 tension de programmation P, on réalise par exemple le circuit décrit à la figure 2 représentant un schéma fonctionnel du circuit de programmation ou d'effacement d'une cellule mémoire. Ce circuit comporte ici: -un circuit 301 de génération de rampe de tension, -un circuit 305 de génération d'une tension de programmation ou de fixation d'état en cascade avec le circuit 301 de génération de rampe pour obtenir la tension de programmation ou de fixation d'état P. -un circuit 306 de commande pour appliquer sélectivement à une cellule mémoire la tension de programmation issue du circuit 305. De façon générale, les circuits 301 et 305 forment un générateur d'impulsions de fixation d'état, 30 identifiées par la tension P. l 2858457 Le circuit 301 de génération de rampe comprend: -un générateur de tension 302 de commande de courant, stable en température, -un multiplicateur de tension 303, -un circuit 304 de charge et de décharge d'un condensateur. Un exemple pratique de réalisation des circuits de la figure 2 est détaillé à la figure 3. Pour une meilleure compréhension du fonctionnement du circuit, on désignera sur le schéma électronique les connexions de circuits par le signal qu'elles véhiculent. Le générateur de tension 302 et le multiplicateur 15 de tension 303 alimentent le circuit 304 de charge et de décharge d'un condensateur et le circuit 305 de génération de la tension P, respectivement avec les tensions IREF, IREF2 et une tension HIV. Un signal BUSY est fourni par un circuit de commande et indique la validation d'un mode d'écriture de la cellule mémoire et une désélection de la mémoire: en effet, un ordre d'écriture comprend typiquement l'application d'une séquence prédéterminée sur les 25 broches d'entrée de la mémoire, suivie d'une désélection de la mémoire, suivie d'une activation du multiplicateur de tension 303. Le multiplicateur de tension 303 fournit la tension HI V au drain d'un transistor natif M4 du circuit 304 30 et à la source d'un transistor M20 de ce circuit 304. Un transistor natif est un transistor n'ayant pas reçu 12 2858457 d'implantation complémentaire dans son canal de conduction. Sa tension de seuil de conduction est de l'ordre de 0,2 Volts. Le multiplicateur 303 de tension est par exemple 5 une pompe de charge du type Schenkel. Sa fonction est de produire des hautes tensions, par exemple de l'ordre de 15 à 20 Volts. Le générateur de tension 302, choisi stable en 10 température, alimente la grille de deux transistors Ml et M3 du circuit 304 disposés en parallèle, avec une tension IREF. La source des transistors Ml et M3 est reliée à la masse. Le drain des transistors Ml et M3 est relié à la borne inférieure du condensateur Cl qui 15 reçoit un courant de charge Icharge. La partie du circuit 304 comprenant les condensateurs Ml et M3 constitue son circuit de charge. Eventuellement, le circuit 304 comprend un nombre n5 de transitors MI ou M3 en parallèle ou un unique transistor Mi. L'intensité 20 I3 traversant chaque transistor est alors définie par la relation I3 = Icharge/n5. Le circuit 304 comprend également un transistor M7 dont le drain est relié à la borne supérieure du condensateur CI. La source du transistor M7 est reliée 25 aux drains d'un nombre n4 de transistors branchés en parallèles, représentés en l'occurrence par les transistors M8 et M9. Le générateur de tension 302 alimente les grilles des transistors M8 et M9 avec la tension IREF. La source des transistors M8 et M9 est 30 reliée à la masse. Le transistor M7 est commandé par le signal DIS alimentant sa grille. On désigne par courant 13 2858457 de décharge, Idécharge, le courant traversant le transistor M7. Le nombre n4 de transistors est fonction de la durée de décharge souhaitée. Le niveau de la tension IREF fournie par le 5 générateur de tension 302 définit l'intensité du courant Icharge ou du courant Idécharge, par son application sur les grilles respectives des transistors Ml, M3, M8 et M9. Les courants Icharge et Idécharge sont le cas échéant proportionnels à la valeur de IREF. 10 La valeur de IREF et IREF2 est par exemple respectivement de l'ordre de de Vt(n) et Vcc-Vt(p). La figure 4 fournit un exemple de générateur de tension 302, utilisable pour générer les tensions IREF et IREF2. Le transistor M20 reçoit sur sa grille un signal POLAR. Le signal POLAR est une tension de polarisation du transistor M20. La grille du transistor M4 est reliée au drain du 20 transistor M20 et sa source est reliée à une première borne, appelée borne supérieure, d'un condensateur Cl. La tension présente à cette borne supérieure sera appelée TOP. Une deuxième borne appelée borne inférieure, du condensateur Cl est connectée à la 25 grille d'un transistor M5. La tension présente à cette borne est appelée BOT. Le condensateur Cl est par exemple un condensateur de puissance présentant une capacité comprise entre 5 et 10 pF. Par ailleurs, le drain du transistor M5 est relié à 30 la grille du transistor natif M4 et délivre le signal RAMP, et sa source est reliée à la grille et au drain 14 2858457 d'un transistor M6. La source du transistor M6 est reliée à la masse. Dans ce circuit, le transistor M6 est utilisé comme résistance. L'ensemble constitué des transistors M4, M5 et M6 représente un circuit de régulation 308 du courant de charge du condensateur Cl. Le circuit 305 de génération de la tension P reçoit le signal RAMP issu du circuit 304 de charge et de décharge du condensateur C1. A partir de ce signal 10 RAMP, le circuit 305 produit la tension P. Cette tension est ensuite sélectivement appliquée par l'intermédiaire du circuit 306, soit sur la ligne de mot de la cellule à modifier, soit sur sa ligne de bit suivant l'étape de fixation d'état souhaitée 15 (effacement ou programmation). Le signal RAMP alimente les grilles de deux transistors natifs M13 et M15. Le multiplicateur de tension 303 délivre la tension HIV sur les drains de ces deux transistors. Les sources des transistors 20 natifs M13 et M15 sont respectivement reliées à la masse du transistor natif M14 et au drain du transistor M16. On notera que tous les transistors utilisés dans le circuit de la figure 3 sont de type N excepté les transistors M14 et M20. Le drain du transistor natif 25 M14 est relié à la tension d'alimentation Vcc d'une mémoire. La grille du transistor M14 est connectée au drain du transistor M16. Enfin, la source du transistor M16 est reliée à la masse et sa grille reçoit le signal NBUSY. -Le signal NBUSY correspond au signal BUSY 30 inversé, comme illustré en haut à droite de la figure. 2858457 Les transistors M13 à M16 forment un circuit de polarisation 309 imposant la tension d'alimentation Vcc comme tension de référence du signal de tension P. Le circuit 305 comprend également le transistor M10 5 connecté entre la sortie RAMP du circuit 301 et la masse, et commandé par le signal NBUSY. Ce transistor M10 permet d'annuler le signal RAMP quand NBUSY passe à 1. Les transistors Mll et M12 branchés en série entre la sortie RAMP du circuit 301 et la masse, et commandés 10 respectivement par les signaux IREF et NO_P, permettent de provoquer le front descendant de la tension P jusqu'à la tension de référence Vcc. La figure 5 illustre un circuit de contrôle de 15 rampe, utilisé classiquement par le circuit 304 et par le circuit 305 pour générer la tension P. Les figures 6 à 8 illustrent trois différents modes de réalisation d'un circuit de contrôle de rampe dérivant du circuit de la figure 5. Ces circuits 20 présentent ainsi des portes logiques supplémentaires assurant le traitement d'un signal d'ajustement HV appliqué depuis l'extérieur de la mémoire. Selon l'invention, un plot 307 accessible depuis l'extérieur de la mémoire permet d'appliquer le signal 25 d'ajustement HV afin de définir la durée d'application de la tension de programmation P à un niveau de fixation d'état. Ce signal d'ajustement peut par exemple être un signal à un niveau haute tension, de l'ordre de 10 à 12 Volts. Un circuit de détection de haute tension transforme la tension HV en un signal TEST représentant son image logique. 16 2858457 Dans les exemples qui suivent, chaque impulsion de tension P présente une première portion à la tension de référence Vcc, une deuxième portion formant une rampe 5 croissante, une troisième portion ajustée depuis l'extérieur et formant un plateau à une tension de fixation d'état, une quatrième portion à la tension de fixation d'état et générée par la décharge du condensateur Cl, une cinquième portion formant un front 10 descendant et une sixième portion à la tension de référence Vcc. Dans les circuits des figures 6 et 7, le signal BLOCKDIS est appliqué à l'entrée d'une porte OU NON 15 avec les signaux TOPH et NDIS pour générer en sortie le signal NO_P. Le chronogramme de la figure 9 représente un cycle de génération d'une impulsion P dont on rallonge la 20 troisième portion depuis l'extérieur, lorsqu'on utilise le circuit de la figure 6. Dans le circuit de la figure 6, Les signaux PREPRO et NDIS sont en outre appliqués à l'entrée d'une porte ET. La sortie de la porte ET, le signal NDIS et le signal BLOCKDIS sont appliqués à l'entrée d'une porte OU NON pour générer le signal DIS en sortie. Un niveau haut de signal TEST est appliqué avant la désélection de la mémoire à l'instant tO. Le signal P est alors dans sa première portion, à la tension Vcc. 30 Sensiblement à l'instant tl, le signal BUSY passe à l'état haut et génère ainsi un passage à l'état haut de 17 2858457 HIV. Les signaux NoP, FS, BOTTOM, et DIS passent à l'état bas. Les signaux TEST et BUSY sont appliqués sur l'entrée d'une porte ET. La sortie de la porte ET génère le signal BLOCKDIS. Le signal BLOCKDIS passe 5 donc à l'état haut sensiblement à l'instant Tl. Le passage à l'état bas de NOP lance la charge de Cl à courant constant. Le signal P passe dans sa deuxième portion. La pente de P dans la deuxième portion est proportionnelle 10 au courant Icharge, qui est sensiblement constant et de l'ordre de 100 nA. P suit en effet la montée du signal RAMP, qui suit la montée du signal TOP, par l'intermédiaire des transistors M4 et M5. BOT- passe à l'état haut durant la charge. Lorsque le condensateur 15 Cl est chargé, le signal RAMP atteint la valeur de HIV. Le signal P atteint alors la valeur HIV-Vt, Vt correspondant à la tension de seuil du transistor M13. Le signal P passe alors dans sa troisième portion. Le signal BOT- décroît jusqu'à un état bas, ce qui 20 provoque un passage à l'état haut du signal BOTTOM. L'état haut du signal BLOCKDIS a pour fonction de bloquer le signal DIS et par conséquent le signal NOP, tant que le signal TEST est à l'état haut. Le blocage du signal DIS empêche la décharge du condensateur Cl, 25 afin que le plateau de la troisième portion de P soit maintenu (en l'absence d'application de la tension TEST, le signal DIS aurait commuté à l'état haut en suivant le signal BOTTOM). A l'instant t3, la tension HV appliquée depuis 30 l'extérieur passe à l'état bas et implique le passage à l'état bas de la tension TEST et du signal BLOCKDIS. La 18 2858457 quatrième portion du signal P correspond alors à' une décharge classique du condensateur Cl. A l'instant t3, DIS passe à l'état haut et le signal TOP décroît. Le signal DIS rend le transistor M8 passant, ce qui initie 5 la décharge à courant constant du condensateur Cl. P présente alors un plateau dans la continuité du plateau de la troisième portion. A l'instant t4, TOP atteint un état bas et provoque le passage à 1 des signaux NO P et FS. Les signaux RAMP 10 et P passent alors à l'état bas, ce qui correspond à la cinquième portion. Le signal P entame alors la sixième portion au niveau Vcc. On constate donc que l'application du signal HV sur 15 le plot 307 permet de générer la troisième portion, et donc d'ajuster la durée d'un plateau formé des troisième et quatrième portions. En choisissant une durée de plateau adéquate, par exemple supérieure à 1 seconde, on peut notamment 20 réaliser une ouverture de fenêtre des transistors à grille flottante par une unique étape d'effacement se terminant à l'instant t4. Dans l'exemple de la figure 6, la durée 25 d'application du signal HV correspond globalement à la durée allant du début de la charge jusqu'au début de la décharge. La durée d'application du signal HV n'est donc a priori pas identique au temps de programmation, puisque la décharge du condensateur prolonge ce temps 30 de programmation. 19 2858457 La figure 7 propose ainsi un circuit de contrôle dans lequel le temps de programmation correspond précisément au temps d'application du signal HV. Ce circuit propose ainsi de réaliser la décharge à courant 5 constant avant la fin de l'application du signal d'ajustement. Le circuit de contrôle de la figure 7 présente en outre une structure simplifiée. Dans la figure 7, le signal BLOCKDIS n'est pas utilisé pour générer le signal DIS. Le chronogramme de la figure 10 représente un cycle de génération d'une impulsion P avec le circuit de contrôle de la figure 7. Les chronogrammes des figures 9 et 10 sont identiques jusqu'à l'instant t2. A l'instant t2, le condensateur Cl continue à se 15 charger et le signal TOP continue de croître Le signal P passe alors dans sa troisième portion. Le signal BOTdécroit jusqu'à un état bas, ce qui provoque un passage à l'état haut du signal BOTTOM. Le passage à l'état haut du signal BOTTOM provoque le passage à l'état haut 20 du signal DIS. Le passage à l'état haut du signal DIS provoque la décharge du condensateur Cl et la décroissance du signal TOP. L'état haut du signal BLOCKDIS bloque le passage à l'état haut du signal NOP tant que le signal TEST est à l'état haut. Le plateau 25 de la troisième portion est alors maintenu. A l'instant t3, la tension HV appliquée depuis l'extérieur passe à l'état bas et implique le passage à l'état bas de la tension TEST et du signalBLOCKDIS. Le condensateur Cl étant déjà déchargé, le signal P rentre 30 dans le front descendant de la cinquième portion. 2858457 Les circuits des figures 6 et 7 sont normalement prévus pour générer un cycle comprenant au préalable une phase d'effacement suivie d'une phase de programmation commandée par le signal TOP2. Les circuits des figures 6 et 7 présentent cependant d'autres fonctionnalités lorsque les signaux ERON ou WRON leur sont appliqués. Selon une première variante, l'étape d'ouverture de fenêtre comprend deux cycles. Lors d'un premier cycle, 10 on réalise une phase d'effacement rallongée comme décrit ci-dessus, puis une phase de programmation classique (dont la durée est déterminée par la circuiterie interne de la mémoire) pour laquelle les bascules n'ont pas été chargées de données à 15 programmer. Lors du cycle suivant, on applique un état haut du signal WRON. Durant ce cycle, l'application du signal WRON supprime la phase d'effacement. La phase suivante est une phase de programmation rallongée comme décrit 20 auparavant, dans laquelle les bascules ont été remplies de données à programmer. La durée de la phase d'effacement du premier cycle est de préférence égale à la durée de la phase de programmation du deuxième cycle. Selon une deuxième variante, l'étape d'ouverture de fenêtre comprend également deux cycles. Durant un premier cycle, on applique un signal ERON à l'état haut sur le circuit. Le premier cycle comprend alors une phase d'effacement rallongée comme décrit auparavant et 30 la phase de programmation de durée normale est supprimée dans ce premier cycle. Le signal WRON peut 21 2858457 être appliqué durant le deuxième cycle, pour supprimer la phase d'effacement dans ce cycle, comme décrit auparavant. Pour une étape d'ouverture de fenêtre, le temps de 5 programmation ou d'effacement ajusté par le signal extérieur peut également être de l'ordre de une seconde. La figure 8 représente un mode de réalisation 10 simplifié d'un circuit de contrôle de rampe dérivant du circuit de la figure 5. Dans ce circuit, le signal NBLOCKDIS est utilisé pour bloquer le signal BOTTOM. On maintient ainsi le signal P dans la troisième portion en empêchant la décharge du condensateur Cl. 15 L'invention n'est bien entendu pas limitée aux modes de réalisation préférentiels exposés. On peut notamment prévoir un signal d'ajustement basse tension ou un signal d'ajustement présentant un état logique 20 inversé par rapport au signal HV présenté. On peut également prévoir d'appliquer le signal d'ajustement sur des broches peu utilisées dans les mémoires et connectées à l'entrée du circuit de contrôle. On peut notamment modifier de façon adéquate les connexions du 25 plot HOLD présent sur certaines mémoires EEPROM commercialisées par la société STMicroélectronics, puis lui appliquer un signal d'ajustement. 22 2858457 REVENDICATIONS 1. Procédé d'effacement ou de programmation d'au moins une cellule mémoire d'une mémoire non volatile, la cellule comprenant un transistor à grille flottante, le procédé comprenant au moins une étape 5 d'application au transistor à grille flottante d'une impulsion de fixation d'état présentant successivement: -une portion à une tension de référence; -une portion de fixation d'état, présentant une 10 tension d'amplitude suffisante pour le transfert d'électrons entre le drain et la grille dudit transistor à grille flottante; caractérisé en ce qu'il comprend en outre les étapes de: -application sur la mémoire, depuis l'extérieur, d'un signal d'ajustement (HV) à une durée prédéterminée de la portion de fixation d'état; -ajustement à la durée prédéterminée de la portion de fixation d'état. 2. Procédé selon la revendication 1, caractérisé en ce que ladite durée prédéterminée est supérieure à une durée d'ouverture de la fenêtre du transistor à grille flottante. 3. Procédé selon la revendication 2, caractérisé en ce que l'étape d'application de l'impulsion est une 23 2858457 étape d'effacement, et en ce que l'impulsion est appliquée sur la grille du transistor à grille flottante. 4. Procédé selon la revendication 3, caractérisé en ce qu'il comprend une étape de programmation à la suite de l'étape d'effacement, cette étape de programmation comprenant une étape d'application au transistor à grille flottante d'une impulsion de 10 fixation d'état présentant successivement: -une portion à une tension de référence; -une portion de fixation d'état, présentant une tension d'amplitude suffisante pour le transfert d'électrons entre le drain et la grille dudit 15 transistor à grille flottante; l'étape de programmation comprenant en outre: -l'application sur la mémoire, depuis l'extérieur, d'un signal d'ajustement à une durée prédéterminée de la portion de fixation 20 d'état; -l'ajustement à la durée prédéterminée de la portion de fixation d'état. 5. Procédé selon l'une quelconque des revendications 25 précédentes, caractérisé en ce que le signal d'ajustement est appliqué sur un circuit de génération de rampe générant ladite impulsion de fixation d'état, la portion de fixation d'état étant générée au moins jusqu'à ce que le signal 30 d'ajustement ne soit plus appliqué sur le circuit de génération. 24 2858457 6. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la portion de fixation d'état est un plateau. 7. Procédé selon la revendication 1, caractérisé en ce qu'il est appliqué en parallèle sur plusieurs mémoires, et en ce que le même signal d'ajustement est appliqué sur ces mémoires. 10 8. Mémoire non volatile comprenant: -au moins une cellule mémoire munie d'un transistor à grille flottante; -un circuit (305) générant des impulsions de 15 fixation d'état du transistor à grille flottante, lesdites impulsions comprenant: -une portion à un niveau de référence; -une portion de fixation d'état; -un plot (307) accessible depuis l'extérieur de la 20 mémoire; -un circuit de contrôle du circuit de génération des impulsions de fixation d'état, présentant une entrée connectée au plot, ledit circuit ajustant la durée de la portion de fixation d'état en 25 fonction d'un signal d'ajustement appliqué sur le plot. 9. Mémoire selon la revendication 8, caractérisée en ce qu'elle comprend en outre un circuit de commande 30 (306) recevant sur une entrée les impulsions de fixation d'état, appliquant sélectivement ces 2858457 impulsions sur la grille ou le drain du transistor à grille flottante. 10.Mémoire selon la revendication 8 ou 9, caractérisé en ce que: -le circuit (305) générant les impulsions comprend un circuit de charge et de décharge à courant constant d'un condensateur (304); -le circuit de contrôle commande la charge du 10 condensateur lors de l'application du signal d'ajustement, de sorte que l'impulsion de fixation d'état passe par une portion formant une rampe entre ladite portion à tension de référence et la portion de fixation d'état. 15 11.Mémoire selon la revendication 10, caractérisée en ce que le circuit de contrôle commande la décharge du condensateur lorsque le signal d'ajustement n'est plus appliqué sur le plot, de sorte que l'impulsion 20 passe de la portion de fixation d'état à une autre portion à une tension de référence.