Brevet FR2855308A1 — publié le 20041126

Procédé et dispositif pour le contrôle d'un paramètre analogique conditionnant le niveau d'une sortie d'un système multi-niveau, par exemple une cellule de mémoire non-volatile telle qu'une EEPROM L'invention concerne les systèmes destinés à présenter une grandeur devant être identifiée à l'un parmi un nombre fini de niveaux préétablis, l'identification étant conditionnée par au moins un paramètre analogique intrinsèque du système. Un exemple d'un tel système est une cellule de mémoire, notamment d'une mémoire non-volatile, telle qu'une mémoire programmable effaçable électriquement, connue par l'acronyme EEPROM (de l'anglais "electrically erasable read-only memory). Pour une mémoire à sortie binaire, les niveaux sont au nombre de deux et correspondent à un état logique 1 ou 0. L'identification du niveau au sein de la cellule dépend d'une tension analogique (ou charge électrique) stockée dans un transistor dit "de stockage". Dans le cas d'une mémoire EEPROM, chaque cellule est programmable pour stocker une donnée binaire 0 ou 1 en jouant sur les caractéristiques analogiques d'un transistor de stockage de type transistor à grille flottante de la cellule programmée (ce transistor est également désigné par l'acronyme FGT de l'anglais "floating gate transistor"). Plus particulièrement, la programmation consiste à fixer le seuil de la tension de polarisation grillesource Vgc du transistor FGT à partir duquel ce transistor devient conducteur. Le transistor est considéré comme étant à l'état conducteur lorsque qu'il conduit un courant désigné ID, qui est au-delà d'un seuil nominal, dit courant de lecture Ilect, déterminé par un transistor de référence en dehors du plan mémoire et associé à un amplificateur de lecture. Ce seuil de la tension de polarisation du transistor FGT, dit tension de seuil, est programmé en injectant des charges électriques (électrons ou trous) au niveau du canal sous la grille flottante. Cette injection est réalisée lors d'une opération de programmation, par application d'une tension de programmation appropriée sur la connexion de grille du transistor FGT. une cellule peut ainsi avoir l'un parmi trois seuils possibles : - seuil de la cellule à l'état vierge (désigné VTvierge) - seuil de la cellule à l'état programmé par écriture (désigné VTinscr' de "inscription" , terme synonyme à "écriture"), et - seuil de la cellule à l'état programmé à l'état effacacé (désigné VTeff) . (Ces seuils Vierge' VTinscr' et VTeff sont désignés collectivement par l'abréviation VT.) Typiquement le codage et la lecture des données binaires s'opère comme suit : - état logique 0 : - programmé par application d'une tension de programmation sur la grille flottante de la cellule, positionnant la tension seuil à VTinscr' - identifié en lecture par l'état conducteur de transistor FGT (ID > Ilect ) pour une tension de polarisation Vgs prédéterminée du mode lecture ; - état logique 1 : - programmé par application d'une tension de programmation sur la grille flottante de la cellule, positionnant la tension seuil à Veff, - identifié en lecture par l'état non conducteur de transistor FGT (ID On comprend donc que les seuils VT sont critiques pour établir correctement les données stockées par une cellule. Ces seuils VT sont des grandeurs analogiques conditionnés par des paramètres intrinsèques du transistor de stockage (en l'occurrence le transistor FGT), eux mêmes analogiques ou sujets à une variabilité en fabrication.. L'amplificateur de lecture et sont transistor de référence qui fixe le courant de lecture Ilect étant commun à un plan contenant de nombreuses cellules, il est important de s'assurer que chacune d'elles est homogène dans son comportement, et notamment que les cellules du plan ne présentent pas de variations importantes dans leur valeur de tension seuil individuel. Or, jusqu'à présent, il n'existe aucun moyen de test interne qui permette de bien cerner les valeurs de seuils individuels des cellules. L'évolution du marché des dispositifs portatifs, tels que cartes à puce ou des support de communication mobiles influe directement sur l'utilisation des mémoires, notamment des mémoire EEPROM. Dans ce contexte, les mémoires EEPROM se sont imposées ces dernières années pour toute application qui nécessite de la mémoire semiconducteur non-volatile. Pour mieux situer les facteurs qui influent sur la tension de seuil d'un transistor FGT, les mécanismes et le contexte de fonctionnement de ce transistor seront maintenant expliqués de manière plus détaillée. Comme le montre la figure 1, l'architecture d'une mémoire EEPROM 1 est globalement semblable à celle d'une mémoire vive de type RAM (acronyme de l'anglais "random access memory"). Elle comprend un plan 2 de cellules de mémoire, chacune identifiée par sa position dans une ligne et une colonne. Ce plan est entouré, de manière classique, des éléments suivants : - une logique de commande avec registre 4, - un décodeur de ligne 6 pour la sélection d'une ligne active, - un décodeur de colonne 8 ("bit line" en anglais) pour la sélection de la colonne active, - des bascules à haute tension 10 pour stocker des données à programmer dans les mots de la mémoire, - un amplificateur de lecture 12 ("sense amplifier" en anglais) pour l'opération de lecture, et - un générateur de haute tension 14. On note par ailleurs que l'architecture de la mémoire EEPROM présente en outre des spécificités liées directement à son mode de programmation. Afin de pouvoir réaliser une opération de stockage de données, la structure EEPROM inclue dans sa puce un générateur de haute tension, tel qu'une pompe de charge. De manière typique, le plan 2 de cellules mémoire peut être organisée selon soit une logique OU exclusive, soit une logique ET exclusive (respectivement NOR et NAND en anglais). La figure 2 illustre le cas d'une organisation OU exclusive du plan mémoire 2, montrant un bloc de quatre cellules 16a-16d disposées sur deux lignes de sélection de mot WLi et Wi + 1 et deux colonnes BLj et BLj+1. Chaque cellule (désignée génériquement 16) est en outre reliée au drain d'un transistor SST du plan mémoire 2, la source de ce transistor étant reliée à la masse et sa grille de commande reliée à une entrée CS. La figure 3 représente la structure élémentaire d'une cellule, l'exemple étant pris pour la cellule 16a (CELL i. j) de la figure 2, reliée à la ligne de sélection WLi et la colonne BLj. Cette cellule comprend deux transistors MOS en série : - un premier transistor STij, dit de sélection, ayant sa source reliée à sa ligne colonne BLj, son drain relié à un noeud commun Dij , et sa grille reliée à la ligne de sélection WLi. Ce transistor sert essentiellement de commutateur logique pour activer la cellule en réponse à l'adressage BLj et WLi ; et - un second transistor FGTij, dit de lecture, de type à grille flottante, ayant sa source reliée au noeud commun Dij, son drain relié à la source S du transistor STij, et sa grille de commande CG reliée sélectivement à la sortie CG : soit d'un générateur de haute tension lors de la programmation, soit à la sortie d'une source de tension de valeur nominale constante lors de la lecture. Selon la configuration du plan mémoire, différentes procédures peuvent être utilisées pour le stockage de données. Dans l'exemple considéré, la procédure consiste à effacer le mot qui inclut les bits à changer et ensuite à réinscrire dans leurs cellules respectives la nouvelle information. Avec une telle procédure, seulement une opération d'écriture peut s'effectuer un bit à la fois. Le (puer de la cellule de mémoire EEPROM est le transistor de stockage FGT à grille flottante. La tension de seuil VT transistor d'un FGT peut être changée respectivement d'un état haut vers un état bas, ou inversement, en correspondance avec deux valeurs logiques de la cellule mémoire. La valeur de VT d'un transistor FGT change lorsque la cellule est programmée par une opération d'écriture ou d'effacement. Quand une charge électrique négative est stockée sur la grille flottante, la valeur de VT augmente : la cellule est alors considérée comme effacée, et sa valeur logique est égale à "1". A l'inverse, quand la charge sur la grille flottante est positive, la valeur de VT diminue : la cellule est alors considérée comme écrite, et sa valeur logique est égale à "0". Pour programmer une cellule, on applique une haute tension Vpp sur : le noeud de la ligne bit BL1 ("bit line node" en anglais) de la cellule 16 pour une opération d'écriture, le noeud de grille de contrôle (CG) pour une opération d'effacement. Pour réaliser une opération de lecture, un potentiel prédéterminé VCgref est appliquée sur la grille de commande du transistor FGT d'une cellule sélectionnée, par l'activation du transistor STij, lié à l'amplificateur de lecture, qui applique le courant de lecture Ilect. sur la ligne bit. Si la cellule lue est à l'état écrit, le courant d'écriture Ilect. parcourt la cellule et le commutateur de l'amplificateur de lecture. Si la cellule est à l'état effacé, le transistor FGT est bloqué, la cellule n'est par parcourue par un courant, et il ne se produit pas de commutation à la sortie de l'amplificateur de lecture. Dans le cas d'une EEPROM de technologie dite "Flotox", maintenant devenue la norme dans l'industrie, le transfert de charge électrique depuis le noeud drain vers le noeud de grille flottante est du à l'effet tunnel Fowler-Nordheim. Cet effet tunnel est entièrement dépendant des facteurs suivants : - la géométrie de la cellule, - la haute tension appliquée pour programmer la cellule, et - la qualité du processus de fabrication. L'ensemble de ces éléments mène à des problèmes critiques de conception et de contrôle de processus industriels dans le domaine des mémoires non volatiles. Une variation, même faible, de l'un quelconque de ces facteurs d'une cellule à l'autre d'un plan mémoire a pour effet direct d'élargir la distribution des tensions de seuil, ce qui se traduit par une diminution à la fois des performances globales de la mémoire et du rendement de fabrication. Sachant que l'amélioration du rendement de fabrication conditionne la réussite d'une unité de production, il est important de pouvoir disposer de techniques de diagnostic qui soient spécifiques au produit et qui permettent un gain de temps. En ce qui concerne les mémoire EEPROM, il apparaît clairement que la connaissance de la tension de seuil de toutes les cellules d'un plan mémoire est un paramètre clé dans le développement d'une méthodologie de diagnostic précis. Le déroulement des tests fonctionnels d'une mémoire EEPROM implique plus de contraintes critiques que celui d'une mémoire vive (RAM) classique. En effet, l'opération de programmation est bien trop coûteuse en temps pour permettre l'utilisation d'un algorithme de test basé sur une séquence écriture-effacement, tel que le test de March. De la sorte, on adopte pour les mémoires EEPROM des séquences de test simples, tels que - toutes les cellules à "1", toutes les cellules à "O", - un motif à "damier", - une barre ligne et une barre colonne, - un motif en diagonal, - etc. Plus d'informations sur ces techniques sont données dans la publication "Flash Memories", auteur M. Cappelletti, éditeur Kluwer Academic Publishers, 1999. Tous ces algorithmes de test simples ne requièrent qu'une opération d'effacement/écriture suivie d'une opération de lecture. Par ailleurs, il est important de retenir que le temps de lecture représente moins de 0,1% du temps de programmation. En termes de diagnostic, une cartographie de bit logique ("digital bitmapping" en anglais) est réalisée pour chacun de ces algorithmes de test. En ce qui concerne l'analyse de dysfonctionnement de structures répétitives, tels qu'avec des cellules de mémorisation, diverses méthodes ont été proposées. A titre d'exemple, l'article de D. Lepejian et al "An automated failure analysis" (AFA) methodology for repeated structures", Proc. 12th IEEE VLSI Test Symp., IEEE Computer Society Press, Los Alamitos, Calif. pp.319.,1994. étudie le cas de structures répétitives et se rapporte à un programme d'analyse de dysfonctionnement connu par le terme "CARAFE". Ce dernier est décrit dans l'article de A.Jee et al., "Carafe: A software tool for failure analysis", Proc. Of Int'l Symp. On Testing and Failure Analysis, pp.143- 149,1993. D'autres méthodes visant une amélioration de rendement sont basées sur une cartographie bit de mémoire numérique, telle que celle proposée dans l'article de J. Segal et al., "Using Electrical bitmap results from Embedded memory to enhance yield", IEEE Design & Test of Computer, Vol.18, No.3, pp.28-39, MayJune 2001. Ces méthodes sont d'application générale et utilisables avec succès avec des mémoires non volatiles. Toutefois, elles ne prennent pas compte du mécanisme analogique de mémorisation, à savoir le basculement de tension de seuil, d'une mémoire EEPROM. Pour résumer, les mémoires EEPROM présentent un mécanisme de mémorisation de type analogique faisant appel à un basculement de tension de seuil, mais sont testées en utilisant des algorithmes classiques de test de mémoires vives (RAM), et sont diagnostiquées au moyen d'une cartographie bit logique. Il ressort de cet état de faits que les tests fonctionnels classiques appliqués aux mémoires EEPROM ne fournissent aucune information de nature analogique, notamment des valeurs de tension de seuil VT des cellules individuelles, alors qu'une telle information permettrait d'améliorer la phase de test/diagnostic. Au vu de ce qui précède, l'invention propose, selon un premier aspect, un procédé de contrôle d'un système, ce système étant destiné à présenter une grandeur devant être identifiée à l'un parmi un nombre fini de niveaux préétablis, l'identification étant conditionnée par au moins un paramètre analogique intrinsèque du système, caractérisé en ce qu'il comprend une détermination de la valeur dudit paramètre analogique intrinsèque. Avantageusement, la valeur du paramètre analogique intrinsèque est déterminée en interne d'un dispositif dans lequel le système est intégré et est présentée en sortie de ce dispositif pour contrôle en externe. De préférence, la valeur du paramètre analogique intrinsèque est présentée en sortie du dispositif sous une forme numérique. Dans une application possible, le ou chaque paramètre analogique intrinsèque conditionne un seuil par lequel un niveau préétabli est identifié dans des conditions de fonctionnement déterminés, le procédé comprenant les étapes de : - positionner le système dans des conditions de fonctionnement auquel la grandeur se situe à un côté déterminé dudit seuil, - faire évoluer les conditions fonctionnement du système dans le sens faisant rapprocher ladite grandeur vers le seuil, - lorsque ladite grandeur atteint ou franchit le seuil, déterminer la valeur d'un paramètre identifiable ou lié audit paramètre analogique intrinsèque. Le procédé peut être mis en Oeuvre avantageusement dans un dispositif comprenant un ensemble de systèmes individuellement identifiables, où ladite détermination de la dudit paramètre est effectuée individuellement pour chaque système faisant l'objet d'un contrôle. La valeur dudit paramètre déterminé peut être répertorié avec une identification du système individuel à partir duquel il a été déterminé, par exemple sous forme de cartographie. Le système peut être une cellule d'une mémoire non-volatile, le procédé étant réalisé sur au moins une cellule de ladite mémoire. La mémoire peut être du type programmable électriquement effaçable, connue par l'acronyme EEPROM (de l'anglais electrically erasable programmable read only memory). Le paramètre analogique intrinsèque peut être alors la valeur de seuil d'une cellule de la mémoire, pour une cellule écrite, vierge ou effacée, et ladite grandeur peut être le courant traversant la cellule ou la tension de polarisation d'un transistor de stockage en mode lecture. Dans un mode de réalisation, la valeur de seuil est assimilée à la valeur de la tension de polarisation d'un transistor de stockage de la cellule en mode lecture, à laquelle ce transistor de stockage passe un courant déterminé. La valeur de seuil également être assimilée à la valeur du courant passé par un transistor de stockage de la cellule en mode lecture lorsque ce transistor est polarisé à une tension positionnée à une valeur de référence. De préférence, - pour déterminer le seuil d'une cellule vierge ou effacée, on détermine la tension de polarisation du transistor de stockage à laquelle ce transistor conduit un courant dont la valeur franchit un seuil sensiblement fixe, - pour déterminer le seuil d'une cellule écrite, on détermine la valeur limite du courant que peut conduire le transistor de stockage pour une tension de polarisation (Vcg) de celui-ci sensiblement fixe. Le seuil peut correspondre à un seuil du transistor de stockage, qui est déterminé par la condition de basculement d'état logique d'un amplificateur de lecture auquel ladite cellule est fonctionnellement reliée, où : - pour déterminer le seuil d'une cellule vierge ou effacée, on maintient un courant de lecture de l'amplificateur de lecture sensiblement constant et on fait évoluer la tension de polarisation du transistor de manière à rapprocher le courant passé par celui-ci de ce courant de lecture, jusqu'à provoquer un basculement d'état logique de l'amplificateur de lecture, et on détermine la valeur de cette tension de polarisation à laquelle l'amplificateur de lecture bascule d'état logique, cette tension de polarisation étant assimilée à la tension de seuil de la cellule vierge ou effacée ; et - pour déterminer le seuil d'une cellule écrite, on maintient la tension de polarisation du transistor sensiblement constante et on fait évoluer ledit courant traversant la cellule jusqu'au basculement d'état logique de l'amplificateur de lecture, le point de basculement correspondant au franchissement de la valeur limite du courant que peut conduire la cellule pour ladite tension de polarisation du transistor, cette valeur limite de courant traversant la cellule étant assimilée au seuil de la cellule écrite. Pour déterminer le seuil d'une cellule, quel que soit son état : vierge, effacé, ou écrit, on peut déterminer la valeur du courant passé par le transistor de stockage pour une tension de polarisation de celuici sensiblement fixe. Le seuil de commutation du transistor de stockage peut être alors déterminé par la condition de basculement d'état logique d'un amplificateur de lecture auquel ladite cellule est fonctionnellement reliée, où : - pour déterminer le seuil d'une cellule qu'elle soit son état : vierge, effacé, ou écrit, on maintient la tension de polarisation du transistor sensiblement constant et on fait évoluer ledit courant traversant la cellule jusqu'au basculement d'état logique de l'amplificateur de lecture, le point de basculement correspondant au franchissement de la valeur limite dudit courant que peut conduire la cellule pour ladite tension de polarisation du transistor, cette valeur limite de courant traversant la cellule étant assimilée au seuil de la cellule. On peut faire évoluer la tension de polarisation appliquée au transistor de stockage de la cellule et/ou le courant de référence sur une plage de variation qui recouvre la plage des valeurs admises par la spécification de la mémoire pour la tension de seuil et/ou le courant de seuil considéré. On peut faire évoluer la tension de polarisation appliquée au transistor de stockage de la cellule et/ou le courant traversant la cellule de manière incrémentale au moyen respectivement d'une source de tension programmable et/ou une source de courant programmable, la ou chaque source étant commandé numériquement par des moyens de programmation, ces derniers étant utilisés en outre pour fournir en sortie vers l'extérieur, sous forme numérique, une expression de la valeur du seuil considéré, les valeurs de la tension de polarisation ou dudit courant parcourant la cellule donnant la tension ou le courant provoquant ledit basculement d'état logique de l'amplificateur de lecture à l'incrément près. Les moyens de programmation peuvent comprendre un registre à décalage dont les sorties parallèles servent à commander par leur état logique des parties respectives de la source de courant et/ou de la source de tension, de manière à produire une plage de valeurs de courant de référence évolutif et/ou une plage de valeurs de tension de polarisation appliquée à un transistor de stockage de la cellule, en fonction du motif de bits chargé dans le registre, lors de l'évolution des valeurs produites, ce motif commandant une valeur de courant ou de tension, et en ce que l'on extrait ce motif de bits, lorsque celui programme la valeur de courant ou la valeur de tension provoquant un franchissement de seuil en lecture, en tant qu'information sur la valeur de courant ou de tension programmée. Le motif de bits peut commander des coefficients d'une valeur élémentaire de courant ou de tension produite par des circuits internes de la mémoire utilisés en mode de fonctionnement normal de celle-ci. Au moins un parmi : - le générateur de tension programmable, notamment une source de tension de référence de celui-ci, - le générateur de courant programmable, notamment une source de courant de référence de celui-ci, - les moyens de programmation, peut être réalisé avec des éléments de circuits utilisés par la mémoire en mode normal de fonctionnement. Le procédé peut être réalisé avec des moyens embarqués dans ladite mémoire. Le procédé peut être géré, au moins en partie, par une machine d'états de la mémoire. Le procédé peut comprendre avantageusement une étape de sélection d'une cellule individuelle de la mémoire, ladite détermination de la valeur du paramètre analogique intrinsèque s'appliquant spécifiquement à cette cellule. Le procédé peut être utilisé pour contrôler ledit paramètre analogique intrinsèque se rapportant à chacun d'un ensemble désigné de points répertoriés, chaque point comprenant un dit système, caractérisé en ce que l'on produit les résultats du contrôle obtenus à partir des points sous une forme répertoriée correspondante à des fins d'analyse ou de diagnostic. Le procédé peut être appliqué à une mémoire, les points répertoriés étant au moins une partie de l'ensemble des cellules de la mémoire, le paramètre analogique intrinsèque étant une valeur de seuil, la forme répertorié des résultats du contrôle se présentant sous forme de cartographie des valeurs de seuil à l'image de la cartographie des cellules dans leur plan mémoire, définissant ainsi une cartographie bit analogique utilisable en complément d'une cartographie bit binaire classique. On peut ainsi produire une distribution statistique des valeurs du paramètre analogique intrinsèque obtenus sur les points contrôlés, par exemple sous forme d'histogramme, pour effectuer une analyse statistique des variations de ce paramètre sur l'ensemble des points contrôlés. Selon un deuxième aspect, l'invention concerne une mise ensuivre du procédé de contrôle le premier aspect, pour l'acquisition de valeurs dudit paramètre analogique dans le cadre d'un test de dispositifs intégrant au moins un dit système, tels que des mémoire programmables, le contrôle étant réalisé sur certains au moins desdits dispositifs sur des lots de fabrication, de façon à réaliser au moins un historique relatif au procédé de fabrication du dispositif, par exemple, dans le cas d'une mémoire programmable, des différents états de certaines au moins des cellules : vierge, effacé, ou écrit, afin de d'obtenir un suivi et gérer des informations sur d'éventuelles dérives et de dispersion de paramètres. Selon un troisième aspect, l'invention concerne une mise en couvre du procédé de contrôle selon le premier aspect pour l'acquisition de valeurs dudit paramètre analogique dans le cadre d'un diagnostic sur un dispositif défaillant ou en cours de développement, tel qu'une mémoire programmable, dans laquelle au moins une valeur dudit paramètre provenant d'un système défaillant est extraite pour analyse, par exemple à partir d'une cartographie bit analogique. Selon un quatrième aspect, l'invention concerne une mise en cuivre du procédé de contrôle selon le premier aspect, pour l'acquisition de valeurs dudit paramètre analogique dans le cadre d'une étude de systèmes, par exemple de cellules, d'une mémoire programmable, de manière à établir si les systèmes dans leur ensemble sont saines ou, plus généralement, différentes. Selon un cinquième aspect, l'invention concerne un dispositif de contrôle d'un système, ce système étant destiné à présenter une grandeur devant être identifiée à l'un parmi un nombre fini de niveaux préétablis, l'identification étant conditionnée par au moins un paramètre analogique intrinsèque du système, caractérisé en ce qu'il comprend des moyens de détermination de la valeur dudit paramètre analogique intrinsèque. Les aspects présentés dans le cadre du procédé s'appliquent mutatis mutandis à ce dispositif. Le dispositif peut être relié à un ensemble de systèmes individuellement identifiables, les moyens de détermination de la valeur dudit paramètre opérant individuellement sur chaque système faisant l'objet d'un contrôle. Le dispositif peut comprendre des moyens pour répertorier la valeur dudit paramètre déterminé avec une identification du système individuel à partir duquel il a été déterminé, par exemple sous forme de cartographie. Dans le mode de réalisation préféré, le système est une cellule d'une mémoire non-volatile, le dispositif étant configuré pour effectuer le contrôle sur au moins une cellule de ladite mémoire. Le dispositif peut dans ce cas avantageusement comprendre des moyens de sélection d'une cellule individuelle de la mémoire, ladite détermination de la valeur du paramètre analogique intrinsèque s'appliquant spécifiquement à cette cellule. L'invention concerne également une mémoire, notamment une mémoire programmable, telle qu'une mémoire dite EEPROM, caractérisé en ce qu'elle intègre des moyens pour réaliser au moins un partie du procédé selon le premier aspect et/ou le dispositif selon le deuxième aspect. Selon un sixième aspect, l'invention concerne un dispositif selon le cinquième aspect, programmé pour réaliser le procédé selon le premier aspect. Selon un septième aspect, l'invention concerne mémoire programmable, caractérisée en ce qu'elle embarque un dispositif selon le cinquième aspect. Selon un huitième aspect, l'invention concerne un circuit intégré comprenant une mémoire programmable, caractérisé en ce qu'il embarque un dispositif selon le cinquième aspect. Selon un neuvième aspect, l'invention concerne un appareil de contrôle destiné à coopérer avec le dispositif selon le cinquième aspect, caractérisé en ce qu'il comprend une entrée prévue pour se relier fonctionnellement à une sortie du dispositif produisant une expression de la valeur du paramètre analogique intrinsèque. L'entrée peut être une entrée numérique destinée à recevoir un motif de bits qui encode l'expression de la valeur du paramètre analogique intrinsèque, l'appareil comportant des moyens de mémorisation de données permettant d'extraire une information exploitable à partir de cette expression encodée. Selon un dixième aspect, l'invention concerne un support électronique caractérisé en ce qu'il contient des données de résultats pour les valeurs dudit paramètre analogique intrinsèque, répertoriés à l'issu d'un contrôle réalisé sur un ensemble répertorié de points de contrôle conformément au premier, deuxième, troisième ou quatrième aspect. Les données peuvent constituer au moins une cartographie bit analogique des cellules d'une mémoire programmable présentant au moins un paramètre de seuil d'un ensemble desdites cellules. Le support électronique peut comprendre en outre des données d'une distribution statistique des valeurs du paramètre analogique intrinsèque, par exemple sous forme d'histogramme, permettant d'effectuer une analyse statistique des variations de ce paramètre sur l'ensemble des points contrôlés. L'invention et les avantages qui en découlent apparaîtront plus clairement à la lecture des mode de réalisation préférés, donnés purement à titre d'exemples non-limitatifs, par référence aux dessins annexés dont : - la figure 1, déjà décrite, est un schéma bloc représentant l'agencement fonctionnel d'une mémoire EEPROM classique, - la figure 2, déjà décrite, est un schéma montrant l'agencement d'un bloc de quatre cellules dans un plan mémoire d'une mémoire EEPROM, telle que celle de la figure 1, la figure 3, déjà décrite, est un schéma électrique d'une cellule de la mémoire de la figure 2, - la figure 4, représente une courbe de l'évolution du courant ID passé par une cellule mémoire en mode lecture en fonction de la tension de polarisation de la grille de commande de son transistor de stockage, sur des axes où l'ordonnée indique le courant ID passé par la cellule et l'abscisse représente la tension de polarisation de la grille (flottante) du transistor de stockage, et les états logiques 0 et 1 en sortie de l'amplificateur de lecture en fonction de cette évolution, montrant en outre le niveau du courant de lecture Ilect, - la figure 5 est un schéma bloc représentant l'agencement fonctionnel d'une mémoire EEPROM conforme à un premier mode de réalisation de l'invention, la figure 6 est un schéma électrique d'un générateur de courant programmable mis en Couvre dans la mémoire du premier mode de réalisation, - la figure 7 est un schéma montrant un registre à décalage et ses signaux d'entrée et sortie, utilisé pour la programmation du générateur de courant programmable de la figure 6, la figure 8 est un schéma électrique d'un générateur de tension programmable mis en outre dans la mémoire du premier mode de réalisation, - la figure 9 est un schéma montrant un registre à décalage et ses signaux d'entrée et sortie, utilisé pour la programmation du générateur de tension programmable de la figure 8, la figure 10 représente, sur les mêmes axes qu'utilisés pour la figure 4, deux courbes de l'évolution du courant ID passé par une cellule mémoire en mode lecture, respectivement pour une cellule vierge et une cellule effacée, avec pour chacune des courbes les fenêtres de tension de seuil, d'une part conforme à une spécification et d'autre part prévue pour les mesures lors du contrôle, - la figure 11 représente, sur les mêmes axes qu'utilisés pour la figure 4, une courbe de l'évolution de courant ID passé par une cellule mémoire en mode lecture, montrant en outre les valeurs successives de tension de polarisation de la grille de commande du transistor de stockage lors du contrôle et leur codage respectif au niveau du registre de décalage de la figure 9, - la figure 12 représente, sur les mêmes axes qu'utilisés pour la figure 4, une courbe de l'évolution de courant ID passé par une cellule mémoire en mode lecture, montrant les fenêtres de courant de seuil d'une part conforme à une spécification et d'autre part prévue pour les mesures lors du contrôle, - la figure 13 représente, sur les mêmes axes qu'utilisés pour la figure 4, une courbe de l'évolution de courant ID passé par une cellule mémoire en mode lecture, montrant en outre les valeurs successives de courant de lecture Ilect de l'amplificateur de lecture lors du contrôle et leur codage respectif au niveau du registre de décalage de la figure 7, - la figure 14 est un schéma bloc montrant les parties de la mémoire selon le premier mode de réalisation intervenant dans le contrôle des paramètres de seuil et la connexion de cette mémoire avec un appareil de contrôle, en l'occurrence de test et de diagnostic, - la figure 15 est un schéma bloc représentant l'agencement fonctionnel d'une mémoire EEPROM conforme à un deuxième mode de réalisation de l'invention, la figure 16 représente, sur les mêmes axes qu'utilisés pour la figure 4, une courbe de l'évolution de courant ID passé par une cellule mémoire en mode lecture en fonction de la tension de polarisation de son transistor de stockage, et les états logiques 0 et 1 en sortie de l'amplificateur de lecture en fonction de cette évolution, montrant en outre le niveau du courant de seuil IT, - la figure 17 représente, sur les mêmes axes qu'utilisés pour la figure 4, une courbe de l'évolution de courant ID passé par une cellule mémoire en mode lecture en fonction de la tension de polarisation de son transistor de stockage, et l'équivalence entre les fenêtres de spécification et de mesure, respectivement en termes dudit courant ID et en termes de ladite tension de polarisation, - la figure 18 est un schéma bloc montrant les parties de la mémoire selon le deuxième mode de réalisation intervenant dans le contrôle des paramètres de seuil et la connexion de cette mémoire avec un appareil de contrôle, en l'occurrence de test et de diagnostic, - la figure 19 représente l'évolution de la tension de programmation d'une cellule de mémoire sur différentes phases : cellule initialement vierge, effacée, écrite et en lecture, - la figure 20 représente l'évolution de la tension de seuil VT, pour la même cellule et sur la même fenêtre de temps que pour la figure 19, - la figure 21, représente les évolutions de courant ID d'une cellule lors de pas incrémentaux appliqués par le générateur de courant pour déterminer son seuil de courant, - la figure 22 représente l'évolution des états logiques de l'amplificateur de lecture pour la même cellule et sur la même fenêtre de temps que pour la figure 19, les figures 23a, 23b et 23c représentent schématiquement des plans de 4x4 cellules dans une cartographie bit analogique, où chaque cellule étant répertorié avec sa valeur de seuil dans l'exemple en termes de courant de seuil respectivement pour le cas de cellules vierges, écrites et effacées, et les figures 24a, 24b et 24c sont des distributions statistiques sous forme d'histogramme montrant les pourcentages de cellules d'un plan mémoire présentant une valeur de courant de seuil donnée, ces trois figures correspondant respectivement à des cellules vierges, effacées et écrites. Les modes de réalisation de l'invention prévoient une méthodologie dédiée au diagnostic des mémoires EEPROM. Cette méthodologie est basée sur des moyens intégrés c'est-à-dire embarqués dans la mémoire , d'extraction de tension de seuil et de la séquence de test, exécutée en dehors de la mémoire, qui s'y affère. Grâce à l'utilisation de ces moyens supplémentaires, on peut extraire rapidement et avec précision les tensions de seuil de toutes les cellules d'une mémoire. La méthodologie classique de diagnostic est alors modifiée pour prendre en compte les valeurs de seuil délivrées par la mémoire testée ou analysée dans le cas d'un diagnostic. Dans la description qui suit, les aspects de la partie introductive qui sont pertinents aux modes de réalisation, notamment dans les explications des figures 1 à 3 y sont incorporées par référence et ne seront pas répétés par souci de concision. Dans l'ensemble des figures qui suivent, les mêmes références désignent les mêmes éléments. Comme expliqué dans la partie introductive par référence aux figures 2 et 3, le mécanisme de mémorisation d'une mémoire EEPROM est piloté directement par la programmation de la tension de seuil VT du transistor à grille flottante FGT. De la sorte, pour améliorer le processus de diagnostic d'une mémoire EEPROM, les modes de réalisation prévoient d'extraire ces valeurs de tension de seuil à partir de la mémoire, durant les tests fonctionnels. En premier lieu, la valeur de tension de seuil doit être définie dans les conditions du composant. La figure 4 représente : - d'une part la courbe 4-1 du courant parcourant le transistor FGT, c'est-à-dire le courant de drain ID, en fonction de sa tension polarisation grille-drain Vcg, polarisation où l'abscisse représente la tension Vcg appliquée sur la grille de commande du transistor FGT (cf. figure 3), et l'ordonnée représente le courant de drain ID. Cette courbe correspond aux caractéristiques internes de la cellule isolée, en dehors de son comportement vu depuis la sortie de l'amplificateur de lecture ; - pour la même cellule dans le composant, vu depuis la sortie 4-2 de l'amplificateur de lecture contre la tension appliquée à la grille de commande Vcg pour un courant de lecture Ilect. donné de cet amplificateur. A partir de ces courbes, les observations suivantes permettent de définir la tension de seuil : - lorsque la tension Vcg de la grille de commande est en dessous de la tension de seuil VT (qu'il s'agisse du seuil d'une cellule vierge, écrite ou effacée) pour un courant de lecture Ilect. donné, la cellule n'est pas capable de conduire le courant de lecture, et la sortie de l'amplificateur présente un état haut (logique 1) , - lorsque la tension Vcg est au-dessus de la tension de seuil VT pour un courant de lecture Ilect donné, la cellule laisse passer le courant de lecture, et la sortie de l'amplificateur de lecture passe alors un état bas (logique 0). A titre indicatif, le courant de lecture passé par la cellule est de l'ordre de quelques microampères, des valeurs typiques se situant entre 5 et 10 microampères. Certaines mémoires peuvent avoir un courant de lecture plus élevé, de l'ordre de 25 microampères. En conséquence, la tension de seuil est donnée par la tension Vcg appliquée à la grille de commande au moment où a lieu une commutation de la sortie de l'amplificateur de lecture, pour un courant de lecture Ilect donné de celui-ci. Le courant de lecture Ilect produit par l'amplificateur de lecture est injecté dans la cellule, au moyen d'un miroir de courant ; le courant ID traversant la cellule et donc le transistor de stockage FGT est alors égal à ce courant de lecture (soit ID = Ilect). On note que la valeur de la tension de seuil VT est donnée par l'intersection du courant de lecture Ilect précité et du courant de drain ID dans son évolution 4- 1. On peut alors obtenir une valeur de tension de seuil VT de deux façons : - façon i), en fixant un courant de lecture Ilect à une valeur choisie, et en faisant varier la tension Vcg à la grille de commande du transistor FGT, - façon ii) en maintenant cette tension Vcg fixe à une valeur donnée, et faisant varier le courant de lecture Ilect- Il sera maintenant décrit un premier mode de réalisation de l'invention, où l'on obtient les valeur de tension de seuil en utilisant les deux façons précitées, notamment : - la façon i) pour obtenir la valeur de seuil VTvierge d'une cellule 16 vierge et pour obtenir la valeur de seuil VTeff d'une cellule effacée, et la façon ii) pour obtenir la valeur de seuil VTinscr d'une cellule écrite. Comme le montre la figure 5, la mémoire EEPROM 110 intégrant ce premier mode de réalisation met en ouvre à la fois : - un générateur de tension programmable 18 pour permettre l'extraction de la valeur de tension de seuil VTvierge d'une cellule vierge et de la tension de seuil VTeff d'une cellule effacée, soit l'extraction d'une tension de seuil positive. Ce générateur 18 est avantageusement intégré avec les circuits du générateur de haute tension 14 classiquement utilisé, avec lesquels il peut partager des éléments communs, et - un générateur de courant programmable 20 pour permettre l'extraction de la valeur de tension de seuil VTinscr d'une cellule écrite, soit l'extraction d'une tension de seuil négative. De même, ce générateur 20 est avantageusement intégré avec les circuits de l'amplificateur de lecture 12, avec lesquels il peut aussi partager des éléments communs. On note effet que que toute mémoire EEPROM classique met en suivre une source de courant de référence ; cette source peut être utilisée pour fournir le courant de référence IREF utilisé par ce générateur 20. La mémoire 110 intègre en outre : - des circuits 22 de routage d'une surtension, désignée Vboost, dont le rôle apparaîtra plus loin, et - des circuits 24 de routage de la tension de lecture Vlect. La figure 6 illustre le générateur de courant programmable 20. Celui est basé sur un nombre N de circuits élémentaires identiques 26-1 à 26-N (désignés génériquement par la référence 26) comportant deux transistors en série : - un premier transistor 28 associé à un miroir de courant, ayant le drain relié à une tension d'alimentation Vdd et la source reliée au noeud commun 30des deux transistors, et - un second transistor 32 de type PMOS, servant de commutateur, ayant le drain relié au noeud commun 30 et la source reliée à une sortie commune 34 qui produit le courant programmé. Les traits pointillés reliant différents points de ces transistors correspondent à des lignes de connexion au substrat du circuit intégré formant la mémoire ; il en est de même pour le circuit générateur de tension programmable de la figure 8. Chaque premier transistor 28 reçoit sur sa grille de commande un courant de référence IREF issu d'un générateur de courant 36, lequel constitue une partie de l'amplificateur de lecture 12 par ailleurs utilisé en mode normal de fonctionnement de la mémoire 110. Le générateur de courant 36 comprend, de manière classique, un source de courant constant 38 reliée d'une part à la masse et d'autre part à la grille et au drain d'un transistor MOS 40, celui-ci étant monté en diode. La source de ce transistor est relié à une tension d'alimentation est constitue le transistor symétrique vis-à-vis des premiers transistors 28. La sortie du courant IREF est prise au noeud commun entre le transistor 40 et le générateur de courant 38. De la sorte, chacun des N circuits élémentaires constitue un générateur de courant capable de contribuer un courant de IREF à la sortie 34 du courant de lecture Ilect. L'activation de la sortie IREF d'un circuit élémentaire 26-i (pour 1# i# N) est commandé par le niveau logique d'un signal EPIi présenté à la grille de son transistor de commutation 32. S'agissant d'un transistor PMOS, la sortie IREF sera active lorsque le signal EPIi=0 et bloquée lorsque EPIi=l. Comme le montre la figure 7, les N signaux EPIi sont fournis sur N sorties parallèles (parallèles) des étages respectifs d'un registre à décalage 42 à N étages, respectivement ED1 à EDN. Ce registre comprend par ailleurs une entrée série Eser, une sortie série Ser pour une fonction de registre du type FIFO, ainsi qu'une entrée d'horloge Clk permettant de cadencer l'avancement des données numériques le long des étages successifs ED1 à EDN du registre 42. Comme le montre la figure 8, le générateur de tension programmable 20 est conçu comme l'homologue, en termes de tension, du générateur de courant programmable 18. Il comprend deux blocs principaux : - un bloc 46 de générateurs de tensions de référence, qui comprend M étages identiques, respectivement 48-1 à 48-M, chaque étage ayant une sortie, respectivement 50-1 à 50-M qui fournit une tension qui lui est spécifique. Cette tension est égale à une tension de référence VREF multipliée par un entier allant de 1 à M, de sorte que chaque étage 48-j (pour 1# j# M) produit à sortie 50-j une tension égale à j. VREF. - un bloc de commutateurs programmables 52, qui comprend M commutateurs individuels, respectivement 54- 1 à 54M. Chaque commutateur 54-j comporte une entrée reliée à la sortie 50-j d'un étage respectif 48-j du bloc 46 de générateurs de tension et une sortie 56, mise en commun avec toutes les autres sorties de commutateur. Cette sortie commune 56, qui constitue la sortie du générateur de tensions programmable 44, est reliée sélectivement à la grille d'un transistor FGT d'une cellule via le circuit de routage. Chaque étage 48-j du bloc de générateurs de tension 46 comprend un premier et un second transistors en série 58 et 60, la source du premier étant reliée au drain du second à un neud commun qui constitue la sortie 50-j de l'étage. Ces deux transistors 58 et 60 sont par ailleurs reliés entre eux par leur grille. Le drain du premier transistor 58 est relié à une tension d'entrée VEN et la source du second transistor 60 est reliée à un potentiel prédéterminé. Cette configuration est dimensionnée de sorte que chaque étage 48-j produise sa tension spécifique précitée de j. VREF. Chaque commutateur individuel 54-j du bloc de commutateurs programmables 52 comprend un premier et un second transistors en parallèle 62 et 64, de polarité opposée, chacun relié par sa source/son drain à la sortie respective 50-j d'un étage 48-j du générateur de tensions et par son drain/sa source à la sortie commune 56. Les premier et second transistors 62 et 64 d'un commutateur 54-j fonctionnent en logique complémentaire de manière à ouvrir la connexion entre la sortie 50-j et la sortie commune 56 lorsque leurs grilles ce commande sont à une tension de logique 1 et fermer cette connexion dans le cas contraire. Les grilles des premier et second transistors 62 et 64 du bloc de commutateurs programmables 52 sont reliées à des sorties parallèles respectives EPV1 à EPVM d'un registre à décalage 66 à M étages, respectivement EU1 à EUM. Comme le montre la figure 9, ce registre comporte une entrée d'horloge Clk pour le cadencement de la propagation des données, une entrée série EVser et une sortie série SVser, de manière analogue au registre 42 de la figure 7. Bien entendu, les registres à décalage 42 et 66 peuvent être matériellement un même registre à reconfigurable pour sortir les soit les signaux EPI1EPIN, soit les signaux EPV1-EPVM. Il sera maintenant décrit le fonctionnement du premier mode de réalisation. Dans les conditions normales de fonctionnement du composant, la tension de commande de grille du transistor FGT est fixée à une valeur dans une plage entre OV et la tension de seuil de cellule effacée de manière à distinguer entre un état d'écriture (où la cellule conduit le courant de lecture) et un état d'effacement (où la cellule ne conduit pas le courant de lecture). Or, dans les conditions de test fonctionnel, la tension de grille doit être variable afin de reproduire d'une par la tension de seuil de cellule vierge, désignée VTvierge, et d'autre part la tension de seuil de cellule effacée, désignée VTeff' Il est à noter que l'on utilise partiellement la même structure pour extraire à la fois la tension de seuil VTvierged'une cellule vierge et la tension de seuil VTeff d'une cellule effacée. Les seules différences concernent la tension de polarisation Vin, qui peut être positionnée à deux valeurs différentes : - une valeur de surtension Vboost, produite par le générateur de surtension 22 (cf. figure 5), pour extraire la valeur de tension seuil d'une cellule effacée VTeff' Pour plus d'informations concernant cette valeur de surtension, on peut se référer à l'article de T. Tanzawa et al. "Optimization of wordline booster circuits for single power supply flash memories", IEEE J. of Solid State Circuits, Vo1.32, No.8, pp.1091-1098, août 1999 ; - la tension d'alimentation Vdd pour extraire la valeur de tension de seuil VTvierge d'une cellule vierge. A cette fin, on prévoit deux plages de variation de tension, chacune correspondant à une fenêtre de mesure respective, à savoir : - une qui recouvre la fenêtre de spécification de la tension VTvierge, et - une qui recouvre la fenêtre de spécification de la tension VTeff. Les plages susmentionnées sont représentées à la figure 10, qui représente l'évolution du courant de drain ID (en ordonnée) d'un transistor FGT contre la tension appliquée à sa grille de commande Vcg (en abscisse) . On note que, tant pour la tension VTviergeque pour la tension VTeff, la plage de mesure dépasse suffisamment les limites de la plage de tolérance prévue par la spécification, afin de permettre d'analyser des cellules nettement en dehors de cette dernière. L'évolution de la tension Vcg sur les plages de mesure est obtenue par programmation de valeurs incrémentales successives de Vcg au moyen du générateur de tensions programmable 44, la sortie 56 de ce dernier étant routé vers la grille de commande du transistor FGT de la cellule à analyser. Il est ainsi possible d'extraire avec précision les tensions de seuil vierge VTvierge et effacement VTeff pour une valeur constante du courant de lecture Ilect. : ces tensions correspondent à la tension Vcg à laquelle le courant de drain ID est égal au courant de lecture Ilect, fixé par l'amplificateur de lecture. Pour les deux fenêtres de mesure, la valeur de tension de seuil respective Vierge et VTeff est donnée par la valeur de la tension Vcg de commande de grille lorsque l'amplificateur de lecture 12 commute. Le processus d' extraction de la valeur de VTvierge ou de VTeff pour le contrôle une cellule donnée 16 s'opère par les étapes suivantes : l.i) sélectionner la cellule individuelle devant faire l'objet d'un contrôle, par adressage sur ses lignes BL et WL correspondantes ; si on prévoit de lecture en parallèle de cellules, chacune sera associée à son amplificateur de respectif l.ii) fixer le courant de lecture de l'amplificateur de lecture 12 à une valeur nominale Ilect. l.iii) remplir le registre à décalage 66 (figure 9) de valeurs logiques 0. De la sorte, chacune des M sorties EPV1 à EPVM est initialement à l'état 0. Ces sorties, reliées chacune aux deux grilles de commande des transistors 62 et 64 de leur commutateur respectif 54-1 à 54-M, bloquent ces derniers (les maintiennent ouvert) de par leur valeur logique 0. Aucune sortie 50-1 à 50-M de générateur de tension 48-1 à 48-M n'est donc présente à la sortie commune 56 qui produit la tension Vcg ; l.iv) aiguiller, via les circuits de routage, la sortie commune 56 du générateur de tensions vers la grille CG du transistor FGT de la cellule 16 considérée 1.v) introduire un bit logique 1 dans le premier étage EV1 du registre à décalage 66, via l'entrée EVser. Ce bit positionne la sortie parallèle correspondante EPV1 de cet étage à l'état logique 1. Cette sortie EPV1, qui est reliée aux grilles des transistors 62 et 64 du commutateur 54-1, rend ce dernier passant par son état logique 1. La sortie de la tension 1. VREF du générateur 48-1 passe alors sur la sortie commune 56. Les autres commutateurs restent bloqués ; l.vi) déterminer si la sortie de l'amplificateur de lecture 12 bascule de l'état logique 1 à l'état logique 0 ; l.vii) s'il n'y a pas de basculement d'état logique constaté à l'étape l.vi), décaler le bit logique 1 vers l'étage suivant EV2 et faire revenir l'étage EV1 à l'état 0 (en introduisant un bit 0 à l'entrée du registre avant le décalage). De la sorte, et de manière analogue, c'est le commutateur 54-2 qui devient l'unique commutateur passant ; il transmet la tension 2.VREF de son générateur 50-2 sur la sortie commune 56 ; l.viii) déterminer si la sortie de l'amplificateur de lecture 12 bascule l'état logique 0 à l'état logique 1. Tant qu'il n'y a pas de basculement d'état logique, on répète en boucle les étapes l.vii) et l.viii), celles-ci prenant la forme plus générale, en commençant par l'étape l.viii) de : l.viii') décaler le bit logique 1 vers l'étage suivant EVk+1, faire revenir l'étage EVk à l'état 0, de sorte que le commutateur 54-k+l devienne l'unique commutateur passant et produise la tension (k+1). VREF sur la sortie commune 56, où k prend des valeurs successives à partir de 1, et retourner à l'étape l.vi' l.vii') déterminer si la sortie de l'amplificateur de lecture 12 bascule de l'état logique 1 à l'état logique 0 : s'il n'y a pas de basculement, incrémenter k d'une unité, et retourner à l'étape l.viii') ; - s'il y a basculement, identifier la valeur k et produire en sortie sa valeur numérique sous forme binaire. Avantageusement, cette forme binaire s'obtient directement à partir de la sortie SVser du registre à décalage 66, par exemple en analysant son contenu : la position du bit 1 indique directement le coefficient correspondant k dans la relation VTvierge - k. VREF ou VTeff k.VREF (bien entendu, les valeurs de k seront spécifiques à chaque tension de seuil évalué). Elle peut aussi s'obtenir en décomptant, à partir du moment de basculement, le nombre p de décalages nécessaires pour que le bit 1 apparaisse à cette sortie, le coefficient de VREF étant dans ce cas (M-p). D'autres approches sont bien entendu possibles. La sortie de SVser du registre à décalage 66 peut être dirigée vers un terminal de la mémoire 110 accessible en mode test, selon des techniques connues. Ce processus d'extraction de valeur de tension de seuil est appliqué pour la cellule vierge (donnant VTvierge) et pour cette même cellule à l'état programmé en effacement (donnant VTeff) . Ainsi, on obtient en sortie de la mémoire 110 une donnée numérique qui indique chacune des tensions de seuil VTvierge et VTeff en termes de coefficient respectif de la valeur incrémentale élémentaire VREF. Ce processus est répété pour chaque cellule devant faire l'objet d'un contrôle. La figure 11 illustre le principe de l'utilisation du registre à décalage 66 selon le processus venant d'être décrit, dans le cas de la détermination de la tension de seuil VTvierge pour une cellule donnée soumise à un test. Cette figure reprend la courbe de gauche de la figure 10, sur les mêmes axes. Elle indique en outre, par des lignes verticales de projection sur l'abscisse, les valeurs de tension d'entrée Vcg appliquées au transistor FGT. Celles-ci sont successivement de VREF, 2.VREF, 3.VREF jusqu'à atteindre 7.VREF. A cette valeur Vcg = 7.VREF, la valeur du courant ID traversant le transistor FGT dépasse le courant de lecture Ilect utilisé. (Plus précisément, la condition ID > Ilect à lieu pour une valeur de tension 6. VREF 0000 0010 0000 0000. Cette valeur, présentée à un point de la mémoire est chargée directement dans un registre d'un appareil de test ou de mesure. Celui-ci est programmé pour interpréter ce mot binaire comme codant la valeur 7, laquelle est interprétée comme le coefficient de la tension de référence VREF, dont la valeur est également stockée dans l'appareil. Les valeurs des mots binaires stockées dans le registre à décalage 66 sont indiquées sous l'abscisse pour chaque valeur appliquée pour la tension Vcg, allant de VREF à 7.VREF En ce qui concerne la tension de seuil en écriture VTinscr,le premier mode de réalisation la détermine de manière indirecte, en faisant évoluer le courant de lecture Ilect, et donc le courant ID qui traverse la cellule. En effet, la valeur de VTinscr ne peut pas être extraite de manière directe, du fait qu'elle est négative, et qu'une tension négative ne peut pas être normalement appliquée à la grille de commande. Le processus pour déterminer la valeur de VTinscr est analogue à celle pour déterminer les valeurs de VTvierge et VTeff' sauf que la variation pas à pas s'opère cette fois sur le courant de lecture Ilect,la tension Vcg étant maintenue fixe. Le principe de cette approche pour la mesure de VTinscr est illustré par la courbe de la figure 12, qui montre l'évolution du courant ID d'un transistor FGT analysé, utilisant les mêmes axes que pour la figure 10. Seulement, dans ce cas, on définit une fenêtre de mesure de courant sur la fenêtre de spécification de courant ID et une fenêtre de mesure du courant ID, cette dernière débordant la fenêtre de spécification pour ce courant, aux deux extrémités, pour permettre d'analyser des conditions défaillantes, à l'instar de la fenêtre de mesure pour la tension programmable de Vcg. Lors des mesures effectués, la grille de commande du transistor à grille flottante FGT est mise à la masse, et on augmente le courant de lecture Ilect par pas successifs de IREF dans la fenêtre de mesure, jusqu'à ce que l'amplificateur de lecture 12 commute et produise l'image, sous forme de courant, de la tension de seuil. Ce point de commutation correspond au point où le transistor de stockage FGT ne peut plus laisser passer la valeur de courant ID qui lui est imposé par l'amplificateur de lecture, autrement di par le courant Ilect A cette fin, on utilise le générateur de courant programmable 20 (figure 5), commandé à l'aide du registre à décalage 42 (figure 9). Les étapes du processus d'extraction de la valeur de VTinscr pour une cellule donnée 16 s'opère par les étapes suivantes : 2.i) sélectionner la cellule individuelle devant faire l'objet d'un contrôle, par adressage sur ses lignes BL et WL correspondantes, 2.ii) mise à la masse de la grille du transistor à grille flottante FGT (soit Vcg=OV) ; 2. iii) remplir le registre à décalage 42 (figure 9) de valeurs logiques 1. De la sorte, chacune des N sorties EPI1 à EPIM est initialement à l'état 1. Ces sorties, reliées aux grilles de commande du transistor 32 de commutation respectivement des étages 26-1 à 26N, bloquent ces derniers (les maintiennent ouvert) de par leur valeur logique 1 (s'agissant de transistors PMOS). Aucun courant n'est alors présent sur la sortie 34 de courant Ilect à ce stade ; 2.iv) aiguiller, via les circuits de routage, la sortie 54 du générateur de courant programmable vers la cellule 16 considérée ; 2.v) introduire un premier bit logique 0 dans le premier étage ED1 du registre à décalage 42, via l'entrée EVser. Ce bit positionne la sortie parallèle correspondante EPI1 de cet étage à l'état logique 0. Cette sortie EPI1, qui est reliée à la grille du transistor de commutation 32 de l'étage 26-1 du générateur de courant programmable 20, rend ce transistor passant par son état logique 0. L'étage 26- 1 peut ainsi transmettre un courant de IREF à la sortie 34 de Ilect, qui est la seule contribution de courant, les transistors de commutation 32 des autres étages restant bloqués ; 2. vi) déterminer si la sortie de l'amplificateur de lecture 12 bascule de l'état logique 0 à l'état logique 1 (correspondant à l'état d'écriture); 2. vii) s'il n'y a pas de basculement d'état logique constaté à l'étape 2. v), introduire un nouveau bit 0 à l'entrée EIser du registre à décalage, effectuer un cycle de décalage de sorte que le bit 0 de l'étage ED1 passe à l'étage ED2, et que le nouveau bit 0 passe à l'étage ED1. De la sorte, le transistor de commutation 32 de l'étage 26-2 du générateur de courant programmable devient aussi passant, et contribue un courant de IREF sur la sortie 34 de Ilect, en plus de celui de l'étage 26-1. Le courant total sur cette sortie passe alors à 2.IREF ; 2. viii) déterminer si la sortie de l'amplificateur de lecture 12 bascule l'état logique 0 à l'état logique 1. Tant qu'il n'y a pas de basculement d'état logique, on répète en boucle les étapes vii) et viii), celles-ci prenant la forme plus générale de (en commençant par l'étape 2.viii) : 2.viii') ajouter un nouveau bit 0 à l'entrée EIser du registre à décalage 42, effectuer un cycle de décalage, de sorte que les r premier étages ED1 à EDr du registre soient à l'état 0 et donc que les r premiers étages 26-1 à 26-r contribuent chacun un courant de IREF, amenant un courant total de (r) . IREF à la sortie 34 de Ilect, où r est un entier incrémental commençant par 2 (le cas de r=l étant déjà couvert par les étapes 2. vi) et 2. vii) plus haut) ; 2.vii') déterminer si la sortie de l'amplificateur de lecture 12 bascule de l'état logique 0 à l'état logique 1 : - s'il n'y a pas de basculement, incrémenter r d'une unité, et retourner à l'étape 2.viii') ; - s'il y a basculement, identifier la valeur de r et produire en sortie sa valeur numérique sous forme binaire. La valeur de Ilect produit à la sortie 34 du générateur de courant programmable 20 est obtenue directement à partir de la valeur du motif binaire contenu dans le registre à décalage 42. Dans ce cas, le nombre total de bits 1 dans le registre correspond à la valeur r du coefficient r.IREF- De même que pour l'extraction des tensions de seuil VTvierge et VTeff. le motif de bits du registre à décalage 42 est transmis à un appareil de test ou de mesure en aiguillant la sortie SserI du registre vers un point de connexion de cet appareil et en y déchargeant sont contenu. L'appareil contient en mémoire la valeur de IREF et peut donc déterminer la valeur du courant de lecture par la relation : Ilect = r. IREF. Cette valeur indique que l'amplificateur de lecture à basculé d'état logique pour un courant de lecture (r - 1). IREF IREF ' Le courant de seuil ID est assimilé à cette valeur de Ilect à laquelle se produit le basculement. Ce processus est répété pour chaque cellule devant faire l'objet d'un contrôle. La figure 13 montre un exemple de courbe obtenue pour des valeurs de courant de lecture Ilect successifs de IREF à 11. IREF, le basculement de l'état logique de l'amplificateur de lecture 12 ayant été détecté à la suite de l'application du courant de 11.IREF par le générateur de courant programmable. La figure 14 est un schéma bloc montrant les parties de la mémoire EEPROM 110 qui interviennent dans l'extraction des valeurs de tension seuil VT et l'interface de la mémoire avec un appareil de test ou de diagnostic 200 utilisé pour recueillir ces valeurs. On y retrouve : - le générateur de tension programmable 18 piloté par les sorties EPV1..EPVM du registre à décalage 66, la sortie 56 du générateur étant transmise à la grille de commande CG d'une cellule 16 selon le routage établi par les circuits de routage de la mémoire, et - le générateur de courant programmable 20 piloté par les sorties EPI1..EPIN du registre à décalage 42, la sortie 34 du générateur étant transmise en tant que courant de lecture Ilect. de l'amplificateur de lecture 12, la cellule faisant l'objet du test étant sélectionné par les circuits de routage de la mémoire. Le fonctionnement des générateurs de tension et de courant et des boucles qui commande l'évolution de leurs valeurs de sortie, est piloté par une machine d'états 112 d'une unité PLA de la logique de commande 4. Les sorties respectives SIser et SVser des deux registres à décalage 42 et 66 sont aiguillées vers un point de connexion 114 pouvant être relié à une entrée numérique adaptée 210 de l'appareil de test/diagnostic 200. Ce point de connexion peut être un plot interne, accessible en mode test, ou une broche externe d'un boîtier dans lequel la mémoire et logée. Dans l'exemple, ses sorties SIser et SVser sont présentées en amont à deux entrées respectives d'un multiplexeur 116, dont la sortie relie sélectivement l'une ou l'autre de ces deux entrées au point de connexion 114. Ce multiplexeur 114 est commandé par la machine d'états 112 selon la tension de seuil à déterminer. L'interface ente la point de connexion 114 de la mémoire 110 et l'entrée numérique de l'appareil de test/diagnostic 200 peut s'effectuer par un câble de liaison numérique LS, par exemple de type série. L'appareil de test/diagnostic 200 stocke en mémoire 220 les valeurs de IREF et VREF,ainsi que des données de décodage des sorties numériques produits sur son entrée 210, pour obtenir la valeur de tension ou de courant de seuil sous une forme intelligible à partir des données numériques sur l'entrée 210. Il sera maintenant décrit un deuxième mode de réalisation de l'invention qui diffère du premier essentiellement par le fait que l'extraction de la tension de seuil VTvierge pour une cellule vierge et la tension de seuil VTeff (ou leur forme équivalente en terme de courant de seuil) pour une cellule effacée s'obtient par le biais du générateur de courant programmable 20 en association avec le registre à décalage 42. Cette solution est avantageuse dans la mesure où elle permet de se dispenser des éléments de circuits additionnels à prévoir pour le générateur de tension programmable 44 et son registre à décalage 66. L'architecture correspondante d'une mémoire EEPROM 120 basée sur ce deuxième mode de réalisation est représentée à la figure 15. Par souci de concision, seules les différences de cette architecture par rapport à celle du premier mode de réalisation présenté à la figure 5 seront précisées : - absence du générateur de tension programmable 18, - absence des circuits de routage de la tension Vlect variable, et - présence des circuits de routage de la tension Vboost intégrés dans le décodeur ligne 6, (et non pas dans le générateur haute tension 14), ces circuits étant utilisés par ailleurs pour la lecture de la tension d'une cellule 16 effacée. Dans le deuxième mode de réalisation, la tension de seuil VTinscr en mode lecture est extraite de manière identique, et avec les mêmes moyens, que pour le premier mode de réalisation. La description déjà faite sur cet aspect s'applique donc implicitement à la description de ce deuxième mode de réalisation, et ne sera pas répété par souci de concision. On rappelle toutefois qu'un courant de seuil est définie comme l'image de la tension de seuil à laquelle il correspond. Pour aider à la compréhension du lien entre le courant de seuil et la tension de seuil, la figure 16 représente une courbe semblable à celle de la figure 4, mais en prenant le cas d'une polarisation fixe du drain du transistor FGT, cette polarisation étant donnée par le contexte du produit dans lequel il est intégré. Par rapport à la courbe de la figure 4, les formes restent sensiblement identiques, la tension de seuil VT indiquée à la figure 4 devenant à la figure 16 la tension de Vlect, et le courant de lecture devenant le courant de seuil ID. On note alors que le contexte est donné par : - pour une seule cellule 16 isolée, par la courbe du courant de drain ID en fonction de la tension appliquée à la grille de commande du transistor FGT, - pour la même cellule intégrée dans son produit, par la sortie de l'amplificateur de lecture 12, avec le courant appliqué sur le drain pour une valeur donnée tension de lecture Vlect à la grille de commande. On note aussi, en ce qui concerne la définition du courant de seuil IT que : - lorsque le courant ID est en dessous du courant de seuil IT pour une tension de lecture donnée Vlect sur la grille de commande CG du transistor FGT, la cellule 16 n'est plus capable de conduire le courant ID, et la sortie de l'amplificateur de lecture 12 est à l'état haut ; - lorsque le courant ID est supérieur au courant seuil IT pour une tension de lecture Vlect donnée appliquée à la grille de commande CG, la cellule 16 laisse passer tout le courant ID, et la sortie de l'amplificateur de lecture 12 est à l'état bas. Il en ressort que le courant de seuil ID est donné par le courant appliqué au drain de la cellule 16 au moment où l'amplificateur de lecture bascule, et ce pour une tension de lecture Vlect donnée appliquée à la grille de commande CG. Par définition, le courant de seuil fournit une information sur les caractéristiques de la cellule qui est équivalente à celle fournie par les tensions de seuil. Ainsi, le courant de seuil peut être utilisé de manière équivalent aux tensions de seuil VT. Cette notion est exploitée par le deuxième mode de réalisation pour l'ensemble des seuils de cellule vierge, effacée ou écrite ; elle est également exploitée dans le premier mode de réalisation en ce qui concerne le seuil d'une cellule écrite. L'équivalence entre une tension de seuil VT et le courant de seuil IT pour un même état de cellule est géré notamment par l'appareil de test/diagnostic 200. Lorsque le produit intégrant la mémoire EEPROM 120 est dans son état normal de fonctionnement, on extrait, conformément au deuxième mode de réalisation : - le courant ITvierge d'une cellule vierge, - le courant ITeff d'une cellule effacée, et - le courant ITinscr d'une cellule écrite. Pour réaliser ces extractions, le processus de lecture est transformé en un processus de test en lecture, avec une tension de lecture Vlect constante et un courant de drain variable, comme illustré à la figure 17. Cette figure exprime, sous forme de courbes du courant drain ID contre la tension Vcg, la transformation possible d'une tension de seuil en un courant de seuil. L'exemple illustré est appliqué au seuils VTeff/ITeff de tension et de courant pour une cellule 16 effacée ; bien entendu, elle est applicable mutatis mutandis aux seuils analogues pour une cellule vierge ou écrite. Comme pour le cas de la figure 10, la figure 17 présente en outre les plages ou fenêtres de spécification et de mesure, ces dernières recouvrant les premières pour les mêmes raisons. Ces plages sont exprimées en termes de tension, comme pour le cas de la figure 10, et en outre elles sont converties en plages en termes de courant de seuil IT, rejoignant la notion appliquée pour le premier mode de réalisation dans le cas d'une cellule écrite (cf. figure 12). Les transformations mises en Oeuvre dans ce cadre comprennent : - la plage de spécification de la tension de seuil VT, qui devient une plage de spécification de courant de seuil IT,et - la plage de mesure de la tension de seuil VT relativement à la plage de spécification de tension de seuil, qui devient la plage de mesure de courant de seuil IT relativement à la plage de spécification de courant de seuil. L'extraction du courant de seuil IT est réalisée de manière générale dans les conditions suivantes : - la grille de commande est positionnée à une valeur de lecture constante Vlect, - on fait augmenter le courant de lecture pas à pas sur la plage de mesure, jusqu'à ce que l'amplificateur de lecture 12 commute et produise un courant de seuil. Pour ce faire, on met en oeuvre le générateur de courant programmable 20 et le registre décalage 42, et on exécute les mêmes étapes (2. i) à 2.viii')) que décrites dans le cadre du premier mode de réalisation, avec les adaptations qui s'imposent selon que l'on extrait les seuils de cellule vierge, effacée, ou écrite. Ainsi, on comprendra que selon la tension de seuil à extraire, le potentiel Vcg de la grille de commande CG du transistor FGT sera fixé à différentes valeurs de tension : - dans le cas de l'obtention du courant de seuil ITlect d'une cellule écrite, on met cette grille de commande CG à la masse, - dans le cas de l'obtention du courant de seuil ITvierge d'une cellule vierge, on met cette grille de commande CG à un potentiel positif, désigné VBOST1, livré par le circuit de routage 22, - dans cas de l'obtention du courant de seuil ITeff d'une cellule effacée, on met cette grille de commande CG à un potentiel positif, désigné VBOOST2,supérieur BOOST1. La conversion courant de seuil (désigné génériquement IT) => tension de seuil (désigné génériquement VT) peut être effectué soit : en interne de la mémoire, par des tables de conversion stockées, basées sur les courbes telles que présentées à la figure 17, - soit effectué au niveau de l'appareil de test ou de diagnostic 200, celui-ci comportant les tables de conversion nécessaires dans sa mémoire 220. La figure 18 est un schéma bloc montrant les parties de la mémoire EEPROM 120 selon le deuxième mode de réalisation qui interviennent dans l'extraction des valeurs de tension seuil VT et l'interface de la mémoire avec un appareil de test ou de diagnostic 200 utilisé pour recueillir ces valeurs. Cette figure est analogue à la figure 14 pour le cas du premier mode de réalisation, et seules les différences seront décrites par souci de concision, les parties communes ayant les mêmes références et ayant les mêmes rôles. On note que l'absence dans le deuxième mode de la source de tension programmable et de son registre à décalage fait permet de relier la sortie SIser du registre à décalage 42 directement au point de connexion 124 (analogue à celui 114 de la figure 14), sans multiplexage. L'appareil de test/diagnostic 200 est identique à celui de la figure 14, sauf que sa mémoire 220 n'a pas à stocker la valeur de VREF, ni de données de décodage de l'entrée numérique spécifiques à l'extraction des seuils sous forme de tension tous les seuils seront d'abord considérés sous la forme de courants de seuil, puis, le cas échéant, convertis en tensions de seuil à l'aide des tables précitées, selon les principes d'équivalence décrits. Dans la mise en oeuvre pratique de l'extraction des trois tensions de seuil Vierge'VTeff et VTinscr, soit directement, soit par le biais d'une mesure de courant de seuil, les deux modes de réalisation retient les contraintes suivantes : - le surcroît, en termes de surface de puce, lié à l'extraction de la tension de seuil VT ou au courant de seuil IT doit être relativement faible, - le surcroît, en termes de durée de test, lié à l'extraction de la tension de seuil VT ou du courant de seuil IT doit être limité autant que possible, - la spécification ou cahier des charges du fonctionnement de la mémoire en mode normal doit être maintenue, et - la valeur de la tension de seuil VT ou du courant de seuil IT doit être fournie aux moyens de test de la mémoire dans un format numérique (digital) compatible ou facilement observable à l'aide d'une logique aléatoire dans le cas d'une EEPROM enterrée (embedded EEPROM en terminologie anglo-saxonne). Afin de valider l'extraction des tensions de seuil, selon le premier ou le deuxième mode de réalisation, la demanderesse a réalisé des simulations électriques, au moyen de l'outil ELDO, sur une mémoire EEPROM à règle de conception de 0,25m, produite par STMicroelectronics, avec Vdd=3,3V. Pour plus d'informations sur l'outil ELDO, on peut se référer à la documentation "ELDO User's Manual", de la société Mentor Graphics Corp. 1998. Les éléments pris en compte dans la simulation, intégrés dans un liste dite "netlist", comprennent : - un plan mémoire au format 4X4 avec des mots de 4 bits, - le décodeur de ligne et le décodeur de rangée (mot) , - les amplificateurs de lecture pour chaque bit, - les bascules de mémorisation ("latches" en terminologie anglo-saxonne), et - la structure d'extraction des tensions de seuil. Le modèle de simulation du transistor à grille flottante FGT est basé sur un noyau du type MM9, et elle est décrite en langage HDLA. Pour plus d'informations sur le noyau MM9, on peut se référer à l'article de J.M. Portal et al. "An automated methodology to diagnose geometric defects in the EEPROM Cell", Proc. IEEE International Test Conférence (ITC), pp.31-36, octobre 2002. Les figures 19 à 22 présentent des chronogrammes de signaux, sous forme de de saisies sur moniteur, d'une fenêtre de capture lors de la simulation, chacune sur une échelle de temps représentée en abscisse, lors de différentes opérations intervenant sur la mémoire EEPROM 110 ou 120. La figure 19 représente l'évolution de la tension de programmation, désignée Vpp, appliquée à une cellule vierge de la mémoire successivement pour y programmer un état effacé et un état écrit, et ensuite passer à une phase de lecture. De manière connue, cette tension est produite par le générateur de haute tension 14 et est appliquée à différents points de la cellule selon qu'elle programme un état d'effacement ou de d'écriture. La programmation des deux états passe par d'abord par une rampe de la tension Vpp, suivie d'un plateau. Les variations de cette tension, en montée et en descente, sont gérées par des circuits internes de cadencement. La figure 20 représente l'évolution de la tension de seuil VT (représentée en ordonnée) d'une cellule vierge, sur la même échelle de temps que pour la figure 19, et pour la même cellule, permettant ainsi de visualiser cette tension de seuil successivement lors de l'effacement, l'écriture et la lecture. La partie plane de la gauche de la courbe correspond à l'état initial vierge de la cellule, située à un peu plus de 1 volt. A l'état effacé, la tension VT monte progressivement à un niveau entre 2 et 3 volts. Lors de la phase d'effacement, la tension VT reste stable sur un plateau supérieur, avant de chuter rapidement vers une valeur négative lors de la phase d'écriture. On note qu'il y a une latence entre la commande d'un état par la haute tension et le positionnement de la tension de seuil VT à la valeur correspondante, cette latence étant sensiblement égale à la durée des plateaux. La figure 21 représente l'évolution du courant ID parcourant une cellule, montrant les pas incrémentaux produits par la source de ce courant en réponse aux incréments correspondants du courant de lecture produits par le générateur de courant programmable 20 lors de la recherche du courant seuil IT de cette cellule. Lorsque le courant ID forcé de traverser la cellule ne peut plus augmenter, atteignant la limite du transistor de stockage FGT pour la polarisation de grille Vcg qui lui est fixée, il se produit un basculement d'état logique au niveau de l'amplificateur de lecture. On observe la présence de pics de courant initiaux, typique des phase d'effacement d'une cellule. La figure 22 représente l'évolution de la sortie logique (en ordonnée) au niveau de la tension de sortie de l'amplificateur de lecture, sur la même échelle de temps que pour la figure 21, et pour la même cellule, permettant ainsi de visualiser les points de basculement relativement au courant ID de la figure 21. On observe un état logique 1 initial, se terminant après un deuxième des pics susmentionnés par un basculement à l'état logique 0. Cet état logique subsiste jusqu'à ce que le courant ID et le courant de lecture Ilect coïncident, l'amplificateur de lecture basculant alors à l'état logique 1. En résumé, le surcroît , en surface de puce qu'implique la structure d'extraction de tension ou de courant de seuil est relativement faible compte tenu de la surface de la mémoire. En effet, la structure d'extraction est principalement composée de : - un registre à décalage configurable (permettant un mode pour l'extraction en écriture et un autre mode pour l'extraction sur cellule vierge et en effacement), une source de courant multiple programmable (utilisant deux transistors PMOS par source), - (dans le cas du premier mode de réalisation seulement) une source de tension multiple programmable (utilisant quatre transistors MOS par tension de référence), et - une logique de contrôle modifiée pour le mode test. Le surcroît en temps reste également faible. Le temps de l'opération de lecture en mode test augmente pour occuper 0.5% du temps de l'opération de programmation. Par ailleurs, le mode de fonctionnement normal de la mémoire est maintenue. Les valeurs des tensions de seuil VT sont fournies selon un format numérique, de sorte que le processus d'extraction ne requière pas de terminal analogique au niveau des moyens de test. Le composant reste ainsi compatible avec les moyens de test entièrement numériques, ou facilement observable via une logique aléatoire dans le cas d'une mémoire EEPROM imbriquée. Il sera maintenant décrit une méthodologie de diagnostic permettant d'exploiter judicieusement les informations extraites concernant les tensions et/ou courants de seuil d'un ensemble de cellules d'un plan mémoire. Une approche classique pour le diagnostic et le déverminage ("debugging" en anglais) d'une mémoire consiste à réaliser une cartographie numérique "bitmap" du plan mémoire. Cette cartographie est bâtie lors des tests fonctionnels pour permettre de vérifier, au niveau de la topologie, l'état de chaque cellule. A partir de la vue d'ensemble procurée par cette cartographie, les signatures significatives sont cataloguées : bit isolé, colonne, ligne, colonne partielle, etc., pour aider à déterminer la cause à la base d'une défaillance (cf. l'article de Segal et al cité supra). Cependant, il se peut que plusieurs mécanismes de défaillance se manifestent avec la même signature. Afin de minimiser ce facteur de limitation, une solution serait d'extraire d'autres paramètres électriques significatifs. Cette solution est particulièrement pertinente lorsque le procédé de diagnostic vise des cellules analogiques, telles que des cellules de mémoire EEPROM. Le paramètre électrique le plus informatif dans le cas d'une cellule EEPROM est la valeur de tension de seuil VT ou son courant de seuil IT. Au vu de ces considérations, il est proposé de produire, lors de tests fonctionnels, une cartographie bit "analogique". Dans le cas d'une cellule de mémoire EEPROM, la cartographie bit analogique comprend trois représentations en cartographie bit : - une pour la tension de seuil VTvierge ou le courant de seuil ITvierge d'une cellule vierge, - une pour la tension de seuil VTeff ou le courant de seuil ITeff d'une cellule effacée, et - une pour la tension de seuil VTinscr ou le courant seuil ITinscr d'une cellule écrite. Chacune des cellules contrôlées est individuellement identifiée dans son plan mémoire(2), par exemple par son adresse. Les cartographies bit analogiques qui en résultent peuvent être exploitées de la même manière qu'une cartographie bit numérique, avec des classifications de signatures en fonction des valeurs de tension de seuil VT ou IT . Ces signatures de classification sont potentiellement très utiles pour caractériser un procédé et pour évaluer son impact sur un plan mémoire. Pour réaliser une telle cartographie bit analogique, on convertit les données issues de registre à décalage susmentionné. La conversion de la valeur du registre en une valeur analogique de seuil de tension est simple pour les cellules, étant codée par le motif de bits dans le registre à décalage 42 ou 66 au moment du basculement d'état de l'amplificateur de lecture, comme décrit plus haut. Les figures 23a, 23b et 23c représentent schématiquement à une cartographie bit analogique obtenue pour la simulation du plan mémoire 4X4 avec des mots de 4 bits, définie supra, respectivement pour un plan de cellules à l'état vierge, à l'état écrit, et à l'état effacé. Les valeurs expriment, pour ces trois états, les courants de seuil extraits ( A),conformément au deuxième mode de réalisation. (Dans les figures, seules les quatre valeurs pour la première rangée sont écrits ; on comprendra bien entendu que chaque cellule aura sa propre valeur attribuée dans la pratique.) Dans le cas du premier mode de réalisation, on aurait des valeurs de tension de seuil pour les cellules vierges et effacées, et des valeurs de courant de seuil pour les cellules écrites à la place des valeurs de courant. On remarque que valeurs ainsi répertoriées des figures 23a-23c sont organisées selon une topographie à l'image de celle des cellules 16 du plan mémoire 2 qu'elles représentent. Ces valeurs analogiques constituent ainsi une cartographie bit analogique donnant des informations précieuses sur les valeurs de seuil analogique de chacune des cellules individuellement considérées. En variante, les mesures et/ou la cartographie peut n'être effectuée que sur/pour certaines cellules du plan, afin d'obtenir un échantillon représentatif ; cette variante permet de diminuer le temps de contrôle et les ressource en stockage analyse des résultats. Dans les plans, la moitié des cellules sont conçues avec la géométrie cible de la technologie, alors que pour l'autre moitié elles sont dimensionnées de manière aléatoire avec des paramètres géométriques qui présentent une variation comprise entre 5% et 50% de la cible. Dans le présent exemple, la cartographie bit numérique ne fait apparaître aucun bit défaillant. Cependant, la cartographie bit analogique révèle l'existence de cellules pour lesquelles l'une au moins de leurs tensions/courants de seuil est hors spécification, et permet en outre de localiser ces cellules. A partir de ces défaillances au niveau des courants/tensions de seuil, il est envisageable de mettre en oeuvre des outils de diagnostic spécifiques pouvant servir à identifier les causes d'origine des paramètres géométriques défectueux. Pour plus d'informations sur cet aspect, on peut se référer à l'article de J.M. Portal et al. "An automated methodology to diagnose geometric defects in EEPROM Cells", Proc. IEEE International Test Conference (ITC), pp.31-36, octobre 2002. Par ailleurs, à l'instar d'une cartographie bit numérique, les signatures sont cataloguées (écriture cellule, effacement cellule, cellule vierge, écriture colonne, etc. ), aussi pour aider à déterminer le mécanisme de base en cause. Pour compléter le diagnostic, on peut générer la distribution des tensions/courants de seuil pour le plan mémoire évalué, de manière a estimer la corrélation de ses valeurs avec le cahier des charges pour les tensions de seuil. Les figures 24a, 24b et 24c constituent des exemple de distributions appliquées au mémoire précité, pour un plan de 64 éléments respectivement écrits, vierges et effacés. Ces distributions sont ici représentées sous forme d'histogrammes. Chaque histogramme est composé de colonnes, chacune correspondant à une valeur de courant de seuil (de cellule vierge, effacée ou écrite, selon l'histogramme) ; la hauteur de chaque colonne indique sur une échelle le pourcentage de cellules contrôlées ayant la valeur de courant de seuil correspondante. Les distributions donnent des informations concernant le contrôle des processus de fabrication et la répartition des défauts sur l'ensemble du plan mémoire. Les données permettant de constituer les cartographies bit analogique, par exemple telles que présentées aux figures 23a à 23c et/ou des distributions statistiques par exemple telles que présentées aux figures 24a à 24c, peuvent être stockées dans un support électronique adapté, éventuellement avec d'autres données connexes (lots de fabrication, conditions de mesure, d'autres résultats de test, informations de traçabilité, etc. Ce support peut être intégré à l'appareil de contrôle 200 ou en dehors de celui-ci. De ce qui précède, on comprendra que les mémoires non-volatiles, reposant sur des cellules analogiques, mène à des problèmes critiques de contrôle de procédé de fabrication et de conception. La structure intégrée au composant, selon le mode de réalisation, permet d'extraire les signatures analogiques de chaque cellule du plan mémoire, c'est-à-dire les différentes tensions de seuil dans le cas considéré. Cette structure permet d'extraire les tensions de seuil durant les tests fonctionnels avec peu de surcharge en termes à la fois d'espace sur puce et de temps de test. Qui plus est, les tensions seuil sont extraites avantageusement sous forme numérisée, ce qui permet : une compatibilité avec les moyens de test entièrement numériques, - une simplification de l'observation de ces valeurs par le biais du noyau logique dans le cas d'une EEPROM imbriquée. A partir de l'extraction des tensions de seuil, il a été développé une méthodologie de diagnostic basée sur une cartographie bit analogique, pouvant être utilisée de concert avec la cartographie bit numérique classique. Il en résulte une analyse plus efficace du comportement analogique de chaque cellule du plan mémoire. Cette méthodologie de diagnostic permet également d'obtenir la distribution des tensions seuil sur l'ensemble du plan mémoire, ce qui peut être utile pour la qualification du procédé de contrôle de fabrication. Le contrôle conforme à la présente invention peut s'effectuer dans le cadre de plusieurs types d'intervention où il est avantageux d'acquérir des valeurs de paramètres analogiques, notamment au niveau du test des mémoires. Le contrôle peut s'opérer, par exemple : 1. Par des acquisitions systématiques sur toutes les plaques d'un lot de mémoires, ou par échantillonnage sur certaines d'entre elles, de façon à réaliser au moins un historique relatif au centrage du procédé de fabrication de la mémoire, notamment pour les différents états des cellules . vierge, effacé, écrit. On peut inscrire les suivis ainsi obtenus par un contrôle statistique de procédés (connu également par l'acronyme anglais SPC, de "statistical process control), et donc obtenir des informations sur d'éventuelles dérives et de dispersion de paramètres. Ces informations peuvent procurer des liens entre les valeurs analogiques extraites et le valeurs mesurées durant les étapes du procédé. 2. Par des acquisitions de données sur des cellules défaillantes, dans le cadre d'un diagnostic. La cartographie bit analogique décrite plus haut permet dans ce cas une analyse des bits (cellules) en erreur à partir des signatures électriques analogiques, cellesci étant répertoriées dans une bibliothèque de signatures. 3. Par acquisition de données sur des cellules à la périphérie des cellules défaillantes ou, plus généralement, d'au moins une cellule déterminée, de manière à établir si les cellules dans leur ensemble sont saines ou différentes, ou si au contraire elles sont potentiellement défaillantes. Cette approche consistant à étudier des systèmes au voisinage d'un système (un cellule en l'occurrence) est généralement désigné par le terme "couverture de fiabilité" ("reliability coverage" en anglais). Ces contrôles 1, 2 ou 3 peuvent être réalisés par l'appareil 200 des figures 14 ou 18, ou par tout autre appareil adapté. De nombreux autres modes de réalisation et variantes peuvent être envisagés dans le cadre de l'invention, tant au niveau des processus de contrôle que des moyens matériels et logiciels pour leur mise en oeuvre. A titre d'exemple, le contrôle peut se porter aussi bien sur toutes les cellules d'une mémoire que sur certaines d'entre elles, celles-ci servant d'échantillons et pouvant être réparties sur l'ensemble du plan mémoire 2 pour offrir une bonne représentativité des caractéristiques. Par ailleurs, la mémoire 110 ou 120 peut être aussi bien sous forme de mémoire seule que sous forme intégré avec d'autres circuits, par exemple dans le cas d'un microcontrôleur, etc. Bien que l'exposé et les modes de réalisation portent sur des mémoire, en l'occurrence des mémoires non-volatiles du type EEPROM, le domaine d'application est beaucoup plus large, s'étendant à tout système faisant appel à un paramètre analogique servant de référence pour de quantification d'une valeur de sortie, et dont le nombre de niveaux à identifier peut être supérieur à deux, tels que les convertisseurs analogique-numérique ou numérique-analogique, ou les dispositifs à transfert de charge (connus par l'acronyme CCD de charge-coupled device). REVENDICATIONS 1. Procédé de contrôle d'un système (16), ce système étant destiné à présenter une grandeur devant être identifiée à l'un parmi un nombre fini de niveaux préétablis, l'identification étant conditionnée par au moins un paramètre analogique intrinsèque (VT; IT) du système, caractérisé en ce qu'il comprend une détermination de la valeur dudit paramètre analogique intrinsèque (VT, IT) . 2. Procédé selon la revendication 1, caractérisé en ce que ladite valeur dudit paramètre analogique intrinsèque (VT,IT) est déterminée en interne d'un dispositif (100; 110 ; dans lequel le système (16) est intégré et est présentée en sortie de ce dispositif pour contrôle en externe. 3. Procédé selon la revendication 2, caractérisé en ce que ladite valeur dudit paramètre analogique intrinsèque (VT, IT) est présentée en sortie du dispositif (100; 110 ; sous une forme numérique. 4. Procédé selon l'une quelconque des revendications 1 à 3, où ledit ou chaque paramètre analogique intrinsèque (VT, IT) conditionne un seuil par lequel un niveau préétabli est identifié dans des conditions de fonctionnement déterminés, caractérisé en ce qu'il comprend les étapes de : - positionner le système dans des conditions de fonctionnement auquel ladite grandeur se situe à un côté déterminé dudit seuil, faire évoluer les conditions fonctionnement du système dans le sens faisant rapprocher ladite grandeur (Vcg, ID) vers le seuil, - lorsque ladite grandeur atteint ou franchit le seuil, déterminer la valeur d'un paramètre identifiable ou lié audit paramètre analogique intrinsèque (VT, IT). 5. Procédé selon l'une quelconque des revendications 1 à 4, mis en oeuvre dans un dispositif comprenant un ensemble de systèmes (16) individuellement identifiables, caractérisé en ce que ladite détermination de la valeur dudit paramètre (VT, IT) est effectuée individuellement pour chaque système faisant l'objet d'un contrôle. 6. Procédé selon la revendication 5, caractérisé en ce que la valeur dudit paramètre déterminé (VT, IT) est répertorié avec une identification du système individuel à partir duquel il a été déterminé, par exemple sous forme de cartographie. 7. Procédé selon l'une quelconque des revendications 1 à 6, caractérisé en ce que ledit système est une cellule (16) d'une mémoire non-volatile (1, 110 ; 120), le procédé étant réalisé sur au moins une cellule de ladite mémoire. 8. Procédé selon la revendication 7, caractérisé en ce que la mémoire est une mémoire du type programmable électriquement effaçable, connue par l'acronyme EEPROM (de l'anglais electrically erasable programmable read only memory). 9. Procédé selon la revendication 7 ou 8, caractérisé en ce que ledit paramètre analogique intrinsèque (VT; IT) est la valeur de seuil d'une cellule (16) de la mémoire, pour une cellule écrite, vierge ou effacée, et en ce que ladite grandeur est le courant (ID) traversant la cellule ou la tension de polarisation (Vcg) d'un transistor de stockage (FGT) en mode lecture. 10. Procédé selon la revendication 9, caractérisé en ce que la valeur de seuil (VT) est assimilée à la valeur de la tension (VCG) de polarisation d'un transistor de stockage (FGT) de la cellule (16) en mode lecture, à laquelle ce transistor de stockage passe un courant (Il) déterminé. 11. Procédé selon la revendication 9, caractérisé en ce que la valeur de seuil ( ( IT) est assimilée à la valeur du courant (ID) passé par un transistor de stockage (FGT) de la cellule (16) en mode lecture lorsque ce transistor est polarisé à une tension (Vcg) positionnée à une valeur de référence. 12. Procédé selon la revendication 10 ou 11, caractérisé en ce que : pour déterminer le seuil d'une cellule (16) vierge ou effacée, on détermine la tension de polarisation (Vcg) du transistor de stockage (FGT) à laquelle ce transistor conduit un courant (ID) dont la valeur franchit un seuil (Il,,,) sensiblement fixe, pour déterminer le seuil d'une cellule (16) écrite, on détermine la valeur limite du courant (ID) que peut conduire le transistor de stockage (FGT) pour une tension de polarisation (Vcg) de celui-ci sensiblement fixe. 13. Procédé selon la revendication 12, caractérisé en ce que ledit seuil correspond à un seuil du transistor de stockage (FGT), qui est déterminé par la condition de basculement d'état logique d'un amplificateur de lecture (12) auquel ladite cellule (16) est fonctionnellement reliée et en ce que : pour déterminer le seuil (VTvierge ou VTeff) d'une cellule (16) vierge ou effacée, on maintient un courant de lecture (Ilect) de l'amplificateur de lecture sensiblement constant et on fait évoluer la tension de polarisation (Vcg) du transistor (FGT) de manière à rapprocher le courant (ID) passé par celui-ci de ce courant de lecture (Ilect), jusqu'à provoquer un basculement d'état logique de l'amplificateur de lecture, et on détermine la valeur de cette tension de polarisation à laquelle l'amplificateur de lecture (12) bascule d'état logique, cette tension de polarisation étant assimilée à la tension de seuil de la cellule vierge ou effacée (VTvierge ou VTeff); et - pour déterminer le seuil (VTinscr) d'une cellule écrite, on maintient la tension de polarisation (Vcg) du transistor (FGT) sensiblement constante et on fait évoluer ledit courant (ID) traversant la cellule jusqu'au basculement d'état logique de l'amplificateur de lecture (12), le point de basculement correspondant au franchissement de la valeur limite du courant que peut conduire la cellule pour ladite tension de polarisation du transistor (FGT), cette valeur limite de courant traversant la cellule étant assimilée au seuil danser) de la cellule écrite. 14. Procédé selon la revendication 11, caractérisé en ce que, pour déterminer le seuil d'une cellule (16), quel que soit son état : vierge, effacé, ou écrit, on détermine la valeur du courant (ID) passé par le transistor de stockage (FGT) pour une tension de polarisation (Vcg) de celui-ci sensiblement fixe. 15. Procédé selon la revendication 14, caractérisé en ce que le seuil de commutation du transistor de stockage (FGT) est déterminé par la condition de basculement d'état logique d'un amplificateur de lecture (12) auquel ladite cellule (16) est fonctionnellement reliée, et en ce que : pour déterminer le seuil d'une cellule (16) qu'elle soit son état : vierge, effacé, ou écrit, on maintient la tension de polarisation (Vcg) du transistor (FGT) sensiblement constant et on fait évoluer ledit courant (ID) traversant la cellule jusqu'au basculement d'état logique de l'amplificateur de lecture (12), le point de basculement correspondant au franchissement de la valeur limite dudit courant que peut conduire la cellule pour ladite tension de polarisation du transistor (FGT), cette valeur limite de courant traversant la cellule étant assimilée au seuil (ITinscr) de la cellule. 16. Procédé selon l'une quelconque des revendications 9 à 15, caractérisé en ce que l'on fait évoluer la tension de polarisation (VCG) appliquée au transistor de stockage (FGT) de la cellule (16) et/ou le courant de référence (Ilect)sur une plage de variation qui recouvre la plage des valeurs admises par la spécification de la mémoire pour la tension de seuil (VT) et/ou le courant de seuil (IT) considéré. 17. Procédé selon l'une quelconque des revendications 9 à 16, caractérisé en ce que l'on fait évoluer la tension (VCG) de polarisation appliquée au transistor de stockage (FGT) de la cellule (16) et/ou le courant (ID) traversant la cellule (16) de manière incrémentale au moyen respectivement d'une source de tension programmable (18) et/ou une source de courant programmable (20), la ou chaque source étant commandé numériquement par des moyens de programmation (66,42), ces derniers étant utilisés en outre pour fournir en sortie vers l'extérieur (114; 124), sous forme numérique, une expression de la valeur du seuil considéré (VT, IT), les valeurs de la tension de polarisation (Vcg) ou dudit courant (ID) parcourant la cellule donnant la tension ou le courant provoquant ledit basculement d'état logique de l'amplificateur de lecture à l'incrément près. 18. Procédé selon la revendication 17, caractérisé en ce que les moyens de programmation comprennent un registre à décalage (66,42) dont les sorties parallèles (EPV1-EPVM, EPI1-EPIN) servent à commander par leur état logique des parties respectives de la source de courant (18) et/ou de la source de tension (20), de manière à produire une plage de valeurs de courant (Ilect) de référence évolutif et/ou une plage de valeurs de tension de polarisation (VCG) appliquée à un transistor de stockage (FGT) de la cellule (16), en fonction du motif de bits chargé dans le registre, lors de l'évolution des valeurs produites, ce motif commandant une valeur de courant ou de tension, et en ce que l'on extrait ce motif de bits, lorsque celui programme la valeur de courant ou la valeur de tension provoquant un franchissement de seuil en lecture (12), en tant qu'information sur la valeur de courant ou de tension programmée. 19. Procédé selon la revendication 18, caractérisé en ce que ledit motif de bits commande des coef ficients d'une valeur élémentaire (IREF, VREF) de courant ou de tension produite par des circuits internes de la mémoire utilisés en mode de fonctionnement normal de celle-ci. 20. Procédé selon l'une quelconque des revendications 9 à 19, caractérisé en ce que au moins un parmi : le générateur de tension programmable (18), notamment une source de tension de référence (VREF) de celui-ci, le générateur de courant programmable (20), notamment une source de courant de référence (IREF) de celui-ci, - les moyens de programmation (42, 66), est réalisé avec des éléments de circuits utilisés par la mémoire (100; 110; 120) en mode normal de fonctionnement. 21. Procédé selon l'une quelconque des revendications 7 à 20, caractérisé en qu'il est réalisé avec des moyens embarqués dans ladite mémoire (1; 110 ; 120) . 22. Procédé selon l'une quelconque des revendications 9 à 21, caractérisé en ce qu'il est géré, au moins en partie, par une machine d'états de la mémoire (100; 110; 120). 23. Procédé selon l'une quelconque des revendications 7 à 22, caractérisé en ce qu'il comprend une étape de sélection d'une cellule individuelle (16) de la mémoire, ladite détermination de la valeur de paramètre analogique intrinsèque s'appliquant spécifiquement à cette cellule. 24. Procédé selon l'une quelconque des revendications 1 à 23 utilisé pour contrôler ledit paramètre analogique intrinsèque (VT, IT) se rapportant à chacun d'un ensemble désigné de points (16) répertoriés, chaque point comprenant un dit système, caractérisé en ce que l'on produit les résultats du contrôle obtenus à partir des points sous une forme répertoriée correspondante à des fins d'analyse ou de diagnostic. 25. Procédé selon la revendication 24, appliqué à une mémoire (1; 110 ; les points répertoriés étant au moins une partie de l'ensemble des cellules (16) de la mémoire, le paramètre analogique intrinsèque étant une valeur de seuil (VT IT), la forme répertorié des résultats du contrôle se présentant sous forme de cartographie des valeurs de seuil à l'image de la cartographie des cellules dans leur plan mémoire (2), définissant ainsi une cartographie bit analogique utilisable en complément d'une cartographie bit binaire classique. 26. Procédé selon la revendication 24 ou 25, caractérisé en ce que l'on produit une distribution statistique des valeurs du paramètre analogique intrinsèque obtenus sur les points contrôlés, par exemple sous forme d'histogramme, pour effectuer une analyse statistique des variations de ce paramètre sur l'ensemble des points contrôlés (16). 27. Mise en oeuvre du procédé de contrôle selon l'une quelconque des revendications 1 à 26 pour l'acquisition de valeurs dudit paramètre analogique dans le cadre d'un test de dispositifs intégrant au moins un dit système (16), tels que des mémoire programmables, le contrôle étant réalisé sur certains au moins desdits dispositifs sur des lots de fabrication, de façon à réaliser au moins un historique relatif au procédé de fabrication du dispositif, par exemple, dans le cas d'une mémoire programmable (1; 110 ; 120), des différents états de certaines au moins des cellules : vierge, effacé, ou écrit, afin de d'obtenir un suivi et gérer des informations sur d'éventuelles dérives et de dispersion de paramètres. 28. Mise en oeuvre du procédé de contrôle selon l'une quelconque des revendications 1 à 26 pour l'acquisition de valeurs dudit paramètre analogique dans le cadre d'un diagnostic sur un dispositif défaillant ou en cours de développement, tel qu'une mémoire programmable (1; 110; 120), dans laquelle au moins une valeur dudit paramètre provenant d'un système défaillant (16) est extraite pour analyse, par exemple à partir d'une cartographie bit analogique. 29. Mise en oeuvre du procédé de contrôle selon l'une quelconque des revendications 1 à 26 pour l'acquisition de valeurs dudit paramètre analogique dans le cadre d'une étude de systèmes, par exemple de cellules (16), d'une mémoire programmable (1; 110 ; 120), de manière à établir si les systèmes dans leur ensemble sont saines ou, plus généralement, différentes. 30. Dispositif de contrôle d'un système (16), ce système étant destiné à présenter une grandeur devant être identifiée à l'un parmi un nombre fini de niveaux préétablis, l'identification étant conditionnée par au moins un paramètre analogique intrinsèque (VT; IT) du système, caractérisé en ce qu'il comprend des moyens de détermination de la valeur dudit paramètre analogique intrinsèque (VT, IT) . 31. Dispositif selon la revendication 30, caractérisé en ce qu'il est matériellement intégré avec ledit système (16) et comprend une sortie (114; 124) de ladite valeur dudit paramètre analogique intrinsèque (VT, IT) pour contrôle en externe. 32. Dispositif selon la revendication 31, caractérisé en ce qu'il comprend des moyens (42,66) pour présenter ladite valeur dudit paramètre analogique intrinsèque (VT; IT) en sortie (114; 124) sous une forme numérique. 33. Dispositif selon l'une quelconque des revendications 30 à 32, associé à un système où ledit ou chaque paramètre analogique intrinsèque (VT; IT) conditionne un seuil par lequel un niveau préétabli est identifié dans des conditions de fonctionnement déterminés, caractérisé en ce qu'il comprend : - des moyens pour positionner le système dans des conditions de fonctionnement auquel ladite grandeur se situe à un côté déterminé dudit seuil, - des moyens (18, 20,42, 66) pour faire évoluer les conditions fonctionnement du système dans le sens faisant rapprocher ladite grandeur vers le seuil, des moyens, actifs lorsque ladite grandeur atteint ou franchit le seuil, pour déterminer la valeur d'un paramètre identifiable ou lié audit paramètre analogique intrinsèque (VT; IT) . 34. Dispositif selon l'une quelconque des revendications 30 à 33, caractérisé en ce qu'il peut être relié à un ensemble de systèmes (16) individuellement identifiables, et en ce que lesdits moyens détermination de la valeur dudit paramètre (VT, IT) opèrent individuellement sur chaque système faisant l'objet d'un contrôle. 35. Dispositif selon la revendication 34, caractérisé en ce qu'il comprend des moyens pour répertorier la valeur dudit paramètre déterminé (VT, IT) avec une identification du système individuel à partir duquel il a été déterminé, par exemple sous forme de cartographie. 36. Dispositif selon l'une quelconque des revendications 30 à 35, caractérisé en ce que ledit système est une cellule d'une mémoire non-volatile (1, 110 ; 120), le dispositif étant configuré pour effectuer le contrôle sur au moins une cellule de ladite mémoire. 37. Dispositif selon la revendication 36, caractérisé en ce que la mémoire est une mémoire du type programmable électriquement effaçable, connue par l'acronyme EEPROM (de l'anglais electrically erasable programmable read only memory). 38. Dispositif selon l'une quelconque des revendications 35 à 37, caractérisé en ce que les moyens (18,20, 42,66) pour faire évoluer les conditions fonctionnement du système dans le sens faisant rapprocher ladite grandeur vers le seuil comprennent des moyens pour faire évoluer la tension (VCG) de polarisation appliquée au transistor de stockage (FGT) de la cellule (16) et/ou le courant (ID) traversant la cellule (16) de manière incrémentale, ces moyens comprenant respectivement une source de tension programmable (18) et/ou une source de courant programmable (20), des moyens de programmation (66,42) pour commander la ou chaque source, ces derniers fournissant en sortie vers l'extérieur (114; 124), sous forme numérique, une expression de la valeur du seuil considéré (VT, IT) . 39. Dispositif selon la revendication 38, caractérisé en ce que les moyens de programmation comprennent un registre à décalage (66,42) dont les sorties parallèles (EPV1-EPVM, EPI1-EPIN) commandent par leur état logique des parties respectives de la source de courant (18) et/ou de la source de tension (20), de manière à produire une plage de valeurs de courant (Ilect) de référence et/ou une plage de valeurs de tension de polarisation (VCG) appliquée à un transistor de stockage (FGT) de la cellule (16) en fonction du motif de bits chargé dans le registre lors de l'évolution des valeurs produites, ce motif commandant une valeur de courant ou de tension, le dispositif comprenant des moyens (114; 124) de sortie de ce motif de bits, lorsque celui programme la valeur de courant ou la valeur de tension provoquant un franchissement de seuil en lecture (12), en tant qu'information sur la valeur de courant ou de tension programmée. 40. Dispositif selon la revendication 39, caractérisé en ce que ledit motif de bits commande des coefficients d'une valeur élémentaire (IREF, VREF) de courant ou de tension produite par des circuits internes de la mémoire utilisés en mode de fonctionnement normal de celle-ci. 41. Dispositif selon l'une quelconque des revendications 38 à 40, caractérisé en ce que au moins un parmi : - le générateur de tension programmable (18), et notamment une source de tension de référence (VREF) de celui-ci, - le générateur de courant programmable (20), et notamment une source de courant de référence (IREF) de celui-ci, - les moyens de programmation (42,66), est réalisé avec des éléments de circuits utilisés par la mémoire (100; 110; 120) en mode normal de fonctionnement. 42. Dispositif selon l'une quelconque des revendications 36 à 41, caractérisé en ce qu'il comprend des moyens de sélection d'une cellule individuelle (16) de la mémoire, ladite détermination de la valeur de paramètre analogique intrinsèque s'appliquant spécifiquement à cette cellule. 43. Dispositif selon l'une quelconque des revendications 30 à 42, programmé pour réaliser le procédé selon l'une quelconque des revendications 1 à 26. 44. Mémoire programmable (1; 110 ; 120), caractérisée en ce qu'elle embarque un dispositif selon l'une quelconque des revendications 30à 43. 45. Circuit intégré comprenant une mémoire programmable, caractérisé en ce qu'il embarque un dispositif selon l'une quelconque des revendications 30 à 44. 46. Appareil de contrôle (200) destiné à coopérer avec le dispositif (100; 110 ; selon l'une quelconque des revendications 30 à 45, caractérisé en ce qu'il comprend une entrée (210) prévue pour se relier fonctionnellement à une sortie (114;124) du dispositif (100; 110 ; produisant une expression de la valeur du paramètre analogique intrinsèque. 47. Appareil de contrôle selon la revendication 46, caractérisé en ce que ladite entrée (210) est une entrée numérique destinée à recevoir un motif de bits qui encode l'expression de la valeur du paramètre analogique intrinsèque, et en ce qu'il comporte des moyens (220) de mémorisation de données permettant d'extraire une information exploitable à partir de cette expression encodée.