Brevet FR2849524A1 — publié le 20040702

DISPOSITIF D'AFFICHAGE A PANNEAU PLAT POUR UNE APPLICATION SUR UN PETIT MODULE La présente invention concerne un dispositif d'affichage à panneau plat, et plus particulièrement un dispositif d'affichage à panneau plat pour une application sur un petit module. Bien que la présente invention convienne pour un large champ d'application, elle convient particulièrement pour obtenir un fonctionnement fiable 10 et une application sur un petit module. Les tubes à rayon cathodique (CRT) ont été largement utilisés pour des dispositifs d'affichage telle qu'une télévision et un moniteur. Cependant, les CRT présentent certains inconvénients, par exemple, un poids élevé, un grand volume et une forte tension de commande. En conséquence, les dispositifs d'affichage à 15 panneau plat (FPD), tels que les dispositifs d'affichage à cristaux liquides (LCD) et les dispositifs d'affichage électroluminescents organiques (ELD) ont d'excellentes caractéristiques de lumière, de poids et de faible consommation de puissance et ont fait l'objet de récentes recherches. De façon générale, un dispositif LCD est un dispositif d'affichage non émissif 20 qui affiche des images par une différence d'indice de réfraction en utilisant les propriétés d'anisotropie optique d'un matériau à cristaux liquides interposé entre une nappe de substrat et un substrat de filtre de couleur. D'autre part, un dispositif ELD est un dispositif d'affichage émissif utilisant un phénomène d'électroluminescence (EL) faisant que de la lumière est émise depuis une couche luminescente lorsqu'un 25 champ électrique est appliqué. Le dispositif ELD peut être classé en types non organiques et organiques selon la nature de la source génératrice d'une excitation de porteurs. En particulier, un dispositif ELD de type non organique a été largement utilisé du fait de sa capacité à afficher des images en pleine couleur et mobiles, de haute brillance, et avec une faible tension de commande. Les dispositifs FPD tels que les dispositifs LCD et les dispositifs ELD ont une unité de circuit et un panneau d'affichage. L'unité de circuit convertit les signaux de données RVB (rouge, vert, et bleu) et les signaux de commande du système de commande externe en des signaux électriques appropriés et le panneau d'affichage présente des images à des utilisateurs par utilisation des signaux électriques. Récemment, un panneau d'affichage de type à matrice active dans lequel une pluralité de pixels sont disposés en matrice et un transistor à film mince (TFT) est formé à chaque pixel en tant que dispositif de commutation a été largement utilisé. IHIRSCI16:BRE\'ETS\Brcvcts\21300\21326 doc - 24juin 2003 - 1/39 La FIG. 1 représente un schéma illustrant un panneau d'affichage à matrice active 10 de l'art antérieur et une unité de circuit 40 connectée au panneau d'affichage. Sur la FIG. 1, un panneau d'affichage 10 comprend des premier et deuxième substrats (non représentés) face à face. Une pluralité de lignes de grille 14 5 parallèles les unes aux autres et une pluralité de lignes de données 18 parallèles les unes aux autres sont disposées entre les premier et deuxième substrats. La pluralité de lignes de grille 14 croise la pluralité de lignes de données 18, de manière à définir une pluralité de régions de pixel "P" dans la matrice. Les FIGS. 2A et 2B sont des schémas illustrant respectivement une région de 10 pixel lorsqu'un panneau d'affichage est un panneau à cristaux liquides pour un dispositif d'affichage à cristaux liquides (LCD) et un panneau électroluminescent organique pour un dispositif d'affichage électroluminescent organique (ELD). Tel que représenté sur la FIG. 2A, chaque région de pixel "P" comprend un transistor à film mince de commutation (TFT) "Ts" comme dispositif de 15 commutation, un condensateur à cristaux liquides "CLcl" et un condensateur de stockage "CsT". Le condensateur à cristaux liquides "CLc" comprend une électrode de pixel et une électrode commune face à face et une couche de cristaux liquides interposée entre l'électrode de pixel et l'électrode commune. Le TFT de commutation "Ts" comprend une électrode de grille connectée à la ligne de grille 14, une électrode 20 de drain connectée à la ligne de données 18, une électrode de source connectée à l'électrode de pixel, une couche active avec un chemin pour des électrons et des trous, et une couche de contact ohmique. Le condensateur de stockage "CsT" est connecté au condensateur à cristaux liquides "CLc" en parallèle afin de résoudre le problème de capacité parasite résultant de la conception de la région de pixel. Tel que représenté sur la FIG. 2B, chaque région de pixels "P" comprend un TFT de commutation "Ts'', un TFT de commande "TD", une diode d'émission "D" et un condensateur de stockage "CsT". La diode d'émission "D" comprend une anode et une cathode face à face et une couche d'émission organique interposée entre l'anode et la cathode. Le TFT de commutation "Ts" comprend une électrode de grille 30 connectée à la ligne de grille 14, une électrode de drain connectée à la ligne de données 18, une électrode de source connectée à une électrode de grille du TFT de commande "TD", une couche active et une couche de contact ohmique. Le condensateur de stockage "CsT" est connecté à l'électrode de grille et à une électrode de drain du TFT de commande "TD". En revenant à la FIG. 1, l'unité de circuit traite les signaux de données RVB (rouge, vert, et bleu) et les signaux de commande transmis depuis le système de commande externe et fournit au panneau d'affichage 10 les signaux de données RVB et de commandes traités. L'unité de circuit 40 comprend un contrôleur de \'iIIRSCI-6'BREVETS\Beets\21300\21326 doc - 24 juin 2003 - 2/39 synchronisation 32, un décaleur de niveau 34, une alimentation de puissance 36, un pilote de grille 12, et un pilote de données 16. Lorsque la couche active du TFT de commutation "T," et du TFT de commande "TD" est formée en silicium polycristallin, une partie de l'unité de circuit 40 peut être formée dans le panneau 5 d'affichage 10. Le pilote de grille 12 est disposé à un premier bord du panneau d'affichage 10 et est connecté aux lignes de grille 14. Le pilote de données 16 est disposé à un deuxième bord du panneau d'affichage 10 adjacent au premier bord et connecté aux lignes de données 18. Le contrôleur de synchronisation 32 traite les signaux de données RVB et de 10 commande transmis depuis le système de commande externe et fournit des signaux de commande de grille et de données. Les signaux de commande comprennent un signal de synchronisation verticale "Vsync" d'un signal de discrimination de trame, un signal de synchronisation horizontale "Hsync" d'un signal de discrimination de ligne, un signal d'activation de données "DE" indiquant un temps pour l'entrée des 15 données et une horloge principale "MCLK" en tant que signaux de synchronisation. Le contrôleur de synchronisation 32 réagence les données RVB et fournit les signaux de commande de données pour commander le panneau d'affichage 10 selon les signaux de synchronisation du pilote de données 16. Les signaux de commande de données comprennent des données numériques RVB (R(O,N), G(O,N), B(O,N)), un 20 signal de synchronisation horizontale "Hsync", un signal de début de ligne horizontale "HST" qui force à démarrer l'introduction des données RVB au pilote de données 16 et une horloge d'impulsions sources "HCLK" pour un décalage de données dans le pilote de données 16. De plus, le contrôleur de synchronisation 32 produit les signaux de commande de grille pour le pilote de grille 12. Les signaux de 25 commande de grille comprennent un signal de synchronisation verticale "Vsync", un signal de début de ligne verticale "VST" qui force à démarrer l'introduction d'un signal de grille active au pilote de grille 12 et une horloge de grille "VCLK" pour introduire séquentiellement le signal de grille active sur les lignes de grille 14 respectives. L'alimentation de puissance 36 comprend un générateur de tension de commande de grille 36a, un convertisseur CC/CC (courant continu/courant continu) 36b, et un générateur de tension de niveau de gris 36c. Le générateur de tension de commande de grille 36a produit une tension de grille active "Von" pour le signal de grille active et une tension de grille inactive "Voff' pour un signal de grille 35 inactive, pour le pilote de grille 12. Le convertisseur CC/CC 36b produit une tension CC pour commander chaque élément du panneau d'affichage 10 et de l'unité de circuit 40. Le générateur de tension de niveau de gris 36c génère et produit une tension de niveau de gris sur le pilote de données 16 selon le nombre de bits des \'HIRSCHF6\BRE\m'TS\Brcets'21300\21326 doc - 24 juin 2003 - 3/39 données RVB et une tension de référence de niveau de gris transmises depuis le circuit externe. Le pilote de données 16 comprenant un registre à décalage de données (non représenté) génère une horloge de verrouillage par décalage du signal de 5 synchronisation horizontale "Hsync" et du signal de début de ligne horizontale "HST" avec l'horloge d'impulsions sources "HCLK" et sélectionne une tension de niveau de gris pertinente par échantillonnage des données numériques RVB pour chaque ligne de données 16 selon l'horloge de verrouillage. Le pilote de grille 12 comprenant un registre à décalage de grille (non représenté) active séquentiellement 10 les lignes de grille 14 par décalage du signal de synchronisation verticale "Vsync" et du signal de début de ligne verticale "VST" avec l'horloge de grille "VCLK" et produit la tension de grille active "Von" et la tension de grille inactive "Voff' transmises depuis le générateur de tension de commande de grille 36a. Ainsi, chaque TFT de commutation "Ts" applique la tension de niveau de gris au condensateur à 15 cristaux liquides "CLc" de la diode d'émission "D" selon un signal de balayage incluant la tension de grille active "Von" et la tension de grille inactive "Voff'. Bien que ceci ne soit pas représenté sur la FIG. 1, le registre à décalage de données et le registre à décalage de grille comprennent une pluralité de TFT de registres à décalage formés sur du silicium polycristallin. L'horloge d'impulsions 20 sources "HCLK" et l'horloge de grille "VCLK" appliquées aux TFT de registre de décalage doivent avoir un balancement en tension supérieur à environ 10 V. tant donné que les TFT de registre à décalage sont formés dans le panneau d'affichage 10 en utilisant du silicium polycristallin, les TFT de registre à décalage peuvent fonctionner de façon fiable avec une horloge ayant un balancement en tension 25 supérieur à environ 10 V. Cependant, étant donné qu'une horloge produite par le contrôleur de synchronisation 32 a un balancement en tension d'environ 3,3 V, l'unité de circuit 10 comprend le décaleur de niveau 34 qui amplifie l'horloge pour avoir un balancement en tension supérieur à environ 10 V. De façon générale, le décaleur de niveau 34 qui amplifie un balancement en 30 tension d'environ 3,3 V en un balancement en tension supérieur à environ 10 V, est composé d'un circuit intégré (IC) formé sur une tranche (c'est-à-dire, du silicium monocristallin). En effet, la mobilité des porteurs requise ne peut pas être obtenue lorsque le décaleur de niveau 34 est formé dans le panneau d'affichage 10 par utilisation de silicium polycristallin. De plus, même lorsque le décaleur de niveau 34 35 est composé d'un IC, il est difficile de combiner le décaleur de niveau 34 ayant un niveau de tension supérieur à environ 10 V et les autres éléments sur une puce unique. En conséquence, une puce additionnelle est nécessaire pour le décalcur de niveau 34 et la puce additionnelle comprenant le décaleur de niveau 34 est formée \\HIRSCH6\BREVETS\Brecs'2 1300M 1326 doc - 24 juin 2003 - 4/39 sur une carte à circuit imprimée (PCB) 40. La puce PCB 40 est connectée au panneau d'affichage 10 par une carte de circuit imprimée flexible (F- PCB) 50. Le contrôleur de synchronisation 32 peut être formé dans le panneau d'affichage 10. Lorsque le contrôleur de synchronisation 32 est formé dans le 5 panneau d'affichage 10, cependant, la fiabilité de la commande est réduite et la conception du circuit devient complexe parce que toutes les horloges sont produites depuis le panneau d'affichage 10, amplifiées au décaleur de niveau 34 et réintroduites au panneau d'affichage 10 D'autre part, un multiplexeur (MUX) peut être formé dans le panneau 10 d'affichage 10 au lieu du pilote de données 16, tel que représenté sur la FIG. 3. La FIG. 3 est un schéma illustrant un autre panneau d'affichage à matrice active de l'art antérieur incluant un multiplexeur MUX et une unité de circuit connectée au panneau d'affichage. Sur la FIG. 3, les mêmes éléments que ceux de la FIG. 1 sont représentés avec les mêmes numéros de référence, et leur description va 15 être omise par souci de simplicité. Un MIUX combine une pluralité de flux de données en un signal ou vice versa. Sur la FIG. 3, un MUX 60 a un rapport entre entrée et sortie de 1:3. Le MIUX 60 est formé dans un panneau d'affichage 10 au lieu d'un pilote de données 16 et comporte une pluralité de lignes de données 18 comme bornes de sortie. Le pilote de 20 données 16 à l'extérieur du panneau d'affichage 10 est connecté au MUX 60 par une pluralité de bornes d'entrée 62. Les signaux produits depuis un contrôleur de synchronisation 32 comprennent une horloge MUX pour commander le MUX 60. Le contrôleur de synchronisation 32, un décaleur de niveau 34 et une alimentation de puissance 36 sont formés sur une carte de circuit imprimée (PCB) 40 additionnelle. 25 La PCB 40 est connectée au panneau d'affichage 10 par une carte de circuit imprimée flexible (F-PCB) 50 incluant le pilote de données 16 composé d'un circuit imprimé (IC). Le MUX 60 dans le panneau d'affichage 10 comprend une pluralité de transistors à film mince MUX (TFT). La FIG. 4 est un schéma d'un circuit illustrant 30 le MUX de la FIG. 3. La FIG. 5 est un chronogramme illustrant la propagation de l'horloge MUX du MUX de la FIG. 4 durant une trame. Sur les FIGs. 4 et 5, la pluralité des MUX TFT du MUX 60 sont formés d'un type de TFT (c'est-à- dire, silicone à oxyde métallique positif (PMOS)TFT) pour simplifier les descriptions. Tel que représenté sur les FIGs. 4 et 5, lorsque le rapport entre entrée et sortie 35 est de 1:3, l'une des bornes d'entrée 62 (représentée sur la FIG. 3) est connectée à chaque électrode de source de trois MTUX TFT 64 et chaque électrode de drain de trois MUX TFT 64 est connectée à la ligne de données 18 respective. Trois horloges MUX "l, Q2, et Q3" sont séquentiellement appliquées sur trois électrodes de grille \\HIRSCI16\BREVEl\S\Brc[cs\2 s 130021326 doc - 24juin 2003 - 5/39 de trois MUX TFT 64. Lorsque l'une des bornes d'entrée 62 (représentée sur la FIG. 3) produit en sortie une première tension de niveau de gris "Da", la première tension de niveau de gris "Da" est transmise sur trois électrodes de source de trois MUX TFT, "Ta-1, Ta-2, et Ta-3". Des premières, deuxièmes et troisièmes horloges 5 MUX "41, 42, et 43" sont séquentiellement appliquées sur trois électrodes de grille des trois MUX TFT "Ta-1, Ta-2, et Ta-3", respectivement. De plus, trois électrodes de drain des trois MUX TFT "Ta-1, Ta-2, et Ta-3" sont connectées à des premières, deuxièmes et troisièmes lignes de données "La-1, La-2, et La3". De façon similaire, ces conditions sont appliquées aux autres tensions de niveau de gris "Db et Dc" des 10 autres bornes d'entrée. Par conséquent, tel que représenté sur la FIG. 5, tandis qu'un signal de balayage est appliqué à une n me ligne de grille "Gn", les première, deuxième et troisième tensions de niveau de gris "Da, Db, et Dc" sont fournies depuis les première, quatrième et septième lignes de données "La1, Lb-1, et Lc-1" par la 15 première horloge MUX "41", respectivement. Séquentiellement, les première, deuxième et troisième tensions de niveau de gris "Da, Db, et Dc" sont respectivement fournies depuis les deuxième, cinquième et huitième lignes de données "La-2, Lb-2, et Lc-2" par la deuxième horloge MUX "42", et respectivement fournies depuis les troisième, sixième, et neuvième lignes de données "La-3, Lb-3, et Lc-3" par la 20 troisième horloge MUX "43". Ces opérations sont répétées tandis que le signal de balayage est séquentiellement balayé depuis la nème ligne de grille "Gn" à une mème ligne de grille "Gn" de manière à afficher une image pour une trame. Le nombre de IC pour le pilote de données 16 (représenté sur la FIG. 3) et le nombre de bornes d'entrée 62 (représentées sur la FIG. 3) du pilote de données 16 25 peuvent être réduits en formant le MUX 60 dans le panneau d'affichage 10 (représenté sur la FIG. 3). Les horloges MUX "41, 42, et 43" sont fournies par le contrôleur de synchronisation32 (représenté en FIG. 3). tant donné que le contrôleur de synchronisation 32 et le pilote de données 16 sont disposés à l'extérieur du panneau d'affichage 10, une pluralité de signaux transmis par le contrôleur de 30 synchronisation 32 au pilote de données 16 n'ont pas à être amplifiés. En conséquence, les signaux de commande de données sont directement transmis depuis le contrôleur de synchronisation 32 au pilote de données 16 à la différence de l'unité de circuit représenté sur la FIG. 1. Cependant, étant donné que le MUX 60 incluant une pluralité de MUX TFT 62 35 en silicium polycristallin est formé sur le panneau d'affichage 10, les horloges MUX transmises à la pluralité de MUX TFT 62 doivent avoir un balancement en tension supérieur à environ 10 V, par exemple, environ 18 V. Par conséquent, les horloges MUX d'origine fournies depuis le contrôleur de synchronisation 32 devraient être \\1lIRSCI16\BREVETS\Brccets\21300\21326 doc - 24 juin 2003 - 6/39 amplifiées pour avoir un balancement en tension supérieur à environ 10 V par le décaleur de niveau 34. Il est difficile de former le décaleur de niveau 34 sur le panneau d'affichage 10. Et, le décaleur de niveau est composé de façon générale d'un IC additionnel sur le 5 PCB 50, à l'extérieur du panneau d'affichage 10 pour avoir la mobilité des porteurs requise. Cependant, cette structure rend complexe et de grande dimension l'unité de circuit extérieure au panneau d'affichage 10. En conséquence, il est difficile d'appliquer une telle structure à un module de petite taille tel qu'un assistant numérique personnel (PDA) et à un téléphone mobile. Pour application au module de 10 petite taille, l'unité de circuit externe doit être rendue de petite taille et être simplifiée de manière à ce que l'unité de circuit externe puisse être formée dans une puce électronique à semi-conducteur. Cependant, étant donné que le décaleur de niveau dans l'art antérieur est formé dans la puce additionnelle, la conception de l'unité de circuit extérieur du panneau d'affichage devient complexe et le panneau d'affichage 15 prend du volume. En conséquence, la présente invention concerne un dispositif d'affichage plat pour une application sur un petit module, qui élimine pratiquement un ou plusieurs des problèmes venant des limitations et des inconvénients de l'art antérieur. Un autre but de la présente invention est de fournir un dispositif d'affichage à 20 panneau plat pour une application sur un petit module, qui fonctionne de façon plus fiable et peut être appliqué à un module de petite taille. D'autres caractéristiques et avantages de l'invention vont être mis en évidence dans la description ci-après et vont être en partie évidents à la lecture de la description ou peuvent être enseignés par la mise en pratique de l'invention. Les buts 25 et les autres avantages de l'invention vont être réalisés et atteints par la structure mise particulièrement en évidence dans la description écrite et ses revendications ainsi que dans les dessins annexés. Pour atteindre ces avantages ainsi que d'autres avantages et selon le but de la présente invention, tel que mis en oeuvre et largement décrit, il est proposé un 30 dispositif d'affichage à panneau plat comportant une unité de circuit et un panneau d'affichage, comprenant un convertisseur CC/CC fournissant une tension continue CC, un contrôleur de synchronisation connecté au convertisseur CC/CC, le contrôleur de synchronisation produisant un signal de commande de grille et un signal de commande de données, un premier décaleur de niveau sur l'unité de circuit, 35 amplifiant le signal de commande de grille et le signal de commande de données venant du contrôleur de synchronisation, un deuxième décaleur de niveau placé sur le panneau d'affichage, amplifiant le signal de commande de grille et le signal de commande de données, amplifiés par le premier décaleur de niveau, une pluralité de \\HIRSCH6\BREX'ETS\Brccts\21300\21326 doc - 24 juin 2003. 7/39 lignes de grille et de lignes de données, se croisant les unes les autres, un pilote de grille connecté à une première extrémité de chacune des lignes de grille, le pilote de grille produisant un signal de balayage selon le signal de commande de grille amplifié par le deuxième décaleur de niveau, et un pilote de données connecté à une 5 deuxième extrémité de chacune des lignes de données, le pilote de données produisant une tension de niveau de gris selon le signal de commande de données amplifié par le deuxième décaleur de niveau. Selon une caractéristique, le signal de commande de grille comprend un signal de synchronisation et le signal de commande de données comprend des données I0 RVB. Selon une caractéristique, le pilote de grille et le pilote de données comprennent un registre à décalage de grille et un registre à décalage de données, respectivement. Selon une caractéristique, le signal de commande de grille comprend une 15 horloge de grille et le signal de commande de données comprend une horloge d'impulsions sources, dans lequel l'horloge de grille et l'horloge d'impulsions sources sont amplifiées par le premier décaleur de niveau pour avoir un premier balancement de tension inférieur à 10 V, et l'horloge de grille amplifiée et l'horloge d'impulsions sources amplifiée sont amplifiées par le deuxième décaleur de niveau pour avoir un 20 deuxième balancement de tension supérieur à environ 10 V. Selon une caractéristique, le deuxième décaleur de niveau comprend un décaleur de niveau de grille amplifiant l'horloge de grille et un décaleur de niveau de données amplifiant l'horloge d'impulsions sources. Selon une caractéristique, le décaleur de niveau de grille produit une première 25 impulsion ayant la même forme d'onde que l'horloge de grille et ayant le deuxième balancement en tension supérieur à environ 1OV, dans lequel la première impulsion est générée par des première et deuxième tensions CC avec une différence de tension supérieure à environ 10 V transmises depuis le convertisseur CC/CC, l'horloge de grille amplifiée, et une première horloge ayant une forme d'onde inverse de l'horloge 30 de grille. Selon une caractéristique, le décaleur de niveau de grille comprend - un premier transistor à film mince ayant une première électrode de grille, une première électrode source et une première électrode de drain, dans lequel la première tension à CC est appliquée à la première électrode de grille et à la première électrode 35 de drain; - un deuxième transistor à film mince ayant une deuxième électrode de grille, une deuxième électrode de source et une deuxième électrode de drain, dans lequel la \\HIRSCI16\BREVETS\Brects\21300\21326 doc - 24 juin 2003 - 8'39 deuxième électrode de drain est connectée à la première électrode de source et l'horloge de grille est appliquée à la deuxième électrode de grille; - un troisième transistor à film mince ayant une troisième électrode de grille, une troisième électrode de source et une troisième électrode de drain, dans lequel la 5 troisième électrode de grille est connectée à la deuxième électrode de source par un premier noeud, et la troisième électrode de drain est connectée à la première électrode de source et à la deuxième électrode de drain; - un quatrième transistor à film mince ayant une quatrième électrode de grille, une quatrième électrode de source et une quatrième électrode de drain, dans lequel la 10 quatrième électrode de grille est connectée à la troisième électrode de source par un deuxième noeud et la première tension CC est appliquée à la quatrième électrode de drain; - un cinquième transistor à film mince ayant une cinquième électrode de grille, une cinquième électrode de source, et une cinquième électrode de drain, dans lequel 15 la cinquième électrode de grain est connectée au premier noeud et à la première horloge est appliquée à la cinquième électrode de grille; - un sixième transistor à film mince ayant une sixième électrode de grille, une sixième électrode de source et une sixième électrode de drain, dans lequel la sixième électrode de drain est connectée à la cinquième électrode de source et la première 20 horloge est appliquée à la sixième électrode de grille; - un septième transistor à film mince ayant une septième électrode de grille, une septième électrode de source et une septième électrode de drain, dans lequel la première horloge est appliquée à la septième électrode de grille, la deuxième tension CC est appliquée à la septième électrode de source, la septième électrode de source 25 est connectée à la sixième électrode de source, la septième électrode de drain est connectée à la quatrième électrode de source par un troisième noeud et le troisième noeud sert de borne de sortie au décaleur de niveau de grille; - un premier condensateur monté entre les premiers et deuxièmes noeuds; et - un deuxième condensateur monté entre les deuxièmes et troisièmes noeuds. Selon une caractéristique, les première et deuxième tensions CC sont d'environ -8 V et d'environ 10 V, respectivement. Selon une caractéristique, les premier à huitième transistors à film mince sont formés en silicium polycristallin de type n. Selon une caractéristique, les premier à huitième transistors à film mince sont formés de silicium polycristallin de type p. Selon une caractéristique, le décaleur de niveau de grille comprend un premier inverseur, inversant l'horloge de grille amplifiée en la première horloge. \kiIRSCH6\fBREVETS\Brccts\21300\2 1326 doc - 24 juin 2003 - 9/39 Selon une caractéristique, le décaleur de niveau de données produit une deuxième impulsion ayant la même forme d'onde que l'horloge d'impulsions sources et ayant le deuxième balancement en tension supérieur à environ 1 OV, dans lequel la deuxième impulsion est générée par les première et deuxième tensions CC avec une 5 différence de tension supérieure à environ 10 V transmise depuis le convertisseur CC/CC, l'horloge d'impulsions sources amplifiée, et une deuxième horloge ayant une forme d'onde inverse de l'horloge d'impulsions sources. Selon une caractéristique, le décaleur de niveau de données comprend: - un premier transistor à film mince ayant une première électrode de grille, une 10 première électrode de source et une première électrode de drain, dans lequel la première tension CC est appliquée à la première électrode de grille et la première électrode de drain; - un deuxième transistor à film mince ayant une deuxième électrode de grille, une deuxième électrode de source et une deuxième électrode de drain, dans lequel la 15 deuxième électrode de drain est connectée à la première électrode de source et l'horloge d'impulsions sources est appliquée à la deuxième électrode degrille; - un troisième transistor à film mince ayant une troisième électrode de grille, une troisième électrode de source et une première électrode de drain, dans lequel la troisième électrode de grille est connectée à la deuxième électrode de source par un 20 premier noeud, et la troisième électrode de drain est connectée à la première électrode de source et à la deuxième électrode de drain; - un quatrième transistor à film mince ayant une quatrième électrode de grille, une quatrième électrode de source et une quatrième électrode de drain, dans lequel la quatrième électrode de grille est connectée à la troisième électrode de source par un 25 deuxième noeud, et la première tension CC est appliquée à la quatrième électrode de drain; - un cinquième transistor à film mince ayant une cinquième électrode de grille, une cinquième électrode de source, et une cinquième électrode de drain, dans lequel la cinquième électrode de drain est connectée au premier noeud, et la deuxième 30 horloge est appliquée à la cinquième électrode de grille; - un sixième transistor à film mince ayant une sixième électrode de grille, une sixième électrode de source et une sixième électrode de drain, dans lequel la sixième électrode de drain est connectée à la cinquième électrode de source, la deuxième horloge est appliquée à la sixième électrode de grille; - un septième transistor à film mince ayant une septième électrode de grille, une septième électrode de source et une septième électrode de drain, dans lequel la deuxième horloge est appliquée à la septième électrode de grille, la deuxième tension CC est appliquée à la septième électrode de source, la septième électrode de source \,HIRSCH6\BREVETS\Breveîs\21300\2 1326 doc - 24 juin 2003 - 10/39 est connectée à la sixième électrode de source, la septième électrode de drain est connectée à la quatrième électrode de source par un troisième noeud et le troisième noeud sert de borne de sortie au décaleur de niveau de grille; - un premier condensateur monté entre les premiers et deuxièmes noeuds; et 5 - un deuxième condensateur monté entre les deuxièmes et troisièmes noeuds. Selon une caractéristique, les première et deuxième tensions CC sont d'environ -8 V et d'environ 10 V, respectivement. Selon une caractéristique, les premier à huitième transistors à film mince sont formés en silicium polycristallin de type n. Selon une caractéristique, les premier à huitième transistors à film mince sont formés de silicium polycristallin de type p. Selon une caractéristique, le décaleur de niveau de données comprend un deuxième inverseur inversant la première horloge d'impulsions sources amplifiée en deuxième horloge. Selon une caractéristique, le contrôleur de synchronisation et le premier décaleur de niveau sont formés sur une puce électronique à semiconducteur unique. Selon une caractéristique, le convertisseur CC/CC est formé sur une carte à circuit imprimé, le contrôleur de synchronisation et le premier décaleur de niveau est formé sur une carte de circuit imprimé flexible connectant la carte de circuit imprimé 20 et le panneau d'affichage. Selon une caractéristique, le dispositif comprend en outre un générateur de tension de commande de grille et un générateur de tension de niveau de gris connectés au convertisseur CC/CC. Selon un autre aspect de l'invention, il est proposé un dispositif d'affichage à 25 panneau plat comportant une unité de circuit et un panneau d'affichage, comprenant un convertisseur CC/CC fournissant une tension continue CC, un contrôleur de synchronisation connecté au convertisseur CC/CC, le contrôleur de synchronisation produisant un signal de commande de grille, un signal de commande de données et une horloge de multiplexeur, un premier décaleur de niveau sur l'unité 30 de circuit, amplifiant le signal de commande de grille et de l'horloge de multiplexeur venant du contrôleur de synchronisation, un pilote de données produisant une tension de niveau de gris selon le signal de commande de données, un deuxième décaleur de niveau sur le panneau d'affichage, amplifiant le signal de commande de grille et l'horloge de multiplexeur, une pluralité de lignes de grille et de lignes de données, se 35 croisant les unes les autres, un pilote de grille connecté à une première extrémité de chacune des lignes de grille, le pilote de grille produisant un signal de balayage selon le signal de commande de grille amplifié par le deuxième décaleur de niveau, et un multiplexeur connecté au pilote de données et à une deuxième extrémité de chacune \\l1lRSCH6\BREVETS\,Brcets\2113OO\21326 doc - 24 juin 2003 - 11/39 des lignes de données, le multiplexeur produisant la tension de niveau de gris transmise depuis le pilote de données selon l'horloge de multiplexeur amplifiée par le deuxième décaleur de niveau. Selon une caractéristique, le dispositif comprend en outre un générateur de 5 tension de commande de grille et un générateur de tension de niveau de gris connectés au convertisseur CC/CC. Selon une caractéristique, le signal de commande de grille comprend un signal de synchronisation et le signal de commande de données comprend des données RVB. Selon une caractéristique, le pilote de grille et le pilote de données comprennent un registre à décalage de grille et un registre à décalage de données, respectivement. Selon une caractéristique, le signal de commande de grille comprend une horloge de grille et le signal de commande de données comprend une horloge 15 d'impulsions sources, dans lequel l'horloge de grille et l'horloge d'impulsions sources sont amplifiées par le premier décaleur de niveau pour avoir un premier balancement de tension inférieur à 10 V, et l'horloge de grille amplifiée et l'horloge d'impulsions sources amplifiée sont amplifiées par le deuxième décaleur de niveau pour avoir un deuxième balancement de tension supérieur à environ 10 V. Selon une caractéristique, le deuxième décaleur de niveau comprend un décaleur de niveau de grille amplifiant l'horloge de grille et un décaleur de niveau de multiplexeur amplifiant l'horloge de multiplexeur. Selon une caractéristique, le décaleur de niveau de grille produit une première impulsion ayant la même forme d'onde que l'horloge de grille et ayant le deuxième 25 balancement en tension supérieur à environ 10V, dans lequel la première impulsion est générée par les première et deuxième tensions CC avec une différence de tension supérieure à environ 10 V transmises depuis le convertisseur CC/CC, l'horloge de grille amplifiée, et une première horloge ayant une forme d'onde inverse de l'horloge de grille. Selon une caractéristique, le décaleur de niveau de grille comprend: - un premier transistor à film mince ayant une première électrode de grille, une première électrode source et une première électrode de drain, dans lequel la première tension CC est appliquée à la première électrode de grille et à la première électrode de drain; - un deuxième transistor à film mince ayant une deuxième électrode de grille, une deuxième électrode source et une deuxième électrode de drain, dans lequel la deuxième électrode de drain est connectée à la première électrode de source et l'horloge de grille est appliquée à la deuxième électrode de grille; \\HI RSCI 16\BREVIETS\Bre, ets\21300\21 326.doc - 24 juin 2003 - 12/39 - un troisième transistor à film mince ayant une troisième électrode de grille, une troisième électrode de source et une première électrode de drain, dans lequel la troisième électrode de grille est connectée à la deuxième électrode de source par un premier noeud, et la troisième électrode de drain est connectée à la première électrode de source et à la deuxième électrode de drain; - un quatrième transistor à film mince ayant une quatrième électrode de grille, une quatrième électrode de source et une quatrième électrode de drain, dans lequel la quatrième électrode de grille est connectée à la troisième électrode de source par un deuxième noeud, et la première tension CC est appliquée à la quatrième électrode de 10 drain; - un cinquième transistor à film mince ayant une cinquième électrode de grille, une cinquième électrode de source, et une cinquième électrode de drain, dans lequel la cinquième électrode de drain est connectée au premier noeud, et la première horloge est appliquée à la cinquième électrode de grille; - un sixième transistor à film mince ayant une sixième électrode de grille, une sixième électrode de source et une sixième électrode de drain, dans lequel la sixième électrode de drain est connectée à la cinquième électrode de source, la première horloge est appliquée à la sixième électrode de grille; - un septième transistor à film mince ayant une septième électrode de grille, 20 une septième électrode de source et une septième électrode de drain, dans lequel la première horloge est appliquée à la septième électrode de grille, la deuxième tension CC est appliquée à la septième électrode de source, la septième électrode de source est connectée à la sixième électrode de source, la septième électrode de drain est connectée à la quatrième électrode de source par un troisième noeud et le troisième 25 noeud sert de borne de sortie au décaleur de niveau de grille; - un premier condensateur monté entre les premiers et deuxièmes noeuds; et - un deuxième condensateur monté entre les deuxièmes et troisièmes noeuds. Selon une caractéristique, les première et deuxième tensions CC sont d'environ -8 V et d'environ 10 V, respectivement. Selon une caractéristique, les premiers à huitième transistors à film mince sont formés en silicium polycristallin de type n. Selon une caractéristique, les premier à huitième transistors à film mince sont formés de silicium polycristallin de type p. Selon une caractéristique, le décaleur de niveau de grille comprend un premier 35 inverseur, inversant l'horloge de grille amplifiée en première horloge. Selon une caractéristique, le décaleur de niveau de multiplexeur produit une deuxième impulsion ayant la même forme d'onde que l'horloge de multiplexeur et ayant le deuxième balancement en tension supérieur à environ 1OV, dans lequel la \;lllRSCH6\BRB\'ETS'Br-eveis\2I3O\2I326.doc 24juin 2003 - 13/39 deuxième impulsion est générée par les première et deuxième tensions CC avec une différence de tension supérieure à environ 10 V transmise depuis le convertisseur CC/CC, l'horloge de multiplexeur amplifiée, et une deuxième horloge ayant une forme d'onde inverse de l'horloge de multiplexeur. Selon une caractéristique, le décaleur de niveau de données comprend: - un premier transistor à film mince ayant une première électrode de grille, une première électrode source et une première électrode de drain, dans lequel la première tension CC est appliquée à la première électrode de grille et à la première électrode de drain; - un deuxième transistor à film mince ayant une deuxième électrode de grille, une deuxième électrode source et une deuxième électrode de drain, dans lequel la deuxième électrode de drain soit connectée à la première électrode de source et l'horloge d'électrode de grille est appliquée au multiplexeur d'horloge; un troisième transistor à film mince ayant une troisième électrode de grille, 15 une troisième électrode de source et une première électrode de drain, dans lequel la troisième électrode de grille est connectée à la deuxième électrode de source par un premier noeud, et la troisième électrode de drain est connectée à la première électrode de source et à la deuxième électrode de drain; - un quatrième transistor à film mince ayant une quatrième électrode de grille, 20 une quatrième électrode de source et une quatrième électrode de drain, dans lequel la quatrième électrode de grille est connectée à la troisième électrode de source par un deuxième noeud, et la première tension CC est appliquée à la quatrième électrode de drain; - un cinquième transistor à film mince ayant une cinquième électrode de grille, 25 une cinquième électrode de source, et une cinquième électrode de drain, dans lequel la cinquième électrode de grain est connectée au premier noeud, et la deuxième horloge est appliquée à la cinquième électrode de grille; - un sixième transistor à film mince ayant une sixième électrode de grille, une sixième électrode de source et une sixième électrode de drain, dans lequel la sixième 30 électrode de drain est connectée à la cinquième électrode de source, la deuxième horloge est appliquée à la sixième électrode de grille; - un septième transistor à film mince ayant une septième électrode de grille, une septième électrode de source et une septième électrode de drain, dans lequel la deuxième horloge est appliquée à la septième électrode de grille, la deuxième tension 35 CC est appliquée à la septième électrode de source, la septième électrode de source est connectée à la sixième électrode de source, la septième électrode de drain est connectée à la quatrième électrode de source par un troisième noeud et le troisième noeud sert de borne de sortie au décaleur de niveau de grille; \\HIRSCIH6\BREVETrS\Brcvets\21300\21326 doc - 24 juin 2003 - 14/39 - un premier condensateur monté entre les premiers et deuxièmes noeuds; et - un deuxième condensateur monté entre les deuxièmes et troisièmes noeuds. Selon une caractéristique, les première et deuxième tensions CC sont d'environ -8 V et d'environ 10 V, respectivement. Selon une caractéristique, les premiers à huitième transistors à film mince sont formés en silicium polycristallin de type n. Selon une caractéristique, les premier à huitième transistors à film mince sont formés de silicium polycristallin de type p. Selon une caractéristique, le décaleur de niveau de multiplexeur comprend un 1 0 deuxième inverseur inversant l'horloge de multiplexeur amplifiée en deuxième horloge. Selon une caractéristique, le contrôleur de synchronisation, le premier décaleur de niveau, et le pilote de données sont formés sur une puce électronique à semiconducteur unique. Selon une caractéristique, le convertisseur CC/CC est formé sur une carte à circuit imprimé, et le contrôleur de synchronisation, le premier décaleur de niveau, et le pilote de données sont formés sur une carte de circuit imprimé flexible connectant la carte de circuit imprimé et le panneau d'affichage. Selon une caractéristique, le dispositif comprend en outre un générateur de 20 tension de commande de grille et un générateur de tension de niveau de gris connectés au convertisseur CC/CC. Selon un autre aspect de l'invention, il est proposé un décaleur de niveau de grille d'un dispositif d'affichage à panneau plat commandé par des sources de puissance positive et négative et des entrées positive et négative d'horloges de 25 multiplexeur comprenant une première partie de commutation recevant l'entrée positive de l'horloge de multiplexeur et la source de puissance négative et produisant une première tension de sortie, une deuxième partie de commutation recevant l'entrée négative de l'horloge de multiplexeur et la source de puissance positive et produisant une deuxième tension de sortie, une troisième partie de commutation recevant la 30 première tension de sortie et produisant une troisième tension de sortie, et une quatrième partie de commutation recevant la troisième tension de sortie et produisant une quatrième tension de sortie sensiblement identique à la source de puissance négative, dans lequel une valeur absolue de la troisième tension de sortie est supérieure à celle de la quatrième tension de sortie. Selon un autre aspect de l'invention, il est proposé un procédé de commande d'un décaleur de niveau de grille d'un dispositif d'affichage à panneau plat commandé par des sources de puissance positive et négative et des entrées positive et négative d'horloges de multiplexeur, comprenant la réception de l'horloge de multiplexeur à \\HIRSCI16\BREVETS'Brcets\21300',21326 doc - 24 juin 2003 - 15/39 entrée positive et de la source de puissance négative à une première partie de commutation et la production d'une première tension de sortie, la réception de l'entrée négative de l'horloge de multiplexeur et de la source de puissance positive à une deuxième partie de commutation et la production d'une deuxième tension de 5 sortie, la réception de la première tension de sortie à une troisième partie de commutation et production d'une troisième tension de sortie, et la production d'une quatrième tension de sortie sensiblement identique à la source de puissance négative à une quatrième partie de commutation après réception de la troisième tension de sortie, dans lequel une valeur absolue de la troisième tension de sortie est supérieure 10 à celle de la quatrième tension de sortie. Il est évident que la description générale précédente et la description détaillée allant suivre sont données à titre d'exemple et d'explication et sont entendues comme fournissant une explication supplémentaire de l'invention, tel que revendiquée. Les dessins annexés qui sont inclus pour fournir une compréhension 15 supplémentaire de l'invention et sont incorporés dans et font partie de cette demande illustrent des modes de réalisation de l'invention et, conjointement avec la description, servent à expliciter le principe de l'invention. Dans les dessins: La FIG. 1 est un schéma illustrant un dispositif d'affichage d'un panneau plat 20 de l'art antérieur, comportant un panneau d'affichage à matrice active et une unité de circuit; La FIG. 2A est un schéma illustrant une région de pixels dans le cas o un panneau d'affichage est prévu pour un dispositif d'affichage à cristaux liquides (LCD); La FIG. 2B est un schéma illustrant une région de pixels dans le cas o un panneau d'affichage est prévu pour un dispositif d'affichage électroluminescent organique (ELD); La FIG. 3 est un schéma illustrant un autre dispositif d'affichage à panneau plat de l'art antérieur ayant un panneau d'affichage à matrice active comprenant un MUX 30 et une unité de circuit; La FIG. 4 est un schéma illustrant le MUX de la FIG. 3; La FIG. 5 est un chronogramme illustrant la propagation d'une horloge MUX du MUX de la FIG. 4 durant une trame; La FIG. 6 est un schéma d'un dispositif d'affichage à panneau plat selon un 35 premier mode de réalisation de la présente invention; La FIG. 7A est un schéma illustrant une région de pixels dans le cas o un panneau d'affichage est prévu pour un dispositif d'affichage à cristaux liquides (LCD); \\HIRSCH6\BREVETS\B.cets\21300\21326 doc - 24juin 2003 - 16/39 La FIG. 7B est un schéma illustrant une région de pixels dans le cas o un panneau d'affichage est prévu pour un dispositif d'affichage électroluminescent organique (ELD); La FIG. 8 est un schéma d'un dispositif d'affichage à panneau plat selon un deuxième mode de réalisation de la présente invention; La FIG. 9 est un schéma illustrant un deuxième décaleur de niveau et un multiplexeur de la FIG. 8; La FIG. 10 est un schéma illustrant une horloge d'entrée et une horloge de sortie d'un décaleur de sous-niveau du deuxième décaleur de niveau de la présente 10 invention; La FIG. ll est un schéma illustrant un deuxième décaleur de niveau selon un autre mode de réalisation de la présente invention; La FIG. 12 est un schéma illustrant des horloges de multiplexeur d'entrée et de sortie durant une trame selon le deuxième mode de réalisation de la FIG. 8; La FIG. 13 est un schéma illustrant un décaleur de sous-niveau d'un deuxième décaleur de niveau applicable à la fois aux premier et deuxième modes de réalisation de la présente invention; et Les FIGS. 14A et 14B sont des schémas illustrant d'autres configurations d'un deuxième décaleur de niveau et d'un multiplexeur selon le deuxième mode de 20 réalisation de la présente invention. On va faire référence en détail aux modes de réalisation illustrés de la présente invention dont les exemples sont illustrés dans les dessins annexés. Là o cela est possible, on va utiliser les mêmes numéros de référence dans les dessins afin de désigner des parties identiques ou analogues. Un dispositif d'affichage à panneau plat (FPD), selon la présente invention, comprend un premier décaleur de niveau qui commence par amplifier un signal d'horloge produit par un contrôleur de synchronisation et un deuxième décaleur de niveau qui, deuxièmement, amplifie le signal d'horloge amplifié par le premier décaleur de niveau. Le premier décaleur de niveau est disposé à l'extérieur d'un 30 panneau d'affichage et le deuxième décaleur de niveau est formé dans le panneau d'affichage. De plus, étant donné que le premier décaleur de niveau et le contrôleur de synchronisation peuvent être formés sur une puce électronique unique, le panneau d'affichage à panneau plat peut être utilisé dans un module de petite taille. La FIG. 6 est un schéma d'un dispositif d'affichage à panneau plat selon un 35 premier mode de réalisation de la présente invention. Sur la FIG. 6, un panneau d'affichage 110 comprend des premiers et deuxièmes substrats (non-représentés), face à face. Une pluralité de lignes de grille 114, parallèles les unes aux autres, et une pluralité de lignes de données 118 \\HIRSCH6\BREVETS\Brevcts,21300-11326.doc - 24 juin 2003 - 17/39 parallèles les une aux autres, sont disposées entre les premier et deuxième substrats. La pluralité de lignes de grille 114 croise la pluralité de lignes de données 118, définissant de cette manière une pluralité de région de pixel "P" dans la matrice. Les FIGs. 7A et 7B sont des schémas illustrant respectivement une région de 5 pixel dans le cas d'un panneau d'affichage à cristaux liquides pour un dispositif d'affichage à cristaux liquides (LCD), et dans le cas d'un panneau électroluminescent organique pour un dispositif d'affichage électroluminescent organique (ELD). Tel que représenté sur la FIG. 7A, le panneau d'affichage 110 est un panneau à cristaux liquides pour un dispositif LCD et chaque région de pixel T"P comprend un 10 transistor à film mince de commutation (TFT) "Ts", un condensateur à cristaux liquides "CLC" et un condensateur de stockage "CST". Le condensateur à cristaux liquides "CLC" comprend une électrode de pixel et une électrode commune face à face et une couche de cristaux liquides interposée entre l'électrode de pixel et l'électrode commune. Le TFT de commutation "Ts" comprend une électrode de 15 grille connectée à la ligne de grille 114, une électrode de drain connectée à la ligne de données 118, une électrode de source connectée à l'électrode de pixel, une couche active qui est un chemin pour des électrons et des trous et une couche de contact ohmique. Le condensateur de stockage "CST" est connecté au condensateur de cristal liquide "CLC", en parallèle afin de résoudre un problème de capacité parasite 20 résultant de la conception de la région de pixel. En revenant sur la FIG. 7B, le panneau d'affichage est un panneau électroluminescent organique pour un dispositif ELD organique, et chaque région à pixels "P" comprend un TFT de commutation "Ts" un TFT de commande "TD", une diode d'émission "D" et un condensateur de stockage "CST". La diode d'émission 25 "D" comprend une anode et une cathode face à face et une couche d'émission organique interposée entre l'anode et la cathode. Le TFT de commutation "Ts" comprend une électrode de grille connectée à la ligne de grille 114, une électrode de drain connectée à la ligne de données 118, une électrode de source connectée à l'électrode de source du TFT de commande "TD", une couche active et une couche 30 de contact ohmique. Le condensateur de stockage "CST" est connecté à l'électrode de grille et à une électrode de drain du TFT de commande "TD". En revenant à la FIG. 6, un pilote de grille 112 est connecté à une extrémité de la pluralité de lignes de grille et est disposé à une première partie périphérique du panneau d'affichage 110. Le pilote de grille 112 produit séquentiellement un signal 35 de balayage mettant en service le TFT de commutation "Ts" à chaque ligne de grille 114. Un pilote de données 116 est connecté à une extrémité de la pluralité des lignes de grille 118 et est disposé en une partie périphérique du panneau d'affichage 110 adjacente à la première partie périphérique. Le pilote de données 116 \\HIRSCH6\BREVETS\Breets 21300\21-326.doc - 24 jià 2003 18/39 produit une tension de niveau de gris. De manière correspondante, le TFT de commutation "Ts" sert de commutateur, de manière à ce que le TFT de commutation "Ts" soit mis en service/hors-service selon le signal de balayage et applique la tension de niveau de gris au condensateur à cristal liquide "CL," ou à la diode d'émission "D". Le dispositif à panneau d'affichage plat comprend un contrôleur de synchronisation 132 et une alimentation de puissance 136. Le contrôleur de synchronisation 132 traite les signaux de données RVB et les signaux de commande, transmis depuis le système externe et produit des signaux de commande de grille et 10 de données pour commander le panneau d'affichage 110. Les signaux de commande de grille comprennent un signal de synchronisation verticale "Vsync" d'un signal de discrimination de trame, un signal de synchronisation horizontale "Hsync" d'un signal de discrimination de ligne, un signal d'activation de données "DE" indiquant un temps d'entrée de données et une horloge principale "MCLK" en tant que signaux 15 de synchronisation. Le contrôleur de synchronisation 132 réagence les données RVB et produit les signaux de commande de données pour commander le panneau d'affichage 110 selon les signaux de synchronisation du pilote de données 116. Les signaux de commande de données comprennent des données numériques RVB (R(O,N), G(O,N), B(O,N)), un signal de synchronisation horizontal "Hsync", un signal 20 de début de ligne horizontale "HST" qui force à démarrer l'introduction des données RVB au pilote de données 116 et une horloge d'impulsions de sources "HCLK" pour un décalage de données dans le pilote de données 116. De plus, le contrôleur de synchronisation 132 produit les signaux de commande de grille pour le pilote de grille 112. Les signaux de commande de grille comprennent un signal de 25 synchronisation verticale "Vsync", un signal de début de ligne vertical "VST" qui force à commencer l'introduction des signaux d'activation de grille au pilote de grille 112 et une horloge de grille "VCLK" pour introduire séquentiellement les signaux d'activation de grille sur les lignes de grille 114 respectives. L'alimentation de puissance 136 comprend un générateur de tension de 30 commande de grille 136a, un convertisseur CC/CC (courant continu/courant continu) 136b et un générateur de tension de niveau de gris 136c. Le générateur de tension de commande de grille 136a produit une tension d'activation de grille "Von" pour générer les signaux d'activation de grille et une tension d'inactivation de grille "Voff' pour générer les signaux d'inactivation de grille pour le pilote de grille 112. 35 Le convertisseur CC/CC 136b produit des tensions CC pour commander chaque élément du panneau d'affichage 110 et de l'unité de circuit. Le générateur de tension de niveau de gris 136c génère et produit une tension de niveau de gris pour le pilote \\}IIRSCH16\BREVETS\Brccîs'21300\21326 doc - 24 juin 2003 - 19/39 de données 116 selon le nombre de bits des données RVB et une tension de référence de niveau de gris transmise par le système externe. Le pilote de données 116, comprenant un registre à décalage de donnée(nonreprésenté) génère une horloge de verrouillage par décalage du signal de 5 synchronisation horizontal "Hsync" et du signal de début de ligne horizontal "HST", avec l'horloge d'impulsions sources "HCLK" et sélectionne une tension de niveau de gris pertinente par échantillonnage des données numériques RVB pour chaque ligne de données 116 selon l'horloge de verrouillage. Le pilote de grille 112, incluant un registre à décalage de grille (non-représenté), active séquentiellement la pluralité des 10 lignes de grille 114 en décalant le signal de synchronisation vertical "Vsync" et le signal de début de ligne vertical "VST" avec l'horloge de grille "VCLK" et produit la tension d'activation de grille "Von" et la tension de désactivation de grille "Voff' transmise depuis le générateur de tension de commande de grille 136a. Le pilote de grille 112 et le pilote de données 116 sont formés dans le panneau 15 d'affichage 110. Les registres à décalage de grille et de données du pilote de grille 112 et du pilote de données 116 comprennent une pluralité de TFT de registres à décalage formés sur du silicium polycristallin. Pour commander de façon fiable la pluralité des TFT des registres à décalage, l'horloge de grille "VCLK" et l'horloge d'impulsions sources "HCLK" appliquées à la pluralité des TFT de registre à 20 décalage, doivent avoir un balancement de tension supérieur à environ 10 V. Cependant, un signal d'horloge produit par le contrôleur de synchronisation 132 a un balancement en tension d'environ 3,3 V. Par conséquent, des premier et deuxième décaleurs de niveau 134 et 200 sont prévus sur le dispositif d'affichage à panneau plat afin de résoudre un tel problème. Le premier décaleur de niveau 134 est disposé 25 à l'extérieur du panneau d'affichage 110 sous la forme d'une puce électronique à semi-conducteur, tandis que le deuxième décaleur de niveau 200, incluant une pluralité de TFT à silicium polycristallin est disposé dans le panneau d'affichage 110. L'horloge de grille "VCLK" et l'horloge d'impulsions sources "HCLK" produites par le contrôleur de synchronisation 132 sont d'abord amplifiées 30 au premier décaleur de niveau 134 pour avoir un premier balancement en tension inférieur à environ 10 V. L'horloge de grille "VCLK" et l'horloge d'impulsions sources "HCLK", amplifiées par le premier décaleur de niveau 134, sont amplifiées au niveau du deuxième décaleur de niveau 200 pour avoir un deuxième balancement en tension qui soit supérieur à environ 10 V. Ainsi, l'horloge de grille "VCLK" et 35 l'horloge d'impulsions sources "HCLK", amplifiées par le deuxième décaleur de niveau 200, sont fournies au pilote de grille 112 et au pilote de données 1 1 6, respectivement. Le deuxième décaleur de niveau 200 comprend un décaleur de niveau de grille (non-représenté), amplifiant l'horloge de grille "VCLK", et un \HIRSCH6\BREVETS\BeNets\2130O\2l326.doc - 24juin 2003 - 20/39 décaleur de niveau de données (non-représenté), amplifiant l'horloge d'impulsions sources "HCLK" . L'alimentation en puissance 136, comprenant le convertisseur CC/CC 136b, est formée sur une carte à circuit imprimé (PCB) 140 et une puce électronique à semi5 conducteur unique, incluant le premier décaleur de niveau 134, et le contrôleur de synchronisation 132 est formée sur une carte à circuit imprimé flexible (F-PCB) 150, connectant la PCB 140 et le panneau d'affichage 110. Le panneau d'affichage 110 comprend le pilote de grille 112, le pilote de données 116 et le deuxième décaleur de niveau 200. tant donné que le premier décaleur de niveau 134 décale un balancement de tension d'environ 3,3 V à moins d'environ 10 V, le premier décaleur de niveau 134 et le contrôleur de synchronisation 132 peuvent être formés sur une puce électronique à semi-conducteur unique sans provoquer de problème de conception. De plus, le deuxième décaleur de niveau 200 peut être simultanément formé dans le 15 panneau d'affichage durant un processus de fabrication du panneau d'affichage 110. De manière correspondante, l'unité de circuit, placée à l'extérieur du panneau d'affichage 110 peut être simplifiée. Le dispositif à panneau d'affichage plat, selon la présente invention, peut être appliqué à une structure dans laquelle on forme un multiplexeur (MUX) dans un 20 panneau d'affichage. La FIG. 8 est un schéma d'un dispositif d'affichage à panneau plat selon un deuxième mode de réalisation de la présente invention. Sur la FIG. 8, des éléments ayant les mêmes fonctions que ceux de la FIG. 6 sont désignés par les mêmes numéros et les descriptions des éléments vont être omises par soucis de simplicité. Sur la FIG. 8, un multiplexeur (MUX) 160, connecté à une extrémité d'une pluralité de lignes de données 118 est formé dans un panneau d'affichage 110. Le pilote de données 116 est disposé à l'extérieur du panneau d'affichage 110 et est connecté au multiplexeur 160 par une pluralité de bornes d'entrée 162. Une alimentation de puissance 136, comprenant un convertisseur CC/CC 136b est formé 30 sur une carte à circuit imprimé (PCB) 140. Un contrôleur de synchronisation (132), un premier décaleur de niveau 134 et le pilote de données 116 sont formés sur une carte à circuits imprimés flexibles (F-PCB) 150, connectant un PCB 140 et le panneau d'affichage 110. tant donné que le contrôleur de synchronisation 132 et le pilote de données 116 sont disposés à l'extérieur du panneau d'affichage 110, il n'est 35 pas nécessaire d'amplifier les signaux transmis depuis le contrôleur de synchronisation 132 au pilote de données 116. C'est-à-dire que, le contrôleur de synchronisation 132 produit directement les signaux vers le pilote de données 116. O\HIRSCH6\BREVETS\Brevets\21300\21326 doc - 24 juin 2003 - 21/39 Le contrôleur de synchronisation 132 produit également un signal d'horloge ayant un balancement en tension d'environ 3,3 V pour commander le multiplexeur 160. L'horloge et une horloge de grille "VCLK" sont amplifiées pour avoir un balancement en tension supérieur à environ 10 V par les premier et 5 deuxième décaleurs de niveau 134 et 200 et ceci est transmis au multiplexeur 160 et au pilote de grille 112, respectivement. Le deuxième décaleur de niveau 200 inclut un décaleur de niveau de grille (non-représenté), amplifiant l'horloge de grille "VCLK", et un décaleur de niveau de multiplexeur (non-représenté), amplifiant l'horloge. Etant donné que le décaleur de niveau de grille et le décaleur de niveau de 10 multiplexeur ont une structure identique, sauf pour ce qui concerne l'horloge d'entrée, les descriptions concernant le décaleur de niveau de multiplexeur sont identiques à celles données pour le décaleur de niveau de grille. De plus, les descriptions pour le décaleur de niveau de multiplexeur sont les mêmes que pour le décaleur de niveau de grille et le décaleur de niveau de données du deuxième 15 décaleur de niveau 200 de la FIG. 6. Le deuxième décaleur de niveau produit une horloge de sortie qui a la même forme d'onde qu'une des horloge d'entrée par utilisation de première et deuxième tensions CC et d'une paire d'horloges. Les première et deuxième tensions CC ont une différence de tension supérieure environ 10 V et sont transmises depuis le 20 convertisseur CC/CC 136b. La paire d'horloges ont des formes d'onde inverses l'une à l'autre. L'horloge de sortie a un balancement en tension supérieur à environ 10 V. La FIG. 9 est un schéma illustrant un deuxième décaleur de niveau 200 et un multiplexeur 160 de la FIG. 8. La FIG. 10 est un schéma illustrant une horloge d'entrée et une impulsion de sortie d'un décaleur de sous-niveau applicable au 25 premier et deuxième mode de réalisation. La FIG. 11 est un schéma illustrant un deuxième décaleur de niveau 200 applicable à la fois au premier et au deuxième mode de réalisation de la présente invention. Le multiplexeur peut être composé d'une pluralité de transistors à film mince de multiplexeur (TFT). La pluralité de TFT de multiplexeur peuvent être de type n ou de type p. En revenant aux FIGs. 8 à 10, les signaux d'horloge produits par un contrôleur de synchronisation 132 sont d'abord amplifiés par un premier décaleur de niveau 134 pour être des signaux d'entrée positive et négative d'horloge de multiplexeur, ayant un premier balancement en tension inférieur à environ 10 V et les signaux d'entrée positive ou négative d'horloge de multiplexeur sont deuxièmement amplifiées par un 35 deuxième décaleur de niveau 200 pour être un signal de sortie d'horloge de multiplexeur, ayant un deuxième balancement en tension supérieur à environ 10 V. L'entrée positive de l'horloge de multiplexeur ayant été amplifiée par le premier décaleur de niveau 134 est désignée par "'4+n" et la sortie de l'horloge de \\HIIRSCH6\BREVETS\Breels\21300\21326 doc - 24 juin 2003 - 22/39 multiplexeur amplifiée par le deuxième décaleur de niveau 200 est désignée par "CIn". Les entrées positive et négative l'horloge de multiplexeur, qui ont un balancement en tension identique et une forme d'onde inverse, sont désignées par "c)+n" et "I)-n", respectivement. Les premiers et deuxièmes balancements en tension sont désignés par 10 Vp-p et 18 Vp-p, respectivement. Lorsqu'un multiplexeur 160 a un rapport entrée/sortie de 1:3, le nombre de TFT de multiplexeur 164 peut être de trois fois celui des bornes d'entrée 162. C'est-àdire, la borne d'entrée 162 est connectée à trois électrodes de source de trois TFT de multiplexeur "Ta-l", "Ta-2", et "Ta- 3", et une tension de niveau de gris "Da" 10 produite par une borne d'entrée 162 est introduite aux trois électrodes de source des trois TFT de multiplexeur "Ta-l", "Ta-2", et "Ta-3". Trois électrodes de drain des trois TFT de multiplexeur "Ta-1", "Ta-2", et "Ta-3", sont connectées à trois lignes de données "La-l", "La-2", et "La-3", respectivement. Des signaux de sorties de l'horloge de multiplexeur "D)1", "i)2" et "(P3" sont introduit séquentiellement sur 15 trois électrodes de grilles respectives des trois TFT de multiplexeur "Ta-l", "Ta-2" et "Ta-3". Les mêmes conditions sont répétées pour les tensions de niveau de gris "Da", "Db" et "Dc", produites par les bornes d'entrée 162. Lorsqu'un signal de balayage est appliqué à la ligne de grille "Gn", les tensions de niveau de gris "Da", "Db", "Dc" sont introduites sur les lignes de données "La-1", "Lb-l", et "Lc-1" selon la première 20 sortie d'horloge de multiplexeur "1)l", respectivement. De manière similaire, les tensions de niveau gris "Da", "Db" et "Dc" sont introduites sur les lignes de données "La-2", "Lb-2" et "Lc-2" selon la deuxième sortie d'horloge de multiplexeur "ci2", et les tensions de niveau de gris "Da","Db" et "Dc" sont introduites sur les lignes de données "La-3", "Lb-3" et "Lc-3" selon la troisième sortie d'horloge de multiplexeur 25 "i)3", respectivement. Les signaux d'entrées positive et négative d'horloges de multiplexeur " )+ n" amplifiés par le premier décaleur de niveau 134, ont un premier balancement en tension inférieur à environ 10 V et la sortie de l'horloge de multiplexeur "I)n" amplifiée par le deuxième décaleur de niveau 200 a le deuxième balancement en 30 tension supérieur à environ 10 V, par exemple environ 18 V. Le deuxième décaleur de niveau 200 comprend des premier, deuxième et troisième décaleurs de sousniveau 200a, 200b, et 200c. Le premier décaleur de sous-niveau 200a amplifie les signaux d'entrées positive et négative d'horloge de multiplexeur "1) +l", et produit le signal de sortie d'horloge de multiplexeur "('l", ayant le deuxième balancement en 35 tension. De façon similaire, le deuxième décaleur de sous-niveau 200b amplifie les entrées positive et négative des signaux d'horloge de multiplexeur "i)+2", et produit le signal de sortie d'horloge de multiplexeur "1)2", ayant le deuxième balancement en tension, et le troisième décaleur de sous-niveau 200c amplifie les signaux \\HIRSCIt6\BREVETS\Bi-ecets\21300\21326.doc - 24 juin 2003 - 23/39 d'entrées positive et négative d'horloge de multiplexeur "+ 3", et produit le signal de sortie d'horloge de multiplexeur " Dans ce mode de réalisation, le rapport entrée/sortie est de 1:3 et le nombre de signaux de sorties d'horloge de multiplexeur est de 3. En variante, le nombre de 5 décaleurs de sous-niveau peut être proportionnel au nombre des signaux de sortie d'horloge de multiplexeur selon la capacité du multiplexeur. Les signaux d'entrée positive et négative d'horloge de multiplexeur " La FIG. 13 est un schéma illustrant un décaleur de sous-niveau d'un deuxième décaleur de niveau applicable à la fois aux premier et deuxième modes de réalisation de la présente invention. Par exemple, le décaleur de sous-niveau est composé de TFT de multiplexeur de type p. \HIIRSCH6\BREVETS\Brevets\21300\21326 doc - 24juin 2003 - 24/39 Sur la FIG. 13, le décaleur de sous-niveau est commandé par une première tension CC "Vss", une deuxième tension CC "Vneg", et une paire de signaux d'entrées positive et négative d'horloge de multiplexeur "fin". Les première et deuxième tensions CC "Vss" et "Vneg" sont transmises depuis l'alimentation de s puissance 136 (représentée sur la FIG. 8). Lorsque le multiplexeur 160 (représenté sur la FIG. 8) a un rapport d'entrée/sortie de 1:3, le décaleur de sous-niveau comprend des premier à huitième transistors à film mince (TFT) "T1" à "18", et des premier et deuxième condensateurs "Ci" et "C2". Les première et deuxième tensions CC "Vss" et "Vneg" ont une différence de tension supérieure à environ 10 V. Par 10 exemple, les première et deuxième tensions CC "Vss" et "Vneg" ont respectivement une valeur d'environ 10 V et d'environ -8 V. Le décaleur de sous-niveau commandé par les sources de puissance positive et négative et les signaux d'entrées positive et négative d'horloge de multiplexeur peuvent comprendre une première partie de commutation recevant le signal d'entrée 1 5 positive de l'horloge de multiplexeur et la source de puissance négative et produisant une première tension de sortie, une deuxième partie de commutation recevant le signal d'entrée négative de l'horloge de multiplexeur et la source de puissance positive et produisant une deuxième tension de sortie, une troisième partie de commutation recevant la première tension de sortie et fournissant une troisième 20 tension de sortie, et une quatrième partie de commutation recevant la troisième tension de sortie et produisant une quatrième tension de sortie sensiblement identique à la source de puissance négative. Une valeur absolue de la troisième tension de sortie est supérieure à celle de la quatrième tension de sortie. Les quatre parties de commutation décrites ci-dessus peuvent être composées 25 de TFT et de condensateurs, tel que représenté sur la FIG. 13. Chaque TFT a une électrode de grille, une électrode de source et une électrode de drain. Une première électrode de grille et une électrode de drain du premier TFT "T1" est connectée à la deuxième tension CC "Vneg". Une deuxième électrode de drain du deuxième TFT "T2" est connectée à une première électrode de source du premier TFT "TI", et le 30 signal d'entrée positive de l'horloge de multiplexeur "+n" est appliqué à une deuxième électrode de drain du deuxième TFT "T2". Une troisième électrode de grille du troisième TFT "T3" est connectée à une deuxième électrode de source du deuxième TFT "12" par un premier noeud "n1", et une troisième électrode de drain du troisième TFT "13" est connectée à la troisième électrode de source du premier TFT 35 "TI" et à la deuxième électrode de drain du deuxième TFT "T2". Une quatrième électrode de grille du quatrième TFT "14" est connectée à une troisième électrode de source du troisième TFT "T3" par un deuxième noeud "n2", et la deuxième tension CC "Vneg" est appliquée à une quatrième électrode de drain du quatrième TFT"T4". Une \\HIRSCI16\BRE\'ETS\Brvets\2130021326 doc - 24 juin 2003 - 25/39 cinquième électrode de drain du cinquième TFT "T5" est connectée au premier noeud "nl", et le signal d'entrée négative de l'horloge de multiplexeur "-n" est appliqué à une cinquième électrode de grille du cinquième TFT "T5". Une sixième électrode de drain du sixième TFT "T6" est connectée à une cinquième électrode de source du 5 cinquième TFT "T5", et le signal d'entrée négative de l'horloge de multiplexeur "4)-n" est appliquée à une sixième électrode de grille du sixième TFT "T6". Une septième électrode de drain du septième TFT "T7" est connectée à une sixième électrode de source du sixième TFT "T6". Le signal d'entrée négative de l'horloge de multiplexeur "4)-n" et la première tension CC "Vss" sont appliqués à des septièmes électrodes de 10 grille et de source du septième TFT "T7", respectivement. Une huitième électrode de source du huitième TFT "T'8" est connectée à la septième électrode de source du septième TFT "T7", et une huitième électrode de drain du huitième TFT "T8" est connectée à la quatrième électrode de source du quatrième TFT "T4" par un troisième noeud "n3". Le signal d'entrée négative de l'horloge de multiplexeur "-n" et la 15 première tension CC "Vss" sont appliqués à des huitièmes électrodes de grille et de source du huitième TFT "T8", respectivement. Un premier condensateur "Ci" est disposé entre les premiers et deuxièmes noeud "n1" et "n2", et un deuxième condensateur "C2" est disposé entre les deuxièmes et troisièmes noeuds "n2" et "n3". Le troisième noeud "n3" sert de borne de sortie au décaleur à sous-niveau. Les 20 premier et huitième TFT "TI" à "Ts" sont de type p et ont une tension de seuil d'environ -3 V. Les première et deuxième tensions CC sont d'environ 10 V et d'environ -8 V, respectivement. Les signaux d'entrées positive et négative de l'horloge de multiplexeur "4)+n" et "4)- n" ont un balancement en tension d'environ 10 V et une 25 forme d'onde inversée. De manière correspondante, le signal d'entrée négative de l'horloge de multiplexeur "4-n" devient haut lorsque le signal d'entrée positive de l'horloge de multiplexeur "4+n" devient bas et vice versa. Lorsque le signal de l'entrée positive de l'horloge de multiplexeur "4)+ n" est bas et que le signal d'entrée négative de l'horloge de multiplexeur ")-n" est haut, les premier et deuxième TFT 30 "Ti" et "T2" sont mis en service et les cinquième et huitième TFT "T5" à "T8" sont mis hors-service. Ainsi, le potentiel électrique du premier noeud "n." est d'environ -8 V. De manière correspondante, le troisième TFT "T3" est mis en service et le potentiel électrique du deuxième noeud "n2" est d'environ -8 V. Enfin, le quatrième TFT "T4" est mis en service et le troisième noeud "n3" fonctionnant comme borne de 35 sortie du décaleur de sous-niveau produit un potentiel électrique d'environ -8 V. Bien que le potentiel électrique du premier noeud '"n" augmente quelque peu du fait des tensions de seuil des premier et deuxième TFT "Tl" et "T2", le potentiel électrique du deuxième noeud "n2" est compensé par un amorçage entre le premier condensateur \HIRSCH16\BREVETS\Brevets\21300-21326 doc - 24 juin 2003 - 26/39 "CI" et le deuxième condensateur "C2", de manière à ce que le quatrième TFT "T4" puisse être mis en service. Séquentiellement, lorsque le signal d'entrée positive de l"horloge de multiplexeur "4+n" est haut et que le signal d'entrée négative de l'horloge de multiplexeur "4-n" est bas, le deuxième TFT "T2" est mis hors-service et 5 les cinquième à septième TFT "Ts" à "T7" sont mis hors-service. Ainsi, le potentiel électrique du premier noeud "ni" est d'environ 10 V. De manière correspondante, le troisième TFT "T3" est mis hors-service et le potentiel électrique du deuxième noeud "n2" est d'environ 10 V. Enfin, le quatrième TFT "T4" est mis en service et le troisième noeud "n3" fonctionnant comme borne de sortie du décaleur de sous-niveau 10 produit un potentiel électrique d'environ 10 V. Par conséquent, un signal de sortie de l'horloge de multiplexeur "4n" qui a la même forme d'onde que le signal d'entrée de l'horloge de multiplexeur "4+n" et un balancement en tension d'environ 18 V est produit depuis le décaleur de sous-niveau. Le schéma de circuit de la FIG. 13 est également applicable aux premier à 15 troisième décaleurs à sous-niveau 200a à 200c du deuxième décaleur de niveau 200. De plus, les décaleurs de niveau et le multiplexeur peuvent être composés de TFT de type n avec des signaux d'horloge ayant une forme d'onde inverse. Les FIGs. 14A et 14B sont des schémas illustrant d'autres configurations d'un deuxième décaleur de niveau et d'un multiplexeur selon le deuxième mode de 20 réalisation de la présente invention. Sur les FIGs. 14A et 14B, lorsqu'une charge d'un multiplexeur 160 est élevée, les signaux de sortie de l'horloge de multiplexeur ayant un balancement en tension d'environ 18 V peuvent être fournis depuis deux ou trois deuxièmes décaleurs de niveau 200. Par conséquent, un dispositif d'affichage à panneau plat comprend un premier 25 décaleur de niveau à l'extérieur d'un panneau d'affichage et un deuxième décaleur de niveau sur le panneau d'affichage. Le premier décaleur de niveau amplifie un signal d'horloge pour devenir un signal d'entrée de l'horloge de multiplexeur ayant un balancement en tension inférieur à environ 10 V et le deuxième décaleur de niveau amplifie le signal d'entrée de l'horloge de multiplexeur pour devenir un signal de 30 sortie d'horloge de multiplexeur ayant un balancement en tension supérieur à environ V. tant donné que le premier décaleur de niveau est formé sur une puce électronique à semi-conducteur unique avec un contrôleur de synchronisation et les autres circuits, un dispositif d'affichage à panneau plat peut être appliqué à un module de petite taille. tant donné que le deuxième décaleur de niveau monté dans 35 le panneau d'affichage est composé de transistors à film mince de type p, le signal d'entrée de l'horloge de multiplexeur est amplifié de façon fiable pour devenir le signal de sortie de l'horloge de multiplexeur, de sorte que le dispositif d'affichage à panneau plat est très amélioré dans la présente invention. Lorsque le dispositif \\HIRSCH6\BREVETS\Brevets.21300\21326.doc - 24 juin 2003 - 27/39 d'affichage à panneau plat comprend un multiplexeur, au moins un signal d'horloge de multiplexeur est utilisé et au moins un deuxième décaleur de niveau peut être conformé pour amplifier au moins un signal d'horloge de multiplexeur. On peut utiliser soit un dispositif d'affichage à cristaux liquides soit un dispositif d'affichage 5 électroluminescent organique comme panneau d'affichage du dispositif d'affichage à panneau plat dans la présente invention. Il est évident pour l'homme de l'art que diverses modifications et variantes peuvent être apportées dans le dispositif d'affichage à panneau plat pour une application pour petit module de la présente invention sans quitter l'esprit ou le 10 champ de l'invention. Ainsi, il est entendu que la présente invention couvre les modifications et les variantes de cette invention, sachant qu'elles se situent dans les limites du champ des revendications annexées et de leurs équivalents. \,IIIRSCH6\BREVETS\Brects\21300\21326 doc - 24 juin 2003 - 28/39 REVENDICATIONS 1. Un dispositif d'affichage à panneau plat comportant une unité de circuit et un panneau d'affichage, comprenant: - un convertisseur CC/CC (136b) fournissant une tension continue CC; - un contrôleur de synchronisation (132) connecté au convertisseur CC/CC (136b), le contrôleur de synchronisation (132) produisant un signal de commande de grille et un signal de commande de données; - un premier décaleur de niveau (134) sur l'unité de circuit, amplifiant le signal de 10 commande de grille et le signal de commande de données venant du contrôleur de synchronisation (132); - un deuxième décaleur de niveau (200) placé sur le panneau d'affichage, amplifiant le signal de commande de grille et le signal de commande de données, amplifiés par le premier décaleur de niveau (134); - une pluralité de lignes de grille et de lignes de données, se croisant les unes les autres; - un pilote de grille (112) connecté à une première extrémité de chacune des lignes de grille, le pilote de grille produisant un signal de balayage selon le signal de commande de grille amplifié par le deuxième décaleur de niveau (200); et - un pilote de données (116) connecté à une deuxième extrémité de chacune des lignes de données, le pilote de données (116) produisant une tension de niveau de gris selon le signal de commande de données amplifié par le deuxième décaleur de niveau (200). 2. Le dispositif selon la revendication 1, caractérisé en ce que le signal de commande de grille comprend un signal de synchronisation et le signal de commande de données comprend des données RVB. 3. Le dispositif selon la revendication 1, caractérisé en ce que le pilote de grille (112) et le pilote de données (116) comprennent un registre à décalage de grille et un registre à décalage de données, respectivement. 4. Le dispositif selon la revendication 1, caractérisé en ce que le signal de commande de grille comprend une horloge de grille et le signal de commande de 35 données comprend une horloge d'impulsions sources, dans lequel l'horloge de grille et l'horloge d'impulsions sources sont amplifiées par le premier décaleur de niveau (134) pour avoir un premier balancement de tension inférieur à 10 V, et l'horloge de grille amplifiée et l'horloge d'impulsions sources amplifiée sont amplifiées par le deuxième décaleur de niveau (200) pour avoir un deuxième balancement de tension supérieur à 10V. 5. Le dispositif selon la revendication 4, caractérisé en ce que le deuxième décaleur de niveau (200) comprend un décaleur de niveau de grille amplifiant l'horloge de grille et un décaleur de niveau de données amplifiant l'horloge d'impulsions sources. 6. Le dispositif selon la revendication 5, caractérisé en ce que le décaleur de niveau de grille produit une première impulsion ayant la même forme d'onde que l'horloge de grille et ayant le deuxième balancement en tension supérieur à 10 V, dans 10 lequel la première impulsion est générée par des première et deuxième tensions CC avec une différence de tension supérieure à environ 10 V transmises depuis le convertisseur CC/CC (136b), l'horloge de grille amplifiée, et une première horloge ayant une forme d'onde inverse de l'horloge de grille. 7. Le dispositif selon la revendication 6, caractérisé en ce que le décaleur de niveau de grille comprend: - un premier transistor à film. mince ayant une première électrode de grille, une première électrode source et une première électrode de drain, dans lequel la première tension à CC est appliquée à la première électrode de grille et à la première électrode de 20 drain; - un deuxième transistor à film mince ayant une deuxième électrode de grille, une deuxième électrode de source et une deuxième électrode de drain, dans lequel la deuxième électrode de drain est connectée à la première électrode de source et l'horloge de grille est appliquée à la deuxième électrode de grille; - un troisième transistor à film mince ayant une troisième électrode de grille, une troisième électrode de source et une troisième électrode de drain, dans lequel la troisième électrode de grille est connectée à la deuxième électrode de source par un premier noeud, et la troisième électrode de drain est connectée à la première électrode de source et à la deuxième électrode de drain; - un quatrième transistor à film mince ayant une quatrième électrode de grille, une quatrième électrode de source et une quatrième électrode de drain, dans lequel la quatrième électrode de grille est connectée à la troisième électrode de source par un deuxième noeud et la première tension CC est appliquée à la quatrième électrode de drain; - un cinquième transistor à film mince ayant une cinquième électrode de grille, une cinquième électrode de source, et une cinquième électrode de drain, dans lequel la cinquième électrode de grain est connectée au premier noeud et à la première horloge est appliquée à la cinquième électrode de grille; - un sixième transistor à film mince ayant une sixième électrode de grille, une 40 sixième électrode de source et une sixième électrode de drain, dans lequel la sixième \\}IIRSCH6\BRE\'ETS\Brccts',21300\21326 doc - 24 juin 2003 - 30/39 électrode de drain est connectée à la cinquième électrode de source et la première horloge est appliquée à la sixième électrode de grille; - un septième transistor à film mince ayant une septième électrode de grille, une septième électrode de source et une septième électrode de drain, dans lequel la première 5 horloge est appliquée à la septième électrode de grille, la deuxième tension CC est appliquée à la septième électrode de source, la septième électrode de source est connectée à la sixième électrode de source, la septième électrode de drain est connectée à la quatrième électrode de source par un troisième noeud et le troisième noeud sert de borne de sortie au décaleur de niveau de grille; - un premier condensateur monté entre les premiers et deuxièmes noeuds; et - un deuxième condensateur monté entre les deuxièmes et troisièmes noeuds. 8. Le dispositif selon la revendication 7, caractérisé en ce que les première et deuxième tensions CC sont de -8 V et de 10 V, respectivement. 15 9. Le dispositif selon la revendication 8, caractérisé en ce que les premier à huitième transistors à film mince sont formés en silicium polycristallin de type n. 10. Le dispositif selon la revendication 8, caractérisé en ce que les premier à 20 huitième transistors à film mince sont formés de silicium polycristallin de type p. 11. Le dispositif selon la revendication 6, caractérisé en ce que le décaleur de niveau de grille comprend un premier inverseur, inversant l'horloge de grille amplifiée en la première horloge. 12. Le dispositif selon la revendication 5, caractérisé en ce que le décaleur de niveau de données produit une deuxième impulsion ayant la même forme d'onde que l'horloge d'impulsions sources et ayant le deuxième balancement en tension supérieur à environ 1OV, dans lequel la deuxième impulsion est générée par les première et 30 deuxième tensions CC avec une différence de tension supérieure à 10 V transmise depuis le convertisseur CC/CC (136b), l'horloge d'impulsions sources amplifiée, et une deuxième horloge ayant une forme d'onde inverse de l'horloge d'impulsions sources. 13. Le dispositif selon la revendication 12, caractérisé en ce que le décaleur 35 de niveau de données comprend: - un premier transistor à film mince ayant une première électrode de grille, une première électrode de source et une première électrode de drain, dans lequel la première tension CC est appliquée à la première électrode de grille et la première électrode de drain; \\JIIRSCI16'BRE\'ETS'Brceets\21300;,21326 doc - 24 juin 2003 - 31/39 - un deuxième transistor à film mince ayant une deuxième électrode de grille, une deuxième électrode de source et une deuxième électrode de drain, dans lequel la deuxième électrode de drain est connectée à la première électrode de source et l'horloge d'impulsions sources est appliquée à la deuxième électrode de grille; - un troisième transistor à film mince ayant une troisième électrode de grille, une troisième électrode de source et une première électrode de drain, dans lequel la troisième électrode de grille est connectée à la deuxième électrode de source par un premier noeud, et la troisième électrode de drain est connectée à la première électrode de source et à la deuxième électrode de drain; - un quatrième transistor à film mince ayant une quatrième électrode de grille, une quatrième électrode de source et une quatrième électrode de drain, dans lequel la quatrième électrode de grille est connectée à la troisième électrode de source par un deuxième noeud, et la première tension CC est appliquée à la quatrième électrode de drain; un cinquième transistor à film mince ayant une cinquième électrode de grille, une cinquième électrode de source, et une cinquième électrode de drain, dans lequel la cinquième électrode de drain est connectée au premier noeud, et la deuxième horloge est appliquée à la cinquième électrode de grille; - un sixième transistor à film mince ayant une sixième électrode de grille, une 20 sixième électrode de source et une sixième électrode de drain, dans lequel la sixième électrode de drain est connectée à la cinquième électrode de source, la deuxième horloge est appliquée à la sixième électrode de grille; - un septième transistor à film mince ayant une septième électrode de grille, une septième électrode de source et une septième électrode de drain, dans lequel la deuxième 25 horloge est appliquée à la septième électrode de grille, la deuxième tension CC est appliquée à la septième électrode de source, la septième électrode de source est connectée à la sixième électrode de source, la septième électrode de drain est connectée à la quatrième électrode de source par un troisième noeud et le troisième noeud sert de borne de sortie au décaleur de niveau de grille; - un premier condensateur monté entre les premiers et deuxièmes noeuds; et - un deuxième condensateur monté entre les deuxièmes et troisièmes noeuds. 14. Le dispositif selon la revendication 13, caractérisé en ce que les première et deuxième tensions CC sont de -8 V et de 1 0 V, respectivement. 35 15. Le dispositif selon la revendication 14, caractérisé en ce que les premier à huitième transistors à film mince sont formés en silicium polycristallin de type n. 16. Le dispositif selon la revendication 14, caractérisé en ce que les premier à 40 huitième transistors à film mince sont formés de silicium polycristallin de type p. \\HIRSCH6\BREVETS\Breets\21300,21326 doc 24 juin 2003 - 32/39 17. Le dispositif selon la revendication 12, caractérisé en ce que le décaleur de niveau de données comprend un deuxième inverseur inversant la première horloge d'impulsions sources amplifiée en deuxième horloge. s 18. Le dispositif selon la revendication 1, caractérisé en ce que le contrôleur de synchronisation (132) et le premier décaleur de niveau (134) sont formés sur une puce électronique à semi-conducteur unique. 19. Le dispositif selon la revendication 1, caractérisé en ce que le 10 convertisseur CC/CC (136b) est formé sur une carte à circuit imprimé, le contrôleur de synchronisation (132) et le premier décaleur de niveau (134) est formé sur une carte de circuit imprimé flexible connectant la carte de circuit imprimé et le panneau d'affichage. 20. Le dispositif selon la revendication 1, caractérisé en ce qu'il comprend en 15 outre un générateur de tension de commande de grille et un générateur de tension de niveau de gris connectés au convertisseur CC/CC (136b). 21. Un dispositif d'affichage à panneau plat comportant une unité de circuit et un panneau d'affichage, comprenant: - un convertisseur CC/CC (136b) fournissant une tension continue CC; - un contrôleur de synchronisation (132) connecté au convertisseur CC/CC (136b), le contrôleur de synchronisation (132) produisant un signal de commande de grille, un signal de commande de données et une horloge de multiplexeur; un premier décaleur de niveau (134) sur l'unité de circuit, amplifiant le signal de 25 commande de grille et de l'horloge de multiplexeur venant du contrôleur de synchronisation (132); - un pilote de données (116) produisant une tension de niveau de gris selon le signal de commande de données; - un deuxième décaleur de niveau (200) sur le panneau d'affichage, amplifiant le 30 signal de commande de grille et l'horloge de multiplexeur; - une pluralité de lignes de grille et de lignes de données, se croisant les unes les autres; - un pilote de grille connecté à une première extrémité de chacune des lignes de grille, le pilote de grille produisant un signal de balayage selon le signal de commande de 35 grille amplifié par le deuxième décaleur de niveau (200) ; et - un multiplexeur connecté au pilote de données (116) et à une deuxième extrémité de chacune des lignes de données, le multiplexeur produisant la tension de niveau de gris transmise depuis le pilote de données (116) selon l'horloge de multiplexeur amplifiée par le deuxième décaleur de niveau (200). \\lIRSCH16\BREVETS\Brcvcts\21300\21 326 doc - 24 juâ 2003 - 33,39 22. Le dispositif selon la revendication 21, caractérisé en ce que le signal de commande de grille comprend un signal de synchronisation et le signal de commande de données comprend des données RVB. 23. Le dispositif selon la revendication 21, caractérisé en ce que le pilote de grille (112) et le pilote de données (116) comprennent un registre à décalage de grille et un registre à décalage de données, respectivement. 24. Le dispositif selon la revendication 22, caractérisé en ce que le signal de 10 commande de grille comprend une horloge de grille et le signal de commande de données comprend une horloge d'impulsions sources, dans lequel l'horloge de grille et l'horloge d'impulsions sources sont amplifiées par le premier décaleur de niveau (134) pour avoir un premier balancement de tension inférieur à 10 V, et l'horloge de grille amplifiée et l'horloge d'impulsions sources amplifiée sont amplifiées par le deuxième 15 décaleur de niveau (200) pour avoir un deuxième balancement de tension supérieur à 10V. 25. Le dispositif selon la revendication 24, caractérisé en ce que le deuxième décaleur de niveau (200) comprend un décaleur de niveau de grille amplifiant l'horloge 20 de grille et un décaleur de niveau de multiplexeur amplifiant l'horloge de multiplexeur. 26. Le dispositif selon la revendication 25, caractérisé en ce que le décaleur de niveau de grille produit une première impulsion ayant la même forme d'onde que l'horloge de grille et ayant le deuxième balancement en tension supérieur à environ 1 OV, 25 dans lequel la première impulsion est générée par les première et deuxième tensions CC avec une différence de tension supérieure à 10 V transmises depuis le convertisseur CC/CC (136b), l'horloge de grille amplifiée, et une première horloge ayant une forme d'onde inverse de l'horloge de grille. 27. Le dispositif selon la revendication 26, caractérisé en ce que le décaleur de niveau de grille comprend: - un premier transistor à film mince ayant une première électrode de grille, une première électrode source et une première électrode de drain, dans lequel la première tension CC est appliquée à la première électrode de grille et à la première électrode de 35 drain; - un deuxième transistor à film mince ayant une deuxième électrode de grille, une deuxième électrode source et une deuxième électrode de drain, dans lequel la deuxième électrode de drain est connectée à la première électrode de source et l'horloge de grille est appliquée à la deuxième électrode de grille; \\HIRSCH6\BREVETS\Btcvets,21300\21326.doc - 24 juin 2003 - 34/39 - un troisième transistor à film mince ayant une troisième électrode de grille, une troisième électrode de source et une première électrode de drain, dans lequel la troisième électrode de grille est connectée à la deuxième électrode de source par un premier noeud, et la troisième électrode de drain est connectée à la première électrode de source et à la deuxième électrode de drain; - un quatrième transistor à film mince ayant une quatrième électrode de grille, une quatrième électrode de source et une quatrième électrode de drain, dans lequel la quatrième électrode de grille est connectée à la troisième électrode de source par un deuxième noeud, et la première tension CC est appliquée à la quatrième électrode de 10 drain; - un cinquième transistor à film mince ayant une cinquième électrode de grille, une cinquième électrode de source, et une cinquième électrode de drain, dans lequel la cinquième électrode de drain est connectée au premier noeud, et la première horloge est appliquée à la cinquième électrode de grille; - un sixième transistor à film mince ayant une sixième électrode de grille, une sixième électrode de source et une sixième électrode de drain, dans lequel la sixième électrode de drain est connectée à la cinquième électrode de source, la première horloge est appliquée à la sixième électrode de grille; - un septième transistor à film mince ayant une septième électrode de grille, une 20 septième électrode de source et une septième électrode de drain, dans lequel la première horloge est appliquée à la septième électrode de grille, la deuxième tension CC est appliquée à la septième électrode de source, la septième électrode de source est connectée à la sixième électrode de source, la septième électrode de drain est connectée à la quatrième électrode de source par un troisième noeud et le troisième noeud sert de 25 borne de sortie au décaleur de niveau de grille; - un premier condensateur monté entre les premiers et deuxièmes noeuds; et - un deuxième condensateur monté entre les deuxièmes et troisièmes noeuds. 28. Le dispositif selon la revendication 27, caractérisé en ce que les première et deuxième tensions CC sont de -8 V et de 10 V, respectivement. 29. Le dispositif selon la revendication 28, caractérisé en ce que les premiers à huitième transistors à film mince sont formés en silicium polycristallin de type n. 30. Le dispositif selon la revendication 28, caractérisé en ce que les premier à huitième transistors à film mince sont formés de silicium polycristallin de type p. 31. Le dispositif selon la revendication 26, caractérisé en ce que le décaleur de niveau de grille comprend un premier inverseur, inversant l'horloge de grille amplifiée 40 en première horloge. \\HIRSCJi6\BREVETS\Breets\21300\21326.doc - 24 juin 2003 - 35/39 32. Le dispositif selon la revendication 25, caractérisé en ce que le décaleur de niveau de multiplexeur produit une deuxième impulsion ayant la même forme d'onde que l'horloge de multiplexeur et ayant le deuxième balancement en tension supérieur à environ 1OV, dans lequel la deuxième impulsion est générée par les première et 5 deuxième tensions CC avec une différence de tension supérieure à 10 V transmise depuis le convertisseur CC/CC (136b), l'horloge de multiplexeur amplifiée, et une deuxième horloge ayant une forme d'onde inverse de l'horloge de multiplexeur. 33. Le dispositif selon la revendication 32, caractérisé en ce que le décaleur 10 de niveau de données comprend: - un premier transistor à film mince ayant une première électrode de grille, une première électrode source et une première électrode de drain, dans lequel la première tension CC est appliquée à la première électrode de grille et à la première électrode de drain; - un deuxième transistor à film mince ayant une deuxième électrode de grille, une deuxième électrode source et une deuxième électrode de drain, dans lequel la deuxième électrode de drain soit connectée à la première électrode de source et l'horloge d'électrode de grille est appliquée au multiplexeur d'horloge; - un troisième transistor à film mince ayant une troisième électrode de grille, une 20 troisième électrode de source et une première électrode de drain, dans lequel la troisième électrode de grille est connectée à la deuxième électrode de source par un premier noeud, et la troisième électrode de drain est connectée à la première électrode de source et à la deuxième électrode de drain; - un quatrième transistor à film mince ayant une quatrième électrode de grille, une 25 quatrième électrode de source et une quatrième électrode de drain, dans lequel la quatrième électrode de grille est connectée à la troisième électrode de source par un deuxième noeud, et la première tension CC est appliquée à la quatrième électrode de drain; un cinquième transistor à film mince ayant une cinquième électrode de grille, une 30 cinquième électrode de source, et une cinquième électrode de drain, dans lequel la cinquième électrode de grain est connectée au premier noeud, et la deuxième horloge est appliquée à la cinquième électrode de grille; - un sixième transistor à film mince ayant une sixième électrode de grille, une sixième électrode de source et une sixième électrode de drain, dans lequel la sixième 35 électrode de drain est connectée à la cinquième électrode de source, la deuxième horloge est appliquée à la sixième électrode de grille; - un septième transistor à film mince ayant une septième électrode de grille, une septième électrode de source et une septième électrode de drain, dans lequel la deuxième horloge est appliquée à la septième électrode de grille, la deuxième tension CC est 40 appliquée à la septième électrode de source, la septième électrode de source est \\,IIRSCH16\BREVETS\Breets\21300\21326 doc - 24 juin 2003 - 36/39 connectée à la sixième électrode de source, la septième électrode de drain est connectée à la quatrième électrode de source par un troisième noeud et le troisième noeud sert de borne de sortie au décaleur de niveau de grille; - un premier condensateur monté entre les premiers et deuxièmes noeuds; et 5 - un deuxième condensateur monté entre les deuxièmes et troisièmes noeuds. 34. Le dispositif selon la revendication 33, caractérisé en ce que les première et deuxième tensions CC sont de -8 V et de 10 V, respectivement. 35. Le dispositif selon la revendication 34, caractérisé en ce que les premiers à huitième transistors à film mince sont formés en silicium polycristallin de type n. 36. Le dispositif selon la revendication 34, caractérisé en ce que les premier à huitième transistors à film mince sont formés de silicium polycristallin de type p. 15 37. Le dispositif selon la revendication 32, caractérisé en ce que le décaleur de niveau de multiplexeur comprend un deuxième inverseur inversant l'horloge de multiplexeur amplifiée en deuxième horloge. 38. Le dispositif selon la revendication 21, caractérisé en ce que le contrôleur de synchronisation (132), le premier décaleur de niveau (134), et le pilote de données sont formés sur une puce électronique à semi-conducteur unique. 39. Le dispositif selon la revendication 21, caractérisé en ce que le 25 convertisseur CC/CC (136b) est formé sur une carte à circuit imprimé, et le contrôleur de synchronisation (132), le premier décaleur de niveau (134), et le pilote de données (116) sont formés sur une carte de circuit imprimé flexible connectant la carte de circuit imprimé et le panneau d'affichage. 40. Le dispositif selon la revendication 21, caractérisé en ce qu'il comprend en outre un générateur de tension de commande de grille et un générateur de tension de niveau de gris connectés au convertisseur CC/CC (1 36b). 41. Un décaleur de niveau de grille pour un dispositif d'affichage à panneau 35 plat selon l'une des revendications 5 à 19 ou 25 à 40, commandé par des sources de puissance positive et négative et des entrées positive et négative d'horloges de multiplexeur comprenant: - une première partie de commutation recevant l'entrée positive de l'horloge de multiplexeur à entrée positive et la source de puissance négative et produisant une 40 première tension de sortie; \\HIRSCH6\BRE\'ETS\Brccts\2 1300.21326 doc 24 juin 2003 - 37/39 - une deuxième partie de commutation recevant l'entrée négative de l'horloge de multiplexeur et la source de puissance positive et produisant une deuxième tension de sortie; - une troisième partie de commutation recevant la première tension de sortie et produisant une troisième tension de sortie; et - une quatrième partie de commutation recevant la troisième tension de sortie et produisant une quatrième tension de sortie sensiblement identique à la source de puissance négative, dans lequel une valeur absolue de la troisième tension de sortie est supérieure à celle de la quatrième tension de sortie. 10 42. Un procédé de commande d'un décaleur de niveau de grille selon la revendication 41 comprenant: - la réception de l'entrée positive de l'horloge de multiplexeur et de la source de puissance négative à une première partie de commutation et la production d'une première 15 tension de sortie; - la réception de l'entrée négative de l'horloge de multiplexeur et de la source de puissance positive à une deuxième partie de commutation et la production d'une deuxième tension de sortie; - la réception de la première tension de sortie à une troisième partie de 20 commutation et production d'une troisième tension de sortie; et - la production d'une quatrième tension de sortie sensiblement identique à la source de puissance négative à une quatrième partie de commutation après réception de la troisième tension de sortie, dans lequel une valeur absolue de la troisième tension de sortie est supérieure à celle de la quatrième tension de 25 sortie. \\HIRSCH6\BREVETS\Bevets\21300'21326 doc - 24juin 2003 - 38/39