Brevet FR2853452A1 — publié le 20041008

PROCEDE DE FABRICATION D'UN DISPOSITIF SEMICONDUCTEUR COMPRENANT UN DIELECTRIQUE DE GRILLE EN MATERIAU A HAUTE PERMITTIVITE DIELECTRIQUE La présente invention concerne un procédé de fabrication d'un dispositif semiconducteur comprenant un diélectrique de grille en matériau à haute permittivité diélectrique, ainsi qu'un dispositif semiconducteur tel qu'un transistor MOS obtenu par ce procédé. Elle trouve des applications, en particulier, dans la fabrication de transistors MOS en technologie CMOS ou autre. Le matériau généralement utilisé pour former la grille d'un transistor MOS, en particulier dans le cas de transistors à canal court (inférieur à 0,18 pm) est le silicium polycristallin (poly-silicium ou poly-Si). De manière 10 classique, les grilles de ces transistors sont obtenues par gravure par plasma haute densité d'une couche de poly-Si déposée sur une mince couche de matériau diélectrique (diélectrique de grille), typiquement de l'oxyde de silicium (SiO2), formée à la surface d'un substrat en silicium monocristallin. On cherche actuellement à remplacer la couche de SiO2 par une 15 couche de matériau diélectrique à haute permittivité diélectrique (matériau "high-k") pour les applications à basse consommation d'énergie nécessitant un faible courant de fuite. L'introduction des matériaux "high-k" en vue du remplacement du SiO2 doit se faire dans un premier temps avec une grille en poly-Si standard. Ces dernières années, un effort de développement autant du matériau "high-k" que de la grille poly-Si a été réalisé. Il semble que les matériaux de type oxyde métallique étudiés jusqu'ici soient incompatibles avec un procédé de dépôt de grille en poly-Si standard. A ce sujet, on pourra se référer à l'article: "Compatibility of Polycristalline Silicon Gate Deposition with HfO2 and 25 HfO2/AI203 Gate Dielectrics", D.C. Gilmer et al., MOTOROLA (APL, vol. 81, No 7, pp 1288-1290). En effet, un grand nombre de défauts, de type courtcircuit, est généré, de l'ordre de 104 défauts par cm2. Selon les études et observations faites par les inventeurs, et qui sont à la base de la présente invention, il est considéré que l'apparition de ces défauts 30 est probablement due à une interaction directe entre les gaz utilisés lors du dépôt de la grille en poly-Si, à savoir du silane (SiH4) et de l'hydrogène (H2), d'une part, et la surface du matériau "high-k", d'autre part, compte tenu de la température élevée à laquelle ce dépôt est réalisé, qui est de l'ordre de 550 OC. Lorsque le matériau "high-k" est une couche d'oxyde d'hafnium (HfO2), l'interaction dont il s'agit ici est une interaction de type Hf-Si qui se produit à des températures de l'ordre de 5500C ou supérieures. Pour palier ce problème, deux solutions sont a priori envisageables: la première serait de modifier le matériau "high-k", et la seconde serait de modifier la grille. Concernant la première solution, on sait que de nombreuses études 10 ont été effectuées afin de modifier le matériau "high-k", mais que cela se traduit généralement soit par une diminution de la valeur de la permittivité diélectrique (k), soit par une augmentation du nombre de charges fixes dans le matériau, ayant pour effet de dégrader les caractéristiques des transistors. On pourra à ce sujet se référer à l'article: "Effect of Nitrogen in HfSiON Gate Dielectrics on 15 the Electrical and Thermal Characteristics", M. Koyoma et al., Toshiba Corporation (IEDM 2002). Concernant la seconde solution, on sait par ailleurs que l'utilisation d'une grille métallique, notamment une grille en nitrure de titane (TiN) permet certes d'éviter le problème de génération de défauts, mais pose de nombreux 20 problèmes d'intégration et de compatibilité avec un procédé FEOL (Front-End Of the Line). En particulier, il est préférable de conserver une grille en poly-Si offrant la possibilité d'un dopage n ou p par implantation ionique. Du document EP-A1-0 887 843, on connaît par ailleurs un transistor à grille composite Si/SiGe qui comprend, sur un substrat semi-conducteur en Si, 25 une couche de SiO2, et sur la couche de SiO2 une couche d'accrochage en Si d'une épaisseur inférieure ou égale à 1 nm, et sur cette couche d'accrochage, une couche de SiixGex polycristallin, o 0 C'est pourquoi un objet de l'invention est de proposer un procédé de réalisation de la grille qui soit moins agressif envers le matériau "highk" dans les premières étapes de dépôt de la grille, mais qui soit également compatible avec les procédés de fabrication conventionnels, comprenant notamment l'ajustement du travail de sortie de la grille par implantation ionique. A cet effet, un premier aspect de l'invention concerne un procédé de fabrication d'un dispositif semiconducteur ayant un diélectrique de grille en matériau à haute permittivité diélectrique, comprenant une étape de dépôt, directement sur ledit diélectrique de grille, d'une première couche de Sii xGex 10 avec 0,5 Le procédé peut en outre comprendre une étape de dépôt d'une seconde couche de Si1 yGey avec 0 Un second aspect de l'invention concerne un dispositif semiconducteur comprenant, sur un substrat, un diélectrique de grille en matériau à haute permittivité diélectrique, et, au dessus dudit diélectrique de grille, une grille comprenant une première couche de Si1 xGex avec 0,5 Ainsi, l'invention propose d'utiliser du Si1.xGex avec 0,5 D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés sur lesquels: - les figures 1 à 5 sont des vues en coupe schématiques, illustrant d'un 30 exemple de dispositif semiconducteur aux principales étapes du procédé de formation de la grille par-dessus une couche de matériau "high-k"; et, - la figure 6 est un diagramme d'étapes illustrant un exemple de procédé selon l'invention. Le dispositif est ici par exemple la grille d'un transistor MOS, qui est un cas particulier d'armature de condensateur. Néanmoins, il est bien évident que 5 l'invention ne se limite pas à cet exemple, mais s'applique à la réalisation de tout dispositif semiconducteur comprenant un diélectrique de grille en matériau diélectrique "high-k". Les figures 1 à 5 montrent, en coupe, la portion d'un substrat de silicium 1 qui correspond à une zone active pour la réalisation de la grille du 10 transistor MOS. La zone active est par exemple une partie d'un substrat natif dopé p, pour la réalisation d'un transistor MOS à canal n (NMOS). Pour la réalisation d'un transistor MOS à canal p (PMOS), la zone active est par exemple un puits dopé n dans un substrat natif dopé p. La figure 6 illustre les étapes d'un exemple de mise en oeuvre de 15 l'invention. A partir d'un substrat de silicium natif, la première étape 10 consiste à définir au moins une zone active telle qu'illustrée à la figure 1. Une seconde étape 20 consiste à préparer la surface du substrat, au niveau de la zone active, en vue du dépôt du matériau diélectrique "high 20 k". Cette étape peut comprendre la formation d'une couche d'oxyde de grille très mince, en SiO2 ou similaire (SiON,...). La figure 2 illustre une troisième étape 30 d'élaboration de la couche d'oxyde de grille à la surface du substrat 1, en déposant un matériau diélectrique de type "high-k", par exemple du HfO2. Cette étape comprend: - la formation d'une couche d'oxyde, ayant une épaisseur d'environ 0,7 nm, par chimie ozonée; - le dépôt d'une couche de HfO2, ayant une épaisseur d'environ 4 nm, par exemple par ALCVD ("Atomic Layer Chemical Vapor Deposition") à une température de l'ordre de 300 OC; - un recuit à environ 600 OC, en présence d'azote (N2) pendant 1 minute environ. On obtient ainsi une couche d'oxyde de grille 2 en HfO2 cristallisée. On notera que d'autres matériaux diélectriques de type oxyde métallique sont envisageables, par exemple d'autres oxydes métalliques tels que l'oxyde de zirconium (ZrO2), le silicate d'hafnium (HfSiO) et le silicate de zirconium (ZrSiO). Les étapes 10, 20 et 30 sont indiquées ici, selon un exemple de mise en oeuvre du procédé, dans un souci de clarté de l'exposé. Néanmoins, il est bien entendu qu'elles ne sont pas en elles mêmes constitutives du procédé selon l'invention. Dans une quatrième étape 40 illustrée par la figure 3, on procède 10 ensuite au dépôt d'une couche 3 de Si1-xGex polycristallin avec 0,5 Par basse température, on entend ici et dans la suite une température sensiblement inférieure à la température de dépôt de Si par CVD thermique (de l'anglais "Chemical Vapor Deposition" qui signifie dépôt chimique en phase 15 vapeur) à partir d'un mélange gazeux de SiH4 et H2, cette température étant en général égale à 550 0C ou plus. De préférence, le dépôt de la couche 3 peut ainsi s'effectuer à une température comprise entre 400 et 5000C, ou mieux entre 400 et 4500C. Il a été observé que, à une telle température, la dégradation du matériau "high-k" 20 est évitée. Dans un premier exemple de mise en oeuvre, le dépôt de cette étape peut s'effectuer par CVD thermique à partir d'un mélange gazeux de SiH4 et/ou de GeH4 dilués dans l'H2 typiquement à 10%. Dans ce cas, il est préférable 0,7 Ce dépôt est moins agressif qu'un dépôt par CVD thermique à base de SiH4 dilué dans l'H2 qui s'effectue typiquement avec un budget thermique de 30 l'ordre de 5500C. L'interface entre le matériau "high-k" et la grille est donc stabilisée sans dégradation de ce matériau. Les proportions des différents gaz du mélange gazeux pour la couche de Sii-xGex varient en fonction de X, et peuvent être aisément déterminées par l'Homme du métier en fonction des teneurs en Ge et en Si souhaitées pour cette couche. La pression totale de dépôt est généralement une basse pression, c'est-àdire inférieure à la pression atmosphérique. La durée du dépôt est fonction des conditions de température et de pression, des proportions des différents gaz dans le mélange gazeux et de l'épaisseur voulue de la couche 3 de SiixGex polycristallin. Par exemple, l'épaisseur de cette couche est comprise entre 5 et 30 nm. Avantageusement, la teneur en Ge de la grille étant élevée (X>0,5), la 10 poly-déplétion de la grille est grandement améliorée. A cet égard, on pourra se référer à l'article "Enhancement of PMOS Device Performance with Poly-SiGe Gate", Wen-Chin Lee et al., IEEE (EDL 1999, vol.20, No5, PP 232-234). Dans une cinquième étape 50 illustrée par la figure 4, on procède ensuite au dépôt d'une seconde couche 4, par exemple en poly-Si, par-dessus 15 la couche 3, afin de compléter l'épaisseur de la grille à environ 150 nm au total. On notera que le dépôt à cette étape 50 n'a pas besoin d'être réalisé à basse température (au sens indiqué plus haut), car l'interface entre la couche de matériau "high k" et la première couche de Sii xGex, c'est-àdire entre la couche 2 et la couche 3, est déjà stabilisée. Il n'y a donc pas d'interaction 20 possible de type Hf-Si. En variante, la couche 4 peut-être en Si1yGey polycristallin avec 0 Cette étape 50 peut avantageusement être réalisée dans le même réacteur que l'étape 40. Le cas échéant, seul le mélange gazeux est différent. 25 Dans une sixième étape 60, qui est facultative, on peut procéder à un recuit de diffusion pour obtenir l'interdiffusion du Ge et/ou du Si entre les couche 3 et 4, c'est-à-dire la diffusion du Ge et/ou du Si de la couche 3 vers la couche 4 et/ou réciproquement de la couche 4 vers la couche 3. Cette étape est intéressante, en particulier, dans le cas o la couche 3 est majoritairement 30 en Ge voire en Ge pur, et/ou dans le cas o la couche 4 est majoritairement en Si voire en Si pur. Ce recuit permet alors d'obtenir une grille de type SiGe polycristallin. Par un choix correct des paramètres du recuit, notamment la durée et la température, on peut avantageusement obtenir une interface entre le matériau "high-k" et la grille (interface entre les couches 2 et 3) qui soit à majorité de Si. De cette façon, l'effet de grille "mid-gap" dû au Ge pur dopé p+ 5 est évité. Un compromis peut-être trouvé afin de conserver l'avantage résultant de la présence du Ge concernant la polydépletion. A l'inverse, on peut aussi prévoir la formation d'une couche 5 de limitation de l'interdiffusion du Ge et du Si, déposée entre les couches 3 et 4, afin de limiter la diffusion du Ge et du Si de l'une de ces couches vers l'autre, et 10 réciproquement, lors des recuits ultérieurs. La couche 5 est par exemple une couche de silicium nitrurée ou une couche d'oxyde de silicium superficielle d'une épaisseur inférieure ou égale à 1 nm. Un procédé d'obtention d'une telle couche est par exemple décrit dans la demande de brevet FR-A-2 775 119. On obtient alors la configuration illustrée à la figure 5. Enfin, dans des étapes suivantes, on termine les autres étapes de réalisation du transistor MOS selon le procédé standard. Ces autres étapes comprennent la gravure de la grille et la réalisation de l'espaceur autour de la grille (avec le dépôt et éventuellement le retrait des masques nécessaires à cet effet). Les étapes suivantes peuvent aussi comprendre l'implantation des 20 dopants n+ ou p+ pour les applications en technologie CMOS, et leur activation par recuit. Selon un avantage de l'invention, la grille en SiGe polycristallin (polySiGe) peut ainsi être traitée comme une grille en poly-Si standard, pour l'ajustement du travail de sortie de la grille par implantation ionique. La grille peut éventuellement être complétée par une couche d'encapsulation, recouvrant la couche 3 et/ou la couche 4, afin de protéger le germanium de l'oxydation et de l'évaporation éventuelle de son oxyde. Cette couche d'encapsulation peut être SiO2, et être obtenue, selon un procédé de dépôt standard. Dans les applications PMOS et NMOS, on peut doper in situ la couche 3 et/ou la couche 4, respectivement en p+ avec des atomes de bore (B) ou en n+ avec des atomes de phosphore (P). Par dopage in situ, on entend un dopage avec présence des dopants dans le mélange gazeux utilisé pour le dépôt de la couche concernée. A cet effet, il suffit à l'étape d'ajouter de la phosphine (PH3) ou, respectivement, du diborane (B2H6) au mélange gazeux utilisé pour le dépôt de ces couches par CVD thermique (premier exemple de mise en oeuvre pour la couche 3). Le dopage in situ est recommandé lorsqu'une couche de limitation de l'interdiffusion du Ge et du Si telle que mentionnée plus haut est prévue. En effet, cette couche peut faire obstacle à la diffusion des dopants jusqu'à l'interface entre les couches 2 et 3. L'invention a été décrite ci-dessus dans un exemple de mise en oeuvre 10 général et qui n'est pas limitatif. Dans un exemple particulier de mise en oeuvre, on peut prévoir que la couche 3 et la couche 4 soient toutes deux composées de SiGe à haute teneur en Ge, par exemple supérieure à 70%, c'est-à-dire SiixGex avec 0,7 Cela permet de mieux contrôler la concentration de Ge dans la grille finale. Dans un autre exemple de mise en oeuvre, le Ge peut être le matériau unique de la grille. Dit autrement, les couches 3 et 4 sont alors en Ge pur (X=1). Ceci peut être avantageux dans le cadre d'un procédé complet par CVD thermique à bas budget thermique. REVENDICATIONS 1. Procédé de fabrication d'un dispositif semiconducteur ayant un diélectrique de grille (2) en matériau à haute permittivité diélectrique, comprenant une étape (40) de dépôt, directement sur ledit diélectrique de grille, d'une première couche (3) de Sii-xGex avec 0,5 2. Procédé selon la revendication 1, suivant lequel la première couche de Sir xGex est déposée par CVD thermique. 3. Procédé selon la revendication 1 ou la revendication 2, suivant 10 lequel 0,7 4. Procédé selon l'une quelconque des revendications précédentes, suivant lequel X=1. 5. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre une étape (50) de dépôt d'une seconde couche (4) de 15 Si1.yGey avec 0 Y 6. Procédé selon la revendication 5, suivant lequel 0,7 7. Procédé selon la revendication 6, suivant lequel X=Y=1. 8. Procédé selon l'une quelconque des revendications précédentes, 20 suivant lequel ladite première couche de Sis xGex et/ou ladite seconde couche de Si1.yGey sont dopées in situ. 9. Procédé selon l'une des revendications 5 à 8, comprenant en outre un recuit de diffusion (60) du Ge et/ou du Si de la première couche de Si1. xGex vers la seconde couche de Si1yGey, et/ou réciproquement de la 25 seconde couche de Si1.yGey vers la première couche de Sii-xGex. 10. Procédé selon l'une quelconque des revendications précédentes, suivant lequel le matériau diélectrique alternatif est choisi dans le groupe des oxydes métalliques comprenant HfO2, ZrO2, HfSiO et ZrSiO. 11. Dispositif semiconducteur comprenant, sur un substrat (1), un diélectrique de grille (2) en matériau à haute permittivité diélectrique, et, au dessus dudit diélectrique de grille, une grille comprenant une première couche (3) de Si1 xGex avec 0,5 12. Dispositif semiconducteur selon la revendication 11, dans lequel la grille comprend en outre une seconde couche (4) de Si1 yGey avec 0 13. Dispositif semiconducteur selon la revendication 12, dans lequel la grille comprend en outre une couche de limitation de la diffusion du Ge et/ou du 10 Si entre ladite seconde couche de Si1-yGey et de ladite première couche de Si,-xGex. 14. Dispositif semiconducteur selon l'une quelconque des revendications 11 à 13, dans lequel le matériau diélectrique alternatif est choisi dans le groupe des oxydes métalliques comprenant HfO2, ZrO2, HfSiO et 1 5 ZrSiO. 15. Dispositif semiconducteur selon l'une quelconque des revendications 11 à 14, dans lequel X=Y=1. 16. Dispositif semiconducteur selon l'une quelconque des revendications 11 à 15, dans lequel l'interface entre le diélectrique de grille et 20 la grille est à majorité de Si.