Brevet FR2850205A1 — publié le 20040723

PROCEDE DE FABRICATION D'UNE MEMOIRE FLASH ET MEMOIRE FLASH AINSI FABRIQUEE L'invention concerne les mémoires flash, et en particulier les procédés de fabrication de cellules de mémoire flash. On rappelle que les mémoires EPROM à grille 10 flottante sont programmables électriquement mais ne sont pas effaçables électriquement. Ces mémoires sont effaçables uniquement par rayons ultraviolets. Les mémoires EPROM sont programmées en utilisant un phénomène d'agitation thermique dans le canal de 15 conduction sous l'effet d'une saturation en courant. Ce phénomène est irréversible. Les mémoires EEPROM sont programmables et effaçables électriquement. Les mémoires EEPROM sont programmées ou effacées par effet tunnel. Les tensions 20 de programmation et d'effacement sont habituellement produites par des circuits internes à la mémoire, tels que des pompes de charge ou des multiplicateurs. Les mémoires flash, sont des composants formés d'une matrice de cellules mémoire présentant chacune un 25 transistor à grille flottante. Classiquement, il est possible de programmer individuellement chaque cellule de la matrice, mais les données doivent être effacées pour un bloc de cellules. Chaque cellule est habituellement formée d'une source, d'un drain, d'une 30 grille flottante et d'une grille de commande. Les transistors à grille flottante de la matrice sont disposés en rangées. Les sources des transistors d'une rangée sont connectées en formant une ligne de source. La programmation de la cellule est réalisée par porteurs chauds à partir du drain. L'effacement de la cellule est effectué par effet tunnel. Le procédé de fabrication de certaines mémoires flash fait appel à une étape de gravure appelée formation d'une source auto-alignée ou SAS -pour SelfAligned Source en anglais-. La gravure SAS creuse des 10 lignes de source dans le substrat sur lequel est formé la mémoire flash. Lors d'une étape ultérieure du procédé, on implante de l'arsenic à une forte concentration dans la zone gravée pour former la ligne de source des transistors à grille flottante. De telles mémoires Flash présentent des inconvénients. Le temps nécessaire à leur effacement est élevé, ce qui limite leurs domaines d'application. Il existe donc un besoin, que l'invention vise à satisfaire, pour un procédé de fabrication d'une 20 mémoire Flash et pour une mémoire Flash, qui résolvent cet inconvénient. L'invention concerne ainsi un procédé de fabrication d'une mémoire flash de, à partir d'un substrat semi-conducteur muni d'au moins deux rangées 25 adjacentes d'empilements précurseurs de transistors à grille flottante, les empilements étant au moins partiellement recouverts d'une résine de protection et étant séparés par une zone de formation d'une ligne de source, le procédé comprenant les étapes consistant à: 30 -former une tranchée dans la zone de formation de la ligne de source par une attaque de cette zone et de la résine de protection, ce dont il résulte un dépôt de résidus de la résine au-dessous des empilements; -retirer ultérieurement le dépôt de résidu; -implanter ultérieurement une ligne de source dans la zone de formation au-dessous des empilements. Selon une variante, l'étape de formation de la tranchée est du type à source auto-alignée SAS. Selon une autre variante, la résine de protection 10 est réalisée en résine épaisse DUV. Selon encore une variante, la résine de protection est réalisée en résine épaisse i-line. Selon encore une autre variante, le substrat présente un drain pour chaque empilement précurseur de 15 transistor à grille flottante, le drain étant disposé à l'opposée de la zone de formation de la ligne de source par rapport à son empilement respectif, le procédé comprenant une étape préalable de recouvrement du drain par la résine. On prévoit aussi que l'étape consistant à retirer le dépôt de résidu comprend la génération d'un plasma de dioxygène. Selon une variante, le procédé comprend en outre une étape consistant à retirer la résine de protection 25 après l'implantation de la ligne de source. Selon une autre variante, l'implantation de la ligne de source comprend le dopage de la zone de formation de la ligne de source avec de l'arsenic. Selon encore une variante, la ligne de source est 30 implantée au-delà de 25 nanomètres du bord sous un oxyde de grille des empilements précurseurs des cellules mémoire. L'invention porte également sur une mémoire Flash présentant un substrat semi-conducteur muni d'une ligne 5 de source auto-alignée et muni d'au moins deux rangées adjacentes de transistors à grille flottante comportant un oxyde de grille, les rangées étant séparées par la ligne de source, la ligne de source étant implantée audelà de 25 nanomètres du bord sous l'oxyde de grille 10 des transistors. L'invention sera mieux comprise à la lecture de la description qui suit et à l'examen des figures qui l'accompagnent. Les figures montrent: -figure 1, une portion en perspective d'une 15 mémoire flash en cours de fabrication; -figures 2 à 6, des vues en coupe de la mémoire flash après différentes étapes du procédé de fabrication. L'invention vise ainsi à réduire le temps 20 d'effacement d'une mémoire Flash. On retire pour cela des polymères déposés sous la cellule lors de l'attaque d'une résine de protection des cellules durant l'étape de la gravure de la source auto-alignée. La ligne de source est ensuite implantée dans la zone gravée. La figure 1 représente schématiquement et en perspective une portion d'une mémoire flash 1 en cours de fabrication. La mémoire 1 comprend un substrat 2 sur lequel des cellules mémoires sont réalisées. La figure représente une rangée de cellules mémoires 4, 5, 6. Une 30 rangée de cellules mémoires est formée d'une structure empilée continue 3. La structure empilée continue représentée 3 est une structure précurseur de cellules mémoires formées de transistors à grille flottante. Une ligne de source 7 et un drain 8 sont formés dans le substrat 2 de part et d'autre de chaque cellule mémoire 5 4,5 ou 6. La ligne de source 7 est commune à deux rangées de cellules mémoires adjacentes. Le substrat 2 peut être réalisé en silicium mono cristallin ou avec tout autre matériau adéquat. De façon connue en soi, le substrat 2 présente un canal 9 dont le dopage est 10 opposé à ceux du drain et de la ligne de source. La structure empilée comprend une couche d'oxyde tunnel 10 présentant une épaisseur permettant le passage de charges par effet tunnel et réalisée sur le substrat 2. Cette couche d'oxyde tunnel 10 est 15 surmontée d'une grille flottante 11. La grille flottante il est surmontée d'un isolant interpolysilicium 12. Cet isolant interpolysilicium 12 est surmonté d'une grille de commande 13, et isole ainsi la grille de commande 13 de la grille flottante 20 11. La couche d'oxyde tunnel est prévue de façon connue en soi pour laisser passer un courant tunnel entre la source 7 et la grille flottante 11 d'une cellule, lorsque la tension entre les faces de l'oxyde 25 tunnel 10 dépasse un seuil critique. Cette tension correspond à un champ électrique de l'ordre de 10.106 V/m. La grille flottante se charge négativement par électrons chauds et se décharge d'électrons par effet tunnel. L'empilement de la grille de commande 13 et de 30 la grille flottante 13 forme un condensateur, aux bornes duquel apparaît alors une différence de potentiel permanente. La conduction du transistor formé dépend de la charge dans la grille flottante. Lorsque Le transistor formé est passant, le courant entre la source et le drain dépend de l'état de programmation de 5 la cellule, déterminé par la charge. Une tension de lecture de référence est appliquée sur la grille de commande, puis le courant est mesuré et comparé à une valeur de référence. La comparaison fournit une information binaire sur l'état de programmation de la 10 cellule. Le courant de référence correspond au courant obtenu pour une tension seuil vierge de charge de la cellule mémoire. Cette tension correspond au cas o la grille flottante est déchargée. Les figures 2 à 6 représentent des vues en coupe 15 d'une cellule mémoire, suivant le plan en trait discontinu de la figure 1, à différentes étapes du procédé de fabrication. On dispose à la figure 2 du substrat 2 muni d'au moins deux rangées adjacentes 31 et 32 d'empilements 20 précurseurs de transistors à grille flottante. Chaque empilement présente ainsi la couche d'oxyde tunnel 10, une grille flottante 11, la couche d'isolant interpolysilicium 12 et la couche de grille de commande 13. Les empilements sont au moins partiellement 25 recouverts d'une couche de résine de protection 14, formant un masque pour les étapes ultérieures de gravure SAS et d'implantation des lignes de source. On peut notamment utiliser une résine épaisse DUV ou iline comme résine de protection. La résine de 30 protection présente une épaisseur suffisante pour éviter l'implantation dans les empilements lors de la formation de la ligne de source. Une rangée d'empilements présente sur un de ses côtés une zone 71 destinée à la formation d'une ligne de source 7, et de l'autre côté des drains 8. La zone 71 de ligne de 5 source et les drains 8 sont généralement dopés préalablement, comme représenté par les lignes en trait plein. Deux rangées adjacentes d'empilements sont séparées par une zone 71 destinée à la formation d'une ligne de source. Cette zone 71 présente, dans la 10 direction de la rangée, une alternance entre des zones proches de l'oxyde tunnel, destinées à former des sources pour des cellules respectives, et des zones plus en retrait 72 par rapport à la surface du substrat 2, destinées à isoler les cellules adjacentes d'une 15 rangée, et représentées en traits discontinus. On réalise alors de façon connue en soi une gravure SAS, dont le résultat est illustré à la figure 3. La zone non masquée, correspondant en majeure partie à la zone 71 destinée à la formation de la ligne de 20 source, est ainsi gravée. Le substrat est alors creusé sous le niveau de l'empilement -représenté en traits discontinus à la figure 3-. La gravure peut-être réalisée de façon connue en soi avec des produits tels que le CF4 ou le CHF3. L'étape de gravure attaque 25 également partiellement la résine de protection 14, ce qui génère un dépôt de polymères 15 dans le creux en dessous de l'empilement. Ce dépôt de polymères 15 était classiquement maintenue lors de la formation de la ligne de source. 30 Dans le procédé selon l'invention, on retire le dépôt de polymères 15 après l'étape de gravure SAS. Les polymères peuvent notamment être retirés au moyen d'un plasma adéquat de dioxygène. Le résultat de cette étape est illustré à la figure 4. Le creux 16 en dessous de l'empilement est alors libéré des résidus de polymères. 5 Il est à noter que les polymères présentent généralement une résistance et une épaisseur très inférieures à celles de la résine 14. Par conséquent, l'étape consistant à retirer le ou les polymères n'endommage pas notablement la résine de protection 14. 10 La résine de protection 14 peut alors encore servir de masque pour l'étape ultérieure d'implantation de la ligne de source 7. On réalise ensuite une étape d'implantation de la ligne de source 7 par tout moyen adéquat.. La ligne de 15 source 7 peut être dopée à l'Arsenic de façon connue en soi. Le dopage étant réalisé après avoir ménagé un creux 16 sous l'empilement, la ligne de source 7 s'étend nettement en dessous de l'empilement, comme représenté à la figure 5. On augmente ainsi le courant 20 d'effacement entre la grille flottante 11 et la ligne de source 7. Le temps d'effacement des cellules peut ainsi être réduit. Ce courant s'additionne en effet au courant entre la grille flottante et le canal pour favoriser l'effacement de la cellule. Les étapes de procédé ultérieures sont connues en soi. Après avoir implanté la ligne de source 7, on retire la résine de protection 14. On peut notamment utiliser un plasma similaire à celui utilisé pour retirer le polymère, ainsi qu'une gravure humide H2SO4. 30 On utilisera alors une durée de traitement au plasma adéquate pour retirer l'ensemble de la résine. Lors d'étapes ultérieures, on forme des parois d'isolation latérales des cellules avec tout matériau approprié. On forme également une couche de matériau diélectrique 19 suivant un masque de sorte à recouvrir 5 les cellules. On crée ensuite de façon connue en soi une ligne de bit 19 en contact avec des drains 8 respectifs. La coupe de la figure 6 est réalisée suivant une ligne de bit 19, après la formation de celle-ci. La mémoire Flash issue 1 de ce procédé présente ainsi des caractéristiques spécifiques. La mémoire Flash réalisée par ce procédé peut ainsi présenter une ligne de source 7 s'étendant au-delà de 25 nanomètres du bord de l'oxyde de grille 10. On prévoit de 15 préférence que la ligne de source 7 s'étende au-delà de manomètres au-delà du bord de l'oxyde de grille, afin de permettre une augmentation optimale du courant d'effacement entre l'oxyde de grille 10 et la ligne de source 7. Des tests ont été réalisés sur des mémoires Flash de type T7Y à technologie 0,15pm, fabriquées par la société STMicrolectronics. La mémoire Flash de ce type, réalisée par un procédé classique, présente une durée d'effacement de 400 millisecondes pour une tension de 25 seuil Vt égale à 2,7 Volts. La mémoire Flash de ce type, réalisée selon le procédé de l'invention, présente une durée d'effacement de 355 millisecondes pour une tension de seuil Vt valant également 2,7 Volts. On réduit ainsi le temps d'effacement de la 30 mémoire, tout en ne modifiant que modérément le procédé de fabrication. L'homme de métier rallongera de préférence la largeur de la cellule entre la ligne de source et le drain. En effet, le procédé selon l'invention implante la ligne de source relativement loin sous la cellule et 5 a donc tendance à diminuer la largeur du canal. L'accroissement de la largeur de la cellule est donc de préférence choisi pour conserver une largeur de canal optimale pour le fonctionnement de la cellule. p Il REVENDICATIONS 1. Procédé de fabrication d'une mémoire flash (1) à 5 partir d'un substrat semi-conducteur (2) muni d'au moins deux rangées adjacentes (31, 32) d'empilements précurseurs de transistors à grille flottante, les empilements (31, 32) étant au moins partiellement recouverts d'une résine de protection (14) et étant 10 séparés par une zone de formation d'une ligne de source (71), le procédé comprenant les étapes consistant à: -former une tranchée dans la zone de formation de la ligne de source (71) par une attaque de cette 15 zone et de la résine de protection (14), ce dont il résulte un dépôt de résidus (15) de la résine au-dessous des empilements; -retirer ultérieurement le dépôt de résidu (15); -implanter ultérieurement une ligne de source (7) 20 dans la zone de formation au-dessous des empilements. 2. Le procédé selon la revendication 1, caractérisé en ce que l'étape de formation de la tranchée est du 25 type à source auto-alignée SAS. 3. Le procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la résine de protection est réalisée en résine épaisse DUV. 4. Le procédé selon l'une quelconque des revendications 1 ou 2, caractérisé en ce que la résine de protection est réalisée en résine épaisse i-line. 5. Le procédé selon la revendication 4, caractérisé en ce que le substrat (2) présente un drain (8) pour chaque empilement précurseur de transistor à grille flottante, le drain étant disposé à l'opposée de la zone de formation de la ligne de source par rapport 10 à son empilement respectif, le procédé comprenant une étape préalable de recouvrement du drain par la résine. 6. Le procédé selon l'une quelconque des revendications 15 précédentes, caractérisé en ce que l'étape consistant à retirer le dépôt de résidu comprend la génération d'un plasma de dioxygène. 7. Procédé selon l'une quelconque des revendications 20 précédentes, caractérisé en ce qu'il comprend en outre une étape consistant à retirer la résine de protection après l'implantation de la ligne de source. 8. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que l'implantation de la ligne de source comprend le dopage de la zone de formation de la ligne de source avec de l'arsenic. 9. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la ligne de source est implantée au-delà de 25 manomètres du bord sous un oxyde de grille (10) des empilements précurseurs des cellules mémoire. 10. Mémoire Flash présentant un substrat semiconducteur (2) muni d'une ligne de source autoalignée (7) et muni d'au moins deux rangées adjacentes (31, 32) de transistors à grille flottante comportant un oxyde de grille (10), les 10 rangées étant séparées par la ligne de source (7), la ligne de source étant implantée au-delà de 25 nanomètres du bord sous l'oxyde de grille des transistors.