Brevet FR2853453A1 — publié le 20041008

La présente invention concerne un procédé de fabrication d'un dispositif de mémoire à semiconducteur. Plus précisément, la présente invention concerne un procédé de fabrication d'un dispositif de mémoire SONOS de type ONO 5 double pouvant fonctionner en tant que dispositif de mémoire de travail à 2 bits en programmation asymétrique, en utilisant un traitement d'auto-alignement inverse. Au cours des dernières années, des dispositifs de mémoire à semiconducteur non volatils ont été utilisés dans 10 diverses applications. Les dispositifs de mémoire à semiconducteur non volatils peuvent non seulement effacer électriquement et programmer des données mais également conserver les données même après interruption de l'alimentation électrique. Un exemple de dispositif de 15 mémoire à semiconducteur non volatil est une cellule de mémoire flash. Des mémoires flash du type à empilement de grilles dans lesquelles des grilles flottantes et des grilles de commande sont empilées, ont déjà été mises au point et 20 produites en grande quantité. Les grilles flottantes sont destinées à la programmation de charges, et les grilles de commande sont destinées à la commande des grilles flottantes. A mesure que les capacités des dispositifs de 25 mémoire augmentent et que le nombre de matrices prédiffusées nécessaires à la formation de circuits complexes augmente, des techniques de formation de motifs fins ayant une largeur de trait inférieure à 0,10 jim deviennent indispensables. Bien que les cellules de mémoire 30 non volatiles classiques du type à empilement de grilles aient subi une réduction d'échelle toujours plus importante, les traitements de photolithographie et de gravure permettant de former des dispositifs hyperfins sont sur le point d'atteindre leurs limites techniques. En 35 effet, en plus des problèmes de réduction d'échelle, la création du motif d'une structure dans laquelle une grille flottante et une grille de commande sont empilées devient complexe du fait d'une forte différence de pas ou d'un rapport de dimensions élevé. Par ailleurs, les recherches concernant les cellules 5 non volatiles de type SONOS (ou MONOS) à charges piégées a également progressé et a permis de mettre au point des structures à grilles uniques telles que des transistors à effet de champ de type MOS (MOSFET). La figure 1 illustre une vue en coupe transversale 10 schématique d'une cellule de mémoire SONOS classique. En se référant à la figure 1, pour former une cellule SONOS (ou MONOS), une source et un drain 15 sont formés dans un substrat semiconducteur 10, tel qu'un substrat de p-Si, puis une couche diélectrique 20 15 d'oxydenitrure-oxyde (ONO) et une grille 30 sont séquentiellement formées sur le substrat semiconducteur 10. La cellule SONOS utilise la couche diélectrique ONO 20 au lieu de la couche d'oxyde de grille d'un transistor. Dans la cellule SONOS, une grille flottante destinée à la 20 programmation de charges est remplacée par la couche diélectrique ONO 20. Par conséquent, des électrons ou des trous sont injectés dans une couche de nitrure de silicium 23 intercalée entre des couches d'oxyde de silicium minces 21 et 25 incluses dans la couche diélectrique ONO 20. Comme la couche diélectrique ONO 20 a une épaisseur d'environ 10 à 20 nm, la différence de pas n'est pas très importante. Par conséquent, la miniaturisation de la cellule SONOS en deçà d'une limite photolithographique permise est relativement aisée. Par ailleurs, un certain 30 nombre d'étapes supplémentaires associées aux grilles flottantes peuvent être omises, en simplifiant ainsi l'ensemble du traitement de fabrication. Cependant, pendant de nombreuses années, certains fabricants ont adopté des mémoires SONOS pour obtenir des 35 dispositifs de mémoire non volatils à haut degré d'intégration. Ces fabricants ont proposé et ont tenté de fabriquer des mémoires SONOS à 2 bits qui utilisaient une programmation asymétrique sans grilles flottantes. La figure 2 représente un diagramme schématique illustrant les opérations effectuées par un dispositif de 5 mémoire à 2 bits classique lorsqu'une tension VDS est appliquée entre un drain et une source dans le dispositif de mémoire. En se référant à la figure 2, une technique de mémoire à 2 bits permet de soumettre le dispositif de 10 mémoire à 2 bits à une intégration deux fois plus poussée qu'un dispositif flash classique du type à empilement de grilles de même superficie. Le fonctionnement d'une mémoire à 2 bits comprend: (i) l'injection vers l'avant d'électrons dans une partie d'une couche de nitrure de 15 silicium 23 positionnée sur un bord d'une grille 30 par application d'une haute tension à une grille de commande 30 et à l'une de jonctions de sources et de drains 15 d'un transistor, c'est-àdire en utilisant une injection d'électrons chauds dans le canal (CHEI), et (ii) la lecture 20 inverse de données par application d'une tension à la grille 30 et à l'autre source et ou à l'autre drain. Une opération d'effacement comprend l'application d'une haute tension à une jonction de drain 15 et la mise à la masse de la grille 30 et d'un substrat 10 massif. De ce 25 fait, les électrons programmés dans la couche de nitrure de silicium 23 sont combinés à des trous par utilisation d'un effet tunnel de bande à bande (BtBT) dans une région de chevauchement entre la grille 30 et une jonction 15. Dans une opération de piégeage de charge 30 asymétrique, lorsque la largeur de trait de la grille est relativement élevée, l'intervalle spatial entre les pièges programmés est suffisant pour que cela ne pose pas de problème notable lors du fonctionnement d'une mémoire à 2 bits. Cependant, étant donné que la largeur de trait de la 35 grille 30 est réduite à environ 0,10 Mm ou moins, les caractéristiques de la mémoire à 2 bits peuvent se dégrader. Cela est dû au fait que les charges piégées dans la couche diélectrique ONO 20 par l'injection CHEI présentent un certain degré de dispersion qui augmente avec le temps de fonctionnement. L'encart apparaissant sur la figure 3A illustre un graphique de la distribution spatiale des charges dans un dispositif SONOS typique, les charges étant injectées dans la couche de nitrure de silicium 23 après programmation de la mémoire. La variation du courant de drain avec la 10 tension de grille dans une cellule fraîche et dans une cellule déjà programmée est illustrée sur la figure 3A. La figure 3B illustre la caractéristique de rétention d'un dispositif SONOS typique qui résulte d'une redistribution des charges injectées en fonction du temps (t) de 15 fonctionnement. Dans un dispositif SONOS typique, lors de la programmation par injection CHEI, des charges sont injectées dans la couche de nitrure de silicium. Le graphique de répartition des charges est obtenu en 20 utilisant un modèle de simulation tel que celui illustré sur la figure 3A. Plus précisément, la répartition des charges dans chacune d'une cellule fraîche et d'une cellule programmée est obtenue par ajustement sur la simulation. En se référant à la figure 3B, étant donné que les charges 25 injectées sont redistribuées au cours du temps (t), la caractéristique de rétention de charge se dégrade. Le taux de décroissance N(t) d'un centre de distribution peut être exprimé par l'équation indiquée sur la figure 3B. En se référant à présent à la figure 3B, lorsque le temps t tend 30 vers t', la hauteur du graphique de distribution décroît, de sorte que le degré de dispersion augmente. Dans un dispositif SONOS, si les charges sont dispersées après la programmation et si les charges programmées dans une région de canal central ne sont pas 35 entièrement effacées, lors d'une répétition de la programmation et de l'effacement, des charges résiduelles peuvent s'accumuler dans la région de canal. Les charges accumulées peuvent dégrader la durée de vie d'un dispositif SONOS. De même, après que des charges de trous ont été programmées, les trous accumulés peuvent dégrader la durée de vie du dispositif. Les figures 4A et 4B sont des graphiques illustrant la durée de vie d'un dispositif SONOS typique. La variation de la tension de seuil de la cellule en fonction du nombre de cycles de programmation et d'effacement est illustrée 10 sur les figures 4A et 4B. Tout d'abord, sur la figure 4A, un substrat massif et une source d'une cellule SONOS sont mis à la masse. Après répétition de la programmation et de l'effacement, la courbe de durée de vie obtenue est telle qu'illustrée sur 15 la figure 4A. Dans le cas présent, la programmation est effectuée par application de tensions de 11V et de 6V respectivement à une grille et à un drain pendant 100 gs, et l'effacement est effectué en appliquant respectivement des tensions de OV, 10V, 10V et 0V à la grille, au drain, à 20 la source et au substrat massif pendant 100 lis. La référence numérique 41 représente un cas dans lequel la cellule est activée, tandis que la référence numérique 45 désigne un cas dans lequel la cellule est désactivée. Sur la figure 4B, seules les conditions d'effacement 25 sont modifiées par rapport au cas de la figure 4A. Plus précisément, l'effacement est effectué en appliquant respectivement des tensions de 0V, 10V, 4V et OV à une grille, un drain, une source et un substrat massif. Un champ électrique se forme ici entre la source et le drain, 30 de sorte que des trous formés par effet tunnel de bande à bande (BtBT) peuvent être efficacement injectés dans une région de canal centrale. La référence numérique 43 désigne un cas dans lequel une cellule est activée, tandis que la référence numérique 47 désigne un cas dans lequel la 35 cellule est désactivée. De ces résultats on peut déduire qu'il existe une queue de dispersion des électrons à un certain niveau de la région de canal centrale. Bien qu'il soit possible que la distribution des électrons ou des trous dans une couche 5 diélectrique ONO puisse être ajustée au minimum par optimisation des conditions de traitement ou par une régulation appropriée de la tension d'attaque, le fait de réduire toujours plus les longueurs de grille ne permet plus d'assurer les caractéristiques voulues d'une mémoire à 10 2 bits. Dans le but de minimiser ou d'éviter les inconvénients ou les problèmes auxquels se heurtait la technique antérieure, la présente invention propose un procédé de fabrication d'une mémoire SONOS à 2 bits en 15 utilisant une technique d'injection d'électrons chauds dans le canal (CHEI) conformément à laquelle, dans le régime inférieur à 100 nm, la distribution de charge d'une couche diélectrique ONO peut être ajustée de façon appropriée pendant la programmation et l'effacement. Conformément à un aspect de la présente invention, celle-ci fournit un procédé de fabrication d'une mémoire SONOS dans lequel des couches diélectriques ONO disposées sous une grille sont physiquement séparées les unes des autres pour former une structure précisément symétrique. Conformément à un mode de réalisation de la présente invention, celle-ci fournit un procédé de fabrication d'une mémoire SONOS comprenant les étapes consistant à former une couche diélectrique d'oxyde de siliciumnitrure de silicium-oxyde de silicium (ONO) sur un substrat, former 30 une couche tampon sur la couche diélectrique ONO, la couche tampon ayant une tranchée exposant une partie de la surface de la couche diélectrique ONO, former des premiers éléments d'espacement conducteurs sur les parois internes de la tranchée, séparer la couche diélectrique ONO en deux 35 parties en éliminant sélectivement la partie exposée de la couche diélectrique ONO en utilisant les premiers éléments d'espacement conducteurs en tant que masque de gravure, former une couche diélectrique de grille sur le substrat exposé résultant de la séparation de la couche diélectrique ONO, la couche diélectrique de grille s'étendant sur les 5 parois latérales exposées de la couche diélectrique ONO séparée et des premiers éléments d'espacement conducteurs à l'intérieur de la tranchée ainsi que sur la surface supérieure de la couche tampon, former une seconde couche conductrice sur la couche diélectrique de grille pour 10 remplir un interstice entre les parois internes de la tranchée, enlever la couche diélectrique de grille exposée par la seconde couche conductrice, enlever la couche tampon en utilisant les premiers éléments d'espacement conducteurs comme masque de gravure, et former un motif des couches 15 diélectriques ONO séparées en deux en enlevant sélectivement une partie de chacune des couches diélectriques ONO séparées qui est exposée par l'enlèvement de la couche tampon, en utilisant les premiers éléments d'espacement conducteurs comme masque de gravure. Conformément à une caractéristique de la présente invention, la couche diélectrique de grille est de préférence formée d'oxyde de silicium en utilisant des techniques d'oxydation thermique ou de dépôt chimique en phase vapeur. Conformément à une autre caractéristique de la présente invention, un traitement destiné à former la seconde couche conductrice comprend les étapes consistant à déposer la seconde couche conductrice sur la couche diélectrique de grille pour remplir entièrement un 30 interstice entre les parois internes de la tranchée, et à exposer une partie de la couche diélectrique de grille qui s'étend sur la couche tampon, par gravure de la seconde couche conductrice en utilisant un traitement de gravure en retrait ou un polissage chimico-mécanique, ou les deux. Conformément à encore une autre caractéristique de la présente invention, la gravure de la seconde couche conductrice est de préférence effectuée jusqu'à ce qu'une surface supérieure de la seconde couche conductrice se situe à un niveau inférieur à une surface supérieure des premiers éléments d'espacement conducteurs. Conformément à encore une autre caractéristique de la présente invention, le procédé de fabrication d'une mémoire SONOS consiste en outre à former une première couche de diffusion en implantant des ions d'impureté dans une partie du substrat extérieure à la tranchée qui est 10 exposée par formation d'un motif des couches diélectriques ONO séparées en deux, former des seconds éléments d'isolation sur des parois latérales exposées des couches diélectriques ONO séparées en deux et mises sous forme de motif et les premiers éléments d'espacement conducteurs et 15 former une seconde couche de diffusion en implantant des ions d'impureté dans la première couche de diffusion en utilisant les seconds éléments d'espacement isolants comme masque d'implantation d'ions. Conformément à une autre caractéristique de la 20 présente invention, les seconds éléments d'espacement peuvent être formés de l'un de l'oxyde de silicium et du nitrure de silicium par des techniques de dépôt chimique en phase vapeur ou d'oxydation thermique. Conformément à encore une autre caractéristique de 25 la présente invention, le procédé de fabrication d'une mémoire SONOS comprend en outre l'étape consistant à effectuer un traitement de siliciuration pour former sélectivement une première couche de siliciure sur les premiers éléments d'espacement conducteurs et sur la 30 seconde couche conductrice pour connecter les premiers éléments d'espacement conducteurs à la seconde couche conductrice et former sélectivement une seconde couche de siliciure sur la seconde couche de diffusion. Conformément à encore une autre caractéristique de 35 la présente invention, les premiers éléments d'espacement conducteurs et la seconde couche conductrice peuvent être formés de silicium conducteur. Conformément à un autre mode de réalisation de la présente invention, celle-ci fournit un procédé de 5 fabrication d'une mémoire SONOS comprenant les étapes consistant à former une couche diélectrique d'oxyde de silicium-nitrure de silicium-oxyde de silicium (ONO) sur un substrat, former une première couche conductrice sur la couche diélectrique ONO, former une couche tampon sur la 10 première couche conductrice, la couche tampon ayant une tranchée exposant une partie de la surface de la première couche conductrice, former des premiers éléments d'espacement sur des parois internes de la tranchée, séparer la première couche conductrice et la couche 15 diélectrique ONO sous-jacente en deux parties en enlevant séquentiellement la partie exposée de la première couche conductrice et la couche diélectrique ONO sous-jacente en utilisant les premiers éléments isolants comme masque de gravure, former une couche diélectrique de grille sur le 20 substrat exposé résultant de la séparation de la couche diélectrique ONO, la couche diélectrique de grille s'étendant sur des parois latérales exposées de la première couche conductrice séparée et étant sous-jacente à la couche diélectrique ONO et aux premiers éléments 25 d'espacement isolants à l'intérieur de la tranchée ainsi que sur la surface supérieure de la couche tampon, former une seconde couche conductrice sur la couche diélectrique de grille pour remplir un interstice entre les parois internes de la tranchée, enlever la couche diélectrique de 30 grille exposée par la seconde couche conductrice, enlever la couche tampon en utilisant les premiers éléments d'espacement isolants comme masque de gravure, et former un motif des premières couches conductrices séparées en deux et des couches diélectriques ONO sous-jacentes en enlevant 35 séquentiellement et sélectivement une partie de chacune des premières couches conductrices qui est exposée par enlèvement de la couche tampon, et une partie de chacune des couches diélectriques ONO séparées sous-jacentes à celle-ci en utilisant les premiers éléments d'espacement comme masque de gravure. Conformément à une caractéristique de la présente invention, la couche diélectrique de grille s'étend sur les premiers éléments d'espacement isolants jusqu'à ce que les premiers éléments d'espacement isolants soient isolés de la seconde couche conductrice pour permettre à la seconde 10 couche conductrice et aux premières couches conductrices séparées en deux et mises sous forme de motif de jouer le rôle de grilles indépendantes. Conformément à une autre caractéristique de la présente invention, un traitement de formation de la 15 seconde couche conductrice comprend les étapes consistant à déposer la seconde couche conductrice sur la couche diélectrique de grille pour remplir entièrement un interstice entre les parois internes de la tranchée, et exposer une partie de la couche diélectrique de grille qui 20 s'étend sur la couche tampon par gravure de la seconde couche conductrice en utilisant un traitement de gravure en retrait ou un polissage chimico-mécanique, ou les deux. Conformément à encore une autre caractéristique de la présente invention, la gravure de la seconde couche 25 conductrice s'effectue de préférence jusqu'à ce qu'une surface supérieure de la seconde couche conductrice se trouve à un niveau inférieur à une surface supérieure des premiers éléments d'espacement isolants. Conformément à encore une autre caractéristique de 30 la présente invention, le procédé de fabrication d'une mémoire SONOS comprend en outre les étapes consistant à former une première couche de diffusion en implantant des ions d'impureté dans une partie du substrat extérieure à la tranchée qui est exposée par la formation d'un motif des 35 premières couches conductrices séparées en deux et des couches diélectriques ONO sous-jacentes, former des seconds il éléments d'espacement isolants sur des parois latérales exposées des couches diélectriques ONO séparées en deux et mises sous forme de motif, les seconds éléments isolants s'étendant sur les parois latérales exposées des premières 5 couches conductrices et des premiers éléments d'espacement isolants, et former une seconde couche de diffusion par implantation d'ions d'impureté dans la première couche de diffusion en utilisant les seconds éléments d'espacement isolants comme masque d'implantation d'ions. Conformément à une autre caractéristique de la présente invention, le procédé de fabrication d'une mémoire SONOS comprend en outre l'étape consistant à effectuer un traitement de siliciuration pour former sélectivement une première couche de siliciure sur la seconde couche 15 conductrice et former sélectivement une seconde couche de siliciure sur la seconde couche de diffusion. Conformément à encore une autre caractéristique de la présente invention, le procédé de fabrication d'une mémoire SONOS comprend en outre les étapes consistant à 20 former une couche isolante de recouvrement sur la seconde couche conductrice avant d'enlever la couche diélectrique de grille exposée par la seconde couche conductrice, et enlever la couche isolante de recouvrement avant d'effectuer le traitement de siliciuration. Conformément à encore une autre caractéristique de la présente invention, la première couche conductrice et la seconde couche conductrice sont de préférence formées de silicium conducteur. Conformément à une autre caractéristique de la 30 présente invention, la couche isolante de recouvrement peut être formée par oxydation d'une surface supérieure de la seconde couche conductrice formée de siliciure conducteur sur une profondeur prédéterminée. Conformément à encore une autre caractéristique de 35 la présente invention, les premiers éléments d'espacement isolants sont de préférence faits d'un matériau ayant une sélectivité à la gravure par rapport à la couche tampon. Conformément à encore un autre mode de réalisation de la présente invention, celle-ci fournit un procédé de 5 fabrication d'une mémoire SONOS comprenant les étapes consistant à former une couche diélectrique d'oxyde de silicium-nitrure de silicium-oxyde de silicium (ONO) sur un substrat, former une couche tampon sur la couche diélectrique ONO, la couche tampon ayant une tranchée 10 exposant une partie de la surface de la couche diélectrique ONO, former des premiers éléments d'espacement isolants sur des parois internes de la tranchée, séparer la couche diélectrique ONO en deux parties par enlèvement sélectif de la partie exposée de la couche diélectrique ONO en 15 utilisant les premiers éléments d'espacement isolants comme masque de gravure, enlever sélectivement les premiers éléments d'espacement isolants, exposer une partie de la couche de nitrure de silicium en enlevant sélectivement la couche d'oxyde de silicium supérieure d'une partie de la 20 couche diélectrique ONO séparée qui est exposée par l'enlèvement des premiers éléments d'espacement isolants, former une couche diélectrique de grille sur la surface qui est exposée par la séparation de la couche diélectrique ONO, la couche diélectrique de grille s'étendant sur la 25 couche de nitrure de silicium et sur la couche tampon, former une couche conductrice sur la couche diélectrique de grille pour remplir un interstice entre les parois internes de la tranchée, enlever une partie de la couche diélectrique de grille qui est exposée par la couche 30 conductrice, enlever la couche tampon en utilisant la couche conductrice comme masque de gravure, et former un motif des couches diélectriques ONO séparées en deux par enlèvement sélectif d'une partie de la couche diélectrique ONO qui est exposée par l'enlèvement de la couche tampon, 35 en utilisant la couche conductrice comme masque de gravure. Conformément à une caractéristique de la présente invention, les premiers éléments d'espacement sont de préférence des couches sacrificielles formées d'un matériau isolant autre que celui de la couche tampon ou d'un matériau de résine photosensible. Conformément à encore un autre caractéristique de la présente invention, le procédé de fabrication d'une mémoire SONOS comprend en outre les étapes consistant à former une première couche de diffusion en implantant des ions 10 d'impureté dans une partie du substrat extérieure à la tranchée qui est exposée par la formation d'un motif des couches diélectriques ONO séparées en deux, former des seconds éléments d'espacement sur les parois latérales exposées des couches diélectriques ONO séparées en deux et 15 mises sous forme de motif, les seconds éléments d'espacement isolants s'étendant sur une paroi latérale exposée de la couche diélectrique de grille entourant la première couche conductrice, et former une seconde couche de diffusion par implantation d'ions d'impureté dans la 20 première couche de diffusion en utilisant les seconds éléments d'espacement isolants comme masque d'implantation d'ions. Conformément à encore une autre caractéristique de la présente invention, la couche diélectrique de grille est 25 de préférence formée d'oxyde de silicium en utilisant des techniques d'oxydation thermique ou de dépôt chimique en phase vapeur. Conformément à encore une autre caractéristique de la présente invention, la couche conductrice est de 30 préférence formée de silicium conducteur. Conformément à encore une autre caractéristique de la présente invention, un traitement de formation de la couche conductrice comprend les étapes consistant à déposer la couche conductrice sur la couche diélectrique de grille 35 pour remplir entièrement un interstice entre les parois internes de la tranchée, et exposer une partie de la couche diélectrique de grille qui s'étend sur la couche tampon par gravure de la couche conductrice en utilisant un traitement de gravure en retrait ou un polissage chimico-mécanique, ou les deux. Conformément à encore un autre mode de réalisation de la présente invention, celle-ci fournit un procédé de fabrication d'une mémoire SONOS comprenant les étapes consistant à former une première couche tampon sur un substrat, former une seconde couche tampon sur la première 10 couche tampon, la seconde couche tampon ayant une sélectivité à la gravure par rapport à la première couche tampon et incluant une tranchée exposant une partie de la surface de la première couche tampon, enlever la partie de la première couche tampon sur une partie de fond de la 15 tranchée jusqu'à ce que le substrat sous-jacent soit exposé, former une couche diélectrique d'oxyde de silicium-nitrure de silicium-oxyde de silicium (ONO) sur la surface exposée du substrat et des parois internes de la tranchée, former des premiers éléments d'espacement 20 conducteurs sur la couche diélectrique ONO formée sur les parois internes de la tranchée, séparer la couche diélectrique ONO en deux parties par enlèvement sélectif de la couche diélectrique ONO en utilisant les premiers éléments d'espacement conducteurs comme masque de gravure 25 jusqu'à ce que le substrat sous-jacent soit exposé, former une couche diélectrique de grille sur le substrat exposé résultant de la séparation de la couche diélectrique ONO, la couche diélectrique de grille s'étendant sur des parois latérales exposées des premiers éléments d'espacement 30 conducteurs et sur la surface supérieure de la seconde couche tampon, former une seconde couche conductrice sur la couche diélectrique de grille pour remplir un interstice entre les deux parois latérales de la tranchée, enlever la couche diélectrique de grille exposée par la seconde couche 35 conductrice, enlever la seconde couche tampon en utilisant les premiers éléments d'espacement conducteurs comme masque de gravure, et former un motif de la couche diélectrique séparée en deux par enlèvement sélectif d'une partie de la couche diélectrique qui est exposée par l'enlèvement dela couche tampon, en utilisant les premiers éléments d'espacement conducteurs comme masque de gravure. Conformément à une caractéristique de la présente invention, un traitement de formation de la seconde couche conductrice comprend les étapes consistant à déposer la seconde couche conductrice sur la couche diélectrique de 10 grille pour remplir entièrement un interstice entre des parois internes de la tranchée, et à exposer une partie de la couche diélectrique de grille qui s'étend sur la seconde couche tampon, par gravure de la seconde couche conductrice en utilisant un traitement de gravure en retrait ou un 15 polissage chimico-mécanique, ou les deux. Conformément à une autre caractéristique de la présente invention, la gravure de la seconde couche conductrice s'effectue de préférence jusqu'à ce qu'une surface supérieure de la seconde couche conductrice se 20 trouve à un niveau inférieur à une surface supérieure des premiers éléments d'espacement conducteurs. Conformément à encore une autre caractéristique de la présente invention, le procédé de fabrication d'une mémoire SONOS comprend en outre les étapes consistant à 25 former une première couche de diffusion en implantant des ions d'impureté dans une partie du substrat qui est exposée par la formation d'un motif de la couche diélectrique ONO, former des seconds éléments d'espacement isolants sur des parois latérales exposées de la couche diélectrique ONO 30 mise sous forme de motif, les seconds éléments d'espacement isolants s'étendant sur une paroi latérale exposée de la couche d'oxyde supérieure de la couche diélectrique ONO entourant les premiers éléments d'espacement conducteurs, et former une seconde couche de diffusion en implantant des 35 ions d'impureté dans la première couche de diffusion en utilisant les seconds éléments d'espacement isolants comme masque d'implantation d'ions. Conformément à encore une autre caractéristique de la présente invention, le procédé de fabrication d'une 5 mémoire SONOS comprend en outre l'étape consistant à effectuer un traitement de siliciuration pour former sélectivement une première couche de siliciure sur les premiers éléments d'espacement conducteurs et sur la seconde couche conductrice pour connecter les premiers 10 éléments d'espacement conducteurs à la seconde couche conductrice et former sélectivement une seconde couche de siliciure sur la seconde couche de diffusion. Conformément à la présente invention, même si la largeur de trait d'une grille de mémoire est réduite à 15 0,10 Mtm ou moins, on peut fabriquer une mémoire SONOS ayant des caractéristiques de fonctionnement sur 2 bits stables. Les caractéristiques et avantages de la présente invention mentionnés cidessus, ainsi que d'autres, ressortiront de la description détaillée de modes de 20 réalisation préférés de celle-ci en référence aux dessins annexés, dans lesquels: la figure 1 représente un schéma illustrant une vue en coupe transversale d'une cellule mémoire SONOS type; la figure 2 représente un schéma illustrant les 25 opérations effectuées par un dispositif de mémoire à 2 bits typique; la figure 3A illustre un graphique de distribution des charges qui sont injectées dans une couche de nitrure de silicium après la programmation dans un dispositif SONOS 30 typique; la figure 3B illustre une caractéristique de rétention d'un dispositif SONOS typique, qui résulte de la redistribution des charges injectées au cours du temps (t) ; les figures 4A et 4B sont des graphiques illustrant une courbe de durée de vie d'un dispositif SONOS typique; les figures 5A à 5K représentent des vues en coupe transversale schématiques illustrant une mémoire SONOS de type ONO double conforme à un premier mode de réalisation de la présente invention; les figures 6A à 6J représentent des vues en coupe transversale schématiques illustrant une mémoire SONOS de type ONO double conforme à un second mode de réalisation de la présente invention; les figures 7A à 7K représentent des vues en coupe transversale schématiques illustrant une mémoire SONOS de type ONO double 10 conformément à un troisième mode de réalisation de la présente invention; les figures 8A à 8J représentent des vues en coupe transversale schématiques illustrant une mémoire SONOS de type ONO double conformément à un quatrième mode de réalisation de la présente invention; et les figures 9A et 9B illustrent des distributions de charge lorsqu'on 15 utilise un modèle de simulation, qui expliquent les avantages de la mémoire SONOS de type ONO double des modes de réalisation de la présente invention. La présente invention va maintenant être décrite de façon plus détaillée en référence aux dessins annexés dans lesquels des modes de 20 réalisation préférés de l'invention sont illustrés. L'invention peut cependant être mise en oeuvre sous différentes formes et ne doit pas être considérée comme étant limitée aux modes de réalisation indiqués ici. Au contraire, ces modes de réalisation sont fournis pour détailler davantage et pour rendre plus complète la présente description et permettront aux spécialistes de la technique de mieux 25 comprendre le cadre de l'invention. Dans les dessins, l'épaisseur des couches et des régions est exagérée pour plus de clarté. On notera également que lorsqu'une couche est désignée comme étant "sur" une autre couche ou un substrat, elle peut être directement sur l'autre couche ou le substrat, ou des couches intermédiaires peuvent également être présentes. En 5 outre, on notera que lorsqu'une couche est désignée comme étant "sous" une autre couche, elle peut être directement sous celle-ci, mais une ou plusieurs couches intermédiaires peuvent également être présentes. En outre, on notera que lorsqu'une couche est désignée comme étant "entre" deux 10 couches, il peut s'agir de la seule couche située entre les deux couches, ou bien une ou plusieurs couches intermédiaires peuvent également être présentes. Des références numériques identiques désignent dans la totalité du document des éléments identiques. La couche de nitrure présente dans les couches diélectriques ONO a pour but de piéger les charges. Ces couches de piégeage de charges comportent des sites de piégeage de charges qui présentent une bonne aptitude au piégeage tant vis-à-vis des électrons que des trous. Bien 20 que les exemples de réalisation de la présente invention soient décrits ci-après en utilisant en tant que couches de piégeage de charges la couche de nitrure, par exemple la couche de nitrure de silicium, on peut utiliser tout autre matériau isolant ayant une propriété de piégeage de charges 25 en tant que couche de piégeage de charges, ces autres matériaux entrant également dans le cadre de l'invention. Par exemple, on peut également utiliser une couche d'oxyde ayant des défauts, une couche d'A1203, etc., en tant que couche de piégeage de charges. Ces aspects et d'autres encore de l'invention seront expliqués plus en détail, à titre d'exemple avec référence aux dessins annexés, dans lesquels des modes de réalisation préférés sont illustrés. Conformément aux modes de réalisation de 35 l'invention, dans le régime inférieur à 100 nm, une mémoire SONOS à 2 bits utilisant une injection CHEI comporte deux parties constituées de couches diélectriques ONO disposées sous une grille, celles-ci étant physiquement séparées l'une de l'autre afin d'ajuster de manière appropriée la dispersion d'électrons ou de trous générés au cours de 5 cycles répétés de programmation et d'effacement. Par conséquent, an ajustant de façon appropriée l'épaisseur d'une couche d'oxyde de grille formée sur une partie d'un substrat entre les couches diélectriques ONO séparées en deux, on peut minimiser le phénomène de canal court. Par ailleurs, les modes de réalisation de la présente invention fournissent une série de procédés de traitement pour la fabrication d'une mémoire SONOS à 2 bits de nouvelle génération par un traitement d'autoalignement inverse utilisant des éléments d'espacement. Cela permet 15 non seulement de résoudre le problème d'erreur d'alignement se produisant entre une grille et une couche diélectrique ONO, qui s'aggrave encore du fait de la diminution de la largeur de trait de la grille, mais également celui de la limitation de la largeur de trait minimale exigée pour la 20 photolithographie. Par ailleurs, une couche diélectrique ONO devant être disposée sous une grille peut être séparée en deux parties pour former une structure précisément symétrique. Les modes de réalisation de la présente invention 25 peuvent être classés en deux groupes en fonction des types de structures. Le premier groupe correspond à une structure à une seule grille dans laquelle, bien que la dimension totale de la grille reste identique à celle d'une structure classique, la couche diélectrique ONO est séparée en deux 30 parties au lieu d'être une couche diélectrique ONO unique dans le cadre de la structure classique. Le second groupe correspond au cas d'une structure à grille triple dans laquelle la largeur de trait et la dimension totale de la grille sont identiques à celles du dispositif SONOS à une 35 seule grille. La structure à grille triple comprend deux grilles disposées sur des couches diélectriques ONO séparées en deux et une troisième grille (intermédiaire) formée sur une couche d'oxyde de silicium disposée entre les couches diélectriques ONO séparées en deux. Dans la structure à grille triple, des niveaux de tension différents peuvent être appliqués aux trois grilles. Mode de réalisation 1: dispositif SONOS du type ONO double à une seule grille Les figures 5A à 5K sont des vues en coupe transversale schématiques illustrant une mémoire SONOS du 10 type ONO double conformément à un premier mode de réalisation de la présente invention. En se référant à la figure 5A, en tant que matériau de départ pour la fabrication d'une mémoire SONOS, on prépare un substrat de type p. Par exemple, comme illustré 15 sur la figure 5A, on prépare un substrat de silicium (120) sur isolant (110) (SOI) . Le substrat SOI présente ici une conductivité de type p et est utilisé comme substrat de type p. Cependant, un substrat de silicium massif typique peut être utilisé à la place du substrat de SOI. Après 20 cela, une région de champ est formée par une technique d'isolation de dispositif sur la couche de silicium 120 afin de définir une région active. La technique d'isolation de dispositif peut par exemple être une isolation par tranchée peu profonde, une isolation par tranchée peu 25 profonde auto-alignée, ou une technique LOCOS. En se référant à la figure 5B, une couche diélectrique 500 d'oxydesilicium-oxyde (ONO) est formée sur une région de canal de Si de la couche de silicium 120. La couche diélectrique ONO 500 peut être formée par un 30 procédé connu et comprend en substance une couche d'oxyde de silicium 500a, une couche de nitrure de silicium 500b, et une couche d'oxyde de silicium 500c, qui sont empilées séquentiellement. Chacune des couches d'oxyde de silicium 500a et 500c peut être formée d'une couche d'oxyde 35 thermique, d'une couche de dépôt chimique en phase vapeur (CVD), ou d'une combinaison de celles-ci. Après cela, les couches d'oxyde de silicium 500a et 500c peuvent être traitées thermiquement afin d'obtenir une structure finale dense et stable. Le traitement thermique peut ici être effectué à une température d'environ 7000C à 11000C. Une couche tampon 600 peut être formée sur la totalité de la surface de la couche diélectrique ONO 500. Après cela, la couche tampon 600 est mise sous forme d'un motif par utilisation de traitements de photolithographie et de gravure afin de former une tranchée 601 qui expose 10 une partie supérieure oblongue de la couche diélectrique ONO 500, dans la couche tampon 600. Le traitement de gravure peut être un traitement de gravure isotrope ou un traitement de gravure anisotrope. La couche tampon 600 est utilisée pour séparer 15 physiquement la couche diélectrique ONO 500 du dispositif SONOS en deux parties qui seront ultérieurement à nouveau sélectivement enlevées. Par conséquent, pour qu'elle puisse être utilisée comme couche sacrificielle appropriée, il est préférable que la couche tampon 600 soit formée d'un 20 matériau isolant ayant une sélectivité suffisante à la gravure par rapport à la couche diélectrique ONO 500. En se référant à la figure 5C, des premiers éléments d'espacement conducteurs 700 sont formés sur les parois internes de la tranchée 601. Pour former les premiers 25 éléments d'espacement conducteurs 700, un matériau conducteur est déposé sur une épaisseur prédéterminée puis est soumis à une gravure anisotrope par un traitement de gravure en retrait. Le matériau conducteur destiné aux premiers éléments conducteurs 700 est par exemple un 30 polysilicium conducteur ou un silicium amorphe conducteur, ceux-ci étant souvent utilisés comme grille dans un dispositif SONOS. Pour conférer une certaine conductivité au polysilicium ou au silicium amorphe, on peut en outre mettre en oeuvre un traitement d'implantation d'ions ou on 35 peut effectuer un dopage in situ pendant le traitement de dépôt. En se référant à la figure 5D, une partie de la couche diélectrique ONO 500 qui est encore exposée après la formation des premiers éléments d'espacement conducteurs 700, est enlevée en utilisant les premiers éléments 5 d'espacement conducteurs 700 comme masque de gravure. Il est préférable d'utiliser un traitement de gravure anisotrope pour réguler avec précision la largeur de trait de la partie enlevée. La largeur de trait de la partie gravée est déterminée par la largeur de trait de la 10 tranchée 601 et par la largeur de trait des premiers éléments d'espacement conducteurs 700. Le traitement de gravure permet d'exposer la couche de silicium 120 du substrat SOI. Il en résulte qu'une partie centrale de la couche diélectrique ONO 500 est enlevée afin de séparer 15 ainsi la couche diélectrique ONO 500 en deux parties. En se référant à la figure 5E, une couche diélectrique de grille 800 est formée sur la couche de silicium 120 et la structure obtenue est représentée sur la figure 5D. A titre d'exemple, la couche diélectrique de 20 grille 800 peut être formée d'oxyde de silicium par oxydation thermique ou dépôt chimique en phase vapeur. La couche diélectrique de grille 800 est formée le long du profil des premiers éléments d'espacement conducteurs 700 de façon qu'une partie concave 801 soit formée entre les 25 premiers éléments d'espacement conducteurs 700. On peut en substance utiliser la couche diélectrique de grille 800 en tant que couche d'oxyde de grille entre les couches diélectriques ONO séparées en deux. Par ailleurs, en ajustant l'épaisseur de la couche diélectrique de grille 30 800, on peut réduire l'effet de canal court dans le dispositif SONOS. En se référant à la figure 5F, une seconde couche conductrice (non représentée) est formée sur la couche diélectrique de grille 800 en recouvrant la totalité du 35 substrat afin de remplir la partie concave 801, c'est-à-dire l'interstice entre les premiers éléments conducteurs 700. La seconde couche conductrice peut être formée de divers matériaux conducteurs, par exemple de polysilicium conducteur ou de silicium amorphe. Pour doter le polysilicium ou le silicium amorphe de conductivité, on 5 peut en outre effectuer un traitement d'implantation d'ions ou un dopage in situ pendant le traitement de dépôt. Après cela, la seconde couche conductrice est gravée par un traitement de gravure en retrait afin de former une seconde couche conductrice 900, comme illustré sur la figure 5F, la 10 surface supérieure de celle-ci étant à un niveau inférieur à la surface supérieure des premiers éléments d'espacement conducteurs 700 et étant limitée à l'intérieur de la tranchée 601. Le traitement de gravure en retrait peut utiliser un traitement de gravure anisotrope ou un 15 traitement CMP, ou les deux. Ce traitement de gravure en retrait expose également la couche diélectrique de grille 800 sur chaque côté de la seconde couche conductrice 900. En se référant à la figure 5G, une partie de la couche diélectrique de grille 800 qui est exposée par la 20 seconde couche conductrice 900, est sélectivement enlevée pour exposer la surface supérieure des premiers éléments d'espacement conducteurs 700 et la surface supérieure de la couche tampon (600 sur la figure 5F) . Le traitement de gravure peut ici être un premier traitement de gravure 25 humide. Après cela, la couche tampon 600, exposée par l'enlèvement sélectif d'une partie de la couche diélectrique de grille 800, est également sélectivement enlevée jusqu'à ce que la surface supérieure de la couche diélectrique ONO 500 soit exposée. Pour assurer un 30 enlèvement sélectif, la couche tampon 600 est de préférence formée d'un matériau ayant une sélectivité suffisante à la gravure par rapport aux premiers éléments d'espacement conducteurs 700 et à la seconde couche conductrice 900. Par exemple, ce traitement de gravure peut être un second 35 traitement de gravure humide qui est différent du premier traitement de gravure humide. Par conséquent, une partie de la couche diélectrique ONO 500 qui est adjacente aux premiers éléments d'espacement conducteurs 700 est exposée. En se référant à la figure 5H, la partie de la couche diélectrique ONO 500 qui est exposée par les 5 premiers éléments d'espacement conducteurs 700, est sélectivement enlevée en utilisant les premiers éléments d'espacement conducteurs 700 et la seconde couche conductrice 900 comme masque de gravure. Par conséquent, des couches diélectriques ONO doubles 500 du dispositif 10 SONOS sont mises sous forme de motif. Ces couches diélectriques ONO doubles 500 forment une structure symétrique par un traitement d'auto-alignement inverse utilisant les premiers éléments d'espacement conducteurs 700 et la couche tampon 600. Comme la couche diélectrique 15 de grille 800 est positionnée entre les couches diélectriques ONO doubles 500, la couche diélectrique ONO 500 est physiquement séparée en deux parties. En se référant à la figure 5I, des ions d'impureté sont implantés dans la couche de silicium 120 du substrat 20 SOI qui est exposé par la réalisation du motif des couches diélectriques ONO doubles 500 afin de former une première couche de diffusion 121. Lorsque la couche de silicium 120 est un substrat de type p. la première couche de diffusion 121 peut être formée d'ions d'impureté de type n, et 25 lorsque la couche de silicium 120 est un substrat de type n, la première couche de diffusion 121 peut être formée d'ions d'impureté de type p. En se référant à la figure 5J, des seconds éléments d'espacement isolants 750 sont formés sur les parois 30 latérales exposées des premiers éléments d'espacement conducteurs 700. Les seconds éléments d'espacement isolants 750 sont formés d'un matériau isolant tel que du nitrure de silicium ou de l'oxyde de silicium, en utilisant une oxydation thermique ou un dépôt chimique en phase vapeur 35 suivi d'un traitement de gravure anisotrope. Des ions d'impureté sont implantés dans la première couche de diffusion 121 exposée (formée précédemment dans la couche de silicium 120, comme illustré sur la figure 5I) en utilisant les seconds éléments d'espacement isolants 750 comme masque d'implantation d'ions, afin de former ainsi 5 une seconde couche de diffusion 125. La première couche de diffusion 121 et la seconde couche de diffusion 125 jouent ensemble le rôle d'une source et d'un drain d'une cellule mémoire de type SONOS. En se référant à la figure 5K, une première couche 10 de siliciure 910 est formée de façon à connecter électriquement les premiers éléments d'espacement conducteurs 700 et la seconde couche conductrice 900, et une seconde couche de siliciure 920 est formée afin d'être électriquement connectée à la première couche de diffusion 15 121 par l'intermédiaire de la seconde couche de diffusion 125. Si les premiers éléments d'espacement conducteurs 700 et la seconde couche conductrice 900 sont de préférence formées de polysilicium conducteur, la première couche de siliciure 910 et la seconde couche de siliciure 920 sont 20 sélectivement formées par siliciuration. Après cela, des traitements ultérieurs peuvent être effectués après un procédé classique de fabrication d'un dispositif semiconducteur. Par conséquent, les traitements décrits ci-dessus 25 conduisent à la formation de couches diélectriques ONO doubles 500 séparées en deux et symétriques, comme illustré sur la figure 5K. Par conséquent, la dispersion d'électrons et de trous, qui sont générés pendant la programmation et l'effacement, peut être ajustée de façon appropriée. Par 30 ailleurs, la couche diélectrique de grille 800 qui est formée entre les couches diélectriques ONO 500 séparées en deux peut jouer le rôle de couche d'oxyde de grille de la seconde couche conductrice 900. L'épaisseur de la couche diélectrique de grille 800 peut ici être ajustée 35 indépendamment de l'épaisseur de la couche diélectrique ONO 500. Par conséquent, comme l'épaisseur de la couche diélectrique de grille 800 ou de la couche d'oxyde de grille peut être ajustée de façon appropriée, on peut réduire le phénomène de canal court. En outre, dans le premier mode de réalisation décrit 5 en référence aux figures 5A à 5K, un traitement d'autoalignement inverse est utilisé afin de remédier aux limitations photolithographiques de la largeur de trait minimum. Par conséquent, les couches diélectriques ONO doubles symétriques 500 peuvent être formées efficacement. 10 Mode de réalisation 2: dispositif SONOS de type ONO double à 3 grilles Le second mode de réalisation, contrairement au premier mode de réalisation, concerne un dispositif de mémoire SONOS du type à grille triple. Des références 15 numériques identiques dans les premier et second modes de réalisation représentent des éléments identiques. Les figures 6A à 6J sont des vues en coupe transversale schématiques illustrant une mémoire SONOS de type ONO double conforme au second mode de réalisation de 20 la présente invention. En se référant à la figure 6A, comme décrit en référence à la figure 5A, un substrat de silicium (120) sur isolant (110) est préparé en tant que matériau de départ pour fabriquer une mémoire SONOS. Après cela, comme décrit 25 en référence à la figure 5B, une couche diélectrique ONO 500 destinée à une mémoire est formée sur une région de canal Si de la couche de silicium 120. Une première couche conductrice 550 est formée sur la couche diélectrique ONO 500. La première couche 30 conductrice 550 peut être formée de divers matériaux conducteurs, par exemple de polysilicium conducteur ou de silicium amorphe. Comme décrit en référence à la figure 5B, une couche tampon 600 est formée sur la totalité de la surface de la première couche conductrice 550. Après cela, 35 la couche tampon 600 est mise sous forme d'un motif par des traitements photolithographiques et de gravure afin de former une tranchée 601 qui expose une partie oblongue de la surface supérieure de la première couche conductrice 550, dans la couche tampon 600. En se référant à la figure 6B, des premiers éléments 5 d'espacement isolants 710 sont formés sur la paroi interne de la tranchée 601. Les premiers éléments d'espacement isolants sont de préférence formés d'un matériau isolant qui est différent de celui de la couche tampon 600 et présente une sélectivité suffisante à la gravure par 10 rapport à la couche tampon 600. Pour former les premiers éléments d'espacement isolants 710, un matériau isolant est déposé sur une épaisseur prédéterminée puis est soumis à une gravure anisotrope par un traitement de gravure en retrait. En se référant à la figure 6C, une partie de la première couche conductrice 550 qui est exposée par les premiers éléments d'espacement isolants 710, puis une partie de la couche diélectrique ONO 500, qui se trouve initialement sous la première couche conductrice 550, sont 20 enlevées en utilisant les premiers éléments d'espacement isolants 710 comme masque de gravure. Il est préférable qu'un traitement de gravure anisotrope soit utilisé pour réguler avec précision la largeur de trait des parties enlevées. La largeur de trait de la partie gravée est 25 déterminée par la largeur de trait de la tranchée 601 et par la largeur de trait des premiers éléments d'espacement isolants 710. Le traitement de gravure permet d'exposer la couche de silicium 120 du substrat SOI. En se référant à la figure 6D, comme cela est 30 également décrit en référence à la figure 5E, une couche diélectrique de grille 800 est formée sur la couche de silicium 120 afin qu'une partie concave 801 soit formée entre les premiers éléments d'espacement isolants 710. En se référant à la figure 6E, comme cela est 35 également décrit en référence à la figure 5F, une seconde couche conductrice est formée (non représentée) sur la totalité de la couche diélectrique de grille 800 afin de remplir la partie concave 801, c'est-à-dire un interstice entre les premiers éléments d'espacement isolants 710. La seconde couche conductrice est de préférence formée de 5 silicium conducteur. Après cela, la seconde couche conductrice est gravée par utilisation d'un traitement de gravure en retrait afin de former la seconde couche conductrice 900 représentée sur la figure 5F. La gravure est effectuée jusqu'à ce que la surface supérieure de la 10 seconde couche conductrice 900 soit à un niveau inférieur à la surface supérieure des premiers éléments d'espacement isolants 710. Cette étape de gravure expose également la couche diélectrique de grille 800 de chaque côté de la seconde couche conductrice 900. Le traitement de gravure en 15 retrait peut utiliser un traitement de gravure anisotrope ou un traitement CMP, ou les deux. En se référant à la figure 6F, une couche isolante de recouvrement 950 est formée sur la seconde couche conductrice 900 et est connectée à la couche diélectrique 20 de grille 800 exposée. Lorsque la seconde couche conductrice 900 est de préférence formée de polysilicium conducteur, la couche isolante de recouvrement 950 peut alors être formée en oxydant la surface supérieure de la seconde couche conductrice 900 jusqu'à une profondeur 25 prédéterminée. En se référant à la figure 6G, une partie de la couche diélectrique de grille 800 qui est exposée de chaque côté de la couche isolante de recouvrement 950, est sélectivement enlevée pour exposer la surface supérieure 30 des premiers éléments d'espacement isolants 710 et la surface supérieure de la couche tampon (600 sur la figure 6F). Le traitement de gravure peut ici être un premier traitement de gravure humide. Après cela, la couche tampon 600 qui est exposée par les premiers éléments d'espacement 35 710 après l'enlèvement sélectif d'une partie de la couche diélectrique de grille 800, est également sélectivement enlevée jusqu'à ce que la surface supérieure de la première couche conductrice 550 soit exposée. La couche tampon 600 est ici de préférence enlevée en ayant une sélectivité suffisante à la gravure par rapport aux premiers éléments 5 d'espacement isolants 710 et à la couche isolante de recouvrement 950. Par exemple, ce traitement de gravure peut être un second traitement de gravure humide qui est différent du premier traitement de gravure humide. En se référant à la figure 6H, la partie de la 10 première coucheconductrice 550 qui est exposée par les premiers éléments d'espacement isolants 710 est sélectivement enlevée en utilisant les premiers éléments d'espacement isolants 710 comme masque de gravure. Par conséquent, un motif de la première couche conductrice 550 15 est formé, et les parties mises sous forme de motif de la première couche conductrice 550 deviennent une première grille 551 et une seconde grille 553. Une partie de la couche diélectrique ONO 500 qui est exposée de façon adjacente à la première grille 551 et à la 20 seconde grille 553 est ensuite sélectivement enlevée. Par conséquent, comme cela est également décrit en référence à la figure 5H, un motif des couches diélectriques ONO doubles 500 du dispositif SONOS est formé. Après cela, comme on l'a également décrit en référence à la figure 5I, 25 des ions d'impureté sont implantés dans la couche de silicium 120 du substrat de SOI qui est exposé par formation du motif des couches diélectriques ONO doubles 500, afin de former une première couche de diffusion 121. En se référant à la figure 6I, des seconds éléments 30 d'espacement isolants 750 sont formés sur les parois latérales exposées des premiers éléments d'espacement isolants 710, des parois latérales des première et seconde grilles 551 et 553 et des couches diélectriques ONO doubles 500 sous-jacentes. Pour former les seconds éléments 35 d'espacement isolants 750, un matériau isolant est déposé puis soumis à une gravure au moyen d'un traitement de gravure anisotrope. Des ions d'impureté sont implantés dans la couche de silicium exposée 120, formant ainsi une seconde couche de diffusion 125. Après cela, la couche isolante de recouvrement (950 sur la figure 6H), qui peut 5 rester sur la seconde couche conductrice 900, est sélectivement enlevée jusqu'à ce que la surface supérieure de la seconde couche conductrice 900 soit exposée. La seconde couche conductrice 900 devient une troisième grille indépendante de la première grille 551 et de la seconde 10 grille 553. En se référant à la figure 6J, une troisième couche de siliciure 950 est formée de façon à être électriquement connectée à la seconde couche conductrice 900, et une seconde couche de siliciure 920 est formée de façon à être 15 électriquement connectée à la première couche de diffusion 121 à travers la seconde couche de diffusion 125. Si la seconde couche conductrice 900 est de préférence formée de polysilicium conducteur, la troisième couche de siliciure 950 et la seconde couche de siliciure 920 sont 20 sélectivement formées par siliciuration. Après cela, des traitements suivants peuvent être effectués après un procédé typique de fabrication d'un dispositif semiconducteur. Par conséquent, dans le second mode de réalisation 25 de la présente invention, en utilisant les traitements décrits ci-dessus en référence aux figures 6A à 6J, on forme des couches diélectriques ONO doubles 500 séparées en deux et symétriques ainsi que 3 grilles indépendantes. Mode de réalisation 3: exemple de dispositif SONOS de type 30 ONO double à une seule grille Le troisième mode de réalisation de la présente invention, contrairement au premier mode de réalisation, concerne une mémoire SONOS transformée à une seule grille. Des références numériques identiques à celles des premier 35 et second modes de réalisation représentent ici les mêmes éléments. Les figures 'A à 7K représentent des vues en coupe transversale schématiques illustrant une mémoire SONOS de type ONO double conforme au troisième mode de réalisation de la présente invention. En se référant à la figure 7A, comme décrit en référence à la figure 5A, un substrat de silicium (120) sur isolant (110) est préparé en tant que matériau de départ pour fabriquer une mémoire SONOS. Une première couche tampon 630 et une seconde couche tampon 600 sont ensuite 10 formées. Comme cela a également été décrit en référence à la figure 5B, la seconde couche tampon 600 est utilisée en tant que couche sacrificielle pendant la formation du motif d'une couche diélectrique ONO suivante. La première couche tampon 630 est utilisée pour éviter un endommagement par 15 gravure de la couche de silicium 120 pendant la formation du motif ou l'enlèvement de la seconde couche tampon 600. La seconde couche tampon 600 peut jouer le rôle de couche de plage de connexion ou de couche d'arrêt de la gravure. Par conséquent, la première couche tampon 630 peut être 20 formée d'un matériau isolant qui est différent de celui de la seconde couche tampon 600 et présente une sélectivité à la gravure par rapport à la seconde couche tampon 600. Après cela, comme cela est également décrit en référence à la figure 5B, la seconde couche tampon 600 est 25 mise sous forme d'un motif par un traitement de gravure anisotrope afin de former ainsi une tranchée 601. En se référant à la figure 7B, une partie de la première couche tampon (630 sur la figure 7A) qui peut rester au fond de la tranchée 601, est enlevée en utilisant 30 un traitement de gravure humide jusqu'à ce que la surface supérieure de la couche de silicium 120 soit exposée. Après cela, une couche diélectrique ONO 500 destinée à une mémoire est empilée sur une région de canal de Si de la couche de silicium 120 et sur les parois latérales de la 35 tranchée 601 de la seconde couche tampon 600. La couche diélectrique ONO 500 peut ici être formée par un procédé connu. Plus précisément, comme cela a également été décrit en référence à la figure 5B, chacune des couches d'oxyde de silicium 500a et 500c peut être formée d'une couche d'oxydation thermique ou d'une couche de dépôt chimique en 5 phase vapeur. La couche d'oxyde 500a représentée sur les figures 7B-7K est formée par une étape d'oxydation thermique. C'est pour cette raison que la couche d'oxyde 500a n'est pas formée sur les parois latérales de la tranchée 601 dans la seconde couche tampon 600, qui peut 10 être une couche de nitrure. La couche de nitrure 500b et la couche d'oxyde 500c peuvent être formées par un traitement CVD, ce qui conduit à la présence de ces deux couches sur les parois latérales de la tranchée 601. En se référant à la figure 7C, comme cela est 15 également décrit en référence à la figure 5C, les premiers éléments d'espacement conducteurs 700 sont formés sur la couche diélectrique ONO 500 formée sur les parois internes de la tranchée 601. Les premiers éléments d'espacement conducteurs peuvent être formés de silicium conducteur. En se référant à la figure 7D, une partie de la couche diélectrique ONO 500 qui est exposée par les premiers éléments d'espacement conducteurs 700, est sélectivement enlevée en utilisant les premiers éléments d'espacement conducteurs comme masque de gravure. Comme 25 décrit en référence à la figure 5D, un traitement de gravure anisotrope est de préférence utilisé. Par conséquent, une couche de silicium 120 du substrat de SOI est exposée. Le traitement de gravure anisotrope enlève également des couches diélectriques ONO formées sur une 30 surface supérieure de la seconde couche tampon 600 en exposant la surface supérieure de la seconde couche tampon 600. En se référant à la figure 7E, comme cela est également décrit en référence à la figure 5E, une couche 35 diélectrique de grille 800 est formée sur la couche de silicium exposée 120 de façon à former une partie concave 801 entre les premiers éléments d'espacement conducteurs 700. La couche diélectrique de grille 800 peut ici se prolonger sur la seconde couche tampon 600 qui est exposée pendant le traitement de gravure, comme décrit en référence 5 à la figure 7D. La couche diélectrique de grille est formée d'oxyde de silicium par oxydation thermique ou par dépôt chimique en phase vapeur (CVD). En se référant à la figure 7F, comme décrit en référence à la figure 5F, une seconde couche conductrice 10 900 est formée sur la couche diélectrique de grille 800 pour remplir la partie concave 801, c'est-àdire un interstice entre les premiers éléments d'espacement conducteurs 700. La surface supérieure de la seconde couche conductrice 900 est formée à un niveau inférieur à la 15 surface supérieure des premiers éléments d'espacement conducteurs 700, en utilisant le même mode opératoire que celui décrit en référence à la figure 5F. La seconde couche conductrice peut être formée de silicium conducteur. En se référant à la figure 7G, comme décrit en 20 référence à la figure 5G, une partie de la couche diélectrique de grille 800 qui est exposée par la seconde couche conductrice 900, est sélectivement enlevée par un premier traitement de gravure humide pour exposer la surface supérieure des premiers éléments d'espacement 25 conducteurs 700 et la surface supérieure de la seconde couche tampon (600 sur la figure 7F) . Après cela, comme décrit également en référence à la figure 5G, la seconde couche tampon 600 qui est exposée par la gravure sélective de la couche diélectrique de grille 800, est sélectivement 30 enlevée par un second traitement de gravure humide. Dans ce cas, si la seconde couche tampon 600 est de préférence formée d'un matériau isolant qui est semblable à la couche de nitrure de silicium 500b de la couche diélectrique ONO 500, par exemple du nitrure de silicium, pendant que la 35 seconde couche tampon 600 est enlevée, une partie de la couche de nitrure de silicium 500b exposée de la couche diélectrique ONO 500 peut également être enlevée. Néanmoins, une partie de la couche diélectrique ONO qui vient au contact de la couche de silicium 120 et est utilisée comme couche diélectrique ONO de grille 500 5 importante dans le dispositif SONOS, peut être protégée par la couche d'oxyde de silicium supérieure 500c de la couche diélectrique ONO 500. En se référant à la figure 7H, une partie de la couche diélectrique ONO 500 qui est exposée par les 10 premiers éléments d'espacement conducteurs 700 (c'est-àdire une partie de la couche d'oxyde de silicium inférieure 500a et la partie restante de la première couche tampon 630) est sélectivement enlevée en utilisant les premiers éléments d'espacement conducteurs 700 et la seconde couche 15 conductrice 900 comme masque de gravure. Par conséquent, un motif est formé des couches diélectriques ONO doubles 500 du dispositif SONOS. Contrairement au premier mode de réalisation, même après la formation du motif de la couche diélectrique ONO 500, la couche d'oxyde de silicium 500c de 20 la couche diélectrique ONO 500 s'étend encore jusqu'aux parois latérales des premiers éléments d'espacement conducteurs 700. Néanmoins, la couche diélectrique ONO 500 sous forme de motif est utilisée en tant que couche diélectrique ONO importante du dispositif SONOS, comme dans 25 le premier mode de réalisation. En se référant à la figure 7I, comme cela a également été décrit en référence à la figure 5I, des ions d'impureté sont implantés dans la couche de silicium 120 du substrat de SOI qui est exposée par formation du motif des 30 couches diélectriques ONO doubles 500, afin de former une première couche de diffusion 121. En se référant à la figure 7J, comme cela est également décrit en référence à la figure 5J, des seconds éléments d'espacement isolants 750 sont formés sur la 35 couche d'oxyde de silicium supérieure 500c de la couche diélectrique ONO 500 qui s'étend jusqu'aux parois latérales des premiers éléments d'espacement conducteurs 700. Après cela, comme cela a également été décrit en référence à la figure 5J, des ions d'impureté sont implantés dans la couche de silicium exposée 120 en utilisant les seconds 5 éléments d'espacement isolants 750 comme masque d'implantation d'ions, afin de former ainsi une seconde couche de diffusion 125. En se référant à la figure 7K, comme cela a également été décrit en référence à la figure 5K, une 10 première couche de siliciure 910 est formée de façon à connecter électriquement les premiers éléments d'espacement conducteurs 700 à la seconde couche conductrice 900, et une seconde couche de siliciure 920 est formée et est électriquement connectée à la première couche de diffusion 15 121 à travers la seconde couche de diffusion 125. Après cela, des traitements ultérieurs peuvent suivre un procédé typique de fabrication d'un dispositif semiconducteur. Par conséquent, dans le troisième mode de 20 réalisation de la présente invention, en utilisant les traitements décrits ci-dessus en référence aux figures 7A à 7K, des couches diélectriques ONO doubles 500 séparées en deux et symétriques sont formées. Mode de réalisation 4: autre exemple de dispositif SONOS 25 de type double à une seule grille Le quatrième mode de réalisation de la présente invention, contrairement au premier mode de réalisation et au troisième mode de réalisation, concerne un autre exemple transformé d'un dispositif SONOS à une seule grille. Dans 30 les premier à quatrième modes de réalisation, des références numériques identiques désignent les mêmes éléments. Les figures 8A à 8J représentent des vues en coupe transversale schématiques illustrant une mémoire SONOS de 35 type ONO double conforme à un quatrième mode de réalisation de la présente invention. En se référant à la figure 8A, comme cela a également été décrit en référence à la figure 5A, un substrat de silicium (120) sur isolant (110) est préparé en tant que matériau de départ pour fabriquer une mémoire 5 SONOS. Après cela, comme cela a également été décrit en référence à la figure 5B, une couche diélectrique ONO 500 est formée, et une couche tampon 600 ayant une tranchée 601 est formée sur le substrat de SOI à l'endroit o est formée la couche diélectrique ONO 500. Des premiers éléments 10 d'espacement isolants 770 sont ensuite formés sur les parois internes de la tranchée 601. Dans ce cas, contrairement aux premiers éléments d'espacement conducteurs 700 représentés sur la figure 5C, les premiers éléments d'espacement isolants 770 peuvent être formés d'un 15 matériau isolant autre que celui de la couche tampon 600 ou d'un matériau de résine photosensible. Les premiers éléments d'espacement isolants 770 sont utilisés comme couche sacrificielle contrairement aux premiers éléments d'espacement isolants 710 du second mode de réalisation. En se référant à la figure 8B, comme cela a également été décrit en référence à la figure 5D, une partie de la couche diélectrique ONO 500 qui est exposée par les premiers éléments d'espacement isolants 770 est enlevée en utilisant les premiers éléments d'espacement 770 25 comme masque de gravure, afin de séparer la couche diélectrique ONO 500 en deux parties. En se référant à la figure 8C, les premiers éléments d'espacement isolants 770 sont enlevés. En se référant à la figure 8D, une partie de la 30 couche d'oxyde de silicium supérieure 500c qui est exposée par enlèvement des premiers éléments d'espacement isolants 770, est sélectivement enlevée en utilisant la couche tampon 600 comme masque de gravure, afin d'exposer une partie de la couche de nitrure de silicium 500b. En se référant à la figure 8B, comme cela a également été décrit en référence à la figure 5E, une 3 7 couche diélectrique de grille 800 est formée de façon à recouvrir la couche de silicium exposée 120, la couche de nitrure de silicium exposée et la couche tampon 600. Par exemple, la couche diélectrique de grille 800 peut être 5 formée d'oxyde de silicium par oxydation thermique ou par dépôt chimique en phase vapeur. En se référant à la figure 8F, une couche conductrice 930 est formée sur la couche diélectrique de grille 800 pour remplir un interstice dans la couche tampon 10 600. La couche conductrice peut être formée de divers matériaux conducteurs, comme le polysilicium conducteur. La couche conductrice 930 est formée par un dépôt de couverture suivi d'une gravure par un traitement de gravure en retrait ou un traitement CMP, ou les deux, afin que la 15 couche conductrice 930 soit limitée à l'intérieur de la tranchée 601. En se référant à la figure 8G, comme cela est également décrit en référence à la figure 5G, une partie de la couche électrique de grille 800 qui est exposée par la 20 couche conductrice 930 est sélectivement enlevée jusqu'à ce que la surface supérieure de la couche tampon (600 sur la figure 8F) soit exposée. Dans ce cas, un premier traitement de gravure humide est de préférence utilisé. Après cela, comme cela a également été décrit en référence à la figure 25 5G, la couche tampon exposée 600 est sélectivement enlevée par un second traitement de gravure humide, exposant ainsi la surface supérieure de la couche diélectrique ONO 500. En se référant à la figure 8H, une partie exposée de la couche diélectrique ONO 500 est sélectivement enlevée en 30 utilisant la couche conductrice 930 et la couche diélectrique de grille 800 comme masque de gravure. Par conséquent, un motif des couches diélectriques ONO 500' doubles du dispositif SONOS est formé. Les couches diélectriques ONO doubles 500' sont en substance composées 35 de nouveaux éléments, à savoir la partie restante 800a de la couche diélectrique de grille 800, et la couche d'oxyde de silicium inférieure 500a. En se référant à la figure 8I, comme cela est également décrit en référence à la figure 5I, des ions 5 d'impureté sont implantés dans la couche de silicium 120 du substrat de SOI 120 qui est exposée par la formation du motif des couches diélectriques doubles 500', en formant ainsi une première couche de diffusion 121. En se référant à la figure 8J, des seconds éléments 10 d'espacement isolants 750 sont formés sur les parois latérales exposées de la couche diélectrique de grille 800. Pour former les seconds éléments d'espacement isolants 750, on dépose par exemple une couche de nitrure de silicium puis on la grave en utilisant un traitement de gravure 15 anisotrope. Comme cela est également décrit en référence à la figure 5J, des ions d'impureté sont implantés dans la première couche de diffusion exposée 121 en utilisant les seconds éléments d'espacement isolants 750 et les couches situées à l'intérieur des éléments d'espacement comme 20 masque d'implantation d'ions, en formant ainsi une seconde couche de diffusion 125. Par conséquent, dans le quatrième mode de réalisation de la présente invention, comme décrit cidessus en référence aux figures 8A à 8J, une grille est 25 formée de la couche conductrice 930, et on forme une cellule SONOS comprenant des couches diélectriques ONO doubles 500' séparées en deux. Après cela, des traitements ultérieurs peuvent suivre un procédé typique de fabrication d'un dispositif 30 semiconducteur. Dans les modes de réalisation décrits ci-dessus, une mémoire SONOS à 2 bits utilisant une injection CHEI peut être fabriquée en séparant physiquement une couche diélectrique ONO disposée sous une grille au moyen 35 d'éléments d'espacement inverses. En séparant la couche diélectrique ONO en des parties jumelles, on peut ajuster de façon appropriée la dispersion d'électrons et de trous qui peuvent être obtenus du fait de la programmation et de l'effacement. De plus, comme l'épaisseur d'une couche diélectrique de grille qui est formée entre les couches 5 diélectriques ONO séparées en deux peut être ajustée de façon appropriée, on peut éviter le phénomène de canal court. Les figures 9A et 9B illustrent les distributions de charge obtenues en utilisant un modèle de simulation et 10 expliquent les avantages de la mémoire SONOS de type ONO double des modes de réalisation de la présente invention. Sur les deux figures 9A et 9B, on considère que la largeur de trait d'une grille est de 0,12 jim et qu'on applique respectivement 5V et 3V à la grille et au drain 15 (toutes les autres connexions sont ici reliées à la masse). Une programmation est ensuite effectuée par application d'une contrainte pendant 1 gs, et, dans cet état, le degré de dispersion des charges piégées est mesuré au moyen d'un modèle de simulation. La figure 9A illustre les résultats de mesure des couches diélectriques ONO séparées en deux (plus précisément, une couche ONO (de 400 A)/une couche O (de 400 A)/une couche ONO (de 400 A)) conformément aux modes de réalisation de la présente invention. Par ailleurs, la 25 figure 9B représente des résultats de mesure d'une structure classique dans laquelle une couche diélectrique ONO (plus précisément, une couche ONO (de 400 À)) s'étend sur la totalité de la région de canal entre les jonctions source/drain. Bien que la figure 9B illustre l'importance de la dispersion de charges piégées du fait d'une longueur de canal court de 0,12 Mm, la figure 9A illustre une dispersion régulée artificiellement de charges programmées du fait de la séparation physique de la couche diélectrique 35 ONO. Sur la figure 9B, les charges de queue empêchent les opérations sur 2 bits. Par ailleurs, les cycles répétés de programmation et d'effacement provoquent une accumulation de charges dans la région de canal centrale entre les jonctions, en dégradant ainsi la durée de vie du dispositif SONOS. En outre, comme les charges sont redistribuées vers 5 la région de canal pendant une opération de lecture après la programmation, la caractéristique de rétention se dégrade. Contrairement à cela, si l'on se réfère à la figure 9A, la présente invention peut améliorer les opérations sur 2 bits, la durée de vie et la 10 caractéristique de rétention. Par ailleurs, conformément aux présents modes de réalisation, des éléments d'espacement inverses sont formés en utilisant une couche tampon comportant une tranchée. Par conséquent, même sans en augmenter la dimension dans la 15 direction de la longueur de grille, on peut séparer une couche diélectrique ONO devant être disposée sous les éléments d'espacement en des parties jumelles afin de former une structure précisément symétrique. Il en résulte que l'on peut obtenir un dispositif SONOS à 2 bits à une 20 seule grille et deux couches diélectriques ONO en utilisant un traitement d'auto-alignement inverse indépendamment des limites photolithographiques. Par ailleurs, après formation d'éléments d'espacement isolants sur les deux parois latérales d'une grille, une siliciuration est effectuée 25 pour réduire les résistances des régions de diffusion de grille et de jonction. Par conséquent, même si la largeur de trait d'une grille de mémoire est de 0,10 gm ou moins, un dispositif de mémoire non volatile de type SONOS ayant une 30 caractéristique stable sur deux bits peut être fabriqué. Des modes de réalisation préférés de la présente invention ont été décrits ci-dessus et bien que des termes particuliers aient été utilisés, ceux-ci doivent être considérés dans un sens non limitatif générique et 35 descriptif. A titre d'exemple, la couche de nitrure présente dans les couches diélectriques ONO, comme décrit ci-dessus, est utilisée comme couche de piégeage de charges. Ces couches de piégeage de charges ont des sites de piégeage de charges qui présentent une bonne aptitude au piégeage tant vis-à-vis des électrons que des trous. Bien 5 que la description présentée ci-dessus de la présente invention porte sur une couche de nitrure de silicium, on peut utiliser tout autre matériau isolant ayant une propriété de piégeage de charges, comme une couche d'oxyde comportant des défauts, une couche d'Al203, etc., en tant 10 que couche de piégeage de charges, celui-ci entrant également dans le cadre de la présente invention. Par conséquent, les spécialistes de la technique noteront que diverses modifications de la forme et des détails peuvent être envisagés sans que l'on s'écarte du cadre de la 15 présente invention. REVENDICATIONS 1. Procédé de fabrication d'une mémoire SONOS, caractérisé en ce que le procédé consiste à : former une couche diélectrique d'oxyde de 5 siliciumnitrure de silicium-oxyde de silicium (ONO) (500) sur un substrat (120, 110) ; former une couche tampon (600) sur la couche diélectrique ONO (500) , la couche tampon ayant une tranchée (601) exposant une partie de la surface de la couche 10 diélectrique ONO i former des premiers éléments d'espacement conducteurs (700) sur des parois internes de la tranchée (601) ; séparer la couche diélectrique ONO (500) en 15 deux parties en éliminant sélectivement la partie exposée de la couche diélectrique ONO en utilisant les premiers éléments d'espacement conducteurs (700) comme masque de gravure; former une couche diélectrique de grille (800) 20 sur le substrat exposé résultant de la séparation de la couche diélectrique ONO, la couche diélectrique de grille s'étendant sur les parois latérales exposées de la couche diélectrique ONO (500) séparée et des premiers éléments d'espacement conducteurs (700) à l'intérieur de la tranchée 25 (601) ainsi que sur la surface supérieure de la couche tampon (600) ; former une seconde couche conductrice (900) sur la couche diélectrique de grille (800) pour remplir un interstice entre les parois internes de la tranchée (601); 30 enlever la couche diélectrique de grille exposée par la seconde couche conductrice; enlever la couche tampon (600) en utilisant les premiers éléments d'espacement conducteurs (700) comme masque de gravure; et former un motif des couches diélectriques ONO (500) séparées en deux en enlevant sélectivement une partie de chacune des couches diélectriques ONO séparées qui est exposée par l'enlèvement de la couche tampon (600), en utilisant les premiers éléments d'espacement conducteurs (700) comme masque de gravure. 2. Procédé selon la revendication 1, caractérisé en ce que la couche diélectrique de grille (800) est formée d'oxyde de silicium en utilisant des techniques d'oxydation thermique ou de dépôt chimique en phase vapeur. 3. Procédé selon la revendication 1, caractérisé en ce que la formation de la seconde couche conductrice (900) consiste à : déposer la seconde couche conductrice sur la couche diélectrique de grille (800) pour remplir 15 entièrement un interstice entre les parois internes de la tranchée (601) ; et exposer une partie de la couche diélectrique de grille qui s'étend sur la couche tampon (600), par gravure de la seconde couche conductrice en utilisant un traitement de gravure en retrait ou un 20 polissage chimico-mécanique, ou les deux. 4. Procédé selon la revendication 3, caractérisé en ce que la gravure de la seconde couche conductrice (900) est de préférence effectuée jusqu'à ce qu'une surface supérieure de la seconde couche conductrice 25 se situe à un niveau inférieur à une surface supérieure des premiers éléments d'espacement conducteurs (700). 5. Procédé selon la revendication 1, caractérisé en ce qu'il consiste en outre à : former une première couche de diffusion (121) 30 en implantant des ions d'impureté dans une partie du substrat extérieure à la tranchée (601), qui est exposée par formation d'un motif des couches diélectriques ONO (500) séparées en deux; former des seconds éléments d'isolation (750) 35 sur des parois latérales exposées des couches diélectriques ONO (500) séparées en deux et mises sous forme de motif et des premiers éléments d'espacement conducteurs (700) ; et former une seconde couche de diffusion (125) en implantant des ions d'impureté dans la première couche de 5 diffusion (121) en utilisant les seconds éléments d'espacement isolants (750) comme masque d'implantation d'ions. 6. Procédé selon la revendication 5, caractérisé en ce que les seconds éléments d'espacement 10 (750) peuvent être formés de l'un de l'oxyde de silicium et du nitrure de silicium par des techniques de dépôt chimique en phase vapeur ou d'oxydation thermique. 7. Procédé selon la revendication 5, caractérisé en outre en ce qu'il consiste à effectuer un 15 traitement de siliciuration pour former sélectivement une première couche de siliciure (910) sur les premiers éléments d'espacement conducteurs (700) et sur la seconde couche conductrice (900) pour connecter les premiers éléments d'espacement conducteurs à la seconde couche 20 conductrice et former sélectivement une seconde couche de siliciure (920) sur la seconde couche de diffusion (125). 8. Procédé selon la revendication 1, caractérisé en ce que les premiers éléments d'espacement conducteurs (700) et la seconde couche conductrice (900) 25 sont formés de silicium conducteur. 9. Procédé de fabrication d'une mémoire SONOS, le procédé étant caractérisé en ce qu'il consiste à : former une couche diélectrique d'oxyde de silicium-nitrure de silicium-oxyde de silicium (ONO) (500) 30 sur un substrat; former une première couche conductrice (550) sur la couche diélectrique ONO (500) ; former une couche tampon (600) sur la première couche conductrice (500), la couche tampon ayant une 35 tranchée (601) exposant une partie de la surface de la première couche conductrice (550) ; former des premiers éléments d'espacement (710, 750) sur des parois internes de la tranchée (601) ; séparer la première couche conductrice (550) et la couche diélectrique ONO (500) sous-jacente en deux 5 parties en enlevant séquentiellement la partie exposée de la première couche conductrice et de la couche diélectrique ONO sous-jacente à celle-ci en utilisant les premiers éléments isolants (710) comme masque de gravure; former une couche diélectrique de grille (800) 10 sur le substrat exposé (120) résultant de la séparation de la couche diélectrique ONO (500), la couche diélectrique de grille s'étendant sur des parois latérales exposées de la première couche conductrice (550) séparée et étant sous-jacente à la couche diélectrique ONO et aux premiers 15 éléments d'espacement isolants (710) à l'intérieur de la tranchée (601) ainsi que sur la surface supérieure de la couche tampon (600) ; former une seconde couche conductrice (900) sur la couche diélectrique de grille (800) pour remplir un interstice entre les parois internes de la tranchée (601) ; enlever la couche diélectrique de grille (800) exposée par la seconde couche conductrice (900) ; enlever la couche tampon (600) en utilisant les premiers éléments d'espacement isolants (710) comme masque 25 de gravure; et former un motif des premières couches conductrices séparées en deux (550) et des couches diélectriques ONO sous-jacentes (500) en enlevant séquentiellement et sélectivement une partie de chacune des 30 premières couches conductrices qui est exposée par enlèvement de la couche tampon (600), et une partie de chacune des couches diélectriques ONO (500) séparées sousjacentes à celle-ci en utilisant les premiers éléments d'espacement isolants (710) comme masque de gravure. 10. Procédé selon la revendication 9, caractérisé en ce que la couche diélectrique de grille (800) s'étend sur les premiers éléments d'espacement isolants (710) jusqu'à ce que les premiers éléments d'espacement isolants soient isolés de la seconde couche conductrice pour permettre à la seconde couche conductrice 5 (900) et aux premières couches conductrices (550) séparées en deux et mises sous forme de motif de jouer le rôle de grilles indépendantes (551, 553). 11. Procédé selon la revendication 9, caractérisé en ce que la formation de la seconde couche 10 conductrice (900) consiste à : déposer la seconde couche conductrice (900) sur la couche diélectrique de grille (800) pour remplir entièrement un interstice entre les parois internes de la tranchée (601) ; et exposer une partie de la couche 15 diélectrique de grille qui s'étend sur la couche tampon (600) par gravure de la seconde couche conductrice en utilisant un traitement de gravure en retrait ou un polissage chimico-mécanique, ou les deux. 12. Procédé selon la revendication 11, 20 caractérisé en ce que la gravure de la seconde couche conductrice (900) s'effectue de préférence jusqu'à ce qu'une surface supérieure de la seconde couche conductrice se trouve à un niveau inférieur à une surface supérieure des premiers éléments d'espacement isolants (710). 13. Procédé selon la revendication 9, caractérisé en ce qu'il consiste à : former une première couche de diffusion (121) en implantant des ions d'impureté dans une partie du substrat extérieure à la tranchée (601) qui est exposée par 30 la formation d'un motif des premières couches conductrices séparées en deux (550) et des couches diélectriques ONO sousjacentes (500) ; former des seconds éléments d'espacement isolants (750) sur des parois latérales exposées des 35 couches diélectriques ONO (500) séparées en deux et mises sous forme de motif, les seconds éléments d'espacement isolants s'étendant sur les parois latérales exposées des premières couches conductrices (550) et des premiers éléments d'espacement isolants (710) ; et former une seconde couche de diffusion (125) 5 par implantation d'ions d'impureté dans la première couche de diffusion (121) en utilisant les seconds éléments d'espacement isolants (750) comme masque d'implantation d'ions. 14. Procédé selon la revendication 13, 10 caractérisé en ce qu'il consiste en outre à effectuer un traitement de siliciuration pour former sélectivement une première couche de siliciure (910) sur la seconde couche conductrice (900) et former sélectivement une seconde couche de siliciure (920) sur la seconde couche de 15 diffusion (125). 15. Procédé selon la revendication 14, caractérisé en ce qu'il consiste en outre à : former une couche isolante de recouvrement (950) sur la seconde couche conductrice (900) avant 20 d'enlever la couche diélectrique de grille (800) exposée par la seconde couche conductrice; et enlever la couche isolante de recouvrement (950) avant d'effectuer le traitement de siliciuration. 16. Procédé selon la revendication 13, 25 caractérisé en ce que la première couche conductrice (550) et la seconde couche conductrice (900) sont formées de silicium conducteur. 17. Procédé selon la revendication 15, caractérisé en ce que la couche isolante de recouvrement 30 (950) peut être formée par oxydation d'une surface supérieure de la seconde couche conductrice (900) formée de silicium conducteur sur une profondeur prédéterminée. 18. Procédé selon la revendication 9, caractérisé en ce que les premiers éléments d'espacement 35 isolants (710) sont de préférence faits d'un matériau ayant une sélectivité à la gravure par rapport à la couche tampon (600). 19. Procédé de fabrication d'une mémoire SONOS, le procédé étant caractérisé en ce qu'il consiste à former une couche diélectrique d'oxyde de silicium-nitrure de silicium-oxyde de silicium (ONO) sur un substrat (110) ; former une couche tampon (600, 630) sur la couche diélectrique ONO (500), la couche tampon (600, 630) 10 ayant une tranchée (601) exposant une partie de la surface de la couche diélectrique ONO; former des premiers éléments d'espacement isolants (710) sur des parois internes de la tranchée (601) ; séparer la couche diélectrique ONO (500) en deux parties par enlèvement sélectif de la partie exposée de la couche diélectrique ONO (500) en utilisant les premiers éléments d'espacement isolants (710) comme masque de gravure; enlever sélectivement les premiers éléments d'espacement isolants (710) ; exposer une partie de la couche de nitrure de silicium en enlevant sélectivement la couche d'oxyde de silicium supérieure (120) d'une partie de la couche 25 diélectrique ONO séparée qui est exposée par l'enlèvement des premiers éléments d'espacement isolants (710); former une couche diélectrique de grille (800) sur le substrat qui est exposé par la séparation de la couche diélectrique ONO (500), la couche diélectrique de 30 grille s'étendant sur la couche de nitrure de silicium (500b) et sur la couche tampon (600) ; former une couche conductrice (900) sur la couche diélectrique de grille (800) pour remplir un interstice entre les parois internes de la tranchée (601) ; enlever une partie de la couche diélectrique de grille (800) qui est exposée par la couche conductrice (900); enlever la couche tampon (600) en utilisant la couche conductrice comme masque de gravure; et former un motif des couches diélectriques ONO (500) séparées en deux par enlèvement sélectif d'une partie de la couche diélectrique ONO qui est exposée par l'enlèvement de la couche tampon (600), en utilisant la 10 couche conductrice comme masque de gravure. 20. Procédé selon la revendication 19, caractérisé en ce que les premiers éléments d'espacement isolants (710) sont des couches sacrificielles formées d'un matériau isolant autre que celui de la couche tampon ou 15 d'un matériau de résine photosensible. 21. Procédé selon la revendication 19, caractérisé en ce qu'il consiste en outre à : former une première couche de diffusion (121) en implantant des ions d'impureté dans une partie du 20 substrat extérieure à la tranchée (601) qui est exposée par la formation d'un motif des couches diélectriques ONO (500) séparées en deux; former des seconds éléments d'espacement isolants (750) sur les parois latérales exposées des 25 couches diélectriques ONO (500) séparées en deux et mises sous forme de motif, les seconds éléments d'espacement isolants s'étendant sur une paroi latérale exposée de la couche diélectrique de grille (800) entourant la première couche conductrice (550) ; et former une seconde couche de diffusion (125) par implantation d'ions d'impureté dans la première couche de diffusion (121) en utilisant les seconds éléments d'espacement isolants (750) comme masque d'implantation d'ions. 22. Procédé selon la revendication 19, caractérisé en ce que la couche diélectrique de grille (800) est formée d'oxyde de silicium par oxydation thermique ou dépôt chimique en phase vapeur. 23. Procédé selon la revendication 19, caractérisé en ce que la couche conductrice (550) est formée de silicium conducteur. 24. Procédé selon la revendication 19, caractérisé en ce que la formation de la couche conductrice (550) consiste à : déposer la couche conductrice sur la couche 10 diélectrique de grille (800) pour remplir entièrement un interstice entre les parois internes de la tranchée (601) ; et exposer une partie de la couche diélectrique de grille (800) qui s'étend sur la couche tampon (600) par 15 gravure de la couche conductrice (550) en utilisant un traitement de gravure en retrait ou un polissage chimico-mécanique, ou les deux. 25. Procédé de fabrication d'une mémoire SONOS, le procédé étant caractérisé en ce qu'il consiste à : former une première couche tampon (630) sur un substrat (120), former une seconde couche tampon (600) sur la première couche tampon (630), la seconde couche tampon ayant une sélectivité à la gravure par rapport à la 25 première couche tampon et incluant une tranchée (601) exposant une partie de la surface de la première couche tampon; enlever la partie de la première couche tampon (630) sur une partie de fond de la tranchée (601) jusqu'à 30 ce que le substrat sous-jacent (120) soit exposé ; former une couche diélectrique d'oxyde de silicium-nitrure de silicium-oxyde de silicium (ONO) (500) sur la surface exposée du substrat et des parois internes de la tranchée (601) ; former des premiers éléments d'espacement conducteurs (700) sur la couche diélectrique ONO formée sur les parois internes de la tranchée (601) ; séparer la couche diélectrique ONO en deux 5 parties par enlèvement sélectif de la couche diélectrique ONO en utilisant les premiers éléments d'espacement conducteurs (700) comme masque de gravure jusqu'à ce que le substrat sous-jacent soit exposé ; former une couche diélectrique de grille (800) 10 sur le substrat exposé (120) résultant de la séparation de la couche diélectrique ONO (500), la couche diélectrique de grille s'étendant sur des parois latérales exposées des premiers éléments d'espacement conducteurs (700) et sur la surface supérieure de la seconde couche tampon (600) ; former une seconde couche conductrice (900) sur la couche diélectrique de grille (800) pour remplir un interstice entre les deux parois latérales de la tranchée (601) ; enlever la couche diélectrique de grille (800) 20 exposée par la seconde couche conductrice (900), enlever la seconde couche tampon (600) en utilisant les premiers éléments d'espacement conducteurs (700) comme masque de gravure; et former un motif de la couche diélectrique 25 séparée en deux (500) par enlèvement sélectif d'une partie de la couche diélectrique qui est exposée par l'enlèvement de la couche tampon (600), en utilisant les premiers éléments d'espacement conducteurs (700) comme masque de gravure. 26. Procédé selon la revendication 25, caractérisé en ce que la formation de la seconde couche conductrice (900) consiste à : déposer la seconde couche conductrice (900) sur la couche diélectrique de grille (800) pour remplir 35 entièrement un interstice entre des parois internes de la tranchée (601) ; et exposer une partie de la couche diélectrique de grille (800) qui s'étend sur la seconde couche tampon (600), par gravure de la seconde couche conductrice (900) en utilisant un traitement de gravure en retrait ou un polissage chimico-mécanique, ou les deux. 27. Procédé selon la revendication 26, caractérisé en ce que la gravure de la seconde couche conductrice (900) s'effectue de préférence jusqu'à ce qu'une surface supérieure de la seconde couche conductrice 10 se trouve à un niveau inférieur à une surface supérieure des premiers éléments d'espacement conducteurs (700). 28. Procédé selon la revendication 25, caractérisé en ce qu'il consiste en outre à : former une première couche de diffusion (121) 15 en implantant des ions d'impureté dans une partie du substrat (120) qui est exposée par la formation d'un motif de la couche diélectrique ONO (500) ; former des seconds éléments d'espacement isolants (750) sur des parois latérales exposées de la 20 couche diélectrique ONO (500) mise sous forme de motif, les seconds éléments d'espacement isolants s'étendant sur une paroi latérale exposée de la couche d'oxyde supérieure de la couche diélectrique ONO entourant les premiers éléments d'espacement conducteurs (700) ; et former une seconde couche de diffusion (125) en implantant des ions d'impureté dans la première couche de diffusion (121) en utilisant les seconds éléments d'espacement isolants (750) comme masque d'implantation d'ions. 29. Procédé selon la revendication 25, caractérisé en ce qu'il consiste en outre à effectuer un traitement de siliciuration pour former sélectivement une première couche de siliciure (910) sur les premiers éléments d'espacement conducteurs (700) et sur la seconde 35 couche conductrice (900) pour connecter les premiers éléments d'espacement conducteurs (700) à la seconde couche conductrice et former sélectivement une seconde couche de siliciure (920) sur la seconde couche de diffusion (125). 30. Procédé selon la revendication 25, caractérisé en ce que les premiers éléments d'espacement 5 conducteurs (700) et la seconde couche conductrice (900) sont formés de silicium conducteur. 31. Procédé selon la revendication 25, caractérisé en ce que la couche diélectrique de grille (800) est formée d'oxyde de silicium par oxydation 10 thermique ou dépôt chimique en phase vapeur. 32. Procédé selon la revendication 1, caractérisé en ce que la couche de nitrure (500b) contenue dans la couche diélectrique ONO (500) est un autre matériau isolant quelconque ayant une propriété de piégeage de 15 charges. 33. Procédé selon la revendication 9, dans lequel la couche de nitrure (500b) contenue dans la couche diélectrique ONO (500) est un autre matériau isolant quelconque ayant une propriété de piégeage de charges. 34. Procédé selon la revendication 19, caractérisé en ce que la couche de nitrure (500b) contenue dans la couche diélectrique ONO (500) est un autre matériau isolant quelconque ayant une propriété de piégeage de charges. 35. Procédé selon la revendication 25, caractérisé en ce que la couche de nitrure (500b) contenue dans la couche diélectrique ONO (500) est un autre matériau isolant quelconque ayant une propriété de piégeage de charges.