Brevet FR2856519A1 — publié le 20041224

L'invention concerne de façon générale un dispositif de traitement de données, et plus particulièrement un dispositif de traitement de données à une seule puce pourvu d'un dispositif de mémoire rémanente intégré, et un procédé qui lui est associé. Un dispositif de traitement de données à une seule puce, tel qu'un système sur puce (SOC) pour "system on chip" ou une unité à microrégisseur (MCU) pour "microcontroller unit" peut comprendre un processeur, un 10io stockage en mémoire et au moins l'un de plusieurs dispositifs périphériques. Ces dispositifs périphériques peuvent comprendre un circuit logique, un circuit de traitement de la voix et de l'image et divers circuits d'interface. Plusieurs tensions d'attaque peuvent être 15 présentes dans les différents éléments constituant le dispositif de traitement de données à une seule puce. Par exemple, un dispositif classique de traitement de données à une seule puce, fabriqué par un procédé CMOS de largeur de trait de plus de 0,35 Im, peut comprendre un 20 transistor de type PMOS d'attaque à haute tension (15 à 20 V), un transistor de type PMOS d'attaque à tension intermédiaire (4 à 6 V), et un transistor de type PMOS d'attaque à basse tension (1 à 3 V) formés dans un caisson N, et un transistor de type NMOS d'attaque à haute tension 25 (15 à 20 V), un transistor de type NMOS d'attaque à tension intermédiaire (4 à 6 V) et un transistor de type NMOS d'attaque à basse tension (1 à 3 V) formés dans un caisson P. En outre, un transistor NMOS d'attaque à haute tension 30 exigeant une basse tension de seuil VTH peut être formé sur un substrat de type p. Une variation de la tension de seuil VTH peut apparaître du fait au moins d'un effet du substrat. L'effet de substrat peut être surmonté à un certain degré en formant, sur un substrat de type p à basse 35 concentration, les transistors d'une cellule d'une mémoire morte électriquement effaçable et programmable (EEPROM), qui est un dispositif de mémoire rémanente ou non volatile. La diminution des dimensions des dispositifs électroniques fabriqués a conduit à de nombreux gains de performance. Pour cette raison, on a récemment proposé des 5 processus CMOS descendant en dessous de 0,18 um. Cependant, étant donné que les transistors de la cellule EEPROM sont formés classiquement sur le substrat de type p à basse concentration, une réduction de la taille de la cellule peut conduire à un effet de canal court. L'effet de canal 10 court est l'accroissement de la tension de seuil dû à une diminution de la longueur du canal. Cette élévation de tension peut conduire à un effet de claquage. L'effet de claquage fait référence à un courant trop intense pour pouvoir être arrêté par un transistor. En outre, la formation des transistors PMOS présentant diverses tensions d'attaque est réalisée dans le caisson N. et les transistors NMOS qui ont diverses tensions d'attaque sont formés dans le caisson P. Par conséquent, chacun des transistors peut ne pas présenter des caractéristiques de 20 fonctionnement optimales en même temps qu'un autre transistor ayant une tension d'attaque différente dans le même caisson. Un exemple de forme de réalisation de l'invention est un dispositif comportant un substrat ayant une première 25 concentration de dopant, un premier caisson formé dans le substrat, un second caisson formé dans le substrat et une cellule de mémoire rémanente formée sur le second caisson. Un autre exemple de forme de réalisation de l'invention est un dispositif comportant un substrat d'un 30 premier type de conductivité présentant une première concentration de dopant, un premier caisson du premier type de conductivité formé dans le substrat, un second caisson du premier type de conductivité formé dans le substrat, le second caisson étant plus profond que le premier caisson et 35 ayant une concentration de dopant supérieure à la première concentration de dopant, un troisième caisson du second type de conductivité qui est opposé au premier type de conductivité, un quatrième caisson du second type de conductivité formé dans le substrat et moins profond que le troisième caisson, et une cellule de mémoire rémanente formée sur le deuxième caisson. Un autre exemple de forme de réalisation de l'invention est un dispositif comportant plusieurs caissons pour isoler des transistors fonctionnant dans plusieurs plages de tension, dans lequel chacun des multiples o10 caissons contient au moins un transistor d'une plage de tension particulière, et dans lequel des transistors d'une seule des multiples plages de tension sont associés à chacun des multiples caissons. Un autre exemple de forme de réalisation de 15 l'invention est un procédé pour isoler des transistors fonctionnant dans une première plage de tension de transistors fonctionnant dans une autre plage de tension, comprenant la formation d'un premier caisson destiné à contenir des transistors fonctionnant uniquement dans une 20 première plage particulière de tension, et la formation d'un second caisson destiné à contenir des transistors ne fonctionnant que dans une seconde plage particulière de tension. L'invention sera décrite plus en détail en regard des 25 dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: la figure 1 est un schéma fonctionnel simplifié d'un dispositif de traitement de données à une seule puce selon une forme de réalisation de l'invention; la figure 2 est un schéma d'un circuit équivalent d'une cellule de mémoire EEPROM incorporée dans le dispositif de traitement de données à une seule puce de la figure 1; la figure 3 illustre un agencement partiel d'un 35 groupement de cellules de mémoire EEPROM montré sur la figure 2; les figures 4 à 6 sont des vues en coupe suivant les lignes A-A', B-B' et C- C' de la figure 3, respectivement; la figure 7 est une vue en coupe transversale de la cellule de mémoire EEPROM et d'autres transistors 5 incorporés dans le dispositif de traitement de dconnées à une seule puce de la figure 1; les figures 8A et 8B sont des vues en coupe transversale à échelle agrandie d'un transistor de type PMOS à haute tension de la figure 7; et lo les figures 9 à 33 sont des vues en coupe transversale illustrant un procédé de fabrication d'un dispositif de traitement de données à une seule puce de la figure 1. Sur les figures, les épaisseurs des couches peuvent être exagérées pour plus de clarté, et les mêmes références 15 numériques sont utilisées pour désigner les mêmes éléments sur tous les dessins. Un dispositif de traitement de données à seule puce selon une forme de réalisation de l'invention comporte un processeur, une mémoire et des dispositifs périphériques. 20 Le processeur peut contenir une unité centrale de traitement CPU d'ordinateur à jeu d'instructions complexes (CISC) ou une unité CPU d'ordinateur à jeu d'instructions réduites (RISC). En variante, un processeur de signaux numériques (DSP) ou une combinaison d'une unité CPU et d'un 25 processeur DSP peut être utilisé en tant que processeur. La mémoire peut comprendre une mémoire non rémanente ou volatile, par exemple une mémoire vive statique SRAM ou dynamique DRAM, et/ou une mémoire rémanente ou non volatile. Des exemples de mémoire rémanente peuvent 30 comprendre une mémoire morte ROM programmée par masquage, une mémoire morte électriquement effaçable et programmable EEPROM et une mémoire flash. Les dispositifs périphériques peuvent comprendre un détecteur, un compteur, une minuterie, un dispositif 35 d'entrée/sortie (E/O) et une unité de commande. Les dispositifs périphériques peuvent comprendre aussi des dispositifs pour des usages particuliers. Des exemples de ces types de dispositifs périphériques peuvent comprendre une unité de commande d'affichage à cristaux liquides LCD, une unité de commande graphique et une unité de commande de réseau. Le processeur, la mémoire et les dispositifs périphériques peuvent être connectés organiquement entre eux par l'intermédiaire d'un bus d'adresses, d'un bus de données et d'un bus de commandes. Cette connexion permet d'effectuer efficacement un stockage des données, une lecture des données et un traitement des données. Ci-après, on entend par transistor d'attaque à haute tension (désigné ciaprès HV TR pour "high voltage driving transistor"), un transistor auquel une tension d'attaque de 15 15 V à 20 V est appliquée, par transistor d'attaque à basse tension (désigné ci-après LV TR pour "low-voltage driving transistor"), un transistor auquel une tension d'attaque de 3 V ou moins est appliquée, et par transistor d'attaque à tension intermédiaire (désignée ci-après MT TR pour 20 "intermediate-voltage driving transistor"), un transistor auquel une tension intermédiaire (par exemple une tension d'attaque de 4 V à 6 V), comprise entre les tensions d'attaque appliquées aux transistors HV TR et LV TR, est appliquée. Cependant, il est évident que des valeurs 25 détaillées de tension d'attaque peuvent être aisément modifiées par les spécialistes de la technique et que les plages de tension indiquées ci-dessus peuvent être changées tout en restant dans le cadre de l'invention. On décrira en détail ci-après un dispositif de 30 traitement de données à une seule puce fabriqué par le processus CMOS d'une largeur de trait inférieure à 0,18 um. La figure 1 est un schéma fonctionnel simplifié d'un dispositif de traitement de données à une seule puce selon 35 un exemple de forme de réalisation de l'invention. Un exemple du dispositif de traitement de données à une seule puce représenté sur la figure 1 peut être un support du type carte à puce. Une unité centrale de traitement CPU 1 peut être utilisée en tant que processeur, une mémoire morte électriquement effaçable et programmable EEPROM 2 et 5 une mémoire morte ROM programmée par masquage 3 peuvent être utilisées en tant que dispositifs de mémoire rémanente, une mémoire vive dynamique SRAM 4 peut être utilisée en tant que dispositif de mémoire non rémanente, et une unité de commande de sécurité 5, des détecteurs 6 et 10 une entrée/sortie I/O 7 peuvent être utilisés en tant que dispositifs périphériques. Ces dispositifs sont connectés entre eux par l'intermédiaire d'un bus 8 afin de permettre le stockage, la lecture et le traitement de données. L'unité CPU 1 peut comprendre un transistor LV TR, et 15 chaque cellule de mémoire de la mémoire EEPROM 2 peut comprendre une paire de transistors. Un circuit périphérique, tel qu'un décodeur de colonnes et un décodeur de rangées de la mémoire EEPROM 2, peut comprendre un transistor HV TR, et chacune de la mémoire ROM 3 et de la 20 mémoire SRAM 4 peut comprendre un transistor LV TR. En outre, chacun de l'unité de commande 5 de sécurité, de détecteurs 6 et de l'entrée/sortie 7 peut comprendre à la fois un transistor MV TR et un transistor LV TR. Par conséquent, le dispositif de traitement de données à une 25 seule puce peut comprendre un transistor HV TR, un transistor MV TR et un transistor LV TR. La figure 2 illustre un circuit équivalent de la cellule de la mémoire EEPROM 2 dans le dispositif de traitement de données à une seule puce selon un exemple 30 d'une forme de réalisation de l'invention. En référence à la figure 2, chaque cellule de mémoire de la mémoire EEPROM peut comprendre un transistor de mémoire MTR et un transistor de sélection STR. Le transistor de mémoire MTR peut être utilisé pour retenir 35 des données sous la forme d'un niveau logique "1" ou "0". Le transistor de sélection STR peut être utilisé pour sélectionner des bits de mémoire. Le transistor de mémoire MTR peut comprendre une région de source S, une région de jonction flottante (FJR) qui fonctionne en tant que région de drain, une grille flottante FG et une grille de commande 5 CG. Le transistor de sélection STR peut comprendre la région de jonction flottante FJR qui fonctionne en tant que région de source, une région de drain D et une grille G. Une ligne de mots W/L peut être connectée à la grille G du transistor de sélection STR, et une ligne de bits B/L peut io être connectée à la région de drain D du transistor de sélection STR. Une ligne de lecture S/L peut être connectée par la grille de commande CG du transistor de mémoire MTR. Le transistor de mémoire MTR et le transistor de sélection STR peuvent être connectés l'un à l'autre par 15 l'intermédiaire de la région de jonction flottante FJR. La figure 3 illustre un exemple d'une forme de réalisation d'un agencement partiel d'un groupement de cellules de mémoire EEPROM montré sur la figure 2. En référence à la figure 3, une région active, o des 20 transistors de la cellule de mémoire EEPROM peuvent être formés, peut être définie par une région d'isolement FI. La ligne de lecture S/L peut être disposée perpendiculairement à la région d'isolement FI. Une ligne de mots W/L peut être disposée parallèlement à la ligne de lecture S/L. La région 25 de jonction flottante FJR peut être disposée entre la ligne de lecture S/L et la ligne de mots W/L et dans la région active sous une fenêtre T/W à effet tunnel. La région de source S peut être disposée dans la région active sur le côté de la ligne de lecture S/L opposé à celui de la région 30 de jonction flottante FJR. La région de drain D peut être disposée dans la région active sur le côté de la ligne de mots W/L opposé à celui de la région de jonction flottante FJR. Un trou BC de contact de ligne de bits, qui peut être connecté à une ligne de bits B/L, peut être disposé dans la 35 région de drain D. La ligne de mots W/L peut être connectée à une interconnexion supérieure par l'intermédiaire de premier et second trous de contact MC1 et MC2, et la ligne de lecture S/L est connectée à l'interconnexion supérieure par l'intermédiaire d'un troisième trou de contact MC3. Un motif MCI de masque peut être utilisé pour séparer des cellules de mémoire. Les figures 4 à 6 sont des vues en coupe transversale suivant respectivement les lignes A-A', B-B' et C-C' de la figure 3. En référence aux figures 4 à 6, dans le dispositif de 10 traitement de données à une seule puce de la présente invention, des transistors de la cellule de mémoire EEPROM peuvent être disposés sur un caisson HV 131 de type P formé sur un substrat 100 de type p. En particulier, le transistor de mémoire MTR et le transistor de sélection STR 15 peuvent être espacés l'un de l'autre par une région active définie par une région d'isolement à tranchée peu profonde (STI) 109a. La concentration moyenne de dopant du caisson HV 131 de type P peut être supérieure à celle du substrat 100 de type p. De plus, étant donné qu'une haute tension 20 peut être appliquée au transistor de mémoire MTR et au transistor de sélection STR, la profondeur du caisson HV 131 de type P peut être supérieure à celle d'un caisson (141 sur la figure 7) o des transistors LV TR peuvent être formés. Le transistor de mémoire MTR peut comprendre une couche d'oxyde 175 à effet tunnel formée sur le caisson HV 131 de type P, une couche 160M d'oxyde de grille de mémoire et une grille 252 à éléments superposés. Le transistor de mémoire MTR peut comporter en outre la région de source S 30 et la région de jonction flottante FJR, qui peuvent être formées dans le caisson HV 131 de type P sur les deux côtés de la grille 252 à éléments superposés. La couche 175 d'oxyde à effet tunnel peut être formée en dessous de la fenêtre T/W à effet tunnel montrée sur la 35 figure 3, à une épaisseur suffisante pour un effet tunnel Flowler-Nordheim (F-N) pendant la programmation ou l'effacement d'une cellule de mémoire. La couche 175 d'oxyde à effet tunnel peut être formée à une épaisseur allant d'environ 7 nanomètres à 9 nanomètres, et la couche 160M d'oxyde de grille de mémoire peut être formée à une épaisseur allant d'environ 20 nanomètres à 40 nanomètres. La grille 252 à éléments superposés peut comprendre une grille flottante 180F, une couche 182I d'isolement entre grilles et une grille de commande 230C. La couche 182I d'isolement entre grilles peut être formée d'un lo composé oxyde-nitrure-oxyde (ONO). Le transistor de sélection STR peut comporter une couche 160S d'oxyde de grille de sélection formée sur le caisson HV 131 de type P, et une pseudo-grille 254 à éléments empilés. Le transistor de sélection STR peut comporter en outre la région de drain 15 D et la région de jonction flottante FJR, lesquelles peuvent être formées dans le caisson HV 131 de type P de part et d'autre de la pseudo-grille 254 à éléments superposes. Pour la simplicité du procédé de fabrication, la 20 pseudo-grille 254 à éléments superposés peut comprendre une grille 180S formée en même temps que la grille flottante 180F, un motif d'isolement 182S formé en même temps que la couche d'isolement 182I entre grilles, et une pseudo-grille 230S formée en même temps que la grille de commande 230C. En référence à la figure 6, la grille 180S et la pseudo-grille 230S peuvent être connectées à une interconnexion supérieure commune 340 par l'intermédiaire de premier et deuxième trous de contact MC1 et MC2. Ainsi, le schéma de circuit équivalent de la cellule de mémoire 30 EEPROM selon un exemple de forme de réalisation de la présente invention peut être tel que montré sur la figure 2. Une ligne 330 de bits peut être connectée à la région de drain D par l'intermédiaire du trou BC de contact de ligne de bits. La grille du transistor de sélection STR peut 35 comprendre une grille à une seule couche formée en même temps que la grille de commande 230C. Pour empêcher le claquage, la région de source S peut être une région LDD comprenant une région 282 à impureté de type n- et une région 292 à impureté n+. Pour maximiser l'effet tunnel et empêcher le claquage dans la région de 5 drain D, la région de jonction flottante FJR peut comprendre une région 172 de type n+ disposée en dessous de la couche 175 d'oxyde à effet tunnel et une région 262 de type n- disposée en dessous de la couche 160M d'oxyde de grille de mémoire et de la couche 160S d'oxyde de grille de 10 sélection. La région de drain D peut être un drain à double diffusion à îlots de masquage (MI-DDD), dans lequel une région 294 d'impureté de type n+ peut être définie dans une région 264 d'impureté de type n-, afin de maintenir une caractéristique de tension de claquage élevée. L'îlot de is masquage peut faire référence à la région 294 d'impureté de type n+ définie par un masque à implantation ionique dans une région. Dans un exemple de forme de réalisation de la présente invention, les transistors de la cellule de mémoire EEPROM 20 peuvent être formés dans le caisson HV 131 de type P, lequel peut avoir une concentration de dopant supérieure à celle du substrat de type p. Par conséquent, on peut éviter le claquage en augmentant la concentration de dopant d'une région o les transistors de la cellule de mémoire EEPROM 25 peuvent être formés. Lorsque les transistors de la cellule de mémoire EEPROM sont formés dans le caisson HV 131 de type P avec une concentration de dopant élevée, la tension de seuil peut augmenter du fait d'un effet de substrat, provoquant une chute de tension entre la région de drain D 30 et la région de source S. Cependant, lorsqu'un canal des transistors est raccourci, l'effet de substrat peut être réduit de façon à compenser la chute de tension entre le drain et/ou la source, ce qui peut améliorer les caractéristiques des transistors de la cellule de mémoire 35 EEPROM. Il en résulte que les dimensions du transistor de la cellule de mémoire EEPROM peuvent être réduites et que le claquage peut être efficacement évité en conséquence de la réduction de la cellule de mémoire EEPROM. Des opérations de programmation, d'effacement et de lecture de la cellule de mémoire EEPROM selon un exemple de 5 forme de réalisation de l'invention seront maintenant décrites. Pour effectuer une opération d'effacement, une tension d'environ 15 V à 20 V peut être appliquée à la fois à la ligne de lecture S/L et à ligne de mots W/L, la ligne de bits B/L peut être mise à la masse, la région de source 10 S peut être rendue flottante ou bien une tension de 0 V peut être appliquée à la région de source S, et une tension de 0 V peut être appliquée au substrat. Ainsi, des électrons peuvent être injectés dans une grille flottante F/G de façon que la tension de seuil VTH du transistor de 15 mémoire MTR puisse être augmentée à une valeur de 3 V à 7 V. Lorsque la cellule de mémoire EEPROM effectue aussi une opération de programmation, la ligne de lecture S/L peut être mise à la masse, une tension d'effacement de 15 V à 20 V peut être appliquée à chacune de la ligne de bits 20 B/L et de la ligne de mots W/L, une tension de 15 V peut être appliquée au substrat et la région de source S peut être rendue flottante. Ainsi, des électrons peuvent être émis depuis la grille flottante F/G de façon que la tension de seuil VTH du transistor de mémoire MTR puisse être 25 abaissée à une valeur de -4 V à 0 V. Pendant une opération de lecture, la région de source S peut être mise à la masse, une tension de 1,7 V peut être appliquée à la ligne de lecture S/L, une tension de 3,3 V peut être appliquée à la ligne de mots W/L, et une tension de 2,5 V peut être 30 appliquée à la ligne de bits B/L. Ainsi, la cellule de mémoire EEPROM peut exécuter une opération de lecture en détectant si un courant circule ou non dans le transistor de mémoire MTR. La figure 7 est une vue en coupe transversale de la 35 cellule de mémoire EEPROM et d'autres transistors incorporés dans le dispositif de traitement de données à une seule puce selon un exemple de forme de réalisation de l'invention. En référence à la figure 7, un caisson quadruple comprenant quatre caissons différents peut être formé sur 5 le substrat 100 de type p. Le caisson quadruple peut comprendre un caisson LV 141 de type P, un caisson HV 131 de type P. un caisson LV 121 de type N et un caisson HV 111 de type N. Les profondeurs des caissons peuvent affecter la tension de claquage vertical. Le caisson HV 131 de type P peut être formé de façon à être plus profond que le caisson LV 141 de type P. et le caisson HV 111 de type N peut être formé de façon à être plus profond que le caisson LV 121 de type N. La concentration de dopant du caisson HV 131 de type P peut 15 être supérieure à celle du substrat 100 de type p. La cellule de mémoire EEPROM, le transistor HV NMOS TR, et un transistor MV NMOS TR peuvent être formés sur le caisson HV 131 de type P. le transistor HV PMOS TR et le transistor MV PMOS TR peuvent être formés sur le caisson HV 111 de type 20 N, le transistor LV NMOS TR peut être formé sur le caisson LV 141 de type P, le transistor LV PMOS TR peut être formé sur le caisson LV 121 de type N et un transistor partiel HV NMOS TR peut être formé sur le substrat 100 de type p. Des couches d'oxyde de grille peuvent être associées 25 étroitement à une caractéristique de tension de claquage. Par conséquent, l'exemple de forme de réalisation du dispositif de traitement de données à une seule puce de l'invention peut comporter trois types différents de couches d'oxyde de grille. Le dispositif de traitement de 30 données à une seule puce peut comporter une couche 160 d'oxyde de grille pour le transistor HV TR, une couche 200 d'oxyde de grille pour le transistor MV TR et une couche 220 d'oxyde de grille pour le transistor LV TR. Parmi ces couches d'oxyde de grille, la couche 160 d'oxyde de grille 35 pour le transistor HV TR peut être la plus épaisse et la couche 220 d'oxyde de grille pour le transistor LV TR peut être la plus mince. La couche 160 d'oxyde de grille pour le transistor HV TR peut être d'une épaisseur de 20 nanomètres à 40 nanomètres, la couche 200 d'oxyde de grille pour le transistor MV TR peut être d'une épaisseur de 10 nanomètres 5 à 20 nanomètres et la couche 220 d'oxyde de grille pour le transistor LV TR peut être d'une épaisseur de 2 nanomètres à 4 nanomètres. En outre, la couche 160M d'oxyde de grille de mémoire et la couche 160S d'oxyde de grille de sélection du transistor de la cellule de mémoire EEPROM peuvent toutes deux avoir la même épaisseur que la couche 160 d'oxyde de grille du transistor HV TR, et la couche 175 d'oxyde à effet tunnel peut avoir une épaisseur de 7 à 9 nanomètres. Une grille du transistor HV TR peut être une pseudo15 grille 256 à élément empilés, qui peut comprendre une grille 180H formée en même temps que la grille flottante 180F du transistor TR de la cellule de mémoire EEPROM, un motif isolant 182H formé en même temps que la couche 182I d'isolement entre grilles du transistor TR de la cellule de 20 mémoire EEPROM, et une pseudo-grille 230H formée en même temps que la grille de commande 230C du transistor TR de la cellule de mémoire EEPROM. La grille 180H et la pseudogrille 230H peuvent être connectées à la même interconnexion supérieure et peuvent être mises en oeuvre 25 sous la forme d'une grille unique similairement à la grille 180S et la pseudo-grille 230S du transistor de sélection STR de la cellule de mémoire EEPROM. Dans un exemple de forme de réalisation de l'invention, le profil de dopage du caisson LV 141 de type 30 P peut être identique à celui d'une région d'isolement de champ 142 du transistor HV NMOS TR formé sur le substrat de type p. On décrira plus en détail ci-après la structure de chaque transistor TR conformément à des exemples de formes 35 de réalisation de l'invention. Dans un exemple de forme de réalisation de l'invention, le transistor HV PMOS TR peut être formé sur le caisson HV 111 de type N pour assurer une caractéristique de tension de claquage élevée, et il peut en outre être formé avec une structure MI-DDD ayant une 5 région 272 de type p et une région 302 de type p+ disposée dans la région 272 de type p-. Les figures 8A et 8B sont des vues en coupe transversale à échelle agrandie du transistor HV PMOS TR montré sur la figure 7. En référence aux figures 7, 8A et 10 8B, le transistor HV PMOS TR peut comporter la couche 160 d'oxyde de grille formée sur une région active définie par la région STI 109a, la grille 256 formée sur la couche 160 d'oxyde de grille et les régions de source et de drain S et D formées dans le caisson HV 111 de type N, de part et is d'autre de la grille 256. La couche 160 d'oxyde de grille du transistor HV PMOS TR peut avoir la même épaisseur que chacune des couches d'oxyde de grille 160M et 160S du transistor de la cellule de mémoire EEPROM pour assurer la caractéristique de tension de claquage élevée. La région STI 109a peut comporter une tranchée 105, une couche d'oxyde 106 pour protéger la paroi intérieure de la tranchée 105, une couche de nitrure 107 formée sur la couche d'oxyde 106 qui empêche la poursuite de l'oxydation de la couche d'oxyde 106 et renforce la caractéristique 25 d'isolement de la région STI 109a, et une couche isolante 109 qui remplit la tranchée 105. Dans un exemple de forme de réalisation de l'invention, si la couche d'oxyde 106 est formée à la même épaisseur t (par exemple 10 nanomètres) qu'une couche 30 d'oxyde (illustrée par une ligne pointillée) incluse dans une région STI classique, des électrons e- peuvent être piégés dans la couche de nitrure 107 lorsqu'une tension est appliquée pour attaquer un transistor. Des trous h s'accumuleraient alors dans le bas de la région STI 109a et 35 provoqueraient une inversion telle qu'un transistor de champ parasite peut être formé du fait d'un canal formé au fond de larégion STI 109a. En variante, les trous h peuvent s'accumuler sur les parois latérales de la région STI 109a et peuvent former un trajet de courant tel que la tension de seuil VT, du transistor HV PMOS TR peut être 5 réduite pour générer un courant de fuite inférieur au seuil. Conformément à un exemple de forme de réalisation de l'invention, une région d'isolement de champ 112 de type p est formée sur la région STI 109a afin d'empêcher la 10 formation d'un canal entre la région de source S et la région de drain D d'un transistor HV PMOS TR adjacent. La couche 106 d'oxyde de silicium formée sur les parois latérales de la région STI 109a peut avoir aussi une épaisseur suffisante pour créer une couche d'arrêt formant 15 un piège à électrons. La couche 106 d'oxyde de silicium peut avoir une épaisseur T de 20 à 50 nanomètres. En particulier, la couche 106 d'oxyde de silicium peut avoir une épaisseur T de 25 nanomètres. En référence de nouveau à la figure 7, dans un exemple 20 de forme de réalisation de l'invention, le transistor MV PMOS TR peut être formé sur le caisson HV 111 de type N. Si le transistor MV PMOS TR est formé à l'intérieur du même caisson de type N que le transistor LV PMOS TR, une région d'appauvrissement peut s'expanser jusque dans la région de 25 drain du transistor MV PMOS TR auquel peut être appliquée une tension supérieure à celle appliquée au transistor LV PMOS TR, générant ainsi un courant de fuite de drain qui peut dégrader une caractéristique Id-Vd. Cependant, le transistor MV PMOS TR peut être formé sur le caisson HV 111 30 de type N de manière qu'aucun courant de fuite ne puisse être généré dans la région de drain du transistor MV PMOS TR. Le transistor LV PMOS TR peut également être formé sur le caisson LV 121 de type N afin de présenter des caractéristiques de fonctionnement optimales. Le transistor 35 MV PMOS TR peut comprendre une région unique de source/drain formée sur une région 304 de type p+. Dans un exemple de forme de réalisation, le transistor MV PMOS TR peut être formé sur le caisson HV 131 de type P. Si le transistor MV PMOS TR, auquel peut être appliquée une tension plus élevée que celle appliquée au transistor LV 5 PMOS TR, peut être formé dans le même puits de type P que celui du transistor LV NMOS TR, compte tenu du résultat de mesure de l'évaluation de la durée de vie en accélération (ALE), il serait difficile d'assurer une caractéristique d'injection de porteurs chauds (HCI) au transistor MV NMOS 10 TR. Cependant, le transistor MV NMOS TR peut être séparé du transistor LV NMOS TR et peut être formé sur le caisson HV 131 de type P. et la région de source/drain peut être formée de façon à avoir une structure DDD au lieu d'une structure LLD, dans laquelle une région 268 de type n- et 15 une région 298 de type n+ peuvent être diffusées de façon double, ce qui peut faciliter une caractéristique HCI. Dans un exemple de forme de réalisation, le transistor HV NMOS TR formé sur le caisson HV 131 de type P et le transistor HV NMOS TR formé sur le substrat 100 de type p 20 peuvent tous deux comprendre la couche 160 d'oxyde de grille, laquelle peut être plus épaisse que pour les autres transistors, et avoir une structure MI DDD, dans laquelle une région de source/drain est formée d'une région 266 de type n- et d'une région 296 de type né définie dans la 25 région 266 de type n-. Cette formation peut présenter une caractéristique de tension de claquage élevée. Le profil de dopage de la région d'isolement de champ 142 de type n dans le transistor HV NMOS TR formé sur le substrat 100 de type p peut être identique à celui du caisson LV 141 de type P. 30 Le transistor HV NMOS TR, qui peut être formé sur le substrat 100 de type p sans caisson interposé, peut être moins affecté par l'effet de substrat. Dans un exemple de forme de réalisation, le transistor LV NMOS TR peut être formé sur le caisson LV 141 de type P, 35 lequel peut être moins profond que le caisson HV 131 de type P sur lequel le transistor TR de la cellule de mémoire EEPROM est formé. Le transistor MV NMOS TR peut comprendre la couche 220 d'oxyde de grille, qui peut être plus mince que celle des autres transistors, et peut être formé de façon à avoir une structure LDD, dans laquelle une région 5 de source/drain peut être formée d'une région 284 de type n- et d'une région 299 de type n+, pouvant présenter une caractéristique d'attaque à basse tension. Dans un exemple de forme de réalisation, le transistor LV PMOS TR peut être formé sur le caisson LV 121 de type N. 10 Le transistor LV PMOS TR peut comprendre la couche 220 d'oxyde de grille, laquelle peut être plus mince que celle des autres transistors, et une région unique de source/drain formée d'une région 306 de type p+, qui peut présenter une caractéristique d'attaque à basse tension. Bien que la mémoire EEPROM ait été décrite à titre d'exemple d'une mémoire rémanente d'un exemple de forme de réalisation de l'invention, il est évident à un spécialiste de la technique que d'autres mémoires rémanentes peuvent également être utilisées. On décrira ci-après un procédé de fabrication d'un dispositif de traitement de données à une seule puce selon des exemples de formes de réalisation de l'invention en référence aux figures 9 à 33. En référence à la figure 9, une couche d'oxyde 101 et 25 une couche de nitrure 102 peuvent être formées sur un substrat 100 de type p pour circuit intégré, qui peut former une couche 103 d'isolement de plage. Un revêtement organique anti-réflexion (ARC), qui n'est pas représenté sur la figure 9, et un photorésist 104 peuvent être formés 30 sur la couche 103 d'isolement de plage. La couche d'oxyde 101, qui peut réduire la contrainte entre le substrat 100 et la couche de nitrure 102, peut être formée à une épaisseur de 10 nanomètres. La couche de nitrure 102, qui peut être utilisée en tant que masque d'attaque pendant un 35 processus d'attaque pour former une région STI, peut être formée en déposant une couche de nitrure de silicium d'une épaisseur de 80 à 85 nanomètres. La couche de nitrure de silicium peut être déposée par un procédé connu, par exemple un dépôt chimique en phase vapeur (CVD), un dépôt CVD sous-atmosphérique (SACVD), un dépôt CVD à basse pression (LPCVD) ou un dépôt CVD activé au plasma (PECVD). En référence à la figure 10, un motif 104a de photorésist peut être formé de façon à définir une région active. La couche 103 d'isolement de plage peut être façonnée suivant un motif par un processus d'attaque à sec 10 utilisant le motif 104a de photorésist en tant que masque. Ainsi, un masque 103a de plage, qui peut être formé d'un motif 102a de nitrure et d'un motif 0lla d'oxyde, peut être obtenu. La couche de nitrure 102 peut être attaquée en utilisant un gaz du groupe carbone- fluor. Un exemple de gaz pouvant être utilisé est un gaz de type CxFy ou gaz de type CaHbF, tel que CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4, C2H2, C4F6 et un mélange de ceux-ci. La couche de nitrure 102 peut être attaquée à l'aide d'un gaz comprenant du Ar. En référence à la figure 11, le motif 104a de 20 photorésist peut être enlevé et le substrat 100 de type p mis à nu peut être soumis à une attaque anisotrope à sec en utilisant le masque 103a de plage en tant que masque d'attaque, ce qui peut former une tranchée 105 qui définit la région active. Le motif 104a de photorésist peut être 25 enlevé par un procédé connu, par exemple par calcination utilisant un plasma de 02 et un agent d'élimination organique. La tranchée 105 peut être formée avec un rapport d'aspect tel qu'aucun espace vide n'est produit dans un processus suivant de remplissage de la tranchée 105 avec 30 une couche isolante. Par exemple, si la tranchée est remplie d'une couche d'oxyde par plasma à haute densité (HDP), la tranchée 105 peut être formée avec un rapport d'aspect de 3,0 ou moins. En référence à la figure 12, une couche 106 d'oxyde de 35 silicium peut être formée sur toute la surface de la structure résultante o la tranchée 105 peut être formée pour protéger les parois intérieures de la tranchée 105. Un revêtement 107 de nitrure peut être formé sur la couche 106 d'oxyde de silicium afin d'empêcher une oxydation supplémentaire de la couche 106 d'oxyde de silicium et il 5 peut renforcer la caractéristique d'isolement de la région STI. La couche 106 d'oxyde de silicium peut être formée à une épaisseur telle qu'elle empêche le piégeage d'électrons edans le revêtement 107 de nitrure pendant le fonctionnement d'un transistor, y compris le transistor HV 10 PMOS TR. La couche 106 d'oxyde de silicium peut être formée à une épaisseur de 20 à 50 nanomètres et elle peut être formée en particulier à une épaisseur de 25 nanomètres. Le revêtement 107 de nitrure peut être formé à une épaisseur de 5 à 30 nanomètres. La tranchée 105 peut être remplie d'une couche isolante choisie dans le groupe consistant en une couche d'USG, une couche d'oxyde HDP, une couche de TEOS formée en utilisant un procédé PECVD, une couche d'oxyde formée en utilisant un procédé PECVD et une combinaison quelconque de 20 celles- ci. Parmi elles, la couche 109 d'oxyde HDP peut être utilisée pour remplir la tranchée 105. Lorsqu'une couche d'oxyde est formée en utilisant le procédé de dépôt chimique en phase vapeur par plasma à haute densité HDP, le procédé CVD peut être combiné avec un procédé d'attaque 25 utilisant une pulvérisation. En outre, on peut injecter du SiH4 et du 02 en tant que gaz de dépôt dans une chambre, et on peut injecter un gaz inerte, tel que l'Ar gazeux, en tant que gaz de pulvérisation dans la chambre. En référence à la figure 13, la couche 109 d'oxyde HDP 30 peut être rendue plane. Par exemple, la couche 109 d'oxyde HDP peut être rendue plane par l'utilisation d'un polissage chimique et mécanique (CMP) ou d'un processus d'attaque en retour. En référence à la figure 14, une région STI 109a peut 35 être achevée par l'enlèvement du masque de plage 103a. Le motif 102a de nitrure et le revêtement 107 de nitrure, qui peuvent être inclus dans le masque de plage 103a, peuvent être enlevés en utilisant un agent d'élimination à l'acide phosphorique (H3P04), et le motif d'oxyde 101a peut être enlevé en utilisant du HF ou un agent d'attaque à oxyde tamponné (BOE). Sur les figures 15 à 33, la région STI 109a est illustrée schématiquement par la couche isolante 109 remplissant la tranchée 105. En référence à la figure 15, un motif 110 de 10 photorésist peut être formé sur toute la surface du substrat 100, afin de définir une région o un caisson HV de type N peut être formé. Des ions d'une impureté de type N, par exemple des ions phosphore (p+) ou des ions arsenic (As+) peuvent être implantés par l'utilisation du motif 110 de photorésist en tant que masque d'implantation ionique, qui peut former un caisson HV 111 de type N. Les ions phosphore (p+) peuvent être implantés à une dose de 1 x 1013 à 5 x 1013 atomes/cm2 et avec une énergie de 1,3 MeV. Les ions phosphore (p+) peuvent être implantés à une dose 20 inférieure et à une énergie inférieure à celles utilisées lorsque le caisson HV 111 de type N peut être formé, ce qui peut former une région d'isolement de champ 112 de type p. La région 112 de champ de type peut être formée par l'implantation d'ions phosphore (p+) à une dose de 1 x 1012 25 à 6 x 1012 atomes/cm2 et à une énergie de 300 keV. Une contre-implantation ionique peut être exécutée pour empêcher l'abaissement de la tension de seuil dans le transistor PMOS TR. Les ions arsenic (As+) peuvent être implantés à une dose de 1 x 1012 à 5 x 1012 atomes/cm2 et 30 une énergie de 240 keV, ce qui peut former une région de contre-implantation ionique 113. Des ions d'une impureté de type P, par exemple des ions de bore (B+) ou de bifluorure de bore (BF2+), peuvent être implantés pour commander la tension de seuil VTHP. Une région 114 de commande de VTHP 35 peut être formée par implantation d'ions de bifluorure de bore (BF2+) à une dose de 1 x 1013 à 4 x 1013 atomes/cm2 et à une énergie de 40 keV. En référence à la figure 16, le motif 110 de photorésist peut être enlevé par calcination et utilisation d'un agent d'élimination organique, et un motif 120 de 5 photorésist peut être formé de façon à définir une région o un caisson LV de type N sera formé. Des ions d'une impureté de type N peuvent être implantés en utilisant le motif 120 de photorésist en tant que masque d'implantation ionique, ce qui peut former un caisson LV 121 de type N. Le caisson LV 121 de type N peut être formé de façon à être moins profond que le caisson HV de type N par l'implantation des ions de l'impureté de type n à une énergie plus faible que lorsque le caisson HV 111 de type N peut être formé. Les ions d'impureté de type n peuvent être 15 implantés à une dose de 1 x 1013 à 5 x 1013 atomes/cm2 et à une énergie de 360 keV. Une contre-implantation ionique peut être exécutée pour empêcher l'abaissement de la tension VH dans le transistor PMOS. Une région 123 de contre-implantation 20 ionique peut être formée par l'implantation d'ions d'arsenic (As+) à une dose de 1 x 1012 à 7 x 1012 atomes/cm2 et à une énergie de 240 keV. Des ions d'une impureté peuvent être implantés pour commander la tension de seuil VTHP. Une région 124 de commande de VTHP peut être formée par 25 implantation d'ions de bifluorure de bore (BF2+) à une dose de 1 x 10à3 à 7 x 1013 atomes/cm2 et à une énergie de 40 keV. En référence à la figure 17, le motif 120 de photorésist peut être enlevé par calcination et utilisation d'un agent d'élimination organique, et un motif 130 de 30 photorésist peut être formé de façon à définir une région o un caisson HV de type P peut être formé. Des ions d'une impureté de type P, qui peuvent comprendre des ions de bore (B+) ou des ions de bifluorure de bore (BF2+) peuvent être implantés en utilisant le motif 130 de photorésist en tant 35 que masque d'implantation ionique, ce qui peut former un caisson HV 131 de type P. Des ions de bore (B+) peuvent être implantés à une dose de 1 x 1013 à 3 x 1013 atomes/cm2 et à une énergie de 700 keV. Des ions d'une impureté de type P peuvent être implantés à une énergie plus faible que lorsque le caisson HV 131 de type P est formé, ce qui peut 5 former une région 132 d'isolement de champ de type n. La région 132 d'isolement de champ de type n peut être formée par l'implantation d'ions de bore (B+) à une dose de 1 x 1013 à 3 x 1013 atomes/cm2 et à une énergie de 130 keV. Des ions d'une impureté peuvent être implantés pour io commander la tension de seuil VTH. Une région 134 de commande de VTH, peut être formée par l'implantation d'ions de bore (B+) à une dose de 1 x 1013 à 5 x 1013 atomes/cm2 et à une énergie de 50 keV. En référence à la figure 18, le motif 130 de 15 photorésist peut être enlevé par calcination et utilisation d'un agent d'élimination organique, puis un motif 140 de photorésist peut être formé de façon à définir une région o un caisson LV de type P peut être formé et une région o un transistor HV NMOS TR peut être formé sur le substrat de 20 type p. Des ions d'une impureté de type N peuvent être implantés par l'utilisation du motif 140 de photorésist en tant que masque d'implantation ionique, à une énergie plus basse que lorsque le caisson HV 131 de type P peut être formé. Ainsi, un caisson LV 141 de type P et une région 142 25 d'isolement de champ de type n du transistor HV NMOS TR, qui peut être formé dans le substrat de type p. peuvent être formés de façon à être moins profonds que le caisson HV de type P. Des ions de bore (B+) peuvent être implantés à une dose de 1 x 103à 5 x 1013 atomes/cm2 et à une énergie 30 de 170 keV. Des ions d'une impureté peuvent être implantés pour commander la tension de seuil VT,. Une région 144 de commande de VTHN peut être formée par l'implantation d'ions d'indium (In+) à une dose de 1 x 1012 à 7 x 1012 atomes/cm2 et à une énergie de 180 keV. Pour plus de simplicité, seules les régions de caisson 111, 121, 131 et 141 et la région 142 d'isolement de champ du transistor HV NNOS TR qui peut être formé sur le substrat de type p sont illustrées sur les figures 19 à 34. Les autres particularités des figures 19 à 34 ont été convenablement décrites en référence aux figures précédentes. En référence à la figure 19, le motif 140 de photorésist peut être enlevé par calcination et utilisation d'une solution d'élimination organique, et un motif 150 de photorésist peut être formé de façon à définir une région io o un transistor HV NMOS TR peut être formé sur le substrat de type p. Des ions d'une impureté peuvent être implantés par le motif 150 de photorésist utilisé en tant que masque d'implantation ionique, ce qui peut former une région 154 de commande de la tension de seuil VTHN pour le 15 transistor HV NMOS TR qui peut être formé sur le substrat de type p. En référence à la figure 20, le motif 150 de photorésist peut être enlevé par calcination et utilisation d'un agent d'élimination organique, et une couche d'oxyde 20 natif, qui peut être formée sur toute la surface du substrat 100, peut être enlevée par l'utilisation d'un processus de nettoyage en milieu liquide. Une couche 160 d'oxyde de grille peut être formée à une épaisseur de 20 nanomètres à 40 nanomètres. La couche 160 d'oxyde de 25 grille peut être formée par un procédé choisi parmi une oxydation à sec utilisant de 1'02 gazeux à une température d'environ 1000 C à 1100 C, une oxydation humide dans une atmosphère de vapeur d'eau à une température de 1000 C à 1100 C, une oxydation par HC1 utilisant un mélange gazeux 30 d'O2 gazeux et de HC1 gazeux, une oxydation utilisant un mélange gazeux d'O2 gazeux et de C2H3C13 gazeux et une oxydation utilisant un mélange gazeux d'O2 gazeux et de C2H2C12. Un motif 170 de photorésist peut être f--ormé de façon à mettre à nu une région o une région de type n+ 35 peut être formée sous une couche d'oxyde à effet tunnel dans une région de jonction flottante du transistor TR de la cellule de mémoire EEPROM, et des ions d'une impureté peuvent être implantés de façon à former une région 172 n+. La région 172 de type n+ peut être formée par l'implantation d'ions d'arsenic (As+) à une dose de 1 x 1013 à 9 x 1013 atomes/cm2 et à une énergie de 100 keV. En référence à la figure 21, le motif 170 de photorésist peut être enlevé par calcination et utilisation d'un agent d'élimination organique, puis un motif de photorésist, qui n'est pas représenté sur la figure 21, 10 peut être formé de façon à définir une fenêtre à effet tunnel. La couche 160 d'oxyde de grille mise à nu par le motif de photorésist peut être attaquée en milieu liquide et enlevée, et une couche 175 d'oxyde à effet tunnel peut être formée dans la fenêtre à effet tunnel. La couche 175 15 d'oxyde à effet tunnel peut être formée à une épaisseur de 6 nanomètres à 8 nanomètres. Une couche conductrice inférieure 180 peut être déposée de façon à former une électrode de grille flottante du transistor de la cellule de mémoire EEPROM et une électrode de grille du transistor 20 HV TR. La couche conductrice inférieure 180 peut être formée à une épaisseur de 135 nanomètres à 165 nanomètres. La couche conductrice inférieure 180 peut être formée de polysicilium utilisant un procédé CVD, SACVD, LPCVD ou PECVD et le plus avantageusement LPCVD. Après qu'une couche 25 de polysilicium pour la couche conductrice inférieure 180 a été formée par un procédé LPCVD utilisant du N2 gazeux et du SiH4 gazeux, des ions de phosphore peuvent être déposés en utilisant du POCl3 gazeux pour ajuster la résistance, ou bien une couche de polysilicium dopé peut être formée par 30 un procédé LPCVD utilisant du N2, du SiH4 (ou du Si2H6) ou PH3 gazeux. Une couche anti-réflexion (ARL) peut être formée sur la couche conductrice inférieure 180, puis la couche conductrice inférieure 180 peut être formée suivant un motif pour chaque cellule. Une couche d'isolement 182 35 entre grilles peut être formée sur toute la surface du substrat 100. La couche 182 d'isolement entre grilles peut être une couche d'ONO formée d'une couche d'oxyde qui peut être d'une épaisseur de 3 nanomètres à 7 nanomètres, d'une couche de nitrure pouvant avoir une épaisseur de 5 nanomètres à 8 nanomètres, et d'une couche d'oxyde pouvant 5 avoir une épaisseur de 3 nanomètres à 7 nanomètres, lesquelles peuvent être superposées séquentiellement. En référence à la figure 22, un motif 190 de photorésist peut être peut être formé de façon à mettre à nu une région o un transistor LV TR et un transistor MV TR 10 peuvent être formés. La couche 182 d'isolement entre grilles, la couche conductrice inférieure 180 et la couche 160 d'oxyde de grille peuvent être attaquées séquentiellement par l'utilisation du motif 190 de photorésist en tant que masque d'attaque, ce qui peut 15 mettre à nu la partie du substrat 100 correspondant à la région o le transistor LV TR et le transistor MV TR peuvent être formés. La couche 182 d'isolement entre grilles et la couche conductrice inférieure 180 peuvent être attaquées par l'utilisation d'un processus d'attaque à 20 sec, et la couche 160 d'oxyde de grille peut être attaquée par l'utilisation d'un processus d'attaque en milieu liquide. Une région 194 de commande de VTH peut être formée par l'implantation d'ions de bifluorure de bore (BF2+) à une dose de 1 x 1012 à 5 x 1012 atomes/cm2 et à une énergie 25 de 30 keV. En référence à la figure 23, le motif 190 de photorésist peut être enlevé par calcination et utilisation d'un agent d'élimination organique, et une couche 200 d'oxyde de grille pour le transistor MV TR peut être formée 30 sur le substrat 100 à nu, à une épaisseur de 10 nanomètres à 20 nanomètres. En référence à la figure 24, un motif 210 de photorésist peut être formé de façon à mettre à nu une région o le transistor LV TR sera formé. La couche 200 35 d'oxyde de grille du transistor MV TR peut être attaquée par l'utilisation d'un processus d'attaque en milieu liquide. La région 214 de commande de VTH du transistor LV TR peut être formée par l'utilisation du motif 210 de photorésist en tant que masque d'implantation ionique, des ions de bifluorure de bore (BF2+) peuvent être implantés à 5 une dose de 1 x 1012 à 5 x 1012 atomes/cm2 et à une énergie de 30 keV. En référence à la figure 25, le motif 210 de photorésist peut être enlevé par calcination et utilisation d'un agent d'élimination organique, et une couche 220 10 d'oxyde de grille pour le transistor LV TR peut être formée sur le substrat 100 à nu, à une épaisseur de 2 nanomètres à 4 nanomètres. Une couche conductrice supérieure 230 peut être formée sur toute la surface du substrat 100 afin de former une grille de commande du transistor TR de la s15 cellule de mémoire EEPROM, une pseudo-grille du transistor HV TR et des électrodes de grille des transistors LV TR et MV TR. La couche conductrice supérieure 230 peut être formée d'une couche de polysilicium et d'une couche de silicium métallique, lesquelles peuvent être superposées 20 séquentiellement. Après que la couche de polysilicium a été formée, des ions de phosphore peuvent être déposés de façon à ajuster une résistance, formant une couche de polysilicium dopé. La couche de silicium métallique peut être formée en utilisant une couche de silicium au 25 tungstène sur la couche de polysilicium. La couche de polysilicium peut être formée à une épaisseur de 135 nanomètres à 165 nanomètres et la couche de silicium au tungstène peut être formée à une épaisseur de 100 nanomètres par dépôt LPCVD utilisant du SiH2Cl2 gazeux et 30 du WF6 gazeux. En référence à la figure 26, un motif 240 de photorésist peut être formé sur la couche conductrice supérieure 230 afin de définir une structure de grille. La couche conductrice supérieure 230 peut être attaquée par 35 l'utilisation du motif 240 de photorésist en tant que masque, ce qui peut former une grille 230L du transistor LV TR et une grille 230M du transistor MV TR. En référence à la figure 27, le motif 240 de photorésist peut être enlevé par calcination et utilisation d'un agent d'élimination organique, et un motif 250 de 5 photorésist peut être formé, lequel peut définir une structure de grille du transistor de la cellule de mémoire EEPROM et une structure de grille du transistor HV TR. La couche conductrice supérieure 230, la couche 182 d'isolement entre grilles et la couche conductrice inférieure 180 peuvent être attaquées séquentiellement par autoalignement utilisant le motif 250 de photorésist en tant que masque d'attaque, ce qui permet d'achever une structure 252 de grille du transistor MTR de mémoire de la mémoire EEPROM, une structure de pseudogrille 254 du 15 transistor de sélection STR et une structure de grille 256 du transistor HV TR. En référence à la figure 28, le motif 250 de photorésist peut être enlevé par calcination et utilisation d'un agent d'élimination organique, et un motif 260 de 20 photorésist peut être formé de façon à définir une région de type n-. Des ions d'une impureté de type N peuvent être implantés par l'utilisation du motif 260 de photorésist en tant que masque d'implantation ionique. Des ions de phosphore (p+) peuvent être implantés à une dose de 5 x 1012 25 à 9 x 1012 atomes/cm2 et à une énergie de 90 keV, ce qui peut former une région 262 de type n- en tant que région de jonction flottante, une région 264 de type n- en tant que région de drain du transistor TR de la cellule de mémoire EEPROM, une région 266 de type n- du transistor HV NMOS TR, 30 et une région 268 de type n- du transistor MV NMOS TR. En référence à la figure 29, le motif 260 de photorésist peut être enlevé par calcination et utilisation d'un agent d'élimination organique, et un motif 270 de photorésist peut être formé de façon à définir une région 35 de type p-. Des ions d'une impureté de type P peuvent être implantés par l'utilisation du motif 270 de photorésist en tant que masque d'implantation ionique. Des ions de bore (B+) peuvent être implantés à une dose de 1 x 1012 à 9 x 1012 atomes/cm2 et à une énergie de 50 keV, ce qui peut former une région 272 de type n- du transistor HV PMOS TR. En référence à la figure 30, le motif 270 de photorésist peut être enlevé par calcination et utilisation d'un agent d'élimination organique, et un motif 280 de photorésist peut être formé de façon à définir une région 10 LDD de type n-. Des ions d'une impureté de type N peuvent être implantés par l'utilisation du motif 280 de photorésist en tant que masque d'implantation ionique. Des ions d'arsenic (As+) peuvent être implantés à une dose de 1 x 1014 à 8 x 1014 atomes/cm2 et à une énergie de 25 keV, ce 15 qui peut former une région 282 de type n- en tant que région de source dans le transistor de la cellule EEPROM et une région 284 de type n- en tant que transistor LV NMOS TR. En référence à la figure 31, des entretoises S' 20 peuvent être formées sur les parois latérales de la grille. Une couche de nitrure peut être déposée sur toute la surface du substrat, puis attaquer à sec pour former les entretoises, a. Un motif 290 de photorésist peut être formé de façon à définir une région de type n+. Des ions d'une 25 impureté de type N peuvent être implantés par l'utilisation du motif 290 de photorésist en tant que masque d'implantation ionique. Des ions d'arsenic (As+) peuvent être implantés à une dose de 1 x 1015 à 5x 1015 atomes/cm2 et à une énergie de 50 keV, ce qui peut former une région 30 292 de type n+ en tant que région de source et une région 294 de type n+ en tant que région de drain dans le transistor TR de la cellule de mémoire EEPROM, une région 296 de type n+ du transistor HV NMOS TR, une région 298 de type n+ du transistor MV NMOS TR et une région 299 de type 35 n+ du transistor LV NMOS TR. En référence à la figure 32, le motif 290 de photorésist peut être enlevé par calcination et utilisation d'un agent d'élimination organique, et un motif 300 de photorésist peut être formé de façon à définir une région de type p+. Des ions d'une impureté de type P peuvent être 5 implantés par l'utilisation du motif 300 de photorésist en tant que masque d'implantation ionique. Des ions de bifluorure de bore (Bf2+) peuvent être implantés à une dose de 1 x 105 à 5 x 105 atomes/cm2 et à une énergie de 20 keV, ce qui peut former une région 302 de type p+ du transistor 10 HV PMOS TR, une région 304 de type p+ du transistor MV PMOS TR et une région 306 de type p+ du transistor LV PMOS TR. En référence à la figure 33, un diélectrique intercouche (ILD) 310 peut être formé sur toute la surface du substrat 100. Une couche de SiON, une couche d'oxyde HDP 15 et une couche de TEOS peuvent être formées séquentiellement en utilisant un procédé CVD, puis rendues planes en utilisant un procédé CMP, ce qui peut former le diélectrique ILD 310. Le diélectrique ILD 310 peut être formé à une épaisseur de 810 nanomètres à 990 nanomètres. 20 Des trous de contact BC peuvent être formés pour mettre à nu les régions de drain des transistors, puis des ions d'une impureté peuvent être implantés de façon à former des fiches 322 de contacts de lignes de bits. Les fiches 322 de contacts de lignes de bits peuvent être formées par la 25 formation séquentielle d'une couche métallique d'arrêt et d'une couche de tungstène en utilisant un procédé CVD, puis par aplanissement en utilisant un procédé CMP. Une couche métallique peut être formée puis soumise à la formation d'un motif, ce qui peut former des lignes de bits 330. La 30 couche métallique peut être formée par superposition séquentielle d'une couche de titane, d'une couche d'aluminium et d'une couche de nitrure de titane. Dans un exemple de forme de réalisation, des procédés de fabrication de type CMOS connus peuvent être mis en 35 oeuvre pour réaliser complètement les dispositifs de traitement de données à une seule puce décrits cidessus. Dans un exemple de forme de réalisation de la présente invention, le dispositif de traitement de données à une seule puce peut comporter des transistors fonctionnant dans diverses plages de tension, qui permettent d'exécuter 5 efficacement un stockage de données, une lecture de données et un traitement de données. En outre, le dispositif de traitement de données à une seule puce peut être fortement intégré et ses dimensions peuvent être réduites efficacement tout en conservant les caractéristiques 10 inédites de dispositif de mémoire rémanente. Dans un exemple de forme de réalisation de l'invention, le dispositif de traitement de données à une seule puce peut comporter plusieurs caissons pour l'isolement de transistors fonctionnant dans plusieurs s15 plages de tension, dans lequel chacun des multiples caissons contient au moins un transistor fonctionnant dans une plage de tension particulière et dans lequel des transistors d'une seule des multiples plages de tension se trouvent à l'intérieur de chacun des multiples caissons. 20 Le, au moins un, transistor peut être un transistor à haute tension, un transistor à tension intermédiaire ou un transistor à basse tension. Dans un exemple de forme de réalisation, l'invention propose un procédé pour isoler des transistors fonctionnant 25 dans une première plage de tension de transistors fonctionnant dans une autre plage de tension, comprenant un premier caisson destiné à contenir des transistors fonctionnant uniquement dans une première plage particulière de tension, et la formation d'un second 30 caisson destiné à contenir des transistors fonctionnant uniquement dans une seconde plage particulière de tension. Il va de soi que de nombreuses modifications peuvent être apportées aux divers exemples de formes de réalisation de la présente invention. Par exemple, les plages de 35 tension du transistor à haute tension, du transistor à tension intermédiaire et du transistor à basse tension peuvent être différentes de celles indiquées de façon spécifique dans les exemples de formes de réalisation. En outre, l'ordre de formation des caissons respectifs n'est pas limité aux exemples de formes de réalisation de 5 l'invention décrits et diverses modifications peuvent leur être apportées par un spécialiste de la technique. De plus, les plages de tension du transistor à haute tension, du transistor à tension intermédiaire et des transistors à basse tension peuvent se chevaucher. Par 10 exemple, si un transistor à haute tension fonctionne sous une tension de 14 à 20 V et qu'un transistor intermédiaire fonctionne sous une tension de 5 à 15 V, un transistor fonctionnant à 14 V peut être contenu dans un caisson pour des transistors à haute tension et/ou des transistors à 15 tension intermédiaire. En outre, on peut former plus d'un caisson pour contenir des transistors d'une plage de tension particulière. Par exemple, un premier caisson peut contenir des transistors à basse tension et un second caisson peut 20 également contenir des transistors à basse tension. Ces variantes ne doivent pas être considérées comme s'écartant du cadre de l'invention telle que définie dans les revendications annexées. REVENDICATIONS 1. Dispositif caractérisé en ce qu'il comporte: un substrat (100) d'un premier type de conductivité, ayant une première concentration de dopant; un premier caisson (141) formé dans le substrat; un second caisson (131) du premier type de conductivité formé dans le substrat et plus profond que le premier caisson, le second caisson ayant une concentration de dopant supérieure à la première concentration de 10 dopant; et une cellule de mémoire rémanente formée sur le second caisson. 2. Dispositif selon la revendication 1, caractérisé en ce que la cellule de mémoire rémanente est une cellule 15 de mémoire morte électriquement effaçable et programmable EEPROM (2). 3. Dispositif selon la revendication 2, caractérisé en ce que la cellule de mémoire EEPROM comporte un transistor de mémoire (MTR) et un transistor de sélection 20 (STR), le transistor de mémoire comprenant: une couche (175) d'oxyde à effet tunnel; une couche (160M) d'oxyde de grille formée sur la couche d'oxyde à effet tunnel de façon à être plus épaisse que cette couche d'oxyde à effet tunnel; une grille (252) à éléments superposés formée sur la couche d'oxyde à effet tunnel et sur la couche d'oxyde de grille du transistor de mémoire, la grille à éléments superposés étant formée d'une grille flottante (180F), d'une couche (182I) d'isolement entre grilles et d'une 30 grille (230C) de commande; une région de source (S) formée dans le second caisson de façon à être alignée avec une paroi latérale de la grille à éléments superposés; et une région de jonction flottante (FJR) formée dans le 35 second caisson de façon à être alignée avec l'autre paroi latérale de la grille à éléments superposés, la région de jonction flottante formée étant disposée sous la couche d'oxyde à effet tunnel et sous la couche d'oxyde de grille du transistor de mémoire, et le transistor de sélection comprend: une couche (160S) d'oxyde de grille; une grille (G) formée sur la couche d'oxyde de grille du transistor de sélection, parallèlement à la grille à éléments superposés du transistor de mémoire; la région (FJR) de jonction flottante alignée avec une 10 paroi latérale de la grille faisant face à l'autre paroi latérale de la grille à éléments superposés du transistor de mémoire; et une région de drain (D) formée dans le second caisson de façon à être alignée avec l'autre paroi latérale de la s15 grille. 4. Dispositif selon la revendication 3, caractérisé en ce qu'il comporte en outre un motif isolant (182S) et une pseudo-grille (230S) formée sur la grille du transistor de sélection, le motif isolant étant formé en même temps 20 que la couche d'isolement entre grilles, et la pseudogrille étant formée en même temps que la grille de commande, la grille et la pseudo-grille étant connectées à la même interconnexion supérieure (340). 5. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte en outre un transistor (HV TR) formé sur le second caisson. 6. Dispositif selon la revendication 5, caractérisé en ce que le transistor est un transistor à haute tension. 30 7. Dispositif selon la revendication 6, caractérisé en ce qu'il est appliqué au transistor à haute tension la même tension que celle appliquée à la cellule de mémoire rémanente. 8. Dispositif selon la revendication 1, caractérisé 35 en ce qu'il comporte en outre un transistor (LV TR) formé sur le premier caisson. 9. Dispositif selon la revendication 8, caractérisé en ce que le transistor est un transistor à basse tension. 10. Dispositif selon la revendication 9, caractérisé en ce qu'il est appliqué au transistor à basse tension une 5 tension inférieure à celle appliquée à la cellule de mémoire rémanente. 11. Dispositif selon la revendication 10, caractérisé en ce qu'il comporte en outre un transistor (MV TR) formé sur le second caisson. 12. Dispositif selon la revendication 11, caractérisé en ce que le transistor formé sur le second caisson est un transistor à tension intermédiaire. 13. Dispositif selon la revendication 12, caractérisé en ce qu'une tension intermédiaire entre les tensions 15 appliquées à la cellule de mémoire rémanente et au transistor à basse tension est appliquée au transistor à tension intermédiaire. 14. Dispositif selon la revendication 12, caractérisé en ce que le transistor à tension intermédiaire comporte: 20 une couche (200) d'oxyde de grille formée sur le second caisson; une grille (G) formée sur la couche d'oxyde de grille; une région de source (S) de type DDD formée dans le 25 second caisson de façon à être alignée avec une paroi latérale de la grille; et une région de drain (D) de type DDD formée dans le second caisson de façon à être alignée avec l'autre paroi latérale de la grille. 15. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte en outre un troisième caisson formé dans le substrat, le troisième caisson étant plus profond que le premier caisson et d'un type de conductivité opposée à celui du deuxième caisson. 16. Dispositif selon la revendication 15, caractérisé en ce qu'il comporte en outre un transistor (HV TR) à haute tension formé sur le troisième caisson. 17. Dispositif selon la revendication 16, caractérisé en ce qu'il est appliqué au transistor à haute tension la même tension que celle appliquée à la cellule de mémoire rémanente. 18. Dispositif selon la revendication 16, caractérisé en ce qu'une région (109a) d'isolement à tranchée peu profonde, qui définit une région active, est formée dans le substrat, o0 la région d'isolement à tranchée peu profonde comportant: une tranchée (105) formée dans le substrat; une couche d'oxyde (106) formée le long d'une paroi latérale de la tranchée; une couche de nitrure (107) formée sur la couche d'oxyde afin d'en épouser la forme; et une couche d'isolement aplanie (109) remplissant la tranchée, la couche d'oxyde ayant une épaisseur telle qu'elle 20 empêche le piégeage d'électrons dans la couche de nitrure lorsqu'une tension élevée est appliquée au transistor à haute tension formé sur le troisième caisson. 19. Dispositif selon la revendication 16, caractérisé en ce que le transistor à haute tension formé sur le 25 troisième caisson comporte: une couche (160) d'oxyde de grille; une grille (180S) formée sur la couche d'oxyde de grille; une région de source (S) de type DDD à îlots de 30 masquage formée dans le troisième caisson de façon à être alignée avec une paroi latérale de la grille; et une région de drain (D) de type DDD à îlots de masquage formée dans le troisième caisson de façon à être alignée avec l'autre paroi latérale de la grille. 20. Dispositif selon la revendication 19, caractérisé en ce qu'il comporte en outre un motif isolant (182S) et une pseudo-grille (230S) formée sur la grille du transistor à haute tension, la grille du transistor à haute tension et la pseudo-grille étant connectées à la même interconnexion supérieure (340). 21. Dispositif selon la revendication 9, caractérisé en ce qu'il comporte en outre un troisième caisson formé dans le substrat, le troisième caisson étant plus profond que le premier caisson et d'un type de conductivité opposé à celui du deuxième caisson. 22. Dispositif selon la revendication 21, caractérisé en ce qu'il comporte en outre: un transistor (MV TR) à tension intermédiaire formé sur le troisième caisson, une tension intermédiaire entre les tensions appliquées à la cellule de mémoire rémanente 15 et au transistor à basse tension étant appliquée au transistor à tension intermédiaire. 23. Dispositif selon la revendication 1, caractérisé en ce qu'il comporte en outre: un transistor formé sur le substrat, et dans lequel le profil de dopage du premier caisson est identique à celui d'une région (112, 142) d'isolement de champ du transistor. 24. Dispositif caractérisé en ce qu'il comporte: un substrat (100) d'un premier type de conductivité 25 ayant une première concentration de dopant; un premier caisson (141) du premier type de conductivité formé dans le substrat; un deuxième caisson (131) formé dans le substrat plus en profondeur que le premier caisson et ayant une 30 concentration de dopant supérieure à la première concentration de dopant; un troisième caisson (111) d'un second type de conductivité qui est opposé au premier type de conductivité ; un quatrième caisson (121) du second type de conductivité formé dans le substrat et moins profond que le troisième caisson; et une cellule de mémoire rémanente formée sur le deuxième caisson. 25. Dispositif selon la revendication 24, caractérisé 5 en ce que en ce que la cellule de mémoire rémanente est une cellule de mémoire morte électriquement effaçable et programmable EEPROM. 26. Dispositif selon la revendication 25, caractérisé en ce que la cellule de mémoire EEPROM comporte un 10 transistor de mémoire (MTR) et un transistor de sélection (STR), le transistor de mémoire comprenant: une couche (175) d'oxyde à effet tunnel; une couche (160M) d'oxyde de grille formée sur la 15 couche d'oxyde à effet tunnel de façon à être plus épaisse que la couche d'oxyde à effet tunnel; une grille (252) à éléments superposés formée sur la couche d'oxyde à effet tunnel et sur la couche d'oxyde de grille du transistor de mémoire, la grille à éléments 20 superposés étant formée d'une grille flottante (180F), d'une couche (182I) d'isolement entre grilles et d'une grille de commande (230C) ; une région de source (S) d'un second type de conductivité formée dans le deuxième caisson de façon à 25 être alignée avec une paroi latérale de la grille à éléments superposés; et une région (FJR) de jonction flottante du second type de conductivité formée dans le deuxième caisson de façon à être alignée avec l'autre paroi latérale de la grille à 30 éléments superposés, la région de jonction flottante étant formée sous la couche d'oxyde à effet tunnel et sous la couche d'oxyde de grille du transistor de mémoire, et le transistor de sélection comprenant: une couche (160S) d'oxyde de grille; une grille (G) formée sur la couche d'oxyde de grille du transistor de sélection, parallèlement à la grille à éléments superposés du transistor de mémoire; la région de jonction flottante étant alignée avec une paroi latérale de la grille faisant face à l'autre paroi latérale de la grille à éléments superposés du transistor de mémoire; et une région de drain (D) du second type de conductivité formée dans le deuxième caisson de façon à être alignée avec l'autre paroi latérale de la grille. 27. Dispositif selon la revendication 26, caractérisé 10 en ce qu'il comporte en outre un motif isolant (182S) et une pseudo-grille (230S) formée sur la grille du transistor de sélection, le motif isolant étant formé en même temps que la couche d'isolement entre grilles, et la pseudogrille étant formée en même temps que la grille de 15 commande, la grille et la pseudo-grille étant connectées à la même interconnexion supérieure (340). 28. Dispositif selon la revendication 24, caractérisé en ce qu'il comporte en outre un premier transistor (LV TR) 20 formé sur le premier caisson, auquel une première tension est appliquée; un deuxième transistor (HV TR) formé sur le deuxième caisson et auquel une seconde tension est appliquée; un troisième transistor formé sur le troisième caisson 25 et auquel la seconde tension est appliquée; et un quatrième transistor formé sur le quatrième caisson et auquel la première tension est appliquée, la seconde tension étant supérieure à la première tension. 29. Dispositif selon la revendication 28, caractérisé en ce que les couches (160, 200) d'oxyde de grille du deuxième transistor et du troisième transistor sont plus épaisses que les couches (220) d'oxyde de grille du premier transistor et du quatrième transistor. 30. Dispositif selon la revendication 28, caractérisé en ce que la couche d'oxyde de grille de la cellule de mémoire EEPROM est aussi épaisse que chacune des couches d'oxyde de grille du deuxième transistor et du troisième transistor, et les couches d'oxyde de grille du deuxième transistor et du troisième transistor sont plus épaisses 5 que les couches d'oxyde de grille du premier transistor et du quatrième transistor. 31. Dispositif selon la revendication 28, caractérisé en ce qu'une région (STI) d'isolement à tranchée peu profonde, qui définit une région active, est formée dans un 10 substrat (100), la région d'isolement à tranchée peu profonde comportant: une tranchée (105) formée dans le substrat; une couche (106) d'oxyde formée le long d'une paroi 15 latérale de la tranchée; une couche de nitrure (107) formée sur la couche d'oxyde afin d'en épouser la forme; et une couche aplanie (109) d'isolement remplissant la tranchée, la couche d'oxyde étant formée à une épaisseur telle que la couche d'oxyde empêche un piégeage d'électrons dans la couche de nitrure lorsque la seconde tension est appliquée au troisième transistor formé sur le troisième caisson. 32. Dispositif selon la revendication 28, caractérisé en ce que le troisième transistor comporte: une couche (160) d'oxyde de grille; une grille (180H) formée sur la couche d'oxyde de grille du troisième transistor; une région de source (S) de type DDD à îlots de masquage du premier type de conductivité, formé dans le troisième caisson de façon à être alignée avec une paroi latérale de la grille; et une région de drain (D) de type DDD à îlots de masquage du premier type de conductivité, formée dans le troisième caisson de façon à être alignée avec l'autre paroi latérale de la grille. 33. Dispositif selon la revendication 28, caractérisé en ce que le deuxième transistor comporte: une couche d'oxyde de grille formée sur le deuxième caisson; une grille formée sur la couche d'oxyde de grille du deuxième transistor; une région de source (S) de type DDD à îlots de masquage du second type de conductivité, formée dans le 10 deuxième caisson de façon à être alignée avec une paroi latérale de la grille; et une région de drain (D) de type DDD à îlots de masquage du second type de conductivité, formée dans le deuxième caisson de façon à être alignée avec l'autre paroi 15 latérale de la grille. 34. Dispositif selon la revendication 28, caractérisé en ce que le premier transistor comporte une couche d'oxyde de grille formée sur le premier caisson; une grille formée sur la couche d'oxyde de grille du 20 premier caisson; une région de source (S) de type DDD du second type de conductivité formée dans le premier caisson de façon à être alignée avec une paroi latérale de la grille; et une région de drain (D) de type DDD du second type de 25 conductivité formée dans le premier caisson de façon à être alignée avec l'autre paroi latérale de la grille, et le quatrième transistor comporte: une couche d'oxyde de grille formée sur le quatrième caisson; une grille formée sur la couche d'oxyde de grille du quatrième caisson; une région de source (S) du premier type de conductivité formée dans le quatrième caisson de façon à être alignée avec une paroi latérale de la grille; et une région de drain (D) du premier type de conductivité formée dans le quatrième caisson de façon à être alignée avec l'autre paroi latérale de la grille. 35. Dispositif selon la revendication 24, caractérisé en ce qu'il comporte en outre: un premier transistor formé sur le premier caisson et auquel une première tension est appliquée; un deuxième transistor formé sur le deuxième caisson et auquel une deuxième tension est appliquée; un troisième transistor formé sur le deuxième caisson et auquel une troisième tension est appliquée; un quatrième transistor formé sur le troisième caisson et auquel la deuxième tension est appliquée; un cinquième transistor formé sur le troisième caisson et auquel la troisième tension est appliquée; et un sixième transistor formé sur le quatrième caisson 15 et auquel la première tension est appliquée, la troisième tension étant supérieure à la deuxième tension et la deuxième tension étant supérieure à la première tension. 36. Dispositif selon la revendication 35, caractérisé 20 en ce que des couches d'oxyde de grille du troisième transistor et du cinquième transistor sont plus épaisses que ses couches d'oxyde de grille du deuxième transistor et du quatrième transistor, et en ce que les couches d'oxyde de grille du deuxième 25 transistor et du quatrième transistor sont plus épaisses que les couches d'oxyde de grille du premier transistor et du sixième transistor. 37. Dispositif selon la revendication 35, caractérisé en ce que la couche d'oxyde de grille de la cellule de 30 mémoire EEPROM est aussi épaisse que chacune des couches d'oxyde de grille du troisième transistor et du cinquième transistor, en ce que les couches d'oxyde de grille du troisième transistor et du cinquième transistor sont plus épaisses 35 que les couches d'oxyde de grille du deuxième transistor et du quatrième transistor, et en ce que les couches d'oxyde de grille du deuxième transistor et du quatrième transistor sont plus épaisses que les couches d'oxyde de grille du premier transistor et du sixième transistor. 38. Dispositif selon la revendication 35, caractérisé en ce que le deuxième transistor comporte: une couche d'oxyde de grille formée sur le deuxième caisson; une grille formée sur la couche d'oxyde de grille du 1o deuxième transistor; une région de source (S) de type DDD du second type de conductivité formée dans le deuxième caisson de façon à être alignée avec une paroi latérale de la grille; et une région de drain (D) de type DDD du second type de 15 conductivité formée dans le deuxième caisson de façon à être alignée avec l'autre paroi latérale de la grille. 39. Dispositif selon la revendication 24, caractérisé en ce qu'il comporte en outre: un premier transistor formé sur le premier caisson et 20 auquel une première tension est appliquée; un deuxième transistor formé sur le deuxième caisson et auquel une deuxième tension est appliquée; un troisième transistor formé sur le deuxième caisson et auquel une troisième tension est appliquée; un quatrième transistor formé sur le troisième caisson et auquel la deuxième tension est appliquée; un cinquième transistor formé sur le troisième caisson et auquel la troisième tension est appliquée; un sixième transistor formé sur le quatrième caisson 30 et auquel la première tension est appliquée; et un second troisième transistor formé sur le substrat et auquel la troisième tension est appliquée, et la troisième tension étant supérieure à la deuxième tension et la deuxième tension étant supérieure à la 35 première tension. 40. Dispositif selon la revendication 39, caractérisé en ce que des couches d'oxyde de grille du troisième transistor et du cinquième transistor sont plus épaisses que les couches d'oxyde de grille du deuxième transistor et du quatrième transistor. 41. Dispositif selon la revendication 40, caractérisé en ce que les couches d'oxyde de grille du deuxième transistor et du quatrième transistor sont plus épaisses que les couches d'oxyde de grille du premier transistor et du sixième transistor. 42. Dispositif selon la revendication 40, caractérisé en ce que la couche d'oxyde de grille de la cellule de mémoire EEPROM est aussi épaisse que chacune des couches d'oxyde de grille du troisième transistor et du cinquième transistor; en ce que les couches d'oxyde de grille du troisième transistor et du cinquième transistor sont plus épaisses que les couches d'oxyde de grille du deuxième transistor et du quatrième transistor; et en ce que les couches d'oxyde de grille du deuxième 20 transistor et du quatrième transistor sont plus épaisses que les couches d'oxyde de grille du premier transistor et du sixième transistor. 43. Dispositif selon la revendication 40, caractérisé en ce que le profil de dopage du premier caisson est 25 identique à celui d'une région d'isolement de champ (112, 142) du troisième transistor. 44. Procédé de formation d'un dispositif de traitement de données à une seule puce, caractérisé en ce qu'il comprend: la formation d'un substrat (100) d'un premier type de conductivité, ayant une première concentration de dopant; la formation d'un premier caisson (141) dans le substrat; la formation d'un second caisson (131) du premier type 35 de conductivité dans le substrat, plus en profondeur que le premier caisson, le second caisson ayant une concentration de dopant supérieure à la première concentration de dopant; et la formation d'une cellule de mémoire rémanente formée sur le second caisson. 45. Procédé de formation d'un dispositif de traitement de données à une seule puce, caractérisé en ce qu'il comprend: la formation d'un substrat (100) d'un premier type de conductivité, ayant une première concentration de dopant; 10 la formation d'un premier caisson (141) du premier type de conductivité dans le substrat; la formation d'un second caisson (131) formé dans le substrat plus en profondeur que le premier caisson et ayant une concentration de dopant supérieure à la première 15 concentration de dopant; la formation d'un troisième caisson (111) d'un second type de conductivité qui est opposé au premier type de conductivité ; la formation d'un quatrième caisson (121) du second 20 type de conductivité dans le substrat, qui est moins profond que le troisième caisson; et la formation d'une cellule de mémoire rémanente formée sur le deuxième caisson. 46. Dispositif de traitement de données à une seule 25 puce pour la mise en oeuvre du procédé selon la revendication 44. 47. Dispositif de traitement de données à une seule puce pour la mise en oeuvre du procédé selon la revendication 45.