Brevet FR2853162A1 — publié le 20041001

i Oscillateur commandé en tension L'invention concerne un oscillateur commandé en tension réalisé en technologie CMOS. Plus particulièrement, l'invention concerne la synthèse de fréquences basée sur l'utilisation d'un oscillateur commandé en tension asservi par une fréquence de référence. Une application particulièrement intéressante d'un tel oscillateur concerne le domaine des télécommunications pour la 10 réalisation d'émetteurs ou de récepteurs radio, pour lesquels il est nécessaire d'engendrer des fréquences précises pour sélectionner un canal radio. Plus particulièrement, l'invention trouve une application particulièrement avantageuse dans le domaine des hautes fréquences, de l'ordre de 5 GHz, cette fréquence étant retenue dans certains 15 réseaux locaux radio pour l'onde porteuse afin de ne pas perturber les réseaux voisins. A chaque communication est attribué un canal contenu dans cette bande de fréquence, ayant une largeur d'environ 20 MHz. Il est donc nécessaire de disposer, en réception, d'un oscillateur local 20 capable d'engendrer des fréquences précises pour sélectionner un canal donné. Un tel oscillateur, qui est destiné à être embarqué dans les terminaux de réception, doit nécessairement présenter un faible coût de production et un haut niveau d'intégration. C'est la raison pour laquelle on réalise généralement ces 25 oscillateurs en technologie CMOS. Selon cette technologie, les oscillateurs comportent par exemple deux circuits oscillants identiques comprenant chacun un circuit résonant de type LC, associés chacun à un inverseur constitué par l'association de deux transistors. Comme on le conçoit, l'une des préoccupations majeures des 30 fabricants de terminaux de télécommunications concerne la miniaturisation des composants électroniques embarqués. Ce problème se pose de manière accrue pour les selfs des oscillateurs constitutifs des circuits résonants, la surface de silicium utilisée pour la réalisation d'une self étant directement liée à la valeur de la self et donc à la fréquence d'oscillation. Il n'est donc pas possible de diminuer la taille de l'oscillateur sans modifier la valeur de la self et donc la fréquence de l'oscillateur. C'est ainsi que, selon la technologie MOS, la surface de silicium nécessaire pour la réalisation des transistors de l'oscillateur est négligeable par rapport à la surface de silicium nécessaire pour la réalisation des selfs. Le but de l'invention est donc de pallier les inconvénients des oscillateurs de l'état de la technique et de fournir un oscillateur commandé en tension ayant un niveau d'intégration accru. Selon l'invention, il est donc proposé un oscillateur commandé en tension comprenant un étage oscillant à deux inverseurs CMOS 15 couplés formant un quadripôle à deux entrées et à deux sorties, et deux circuits oscillants disposés respectivement entre les entrées et les sorties des inverseurs et comportant chacun une self, le quadripôle étant adapté pour que les sorties dudit quadripôle soient en phase. Selon une caractéristique générale de l'oscillateur selon 20 l'invention, les selfs des circuits oscillants sont réalisés en technologie MOS et sont superposées l'une sur l'autre. La superposition des deux selfs permet dès lors de diminuer la surface occupée par l'oscillateur, d'un facteur pouvant aller jusqu'à 2. Selon une autre caractéristique de l'invention, les selfs des 25 circuits oscillants sont réalisées sous la forme de spirales implantées dans des niveaux de métallisation respectifs d'un circuit intégré. Ainsi, par exemple, les selfs se présentent sous la forme de capacités en forme de spirale formées respectivement par implantation de métal dans les niveaux de métallisation qui sont isolés par une 30 couche d'oxyde mince. Selon une autre caractéristique de l'invention, chaque inverseur comporte deux transistors MOS de polarité opposée, disposés en ligne, l'entrée de l'inverseur étant située sur la grille de l'un des transistors ayant une première polarité et la sortie au point milieu des deux transistors. En outre, l'entrée de chaque inverseur est reliée à la grille d'un 5 transistor d'une deuxième polarité de l'autre inverseur, ladite deuxième polarité étant opposée à ladite première polarité. L'oscillateur comporte en outre un étage d'amplification comprenant deux transistors MOS de polarité opposée disposés en série, la grille de chaque transistor étant reliée à l'une des sorties de 10 l'étage oscillant. D'autres buts, caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante, donnée uniquement à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels: la figure 1 est un schéma illustrant la réalisation d'un oscillateur commandé en tension conforme à l'invention; - la figure 2 est une vue en coupe d'une plaquette de circuit intégré illustrant la réalisation des selfs d'un oscillateur conforme à l'invention; et - la figure 3 est une vue de dessus de la plaquette de la figure 2. Sur la figure 1, on a représenté le circuit électronique d'un oscillateur commandé en tension conforme à l'invention. Comme on le voit sur cette figure 1, l'oscillateur comporte un 25 étage oscillant 10 associé à un étage amplificateur 12 de type "pushpull". L'étage oscillant 10 constitue un quadripôle à deux entrées el et e2 et à deux sorties sl et s2. En particulier, l'étage oscillant 10 présente une structure à 30 deux inverseurs 14 et 16 couplés, réalisés en technologie CMOS. Chaque inverseur 14 et 16 comporte deux transistors MOS, respectivement Ni et Pi, et N2 et P2 de polarité opposée et disposés en série. En d'autres termes, l'un des inverseurs, à savoir l'inverseur désigné par la référence numérique générale 14, comporte un premier transistor MOS Ni de type N, et un deuxième transistor MOS Pi de type P couplés de sorte que la source S du transistor MOS Ni soit 5 raccordé à la masse, que la source S du deuxième transistor Pi soit raccordé à une source de tension d'alimentation Vdd, et que le drain D du premier transistor Ni soit raccordé au drain du deuxième transistor Pi. Le câblage de l'autre inverseur 16 est réalisé de manière 10 symétrique. On voit sur la figure 1 que les deux entrées el et e2 du quadripôle 10 sont constituées par les grilles G des premiers transistors Ni et N2 des deux inverseurs 14 et 16, tandis que les sorties SI et S2 sont constituées par les drains D des deux transistors 15 Ni, Pi, d'une part, et N2, P2, d'autre part. Ces sorties Si et S2 sont raccordées à l'étage d'amplification 12. Cet étage d'amplification 12 est constitué par l'association de deux transistors MOS N3 et P3 de polarité opposée disposés en série, 20 dont les grilles respectives reçoivent les signaux de sortie si et s2 des deux inverseurs 14 et 16. Cet étage d'amplification constitue un amplificateur de type push-pull conventionnel. Il ne sera donc pas décrit davantage par la suite. Enfin, l'étage oscillant 10 est complété par deux circuits oscillants ou résonants 18 et 20, disposés en parallèle respectivement entre les entrées el, e2 et les deux sorties sl, s2 des deux inverseurs 14 et 16. Comme le montre la figure 1, ces deux circuits oscillants 18 et 20 sont commandés en fréquence par une tension Vt d'accord à 30 travers deux résistances RI et R2. Chaque circuit oscillant 18 et 20 est formé d'une inductance Ll, L2 et d'une capacité en parallèle réalisée par deux capacités Cl, C2 et C3, C4 montées en série et dont le point milieu est piloté par la tension d'accord Vt. Ces circuits oscillants 18 et 20 sont ainsi chacun constitués d'une self à induction associée à une capacité en parallèle, laquelle st 5 successivement chargée puis déchargée à travers la self Li, L2, créant ainsi des oscillations dont la fréquence dépend de la valeur des capacités Cl, C2 et C3, C4, de la valeur des selfs Li et L2. Comme indiqué précédemment, la réalisation des selfs en technologie CMOS présente des inconvénients majeurs en termes de 10 surface de silicium nécessaire à la réalisation de ces composants. Conformément à une caractéristique de l'invention, comme on le voit sur la figure 2, les selfs Li et L2 sont formées dans deux niveaux de métallisation M4 et M5 isolés par une couche d'oxyde mince O et sont superposées l'une sur l'autre, ce qui permet de réduire 15 considérablement la surface de silicium nécessaire pour la réalisation de ces selfs. On voit en effet sur la figure 2 que ces selfs LI et L2 sont formées dans les deux derniers niveaux de métallisation M4 et M5 sur une couche d'oxyde de silicium 20 elle-même déposée sur un substrat 20 22 de type p, des caissons dopés de type N+24 et 26 étant prévus, dans le substrat 20, de part et d'autre des selfs, afin de limiter les pertes de ces dernières. Comme on le voit sur la figure 3, sur laquelle seul le niveau de métallisation supérieur M5 a été représenté, les selfs sont réalisées par 25 implantation de métal sous la forme de spirales et constituent, conjointement, une capacité en spirale. Les deux selfs sont dès lors couplées en formant une capacité. La présence d'une telle capacité n'est cependant pas gênante puisque la différence de potentiel entre les selfs LI et L2 est nulle. De préférence, comme visible sur la figure 2, pour la réalisation des selfs, on utilise entre autre le dernier niveau de métallisation M5, qui a une épaisseur accrue. On notera que la mutuelle inductance entre les deux selfs permet de modifier les propriétés de l'oscillateur. En effet, dans une configuration de selfs empillées, si chaque self présente une valeur d'inductance L, en raison du couplage de ces deux selfs, la valeur L' de chaque inductance devient alors L'=L (1+k) k désignant le coefficient de mutuelle inductance des deux selfs. On conçoit dès lors qu'en utilisant une telle structure de selfs 10 empilées pour l'implantation des selfs Ll et L2, si le coefficient k de mutuelle inductance est voisin de 1, la valeur de l'inductance de chaque self est doublée, ce qui permet de diminuer par deux le diamètre de chaque self. On notera enfin que selon une particularité du montage des 15 deux inverseurs 14 et 16, du point de vue du câblage de ces inverseurs, ceuxci ne sont pas formés puisque les grilles des transistors NI et Pi, d'une part, et N2 et P2, d'autre part, ne sont pas interconnectées à un même point. Cependant, le quadripôle 10, dont les entrées et les sorties correspondent aux entrées el, e2 et aux sorties si, s2 des 20 inverseurs, présente un gain maximal quand les entrées el et e2 sont en phase. En d'autres termes, lorsque le quadripôle 10 a atteint son point de fonctionnement nominal défini par le gain maximum, les entrées el et e2 sont en phase et, de ce fait, les inverseurs 14 et 16 sont fonctionnellement fermés. On notera également que, dans ce cas, 25 les sorties si et s2 sont également en phase, ce qui permet d'attaquer directement l'étage d'amplification 12. REVENDICATIONS 1. Oscillateur commandé en tension, comprenant un étage oscillant à deux inverseurs CMOS (14, 16) couplés formant un quadripôle à deux entrées (el, e2) et à deux sorties (si, s2), et deux 5 circuits oscillant (18, 20) disposés respectivement entre les entrées et les sorties des inverseurs et comportant chacun une self (LI, L2), le quadripôle étant adapté pour que les sorties dudit quadripôle soient en phase, caractérisé en ce que les selfs (Li, L2) des circuits oscillants sont réalisées en technologie MOS et sont superposées l'une sur 10 l'autre. 2. Oscillateur selon la revendication 1, caractérisé en ce que les selfs des circuits oscillants sont réalisées sous la forme de spirales implantées dans des niveaux de métallisation (M4, M5) respectifs d'un circuit intégré. 3. Oscillateur selon la revendication 2, caractérisé en ce que les selfs se présentent sous la forme de capacités en forme de spirale formées respectivement par implantation de métal dans lesdits niveaux de métallisation (M4, M5) qui sont isolés par une couche d'oxyde mince (O). 4. Oscillateur selon l'une quelconque des revendications 1 à 3, caractérisé en ce que chaque inverseur comporte deux transistors (Ni, Pi, N2, P2) MOS de polarité opposée, disposés en ligne, l'entrée de l'inverseur (el, e2) étant située sur la grille (G) de l'un des transistors ayant une première polarité et la sortie (Si, s2) au point 25 milieu des deux transistors. 5. Oscillateur selon la revendication 4, caractérisé en ce que l'entrée (el, e2) de chaque inverseur est reliée à la grille (G) d'un transistor d'une deuxième polarité de l'autre inverseur, ladite deuxième polarité étant opposée à ladite première polarité. 6. Oscillateur selon l'une quelconque des revendications 1 à 5, caractérisé en ce qu'il comporte en outre un étage d'amplification (12) comprenant deux transistors MOS (N3, P3) de polarité opposée disposés en série, la grille de chaque transistor MOS étant reliée à l'une des sorties de l'étage oscillant.