Brevet FR2850809A1 — publié le 20040806

La présente invention concerne une boucle d'asservissement de phase (ou PLL pour "Phase Locked Loop"), et elle concerne plus particulièrement une boucle d'asservissement de phase avec une fonction de détection de verrouillage / déverrouillage de phase perfectionnée. Un moniteur à tube cathodique est un exemple représentatif de l'équipement périphérique utilisé avec un ordinateur pour visualiser des signaux vidéo (par exemple R, V, B) sur un écran, conformément à un signal de synchronisation 10 horizontale HSync et un signal de synchronisation verticale V_Sync émis par une carte vidéo de l'ordinateur. Lorsque le mode du moniteur à tube cathodique change ou lorsque l'alimentation est mise en fonction ou hors fonction, il se produit un phénomène transitoire dans lequel les fréquences 15 du signal de synchronisation horizontale H_Sync et du signal de synchronisation verticale VSync varient notablement. Ce phénomène transitoire induit de façon caractéristique une pointe de tension, faisant apparaître une tension qui peut détruire des composants tels que des diodes, des transistors, etc. Un exemple de changement de mode dans un moniteur à tube cathodique est le moment auquel il y a un passage du mode "DOS" (marque déposée) au mode "WINDOWS" (marque déposée) . Dans le mode DOS, la fréquence du signal de synchronisation horizontale HSync est d'environ 31 kHz, et dans le mode WINDOWS 25 la fréquence est d'environ 68 kHz. Comme décrit ci-dessus, lorsque le mode du moniteur à tube cathodique est changé, des variations de fréquence du signal de synchronisation horizontale H_Sync et du signal de synchronisation verticale VSync sont importantes. Pendant que ceci a lieu, une boucle d'asservissement de phase génère un signal d'impulsions d'horloge avec une fréquence prédéterminée, à partir du signal de synchronisation horizontale H Sync et du signal de synchronisation verticale V Sync, sous la commande d'un FR 04 00225 25.05. 2004 micro-ordinateur, et elle commande en outre la déflexion verticale et la déflexion horizontale d'un faisceau d'électrons. La boucle d'asservissement de phase fournit en outre une information de verrouillage / déverrouillage de 5 phase au micro-ordinateur, ce qui permet au microordinateur d'accomplir des fonctions de commande conformément à l'information de verrouillage déverrouillage de phase. La variation de fréquence du signal de synchronisation horizontale HSync et du signal 10 de synchronisation verticale VSync occasionne un déverrouillage de phase de la boucle d'asservissement de phase. Le micro- ordinateur peut reconnaître le mode de changement d'état du moniteur à tube cathodique d'après l'information de déverrouillage de phase reçue de la boucle 15 d'asservissement de phase. Si le micro-ordinateur reconnaît le mode de changement d'état, il atténue une tension anormalement élevée (par exemple une pointe de tension). Ainsi, une détection rapide du déverrouillage de phase par la boucle d'asservissement de phase est 20 importante pour permettre au microordinateur d'accomplir rapidement, par exemple, une réduction de tension, au moment o le mode du moniteur à tube cathodique est changé. Un exemple d'une boucle d'asservissement de phase avec une fonction de détection de verrouillage / 25 déverrouillage de phase est présenté dans le brevet des E.U.A. no 6 133 769, délivré le 17 octobre 2000, intitulé "Phase Locked Loop With A Lock Detector". On décrira en détail une boucle d'asservissement de phase avec une fonction de détection de verrouillage / déverrouillage de 30 phase, en référence aux figures 1-3. En se référant à la figure 1, on note qu'une boucle d'asservissement de phase 10 comprend un Détecteur de Phase / Fréquence (DPF) 11, une pompe de charge 12, un filtre de boucle 13, un Oscillateur Commandé par Tension (OCT) 14, un 35 diviseur 15 et un circuit de détection de verrouillage / déverrouillage de phase 16. Le DPF 11 compare une phase et une fréquence d'un signal de synchronisation d'entrée SIN avec la phase et la fréquence d'un signal de synchronisation de référence SREF, et génère un signal de montée UP ou un signal de descente DN. La pompe de charge 12 commande une charge ou une décharge du filtre de boucle 13 conformément au signal de montée UP ou au signal de descente DN. La fréquence de sortie de l'OCT 14 est déterminée conformément à la tension 10 de boucle du filtre de boucle 13. L'OCT 14 fournit en sortie un signal d'impulsions d'horloge SOUT prédéterminé, dont la fréquence est déterminée conformément à la tension de boucle. Le diviseur 15 divise le signal d'impulsions 15 d'horloge SOUT et fournit en sortie le signal de synchronisation de référence SREF. Le circuit de détection de verrouillage / déverrouillage de phase 16 contrôle l'émission du signal de montée UP ou du signal de descente DN, détecte un état de verrouillage / déverrouillage de 20 phase et émet un signal de détection DET vers un microordinateur (non représenté). On va maintenant décrire la configuration et le fonctionnement du circuit de détection de verrouillage / déverrouillage de phase 16, en référence à la figure 2. En se référant à la figure 2, on note que le circuit de détection de verrouillage / déverrouillage de phase 16 comprend une porte NON-ET 17, des sources de courant Il et I2, un élément de commutation 18, un condensateur Cl et un comparateur 19. La porte NON-OU 17 reçoit un signal de montée UP et un signal de descente DN et effectue une opération NON-OU sur ces signaux. L'élément de commutation 18 est connecté entre la source de courant Il et un noeud NOEUD1 d'une part, et la source de courant I2 d'autre part, et il est 35 commuté à l'état passant ou à l'état bloqué par le signal de sortie de la porte NON-OU 17. Le condensateur Cl reçoit une ou plusieurs charges électriques provenant de la source de courant Il par l'intermédiaire du noeud NOEUD1 lorsque l'élément de commutation 18 est bloqué. Le comparateur 19 compare une tension VC du noeud NOEUDI à une tension de référence prédéterminée VREF, et il fournit en sortie un signal de détection DET à un niveau "haut" ou "bas". Pour permettre au comparateur 19 de détecter de manière stable l'information de verrouillage / 10 déverrouillage de phase, la tension de référence VREF a une caractéristique d'hystérésis, et la source de courant Il est fixée à une valeur faible. Il en résulte qu'il existe un retard entre la génération initiale du déverrouillage de phase et la détection du déverrouillage de phase par le 15 comparateur 19. On va maintenant décrire le fonctionnement du circuit de détection de verrouillage / déverrouillage de phase 16 dans la boucle d'asservissement de phase 10, en référence à la figure 3. En se référant à la figure 3, on note que le DPF 1 génère un signal de montée UP ou un signal de descente DN lorsqu'une différence de phase est générée entre le signal de synchronisation d'entrée SIN et le signal de synchronisation de référence SREF. Le niveau de la tension VC du noeud NOEUD1 augmente progressivement conformément au signal de montée UP ou au signal de descente DN. Le comparateur 19 émet un signal de détection DET à un niveau "haut" lorsque le niveau de la tension est supérieur à celui d'une tension de référence 30 haute VREFH. La pompe de charge 12 commande la charge ou la décharge du filtre de boucle 13 conformément au signal de montée UP ou au signal de descente DN, et l'OCT 14 commande la fréquence de sortie du signal d'impulsions d'horloge 35 SOUT conformément à la tension de boucle du filtre de boucle 13. En faisant fonctionner en tant que telle la boucle d'asservissement de phase 10, la différence de phase entre le signal de synchronisation d'entrée SIN et le signal de synchronisation de référence SREF est progressivement réduite, et la valeur de comptage de sortie 5 du signal de montée UP ou du signal de descente DN est progressivement réduite. Il en résulte que le condensateur Cl du circuit de détection de verrouillage / déverrouillage de phase 16 est déchargé, et le niveau de la tension VC du noeud NOEUD1 est 10 progressivement abaissé, comme représenté sur la figure 3. Comme le montre en outre la figure 3, le comparateur 19 émet un signal de détection DET à un niveau "bas" lorsque le niveau de la tension VC est inférieur à celui d'une tension de référence basse VREFL. Lorsque ceci 15 se produit, un micro-ordinateur (non représenté) détermine un état de déverrouillage de phase si le signal de détection DET est "haut", et un état de verrouillage de phase si le signal de détection est "bas". Cependant, du fait que le circuit de détection de 20 verrouillage / déverrouillage de phase de la boucle d'asservissement de phase 10 détecte un déverrouillage de phase après qu'un temps de retard TD de plusieurs dizaines de millisecondes (ms) s'est écoulé depuis une génération initiale U du déverrouillage de phase, il est difficile de 25 fournir rapidement une information de déverrouillage de phase au micro-ordinateur en communication avec la boucle d'asservissement de phase 10. Il en résulte qu'il existe un problème consistant en ce que le micro-ordinateur ne peut pas effectuer rapidement une opération de commande telle 30 qu'une réduction d'une pointe de tension, etc., lorsque le mode d'un moniteur à tube cathodique est changé. La présente invention procure une Boucle d'Asservissement de Phase (PLL) ayant une meilleure fonction de détection de verrouillage / déverrouillage de 35 phase, pour améliorer la stabilité du système lorsque le mode d'un moniteur à tube cathodique est changé, en détectant rapidement la génération initiale d'un déverrouillage de phase, sans aucun retard. Conformément à un aspect de la présente invention, celle-ci procure une boucle d'asservissement de phase qui 5 génère un signal d'impulsions d'horloge à une fréquence dépendant d'un signal de synchronisation d'un moniteur à tube cathodique, la boucle d'asservissement de phase comprenant un Détecteur de Phase / Fréquence (DPF), une pompe de charge, un filtre de boucle, un Oscillateur 10 Commandé par Tension (OCT), un diviseur, un circuit de détection de déverrouillage de phase, un circuit de détection de verrouillage / déverrouillage de phase, et un circuit de sortie. Le DPF compare une phase et une fréquence d'un signal de synchronisation avec celles d'un 15 signal de référence, et fournit en sortie un signal de montée ou de descente. La pompe de charge fournit en sortie un courant de pompage en réponse au signal de montée ou de descente. Le filtre de boucle fournit en sortie une tension de commande conforme au courant de pompage. L'OCT fournit 20 en sortie un signal d'impulsions d'horloge ayant une fréquence déterminée par une tension de commande. Le diviseur divise le signal d'impulsions d'horloge par un rapport de division et fournit en sortie un signal de référence. Le circuit de détection de déverrouillage de 25 phase détecte une apparition initiale d'un déverrouillage de phase à partir du signal de montée ou de descente, émet un premier signal de détection, et émet un premier signal de commande interne conformément au signal de montée ou de descente. Le circuit de détection de verrouillage / 30 déverrouillage de phase émet un second signal de détection, en réponse au premier signal de commande interne et au premier signal de détection. Le circuit de sortie effectue une opération logique sur le premier signal de détection et le second signal de détection, et fournit en sortie un 35 troisième signal de détection. D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la description qui va suivre de modes de réalisation, donnés à titre d'exemples non limitatifs. La suite de la description se réfère aux dessins annexés, dans lesquels: la figure 1 est un schéma synoptique d'une Boucle d'Asservissement de Phase (PLL) avec une fonction de détection de verrouillage / déverrouillage de phase; la figure 2 est un schéma de circuit détaillé du 10 circuit de détection de verrouillage / déverrouillage de phase de la figure 1; la figure 3 montre des diagrammes temporels de plusieurs signaux liés au fonctionnement du circuit de détection de verrouillage / déverrouillage de phase de la 15 figure 2; la figure 4 est un schéma synoptique d'une boucle d'asservissement de phase avec une fonction de détection de verrouillage / déverrouillage de phase perfectionnée, conforme à un exemple de mode de réalisation de la présente 20 invention; la figure 5 est un schéma d'un circuit de détection de déverrouillage de phase et d'un circuit de détection de verrouillage / déverrouillage de phase représentés sur la figure 4; la figure 6 montre des diagrammes temporels de plusieurs signaux d'entrée et de sortie du circuit de détection de déverrouillage de phase et du circuit de détection de verrouillage / déverrouillage de phase de la figure 5; et la figure 7 est un diagramme agrandi de la région désignée par "P" sur la figure 6. En se référant à la figure 4, qui est un schéma synoptique d'une Boucle d'Asservissement de Phase (PLL) avec une fonction de détection de verrouillage / 35 déverrouillage de phase perfectionnée, conforme à un exemple de réalisation de la présente invention, on note qu'une boucle d'asservissement de phase 100 comprend un Détecteur de Phase / Fréquence (DPF) 110, une pompe de charge 120, un filtre de boucle 130, un Oscillateur Commandé par Tension (OCT) 140, un diviseur 150, un circuit 5 de détection de déverrouillage de phase 160, un circuit de détection de verrouillage / déverrouillage de phase 170, et un circuit de sortie 180. Le DPF 110 compare une fréquence et une phase d'un signal de synchronisation d'entrée SIN à celles d'un signal 10 de synchronisation de référence SREF, et génère un signal de montée UP ou un signal de descente DN. La pompe de charge 120 commande une charge ou une décharge du filtre de boucle 130 conformément au signal de montée UP ou au signal de descente DN. La fréquence de 15 sortie de l'OCT 140 est déterminée conformément à une tension de boucle provenant du filtre de boucle 130. L'OCT 140 émet un signal d'impulsions d'horloge prédéterminé, SOUT, avec une fréquence déterminée par la tension de boucle. Le diviseur 150 divise le signal d'impulsions d'horloge SOUT et fournit en sortie le signal de synchronisation de référence SREF. Le circuit de détection de déverrouillage de phase 160 contrôle le signal de montée UP ou le signal de descente DN, détecte rapidement une 25 apparition initiale d'un déverrouillage phase, et fournit en sortie un premier signal de détection E. Le circuit de détection de déverrouillage de phase 160 génère également un premier signal interne inversé prédéterminé, /A, à partir du signal de montée UP ou du signal de descente DN, 30 et il l'émet vers le circuit de détection de verrouillage / déverrouillage de phase de phase 170. Le circuit de détection de verrouillage / déverrouillage de phase 170 détecte un verrouillage / déverrouillage de phase en réponse au premier signal 35 interne inversé /A et au premier signal de détection E, et il fournit en sortie un second signal de détection D. Le circuit de sortie 180 effectue une opération OU sur le premier signal de détection E et le second signal de détection D, et il émet un troisième signal de détection FDET vers la pompe de charge 120 et un micro-ordinateur (non représenté). La figure 5 est un schéma du circuit de détection de déverrouillage de phase 160 et du circuit de détection de verrouillage / déverrouillage de phase 170 représentés sur la figure 4. Comme représenté sur la figure 5, le circuit de détection de déverrouillage de phase 160 comprend un circuit de détection de largeur d'impulsion 60 et un circuit de bascule 70. Le circuit de détection de verrouillage / 15 déverrouillage de phase 170 détecte le verrouillage / déverrouillage de phase et émet un second signal de détection D, en réponse au premier signal interne inversé /A émis par le circuit de détection de largeur d'impulsion 60, et au premier signal de détection E émis par le circuit 20 de bascule 70. Le circuit de détection de largeur d'impulsion 60 comprend des portes NONOU 61 et 65, un transistor NMOS 62, des inverseurs 63 et 64, un condensateur CO et une source de courant I0. La porte NON-OU 61 reçoit le signal de 25 montée UP et le signal de descente DN émis par le DPF (110 sur la figure 4), effectue une opération NON-OU sur eux, et émet un premier signal interne A vers un premier noeud NOEUD1. Le premier signal interne A est appliqué à une 30 grille du transistor NMOS 62. Le transistor NMOS 62 a un drain connecté à un second noeud NOEUD2, et une source connectée à une tension de masse. Le condensateur CO est connecté à la source de courant I0 par l'intermédiaire du second noeud NOEUD2. Le transistor NMOS 62 est débloqué ou 35 bloqué conformément au premier signal interne A. Lorsque le transistor NMOS 62 est bloqué, le condensateur CO est chargé par la source de courant IO. Il en résulte que le niveau de tension d'un second signal interne B, appliqué au second noeud NOEUD2, change. L'inverseur 63 inverse et fournit en sortie le 5 second signal interne B. L'inverseur 64 inverse et fournit en sortie le premier signal interne A. La porte NON-OU 65 effectue une opération NON-OU sur le signal de sortie de l'inverseur 63 et sur un signal de commande prédéterminé CTL, et fournit en sortie un 10 troisième signal interne C. Le signal de commande CTL est généré par un circuit de génération de signal de commande (non représenté), et il a une tension à un niveau "haut". De plus, le troisième signal interne C est un signal sous forme d'impulsion avec un front montant à l'instant auquel 15 le niveau de tension du second signal interne B devient supérieur à la tension de seuil Vth de l'inverseur 63. Le circuit de bascule 70 comprend des portes NON-OU 71 et 72 et un inverseur 73. La porte NON-OU 71 reçoit le troisième signal interne C et le signal de sortie de la 20 porte NON-OU 72. La porte NON-OU 72 reçoit le second signal de détection D et le signal de sortie de la porte NON-OU 71. Le troisième signal interne C est appliqué comme un signal d'instauration au circuit de bascule 70, et le second signal de détection D est appliqué comme un signal 25 de restauration au circuit de bascule 70. L'inverseur 73 inverse le signal de sortie de la porte NON-OU 71 et il le fournit en sortie comme le premier signal de détection E. Le circuit de bascule 70 fournit en sortie le premier signal de détection E, ayant le niveau de tension 30 prédéterminé, en réponse au troisième signal interne C. Le circuit de bascule 70 maintient le niveau de tension du premier signal de détection E jusqu'à ce que le second signal de détection D soit appliqué en entrée. Le circuit de détection de verrouillage / 35 déverrouillage de phase 170 comprend une porte NON-OU 171, un élément de commutation 172, des sources de courant Il et I2, un condensateur Cl et un comparateur 173. La porte NON-OU 171 effectue une opération NON-OU sur le premier signal interne inversé /A et le premier signal de détection E, et fournit en sortie un quatrième 5 signal interne F. L'élément de commutation 172 est commuté à l'état passant ou bloqué par le quatrième signal interne F. Lorsque le quatrième signal interne F est "haut", l'élément de commutation 172 est passant, et lorsque le quatrième signal interne F est "bas", l'élément de 10 commutation 172 est bloqué. L'élément de commutation 172 est connecté entre les sources de courant Il et I2. Le condensateur Cl est connecté à la source de courant Il par l'intermédiaire d'un quatrième noeud NOEUD4. Une borne non inversée (+) du comparateur 173 est 15 connectée au quatrième noeud NOEUD4, tandis qu'une borne inversée (-) du comparateur 173 est connectée à une tension de référence prédéterminée VREF. La tension de référence VREF a un niveau de tension prédéterminé VREFH ou VREFL. Pour permettre au comparateur 173 de détecter de façon 20 stable l'information de verrouillage / déverrouillage de phase, la tension de référence VREF a une caractéristique d'hystérésis, et la source de courant Il est fixée à une valeur faible. Il en résulte qu'un certain retard existe depuis l'apparition initiale d'un déverrouillage de phase 25 jusqu'à la détection de l'information de déverrouillage de phase par le comparateur 173. Le comparateur 173 compare un cinquième signal interne G du quatrième noeud NOEUD4 à la tension de référence VREF, et fournit en sortie le second signal de 30 détection D à un niveau "haut" ou "bas". Le circuit de sortie 180 effectue une opération logique sur le premier signal de détection E et le second signal de détection D, et fournit en sortie un troisième signal de détection FDET en tant que signal de détection 35 final. Le circuit de sortie 180 est une porte OU. On va maintenant décrire, en référence aux figures 5-7, le fonctionnement du circuit de détection de déverrouillage de phase 160 et du circuit de détection de verrouillage / déverrouillage de phase 170 dans la boucle 5 d'asservissement de phase 100 conforme à la présente invention. La figure 6 montre des diagrammes temporels de plusieurs signaux d'entrée et de sortie du circuit de détection de déverrouillage de phase 160 et du circuit de 10 détection de verrouillage / déverrouillage de phase 170 de la figure 5. Comme représenté sur la figure 6, la porte NON-OU 61 effectue une opération NON-OU sur le signal de montée UP et le signal de descente DN, et fournit en sortie un 15 premier signal interne A. Le premier signal interne A conserve une largeur d'impulsion étroite, inférieure à environ 100 ns (nanosecondes), dans un état de verrouillage de phase. La porte NON-OU 61 fournit en sortie un premier 20 signal interne A à un niveau "bas" lorsqu'un signal de montée UP ou un signal de descente à un niveau "haut" est appliqué en entrée. Lorsque le premier signal interne A se stabilise à un niveau "bas", le transistor NMOS 62 est bloqué. Il en 25 résulte que le condensateur CO est chargé par la ou les charges électriques fournies par la source de courant I0, et le niveau de tension du second signal interne B est fixé à un niveau "haut". L'inverseur 63 inverse et fournit en sortie le second signal interne B à un niveau "bas" lorsque 30 le second signal interne B est supérieur à la tension de seuil Vth de l'inverseur 63, comme représenté sur la figure 7. La porte NON-OU 65 effectue une opération NON-OU sur un signal de commande CTL à un niveau "bas", et un 35 signal de sortie de l'inverseur 63 à un niveau "bas", et fournit en sortie un troisième signal interne C à un niveau "haut". Le troisième signal interne C est un signal sous forme d'impulsion avec un front montant à l'instant auquel le niveau de tension du second signal interne B devient supérieur à la tension de seuil Vth de l'inverseur 63. Le signal de commande CTL est un signal destiné à maintenir le troisième signal interne C à un niveau bas pendant que le DPF (110 sur la figure 4) fournit en sortie le niveau haut du signal de montée UP ou du signal de descente DN. Le troisième signal interne C est appliqué comme un signal d'instauration SET au circuit de bascule 70. Ultérieurement, le circuit de bascule 70 émet le premier signal de détection E vers le troisième noeud NOEUD3. Le premier signal de détection E est un signal indiquant l'apparition initiale d'un déverrouillage de phase. Pour éviter qu'un état d'alternance de déverrouillage et de verrouillage soit produit trop fréquemment, et pour stabiliser le fonctionnement de l'ensemble du système, le circuit de bascule 70 maintient 20 un état de déverrouillage pendant une durée prédéterminée après l'apparition du déverrouillage de phase. Pendant que ceci a lieu, la porte NON-OU 171 du circuit de détection de verrouillage / déverrouillage de phase 170 effectue une opération NON-OU sur le premier 25 signal interne inversé /A émis par l'inverseur 64 et sur le premier signal de détection E, et fournit en sortie un quatrième signal interne F. Du fait que le premier signal interne inversé /A est à un niveau "haut" et le premier signal de détection 30 est également à un niveau "haut", le quatrième signal interne F est fixé à un niveau "bas". Du fait que le quatrième signal interne F est fixé à un niveau "bas", l'élément de commutation 172 est bloqué et une ou plusieurs charges électriques fournies par la 35 source de courant Il chargent le condensateur Cl. Il en résulte que le niveau de tension du cinquième signal interne G, émis vers le quatrième noeud NOEUD4, devient progressivement supérieur. Le comparateur 173 émet le second signal de détection D à un niveau "haut" lorsque le niveau de tension du cinquième signal interne G est supérieur à une tension de référence prédéterminée VREFH. Le temps T nécessaire pour que le comparateur 173 émette le second signal de détection D à un niveau "haut" est calculé en utilisant l'équation 1. T = tension de référence (VREFH) x (quantité de charge électrique dans le condensateur Cl / intensité présente de la source de courant (Il)) ... (1) Ensuite, lorsque le second signal de détection D prend un niveau "haut", le circuit de bascule 70 est restauré et la phase du premier signal de détection E 15 devient égale à la phase du troisième signal interne C. Lorsqu'une différence de phase entre le signal de synchronisation d'entrée SIN et le signal de synchronisation de référence SREF est réduite par l'opération de verrouillage de la boucle d'asservissement 20 de phase (100 sur la figure 4), l'intervalle de niveau "bas" du signal de montée UP et du signal de descente DN devient plus long. Il en résulte que l'intervalle de niveau "haut" du premier signal interne A devient plus long, comme on le voit sur la figure 6. L'intervalle de niveau "bas" du 25 premier signal interne /A, inversé par l'inverseur 64, devient également plus long. De plus, la phase du premier signal interne inversé /A devient équivalente à celle du premier signal de détection E et les intervalles de niveau "bas" des deux 30 signaux deviennent plus longs. Par conséquent, l'intervalle de niveau "haut" du quatrième signal interne F devient progressivement plus long. Il en résulte que l'élément de commutation 172 est commuté à l'état passant. Lorsque l'élément de commutation 172 est commuté à l'état passant, la ou les charges électriques de la source de courant Il sont fournies à la source de courant I2. La source de courant I2 a une valeur double de celle de la source de courant Il. Par conséquent, le niveau de tension du cinquième signal interne G du quatrième noeud NOEUD4 devient progressivement inférieur. Le comparateur 173 émet un second signal de 10 détection D à un niveau "bas" lorsque le niveau de tension du cinquième signal interne G est inférieur au niveau de tension de référence VREFL, comme représenté sur la figure 6. Du fait que le premier signal de détection E est 15 dans l'état "bas", le circuit de sortie 180 émet un troisième signal de détection FDET à un niveau "bas" en tant que signal de détection final, lorsque le second signal de détection D est fixé au niveau "bas". Comme représenté sur la figure 6, le troisième 20 signal de détection FDET est fixé à un niveau "haut" en réponse au premier signal de détection E, et est fixé à un niveau "bas" en réponse au second signal de détection D. Il va de soi que de nombreuses modifications peuvent être apportées audispositif et au procédé décrits 25 et représentés, sans sortir du cadre de l'invention. REVENDICATIONS 1. Boucle d'asservissement de phase qui génère un signal d'impulsions d'horloge à une fréquence fixée par un signal de synchronisation d'un moniteur à tube cathodique, 5 cette boucle d'asservissement de phase étant caractérisée en ce qu'elle comprend: un détecteur de phase / fréquence (DPF, 110) qui compare une phase et une fréquence du signal de synchronisation (SIN) à celles d'un signal de référence (SREF), et fournit en sortie un signal de montée (UP) ou un 10 signal de descente (DN); une pompe de charge (120) qui fournit en sortie un courant de pompage en réponse au signal de montée ou de descente (UP, DN); un filtre de boucle (130) qui fournit en sortie une tension de commande conforme au courant de pompage; un oscillateur commandé par 15 tension (OCT, 140) qui fournit en sortie un signal d'impulsions d'horloge (SOUT) ayant une fréquence déterminée par la tension de commande; un diviseur (150) qui divise le signal d'impulsions d'horloge par un rapport de division et fournit en sortie le signal de référence 20 (SREF); un circuit de détection de déverrouillage de phase (160) qui détecte un déverrouillage de phase initial d'après le signal de montée ou de descente (UP, DN), pour fournir en sortie un premier signal de détection (Eh, et fournit en sortie un premier signal de commande interne 25 (/A) conformément au signal de montée ou de descente (UP, DN); un circuit de détection de verrouillage / déverrouillage de phase (170) qui fournit en sortie un second signal de détection (D) en réponse au premier signal de commande interne (/A) et au premier signal de détection 30 (E); et un circuit de sortie (180) qui effectue une opération logique sur le premier signal de détection (E) et le second signal de détection (D), et fournit en sortie un troisième signal de détection (FDET). 2. Boucle d'asservissement de phase selon la 35 revendication 1, caractérisée en ce que le circuit de détection de déverrouillage de phase (160) comprend: un circuit de détection de largeur d'impulsion (60) qui fournit en sortie un signal d'impulsion (C) à partir du signal de montée ou de descente (UP, DN) à un instant d'apparition initial d'un déverrouillage de phase, en 5 réponse à un signal de commande (CTL); et un circuit de bascule (70) qui fournit en sortie le premier signal de détection (E) en réponse au signal d'impulsion (C). 3. Boucle d'asservissement de phase selon la revendication 2, caractérisée en ce que le circuit de 10 détection de largeur d'impulsion (60) comprend: une première porte NON-OU (61) qui effectue une opération logique sur le signal de montée ou de descente (UP, DN) et fournit en sortie le premier signal interne (A); un premier inverseur (64) qui inverse le premier signal interne (A) et 15 fournit en sortie le premier signal de commande interne (/A); un transistor NMOS (62) qui est débloqué ou bloqué en réponse au premier signal interne (A); un condensateur (CO) qui est chargé par une première source de courant (I0) lorsque le transistor NMOS est bloqué, et change un niveau 20 de tension d'un second signal interne (B), le second signal interne étant appliqué à un noeud de commande (NOEUD2); un second inverseur (63) qui inverse le second signal interne (B) et fournit en sortie un second signal de commande interne (/B); et une seconde porte NON-OU (65) qui effectue 25 une opération logique sur le signal de commande (CTL) et le second signal de commande interne (/B), et fournit en sortie le signal d'impulsion (C). 4. Boucle d'asservissement de phase selon la revendication 3, caractérisée en ce que le signal 30 d'impulsion (C) a un front montant à un instant auquel le niveau de tension du second signal interne (B) devient supérieur à une tension de seuil du second inverseur (63). 5. Boucle d'asservissement de phase selon la revendication 1, caractérisée en ce que le circuit de 35 sortie est une porte OU (180). 6. Boucle d'asservissement de phase selon la revendication 5, caractérisée en ce que le circuit de sortie (180) fournit en sortie un troisième signal de détection (FDET) ayant un premier niveau logique indiquant 5 un état de déverrouillage de phase, en réponse au premier signal de détection (E), ou un troisième de détection (FDET) ayant un second niveau logique indiquant un état de verrouillage de phase, en réponse au second signal de détection (D). 7. Boucle d'asservissement de phase selon la revendication 2, caractérisée en ce que le circuit de bascule (70) comprend: une troisième porte NON-OU (71) qui effectue une opération logique sur le signal d'impulsion (C) et un signal de sortie d'une quatrième porte NON-OU 15 (72); une quatrième porte NON-OU (72) qui effectue une opération logique sur le signal de sortie de la troisième porte NON-OU (71) et le second signal de détection (D) du circuit de détection de verrouillage / déverrouillage de phase; et un troisième inverseur (73) qui inverse le signal 20 de sortie de la troisième porte NON-OU (71) et fournit en sortie le premier signal de détection (E). 8. Boucle d'asservissement de phase selon la revendication 1, caractérisée en ce que le circuit de détection de verrouillage / déverrouillage de phase (170) 25 comprend: une cinquième porte NON-OU (171) qui effectue une opération logique sur le premier signal de détection (E) et le premier signal de commande interne (/A) émis par le circuit de détection de déverrouillage de phase (160), et fournit un troisième signal interne (F); un premier 30 élément de commutation (172) qui est débloqué ou bloqué en réponse au troisième signal interne (F); un condensateur (Cl) qui est chargé par une seconde source de courant (Il) lorsque l'élément de commutation est bloqué, et charge le niveau de tension d'un quatrième signal interne (G); et un 35 comparateur (173) qui fournit en sortie le second signal de détection (D) en réponse au niveau de tension du quatrième signal interne (G) et à une tension de référence. 9. Boucle d'asservissement de phase selon la revendication 8, caractérisée en ce que le comparateur (173) fournit en sortie le second signal de détection (D) à 5 un niveau haut lorsque le niveau de tension du quatrième signal interne (G) est supérieur à la tension de référence (VREF). 10. Boucle d'asservissement de phase selon la revendication 8, caractérisée en ce que le comparateur 10 (173) fournit en sortie le second signal de détection (D) à un niveau bas lorsque le niveau de tension du quatrième signal interne (G) est inférieur à la tension de référence (VREF). 11. Boucle d'asservissement de phase qui génère un 15 signal d'impulsions d'horloge à une fréquence fixée par un signal de synchronisation d'un moniteur à tube cathodique, caractérisée en ce qu'elle comprend un circuit d'asservissement de phase comprenant un détecteur de phase / fréquence (110) pour recevoir un signal de référence 20 (SREF) et le signal de synchronisation (SIN), et émettre un signal de montée (UP) et un signal de descente (DN) en réponse au signal de référence (SREF) et au signal de synchronisation (SIN); un circuit de détection de déverrouillage de phase (160) pour détecter un 25 déverrouillage de phase initial d'après les signaux de montée ou de descente (UP, DN), et pour émettre un premier signal de détection (E) et un premier signal de commande interne (/A) en réponse au signal de montée ou de descente (UP, DN); un circuit de détection de verrouillage / 30 déverrouillage de phase (170) pour recevoir le premier signal de commande interne (/A) et le premier signal de détection (E) et émettre un second signal de détection (D); et un circuit de sortie (180) pour recevoir les premier et second signaux de détection (E, D) et pour émettre un 35 troisième signal de détection (FDET). 12. Boucle d'asservissement de phase selon la revendication 11, caractérisée en ce que le troisième signal de détection (FDET) est émis vers le circuit d'asservissement de phase. 13. Boucle d'asservissement de phase selon la revendication 11, caractérisée en ce que le circuit de détection de déverrouillage de phase (160) reçoit un signal de commande (CTL) provenant d'un circuit de génération de signal de commande. 14. Boucle d'asservissement de phase selon la revendication 11, caractérisée en ce que le circuit d'asservissement de phase comprend en outre: une pompe de charge (120) pour recevoir les signaux de montée et de descente (UP, DN) et le troisième signal de détection 15 (FDET), et émettre un courant de pompage en réponse aux signaux de montée ou de descente (UP, DN); un filtre de boucle (130) pour recevoir le courant de pompage et émettre une tension de commande; un oscillateur commandé par tension (OCT, 140) pour recevoir la tension de commande et 20 émettre un signal d'impulsions d'horloge (SOUT) ayant une fréquence déterminée par la tension de commande; et un diviseur (150) pour recevoir le signal d'impulsions d'horloge (SOUT) et diviser le signal d'impulsions d'horloge par un rapport de division, et émettre le signal 25 de référence (SREF). 15. Boucle d'asservissement de phase selon la revendication 11, caractérisée en ce que le circuit de sortie (180) est une porte OU. 16. Boucle d'asservissement de phase selon la revendi30 cation 15, caractérisée en ce que le circuit de sortie (180) émet un troisième signal de détection (FDET) ayant un premier niveau logique indiquant un état de déverrouillage de phase, en réponse au premier signal de détection (E), ou un troisième signal de détection (FDET) ayant un second 35 niveau logique indiquant un état de verrouillage de phase, en réponse au second signal de détection (D).