Brevet FR2846789A1 — publié le 20040507

i Dispositif semi-conducteur à transistors MOS à couche d'arrêt de gravure ayant un stress résiduel amélioré et procédé de fabrication d'un tel dispositif semi-conducteur. L'invention concerne, de manière générale, un dispositif semiconducteur à transistors MOS. De manière conventionnelle, les transistors MOS sont formés dans une zone active d'un substrat semi-conducteur isolée du reste du substrat par une région d'isolation, par exemple une région du type à 10 tranchées peu profondes (STI: " Shallow Trench Isolation "), par formation de régions de source et de drain qui délimitent entre elles un canal, et d'une région de grille qui s'étend au-dessus de ce canal. L'ensemble est recouvert d'une couche de diélectrique dans laquelle sont gravés des trous de contact pour le raccordement électrique des 15 transistors, avec interposition d'une couche d'arrêt de gravure, par exemple une couche de nitrure sans bord. Il est connu que le stress résiduel de la couche d'arrêt de gravure modifie les performances du transistor, en particulier le courant ION circulant entre le drain et la source à l'état passant, ce 20 courant pouvant être augmenté ou diminué en fonction du niveau de contrainte mécanique appliqué au transistor. En effet, il a été constaté que la couche d'arrêt induit une courbure locale dans le substrat du dispositif semi-conducteur, ce qui génère une contrainte mécanique dans le canal. Une telle contrainte agit sur la mobilité des porteurs, et 25 donc sur les performances du transistor. En utilisant ces propriétés, il a été proposé d'améliorer les performances des transistors en modifiant le niveau de stress résiduel de la couche d'arrêt par implantation de germanium (Ge) dans une couche d'arrêt constituée de nitrure. En effet, l'insertion d'ions dans 30 le nitrure détruit la contrainte mécanique appliquée au silicium. Il a été constaté qu'une couche d'arrêt de gravure ayant un niveau de stress résiduel négatif améliore le fonctionnement d'un transistor de type PMOS, mais dégrade le fonctionnement d'un transistor NMOS. Au contraire, une couche d'arrêt de gravure ayant un niveau de stress résiduel positif améliore le fonctionnement des transistors de type NMOS, mais dégrade celui des transistors PMOS. Ainsi, toute amélioration apportée à un type de transistors se fait au détriment de l'autre type de transistors. Par conséquent, l'implantation ionique dans le nitrure permet, soit d'améliorer le fonctionnement des transistors PMOS, soit d'améliorer le fonctionnement des transistors NMOS, en fonction du type de couche d'arrêt utilisé. Au vu de ce qui précède, l'invention a pour but de pallier ces 10 inconvénients et de fournir un dispositif semi-conducteur à transistors MOS et un procédé de fabrication d'un tel transistor, permettant d'adapter de manière discriminante le niveau de stress résiduel d'une couche d'arrêt de gravure à la nature des transistors qu'elle recouvre. Ainsi, selon l'invention, il est proposé un dispositif semi15 conducteur à transistors MOS, comprenant un substrat semi-conducteur dans lequel sont formés les transistors, une couche de diélectrique qui recouvre le substrat et dans laquelle sont gravés des trous de contact et une couche d'arrêt de gravure interposée entre le substrat et la couche diélectrique. Selon une caractéristique générale de ce dispositif semiconducteur, la couche d'arrêt de gravure comporte une première couche de matériau ayant un premier niveau de stress résiduel et qui recouvre une partie du transistor, et une deuxième couche de matériau ayant un deuxième niveau de stress résiduel et qui recouvre l'ensemble 25 des transistors, les épaisseurs des première et deuxième couches et les premier et deuxième niveaux de stress résiduel étant choisis de manière à obtenir des variations de paramètres de fonctionnement des transistors par rapport à des transistors recouverts de la première couche de matériau. Il est ainsi possible, en choisissant le matériau de chaque couche, ainsi que leur épaisseur, d'adapter localement le niveau de stress résiduel global au-dessus de chaque type de transistor afin d'améliorer les performances des transistors de chaque type. Ainsi, selon une autre caractéristique de ce dispositif, les transistors MOS comportent des transistors de type NMOS et des transistors de type PMOS, les première et deuxième couches de matériau ayant des niveaux de stress résiduel opposés. Dans ce cas, les épaisseurs de la première couche et de la deuxième couche et le niveau de stress résiduel de la première couche et de la deuxième couche sont déterminés de manière à obtenir un niveau de stress positif au-dessus des transistors NMOS et un niveau de stress négatif au-dessus des transistors PMOS. Par exemple, la première couche a un niveau de stress négatif et recouvre les transistors de type PMOS et la deuxième couche a un niveau de stress positif. En variante, la première couche a un niveau de stress positif et recouvre les transistors de type NMOS et la deuxième couche a un 15 niveau de stress négatif. Selon une autre caractéristique du dispositif semi-conducteur selon l'invention, la zone de la deuxième couche recouvrant la première couche présente un stress résiduel sensiblement nul. On améliore alors encore le niveau de stress résiduel global des transistors 20 recouverts par les première et deuxième couches. Selon l'invention, il est également proposé un procédé de fabrication d'un dispositif semi-conducteur à transistors MOS tel que défini ci- dessus, comprenant la formation des transistors dans un substrat semi- conducteur, le dépôt d'une couche d'arrêt de gravure sur 25 les transistors, le dépôt d'une couche de diélectrique sur la couche d'arrêt de gravure et la gravure dans la couche de diélectrique de trous de connexion. L'étape de dépôt de la couche d'arrêt de gravure comprend le dépôt d'une première couche de matériau ayant un premier niveau de 30 stress résiduel et qui recouvre une partie des transistors et le dépôt, sur la première couche, d'une deuxième couche de matériau ayant un deuxième niveau de stress résiduel et qui recouvre l'ensemble des transistors, les épaisseurs des première et deuxième couches et les premier et deuxième niveaux de stress résiduel étant choisis de manière à obtenir des variations de paramètres de fonctionnement des transistors par rapport à des transistors recouverts de la première couche de matériau. Selon un mode de mise en oeuvre de ce procédé, l'étape de 5 dépôt de la première couche comporte le dépôt de ladite couche sur l'ensemble des transistors, le dépôt de masques à l'endroit des transistors de ladite partie des transistors, la gravure de la couche à nu et l'élimination des masques. Selon une autre caractéristique du procédé selon l'invention, 10 postérieurement à l'étape de dépôt de la deuxième couche, on procède à un traitement localisé du matériau de la deuxième couche à l'endroit des transistors de ladite partie de transistors de manière à modifier localement le niveau de stress de la deuxième couche. Par exemple, le traitement de la deuxième couche est réalisé 15 par implantation ionique, en particulier une implantation ionique de germanium. D'autres buts, caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante, donnée uniquement à titre d'exemples non limitatifs, et faite en référence aux dessins 20 annexés, sur lesquels: - la figure 1 est une vue en coupe d'un dispositif semiconducteur conventionnel; - la figure 2 montre des courbes illustrant la variation du courant ION de transistors NMOS, d'une part, et de transistors PMOS, 25 d'autre part, en fonction du niveau de stress résiduel de la couche d'arrêt de gravure du transistor de la figure 1; - la figure 3 est une vue en coupe d'un dispositif semiconducteur conforme à l'invention; - la figure 4 illustre un autre mode de réalisation d'un 30 dispositif semiconducteur conforme à l'invention; et - la figure 5 illustre un mode de mise en oeuvre particulier d'un procédé de fabrication d'un dispositif semi-conducteur conforme à l'invention. Sur la figure 1, on a représenté la structure générale d'un dispositif semi-conducteur à transistors MOS conventionnel. Sur cette figure, seule une partie du dispositif, dans laquelle un transistor est formé, a été représentée. Comme on le voit, ce transistor est réalisé dans une zone active d'un substrat semi-conducteur 10, délimitée par une région isolante STI, par formation de régions de source S et de régions de drain D qui délimitent une région de canal 12, et formation d'une région de grille G associée à des espaceurs E, de sorte que la grille s'étende au-dessus 10 du canal 12. L'ensemble est recouvert d'une couche de diélectrique, par exemple une couche d'oxyde 14, dans laquelle sont gravés des trous de connexion 16 servant au raccordement électrique des transistors, avec interposition d'une couche d'arrêt de gravure 18. Sur cette figure 1, par soucis de clarté, seul un trou de contact servant au 15 raccordement du drain D du transistor a été représenté. Comme indiqué précédemment, la couche 18 engendre des contraintes mécaniques au sein du substrat 10, en particulier au sein de la région du substrat 10 formant le canal 12, Ces contraintes engendrent une modification de la mobilité des porteurs et donc une 20 modification des performances du transistor, laquelle dépend du niveau de stress résiduel de la couche d'arrêt 18. On voit en effet sur la figure 2, sur laquelle on a représenté en abscisses le niveau de stress résiduel de la couche d'arrêt 18 et en ordonnée une variation en pourcentage du courant ION entre la source 25 et le drain du transistor à l'état passant, que l'utilisation d'une couche d'arrêt ayant un niveau de stress résiduel positif s'accompagne, pour un transistor NMOS, d'une augmentation du courant 'ON' par rapport à un matériau ayant un stress nul (courbe A) et, pour un transistor PMOS, d'une diminution du courant ION (courbe B). Au contraire, l'utilisation d'un matériau ayant un stress négatif s'accompagne d'une diminution du courant ION pour un transistor NMOS (courbe A) et d'une augmentation du courant 'ON pour un transistor PMOS (courbe B). Ainsi, une augmentation du stress conduit à une amélioration des performances d'un transistor NMOS et à une diminution des performances d'un transistor PMOS. Au contraire, l'utilisation d'un matériau ayant un stress négatif, c'est-à-dire un matériau compressif, 5 s'accompagne d'une diminution des performances d'un transistor NMOS et d'une amélioration des performances d'un transistor PMOS. On notera que les courbes représentées sur la figure 2 dépendent de l'architecture et des dimensions du transistor considéré. On a représenté sur la figure 3 la structure d'un dispositif 10 semiconducteur ayant une couche d'arrêt 18 permettant d'obtenir de bonnes performances, tant en ce qui concerne les transistors NMOS que les transistors PMOS. Sur cette figure, seuls les transistors ainsi que les couches d'arrêt ont été représentés. Comme on le voit sur cette figure, la couche d'arrêt de gravure 18 comporte une première couche I de nitrure de silicium SiNl de matériau d'arrêt qui recouvre une partie des transistors, à savoir des transistors d'un premier type, et une deuxième couche II de nitrure de silicium SiN2 recouvrant l'ensemble des transistors. Dans l'exemple de réalisation illustré à la figure 3, la première couche SiNl recouvre les transistors PMOS, tandis que la couche SiN2 recouvre la première couche SiNl ainsi que les transistors NMOS. Différentes techniques peuvent être utilisée pour le dépôt des première et deuxième couches. Par exemple, pour procéder au dépôt de 25 la couche d'arrêt 18 sur les transistors, on dépose la première couche SiNl sur l'ensemble des transistors et l'on grave cette couche, de manière à ne laisser subsister cette couche que sur l'un des types de transistors. On procède alors à une élimination de la couche de résine et l'on dépose la deuxième couche sur l'ensemble des transistors. La première couche SiNl a une épaisseur e1 et un niveau de stress résiduel cy. La deuxième couche SiN2 a une épaisseur e2 et un niveau de stress résiduel a2. Les niveaux de stress ay et a2 ainsi que les épaisseurs el et e2, sont choisis de manière à obtenir, au-dessus des transistors PMOS, un niveau de stress résiduel global négatif, apte à améliorer le fonctionnement des transistors PMOS. En effet, dans ce cas, le stress total at.t se détermine, au premier ordre, à partir de l'épaisseur de l'empilement total ett et des stress et épaisseur individuels de chaque couche al, el, a2 et e2, selon la formule suivante xtot X etO = a1 x el + 62 x e2 (1) Ainsi, en ce qui concerne les transistors PMOS, le niveau de stress global est donné par la relation suivante: ctot = (aY x el + a2 x e2)/et.t (2) En ce qui concerne les transistors NMOS, le niveau de stress est égal à '215 Ainsi, en choisissant judicieusement des nitrures ayant des niveaux de stress opposés et en optimisant les épaisseurs de chaque couche, on obtient une amélioration des performances sur les deux types de transistors, simultanément. En effet, par exemple, sur l'exemple considéré sur la figure 2, 20 en utilisant des matériaux ayant les caractéristiques suivantes i,= -1000 MPa; el = 650 ; a2 = + 850 MPa; et e2 = 250 , On obtient un stress résiduel global a10t de - 486 MPa, c'est-à-dire une couche d'arrêt apte à améliorer le fonctionnement des transistors PMOS. Dans l'exemple de réalisation illustré à la figure 3, la première couche SiNl recouvre les transistors PMOS. Il est également possible, en variante, comme visible sur la figure 4, de prévoir une première couche SiNl recouvrant les transistors NMOS. Dans ce cas, on choisit l'épaisseur et le stress résiduel des première et deuxième couches SiNl et SiN2 de manière à obtenir, au-dessus des transistors NMOS, une couche d'arrêt ayant globalement un stress résiduel positif. En se référant maintenant à la figure 5, selon un autre mode de mise en oeuvre d'un procédé selon l'invention, postérieurement au 5 dépôt de la deuxième couche, on procède à un traitement localisé de la deuxième couche SiN2 au-dessus de la première couche, de manière à annuler le stress résiduel de la zone de cette couche recouvrant la première couche. Pour se faire, par exemple, on forme un masque M à l'endroit des transistors recouverts uniquement par la deuxième 10 couche, de manière à laisser à nu les transistors recouverts par les première et deuxième couches, et l'on procède à une implantation ionique, par exemple par implantation de germanium Ge, de manière à annuler le stress résiduel de la couche supérieure SiN2. REVENDICATIONS 1. Dispositif semi-conducteur à transistors MOS, comprenant un substrat (10) semi-conducteur dans lequel sont formés les transistors, une couche de diélectrique (14) qui recouvre le substrat et 5 dans laquelle sont gravés des trous de contact (16) et une couche d'arrêt de gravure (18) interposée entre le substrat et la couche diélectrique, caractérisé en ce que la couche d'arrêt de gravure comporte une première couche (I) de matériau ayant un premier niveau de stress résiduel et qui recouvre une partie des transistors, et une 10 deuxième couche (II) de matériau ayant un deuxième niveau de stress résiduel et qui recouvre l'ensemble des transistors, les épaisseurs (el, e2) des première et deuxième couches et les premier et deuxième niveaux de stress résiduel (cyl, C2) étant choisis de manière à obtenir des variations de paramètres de fonctionnement des transistors par 15 rapport à des transistors recouverts de la première couche de matériau. 2. Dispositif selon la revendication 1, caractérisé en ce que les transistors MOS comportent des transistors de type NMOS et des transistors de type PMOS, et en ce que les première et deuxième couches de matériau (I, II) ont des niveaux de stress résiduel opposés. 20 3. Dispositif selon la revendication 2, caractérisé en ce que les épaisseurs (el, e2) de la première couche et de la deuxième couche et le niveau de stress résiduel (C1, aC2) de la première couche et de la deuxième couche sont déterminés de manière à obtenir un niveau de stress positif au-dessus des transistors NMOS et un niveau de stress 25 négatif au-dessus des transistors PMOS. 4. Dispositif selon l'une des revendications 2 et 3, caractérisé en ce que la première couche a un niveau de stress négatif et recouvre les transistors de type PMOS et la deuxième couche a un niveau de stress positif. 5. Dispositif selon l'une des revendications 2 et 3, caractérisé en ce que la première couche a un niveau de stress positif et recouvre les transistors de type NMOS et la deuxième couche a un niveau de stress négatif. 6. Dispositif selon l'une quelconque des revendications 1 à , caractérisé en ce que la zone de la deuxième couche recouvrant la première couche présente un stress résiduel sensiblement nul. 7. Procédé de fabrication d'un dispositif semi-conducteur à transistors MOS selon l'une quelconque des revendications 1 à 6, 10 comprenant la formation des transistors dans un substrat semiconducteur (10), le dépôt d'une couche d'arrêt de gravure (18) sur les transistors, le dépôt d'une couche de diélectrique sur la couche d'arrêt de gravure et la gravure dans la couche de diélectrique de trous de connexion, caractérisé en ce que l'étape de dépôt de la couche d'arrêt 15 de gravure comprenant le dépôt d'une première couche (I) de matériau ayant un premier niveau de stress résiduel et qui recouvre une partie des transistors et le dépôt sur la première couche d'une deuxième couche (Il) de matériau ayant un deuxième niveau de stress résiduel et qui recouvre l'ensemble des transistors, les épaisseurs des première et 20 deuxième couches et les premier et deuxième niveaux de stress résiduel étant choisis de manière à obtenir des variations de paramètres de fonctionnement des transistors par rapport à des transistors recouverts de la première couche de matériau. 8. Procédé selon la revendication 7, caractérisé en ce que 25 l'étape de dépôt de la première couche comporte le dépôt de ladite couche sur l'ensemble des transistors, le dépôt de masques à l'endroit des transistors de ladite partie de transistors, la gravure de la couche à nu et l'élimination des masques. 9. Procédé selon l'une des revendications 7 et 8, caractérisé 30 en ce que postérieurement à l'étape de dépôt de la deuxième couche, on procède à un traitement localisé du matériau de la deuxième couche (II) à l'endroit des transistors de ladite partie de transistors de manière à modifier localement le niveau de stress de la deuxième couche. 10. Procédé selon la revendication 9, caractérisé en ce que le traitement de la deuxième couche est réalisé par implantation ionique. 11. Procédé selon la revendication 10, caractérisé en ce que le traitement de la deuxième couche est réalisé par implantation ionique de Ge.