Brevet FR2857800A1 — publié le 20050121

i CODEUR DIFFERENTIEL DE SIGNAUX ELECTRIQUES La présente invention se rapporte au domaine de l'électronique appliquée notamment aux télécommunications optiques et plus précisément porte sur un codeur différentiel de signaux électriques. On connaît déjà les formats duobinaire, de transmission binaire à profil de phase contrôlée dit PSBT (de l'anglais Phase-Shaped Binary Transmission) ou de modulation de phase différentielle dite DPSK (de l'anglais Differential Phase-Shift Keyed). Ces formats de modulation sont recherchés dans les transmissions de données par voie optique car, en 10 occupant moins de bande passante, ils permettent d'augmenter l'efficacité spectrale, c'est-à-dire le rapport de la fréquence de modulation sur l'espacement fréquentiel entre canaux de transmission voisins et fournissent également de meilleures tolérances à la dispersion chromatique et aux fluctuations de polarisation. Pour réaliser un signal optique codé suivant l'un de ces formats, on construit préalablement un signal électrique de données précodé. Le document intitulé Reduced Complexity Optical Duobinary Gb/s Transmitter Setup Resulting in an Increased Transmission Distance , W. Kaiser et autres, IEE photonics Technology Letters, Vol. 13, 20 n 8, Août 2001, pp884-886 propose un précodeur opérant à un débit de Gbit/s. Ce précodeur comprend principalement deux modules discrets: une porte logique ET classique et une bascule T (T-FF de l'anglais Toggle Flip Flop) . La porte logique ET reçoit un signal d'horloge sinusoïdal à 10 GHz 25 ainsi qu'un signal de données d'entrée à une fréquence bit identique et sous forme d'une séquence de données correspondant à la valeur binaire '0' ou à la valeur binaire '1', en format non retour à zéro (NRZ pour Non Return to Zero en anglais). Cette porte logique ET délivre en sortie un signal destiné à commander la bascule T et semblable au signal d'horloge lorsque la donnée 30 binaire d'entrée correspond à '1' et reste constant lorsque la donnée binaire correspond à '0'. La bascule T change d'état lorsque le signal de commande correspond à un signal d'horloge, c'est-à-dire quand la donnée d'entrée correspond à la donnée binaire '1'. La bascule T ne change pas d'état lorsque le signal de commande est constant, c'est-à-dire quand la donnée d'entrée correspond à la donnée binaire '0'. La porte logique ET a une bande passante limitée par sa technologie. A haute fréquence, soit au-delà de 10 GHz, cette porte risque de produire un signal de commande déformé c'est-à-dire d'amplitude trop faible pour être détectée par la bascule T et/ou avec des temps de montée 10 et de descente insuffisamment raides. Aussi, des données peuvent être perdues et le signal précodé être de mauvaise qualité. En outre, la porte logique suppose un alignement précis de l'horloge et du signal de données d'entrée. L'invention vise à fournir un codeur différentiel de signaux électriques 15 apte à fournir un signal binaire de données de bonne qualité, même à haut débit tout en étant simple de conception. A cet effet, l'invention propose un codeur différentiel de signaux électriques comprenant: - des moyens de commande: - aptes à recevoir un signal d'horloge et un signal de données binaire d'entrée sensiblement synchronisé avec le signal d'horloge, le signal de données d'entrée définissant une séquence de premières et de deuxièmes valeurs selon un format non retour à zéro, - aptes à fournir un signal de commande, défini par un niveau, dit stable, et par un changement de niveau déclenché lorsque le signal de données d'entrée correspond à la deuxième valeur, une bascule T commandée par les moyens de commande et apte à délivrer un signal de données de sortie ayant un niveau bas et un 30 niveau haut et qui est défini par: - un même état binaire stabilisé sur deux intervalles de temps bit successifs lorsque le signal de commande se maintient au niveau stable, - un changement d'état associé à une commutation de l'un des 5 niveaux bas et haut vers l'autre des niveaux haut et bas et déclenché par ledit changement de niveau, caractérisé en ce que la bascule T comprend une bascule maître suivie d'une bascule esclave comportant chacune une entrée de commande principale, et en ce que le codeur différentiel est intégré et lesdits moyens de commande comprennent: - un premier circuit, dédié à la bascule maître, conçu pour fournir ledit signal de commande, dit maître, injecté dans l'entrée de commande principale de la bascule maître, - un deuxième circuit, dédié à la bascule esclave et commandé par ledit signal d'horloge, conçu pour fournir un signal de commande dit esclave qui est représentatif d'un signal complémentaire du signal d'horloge et injecté dans l'entrée de commande principale de la bascule esclave. Le codeur différentiel selon l'invention est intégré au sens où les moyens de commande et la bascule T sont rassemblés en un même circuit et sont optimisés l'un par rapport à l'autre. En outre, cette intégration rend possible la différenciation de la commande de la bascule maître et de la commande de la bascule esclave. Ainsi, la bascule esclave reçoit un signal 25 de commande esclave propre et régulier, c'est-à-dire affranchi du bruit des commutations, et d'amplitude suffisante. Ceci garantit un signal de données de sortie sans gigue temporelle et ayant des transitions nettes. Pendant le changement de niveau, le signal de commande maître est sensiblement en phase avec le signal d'horloge et est sensiblement en 30 opposition de phase avec le signal de commande esclave. Un tel circuit est simple d'architecture et plus robuste, peut ainsi fonctionner à haut débit. Les moyens de commande selon l'invention tolèrent une marge de phase plus large entre le signal de données d'entrée et le signal d'horloge. En outre l'intégration présente l'avantage de réduire la consommation électrique. Avantageusement, ledit signal d'horloge définissant un temps bit, la 5 durée de changement de niveau peut être inférieure ou égale au temps bit, tandis qu'avec une porte ET le changement de niveau est strictement égal à un temps bit, et de préférence sensiblement égal à un demi temps bit. De préférence, le premier circuit peut être apte à fournir un signal de commande dit maître subsidiaire qui est choisi complémentaire audit signal 10 de commande maître ou constant et injecté dans une entrée de commande subsidiaire de la bascule maître. Et le deuxième circuit peut être apte à fournir un signal de commande dit esclave subsidiaire qui est choisi complémentaire audit signal de commande esclave ou constant et injecté dans une entrée de commande subsidiaire de la bascule esclave. Dans un mode de réalisation préféré, le premier circuit comprend un comparateur analogique du signal de données d'entrée et du signal d'horloge qui est apte à fournir au moins ledit signal de commande maître. Dans ce mode préféré, le comparateur analogique peut comprendre une paire différentielle dotée de deux transistors commandés en tension 20 respectivement par le signal d'horloge et le signal de données d'entrée et est apte à fournir un signal de commande dit maître subsidiaire complémentaire audit signal de commande maître et qui est injecté dans une entrée de commande subsidiaire de la bascule maître. Et ladite deuxième valeur est choisie comprise dans la gamme de valeurs du signal d'horloge. En outre, le premier circuit peut comprendre un étage d'amplification de signaux, en aval du comparateur analogique, et de structure similaire à la structure du comparateur analogique. De préférence, le codeur différentiel selon l'invention peut être réalisé à base de transistors bipolaires à hétérojonction, transistors 30 particulièrement rapides. L'invention s'applique également à un codeur choisi parmi les codeurs duobinaires, les codeurs de transmission binaire à profil de phase contrôlée, et les codeurs de modulation de phase différentielle et incluant un précodeur correspondant au codeur différentiel tel que défini précédemment. Les particularités et avantages de l'invention apparaîtront clairement à la lecture de la description qui suit, faite à titre d'un exemple illustratif et non limitatif et faite en référence aux figures annexées dans lesquelles: - la figure 1 représente schématiquement un codeur différentiel de signaux électriques intégré, dans un mode de réalisation préféré de l'invention, - la figure 2 représente schématiquement le premier circuit de la 10 figure 1, - la figure 3a en relation avec le codeur différentiel décrit en figures 1 et 2, représente schématiquement les profils respectifs en fonction du temps du signal d'horloge et du signal de données d'entrée, - la figure 3b en relation avec le codeur différentiel décrit en figures 1 15 et 2, représente schématiquement les profils respectifs en fonction du temps des signaux de commande maître et maître subsidiaire, - la figure 3c en relation avec le codeur différentiel décrit en figures 1 et 2, représente schématiquement les profils respectifs en fonction du temps des signaux de données binaires de sortie. On voit en figure 1 un codeur différentiel 10 de signaux électriques intégré comprenant une bascule T formée d'une bascule maître 11 et d'une bascule esclave 12 ainsi qu'un circuit de commande formé d'une premier circuit 21 et d'un deuxième circuit 22. Chacune des bascules maître et esclave 11, 12 comprend dans un 25 exemple classique de configuration: - une entrée locale principale D1, D2 respectivement et une entrée locale subsidiaire DI', D2' respectivement, une sortie principale S1, S2 respectivement et une sortie subsidiaire S1', S2' respectivement, - une entrée de commande principale El, E2 respectivement et une entrée de commande subsidiaire El', E2', L'entrée locale principale D1 de la bascule maître 11 est connectée avec la sortie subsidiaire S2' de la bascule esclave 12 tandis que l'entrée locale subsidiaire Dl' de la bascule maître 11 est connectée avec la sortie principale S2 de la bascule esclave 12. En outre, les sorties principale et 5 subsidiaire de la bascule maître 11 sont respectivement reliées aux entrées principale et subsidiaire de la bascule esclave 12. Dans une variante, le croisement se fait entre les sorties SI, S'1 de la bascule maître 11 et les entrées D2, D2' de la bascule esclave 12. Les sorties principale et subsidiaire S2, S2' de la bascule esclave 12 10 délivrent respectivement un signal de données de sortie S et son complémentaire S*, signaux précodés utilisables pour former un signal duobinaire, un signal PSBT ou un signal DPSK. Le premier circuit 21, dédié à la bascule maître 11 reçoit un signal d'horloge CK et un signal de données d'entrée DATA sensiblement 15 synchronisé avec le signal d'horloge. Ce premier circuit 21 fournit en sortie un signal de commande dit maître A qui est injecté dans l'entrée de commande principale E1 ainsi qu'un signal de commande dit maître subsidiaire A* complémentaire audit premier signal de commande maître A et qui est injecté dans l'entrée de commande 20 subsidiaire El'. Dans une première variante, le circuit 21 est tel qu'il délivre un signal maître subsidiaire A* constant. Le deuxième circuit 22, dédié à la bascule esclave 12, reçoit le signal d'horloge CK et fournit un signal de commande dite esclave CK2 qui 25 est injecté dans l'entrée de commande principale E2 et qui est représentatif du complémentaire du signal d'horloge et un signal de commande dit esclave subsidiaire CK2* qui est représentatif, par exemple semblable, au signal d'horloge et est injecté dans l'entrée de commande subsidiaire E2'. Dans la première variante déjà proposée, le circuit 22 est tel qu'il 30 délivre un signal de commande esclave subsidiaire CK2* constant. Ainsi, le signal de commande esclave CK2 par exemple une sinusoïde et est sensiblement en opposition de phase avec le signal de commande maître A lorsque ce dernier change de niveau. De même, le signal de commande esclave subsidiaire CK2* est 5 sensiblement en opposition de phase avec le signal de commande maître subsidiaire A* lorsque ce dernier change de niveau. Le fonctionnement du codeur différentiel est illustré en conjonction avec la figure 2 qui détaille un exemple préféré de structure du premier circuit 21 et avec les figures 3a à 3c qui sont des chronogrammes des signaux 10 caractéristiques CK, DATA, A, A*, S, S*. Le premier circuit 21 comprend successivement: - un premier étage facultatif d'adaptation d'impédance d'entrée 1, - un comparateur analogique de signaux 2, - un deuxième étage facultatif d'adaptation d'impédance 15 intermédiaire 3, - un étage facultatif d'amplification et de mise en forme de signaux - et un dernier étage facultatif d'adaptation d'impédance 5. Chaque étage d'adaptation 1, 3, 5 respectivement est réalisé à partir 20 de transistors par exemple bipolaires à hétérojonction identiques la à 1 b, 3a à 3b, 5a à 5b respectivement accouplés à des résistances identiques R1 à RI', R3 à R3', R5 à R5' respectivement pour former des émetteurs suiveurs. Par exemple, chacune des résistances R1 à R5' vaut 100 Ohms environ. Les collecteurs des transistors la à 1 b, 3a à 3b, 5a à 5b sont reliés à 25 un potentiel stable GND et les résistances R1 à R5' à un autre potentiel stable Vcc. Le comparateur analogique 2 comprend un premier et un deuxième transistors bipolaires 2a, 2b montés en émetteur commun formant ainsi une paire différentielle, et relié à une source de courant 1, par exemple de 35 mA. 30 Les collecteurs sont reliés à des première et deuxième résistances identiques de charge R2, R2' respectivement, par exemple égale à 25 Ohms environ. Ces résistances de charge R2, R2' sont également connectées à une tension stable GND sert à polariser cette paire différentielle. De manière similaire, l'étage d'amplification et de mise en forme de signaux 4 comprend deux transistors bipolaires 4a, 4b montés en émetteur 5 commun et relié à une source de courant 1' par exemple de 25 mA formant une deuxième paire différentielle. Les collecteurs sont reliés à des résistances identiques de charge R4, R4' respectivement, par exemple égale à environ 25 Ohms. Ces résistances de charge R4, R4' sont également connectées à une tension 10 stable GND sert à polariser cette deuxième paire différentielle. Comme illustré en figure 3a, le signal d'horloge CK est une tension par exemple sous forme sinusoïdale par exemple entre -800 mV et -200 mV, de niveau moyen MOY par exemple égale -500 mV environ, de période To, par exemple 25 ps correspondant à une fréquence de 40 GHz. En outre, on choisit un signal de données d'entrée DATA qui est une tension par exemple impulsionnelle et sous forme de créneaux, de temps bit Tbit égal à la période d'horloge To et de préférence relativement synchronisé avec le signal d'horloge CK. Ce signal de données DATA présente un premier niveau N1 20 supérieur aux valeurs prises par le signal d'horloge et par exemple égal à 0 mV environ et un deuxième niveau N2 compris entre la valeur minimale et maximale prise par le signal d'horloge CK et de préférence égal au niveau moyen MOY pour un réglage optimal. Le signal d'horloge CK après passage dans l'un des transistors du 25 premier circuit d'adaptation la attaque la base du premier transistor 2a du comparateur 2. De même, le signal de données d'entrée DATA après passage dans l'autre des transistors du premier circuit d'adaptation 1 b attaque la base du deuxième transistor 2b du comparateur 2. Ainsi, ces signaux CK, DATA 30 commandent en tension la première paire différentielle. Le signal de données d'entrée DATA définit une séquence de données selon un format non retour à zéro: le premier niveau N1 correspondant par exemple à une donnée ou état logique '0' et le deuxième niveau N2 correspondant par exemple à une donnée ou état logique '1'. La séquence illustré en figure 3a est alors la suivante: 0100101110100101100100010. Nous appellerons de façon générale 12 le courant circulant dans une première branche 21 incluant la première résistance de charge R2 et le premier transistor 2a et 12' du comparateur 2 et 1'2 le courant circulant dans une deuxième branche 22 incluant la deuxième résistance de charge R2' et le deuxième transistor 2b du comparateur 2. De même, nous appellerons tension de sortie intermédiaire A1 la tension de sortie du comparateur 2 située au niveau du collecteur du deuxième transistor 2b du comparateur 2. et nous appellerons tension de sortie intermédiaire complémentaire A*i la tension de sortie complémentaire à A1 et située au niveau du collecteur du premier transistor 2a du 15 comparateur 2. Lorsque le signal de données d'entrée DATA prend le premier niveau N1, le signal d'horloge CK étant pendant toute la durée de l'intervalle de temps bit supérieur à ce niveau N1, tout le courant I va circuler dans la première branche 21. Le courant 12 est alors sensiblement égal à I tandis que le courant 1'2 est très faible: la tension de sortie intermédiaire A1 (respectivement A*, ) est forcée (stabilisée) à son niveau minimum (respectivement maximum). Inversement, lorsque le signal de données DATA prend le deuxième niveau N2, le signal d'horloge CK étant inférieur à ce niveau N2 pendant un 25 demi temps bit le courant I va alors circuler dans la deuxième branche 22. Pendant cette même durée, la tension de sortie intermédiaire A1 va passer d'une valeur minimum très faible à une valeur maximum puis revenir à la valeur minimum formant ainsi un pic de largeur à mi-hauteur sensiblement égale à un demi temps bit. Et la tension de sortie intermédiaire 30 complémentaire A*i va passer d'une valeur maximum à une valeur minimum puis revenir à la valeur maximum formant ainsi une vallée. La tension de sortie intermédiaire A1 après passage dans l'un des transistors 3b du deuxième circuit d'adaptation 3 attaque la base du premier transistor 4a de l'étage d'amplification 4. De même, la tension de sortie intermédiaire complémentaire A*, après passage dans l'autre des transistors 5 3a du deuxième circuit d'adaptation 3 attaque la base du deuxième transistor 4b de l'étage amplificateur 4. Ainsi, la deuxième paire différentielle fournit en sortie des tensions de sortie dites finales A2, A*2 amplifiés et mises en formes et reproduisant le profil des pics et des vallées des tensions de sortie intermédiaires A1, A*,. Ces tensions de sortie finales A2, A*2 après passage dans le dernier circuit d'adaptation 5 fournissent ainsi les signaux de commande maître et maître subsidiaire optimisés A, A*, et représentés en figure 3b. Dans une variante, le premier circuit 21 ne comprend pas de deuxième étage d'amplification ni d'étages d'adaptation 3 et 5: les signaux 15 A1 et A*i étant alors les signaux de commande de la bascule maître. Le signal de commande maître A est donc défini par un niveau minimum stable ST par exemple à -500 mV, et par un changement de niveau ou pic P1 à P11 de largeur à mi-hauteur t1 sensiblement égale à un demi temps bit et par exemple de valeur maximale égale à 0 mV. Et le signal de 20 commande complémentaire A est défini par un niveau maximum stable ST' et par un changement de niveau ou vallée VAL de largeur à mi-hauteur sensiblement égale à un demi temps bit. Comme montré en figure 3c, chaque pic Pi à P11 déclenche (voir flèche F) un changement d'état associé à une commutation de niveaux C1 à 25 Co10 du signal de sortie binaire de données S. Chaque commutation C1 à C10 est inférieure ou égale à un temps bit et dure par exemple un tiers de temps bit. Plus précisément, dans cet exemple, on passe d'un état '0' ou '1'à un autre état '1' ou '0' à mi-hauteur du signal. Dans une alternative (non représentée) si l'un des niveaux est particulièrement affecté par du bruit le changement de niveau peut être réalisé plus près du niveau le moins bruité. Lorsque le signal de commande A se maintient au niveau stable ST sensiblement sur deux intervalles de temps bits, le signal de sortie binaire S est dans un état binaire stabilisé, par exemple deux '0' successifs, sur deux intervalles de temps bits. Lorsque le signal de commande A change de niveau, le signal de sortie binaire S change d'état, passant par exemple de '0' à '1t'. Le signal de données de sortie S présente un niveau bas Na par exemple à 500 mV environ et un niveau haut Nb par exemple à 0 mV environ. De manière analogue, chaque vallée VAL déclenche un changement d'état associé à une commutation du signal de sortie de données binaire complémentaire S*. Bien entendu, la description qui précède a été donnée à titre purement illustratif. On pourra sans sortir du cadre de l'invention remplacer 15 tout moyen par un moyen équivalent. REVENDICATIONS 1. Codeur différentiel (10) de signaux électriques comprenant: - des moyens de commande (21, 22): - aptes à recevoir un signal d'horloge (CK) et un signal de données 5 binaire d'entrée (DATA) sensiblement synchronisé avec le signal d'horloge, le signal de données d'entrée définissant une séquence de premières et de deuxièmes valeurs (N1, N2) selon un format non retour à zéro, - aptes à fournir un signal de commande (A), défini par un niveau 10 (ST), dit stable, et par un changement de niveau (P1 à P1l) déclenché lorsque le signal de données d'entrée correspond à la deuxième valeur, - une bascule T commandée par les moyens de commande et apte à délivrer un signal de données binaires de sortie (S, S*) ayant un 15 niveau bas (Na) et un niveau haut (Nb) et qui est défini par: - un même état binaire ('0', '1') sur deux intervalles de temps bits successifs et lorsque le signal de commande se maintient au niveau stable, - un changement d'état associé à une commutation (C1 à Clo) de 20 I'un des niveaux bas et haut vers l'autre des niveaux haut et bas et déclenché par ledit changement de niveau, caractérisé en ce que la bascule T comprend une bascule maître (11) suivie d'une bascule esclave (12) comportant chacune une entrée de commande principale (El, E2), et en ce que le codeur différentiel est intégré et lesdits moyens de commande comprennent: - un premier circuit (21), dédié à la bascule maître, conçu pour fournir ledit signal de commande (A), dit maître, injecté dans l'entrée de commande principale de la bascule maître, - un deuxième circuit (22), dédié à la bascule esclave et commandé par ledit signal d'horloge (CK), conçu pour fournir un signal de commande, dit esclave (CK2), qui est représentatif d'un signal complémentaire du signal d'horloge et injecté dans l'entrée de commande principale de la bascule esclave. 2. Codeur différentiel (10) de signaux électriques selon la revendication 1 5 caractérisé en ce que ledit signal d'horloge définissant un temps bit, la durée de changement de niveau est inférieure ou égale au temps bit et de préférence sensiblement égal à un demi temps bit. 3. Codeur différentiel (10) de signaux électriques selon l'une des revendications 1 ou 2 caractérisé en ce que le premier circuit (21) est 10 apte à fournir un signal de commande dit maître subsidiaire (A*) qui est choisi complémentaire audit signal de commande maître ou constant et est injecté dans une entrée de commande subsidiaire (El') de la bascule maître, et en ce que le deuxième circuit (22) est apte à fournir un signal de commande dit esclave subsidiaire qui est choisi 15 complémentaire audit signal de commande esclave (CK2*) ou constant et est injecté dans une entrée de commande subsidiaire (E2') de la bascule esclave. 4. Codeur différentiel (10) de signaux électriques selon l'une des revendications 1 à 3 caractérisé en ce que le premier circuit (21) 20 comprend un comparateur analogique (2) du signal de données d'entrée (DATA) et du signal d'horloge (CK) qui est apte à fournir au moins ledit signal de commande maître (A). 5. Codeur différentiel (10) de signaux électriques selon la revendication 4 caractérisé en ce que le comparateur analogique (2) comprend une 25 paire différentielle dotée de deux transistors (2a,2b) commandés en tension respectivement par le signal d'horloge (CK) et le signal de données d'entrée (DATA) et est apte à fournir un signal de commande dit maître subsidiaire (A*) complémentaire audit signal de commande maître et qui est injecté dans une entrée de commande subsidiaire 30 (El') de la bascule maître et en ce que ladite deuxième valeur (N2) est choisie comprise dans la gamme de valeurs du signal d'horloge (CK). 6. Codeur différentiel (10) de signaux électriques selon l'une des revendications 4 ou 5 caractérisé en ce que le premier circuit (21) comprend un étage d'amplification (3) de signaux en aval du comparateur analogique (2) et de structure similaire à la structure du comparateur analogique. 7. Codeur différentiel (10) de signaux électriques selon l'une des revendications 1 à 6 caractérisé en ce qu'il est réalisé à base de transistors bipolaires à hétérojonction (2a à 4b). 8. Codeur différentiel (10) de signaux électriques choisi parmi les codeurs 10 duobinaires, les codeurs de transmission binaire à profil de phase contrôlée, et les codeurs de modulation de phase différentielle et incluant un précodeur correspondant au codeur différentiel défini selon l'une des revendications 1 à 7.