Brevet FR2858877A1 — publié le 20050218

TRANSISTOR BIPOLAIRE À HÉTÉROJONCTION La présente invention concerne des transistors bipolaires à hétérojonction. La présente invention concerne plus particulièrement les procédés de fabrication de transistors bipolaires utilisant un émetteur sacrificiel ainsi que les structures particulières de transistors obtenus selon de tels procédés. Le brevet US 6 534 372 décrit un procédé de fabri- cation de transistors bipolaires à hétérojonction utilisant un émetteur sacrificiel. Ce procédé est décrit ci-après en relation aux figures 1 et 2. On forme une zone de collecteur de type N 1 dans un substrat semiconducteur. On fait croître par épitaxie une couche de silicium/germanium 2 au-dessus d'une portion de la zone de collecteur. La couche de silicium/germanium 2 est dopée in-situ de type P et constitue une zone de base. On recouvre ensuite la zone de base d'une couche isolante "d'arrêt de gravure" 3, d'une couche de silicium polycristallin 4 et d'une couche de protection 5. On grave ensuite les couches de silicium polycristallin et de protection selon un premier masque M1 afin de former un émetteur sacrificiel 6 posé sur la couche isolante 3. On forme des espaceurs isolants 7 et 8 sur les flancs de l'émetteur sacrificiel 6. On grave les portions découvertes de la couche isolante "d'arrêt de gravure". On effectue une forte implantation ionique des portions découvertes de la couche de silicium/germanium constituant les zones d'accès à la base. On obtient alors la structure représentée en figure 1. On recouvre ensuite l'ensemble de la structure d'une seconde couche isolante 10 et d'une couche de résine. On insole la résine à travers un second masque M2 de façon à éliminer après développement une portion de résine située au-dessus de l'émetteur sacrificiel et au-dessus d'une partie des espaceurs située à proximité de l'émetteur sacrificiel. On élimine ensuite la couche de protec- tion de l'émetteur sacrificiel afin de graver l'émetteur sacrificiel ainsi que la portion de la première couche isolante située sous l'émetteur sacrificiel. On effectue ensuite un dépôt de silicium polycristallin pour former un émetteur de type N 11. Afin de pallier aux désalignements possibles des masques M1 et M2, il est nécessaire que les espaceurs soient suffisamment larges pour éviter que la couche de silicium/germanium de base ne soit découverte à l'issue de la gravure de la couche isolante 10 effectuée selon le masque M2. Ceci est indispensable pour éviter tout court-circuit entre l'émetteur et les zones d'accès à la base. La largeur des portions de liaison de la base situées sous les espaceurs est définie en fonction du décalage maximal possible entre les masques M1 et M2. Les portions de liaison sont en conséquence relativement longues. De plus, leur dopage est relativement faible et sensiblement identique à celui de la portion "intrinsèque" de la base située à l'aplomb de l'émetteur. En conséquence, les portions de liaison présentent une résistivité importante qui augmente significativement la résistance d'accès à la base. Selon l'un des modes de mise en oeuvre du procédé décrit dans le brevet US susmentionné, il est prévu d'effectuer une implantation de la couche de silicium/germanium après la formation de l'émetteur sacrificiel et avant la formation des espaceurs de façon que les portions de liaison de la base soient davantage dopées. Cette solution présente néanmoins un inconvénient car lors des étapes pour lesquelles la température est élevée, les dopants diffusent légèrement dans la portion intrinsèque de la base ce qui a pour effet d'augmenter le courant de fuite du transistor bipolaire. De plus, l'implantation ionique de la couche de silicium/germanium de base a pour effet de produire des défauts, lacunes/interstices, qui ont tendance à diffuser dans la portion intrinsèque de la base, ce qui a pour conséquence de réduire la fréquence de fonctionnement du transistor bipolaire. Un objet de la présente invention est de prévoir un transistor bipolaire à hétérojonction présentant une très faible résistance d'accès à la portion intrinsèque de sa base. Un autre objet de la présente invention est de prévoir un tel transistor présentant un très faible courant de fuite. Un autre objet de la présente invention est de prévoir un tel transistor présentant une fréquence de fonctionnement élevée. Un objet de la présente invention est de prévoir un procédé de fabrication d'un transistor bipolaire à hétérojonction présentant une très faible résistance d'accès à la portion intrinsèque de sa base. Un autre objet de la présente invention est de prévoir un tel procédé ne comportant pas d'étape d'implantation ionique des portions de liaison de la base et des zones d'accès à la base. Pour atteindre ces objets, la présente invention prévoit un procédé de formation d'un transistor bipolaire à hétérojonction comprenant les étapes suivantes: former dans un substrat semiconducteur une zone de collecteur d'un premier type de dopage; faire croître par épitaxie au- dessus d'une portion de la zone de collecteur une couche de silicium/germanium d'un second type de dopage constituant une zone de base; former au-dessus de la couche de silicium/germanium un émetteur sacrificiel constitué d'un matériau gravable sélectivement par rapport à la couche de silicium/germanium et par rapport aux couches et espaceurs isolants formés à la suite; former des premiers espaceurs isolants sur les flancs de l'émetteur sacrificiel; faire croître par épitaxie une couche de silicium au-dessus des parties découvertes de la couche de silicium/ germanium; former des seconds espaceurs isolants accolés aux premiers espaceurs et posés sur la couche de silicium; recouvrir l'ensemble de la structure d'une couche isolante; éliminer partiellement la couche isolante au-dessus de l'émetteur sacrificiel et éliminer l'émetteur sacrificiel; remplir l'espace précédemment occupé par l'émetteur sacrificiel d'un matériau semiconducteur du premier type de dopage. Selon un mode de mise en oeuvre du procédé décrit ci-dessus, l'émetteur sacrificiel est un tricouche composé d'une couche isolante d'arrêt de gravure, d'une couche de silicium polycristallin et d'une couche de protection. Selon un mode de mise en oeuvre du procédé décrit ci-dessus, le procédé comprend une étape d'oxydation de la couche de silicium/germanium préalablement à l'étape de formation d'un émetteur sacrificiel, les portions d'oxyde non recouvertes par l'émetteur sacrificiel ni par les premiers espaceurs étant gravées préalablement à l'étape de croissance épitaxiale d'une couche de silicium. Selon un mode de mise en oeuvre du procédé décrit ci-dessus, la couche de silicium/germanium et la couche de silicium sont dopées durant leur croissance épitaxiale. Selon un mode de mise en oeuvre du procédé décrit ci-dessus, ladite couche isolante est constituée d'oxyde de silicium et les premiers et seconds espaceurs isolants sont constitués de nitrure. Selon un mode de mise en oeuvre du procédé décrit ci- dessus, ladite couche isolante et chacun des premiers et seconds espaceurs isolants sont constitués d'une couche d'oxyde de silicium et d'une couche de nitrure. Selon un mode de mise en oeuvre du procédé décrit ci- dessus, le procédé comprend en outre une étape consistant à graver ledit matériau semiconducteur de part et d'autre des seconds espaceurs de façon à découvrir certaines portions de la couche de silicium/germanium. La présente invention prévoit aussi un transistor bipolaire à hétérojonction comprenant un collecteur d'un premier type de dopage formé dans un substrat de silicium, une base constituée d'une couche de silicium/germanium d'un second type de dopage recouvrant le collecteur, et un émetteur comprenant une portion centrale de silicium du premier type de dopage posée sur une partie de la base, des premiers espaceurs isolants étant accolés contre les flancs de la portion centrale de l'émetteur et posés sur la couche de silicium/germanium, des portions de la base non recouvertes par la portion centrale de l'émetteur ni par les espaceurs étant recouvertes d'une couche de silicium du second type de dopage, des seconds espaceurs isolants étant accolés contre les premiers espaceurs et posés sur la couche de silicium, les seconds espaceurs et la couche de silicium étant recouverts au moins partiellement d'une couche isolante, les parties en contact de la couche isolante et des seconds espaceurs étant constituées de différents isolants, l'émetteur se prolongeant par des extensions latérales, au-dessus des premiers et seconds espaceurs et de la couche isolante. Selon un mode de réalisation du transistor décrit ci-dessus, ladite couche de silicium est recouverte d'une couche de siliciure. Selon un mode de réalisation du transistor décrit ci-dessus, ladite couche isolante est constituée d'oxyde de silicium et les premiers et seconds espaceurs constitués de nitrure. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: Les figures 1 et 2 sont des vues en coupe de structures obtenues après des étapes successives d'un procédé selon l'art antérieur; la figure 3 est une vue en perspective d'un transistor bipolaire à hétérojonction selon la présente invention; et les figures 4 à 10 sont des vues en coupe de structures obtenues après des étapes successives du procédé de la présente invention. Par souci de clarté, les mêmes éléments ont été dési- gnés par les mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les figures ne sont pas tracées à l'échelle. La figure 3 est un exemple de transistor bipolaire NPN à hétérojonction selon la présente invention formé dans et au- dessus d'un substrat de silicium 31. Deux portions 32 et 33 d'une zone d'isolement profonde sont visibles respectivement sur la gauche et sur la droite du plan de coupe du substrat 31. Une zone d'isolement peu profonde 34 est formée en surface du substrat 31. Trois portions 35, 36 et 37 de la zone d'isolement 34 sont visibles dans le plan de coupe du substrat 31 respectivement de gauche à droite. Les portions 35 et 37 sont respectivement placées au- dessus des portions 32 et 33 de la zone d'isolement profonde. Une couche enterrée 38 fortement dopée de type N est placée dans le substrat 31 au fond d'une portion du substrat 31 de forme sensiblement parallélépipédique délimitée par la zone d'isolement profonde. Les portions 35 et 36 de la zone d'isolement 34 entourent le haut d'une zone supérieure 39 du substrat 31. Les portions 36 et 37 de la zone d'isolement 34 entourent le haut d'une zone supérieure 40 du substrat 31. Les zones 36 et 37 ont en vue de dessus une forme sensiblement rectangulaire. La zone supérieure 39 placée au-dessus de la couche enterrée 38 est dopée de type N et constitue le collecteur du transistor bipolaire. La zone supérieure 40 placée au-dessus de la couche enterrée 38 est fortement dopée de type N et constitue un puits collecteur. La zone de substrat placée sous la couche enterrée est faiblement dopée de type P. Une couche de silicium/germanium 50 recouvre la zone 39 de collecteur ainsi que la portion 35 et la partie gauche de la portion 36 de la zone d'isolement 34. La couche de silicium/germanium 50 est dopée de type P et constitue la base du transistor bipolaire. Une portion de silicium polycristallin 51 de forme sensiblement parallélépipédique est posée sur la couche 50 de base au-dessus de la zone 39 de collecteur. La portion de silicium 51 est fortement dopée de type N et constitue l'émetteur du transistor bipolaire. Des espaceurs isolants 52 et 53 sont accolés contre les flancs de la portion 51 d'émetteur et sont posés sur la couche 50 de base. Les portions de la couche 50 de base non recouvertes par la portion 51 d'émetteur ni par les espaceurs 52 et 53 sont recouvertes d'une couche de silicium 55 fortement dopée de type P. Des espaceurs isolants 60 et 61 sont accolés contre les espaceurs 52 et 53 et posés sur la couche de silicium 55. Des couches isolantes 62 et 63 recouvrent les parties basses des espaceurs 60 et 61 ainsi qu'une partie de la couche de silicium 55. Une couche de silicium 65 recouvre la portion 51 d'émetteur, les parties hautes des espaceurs 52 et 53, 60 et 61 ainsi que les couches isolantes 62 et 63. La couche de silicium 65 est fortement dopée de type N comme la portion de silicium 51, la couche 65 et la portion 51 de silicium constituant l'émetteur du transistor. Des contacts 70, 71 et 72 sont respectivement posés au-dessus de la partie de gauche de la couche de silicium 55, au-dessus de la portion 35 de la zone d'isolement 34, au-dessus de la couche de silicium 65 d'émetteur, et audessus de la zone 40 de puits collecteur. Selon un aspect de la présente invention, les espaceurs 52 et 53, 60 et 61 sont constitués d'un isolant différent de celui des couches isolantes 62 et 63. Les espaceurs 52 et 53, 60 et 61 sont par exemple constitués de nitrure et les couches isolantes 62 et 63 constituées d'oxyde de silicium. Cependant, chacun des espaceurs et chacune des couches isolantes peut être constitué de plusieurs isolants. Dans ce cas, les portions des espaceurs 52 et 53, 60 et 61 en contact avec les portions des couches isolantes 62 et 63 doivent être constituées de différents isolants. La portion de la couche de silicium/germanium 50 située à l'aplomb de la portion 51 d'émetteur constitue la portion "intrinsèque" de la base à travers laquelle peut passer un fort courant allant de l'émetteur au collecteur. Les portions de la couche 50 situées sous les espaceurs 52 et 53 constituent les portions de liaison de la base. La couche de silicium 55 fortement dopée et les portions de la couche 50 situées sous la couche 55 constituent des portions de contact ou portions "extrinsèques" de la base. Le transistor bipolaire de la présente invention se distingue des transistors connus notamment par la présence de deux niveaux d'espaceurs. Le premier niveau est constitué des espaceurs 52 et 53, le second niveau est constitué des espaceurs 60 et 61. Le premier niveau d'espaceur est de préférence très étroit de façon que la longueur des portions de liaison de la base soit la plus petite possible ce qui permet de réduire fortement la résistance d'accès à la portion intrinsèque de la base du transistor. Le second niveau d'espaceurs peut être aussi large que souhaité. La portion intrinsèque est relativement faiblement dopée afin de limiter le courant de fuite du transistor. La couche de silicium 55 étant fortement dopée, la résistance de la portion "extrinsèque" est très faible. De plus, à proximité de la couche de silicium 55, la couche 50 est plus fortement dopée, les dopants en forte concentration ayant tendance à diffuser. En conséquence, les portions de liaison de la base ont une résistivité plus faible. Un avantage d'un transistor bipolaire selon la présente invention est que les portions de liaison ont une plus petite longueur et une plus faible résistivité que les portions de liaison du transistor bipolaire décrit dans le brevet susmentionné. Le transistor bipolaire selon la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, la zone de collecteur et les zones d'accès au collecteur peuvent avoir diverses formes. De plus, la partie supérieure de la couche de silicium 55 pourra être siliciurée afin d'augmenter la conductivité de cette couche. En outre, l'hoiiune de l'art saura réaliser un transistor bipolaire PNP de structure similaire à celle du transistor NPN décrit précédemment. Le transistor bipolaire décrit en relation à la figure 3 peut être obtenu selon la présente invention par un procédé tel que celui décrit ci-après en relation aux figures 4 à 10. Lors d'une étape initiale, on forme dans un substrat 100, classiquement de silicium, un collecteur et des accès à ce collecteur ayant dans cet exemple des formes identiques à celles des éléments correspondant du transistor représentés en figure 3. Une couche enterrée N+ 101 est entourée d'une zone d' isole- ment profonde dont deux portions 102 et 103 sont représentées respectivement à gauche et à droite de la vue en coupe. Trois portions 105, 106 et 107 d'une couche d'isolement peu profonde sont visibles en surface du substrat respectivement de gauche à droite. Les portions 105 et 107 sont placées au-dessus des portions 102 et 103 de la zone d'isolement profonde. Une zone de substrat 110, placée au-dessus de la couche enterrée 101 et débouchant entre les portions 105 et 106, est dopée de type N et constitue le futur collecteur du transistor. Une zone de substrat 111, placée au-dessus de la couche enterrée 101 et débouchant entre les portions 106 et 107, est fortement dopée de type N et constitue le futur puits collecteur du transistor. La partie du substrat 100 située en dessous de la couche enterrée 101 est dopée de type P. Dans la suite de la description, on s'intéressera à la 35 formation du transistor bipolaire au-dessus de la zone 110 de collecteur. Ainsi, seule la partie de gauche de la structure représentée en figure 4 sera reprise dans les figures suivantes. A l'étape suivante, illustrée en figure 5, on fait croître par épitaxie non sélective une couche de silicium/ germanium 120 au-dessus de la zone 110 de collecteur et des portions 105 et 106 d'une zone d'isolement peu profonde. Les portions de la couche de silicium/germanium 120 placées au-dessus de la zone 110 de collecteur sont monocristallines, celles placées au-dessus des portions 105 et 106 sont poly- cristallines. La couche de silicium/germanium 120 pourra être dopée de type P par exemple durant sa croissance épitaxiale. La proportion de germanium pourra être réduite progressivement lors de la croissance épitaxiale de la couche de silicium/germanium, comme cela est couramment réalisé. On forme ensuite une couche "sacrificielle" 121 constituée dans cet exemple d'un empilement de trois couches, une couche isolante 122 "d'arrêt de gravure", une couche de silicium polycristallin 123, et une couche de protection 124 constituée dans cet exemple d'oxyde de silicium. De façon générale, la couche sacrificielle devra être composée d'un matériau gravable sélectivement par rapport à la couche de silicium/germanium 120 et par rapport aux couches et espaceurs isolants formés dans les étapes suivantes. La couche de protection 124 bien que facultative permet de simplifier le procédé connue cela apparaîtra ci- après. A l'étape suivante, illustrée en figure 6, on grave la couche sacrificielle 121 de façon à former un émetteur sacrificiel 130 ayant dans cette vue en coupe une forme sensiblement rectangulaire. On forme ensuite des espaceurs isolants 131 et 132 sur les flancs de l'émetteur sacrificiel 130. Un procédé classique de formation d'espaceurs isolants consiste par exemple à effectuer un dépôt conforme de nitrure sur l'ensemble de la structure et à effectuer ensuite une gravure anisotrope de la couche de nitrure. Selon une variante du procédé de la présente invention, l'ordre des opérations de l'étape illustrée en figure 6 pourra être légèrement modifié. On pourra prévoir de graver la couche de protection 124 et la couche de silicium polycristallin 123 puis de former des espaceurs et d'éliminer ensuite les parties découvertes de la couche isolante 122. Dans ce cas, des petites portions de la couche isolante 122 sont présentes sous les espaceurs 131 et 132. A l'étape suivante, illustrée en figure 7, on fait croître par épitaxie une couche de silicium au-dessus des parties découvertes de la couche de silicium/germanium 120. La couche de silicium pourra être fortement dopée de type P durant sa croissance épitaxiale. Dans cette vue en coupe, deux portions 140 et 141 de la couche de silicium sont visibles. L'émetteur sacrificiel 123 étant dans cet exemple constitué de silicium, la présence d'une couche de protection évite qu'une "boule" de silicium se forme par épitaxie au-dessus de l'émetteur sacrificiel. Une boule trop épaisse pourrait nuire au bon déroulement des étapes suivantes. On forme ensuite des espaceurs isolants 142 et 143 accolés aux espaceurs 131 et 132 et posés sur la couche de silicium, respectivement sur les portions 140 et 141. Ces espaceurs peuvent être formés selon un procédé identique à celui décrit pour les espaceurs 131 et 132. Selon un mode de mise en oeuvre du procédé de la pré-sente invention, les espaceurs 131, 132 et/ou les espaceurs 142, 143 peuvent être formés selon un procédé consistant à former une fine couche d'oxyde de silicium et à la recouvrir d'une couche de nitrure puis à effectuer une gravure anisotrope de la couche de nitrure et finalement à éliminer les portions de la fine couche d'oxyde de silicium non recouvertes par les portions restantes de la couche de nitrure. La gravure du nitrure en utilisant comme couche d'arrêt une couche d'oxyde de silicium est en effet plus facile qu'en utilisant une couche de silicium comme couche d'arrêt. A l'étape suivante, illustrée en figure 8, on recouvre l'ensemble de la structure obtenue précédemment d'une couche isolante 150. La couche 150 devra être composée d'un isolant différent de celui des espaceurs 131, 132, 142 et 143. Plus précisément, la couche isolante 150 doit pouvoir être gravée sélectivement par rapport aux espaceurs 131, 132, 142 et 143. On recouvre ensuite la couche isolante 150 d'une couche de résine 151 que l'on insole de façon à obtenir après développement une ouverture 0 de la résine au-dessus de l'émet- teur sacrificiel et au-dessus de la partie haute des espaceurs 131, 132, 142 et 143. A l'étape suivante, illustrée en figure 9, on élimine la portion de la couche isolante 150 non protégée par la résine 151 puis on élimine l'émetteur sacrificiel en effectuant dans cet exemple trois gravures consécutives des portions restantes de la couche de protection 124, de la couche de silicium polycristallin 123 et de la couche isolante 122. La couche de résine 151 est ensuite éliminée. A l'étape suivante, illustrée en figure 10, on recouvre l'ensemble de la structure d'un matériau semiconducteur tel que du silicium polycristallin. Cette couche semiconductrice est dopée, dans cet exemple, de type N lors de son dépôt ou par une implantation subséquente. La couche semiconductrice 160 et la couche isolante 150 sont ensuite gravées de façon à découvrir des parties des portions 140 et 141 de la couche de silicium afin de pouvoir former lors d'une étape ultérieure des contacts permettant d'accéder à la couche de silicium constituant une zone d'accès à la base du transistor. Dans le procédé précédemment décrit, deux étapes mettent en oeuvre un procédé de photolithographie utilisant un masque pour définir d'une part l'émetteur sacrificiel et d'autre part l'ouverture O de la résine 151 audessus de l'émetteur sacrificiel. La taille de l'ouverture O sera prévue plus grande que la surface supérieure de l'émetteur sacrificiel de façon à tenir compte du décalage possible des deux masques. Le décalage maximal des deux masques doit être de préférence prévu afin que toute la surface supérieure de l'émetteur sacrificiel soit découverte après gravure de la couche isolante 150 afin de pouvoir éliminer correctement l'émetteur sacrificiel et afin de pouvoir remplir correctement l'espace vidé pour former l'émetteur définitif. La largeur des espaceurs 131 et 132 pourra être choisie aussi petite que souhaitée étant donné que les espaceurs 142 et 143 permettent de protéger les couches de silicium 140 et 141 et d'éviter ainsi qu'un fort décalage des deux masques conduise au final à un court-circuit entre l'émetteur et la base du transistor. Un avantage du procédé de la présente invention est qu'il permet de choisir la largeur des espaceurs 131 et 132 indépendamment de la valeur de décalage maximal entre les deux masques de gravure. La longueur des portions de liaison peut donc être rendue aussi petite que souhaitée ce qui permet de réduire la résistance d'accès à la base du transistor. A la suite des étapes précédemment décrites, il est prévu une ou plusieurs étapes pour lesquelles la structure est placée dans une enceinte de température élevée. Durant ces étapes, les dopants présents dans les zones semiconductrices ont tendance à diffuser et ceci d'autant plus que la concentration de dopant est élevée. Ainsi, des dopants de type N diffusent légèrement de l'émetteur vers la base et des dopants de type P diffusent des portions 140 et 141 de la couche de silicium vers la couche de silicium/germanium 120 de base. En outre, des dopants de type P diffusent dans la portion de liaison de la couche de silicium/germanium 120 située sous les espaceurs 131 et 132. L'homme de l'art saura définir la largeur adéquate des espaceurs 131 et 132 permettant d'avoir une diffusion des dopants P dans la portion de liaison jusqu'à l'aplomb des parois de l'émetteur sans qu'ils ne diffusent sous l'émetteur. La résistance d'accès à la base du transistor peut ainsi être fortement réduite sans augmenter le courant de fuite du transistor, contrairement au procédé décrit dans le brevet US susmentionné. De plus, le procédé de la présente invention ne comprend aucune étape d'implantation de la couche de silicium/germanium 120 ce qui permet d'éviter d'introduire des défauts dans cette couche. Un autre avantage du procédé de la présente invention est donc qu'il permet de réaliser des transistors bipolaires fonctionnant à des fréquences plus élevées. Bien que non décrite dans le procédé susmentionné, une étape de siliciuration des portions 140 et 141 de la couche de silicium pourra être effectuée juste après leur formation. La formation d'une couche de siliciure en surface des portions 140 et 141 permet de réduire fortement leurs résistances. La siliciuration d'une couche de silicium donne des siliciures de meilleure qualité que les siliciures obtenus lors de la siliciuration d'une couche de silicium/germanium. En conséquence, ceci permet de diminuer encore la résistance d'accès à la base du transistor comparativement au transistor décrit dans le brevet US susmentionné. Le procédé selon la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, l'homme de l'art saura définir un procédé équivalent de formation d'un transistor bipolaire PNP. REVENDICATIONS 1. Procédé de formation d'un transistor bipolaire à hétérojonction comprenant les étapes suivantes: former dans un substrat semiconducteur (100) une zone de collecteur (110) d'un premier type de dopage; faire croître par épitaxie au-dessus d'une portion de la zone de collecteur une couche de silicium/germanium (120) d'un second type de dopage constituant une zone de base; former au-dessus de la couche de silicium/germanium un émetteur sacrificiel (130) constitué d'un matériau gravable sélectivement par rapport à la couche de silicium/germanium et par rapport aux couches et espaceurs isolants formés à la suite; former des premiers espaceurs isolants (131, 132) sur les flancs de l'émetteur sacrificiel; faire croître par épitaxie une couche de silicium (140) au-dessus des parties découvertes de la couche de silicium/germanium; former des seconds espaceurs isolants (142, 143) accolés aux premiers espaceurs et posés sur la couche de 20 silicium; recouvrir l'ensemble de la structure d'une couche isolante (150) ; éliminer partiellement la couche isolante au-dessus de l'émetteur sacrificiel et éliminer l'émetteur sacrificiel; remplir l'espace précédemment occupé par l'émetteur sacrificiel d'un matériau semiconducteur (160) du premier type de dopage. 2. Procédé selon la revendication 1, dans lequel l'émetteur sacrificiel (121) est un tricouche composé d'une 30 couche isolante d'arrêt de gravure {122), d'une couche de silicium polycristallin (123) et d'une couche de protection (124). 3. Procédé selon la revendication 2, comprenant une étape d'oxydation de la couche de silicium/germanium (120) préalablement à l'étape de formation d'un émetteur sacrificiel (130), les portions d'oxyde non recouvertes par l'émetteur sacrificiel ni par les premiers espaceurs étant gravées préalablement à l'étape de croissance épitaxiale d'une couche de 5 silicium (140). 4. Procédé selon la revendication 1, dans lequel la couche de silicium/germanium (120) et la couche de silicium (140) sont dopées durant leur croissance épitaxiale. 5. Procédé selon la revendication 1, dans lequel ladite couche isolante (150) est constituée d'oxyde de silicium et les premiers et seconds espaceurs isolants (131, 132; 142, 143) sont constitués de nitrure. 6. Procédé selon la revendication 1, dans lequel ladite couche isolante (150) et chacun des premiers et seconds - 15 espaceurs isolants (131, 132; 142, 143) sont constitués d'une couche d'oxyde de silicium et d'une couche de nitrure. 7. Procédé selon la revendication 1, comprenant en outre une étape consistant à graver ledit matériau semiconducteur (160) de part et d'autre des seconds espaceurs de façon à découvrir certaines portions de la couche de silicium. 8. Transistor bipolaire à hétérojonction comprenant un collecteur (9) d'un premier type de dopage formé dans un substrat de silicium (1), une base constituée d'une couche de silicium/germanium (20) d'un second type de dopage recouvrant le collecteur, et un émetteur comprenant une portion centrale de silicium (21) du premier type de dopage posée sur une partie de la base, des premiers espaceurs isolants (22, 23) étant accolés contre les flancs de la portion centrale de l'émetteur et posés sur la couche de silicium/germanium, caractérisé en ce que des portions de la base non recouvertes par la portion centrale de l'émetteur ni par les espaceurs sont recouvertes d'une couche de silicium (25) du second type de dopage, des seconds espaceurs isolants (30, 31) étant accolés contre les premiers espaceurs et posés sur la couche de silicium, les seconds espaceurs et la couche de silicium étant recouverts au moins partiellement d'une couche isolante (33), les parties en contact de la couche isolante et des seconds espaceurs étant constituées de différents isolants, l'émetteur se prolongeant par des extensions latérales (35), au-dessus des premiers et seconds espaceurs et au-dessus de la couche isolante. 9. Transistor selon la revendication 8, dans lequel ladite couche de silicium (25) est recouverte d'une couche de siliciure. 10. Transistor bipolaire selon la revendication 9, dans lequel ladite couche isolante est constituée d'oxyde de silicium et les premiers et seconds espaceurs (22, 23, 30, 31) constitués de nitrure.