Brevet FR2858874A1 — publié le 20050218

L'invention concerne un dispositif à mémoire, et plus particulièrement un procédé de commande d'une opération de lecture d'un dispositif à mémoire. Avec le développement de la technologie de fabrication des semiconducteurs, il a été proposé un système sur puce (SOC pour "system-onchip"), dans lequel plusieurs puces d'un système sont intégrées en une seule puce. Le système SOC comprend habituellement une mémoire qui stocke un programme ou des données de système d'exploitation (OS pour "operating system") généré lorsque le programme OS est exécuté. En général, une mémoire comprend un réseau de cellules de mémoire ayant la structure d'une matrice. La mémoire reçoit un signal d'adresse de rangée, un signal d'adresse de colonne et un signal de commande de lecture de données ou un signal de commande d'écriture de données en provenance d'un dispositif de commande de la mémoire. La mémoire délivre en sortie des données d'une cellule de mémoire correspondante ou écrit des données dans une cellule de mémoire correspondante en réponse au signal de commande de lecture de données ou au signal de commande d'écriture de données. En outre, la mémoire lit ou écrit des données en synchronisme avec un signal d'horloge de mémoire reçu du dispositif de commande de la mémoire. Le dispositif de commande de la mémoire reçoit un signal d'horloge du système et génère le signal d'horloge de la mémoire. Le signal d'horloge du système est utilisé dans le dispositif de commande de la mémoire et un système comprenant le dispositif de la commande de la mémoire, tandis que le signal d'horloge de la mémoire est utilisé uniquement dans la mémoire. Le système correspond à un système SOC comprenant le dispositif de commande de mémoire et la mémoire. Un exemple d'un dispositif de commande de mémoire qui génère un signal d'horloge de mémoire à partir d'un signal d'horloge de système et applique le signal d'horloge de 2858874 2 mémoire à plusieurs mémoires est décrit dans le brevet des EUA n 5 630 096, intitulé "Controller for a synchronous DRAM that maximizes throughput by allowing memory requests and commands to be issued out of order". La figure 1 des dessins annexés et décrits ci-après est un schéma fonctionnel simplifié d'un dispositif classique 10 de commande de mémoire et d'une mémoire 20. En référence à la figure 1, le dispositif 10 de commande de mémoire comprend une unité centrale de traitement (CPU) 11 et une interface 12 de mémoire connectées à la mémoire 20. L'unité CPU 11 et la mémoire 20 sont également connectées à un bus 30 de données. Un procédé de commande d'une opération de lecture de la mémoire 20 à l'aide du dispositif classique 10 de commande de mémoire sera maintenant expliqué en référence aux figures 1 et 2 des dessins annexés et décrits ci-après. La figure 2 est un diagramme des temps de signaux utilisés dans l'opération de lecture de la mémoire 20. Sur la figure 2, un signal d'adresse de rangée RADD, un signal d'adresse de colonne CADD et un signal de commande de pré-charge PGN sont nécessaires pour la lecture d'une cellule de mémoire de la mémoire 20. Un signal d'horloge de mémoire MCLK est identique à un signal d'horloge de système SCLK. En référence à la figure 2, un intervalle de temps "Dl", pendant lequel un signal SEN de commande d'un amplificateur de lecture est validé, doit être plue long qu'un intervalle de temps "C" exigé pour qu'un signal de données effectif soit délivré en sortie d'une cellule de mémoire. En outre, pour la sortie du signal de données effectif de la cellule de mémoire, un transistor de la cellule doit permettre à un courant de cellule suffisant de circuler. A cet effet, une ligne de mots WL1 connectée à une grille du transistor de la cellule doit être suffisamment activée pour atteindre un niveau de tension d'instauration. 2858874 3 Lorsqu'un intervalle de temps "E", demandé pour que la ligne de mots WLi soit suffisamment activée pour atteindre le niveau de tension d'instauration, augmente, l'intervalle "C" augmente. Par conséquent, un intervalle de temps demandé à un amplificateur de lecture de ligne de bits pour amplifier un signal de données afin d'évaluer une valeur de données augmente aussi. Il en résulte que l'intervalle "E" a l'effet le plus important sur l'opération de lecture de la mémoire 20. Comme montré en outre sur la figure 2, l'intervalle de temps "E" apparaît dans un intervalle de temps "Al", pendant lequel le signal d'adresse de rangée est décalé, mais il n'apparaît pas dans un intervalle de temps "A2" pendant lequel le signal d'adresse de rangée n'est pas décalé. Par conséquent, la vitesse de lecture de la mémoire 20 est davantage réduite pendant l'intervalle "Al" que pendant l'intervalle "A2". Lorsque la mémoire 20 doit fonctionner à une fréquence élevée, des données erronées peuvent donc être délivrées en sortie. Par exemple, lorsque la fréquence du signal d'horloge de mémoire MCLK est augmentée pendant l'intervalle "Al", un intervalle de validation d'un signal de sélection de puce CSN devient plus court. Un intervalle de temps "B1" et l'intervalle de temps "Dl" deviennent donc également plus courts. Cependant, l'intervalle "E" n'est pas modifié, mais il est maintenu de façon uniforme, en sorte que l'intervalle "C" devient plus long que l'intervalle "D1". Par conséquent, la mémoire 20 délivre en sortie des données erronées. Pour empêcher la mémoire 20 de délivrer en sortie des données erronées lors d'un fonctionnement à une fréquence élevée, une interface classique de mémoire divise le signal d'horloge de système SCLK afin de générer un signal d'horloge de mémoire MCLK ayant une fréquence inférieure à la fréquence du signal d'horloge de système MCLK, comme montré sur la figure 3 des dessins annexés et décrits ci-après. L'intervalle de validation du signal CSN de 2858874 4 sélection de puce est donc plus long et l'intervalle "E" nécessaire à la ligne de mots WL pour être suffisamment activé et l'intervalle "C" nécessaire pour qu'un signal de données effectif soit délivré en sortie de la cellule de mémoire peuvent être assurés. Cependant, dans un système dans lequel l'opération de lecture de la mémoire 20 est souvent exécutée, les performances du système se dégradent lorsque la fréquence du signal d'horloge de mémoire MCLK diminue. L'invention propose un dispositif de commande de mémoire qui empêche une mémoire de délivrer en sortie des données erronées lorsqu'elle fonctionne à une fréquence élevée et qui améliore les performances d'un système dans lequel une opération de lecture de la mémoire est souvent exécutée. L'invention propose en outre une carte à puce comprenant un dispositif de commande de mémoire qui empêche une mémoire de délivrer en sortie des données erronées lorsqu'elle fonctionne à une fréquence élevée et qui améliore les performances d'un système dans lequel une opération de lecture de la mémoire est souvent exécutée. L'invention propose en outre un procédé de commande d'une opération de lecture d'une mémoire en utilisant un dispositif de commande de la mémoire qui empêche la mémoire de délivrer en sortie des données erronées lorsqu'elle fonctionne à une fréquence élevée et qui améliore les performances de fonctionnement d'un système dans lequel une opération de lecture de la mémoire est souvent exécutée. Selon un aspect de l'invention, il est proposé un dispositif de commande de mémoire qui commande l'une d'une opération de lecture et d'une opération d'écriture d'une mémoire. Le dispositif de commande de la mémoire comprend une unité centrale de traitement (CPU), une interface de mémoire et un dispositif de commande de changement de fréquence. L'unité CPU délivre en sortie un signal d'ordre de lecture en réponse à un signal de demande de lecture de données et délivre en sortie un signal d'ordre d'écriture 2858874 5 en réponse à un signal de demande d'écriture de données. L'interface de la mémoire délivre en sortie plusieurs signaux de commande en réponse à l'un du signal d'ordre de lecture et du signal d'ordre d'écriture, génère un signal d'horloge de mémoire en réponse à un signal d'horloge de système, et change une fréquence du signal d'horloge de mémoire en réponse à un signal de commande de changement de fréquence. Le dispositif de commande de changement de fréquence délivre en sortie le signal de commande de changement de fréquence en réponse aux multiples signaux de commande et au signal d'horloge de mémoire. Selon un autre aspect de l'invention, il est proposé une carte à puce comportant une mémoire morte (ROM), un générateur de signal d'horloge, un détecteur d'état anormal, une mémoire rémanente et un dispositif de commande de la mémoire. La mémoire ROM stocke un programme de système d'exploitation (OS), et le générateur de signal d'horloge génère un signal d'horloge du système. Le détecteur d'état anormal détecte un état anormal dû à une variation se produisant dans le milieu ambiant extérieur et génère un signal de restauration basé sur le résultat de la détection. La mémoire rémanente stocke des données, et le dispositif de commande de mémoire génère un signal d'horloge de mémoire en réponse au signal d'horloge du système, commande une opération de lecture ou une opération d'écriture de la mémoire rémanente tout en changeant une fréquence du signal d'horloge de mémoire, et exécute le programme OS pour stocker une information de l'utilisateur. Selon un autre aspect encore de l'invention, il est proposé un procédé de commande d'une opération de lecture d'une mémoire, comprenant: la réception d'un signal de demande de lecture de données; la délivrance en sortie de signaux de commande en réponse au signal de demande de lecture de données; et la détermination d'une fréquence du signal d'horloge de mémoire en réponse à un signal de 2858874 6 commande de changement de fréquence, et la génération du signal d'horloge de mémoire ayant la fréquence déterminée. L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: la figure 1 est un schéma fonctionnel simplifié d'un dispositif classique de commande de mémoire et d'une mémoire; la figure 2 est un diagramme des temps de signaux IO utilisés dans une opération de lecture d'une mémoire, produits par un dispositif classique de commande de mémoire; la figure 3 est un diagramme des temps de signaux utilisés dans une opération de lecture d'une mémoire, produits par un autre dispositif classique de commande de mémoire; la figure 4 est un schéma fonctionnel simplifié d'un dispositif de commande de mémoire et d'une mémoire selon un exemple de forme de réalisation de l'invention; la figure 5 est un schéma fonctionnel simplifié du dispositif de commande de changement de fréquence montré sur la figure 4; la figure 6 est un schéma fonctionnel simplifié de l'interface de mémoire représentée sur la figure 4; la figure 7 est un diagramme des temps de signaux associés à une opération de lecture d'une mémoire, qui est exécutée par le dispositif de commande de mémoire représenté sur la figure 4; la figure 8 est un organigramme illustrant un processus de commande d'une opération de lecture d'une mémoire, qui est exécutée par le dispositif de commande de mémoire représenté sur la figure 4, selon un exemple de forme de réalisation de l'invention; la figure 9 est un organigramme illustrant un processus de détermination d'une fréquence du signal d'horloge de mémoire et de génération de signal d'horloge 2858874 7 de mémoire selon un exemple de forme de réalisation de l'invention; et la figure 10 est un schéma fonctionnel simplifié d'une carte à puce comprenant le dispositif de commande de mémoire de la figure 4 selon un exemple de forme de réalisation de l'invention. La figure 4 est un schéma fonctionnel simplifié d'un dispositif 110 de commande de mémoire et d'une mémoire 120 selon un exemple de forme de réalisation de l'invention. En IO référence à la figure 4, le dispositif 110 de commande de mémoire comprend une unité centrale de traitement (CPU) 111, une interface 112 de mémoire et un dispositif 113 de commande de changement de fréquence. L'interface 112 de mémoire est connectée à la mémoire 120. L'unité CPU 111 délivre en sortie un signal d'ordre de lecture CMD R ou un signal d'ordre d'écriture CMD _W à l'interface 112 de la mémoire lorsque l'unité CPU 111 reçoit un signal extérieur de demande de lecture de données DRQ ou un signal extérieur de demande d'écriture de données DWQ. L'interface 112 de mémoire délivre en sortie un signal de commande de lecture de données LECTURE ou un signal de commande d'écriture de données ECRITURE à la mémoire 120 en réponse au signal d'ordre de lecture CMD _R ou au signal d'ordre d'écriture CMD W, respectivement. De plus, l'interface 112 de la mémoire délivre en sortie un signal de sélection de puce CSN, un signal d'adresse de rangée RADD et un signal d'adresse de colonne CADD à la mémoire 120. Bien que la figure 4 illustre l'interface de mémoire 112 délivrant en sortie le signal d'adresse de rangée RADD et le signal d'adresse de colonne CADD par la même ligne d'adresses, l'interface 112 de mémoire peut également délivrer en sortie le signal d'adresse de rangée RADD et le signal d'adresse de colonne CADD par des lignes d'adresses différentes. L'interface de mémoire 112, aussi, reçoit un signal d'horloge de système SCLK et génère un signal d'horloge de 2858874 8 mémoire MCLK. On décrira plus en détail ci-après l'interface 112 de la mémoire en référence à la figure 6. Le signal d'horloge de système SCLK peut être appliqué en entrée au dispositif 110 de commande de la mémoire depuis un dispositif extérieur, ou bien généré par un générateur interne de signal d'horloge. Le signal d'horloge de système SCLK est utilisé par le dispositif 110 de commande de la mémoire et par un système comprenant le dispositif 110 de commande de la mémoire et la mémoire 120. Le système peut être un système sur puce (SOC). Le signal d'horloge de mémoire MCLK est utilisé par la mémoire 120. Le dispositif 113 de commande de changement de fréquence reçoit le signal de commande de lecture de données LECTURE ou le signal de commande d'écriture de données ECRITURE provenant de l'interface de mémoire 112. De plus, le dispositif 113 de commande de changement de fréquence reçoit le signal de sélection de puce CSN, le signal d'adresse de rangée RADD, le signal d'adresse de colonne CADD et le signal d'horloge de mémoire MCLK. Lorsque le dispositif 113 de commande de changement de fréquence reçoit le signal de commande de lecture de données LECTURE, le dispositif 113 de commande de changement de fréquence génère un signal de commande de changement de fréquence WT en réponse au signal d'adresse de rangée RADD. Le dispositif 113 de commande de changement de fréquence génère le signal de commande de changement de fréquence WT lorsqu'une opération de lecture de la mémoire 120 est exécutée en premier après que le dispositif 113 de commande de changement de fréquence a reçu un signal externe de restauration RST. Le dispositif 113 de commande de changement de fréquence sera décrit plus en détail ci-après en référence à la figure 5. La mémoire 120 délivre en sortie des données RDATA à un bus interne 130 de données ou écrit des données WDATA reçues depuis le bus interne 130 de données en réponse au signal d'adresse de rangée RADD, au signal d'adresse de 2858874 9 colonne CADD et au signal de commande de lecture de données LECTURE ou au signal d'écriture de données ECRITURE. La figure 4 ne représente pas la configuration détaillée de la mémoire 120, car la mémoire 120 peut être comprise par un spécialiste de la technique. L'unité CPU 111 délivre en sortie les données RDATA, qui sont reçues depuis la mémoire 120 par l'intermédiaire du bus interne 130 de données, à un dispositif externe qui demande au dispositif 110 de commande de mémoire de lire I0 les données RDATA. De plus, l'unité CPU 111 transmet les données WDATA, qui sont reçues d'un dispositif externe qui demande au dispositif 110 de commande de la mémoire d'écrire les données, à la mémoire 120 par l'intermédiaire du bus interne 130 de données. La figure 5 est un schéma fonctionnel simplifié du dispositif 113 de commande de changement de fréquence représenté sur la figure 4. En référence à la figure 5, le dispositif 113 de commande de changement de fréquence comprend un générateur 51 de signal d'horloge de verrouillage, une bascule 52 de verrouillage d'adresse, une unité 53 de stockage d'adresses, un comparateur 54 d'adresses, un détecteur 55 de signal de restauration et une unité 56 de sortie de signal de commande de changement de fréquence. Le générateur 51 de signal d'horloge de verrouillage génère un signal d'horloge de verrouillage ALCLK en réponse au signal d'horloge de mémoire MCLK et au signal de sélection de puce CSN reçus de l'interface 112 de la mémoire montrée sur la figure 4. La bascule de verrouillage d'adresse 52 verrouille les signaux d'adresses de rangées RADD(N)(N est un nombre naturel supérieur à 1), qui sont reçus consécutivement de l'interface 112 de la mémoire, en réponse au signal d'horloge de verrouillage ALCLK. La bascule de verrouillage d'adresse 52 reçoit les signaux d'adresses de rangées RADD(N) lorsque le signal d'horloge de verrouillage ALCLK appliqué à son accès d'entrée de 2858874 10 déclenchement G est à un niveau haut, mais elle ne reçoit pas les signaux d'adresses de rangées RADD(N) lorsque le signal d'horloge de verrouillage ALCLK est à un niveau bas. En d'autres termes, la bascule de verrouillage d'adresse 52 délivre consécutivement en sortie les signaux d'adresses de rangées verrouillés RADD(N) lorsque le signal d'horloge de verrouillage ALCLK est à un niveau haut. La bascule de verrouillage d'adresse 52 maintient la sortie du signal d'adresse de rangée RADD(N) le plus récemment IO verrouillé lorsque le signal d'horloge de verrouillage ALCLK est à un niveau bas. L'unité 53 de stockage d'adresses stocke le signal d'adresse de rangée RADD(N) reçu de la bascule de verrouillage d'adresse 52 en réponse au signal d'horloge de verrouillage ALCLK. L'unité 53 de stockage d'adresses peut comprendre une bascule bistable à retard (c'est-à-dire de type D). La bascule bistable D 53 reçoit le signal d'adresse de rangée RADD(N) par l'intermédiaire d'un accès d'entrée D et reçoit le signal d'horloge de verrouillage ALCLK par l'intermédiaire d'un accès d'entrée d'horloge. La bascule bistable D 53 reçoit et stocke le signal d'adresse de rangée RADD(N) lorsque le signal d'adresse de rangée RADD(N) se décale à un flanc montant du signal d'horloge de verrouillage ALCLK. On expliquera plus en détail ci-après les opérations exécutées par la bascule de verrouillage d'adresse 52 et l'unité de stockage d'adresses 53. Aux fins de cette explication, on suppose que des signaux d'adresses de rangées RADDO et RADD1 sont appliqués consécutivement en entrée à la bascule de verrouillage d'adresse 52 lorsque le signal d'horloge de verrouillage ALCLK est à un niveau haut. Dans ce cas, la bascule de verrouillage d'adresse 52 verrouille les signaux d'adresses de rangées RADDO et RADD1 reçus consécutivement car le signal d'horloge de verrouillage ALCLK est à un niveau haut. L'unité 53 de stockage d'adresses reçoit le signal d'adresse de rangée RADDO en synchronisme avec un flanc 2858874 11 montant du signal d'horloge de verrouillage ALCLK. L'unité 53 de stockage d'adresses maintient la sortie du signal d'adresse de rangée RADDO jusqu'au flanc montant suivant du signal d'horloge de verrouillage ALCLK. Par conséquent, lorsque la bascule 52 de verrouillage d'adresse verrouille le signal d'adresse de rangée RADD1 et délivre en sortie le signal d'adresse de rangée verrouillé RADD1, l'unité 53 de stockage d'adresses délivre en sortie le signal d'adresse de rangée RADDO précédemment reçu. Le comparateur 54 d'adresses compare un signal d'adresse de rangée actuel RADD(N) reçu de la bascule 52 de verrouillage d'adresse à un signal d'adresse de rangée précédent RADD(N-l) reçu de l'unité 53 de stockage d'adresses, et délivre en sortie le résultat de la comparaison. Le comparateur d'adresses 54 peut être une porte OU exclusif. Le porte OU exclusif 54 délivre en sortie un signal de niveau logique haut lorsque le signal d'adresse de rangée actuel RADD(N) et le signal d'adresse de rangée précédent RADD(N-1) sont différents l'un de l'autre. Le détecteur 55 de signal de restauration délivre en sortie un signal de détection de restauration RSTA en réponse au signal de sélection de puce CSN, au signal d'horloge de verrouillage ALCLK et au signal de restauration RST. En particulier, le détecteur 55 de signal de restauration valide le signal RSTA de détection de restauration lorsque le détecteur 55 de signal de restauration reçoit d'abord le signal de sélection de puce CSN et le signal d'horloge de verrouillage ALCLK après avoir reçu le signal de restauration RST. L'unité 56 de sortie de signal de commande de changement de fréquence délivre en sortie le signal WT de commande de changement de fréquence en réponse au signal de sortie du comparateur d'adresses 54 et du signal de détection de restauration RSTA. L'unité 56 de sortie de signal de commande de changement de fréquence peut être une 2858874 12 porte OU. La porte OU 56 valide le signal de commande de changement de fréquence WT lorsque l'un du signal de sortie du comparateur d'adresses 54 et du signal de détection de restauration RSTA est à un niveau haut. La figure 6 est un schéma fonctionnel simplifié de l'interface 112 de la mémoire représentée sur la figure 4. En référence à la figure 6, l'interface 112 de mémoire comprend un générateur 61 de signal d'horloge de mémoire et un décodeur 62 d'ordre. Le générateur 61 de signal d'horloge de mémoire génère le signal d'horloge de mémoire MCLK avec une fréquence prédéterminée en réponse au signal WT de commande de changement de fréquence et au signal d'horloge de système SCLK. En particulier, le générateur 61 de signal d'horloge de mémoire divise le signal d'horloge de système SCLK pour générer le signal d'horloge de mémoire MCLK avec une première fréquence lorsque le signal WT de commande de changement de fréquence est validé. De plus, le générateur 61 de signal d'horloge de mémoire génère le signal d'horloge de mémoire MCLK avec une seconde fréquence lorsque le signal de commande de changement de fréquence WT est invalidé. Ici, la seconde fréquence est supérieure à la première fréquence. Le décodeur d'ordre 62 reçoit le signal d'horloge de système SCLK, le signal d'horloge de mémoire MCLK et le signal d'ordre de lecture CMD R ou le signal d'ordre d'écriture CMD W envoyé depuis l'unité CPU 111. Le décodeur d'ordre 62 délivre en sortie le signal de sélection de puce CSN, un signal d'adresse ADD, et le signal de commande de lecture de données LECTURE ou le signal de commande d'écriture de données ECRITURE en réponse au signal d'ordre de lecture CMD R. Le signal d'adresse ADD comprend le signal d'adresse de rangée RADD et le signal d'adresse de colonne CADD. Le décodeur d'ordre 62 délivre en sortie le signal de sélection de puce CSN, le signal d'adresse ADD et le signal de commande de lecture de données LECTURE ou le 2858874 13 signal de commande d'écriture de données ECRITURE en synchronisme avec le signal d'horloge de mémoire MCLK. On expliquera maintenant, en référence aux figures 4 à 9, un processus de commande de l'opération de lecture de la mémoire 120, qui est exécutée par le dispositif 110 de commande de mémoire, selon un exemple de forme de réalisation de l'invention. La figure 7 est un diagramme des temps de signaux utilisés dans l'opération de lecture de la mémoire 120 IO selon un exemple de forme de réalisation de l'invention, et la figure 8 est un organigramme illustrant le processus de commande de l'opération de lecture de la mémoire 120, qui est exécutée par le dispositif 110 de commande de mémoire, selon un exemple de forme de réalisation de l'invention. En référence aux figures 4 à 8, l'unité CPU 111 du dispositif 110 de commande de mémoire délivre en sortie le signal d'ordre de lecture CMD R à l'interface 112 de mémoire en réponse au signal de demande de lecture de données DRQ reçu depuis un dispositif externe lors d'une opération 1100. La figure 7 illustre un cas où l'interface de mémoire 112 délivre en sortie un premier signal de commande de lecture LECTURE1 puis délivre en sortie un second signal de commande de lecture LECTURE2 en réponse au signal d'ordre de lecture CMD R. L'interface de mémoire 112 reçoit le signal d'horloge de système SCLK, le signal de commande de changement de fréquence WT et le signal d'ordre de lecture CMD R ou le signal d'ordre d'écriture CMD W. Le décodeur d'ordre 62 de l'interface de mémoire 112 délivre en sortie le premier signal de commande de lecture LECTURE1, le signal de sélection de puce CSN, le signal d'adresse de rangée RADD1 et le signal d'adresse de colonne CADD1 à la mémoire 120 et au dispositif de commande 113 de changement de fréquence en réponse à l'ordre de lecture CMD_R lors d'une opération 1200. 2858874 14 Le générateur 61 de signal d'horloge de mémoire de l'interface de mémoire 112 détermine une fréquence du signal d'horloge de mémoire MCLK en réponse au signal de commande de changement de fréquence WT. De plus, le générateur 61 de signal d'horloge de mémoire divise le signal d'horloge de système SCLK pour générer le signal d'horloge de mémoire MCLK avec la fréquence déterminée lors d'une opération 1300. Ici, le décodeur d'ordre 62 valide le signal de sélection de puce CSN pendant un intervalle de temps "P1", puis invalide le signal de sélection de puce CSN en synchronisme avec le signal d'horloge de mémoire MCLK. En outre, le décodeur d'ordre 62 délivre en sortie le premier signal de commande de lecture LECTURE1, le signal d'adresse de rangée RADD1 et le signal d'adresse de colonne CADD1 en synchronisme avec le signal d'horloge de mémoire MCLK. On expliquera plus en détail l'opération 1300 en référence à la figure 9. La figure 9 est un organigramme illustrant l'opération 1300 de détermination de la fréquence du signal d'horloge de mémoire MCLK et de génération du signal d'horloge de mémoire MCLK. Dans une opération 1301, le dispositif de commande de changement de fréquence 113 détermine si le signal d'adresse de rangée RADD1 a changé lorsqu'il reçoit le premier signal de commande de lecture LECTURE1 provenant de l'interface de mémoire 112. Cette opération sera décrite plus en détail en référence à la figure 5. Le générateur 51 de signal d'horloge de verrouillage génère le signal d'horloge de verrouillage ALCLK en réponse au signal d'horloge de mémoire MCLK. Lorsque le signal d'horloge de verrouillage ALCLK est à un niveau haut, la bascule de verrouillage d'adresse 52 verrouille les signaux d'adresses de rangées reçus consécutivement RADDO et RADD1 et les délivre en sortie. Ici, l'unité 53 de stockage d'adresse reçoit et stocke uniquement le signal d'adresse de rangée RADDO en synchronisme avec un flanc montant du 2858874 15 signal d'horloge de verrouillage ALCLK. Ensuite, la bascule de verrouillage d'adresse 52 délivre en sortie le signal d'adresse de rangée RADD1 et l'unité 53 de stockage d'adresse délivre en sortie le signal d'adresse de rangée précédemment reçu RADDO.Le comparateur d'adresses 54 délivre en sortie un signal logique de niveau haut car le signal d'adresse de rangée RADD1 reçu de la bascule de verrouillage d'adresse 52 et le signal d'adresse de rangée RADDO reçu de l'unité 53 de stockage d'adresses sont différents l'un de l'autre. Dans une opération 1302, l'unité 56 de sortie de signal de commande de changement de fréquence valide le signal de commande de changement de fréquence WT pendant une période de temps prédéterminée "Tl" en réponse au signal de sortie du comparateur d'adresse 54, puis invalide le signal de commande de changement de fréquence WT. Ici, la période de temps prédéterminée "Ti" est nécessaire à la bascule de verrouillage d'adresse 52 et à l'unité 53 de stockage d'adresses pour délivrer respectivement en sortie les signaux d'adresses de rangées différents. Dans une opération 1303, le générateur 61 de signal d'horloge de mémoire génère le signal d'horloge de mémoire MCLK avec la première fréquence pendant l'intervalle de validation "Tl" du signal de commande de changement de fréquence WT. Puis le générateur 61 de signal d'horloge de mémoire génère le signal d'horloge de mémoire MCLK ayant la seconde fréquence lorsque le signal de commande de changement de fréquence WT est invalidé. Bien que la figure 7 illustre un cycle du signal d'horloge de mémoire MCLK ayant la première fréquence correspondant à deux cycles du signal d'horloge de système SCLK, les signaux peuvent être dans une relation différente si cela est nécessaire. En outre, alors que la figure 7 illustre un cycle du signal d'horloge de mémoire MCLK ayant la seconde fréquence, comme étant identique à un cycle du 2858874 16 signal d'horloge de système SCLK, les signaux peuvent être dans une relation différente si cela est nécessaire. La mémoire 120 valide un signal de commande de pré-charge PGN pendant un intervalle "Q1", comme montré sur la figure 7, puis invalide le signal de commande de pré-charge PGN en réponse au signal de sélection de puce CSN et au signal d'horloge de mémoire MCLK ayant la première fréquence. Lorsque le signal de commande de pré-charge PGN est validé, une ligne de bits (non représentée) de la mémoire 120 est pré-chargée à un niveau de tension prédéterminé. En outre, une ligne de mots correspondante WL1 de la mémoire 120 est activée en réponse au signal d'adresse de rangée RADD1, et le niveau de tension de la ligne de mots WL1 est remonté. Par conséquent, un transistor (non représenté) de cellule de la mémoire 120, connecté à la ligne de mots WL1, est débloqué, et un signal de données d'une cellule de mémoire correspondante est appliqué à la ligne de bits. Ensuite, la mémoire 120 valide le signal de commande d'amplificateur de lecture SEN pendant un intervalle de temps "R1" en réponse au signal de sélection de puce CSN et au signal d'horloge de mémoire MCLK ayant la première fréquence, puis invalide le signal de commande d'amplificateur de lecture SEN. Ici, l'intervalle de temps "R1", pendant lequel le signal de commande d'amplificateur de lecture SEN est validé, est plus long que l'intervalle de temps "C" demandé pour qu'un signal de données effectif soit délivré en sortie de la cellule de mémoire. Lorsque le signal de commande d'amplificateur SEN est validé, un amplificateur de lecture de ligne de bits (non représenté) de la mémoire 120 est activé pour amplifier le signal de données appliqué à la ligne de bits. En conséquence, une valeur de données stockées dans la cellule de mémoire correspondante est évaluée. La mémoire 120 délivre ensuite en sortie le signal de données amplifié par l'amplificateur de lecture de ligne de bits en tant que 2858874 17 signal de données de sortie DONNEES1 par l'intermédiaire d'un circuit de sortie de données (non représenté). On expliquera maintenant un cas dans lequel le décodeur d'ordre 62 délivre en sortie le second signal de commande de lecture LECTURE2 en réponse au signal d'ordre de lecture CMD_R. Le décodeur d'ordre 62 délivre en sortie le second signal de commande de lecture LECTURE2, le signal d'adresse de rangée RADD1 et le signal d'adresse de colonne CADD2, comme montré sur la figure 7. Dans une opération 1301, le dispositif 113 de commande de changement de fréquence détermine si le signal d'adresse de rangée RADD1 est décalé lorsque le convertisseur de changement de fréquence 113 reçoit le second signal de commande de lecture LECTURE2. Ceci est expliqué plus en détail en référence à la figure 5. La bascule de verrouillage d'adresse 52 verrouille le signal d'adresse de rangée RADD1 lorsque le signal d'horloge de verrouillage ALCLK est à un niveau haut, et délivre en sortie le signal d'adresse de rangée RADD1. Ici, l'unité 53 de stockage d'adresses reçoit et stocke le signal d'adresse de rangée RADD1 en synchronisme avec un flanc montant du signal d'horloge de verrouillage ALCLK. Par conséquent, la bascule de verrouillage d'adresse 52 et l'unité 53 de stockage d'adresses délivrent toutes deux en sortie le signal d'adresse de rangée RADD1. Le comparateur d'adresses 54 délivre en sortie un signal logique de niveau bas car le signal d'adresse de rangée RADD1 reçu de la bascule de verrouillage d'adresse 52 et le signal d'adresse de rangée RADD1 reçu de l'unité de stockage d'adresse 53 sont identiques entre eux. L'unité 56 de sortie de signal de commande de changement de fréquence maintient le signal de commande de changement de fréquence WT dans un état invalidé en réponse au signal de sortie du comparateur d'adresse 54. 2858874 18 Lorsque le signal d'adresse de rangée RADD1 n'est pas décalé, le dispositif 113 de commande de changement de fréquence détermine si le signal de restauration externe RST est validé lors d'une opération 1304. Cette opération sera expliquée plus en détail en référence à la figure 5. Le détecteur 55 de signal de restauration valide le signal de détection de restauration RSTA lorsque ce détecteur 55 de signal de restauration reçoit d'abord le signal de sélection de puce CSN et le signal d'horloge de verrouillage ALCLK après avoir reçu le signal de restauration RST. Puis le processus passe à une opération 1302 pour répéter les opérations 1302 et 1303, comme montré sur la figure 9. Ici, le signal d'horloge de mémoire MCLK ayant la première fréquence, qui est inférieure à la fréquence du signal d'horloge de système SCLK, généré lorsque l'opération de lecture de la mémoire 120 est exécutée en premier après que le signal de restauration RST a été validé pour assurer une opération de lecture stable de la mémoire 120. Lorsque le signal de restauration RST n'est pas validé lors de l'opération 1304, c'est-à-dire lorsque le signal de détection de restauration RSTA est invalidé, l'unité 56 de sortie de signal de commande de changement de fréquence ne valide pas le signal de commande de changement de fréquence WT. Par conséquent, le générateur 61 de signal d'horloge de mémoire génère en continu le signal d'horloge de mémoire MCLK ayant la seconde fréquence lors d'une opération 1305. Comme décrit ci-dessus, le dispositif 110 de commande de mémoire selon un exemple de forme de réalisation de l'invention génère le signal d'horloge de mémoire MCLK ayant une fréquence qui est plus basse pendant l'intervalle "P", lorsque le signal d'adresse de rangée est décalé, que lors de l'intervalle "P2" lorsque le signal d'adresse de rangée n'est pas décalé. Par conséquent, l'intervalle de temps "S" demandé pour que la ligne de mots WL1 soit suffisamment activée et l'intervalle de temps "C" demandé 2858874 19 pour qu'un signal de donnée effectif soit délivré en sortie de la cellule de mémoire peuvent être assurés. La mémoire 120 peut donc délivrer en sortie des données effectives lorsqu'elle est mise en fonctionnement à une fréquence élevée. En outre, le dispositif 110 de commande de mémoire selon un exemple de forme de réalisation de l'invention change temporairement la fréquence du signal d'horloge de mémoire MCLK uniquement lorsque le signal d'adresse de rangée est décalé (pendant l'intervalle "Pi") ou lorsque le signal de restauration RST est invalidé. Par conséquent, dans le cas d'un système dans lequel l'opération de lecture de la mémoire 120 est souvent exécutée, on peut éviter une dégradation des performances de fonctionnement du système du fait de la vitesse d'opération de lecture de la mémoire 120. On décrira maintenant une carte à puce comprenant un dispositif de commande de mémoire selon un exemple de forme de réalisation de l'invention. La figure 10 est un schéma fonctionnel simplifié d'une carte à puce 200 comprenant un dispositif 210 de commande de mémoire selon l'invention. En référence à la figure 10, la carte à puce 200 comprend le dispositif 210 de commande de mémoire, une mémoire rémanente 220, une mémoire morte (ROM) 230, une mémoire vive (RAM) 240, un générateur 250 de signal d'horloge, une minuterie 260, un détecteur 270 d'état anormal et une interface d'entrée/sortie (ES) 280. Le dispositif 210 de commande de mémoire comprend une unité centrale de traitement CPU 211, une interface de mémoire 212 et un dispositif 213 de commande de changement de fréquence. Tous les constituants de la carte à puce 200 sont connectés par un bus 201 de système. L'unité CPU 211 écrit des données WDONNEES dans la mémoire rémanente 220 ou lit des données RDONNEES de la mémoire rémanente 220 par l'intermédiaire de l'interface de mémoire 212. Plus particulièrement, pour écrire les données 2858874 20 WDONNEES dans la mémoire rémanente 220, l'unité CPU 211 délivre en sortie le signal d'ordre d'écriture de données CMD W à l'interface de mémoire 212 et délivre en sortie les données WDONNEES à la mémoire rémanente 220 par l'intermédiaire du bus 201 du système afin d'écrire les données WDONNEES dans la mémoire rémanente 220. Pour lire les données RDONNEES de la mémoire rémanente 220, l'unité CPU 211 délivre en sortie le signal d'ordre de lecture CMD R à l'interface de mémoire 212, puis reçoit les données RDONNEES de la mémoire rémanente 220 par l'intermédiaire du bus de système 201. En outre, l'unité CPU 211 reçoit un code de programme PRO CODE provenant d'un hôte externe de carte à puce par l'intermédiaire de l'interface ES 280 et du bus 201 du système. L'unité CPU 211 exécute un ordre indiqué par le code de programme PRO_CODE et délivre en sortie un signal de commande SCTL au bus de système 201 pour commander des dispositifs dans la carte à puce 200. L'unité CPU 211 exécute un programme de système d'exploitation (OS) pour stocker des informations d'utilisation, et réalise diverses opérations de codage. Le fonctionnement de l'interface de mémoire 212 est similaire au fonctionnement de l'interface de mémoire 112 représentée sur la figure 4 sauf que, par exemple, l'interface de mémoire 212 délivre en sortie un signal d'adresse ROM ADD à la mémoire ROM 230 ou délivre en sortie un signal d'ordre CMD et un signal d'adresse RAM_ADD à la mémoire RAM 240 en réponse à un signal de commande de mémoire (non représenté) reçu de l'unité CPU 211, et l'interface de mémoire 212 est connectée au bus de système 201. La mémoire rémanente 220 stocke les données WDONNEES reçues par l'intermédiaire du bus de système 201 et lit les données RDONNEES et les délivre en sortie par l'intermédiaire du bus de système 201 sous la commande de l'unité CPU 211 et de l'interface de mémoire 212. 2858874 21 La mémoire ROM 230 stocke le programme OS et la mémoire RAM 240 stocke temporairement des données générées lorsque l'unité CPU 211 exécute le programme OS. Le générateur 250 de signal d'horloge génère un signal d'horloge de système SCLK et délivre en sortie le signal d'horloge de système SCLK à tous les dispositifs dans la carte à puce 200. La minuterie 260 commande le temps demandé à l'unité CPU 211 pour exécuter le programme OS. Le détecteur 270 d'état anormal détecte un état anormal du milieu ambiant extérieur, par exemple des tensions, fréquences, températures, éclairages et autres éléments anormaux, et génère un signal de restauration RST pour remettre à l'état initial tous les dispositifs dans la carte à puce 200. Lorsque la carte à puce 200 est connectée à l'hôte externe de carte à puce, l'interface ES 280 met en interface l'unité CPU 211 avec l'hôte externe de la carte à puce. Comme décrit ci-dessus, un dispositif de commande de mémoire, une carte à puce comprenant le dispositif de commande de mémoire et un procédé de commande d'une opération de lecture d'une mémoire selon des exemples de formes de réalisation de l'invention peuvent empêcher la mémoire de délivrer en sortie des données erronées lorsque la mémoire fonctionne à une fréquence élevée. En outre, des exemples de formes de réalisation de l'invention peuvent éviter que les performances d'un système, dans lequel une opération de lecture de la mémoire est souvent exécutée, soient dégradées du fait de la vitesse de l'opération de lecture de la mémoire. Il va de soi que de nombreuses modifications peuvent être apportées au dispositif de commande de mémoire à la carte à puce et au procédé de commande décrit et représenté sans sortir du cadre de l'invention. 2858874 22 REVENDICATIONS 1. Dispositif de commande de mémoire destiné à commander l'une d'une opération de lecture et d'une opération d'écriture d'une mémoire, caractérisé en ce qu'il comporte une unité centrale de traitement (111) destinée à délivrer en sortie un signal d'ordre de lecture en réponse à un signal de demande de lecture de données et à délivrer en sortie un signal d'ordre d'écriture en réponse à un signal de demande d'écriture de données; une interface de mémoire (112) destinée à délivrer en sortie plusieurs signaux de commande en réponse à l'un du signal d'ordre de lecture et du signal d'ordre d'écriture, à générer un signal d'horloge de mémoire sur la base d'un signal d'horloge de système, et à changer une fréquence du signal d'horloge de mémoire sur la base d'un signal de commande de changement de fréquence; et un dispositif (113) de commande de changement de fréquence destiné à délivrer en sortie le signal de commande de changement de fréquence en réponse aux multiples signaux de commande et au signal d'horloge de mémoire. 2. Dispositif de commande de mémoire selon la revendication 1, caractérisé en ce que les multiples signaux de commande comprennent l'un d'un signal de commande de lecture, d'un signal de commande d'écriture, d'un signal d'adresse de rangée, d'un signal d'adresse de colonne et d'un signal de sélection de puce. 3. Dispositif de commande de mémoire selon la revendication 2, caractérisé en ce que le dispositif de commande de changement de fréquence détermine si le signal d'adresse de rangée est décalé lorsque le dispositif de commande de changement de fréquence reçoit le signal de commande de lecture, et délivre en sortie le signal de commande de changement de fréquence sur la base de la détermination. 4. Dispositif de commande de mémoire selon la revendication 2, caractérisé en ce que le dispositif de 2858874 23 commande de changement de fréquence comporte un générateur (51) de signal d'horloge de verrouillage destiné à recevoir le signal d'horloge de mémoire et à générer un signal d'horloge de verrouillage; une bascule de verrouillage d'adresse (52) destinée à verrouiller un premier signal d'adresse de rangée en réponse au signal d'horloge de verrouillage; une unité (53) de stockage d'adresse destinée à stocker un second signal d'adresse de rangée reçu de la bascule de verrouillage d'adresse en réponse au signal d'horloge de verrouillage; un comparateur (54) d'adresses destiné à comparer les premier et second signaux d'adresses de rangées et à délivrer en sortie un signal logique sur la base du résultat de la comparaison; et une unité (56) de sortie de signal de commande de changement de fréquence destinée à valider ou invalider le signal de commande de changement de fréquence en réponse au signal logique, le second signal d'adresse de rangée précédant le premier signal d'adresse de rangée. 5. Dispositif de commande de mémoire selon la revendication 4, caractérisé en ce que le dispositif de commande de changement de fréquence comporte en outre un détecteur (55) de signal de restauration destiné à générer un signal de détection de restauration en réponse au signal de sélection de puce et au signal d'horloge de verrouillage qui sont reçus en premier après que le détecteur de signal de restauration a reçu un signal de restauration, et l'unité de sortie de signal de commande de changement de fréquence valide ou invalide le signal de commande de changement de fréquence en réponse au signal logique et au signal de détection de restauration. 6. Dispositif de commande de mémoire selon la revendication 5, caractérisé en ce que l'interface de mémoire comporte un générateur (61) de signal d'horloge de mémoire destiné à recevoir le signal d'horloge de système, à générer le signal d'horloge de mémoire et à changer la fréquence du signal d'horloge de mémoire en réponse au 2858874 24 signal de commande de changement de fréquence; et un décodeur (62) d'ordre destiné à recevoir le signal d'horloge de système, le signal d'horloge de mémoire et le signal d'ordre de lecture ou le signal d'ordre d'écriture et à délivrer en sortie les multiples signaux de commande. 7. Dispositif de commande de mémoire selon la revendication 6, caractérisé en ce que le générateur de signal d'horloge de mémoire génère le signal d'horloge de mémoire avec une première fréquence lorsque le signal de commande de changement de fréquence est validé et génère le signal d'horloge de mémoire avec une seconde fréquence lorsque le signal de commande de changement de fréquence est invalidé. 8. Dispositif de commande de mémoire selon la revendication 7, caractérisé en ce que la période du signal d'horloge de mémoire ayant la première fréquence est plus longue que la période du signal d'horloge de mémoire ayant la seconde fréquence. 9. Carte à puce, caractérisée en ce qu'elle comporte une mémoire morte (230) destinée à stocker un programme de système d'exploitation (OS) ; un générateur (250) de signal d'horloge destiné à générer un signal d'horloge de système; un détecteur (270) d'état anormal destiné à détecter un état anormal dû à une variation d'un milieu ambiant extérieur et à générer un signal de restauration sur la base du résultat de la détection; une mémoire rémanente (220) destinée à stocker des données; et un dispositif (210) de commande de mémoire destiné à générer un signal d'horloge de mémoire sur la base du signal d'horloge de système, à commander l'une d'une opération de lecture et d'une opération d'écriture de la mémoire rémanente tout en changeant une fréquence du signal d'horloge de mémoire, et à exécuter le programme du système d'exploitation pour stocker des informations d'utilisateur. 10. Carte à puce selon la revendication 9, caractérisée en ce que le dispositif de commande de mémoire 2858874 25 comporte une unité centrale de traitement (211) destinée à générer l'un d'un signal d'ordre de lecture et d'un signal d'ordre d'écriture, à délivrer en sortie un signal de données d'écriture à la mémoire rémanente par l'intermédiaire d'un bus de système ou à recevoir un signal de données de lecture de la mémoire rémanente par l'intermédiaire du bus de système, à exécuter le programme du système d'exploitation et à communiquer avec un hôte de carte à puce; une interface (212) de mémoire destinée à délivrer en sortie de multiples signaux de commande en réponse à l'un du signal d'ordre de lecture et du signal d'ordre d'écriture, à recevoir le signal d'horloge du système, à générer le signal d'horloge de mémoire et à changer la fréquence du signal d'horloge de mémoire en réponse à un signal de commande de changement de fréquence; et un dispositif (213) de commande de changement de fréquence destiné à délivrer en sortie le signal de commande de changement de fréquence en réponse aux multiples signaux de commande et au signal d'horloge de mémoire. 11. Carte à puce selon la revendication 10, caractérisée en ce qu'elle comporte en outre une interface (280) d'entrée/sortie pour mettre en interface l'unité centrale de traitement avec l'hôte de la carte à puce; et une mémoire vive (240) destinée à stocker des données générées lorsque l'unité centrale de traitement exécute le programme du système d'exploitation. 12. Carte à puce selon la revendication 10, caractérisée en ce que les multiples signaux de commande comprennent l'un d'un signal de commande de lecture, d'un signal de commande d'écriture, d'un signal d'adresse de rangée, d'un signal d'adresse de colonne et d'un signal de sélection de puce. 13. Carte à puce selon la revendication 10, 35 caractérisée en ce que le dispositif de commande de changement de fréquence détermine si le signal d'adresse de 2858874 26 rangée est décalé lorsque le dispositif de commande de changement de fréquence reçoit le signal de commande de lecture, et délivre en sortie le signal de commande de changement de fréquence en réponse à la détermination. 14. Procédé de commande d'une opération de lecture d'une mémoire, caractérisé en ce qu'il comprend la réception d'un signal de demande de lecture de données; la sortie de signaux de commande en réponse au signal de demande de lecture de données; et la détermination d'une fréquence d'un signal d'horloge de mémoire MCLK en réponse à un signal de commande de changement de fréquence WT et la génération du signal d'horloge de mémoire ayant la fréquence déterminée. 15. Procédé selon la revendication 14, caractérisé en ce que l'étape de détermination de la fréquence du signal d'horloge de mémoire et de génération du signal d'horloge de mémoire comprend la réception des signaux de commande et le fait de déterminer si un signal d'adresse de rangée RADD est décalé; la validation du signal de commande de changement de fréquence pendant une période de temps prédéterminée et l'invalidation du signal de commande de changement de fréquence lorsque le signal d'adresse de rangée est décalé; le maintien du signal de commande de changement de fréquence dans l'état invalidé lorsque le signal d'adresse de rangée n'est pas décalé; et la génération du signal d'horloge de mémoire ayant une première fréquence lorsque le signal de commande de changement de fréquence est validé et la génération du signal d'horloge de mémoire ayant une seconde fréquence lorsque le signal de commande de changement de fréquence est invalidé. 16. Procédé selon la revendication 15, caractérisé en ce que la période du signal d'horloge de mémoire ayant la première fréquence est plus longue que la période du signal d'horloge de mémoire ayant la seconde fréquence. 2858874 27 17. Procédé selon la revendication 14, caractérisé en ce que l'étape de détermination de la fréquence du signal d'horloge de mémoire et de génération du signal d'horloge de mémoire comprend le fait de déterminer si un signal de restauration RST est validé; la validation du signal de commande de changement de fréquence pendant une période de temps prédéterminée et l'invalidation du signal de commande de changement de fréquence lorsque le signal de restauration est validé; le maintien du signal de commande de changement de fréquence dans l'état invalidé lorsque le signal de restauration est invalidé; et la génération du signal d'horloge de mémoire ayant une première fréquence lorsque le signal de commande de changement de fréquence est validé et la génération du signal d'horloge de mémoire ayant une seconde fréquence lorsque le signal de commande de changement de fréquence est invalidé. 18. Procédé selon la revendication 17, caractérisé en ce que l'étape de validation du signal de commande de changement de fréquence et d'invalidation du signal de commande de changement de fréquence comprend la validation du signal de commande de changement de fréquence pendant une période de temps prédéterminée et l'invalidation du signal de commande de changement de fréquence lorsque l'opération de lecture de la mémoire est exécutée en premier après que le signal de restauration a été validé. 19. Procédé selon la revendication 17, caractérisé en ce que la période du signal d'horloge de mémoire ayant la première fréquence est plus longue que la période du signal d'horloge de mémoire ayant la seconde fréquence.