Brevet FR2855307A1 — publié le 20041126

La présente invention concerne une unité de mémorisation et un circuit pour mettre en forme un signal de communication. Du fait des progrès enregistrés en matière de 5 technologies de l'information au cours de ces dernières années, la vitesse de communication à laquelle des données sont entrées dans une unité de disque d'une unité de mémorisation et délivrées en sortie par celle-ci a augmenté. Par exemple, dans le cas de l'entrée/de la sortie 10 de données qui est conforme, par exemple, aux normes Fibre Canal, des vitesses de communication de 1 Gbps (Gigabit par seconde) et de 2 Gbps sont actuellement utilisées dans le domaine des communications. En outre, des technologies pour une communication à une vitesse de communica15 tion de 4 Gbps sont en cours de développement en vue d'une mise en application. Ainsi, les unités de disque ayant diverses vitesses de communication s'imposent sur le marché. Par ailleurs, on peut dans certains cas vouloir 20 utiliser des unités de disque ayant des vitesses de communication différentes dans la même unité de mémorisation, comme par exemple dans le cas o une unité de disque supplémentaire est ajoutée à une unité de mémorisation qui est en service. Cependant, une unité de mémorisation habituelle ne dispose pas d'un mécanisme dans lequel des unités de disque ayant des vitesses de communication différentes auxquelles des données sont délivrées en entrée/sortie sont utilisées d'une manière mélangée et ne peut donc pas 30 répondre aux besoins d'un utilisateur qui veut utiliser des unités de disque ayant des vitesses de communication différentes mélangées dans la même unité de mémorisation. Au vu de ce qui précède, la présente invention a été développée et, un but de la présente invention consiste à fournir une unité de mémorisation et un circuit pour mettre en forme un signal de communication. Pour résoudre les problèmes décrits ci-dessus, l'unité de mémorisation concernée par la présente inven5 tion comporte: une partie de commande de canal pour recevoir une demande d'entrée/de sortie de données; une mémoire cache pour mémoriser des données; une partie de commande de disque pour exécuter 10 un traitement d'entrée/de sortie de données conformément à la demande d'entrée/de sortie de données; et une pluralité d'unités de disque pour mémoriser des données, caractérisée en ce qu'au moins deux unités par15 mi la pluralité d'unités de disque entrent des données dans la partie de commande de disque et délivrent en sortie des données à partir de celle-ci à des vitesses de communication différentes. Dans cette configuration, l'unité de mémorisa20 tion a une pluralité de trajets de communication requis pour connecter au moins deux des unités de disque de manière à constituer une boucle définie par la norme Fibre Canal - Boucle Arbitrée (FC-AL), de sorte que les vitesses de communication peuvent être établies différemment 25 pour les différents trajets de communication. L'unité de mémorisation désigne une mémoire munie d'une unité de disque. En outre, l'unité de disque désigne un dispositif muni d'un support d'enregistrement pour enregistrer des données, englobant ainsi, par exem30 ple, un dispositif à disque dur ou un dispositif de mémoire à semiconducteurs. La norme Fibre Canal est normalisée en tant que norme ouverte par l'Institut National Américain de Normalisation (ANSI). La norme Fibre Canal - Boucle Arbitrée 35 (FC-AL) fournit des spécifications appliquées à un cas dans lequel des trajets de communication définis par la norme Fibre Canal sont configurés sous forme d'une boucle. Les autres problèmes décrits par la présente 5 demande et leurs solutions vont apparaître clairement à la lecture de la description des modes préférés de réalisation de la présente invention et des dessins. Conformément à la présente invention, il est possible d'identifier automatiquement des vitesses de 10 communication d'unités de disque et également de fournir une unité de mémorisation et un circuit de mise en forme de signal de communication qui peuvent recevoir les vitesses de communication identifiées. D'autres buts, caractéristiques et avantages de 15 la présente invention vont apparaître plus clairement à la lecture de la description qui va suivre des modes de réalisation de la présente invention faite en référence aux dessins annexés, sur lesquels: - la figure 1 est une vue externe représentant 20 une configuration globale d'une unité de mémorisation associée à un premier mode de réalisation, - la figure 2 est une vue externe représentant une configuration d'un dispositif d'unités de disque associé au présent mode de réalisation, - la figure 3 est un schéma fonctionnel représentant une configuration globale de l'unité de mémorisation associée au présent mode de réalisation, - la figure 4 est un schéma fonctionnel destiné à montrer la manière selon laquelle un circuit de Réta30 blissement de Données d'Horloge (CDR) associé au présent mode de réalisation est inséré dans une boucle FC-AL associée au présent mode de réalisation, - la figure 5 est un schéma fonctionnel représentant le circuit de Rétablissement de Données d'Hor35 loge, - la figure 6 est un schéma fonctionnel représentant le circuit de Rétablissement de Données d'Horloge associé au présent mode de réalisation, - la figure 7 est un schéma fonctionnel repré5 sentant un circuit de surveillance de période de signal associé au présent mode de réalisation, - la figure 8 est un schéma fonctionnel représentant un circuit d'établissement de transfert de Rétablissement de Données d'Horloge associé au présent mode 10 de réalisation, - la figure 9 est un chronogramme destiné à montrer la manière selon laquelle une fréquence d'un signal impulsionnel ayant une vitesse de communication de i Gbps est identifiée par le circuit de surveillance de 15 période de signal associé au présent mode de réalisation, - la figure 10 est un chronogramme destiné à montrer la manière selon laquelle la fréquence du signal impulsionnel ayant une vitesse de communication de 2 Gbps est identifiée par le circuit de surveillance de période 20 de signal associé au présent mode de réalisation, - la figure 11 est un schéma fonctionnel représentant un circuit de Rétablissement de Données d'Horloge associé à un second mode de réalisation, - la figure 12 est un ordinogramme représentant 25 un déroulement de traitement dans le circuit de Rétablissement de Données d'Horloge associé au présent mode de réalisation, - la figure 13 est un schéma fonctionnel destiné à montrer la manière selon laquelle une erreur est dé30 tectée conformément au présent mode de réalisation, et - la figure 14 est un ordinogramme destiné à montrer la manière selon laquelle une erreur est détectée conformément au présent mode de réalisation. On va maintenant décrire en détail des modes de réalisation de la présente invention en se reportant aux dessins. Tout d'abord, une vue externe d'une configura5 tion globale d'une unité de mémorisation 1000 associée au présent mode de réalisation est représentée sur la figure 1. Une unité de mémorisation 1000 représentée sur la figure 1 comporte un dispositif de commande de disque 10 1100 et des dispositifs d'unités de disque 1200 dans une configuration telle que le dispositif de commande de disque 1100 est agencé au centre et les dispositifs d'unités de disque 1200 sont agencés à droite et à gauche de celui-ci. Le dispositif de commande de disque 1100 permet 15 de commander de manière globale l'unité de mémorisation 1000. Les dispositifs d'unités de disque 1200 contiennent tous au moins une unité de disque 1210. En tant qu'unité de disque 1210, tout dispositif parmi divers dispositifs tels qu'un dispositif à disque dur ou un dispositif de 20 mémoire à semi-conducteurs peut être utilisé. -* Le dispositif de commande de disque 1100 comporte un terminal de gestion 1110, une partie de circuit de commande 1120, un ventilateur 1130, une partie d'alimentation en énergie 1140, etc. Le terminal de gestion 25 1110 est agencé au centre de la face avant du dispositif de commande de disque 1100. Sur la figure 1, le terminal de gestion 1110 a la forme d'un ordinateur de type ordinateur portable et comporte un écran et un clavier qui peuvent être rabattus. En utilisant le terminal de ges30 tion 1110, un opérateur peut assurer la maintenance de l'unité de mémorisation 1000 et gérer celle-ci. La partie de circuit de commande 1120 est montée avec divers dispositifs afin de commander de manière globale l'unité de mémorisation 1000. Les dispositifs à monter incluent, par 35 exemple, un adaptateur de canal (partie de commande de canal) 1121, un adaptateur de disque (partie de commande de disque) 1124, une mémoire cache 1122 et une mémoire partagée 1123, qui vont être décrits ultérieurement. Le ventilateur 1130 est utilisé pour refroidir le dispositif 5 de commande de disque 1100. La partie d'alimentation en énergie 1140 délivre le courant nécessaire pour faire fonctionner l'unité de mémorisation 1000. De nombreuses unités de disque 1210 sont agencées dans le dispositif d'unités de disque 1200. Cet 10 agencement est représenté sur la figure 2. Les unités de disque (qui sont représentées sous la forme d'une unité de disque dur) 1210 sont placées de manière séparée dans chacun des châssis 1220 du dispositif d'unités de disque 1200. L'unité de disque 1210 est non seulement placée sur 15 une face avant de l'unité de mémorisation 1000, c'est-à-dire sur le même côté que le terminal de gestion 1110, mais également sur sa face arrière. En outre, une partie d'affichage à Diode Electroluminescente (LED) 1240 est agencée de sorte qu'un état de fonctionnement de cha20 cune des unités de disque 1210 peut être indiqué par allumage, clignotement, etc. de la diode électroluminescente. Il est à noter que la configuration et l'agencement de l'unité de mémorisation 1000 ne sont pas limi25 tés à ceux décrits ci-dessus. Par exemple, il n'est pas nécessaire que le terminal de gestion 1110 soit incorporé dans l'unité de mémorisation 1000 et il peut s'agir d'un ordinateur à distance connecté via un réseau de communications. De plus, sa forme n'est pas limitée à un ordina30 teur portable et il peut prendre la forme d'un ordinateur de bureau. En outre, le dispositif de commande de disque 1100 et le dispositif d'unités de disque 1200 peuvent être configurés de manière à être intégrés l'un avec l'autre. En outre, l'unité de disque 1210 peut être agencée sous la forme d'une unité de Services de Boîtier d'Interface Système pour Petits Ordinateurs (SES). L'unité de Services de Boîtier d'Interface Système pour Petits 5 Ordinateurs à trait à une unité de disque 1210 qui a pour fonction d'interconnecter l'adaptateur de disque 1124 et un contrôleur d'alimentation en courant qui commande l'alimentation en courant de l'unité de disque 1210 de sorte qu'ils peuvent communiquer l'un avec l'autre en 10 fonctionnement. L'unité de Services de Boîtier d'Interface Système pour Petits Ordinateurs a des fonctions de Services de Boîtier d'Interface système pour Petits Ordinateurs (SES) et d'Interface de Services de Boîtier (ESI) qui sont définies par les Normes d'Interface Système pour 15 Petits Ordinateurs 3 (SCSI3) et peut ainsi fonctionner en tant que SES ou ESI lorsque des broches de signaux prédéterminées d'un connecteur d'interface de l'unité SES sont connectées. On va maintenant décrire un schéma fonctionnel 20 d'une configuration globale de l'unité de mémorisation 1000 associée au présent mode de réalisation représenté sur la figure 3. Le dispositif de commande de disque 1100 reçoit une demande d'entrée/de sortie de données en provenance 25 d'un processeur d'informations 100, pour entrer des données dans les unités de disque 1210 du dispositif d'unités de disque 1200 ou délivrer en sortie des données à partir de celles-ci. Le processeur d'informations 100 est un ordina30 teur qui est constitué d'une Unité Centrale de Traitement (CPU) et d'une mémoire. L'Unité Centrale de Traitement du processeur d'informations 100 exécute divers programmes pour mettre en oeuvre diverses fonctions. Le processeur d'informations 100 peut être utilisé en tant qu'ordina35 teur central, par exemple, d'un distributeur automatique de billets dans une banque ou d'un système de réservation de billets d'avion. Le dispositif de commande de disque 1100 comporte l'adaptateur de canal (partie de commande de canal) 5 1121, la mémoire cache 1122, la mémoire partagée 1123, l'adaptateur de disque (partie de commande de disque) 1124 et le terminal de gestion 1110 (qui est représenté par un processeur de service). L'adaptateur de canal 1121 est muni d'une in10 terface de communication avec le processeur d'informations 100, pour délivrer une demande d'entrée/de sortie de données etc. au processeur d'informations 100 et recevoir celle-ci en provenance de celui-ci. L'adaptateur de canal 1121 peut être conçu pour délivrer une demande 15 d'entrée/de sortie de données à une pluralité de processeurs d'informations 100 et recevoir celle-ci en provenance de ceux-ci. Dans ce cas, le dispositif de commande de disque 1100 peut être muni de la pluralité d'adaptateurs de canal 1121. En outre, l'adaptateur de canal 1121 20 et le processeur d'informations 100 peuvent être interconnectés via un réseau. La mémoire cache 1122 et la mémoire partagée 1123 sont fournies pour mémoriser des données et des instructions transférées entre l'adaptateur de canal 1121 et 25 l'adaptateur de disque 1124. Par exemple, si une demande d'entrée/de sortie de données reçue par l'adaptateur de canal 1121 en provenance du processeur d'informations 100 est une demande d'écriture, l'adaptateur de canal 1121 écrit la demande d'écriture dans la mémoire partagée 1123 30 et écrit également des données d'écriture reçues en provenance du processeur d'informations 100 dans la mémoire cache 1122. Ensuite, l'adaptateur de disque 1124 extrait les données d'écriture de la mémoire cache 1122 conformément à la demande d'écriture écrite dans la mémoire par- tagée 1123 et écrit les données dans l'unité de disque 1210. L'adaptateur de disque 1124 communique avec l'unité de disque 1210 pour ainsi entrer des données dans 5 l'unité de disque 1210 et délivrer en sortie des données à partir de celle-ci. Les données sont délivrées en entrée/sortie via un trajet de communication 1211 qui constitue une boucle (appelée également ci-dessous FC-AL) définie par la norme FC-AL comme représenté sur la figure 10 3. La vitesse de communication utilisée est de 1 Gbps ou 2 Gbps comme défini par la norme FC. Toute autre vitesse de communication quelconque peut être utilisée. Il est à noter qu'il n'est pas nécessaire que l'adaptateur de canal 1121, l'adaptateur de disque 1124, 15 la mémoire cache 1122 et la mémoire partagée 1123 soient agencés séparément les uns des autres comme dans le présent mode de réalisation et, par exemple, ils peuvent être intégrés les uns aux autres selon une certaine configuration. En outre, au moins certains d'entre eux 20 peuvent être combinés et configurés en un seul bloc. En outre, l'adaptateur de canal 1121, l'adaptateur de disque 1124, la mémoire cache 1122 et la mémoire partagée 1123 peuvent être connectés via un bus comme représenté sur la figure 3 ou par l'intermédiaire d'un com25 mutateur. En outre, ils peuvent être connectés via un réseau. Dans ce cas, le réseau utilisé peut être un Réseau Local (LAN). En se reportant à la figure 4, on va maintenant décrire la manière selon laquelle l'adaptateur de disque 30 1124 est connecté à l'unité de disque 1210 via le trajet de communication 1211 qui constitue la Boucle Arbitrée - Fibre Canal. Comme représenté sur la figure 4, la boucle de type Boucle Arbitrée Fibre Canal peut être constituée 35 en connectant l'adaptateur de disque 1124, l'unité de disque 1210, et un circuit de Rétablissement de Données d'Horloge (CDR) 1250 aux multiplexeurs respectifs 1231 inclus dans un circuit de Dérivation de Port (PBC) 1230. Le circuit de Rétablissement de Données d'Horloge 1250 5 est fourni pour atténuer une turbulence, par exemple une gigue, dans des données transférées via le trajet de communication 1211. Un exemple représenté sur la figure 4 montre la manière selon laquelle une boucle de type Boucle Arbitrée - Fibre Canal est constituée sur les deux 10 circuits de Dérivation de Port 1230. Un signal SELECT est délivré à chacun des multiplexeurs 1231 pour sélectionner une entrée indiquée par "1" ou celle indiquée par "0"1 du multiplexeur 1231. Si l'adaptateur de disque 1124, l'unité de disque 1210, le 15 circuit de Rétablissement de Données d'Horloge 1250, etc. sont connectés aux multiplexeurs respectifs 1231, le signal SELECT est entré dans chacun des multiplexeurs de sorte que leurs entrées indiquées par "1" peuvent être sélectionnées. S'ils ne sont pas connectés aux multi20 plexeurs 1231, le signal SELECT est entré dans chacun des multiplexeurs de sorte que leurs entrées indiquées par "0" peuvent être sélectionnées. En outre, si une défaillance est détectée, par exemple, sur l'une des unités de disque 1210, le signal SELECT est entré de sorte que 25 l'entrée, indiquée par "0"', du multiplexeur 1231 auquel cette unité de disque 1210 est connectée peut être sélectionnée. Le signal SELECT peut être entré dans les multiplexeurs 1231 par l'intermédiaire de l'adaptateur de disque 1124, de l'unité de disque 1210 et du circuit de Ré30 tablissement de Données d'Horloge 1250 connectés à ceux-ci respectivement ou uniquement par l'intermédiaire de l'adaptateur de disque 1124 par exemple. Il est à noter que le nombre des multiplexeurs 1231 agencés dans le circuit de Dérivation de Port 1230 35 n'est pas limité au nombre indiqué sur la figure 4. Par exemple, dans le cas du dispositif d'unités de disque 1200 représenté sur la figure 2, pour fournir un circuit de Dérivation de Port 1230 à chacune des 16 unités de disque 1210 disposées dans une rangée horizontalement, au 5 moins 17 multiplexeurs 1231 doivent être agencés dans chaque circuit de Dérivation de Port 1230 de sorte que la boucle FC-AL peut être constituée en interconnectant un adaptateur de disque 1124 et jusqu'à 16 unités de disque 1210. En plus de ceux-ci, un multiplexeur 1231 pour for10 mer la boucle FC-AL sur les autres circuits de Dérivation de Port 1230 ou un autre multiplexeur 1231 pour monter le circuit de Rétablissement de Données d'Horloge 1250 peuvent être agencés. Il est à noter que le circuit de Rétablissement 15 de Données d'Horloge 1250 et le circuit de Dérivation de Port 1230 peuvent être intégrés l'un avec l'autre selon une certaine configuration. Par exemple, dans le circuit de Dérivation de Port 1230 représenté sur la figure 4, le circuit de Rétablissement de Données d'Horloge 1250 peut 20 être formé conjointement avec chacun des multiplexeurs situés le plus à droite et le plus à gauche 1231 sur une carte sur laquelle le circuit de Dérivation de Port 1230 est formé. Le circuit de Rétablissement de Données d'Hor25 loge 1250 est fourni pour mettre en forme un signal impulsionnel transféré via le trajet de communication 1211 qui constitue la boucle de type Boucle Arbitrée - Fibre Canal. Un schéma fonctionnel du circuit de Rétablissement de Données d'Horloge 1250 est représenté sur la figure 5. 30 Le circuit de Rétablissement de Données d'Horloge 1250 comporte un circuit de détection de validité FC ENV-P 1278, un multiplexeur 1251, un circuit de comparaison de phase/fréquence 1252, une pompe à charge 1253, un circuit d'oscillation commandé en tension 1254, une bas35 cule 1255 et un circuit de filtrage 1256. Il est à noter que, sur la figure 5, un signal appelé "signal FIBER" correspond au signal impulsionnel transféré via le trajet de communication 1211 qui constitue la boucle de type Boucle Arbitrée - Fibre Canal décrite ci-dessus. Les au5 tres signaux sont identiques à ceux décrits ci-dessus. En outre, un circuit constitué du circuit de comparaison de phase/fréquence 1252, de la pompe à charge 1253, du circuit d'oscillation commandé en tension 1254 et du circuit de filtrage 1256 correspond à une partie de génération 10 destinée à générer un signal d'horloge à partir du signal impulsionnel transféré en vue d'une communication. Le circuit de détection de validité ENV-P FC 1278 compare une tension (niveau de signal) du signal FIBER à une tension de seuil de détection d'amplitude de 15 signal FC et, si le signal FIBER n'est pas inférieur à la tension de seuil de détection d'amplitude de signal FC, délivre en sortie au multiplexeur 1251 un signal qui amène à sélectionner son signal d'entrée du côté "1". La tension de seuil de détection d'amplitude de signal FC 20 est établie en tant que valeur de seuil afin de détecter que le signal FIBER est entré dans le circuit de Rétablissement de Données d'Horloge 1250. Ensuite, il est possible de détecter que le signal FIBER est entré dans le circuit de Rétablissement de Données d'Horloge 1250. RUN-UP CLK désigne un signal d'horloge généré par un circuit d'oscillation tel qu'un circuit d'oscillation à quartz. Si le signal FIBER n'est pas entré dans le circuit de Rétablissement de Données d'Horloge 1250, le signal d'entrée du côté "0" du multiplexeur 1251 est sé30 lectionné, pour permettre d'entrer RUN-UP CLK dans le circuit de Rétablissement de Données d'Horloge 1250. Le circuit de comparaison de phase/fréquence 1252 détecte un flanc avant ou un flanc arrière de deux signaux impulsionnels entrés à partir des bornes IN1 et 35 IN2, respectivement, pour comparer les phases de ces signaux impulsionnels, de manière à délivrer en sortie un signal à partir d'une borne UP ou d'une borne DN conformément à une différence de phase obtenue par la comparaison. La pompe à charge 1253 commande un signal à délivrer en sortie par une borne OUT conformément à un signal entré à partir d'une borne UP ou d'une borne DN. Par exemple, si la phase du signal impulsionnel entré à partir de la borne IN2 est en avance en termes de cadence10 ment sur celle du signal impulsionnel entré à partir de la borne IN1 du circuit de comparaison de phase/fréquence IN2, la tension du signal à délivrer en sortie par la borne OUT de la pompe à charge 1253 est réduite. Au contraire, si la phase du signal impulsionnel entré à 15 partir de la borne IN2 est en retard sur celle du signal impulsionnel entré à partir de la borne IN1 du circuit de comparaison de phase/fréquence, la tension du signal à délivrer en sortie par la borne OUT de la pompe à charge 1253 augmente. Le circuit de filtrage 1256 fonctionne en tant que filtre passe-bas pour le signal délivré en sortie par la borne OUT de la pompe à charge 1253. Le circuit d'oscillation commandé en tension 1254 délivre en sortie à partir d'une borne OUT un signal 25 d'horloge ayant une fréquence qui correspond à une tension de référence entrée à partir d'une borne REF et à celle d'un signal entré à partir d'une borne CONT. Si la tension du signal entré à partir de la borne CONT augmente par rapport au signal d'horloge délivré en sortie 30 par la borne OUT à une fréquence qui correspond à la tension de référence, la fréquence du signal d'horloge augmente. Si la tension du signal entré à partir de la borne CONT diminue par rapport au signal d'horloge délivré en sortie par la borne OUT à une fréquence qui correspond à la tension de référence, d'autre part, la fréquence du signal d'horloge diminue. Le signal d'horloge ainsi généré est entré dans la borne IN2 du circuit de comparaison de phase/fréquence 5 1252. Il est ainsi possible d'ajuster le flanc avant ou arrière du signal d'horloge délivré en sortie par le circuit d'oscillation commandé en tension 1254 et celui du signal impulsionnel entré à partir de la borne IN1 du circuit de comparaison de phase/fréquence 1252 de telle 10 manière qu'ils peuvent concorder en phase. La bascule 1255 est fourni pour délivrer en sortie le signal impulsionnel entré à partir de la borne IN1 du circuit de comparaison de phase/fréquence 1252 dans un état dans lequel le signal impulsionnel est syn15 chronisé avec le signal d'horloge délivré en sortie par le circuit d'oscillation commandé en tension 1254. Comme décrit ci-dessus, en montant le circuit de Rétablissement de Données d'Horloge 1250 dans le trajet de communication 1211 qui constitue la boucle de type 20 Boucle Arbitrée - Fibre Canal, il est possible d'atténuer une turbulence, par exemple une gigue, dans le signal impulsionnel lorsqu'il est transmis ou reçu. Cependant, dans le circuit de Rétablissement de Données d'Horloge 1250 si une fréquence du signal impul25 sionnel est un multiple intégral de celle du signal d'horloge ou vice et versa, aucune différence de phase n'est détectée par le circuit de comparaison de phase/fréquence 1252. Pour empêcher ceci, il est nécessaire de fixer la valeur de la tension de référence de 30 sorte que le signal d'horloge ayant une fréquence proche de celle du signal impulsionnel peut être délivré en sortie par le circuit d'oscillation commandé en tension 1254. Ce travail de fixation a été effectué par un opérateur etc. responsable de la gestion de l'unité de mémori35 sation 1000. En se reportant à la figure 6, on va maintenant décrire un schéma fonctionnel représentant le circuit de Rétablissement de Données d'Horloge 1250 conformément au premier mode de réalisation. Comme représenté sur la figure 6, le circuit de Rétablissement de Données d'Horloge 1250 associé au présent mode de réalisation comporte le circuit de détection de validité FC ENV-P 1278, le multiplexeur 1251, le circuit de comparaison de phase/fréquence 1252, la pompe à 10 charge 1253, le circuit d'oscillation commandé en tension 1254, la bascule 1255 (partie de synchronisation destinée à synchroniser le signal impulsionnel avec le signal d'horloge ayant une fréquence divisée) et le circuit de filtrage 1256 et, en plus, un circuit de surveillance de 15 période de signal 1257 (partie d'identification pour identifier la fréquence du signal impulsionnel) 1257, un circuit d'établissement de transfert de Rétablissement de Données d'Horloge 1258 (partie d'identification pour identifier la fréquence du signal impulsionnel), un cir20 cuit de division de fréquence 1259 (partie de division de fréquence pour diviser la fréquence du signal d'horloge selon un coefficient de division de fréquence qui correspond à la fréquence du signal impulsionnel) et un multiplexeur 1277. Se reporter à la description faite en référence à la figure 5 pour le circuit de détection de validité FC ENV-P 1278, le multiplexeur 1251, le circuit de comparaison de phase/fréquence 1252, la pompe à charge 1253, le circuit d'oscillation commandé en tension 1254, la bas30 cule 1255 et le circuit de filtrage 1256. Le circuit de surveillance de période de signal 1257 et le circuit d'établissement de transfert de Rétablissement de Données d'Horloge 1258, en combinaison, délivrent en sortie un signal utilisé pour diviser la fré35 quence du signal d'horloge, conformément à la fréquence du signal impulsionnel. Un schéma fonctionnel représentant le circuit de surveillance de période de signal 1257 est représenté sur la figure 7. Un schéma fonctionnel représentant le circuit d'établissement de transfert de Ré5 tablissement de Données d'Horloge 1258 est représenté sur la figure 8. En outre, des chronogrammes montrant la manière selon laquelle le signalutilisé pour diviser la fréquence du signal d'horloge est délivré en sortie sont représentés sur les figures 9 et 10. La figure 9 repré10 sente un cas dans lequel une vitesse de communication du signal FIBER est de 1 Gbps et la figure 10 un cas dans lequel la vitesse de communication du signal FIBER est de 2 Gbps. I1 est à noter que les chiffres entre parenthèses indiqués dans les schémas fonctionnels représentés sur 15 les figures 7 et 8 correspondent à ceux associés aux divers signaux représentés sur les chronogrammes des figures 9 et 10. Le circuit de surveillance de signal/fréquence 1257 comporte un circuit ENV 1260, un comparateur 1261, 20 un circuit ET 1262, un circuit à retard 1263, un circuit OU Exclusif (EOR) 1264, des sources de courant 1265 et 1266, un condensateur 1279, un circuit de génération de tension de pompe à charge 1267 et un comparateur 1268. Il est à noter que le condensateur 1279 corres25 pond à une partie d'accumulation de charge destinée à délivrer en sortie une tension qui correspond à une quantité de charge accumulée. La source de courant 1265 et le circuit de génération de tension de pompe à charge 1267 correspondent, en combinaison, à une partie de variation 30 de quantité de charge destinée à faire varier la quantité de charge accumulée dans la partie d'accumulation de charge, selon un taux particulier de variation. Le circuit à retard 1263, le circuit OU Exclusif 1264 et la source de courant 1266 correspondent, en combinaison, à 35 une partie d'atténuation de variation de quantité de charge pour empêcher une variation uniquement pendant une durée particulière à chaque fois qu'un niveau de signal du signal impulsionnel est changé. Parmi ceux-ci, le circuit à retard 1263 correspond également à une partie de 5 génération de signal d'écart d'impulsion destinée à générer un signal d'écart d'impulsion ayant sa phase déphasée d'une certaine durée par rapport à celle du signal impulsionnel. En outre, le circuit OU Exclusif 1264 et la source de courant 1266 correspondent, en combinaison, 10 également à une partie de décharge destinée à décharger la partie d'accumulation de charge uniquement pendant une durée particulière lorsqu'il existe une différence de potentiel entre le signal impulsionnel et le signal d'écart d'impulsion. Le comparateur 1268 correspond à une partie 15 de sortie de signal destinée à délivrer en sortie un signal si une tension délivrée en sortie par la partie d'accumulation de charge satisfait à un critère. Le circuit ENV 1260 est fourni pour détecter qu'un signal FIBER (1) est entré. Par exemple, il détecte 20 que le signal FIBER (1) est devenu une tension de seuil *de détection d'amplitude de signal FC (voir figures 9 et 10) ou supérieure, pour augmenter la tension de sortie d'un signal ENV de signal FC (3), qui est un signal de sortie du circuit ENV 1260. Le comparateur 1261 délivre en sortie un signal de détection FCENV-P (4) si la tension du signal ENV de signal FC (3) est devenue une tension de référence d'amplitude de signal FC (2) ou supérieure. Il est ainsi possible de détecter que le signal 30 FIBER (1) est entré. En outre, le signal de détection FCENV-P (4) est ainsi délivré en sortie de manière à faire circuler un courant constant à travers la source de courant 1265. La puissance requise pour faire circuler le courant constant à travers la source de courant 1265 est 35 délivrée par le circuit de génération de tension de pompe à charge 1267. Le courant constant circule ainsi à travers la source de courant 1265 de manière à accroître la quantité de charge accumulée dans le condensateur 1279. En outre, cela provoque une augmentation de la tension de sortie de Pompe à Charge (9). Le circuit ET 1262 délivre en sortie un signal FC A (5). Le signal FC A (5) a trait au signal FIBER (1) délivré en sortie par le circuit ET 1262 uniquement dans une période au cours de laquelle le signal de détection 10 FCENV-P (4) est délivré en sortie. Le signal FC A (5) qui est délivré en sortie par le circuit ET 1262, est entré dans le circuit EOR 1264 conjointement avec un signal DLFc A (6) qui est généré en étant déphasé d'une durée particulière par le 15 circuit à retard 1263. Ensuite, le circuit EOR 1264 délivre en sortie le signal impulsionnel (signal de sortie de EOR (7)) ayant un intervalle de temps particulier à chaque flanc avant ou arrière du signal FC A (5) (à chaque fois que le niveau de signal du signal impulsionnel est 20 commuté) . Le signal de sortie de EOR (7) délivré en sortie par le circuit EOR 1264 amène un courant constant à circuler à travers la source de courant 1266. Dans une période au cours de laquelle le courant constant circule 25 à travers la source de courant 1266, le condensateur 1279 est libéré de la charge accumulée dans celui-ci. A savoir, on empêche une augmentation de la quantité de charge accumulée dans le condensateur 1279. En résultat, la tension de sortie de la Pompe à Charge (9) diminue. Le comparateur 1268 délivre en sortie le signal ENVETCT-P (10) selon que la tension de sortie de la Pompe à Charge (9) est inférieure à la tension de seuil ou non. Il délivre le signal ENVETCT-P (10) si la tension de la sortie de Pompe à Charge (9) n'est pas inférieure à la tension de seuil, c'est-à-dire si elle satisfait au critère. Grâce au circuit de surveillance de fréquence/signal 1257 décrit cidessus, le condensateur 1279 5 est chargé électriquement par la source de courant constant 1265 à une vitesse constante et déchargé à chaque fois que le niveau de signal du signal FIBER (1) est commuté. En consequence, par exemple, si la fréquence du signal FC (1) augmente, la quantité de charge libérée par 10 unité de temps augmente. Par conséquent, une durée à partir d'un moment o le condensateur 1279 commence à être chargé jusqu'à un moment o la tension de sortie de la Pompe à Charge (9) devient la tension de seuil ou supérieure devient plus longue. Si, par exemple, la fréquence 15 du signal FIBER (1) diminue, d'autre part, la quantité de charge libérée par unité de temps diminue. Par conséquent, la durée à partir du moment o le condensateur 1279 commence à être chargé jusqu'au moment o la tension de sortie de la Pompe à Charge (9) devient la tension de 20 seuil ou supérieure devient plus courte. Il est ainsi possible d'identifier la fréquence du signal FIBER (1) sur la base de la durée à partir du moment o le condensateur 1279 commence à être chargé jusqu'au moment o la tension de sortie de la Pompe à 25 Charge (9) devient la tension de seuil ou supérieure. Le circuit d'établissement de transfert de CDR 1258 représenté sur la figure 8 est fourni dans ce but. Le circuit d'établissement de transfert de CDR 1258 comporte un circuit ET 1270, un circuit de comptage 30 1271, des circuits EOR 1272 et des bascules 1273. Parmi ceux-ci, le circuit ET 1270 et le circuit de comptage 1271 correspondent, en combinaison, à une partie de mesure du temps destinée à mesurer une durée qui s'est écoulée depuis que la quantité de charge accu35 mulée dans la partie d'accumulation de charge a commencé à varier. En outre, le circuit EOR 1272 et la bascule 1273 correspondent, en combinaison, à la partie d'identification de fréquence destinée à identifier la fréquence sur la base d'une durée à partir d'un moment au cours du5 quel la quantité de la charge a commencé à varier jusqu'à un moment o un signal qui indique que la tension de la partie d'accumulation de charge satisfait au critère a été délivré en sortie. Le circuit ET 1270 délivre en sortie un signal 10 GET Clock-N (11) uniquement dans une période au cours de laquelle le signal de détection FCENV-P (4) est délivré en sortie. Le signal de détection FCENV-P (4) est délivré en sortie par le comparateur 1261 représenté sur la figure 7. Le signal GET Clock-N (11) est un signal d'hor15 loge généré, par exemple, par un circuit d'oscillation à quartz. Le compteur 1271 compte des impulsions du signal GET Clock-N (11) délivré en sortie par le circuit ET 1270. Si le nombre d'impulsions du signal GET Clock-N 20 (11) devient égal à quatre ou plus de quatre, un signal est délivré en sortie par une borne de sortie indiquée par "4". De manière similaire, si le nombre d'impulsions du signal GET Clock-N (11) devient égal à huit ou à plus de huit, à dix ou plus de dix, ou à quatorze ou plus de 25 quatorze, un signal est délivré en sortie par une borne de sortie indiquée par "8", "A", ou "E" respectivement. Le circuit EOR 1272 calcule par l'intermédiaire d'opérations une somme logique exclusive des signaux délivrés en sortie par le circuit de comptage 1271 et déli30 vre en sortie un résultat des opérations. Conformément au présent mode de réalisation, les deux circuits EOR 1272 sont utilisés de sorte qu'ils peuvent délivrer en sortie le signal lorsque le nombre d'impulsions du signal GET Clock-N (11) est compris entre quatre et huit et lors35 qu'il est compris entre 10(A) et 14(E) respectivement. Dans ce cas, le signal délivré en sortie lorsque le nombre d'impulsions est compris entre quatre et huit est utilisé pour déterminer si la fréquence du signal FIBER est de 1 Gbps. En outre, le signal délivré en sortie lorsque le nombre d'impulsions est compris entre 10(A) et 14(E) est utilisé pour déterminer si la fréquence du signal FIBER est de 2 Gbps. Les signaux de sortie délivrés en sortie par les deux circuits EOR 1272 sont entrés dans les bascules 10 respectives 1273. Tout d'abord, ils sont synchronisés avec le signal GET Clock-N (11) puis avec le signal ENVETCTP (10). Le signal ENVETCT-P (10) est un signal de sortie du comparateur 1268 décrit ci-dessus en référence à la figure 7. Par l'intermédiaire du circuit d'établissement de transfert de CDR 1258, si le signal ENVETCT-P (10) est délivré en sortie par le comparateur 1268 lorsque le nombre d'impulsions du signal GET Clock-N (11) est compris, par exemple, entre quatre et huit, un signal DET de 20 1 Gbps (15-A) est délivré en sortie. Si le signal ENVETCT-P (10) est délivré en sortie par le comparateur 1268 lorsque le nombre dtimpulsions du signal GET Clock-N (11) est compris entre 10(A) et 14(E), un signal DET de 2 Gbps (15-B) est délivré en sortie. A savoir, lorsque le 25 signal DET de 1 Gbps (15-A) est délivré en sortie, la fréquence du signal FIBER (1) peut être identifiée comme étant de 1 Gbps, alors que lorsque le signal DET de 2 Gbps (15-B) est délivré en sortie, la fréquence du signal FIBER (1) peut être identifiée comme étant de 30 2 Gbps. Bien sûr, le circuit d'établissement de transfert de CDR 1258 peut être conçu de manière à pouvoir identifier toute autre fréquence. Par exemple, si la fréquence du signal FIBER (1) est identifiée comme étant de 1 Gbps par le circuit 35 de surveillance de fréquence de signal 1257 et le circuit d'établissement de transfert de CDR 1258 dans un cas o la tension de référence entrée dans le circuit d'oscillation commandé en tension 1254 est établie de manière à correspondre à une fréquence, par exemple, de 2 Gbps, le 5 signal DET de 1 Gbps (15-A) est entré dans le circuit de division de fréquence 1259 de manière à diviser la fréquence du signal d'horloge par deux. De cette manière, la fréquence du signal FIBER (1) et celle du signal d'horloge peuvent être ajustées pour coïncider. Bien sûr, 10 comme représenté sur la figure 6, le multiplexeur 1277 peut également être utilisé pour choisir de faire passer ou de ne pas faire passer le signal d'horloge à travers le circuit de division de fréquence 1259, de manière à ajuster la fréquence du signal FIBER (1) et celle du si15 gnal d'horloge de sorte qu'elles peuvent coïncider. Il est à noter que le taux de division de fréquence du circuit de division de fréquence 1259 n'est pas limité à deux mais peut être égal à trois, quatre, ou toute autre valeur. En outre, il peut y avoir une pluralité de rap20 ports de division de fréquence. De plus, un circuit de multiplication de fréquence peut être fourni pour multiplier la fréquence du signal d'horloge. Il est à noter que même si on a décrit un exemple du procédé par l'intermédiaire duquel le circuit de 25 surveillance de signal/fréquence 1257 et le circuit d'établissement de transfert de CDR 1258 respectivement représentés sur les figures 7 et 8 utilisent les sources de courant 1265 et 1266 de manière à augmenter et à réduire la quantité de charge accumulée dans le condensa30 teur 1279 afin d'identifier la fréquence du signal FIBER (1), tout autre procédé peut être utilisé pour identifier la fréquence du signal FIBER (1). Par exemple, on peut utiliser un procédé dans lequel, par exemple, un circuit de comptage typique est utilisé pour commencer un comp35 tage progressif à chaque période de temps constante au même moment o l'entrée du signal FIBER (1) commence tout en exécutant un comptage dégressif à chaque fois que le flanc avant ou arrière du signal FIBER (1) est détecté de sorte que le signal FIBER (1) peut être identifié sur la 5 base d'une période de temps qui s'est écoulée jusqu'à ce qu'une valeur de sortie du circuit de comptage ait atteint une valeur particulière. En variante, la fréquence du signal FIBER (1) peut être également identifiée, par exemple, en mesurant le nombre d'impulsions envoyées par 10 un oscillateur à quartz dans une période partant du moment o un flanc avant du signal FIBER (1) est détecté jusqu'à un moment o son flanc avant suivant est détecté. Il est à noter que même si on a décrit un exemple dans lequel le circuit de surveillance de si15 gnal/fréquence 1257 et le circuit d'établissement de transfert de CDR 1258 respectivement représentés sur les figures 7 et 8 commencent à charger le condensateur 1279 en même temps que l'entrée du signal FIBER (1) commence, la décharge du condensateur 1279 peut commencer en même 20 temps que l'entrée du signal FIBER (1) commence. Dans ce cas, le condensateur 1279 est chargé uniquement pendant une période de temps constante à chaque fois que le flanc avant ou arrière du signal FIBER (1) est détecté. Ainsi, la fréquence du signal FIBER (1) est identifiée sur la 25 base d'une période de temps qui s'est écoulée jusqu'à ce que la tension de sortie de la pompe à charge (9) ait diminué jusqu'à une valeur qui n'est pas supérieure à la tension de seuil. Comme décrit ci-dessus, conformément au circuit 30 CDR 1250 associé à la présente invention, il est possible d'identifier la fréquence du signal impulsionnel transféré via le trajet de communication 1211 pour ainsi diviser la fréquence du signal d'horloge de manière à la faire correspondre à la fréquence du signal impulsionnel, ce 35 qui rend inutile d'établir de manière individuelle la tension de référence entrée dans le circuit d'oscillation commandé en tension 1254 de manière à la faire correspondre à la fréquence du signal impulsionnel. Ceci permet d'alléger le poids de la maintenance et de la gestion de 5 l'unité de mémorisation 1000. En outre, il est possible de monter l'unité de mémorisation 1000 avec des unités de disque 1210 ayant différentes fréquences mélangées dans celle-ci. Il est ainsi possible à un utilisateur qui dispose, par exemple, de l'unité de disque 1210 ayant une 10 fréquence faible et de l'unité de disque 1210 ayant une fréquence élevée d'éliminer la nécessité de fournir une unité de mémorisation 1000 pour chacune des fréquences différentes des unités de disque 1210. En outre, le circuit CDR 1250 associé au pré15 sent mode de réalisation peut être appliqué non seulement à l'unité de mémorisation 1000 mais également à divers dispositifs de communication numérique. Par exemple, il peut être appliqué à un circuit de mise en forme de signal de communication utilisé dans un dispositif de com20 munication. En outre, des dispositifs à semi-conducteurs tels qu'une Boucle à Verrouillage de Phase (PLL), un convertisseur parallèle- série/un convertisseur série-parallèle (SerDes), un CDR (CDR) incluant une fonction de mise en forme d'onde pour une pluralité de si25 gnaux de communication peuvent être appliqués à un dispositif de mesure de signal numérique pour effectuer une mesure de forme d'onde telle qu'un motif en forme d'oeil, une gigue, ou à un analyseur d'intervalle etc. En se reportant à la figure 11, on va mainte30 nant décrire un schéma fonctionnel d'un circuit CDR 1250 associé à un second mode de réalisation. Comme représenté sur la figure 11, le circuit CDR 1250 associé au présent mode de réalisation comporte un circuit de détection de validité FC ENV-P 1278, un 35 multiplexeur 1251, un circuit de comparaison de phase/fréquence 1252, une pompe à charge 1253, un circuit d'oscillation commandé en tension 1254, une bascule (partie de synchronisation pour synchroniser un signal impulsionnel avec un signal d'horloge divisé en fréquence) 5 1255 et un circuit de filtrage 1256 et, en plus, un circuit de détection d'Erreur de Mot de Code 1274 (partie de détermination de spécifications de communication pour déterminer si le signal impulsionnel satisfait aux spécifications de communication) lorsque le signal impulsionnel 10 est lu dans une période du signal d'horloge, un circuit de commutation de vitesse de transfert de CDR 1275 (partie de détermination de spécifications de communication pour déterminer si le signal impulsionnel satisfait aux spécifications de communication) lorsque le signal impul15 sionnel est lu dans une période du signal d'horloge, un circuit de division de fréquence 1259 (partie de division de fréquence pour diviser la fréquence du signal d'horloge selon un taux de division de fréquence qui correspond à la fréquence du signal impulsionnel) et un multi20 plexeur 1277. Voir la description du premier mode de réalisation pour le circuit de détection de validité FC ENV-P 1278, le multiplexeur 1251, le circuit de comparaison de phase/fréquence 1252, la pompe à charge 1253, le circuit 25 d'oscillation commandé en tension 1254, la bascule 1255, le circuit de filtrage 1256, le circuit de division de fréquence 1259 et le multiplexeur 1277. Le circuit de détection d'Erreur de Mot de Code 1274 et le circuit de commutation de vitesse de transfert 30 de CDR 1275 déterminent, en combinaison, si une erreur est détectée dans le signal impulsionnel lorsqu'il est lu dans une période du signal d'horloge. Les erreurs détectées dans le circuit de détection d'Erreur de Mot de Code 1274 incluent celles défi35 nies par les normes Fibre Canal telles qu'une erreur de conversion 10B/8B (erreur de Caractère de Mot de Code), une erreur due à une Perte de Synchronisation, et une erreur de Détection de Violation de codage par plage. La manière selon laquelle l'erreur de conversion 10B/8B, 5 l'erreur de Détection de Violation de codage par plage, et l'erreur due à une Perte de Synchronisation sont détectées dans un circuit d'entrée/de sortie de données d'une unité de disque 1210 qui est conforme aux normes Fibre Canal est représentée sur les figures 13 et 14. Comme représenté sur la figure 14, chaque élément de données de réception comporte un bit de Début de Trame (SOF), une Entête, une Charge Utile, un Contrôle de Redondance Cyclique (CRC) et une Fin de Trame (EOF) agencés selon une certaine configuration. Lorsque des données de réception sont reçues par un circuit de réception représenté sur la figure 13, on contrôle dans un circuit de conversion 10B/8B si elles contiennent une erreur de mot de code ou une erreur de détection de violation de codage par plage. Si aucune er20 reur n'est détectée, les données de réception sont transférées via un circuit de type premier entré Premier Sorti (FIFO) de réception FC vers un tampon de l'unité de disque 1210. D'autre part, si une erreur quelconque est dé25 tectée dans le circuit de conversion 10B/8B, l'erreur est envoyée à un circuit de Perte de Synchronisation. Le circuit de Perte de Synchronisation, s'il détecte que le nombre d'erreurs détectées pendant la réception de la charge utile des données de réception est devenu égal à 30 quatre ou à plus de quatre, transmet au circuit de type FIFO de Réception FC et à un circuit de Mot de Remplissage Courant (CFW) un signal qui les informe de la survenue de l'erreur due à une Perte de Synchronisation. Lorsqu'il a reçu en provenance du circuit de Perte de Syn35 chronisation le signal qui l'informe de la survenue de l'erreur due à une Perte de Synchronisation, le circuit de Mot de Remplissage Courant remplace les données de Charge Utile par un signal IDLE ou ARBx (qui représente le signal ARBitrée, dans lequel "x" désigne une Adresse 5 Physique de Boucle Arbitrée (AL-PA)) et transmet celui-ci à un circuit de multiplexage de transmission. Ensuite, les données obtenues en remplaçant de cette manière une partie de la charge utile par le signal IDLE ou ARBx sont transmises via un circuit de conversion 8B/10OB par un 10 circuit de transmission. Lorsque les données sont reçues par l'unité de disque suivante 1210 dans une boucle FC-AL, une diode électroluminescente d'une partie d'indication à diode électroluminescente 1240 s'allume pour informer l'opérateur de la survenue d'une erreur etc. En se reportant à nouveau à la figure 11, on peut observer qu'une erreur dans le signal FIBER est ainsi détectée dans le circuit de détection d'Erreur de Mot de Code 1274. Par exemple, une tension de référence est établie au préalable de telle manière que le signal 20 d'horloge ayant une fréquence de 4 Gbps peut être délivré en sortie par le circuit d'oscillation commandé en tension 1254, de sorte que lorsque le signal FIBER est lu à cette fréquence, le circuit de détection d'Erreur de Mot de Code 1274 détermine si l'erreur de conversion 10B/8B 25 (erreur de Caractère de Mot de Code), l'erreur due à une Perte de Synchronisation ou l'erreur de Détection de Violation de codage par plage est détectée. On note ici que l'erreur est détectée lorsqu'un signal CDR LOCK est reçu en provenance du circuit de comparaison de 30 phase/fréquence 1252. Le signal CDR LOCK est délivré en sortie lorsqu'un flanc avant ou arrière du signal impulsionnel entré à partir d'une borne IN1 et celui du signal d'horloge entré à partir d'une borne IN2 coïncident en phase l'un avec l'autre. Si au moins l'une quelconque parmi une erreur de conversion 1OB/8B (erreur de Caractère de Mot de Code), une erreur due à une Perte de Synchronisation et une erreur de Détection de Violation de codage par plage 5 est détectée dans le circuit de détection d'Erreur de Mot de Code 1274, un signal qui notifie la détection de l'erreur est transmis au circuit de commutation de vitesse de transfert de CDR 1275. Une fois qu'il a reçu ce signal en provenance du circuit de détection d'Erreur de Mot de 10 Code 1274, le circuit de commutation de vitesse de transfert de CDR 1275 change le taux de division de fréquence du circuit de division de fréquence 1259 (partie de division de fréquence pour diviser la fréquence du signal d'horloge conformément à un résultat de détermination) , 15 de manière à diviser la fréquence du signal d'horloge. Par exemple, la fréquence du signal d'horloge est divisée par deux. Dans ce cas, si le signal d'horloge a une fréquence d'origine de 4 Gbps, la fréquence est divisée par deux pour délivrer une fréquence de 2 Gbps. Le taux de 20 division de fréquence est changé, comme représenté sur la figure 11, en utilisant le multiplexeur 1277 pour choisir de faire passer ou de ne pas faire passer le signal d'horloge délivré en sortie par le circuit d'oscillation commandé en tension 1254 à travers le circuit de division 25 de fréquence 1259. Il est à noter que le taux de répartition en fréquence du circuit de division de fréquence 1259 n'est pas limité à deux et peut être égal à trois, quatre ou toute autre valeur. En outre, il peut y avoir une pluralité de taux de division de fréquence. De plus, 30 un circuit de multiplication de fréquence peut être fourni pour multiplier la fréquence du signal d'horloge. Le signal d'horloge ayant la fréquence ainsi divisée est à nouveau entré dans le circuit de comparaison de phase/fréquence 1252 et dans le circuit de détec35 tion d'Erreur de Mot de Code 1274. Ensuite, lorsque le signal FIBER est lu dans une période du signal d'horloge, on détermine si les spécifications de communication sont satisfaites. Si une erreur est à nouveau détectée, le taux de division de fréquence est à nouveau changé. Par 5 exemple, la fréquence est divisée par quatre. De cette manière, la fréquence du signal d'horloge peut être établie à 1 Gbps. Un ordinogramme représentant un déroulement de traitement dans le circuit CDR 1250 associé au second 10 mode de réalisation est représenté sur la figure 12. Tout d'abord, lorsque l'alimentation en courant de l'unité de disque 1210 commence à être connectée à un trajet de transfert 1211 qui constitue la boucle FC-AL, l'unité de disque 1210 située dans la boucle FC-AL com15 mence à transmettre un signal IDLE (signal impulsionnel) (étape S1000). Le signal IDLE est défini par les normes FC. Si l'unité de disque 1210 est connectée plus d'une fois dans la boucle FC-AL, une unité de disque prédéterminée 1210 telle que définie par les normes Fibre Canal 20 commence à transmettre le signal IDLE. Lorsque le circuit CDR 1250 détecte que le signal IDLE est entré (étape S1001), il synchronise le signal IDLE et le signal d'horloge l'un avec l'autre (étape S1002). S'ils sont synchronisés en phase l'un avec l'autre, le processus contrôle 25 l'erreur de conversion 10B/8B (erreur de Caractère de Mot de Code), l'erreur due à une Perte de Synchronisation et l'erreur de Détection de Violation de codage par plage (étape S1003). Si l'une quelconque de ces erreurs est détectée, le processus sélectionne "NON". Ensuite, le pro30 cessus change le taux de division de fréquence du circuit de division de fréquence 1259 comme décrit ci-dessus pour diviser la fréquence du signal d'horloge (étape S1004). Si aucune erreur n'est détectée à l'étape S1003, le processus sélectionne "OUI". De cette manière, une négocia35 tion entre le signal IDLE et le signal d'horloge réussit à établir une communication avec la boucle FC-AL (étape S1005). Ensuite, un adaptateur de disque 1124 reconnaît que l'unité de disque 1210 a été connectée à la boucle FC-AL (étape S1006) et exécute un traitement d'initiali5 sation etc. sur FC-AL (étape S1007) afin d'acquérir une Adresse Physique-Boucle Arbitrée. De cette manière, le circuit CDR 1250 associé au présent mode de réalisation peut identifier une vitesse de communication établie dans la boucle FC-AL pour 10 ainsi diviser la fréquence du signal d'horloge de manière à la faire correspondre à la vitesse de communication. En conséquence, il est possible d'éliminer la nécessité d'établir individuellement une tension de référence entrée dans le circuit d'oscillation commandé en tension 15 1254 de manière à la faire correspondre à la fréquence du signal impulsionnel. Cela permet d'alléger le poids de la maintenance et de la gestion de l'unité de mémorisation 1000. En outre, il est possible de monter l'unité de mémorisation 1000 avec des unités de disque 1210 ayant des 20 fréquences différentes mélangées dans celle-ci. Il est ainsi possible pour un utilisateur qui dispose, par exemple, de l'unité de disque 1210 ayant une fréquence faible et de l'unité de mémorisation 1000 ayant une fréquence élevée d'éliminer la nécessité de fournir l'unité de mé25 morisation 1000 pour chacune des fréquences différentes des unités de disque 1210. En outre, le circuit CDR 1250 associé au présent mode de réalisation peutêtre appliqué non seulement à l'unité de mémorisation 1000 mais également à une di30 versité de dispositifs de communication numérique. Par exemple, il peut être appliqué à un circuit de mise en forme de signal de communication utilisé dans un dispositif de communication. En outre, il peut être également appliqué à un circuit d'entrée de signal dans un disposi35 tif de mesure de signal numérique etc. qui est muni d'un circuit de Dérivation de Port ayant pour fonction d'être synchronisé automatiquement avec une pluralité de signaux, d'un convertisseur parallèle-série/convertisseur série-parallèle, d'une boucle à verrouillage de phase, 5 d'un CDR, d'un dispositif à semi-conducteurs, etc. lorsque le circuit est utilisé pour mesurer un motif en forme d'oeil ou une gigue ou pour effectuer une mesure en utilisant un analyseur d'intervalle etc. Bien que le présent mode de réalisation ait été 10 décrit en référence à une unité de mémorisation qui peut identifier la fréquence du signal impulsionnel ayant des vitesses de communication, par exemple, de i Gbps et de 2 Gbps, la présente invention n'est pas limitée à ceci; en réalité, de manière préférée l'unité de mémorisation 15 peut identifier la fréquence du signal impulsionnel ayant une vitesse de communication de toute autre valeur et s'adapter à la fréquence ainsi identifiée. Les modes de réalisation ci-dessus ont été décrits simplement pour faciliter la compréhension de la 20 présente invention et ne doivent pas être interprétés en tant que limitations de la présente invention. Des changements et des améliorations peuvent être apportés sans s'écarter de l'essentiel de la présente invention et la portée de la présente invention s'étend également à leurs 25 équivalents. REVENDICATIONS 1. Unité de mémorisation (1000) caractérisée en ce qu'elle comporte: une unité de disque (1210) pour mémoriser des données, une partie de commande de disque pour communiquer avec l'unité de disque (1124) de manière à entrer les données dans l'unité de disque (1124) et à délivrer celles-ci en sortie à partir de celle-ci, une partie de génération pour générer un signal d'horloge en utilisant un signal impulsionnel transféré en vue de la communication, une partie de détermination de spécifications de communication pour déterminer si le signal impulsion15 nel satisfait aux spécifications de communication, lorsque le signal impulsionnel est lu dans une période du signal d'horloge, une partie de division de fréquence pour diviser la fréquence du signal d'horloge conformément à un 20 résultat de la détermination, et une partie de synchronisation pour synchroniser le signal impulsionnel avec le signal d'horloge ayant la fréquence divisée. 2. Unité de mémorisation (1000) selon la reven25 dication 1, caractérisée en ce que la communication est effectuée via un trajet de communication (1211) qui est agencé pour connecter la partie de commande de disque et au moins une des unités de disque (1210) de manière à constituer une boucle définie par les normes Fibre Canal 30 de Boucle Arbitrée - Fibre Canal. 3. Circuit pour mettre en forme un signal de communication, caractérisé en ce qu'il comporte: une partie de génération pour générer un signal d'horloge en utilisant un signal impulsionnel transféré 35 en vue d'une communication, une partie de détermination des spécifications de communication pour déterminer si le signal impulsionnel satisfait aux spécifications de la communication, lorsque le signal impulsionnel est lu dans une période du signal d'horloge, une partie de division de fréquence pour diviser la fréquence du signal d'horloge conformément à un résultat de la détermination, et une partie de synchronisation pour synchroniser 10 le signal impulsionnel avec le signal d'horloge ayant la fréquence divisée.