Brevet FR2851859A1 — publié le 20040903

CIRCUIT D' INTERFACE La présente invention concerne le domaine des circuits intégrés. La présente invention concerne les circuits dlinterface permettant de recopier un signal de tension variable avec un éventuel décalage de tension prédéterminé. Un exemple connu d'un tel circuit d'interface est un amplificateur opérationnel monté en suiveur. Un inconvénient de ce circuit est que, dans le cas o le circuit de charge présente une faible impédance d'entrée, il 10 est nécessaire que l'amplificateur opérationnel soit constitué de très gros transistors pour assurer une recopie de tension correcte. Un autre inconvénient de ce circuit est qu'il ne permet pas de recopier un signal ayant une grande excursion de 15 tension. En effet, selon le mode de réalisation de l'amplificateur opérationnel, quand le signal d'entrée est proche d'une des tensions d'alimentation, le signal de sortie sature. Un autre inconvénient de ce circuit est qu'il ne permet pas de recopier un signal avec un décalage constant. Un objet de la présente invention est de prévoir un circuit d'interface peu volumineux capable de commander des circuits de charge présentant une faible impédance d'entrée. Un autre objet de la présente invention est de prévoir un tel circuit d'interface capable de recopier un signal présentant une grande excursion de tension. Un autre objet de la présente invention est de prévoir 5 un tel circuit d'interface capable de recopier un signal avec un décalage constant. Pour atteindre ces objets, la présente invention prévoit un circuit d'interface comprenant une ou deux branches d'entrée et une branche de sortie, chaque branche étant connectée 10 entre des bornes d'alimentation supérieure et inférieure, chaque branche d'entrée comprenant un transistor dont l'électrode de commande est connectée à l'entrée du circuit d'interface, une des deux autres électrodes du transistor étant reliée à une des bornes d'alimentation, une source de courant étant placée entre 15 l'autre des bornes d'alimentation et un noeud intermédiaire relié à la dernière électrode du transistor par l'intermédiaire éventuellement d'une ou de plusieurs diodes, la branche de sortie comprenant deux transistors complémentaires, dont les électrodes de commande sont reliées aux noeuds intermédiaires 20 d'une des branches d'entrée ou à l'entrée du circuit, une des électrodes de chacun des transistors complémentaires étant connectée à la sortie du circuit, la dernière électrode de chacun des transistors étant connectée à une borne d'alimentation. Dans un mode de réalisation du circuit d'interface 25 susmentionné, les transistors sont des transistors CMOS, l'électrode de commande d'un transistor étant sa grille, les deux autres électrodes étant ses source et drain. Dans un mode de réalisation du circuit d'interface susmentionné, la branche de sortie comprend un transistor PMOS 30 et un transistor NMOS, les drains des transistors PMOS et NMOS étant reliés à la sortie du circuit, la source du transistor PMOS étant reliée à la borne d'alimentation supérieure, la source du transistor NMOS étant reliée à la borne d'alimentation inférieure. Dans une variante du mode de réalisation décrit cidessus, le circuit comprend des première et seconde branches d'entrée, la première branche d'entrée comprenant un transistor PMOS dont le drain est connecté à la borne d'alimentation inférieure, la 5 source de courant de la première branche d'entrée étant placée entre la source du transistor PMOS de la première branche d'entrée et la borne d'alimentation supérieure, la seconde branche d'entrée comprenant un transistor NMOS dont le drain est connecté à la borne d'alimentation supérieure, la source de courant de la 10 seconde branche d'entrée étant placée entre la source du transistor NMOS et la borne d'alimentation inférieure, les grilles des transistors NMOS et PMOS étant connectées à l'entrée du circuit, la grille du transistor NMOS de la branche de sortie étant connectée à la source du transistor PMOS de la première 15 branche d'entrée, la grille du transistor PMOS de la branche de sortie étant connectée à la source du transistor NMOS de la seconde branche d'entrée. Dans une autre variante du mode de réalisation décrit ci-dessus, le circuit comprend une seule branche d'entrée, la 20 première branche d'entrée comprenant un transistor PMOS dont le drain est connecté à la borne d'alimentation inférieure et la grille connectée à l'entrée du circuit d'interface, la source du transistor PMOS étant connectée à la cathode d'une diode, la source de courant de la branche d'entrée étant placée entre 25 l'anode de la diode et la borne d'alimentation supérieure, la grille du transistor NMOS de la branche de sortie étant connectée à la source du transistor PMOS de la branche d'entrée, la grille du transistor PMOS de la branche de sortie étant connectée à l'entrée du circuit. Dans une autre variante du mode de réalisation décrit ci-dessus, le circuit comprend des première et seconde branches d'entrée, la première branche d'entrée comprenant un transistor NMOS dont le drain est connecté à la borne d'alimentation supérieure, la source de courant de la première branche d'entrée 35 étant placée entre la source du transistor NMOS de la première branche d'entrée et la borne d'alimentation inférieure, la seconde branche d'entrée comprenant un transistor NMOS dont le drain est connecté à la borne d'alimentation supérieure, la source du transistor NMOS de la seconde branche étant connectée 5 à l'anode d'une première diode, la cathode de la première diode étant connectée à l'anode d'une seconde diode, la source de courant de la seconde branche d'entrée étant placée entre la cathode de la seconde diode et la borne d'alimentation inférieure, les grilles des transistors NMOS des première et seconde 10 branche d'entrée étant connectées à l'entrée du circuit d'interface, la grille du transistor NMOS de la branche de sortie étant connectée à la source du transistor NMOS de la première branche d'entrée, la grille du transistor PMOS de la branche de sortie étant connectée à la cathode de la seconde diode. Dans un mode de réalisation du circuit susmentionné, la source de chacun des transistors du circuit est connectée au substrat du transistor. Dans un mode de réalisation du circuit susmentionné, les transistors sont des transistors bipolaires, l'électrode de 20 commande d'un transistor étant sa base, les deux électrodes étant ses émetteur et collecteur. De plus, la présente invention prévoit un circuit de pompe de charge comprenant des premier et second transistors PMOS commandés par des premiers signaux complémentaires, des 25 premier et second transistors NMOS commandés par des seconds signaux complémentaires, une première source de courant étant placée entre une borne de tension supérieure et les sources des transistors PMOS, une seconde source de courant étant placée entre une borne de tension inférieure et les sources des tran30 sistors NMOS, les drains des premiers transistors étant reliés à la sortie du circuit, les drains des seconds transistors étant reliés à un noeud intermédiaire, la sortie du circuit étant reliée à l'entrée d'un circuit d'interface tel que décrit cidessus, la sortie du circuit d'interface étant reliée au noeud 35 intermédiaire. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 représente un circuit d'interface selon la présente invention; la figure 2 représente un circuit d'interface selon une variante de réalisation de la présente invention; la figure 3 représente un circuit d'interface selon une autre variante de réalisation de la présente invention; et la figure 4 représente un circuit de pompe de charge incluant un circuit d'interface selon la présente invention. La figure 1 est un schéma d'un circuit d'interface 15 selon la présente invention. Le circuit d'interface 1 comprend deux branches d'entrée bel et be2 et une branche de sortie bsl. Chacune de ces branches est placée entre une borne d'alimentation positive vdd et la masse gnd, la borne vdd valant par exemple 2,5 volts. La branche d'entrée bel comprend un tran20 sistor PMOS Pl et une source de courant Il. Le drain du transistor Pi est relié à la masse. La source de courant Il est placée entre la borne vdd et la source du transistor Pi. La grille du transistor Pi est reliée à l'entrée E1 du circuit d'interface 1. La branche d'entrée be2 comprend un transistor 25 NMOS Ni et une source de courant I2. Le drain du transistor Ni est relié à la borne vdd. La source de courant I2 est placée entre la masse et la source du transistor Ni. La grille du transistor Ni est reliée à l'entrée E1. La branche de sortie bsl comprend un transistor NMOS N2 et un transistor PMOS P2. La 30 grille du transistor N2 est reliée au point intermédiaire A1 entre la source de courant Il et la source du transistor Pi. La grille du transistor P2 est reliée au point intermédiaire B1 entre la source de courant I2 et la source du transistor Ni. Le drain du transistor N2 est relié à la borne vdd et le drain du transistor P2 est relié à la masse. Les sources des transistors N2 et P2 sont reliées à la sortie S1 du circuit d'interface 1. Dans les circuits CMOS standard, la tension de seuil Vtp d'un transistor PMOS est sensiblement égale à la tension de 5 seuil Vtn d'un transistor NMOS. On considérera dans la suite de la description que les tensions de seuil Vtp et Vtn sont égales à une unique tension de seuil Vt. La tension Va, au point A1 est sensiblement égale à la tension Ve1 sur l'entrée E1 plus une fois la tension de seuil 10 Vt. De même, la tension Vbl au point B, est sensiblement égale à la tension Ve1 moins une fois la tension de seuil Vt. Le transistor N2 est conducteur quand la tension Vs1 sur la sortie S1 est inférieure à la tension Va1 moins une fois la tension de seuil Vt. Le transistor P2 est conducteur quand la tension Vs1 15 est supérieure à la tension Vb1 plus une fois la tension de seuil Vt. La différence entre les tensions Va1 et Vb1 est égale à deux fois la tension de seuil Vt. La tension Vs1 est alors égale à (Va1+Vbl)/2 et est égale à Ve1. Quand la tension Ve1 augmente, les tensions Va1 et Vbl 20 augmentent. Le transistor P2 se bloque et le transistor N2 est conducteur. La tension Vs1 augmente. Inversement, quand la tension Ve1 diminue, les tensions Va1 et Vb1 diminuent. Le transistor N2 se bloque et le transistor P2 est passant. La tension Vs1 diminue. Afin d'assurer une constance des tensions de seuil et donc d'assurer une meilleure recopie du signal fourni sur l'entrée E1, on pourra prévoir pour chacun des transistors du circuit d'interface de relier leur source à la zone de substrat située sous leur grille, comme cela est illustré en figure 1. Pour ce 30 faire, les transistors du circuit d'interface doivent avoir un substrat isolé et indépendant. De plus, de préférence, la taille du transistor de chaque branche d'entrée est ajustée à la source de courant à laquelle il est relié de sorte que les tensions grille/source 35 des transistors Ni et Pl soient identiques et par exemple proches de la tension de seuil Vt, quand les transistors sont en saturation et qu'ils conduisent un courant égal à celui fourni par leur source de courant respective. La figure 2 est un schéma d'un circuit d'interface 10 5 selon une variante de réalisation de la présente invention. Le circuit 10 comprend une branche d'entrée belO et une branche de sortie bslO placées entre une borne d'alimentation positive vdd et la masse gnd. La branche d'entrée belO comprend deux transistors PMOS P10 et Pll et une source de courant I10. Le drain 10 du transistor P10 est relié à la masse. La grille du transistor P10 est reliée à l'entrée E1o du circuit d'interface 10. Le transistor Pll est monté en diode, sa grille étant reliée à son drain. Le drain du transistor PFl est relié à la source du transistor P10. La source de courant I10 est placée entre la borne 15 vdd et la source du transistor P11. La branche de sortie bslO comprend un transistor NMOS N10 et un transistor PMOS P12. Le drain du transistor N1O est relié à la borne vdd. Le drain du transistor P12 est relié à la masse. Les sources des transistors N10 et P12 sont reliées à la sortie S1o du circuit d'interface 20 10. La grille du transistor N10 est reliée au point intermédiaire A1o entre la source de courant I10 et la source du transistor PFl. La grille du transistor P12 est reliée à l'entrée E1o. La tension Va1o au point A1o est égale à la tension 25 Ve1o sur l'entrée E1o plus deux fois la tension de seuil Vt. En effet, lorsque les deux transistors P11 et P10 sont conducteurs, la tension grille/source (ou source/drain) du transistor P11 est sensiblement égale à une fois la tension de seuil Vt et la tension source/grille du transistor P10 est elle aussi 30 sensiblement égale à une fois la tension de seuil Vt. Ceci est vérifié dans le cas comme précédemment o les tailles des transistors P10 et PF1 sont prévues pour que les tensions source/grille soient proches de Vt quand ils conduisent un courant égal à celui fourni par la source de courant I10. La tension Vs1o sur 35 la sortie S1o est égale à la moyenne des tensions Va1o et Ve1o qui est égale à la tension Ve10 plus une fois la tension de seuil Vt. Quelle que soit la tension Ve10, la tension en sortie Vs10 est donc toujours égale à la tension Ve10 augmentée d'une fois la tension de seuil Vt. Afin, comme précédemment, d'assurer une recopie décalée correcte quelle que soit la valeur de la tension Ve10, la source de chaque transistor est reliée à la zone de substrat située sous leur grille comme cela est représenté en figure 2. Le circuit d'interface 10 permet de recopier un signal 10 avec un décalage de tension "positif", le signal de sortie étant augmenté d'une fois la tension de seuil Vt. De façon duale, il est possible de réaliser un circuit d'interface permettant de recopier un signal avec un décalage négatif, le signal de sortie étant diminué d'une fois la tension de seuil Vt. Un tel circuit 15 d'interface comprend une seule branche d'entrée composée de deux transistors NMOS et d'une source de courant. La grille d'un des transistors NMOS est connectée à l'entrée du circuit d'interface. Le drain de ce même transistor est connecté à une borne d'alimentation positive vdd et sa source est reliée au second 20 transistor NMOS monté en diode. La source de courant est placée entre le transistor monté en diode et la masse gnd. Le circuit d'interface comprend une branche de sortie identique à celle du circuit d'interface 10. La grille du transistor NMOS de la branche de sortie est connectée à l'entrée du circuit 25 d'interface. La grille du transistor PMOS de la branche de sortie est reliée au point intermédiaire entre la source de courant et le transistor NMOS monté en diode de la branche d'entrée. La figure 3 est un schéma d'un circuit d'interface 20 selon une autre variante de réalisation de la présente invention. 30 Le circuit d'interface 20 comprend deux branches d'entrée be2O et be2l et une branche de sortie bs2O. La branche d'entrée be2O comprend un transistor NMOS N20 et une source de courant I20. Le drain du transistor N20 est relié à la borne vdd. La source de courant I20 est placée entre la source du transistor N20 et la 35 masse. La grille du transistor N20 est reliée à l'entrée E20 du circuit d'interface 20. La branche d'entrée be2l comprend trois transistors NMOS N21, N22 et N23 et une source de courant I21. Le drain du transistor N21 est relié à la borne vdd. La grille du transistor N21 est reliée à l'entrée E20. Les transistors N22 5 et N23 sont montés en diode, leur grille étant reliée à leur drain. Le drain du transistor N22 est relié à la source du transistor N21 et le drain du transistor N23 est relié à la source du transistor N22. La source de courant I21 est placée entre la source du transistor N23 et la masse. La branche de 10 sortie bs2O comprend un transistor NMOS N24 et un transistor PMOS P20. Le drain du transistor N24 est relié à la borne vdd. Le drain du transistor P20 est relié à la masse. Les sources des transistors N24 et P20 sont reliées à la sortie S20 du circuit d'interface 20. La grille du transistor N24 est reliée au noeud 15 intermédiaire A20 entre la source du transistor N20 et la source de courant I20. La grille du transistor P20 est reliée au noeud intermédiaire B20 entre la source du transistor N23 et la source de courant I21. La tension Va20 au point A20 est égale à la tension 20 Ve20 sur l'entrée E20 moins une fois la tension de seuil Vt. La tension Vb20 au noeud B20 est égale à la tension Ve20 moins trois fois la tension de seuil Vt. En conséquence, la tension Vs20 sur la sortie S20 est égale à la tension Ve20 moins deux fois la tension de seuil Vt. Le circuit d'interface 20 permet de recopier un signal avec un décalage de tension négatif égal à deux fois la tension de seuil Vt. De façon duale, il est possible de réaliser un circuit d'interface permettant de recopier un signal avec un décalage de tension positif égal à deux fois la tension de seuil 30 Vt. De façon générale, un circuit d'interface selon la présente invention comprend une ou plusieurs branches d'entrée et une unique branche de sortie. Chaque branche d'entrée comprend une source de courant et un transistor commandé par le signal 35 d'entrée ainsi qu'une ou plusieurs diodes. L'unique branche de sortie est composée d'un transistor NMOS et d'un transistor PMOS montés en "push-pull" comme décrit précédemment en relation avec les figures 1 à 3. Les transistors NMOS et PMOS de la branche de sortie reçoivent des tensions de commande décalées l'une par 5 rapport à l'autre d'une tension sensiblement égale à deux fois la tension de seuil Vt. Dans le cas o une tension de commande doit être décalée par rapport à la tension du signal d'entrée, la tension de commande adéquate est fournie par une branche d'entrée. Ainsi, dans le cas o l'on souhaite obtenir une tension de 10 commande supérieure à la tension du signal d'entrée, on prévoira une branche d'entrée comprenant un transistor PMOS commandé par le signal d'entrée, son drain étant relié à la masse et sa source reliée à une source de courant par l'intermédiaire éventuellement d'une ou de plusieurs diodes. Dans le cas ou l'on 15 souhaite obtenir une tension de commande inférieure à la tension du signal d'entrée, on prévoira une branche d'entrée comprenant un transistor NMOS commandé par le signal d'entrée, son drain étant relié à la borne vdd et sa source reliée à une source de courant par l'intermédiaire éventuellement d'une ou de plusieurs 20 diodes. Un avantage du circuit d'interface selon la présente invention est qu'il permet de recopier des signaux présentant une grande excursion de tension. Les valeurs extrêmes de la plage des tensions du signal d'entrée pour lesquelles la recopie 25 est correcte sont fonction du circuit d'interface. Dans le cas du circuit d'interface 1 de la figure 1, les valeurs extrêmes sont vdd-Vt et gnd+Vt (vdd étant une tension haute et gnd une tension basse, par exemple la masse). Dans le cas du circuit d'interface 10 de la figure 2, les valeurs extrêmes sont gnd et 30 vdd2Vt. Dans le cas du circuit d'interface 20 de la figure 3, les valeurs extrêmes sont vdd et gnd+3Vt. Un autre avantage du circuit d'interface de la présente invention est qu'il permet de recopier un signal avec un décalage constant. De plus, les branches d'entrée ont une faible impédance de charge correspondant à la capacité de grille d'un transistor de la branche de sortie. En conséquence, les transistors des branches d'entrée peuvent être de petite taille. En outre, 5 les transistors de la branche de sortie sont commandés de sorte qu'en statique, quand le signal d'entrée ne varie pas, les transistors sont très faiblement conducteurs. Contrairement à un amplificateur monté en suiveur, la consommation statique d'un circuit d'interface selon la présente invention est très faible. 10 De plus, le montage "push-pull" des transistors de la branche de sortie est tel qu'en dynamique, quand le signal d'entrée varie, un seul des transistors est passant. L'ensemble du courant fourni ou absorbé par le transistor passant est utilisé pour faire croître ou décroître la tension de sortie. En conséquence, 15 pour une énergie fournie équivalente un circuit d'interface selon l'invention peut être réalisé avec des transistors de petite taille. La figure 4 est un schéma d'une application d'un circuit d'interface selon la présente invention tel que décrit 20 en relation avec la figure 1 à un circuit de pompe de charge. Le circuit de pompe de charge fait par exemple partie d'un circuit de boucle à verrouillage de phase ou PLL (de l'anglais Phase Locked Loop). Le circuit de pompe de charge comprend deux transistors PMOS P30 et P31 et deux transistors NMOS N30 et N31. 25 Une source de courant I30 est placée entre la borne vdd et un noeud P relié aux sources des transistors P30 et P31. Une source de courant I31 est placée entre la masse et un noeud N relié aux sources des transistors N30 et N31. Les drains des transistors P30 et N30 sont reliés à la sortie O du circuit de pompe de 30 charge. Les drains des transistors P31 et N31 sont reliés à un noeud I. Le transistor P31 est commandé par un signal 4I et le transistor P31 est commandé par un signal 41 complémentaire du signal 4I1. Le transistor N30 est commandé par un signal 42 et le transistor N31 est commandé par un signal +2 complémentaire 35 du signal 42. Ce circuit est destiné à charger ou décharger un condensateur C placé entre la sortie O et la masse. Le circuit d'interface 1 est placé entre les noeuds I et O. La sortie O du circuit de pompe de charge est reliée à l'entrée E1 du circuit d'interface 1. La sortie S1 du circuit d'interface 1 est reliée au noeud I. La sortie 0 du circuit de pompe de charge commande, éventuellement par l'intermédiaire d'un circuit de filtre, un oscillateur commandé en tension faisant partie du circuit de boucle à verrouillage de phase. A titre d'exemple, quand la 10 tension Vo sur la sortie O augmente, la fréquence de l'oscillateur augmente et inversement. Les signaux 41, Q1, 42 et 42 sont produits par un circuit de détection de déphasage entre un signal d'horloge de référence et un signal égal au signal produit par l'oscillateur commandé en tension et divisé par un 15 nombre N. Quand le signal 41 est actif, égal à vdd, et le signal 42 est inactif, égal à gnd, le transistor P30 est passant et le transistor N30 non passant. Le condensateur C se charge et la tension Vo augmente. La fréquence de l'oscillateur augmente. 20 Inversement, quand le signal 42 est actif et le signal 41 est inactif, le transistor N30 est passant et le transistor P30 non passant. Le condensateur C se décharge et la tension Vo diminue. La fréquence de l'oscillateur diminue. Quand les signaux 4>1 et 42 sont tous les deux actifs ou tous les deux inactifs, la 25 tension Vo ne varie pas et la fréquence de l'oscillateur reste inchangée. Quand le transistor P30 est non passant, le transistor P31 est passant et il maintient le noeud P à la tension qu'il aurait si le transistor P30 était passant car les tensions aux 30 noeuds I et O sont égales. De même, quand le transistor N30 est non passant, le transistor N31 est passant et il maintient le noeud N à la tension qu'il aurait si le transistor N30 était passant. Comme cela apparaîtra ci-après, le circuit de pompe de 35 charge décrit ci-dessus présente un avantage important par rapport à un circuit classique de pompe de charge ne comportant pas de circuit d'interface selon la présente invention pour alimenter les drains des transistors P31 et N31 avec une tension égale à celle de la sortie O du circuit de pompe de charge. En effet, dans un circuit classique de pompe de charge, les drains des transistors P31 et N31 sont reliés respectivement à la masse et à la borne vdd. Quand les transistors "de maintien" P31 et N31 sont actifs, les noeuds N et P sont à une tension intermédiaire entre la masse et la tension de 10 la borne vdd, la tension intermédiaire dépendant de la taille des transistors P31 et N31 et du courant fourni par les sources I30 et I31. De façon générale, les signaux complémentaires 01/01 ou 02/02 commutent avec un léger retard l'un par rapport à l'autre, de façon en principe à ce que les deux transistors 15 soient non conducteurs avant d'inverser la sélection. Au moment o le transistor N30 redevient passant, la tension au noeud N varie en fonction de l'ordre et de la durée de commutation des transistors N30 et N31. Cependant, quelles que soient les variations de la tension au noeud N pendant la commutation, la 20 tension après commutation est toujours plus faible que la tension avant commutation, la tension après commutation étant d'autant plus faible que la tension au noeud O est faible. De façon similaire, au moment o le transistor P30 redevient passant, la tension au noeud P après commutation est toujours 25 plus élevée que la tension avant commutation, la tension après commutation étant d'autant plus élevée que la tension au noeud O est élevée. Or les sources de courant I30 et I31 présentent des capacités parasites respectivement Cp et Cn telles que représentées en pointillés en figure 4. Quand la tension au noeud P 30 augmente, le condensateur Cp doit se décharger et le courant de charge fourni est imputé de la valeur du courant de décharge. De même, quand la tension au noeud N diminue, le condensateur Cp doit se décharger et le courant de décharge absorbé par la source I30 est imputé de la valeur du courant de décharge du 35 condensateur Cp. Le courant de charge ou de décharge n'étant pas strictement égal au courant délivré par les sources de courant I30 et I31, la tension au noeud O ne varie pas dans les proportions voulues ce qui nuit au bon fonctionnement du circuit de boucle à verrouillage de phase. De plus, quand un des tran5 sistors P30 et N30 devient passant alors que l'autre était déjà passant, le courant de charge ou de décharge parasite entraîne des surtensions ou des soustensions parasites qui font varier la tension Vo de façon intempestive. Les erreurs induites par ces phénomènes parasites sont d'autant plus grandes que le 10 fonctionnement du circuit de détection de déphasage est tel qu'il commande des changements fréquents des signaux 41 et 4>2. Contrairement au circuit classique de pompe de charge, le circuit de pompe de charge de la figure 4 comprenant un circuit d'interface selon la présente invention est tel que 15 quels que soient l'ordre et la durée de commutation des paires de transistors N30/N31 et P30/P31 lors des changements des signaux 41 et 42 les tensions au noeud N ou P avant et après commutation sont égales. L'ensemble des phénomènes parasites décrits ci-dessus pour un circuit classique sont inexistants 20 dans le circuit de la figure 4. Un avantage du circuit de pompe de charge comportant un circuit d'interface selon la présente invention est qu'il permet de faire varier la tension de commande de l'oscillateur conformément aux signaux de commande du circuit de détection de 25 déphasage, notamment quand les signaux de commande varient avec une fréquence élevée. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, un circuit d'interface selon la 30 présente invention peut être réalisé avecdes transistors BICMOS. De façon générale, les transistors NMOS des circuits décrits peuvent être remplacés par des transistors NPN et les transistors PMOS remplacés par des transistors PNP. De même, le circuit de pompe de charge décrit précédemment pourrait être 35 réalisé avec des transistors bipolaires. REVENDICATIONS 1. Circuit d'interface comprenant une ou deux branches d'entrée (bel, be2; belO; be2O, be2l) et une branche de sortie (bsl; bslO; bs2O), chaque branche étant connectée entre des bornes d'alimentation supérieure (vdd) et inférieure (gnd), 5 chaque branche d'entrée comprenant un transistor (Pi, Ni; Pli; N20, N21) dont l'électrode de commande est connectée à l'entrée du circuit d'interface (E1; E10; E20), une des deux autres électrodes du transistor étant reliée à une des bornes d'alimentation, une source de courant (Il, I2; I10; I20, I21) 10 étant placée entre l'autre des bornes d'alimentation et un noeud intermédiaire (A1, B1; A1o; A20, B20) relié à la dernière électrode du transistor par l'intermédiaire éventuellement d'une ou de plusieurs diodes, la branche de sortie comprenant deux transistors complémentaires (N2, P2; N10, P12; N24, P20), dont 15 les électrodes de commande sont reliées aux noeuds intermédiaires d'une des branches d'entrée ou à l'entrée du circuit, une des électrodes de chacun des transistors complémentaires étant connectée à la sortie du circuit (S1; S10; S20), la dernière électrode de chacun des transistors étant connectée à 20 une borne d'alimentation. 2. Circuit d'interface selon la revendication 1, dans lequel les transistors sont des transistors CMOS, l'électrode de commande d'un transistor étant sa grille, les deux autres électrodes étant ses source et drain. 3. Circuit d'interface selon la revendication 2, dans lequel la branche de sortie (bsl, bslO, bs2O) comprend un transistor PMOS (P2, P12, P20) et un transistor NMOS (N2, N10, N24), les drains des transistors PMOS et NMOS étant reliés à la sortie du circuit (S1, S1o, S20), la source du transistor PMOS étant 30 reliée à la borne d'alimentation supérieure (vdd) , la source du transistor NMOS étant reliée à la borne d'alimentation inférieure (gnd). 4. Circuit d'interface selon la revendication 3, comprenant des première et seconde branches d'entrée (bel, be2), la première branche d'entrée (bel) comprenant un transistor PMOS (Pi) dont le drain est connecté à la borne d'alimentation inférieure (gnd), la source de courant (Il) de la première branche d'entrée étant placée entre la source du transistor PMOS de la 5 première branche d'entrée et la borne d'alimentation supérieure (vdd), la seconde branche d'entrée (be2) comprenant un transistor NMOS (Ni) dont le drain est connecté à la borne d'alimentation supérieure, la source de courant (I2) de la seconde branche d'entrée étant placée entre la source du transistor NMOS 10 et la borne d'alimentation inférieure (gnd), les grilles des transistors NMOS et PMOS étant connectées à l'entrée (E1) du circuit, la grille du transistor NMOS (N2) de la branche de sortie (bsl) étant connectée à la source du transistor PMOS de la première branche d'entrée, la grille du transistor PMOS (P2) 15 de la branche de sortie étant connectée à la source du transistor NMOS de la seconde branche d'entrée. 5. Circuit d'interface selon la revendication 3, comprenant une seule branche d'entrée, la première branche d'entrée (belO) comprenant un transistor PMOS (PlF) dont le drain est 20 connecté à la borne d'alimentation inférieure (gnd) et la grille connectée à l'entrée du circuit d'interface, la source du transistor PMOS étant connectée à la cathode d'une diode (PlF), la source de courant de la branche d'entrée étant placée entre l'anode de la diode et la borne d'alimentation supérieure (vdd), 25 la grille du transistor NMOS (N2) de la branche de sortie (bsl) étant connectée à la source du transistor PMOS (Pl) de la branche d'entrée (belO), la grille du transistor PMOS (P2) de la branche de sortie (bs) étant connectée à l'entrée du circuit. 6. Circuit d'interface selon la revendication 3, compre30 nant des première et seconde branches d'entrée, la première branche d'entrée (be2O) comprenant un transistor NMOS (N20) dont le drain est connecté à la borne d'alimentation supérieure (vdd), la source de courant (I20) de la première branche d'entrée étant placée entre la source du transistor NMOS de la première branche 35 d'entrée et la borne d'alimentation inférieure (gnd), la seconde branche d'entrée (be2l) comprenant un transistor NMOS (Ni) dont le drain est connecté à la borne d'alimentation supérieure (vdd) , la source du transistor NMOS (N21) de la seconde branche étant connectée à l'anode d'une première diode (N22), la cathode 5 de la première diode étant connectée à l'anode d'une seconde diode (N23), la source de courant (I21) de la seconde branche d'entrée étant placée entre la cathode de la seconde diode et la borne d'alimentation inférieure, les grilles des transistors NMOS des première et seconde branche d'entrée étant connectées à 10 l'entrée (E20) du circuit d'interface, la grille du transistor NMOS (N24) de la branche de sortie (bs2O) étant connectée à la source du transistor NMOS de la première branche d'entrée, la grille du transistor PMOS (P20) de la branche de sortie étant connectée à la cathode de la seconde diode. 7. Circuit selon la revendication 2, dans lequel la source de chacun des transistors du circuit est connectée au substrat du transistor. 8. Circuit selon la revendication 1, dans lequel les transistors sont des transistors bipolaires, l'électrode de conmmande 20 d'un transistor étant sa base, les deux électrodes étant ses émetteur et collecteur. 9. Circuit de pompe de charge comprenant des premier et second transistors PMOS (P30, P31) commandés par des premiers signaux complémentaires, des premier et second transistors NMOS 25 (N30, N31) commandés par des seconds signaux complémentaires, une première source de courant (I30) étant placée entre une borne de tension supérieure (vdd) et les sources des transistors PMOS, une seconde source de courant (I31) étant placée entre une borne de tension inférieure (gnd) et les sources des transistors 30 NMOS, les drains des premiers transistors étant reliés à la sortie du circuit (O), les drains des seconds transistors étant reliés à un noeud intermédiaire (I), la sortie du circuit étant reliée à l'entrée (El) d'un circuit d'interface (1) selon la revendication 4, la sortie du circuit d'interface (S1) étant 35 reliée au noeud intermédiaire.