Brevet FR2854971A1 — publié le 20041119

L'invention concerne les "dispositifs médicaux actifs", notamment les "dispositifs médicaux implantables actifs" tels que définis par la Directive 90/385/CE du 20 juin 1990 du Conseil des communautés européennes. Cette définition inclut les stimulateurs cardiaques, défibrillateurs, cardio5 verteurs et/ou dispositifs multisite, mais aussi les appareils neurologiques, les pompes de diffusion de substances médicales, les implants cochléaires, les capteurs biologiques implantés, etc., ainsi que les dispositifs de mesure de pH ou encore de mesure d'impédance intracorporelle (telle que la mesure de l'impédance transpulmonaire ou de l'impédance intracardia10 que). L'invention s'applique de manière particulièrement avantageuse à ceux de ces dispositifs qui mettent en oeuvre des fonctions d'enregistrement de données, appelées "données Holter", enregistrées sur une longue période, de plusieurs jours à plusieurs mois, principalement relatives à l'activité 15 cardiaque mais pouvant aussi inclure des compteurs d'événements ou des signaux non recueillis mais représentatifs d'un état ou d'une action de l'implant, par exemple l'application d'une thérapie de choc, la mesure d'une impédance de sonde, etc. Dans la présente description on se référera principalement aux appareils 20 implantés tels que stimulateurs, cardioverteurs ou défibrillateurs, mais l'invention peut être également mise en oeuvre avec des appareils Holter simples, externes, ayant pour seule fonction la surveillance et l'enregistrement en ambulatoire de l'activité cardiaque. L'architecture habituelle des circuits électroniques d'un stimulateur ou dé25 fibrillateur cardiaque implantable comprend une unité centrale, avec une mémoire de type ROM (mémoire morte) intégrée au microcontrôleur et contenant le code logiciel permettant de piloter la prothèse cardiaque, ainsi qu'une RAM (mémoire vive) de grande capacité pour le stockage des données recueillies par la prothèse. Le circuit comporte également 30 des éléments d'interfaçage avec les circuits analogiques, ainsi qu'éventuellement un circuit DMA (accès direct à la mémoire) et divers composants périphériques nécessaires à la mise en ceuvre de la prothèse. Une première difficulté, avec ce type d'architecture classique, réside dans la difficulté de mise à jour du code logiciel. En effet, pour mettre à jour ce 35 code une opération dite de "remasquage" du microcontrôleur ou micro- processeur est nécessaire. Cette opération est prise en charge par le fabricant du circuit (le fondeur) et nécessite une durée longue, typiquement de deux à trois mois. Lorsque le nouveau circuit est livré, il faut ensuite fabriquer les prothèses l'incorporant, ce qui ajoute encore deux à trois 5 mois supplémentaires correspondant à la durée complète d'un cycle de fabrication industrielle. Ainsi, le délai entre l'élaboration d'une nouvelle version du code logiciel et son introduction commerciale dans des produits livrables au praticien est en général d'au moins six mois. Un premier but de l'invention est de pallier cet inconvénient, en offrant un 10 gain de souplesse et de temps de cycle pour la mise à jour du code logiciel, grâce à un stockage de ce logiciel dans un circuit RAM et non plus ROM, mais avec une protection adéquate, car un circuit RAM ne présente pas les mêmes garanties de sûreté qu'un circuit ROM: avec un circuit ROM, I'intégrité de l'information est garantie en tout état de cause, tandis 15 que l'information conservée dans un circuit RAM peut être altérée notamment par des rayonnements tels que les particules alpha, qui peuvent modifier de façon aléatoire l'état d'un bit d'information (altération dite Single Event Upset ou SEU). Un autre but de l'invention est de réduire le nombre de puces nécessaires 20 à la réalisation d'une prothèse cardiaque implantable. Comme on le sait, la miniaturisation est un facteur essentiel pour ce type de dispositif, et une architecture permettant de gagner de la surface sur le circuit hybride portant les différentes puces, en diminuant le nombre de ces puces, constitue un facteur de progrès important. L'un des buts de 25 l'invention est ainsi de proposer une architecture qui permette de n'utiliser qu'un seul circuit RAM pour stocker à la fois le code logiciel (avec l'avantage corrélatif indiqué plus haut d'une mise à jour aisée) et les données Holter. Par ailleurs, on sait que les techniques Holter requièrent des ressources 30 mémoire importantes si l'on veut disposer de données à la fois précises et couvrant une période étendue. Ainsi, on souhaite aujourd'hui pouvoir étendre le suivi du patient sur une durée de six mois avec une résolution temporelle d'un jour ou moins, tout en enregistrant un volume important de données et d'électrogrammes (EGM) recueillis juste avant un évène35 ment indésirable ("stockage d'EGM pré-événementiel"), et après traite- ment de cet événement par la prothèse, par exemple après application d'un choc de défibrillation ou de cardioversion, ou après une modification du mode de stimulation ("stockage post-évènementiel"). C'est pourquoi un autre but encore de l'invention est de proposer une ar5 chitecture qui permette de stocker à la fois le code logiciel et les données Holter avec des capacités d'adressage étendues, gérées indépendamment pour ces deux types d'informations de manière à maximiser le volume de données Holter stockées. En d'autres termes, l'invention a pour objet une architecture permettant, à 10 surface minimale sur un même circuit RAM, de stocker de grandes quantités mémoires de données Holter d'une part, et de stocker en toute sécurité tout ou partie du code logiciel, d'autre part. Pour atteindre les divers buts précités, I'invention propose un dispositif médical actif comportant, de manière en elle-même connue: un micropro15 cesseur; des moyens d'acquisition de données médicales, notamment de données Holter; une première mémoire, apte à mémoriser un logiciel de pilotage du microprocesseur; et une deuxième mémoire, apte à mémoriser les données médicales recueillies par les moyens d'acquisition. De façon caractéristique de l'invention: - la première et la deuxième mémoire sont, respectivement, un premier et un deuxième secteur d'un unique composant mémoire commun, du type mémoire réinscriptible, - le microprocesseur opérant sur N bits en parallèle, ledit composant mémoire est une mémoire organisée en mots de 2N bits, - ledit logiciel de pilotage est mémorisé dans des mots de 2N bits du premier secteur, chacun de ces mots comprenant N bits de code opération formant instruction de commande du microprocesseur, associés à n bits de code détecteur et correcteur d'erreur, avec 1 Le circuit d'interfaçage peut également, après lecture des N+n bits d'un mot du premier secteur, analyser les N bits du code opération et les n bits du code détecteur et correcteur d'erreur de manière à vérifier l'intégrité de ce code opération et, seulement en cas d'intégrité avérée, transmettre au microprocesseur les N bits du code opération. Avantageusement, en cas d'intégrité non avérée du code opération, le circuit d'interfaçage est également apte à restaurer à une valeur intègre les N bits du code opération à partir des n bits du code détecteur et correcteur d'erreur, et transmettre au microprocesseur les N bits du code opération ainsi restaurés. Dans ce cas, il peut aussi recalculer les n bits 15 du code détecteur et correcteur d'erreur correspondant aux N bits restaurés du code opération, et commander le microprocesseur de manière à réécrire dans le premier secteur les N bits restaurés du code opération et les n bits recalculés correspondants du code détecteur et correcteur d'erreur. Très avantageusement, le dispositif comprend en outre des moyens de mise à jour du logiciel de pilotage du microprocesseur, avec des moyens de téléchargement de séquences de mots de N bits d'instructions de commande du microprocesseur, le circuit d'interfaçage étant alors apte, pour chaque mot de N bits téléchargé, à calculer les n bits du code détec25 teur et correcteur d'erreur correspondant à ces N bits, et écrire dans le premier secteur ces N bits et les n bits calculés correspondants du code détecteur et correcteur d'erreur. Il est de préférence prévu une mémoire morte, distincte dudit composant mémoire commun, contenant des instructions de pilotage du circuit d'inter30 façage pour lesdites opérations de recalcul et de réécriture. En cas d'intégrité non avérée du code opération et d'impossibilité de restauration à une valeur intègre des N bits du code opération à partir des n bits du code détecteur et correcteur d'erreur, le microprocesseur exécute avantageusement un logiciel de repli. Les instructions de pilotage du mi35 croprocesseur pour l'exécution de ce logiciel de repli sont de préférence contenues dans une mémoire morte distincte dudit composant mémoire commun. De préférence, dans chaque mot du premier secteur, les N bits de code opération et les n bits associés de code détecteur et correcteur d'erreur 5 sont mémorisés avec entrelacement mutuel, 'et le circuit d'interfaçage est apte, après lecture dans le premier secteur, à désentrelacer les N+n bits d'un mot en N bits de code opération et n bits associés de code détecteur et correcteur d'erreur. Dans le cas o le circuit d'interfaçage exécute des opérations de réécri10 ture dans le premier secteur, le circuit d'interfaçage peut entrelacer les N bits restaurés du code opération et les n bits recalculés correspondants du code détecteur et correcteur d'erreur avant réécriture dans le premier secteur. Le dispositif peut également comprendre un circuit d'accès direct mémoire 15 coopérant avec le circuit d'interfaçage. Le circuit d'interfaçage peut alors, de manière sélective en fonction de commandes délivrées par le circuit d'accès direct mémoire, lire ou écrire les N bits de poids faible d'un mot du deuxième secteur ou bien les N bits de poids fort d'un mot du deuxième secteur, ou bien lire ou écrire les N+n bits du premier secteur (ce dernier 20 cas correspondant au téléchargement d'un nouveau code logiciel). Enfin, pour réduire encore la consommation, ladite première mémoire (qui mémorise le logiciel de pilotage du microprocesseur) peut être avantageusement intégrée au même circuit que celui du microprocesseur. 0 On va maintenant décrire un exemple de mise en oeuvre du dispositif de l'invention en référence au dessin annexé, o la figure unique est un schéma par blocs fonctionnels illustrant les différents circuits mis en oeu30 vre par l'invention et la manière dont ils interagissent. O Sur la figure, la référence 10 désigne le microcontrôleur du dispositif im35 plantable, qui coopère avec une mémoire externe 12 qui est un circuit RAM de grande capacité intégré dans une puce distincte du microcontrôleur. Cette mémoire 12 peut être un circuit d'un type classique, fonctionnant en basse tension (1,8 V ou moins) avec une capacité de 128, 256 ou 512 K octets, capacité permettant de mémoriser quelques dizaines de mi5 nutes d'enregistrement EGM, comme requis par les techniques de diagnostic les plus récentes. Dans l'exemple illustré, la RAM est une RAM de 512 K octets, organisée physiquement en 256 K mots de 16 bits. Le microcontrôleur 10 comprend une unité centrale de traitement (CPU) 14, qui dans l'exemple illustré est un circuit dit "1 octet", c'est-à-dire tra10 vaillant sur 8 bits en parallèle. Cette unité centrale 14 est interfacée avec une mémoire morte (circuit ROM) 16 contenant le code d'exploitation du processeur de l'unité 14, ainsi que différents éléments de code logiciel propres à l'invention et que l'on exposera plus bas. Cette mémoire morte 16 est organisée en mots de 8 bits, adressables sur 16 bits. Le microcontrôleur 10 comprend également un module spécifique d'interface (MSI) 18, propre à l'invention, dont on décrira en détail les fonctions ci-après et dont le rôle général est d'organiser la communication entre l'unité centrale 14 et la mémoire RAM externe 12. Le microcontrôleur 10 peut également comprendre un circuit d'accès di20 rect mémoire (DMA) 20, interfacé également avec la mémoire RAM 12 parle MSI 18. L'unité centrale 14 possède un bus de données sur 8 bits pour la lecture de données en RAM (bus data_ramcpu), et pour l'écriture de données en RAM (bus datacpu_ram). Il en est de même pour le circuit DMA 20 25 éventuellement présent (bus data_ram_dma et datadmaram). De façon caractéristique de l'invention, la mémoire RAM 12 est utilisée à la fois: - pour le stockage du code logiciel, dans une première zone (zone A, référencée 22), avec une protection logique gérée par le MSI, et - pour le stockage des données Holter, dans une deuxième zone (zone B, référencée 24), sans protection logique. La mémoire 12 est ainsi partagée en deux zones principales, A et B. La zone A, réservée au code logiciel du programme permettant de faire fonctionner l'unité centrale 14, est organisée en mots de 16 bits, de l'a35 dresse 0 à l'adresse FFFF (adresses physiques et logiques). Chaque mot stocké dans cette zone comprend 8 bits de code opération, auquel est adjoint un code détecteur et correcteur (CDCE) de 1 à 8 bits. La nature du CDCE est variable et choisie parmi les codes de protection classiques utilisés dans l'industrie tels que contrôle de parité, checksum, 5 code de redondance cyclique (CRC), etc. Suivant la performance recherchée dans la détection et la correction d'erreur, on peut utiliser de 1 à 8 bits pour stocker ce CDCE. L'utilisation d'un nombre élevé de bits accroît la performance du CDCE, mais présente l'inconvénient d'augmenter la consommation car, pour un même nombre de lignes (16 lignes), le bus de 10 données comprendra un nombre plus élevé de lignes actives, avec donc des pertes plus élevées dans les capacités parasites du substrat; de même, le MSI consommera plus d'énergie car la gestion du CDCE sera plus complexe. Or la consommation du microcalculateur est un facteur qui doit être soi15 gneusement maîtrisé, car elle a une incidence directe sur la durée de vie de l'implant, c'est-à-dire le nombre d'années au bout duquel une intervention sera nécessaire pour échanger l'implant, arrivé en fin de vie. Un compromis satisfaisant consiste généralement à utiliser 4 bits de CDCE, ce qui permet d'avoir une détection/correction de 1 erreur par mot 20 qui permet de se protéger par exemple des cas d'altération de bit par rayonnement particulaire alpha. Dans ce cas, sur les 16 lignes du bus de données DATA entre la mémoire 12 et le MSI 18, seules 12 lignes commuteront lors des opérations de lecture/écriture par l'unité centrale 14; les 4 autres lignes, maintenues à un niveau logique constant, n'induiront pas 25 de consommation parasite. On notera que les bits du code opération et les bits du CDCE peuvent être soit séparés, soit entrelacés - pour améliorer encore la protection. La zone B, quant à elle, est réservée au stockage des données Holter. Afin d'accroître la capacité, le stockage se fait non par mots de 16 bits 30 comme dans le cas de la zone A, mais par octets, en accédant séparément aux 8 bits de poids fort (UB) ou aux 8 bits de poids faible (LB) de chaque mot mémoire. L'absence de protection logique des informations stockées en zone B permet de doubler la capacité de stockage, I'espace 24 de la zone B, corres35 pondant aux adresses physiques 10000 à 3FFFF, étant en fait divisé en une première zone 26, d'adresses logiques 10000 à 3FFFF et une seconde zone 28, d'adresses logiques 40000 à 6FFFF. La sélection de l'une ou l'autre zone 26 ou 28 se fait par application au circuit RAM 12 d'un signal de sélection LB (zone 26) ou UB (zone 28) en même temps que le 5- signal de sélection d'écriture/lecture WR. En accédant ainsi séparément, par le MSI, aux 8 bits de poids faible ou aux 8 bits de poids fort du mot de 16 bits, on peut stocker deux octets d'information classique par mot de 16 bits de la mémoire. Certes, les données n'y bénéficient pas d'une protection (à la différence du code opéra10 tion stocké en zone A), mais leur perte accidentelle n'est pas critique pour le patient. Néanmoins, on choisira avantageusement un circuit mémoire protégé par une couche polyimide arrêtant les particules alpha. On va maintenant exposer la manière dont le circuit d'interfaçage MSI 18 gère les accès, en lecture ou en écriture, à l'une ou l'autre des zones, A 15 ou B, du circuit RAM de la mémoire 12. On va tout d'abord décrire les accès en lecture en zone A. L'unité centrale 14 peut exécuter un code stocké en ROM 16 ou bien en RAM 12. Pour exécuter un code stocké en RAM, I'unité centrale accède à ce code stocké à une adresse particulière de la zone A; pendant cette 20 opération, la zone A est protégée en écriture par le microcontrôleur, c'està-dire que toute tentative d'écriture dans cette zone provoquerait une réinitialisation du système. Le circuit MSI exécute les opérations suivantes: - tout d'abord, le MSI accède parallèlement, à l'adresse désignée de la 25 zone A, au code opération (CO, 8 bits) et au code détecteur et correcteur d'erreurs (CDCE, n = I à 8 bits); - le MSI sépare les 8 bits de CO des n bits de CDCE, avec désentrelacement de ces bits si nécessaire; - le MSI recalcule les bits de CDCE à partir des 8 bits de CO; - le MSI compare les bits de CDCE calculés aux bits de CDCE lus dans la mémoire; - en cas de concordance, alors le MSI transmet au CPU 14 les 8 bits de CO; - en cas de non-concordance, le MSI corrige, si cela est possible, I'er35 reur à partir du CDCE lu et transmet en temps réel au CPU le CO cor- rigé. Une interruption IT est générée pour le CPU, qui récupère sur cette interruption l'adresse du code o l'erreur a été détectée ainsi que la donnée corrigée, ces paramètres étant fournis par le MSI. Une partie ou la totalité de la zone A est alors déprotégée en écriture, permet5 tant ainsi une écriture du CO corrigé à l'adresse considérée. Le CO corrigé est réécrit à l'adresse indiquée via le MSI qui automatiquement recalcule le CDCE, I'adjoint (ou l'entrelace) au CO, et stocke physiquement l'ensemble à l'adresse indiquée dans la zone A. On notera que, par raison de sécurité, cette procédure logicielle spécifique de 10 correction et de réécriture est avantageusement conservée dans la ROM 16 du microcontrôleur; - enfin, en cas d'erreur détectée mais non correctible, c'est-à-dire généralement d'une pluralité d'erreurs sur un même mot, le MSI génère un indicateur, lu par l'unité centrale 14 qui, dans cette situation, n'exécute 15 plus le code stocké en RAM, mais exécute un code de repli (code de sécurité), stocké dans la ROM 16. On va maintenant décrire le cas d'un accès en écriture dans la zone A, correspondant au chargement initial, ou à la mise à jour, du code logiciel stocké dans cette zone. Dans ce cas, le rôle du MSI consiste à: - calculer les bits de CDCE à partir des bits de CO transmis par l'unité centrale 14 ou le circuit DMA (selon la voie par laquelle transite le programme à télécharger); - former le mot contenant les 8 bits de code et les n bits de CDCE; et - écrire ce mot, correspondant au code protégé, dans la zone A de la RAM à l'adresse indiquée. On va maintenant décrire le cas d'un accès en zone B. Cet accès en zone B se fait pour des lectures ou écritures de données Holter, qui sont constituées de données élémentaires stockées sur des 30 mots de 8 bits. Comme on l'a indiqué plus haut, la structure de RAM utilisée permet d'accéder séparément aux 8 bits de poids faible ou aux 8 bits de poids fort de chaque mot de la zone B, par application d'un signal de sélection UB/LB approprié. Pour que cette organisation particulière de la RAM soit transparent à l'uni- té centrale 14 et au circuit DMA 20, il faut que les adresses vues de ces circuits (adresses logiques) s'étendent de 10000 à 6FFFF, la zone des bits de poids faible étant adressée entre 10 000 et 3FFFF (adresses toujours vues de l'unité centrale ou du circuit DMA) et la zone des bits de poids fort, entre 40000 et 6FFFF. ÀA partir des adresses vues de l'unité centrale ou du circuit DMA, le circuit MSI recalcule l'adresse réelle (physique) de la RAM, comprise entre 10000 et 3FFFF, et génère les signaux correspondants UB/LB selon les bits à adresser, de poids faible ou de poids fort. Cette gestion de la mé10 moire, transparente pour l'unité centrale, simplifie grandement l'écriture du logiciel de gestion des données Holter, puisque cette unité centrale ne "voit" qu'un seul et même espace adressable continu, constitué des adresses 10000 à 6FFFF. On a décrit l'invention ci-dessus dans le cadre d'un microcontrôleur tra15 vaillant avec un code opération sur 8 bits en parallèle, mais le principe de l'invention est bien entendu transposable à un microcontrôleur de plus grande puissance, en choisissant par exemple une mémoire organisée en mots de 32 bits pour un microcontrôleur 16 bits. REVENDICATIONS 1. Un dispositif médical actif, notamment un dispositif médical actif implantable tel qu'un stimulateur cardiaque, défibrillateur, cardioverteur et/ou dis5 positif multisite, comportant: - un microprocesseur (14), - des moyens d'acquisition de données médicales, notamment de données Holter, une première mémoire, apte à mémoriser un logiciel de pilotage du 10 microprocesseur, et - une deuxième mémoire, apte à mémoriser les données médicales recueillies par les moyens d'acquisition, caractérisé en ce que: - la première et la deuxième mémoire sont, respectivement, un premier 15 (22) et un deuxième (24) secteur d'un unique composant mémoire commun (12) , du type mémoire réinscriptible, - le microprocesseur opérant sur N bits en parallèle, ledit composant mémoire est une mémoire organisée en mots de 2N bits, - ledit logiciel de pilotage est mémorisé dans des mots de 2N bits du 20 premier secteur (22), chacun de ces mots comprenant N bits de code opération formant instruction de commande du microprocesseur, associés à n bits de code détecteur et correcteur d'erreur, avec 1 s n 2. Le dispositif médical actif de la revendication 1, dans lequel le circuit d'interfaçage est également apte, après lecture des N+n bits d'un mot du premier secteur, à: * analyser les N bits du code opération et les n bits du code détecteur et correcteur d'erreur de manière à vérifier l'intégrité de ce code opération, et * seulement en cas d'intégrité avérée, transmettre au microprocesseur 10 les N bits du code opération. 3. Le dispositif médical actif de la revendication 2, dans lequel le circuit d'interfaçage est également apte, en cas d'intégrité non avérée du code opération, à: * restaurer à une valeur intègre les N bits du code opération à partir des n bits du code détecteur et correcteur d'erreur, et transmettre au microprocesseur les N bits du code opération ainsi restaurés. 4. Le dispositif médical actif de la revendication 3, dans lequel le circuit d'interfaçage est également apte, en cas d'intégrité non avérée du code opération, à: recalculer les n bits du code détecteur et correcteur d'erreur correspondant aux N bits restaurés du code opération, et commander le microprocesseur de manière à réécrire dans le premier secteur les N bits restaurés du code opération et les n bits recalculés correspondants du code détecteur et correcteur d'erreur. 5. Le dispositif médical actif de la revendication 1: - comprenant en outre des moyens de mise à jour du logiciel de pilotage du microprocesseur, avec des moyens de téléchargement de séquences de mots de N bits d'instructions de commande du microprocesseur, - et dans lequel le circuit d'interfaçage est également apte, pour chaque 35 mot de N bits téléchargé, à: * calculer les n bits du code détecteur et correcteur d'erreur correspondant à ces N bits, et * écrire dans le premier secteur ces N bits et les n bits calculés correspondants du code détecteur et correcteur d'erreur. 6. Le dispositif médical actif de la revendication 4 ou de la revendication 5, comprenant en outre une mémoire morte (16), distincte dudit composant mémoire commun (12), contenant des instructions de pilotage du circuit d'interfaçage pour lesdites opérations de recalcul et de réécriture. 10 7. Le dispositif médical actif de la revendication 3, comprenant en outre des moyens aptes, en cas d'intégrité non avérée du code opération et d'impossibilité de restauration à une valeur intègre des N bits du code opération à partir des n bits du code détecteur et correcteur d'erreur, à: 15 * faire exécuter par le microprocesseur un logiciel de repli. 8. Le dispositif médical actif de la revendication 7, comprenant en outre une mémoire morte (16), distincte dudit composant mémoire commun (12), contenant des instructions de pilotage du microprocesseur pour 20 I'exécution dudit logiciel de repli. 9. Le dispositif médical actif de la revendication 1, dans lequel: - dans chaque mot du premier secteur, les N bits de code opération et les n bits associés de code détecteur et correcteur d'erreur sont mé25 morisés avec entrelacement mutuel, et - le circuit d'interfaçage est également apte, après lecture dans le premier secteur, à désentrelacer les N+n bits d'un mot en N bits de code opération et n bits associés de code détecteur et correcteur d'erreur. 10. Le dispositif médical actif des revendications 4 et 9 prises en combinaison, ou des revendications 5 et 9 prises en combinaison, dans lequel: - le circuit d'interfaçage est également apte à entrelacer les N bits restaurés du code opération et les n bits recalculés correspondants du code détecteur et correcteur d'erreur avant leur réécriture dans le pre35 mier secteur. 11. Le dispositif médical actif de la revendication 1: - comprenant en outre un circuit d'accès direct mémoire (20) coopérant avec le circuit d'interfaçage (18), - et dans lequel le circuit d'interfaçage est apte, de manière sélective en fonction de commandes délivrées par le circuit d'accès direct mémoire, à : * lire ou écrire les N bits de poids faible d'un mot du deuxième secteur, ou bien * lire ou écrire les N bits de poids fort d'un mot du deuxième secteur, ou bien * lire ou écrire les N+n bits du premier secteur. 12. Le dispositif médical actif de la revendication 1, dans lequel ladite 15 première mémoire est intégrée au même circuit que celui du microprocesseur.