Brevet FR2854293A1 — publié le 20041029

DISPOSITIF DE RÉCEPTION DE DONNEES SERIE La présente invention concerne les circuits de réception de données numériques arrivant en série, et plus particulièrement la réception de données numériques arrivant avec une fréquence variable. La figure 1 est un schéma d'un circuit de réception connu qui comprend un circuit de boucle à verrouillage de phase "suiveuse" 1 (couramment désigné dans la technique par l'anglais "tracking PLL") fournissant une horloge CLK activant un circuit d'échantillonnage (SAMPLER) 2 des données reçues dr. De façon 10 classique, le circuit 1 comprend trois éléments reliés en boucle: un détecteur de phase (PHASE Detector) 3, un circuit de filtre (FILTER) 4 et un oscillateur contrôlé en tension (VCO) 5. Le détecteur de phase 3 détecte les décalages de phase entre les fronts montants de l'horloge CLK et les transitions des données 15 reçues. Le circuit de filtre 4 est un filtre passe-bas permettant de filtrer les variations de phase trop rapides qui correspondent à la gigue des données d'entrée. Quant à l'oscillateur contrôlé en tension 5, il fait varier, après un certain retard, la fréquence de l'horloge CLK sur commande du détecteur 20 de phase 3. Le circuit d'échantillonnage 2 fournit comme données de sortie dS les échantillons des données reçues dr relevés sur chaque front descendant de l'horloge CLK. La fréquence de l'horloge CLK étant asservie à la fréquence des données reçues, la séquence des données de sortie dS est donc normalement identique à la séquence des données reçues dr. Quand la fréquence des données reçues est stable, un tel circuit de réception fonctionne très bien une fois que les fronts de l'horloge CLK du circuit de boucle à verrouillage de phase suiveuse sont en phase avec les transitions des données reçues. Cependant, l'utilisation d'un tel circuit de réception 10 est nettement moins fiable quand la fréquence des données reçues varie. En effet, afin que l'oscillateur 5 puisse faire varier la fréquence de l'horloge CLK suffisamment rapidement pour que ses fronts soient en phase avec les transitions des données reçues, le circuit de filtre 4 doit avoir une fréquence de coupure 15 beaucoup plus grande que celle utilisée dans le cas o la fréquence est stable. Le bruit en entrée est alors moins filtré. La marge de sécurité est donc très réduite, voir inexistante, ce qui entraîne des erreurs de réception. De plus, ce circuit de réception comprend des circuits 20 analogiques très sensibles aux variations notamment de température et de tension, ce qui a pour effet de produire du bruit sur l'horloge CLK et donc de diminuer encore la fiabilité du circuit. Un objet de la présente invention est de prévoir un 25 circuit de réception de données série arrivant avec une fréquence variable qui soit très peu sensible à la gigue des données reçues. Un autre objet de la présente invention est de prévoir un tel circuit de réception très peu sensible aux variations de 30 température et de tension. Un autre objet de la présente invention est de prévoir un tel circuit de réception de structure simple. Pour atteindre cet objet, la présente invention prévoit un circuit de réception de données numériques arrivant 35 en série comprenant un circuit de génération d'une horloge de référence et un circuit de suréchantillonnage des données reçues mémorisant les échantillons relevés au rythme de plusieurs horloges déphasées par rapport à l'horloge de référence, le circuit de suréchantillonnage comprenant des moyens pour sélec5 tionner et fournir comme données de sortie, des échantillons représentatifs des données reçues. Le circuit de réception comprend en outre un circuit de détection identifiant les variations du déphasage entre les fronts de l'horloge de référence et les transitions des données reçues en analysant les échantillons 10 mémorisés, le circuit de détection commandant une variation de la fréquence de l'horloge de référence quand les variations du déphasage se répètent sur plusieurs cycles d'échantillonnage. Selon un mode de réalisation de la présente invention, le circuit de génération d'horloge comprend deux moyens de 15 retard réglables recevant une horloge de base, la différence entre les retards maximal et minimal de chaque moyen de retard étant supérieure à une période de l'horloge de base; un multiplexeur sélectionnant le signal de sortie de l'un ou l'autre des moyens de retard; des moyens de commande pour, selon que la 20 fréquence de l'horloge de référence doit être inférieure ou supérieure à la fréquence de l'horloge de base, faire croître ou décroître au rythme de l'horloge de base, ou à un multiple de ce rythme, le retard du moyen de retard sélectionné, et commander un retard minimal ou maximal pour le moyen de retard non 25 sélectionné ; et un comparateur de phase adapté à changer la sélection du multiplexeur quand les transitions des signaux sortant des moyens de retard correspondant à une même transition de l'horloge de base sont décalées d'une durée supérieure ou égale à une période de l'horloge de base. Selon un mode de réalisation de la présente invention, le retard du moyen de retard est susceptible de varier par incréments ou décréments et dans lequel les moyens de commande comprennent des moyens pour fixer la valeur d'incrément ou de décrément. Selon un mode de réalisation de la présente invention, chaque moyen de retard comprend plusieurs éléments de retard en série, la sortie de chaque élément de retard étant reliée à la sortie du moyen de retard par l'intermédiaire d'un interrupteur, 5 l'entrée du premier élément de retard étant reliée à l'entrée du moyen de retard. Selon un mode de réalisation de la présente invention, le comparateur de phase comprend deux portes NON-ET à deux entrées, la sortie d'une porte NON-ET étant reliée à une 10 première entrée de l'autre porte NON-ET, chaque porte NON-ET recevant sur sa seconde entrée un des signaux sortant desdits moyens de retard, un de ces signaux étant transmis à l'entrée de commande d'une première bascule par l'intermédiaire d'un circuit non inverseur présentant un retard, la sortie d'une des portes 15 NON-ET étant reliée à l'entrée de données de la première bascule, la sortie de la première bascule commandant une seconde bascule dont la sortie est reliée à son entrée par l'intermédiaire d'un inverseur, la sortie de la seconde bascule commandant le multiplexeur du circuit de génération d'horloge de 20 référence. Selon un mode de réalisation de la présente invention, le retard d'un des moyens de retard augmente ou diminue seulement pendant un ou plusieurs cycles d'un ensemble de cycles du signal d'entrée, le nombre d'augmentations ou de diminutions 25 du retard sur un ensemble de cycles étant d'autant plus élevé que la fréquence de l'horloge de référence est éloignée de la fréquence de l'horloge de base. Selon un mode de réalisation de la présente invention, le circuit de suréchantillonnage comprend un générateur d'horloge 30 multiphase fournissant plusieurs horloges déphasées par rapport à l'horloge de référence, un circuit d'échantillonnage des données reçues échantillonnant au rythme desdites plusieurs horloges, un registre tampon mémorisant les échantillons, un circuit de détection de transition analysant les échantillons 35 mémorisés et commandant un circuit de sélection des échantillons représentatifs des données reçues et commandant un circuit de sélection de l'horloge correspondant aux échantillons sélectionnés, les échantillons sélectionnés étant fournies en sortie au rythme de l'horloge sélectionnée. Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 est un schéma, précédemment décrit, d'un circuit de réception de données selon l'art antérieur; la figure 2 est un schéma d'un circuit de réception selon la présente invention; la figure 3 est un diagramme illustrant les signaux en 15 divers points du circuit de réception de la figure 2; et la figure 4 est un schéma d'un mode de réalisation du circuit de génération d'horloge du circuit de réception de la présente invention; la figure 5 illustre des signaux du circuit de la 20 figure 4; la figure 6 est un schéma d'un mode de réalisation des moyens de retard; la figure 7 est un schéma d'un mode de réalisation d'un comparateur de phase. La figure 2 est un schéma d'un circuit de réception de données dri arrivant avec une fréquence fr variable. Un circuit de génération d'horloge (CLK.GEN.) 10 fournit une horloge de référence CLKref à un circuit de suréchantillonnage 11. Le circuit de suréchantillonnage 11 comprend un générateur 12 (X) fournis30 sant plusieurs signaux d'horloges décalés en phase, dans cet exemple six horloges CLK1 à CLK6. Les horloges CLK1 à CLK6 sont décalées les unes par rapport aux autres d'environ 1/6 de la période de l'horloge de référence CLKref. Un circuit d'échantillonnage 13 échantillonne les données reçues dr sur chaque 35 front montant des horloges CLK1 à CLK6. Les échantillons sont mémorisés temporairement dans un registre tampon 14. Un circuit de détection de transition 15 analyse les échantillons mémorisés dans le registre tampon (BUFFER) 14 afin d'en sélectionner un à chaque cycle d'horloge CLKref. Le circuit de détection de tran5 sition 15 fournit un signal de sélection SCLK qui commande un circuit de sélection de données 16 et un circuit de sélection d'horloge 17. Le circuit de sélection d'horloge 17 fournit une des horloges CLK1 à CLK6 comme horloge de sortie CLKS. Un circuit d'émission 18 fournit comme données de sortie dS, les 10 échantillons sélectionnés par le circuit de sélection de données 16, sur commande de l'horloge sélectionnée par le circuit de sélection d'horloge 17. Selon une variante de réalisation du circuit de réception de la présente invention, le circuit de suréchantillonnage 15 comprend un "tampon élastique" qui mémorise les données de sortie dS au rythme de l'horloge CLKS. Les données mémorisées sont ensuite fournies avec une fréquence différente souvent égale à la fréquence du circuit recevant les données. Selon un aspect fondamental de la présente invention, 20 un circuit de détection de déphasage 19 analyse les échantillons mémorisés afin de déterminer si le déphasage entre les fronts de l'horloge CLKref et les transitions des données reçues augmente ou diminue. Le circuit de détection détermine si l'augmentation ou la diminution du déphasage est aléatoire et éphémère ou si 25 elle se répète sur plusieurs cycles. Dans le premier cas, la variation du déphasage correspond à de la gigue des données reçues. Dans le second cas, la variation du déphasage correspond à une variation de la fréquence des données reçues. Le circuit de détection de déphasage 19 envoie un signal de commande ODC au 30 circuit de génération d'horloge 10 afin qu'il augmente ou diminue la fréquence de l'horloge CLKref uniquement dans le second cas. L'utilisation d'un circuit de suréchantillonnage et d'un registre tampon mémorisant les échantillons sur plusieurs 35 cycles d'horloge permet de commander un changement de fréquence de l'horloge CLKref uniquement quand la fréquence des données reçues a effectivement varié. Ce circuit de détection est donc équivalent à un filtre ayant une fréquence de coupure très faible, ce qui permet d'être insensible à la gigue des données reçues. Cet aspect fondamental de l'invention est détaillé en relation à la figure 3 qui illustre un exemple de fonctionnement du circuit de la présente invention. La figure 3 est un diagramme représentant l'horloge de 10 référence CLKref, les données reçues dr, les valeurs échantillonnées e, le signal de sélection d'horloge SCLKy ainsi qu'une horloge d'émission CLKtr utilisée pour émettre les données reçues dr. Sept cycles des horloges CLKref et CLKtr sont représentés entièrement. De façon classique, une diminution de la fréquence de l'horloge CLKtr est obtenue en augmentant la période d'un cycle de l'horloge CLKtr tout en conservant une période fixe sur plusieurs cycles consécutifs. Sur l'ensemble de ces cycles, l'horloge CLKtr a une fréquence moyenne plus faible. Dans 20 l'exemple représenté, en figure 3, les quatre premiers cycles complets représentés de l'horloge CLKtr ont une période identique égale dans cet exemple à 1 ns. Le cinquième cycle d'horloge a une période plus longue égale à 7/6 ns. Les deux derniers cycles entiers représentés de l'horloge CLKtr ont une 25 période identique égale à un 1 ns. La fréquence de l'horloge CLKref est constante durant les sept cycles représentés, la période d'un cycle étant égale à 1 ns. Les cinq premiers fronts montants de l'horloge CLKref et de l'horloge CLKtr sont décalés de 1/16 ns. Les sixième et septième fronts montants de l'horloge 30 CLKref et de l'horloge CLKtr sont en phase. Les données reçues dr prennent la valeur O sur le premier cycle entier représenté de l'horloge CLKtr, la valeur 1 sur le deuxième cycle, la valeur O sur les troisième et quatrième cycles, la valeur 1 sur le cinquième cycle, la valeur 35 0 sur le sixième cycle et la valeur 1 sur le septième cycle. Des flèches représentées sous le signal des données reçues dr représentent les fronts montants des horloges CLK1 à CLK6. Dans cet exemple, le front montant de l'horloge CLK1 est décalé par rapport au front montant de l'horloge CLKref de 1/12 5 ns, le front montant de l'horloge CLK2 est décalé de 1/6 ns par rapport au front montant de l'horloge CLK1, le front montant de l'horloge CLK3 est décalé de 1/6 ns par rapport au front montant de l'horloge CLK2, et ainsi de suite. Dans l'exemple représenté, les données reçues dr passent d'une valeur à une autre sur le 10 front montant de l'horloge CLKem excepté le premier changement de la valeur 1 à O qui est retardé de 1/13 ns par rapport au troisième front montant représenté de l'horloge CLKem. Ce décalage correspond par exemple à du bruit. La première valeur entière des données reçues repré15 sentée est échantillonnée à "O" sur six fronts montants d'horloge consécutifs (CLK6, CLK1, CLK2, CLK3, CLK4, CLK5). La deuxième valeur des données reçues dr est échantillonnée à "1" pendant sept fronts montants d'horloge consécutifs, de CLK6 à CLK6. La valeur O suivante des données reçues dr est échantil20 lonnée à "O" pendant onze fronts montants d'horloge consécutifs. La valeur 1 suivante est échantillonnée à "1" durant sept fronts montants d'horloge consécutifs. La valeur "O" suivante est échantillonnée à "0" durant six fronts montants d'horloge consécutifs et la valeur "1" suivante est échantillonnée à "1" durant 25 six fronts montants d'horloge consécutifs. Après analyse des échantillons mémorisés, le circuit de réception de la présente invention peut reconnaître le bruit ayant conduit à échantillonner la première valeur "1" sept fois au lieu de six en notant que les deux valeurs consécutives à "O" 30 ont été échantillonnées à "O" onze fois au lieu de douze. Le circuit de réception peut par ailleurs détecter la diminution de fréquence de l'horloge CLKem correspondant à la deuxième valeur "1" représentée des données reçues dri car les sept échantillons à "1" sont suivis non pas de cinq échantillons à "O" mais de six 35 échantillons. De plus, le dernier échantillon à "1" est aussi échantillonné six fois à "1", ce qui confirme que le déphasage des données reçues dr correspond bien à une diminution de fréquence et non à du bruit. Durant les quatre premiers cycles de l'horloge CLKref, 5 le signal de sélection d'horloge Sclk indique l'horloge CLK2 afin de sélectionner l'échantillon "milieu" correspondant à l'échantillon relevé à miintervalle entre deux transitions des données reçues dr. Durant les trois derniers cycles de l'horloge CLKref, le circuit de détection de transition indique l'horloge 10 CLK3 afin de prendre en compte le déphasage des données et de prendre toujours l'échantillon "milieu". La figure 4 est un schéma d'un exemple de circuit de génération d'horloge 10 fournissant l'horloge CLKref à partir d'une horloge de base CLKd de fréquence fd* Un tel circuit est 15 décrit dans la demande de brevet français de la demanderesse NO 02/11418 déposée le 13 septembre 2002 (B5556). Le circuit 10 comprend deux moyens de retard réglables (DEL1) 31 et (DEL2) 32 qui reçoivent l'horloge CLKd et fournissent respectivement des signaux S, et S2. Le signal S, est retardé par rapport à 20 l'horloge CLKd d'un retard DEL, réglable sur commande d'un circuit de commande (CONT) 33. Le signal S2 est retardé par rapport à l'horloge CLKd d'un retard DEL2 réglable sur commande d'un circuit de commande (CONT) 34. Un multiplexeur (MUX) 35 reçoit le signal S1 sur son entrée "0" et le signal S2 sur son 25 entrée "1". Un signal de sélection (DM commande le multiplexeur qui fournit l'horloge CLKref. Un comparateur de phase (P) 36 reçoit les signaux S, et S2 et fournit le signal de sélection (iDM. Les circuits de commande 33 et 34 sont identiques et reçoivent l'horloge CLKd, le signal de sélection (DM ainsi que le 30 signal de commande ODC fourni par le circuit de filtre 20 et indiquant la fréquence souhaitée pour l'horloge CLKref. La figure 5 est un diagramme des signaux CLKd, Sl, S2, Pendant toute cette durée, le signal S2 est décalé de T/4 par rapport à l'horloge CLKd. Le multiplexeur 35 fournit le 15 signal S1 jusqu'au quatrième front montant de S1. A cet instant t1, les fronts montants des signaux S1 et S2 correspondant au décalage du quatrième front montant de l'horloge CLKd sont décalés d'une période T. Le comparateur de phase 36 fait alors commuter le signal de sélection DM de 0 à 1 et le multiplexeur 20 sélectionne le signal S2. Lors du front montant suivant de l'horloge CLKd, c'est-à-dire le sixième front montant représenté à un instant t2, le retard DEL2 du moyen de retard 32 est augmenté et les sixièmes fronts montants du signal S2 et de l'horloge CLKd sont décalés d'une demipériode (2T/4), alors que 25 le retard DELl reste constant et égal à T/4. Le retard DEL2 augmente jusqu'à ce que les fronts montants des signaux S1 et S2 correspondant à un même front montant de l'horloge CLKd soient décalés d'une période T. A ce moment, la sélection s'inverse de nouveau. La période de l'horloge CLKref est donc égale dans cet exemple à une période T plus un quart, soit 5T/4. La fréquence de l'horloge CLKref est donc égale à 800 MHz quand la fréquence de l'horloge CLKd vaut 1 GHz. Le comparateur de phase 36 du circuit 30 de la figure 35 4 a donc pour fonction de détecter le moment o les fronts montants des signaux Si et S2 correspondant à un même front montant de l'horloge CLKd sont décalés d'une durée supérieure ou égale à une période T. Le comparateur de phase 36 change alors le niveau du signal de sélection (DM. Le moyen de retard précé5 demment sélectionné prend un retard minimal (T/4). Le retard du moyen de retard nouvellement sélectionné augmente. De façon générale, le comparateur de phase 16 peut détecter le moment o des transitions déterminées, un front montant ou descendant, des signaux Si et S2 correspondant à une 10 même transition du signal CLKd, sont décalées d'au moins une période T. Les circuits de commande 33 et 34 peuvent être réalisés au moyen d'une machine d'états finis adaptée à faire croître le délai du moyen de retard sélectionné au rythme de 15 l'horloge CLKd et à positionner l'autre moyen de retard sur le retard minimal. Dans le cas o l'on souhaite que la fréquence de l'horloge CLKref soit proche de celle de CLKd, ou varie relativement lentement, il peut être difficile de réaliser un moyen de 20 retard dont on puisse faire croître le retard d'une durée très faible, l'incrément limite étant de 10 ps pour les technologies modernes. La présente invention prévoit alors de faire croître le retard qu'une fois tous les X cycles. Plus le nombre X est grand, plus la fréquence moyenne de l'horloge CLKref est proche 25 de l'horloge CLK et inversement. Le nombre X peut être ajusté afin de faire varier la fréquence de l'horloge CLKref. Le circuit de génération d'horloge de référence 10 peut être utilisé pour fournir une horloge CLKref de fréquence plus élevée que celle de l'horloge CLKd. Pour ce faire, les 30 retards DELl et DEL2 des moyens de retard 31 et 32 seront initialement maximums. Puis le retard du moyen de retard sélectionné sera progressivement diminué, le retard de l'autre moyen de retard restant maximum. Quand les deux signaux Si et S2 sont à nouveau en phase, la sélection s'inverse. La figure 6 est un schéma d'un mode de réalisation des moyens de retard 31 et 32 utilisés dans le circuit de génération d'horloge 10 de la présente invention. Le moyen de retard comprend n éléments de retard D1 à Dn en série, l'entrée E du 5 moyen de retard étant reliée à l'entrée de l'élément de retard D1. Un élément de retard peut par exemple être constitué de deux inverseurs en série. La sortie d'un élément de retard Di, i étant compris entre 1 et n, est reliée à la sortie S du moyen de retard par l'intermédiaire d'un interrupteur ai. Le retard 10 minimal entre l'entrée E et la sortie S est obtenu en fermant l'interrupteur a1 et en ouvrant tous les autres interrupteurs. Le retard entre l'entrée E et la sortie S peut être progressivement augmenté en sélectionnant successivement les interrupteurs a2, a3 et ainsi de suite. Le nombre d'éléments de retard doit être tel que la différence entre le retard maximal obtenu en sélectionnant l'interrupteur an et le retard minimal obtenu en sélectionnant l'interrupteur a1 soit supérieure à une période T afin d'assurer un fonctionnement correct du circuit 10. Il faut en effet que le 20 moyen de retard sélectionné change au plus tard quand le retard du moyen de retard sélectionné est maximal. Il existe d'autres moyens de retard plus perfectionnés tels que celui décrit dans la demande de brevet français 97 11 022 de la demanderesse. La figure 7 est un schéma d'un mode de réalisation du comparateur de phase 36 du circuit de génération d'horloge 10 de la présente invention. Le comparateur de phase 36 comprend deux portes NON-ET 40 et 41 à deux entrées. La sortie de la porte NON-ET 40 est reliée à une entrée de la porte NON-ET 41 et la 30 sortie de la porte NON-ET 41 est reliée à une entrée de la porte NON-ET 40. La seconde entrée de la porte NON-ET 40 reçoit le signal S, et la seconde entrée de la porte NON-ET 41 reçoit le signal S2. Le signal S, est transmis à l'entrée de commande d'une bascule 42 par l'intermédiaire d'un circuit non inverseur 35 43 présentant un certain retard. La sortie de la porte NON-ET 40 est reliée à l'entrée de données D1 de la bascule 42. La sortie Qî de la bascule 42 commande une bascule 44 montée en compteur, la sortie Q2 de la bascule 44 étant reliée à son entrée de données D2 par l'intermédiaire d'un inverseur 45. La sortie Q2 5 de la bascule 44 fournit le signal de sélection (DM qui commande le multiplexeur 35 du circuit 10. Les sorties Qî et Q2 des bascules 42 et 44 sont initialement positionnées à "1" et "0" par l'intermédiaire par exemple de signaux d'initialisation (Set, Reset). Tant que les 10 signaux S, et S2 sont décalés de moins d'une demi-période (T/2), la sortie Q1 de la bascule 42 reste à 1. Au moment o le décalage des signaux S, et S2 dépasse une demi-période, la sortie Qî de la bascule 42 passe de 1 à 0. Tant que le décalage des signaux S, et S2 reste compris entre une demi-période (T/2) 15 et une période T, la sortie Qî de la bascule 42 reste à 0. Puis quand les signaux S, et S2 sont décalés d'au moins une période T, la sortie Qi de la bascule 42 passe de O à 1. La sortie Q2 de la bascule 44 change d'état. Le signal de sélection (DM changeant d'état, la sélection du multiplexeur 35 s'inverse. Les signaux 20 S1 et S2 se décalent à nouveau progressivement et la sortie Q1 de la bascule 42 passe de nouveau de 1 à O et de O à 1 et la sélection du multiplexeur s'inverse de nouveau. Un tel circuit de génération d'horloge comprend uniquement des éléments numériques très peu sensibles aux 25 variations de température et d'alimentation. En conséquence, l'horloge CLKref est très peu bruitée contrairement à l'horloge produite par une boucle à verrouillage de phase suiveuse. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme 30 de l'art. En particulier, on pourra utiliser d'autres circuits de génération d'horloge de référence ainsi que d'autres circuits de suréchantillonnage. REVENDICATIONS 1. Circuit de réception de données numériques arrivant en série comprenant un circuit de génération (10) d'une horloge de référence et un circuit de suréchantillonnage (11) des données reçues mémorisant les échantillons relevés au rythme de 5 plusieurs horloges (CLK1 à CLK6) déphasées par rapport à l'horloge de référence, le circuit de suréchantillonnage comprenant des moyens (16) pour sélectionner et fournir comme données de sortie, des échantillons représentatifs des données reçues, caractérisé en ce qu'il comprend en outre un circuit de 10 détection (19) identifiant les variations du déphasage entre les fronts de l'horloge de référence et les transitions des données reçues en analysant les échantillons mémorisés, le circuit de détection commandant une variation de la fréquence de l'horloge de référence quand les variations du déphasage se répètent sur 15 plusieurs cycles d'échantillonnage. 2. Circuit selon la revendication 1, dans lequel le circuit de génération d'horloge comprend: - deux moyens de retard réglables (31, 32) recevant une horloge de base (CLKd), la différence entre les retards 20 maximal et minimal de chaque moyen de retard étant supérieure à une période de l'horloge de base; - un multiplexeur (35) sélectionnant le signal de sortie (S1, S2) de l'un ou l'autre des moyens de retard; - des moyens de commande (33, 34) pour, selon que la 25 fréquence de l'horloge de référence (CLKref) doit être inférieure ou supérieure à la fréquence de l'horloge de base, faire croître ou décroître au rythme de l'horloge de base, ou à un multiple de ce rythme, le retard du moyen de retard sélectionné, et commander un retard minimal ou maximal pour le moyen de 30 retard non sélectionné ; et - un comparateur de phase (36) adapté à changer la sélection du multiplexeur quand les transitions des signaux sortant des moyens de retard correspondant à une même transition de l'horloge de base sont décalées d'une durée supérieure ou égale à une période de l'horloge de base. 3. Circuit selon la revendication 2, dans lequel le retard du moyen de retard est susceptible de varier par 5 incréments ou décréments et dans lequel les moyens de commande comprennent des moyens pour fixer la valeur d'incrément ou de décrément. 4. Circuit selon la revendication 2, dans lequel chaque moyen de retard comprend plusieurs éléments de retard (D1 10 à Dn) en série, la sortie de chaque élément de retard étant reliée à la sortie (S) du moyen de retard par l'intermédiaire d'un interrupteur (ai à an), l'entrée du premier élément de retard (D1) étant reliée à l'entrée du moyen de retard (E). 5. Circuit selon la revendication 2, dans lequel le 15 comparateur de phase (36) comprend deux portes NON-ET (40,41) à deux entrées, la sortie d'une porte NON-ET étant reliée à une première entrée de l'autre porte NON-ET, chaque porte NON-ET recevant sur sa seconde entrée un des signaux sortant desdits moyens de retard, un de ces signaux étant transmis à l'entrée de 20 commande d'une première bascule (42) par l'intermédiaire d'un circuit non inverseur (43) présentant un retard, la sortie d'une des portes NON-ET étant reliée à l'entrée de données (D1) de la première bascule, la sortie de la première bascule (Ql) commandant une seconde bascule (44) dont la sortie (Q2) est reliée à 25 son entrée (D2) par l'intermédiaire d'un inverseur (45), la sortie de la seconde bascule commandant le multiplexeur (35) du circuit de génération d'horloge de référence. 6. Circuit selon la revendication 2, dans lequel le retard d'un des moyens de retard augmente ou diminue seulement 30 pendant un ou plusieurs cycles d'un ensemble de cycles du signal d'entrée, le nombre d'augmentations ou de diminutions du retard sur un ensemble de cycles étant d'autant plus élevé que la fréquence de l'horloge de référence est éloignée de la fréquence de l'horloge de base. 7. Circuit selon la revendication 1, dans lequel le circuit de suréchantillonnage (11) comprend un générateur d'horloge multiphase (12) fournissant plusieurs horloges déphasées par rapport à l'horloge de référence, un circuit d'échan5 tillonnage des données reçues (13) échantillonnant au rythme desdites plusieurs horloges, un registre tampon (14) mémorisant les échantillons, un circuit de détection de transition (15) analysant les échantillons mémorisés et commandant un circuit de sélection des échantillons (16) représentatifs des données reçues 10 et commandant un circuit de sélection (17) de l'horloge correspondant aux échantillons sélectionnés, les échantillons sélectionnés étant fournies en sortie au rythme de l'horloge sélectionnée.